(57)【特許請求の範囲】
【請求項１】
電源から負荷に対して電圧を供給する電源ラインに直列に接続され、前記電源から電圧が供給されることによりオン状態に移行することにより前記電源からの電圧を前記負荷に供給するスイッチング素子と、
前記電源ラインにおける、前記スイッチング素子への電圧供給側の第一端子と第二端子の間に並列に接続されており、第一コンデンサと、前記第一コンデンサに並列に接続された第一の抵抗素子と、前記第一の抵抗素子と直列に接続され、前記第二端子と接続された第二の抵抗素子と、を備えた時定数回路と、
前記時定数回路に接続されており、前記第一コンデンサよりも容量の大きい第二コンデンサを備え、前記時定数回路よりも放電時定数が大きい基準電圧回路と、を有し、
前記スイッチング素子に電圧が供給されていない状態から前記スイッチング素子に電圧を供給した場合、前記時定数回路の前記第一コンデンサの電圧が上昇し、前記スイッチング素子の前記第一端子と、前記スイッチング素子の負荷側に接続された第三端子の間の電位差が閾値に達すると前記スイッチング素子がオンし、
前記スイッチング素子がオンした状態から、前記スイッチング素子への電圧の供給を停止した場合、前記時定数回路の前記第一の抵抗素子を介して前記第一コンデンサの電荷を放電するとともに、前記基準電圧回路の前記第二コンデンサから前記第一コンデンサを介して放電し、前記第二コンデンサから前記第一コンデンサに向けて電荷を供給する経路を形成して、前記スイッチング素子の前記第二端子の電位を維持しつつ、前記負荷の電力消費により前記スイッチング素子の前記第三端子の電位を低下させることにより、前記第二端子と前記第三端子の間の電位差を閾値以下にすることを特徴とする突入電流低減回路。
【請求項２】
前記基準電圧回路から前記時定数回路に向けて順方向となるように、前記基準電圧回路と前記時定数回路との間に接続されたダイオードを有することを特徴とする請求項１に記載の突入電流低減回路。
【請求項３】
前記ダイオードと前記時定数回路の間に接続され、前記スイッチング素子を保護する保護ダイオードをさらに備えたことを特徴とする請求項２に記載の突入電流低減回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷への電源接続時における突入電流を低減する突入電流低減回路に関する。
【背景技術】
【０００２】
電源と負荷との間にスイッチを設け、電源接続及び電源切断を行う回路が広く普及している。このような回路においては、スイッチを閉じた瞬間に、負荷に設けられた入力コンデンサを充電する大量の突入電流が流れてしまう。この突入電流は、電源の保護ヒューズを溶断したり、電源の出力コンデンサを劣化させたりする。また、その際の電流変化によりノイズが発生し、発生したノイズによって装置が誤動作する恐れもある。このため、この電源接続時の突入電流を防ぐ必要がある。
【０００３】
図７は、関連技術における突入電流防止回路を示した図である。突入電流防止回路を備えた電源装置１００は、入力コンデンサＣ１９を備えた負荷１１０への電源ラインに直列に接続されている。電源ＰＳ１１は、電源スイッチＳＷ１２によって、電源接続と電源切断とを切り替えられる。電源スイッチＳＷ１２の後段には、時定数回路１２０とＦＥＴ２４とが接続されている。ＦＥＴ２４は、負荷１１０の電源ラインに直列に接続されたスイッチング素子である。時定数回路１２０は、並列に接続されたコンデンサＣ２３及び抵抗Ｒ２２、これらに直列接続された抵抗Ｒ２１とにより構成されている。
【０００４】
電源スイッチＳＷ１２がオフの時は、時定数回路１２０のコンデンサＣ２３の端子間電圧Ｖ２３は零であり、ＦＥＴ２４はオフとなっている。電源スイッチＳＷ１２がオンになると、時定数回路１２０のコンデンサＣ２３は、抵抗Ｒ２１を介して充電される。端子間電圧Ｖ２３は次第に上昇するため、ＦＥＴ２４のゲート電圧ＶＧも上昇する。ゲート電圧ＶＧの上昇に応じて、ＦＥＴ２４のドレイン・ソース間の抵抗値がオフ抵抗値（∞）からオン抵抗値まで変化する。これによりＦＥＴ２４を流れる電流が漸増し、負荷１１０の入力コンデンサＣ１９に対する突入電流を抑制することができる。
【０００５】
なお、時定数回路のコンデンサの電荷をスイッチング素子にて放電させる発明も提案されている（特許文献１、２）。特許文献１によれば、電源切断時に、突入電流防止用のコンデンサの電荷を、スイッチング素子をオンすることによって短時間で放電させることが提案されている。特許文献２によれば、突入電流防止用のコンデンサの電荷を放電させる回路を、電界効果トランジスタとそれに直列接続された抵抗とで構成することが提案されている。
【特許文献１】特開平９−６４４０号公報
【特許文献２】特開平８−２０５４０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
関連技術や、特許文献１、２に記載の技術によれば、電源接続時の突入電流を防止することができるだろう。しかし、上述の突入電流防止回路では、次のような課題がまだ残っている。
【０００７】
電源スイッチＳＷ１２をオフとすると、時定数回路１２０のコンデンサＣ２３の電荷は抵抗Ｒ２２を介して放電され、その端子間電圧Ｖ２３は低下する。しかし、端子間電圧Ｖ２３がＦＥＴ２４のスレッショルド電圧Ｖｔｈを下回るまでＦＥＴ２４はオフとならない。すなわち、電源が切断されてから一定時間が経過し、端子間電圧Ｖ２３が十分低くなるまで、ＦＥＴ２４はオフとならない。
【０００８】
電源の瞬断（瞬間的に電源が切断され、直ちに電源が接続される状態）が発生すると、ＦＥＴ２４がオフする前に再び電源がオンとなってしまう。このため、負荷１１０の入力コンデンサＣ１９に対し大きな突入電流が流れてしまう。よって突入電流防止回路を設けているにもかかわらず、突入電流を十分に防止することができない場合がある。
【０００９】
また、スイッチング素子による放電を行う特許文献１、２に記載の発明では、電源切断の検出が困難であったり、コスト高になったりするなど、課題が多い。
【００１０】
そこで、本発明は、このような課題及び他の課題のうち、少なくとも１つを解決することを目的とする。例えば、高価な能動素子を使用せず、かつ、電源の瞬断による突入電流も低減可能な突入電流低減回路を実現することを目的とする。なお、他の課題については明細書の全体を通して理解できよう。
【課題を解決するための手段】
【００１１】
本発明は、
電源から負荷に対して電圧を供給する電源ラインに直列に接続され、前記電源から電圧が供給されることによりオン状態に移行することにより前記電源からの電圧を前記負荷に供給するスイッチング素子と、
前記電源ラインにおける、前記スイッチング素子への電圧供給側の第一端子と第二端子の間に並列に接続されており、第一コンデンサと、前記第一コンデンサに並列に接続された第一の抵抗素子と、前記第一の抵抗素子と直列に接続され、前記第二端子と接続された第二の抵抗素子と、を備えた時定数回路と、
前記時定数回路に接続されており、前記第一コンデンサよりも容量の大きい第二コンデンサを備え、前記時定数回路よりも放電時定数が大きい基準電圧回路と、を有し、
前記スイッチング素子に電圧が供給されていない状態から前記スイッチング素子に電圧を供給した場合、前記時定数回路の前記第一コンデンサの電圧が上昇し、前記スイッチング素子の前記第一端子と、前記スイッチング素子の負荷側に接続された第三端子の間の電位差が閾値に達すると前記スイッチング素子がオンし、
前記スイッチング素子がオンした状態から、前記スイッチング素子への電圧の供給を停止した場合、前記時定数回路の前記第一の抵抗素子を介して前記第一コンデンサの電荷を放電するとともに、前記基準電圧回路の前記第二コンデンサから前記第一コンデンサを介して放電し、前記第二コンデンサから前記第一コンデンサに向けて電荷を供給する経路を形成して、前記スイッチング素子の前記第二端子の電位を維持しつつ、前記負荷の電力消費により前記スイッチング素子の前記第三端子の電位を低下させることにより、前記第二端子と前記第三端子の間の電位差を閾値以下にすることを特徴とする突入電流低減回路を提供する。
【発明の効果】
【００１２】
本発明によれば、高価な能動素子を使用せず、かつ、電源の瞬断による突入電流も低減可能な突入電流低減回路を実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下に本発明の一実施形態を示す。以下で説明される個別の実施形態は、本発明の上位概念、中位概念および下位概念など種々の概念を理解するために役立つであろう。また、本発明の技術的範囲は、特許請求の範囲によって確定されるのであって、以下の個別の実施形態によって限定されるわけではない。
【００１４】
［実施例１］
図１は、本発明の実施例１を示した回路図である。なお、図７に関してすでに説明した箇所には同一の参照符号を付与することで、説明を簡潔にする。図７と比較すると、実施例１では、基準電圧回路１３０と、２つのダイオードＤ１６、Ｄ１７が追加されている。
【００１５】
基準電圧回路１３０は、抵抗Ｒ１３、抵抗Ｒ１５及びコンデンサＣ１４を備えている。抵抗Ｒ１３は、抵抗Ｒ１５と直列に接続されており、電源ＰＳ１１の電源電圧を分圧する。コンデンサＣ１４は、抵抗Ｒ１５と並列に接続されており、抵抗Ｒ１５の両端の電圧を保持する。
【００１６】
ダイオードＤ１６は、基準電圧回路１３０から時定数回路１２０に向けて順方向となるように、基準電圧回路１３０と時定数回路１２０との間に挿入されている。すなわち、ダイオードＤ１６は、基準電圧回路１３０と時定数回路１２０とを接続している。ダイオードＤ１７は、ＦＥＴ２４を保護するための保護ダイオードである。ＦＥＴ２４は、電源から負荷に対して電力を供給するための電源ラインに直列に接続されたスイッチング素子の一例である。また、ＦＥＴ２４は、時定数回路１２０のコンデンサＣ２３の充電電圧により制御される。
【００１７】
次に、実施例１に係る回路の動作を説明する。電源スイッチＳＷ１２がオフの時は、時定数回路１２０が備えるコンデンサＣ２３の端子間電圧Ｖ２３は零であり、ＦＥＴ２４はオフとなっている。そして、電源スイッチＳＷ１２をオンに切り替えると、時定数回路１２０のコンデンサＣ２３は、抵抗Ｒ２１を介して充電される。よって、端子間電圧Ｖ２３は次第に上昇し、ＦＥＴ２４のゲート電位ＶＧが下降する。
【００１８】
図２は、ゲート電位とソース電位との関係を示した図である。ゲート電位ＶＧが下降し、ゲート電位ＶＧとソース電位ＶＳとの電位差であるゲート・ソース間電位ＶＧＳ（＝Ｖ２３）が次第に大きくなって行く。
【００１９】
図３は、ゲート・ソース間電位とドレイン・ソース間抵抗との関係を示した図である。ゲート・ソース間電位ＶＧＳが、スレッショルド電圧Ｖｔｈ以上になると、ＦＥＴ２４のドレイン・ソース間抵抗ＲＤＳがオフ抵抗値（無限大）からオン抵抗値へ変化する。これにより、ＦＥＴ２４を流れる電流が漸増し、突入電流が抑制されることになる。また同時に、基準電圧回路１３０のコンデンサＣ１４も抵抗Ｒ１３を介して充電される。コンデンサＣ１４の端子間電圧は、抵抗Ｒ１３および抵抗Ｒ１５の分圧比によって設定される基準電圧Ｖｒｅｆとなる。
【００２０】
電源スイッチＳＷ１２がオンからオフになると、時定数回路１２０のコンデンサＣ２３に蓄積された電荷は、抵抗Ｒ２２を介して放電される。その結果、コンデンサＣ２３の端子間電圧Ｖ２３は低下する。
【００２１】
図４は、電源スイッチがオフに切り替わったときのゲート電位とソース電位との関係を示した図である。電源スイッチＳＷ１２がオンからオフになると、負荷１１０での電力消費により、ＦＥＴ２４のソース電位ＶＳも低下する。そのときのＦＥＴ２４のゲート電位ＶＧは、以下の式で表される。
【００２２】
ＶＧ＝ＶＳ−Ｖ２３
ＦＥＴ２４のゲート電位ＶＧがＶｒｅｆ以下となると、コンデンサＣ１４の電荷がダイオードＤ１６を介してコンデンサＣ２３へ供給される。これにより、コンデンサＣ２３の端子間電圧Ｖ２３が急速に低下する（図４）。コンデンサＣ２３の端子間電圧Ｖ２３は、ＦＥＴ２４のゲート・ソース間電位ＶＧＳと等しい。よって、端子間電圧Ｖ２３がＦＥＴ２４のスレッショルド電圧Ｖｔｈ以下となると、ＦＥＴ２４がオフとなる。実施例１では、関連技術と比べ、電源スイッチＳＷ１２がオフとなってからＦＥＴ２４がオフとなるまでの時間が、非常に短くなる。
【００２３】
基準電圧回路１３０のコンデンサＣ１４は、抵抗Ｒ１５を介して放電されるものの、その時定数は十分大きく設定されている。なぜなら、この時定数が小さすぎると、ゲート・ソース間電位ＶＧＳがＦＥＴ２４のスレッショルド電圧Ｖｔｈ以下に到達するのに要する時間が、相対的に長くなってしまうためである。
【００２４】
基準電圧回路１３０の放電時定数は、時定数回路１２０のコンデンサＣ２３と抵抗Ｒ２２との放電時定数よりも相対的に大きく設定する必要がある。通常、ＦＥＴ２４のソース電位ＶＳの低下と比べ、Ｖｒｅｆの低下は無視できるほど小さい。よって、図４に示したＡ点以後では、ゲート電位ＶＧとソース電位ＶＳが逆転する。
【００２５】
一般にＦＥＴは、そのゲート・ソース間に過大な逆電圧が印加されると、破壊してしまう。本実施例では、ＦＥＴ２４のゲート・ソース間に保護ダイオードＤ１７を接続することでＦＥＴ２４を保護している。なお、ＦＥＴ２４のゲート電位ＶＧとソース電位ＶＳとの差を、ダイオードＤ１７のＶｆ以下に設定する必要がある。
【００２６】
本実施例によれば、負荷への電力供給の際に発生する突入電流を低減する突入電流低減回路に、時定数回路１２０とは別に基準電圧回路１３０が追加されている。これにより、負荷への電力供給の切断時に、時定数回路１２０に備えられたコンデンサＣ２３の電荷を放電することができる。電源の瞬断による突入電流も低減される。また、実施例１によれば、基準電圧回路１３０を受動素子のみで構成している。よって、高価な能動素子を使用せずに突入電流低減回路が実現されている。
【００２７】
また、基準電圧回路１３０から時定数回路１２０に向けて順方向となるようなダイオードＤ１６を設けることで、コンデンサＣ１４の電荷がダイオードＤ１６を介してコンデンサＣ２３へ供給される。これにより、コンデンサＣ２３の端子間電圧Ｖ２３が急速に低下する。よって、実施例１では、関連技術と比べ、電源スイッチＳＷ１２がオフとなってからＦＥＴ２４がオフとなるまでの時間が、非常に短くなる。
【００２８】
実施例１では、基準電圧回路１３０をコンデンサと抵抗によって構成しているため、回路コストを安価にすることができる。
【００２９】
また、基準電圧回路１３０に備えられたコンデンサＣ１４の容量が時定数回路１２０に備えられたコンデンサＣ２３の容量よりも大きく設定されている。そのため、ゲート・ソース間電位ＶＧＳがＦＥＴ２４のスレッショルド電圧Ｖｔｈ以下に到達するのに要する時間を、相対的に短くすることができる。
【００３０】
さらに、実施例１では、ＦＥＴ２４を保護するためのダイオードＤ１７を追加することで、ゲート・ソース間に過大な逆電圧が印加されないようになり、破壊を免れるようになる。これは、ダイオードＤ１７が、負荷への電力供給の切断時に、コンデンサＣ２３の放電時定数とコンデンサＣ１４の放電時定数とをほぼ零とするからである。
【００３１】
［実施例２］
実施例１の基準電圧Ｖｒｅｆは、抵抗Ｒ１３と抵抗Ｒ１５との抵抗分圧により生成され、コンデンサＣ１４により保持されている。コンデンサＣ１４の容量は非常に大きく設定する必要があった。これは、コンデンサＣ１４の容量をコンデンサＣ２３の容量よりも十分大きく設定しなければならない上、必要とされる時定数を満足させる必要があるためである。したがって、コンデンサＣ１４としては、例えば、外形の大きな電解コンデンサなどを選定する必要があろう。サイズの大きな電解コンデンサを使用すれば、実装面積の確保が困難な小型機器では、実施例１の発明を適用するのが困難となるだろう。
【００３２】
そこで、実施例２では、実装面積の確保が困難な小型機器においても、高価な能動素子を使用せず、かつ、電源の瞬断による突入電流も低減可能な突入電流低減回路を実現する。
【００３３】
図５は、実施例２を示した回路図である。すでに説明した箇所には同一の参照符号を付与することで、説明を簡潔にする。実施例２では、基準電圧回路１３０を、抵抗Ｒ１３と定電圧ダイオードＤ１８とで構成している。すなわち、実施例２では、実施例１の抵抗Ｒ１５及びコンデンサＣ１４が定電圧ダイオードＤ１８に置き換えられている。なお、実施例２では、保護ダイオードＤ１７が削除されている。
【００３４】
次に実施例２の回路の動作を説明する。電源スイッチＳＷ１２がオフからオンに変化した際の動作は、実施例１と同様であるため、説明を割愛する。電源スイッチＳＷ１２がオフとなり、ＦＥＴ２４のソース電位ＶＳが低下すると、時定数回路１２０のコンデンサＣ２３の電荷は、抵抗Ｒ１３を介して放電される。放電が進み、ＦＥＴ２４のゲート・ソース間電位ＶＧＳがスレッショルド電圧Ｖｔｈ以下になると、ＦＥＴ２４がオフとなる。
【００３５】
本実施例では、基準電圧回路１３０にコンデンサを用いていない。そのため、ゲート電位ＶＧとソース電位ＶＳが逆転することはない。よって、保護ダイオードＤ１７を省略できる利点がある。
【００３６】
本実施例によれば、基準電圧回路１３０を抵抗及び定電圧ダイオードで構成しているため、実装面積の確保が困難な小型機器においても、高価な能動素子を使用せず、かつ、電力供給の瞬断による突入電流も低減可能な突入電流低減回路を実現できる。
【００３７】
また、実施例２では、保護ダイオードＤ１７を省略できるため、回路コストの面で実施例１よりも有利である。
【００３８】
［実施例３］
実施例１では、抵抗Ｒ１３及び抵抗Ｒ１５による分圧によって、基準電圧Ｖｒｅｆを生成していた。電源ＰＳ１１から入力される電源電圧が変動すると、基準電圧Ｖｒｅｆも変動してしまい、突入電流低減回路の動作も変わってしまうおそれがある。また、実施例２のように、基準電圧回路１３０に定電圧ダイオードＤ１８を採用すれば、基準電圧Ｖｒｅｆを細かく設定することは困難であろう。
【００３９】
そこで、実施例３では、入力電圧によらず基準電圧を自由に設定可能としつつ、突入電流低減回路の動作を安定させることを目的とする。
【００４０】
図６は、実施例３を示した回路図である。すでに説明した箇所には同一の参照符号を付与することで、説明を簡潔にする。実施例３では、基準電圧回路１３０として定電圧源２５を採用している以外は、実施例１と共通である。すなわち、実施例３では、実施例１の抵抗Ｒ１５及びコンデンサＣ１４が定電圧源２５に置き換えられている。
【００４１】
定電圧源２５は、入力電圧に依存することなく、一定の基準電圧Ｖｒｅｆを生成できる。よって、実施例３では、電源ＰＳ１１からの入力電圧によらず基準電圧Ｖｒｅｆを自由に設定することが可能となり、かつ、回路動作をより安定させることが可能となる。もちろん、実施例３においても、高価な能動素子を使用せず、かつ、電源の瞬断による突入電流も低減可能な突入電流低減回路を実現することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施例１を示した回路図である。
【図２】ゲート電位とソース電位との関係を示した図である。
【図３】ゲート・ソース間電位とドレイン・ソース間抵抗との関係を示した図である。
【図４】電源スイッチがオフに切り替わったときのゲート電位とソース電位との関係を示した図である。
【図５】実施例２を示した回路図である。
【図６】実施例３を示した回路図である。
【図７】関連技術における突入電流防止回路を示した図である。
【符号の説明】
【００４３】
１００‥‥電源装置
１１０‥‥負荷
１２０‥‥時定数回路
１３０‥‥基準電圧回路
ＰＳ１１‥‥電源
ＳＷ１２‥‥電源スイッチ
Ｒ１３，Ｒ１５‥‥基準電圧回路の抵抗
Ｃ１４‥‥基準電圧回路のコンデンサ
Ｄ１６‥‥基準電圧回路と時定数回路１２０の接続ダイオード
Ｄ１７‥‥スイッチング素子保護ダイオード
Ｄ１８‥‥基準電圧回路の定電圧ダイオード
Ｃ１９‥‥負荷内部の入力コンデンサ
Ｒ２１，Ｒ２２‥‥時定数回路１２０の抵抗
Ｃ２３‥‥時定数回路１２０のコンデンサ
２４‥‥ＦＥＴ（スイッチング素子）
２５‥‥定電圧源
【図１】
0005361242.tif 000002
【図２】
0005361242.tif 000003
【図３】
0005361242.tif 000004
【図４】
0005361242.tif 000005
【図５】
0005361242.tif 000006
【図６】
0005361242.tif 000007
【図７】
0005361242.tif 000008