(57)【特許請求の範囲】
【請求項１】
半導体層内に設けられた溝部と、
該溝部の両側面に設けられた絶縁膜からなる電荷蓄積層と、
前記溝部内に前記電荷蓄積層を介し埋め込まれたワード線と、
前記溝部の両側の前記半導体層内に設けられたソース・ドレイン領域と、
前記溝部の両側に設けられた前記ソース・ドレイン領域のうち一方に接続する第１配線層と、
前記ソース・ドレイン領域のうち他方に接続する第２配線層と、
を具備し、
前記第１配線層は、
第１直線部と、
前記ソース・ドレイン領域に接続するための第１パッド部であって、前記第１配線層が延在する配線部に対し前記第２配線層側に設けられた前記第１パッド部と、
前記第１パッド部に接し且つ前記第１直線部から突出する第１凸部と、
を有しており、
前記第２配線層は、
第２直線部と、
前記ソース・ドレイン領域に接続するための第２パッド部であって、前記第２配線層が延在する配線部に対し前記第１配線層側に設けられた前記第２パッド部と、
前記第２パッド部に接し且つ前記第２直線部から突出する第２凸部と、
を有する、
ことを特徴とする半導体装置。
【請求項２】
前記ソース・ドレイン領域は前記溝部の長手方向に複数設けられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記溝部の長手方向に隣接する前記ソース・ドレイン領域の一方をソース、他方をドレインとし、前記ソースと前記ドレインとを入れ替えることにより、前記電荷蓄積層内の前記溝部の長手方向に２つの電荷蓄積領域を形成することが可能なことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記半導体層は半導体基板であることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記半導体層は多結晶シリコン層であることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
【請求項６】
前記溝部の両側に設けられた電荷蓄積層は、前記溝部の底面上で接続されていることを特徴とする請求項１から５のいずれか一項記載の半導体装置。
【請求項７】
前記電荷蓄積層は窒化シリコン膜であることを特徴とする請求項１から６のいずれか一項記載の半導体装置。
【請求項８】
半導体層内の溝部を形成する工程と、
前記溝部の両側面に絶縁膜からなる電荷蓄積層を形成する工程と、
前記溝部の両側の前記半導体層内にソース・ドレイン領域を形成する工程と、
前記溝部内に前記電荷蓄積層を介しワード線を埋め込む工程と、
前記溝部の両側に設けられた前記ソース・ドレイン領域のうち一方に接続する第１配線層を形成する工程と、
前記ソース・ドレイン領域のうち他方に接続する第２配線層を形成する工程と、
を具備し、
前記第１配線層は、
第１直線部と、
前記ソース・ドレイン領域に接続するための第１パッド部であって、前記第１配線層が延在する配線部に対し前記第２配線層側に設けられた前記第１パッド部と、
前記第１パッド部に接し且つ前記第１直線部から突出する第１凸部と、
を有しており、
前記第２配線層は、
第２直線部と、
前記ソース・ドレイン領域に接続するための第２パッド部であって、前記第２配線層が延在する配線部に対し前記第１配線層側に設けられた前記第２パッド部と、
前記第２パッド部に接し且つ前記第２直線部から突出する第２凸部と、
を有する、
ことを特徴とする半導体装置の製造方法。
【請求項９】
前記第１配線層を形成する工程と、前記第２配線層を形成する工程と、は同時に行われることを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、１トランジスタに２つの電荷蓄積領域を有する不揮発性メモリを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、電源を切ってもデータ保持が可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有している。そして、電荷蓄積層に電荷を蓄積させることにより、データを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとして、ＯＮＯ（酸化膜／窒化膜／酸化膜）膜中のトラップ層に電荷を蓄積するＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型構造を有するフラッシュメモリがある。特許文献１にはＳＯＮＯＳ型フラッシュメモリの１つとして、ソースとドレインを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリ（従来例）が開示されている。
【０００３】
図１は従来例に係るフラッシュメモリの上視図である。半導体基板１０に埋め込まれたビット線６０が設けられている。半導体基板１０上にはＯＮＯ膜（不図示）を介しワード線６２が設けられている。ワード線６２とビット線６０とは交差しており、ビット線６０間のワード線６２下の半導体基板１０がチャネルである。ビット線６０はソース及びドレインを兼ねており、ワード線６２はゲートを兼ねている。ビット線６０（ＢＬ１）をソース、ビット線６０（ＢＬ２）をドレインとし、ソースとドレイン間に高電界を印加することにより、ＯＮＯ膜中の電荷蓄積領域Ｃ０１に電子を蓄積させることができる。ソースとドレインとを入れ替えることにより、電荷蓄積領域Ｃ０２に電子を蓄積させることができる。このように、ソースとドレインとを対称的に動作させることにより、１つのトランジスタのソースとドレインとの間のＯＮＯ膜に２つの電荷蓄積領域を形成することができる。これにより、１つのトランジスタに２ビットを記憶することができる。
【特許文献１】米国特許第６０１１７２５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、メモリセルの高密度化、微細化が進むと、ワード線６２の幅が狭くなる。これにより、チャネル幅Ｗが狭くなり、ＯＮＯ膜中の電荷蓄積領域Ｃ０１及びＣ０２の幅Ｗも狭くなる。よって、電荷蓄積領域Ｃ０１及びＣ０２に蓄積される電子の電荷量が少なくなる。このため、例えば幅Ｗが０．２μｍ以下となると電荷蓄積領域Ｃ０１及びＣ０２からの電荷損失（チャージロス）の影響が大きくなる。このように、従来例においてはメモリセルの高密度化が難しいという課題がある。
【０００５】
本発明は、上記課題に鑑みなされたものであり、メモリセルの高密度化が容易な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、半導体層内に設けられた溝部と、該溝部の両側面に設けられた絶縁膜からなる電荷蓄積層と、前記溝部内に前記電荷蓄積層を介し埋め込まれたワード線と、前記溝部の両側の前記半導体層内に設けられたソース・ドレイン領域と、前記溝部の両側に設けられた前記ソース・ドレイン領域のうち一方に接続する第１配線層と、前記ソース・ドレイン領域のうち他方に接続する第２配線層と、を具備することを特徴とする半導体装置である。本発明によれば、溝部の両側に設けられた電荷蓄積層にそれぞれ電荷を蓄積、消去または読み出しすることができる。これにより、チャージロスの影響を抑制した状態でメモリセルの高密度化が可能となる。さらに、溝部の幅を狭くでき、一層メモリセルの高密度化が可能となる。
【０００７】
上記構成において、前記ソース・ドレイン領域は前記溝部の長手方向に複数設けられている構成とすることができる。この構成によれば、溝部の長手方向に隣接するソース・ドレイン領域間にチャネルを形成することができる。よって、溝部の側面に設けられた電荷蓄積層に電荷を蓄積させることができる。
【０００８】
上記構成において、前記溝部の長手方向に隣接する前記ソース・ドレイン領域の一方をソース、他方をドレインとし、前記ソースと前記ドレインとを入れ替えることにより、前記電荷蓄積層内の前記溝部の長手方向に２つの電荷蓄積領域を形成することが可能な構成とすることができる。
【０００９】
上記構成において、前記第１配線層は前記ソース・ドレイン領域に接続するための第１パッド部を有し、前記第２配線層は前記ソース・ドレイン領域に接続するための第２パッド部を有し、前記第１パッド部は前記第１配線層が延在する配線部に対し前記第２配線層側に設けられ、前記第２パッド部は前記第２配線層が延在する配線部に対し前記第１配線層側に設けられている構成とすることができる。この構成によれば、第１配線層及び第２配線層を効率的に配置し、メモリセルの高密度化が一層可能となる。
【００１０】
上記構成において、前記半導体層は半導体基板である構成とすることができる。この構成によれば、半導体層の移動度を向上させることができる。
【００１１】
上記構成において、前記半導体層は多結晶シリコン層である構成とすることができる。この構成によれば、メモリセルを積層することができ、メモリセルの高密度化が一層可能となる。
【００１２】
上記構成において、前記溝部の両側に設けられた電荷蓄積層は、前記溝部の底面上で接続されている構成とすることができる。この構成によれば、溝部の両側の電荷蓄積層を同時に形成できるため、製造工程を簡略化することができる。
【００１３】
上記構成において、前記電荷蓄積層は窒化シリコン膜である構成とすることができる。
【００１４】
本発明は、半導体層内の溝部を形成する工程と、前記溝部の両側面に絶縁膜からなる電荷蓄積層を形成する工程と、前記溝部の両側の前記半導体層内にソース・ドレイン領域を形成する工程と、前記溝部内に前記電荷蓄積層を介しワード線を埋め込む工程と、前記溝部の両側に設けられた前記ソース・ドレイン領域のうち一方に接続する第１配線層を形成する工程と、前記ソース・ドレイン領域のうち他方に接続する第２配線層を形成する工程と、を具備することを特徴とする半導体装置の製造方法である。本発明によれば、メモリセルの高密度化が可能となる。
【００１５】
上記構成において、前記第１配線層を形成する工程と、前記第２配線層を形成する工程と、は同時に行われる構成とすることができる。この構成によれば、第１配線層と第２配線層とを同時に形成できるため、製造工程を簡略化することができる。
【発明の効果】
【００１６】
本発明によれば、溝部の両側に設けられた電荷蓄積層にそれぞれ電荷を蓄積、消去または読み出しすることができる。これにより、チャージロスの影響を抑制した状態でメモリセルの高密度化が可能となる。さらに、溝部の幅を狭くでき、一層メモリセルの高密度化が可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照に本発明の実施例を説明する。
【実施例１】
【００１８】
図２は実施例１にかかるフラッシュメモリの上視図（保護膜３８、層間絶縁膜３２及びＯＮＯ膜２０は図示していない）、図３（ａ）は図２のＡ−Ａ断面（ソース・ドレイン領域の断面）図、図３（ｂ）は図２のＢ−Ｂ断面（チャネル領域の断面）図である。図２を参照に、Ｐ型シリコン半導体基板（または半導体基板内のＰ型領域）１０（半導体層）内に設けられた溝部３０が縦方向に延在している。図３（ａ）及び図３（ｂ）を参照に、溝部３０の両側面及び底面上にはＯＮＯ膜２０が設けられている。ワード線２２は溝部３０内にＯＮＯ膜２０を介し設けられている。図３（ａ）を参照に、Ａ−Ａ断面においては、ソース・ドレイン領域１２が溝部３０の両側の半導体基板１０内に設けられている。図３（ｂ）を参照に、Ｂ−Ｂ断面においては、ソース・ドレイン領域１２は設けられておらず、溝部３０の両側の半導体基板１０内にチャネル領域１４ａ及び１４ｂが形成される。
【００１９】
図３（ａ）及び図３（ｂ）を参照に、半導体基板１０上には層間絶縁膜３２が設けられている。図３（ａ）を参照に、層間絶縁膜３２には、層間絶縁膜３２を貫通しソース・ドレイン領域１２に接続するプラグ金属３４が設けられている。層間絶縁膜３２上には、プラグ金属３４にそれぞれ接続するように配線層３６が設けられている。また、層間絶縁膜３２上には保護膜３８が設けられている。
【００２０】
図２を参照に、ワード線２２であるＷＬ１からＷＬ４は溝部３０内に設けられている。配線層３６はワード線２２に交差するように延在している。配線層３６にはプラグ金属３４と接続するためのパッド部３６ａ及び３６ｂが設けられている。配線層３６のうちＭＬ１に設けられたパッド部３６ａ（第１パッド部）及びＭＬ２に設けられたパッド部３６ｂ（第２パッド部）は、それぞれソース・ドレイン領域１２上に交互に設けられている。これにより、配線層３６はプラグ金属３４を介しソース・ドレイン領域１２に交互に接続している。言い換えれば、ＭＬ１及びＭＬ２はワード線２２を２本跨ぐ毎にソース・ドレイン領域１２に接続されている。すなわち、配線層３６のうちＭＬ１はソース・ドレイン領域１２のうちＳＤ１１及びＳＤ１３に接続し、ＭＬ２はＳＤ１２及びＳＤ１４に接続されている。同様に、配線層３６のうちＭＬ３はＳＤ２１及びＳＤ２３に接続し、ＭＬ４はＳＤ２２及びＳＤ２４に接続されている。
【００２１】
図４は、実施例１に係るフラッシュメモリの動作を説明するため図２から配線層３６及びプラグ金属３４を不図示とした図である。図５（ａ）は図４のＤ−Ｄ断面（チャネル領域の断面）図、図５（ｂ）は図４のＣ−Ｃ断面（ソース・ドレイン領域の断面）図である。図４を参照に、ワード線２２であるＷＬ２の両側のソース・ドレイン領域１２であるＳＤ１２、ＳＤ１３、ＳＤ２２及びＳＤ２３を用いてＯＮＯ膜２０中に電荷蓄積領域Ｃ１からＣ４を形成する場合について説明する。なお、ＯＮＯ膜２０中の電荷蓄積領域Ｃ１からＣ４はＯＮＯ膜２０の窒化シリコン膜からなるトラップ層に形成される。
【００２２】
図２のＭＬ１をソース電位、ＭＬ３を正の高電位とする。これにより、図４のＳＤ１３がソース、ＳＤ２３がドレインとなり、ＳＤ２３に正の高電圧が印加される。ＷＬ２に正電圧を印加すると、図４及び図５（ａ）のように、ＷＬ２横の半導体基板１０内のチャネル領域１４ａ内で電子が加速される。チャネル領域１４ａのＳＤ２３端でホットエレクトロンがＯＮＯ膜２０に注入され、電荷蓄積領域Ｃ１に電子が蓄積される（つまり、データを書き込まれる）。このとき、図２のＭＬ２及びＭＬ４は開放されているため、図４において、ＳＤ１２及びＳＤ２２には電位が印加されず、半導体基板１０内のチャネル領域１４ｂにおいてホットエレクトロンは発生しない。よって、電荷蓄積領域Ｃ３に電子は蓄積されない。
【００２３】
また、ＳＤ１３をソース電位、ＳＤ２３を正の高電位とし、ＷＬ２を負電位とすることにより、チャネル領域１４ａのＳＤ２３端で電離したホールがＯＮＯ膜２０に注入され、電荷蓄積領域Ｃ１内の電子を消去する（つまり、データを消去する）ことができる。このとき、電荷蓄積領域Ｃ３内の電子は消去されない。
【００２４】
さらに、ＳＤ１３をドレイン、ＳＤ２３をソースとすることで電荷蓄積領域Ｃ１に電子が蓄積されているかを読み出す（つまり、データを読み出す）ことができる。
【００２５】
図２のＭＬ３とＭＬ１の電位を入れ替えることにより、同様に、チャネル領域１４ａのＳＤ１３端のＯＮＯ膜２０内の電荷蓄積領域Ｃ２に電子を蓄積することができる。また、電荷蓄積領域Ｃ２の電子を消去することができる。また、電荷蓄積領域Ｃ２に電子が蓄積されているかを読み出すことができる。
【００２６】
同様に、図２のＭＬ２及びＭＬ４を用いることにより、図４において、電荷蓄積領域Ｃ１及びＣ２とは独立に、電荷蓄積領域Ｃ３及びＣ４への電子の蓄積、消去または読み出しを行うことができる。
【００２７】
図１及び図６から図８を用い、実施例１に係るフラッシュメモリの効果について説明する。従来例の図１においては、メモリセルが微細化され、ワード線６２の幅が狭くなった場合、電荷蓄積領域Ｃ０１及びＣ０２の幅Ｗを確保することができない。
【００２８】
そこで、図６に示した比較例１においては、半導体基板１０に溝部３０を設け、溝部３０の両側面及び底面にＯＮＯ膜２０を設ける。溝部３０にワード線２２を埋め込み配置する。さらに、ビット線（不図示）が溝部３０を含む半導体基板１０に、ワード線２２と交差するように配置される。これにより、チャネル幅Ｗ及び電荷蓄積領域Ｃ０１及びＣ０２の幅Ｗを広くすることができる。よって、幅Ｗを狭くすることなく（例えば幅Ｗとして０．２μｍ程度を確保しつつ）、メモリセルの高密度化を行うことができる。つまり電荷蓄積領域Ｃ０１及びＣ０２からのチャージロスの影響が小さい状態でメモリセルを高密度化することができる。
【００２９】
溝部３０の両側面のＯＮＯ膜２０ａ及び２０ｂに独立に電荷蓄積領域を形成することができれば、さらにメモリセルの高密度化が可能である。しかしながら、溝部３０の両側面のＯＮＯ膜２０ａ及び２０ｂに独立に電荷蓄積領域を形成することはできない。ＯＮＯ膜２０ａ及び２０ｂに対しワード線２２及びビット線（不図示）が共通であり、例えばＯＮＯ膜２０ａ内の電荷蓄積領域Ｃ０１に電子を蓄積しようとすると、ＯＮＯ膜２０ｂ内の電荷蓄積領域Ｃ０１にも電子が蓄積してしまうためである。
【００３０】
そこで、図７に示した比較例２においては、溝部３０内に絶縁部２５を設け、ＯＮＯ膜２０ａに接するワード線２２ａとＯＮＯ膜２０ｂに接するワード線２２ｂとを電気的に分離する。これにより、ワード線２２ａ及び２２ｂにより、ＯＮＯ膜２０ａ内の電荷蓄積領域Ｃ１及びＣ２と、ＯＮＯ膜２０ｂ内の電荷蓄積領域Ｃ３及びＣ４と、に独立に電子を蓄積、消去または読み出しすることができる。よって、溝部３０を深くする（例えば、０．２μｍ程度の深さとする）ことにより、電荷蓄積領域Ｃ１及びＣ２の幅Ｗａ並びに電荷蓄積領域Ｃ３及びＣ４の幅Ｗｂを広くすることができる。これにより、チャージロスの影響を小さい状態のままメモリセルの高密度化が可能となる。
【００３１】
しかしながら、図７に示した比較例２では、溝部３０内に絶縁部２５を設けている。よって、絶縁部２５の幅Ｗｄがフォトリソグラフィの最小寸法（例えば、０．１μｍ）となってしまう。よって、溝部３０の幅Ｗｃは、フォトリソグラフィの最小寸法の２倍乃至３倍と広くなってしまう。
【００３２】
図８を参照に、実施例１によれば、図４から図５（ｂ）を用い説明したように、溝部３０内のワード線２２は一体のまま、溝部３０の一方の側面に形成されたＯＮＯ膜２０ａ内の電荷蓄積領域Ｃ１及びＣ２と、他方の側面に形成されたＯＮＯ膜２０ｂ内の電荷蓄積領域Ｃ３及びＣ４と、に独立に電子を蓄積、消去または読み出しすることができる。よって、溝部３０の幅Ｗｃはフォトリソグラフィの最小寸法とすることができる。さらに、溝部３０の深さを深くする（例えば、０．２μｍの深さとする）ことにより、電荷蓄積領域Ｃ１及びＣ２の幅Ｗａ並びに電荷蓄積領域Ｃ３及びＣ４の幅Ｗｂを広くすることができる。
【００３３】
以上のように、実施例１によれば、図２及び図４のように、溝部３０の両側に設けられたソース・ドレイン領域１２のうち一方（例えばＳＤ１３）に接続する配線層３６であるＭＬ１（第１配線層）と、ソース・ドレイン領域１２のうち他方ＳＤ１２に接続するＭＬ２（第２配線層）と、を有している。これにより、図８を用い説明したように、ＭＬ１を介しＳＤ１２に電圧が印加される場合も、ＳＤ１３には電圧が印加されない。よって、電荷蓄積領域Ｃ１及びＣ２と、電荷蓄積領域Ｃ３及びＣ４と、に独立に電子を蓄積、消去または読み出しすることができる。これにより、図６の比較例１に対し、チャージロスの影響を抑制した状態でメモリセルの高密度化が可能となる。さらに、図７の比較例２に対し、溝部３０の幅Ｗｃを狭くでき、メモリセルのさらなる高密度化が可能となる。
【００３４】
また、図２及び図４のように、ソース・ドレイン領域１２は溝部３０の長手方向に複数設けられている。これにより、溝部３０の長手方向に隣接するソース・ドレイン領域１２間に図４のようにチャネル領域１４ａ、１４ｂを形成することができる。
【００３５】
さらに、図２及び図４を用い説明したように、溝部３０の長手方向に隣接するソース・ドレイン領域１２（例えばＳＤ１３及びＳＤ２３）の一方をソース、他方をドレインとし、ソースとドレインとを入れ替えることにより、ＯＮＯ膜２０内の溝部３０の長手方向に２つの電荷蓄積領域Ｃ１及びＣ２を形成することができる。
【００３６】
さらに、図２のように、ＭＬ１（第１配線層）はソース・ドレイン領域１２（ＳＤ１３）に接続するためのパッド部３６ａ（第１パッド部）を有し、ＭＬ２（第２配線層）はソース・ドレイン領域１２（ＳＤ１２）に接続するためのパッド部３６ｂ（第２パッド部）を有している。パッド部３６ａは、ＭＬ１が延在する配線部３５ａに対しＭＬ２側に設けられ、パッド部３６ｂは、ＭＬ２が延在する配線部３５ｂに対しＭＬ１側に設けられている。これにより、配線層３６を効率的に配置し、メモリセルの高密度化が可能となる。
【００３７】
さらに、図８のように、溝部３０の両側に設けられたＯＮＯ膜２０ａ及び２０ｂは、溝部３０の底面上で接続されている。これにより、ＯＮＯ膜２０ａと２０ｂとを同時に形成することができ、製造工程を簡略化することができる。
【００３８】
図９（ａ）から図１１（ｄ）を用い、実施例１に係るフラッシュメモリの製造方法について説明する。図９（ａ）から図１０（ｂ）は、図２のＡ−Ａ断面及びＢ−Ｂ断面に相当する断面図である。図１１（ａ）及び図１１（ｂ）は図２のＡ−Ａ断面（ソース・ドレイン領域の断面）に相当する断面図である。図１１（ｃ）及び図１１（ｄ）は図２のＢ−Ｂ断面（チャネル領域の断面）に相当する断面図である。
【００３９】
図９（ａ）を参照に、Ｐ型シリコン半導体基板１０に例えばＢ（ボロン）イオンを注入し、閾値電圧を調整するためのＰ型の閾値調整領域１１を形成する。なお、閾値調整領域１１は図３（ａ）、図３（ｂ）、図５（ａ）及び図５（ｂ）では省略している。また、閾値調整領域１１の形成は行わなくともよい。図９（ｂ）を参照に、半導体基板１０をエッチングし溝部３０を形成する。図９（ａ）の閾値調整領域１１の形成は図９（ｂ）の溝部３０の形成後に行ってもよい。
【００４０】
図９（ｃ）及び図９（ｄ）を参照に、溝部３０の両側面及び底面並びに溝部３０間の半導体基板１０（閾値調整領域１１）上にＯＮＯ膜２０を形成する。ＯＮＯ膜２０の形成は、例えば熱ＣＶＤ法を用い酸化シリコン膜からなるトンネル酸化膜１６、例えばプラズマＣＶＤ法を用い窒化シリコン膜からなるトラップ層１７、及び、例えば熱ＣＶＤ法を用い酸化シリコン膜からなるトップ酸化膜１８を順次形成することにより行う。
【００４１】
図１０（ａ）を参照に、溝部３０を埋め込むように半導体基板１０上に多結晶シリコンからなる導電性膜２３を形成する。図１０（ｂ）を参照に、ＯＮＯ膜２０上の導電性膜２３をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃａｎｉｃａｌ  Ｐｏｌｉｓｈ）法を用い研磨する。これにより、溝部３０にＯＮＯ膜２０を介し埋め込まれたワード線２２が形成される。
【００４２】
図１１（ａ）参照に、半導体基板１０（閾値調整領域１１）内にＡｓ等をイオン注入し溝部３０の両側にＮ型のソース・ドレイン領域１２を形成する。図１１（ｃ）を参照に、このとき、チャネル領域となるべき領域の半導体基板１０上にはフォトレジスト４０を形成しておく。よって、この領域にはソース・ドレイン領域１２は形成されない。
【００４３】
図１１（ｂ）及び図１１（ｄ）を参照に、全面に、Ｎｉ（ニッケル）を形成し、熱処理することにより、ワード線２２上にＮｉシリサイド膜２４が形成される。これにより、ワード線２２の抵抗を低減することができる。なお、図３（ａ）、図３（ｂ）、図５（ａ）及び図５（ｂ）においては、シリサイド膜２４は省略している。半導体基板１０上及びシリサイド膜２４上に層間絶縁膜３２として例えば酸化シリコン膜を形成する。図１１（ｂ）を参照に、ソース・ドレイン領域１２に接続するコンタクト孔を形成し、コンタクト孔内にプラグ金属３４を例えばＷ（タングステン）等を用い形成する。プラグ金属３４に接続する配線層３６を例えばＡｌ（アルミニウム）で層間絶縁膜３２上に形成する。これにより、図４において、ＳＤ１３に接続されるＭＬ１（第１配線層）の形成と、ＳＤ１２に接続されるＭＬ２（第２配線層）の形成と、を同時に行うことができる。これにより、製造工程を簡略化することができる。
【００４４】
図１０（ｂ）において、溝部３０間の半導体基板１０（閾値調整領域１１）上のＯＮＯ膜２０は一部または全部が除去されてもよいが、ＯＮＯ膜２０のうちトップ酸化膜１８が除去され、トラップ層１７が露出していることが好ましい。図１１（ｂ）および図１１（ｄ）において、ワード線２２上にシリサイド膜２４を形成する際に、ソース・ドレイン領域１２上に窒化シリコン膜であるトラップ層１７が露出していないと、ソース・ドレイン領域１２上にシリサイド膜が形成されてしまうためである。なお、金属やＷＳｉ（タングステンシリサイド）からなる導電性膜２３を用いる場合は、ワード線２２の抵抗が十分低いため、図１１（ｂ）および図１１（ｄ）のシリサイド膜２４の形成は不要である。この場合は、図１０（ｂ）において、ＯＮＯ膜２０を全部除去してもよい。
【００４５】
層間絶縁膜３２上に例えば酸化シリコン膜からなる保護膜３８を形成し、図２から図３（ｂ）に示す実施例１に係るフラッシュメモリが完成する。
【実施例２】
【００４６】
実施例２は溝部３０を多結晶シリコン層に形成する例である。図１２（ａ）から図１４を用い、実施例２に係るフラッシュメモリの製造方法について説明する。図１２（ａ）を参照に、半導体基板１０上にＰ型の多結晶シリコン層５０（半導体層）を形成する。図１２（ｂ）を参照に、多結晶シリコン層５０内に溝部３０を形成する。図１２（ｃ）を参照に、図９（ｃ）と同様に、溝部３０の両側面及び底面にＯＮＯ膜２０を形成する。
【００４７】
図１３（ａ）を参照に、図１０（ａ）と同様に、導電性膜２３を溝部３０が埋め込まれるように導電性膜２３上に形成する。図１３（ｂ）を参照に、図１０（ｂ）、図１１（ａ）及び図１１（ｃ）と同様に、導電性膜２３を研磨し、溝部３０に埋め込まれたワード線２２を形成する。溝部３０の両側にソース・ドレイン領域１２を形成する。図１３（ｃ）を参照に、図１１（ｂ）及び図１１（ｄ）と同様に、層間絶縁膜３２、プラグ金属３４及び配線層３６を形成する。
【００４８】
図１４を参照に、層間絶縁膜３２及び配線層３６上に絶縁層３９を形成する。絶縁層２９上に多結晶シリコン層５０を形成する。以降、図１２（ａ）から図１３（ｂ）の工程を繰り返すことにより、メモリセルを積層することができる。
【００４９】
実施例２によれば、図１２（ａ）のように、半導体基板１０上に多結晶シリコン層５０が設けられ、図１２（ｂ）のように、多結晶シリコン層５０内に溝部３０が設けられている。これにより、ソース・ドレイン領域１２及びチャネル領域を多結晶シリコン層５０内に形成することができる。図１４のように、多結晶シリコン層５０は絶縁層３９上に形成することが可能なため、メモリセルを積層することができる。図１４ではメモリセルを２層積層しているが、３層以上積層することもできる。
【００５０】
溝部３０が設けられる半導体層は、実施例１のように半導体基板１０とすることもできるし、実施例２のように半導体基板１０上に形成された多結晶シリコン層５０とすることもできる。実施例１のように、半導体層を半導体基板１０とした場合は、チャネル層の移動度を向上させることができる。実施例２のように、半導体層を多結晶シリコン層５０とした場合は、メモリセルを積層することができる。溝部３０が形成される半導体層は、実施例１及び実施例２以外の半導体層であってもよい。
【００５１】
実施例１及び実施例２において、電荷蓄積領域Ｃ１からＣ４が形成される電荷蓄積層（実施例１及び実施例２では図９（ｃ）に図示した窒化シリコン膜であるトラップ層１７）は絶縁膜であればよい。電荷蓄積層が絶縁膜のため、電荷蓄積領域Ｃ１からＣ４を分離した状態で保持することができる。
【００５２】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００５３】
【図１】図１は従来例に係るフラッシュメモリの上視図である。
【図２】図２は実施例１に係るフラッシュメモリの上視図（その1）である。
【図３】図３（ａ）は図２のＡ−Ａ断面図、図３（ｂ）は図２のＢ−Ｂ断面図である。
【図４】図４（ａ）は実施例１に係るフラッシュメモリの上視図（その２）である。
【図５】図５（ａ）は図４のＤ−Ｄ断面図、図５（ｂ）は図４のＣ−Ｃ断面図である。
【図６】図６は比較例１に係るフラッシュメモリの電荷蓄積領域近傍の斜視図である。
【図７】図７は比較例２に係るフラッシュメモリの電荷蓄積領域近傍の斜視図である。
【図８】図８は実施例１に係るフラッシュメモリの電荷蓄積領域近傍の斜視図である。
【図９】図９（ａ）から図９（ｄ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その１）である。
【図１０】図１０（ａ）及び図１０（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その２）である。
【図１１】図１１（ａ）から図１１（ｄ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その３）である。
【図１２】図１２（ａ）から図１２（ｃ）は実施例２に係るフラッシュメモリの製造工程を示す断面図（その１）である。
【図１３】図１３（ａ）から図１３（ｃ）は実施例２に係るフラッシュメモリの製造工程を示す断面図（その２）である。
【図１４】図１４は実施例２に係るフラッシュメモリの断面図である。
【符号の説明】
【００５４】
１０            半導体基板
１２            ソース・ドレイン領域
１４            チャネル
１７            トラップ層
２０            ＯＮＯ膜
２２            ワード線
３０            溝部
３２            層間絶縁膜
３４            プラグ金属
３６            配線層
３８            保護膜
Ｃ１〜Ｃ４      電荷蓄積領域
【図１】
0005301123.tif 000002
【図２】
0005301123.tif 000003
【図３】
0005301123.tif 000004
【図４】
0005301123.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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