(57)【特許請求の範囲】
【請求項１】
第１方向に沿って配置された第１領域と第２領域とを有する半導体チップを備え、
前記半導体チップの前記第１領域および前記第２領域には、
（ａ）半導体基板と、
（ｂ）前記半導体基板に形成された半導体素子と、
（ｃ）前記半導体素子上に配置された多層配線とが形成され、
前記多層配線を構成する最上層配線は、前記第１方向に沿って前記半導体チップの前記第１領域から前記第２領域にわたって延在している半導体装置であって、
前記半導体チップの前記第１領域には、前記最上層配線の一層下層に第１配線が形成され、かつ、前記半導体チップの前記第２領域には、前記最上層配線の一層下層に第２配線が形成されており、
前記第１配線は、前記最上層配線が延在する前記第１方向と交差する第２方向に延在し、かつ、前記第２配線は、前記最上層配線が延在する前記第１方向に延在しており、
前記第１領域に形成されている前記多層配線は、レイアウト効率を向上させるようにコンピュータで自動的にレイアウトされているのに対し、前記第２領域に形成されている前記多層配線は、配線間のカップリングを考慮してレイアウトされていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１方向と前記第２方向とは直交していることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記半導体素子は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを含むことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
前記半導体チップの前記第１領域では、前記半導体基板内に形成された第１ｐ型ウェルに前記ｎチャネル型ＭＩＳＦＥＴが形成され、かつ、前記半導体基板内に形成された第１ｎ型ウェルに前記ｐチャネル型ＭＩＳＦＥＴが形成されており、
前記半導体チップの前記第２領域では、前記半導体基板内に形成された第２ｐ型ウェルに前記ｎチャネル型ＭＩＳＦＥＴが形成され、かつ、前記半導体基板内に形成された第２ｎ型ウェルに前記ｐチャネル型ＭＩＳＦＥＴが形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記半導体チップの前記第１領域では、前記第２方向に沿って前記第１ｐ型ウェルと前記第１ｎ型ウェルが交互に配置されており、
前記半導体チップの前記第２領域では、前記第１方向に沿って前記第２ｐ型ウェルと前記第２ｎ型ウェルが交互に配置されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置であって、
前記半導体チップの前記第１領域および前記第２領域は、デジタル回路形成領域であることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記半導体チップの前記第１領域には、リセット回路あるいはクロック回路を含むデジタル回路が形成されており、
前記半導体チップの前記第２領域には、記憶回路を制御する記憶制御回路を含むデジタル回路が形成されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
前記記憶回路はＳＲＡＭであり、
前記記憶制御回路は、ＳＲＡＭ制御回路であることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置であって、
前記半導体チップは、平面形状が長方形をしていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記第１方向は、前記半導体チップの長辺方向を示し、
前記第２方向は、前記半導体チップの短辺方向を示していることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記半導体チップは、液晶表示装置を駆動するＬＣＤドライバであることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置であって、
前記最上層配線は、前記第１方向に延在する複数の配線から形成され、
前記第１配線は、前記第２方向に延在する複数の配線から形成され、
前記第２配線は、前記第１方向に延在する複数の配線から形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、
前記最上層配線は、電源電圧を供給する電源配線の本数が信号を伝達する信号配線の本数よりも多いことを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置であって、
前記最上層配線は、電圧の異なる複数の前記電源配線を含んでいることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置であって、
前記第１配線および前記第２配線は、信号を伝達する信号配線の本数が電源電圧を供給する電源配線の本数よりも多いことを特徴とする半導体装置。
【請求項１６】
請求項１記載の半導体装置であって、
前記半導体チップには、前記第１方向に沿って配置されている前記第１領域と前記第２領域の他に、さらに、前記第１方向に沿って配置されている第３領域が形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置であって、
前記半導体チップの前記第１領域および前記第２領域には、デジタル回路が形成されており、前記半導体チップの前記第３領域には、アナログ回路が形成されていることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置であって、
前記第３領域に形成されているアナログ回路は、高耐圧ＭＩＳＦＥＴを含んでおり、
前記第１領域および前記第２領域に形成されているデジタル回路は、前記高耐圧ＭＩＳＦＥＴよりも動作電圧の絶対値が低い低耐圧ＭＩＳＦＥＴを含んでいることを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置であって、
前記第１領域および前記第２領域に形成されているＭＩＳＦＥＴは、前記半導体チップに形成されているＭＩＳＦＥＴのうち、最も動作電圧の絶対値が低い低耐圧ＭＩＳＦＥＴを含んでいることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、液晶表示装置（ＬＣＤ（Liquid Crystal Display））を駆動するＬＣＤドライバに適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００３−３３２４２９号公報（特許文献１）には、端子またはリザーバを有する半導体装置において、配線の可接続性を維持することを目的とする技術が記載されている。具体的には、半導体装置を構成するセルに配置される複数の端子のそれぞれを２格子点またはそれ以上の長さを持つ形状で形成する。そして、各端子の隣接間に１格子点またはそれ以上の間をおき、その隣接端子間に１格子間距離以上の間隔をあける。端子の短方向において隣接する端子については、その短方向に互いに隣接する端子同士の一部が重なることを許容する。このような状態で端子に対して、第２層配線にスルーホールを通じて接続する。これにより、複数の端子のそれぞれにリザーバを発生させることができるとしている。この技術の前提として、多層配線が形成されており、例えば、第１層配線の延在方向と、第１層配線の上層に形成される第２層配線の延在方向が直交するように配置されている。
【０００３】
特開平０８−１２５１５０号公報（特許文献２）には、セル面積の削減、低電力化および電源線安定化を図る技術が記載されている。具体的には、標準セルの並びの方向と垂直の方向が長手方向となるようにゲート電極を形成した非倒置ＭＯＳトランジスタ列のみからなる非倒置型標準セルを設ける。さらに、標準セルの並びの方向と平行な方向が長手方向となるようにゲート電極を形成した倒置ＭＯＳトランジスタ列のみからなる倒置型標準セルを設ける。そして、この非倒置ＭＯＳトランジスタ列と倒置ＭＯＳトランジスタ列の双方を含む混合型標準セルを設ける。上述した非倒置型標準セルと倒置型標準セルと混合型標準セルとを組み合わせて、標準セル列を構成するとしている。
【０００４】
特開昭６３−３１４８４７号公報（特許文献３）は、例えば、矩形状の半導体チップの周囲に沿って形成されているインターフェイス領域に、ｘ軸に沿ってトランジスタが配置されている単位セルと、ｙ軸に沿ってトランジスタが配置されている単位セルがあることを前提としている。この場合、ｘ軸に沿ってトランジスタが配置されている単位セル（第１単位セル）と、ｙ軸に沿ってトランジスタが配置されている単位セル（第２単位セル）とは、トランジスタの形成方向が異なることに起因して、それぞれの単位セルでの電気的特性が相違する問題点があるとしている。そこで、特許文献３では、第１単位セル内に含まれる複数のトランジスタを、ｘ軸方向に沿って形成されるトランジスタとｙ軸方向に沿って形成されるトランジスタとを同数だけ含むようにしている。同様に、第２単位セル内に含まれる複数のトランジスタを、ｘ軸方向に沿って形成されるトランジスタとｙ軸方向に沿って形成されるトランジスタとを同数だけ含むようにする。これにより、第１単位セルと第２単位セルは、それぞれ、直交する方向に配置されているトランジスタを同数だけ含むことになり、第１単位セルに形成される複数のトランジスタの全体と第２単位セルに形成される複数のトランジスタの全体では、方向性が均一となる。この結果、第１単位セルと第２単位セルでの電気的特性を均一にできるとしている。
【特許文献１】特開２００３−３３２４２９号公報
【特許文献２】特開平０８−１２５１５０号公報
【特許文献３】特開昭６３−３１４８４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年、液晶を表示素子に用いたＬＣＤが急速に普及しつつある。このＬＣＤは、ＬＣＤを駆動するためのドライバによって制御されている。ＬＣＤドライバは半導体チップから構成されており、半導体チップは、半導体基板上に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と多層配線を有している。具体的に、ＬＣＤドライバを構成する半導体チップは、平面形状が長方形をしており、この長方形の内部に様々な機能を実現する回路が形成されている。この回路は機能ブロックごとに区分けして形成されている。
【０００６】
例えば、長方形の長辺方向を第１方向とすると、この第１方向に沿って各機能ブロックが配置されている。例えば、機能ブロックには、表示データを一時的に記憶するＳＲＡＭ（Static Random Access Memory）やこのＳＲＡＭを制御するＳＲＡＭ制御部（ＳＲＡＭ制御回路）がある。ＳＲＡＭ制御部は、ＳＲＡＭの読み出しや書き込みを制御するためのアドレスデコーダやリード／ライト制御回路から構成されている。さらに別の機能ブロックには、ＬＣＤ制御部（ＬＣＤ制御回路）やアナログ部（アナログ回路）が存在する。ＬＣＤ制御部は、ＬＣＤドライバの外部に搭載されるマイコンとのアクセス信号や、ＳＲＡＭおよびカウンタなどの表示に必要な内部回路を動作させるタイミング信号などを生成する機能を有し、表示をリセットするリセット回路やクロック信号を生成するクロック回路などを備えている。このようなＳＲＡＭ、ＳＲＡＭ制御部およびＬＣＤ制御部などは、デジタル回路から構成されており、これらのデジタル回路以外にアナログ部が存在する。アナログ部は、液晶表示素子に印加する中高電圧を生成してＬＣＤドライバから出力する機能などを有している。
【０００７】
これらの機能ブロックは、それぞれ半導体基板と、半導体基板に形成されたＭＩＳＦＥＴと、ＭＩＳＦＥＴ上に形成された多層配線から構成されている。多層配線の最上層に配置される最上層配線は、主に各機能ブロックに電源電圧を供給する電源配線が配置されている。この電源配線は、長辺方向（第１方向）に並んで設けられている各機能ブロックに電源電圧を供給しやすくするために、長辺方向（第１方向）に延在するように設けられている。このように最上層配線に電源配線を配置することを前提として、各機能ブロックに形成される多層配線がレイアウトされている。例えば、Ｉ／Ｏ回路とＬＣＤ制御部を例に挙げると、Ｉ／Ｏ回路では、最上層配線である電源配線と下層配線とのカップリングや寄生容量などを考慮して設計者によりレイアウト設計が行なわれる。これに対し、ＬＣＤ制御部では、レイアウト効率を向上させるため、コンピュータを使用した自動レイアウト設計で配線のレイアウトが行なわれている。このため、ＬＣＤ制御部のように自動レイアウト設計で配線のレイアウトを決定している機能ブロックでは、カップリングなどの影響を考慮せずに配線のレイアウトが決定されている。このため、カップリングの影響が懸念されるため、最上層配線である電源配線をＬＣＤ制御部上には配置しないことで、カップリングの影響を抑制している。
【０００８】
ところが、近年、液晶表示装置に占めるＬＣＤドライバの小型化が要求されており、特に、長方形の形状をしたＬＣＤドライバの短辺方向を短くすることが検討されている。この場合、最上層配線として形成されている電源配線の配置するスペースが狭くなり、例えば、ＬＣＤ制御部上にも配置しなくてはならなくなる事態が生じている。ＬＣＤ制御部は、論理回路を使用したロジック回路から構成されており、その集積密度の向上を図る必要があるため、効率よく多層配線をレイアウトする必要がある。したがって、ＬＣＤ制御部上に電源配線を配置すると、カップリングの影響によるノイズによってＬＣＤ制御部を構成する回路に誤動作が生じるおそれがある。すなわち、ＬＣＤ制御部では、効率よく多層配線をレイアウトするため、コンピュータによる自動レイアウト設計が必要となるが、一方で、ＬＣＤドライバの小型化の要求により、ＬＣＤ制御部の最上層にも電源配線を配置せざるをえなくなっている。このことから、コンピュータによる自動レイアウト設計を行なうＬＣＤ制御部での電源配線と直下の下層配線とのカップリングが問題となる。
【０００９】
特に、今回検討しているＬＣＤドライバでは、最上層配線で形成される電源配線は長辺方向（第１方向）に延在しており、最上層配線の一層下層に形成される配線も同様に、長辺方向（第１方向）に延在している。すなわち、電源配線と、一層下層に形成される配線が並行するように配置されることから、この電源配線と、一層下層に形成される配線間のカップリングが大きくなることが懸念される。ＬＣＤ制御部では、リセット回路やクロック回路が形成されているので、カップリングによるノイズによって、これらのリセット回路やクロック回路が誤動作すると、ＬＣＤとして非常に大きな問題として顕在化する。つまり、リセット回路が誤動作を起こすと、表示画面が乱れる、または、消えてしまうという不具合が生じる。一方、クロック回路では、動作のタイミングを制御するタイミング信号にノイズが発生すると、タイミングを制御することができなくなる不具合が生じることになる。
【００１０】
ここで、ＬＣＤ制御部はデジタル回路から構成されているので、ノイズに対して耐性があると考えるかもしれないが、近年では、ＬＣＤドライバの小型化に伴い、ＭＩＳＦＥＴの集積化も進んでいる。ＭＩＳＦＥＴを高集積化して微細化することは、ＭＩＳＦＥＴの駆動電圧が低下することを意味している。つまり、ＬＣＤ制御部はデジタル回路から構成されているが、ＬＣＤ制御部を構成するＭＩＳＦＥＴの微細化に伴って駆動電圧が低下していることから、デジタル信号の「１」と「０」を区別するしきい値電圧の値も低くなってきている。このため、ＬＣＤ制御部は、小さなノイズに対しても誤動作するおそれが高くなっているのである。したがって、ＬＣＤドライバでは、短辺方向の縮小化を進める一方、ＬＣＤ制御部における電源配線と一層下層の配線とのカップリングを抑制する必要があることがわかる。
【００１１】
本発明の目的は、半導体装置の小型化を推進することができるとともに、配線間のカップリングを低減することができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明による半導体装置は、第１方向に沿って配置された第１領域と第２領域とを有する半導体チップを備える。そして、前記半導体チップの前記第１領域および前記第２領域には、（ａ）半導体基板と、（ｂ）前記半導体基板に形成された半導体素子と、（ｃ）前記半導体素子上に配置された多層配線とが形成される。このとき、前記多層配線を構成する最上層配線は、前記第１方向に沿って前記半導体チップの前記第１領域から前記第２領域にわたって延在している。そして、前記半導体チップの前記第１領域には、前記最上層配線の一層下層に第１配線が形成され、かつ、前記半導体チップの前記第２領域には、前記最上層配線の一層下層に第２配線が形成されている。ここで、前記第１配線は、前記最上層配線が延在する前記第１方向と交差する第２方向に延在し、かつ、前記第２配線は、前記最上層配線が延在する前記第１方向に延在していることを特徴とするものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
半導体装置の小型化を推進することができるとともに、配線間のカップリングを低減することができる。
【発明を実施するための最良の形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２０】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２２】
まず、本実施の形態におけるＬＣＤドライバの外観構成について説明する。図１は、ＬＣＤドライバを構成する半導体チップＣＨＰの表面を示す平面図である。図１において、半導体チップＣＨＰは、例えば細長い長方形状（矩形形状）に形成された半導体基板１を有しており、その主面には、例えば液晶表示装置等の表示装置を駆動するＬＣＤのドライバが形成されている。
【００２３】
半導体チップＣＨＰは、一対の短辺と一対の長辺を有する長方形形状をしており、一対の長辺のうち１つの長辺（図１では下側の辺）に沿ってバンプ電極ＢＰ１が配置されている。これらのバンプ電極ＢＰ１は、一直線上に配置されている。バンプ電極ＢＰ１は、半導体チップＣＨＰの内部に形成されている半導体素子および配線からなる集積回路（ＬＳＩ（Large Scale Integration）に接続する外部接続端子として機能する。特に、バンプ電極ＢＰ１は、デジタル入力信号用またはアナログ入力信号用のバンプ電極である。
【００２４】
次に、一対の長辺のうちもう１つの長辺（図１では上側の辺）に沿ってバンプ電極ＢＰ２が配置されている。これらのバンプ電極ＢＰ２は、長辺に沿って２列に配置されており、長辺に沿った２列が千鳥状に配置されている。これにより、バンプ電極ＢＰ２を高密度に配置することができる。これらのバンプ電極ＢＰ２も半導体基板１の内部に形成される集積回路と外部とを接続する外部接続端子として機能する。特に、バンプ電極ＢＰ２は、集積回路からの出力信号用のバンプ電極である。
【００２５】
このように半導体チップＣＨＰの外周を構成する一対の長辺には、バンプ電極ＢＰ１とバンプ電極ＢＰ２が形成されていることになる。このとき、バンプ電極ＢＰ１の数に比べてバンプ電極ＢＰ２の数が多くなっているため、バンプ電極ＢＰ１は長辺に沿って一直線状に形成されているのに対し、バンプ電極ＢＰ２は長辺に沿って千鳥状に配置されている。これは、バンプ電極ＢＰ１がＬＣＤドライバに入力される入力信号用のバンプ電極であるのに対し、バンプ電極ＢＰ２がＬＣＤドライバから出力される出力信号用のバンプ電極であるからである。すなわち、ＬＣＤドライバに入力される入力信号は、シリアルデータであるため、外部接続端子であるバンプ電極ＢＰ１の数はそれほど多くならない。これに対し、ＬＣＤドライバから出力される出力信号は、パラレルデータであるため、外部接続端子であるバンプ電極ＢＰ２の数が多くなるのである。つまり、出力信号用のバンプ電極ＢＰ２は、液晶表示素子を構成する個々のセル（画素）に対して設けられているため、セルの個数に相当する数だけバンプ電極ＢＰ２が必要となるのである。したがって、入力信号用のバンプ電極ＢＰ１に比べて出力信号用のバンプ電極ＢＰ２は数が多くなる。このため、入力信号用のバンプ電極ＢＰ１は、長辺に沿って一直線状に配置することができるが、出力信号用のバンプ電極ＢＰ２は、長辺に沿って千鳥状に配置して数を増やしている。
【００２６】
なお、図１では、半導体チップＣＨＰを構成する一対の長辺に沿ってバンプ電極ＢＰ１とバンプ電極ＢＰ２を配置しているが、さらに、一対の長辺の他に一対の短辺に沿ってもバンプ電極を配置することもできる。
【００２７】
半導体チップＣＨＰの外観構成は上記のようになっており、以下に、半導体チップＣＨＰに形成されている集積回路により実現されるＬＣＤドライバの機能について説明する。図２は、ＬＣＤドライバの機能を示す機能ブロック図である。図２において、本実施の形態における半導体チップＣＨＰは、Ｉ／Ｏ回路２、ＳＲＡＭ（Static Random Access Memory）３、ワードドライバ４、ＳＲＡＭ制御部５、ＬＣＤ制御部６およびアナログ部９を有している。
【００２８】
Ｉ／Ｏ回路２は、半導体チップＣＨＰに入出力されるデータのやりとりを行なう機能を有しており、ＳＲＡＭ３はデータを記憶する記憶回路の一例である。ＳＲＡＭ３は、データを記憶する記憶素子がアレイ状に配置された構成をしており、液晶表示装置に表示する画像データなどが記憶される。ワードドライバ４は、アレイ（行列）状に配置されているＳＲＡＭ３の行を選択する機能を有しており、ＳＲＡＭ制御部５は、ＳＲＡＭ３へのデータの書き込みや読み出しを制御する機能を有している。つまり、ＳＲＡＭ制御部５は、ＳＲＡＭ３の読み出しや書き込みを制御するためのアドレスデコーダやリード／ライト制御回路から構成されている。
【００２９】
ＬＣＤ制御部６は、ＬＣＤドライバ（半導体チップＣＨＰ）の外部に搭載されるマイコンとのアクセス信号や、ＳＲＡＭ３およびカウンタなどの表示に必要な内部回路を動作させるタイミング信号などを生成する機能を有し、表示をリセットするリセット回路７やクロック信号を生成するクロック回路８などを備えている。さらに、アナログ部９は、例えば、ＳＲＡＭ３に記憶されている画像データの電圧レベルを高くして、液晶表示セルに適した電圧に変換する機能（レベルシフト機能）などを有している。すなわち、アナログ回路９には、電圧を高くする昇圧回路などを含むように構成されており、液晶表示セルに印加する様々な電圧を生成するように構成されている。
【００３０】
ＬＣＤドライバの主要な機能は上述した機能ブロックで実現されており、これらの機能ブロックは、例えば、図２に示すように、長方形をした半導体チップＣＨＰの長辺方向に並ぶように配置されている。ＬＣＤドライバを構成する各機能ブロックは、それぞれ、半導体基板１上に形成されているＭＩＳＦＥＴとＭＩＳＦＥＴ上に形成されている多層配線から構成されている。このとき、例えば、ＳＲＡＭ制御部５やＬＣＤ制御部６は、デジタル回路から形成されており、アナログ部はアナログ回路から形成されている。ＳＲＡＭ制御部５やＬＣＤ制御部６は、デジタル回路から形成されているが、このデジタル回路を構成しているＭＩＳＦＥＴは、動作電圧の絶対値が低い低耐圧ＭＩＳＦＥＴから構成されている。つまり、ＳＲＡＭ制御部５やＬＣＤ制御部６は、論理回路（ロジック回路）から構成されており、集積度を向上させている。このため、ＭＩＳＦＥＴの微細化が進み、このＭＩＳＦＥＴの微細化に伴ってＭＩＳＦＥＴの動作電圧の絶対値も低くなっているのである。したがって、ＳＲＡＭ制御部５やＬＣＤ制御部６は、ＬＣＤドライバの中で最も動作電圧の絶対値が低い低耐圧ＭＩＳＦＥＴが使用されている。例えば、ＬＣＤ制御部６に使用されているＭＩＳＦＥＴの動作電圧の絶対値は、１．５Ｖ程度である。
【００３１】
一方、アナログ部９はアナログ回路から構成されているが、このアナログ回路を構成するＭＩＳＦＥＴは、ＬＣＤドライバの中で動作電圧の絶対値が比較的に高い高耐圧ＭＩＳＦＥＴから構成されている。アナログ回路では、画像データの電圧レベルを変換して中高電圧（数十Ｖ）の電圧を液晶表示セルに印加する機能を有しているからである。このように、ＬＣＤドライバを構成する半導体チップＣＨＰには、動作電圧の絶対値が異なる複数種類のＭＩＳＦＥＴが形成されており、特に、ＳＲＡＭ制御部５やＬＣＤ制御部６では、最も動作電圧の絶対値が低い低耐圧ＭＩＳＦＥＴが使用されている。これに対し、アナログ部９では、比較的動作電圧の絶対値が高い高耐圧ＭＩＳＦＥＴが使用されている。
【００３２】
次に、ＬＣＤドライバの簡単な動作について説明する。まず、ＬＣＤドライバ（半導体チップＣＨＰ）の外部に搭載されているマイコンなどから画像を表示するためのシリアルデータを入力する。このシリアルデータは、Ｉ／Ｏ回路２を介してＬＣＤ制御部６に入力する。シリアルデータを入力したＬＣＤ制御部６では、クロック回路８で生成されたクロック信号に基づいて、シリアルデータをパラレルデータに変換する。そして、変換したパラレルデータをＳＲＡＭ３に記憶するために、ＳＲＡＭ制御部５に対して制御信号を出力する。ＳＲＡＭ制御部５では、ＬＣＤ制御部６からの制御信号を入力すると、ワードドライバ４を動作させて、ＳＲＡＭ３にパラレルデータである画像データを記憶させる。そして、所定のタイミングで、ＳＲＡＭ３に記憶されている画像データを読み出し、アナログ部９に出力する。アナログ部９では、画像データ（パラレルデータ）の電圧レベルを変換してＬＣＤドライバから出力する。ＬＣＤドライバから出力された画像データ（パラレルデータ）は、個々の液晶表示セルに印加されて画像が表示される。このようにＬＣＤドライバによって、液晶表示装置に画像を表示することができる。
【００３３】
続いて、ＬＣＤドライバを構成する半導体チップＣＨＰに形成されている多層配線のレイアウトについて説明する。本実施の形態では、多層配線のレイアウトに特徴があるが、まず、本発明者が検討した技術における多層配線のレイアウトについて説明し、かつ、その問題点を説明した後に、本実施の形態における多層配線のレイアウトについて説明する。
【００３４】
図３〜図８は、本願発明の第１比較検討例であって、本発明者が検討した技術における最上層配線のレイアウトを示す図である。このとき、半導体チップＣＨＰに形成されている多層配線の層数を５層としている。半導体チップＣＨＰの表面には、図１に示すように、バンプ電極ＢＰ１、ＢＰ２が形成されており、このバンプ電極ＢＰ１、ＢＰ２の一層下層に絶縁膜を介して最上層配線が形成されている。図３では、最上層配線である配線Ｌ５が図示されている。配線Ｌ５は、半導体チップＣＨＰの長辺方向に延在するように配置されている。すなわち、配線Ｌ５は、複数本存在し、複数の配線Ｌ５が並行して半導体チップＣＨＰの長辺方向に沿って配置されている。
【００３５】
なお、図３〜８の説明において、ＳＲＡＭ制御部５およびＬＣＤ制御部６では、配線Ｌ４〜Ｌ１を自動レイアウト設計によってレイアウトする場合を例示している。その他の機能ブロックの配線Ｌ４〜Ｌ１については、自動レイアウト設計を用いて配線のレイアウトを行ってもよいし、設計者によりレイアウトを行ってもよい。
【００３６】
ここで、図３では、ＳＲＡＭ制御部５の形成領域と、ＬＣＤ制御部６の形成領域が図示されている。図３を見てわかるように、配線Ｌ５は、半導体チップＣＨＰの長辺方向に沿って延在しているが、ＬＣＤ制御部６には配置されないようになっている。つまり、ＳＲＡＭ制御部５の形成領域には、配線Ｌ５が形成されているが、ＬＣＤ制御部６の形成領域には、配線Ｌ５が形成されていない。
【００３７】
配線Ｌ５は、主に電源電圧を供給する電源配線から構成されている。複数の配線Ｌ５には、信号を伝達する信号配線も含まれているが、配線Ｌ５は電源電圧を供給する電源配線の本数のほうが信号を伝達する信号配線の本数よりも多くなっている。このように配線Ｌ５には、電源配線が多く形成されているため、半導体チップＣＨＰの長辺方向に沿って形成されている。つまり、半導体チップＣＨＰの長辺方向に沿って各機能ブロックが配置されているので、半導体チップＣＨＰの長辺方向に配置された各機能ブロックに電源電圧を供給しやすいように、配線Ｌ５は半導体チップＣＨＰの長辺方向に沿って配置されているのである。配線Ｌ５となっている電源配線には、ＳＲＡＭ制御部５やＬＣＤ制御部６で使用する１．５Ｖ程度の電源電圧を供給する電源配線のほか、アナログ回路９で使用する比較的高電圧の電源電圧を供給する電源配線や、アナログ回路９で生成された比較的高電圧の電源電圧を他の機能ブロックに供給する電源配線、基準電位（ＧＮＤ電圧）を供給する電源配線などが含まれている。
【００３８】
続いて、配線Ｌ５の一層下層に形成されている配線Ｌ４のレイアウトについて説明する。図４は、配線Ｌ４のレイアウトを示す図である。図４に示すように、配線Ｌ４も上層に形成されている配線Ｌ５と同様に、半導体チップＣＨＰの長辺方向に沿って形成されている。つまり、配線Ｌ４は複数存在し、複数の配線Ｌ４が並行して半導体チップＣＨＰの長辺方向に延在している。そして、配線Ｌ５とは異なり、ＳＲＡＭ制御部５の形成領域だけでなくＬＣＤ制御部６の形成領域にも配線Ｌ４が配置されている。この配線Ｌ４は、電源電圧を供給する電源配線の本数よりも、信号を伝達する信号配線の本数が多くなるように設定されている。したがって、この配線Ｌ４によって、各機能ブロックで生成された信号が伝達できるようになっている。例えば、ＬＣＤ制御部６で生成された制御信号は、配線Ｌ４によってＳＲＡＭ制御部５に伝達することが可能なようになっている。
【００３９】
次に、配線Ｌ４の一層下層に形成されている配線Ｌ３のレイアウトについて説明する。図５は、配線Ｌ３のレイアウトを示す図である。図５に示すように、配線Ｌ３は、上層に形成されている配線Ｌ４とは異なり、半導体チップＣＨＰの短辺方向に沿って配置されている。すなわち、配線Ｌ３は複数存在し、複数の配線Ｌ３が並行して半導体チップＣＨＰの短辺方向に延在している。この配線Ｌ３は、例えば、ＳＲＡＭ制御部５の形成領域だけでなくＬＣＤ制御部６の形成領域にも配置されており、半導体チップＣＨＰの大部分の領域に形成されている。この配線Ｌ３は、電源電圧を供給する電源配線の本数よりも、信号を伝達する信号配線の本数が多くなるように設定されている。したがって、この配線Ｌ３によって、各機能ブロックで生成された信号が伝達できるようになっている。つまり、配線Ｌ３も配線Ｌ４と同様に主に信号配線として機能し、配線Ｌ３と配線Ｌ４とは、例えば、プラグによって電気的に接続されている。このようにして、配線Ｌ３および配線Ｌ４を使用して各機能ブロックで生成された信号が伝達できるようになっている。
【００４０】
ここで、配線Ｌ３が配線Ｌ４と異なり半導体チップＣＨＰの短辺方向に配置されているのは、以下に示す理由による。上述したように、配線Ｌ４は半導体チップＣＨＰの長辺方向に延在しているので、配線Ｌ４の一層下層に形成される配線Ｌ３も半導体チップＣＨＰの長辺方向に配置すると、配線Ｌ３と配線Ｌ４とは互いに並行するように配置されることになる。すると、配線Ｌ３と配線Ｌ４との間のカップリングが問題となるのである。つまり、配線間のカップリングは、配線同士が並行に配置されていると大きくなる一方、配線同士が直交するように配置していると小さくすることができる。このことから、配線Ｌ３を半導体チップＣＨＰの短辺方向に配置しているのである。この結果、配線Ｌ４と配線Ｌ３とは、互いに交差する（直交する）ことになるので、配線Ｌ４と配線Ｌ３のカップリングを低減することができる。配線Ｌ４や配線Ｌ３は主に信号配線として機能することから、配線Ｌ４と配線Ｌ３のカップリングを低減することにより、配線Ｌ４や配線Ｌ３を伝達する信号にカップリングによるノイズが発生することを低減できる。以上の理由から、配線Ｌ３を半導体チップＣＨＰの短辺方向に沿って配置しているのである。
【００４１】
続いて、配線Ｌ３の一層下層に形成されている配線Ｌ２のレイアウトについて説明する。図６は、配線Ｌ２のレイアウトを示す図である。図６に示すように、配線Ｌ２は、上層に形成されている配線Ｌ３とは異なり、半導体チップＣＨＰの長辺方向に沿って配置されている。すなわち、配線Ｌ２は複数存在し、複数の配線Ｌ２が並行して半導体チップＣＨＰの長辺方向に延在している。この配線Ｌ２は、例えば、ＳＲＡＭ制御部５の形成領域だけでなくＬＣＤ制御部６の形成領域にも配置されており、半導体チップＣＨＰの大部分の領域に形成されている。この配線Ｌ２は、電源電圧を供給する電源配線の本数よりも、信号を伝達する信号配線の本数が多くなるように設定されている。したがって、この配線Ｌ２によって、各機能ブロックで生成された信号が伝達できるようになっている。つまり、配線Ｌ２も配線Ｌ３や配線Ｌ４と同様に主に信号配線として機能し、配線Ｌ２と配線Ｌ３とは、例えば、プラグによって電気的に接続されている。このようにして、配線Ｌ２〜配線Ｌ４を使用して各機能ブロックで生成された信号が伝達できるようになっている。
【００４２】
配線Ｌ２を半導体チップＣＨＰの長辺方向に沿って配置しているのは、配線Ｌ３とのカップリングを考慮しているためである。配線Ｌ３は、半導体チップＣＨＰの短辺方向に沿って配置しているので、配線Ｌ２も配線Ｌ３と同様に、半導体チップＣＨＰの短辺方向に沿って配置すると、配線Ｌ２と配線Ｌ３が並行に配置されることになり、配線Ｌ２と配線Ｌ３とのカップリングが大きくなるからである。ここで、配線Ｌ２と配線Ｌ４とはともに半導体チップＣＨＰの長辺方向に沿って配置されることになるので、カップリングが問題となる可能性がある。しかし、配線間のカップリングは、配線間の位置関係だけでなく、配線間の距離にも依存する。いまの場合、配線Ｌ２と配線Ｌ４との間には、配線Ｌ３が配置されているため、配線Ｌ２と配線Ｌ４との間の距離は配線Ｌ２と配線Ｌ３との距離よりも離れていることになる。配線間のカップリングは、配線間の距離が小さいほど大きくなるので、配線Ｌ２と配線Ｌ４とのカップリングは、配線Ｌ２と配線Ｌ３とのカップリングに比べて無視できるほど小さくなる。したがって、配線Ｌ２と配線Ｌ３のカップリングを低減する観点から、配線Ｌ２を半導体チップＣＨＰの長辺方向に沿って配置しているのである。このように、配線Ｌ２から配線Ｌ４を交互に直交するように配置することにより、配線間のカップリングを低減することができる。
【００４３】
次に、配線Ｌ２の一層下層に形成されている配線Ｌ１のレイアウトについて説明する。図７は、配線Ｌ１のレイアウトを示す図である。図７に示すように、配線Ｌ１は、上層に形成されている配線Ｌ２とは異なり、半導体チップＣＨＰの短辺方向に沿って配置されている。すなわち、配線Ｌ１は複数存在し、複数の配線Ｌ１が並行して半導体チップＣＨＰの短辺方向に延在している。この配線Ｌ１は、例えば、ＳＲＡＭ制御部５の形成領域だけでなくＬＣＤ制御部６の形成領域にも配置されており、半導体チップＣＨＰの大部分の領域に形成されている。この配線Ｌ１は、電源電圧を供給する電源配線の本数よりも、信号を伝達する信号配線の本数が多くなるように設定されている。したがって、この配線Ｌ１によって、各機能ブロックで生成された信号が伝達できるようになっている。つまり、配線Ｌ１も配線Ｌ２〜配線Ｌ４と同様に主に信号配線として機能し、配線Ｌ１と配線Ｌ２とは、例えば、プラグによって電気的に接続されている。このようにして、配線Ｌ１〜配線Ｌ４を使用して各機能ブロックで生成された信号が伝達できるようになっている。このとき、配線Ｌ１は半導体チップＣＨＰの短辺方向に沿って配置されていることから、配線Ｌ２との間のカップリングを低減できる配置となっている。
【００４４】
さらに、配線Ｌ１の下層に形成されているウェルのレイアウトについて説明する。つまり、配線Ｌ１の下層にはＭＩＳＦＥＴが形成されるが、このＭＩＳＦＥＴが形成されるウェルのレイアウトについて図面を参照しながら説明する。図８は、ＳＲＡＭ制御部５とＬＣＤ制御部６に形成されているウェルのレイアウトを示す図である。図８では、図示されていないが、ＳＲＡＭ制御部５およびＬＣＤ制御部６の他の領域にも同様のレイアウトをしたウェルが形成されている。図８に示すように、２領域のｐ型ウェルＰＷＬと２領域のｎ型ウェルＮＷＬが半導体チップＣＨＰの長辺方向に沿って交互に配列されている。そして、例えば、１つのｐ型ウェルＰＷＬにおいて、半導体チップＣＨＰの短辺方向に並ぶように複数のｎチャネル型ＭＩＳＦＥＴが形成されている。同様に、１つのｎ型ウェルＮＷＬにおいて、半導体チップＣＨＰの短辺方向に並ぶように複数のｐチャネル型ＭＩＳＦＥＴが形成されている。
【００４５】
このようにして、本発明者が検討した技術によれば、まず、ＬＣＤドライバを構成する半導体チップＣＨＰにおいて、半導体チップＣＨＰに形成されるすべての機能ブロックにわたり、半導体基板１に２領域のｐ型ウェルＰＷＬと２領域のｎ型ウェルＮＷＬが半導体チップＣＨＰの長辺方向に沿って交互に配列される（図８参照）。そして、個々のウェルに複数のＭＩＳＦＥＴが半導体チップＣＨＰの短辺方向に並ぶように配置される。そして、第１層配線を構成する配線Ｌ１が半導体チップＣＨＰの短辺方向に沿って延在し（図７参照）、第２層配線を構成する配線Ｌ２が半導体チップＣＨＰの長辺方向に沿って延在している（図６参照）。同様に、第３層配線を構成する配線Ｌ３は半導体チップＣＨＰの短辺方向に沿って延在し（図５参照）、第４層配線を構成する配線Ｌ４は半導体チップＣＨＰの長辺方向に沿って延在している。このように配線Ｌ１〜配線Ｌ４は、平面的に互いに交差するように配置されている。ただし、配線Ｌ４上に形成される配線Ｌ５は、配線Ｌ４と同様に、半導体チップＣＨＰの長辺方向に沿って延在するように配置されている。つまり、配線Ｌ５と配線Ｌ４とは並行するように配置されている。
【００４６】
図９は、本願発明の第２比較検討例であって、本発明者が検討したＬＣＤドライバにおいて、最上層配線を構成する配線Ｌ５と配線Ｌ５の一層下層に形成される配線Ｌ４との配置関係を示す図である。
【００４７】
なお、図９〜図１１の説明において、ＳＲＡＭ制御部５およびＬＣＤ制御部６では、配線Ｌ４〜Ｌ１を自動レイアウト設計によってレイアウトする場合を例示している。その他の機能ブロックの配線Ｌ４〜Ｌ１については、自動レイアウト設計を用いて配線のレイアウトを行ってもよいし、設計者によりレイアウトを行ってもよい。
【００４８】
図９において、半導体チップＣＨＰの長辺方向に沿って延在している実線が配線Ｌ５であり、半導体チップＣＨＰの長辺方向に沿って延在している破線が配線Ｌ４を示している。図９に示すように、配線Ｌ５と配線Ｌ４は両方とも長辺方向に沿って延在しているため、配線Ｌ５と配線Ｌ４とは、並行状態にあり、カップリングが懸念される。
【００４９】
そこで、図９に示す本発明者が検討しているＬＣＤドライバでは、ＬＣＤ制御部６上に配線Ｌ５を設けないようにレイアウトしている。これにより、ＬＣＤ制御部６においては、配線Ｌ５と配線Ｌ４とのカップリングによるノイズ発生を低減しているのである。以下に、ＬＣＤ制御部６上にだけ配線Ｌ５を配置していない理由について説明する。
【００５０】
上述したように配線Ｌ４は、下層に配置される配線Ｌ３とのカップリングを低減する観点から、半導体チップＣＨＰの長辺方向に沿って延在するように配置される。このとき、配線Ｌ４上に形成される配線Ｌ５を配線Ｌ４と平面的に交差するように配置することにより、配線Ｌ４と配線Ｌ５とのカップリングを低減することが考えられる。しかし、配線Ｌ５は、主に電源配線として機能する配線であり、半導体チップＣＨＰの長辺方向に並んで配置されている各機能ブロックに効率よく電源電圧を供給する観点から、半導体チップＣＨＰの長辺方向に延在させるように配置する必要がある。このため、配線Ｌ４と配線Ｌ５が平面的に並行することになり、カップリングが問題となる。このカップリングは、例えば、Ｉ／Ｏ回路２という機能ブロックとＬＣＤ制御部６という機能ブロックを考えると、ＬＣＤ制御部６でのカップリングが大きな問題となるのである。
【００５１】
これは、例えば、Ｉ／Ｏ回路２を構成している多層配線（配線Ｌ１〜配線Ｌ４）は、設計者によって寄生容量やカップリングが低減されるようにレイアウト設計されている。このため、たとえ、Ｉ／Ｏ回路２において、配線Ｌ４と配線Ｌ５が平面的に並行するように配置されても、カップリングを低減するように配線Ｌ４がレイアウト設計されていることから、それほど配線Ｌ４と配線Ｌ５のカップリングが問題とはなりにくいのである。
【００５２】
これに対し、ＬＣＤ制御部６を構成している多層配線（配線Ｌ１〜配線Ｌ４）は、論理回路を効率よく配置するために、コンピュータによる自動設計によって配線のレイアウトが決められているのである。つまり、配線間の寄生容量やカップリングをそれほど考慮せずに効率よく密に配置するように配線のレイアウトが決定されているのである。この場合であっても、配線Ｌ１〜配線Ｌ４は平面的に交差するようにレイアウト設計されるので、配線Ｌ１〜配線Ｌ４間のカップリングはそれほど問題とならない。一方、ＬＣＤ制御部６に配線Ｌ５を通過させると、配線Ｌ４と配線Ｌ５とのカップリングが問題となる。つまり、配線Ｌ４が配線間の寄生容量やカップリングをそれほど考慮せずに配置されていることから、配線Ｌ４上に配線Ｌ４と並行するように配線Ｌ５を設けると、配線Ｌ４と配線Ｌ５とのカップリングが問題となるのである。また、ＳＲＡＭ制御部５も自動設計によって配線レイアウトされ、配線Ｌ４は配線Ｌ５と平行に配置されるが、ＳＲＡＭ制御部５に含まれるＳＲＡＭのデコーダなどは比較的ノイズに強いという特性を持っているので、ＬＣＤ制御部６よりはカップリングの問題は低い。
【００５３】
さらに、ＬＣＤ制御部６には、リセット回路７やクロック回路８が形成されている。例えば、リセット回路７が配線間のカップリングによって誤動作すると、液晶表示画面が不必要にリセットされて乱れる、または、消えてしまうという不具合が生じるおそれがある。さらに、クロック回路８では、タイミングの基準となるクロック信号を生成しているが、このクロック信号にカップリングによるノイズが生じると、タイミングをとることができなくなりＬＣＤドライバの動作に多大な悪影響を及ぼすことになる。このように、ＬＣＤ制御部６には、ノイズによる誤動作が発生すると重大な問題に至る重要な回路が形成されているので、カップリングによるノイズの発生を極力抑制する必要がある。特に、ＬＣＤ制御部６は集積化が進んでおり、その結果、低い動作電圧で駆動するＭＩＳＦＥＴを用いたデジタル回路として形成されている。ＬＣＤ制御部６はデジタル回路から構成されているので、ノイズに対して耐性があると考えるかもしれないが、近年では、ＬＣＤドライバの小型化に伴い、ＭＩＳＦＥＴの集積化も進んでいる。ＭＩＳＦＥＴを高集積化して微細化することは、ＭＩＳＦＥＴの駆動電圧が低下することを意味している。つまり、ＬＣＤ制御部６はデジタル回路から構成されているが、ＬＣＤ制御部６を構成するＭＩＳＦＥＴの微細化に伴って駆動電圧が低下していることから、デジタル信号の「１」と「０」を区別するしきい値電圧の値も低くなってきている。このため、ＬＣＤ制御部６は、小さなノイズに対しても誤動作するおそれが高くなっているのである。
【００５４】
以上のことから、本発明者が検討しているＬＣＤドライバでは、図９に示すように、ＬＣＤ制御部６に最上層配線である配線Ｌ５を形成しないようにしている。これにより、ＬＣＤ制御部６では、配線Ｌ４と配線Ｌ５が平面的に並行するように配置されないことから、配線Ｌ４と配線Ｌ５とのカップリングを低減することができる。つまり、ＬＣＤ制御部６のように寄生容量やカップリングをそれほど考慮せずに効率よくコンピュータでレイアウト設計される領域においては、配線Ｌ４と平面的に並行する配線Ｌ５を配置しないことで、配線Ｌ４と配線Ｌ５とのカップリングを低減する手法がとられている。
【００５５】
本発明者が検討しているＬＣＤドライバでは、レイアウト設計上、自動レイアウト設計による配線レイアウトを行う際に、最上層配線を構成する配線Ｌ５と配線Ｌ５の一層下層に形成される配線Ｌ４が平面的に並行するように配置されることが前提となる。このような前提条件のもと、本発明者が検討している技術では、寄生容量やカップリングの影響をあまり考慮せずに、効率よくレイアウト設計されているＬＣＤ制御部６での配線Ｌ５と配線Ｌ４とのカップリングを抑制するため、ＬＣＤ制御部６に配線Ｌ５を配置しないという手法を採用しているのである。
【００５６】
ところが、近年、ＬＣＤドライバの小型化が要求されており、特に、ＬＣＤドライバの短辺方向の縮小化が行なわれてきている。この場合、上述したように、本発明者が検討している技術では、ＬＣＤ制御部６に電源配線として機能する配線Ｌ５を配置しないことで、配線Ｌ５と配線Ｌ４とのカップリングを対策しているが、このカップリング対策が困難になるのである。すなわち、ＬＣＤドライバの短辺が縮小化されることから、図１０に示すように、電源配線である配線Ｌ５を配置するスペースを確保することが難しくなり、ＬＣＤ制御部６にも電源配線である配線Ｌ５を配置する構成をとるようになってきている。
【００５７】
この場合、ＬＣＤ制御部６において、配線Ｌ５と配線Ｌ４とのカップリングが問題として顕在化することになる。図１１は、半導体チップＣＨＰの短辺を縮小化した場合における配線Ｌ５（実線）と配線Ｌ４（破線）との位置関係を示す図である。図１１に示すように、ＬＣＤ制御部６において、ＬＣＤ制御部６に配線Ｌ５が配置され、かつ、配線Ｌ４が効率よく密にレイアウトされている結果、配線Ｌ４と配線Ｌ５とのカップリングが問題となることがわかる。
【００５８】
ここで、配線Ｌ４と配線Ｌ５との間にもう一層配線層を追加することが考えられる。つまり、配線Ｌ４と配線Ｌ５との間に、配線Ｌ４および配線Ｌ５と平面的に交差する方向（例えば、半導体チップＣＨＰの短辺方向）へ延在する配線を設けることが考えられる。このように配線を追加すれば、互いに平面的に並行する配線Ｌ４と配線Ｌ５とのカップリングを低減できると考えられる。しかし、このような対策では、ＬＣＤドライバの配線層が一層増加することになる。この場合、カップリングを低減するために、すべての配線層のレイアウト設計をやり直す必要があり、新たなレイアウト設計する必要があり時間もコストもかかることになる。そして、たとえ、新たなレイアウト設計が実現できても、配線層が一層多くなることから、ＬＣＤドライバの製造工程も複雑になり、歩留まりも低下すると考えられる。さらに、ＬＣＤドライバのコストが上昇することが懸念される。したがって、配線Ｌ４と配線Ｌ５との間に新たな配線層を追加する手法は、妥当ではないと考えられる。
【００５９】
そこで、ＬＣＤドライバの短辺を縮小化することを実現するには、カップリング対策よりも効率のよいレイアウト設計を優先させる自動レイアウト設計手法が使用される機能ブロック（例えば、ＬＣＤ制御部６）での配線Ｌ５と配線Ｌ４とのカップリングを低減する工夫が必要となる。以下に示す本実施の形態におけるＬＣＤドライバでは、ＬＣＤドライバの短辺を縮小化しても、配線間のカップリング対策を充分にとることができ、ＬＣＤドライバの信頼性向上を図ることができる技術的思想について説明する。図１および図１２〜２２に、上述した第１比較検討例および第２比較検討例を基にした本実施の形態を示す。なお、図１２〜２２の説明において、ＳＲＡＭ制御部５およびＬＣＤ制御部６では、配線Ｌ４〜Ｌ１は自動レイアウト設計によって配線のレイアウトが行なわれている場合を例示している。その他の機能ブロックの配線Ｌ４〜Ｌ１については、自動レイアウト設計を用いて配線のレイアウトを行ってもよいし、設計者によりレイアウトを行ってもよい。
【００６０】
本実施の形態におけるＬＣＤドライバでは、半導体チップＣＨＰに形成されている多層配線の層数を５層としている。半導体チップＣＨＰの表面には、図１に示すように、バンプ電極ＢＰ１、ＢＰ２が形成されており、このバンプ電極ＢＰ１、ＢＰ２の一層下層に絶縁膜を介して最上層配線が形成されている。図１２では、最上層配線である配線Ｌ５が図示されている。配線Ｌ５は、半導体チップＣＨＰの長辺方向に延在するように配置されている。すなわち、配線Ｌ５は、複数本存在し、複数の配線Ｌ５が並行して半導体チップＣＨＰの長辺方向に沿って配置されている。ここで、図１２では、ＳＲＡＭ制御部５の形成領域と、ＬＣＤ制御部６の形成領域が図示されている。図１２を見てわかるように、配線Ｌ５は、半導体チップＣＨＰの長辺方向に沿って延在しており、ＳＲＡＭ制御部５だけでなくＬＣＤ制御部６にも配線Ｌ５が形成されていることがわかる。この配線Ｌ５は本発明者が検討した技術と同様に、主に電源配線として機能する配線である。すなわち、配線Ｌ５は複数存在し、複数の配線Ｌ５は信号を伝達する信号配線の本数よりも電源電圧を各機能ブロックに供給する電源配線の本数が多くなっている。
【００６１】
続いて、配線Ｌ５の一層下層に形成されている配線Ｌ４のレイアウトについて説明する。図１３は、配線Ｌ４のレイアウトを示す図である。図１３に示すように、半導体チップＣＨＰの大部分の領域では、配線Ｌ４も上層に形成されている配線Ｌ５と同様に、半導体チップＣＨＰの長辺方向に沿って形成されている。このように配線Ｌ４が半導体チップＣＨＰの長辺方向に沿って延在している領域は、ＬＣＤドライバを構成する機能ブロックのうち、設計者によって寄生容量やカップリングの低減が考慮されて配線のレイアウトが決定されている領域であり、例えば、Ｉ／Ｏ回路２などの機能ブロックが該当する。この機能ブロックでは、配線Ｌ４と配線Ｌ５のカップリングが及ぼす影響が少ないことから、従来通り、配線Ｌ４と配線Ｌ５の両方とも、半導体チップＣＨＰの長辺方向に延在するように構成している。
【００６２】
これに対し、例えば、ＬＣＤ制御部６のように、コンピュータによって効率よく自動的にレイアウト設計がなされる機能ブロックでは、図１３に示すように、配線Ｌ４を半導体チップＣＨＰの短辺方向に延在するように配置する。つまり、本実施の形態におけるＬＣＤドライバでは、配線Ｌ４を機能ブロックによって方向を変えている点に特徴がある。具体的には、設計者によって寄生容量やカップリングの低減が考慮されて配線のレイアウトが決定されているＬＣＤドライバの大部分の機能ブロックでは、配線Ｌ４を半導体チップＣＨＰの長辺方向に沿って延在するように配置する。一方、寄生容量やカップリングの影響よりもコンピュータによって効率よく自動的にレイアウト設計をすることを優先する機能ブロックでは、配線Ｌ４を半導体チップＣＨＰの短辺方向に延在するように配置する。この結果、例えば、ＬＣＤ制御部６では、配線Ｌ５とこの配線Ｌ５の一層下層に形成される配線Ｌ４の配置位置が平面的に交差する（直交する）ようになる。このため、配線Ｌ５と配線Ｌ４とのカップリングを低減することができる。以上のことから、ＬＣＤ制御部６のように自動レイアウト設計により配線を効率よく配置する機能ブロックにおいて、配線Ｌ５と配線Ｌ４とのカップリングを低減することができる。
【００６３】
本実施の形態の特徴は、ＬＣＤ制御部６における配線Ｌ４のレイアウトを半導体チップＣＨＰの短辺方向に沿って延在させることにより、ＬＣＤ制御部６での配線Ｌ５と配線Ｌ４とのカップリングを低減することにある。さらに、本実施の形態の特徴は、ＬＣＤ制御部６のように、コンピュータによって効率よく自動的にレイアウト設計がなされる機能ブロックだけ、配線Ｌ４の延在方向を９０度変えていることにある。例えば、配線Ｌ５と配線Ｌ４との間のカップリングを低減するため、配線Ｌ４の延在方向をすべての機能ブロックで半導体チップＣＨＰの短辺方向に変えることも考えられるが、この場合、配線Ｌ４のレイアウトをすべて変更する必要があり、コストも時間もかかることになる。そこで、本実施の形態では、配線Ｌ５と配線Ｌ４との間のカップリングの影響を受けやすい機能ブロックだけ、配線Ｌ４のレイアウトを変更している。このため、例えば、ＳＲＡＭ制御部５のようにＬＣＤ制御部６以外の機能ブロックでは、従来と同様に配線Ｌ４をレイアウトしている。このように本実施の形態では、必要最小限の範囲で配線Ｌ４のレイアウトを変更することにより、ＬＣＤドライバの短辺の縮小化に伴うカップリングの低減とコストの上昇の抑制を両立できる顕著な効果を奏するのである。
【００６４】
なお、本実施の形態では、ＬＣＤ制御部６においてのみ、配線Ｌ４の延在方向を半導体チップＣＨＰの短辺方向としているが、必ずしもＬＣＤ制御部６に限られるものではなく、配線Ｌ５と配線Ｌ４との間のカップリングの影響を受けやすい機能ブロックであれば、同様なレイアウトを行うことができる。
【００６５】
なお、配線Ｌ４は複数存在し、複数の配線Ｌ４は、電源電圧を供給する電源配線の本数よりも、信号を伝達する信号配線の本数が多くなるように設定されている。したがって、この配線Ｌ４によって、各機能ブロックで生成された信号が伝達できるようになっている。例えば、ＬＣＤ制御部６で生成された制御信号は、配線Ｌ４によってＳＲＡＭ制御部５に伝達することが可能なようになっている。
【００６６】
次に、配線Ｌ４の一層下層に形成されている配線Ｌ３のレイアウトについて説明する。図１４は、配線Ｌ３のレイアウトを示す図である。図１４に示すように、配線Ｌ３は、半導体チップＣＨＰの大部分の領域で上層に形成されている配線Ｌ４とは異なり、半導体チップＣＨＰの短辺方向に沿って配置されている。すなわち、配線Ｌ４が半導体チップＣＨＰの長辺方向に沿って延在している領域では、配線Ｌ４の一層下層に形成されている配線Ｌ３は、半導体チップＣＨＰの短辺方向に沿って延在するように配置されている。これは、配線Ｌ４と配線Ｌ３との間のカップリングを防止するためである。例えば、ＳＲＡＭ制御部５では、半導体チップＣＨＰの短辺方向に沿って延在するように配線Ｌ３が配置されている。
【００６７】
これに対し、寄生容量やカップリングの影響よりもコンピュータによって効率よく自動的にレイアウト設計をすることを優先する機能ブロックでは、配線Ｌ３を半導体チップＣＨＰの長辺方向に延在するように配置する。具体的には、ＬＣＤ制御部６では、配線Ｌ３を半導体チップＣＨＰの長辺方向に沿って延在するように配置している。ＬＣＤ制御部６では、配線Ｌ３の一層上層に形成される配線Ｌ４が半導体チップＣＨＰの短辺方向に沿って延在するように配置されているからである。つまり、ＬＣＤ制御部６では、最上層配線である配線Ｌ５とのカップリングを低減するため、配線Ｌ５の一層下層に形成されている配線Ｌ４を配線Ｌ５と平面的に交差するように配置している。この結果、ＬＣＤ制御部６では、配線Ｌ４を半導体チップＣＨＰの短辺方向に配置している。このことから、ＬＣＤ制御部６で配線Ｌ４の一層下層に形成されている配線Ｌ３をＬＣＤ制御部６以外の機能ブロックと同様に半導体チップＣＨＰの短辺方向に沿って延在させるように配置すると、ＬＣＤ制御部６では、配線Ｌ４と配線Ｌ３が平面的に並行するように配置されることになり、配線Ｌ４と配線Ｌ３とのカップリングが顕在化する。したがって、本実施の形態では、ＬＣＤ制御部６に配置される配線Ｌ３を、半導体チップＣＨＰの長辺方向に沿って延在するように配置しているのである。このため、半導体チップＣＨＰに配置される配線Ｌ３は、例えば、ＳＲＡＭ制御部５では半導体チップＣＨＰの短辺方向に沿って延在するように配置され、ＬＣＤ制御部６では半導体チップＣＨＰの長辺方向に沿って延在するように配置される。すなわち、配線Ｌ３は、半導体チップＣＨＰの短辺方向に沿って延在するものと、半導体チップＣＨＰの長辺方向に沿って延在するものが存在することになる。
【００６８】
本実施の形態では、ＬＣＤ制御部６での配線Ｌ５と配線Ｌ４との間のカップリングを防止するため、ＬＣＤ制御部６に配置される配線Ｌ４の方向を、他の機能ブロックに配置される配線Ｌ４の方向と直交するように配置している。ＬＣＤ制御部６での配線Ｌ５と配線Ｌ４との間のカップリングを防止するためには、配線Ｌ４の延在方向を配線Ｌ５の延在方向と直交するように配置すれば充分と考えられる。しかし、ＬＣＤ制御部６の配線Ｌ４の延在方向を、他の機能ブロックに配置される配線Ｌ４の延在方向と直交させる結果、配線Ｌ４の一層下層に形成される配線Ｌ３においても、ＬＣＤ制御部６と他の機能ブロックとの間で配線Ｌ３の延在方向を９０度変える必要があるのである。これは、ＬＣＤ制御部６と他の機能ブロックの両方で、配線Ｌ４と配線Ｌ３との間のカップリングを抑制する必要があるからである。
【００６９】
つまり、本実施の形態では、ＬＣＤ制御部６において、配線Ｌ４の延在方向を配線Ｌ５の延在方向と直交させることに本質的な意義があるが、この構成をとることにより、ＬＣＤ制御部６では、配線Ｌ４の一層下層に形成されている配線Ｌ３と配線Ｌ４とのカップリングを防止するため、ＬＣＤ制御部６と他の機能ブロックとの間で配線Ｌ３の延在方向を９０度変える必要があるのである。すなわち、ＬＣＤ制御部６において、配線Ｌ４の延在方向を変えることは、配線Ｌ４の配置にとどまらず、配線Ｌ４の一層下層に形成されている配線Ｌ３の延在方向にも影響を及ぼすのである。
【００７０】
この配線Ｌ３は複数形成されており、電源電圧を供給する電源配線の本数よりも、信号を伝達する信号配線の本数が多くなるように設定されている。したがって、この配線Ｌ３によって、各機能ブロックで生成された信号が伝達できるようになっている。つまり、配線Ｌ３も配線Ｌ４と同様に主に信号配線として機能し、配線Ｌ３と配線Ｌ４とは、例えば、プラグによって電気的に接続されている。このようにして、配線Ｌ３および配線Ｌ４を使用して各機能ブロックで生成された信号が伝達できるようになっている。
【００７１】
次に、配線Ｌ３の一層下層に形成されている配線Ｌ２のレイアウトについて説明する。図１５は、配線Ｌ２のレイアウトを示す図である。図１５に示すように、配線Ｌ２は、半導体チップＣＨＰの大部分の領域で上層に形成されている配線Ｌ３とは異なり、半導体チップＣＨＰの長辺方向に沿って配置されている。すなわち、配線Ｌ３が半導体チップＣＨＰの短辺方向に沿って延在している領域では、配線Ｌ３の一層下層に形成されている配線Ｌ２は、半導体チップＣＨＰの長辺方向に沿って延在するように配置されている。これは、配線Ｌ３と配線Ｌ２との間のカップリングを防止するためである。例えば、ＳＲＡＭ制御部５では、半導体チップＣＨＰの長辺方向に沿って延在するように配線Ｌ２が配置されている。
【００７２】
これに対し、寄生容量やカップリングの影響よりもコンピュータによって効率よく自動的にレイアウト設計をすることを優先する機能ブロックでは、配線Ｌ２を半導体チップＣＨＰの短辺方向に延在するように配置する。具体的には、ＬＣＤ制御部６では、配線Ｌ２を半導体チップＣＨＰの短辺方向に沿って延在するように配置している。ＬＣＤ制御部６では、配線Ｌ２の一層上層に形成される配線Ｌ３が半導体チップＣＨＰの長辺方向に沿って延在するように配置されているからである。
【００７３】
ＬＣＤ制御部６では、配線Ｌ３の一層下層に形成されている配線Ｌ２と配線Ｌ３とのカップリングを防止するため、ＬＣＤ制御部６と他の機能ブロックとの間で配線Ｌ２の延在方向を９０度変える必要があるのである。すなわち、ＬＣＤ制御部６において、配線Ｌ４の延在方向を変えることは、配線Ｌ４の配置にとどまらず、配線Ｌ２の延在方向にも影響を及ぼすのである。
【００７４】
この配線Ｌ２は複数形成されており、電源電圧を供給する電源配線の本数よりも、信号を伝達する信号配線の本数が多くなるように設定されている。したがって、この配線Ｌ２によって、各機能ブロックで生成された信号が伝達できるようになっている。つまり、配線Ｌ２も配線Ｌ３や配線Ｌ４と同様に主に信号配線として機能し、配線Ｌ２と配線Ｌ３とは、例えば、プラグによって電気的に接続されている。このようにして、配線Ｌ２〜配線Ｌ４を使用して各機能ブロックで生成された信号が伝達できるようになっている。
【００７５】
次に、配線Ｌ２の一層下層に形成されている配線Ｌ１のレイアウトについて説明する。図１６は、配線Ｌ１のレイアウトを示す図である。図１６に示すように、配線Ｌ１は、半導体チップＣＨＰの大部分の領域で上層に形成されている配線Ｌ２とは異なり、半導体チップＣＨＰの短辺方向に沿って配置されている。すなわち、配線Ｌ２が半導体チップＣＨＰの長辺方向に沿って延在している領域では、配線Ｌ２の一層下層に形成されている配線Ｌ１は、半導体チップＣＨＰの短辺方向に沿って延在するように配置されている。これは、配線Ｌ２と配線Ｌ１との間のカップリングを防止するためである。例えば、ＳＲＡＭ制御部５では、半導体チップＣＨＰの短辺方向に沿って延在するように配線Ｌ１が配置されている。
【００７６】
これに対し、寄生容量やカップリングの影響よりもコンピュータによって効率よく自動的にレイアウト設計をすることを優先する機能ブロックでは、配線Ｌ１を半導体チップＣＨＰの長辺方向に延在するように配置する。具体的には、ＬＣＤ制御部６では、配線Ｌ１を半導体チップＣＨＰの長辺方向に沿って延在するように配置している。ＬＣＤ制御部６では、配線Ｌ１の一層上層に形成される配線Ｌ２が半導体チップＣＨＰの短辺方向に沿って延在するように配置されているからである。
【００７７】
ＬＣＤ制御部６では、配線Ｌ２の一層下層に形成されている配線Ｌ１と配線Ｌ２とのカップリングを防止するため、ＬＣＤ制御部６と他の機能ブロックとの間で配線Ｌ１の延在方向を９０度変える必要があるのである。すなわち、ＬＣＤ制御部６において、配線Ｌ４の延在方向を変えることは、配線Ｌ４の配置にとどまらず、配線Ｌ１の延在方向にも影響を及ぼすのである。
【００７８】
この配線Ｌ１は複数形成されており、電源電圧を供給する電源配線の本数よりも、信号を伝達する信号配線の本数が多くなるように設定されている。したがって、この配線Ｌ１によって、各機能ブロックで生成された信号が伝達できるようになっている。つまり、配線Ｌ１も配線Ｌ２〜配線Ｌ４と同様に主に信号配線として機能し、配線Ｌ１と配線Ｌ２とは、例えば、プラグによって電気的に接続されている。このようにして、配線Ｌ１〜配線Ｌ４を使用して各機能ブロックで生成された信号が伝達できるようになっている。
【００７９】
さらに、配線Ｌ１の下層に形成されているウェルのレイアウトについて説明する。つまり、配線Ｌ１の下層にはＭＩＳＦＥＴが形成されるが、このＭＩＳＦＥＴが形成されるウェルのレイアウトについて図面を参照しながら説明する。図１７は、ＳＲＡＭ制御部５とＬＣＤ制御部６に形成されているウェルのレイアウトを示す図である。図１７では、図示されていないが、ＳＲＡＭ制御部５およびＬＣＤ制御部６の他の領域（他の機能ブロック）にも同様のレイアウトをしたウェルが形成されるが省略している。図１７に示すように、ＳＲＡＭ制御部５では、２領域のｐ型ウェルＰＷＬと２領域のｎ型ウェルＮＷＬが半導体チップＣＨＰの長辺方向に沿って交互に配列されている。そして、例えば、１つのｐ型ウェルＰＷＬにおいて、半導体チップＣＨＰの短辺方向に並ぶように複数のｎチャネル型ＭＩＳＦＥＴが形成されている。同様に、１つのｎ型ウェルＮＷＬにおいて、半導体チップＣＨＰの短辺方向に並ぶように複数のｐチャネル型ＭＩＳＦＥＴが形成されている。
【００８０】
一方、ＬＣＤ制御部６では、２領域のｐ型ウェルＰＷＬと２領域のｎ型ウェルＮＷＬが半導体チップＣＨＰの短辺方向に沿って交互に配列されている。そして、例えば、１つのｐ型ウェルＰＷＬにおいて、半導体チップＣＨＰの長辺方向に並ぶように複数のｎチャネル型ＭＩＳＦＥＴが形成されている。同様に、１つのｎ型ウェルＮＷＬにおいて、半導体チップＣＨＰの長辺方向に並ぶように複数のｐチャネル型ＭＩＳＦＥＴが形成されている。
【００８１】
このように、ＬＣＤ制御部６では、配線Ｌ１の延在方向を半導体チップＣＨＰの長辺方向とするため、ＬＣＤ制御部６と他の機能ブロックとの間でウェルの延在方向を９０度変える必要があるのである。すなわち、ＬＣＤ制御部６において、配線Ｌ４の延在方向を変えることは、配線Ｌ４の配置にとどまらず、ウェルの延在方向にも影響を及ぼすのである。
【００８２】
本実施の形態におけるＬＣＤドライバは上記のように構成されており、以下に、本実施の形態の特徴である配線Ｌ５と配線Ｌ４との位置関係について図面を参照しながら説明する。図１８は、本実施の形態における半導体チップにおいて、配線Ｌ５と配線Ｌ４とを図示している図である。図１８において、配線Ｌ５は実線で示されており、配線Ｌ４は破線で示されている。
【００８３】
図１８に示すように、半導体チップＣＨＰの長辺方向に沿って配線Ｌ５が延在している。この配線Ｌ５は、設計者により寄生容量やカップリングの影響を考慮してレイアウト設計されている機能ブロックや、コンピュータによる自動レイアウト設計により効率よく配線がレイアウトされている機能ブロックの両方にわたって延在している。例えば、Ｉ／Ｏ回路２、ＳＲＡＭ制御部５やＬＣＤ制御部６に配線Ｌ５が延在している。
【００８４】
これに対し、配線Ｌ４は、半導体チップＣＨＰの長辺方向に延在している配線と半導体チップＣＨＰの短辺方向に延在している配線が混在している。具体的には、設計者により寄生容量やカップリングの影響を考慮してレイアウト設計されている機能ブロック（例えば、Ｉ／Ｏ回路２）では、配線Ｌ４を半導体チップＣＨＰの長辺方向に延在するように配置している。これにより、例えば、Ｉ／Ｏ回路２では、配線Ｌ５と配線Ｌ４が平面的に並行するように配置されることになるが、設計者により、カップリングの影響を考慮して配線Ｌ４がレイアウトされているので、配線Ｌ５と配線Ｌ４とのカップリングはそれほど問題とはならない。
【００８５】
一方、コンピュータによる自動レイアウト設計により効率よく配線がレイアウトされている機能ブロック（例えば、ＬＣＤ制御部６）では、配線Ｌ４を半導体チップＣＨＰの短辺方向に延在するように配置している。これにより、例えば、ＬＣＤ制御部６では、配線Ｌ５と配線Ｌ４が平面的に直交するように配置されることになり、配線Ｌ５と配線Ｌ４とのカップリングを低減することができる。
【００８６】
このように、半導体チップＣＨＰの短辺の縮小化により、ＬＣＤ制御部６のように自動レイアウト設計により配線を効率よく配置する機能ブロック上にも配線Ｌ５を配置する場合であっても、配線Ｌ５と配線Ｌ４とのカップリングを低減することができる。特に、本実施の形態では、例えば、Ｉ／Ｏ回路２やＳＲＡＭ制御部５のようにＬＣＤ制御部６以外の機能ブロックでは、従来と同様に配線Ｌ４をレイアウトしている。このように本実施の形態では、必要最小限の範囲で配線Ｌ４のレイアウトを変更することにより、ＬＣＤドライバの短辺の縮小化に伴うカップリングの低減とコストの上昇の抑制を両立できる顕著な効果を奏するのである。
【００８７】
ここで、図１８に示すように、ＳＲＡＭ制御部５では配線Ｌ４が半導体チップＣＨＰの長辺方向に沿って延在している一方、ＬＣＤ制御部６では配線Ｌ４が半導体チップＣＨＰの短辺方向に沿って延在している。このとき、ＳＲＡＭ制御部５とＬＣＤ制御部６とは、信号のやりとりを行なうため、ＳＲＡＭ制御部５とＬＣＤ制御部６とを配線で電気的に接続する必要がある。ところが、例えば、ＳＲＡＭ制御部５の配線Ｌ４とＬＣＤ制御部６の配線Ｌ４とは交差しているので、どのように電気的に接続するかが問題となる。そこで、本実施の形態では以下に示すようにして、ＳＲＡＭ制御部５とＬＣＤ制御部６とを電気的に接続している。つまり、ＳＲＡＭ制御部５の配線Ｌ４とＬＣＤ制御部６の配線Ｌ４とは交差しているが、ＬＣＤ制御部６の配線Ｌ４に一層下層に形成されている配線Ｌ３は、半導体チップＣＨＰの長辺方向に沿って延在している。すなわち、ＬＣＤ制御部６の配線Ｌ３とＳＲＡＭ制御部５の配線Ｌ４とは、ともに、半導体チップＣＨＰの長辺方向に沿って延在しており、互いに平面的に並行している。このことから、ＬＣＤ制御部６の配線Ｌ４とＬＣＤ制御部６の配線Ｌ３とをプラグで接続し、さらに、ＬＣＤ制御部６の配線Ｌ３と同じ方向に延在しているＳＲＡＭ制御部５の配線Ｌ４とをプラグで接続することにより、ＳＲＡＭ制御部５とＬＣＤ制御部６とを電気的に接続することができる。
【００８８】
次に、本実施の形態におけるＬＣＤドライバに形成されているＳＲＡＭ制御部５の模式的なレイアウト構成について説明する。図１９は、ＳＲＡＭ制御部５に形成されているＭＩＳＦＥＴおよび多層配線のレイアウトの一例を示す図である。図１９において、紙面の左右方向が半導体チップの短辺方向を示しており、紙面の上下方向が半導体チップの長辺方向を示している。
【００８９】
図１９に示すように、ｎ型ウェルＮＷＬとｐ型ウェルＰＷＬが半導体チップの長辺方向に並ぶように配置されている。具体的には、２領域のｎ型ウェルＮＷＬと２領域のｐ型ウェルＰＷＬが交互に半導体チップの長辺方向に配置されている。そして、個々のウェルは半導体チップの短辺方向に延在している。例えば、ｎ型ウェルＮＷＬには、半導体チップの短辺方向に並ぶように複数のｎチャネル型ＭＩＳＦＥＴが配置され、ｐ型ウェルＰＷＬには、半導体チップの短辺方向に並ぶように複数のｐチャネル型ＭＩＳＦＥＴが配置されている。
【００９０】
２領域のｎ型ウェルＮＷＬと２領域のｐ型ウェルＰＷＬの境界には配線Ｌ１が形成されており、この配線Ｌ１は半導体チップの短辺方向に延在するように形成されている。そして、配線Ｌ１にはｎチャネル型ＭＩＳＦＥＴのソース領域Ｓとプラグを介して接続するものやｐチャネル型ＭＩＳＦＥＴのソース領域Ｓとプラグを介して接続するものが存在する。一方、互いに隣接するｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴは、それぞれのドレイン領域Ｄが配線で接続され、これらのドレイン領域はプラグを介して配線Ｌ２と電気的に接続されている。配線Ｌ２は、半導体チップＣＨＰの長辺方向に沿って延在しており、配線Ｌ１と配線Ｌ２とは互いに平面的に交差する位置関係となっている。
【００９１】
さらに、ｎチャネル型ＭＩＳＦＥＴのソース領域Ｓとドレイン領域Ｄの間にはゲート電極Ｇが形成されており、このゲート電極Ｇは、ｎチャネル型ＭＩＳＦＥＴと隣接するｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇとしても機能する。すなわち、ゲート電極Ｇは、ｐチャネル型ＭＩＳＦＥＴのソース領域Ｓとドレイン領域Ｄとの間にも配置されている。
【００９２】
配線Ｌ２は配線Ｌ３とプラグを介して接続されており、配線Ｌ３は半導体チップの短辺方向に沿って延在するように配置されている。さらに、配線Ｌ３は配線Ｌ４とプラグを介して接続されており、配線Ｌ４は半導体チップの長辺方向に沿って延在している。このように、ＳＲＡＭ制御部５では、配線Ｌ１〜配線Ｌ４が交互に交差する位置関係で配置されている。さらに、半導体チップＣＨＰの長辺方向に沿って配線Ｌ５が延在している。このとき、配線Ｌ５と配線Ｌ４とは互いに並行する位置関係にあるが、ＳＲＡＭ制御部５に含まれるＳＲＡＭのデコーダなどは比較的ノイズに強いという特性を持っているので、配線Ｌ５と配線Ｌ４とのカップリングはあまり問題とはならない。以上のようにして、ＳＲＡＭ制御部５にＭＩＳＦＥＴと多層配線が配置されている。
【００９３】
続いて、ＳＲＡＭ制御部５に形成されているＭＩＳＦＥＴと多層配線の模式的な断面構造について説明する。図２０は、ＳＲＡＭ制御部５に形成されているＭＩＳＦＥＴと多層配線とを示す断面図である。図２０において、紙面左右方向が半導体チップの短辺方向であり、紙面を貫く方向が半導体チップの長辺方向である。図２０に示すように、半導体基板１には、素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩで分離された活性領域（アクティブ領域）に複数のＭＩＳＦＥＴＱが形成されている。そして、複数のＭＩＳＦＥＴＱを覆うように絶縁膜１０が形成されており、この絶縁膜１０にプラグＰＬＧ１が形成されている。絶縁膜１０上には、第１層配線である配線Ｌ１が形成されており、配線Ｌ１は、半導体チップＣＨＰの短辺方向に延在している。
【００９４】
次に、配線Ｌ１を覆うように絶縁膜１１が形成されており、絶縁膜１１にプラグＰＬＧ２が形成されている。プラグＰＬＧ２が形成された絶縁膜１１上には第２層配線となる配線Ｌ２が形成されている。配線Ｌ２は、半導体チップの長辺方向に延在している。
【００９５】
さらに、配線Ｌ２を覆うように絶縁膜１２が形成されており、絶縁膜１２にプラグＰＬＧ３が形成されている。プラグＰＬＧ３が形成された絶縁膜１２上には第３層配線となる配線Ｌ３が形成されている。配線Ｌ３は、半導体チップの短辺方向に延在している。
【００９６】
続いて、配線Ｌ３を覆うように絶縁膜１３が形成されており、絶縁膜１３にプラグＰＬＧ４が形成されている。プラグＰＬＧ４が形成された絶縁膜１３上には第４層配線となる配線Ｌ４が形成されている。配線Ｌ４は、半導体チップの長辺方向に延在している。
【００９７】
そして、配線Ｌ４を覆うように絶縁膜１４が形成されており、絶縁膜１４にプラグＰＬＧ５が形成されている。プラグＰＬＧ５が形成された絶縁膜１４上には最上層配線となる配線Ｌ５が形成されている。配線Ｌ５は、半導体チップの長辺方向に延在している。
【００９８】
以上にようにして、配線Ｌ１〜配線Ｌ４が互いに平面的に交差するように配置されており、配線Ｌ４と配線Ｌ５はともに半導体チップＣＨＰの長辺方向に沿って延在するように配置されている。
【００９９】
最上層配線となる配線Ｌ５を覆うように絶縁膜１５が形成されており、絶縁膜１５に開口部が形成されている。この開口部は配線Ｌ５に達するように形成され、開口部内を埋め込むようにチタン膜１６、パラジウム膜１７および金膜１８が形成されている。このチタン膜１６、パラジウム膜１７および金膜１８は、開口部から絶縁膜１５上にはみ出しておりバンプ電極ＢＰを形成している。以上のようにして、ＳＲＡＭ制御部５にＭＩＳＦＥＴと多層配線が形成されている。
【０１００】
なお、絶縁膜１０〜絶縁膜１５は、例えば、酸化シリコン膜から構成されており、配線Ｌ１〜配線Ｌ５は、例えば、アルミニウム膜から構成されている。また、配線Ｌ１〜配線Ｌ５は、ダマシン配線のような銅を主体とする導電膜で形成してもよい。すなわち、各絶縁膜１０〜絶縁膜１５に、溝を形成した後に、溝の内部および外部に銅を主体とする導電膜を形成する。その後、ＣＭＰ法等で溝の外部の導電膜を研磨することで、溝内部に導電膜を埋め込む構造とすることもできる。なお、このようなダマシン配線構造は、後述の図２２における説明でも同様である。
【０１０１】
次に、本実施の形態におけるＬＣＤドライバに形成されているＬＣＤ制御部６の模式的なレイアウト構成について説明する。図２１は、ＬＣＤ制御部６に形成されているＭＩＳＦＥＴおよび多層配線のレイアウトの一例を示す図である。図２１において、紙面の左右方向が半導体チップの短辺方向を示しており、紙面の上下方向が半導体チップの長辺方向を示している。
【０１０２】
図２１に示すように、ｎ型ウェルＮＷＬとｐ型ウェルＰＷＬが半導体チップの短辺方向に並ぶように配置されている。具体的には、２領域のｎ型ウェルＮＷＬと２領域のｐ型ウェルＰＷＬが交互に半導体チップの短辺方向に配置されている。そして、個々のウェルは半導体チップの長辺方向に延在している。例えば、ｎ型ウェルＮＷＬには、半導体チップの長辺方向に並ぶように複数のｎチャネル型ＭＩＳＦＥＴが配置され、ｐ型ウェルＰＷＬには、半導体チップの長辺方向に並ぶように複数のｐチャネル型ＭＩＳＦＥＴが配置されている。
【０１０３】
２領域のｎ型ウェルＮＷＬと２領域のｐ型ウェルＰＷＬの境界には配線Ｌ１が形成されており、この配線Ｌ１は半導体チップの長辺方向に延在するように形成されている。そして、配線Ｌ１にはｎチャネル型ＭＩＳＦＥＴのソース領域Ｓとプラグを介して接続するものやｐチャネル型ＭＩＳＦＥＴのソース領域Ｓとプラグを介して接続するものが存在する。一方、互いに隣接するｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴは、それぞれのドレイン領域Ｄが配線で接続され、これらのドレイン領域はプラグを介して配線Ｌ２と電気的に接続されている。配線Ｌ２は、半導体チップＣＨＰの短辺方向に沿って延在しており、配線Ｌ１と配線Ｌ２とは互いに平面的に交差する位置関係となっている。
【０１０４】
さらに、ｎチャネル型ＭＩＳＦＥＴのソース領域Ｓとドレイン領域Ｄの間にはゲート電極Ｇが形成されており、このゲート電極Ｇは、ｎチャネル型ＭＩＳＦＥＴと隣接するｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇとしても機能する。すなわち、ゲート電極Ｇは、ｐチャネル型ＭＩＳＦＥＴのソース領域Ｓとドレイン領域Ｄとの間にも配置されている。
【０１０５】
配線Ｌ２は配線Ｌ３とプラグを介して接続されており、配線Ｌ３は半導体チップの長辺方向に沿って延在するように配置されている。さらに、配線Ｌ３は配線Ｌ４とプラグを介して接続されており、配線Ｌ４は半導体チップの短辺方向に沿って延在している。このように、ＬＣＤ制御部６では、配線Ｌ１〜配線Ｌ４が交互に交差する位置関係で配置されている。さらに、半導体チップＣＨＰの長辺方向に沿って配線Ｌ５が延在している。このとき、配線Ｌ５と配線Ｌ４とは互いに直交する位置関係にあるので、配線Ｌ５と配線Ｌ４との間のカップリングを低減することができる。以上のようにして、ＬＣＤ制御部６にＭＩＳＦＥＴと多層配線が配置されている。
【０１０６】
続いて、ＬＣＤ制御部６に形成されているＭＩＳＦＥＴと多層配線の模式的な断面構造について説明する。図２２は、ＬＣＤ制御部６に形成されているＭＩＳＦＥＴと多層配線とを示す断面図である。図２２において、紙面左右方向が半導体チップの長辺方向であり、紙面を貫く方向が半導体チップの短辺方向である。図２２に示すように、半導体基板１には、素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩで分離された活性領域（アクティブ領域）に複数のＭＩＳＦＥＴＱが形成されている。そして、複数のＭＩＳＦＥＴＱを覆うように絶縁膜１０が形成されており、この絶縁膜１０にプラグＰＬＧ１が形成されている。絶縁膜１０上には、第１層配線である配線Ｌ１が形成されており、配線Ｌ１は、半導体チップＣＨＰの長辺方向に延在している。
【０１０７】
次に、配線Ｌ１を覆うように絶縁膜１１が形成されており、絶縁膜１１にプラグＰＬＧ２が形成されている。プラグＰＬＧ２が形成された絶縁膜１１上には第２層配線となる配線Ｌ２が形成されている。配線Ｌ２は、半導体チップの短辺方向に延在している。
【０１０８】
さらに、配線Ｌ２を覆うように絶縁膜１２が形成されており、絶縁膜１２にプラグＰＬＧ３が形成されている。プラグＰＬＧ３が形成された絶縁膜１２上には第３層配線となる配線Ｌ３が形成されている。配線Ｌ３は、半導体チップの長辺方向に延在している。
【０１０９】
続いて、配線Ｌ３を覆うように絶縁膜１３が形成されており、絶縁膜１３にプラグＰＬＧ４が形成されている。プラグＰＬＧ４が形成された絶縁膜１３上には第４層配線となる配線Ｌ４が形成されている。配線Ｌ４は、半導体チップの短辺方向に延在している。
【０１１０】
そして、配線Ｌ４を覆うように絶縁膜１４が形成されており、絶縁膜１４にプラグＰＬＧ５が形成されている。プラグＰＬＧ５が形成された絶縁膜１４上には最上層配線となる配線Ｌ５が形成されている。配線Ｌ５は、半導体チップの長辺方向に延在している。
【０１１１】
以上のようにして、配線Ｌ１〜配線Ｌ４が互いに平面的に交差するように配置されており、配線Ｌ４と配線Ｌ５は互いに平面的に直交するように配置されている。したがって、ＬＣＤ制御部６では、配線Ｌ４と配線Ｌ５との間のカップリングを低減することができる。
【０１１２】
最上層配線となる配線Ｌ５を覆うように絶縁膜１５が形成されており、絶縁膜１５に開口部が形成されている。この開口部は配線Ｌ５に達するように形成され、開口部内を埋め込むようにチタン膜１６、パラジウム膜１７および金膜１８が形成されている。このチタン膜１６、パラジウム膜１７および金膜１８は、開口部から絶縁膜１５上にはみ出しておりバンプ電極ＢＰを形成している。以上のようにして、ＳＲＡＭ制御部５にＭＩＳＦＥＴと多層配線が形成されている。
【０１１３】
なお、絶縁膜１０〜絶縁膜１５は、例えば、酸化シリコン膜から構成されており、配線Ｌ１〜配線Ｌ５は、例えば、アルミニウム膜から構成されている。また、上述したように、配線Ｌ１〜Ｌ５は、銅を主体とするダマシン配線構造とすることもできる。
【０１１４】
以上のようにＬＣＤ制御部６のように自動レイアウト設計により配線を効率よく配置する機能ブロック上にも配線Ｌ５を配置する場合であっても、配線Ｌ５と配線Ｌ４とのカップリングを低減することができる。したがって、ＬＣＤ制御部６にも最上層配線である配線Ｌ５を配置することができ、半導体チップの縮小化を推進することができる。特に、本実施の形態において、例えば、Ｉ／Ｏ回路２やＳＲＡＭ制御部５のようにＬＣＤ制御部６以外の機能ブロックでは、従来と同様に配線Ｌ４をレイアウトしている。このように本実施の形態では、必要最小限の範囲で配線Ｌ４のレイアウトを変更することにより、ＬＣＤドライバの短辺の縮小化に伴うカップリングの低減とコストの上昇の抑制を両立できる顕著な効果を奏する。
【０１１５】
なお、本実施の形態では、ＬＣＤ制御部６においてのみ、配線Ｌ４の延在方向を半導体チップＣＨＰの短辺方向とした場合を例示したが、必ずしもＬＣＤ制御部６に限られるものではなく、配線Ｌ５と配線Ｌ４との間のカップリングの影響を受けやすい機能ブロックであれば、同様なレイアウトを行うことができる。
【０１１６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１１７】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１１８】
【図１】本発明の実施の形態における半導体チップを示す平面図である。
【図２】図１に示す半導体チップの機能ブロックを示す図である。
【図３】本発明者が検討した図であって、半導体チップに形成された最上層配線（第５層配線）のレイアウトを示す図である。
【図４】本発明者が検討した図であって、半導体チップに形成された第４層配線のレイアウトを示す図である。
【図５】本発明者が検討した図であって、半導体チップに形成された第３層配線のレイアウトを示す図である。
【図６】本発明者が検討した図であって、半導体チップに形成された第２層配線のレイアウトを示す図である。
【図７】本発明者が検討した図であって、半導体チップに形成された第１層配線のレイアウトを示す図である。
【図８】本発明者が検討した図であって、半導体チップに形成されたウェルのレイアウトを示す図である。
【図９】本発明者が検討した図であって、半導体チップに形成された最上層配線と第４層配線を示す図である。
【図１０】本発明者が検討した図であって、半導体チップの短辺を縮小化する場合の最上層配線のレイアウトを示す図である。
【図１１】本発明者が検討した図であって、半導体チップの短辺を縮小化する場合の最上層配線と第４層配線とのカップリングが問題となることを示す図である。
【図１２】実施の形態における半導体チップに形成された最上層配線のレイアウトを示す図である。
【図１３】実施の形態における半導体チップに形成された第４層配線のレイアウトを示す図である。
【図１４】実施の形態における半導体チップに形成された第３層配線のレイアウトを示す図である。
【図１５】実施の形態における半導体チップに形成された第２層配線のレイアウトを示す図である。
【図１６】実施の形態における半導体チップに形成された第１層配線のレイアウトを示す図である。
【図１７】実施の形態における半導体チップに形成されたウェルのレイアウトを示す図である。
【図１８】実施の形態における半導体チップに形成された最上層配線と第４層配線との位置関係を示す図である。
【図１９】ＳＲＡＭ制御部におけるレイアウトの一例を示す図である。
【図２０】ＳＲＡＭ制御部におけるＭＩＳＦＥＴと多層配線の模式的な断面構造を示す断面図である。
【図２１】ＬＣＤ制御部におけるレイアウトの一例を示す図である。
【図２２】ＬＣＤ制御部におけるＭＩＳＦＥＴと多層配線の模式的な断面構造を示す断面図である。
【符号の説明】
【０１１９】
１  半導体基板
２  Ｉ／Ｏ回路
３  ＳＲＡＭ
４  ワードドライバ
５  ＳＲＡＭ制御部
６  ＬＣＤ制御部
７  リセット回路
８  クロック回路
９  アナログ部
１０  絶縁膜
１１  絶縁膜
１２  絶縁膜
１３  絶縁膜
１４  絶縁膜
１５  絶縁膜
１６  チタン膜
１７  パラジウム膜
１８  金膜
ＢＰ  バンプ電極
ＢＰ１  バンプ電極
ＢＰ２  バンプ電極
ＣＨＰ  半導体チップ
Ｄ  ドレイン領域
Ｇ  ゲート電極
ＮＷＬ  ｎ型ウェル
ＰＬＧ１  プラグ
ＰＬＧ２  プラグ
ＰＬＧ３  プラグ
ＰＬＧ４  プラグ
ＰＬＧ５  プラグ
ＰＷＬ  ｐ型ウェル
Ｓ  ソース領域
ＳＴＩ  素子分離領域
Ｌ１  配線
Ｌ２  配線
Ｌ３  配線
Ｌ４  配線
Ｌ５  配線
Ｑ  ＭＩＳＦＥＴ
【図１】
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【図２】
0005301879.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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