(57)【特許請求の範囲】
【請求項１】
記憶手段と、
所定のデータ処理を行うデータ処理手段と、
前記記憶手段と前記データ処理手段とを接続する複数の接続線の各々に接続され、当該接続線に抵抗を介して所定の電圧を印加する電圧印加手段と、
前記接続線と前記抵抗との間に接続され、前記データ処理手段のデータ処理状態に応じて前記所定の電圧の通電を制御する通電遮断手段と、
を備え、
前記複数の接続線のうち、前記記憶手段と前記データ処理手段との間で一定時間以上アクセスが無い場合に当該データ処理手段の端子論理をハイインピーダンス状態とする端子に接続された接続線が、前記通電遮断手段を介さずに前記電圧印加手段に接続されていることを特徴とするデータ処理装置。
【請求項２】
前記抵抗は終端抵抗であり、前記所定の電圧は終端電圧であることを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記データ処理手段は、データ処理時に前記所定の電圧の通電をオンとする信号を前記通電遮断手段に出力し、実行すべきデータ処理が無い時に前記所定の電圧の通電をオフとする信号を前記通電遮断手段に出力し、
前記通電遮断手段は、前記データ処理手段から入力された信号に基づいて、前記所定の電圧の通電をオン／オフすることを特徴とする請求項１又は２に記載のデータ処理装置。
【請求項４】
前記通電遮断手段は、前記複数の接続線を流れる信号のうち、前記データ処理手段のデータ処理状態に応じて変動する特定の信号の信号レベルに基づいて、前記所定の電圧の通電をオン／オフすることを特徴とする請求項１〜３の何れか一項に記載のデータ処理装置。
【請求項５】
前記通電遮断手段に入力される前記特定の信号の信号レベルをネゲートとし、当該特定の信号による前記通電遮断手段への寄与を無効化する無効化手段を更に備えたことを特徴とする請求項４に記載のデータ処理装置。
【請求項６】
前記データ処理手段は、前記無効化手段を制御し、前記特定の信号による前記通電遮断手段への寄与の有効化と無効化とを切り替えることを特徴とする請求項５に記載のデータ処理装置。
【請求項７】
前記無効化手段は、外部から入力される無効化制御信号に基づいて、前記特定の信号による前記通電遮断手段への寄与の有効化と無効化とを切り替えることを特徴とする請求項５又は６に記載のデータ処理装置。
【請求項８】
前記通電遮断手段は、半導体スイッチであることを特徴とする請求項１〜７の何れか一項に記載のデータ処理装置。
【請求項９】
前記半導体スイッチは、バススイッチ又は電界効果トランジスタであることを特徴とする請求項８に記載のデータ処理装置。
【請求項１０】
前記抵抗は、前記半導体スイッチが通電時に有する抵抗成分であることを特徴とする請求項８又は９に記載のデータ処理装置。
【請求項１１】
記憶手段と、所定のデータ処理を行うデータ処理手段と、前記記憶手段と前記データ処理手段とを接続する複数の接続線の各々に接続され、当該接続線に抵抗を介して所定の電圧を印加する電圧印加手段と、を備えたデータ処理装置で実行される電圧制御方法であって、
前記接続線と前記抵抗との間に接続した通電遮断手段により、前記データ処理手段のデータ処理状態に応じて、前記所定の電圧の通電を制御する通電遮断工程を含み、
前記複数の接続線のうち、前記記憶手段と前記データ処理手段との間で一定時間以上アクセスが無い場合に当該データ処理手段の端子論理をハイインピーダンス状態とする端子に接続された接続線が、前記通電遮断手段を介さずに前記電圧印加手段に接続されていることを特徴とする電圧制御方法。
【請求項１２】
記憶手段と、
画像形成に係る所定のデータ処理を行うデータ処理手段と、
前記記憶手段と前記データ処理手段とを接続する複数の接続線の各々に接続され、当該接続線に抵抗を介して所定の電圧を印加する電圧印加手段と、
前記接続線と前記抵抗との間に接続され、前記データ処理手段のデータ処理状態に応じて前記所定の電圧の通電を制御する通電遮断手段と、
を備え、
前記複数の接続線のうち、前記記憶手段と前記データ処理手段との間で一定時間以上アクセスが無い場合に当該データ処理手段の端子論理をハイインピーダンス状態とする端子に接続された接続線が、前記通電遮断手段を介さずに前記電圧印加手段に接続されていることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理手段と主記憶装置とを接続する接続線に、終端電圧を印加する回路構成を有したデータ処理装置、データ処理装置の電圧制御方法及び画像形成装置に関する。
【背景技術】
【０００２】
ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、一定時間以上アクセスがない場合にパワーダウンモード若しくはセルフリフレッシュモードと呼ばれる通常動作時よりも消費電力を抑えたモードに移行する機能を有している。また、ＤＤＲ−ＳＤＲＡＭ等の高速信号は、データ処理手段とＤＲＡＭ間のデータ通信線及び制御線に終端抵抗を介して終端電圧に接続されている。この終端電圧は、高速信号特有の波形反射と、これを起因とするショルダー（段付き波形）とによる誤動作を低減する役割を担う反面、データ処理の非実行時に終端抵抗は単なるプルアップ抵抗として振る舞うため、終端電圧から不必要に電流が流れることが分かっている。
【０００３】
そのため、従来、上述したパワーダウンモードまたはリフレッシュモードの省電力化を図った種々の技術が提案されている。例えば、特許文献１には、パワーダウンモード若しくはセルフリフレッシュモード時に、データ処理手段の端子論理毎に終端電圧系統を設けるとともに、基板内の電圧プレーンを分け、これを遮断若しくは存続を選択することにより、終端電圧及びデータ処理手段の電力消費を低減させる技術が開示されている。
【０００４】
【特許文献１】特開２００６−３３１３０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の技術では、端子論理毎に電源系統が必要となり、また、基板内の電圧プレーンを分けているため、配置スペースが増大し、レイアウトが困難になるという問題がある。また、終端電圧に流れる電流値は数アンペアとなることから、遮断手段としてレギュレータのような電圧安定化手段を用いるため、回路サイズが大型化しコストが嵩むという問題がある。また、遮断手段としてレギュレータを用いた場合には、パワーダウンモードまたはリフレッシュモードからの復帰時において、電圧が安定するまでに時間を要するという問題がある。
【０００６】
本発明は、上記に鑑みてなされたものであって、終端電圧による電力消費をより効率的に低減させることが可能なデータ処理装置、データ処理装置の終端電圧制御方法及び画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、請求項１に係る発明は、記憶手段と、所定のデータ処理を行うデータ処理手段と、前記記憶手段と前記データ処理手段とを接続する複数の接続線の各々に接続され、当該接続線に抵抗を介して所定の電圧を印加する電圧印加手段と、前記接続線と前記抵抗との間に接続され、前記データ処理手段のデータ処理状態に応じて前記所定の電圧の通電を制御する通電遮断手段と、を備え、前記複数の接続線のうち、前記記憶手段と前記データ処理手段との間で一定時間以上アクセスが無い場合に当該データ処理手段の端子論理をハイインピーダンス状態とする端子に接続された接続線が、前記通電遮断手段を介さずに前記電圧印加手段に接続されていることを特徴とする。
【０００８】
また、請求項２に係る発明は、請求項１に係る発明において、前記抵抗は終端抵抗であり、前記所定の電圧は終端電圧であることを特徴とする。
【０００９】
また、請求項３に係る発明は、請求項１又は２に係る発明において、前記データ処理手段は、データ処理時に前記所定の電圧の通電をオンとする信号を前記通電遮断手段に出力し、実行すべきデータ処理が無い時に前記所定の電圧の通電をオフとする信号を前記通電遮断手段に出力し、前記通電遮断手段は、前記データ処理手段から入力された信号に基づいて、前記所定の電圧の通電をオン／オフすることを特徴とする。
【００１０】
また、請求項４に係る発明は、請求項１〜３の何れか一項に係る発明において、前記通電遮断手段は、前記複数の接続線を流れる信号のうち、前記データ処理手段のデータ処理状態に応じて変動する特定の信号の信号レベルに基づいて、前記所定の電圧の通電をオン／オフすることを特徴とする。
【００１１】
また、請求項５に係る発明は、請求項４に係る発明において、前記通電遮断手段に入力される前記特定の信号の信号レベルをネゲートとし、当該特定の信号による前記通電遮断手段への寄与を無効化する無効化手段を更に備えたことを特徴とする。
【００１２】
また、請求項６に係る発明は、請求項５に係る発明において、前記データ処理手段は、前記無効化手段を制御し、前記特定の信号による前記通電遮断手段への寄与の有効化と無効化とを切り替えることを特徴とする。
【００１３】
また、請求項７に係る発明は、請求項５又は６に係る発明において、前記無効化手段は、外部から入力される無効化制御信号に基づいて、前記特定の信号による前記通電遮断手段への寄与の有効化と無効化とを切り替えることを特徴とする。
【００１４】
また、請求項８に係る発明は、請求項１〜７の何れか一項に係る発明において、前記通電遮断手段は、半導体スイッチであることを特徴とする。
【００１５】
また、請求項９に係る発明は、請求項８に係る発明において、前記半導体スイッチは、バススイッチ又は電界効果トランジスタであることを特徴とする。
【００１６】
また、請求項１０に係る発明は、請求項８又は９に係る発明において、前記抵抗は、前記半導体スイッチが通電時に有する抵抗成分であることを特徴とする。
【００１７】
また、請求項１１に係る発明は、記憶手段と、所定のデータ処理を行うデータ処理手段と、前記記憶手段と前記データ処理手段とを接続する複数の接続線の各々に接続され、当該接続線に抵抗を介して所定の電圧を印加する電圧印加手段と、を備えたデータ処理装置で実行される電圧制御方法であって、前記接続線と前記抵抗との間に接続した通電遮断手段により、前記データ処理手段のデータ処理状態に応じて、前記所定の電圧の通電を制御する通電遮断工程を含み、前記複数の接続線のうち、前記記憶手段と前記データ処理手段との間で一定時間以上アクセスが無い場合に当該データ処理手段の端子論理をハイインピーダンス状態とする端子に接続された接続線が、前記通電遮断手段を介さずに前記電圧印加手段に接続されていることを特徴とする。
【００１８】
また、請求項１２に係る発明は、記憶手段と、画像形成に係る所定のデータ処理を行うデータ処理手段と、前記記憶手段と前記データ処理手段とを接続する複数の接続線の各々に接続され、当該接続線に抵抗を介して所定の電圧を印加する電圧印加手段と、前記接続線と前記抵抗との間に接続され、前記データ処理手段のデータ処理状態に応じて前記所定の電圧の通電を制御する通電遮断手段と、を備え、前記複数の接続線のうち、前記記憶手段と前記データ処理手段との間で一定時間以上アクセスが無い場合に当該データ処理手段の端子論理をハイインピーダンス状態とする端子に接続された接続線が、前記通電遮断手段を介さずに前記電圧印加手段に接続されていることを特徴とする。
【発明の効果】
【００２８】
請求項１、１１、１２によれば、接続線と抵抗との間に、データ処理手段のデータ処理状態に応じて所定の電圧の通電を制御する通電遮断手段を設けたことで、電圧系統及び電圧プレーンを分割することなく、データ処理手段のデータ処理状態に応じて電圧を遮断することができるため、配置スペースを抑えることができるとともに、当該電圧による電力消費をより効率的に低減させることができる。また、通電遮断手段に流れる電流値を抑えることができるため、小型且つ低価格な半導体スイッチ等を通電遮断手段として用いることが可能となり、遮断手段に係る回路サイズ及びコストの増加を抑えることができる。また、データ処理手段が実行すべきデータ処理が無い時にハイインピーダンスとなる通信線については、電圧の通電制御が不要となるため、通電遮断手段を接続しないことで、部品点数を削減することができる。
【００２９】
また、請求項３によれば、データ処理手段に実行すべきデータ処理が無い時に、所定の電圧の通電をオフとすることができるため、当該電圧による電力消費を効率的に低減させることができる。
【００３０】
また、請求項４によれば、データ処理手段が備える既存の信号を利用することで、通電遮断手段の制御用の機能を用意することなく、データ処理手段に実行すべきデータ処理が無い時に所定の電圧の通電をオフとすることができるため、部品点数及びコストの増加を抑えることができるとともに、当該電圧による電力消費を効率的に低減させることができる。
【００３１】
また、請求項５、６によれば、データ処理手段により、特定の信号による通電遮断手段への寄与の有効化と無効化とを切り替えることができるため、使用する環境に応じた任意の期間に所定の電圧による電力消費を低減させることができる。
【００３２】
また、請求項７によれば、外部から入力される無効化制御信号に基づいて、特定の信号による前記通電遮断手段への寄与の有効化と無効化とを切り替えることができるため、使用する環境に応じた任意の期間に所定の電圧による電力消費を低減させることができる。
【００３４】
また、請求項８、９によれば、通電遮断手段に半導体スイッチを用いることで、回路サイズ及びコストを抑えることができる。
【００３５】
また、請求項１０によれば、半導体スイッチが通電時に有する抵抗成分を、抵抗として用いることができるため、部品点数を抑えることができる。
【発明を実施するための最良の形態】
【００３６】
以下に添付図面を参照して、本発明に係るデータ処理装置、データ処理装置の電圧制御方法及び画像形成装置の最良な実施の形態を詳細に説明する。
【００３７】
［第１の実施形態］
図１は、以下の各実施の形態の説明に好適な画像形成装置１００の全体構成を示した図である。画像形成装置１００は、複数の機能を備えたＭＦＰ（Ｍｕｌｔｉ  Ｆｕｎｃｔｉｏｎａｌ  Ｐｅｒｉｐｈｅｒａｌ）であって、図１に示したように、自動両面原稿送り装置１１１（以下、ＲＡＤＦという）と、スキャナユニット１１２と、原稿台１１３とで構成される読取部１１と、用紙搬送部１２１とレーザ書込ユニット１２２と電子写真プロセス部１２３とで構成される画像形成部１２と、後処理部１３と、ＦＡＸ部１４とを備えている。
【００３８】
画像形成装置１００は、読取部１１と画像形成部１２で画像の形成、用紙への印字を行い、後処理部１３で出力紙揃え、ステープル、パンチ穴の処理を行う。
【００３９】
読取部１１において読み取った画像データは、画像形成部１２に出力される。ＲＡＤＦ１１１は、図示しない原稿トレイから原稿台１１３を経由して図示しない排出トレイに至る片面原稿給紙路、スキャナユニット１１２による片面の画像の読み取りが完了した原稿の表裏面を反転して再度原稿台に導く両面原稿給紙路を有し、片面、両面の原稿どちらでも対応できる。スキャナユニット１１２は、原稿をランプで照射し、レンズ、ミラー等で原稿の反射光を光電変換素子の受光面に結像させる。
【００４０】
光電変換素子は、原稿の原稿面における反射光を電気信号に変換し、後述するメインＣＴＬ基板１５に出力する。画像形成部１２は、用紙を搬送する用紙搬送部１２１、レーザ書込ユニット１２２及び電子写真プロセス部１２３を備えている。用紙搬送部１２１は、用紙の両面に画像を形成する両面複写モード時、定着ローラを通過した用紙を表裏面を反転して再度電子写真プロセス部１２３に導く副搬送路を備えている。
【００４１】
レーザ書込ユニット１２２は、後述するメインＣＴＬ基板１５から供給される画像データに基づいてレーザ光を照射する半導体レーザ、半導体レーザから照射された光をミラーやレンズを通して電子写真プロセス部１２３の感光体ドラム表面に配光する。感光ドラム表面は、静電潜像が形成され、現像装置からトナーが供給されることにより、トナー画像に顕在化される。
【００４２】
トナー画像は、用紙搬送部１２１から導かれた用紙上に転写され、その後、定着ローラにより、加熱及び加圧を受け、トナー画像が溶融して用紙の表面に定着する。このように、用紙書き込みが終了した後、後処理部１３にて一部分の出力用紙が備えられ、ステープル、パンチ穴の処理が行われ、トレイに排出される。なお、本実施形態では、画像形成部１２の印刷方式を電子写真方式としたが、これに限らず、インクジェット方式や昇華型熱転写方式、直接感熱記録方式、溶融型熱転写方式など、他の印刷方式を用いてもよい。
【００４３】
ＦＡＸ部１４は、読取部１１により読み取られた画像データや、後述するメインＣＴＬ基板１５から供給される画像データを、電話回線（例えば、アナログ公衆網ＰＳＴＮ）を介してファックス信号の送信を行う。また、当該電話回線を介して受信したファックス信号をメインＣＴＬ基板１５に出力する。
【００４４】
次に、画像形成装置１００の詳細な構成と機能について図２を用いて説明する。図２は、以下の各実施の形態の説明に好適な画像形成装置１００の詳細構成を示したブロック図である。図２に示したように、画像形成装置１００は、上述した読取部１１、画像形成部１２、後処理部１３及びＦＡＸ部１４の画像形成に係る各機能部と、メインＣＴＬ基板１５と、表示操作部１６と、電源ユニット１７とを備えている。
【００４５】
メインＣＴＬ基板１５は、ＣＰＵ１５１と、データ処理部１５２と、Ｉ／Ｏコントローラ１５３と、オプションスロット１５４と、データ蓄積部１５５とを有している。
【００４６】
ここで、ＣＰＵ１５１は、画像形成装置１００全体の制御を統括的に行う中央処理装置である。具体的に、ＣＰＵ１５１は、データ蓄積部１５５に格納された所定のプログラムデータを実行することにより、画像形成装置１００各部の初期化や、後述する省エネモードへの移行・復帰、画像形成等に係る各種の処理を実行する。
【００４７】
データ処理部１５２は、ＣＰＵ１５１の制御の下、画像形成装置１００の動作に係る所定のデータ処理を実行するための機能部である。例えば、Ｉ／Ｏコントローラ１５３から入力される画像データや、データ蓄積部１５５に蓄積された画像データに対し所定の画像処理を施す。なお、データ処理部１５２の詳細については後述する。
【００４８】
Ｉ／Ｏコントローラ１５３は、インターネット等のネットワーク（図中、Ｎｅｔｗｏｒｋ）を介して、外部装置２００と接続するためのインターフェースを備えた通信制御回路である。具体的に、Ｉ／Ｏコントローラ１５３は、外部装置２００から送信された画像データをデータ処理部１５２に出力する。
【００４９】
オプションスロット１５４は、ＵＳＢデバイスやＩＥＥＥ１３９４デバイス等を接続するためのスロット（ブリッジ）である。なお、接続されるデバイスの種別は、これらに限定されないものとし、使用するデバイスに応じた規格のスロットを設けることが可能であるものとする。
【００５０】
データ蓄積部１５５は、画像形成装置１００で印刷する画像データを記憶するものであり、ハードディスクドライブ装置（ＨＤＤ）等の記憶媒体に記憶されている。また、データ蓄積部１５５は、画像形成装置１００の制御に係る各種のプログラムデータや設定情報を予め記憶している。
【００５１】
表示操作部１６は、タッチパネル方式の入力デバイスであって、ＣＰＵ１５１の制御の下、例えば、操作を促すメッセージや処理状況を示す種々の表示を行うとともに、画像形成に係る印刷条件の設定等の入力を受け付ける。なお、本実施形態では、入力デバイスと表示デバイスとを一体とした表示操作部１６を用いた態様としたが、これに限らず、入力デバイスと表示デバイスとを別体とする態様としてもよい。
【００５２】
電源ユニット１７は、外部の商用電源から供給される電源を、画像形成装置１００内部で必要となる電源に変換し、当該画像形成装置１００の各部に供給する。
【００５３】
図３は、データ処理部１５２に対応する本実施形態のデータ処理部２０の構成を示したブロック図である。同図に示したように、データ処理部２０は、ＡＳＩＣ２１と、揮発性メモリ２２と、終端電圧部２３と、通電遮断部２４とを備えている。
【００５４】
ＡＳＩＣ２１は、ＣＰＵ１５１の制御の下、画像形成装置１００の動作に係る所定のデータ処理向けに用意された集積回路である。具体的に、ＡＳＩＣ２１は、ＣＰＵ１５１等から所定のデータ処理の実行を指示する処理要求が入力されると、複数本の接続線２５により夫々接続された揮発性メモリ２２をワーク領域として利用しながら要求されたデータ処理を実行する。
【００５５】
揮発性メモリ２２は、画像形成装置１００の主記憶装置であって、ＤＤＲ−ＳＤＲＡＭやＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等を用いることができる。なお、揮発性メモリ２２は、ＡＳＩＣ２１との間で一定時間以上アクセスがない場合にパワーダウンモード若しくはセルフリフレッシュモードと呼ばれる通常動作時よりも消費電力を抑えたモードに移行する機能を有しているものとする。
【００５６】
終端電圧部２３は、ＡＳＩＣ２１と揮発性メモリ２２間の信号を終端するための終端電圧を供給する電源回路である。ここで、終端電圧部２３は、終端抵抗２６を介して接続線２５の各々に接続されている。
【００５７】
通電遮断部２４は、終端抵抗２６と接続線２５との間に接続され、ＡＳＩＣ２１から入力される制御信号に応じて、終端電圧部２３から各接続線２５に印加される終端電圧の通電をオン（通電）／オフ（遮断）する。このように、通電遮断部２４を、終端電圧部２３から見て終端抵抗２６の下流側に接続することで、通電遮断部２４に流れる電流値を抑えることができるため、小型且つ低価格な半導体スイッチを通電遮断部２４として用いることが可能である。
【００５８】
例えば、通電遮断部２４として、複数の接続をオン／オフすることが可能な半導体スイッチであるバススイッチを用いることができる。このバススイッチを用いることで、ＡＳＩＣ２１から入力される制御信号（Ｈレベル／Ｌレベル）に応じて、終端電圧部２３から各接続線２５に印加される終端電圧を一度にオン／オフすることが可能となる。
【００５９】
上記の構成において、揮発性メモリ２２のパワーダウンモード或いはセルフリフレッシュモード時、揮発性メモリ２２の端子はハイインピーダンス状態となるが、ＡＳＩＣ２１では端子毎に論理が異なり、Ｈレベル（ハイレベル）、Ｌレベル（ローレベル）、ハイインピーダンスの何れかの状態となる。この時、Ｈレベルとなった端子からは、Ｌレベルとなった端子及び終端電圧部２３にドライブ電流が流れる一方、Ｌレベルとなった端子はＨレベルとなった端子及び終端電圧部２３から電流を引き込む。つまり、ＡＳＩＣ２１が処理を行っていないにも関わらず、上記２種類の電流が流れることになるため、終端電圧部２３から不必要に電流が流れることになる。
【００６０】
そのため、ＡＳＩＣ２１は、通電遮断部２４を制御して終端電圧部２３からの通電を遮断することで、上記２種類の不要な電流の発生を抑制する。具体的に、ＡＳＩＣ２１は、自己の回路でデータ処理を行わない期間、通電遮断部２４に通電をオフ（遮断）とする制御信号を出力することで、通電遮断部２４により終端電圧部２３から接続線２５に供給される終端電圧を遮断する。
【００６１】
以下、図４を参照して、ＡＳＩＣ２１の動作を説明する。図４は、ＡＳＩＣ２１による通電制御処理の手順を示したフローチャートである。
【００６２】
まず、ＡＳＩＣ２１は、ＣＰＵ１５１からデータ処理の実行を要求する処理要求が入力されたか否かを判定する（ステップＳ１１）。ここで、処理要求が入力されていないと判定した場合（ステップＳ１１；Ｎｏ）、ＡＳＩＣ２１は、通電遮断部２４に通電を遮断する制御信号（通電オフ信号）を出力し（ステップＳ１２）、ステップＳ１１の処理に再び戻る。なお、ＣＰＵ１５１から要求されるデータ処理とは、例えば、読取部１１で読み取られたデータの揮発性メモリ２２への格納処理や、揮発性メモリ２２に格納された画像データの読出処理、画像データに対する所定の画像処理等が挙げられるが、これらの処理に限定されないものとする。
【００６３】
一方、ステップＳ１１において、処理要求が入力されたと判定した場合（ステップＳ１１；Ｙｅｓ）、ＡＳＩＣ２１は、通電遮断部２４に通電を指示する制御信号（通電オン信号）を出力する（ステップＳ１３）。続いて、ＡＳＩＣ２１は揮発性メモリ２２をワーク領域として利用しながら要求されたデータ処理を実行し（ステップＳ１４）、ステップＳ１１の処理に再び戻る。
【００６４】
ＡＳＩＣ２１は、上記の通電処理を行うことにより、ＡＳＩＣ２１が処理を行っていない期間、即ち、揮発性メモリ２２のパワーダウンモード或いはセルフリフレッシュモード時に、終端電圧部２３から接続線２５に供給される終端電圧を遮断することが可能となる。
【００６５】
以上のように、本実施形態によれば、接続線２５と終端抵抗２６との間に接続した通電遮断部２４により、ＡＳＩＣ２１に実行すべきデータ処理が無い時に、終端電圧の通電をオフ（遮断）することができるため、終端電圧による電力消費を効率的に低減させることができる。また、通電遮断部２４に流れる電流値を抑えることができるため、小型且つ低価格な半導体スイッチを通電遮断部２４として用いることが可能となり、通電遮断部２４に係る回路サイズ及びコストの増加を抑えることができる。
【００６６】
［第２の実施形態］
次に、第２の実施形態として、半導体スイッチである電界効果トランジスタを、上述した通電遮断部２４に用いた構成例について説明する。なお、上述した第１の実施形態と同様の要素については、同一の符号を用いて示し、その説明は適宜省略する。
【００６７】
図５は、データ処理部１５２に対応する本実施形態のデータ処理部３０の構成を示したブロック図である。同図に示したように、データ処理部３０は、ＡＳＩＣ３２と、揮発性メモリ２２と、終端電圧部２３と、通電遮断部３１とを備えている。
【００６８】
通電遮断部３１は、接続線２５の本数に応じた数のＦＥＴ（電界効果トランジスタ）３１１を有し、これらＦＥＴ３１１により、終端電圧部２３と各接続線２５とを接続している。具体的には、各ＦＥＴ３１１のドレイン端子とソース端子とを介して、終端電圧部２３と各接続線２５とが接続されており、各ＦＥＴ３１１のゲート端子に、ＡＳＩＣ３２からの制御信号が入力されるよう構成されている。
【００６９】
ＡＳＩＣ３２の基本的な動作は、上述したＡＳＩＣ２１と同様であるが、自己の回路で処理すべきデータ処理が無い期間、各ＦＥＴ３１１のゲート端子にＬレベルの制御信号を出力することで、各ＦＥＴ３１１のドレイン−ソース間抵抗を増大させ、通電遮断部３１により終端電圧部２３から接続線２５に供給される終端電圧を遮断する。なお、Ｌレベルの制御信号は、ＦＥＴ３１１のピンチオフ電圧より小なるものとする。
【００７０】
また、ＡＳＩＣ３２は、自己の回路でデータ処理を行う期間、各ＦＥＴ３１１のゲート端子にＨレベルの制御信号を出力することで、各ＦＥＴ３１１のドレイン−ソース間抵抗を減少させ、通電遮断部３１により終端電圧部２３から接続線２５に終端電圧が供給されるよう制御する。なお、Ｈレベルの制御信号は、ＦＥＴ３１１のピンチオフ電圧より大なるものとする。
【００７１】
なお、本実施形態のように、通電遮断部３１としてＦＥＴ３１１を用いた場合、ＦＥＴのデバイス特性により通電時に抵抗成分が発生する。そのため、この抵抗成分を終端抵抗２６して取り扱うことで、図５に示したように、終端抵抗２６自体を省略した構成とすることができる。
【００７２】
以上のように、本実施形態によれば、接続線２５と終端抵抗２６との間に接続した通電遮断部３１により、ＡＳＩＣ３２に実行すべきデータ処理が無い時に、終端電圧の通電をオフ（遮断）することができるため、終端電圧による電力消費を効率的に低減させることができる。また、小型且つ低価格な半導体スイッチを通電遮断部３１として用いることが可能となり、通電遮断部３１に係る回路サイズ及びコストの増加を抑えることができる。また、半導体スイッチが通電時に有する抵抗成分を終端抵抗として用いることで、終端抵抗を不要とすることができるため、部品点数を抑えることができる。
【００７３】
なお、本実施形態では、半導体スイッチとして、エンハンスメント形のＦＥＴを用いた例について説明したが、ディプレッション形のＦＥＴを用いる態様としてもよく、この場合、ＡＳＩＣ３２から通電遮断部３１に出力する制御信号の論理を、本構成と反対にすることで対応することが可能である。また、ＭＯＳＦＥＴ等の他の半導体スイッチを用いる態様としてもよい。
【００７４】
また、本構成の変形例として、ＡＳＩＣ３２の端子のうち、ハイインピーダンス状態となる端子に接続された接続線２５については、通電遮断部３１を介さずに終端電圧部２３と短絡する態様としてもよい。以下、図６を参照して、データ処理部３０の変形例について説明する。
【００７５】
図６は、本実施形態の変形例に係るデータ処理部３０ａの構成を示したブロック図である。同図に示したように、データ処理部３０ａは、上述したデータ処理部３０と同様、ＡＳＩＣ３２と、揮発性メモリ２２と、終端電圧部２３と、通電遮断部３１とを備えている。
【００７６】
ここで、揮発性メモリ２２のパワーダウンモード或いはセルフリフレッシュモード時に、ＡＳＩＣ３２の端子論理がハイインピーダンス（Ｈｉｚ）状態となる接続線２５には、通電遮断部３１を接続しない構成としている。つまり、ＡＳＩＣ３２の端子論理がハイインピーダンス（Ｈｉｚ）状態となる接続線２５については、終端電圧部２３からの終端電圧が常時印加されるようになっている。
【００７７】
上述したとおり、揮発性メモリ２２のパワーダウンモード或いはセルフリフレッシュモード時には、揮発性メモリ２２の端子はハイインピーダンス状態となる。そのため、端子論理がハイインピーダンス（Ｈｉｚ）状態となったＡＳＩＣ３２の端子と、揮発性メモリ２２の端子との間に接続された接続線２５に電流は流れ込まない。即ち、データ処理部３０ａでは、データ処理部３０の構成から、通電遮断部３１による通電制御を必要最小限に留めた構成となっている。これにより、上述したデータ処理部よりも、通電遮断部３１を構成するＦＥＴ３１１の個数を減少させることができる。
【００７８】
なお、図６の構成では、終端電圧部２３と接続線２５とを終端抵抗２６を介して接続する態様としているが、通電遮断部３１の抵抗成分を終端抵抗２６として用いることが可能な場合には、通電遮断部３１を終端抵抗２６として取り扱う態様としてもよい。
【００７９】
［第３の実施形態］
次に、第３の実施形態として、ＡＳＩＣから出力されるＣＫＥ（ＣｌｏｃＫ  Ｅｎａｂｌｅ）信号を利用して通電遮断部３１の通電制御を行う構成例について説明する。なお、上述した第１、第２の実施形態と同様の要素については、同一の符号を用いて示し、その説明は適宜省略する。
【００８０】
図７は、データ処理部１５２に対応する本実施形態のデータ処理部４０の構成を示したブロック図である。同図に示したように、本実施形態に係るデータ処理部４０は、ＡＳＩＣ４１と、揮発性メモリ２２と、終端電圧部２３と、通電遮断部３１とを備えている。
【００８１】
ＡＳＩＣ４１は、ＣＫＥ信号を出力する端子を有しており、当該端子に接続された接続線２５を介し、揮発性メモリ２２にＣＫＥ信号を出力する。ここで、ＣＫＥ信号は、ＡＳＩＣ４１がデータ処理を行う間、Ｈレベルとなり、データ処理を行わない間、Ｌレベルとなる信号である。揮発性メモリ２２では入力されるＣＫＥ信号のレベルに基づいて、ＡＳＩＣ４１がデータ処理中であるか否かを判断することが可能となっている。
【００８２】
通電遮断部３１に含まれた各ＦＥＴ３１１のゲート端子は、ＡＳＩＣ４１におけるＣＫＥ信号の出力端子に接続された接続線２５と短絡されており、ＡＳＩＣ４１から出力されるＣＫＥ信号が、各ＦＥＴ３１１のゲート端子に入力されるよう構成されている。なお、ＡＳＩＣ４１のＣＫＥ信号の出力端子に接続された接続線２５については、通電遮断部３１による通電制御の対象から除外している。
【００８３】
通電遮断部３１の各ＦＥＴ３１１は、ゲート端子から入力されるＣＫＥ信号のレベルに応じて、終端電圧部２３から接続線２５の各々への通電をオン／オフ制御する。つまり、通電遮断部３１は、ＣＫＥ信号がＨレベルの時、即ち、ＡＳＩＣ４１がデータ処理を行う間、終端電圧部２３から接続線２５に終端電圧が供給されるよう制御する。また、通電遮断部３１は、ＣＫＥ信号がＬレベルの時、即ち、ＡＳＩＣ４１がデータ処理を行わない期間、終端電圧部２３から接続線２５に供給される終端電圧を遮断する。
【００８４】
次に、図８を参照して、データ処理部４０の動作について説明する。図８は、ＡＳＩＣ４１により実行される通電制御処理の手順を示したフローチャートである。なお、本処理の初期状態として、ＡＳＩＣ４１はＣＰＵ１５１から要求されたデータ処理を実行後、ＣＫＥ信号のＨレベル状態を継続中であるものとする。
【００８５】
まず、ＡＳＩＣ４１は、ＣＰＵ１５１からデータ処理の実行を要求する処理要求が、前回の入力から所定時間内に入力されたか否かを判定する（ステップＳ２１）。ここで、所定時間内に入力されたと判定した場合（ステップＳ２１；Ｙｅｓ）、ＡＳＩＣ４１は揮発性メモリ２２をワーク領域として利用しながら要求されたデータ処理を実行し（ステップＳ２２）、ステップＳ２１の処理に再び戻る。なお、処理要求の入力間隔となる所定時間は、特に問わないものとするが、例えば、揮発性メモリ２２の消費電力モードへの移行時間と一致させてもよい。
【００８６】
一方、ステップＳ２１において、所定時間内に処理要求が入力されないと判定した場合（ステップＳ２１；Ｎｏ）、ＡＳＩＣ４１は、ＣＫＥ信号をＬレベルとし（ステップＳ２３）、ステップＳ２４の処理に移行する。ステップＳ２３の処理に伴い、通電遮断部３１は、終端電圧部２３から接続線２５への終端電圧を遮断し、揮発性メモリ２２は、消費電力モード（パワーダウンモード或いはセルフリフレッシュモード）に移行する。
【００８７】
続くステップＳ２４では、ＡＳＩＣ４１が、ＣＰＵ１５１から処理要求が入力されるまで待機する（ステップＳ２４；Ｎｏ）。ここで、ＡＳＩＣ４１は、処理要求が入力されたと判定すると（ステップＳ２４；Ｙｅｓ）、要求されたデータ処理を実行するためＣＫＥ信号をＨレベルとする（ステップＳ２５）。ステップＳ２５の処理に伴い、通電遮断部３１は、終端電圧部２３から接続線２５への終端電圧を通電状態とし、揮発性メモリ２２は、省電力モードを解除する。続いて、ＡＳＩＣ４１は、揮発性メモリ２２をワーク領域として利用しながら要求されたデータ処理を実行し（ステップＳ２６）、ステップＳ２１の処理に再び戻る。
【００８８】
以上のように、本実施形態によれば、ＡＳＩＣ４１が備える既存の信号（ＣＫＥ信号）を利用することで、通電遮断部３１の制御用の機能を用意することなく、ＡＳＩＣ４１に実行すべきデータ処理が無い時に終端電圧の通電をオフとすることができるため、部品点数及びコストの増加を抑えることができるとともに、終端電圧による電力消費を効率的に低減させることができる。
【００８９】
なお、ＣＫＥ信号の論理が反転した状態で出力されるような場合、ＣＫＥ信号の信号レベルを反転する反転回路（ＮＯＴ素子）を別途設け、当該反転回路によりＡＳＩＣ４１から出力されたＣＫＥ信号を反転し、各ＦＥＴ３１１のゲート端子に入力することで、上記同様、ＡＳＩＣ４１が備える既存の信号を利用して通電遮断部３１の通電制御を行うことが可能となる。また、後述するディプレッション型のＦＥＴ３１２を用いることで対応することとしてもよい。
【００９０】
また、図７の構成では、終端電圧部２３と接続線２５とを終端抵抗２６を介して接続する構成としているが、通電遮断部３１の抵抗成分を終端抵抗２６として用いることが可能な場合には、通電遮断部３１を終端抵抗２６として取り扱う態様としてもよい。
【００９１】
［第４の実施形態］
次に、第４の実施形態として、第３の実施形態で説明したＣＫＥ信号を利用する構成において、当該ＣＫＥ信号による通電遮断部３１への寄与を無効化することを可能にした構成例について説明する。なお、上述した第１、第２、第３の実施形態と同様の要素については、同一の符号を用いて示し、その説明は適宜省略する。
【００９２】
図９は、データ処理部１５２に対応する本実施形態のデータ処理部５０の構成を示したブロック図である。同図に示したように、本実施形態に係るデータ処理部５０は、ＡＳＩＣ５１と、揮発性メモリ２２と、終端電圧部２３と、通電遮断部３１と、トライステート反転回路５２と、プルダウン抵抗５３と、を備えている。
【００９３】
ＡＳＩＣ５１の基本的な動作は、上述したＡＳＩＣ４１と同様であるが、ＣＫＥ信号による通電遮断部３１への寄与を無効化するための制御信号をトライステート反転回路５２のゲート端子に出力するようになっている。また、ＡＳＩＣ５１のＣＫＥ信号は、揮発性メモリ２２に出力されるとともに、トライステート反転回路５２のＸ端子に出力されるようになっている。
【００９４】
トライステート反転回路５２は、ＨレベルとＬレベルの他、何れの状態でもないＨｉｚ（ハイインピーダンス）を出力値に持つ論理回路（トライステートバッファ）であって、ゲート端子及びＸ端子に入力された信号値に応じて定まる値を反転した状態でＦＥＰ３１２のゲート端子に出力する。具体的に、トライステート反転回路５２は、ゲート端子及びＸ端子に入力される信号レベルが「Ｌ、Ｌ」又は「Ｌ、Ｈ」のときＨｉｚを出力し、「Ｈ、Ｌ」のときＨを出力し、「Ｈ、Ｈ」のときＬを出力する。
【００９５】
ＦＥＴ３１２は、ディプレッション形のＦＥＴであって、上述したＦＥＴ３１１の論理とは反対の論理を有している。即ち、各ＦＥＴ３１１のゲート端子にＨレベルの電圧が印加されることで、終端電圧部２３から接続線２５に供給される終端電圧が遮断され、各ＦＥＴ３１１のゲート端子にＬレベルの電圧が印加されることで、終端電圧部２３から接続線２５に終端電圧が供給される。
【００９６】
トライステート反転回路５２とＦＥＴ３１２のゲート端子との間には、プルダウン抵抗５３の一端が接続されている。また、プルダウン抵抗５３の他端は接地されており、トライステート反転回路５２から出力されるハイインピーダンスの信号値を、ＧＮＤレベルにプルダウンさせる。
【００９７】
図９の構成において、ＡＳＩＣ５１は、トライステート反転回路５２に出力する通電制御信号のレベルをＬとすることで、ＣＫＥ信号による通電遮断部３１への寄与を無効化することができる。また、通電制御信号のレベルをＨとすることで、ＣＫＥ信号による通電遮断部３１への寄与を有効化することができる。以下、通電制御信号によるＣＫＥ信号の有効化／無効化について説明する。
【００９８】
図１０は、通電制御信号と、ＣＫＥ信号と、通電遮断部３１の動作との関係を示したタイミングチャートである。なお、同図では、画像形成装置１００の電源投入時から始まる動作例を示しているが、これに限らないものとする。
【００９９】
図１０に示したように、画像形成装置１００の電源投入時において、ＡＳＩＣ５１は、トライステート反転回路５２にＬレベルの通電制御信号を出力しているものとする。この時、ＣＫＥ信号のレベルが変化したとしても、トライステート反転回路５２及びプルダウン抵抗５３による作用により、通電遮断部３１（ＦＥＴ３１２のゲート端子）に入力される電圧はＬレベル、即ちネゲート状態となるため、終端電圧部２３から接続線２５に終端電圧が供給されることになる。つまり、ＡＳＩＣ５１が、Ｌレベルの通電制御信号を出力することで、ＣＫＥ信号による通電遮断部３１への寄与が無効となる。
【０１００】
続いて、ＡＳＩＣ５１が、所定のタイミングでＨレベルの通電制御信号を出力すると、トライステート反転回路５２による作用により、ＣＫＥ信号がＬレベルの時のみ、通電遮断部３１（ＦＥＴ３１２のゲート端子）に入力される電圧がＨレベルとなり、終端電圧部２３から接続線２５に供給される終端電圧が遮断されることになる。つまり、ＡＳＩＣ５１が、Ｈレベルの通電制御信号を出力することで、ＣＫＥ信号による通電遮断部３１への寄与が有効となる。
【０１０１】
以後、通電制御信号が、ＨレベルからＬレベルに切り替わった場合、ＡＳＩＣ５１のデータ処理状況によらず、通電遮断部３１（ＦＥＴ３１２のゲート端子）に入力される電圧はＬレベルとなり、ＣＫＥ信号による通電遮断部３１への寄与が無効化されることになる。
【０１０２】
以上のように、本実施形態によれば、ＡＳＩＣ５１の制御により、ＣＫＥ信号による通電遮断部３１への寄与の有効化と無効化とを切り替えることができるため、使用する環境に応じた任意の期間に終端電圧による電力消費を低減させることができる。
【０１０３】
なお、通電制御信号をＬレベル、Ｈレベルとするタイミングは、上記の例に限らず、任意のタイミングで切り替えることが可能であるものとする。
【０１０４】
［第５の実施形態］
次に、第５の実施形態として、上記第４の実施形態で説明した構成において、ＣＫＥ信号による通電遮断部３１への寄与を、外部から入力される省エネモードへの移行を指示する省エネ移行信号により無効化する構成例について説明する。なお、上述した第１、第２、第３、第４の実施形態と同様の要素については、同一の符号を用いて示し、その説明は適宜省略する。
【０１０５】
図１１は、データ処理部１５２に対応する本実施形態のデータ処理部６０の構成を示したブロック図である。同図に示したように、本実施形態に係るデータ処理部６０は、ＡＳＩＣ４１と、揮発性メモリ２２と、終端電圧部２３と、通電遮断部３１と、トライステート反転回路５２と、プルダウン抵抗５３と、を備えている。
【０１０６】
図１１に示したように、トライステート反転回路５２のゲート端子には、ＣＰＵ１５１等の外部回路から入力される省エネモードへの移行を指示する省エネ移行信号が入力されるようになっている。ここで、「省エネモード」は、画像形成装置１００の消費電力を抑えるための特殊な動作状態であって、スリープモードとも呼ばれるものである。この消費電力を抑えるための特殊な動作状態には、どれだけの消費電力を抑えるかによって何段階かの状態のレベルが存在している。
【０１０７】
例えば、ＣＰＵ１５１のクロック速度を低下させたり、機器内のデバイスへの電力供給を断つ等のいくつかの動作状態が存在する。何れの動作状態もＣＰＵ１５１から出力される省エネ移行信号に応じて移行が行われるものとするが、ここでは、「省エネモード」としてＡＳＩＣ４１でデータ処理が行われない期間、終端電圧部２３からの供給電力を遮断することが行われるものとする。
【０１０８】
ここで、ＣＰＵ１５１から入力される省エネ移行信号のうち、Ｈレベルの信号が省エネモードへの移行を指示（以下、省エネ移行信号ＯＮという）し、Ｌレベルの信号が省エネモードではない通常の動作状態（通常動作モード）を指示するものとする。つまり、省エネ移行信号は、上述した第４の実施形態における通電制御信号と同様となるため、省エネ移行信号の信号レベルにより、ＣＫＥ信号による通電遮断部３１への寄与の無効化／有効化が制御されることになる。以下、Ｈレベルの省エネ移行信号を「ＯＮ状態」といい、Ｌレベルの省エネ移行信号を「ＯＦＦ状態」という。
【０１０９】
なお、省エネモードに移行する要因（トリガ）は、特に問わないものとするが、例えば、ＣＰＵ１５１が、各機能部（読取部１１、画像形成部１２、後処理部１３、ＦＡＸ部１４、表示操作部１６）が所定時間処理を行っていないことを確認した場合や、表示操作部１６等を介してユーザから省エネモードへの移行が明示的に指示された場合に、省エネ移行信号をＨレベルとする態様としてもよい。
【０１１０】
また、省エネモードから復帰する要因も、特に問わないものとするが、例えば、表示操作部１６等がユーザにより操作された場合や、図示しないセンサからの出力信号により読取部１１に原稿が置かれたことをＣＰＵ１５１が検知した場合に、省エネ移行信号をＬレベルとする態様としてもよい。
【０１１１】
図１２は、省エネ移行信号と、ＣＫＥ信号と、通電遮断部３１の動作との関係を示したタイミングチャートである。なお、同図では、画像形成装置１００の電源投入時から始まる動作例を示しているが、これに限らないものとする。
【０１１２】
図１２に示したように、画像形成装置１００の電源投入時において、ＣＰＵ１５１はＯＦＦ状態の省エネ移行信号をトライステート反転回路５２に出力しているものとする。この時、ＡＳＩＣ４１のデータ処理状況によりＣＫＥ信号のレベルが変化したとしても、トライステート反転回路５２及びプルダウン抵抗５３による作用により、通電遮断部３１（ＦＥＴ３１２のゲート端子）に入力される電圧はＬレベル、即ちネゲート状態となるため、終端電圧部２３から接続線２５に終端電圧が供給されることになる。つまり、画像形成装置１００の省エネモードがＯＦＦ状態の時に、ＣＫＥ信号による通電遮断部３１への寄与が無効となる。
【０１１３】
続いて、ＣＰＵ１５１がＯＮ状態の省エネ移行信号を出力すると、トライステート反転回路５２による作用により、ＣＫＥ信号がＬレベルの時のみ、通電遮断部３１（ＦＥＴ３１２のゲート端子）に入力される電圧がＨレベルとなり、終端電圧部２３から接続線２５に供給される終端電圧が遮断されることになる。つまり、画像形成装置１００の省エネモードがＯＮ状態の時に、ＣＫＥ信号による通電遮断部３１への寄与が有効となる。
【０１１４】
以後、ＯＮ状態からＯＦＦ状態の省エネ移行信号に切り替わった場合、つまり省エネモードからの復帰が要求された場合には、ＡＳＩＣ４１のデータ処理状況によらず、通電遮断部３１（ＦＥＴ３１２のゲート端子）に入力される電圧はＬレベルとなり、ＣＫＥ信号による通電遮断部３１への寄与が無効化されることになる。
【０１１５】
次に、図１３を参照して、データ処理部６０の動作について説明する。図１３は、データ処理部６０の各部により実行される省エネ制御処理の手順を示したフローチャートである。
【０１１６】
まず、ＣＰＵ１５１は、省エネモードに移行する要因が存在するか否を常時又は所定時間間隔毎に判定する（ステップＳ３１；Ｎｏ）。ＣＰＵ１５１は、上記した省エネモードへの移行要因の存在を確認すると（ステップＳ３１；Ｙｅｓ）、トライステート反転回路５２のゲート端子にＯＮ状態の省エネ移行信号を入力する（ステップＳ３２）。これにより、ＣＫＥ信号による通電遮断部３１への寄与が有効化される（ステップＳ３３）。
【０１１７】
次いで、ＣＰＵ１５１は、省エネモードから復帰する要因が存在するか否を判定し、上記した復帰要因が存在しないと判定した場合（ステップＳ３４；Ｎｏ）、省エネ移行信号をＯＮ状態のまま維持する。続くステップＳ３５では、ＡＳＩＣ４１が、ＣＰＵ１５１からデータ処理の実行を要求する処理要求が入力されたか否かを判定する（ステップＳ３５）。
【０１１８】
ステップＳ３５において、処理要求が入力されたと判定した場合（ステップＳ３５；Ｙｅｓ）、ＡＳＩＣ４１は処理要求で要求されたデータ処理を実行する。この間、ＡＳＩＣ４１のＣＫＥ信号はＨレベルとなるため、通電遮断部３１は終端電圧部２３からの終端電圧を接続線２５に通電する（ステップＳ３６）。
【０１１９】
ＡＳＩＣ４１が処理要求で要求されたデータ処理を完了すると（ステップＳ３７）、ＡＳＩＣ４１のＣＫＥ信号がＬレベルとなるため、通電遮断部３１は、終端電圧部２３から接続線２５に供給される終端電圧を遮断し（ステップＳ３８）、ステップＳ３４の処理に再び戻る。
【０１２０】
また、ステップＳ３５において、処理要求が入力されていないと判定した場合（ステップＳ３５；Ｎｏ）、ＡＳＩＣ４１のＣＫＥ信号はＬレベルであるため、通電遮断部３１は、終端電圧部２３から接続線２５に供給される終端電圧を遮断し（ステップＳ３８）、ステップＳ３４の処理に再び戻る。
【０１２１】
一方、ステップＳ３４において、ＣＰＵ１５１は、省エネモードからの復帰要因の存在を確認すると（ステップＳ３４；Ｙｅｓ）、トライステート反転回路５２のゲート端子にＯＦＦ状態の省エネ移行信号を入力する（ステップＳ３９）。これにより、ＣＫＥ信号による通電遮断部３１への寄与が無効化される（ステップＳ４０）。続いて、ＣＰＵ１５１は、画像形成装置を省エネモードから通常動作モードへと復帰させ（ステップＳ４１）、本処理を終了する。
【０１２２】
以上のように、本実施形態によれば、データ処理部６０外部のＣＰＵ１５１から入力される省エネ移行信号に基づいて、ＣＫＥ信号による通電遮断部３１への寄与の有効化と無効化とを切り替えることができるため、画像形成装置１００の省エネモード時に終端電圧による電力消費を低減させることができる。
【０１２３】
以上、本発明を第１〜第５の実施形態を用いて説明してきたが、上述した実施形態に多様な変更または改良を加えることができる。また、上述した第１〜第５の実施形態において説明した構成や機能は、自由に組み合わせることができる。
【０１２４】
例えば、上記の実施形態では、画像形成装置にデータ処理装置（データ処理部２０、３０（３０ａ）、４０、５０、６０）を適用した例を説明したが、これに限らず、ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）等の情報処理装置に適用する態様としてもよい。
【産業上の利用可能性】
【０１２５】
以上のように、本発明に係るデータ処理装置、データ処理装置の終端電圧制御方法及び画像形成装置は、データ処理手段と主記憶装置とを接続する接続線に、終端電圧を印加する回路構成に有効であり、特に、データ処理手段に実行すべきデータ処理が無い時の終端電圧の通電制御を行う場合に適している。
【図面の簡単な説明】
【０１２６】
【図１】画像形成装置の全体構成を示した図である。
【図２】画像形成装置の詳細構成を示したブロック図である。
【図３】第１の実施形態に係るデータ処理部の構成を示したブロック図である。
【図４】第１の実施形態に係る通電制御処理の手順を示したフローチャートである。
【図５】第２の実施形態に係るデータ処理部の構成を示したブロック図である。
【図６】第２の実施形態の変形例に係るデータ処理部の構成を示したブロック図である。
【図７】第３の実施形態に係るデータ処理部の構成を示したブロック図である。
【図８】第３の実施形態に係る通電制御処理の手順を示したフローチャートである。
【図９】第４の実施形態に係るデータ処理部の構成を示したブロック図である。
【図１０】通電制御信号とＣＫＥ信号と通電遮断部の動作との関係を示したタイミングチャートである。
【図１１】第５の実施形態に係るデータ処理部の構成を示したブロック図である。
【図１２】省エネ移行信号とＣＫＥ信号と通電遮断部の動作との関係を示したタイミングチャートである。
【図１３】第５の実施形態に係る省エネ制御処理の手順を示したフローチャートである。
【符号の説明】
【０１２７】
１００  画像形成装置
１１  読取部
１１１  自動両面原稿送り装置（ＲＡＤＦ）
１１２  スキャナユニット
１１３  原稿台
１２  画像形成部
１２１  用紙搬送部
１２２  レーザ書込ユニット
１２３  電子写真プロセス部
１３  後処理部
１４  ＦＡＸ部
１５  メインＣＴＬ基板
１５１  ＣＰＵ
１５２  データ処理部
１５３  Ｉ／Ｏコントローラ
１５４  オプションスロット
１５５  データ蓄積部
１６  表示操作部
１７  電源ユニット
２０  データ処理部
２１  ＡＳＩＣ
２２  揮発性メモリ
２３  終端電圧部
２４  通電遮断部
２５  接続線
２６  終端抵抗
３０  データ処理部
３０ａ  データ処理部
３１  通電遮断部
３１１  ＦＥＴ
３１２  ＦＥＴ
３２  ＡＳＩＣ
４０  データ処理部
４１  ＡＳＩＣ
５０  データ処理部
５１  ＡＳＩＣ
５２  トライステート反転回路
５３  プルダウン抵抗
６０  データ処理部
２００  外部装置
【図１】
0005200692.tif 000002
【図２】
0005200692.tif 000003
【図３】
0005200692.tif 000004
【図４】
0005200692.tif 000005
【図５】
0005200692.tif 000006
【図６】
0005200692.tif 000007
【図７】
0005200692.tif 000008
【図８】
0005200692.tif 000009
【図９】
0005200692.tif 000010
【図１０】
0005200692.tif 000011
【図１１】
0005200692.tif 000012
【図１２】
0005200692.tif 000013
【図１３】
0005200692.tif 000014