(57)【特許請求の範囲】
【請求項１】
半導体基板の主表面に溝を形成する工程と、
前記溝の内壁に沿って酸化防止膜を形成する工程と、
前記酸化防止膜を形成した後に、前記溝を埋め込むように充填層を形成する工程と、
前記充填層を形成した後に、前記基板の前記主表面の真上で水素ガスと酸素ガスとを反応させることで、前記酸化防止膜と前記半導体基板の前記主表面とにゲート酸化膜を形成する工程と、
前記酸化防止膜の形成前に前記溝の内壁に熱酸化により酸化膜を形成する工程とを備え、
前記酸化膜をＮＯガス、Ｎ2Ｏガス、ＮＨ3ガスの少なくとも１つを含む雰囲気中でアニールすることにより前記酸化膜と前記半導体基板との間に、窒化膜よりなる前記酸化防止膜を形成し、
前記ゲート酸化膜を形成する工程において、前記溝のエッジ部における前記酸化防止膜の上部が酸化される、半導体装置の製造方法。
【請求項２】
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記ゲート電極の真下の領域を挟むように前記半導体基板の前記主表面に１対のソース／ドレイン領域を形成する工程とをさらに備えたことを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極は、互いに絶縁された浮遊ゲート電極と制御ゲート電極とを有するように形成されることを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート酸化膜は、前記酸化防止膜真上と前記ゲート電極真下とにおいて同一の厚みを有していることを特徴とする、請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記酸化防止膜は、シリコン窒化膜およびシリコン酸窒化膜の少なくともいずれかよりなっていることを特徴とする、請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記ゲート酸化膜は、水素ラジカルおよび酸素ラジカルの少なくとも１つが発生した雰囲気中で形成される、請求項１〜５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より具体的には、トレンチ分離に酸化防止膜を形成した半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
トレンチ分離形成後の酸化工程時に溝内壁が酸化されて体積膨張することにより、溝内壁に応力が発生し、シリコン（Ｓｉ）基板中にディスロケーションやマイクロ欠陥といった結晶欠陥が発生する。この結晶欠陥の発生を防止するため、溝内壁に酸化防止膜を形成する技術がある。以下、この酸化防止膜を形成する従来の技術について説明する。
【０００３】
図１８〜図２４は、従来の半導体装置の製造方法を工程順に示す概略断面図である。図１８を参照して、たとえばｐ型のシリコン基板１０１上に絶縁膜１０２が形成される。
【０００４】
図１９を参照して、この絶縁膜１０２が、通常の写真製版技術およびエッチング技術によりパターニングされる。このパターニングされた絶縁膜１０２をマスクとして異方性のドライエッチングなどの適当なエッチング技術を用いることにより、シリコン基板１０１の表面に所定の深さの溝１０３が形成される。
【０００５】
図２０を参照して、上記のエッチングによるダメージ層を除去するため、または溝１０３のコーナー部を丸めるため、熱酸化によりシリコン酸化膜１０４が溝１０３の内壁に形成される。
【０００６】
図２１を参照して、後続の酸化工程による溝内壁の酸化を防止するため、酸化防止膜１０６が形成される。この酸化防止膜１０６は、窒素（Ｎ）を含む雰囲気中にて所定の温度でアニールを行なうことにより、シリコン基板１０１とシリコン酸化膜１０４との界面にシリコン窒化膜として形成される。
【０００７】
図２２を参照して、溝１０３内を埋め込むように絶縁膜１０２上にシリコン酸化膜よりなる埋め込み酸化膜１０７が形成される。この後、所定の温度で所定の雰囲気中にてアニールを行なうことによりこの埋め込み酸化膜１０７の緻密化が行なわれる。この後、ＣＭＰ（Chemical Mechanical Polishing）法により表面が平坦化された後、活性領域上の絶縁膜１０２がウエットエッチングにより除去される。
【０００８】
図２３を参照して、上記のＣＭＰおよびウエットエッチングによりシリコン基板１０１の表面が露出し、かつ溝１０３内を埋め込むように埋め込み酸化膜１０７が残存されてトレンチ分離が完成する。
【０００９】
図２４を参照して、酸化により、シリコン基板１０１の表面にゲート酸化膜１０８が形成される。この酸化は、水素ガスと酸素ガスとを予め反応させた後にウェハを収容する反応容器内に導入することにより、もしくは酸素ガスのみを反応容器内に導入することにより行われる。この後、ゲート酸化膜１０８上にゲート電極が形成された後、そのゲート電極などをマスクとしてシリコン基板１０１に不純物を注入することにより、シリコン基板１０１の表面に１対のソース／ドレイン領域が形成される。これにより、ＤＲＡＭ（Dynamic Random Access Memory）などに用いられるＭＯＳ（Metal Oxide Semiconductor）トランジスタや、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）などに用いられる浮遊ゲート型トランジスタが形成される。
【００１０】
【発明が解決しようとする課題】
上記の半導体装置では、トレンチ分離の内壁に酸化防止膜１０６が形成されている。このため、従来のような方法でトレンチ分離およびゲート酸化膜１０８を形成すると、トレンチ分離のエッジ部（酸化防止膜１０６上）においてゲート酸化膜１０８の膜厚が図２５に示すように薄くなる（thinning）。つまり、トレンチ分離のエッジ部におけるゲート酸化膜１０８の膜厚ＴＡ３は、それ以外の部分の膜厚ＴＢ３よりも薄くなる。これにより、信頼性の高いゲート酸化膜１０８を形成することが難しいという問題があった。
【００１１】
それゆえ本発明の目的は、トレンチ分離のエッジ部におけるゲート酸化膜の薄膜化（thinning）を抑制できる半導体装置の製造方法を提供することである。
【００１２】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、以下の工程を備えている。
【００１３】
まず半導体基板の主表面に溝が形成される。そして溝の内壁に沿って酸化防止膜が形成される。そして酸化防止膜が形成された後に、溝を埋め込むように充填層が形成される。そして充填層が形成された後に、基板の主表面の真上で水素ガスと酸素ガスとを反応させることで、酸化防止膜と半導体基板の主表面とにゲート酸化膜が形成される。そして酸化防止膜の形成前に溝の内壁に熱酸化により酸化膜が形成される。酸化膜をＮＯガス、Ｎ2Ｏガス、ＮＨ3ガスの少なくとも１つを含む雰囲気中でアニールすることにより酸化膜と半導体基板との間に、窒化膜よりなる酸化防止膜が形成される。ゲート酸化膜を形成する工程において、溝のエッジ部における酸化防止膜の上部が酸化される。
【００１４】
本発明の半導体装置の製造方法では、水素ラジカルおよび酸素ラジカルの少なくとも１つが発生するような酸化力の強い酸化を施すため、半導体基板と酸化防止膜との双方の酸化速度をほぼ同じにすることができる。このため、この酸化で形成されるゲート酸化膜は、溝のエッジ部の酸化防止膜真上においても他の部分と同程度の膜厚とすることができる。これにより、ゲート酸化膜の膜厚を均一にすることができ、信頼性の高いゲート酸化膜を得ることができる。
【００１５】
上記の半導体装置の製造方法において好ましくは、ゲート酸化膜上にゲート電極を形成する工程と、ゲート電極の真下の領域を挟むように半導体基板の主表面に１対のソース／ドレイン領域を形成する工程とがさらに備えられている。
【００１６】
これにより、ゲート層を備えたトランジスタを形成することができる。
上記の半導体装置の製造方法において好ましくは、ゲート電極は、互いに絶縁された浮遊ゲート電極と制御ゲート電極とを有するように形成される。
【００１７】
これにより、フラッシュメモリのメモリセルを形成することができる。
上記の半導体装置の製造方法において好ましくは、ゲート酸化膜は、酸化防止膜真上とゲート電極真下とにおいて略同一の厚みを有している。
【００１８】
このように均一な厚みを有するゲート酸化膜を形成することができる。
上記の半導体装置の製造方法において好ましくは、酸化防止膜は、シリコン窒化膜およびシリコン酸窒化膜の少なくともいずれかよりなっている。
【００１９】
このように酸化防止膜として種々の膜種を選択することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【００２５】
（実施の形態１）
図１〜図７は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。まず図１を参照して、たとえばｐ型の導電型を有するシリコンよりなる半導体基板１上に絶縁膜２が形成される。
【００２６】
図２を参照して、絶縁膜２が、通常の写真製版技術およびエッチング技術によりパターニングされる。このパターニングされた絶縁膜２をマスクとして異方性のドライエッチングなどの適当なエッチング技術を用いることにより、半導体基板１の表面に所望の深さの溝３が形成される。
【００２７】
図３を参照して、上記のエッチングによるダメージ層を除去するため、また溝３のコーナー部を丸めるために熱酸化が施される。これにより溝３の内壁に１０ｎｍ〜７０ｎｍの厚みのシリコン酸化膜４が形成される。
【００２８】
図４を参照して、後続の酸化工程による溝３内壁の酸化を防止するため、８５０℃〜１０００℃の温度で、ＮＯガス、Ｎ2Ｏガス、ＮＨ3ガスの少なくとも１つを含む雰囲気中でアニールが施される。これにより半導体基板１とシリコン酸化膜４との界面にシリコン窒化膜よりなる酸化防止膜６が形成される。
【００２９】
図５を参照して、溝３の内部を埋め込むように絶縁膜２上に、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）酸化膜やＨＤＰ（High Density Plasma）酸化膜などのシリコン酸化膜が、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法で形成される。この後、８００℃〜１１５０℃の温度でＮ2（窒素）ガス雰囲気中でアニールを行なうことにより、埋め込み酸化膜７の緻密化が行なわれる。この埋め込み酸化膜７をＣＭＰにより除去して表面を平坦化した後、活性領域上の絶縁膜２がウエットエッチングにより除去される。
【００３０】
図６を参照して、上記のＣＭＰおよびウエットエッチングによって、半導体基板１の表面が露出するとともに、溝３内にのみ埋め込み酸化膜７が残存されてトレンチ分離が完成する。
【００３１】
図７を参照して、半導体基板１の活性領域上にゲート酸化膜８が形成される。このゲート酸化膜８の形成は、いわゆる水蒸気条件で行われ、水素や酸素のラジカル原子が発生し、シリコン窒化膜などの酸化防止膜６を酸化できるほど酸化力が強い酸化条件を用いて行なわれる。具体的には、ウェハを収容する反応容器内に水素ガスと酸素ガスとを個別に導入し、ウェハの真上において水素ガスと酸素ガスとを反応させることによって、水素や酸素のラジカル原子が発生して強い酸化力で酸化が行なわれる。このようにして、本実施の形態におけるトレンチ分離とゲート酸化膜８とが形成される。
【００３２】
このように形成されたゲート酸化膜８は、たとえば図８に示すように通常のＭＯＳトランジスタのゲート絶縁膜として用いることができる。このようなＭＯＳトランジスタは、図７の工程の後、以下のように形成される。
【００３３】
図８を参照して、ゲート酸化膜８上に、ゲート電極となる導電層が形成された後、この導電層が通常の写真製版技術およびエッチング技術によってパターニングされてゲート電極９が形成される。このゲート電極９などをマスクとして半導体基板１の活性領域に砒素またはリンなどのｎ型不純物がイオン注入される。これにより、ゲート電極９の真下領域を挟むように１対のソース／ドレイン領域１０が半導体基板１の表面に形成されてＭＯＳトランジスタが完成する。
【００３４】
次に、上記のように形成された半導体装置の構成について説明する。
図８を参照して、半導体基板１の活性領域がトレンチ分離によって電気的に分離されている。このトレンチ分離は、半導体基板１に設けられた溝３の内壁に沿って形成されたシリコン酸化膜４と、シリコン酸化膜４と半導体基板１との境界部分に形成されたシリコン窒化膜などよりなる酸化防止膜６と、溝３内を充填する埋め込み酸化膜７とから構成されている。
【００３５】
電気的に分離された活性領域には、ＭＯＳトランジスタが形成されている。このＭＯＳトランジスタは、ゲート酸化膜８と、ゲート電極９と、１対のソース／ドレイン領域１０とを有している。半導体基板１の活性領域上にはゲート酸化膜８が形成されており、このゲート酸化膜８上にパターニングされたゲート電極９が形成されている。このゲート電極９の真下領域を挟むように半導体基板１の表面に１対のソース／ドレイン領域１０が形成されている。
【００３６】
上記のゲート酸化膜８は、図９に示すように酸化防止膜６の真上領域の膜厚ＴＡ１とゲート電極９の真下領域の膜厚ＴＢ１とがほぼ同じとなるような均一な膜厚を有している。
【００３７】
本実施の形態では、水素や酸素のラジカル原子が発生し、シリコン窒化膜などの酸化防止膜６を酸化できるほど酸化力の強い酸化方法を用いてゲート酸化膜８が形成される。このため、この酸化時において、シリコン窒化膜よりなる酸化防止膜６とシリコンよりなる半導体基板１との酸化速度をほぼ同じにすることができる。これにより、図９に示すようにゲート酸化膜８は、酸化防止膜６真上とゲート電極９の真下との双方においてほぼ同じ膜厚を有することとなり、トレンチ分離のエッジ部におけるゲート酸化膜８の薄膜化を防止することができる。
【００３８】
このように、ゲート酸化膜８がほぼ均一な膜厚を有するため、ゲート酸化膜８は劣化しにくく、破壊寿命が長くなり、信頼性の高いゲート酸化膜８を得ることができる。したがって、ＤＲＡＭ（Dynamic Random Access Memory）などにおいて、良好なトランジスタ特性を持つデバイスを得ることができる。
【００３９】
なお、図７に示す工程の後、図１０に示す浮遊ゲート型トランジスタを形成することもできる。以下、そのことについて説明する。
【００４０】
図１０を参照して、ゲート酸化膜８上に浮遊ゲート電極９ａが形成された後、浮遊ゲート電極９ａ上に絶縁膜９ｂと制御ゲート電極９ｃとが形成される。この制御ゲート電極９ｃなどをマスクとして砒素、リンなどのｎ型不純物がイオン注入される。これにより、半導体基板１の表面に１対のソース／ドレイン領域１０が形成されて、浮遊ゲート型トランジスタが完成する。
【００４１】
このように形成された浮遊ゲート型トランジスタは、互いに絶縁された浮遊ゲート電極９ａと制御ゲート電極９ｃとを有している。なお、ゲート電極の構成以外は、上述した図８の通常のＭＯＳトランジスタの構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００４２】
上記のような浮遊ゲート型トランジスタにおいても、トレンチ分離のエッジ部におけるゲート酸化膜８の薄膜化を防止することで均一な膜厚を有するゲート酸化膜８を得ることができる。これにより、ゲート酸化膜８が劣化しにくく、かつ破壊寿命が長くなることから、良好なトランジスタ特性を有するフラッシュメモリを得ることができる。
【００４３】
（実施の形態２）
図１１〜図１５は、本発明の実施の形態２における半導体装置の製造方法を工程順に示す概略断面図である。本実施の形態の製造方法は、実施の形態１の工程と比較して酸化防止膜の形成工程が異なる。本実施の形態の製造方法は、図１〜図３に示す実施の形態１と同様の工程を経る。この後、図１１を参照して、ＬＰＣＶＤ法により、溝３の内壁を含む表面上にシリコン窒化膜（ＳｉＮ膜）やシリコン酸窒化膜（ＳｉＯＮ膜）よりなる酸化防止膜５が５ｎｍ〜３０ｎｍの膜厚で形成される。
【００４４】
図１２を参照して、溝３内を埋め込むように実施の形態１と同様にして埋め込み酸化膜７が形成される。この後、ＣＭＰにより表面を平坦化した後、活性領域上の絶縁膜２がウエットエッチングにより除去される。
【００４５】
図１３を参照して、これにより、半導体基板１の表面が露出するとともに、溝３内にのみ埋め込み酸化膜７が残存されてトレンチ分離が完成する。
【００４６】
図１４を参照して、実施の形態１と同様の条件でゲート酸化膜８が形成される。このゲート酸化膜８の形成においては、酸化力の強い酸化方法が用いられるため、酸化防止膜５も酸化され、その真上領域にもゲート酸化膜８が形成される。このようにして、本実施の形態におけるトレンチ分離とゲート酸化膜８とが形成される。
【００４７】
このように形成されたゲート酸化膜８は、たとえば図１５に示すように通常のＭＯＳトランジスタのゲート絶縁膜として用いることができる。このようなＭＯＳトランジスタは、図１４の工程の後、実施の形態１と同様にして形成される。
【００４８】
次に、上記のように形成された半導体装置の構成について説明する。
図１５を参照して、半導体基板１の活性領域がトレンチ分離によって電気的に分離されている。このトレンチ分離は、半導体基板１に設けられた溝３の内壁に沿って形成されたシリコン酸化膜４と、そのシリコン酸化膜４の内周面に沿って形成された酸化防止膜５と、溝３内を充填する埋め込み酸化膜７とから構成されている。
【００４９】
このトレンチ分離によって電気的に分離された活性領域には、ＭＯＳトランジスタが形成されている。このＭＯＳトランジスタは、ゲート酸化膜８と、ゲート電極９と、１対のソース／ドレイン領域１０とを有している。半導体基板１の活性領域上にはゲート酸化膜８が形成されており、このゲート酸化膜８上にパターニングされたゲート電極９が形成されている。このゲート電極９の真下領域を挟むように半導体基板１の表面に１対のソース／ドレイン領域１０が形成されている。
【００５０】
上記のゲート酸化膜８は、図１６に示すように酸化防止膜６の真上領域の膜厚ＴＡ２とゲート電極９の真下領域の膜厚ＴＢ２とがほぼ同じとなるような均一な膜厚を有している。
【００５１】
本実施の形態においても、実施の形態１と同様、トレンチ分離のエッジ部におけるゲート酸化膜８の薄膜化を防止することができ、ゲート酸化膜８が均一な膜厚を有している。このため、ゲート酸化膜８は劣化しにくく、破壊寿命が長くなり、信頼性の高いゲート酸化膜８を得ることができる。したがって、ＤＲＡＭなどにおいて、良好なトランジスタ特性を持つデバイスを得ることができる。
【００５２】
また、図１５においては、通常のＭＯＳトランジスタの構成について説明したが、図１７に示すように本実施の形態の製造方法および構成は、浮遊ゲート型トランジスタにも適用することができる。この場合、ゲート酸化膜８が劣化しにくく、また破壊寿命が長いことから、良好なトランジスタ特性のフラッシュメモリを得ることができる。
【００５３】
なお、上記の半導体装置の各部の導電型は逆導電形であってもよい。
また、ゲート酸化膜形成時の酸化力の強い酸化の条件は、上述した条件に限定されず、シリコン窒化膜などの酸化防止膜をシリコンとほぼ同じ速度で酸化できる条件であればよい。
【００５４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５５】
【発明の効果】
本発明の半導体装置の製造方法では、基板の主表面の真上で水素ガスと酸素ガスとを反応させることで酸化力の強い酸化を施すため、半導体基板と酸化防止膜との双方の酸化速度をほぼ同じにすることができる。このため、この酸化で形成されるゲート酸化膜は、溝のエッジ部の酸化防止膜真上においても他の部分と同程度の膜厚とすることができる。これにより、ゲート酸化膜の膜厚を均一にすることができ、信頼性の高いゲート酸化膜を得ることができる。
【００５６】
上記の半導体装置の製造方法において好ましくは、ゲート酸化膜上にゲート電極を形成する工程と、ゲート電極の真下の領域を挟むように半導体基板の主表面に１対のソース／ドレイン領域を形成する工程とがさらに備えられている。これにより、ゲート層を備えたトランジスタを形成することができる。
【００５７】
上記の半導体装置の製造方法において好ましくは、ゲート電極は、互いに絶縁された浮遊ゲート電極と制御ゲート電極とを有するように形成される。これにより、フラッシュメモリのメモリセルを形成することができる。
【００５８】
上記の半導体装置の製造方法において好ましくは、ゲート酸化膜は、酸化防止膜真上とゲート電極真下とにおいて略同一の厚みを有している。このように均一な厚みを有するゲート酸化膜を形成することができる。
【００５９】
上記の半導体装置の製造方法において好ましくは、酸化防止膜は、シリコン窒化膜およびシリコン酸窒化膜の少なくともいずれかよりなっている。このように酸化防止膜として種々の膜種を選択することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図２】  本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図３】  本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図４】  本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図５】  本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図６】  本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図７】  本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図８】  本発明の実施の形態１における半導体装置のゲート酸化膜を形成した後にＭＯＳトランジスタを形成した様子を示す概略断面図である。
【図９】  本発明の実施の形態１における半導体装置のゲート酸化膜の膜厚を説明するための図である。
【図１０】  本発明の実施の形態１の構成を浮遊ゲート型トランジスタに適用した場合の構成を示す概略断面図である。
【図１１】  本発明の実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。
【図１２】  本発明の実施の形態２における半導体装置の製造方法の第２工程を示す概略断面図である。
【図１３】  本発明の実施の形態２における半導体装置の製造方法の第３工程を示す概略断面図である。
【図１４】  本発明の実施の形態２における半導体装置の製造方法の第４工程を示す概略断面図である。
【図１５】  本発明の実施の形態２における半導体装置のゲート酸化膜を形成した後にＭＯＳトランジスタを形成した様子を示す概略断面図である。
【図１６】  本発明の実施の形態２における半導体装置のゲート酸化膜の膜厚を説明するための図である。
【図１７】  本発明の実施の形態２の構成を浮遊ゲート型トランジスタに適用した場合の構成を示す概略断面図である。
【図１８】  従来の半導体装置の製造方法の第１工程を示す概略断面図である。
【図１９】  従来の半導体装置の製造方法の第２工程を示す概略断面図である。
【図２０】  従来の半導体装置の製造方法の第３工程を示す概略断面図である。
【図２１】  従来の半導体装置の製造方法の第４工程を示す概略断面図である。
【図２２】  従来の半導体装置の製造方法の第５工程を示す概略断面図である。
【図２３】  従来の半導体装置の製造方法の第６工程を示す概略断面図である。
【図２４】  従来の半導体装置の製造方法の第７工程を示す概略断面図である。
【図２５】  従来の半導体装置におけるゲート酸化膜の膜厚を説明するための図である。
【符号の説明】
１  半導体基板、２  絶縁膜、３  溝、４  シリコン酸化膜、５，６  酸化防止膜、７  埋め込み酸化膜、８  ゲート酸化膜、９  ゲート電極、９ａ  浮遊ゲート電極、９ｃ  制御ゲート電極、９ｂ  絶縁層、１０  ソース／ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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