(57)【特許請求の範囲】
【請求項１】
入力信号を受ける入力端子と、
前記入力信号を第1参照信号と比較することにより、第1論理信号および制御信号を生成する第1コンパレータと、
前記第1論理信号を出力する第1出力端子と、
前記入力信号と、第2参照信号と、第3参照信号、前記制御信号に基づき、第2論理信号を生成する第2コンパレータと、
前記第2論理信号を出力する第2出力端子と、を備え、
前記第2コンパレータは、
端子と、
前記入力信号に応じた電流を生成する第1トランジスタと、
一端が前記端子に接続され、前記制御信号に応じて短絡および開放される第1スイッチと、
一端が前記端子に接続され、前記制御信号に応じて前記短絡および開放が前記第1スイッチと逆に切り換えられる第2スイッチと、
一端が前記第1スイッチの他端に接続され、前記第1スイッチがオンのとき、前記第2参照信号に応じた電流を、前記端子に供給する第2トランジスタと、
一端が前記第2スイッチの他端に接続され、前記第2スイッチがオンのとき、前記第3参照信号に応じた電流を、前記端子に供給する第3トランジスタと、
前記第1トランジスタで生成された電流を、前記第1スイッチがオンのときに前記第2トランジスタから前記端子に供給された電流、または前記第2スイッチがオンのときに前記第3トランジスタから前記端子に供給された電流と比較することにより、前記第2論理信号を生成する出力部と、
を備えたアナログデジタル変換器。
【請求項２】
前記第2参照信号に応じた電圧が前記第2トランジスタのゲートに印加されており、
前記第3参照信号に応じた電圧が前記第3トランジスタのゲートに印加されている
ことを特徴とする請求項1に記載のアナログデジタル変換器。
【請求項３】
前記第2トランジスタの他端は、第1定電流源を介して所定電位に接続され、
前記第3トランジスタの他端は、第2定電流源を介して前記所定電位に接続され、
前記第2および第3トランジスタのゲートには、一定電圧が印加されており、
前記第2参照信号に応じた電流が、前記第2トランジスタの他端に供給されており、
前記第3参照信号に応じた電流が、前記第3トランジスタの他端に供給されている
ことを特徴とする請求項1に記載のアナログデジタル変換器。
【請求項４】
前記第1コンパレータは、第1外部クロックに応じて動作し、前記第1外部クロックのオン期間において比較動作を行い、前記第１外部クロックのオフ期間で前記比較動作を停止し、
前記第2コンパレータの前記出力部は、第2外部クロックに応じて動作し、前記第２外部クロックのオン期間において比較動作を行い、前記第２外部クロックのオフ期間で前記比較動作を停止し、
前記第2外部クロックのオン期間の開始タイミングは、前記第1外部クロックのオン期間の間で、前記第1外部クロックのオン期間の開始タイミングより遅い
ことを特徴とする請求項1に記載のアナログデジタル変換器。
【請求項５】
前記第1コンパレータは、
第1外部クロックに応じて動作し、
前記第1外部クロックがオフ期間になったとき、前記第1および第2スイッチをオフにする制御信号を生成し、
前記第1外部クロックがオン期間になったとき、前記第1および第2スイッチの一方をオン、他方をオフにする前記制御信号を生成する
ことを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項６】
前記第1コンパレータは、前記入力信号の増幅信号が与えられ、前記増幅信号を前記第1参照信号と比較する
ことを特徴とする請求項1に記載のアナログデジタル変換器。
【請求項７】
第1入力信号を受ける第1入力端子と、
第2入力信号を受ける第2入力端子と、
前記第1および第2入力信号の差分信号と、第1参照信号を比較することにより、第1論理信号および制御信号を生成する第1コンパレータと、
前記第1論理信号を出力する第1出力端子と、
前記第1入力信号、前記第2入力信号、第2参照信号と、第3参照信号、前記制御信号に基づき、第2論理信号を生成する第2コンパレータと、
前記第2論理信号を出力する第2出力端子と、を備え、
前記第2コンパレータは、
前記第1入力信号に応じた電流を生成する第1トランジスタと、
前記第2入力信号に応じた電流を生成する第2トランジスタと、
前記制御信号に応じて短絡および開放される第1スイッチと、
前記制御信号に応じて前記短絡および開放が前記第1スイッチと逆に切り換えられる第2スイッチと、
前記制御信号に応じて前記短絡および開放が前記第1スイッチと逆に切り換えられる第3スイッチと、
前記制御信号に応じて前記短絡および開放が前記第1スイッチと同じに切り換えられる第4スイッチと、
一端が前記第1および第2スイッチの一端に共通に接続され、前記第1および第2スイッチの一方がオンのとき、前記第2参照信号に応じた電流を生成する第3トランジスタと、
一端が前記第3および第4スイッチの一端に共通に接続され、前記第3および第4スイッチの一方がオンのとき、前記第3参照信号に応じた電流を生成する第4トランジスタと、
前記第1および第3スイッチの他端に接続されるとともに前記第1トランジスタの一端に電気的に接続され、前記第1トランジスタによって生成された電流を、前記第3および第4トランジスタの一方によって生成された電流と合成する第1合成部と、
前記第2および第4スイッチの他端に接続されるとともに前記第2トランジスタの一端に電気的に接続され、前記第2トランジスタによって生成された電流を、前記第3または第4トランジスタの一方によって生成された電流と合成する第2合成部と、
前記第1合成部によって合成された電流を、前記第2合成部によって合成された電流と比較することにより、前記第2論理信号を生成する出力部と、
を備えたアナログデジタル変換器。
【請求項８】
前記第2参照信号に応じた電圧が前記第３トランジスタのゲートに印加されており、
前記第3参照信号に応じた電圧が前記第４トランジスタのゲートに印加されている
ことを特徴とする請求項7に記載のアナログデジタル変換器。
【請求項９】
前記第３トランジスタの他端は、第1定電流源を介して所定電位に接続され、
前記第４トランジスタの他端は、第2定電流源を介して前記所定電位に接続され、
前記第３および第４トランジスタのゲートには、一定電圧が印加されており、
前記第2参照信号に応じた電流が、前記第３トランジスタの他端に供給されており、
前記第3参照信号に応じた電流が、前記第４トランジスタの他端に供給されている
ことを特徴とする請求項7に記載のアナログデジタル変換器。
【請求項１０】
前記第1コンパレータは、第1外部クロックに応じて動作し、前記第1外部クロックのオン期間において比較動作を行い、前記第１外部クロックのオフ期間で前記比較動作を停止し、
前記第2コンパレータの前記出力部は、第2外部クロックに応じて動作し、前記第２外部クロックのオン期間において比較動作を行い、前記第２外部クロックのオフ期間で前記比較動作を停止し、
前記第2外部クロックのオン期間の開始タイミングは、前記第1外部クロックのオン期間の間で、前記第1外部クロックのオン期間の開始タイミングより遅い
ことを特徴とする請求項7に記載のアナログデジタル変換器。
【請求項１１】
前記第1コンパレータは、
第1外部クロックに応じて動作し、
前記第1外部クロックがオフ期間になったとき、前記第1〜第４スイッチをオフにする制御信号を生成し、
前記第1外部クロックがオン期間になったとき、前記第1および第３スイッチの一方をオン、他方をオフにし、前記第２および第４スイッチの一方をオン、他方をオフにする制御信号を生成する
ことを特徴とする請求項７に記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明の実施形態は、アナログデジタル変換器に関し、例えば入力容量の小さなアナログデジタル変換器に関する。
【背景技術】
【０００２】
従来のバイナリサーチ型アナログデジタル変換器は、SAR型アナログデジタル変換器と同じく、二分探索法に基づき、コンパレータの参照信号を入力アナログ信号に逐次比較的に近づけていくアルゴリズムを有している。異なる参照信号を持つコンパレータを所望のビット数分並列接続し、一回の比較動作で全てのコンパレータを動作させるフラッシュ型アナログデジタル変換器に比べ、少数のコンパレータしか動作しないため、低消費電力化が可能である。
【０００３】
バイナリサーチ型アナログデジタル変換器は、フラッシュ型アナログデジタル変換器と同じく、一定の参照電圧を持つコンパレータが所望のビット数分あらかじめ用意されており、上位ビットの比較結果によって、次のビットの比較を行う入力信号に近い参照信号を持つコンパレータを選択する。各コンパレータの参照電圧は、選択される前に一定値になっている。そのため、上位ビットの比較結果をフィードバックして閾値電圧を調節する時間が不要な分、SAR型アナログデジタル変換器よりも高速動作が可能である。
【０００４】
従来のバイナリサーチ型アナログデジタル変換器においては、全てのコンパレータのアナログ信号入力端子が短絡されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開WO2009/095349号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
通常、分解能確保のため、アナログデジタル変換器の前段には、ソースフォロワ回路やサンプルホールド回路などのバッファ回路が追加される。バッファ回路の追加により、出力インピーダンスを所望の値まで下げることで、コンパレータに入力するアナログ信号の精度を所望の信号帯域内で確保出来るようになる。
【０００７】
一般に、バッファ回路の出力負荷容量が大きくなると、それだけ、バッファ回路の出力インピーダンスを下げる必要が生じ、それによりバッファ回路の消費電力は増加する。上記した従来技術では、フラッシュ型と同数のコンパレータがアナログ信号入力端子に短絡されているため、アナログデジタル変換器のビット数を上げると、指数的にコンパレータ数が増加する。コンパレータ数の増加に伴い、アナログ信号入力端子の寄生容量が増加する。また、コンパレータ間を短絡する配線が長くなるため、配線寄生容量も増加する。これらの寄生容量が増加するにつれ、バッファ回路の消費電力が増加するという欠点があった。
【０００８】
このように従来のバイナリサーチ型アナログデジタル変換器においては、ビット数を上げるためにコンパレータ数を増やすと、アナログ信号入力端子の寄生容量が大きくなり、前段に接続されたバッファ回路の消費電力が増加するという問題があった。
【０００９】
この発明は、従来よりも入力容量が小さく、バッファ回路の消費電力を削減できるバイナリサーチ型アナログデジタル変換器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様としてのアナログデジタル変換器は、入力端子と、第1コンパレータと、第1出力端子と、第2コンパレータと、第2出力端子とを備える。
【００１１】
前記入力端子は、入力信号を受ける。
【００１２】
前記第1コンパレータは、前記入力信号と第1参照信号を比較することにより、第1論理信号および制御信号を生成する。
【００１３】
前記第1出力端子は、前記第1論理信号を出力する。
【００１４】
前記第２コンパレータは、前記入力信号と、第2参照信号と、第3参照信号、前記制御信号に基づき、第2論理信号を生成する。
【００１５】
前記第２出力端子は、前記第2論理信号を出力する。
【００１６】
前記第2コンパレータは、端子と、第1トランジスタと、第1スイッチと、第2スイッチと、第2トランジスタと、第3トランジスタと、出力部とを備える。
【００１７】
前記第1トランジスタは、前記入力信号に応じた電流を生成する。
【００１８】
前記第1スイッチは、一端が前記端子に接続され、前記制御信号に応じて短絡および開放される。
【００１９】
前記第２スイッチは、一端が前記端子に接続され、前記制御信号に応じて前記短絡および開放が前記第1スイッチと逆に切り換えられる。
【００２０】
前記第２トランジスタは、一端が前記第1スイッチの他端に接続され、前記第1スイッチがオンのとき、前記第2参照信号に応じた電流を、前記端子に供給する。
【００２１】
前記第３トランジスタは、一端が前記第2スイッチの他端に接続され、前記第2スイッチがオンのとき、前記第3参照信号に応じた電流を、前記端子に供給する。
【００２２】
前記出力部は、前記第1トランジスタで生成された電流を、前記端子に供給された電流と比較することにより、前記第2論理信号を生成する。
【図面の簡単な説明】
【００２３】
【図１】第1の実施の形態に係るアナログデジタル変換回路の回路ブロック図。
【図２】第1の実施の形態に係る参照電圧発生回路の回路図。
【図３】第1の実施の形態に係るコンパレータの回路図。
【図４】第1の実施の形態に係るコンパレータの入力部の回路構成例を示す図。
【図５】第1の実施の形態に係る制御信号とコンパレータのスイッチの構成例1を示す図。
【図６】第1の実施の形態に係る制御信号とコンパレータのスイッチの構成例2を示す図。
【図７】第1の実施の形態に係る制御信号とコンパレータのスイッチの構成例3を示す図。
【図８】Nビットに対応するコンパレータの構成例を示す図。
【図９】Nビットに対応する参照電圧発生回路の構成例を示す図。
【図１０】第2の実施の形態に係るアナログデジタル変換回路のブロック図。
【図１１】第2の実施の形態に係るコンパレータの回路図。
【図１２】第2の実施の形態に係るコンパレータに含まれるスイッチの構成例を示す回路図。
【図１３】第2の実施の形態に係るクロックのタイミング図。
【図１４】第3の実施の形態に係るアナログデジタル変換器の回路ブロック図。
【図１５】第3の実施の形態に係るコンパレータの回路図。
【図１６】第3の実施の形態に係るエンコーダの回路図とコンパレータの入力信号と出力信号の関係を示した表を示す図。
【図１７】第4の実施の形態に係るアナログデジタル変換器の回路ブロック図。
【図１８】第5の実施の形態に係るアナログデジタル変換器の回路ブロック図。
【図１９】第5の実施の形態に係るコンパレータの回路図。
【図２０】第6の実施の形態に係るアナログデジタル変換器の回路ブロック図。
【図２１】第6の実施の形態に係るコンパレータの回路図。
【発明を実施するための形態】
【００２４】
以下、図面を参照しながら本発明の実施の形態について詳細に説明する。
【００２５】
＜第1の実施の形態＞
図1は、第1の実施の形態に係るバイナリサーチ型アナログデジタル変換回路の回路ブロック図を示している。
【００２６】
コンパレータ100は、入力端子11〜13、出力端子34を持つ。入力端子11にはアナログ信号Vin1が入力する。入力端子12、13には参照信号Vref1、Vref3がそれぞれ入力する。
【００２７】
コンパレータ200は、入力端子11、17と出力端子35を持つ。Vin1が入力する入力端子11は、コンパレータ100と短絡されている。入力端子17には、参照信号Vref2が入力する。
【００２８】
今、Vinの入力範囲を-Vr〜Vr(Vr>0)、Vref1=- Vr/2、Vref2=0、Vref3= Vr/2とする。参照電圧Vref1〜Vref3は、例えば図2の参照電圧発生回路により発生可能である。図2の例では、一定の抵抗値Rを持つ抵抗列によって、参照電圧Vref1〜Vref3を発生させている。
【００２９】
コンパレータ200は第1コンパレータ、コンパレータ100は第2コンパレータに対応する。また、出力端子35は第1出力端子、出力端子34は第2出力端子に対応する。
【００３０】
コンパレータ200は、Vin1>=Vref2の場合は論理値Highの電圧を、また、Vin1<Vref2の場合は論理値Lowの電圧を、出力端子35から電圧Vout2として出力する。電圧Vout2は、2ビットのうち上位ビットの情報を含む第1比較信号、およびコンパレータ100への制御信号としての機能をもつ。本実施形態では制御信号は第1の比較信号と同じ内容の信号であるが、制御信号が第1の比較信号と異なる内容の信号であってもよい。
【００３１】
図3にコンパレータ100の回路構成の一例を示す。コンパレータ100は、入力部1と、入力端子31、32と、出力端子34と、出力端子22と入力端子32の間に接続されたスイッチ42と、出力端子23と入力端子32の間に接続されたスイッチ43と、制御信号15から構成される。入力部1は、入力端子11〜13と出力端子21〜23とNMOSトランジスタ51〜53を有する。
【００３２】
スイッチ42は第1スイッチ、スイッチ43は第2スイッチに相当する。NMOSトランジスタ51は第1トランジスタ、NMOSトランジスタ52は第2トランジスタ、NMOSトランジスタ53は第3トランジスタに相当する。
【００３３】
入力端子11〜13から入力された信号電圧Vin1,Vref1,Vref3は、それぞれトランジスタ51〜53のゲート端子にあらかじめ入力されている。トランジスタ51〜53のソース端子はグランド電位に接続されているので、トランジスタ51〜53のドレイン電流Iin1、Iref1、Iref3は、ゲート電圧Vin,Vref1,Vref3の大きさに対し単調増加となる。Iin1、Iref1、Iref3は、それぞれ出力端子21〜23から出力される。
【００３４】
入力部1は、例えば、図4のように入力信号が電流であってもよい。入力端子11、12、13から入力された反転信号電流I-Iin1、I-Iref1、I-Iref3は、それぞれトランジスタ51、52、53のソース端子にあらかじめ入力されている。トランジスタ51、52、53のソース端子には、一定の電流Iを流す定電流源54〜56がそれぞれ接続されている。各ソース端子は、定電流源54〜56を介して、グランド（所定電位）に接続されている。トランジスタ51〜53のゲート端子は、一定電圧Vbに接続されている。出力端子21、22、23からは、定電流源の電流Iと反転入力信号電流I-Iin1、I-Iref1、I-Iref3の差に応じた電流Iin1、Iref1、Iref3が、それぞれ出力される。定電流源55は第1定電流源に対応し、定電流源56は第2定電流源に対応する。
【００３５】
入力端子31には、出力端子21から電流が入力する。入力端子32は、スイッチ42が短絡する場合は、出力端子22から電流を入力し、また、スイッチ43が短絡する場合は、出力端子23から電流を入力する。出力部2は、入力端子31からの電流が入力端子32からの電流より大きければ論理値Highの電圧を、小さければ論理値Lowの電圧を、出力端子34から電圧Vout1（第2比較信号）として出力する。
【００３６】
出力部2は、例えば、サイズの等しいPMOSトランジスタ61、62で構成される。PMOSトランジスタ61、62のソース端子は電源電位に接続し、ドレイン端子はそれぞれ入力端子31、32に接続し、ゲート端子とPMOSトランジスタ61のドレイン端子は短絡している。この接続により、PMOSトランジスタ62のドレイン電流は、入力端子21からの入力電流Iin1と等しくなる。Iin1が入力端子32の入力電流より大きい場合は、出力端子34の電圧Vout1は電源電圧近くなり、論理値Highを示す。入力電流Iin1が入力端子32の入力電流より小さい場合は、出力端子34の電圧Vout1がグランド電圧近くなり、論理値Lowを示す。
【００３７】
スイッチ42の一端は、端子32に接続され、スイッチ42の他端はトランジスタ52の一端に接続されている。同様にスイッチ43の一端は、端子32に接続され、スイッチ43の他端はトランジスタ53の一端に接続されている。
【００３８】
スイッチ42，43の切り替え（短絡／開放）は、制御信号15で決定される。制御信号15は、コンパレータ200の出力端子34の出力信号Vout2により定まる。今、Vout2がHighの場合は、スイッチ42が開放、スイッチ43が短絡される。Vout2がLowの場合はスイッチ42が短絡、スイッチ43が開放される。すなわち、スイッチ42はスイッチ43と短絡/開放が逆になるように切り換えられる。
【００３９】
例えば、図5のように、スイッチ42をNMOSトランジスタ71とインバータ73で構成し、スイッチ43をNMOSトランジスタ72で構成し、コンパレータ200の出力端子34の出力信号Vout2を制御信号15としてインバータ73の入力とNMOSトランジスタ72のゲート端子に入力すると、この動作が実現できる。
【００４０】
また図6のように、スイッチ42、43はそれぞれNMOSトランジスタ71、72で構成し、コンパレータ200を差動出力にし、非反転出力35のVout2をスイッチ43のゲート端子に、反転出力36のVout2bをスイッチ42のゲート端子にそれぞれ入力すると、この動作が実現できる。
【００４１】
また、図7のように、コンパレータ200の出力端子35の後段に制御信号発生回路74を追加し、Vout2、Vout2bを発生させる方法も、可能である。制御信号発生回路74の中に、スイッチ駆動バッファを含めることも出来る。バッファの追加により、NMOSトランジスタ71、72のゲート容量に起因したコンパレータ200の負荷容量増加で、コンパレータ200の動作速度が遅くなるのを、避けることが出来る。
【００４２】
本実施形態のアナログデジタル変換器は以下のように動作する。例えば、Vin1が0<=Vin1< Vr /2とする。最初に、コンパレータ200が動作する。Vin1>Vref2=0なので、出力端子35から論理値Highの電圧Vout2が出力される。このVout2が制御信号15としてコンパレータ100に入力され、スイッチ42が開放され、スイッチ43が短絡され、コンパレータ100の入力端子32には、Iref3が入力される。Vin1<Vr/2なので、Iin1<Iref3であり、コンパレータ100は、論理値Lowの電圧Vout1を出力する。結果として、Vout2を上位ビット、Vout1を下位ビットとする2bitのデジタル信号「10」が出力される。
【００４３】
同様にして、Vin1が-Vr<=Vin1<-Vr/2の場合にはデジタル信号「00」が出力される。Vin1が- Vr/2<=Vin1<0の場合にはデジタル信号「01」が出力される。Vin1がVr/2<=Vin1<=Vrの場合にはデジタル信号「11」が出力される。
【００４４】
上記の過程を経て、入力アナログ信号Vin1がデジタル信号に変換されて出力される。
【００４５】
これまで述べた説明では、ビット数が２の場合を示したが、本実施形態はビット数Nに対しても拡張可能である。この場合、図８に示す構成のバイナリサーチ型アナログデジタル変換器、および図９に示す構成の参照電圧発生回路を用いればよい。図８に示すように、ビット数が増えるほど、コンパレータの個数が１つずつ増加し、参照信号の個数も１つずつ増加する。図８の変換器の構成および動作は、これまでの説明から自明であるため、詳細な説明は省略する。
【００４６】
以上、本実施形態によれば、以下の効果を得ることができる。
【００４７】
本実施形態のバイナリサーチ型アナログデジタル変換器においては、図1のように、アナログ入力信号Vin1が入力される入力端子11に接続されたコンパレータは、2つである。一方、使用する参照電圧の数は3つなので、通常のバイナリサーチ型アナログデジタル変換器では、フラッシュ型同様、3つのコンパレータが入力端子11に接続される構成となる。このように、本提案のバイナリサーチ型アナログデジタル変換器では、入力端子11に接続するコンパレータの数が減らせる分、前段のバッファ回路の負荷容量が減少できるため、バッファ回路の消費電力を減らすことが出来る。
【００４８】
また、コンパレータ100のスイッチ42もしくはスイッチ43が選択されるとき、図2の参照電圧発生回路から入力端子12、13に入力された参照電圧Vref1、Vref3は、一定である。よって、参照電圧を調節する時間が不要（参照電圧が安定するまで時間がかかる問題は発生しない）であり、従来のバイナリサーチ型アナログデジタル変換器同様、SAR型アナログデジタル変換器に比べ高速動作が可能である。
【００４９】
＜第2の実施の形態＞
図10は、第2の実施の形態に係るバイナリサーチ型アナログデジタル変換器の回路ブロック図を示している。図1で示された第1の実施の形態と比較し、コンパレータ100と200にクロック入力端子19、18がそれぞれ追加されている。クロック入力端子19、18に入力するクロックVclk1、Vclk2に同期して、コンパレータ100と200は動作する。クロックVclk1は第2外部クロック、クロックVclk2は第1外部クロックに対応する。
【００５０】
コンパレータ200は、Vclk2がHighのとき、入力信号Vin1と参照信号Vref2の大きさを比較し、もしVin1>=Vref2ならHighを、Vin1<Vclk2ならLowを電圧Vout2として出力する。Vclk2がLowのとき、Vout2はリセットされる。
【００５１】
図11は、第2の実施の形態に係るバイナリサーチ型アナログデジタル変換器のコンパレータ100の回路図を示している。NMOSトランジスタ51〜53のソース端子とグランド電位の間にスイッチ81が追加されている。出力部2は、NMOSトランジスタ63、64とPMOSトランジスタ65、66で構成されている。PMOSトランジスタ65、66のソース端子は電源電位に接続されている。
【００５２】
NMOSトランジスタ63のゲート端子と、PMOSトランジスタ65のゲート端子と、NMOSトランジスタ64のドレイン端子と、PMOSトランジスタ66のドレイン端子は、それぞれ短絡されている。また、NMOSトランジスタ64のゲート端子とPMOSトランジスタ66のゲート端子と、NMOSトランジスタ63のドレイン端子と、PMOSトランジスタ65のドレイン端子は、それぞれ短絡されている。
【００５３】
また、NMOSトランジスタ63、64のソース端子は、入力端子31、32にそれぞれ接続されている。出力端子34は、PMOSトランジスタ66のドレイン端子と短絡されている。スイッチ82、83が、電源電位とPMOSトランジスタ65、66のドレイン端子との間に接続されている。
【００５４】
スイッチ81〜83の短絡／開放は、クロック入力端子19からの入力クロック信号Vclk1で制御される。今、Vclk1がHighになるとスイッチ81は短絡、スイッチ82、83は開放する。
また、Vclk1がLowになるとスイッチ81は開放、スイッチ82、83は短絡する。スイッチ81〜83は、例えば図12のように、スイッチ83、82をPMOSトランジスタ、スイッチ81をNMOSトランジスタで構成し、ゲート端子にVclk1を入力すれば実現できる。
【００５５】
出力部2のトランジスタ63〜66はラッチ回路を構成しており、Vclk1がHighになると、入力端子31と32からの電流の大小関係を比較し、比較結果としてVout1が、論理値HighもしくはLowの電圧になる。今、入力端子31からの電流が入力端子32からの電流より大きい場合はHigh、入力端子31からの電流が入力端子32からの電流より小さい場合はLowになるとする。
【００５６】
一方、Vclk1がLowになると、ラッチ回路はリセットされる。図12の場合、出力端子34はスイッチ83を介して電源電位と短絡され、出力電圧Vout1は前の値によらず電源電位になる。このとき、スイッチ81は開放されており、トランジスタ51〜53に電流は流れない。
【００５７】
第2の実施の形態に係るアナログデジタル変換器は以下のように動作する。図13は、クロック信号Vclk1、Vclk2のタイミングを示している。例えば、Vin1が0<Vin1<Vr/2とする。
【００５８】
まず、t1〜t2において、Vclk1、Vclk2ともにLow（オフ期間）であり、コンパレータ100、200ともにリセットされる。
【００５９】
次に、t2〜t3において、Vclk2がHighになり（オン期間が開始され）、コンパレータ200が動作を開始する。Vin1>Vref2=0なので、出力端子35から論理値Highに相当する電圧Vout2が出力される。このVout2が制御信号15として入力され、スイッチ42が開放しかつスイッチ43が短絡され、コンパレータ100の入力端子32には、Iref3が入力される。
【００６０】
続いて、t3〜t4において、Vclk1がHighになり（オン期間が開始され）、コンパレータ100が動作を開始する。Vin1<Vr/2なので、Iin1<Iref3であり、コンパレータ100は論理値Lowに相当する電圧Vout1を出力する。なお、Vclk2のオン期間は、Vclk1のオン期間より長い。Vclk1のオン期間の開始タイミングは、Vclk2のオン期間の間で、Vclk2のオン期間の開始タイミングより遅い。Vclk1のオン期間の終了タイミングは、Vclk2のオン期間の終了タイミングと同じもしくはそれより早い。
【００６１】
結果として、Vout2を上位ビット、Vout1を下位ビットとする2bitのデジタル信号「10」が出力される。
【００６２】
本実施形態のバイナリサーチ型アナログデジタル変換器においては、第1の実施の形態同様に、入力端子11に接続するコンパレータの数が減らせる分、前段に接続されるバッファ回路の負荷容量が減少できるため、バッファ回路の消費電力を減らすことが出来る。
【００６３】
また、コンパレータ100のスイッチ42もしくはスイッチ43が選択されるとき、図2の参照電圧発生回路から入力端子12、13に入力された参照電圧Vref1、Vref3は一定である。よって、参照電圧を調節する時間が不要であり、従来のバイナリサーチ型アナログデジタル変換器同様、SAR型アナログデジタル変換器に比べ高速動作が可能である。
【００６４】
＜第3の実施の形態：コンパレータのクロックが非同期動作＞
図14は、第3の実施の形態に係るバイナリサーチ型アナログデジタル変換器の回路ブロック図を示している。図10で示された第2の実施の形態と異なり、コンパレータ（第2コンパレータ）100は、クロック入力端子19をもたず、かわりに制御信号15に同期して動作する。なおコンパレータ（第1コンパレータ）200は、第2の実施の形態と同様、クロックclk2（第1外部クロック）に同期して動作する。
【００６５】
図15は、第3の実施の形態に係るバイナリサーチ型アナログデジタル変換器のコンパレータ100の回路図を示している。図11と異なり、スイッチ81〜83の短絡／開放も、制御信号15で制御される。制御信号15がLowのとき、スイッチ22、23とスイッチ81が開放し、スイッチ82、83が短絡し、コンパレータ100はリセットされる。一方、制御信号15がHighになり、コンパレータ100が比較動作を行うときは、スイッチ82、83が開放し、スイッチ81が短絡する。同時に、コンパレータ200の出力Vout2に応じて、スイッチ22、23の一方が短絡、他方が開放する。
【００６６】
この制御信号15による制御は、例えば、図16のようなエンコーダ74によって実現できる。コンパレータ200は、図12のコンパレータ100同様の出力部2とスイッチ82、83を持つとする。エンコーダ74は、コンパレータ200の後段に接続される。エンコーダ74は、NAND回路75と、インバータ76、77で構成される。
【００６７】
NAND回路75の出力74_1は、コンパレータ100のスイッチ81〜83の短絡／開放を制御する。スイッチ42、43は、図7のようにNMOSトランジスタ71、72で構成される。インバータ76、77の出力74_2、74_3は、NMOSトランジスタ71、72のゲート端子に接続され、それぞれスイッチ42、43の短絡／開放を制御する。
【００６８】
クロックVclk2がLow（オフ期間）のとき、非反転出力35の電圧Vout2と反転出力36の電圧Vout2bはリセットされ、ともにHighになる。同時に、NAND回路75の出力74_1はLowになり、コンパレータ100はリセットされる。すなわちスイッチ42，43が開放され、出力部2がリセットされるような制御信号が、コンパレータ100に供給される。
【００６９】
また、クロックVclk2がHigh（オン期間）のとき、コンパレータ200はVin1とVref2の大小関係を比較し、非反転出力35の電圧Vout2と反転出力36の電圧Vout2bのいずれか一方がHigh、他方がLowになる。これらの出力は、インバータ76、77によって反転され、スイッチ42，43を制御する。すなわち、スイッチ42，43のいずれか一方がオン、他方がオフにされ、出力部2に比較動作を行わせる制御信号が、コンパレータ100に供給される。
【００７０】
本実施形態のアナログデジタル変換器の動作は、コンパレータ100がクロック信号Vclk1ではなく、制御信号15に同期する以外は、第2の実施の形態と同じである。
【００７１】
本実施形態のバイナリサーチ型アナログデジタル変換器においては、第1の実施の形態同様に、入力端子11にコンパレータの数が減らせる分、入力端子の前段に接続されるバッファ回路の負荷容量が減少できるため、バッファ回路の消費電力を減らすことが出来る。
【００７２】
また、コンパレータ100のスイッチ42もしくはスイッチ43が選択されるとき、図2の参照電圧発生回路から入力端子12、13に入力された参照電圧Vref1、Vref3は、一定である。よって、参照電圧を調節する時間が不要であり、従来のバイナリサーチ型アナログデジタル変換器同様、SAR型アナログデジタル変換器に比べ高速動作が可能である。
【００７３】
＜第4の実施の形態＞
図17は、第4の実施の形態に係るバイナリサーチ型アナログデジタル変換器の回路ブロック図を示している。図17は、コンパレータ100の入力端子11と、コンパレータ200の入力端子16が短絡されていない点で、これまで述べた実施の形態と異なる。入力端子11への入力信号をVin1、入力端子16への入力信号をVin2とする。
【００７４】
今、Vin2はVin1をK倍(K>0)増幅した信号振幅を持ち、Vin2=K*Vin1が成り立つとする。これはVinを利得Aの増幅器を介して、Vin1として入力端子11に与え、Vinを利得B（＝K*A）の増幅器を介して、Vin2として入力端子16に与えることで可能である。
【００７５】
動作は、前述した第1の実施の形態と同じであり、まずVin2とVref2=0との大小関係によって、コンパレータ200の出力Vout2が決定される。本実施の形態の回路構成では、入力アナログ信号Vin2がK倍されることにより、信号雑音比が改善する。またコンパレータ200につながる配線の寄生容量による影響を低減し、電圧Vin2が高速に安定する利点もある。コンパレータ100ではコンパレータ200の動作後に動作するため、増幅しなくとも寄生容量による影響は少ない。上記同様にして、Vin2を第1の実施の形態と同じにしつつ、Vin1=K*Vin2、Vref3=K*Vr /2、Vref1=-K*Vr/2としても信号雑音比が改善することが可能である。
【００７６】
図17において、アナログ入力信号Vin1が入力するコンパレータは1つである。一方、通常のバイナリサーチ型アナログデジタル変換器では、アナログ入力信号Vin1と比較される可能性のある参照電圧はVref1、Vref3の2つあるため、フラッシュ型同様、アナログ入力信号Vin1が入力するコンパレータの数は2つである。よって、本提案のバイナリサーチ型アナログデジタル変換器では、コンパレータの数が減らせる分、入力信号端子の前段に接続されるバッファ回路の負荷容量が減少できるため、バッファ回路の消費電力を減らすことが出来る。
【００７７】
また、本実施形態によれば、これまで述べてきた実施形態の効果に加え、信号雑音比の改善、および動作の高速化を図ることができる。
【００７８】
＜第5の実施の形態＞
図18は、第5の実施の形態に係るバイナリサーチ型アナログデジタル変換の回路ブロック図を示している。例として、2bitの場合について記載する。
【００７９】
コンパレータ（第2コンパレータ）201は、入力端子111_1、111_2、114、115、出力端子135を持つ。入力端子111_1、111_2には、差動のアナログ信号Vin11、Vin12が入力されている。入力端子114、115には参照信号Vref3、Vref1がそれぞれ入力されている。入力端子111_1は第1入力端子、入力端子111_1は第2入力端子に相当する。出力端子135からは出力Vout2を出力する。コンパレータ201は、第2の実施の形態のコンパレータ100（図10参照）同様、クロックVclk2がHighになると比較動作を行い、Lowになるとリセット動作を行う。
【００８０】
コンパレータ（第1コンパレータ）301は、入力端子111_1、111_2、117_1、117_2、出力端子136を持つ。入力端子17_1、17_2には、参照信号Vref21、Vref22がそれぞれ入力されている。出力端子136からは、出力Vout3を出力する。第2の実施の形態のコンパレータ200（図10参照）同様、クロックVclk3がHighになると、比較動作を行い、Lowになるとリセット動作を行う。クロックVclk3とVclk2の関係は、図１３のVclk2とVclk1と同様の関係を用いることができる。コンパレータ301は、アナログ信号Vin11、Vin12の差分ΔVin1 Vin11-Vin12が、ΔVref2=Vref21- Vref22より大きいかどうかに応じて、論理信号を出力する。ΔVref2より大きいときは、highの論理信号を、ΔVref2より小さいときは、lowの論理信号を出力する。
【００８１】
参照信号Vref21、Vref22あるいはΔVref2は第1参照信号に対応し、参照信号Vref3は第2参照信号、参照信号Vref1は第3参照信号に対応する。
【００８２】
今、ΔVin1=Vin11-Vin12の入力範囲を、-2Vr〜2Vr(Vr>0)とする。ΔVin1は、2つの入力信号の差分信号に相当する。ΔVref2=Vref21- Vref22=0とする。コンパレータ301は、ΔVin1>=ΔVref2の場合は、論理値Highに相当する電圧Vout3を、また、ΔVin1<ΔVref2の場合は、論理値Lowに相当する電圧Vout3を出力する。
【００８３】
図19は、コンパレータ201の回路ブロック図を示す。コンパレータ201は、入力部3と、出力部4と、スイッチ142〜145と、スイッチ181〜183と、制御信号190と、第1合成部185と、第2合成部186とで構成される。入力部3は入力端子111_1、111_2、114、115と出力端子121〜124とNMOSトランジスタ151〜154を有する。出力部4は、入力端子131、132と出力端子135を有する。
【００８４】
スイッチ142〜145は、出力端子123と入力端子131の間、出力端子123と入力端子132の間、出力端子124と入力端子131の間、出力端子124と入力端子132の間にそれぞれ接続される。スイッチ142は第1スイッチ、スイッチ143は第2スイッチ、スイッチ144は第3スイッチ、スイッチ145は第4スイッチに対応する。
【００８５】
スイッチ142〜145は、コンパレータ301からの制御信号に応じて、短絡/開放される。スイッチ142は、スイッチ145と短絡/開放が同じになるように、切り換えられ、スイッチ143は、スイッチ144と短絡/開放が一致するように切り換えられる。すなわちスイッチ142がオンのとき、スイッチ143，144はオフであり、スイッチ145はオンである。スイッチ142がオフのとき、スイッチ143、144はオンであり、スイッチ145はオフである。
【００８６】
NMOSトランジスタ151〜154は、ゲート電圧Vin11、Vin12、Vref1、Vref3に応じたドレイン電流Iin11、Iin12、Iref1、Iref3をそれぞれ出力する。NMOSトランジスタ151は第1トランジスタ、NMOSトランジスタ152は第2トランジスタ、NMOSトランジスタ153は第3トランジスタ、NMOSトランジスタ154は第4トランジスタに対応する。
【００８７】
第1合成部185は、スイッチ142、144の他端に接続されるとともに、NMOSトランジスタ151の一端に、出力端子121を介して電気的に接続される。合成部185は、NMOSトランジスタ151によって生成された電流と、NMOSトランジスタ153およびNMOSトランジスタ154のうちの一方によって生成された電流とを合成する。具体的に、スイッチ142がオンで、スイッチ144がオフのときは、NMOSトランジスタ153によって生成された電流と合成し、スイッチ142がオフで、スイッチ144がオンのときは、NMOSトランジスタ154によって生成された電流と合成する。第1合成部185は、合成によって得た電流を、入力端子131に供給する。
【００８８】
第2合成部186は、スイッチ143、145の他端に接続されるとともに、NMOSトランジスタ152の一端に、出力端子122を介して電気的に接続される。第2合成部186は、NMOSトランジスタ152によって生成された電流と、NMOSトランジスタ153およびNMOSトランジスタ154のうちの一方によって生成された電流とを合成する。具体的に、スイッチ143がオンで、スイッチ145がオフのときは、NMOSトランジスタ153によって生成された電流と合成し、スイッチ143がオフで、スイッチ145がオンのときは、NMOSトランジスタ154によって生成された電流と合成する。第2合成部186は、合成によって得た電流を、入力端子132に供給する。
【００８９】
出力部4は、入力端子131に供給された電流を、入力端子132に供給された電流と比較することにより論理信号を生成し、出力端子135から電圧Vout2として出力する。
【００９０】
今、ΔIin1=Iin11-Iin12とする。比較動作時、NMOSトランジスタ151〜154のソース端子は、スイッチ181を介してグランド電位に接続されているので、ΔIin1の大きさは、ΔVin1の大きさに対し単調増加する。
【００９１】
Vref1、Vref3の電圧を、ΔVin1=VrのときΔIin1=Iref3-Iref1となるような電圧にすると、
・2Vr>=ΔVin1>Vrでは、ΔIin1>Iref3-Iref1、
・Vr>=ΔVin1>0では、ΔIin1<Iref3-Iref1となる。
【００９２】
また、ΔVin1は差動なので、
また、ΔVin1=-Vrのとき、ΔIin1=Iref1-Iref3とすると、
・-2Vr<=ΔVin1<-Vrでは、ΔIin1<Iref1-Iref3、
・-Vr<=ΔVin1<0では、ΔIin1>Iref1-Iref3となる。
【００９３】
理解のため数値の例を挙げると、Vrを1とし、Vref3を0．5、Vref1を−0．5とすることができる。このとき、動作の概要を説明すると、コンパレータ301ではΔVin1が0より大きいかどうかで上位ビットを0か1に判定することとなる。コンパレータ201では、コンパレータ301の比較結果に応じて、＋1および−1のうちから1つの閾値を選択し、ΔVin1が閾値より大きいかどうかを調べ、これにより下位ビットを0か1に判定することになる（具体的な動作は後述）。
【００９４】
スイッチ142〜145の短絡／開放は、制御信号190で決定される。制御信号190は、コンパレータ301の出力端子136の電圧Vout3により、定まる。Vout3=Highの場合、スイッチ142、145は開放され、スイッチ143、144は短絡される。一方、Vout2=Lowの場合、スイッチ143、144は開放され、スイッチ142、145は短絡される。
【００９５】
本実施形態のアナログデジタル変換器は、以下のように動作する。例えば、ΔVin1が-Vr<ΔVin1<0とする。最初に、コンパレータ301が動作する。ΔVin1<ΔVref2=0なので、出力端子136から論理値Lowに相当する電圧Vout3が、出力される。このVout3が制御信号190としてコンパレータ201に入力されると、スイッチ143、144は開放、スイッチ142、145を短絡となり、入力端子131にはIin11+Iref1が入力され、また、入力端子132にはIin12+Iref3が、それぞれ入力される。出力部4では、Iin11+Iref1とIin12+Iref3の大小関係が、比較される。比較の結果、ΔIin1-(Iref1-Iref3)>0となり、出力135のVout2は、Highの電圧となる。結果として、Vout3を上位ビット、Vout2を下位ビットとする2bitのデジタル信号「01」が、出力される。
【００９６】
また例えば、ΔVin1が0<ΔVin1<Vrとする。最初に、コンパレータ301が動作する。ΔVin1>ΔVref2=0なので、出力端子136から論理値Highの電圧Vout3が出力される。このVout3が制御信号190としてコンパレータ201に入力されると、スイッチ142、145は開放、スイッチ143、144が短絡となり、入力端子131にはIin11+Iref3が入力され、また、入力端子132にはIin12+Iref1がそれぞれ入力される。出力部4では、Iin11+Iref3とIin12+Iref1の大小関係が比較される。比較の結果、ΔIin1-(Iref3-Iref1)<0なので、出力135のVout2は、Lowの論理値に一致した電圧となる。結果として、Vout3を上位ビット、Vout2を下位ビットとする2bitのデジタル信号「10」が出力される。
【００９７】
同様にして、-2Vr<=ΔVin1<-Vrの場合にはデジタル信号「00」が、Vr<ΔVin<=2Vrの場合にはデジタル信号「11」がそれぞれ出力される。上記の過程を経て、入力アナログ信号ΔVin1がデジタル信号に変換されて出力される。
【００９８】
図18において、アナログ入力信号Vin11、Vin12が入力する入力端子111_1、111_2に接続されたコンパレータは2つである。一方、通常のバイナリサーチ型アナログデジタル変換器では、2bitの場合、3つのコンパレータが入力端子111_1、111_2に接続される構成となる。このように、本提案のバイナリサーチ型アナログデジタル変換器では、入力端子に接続されるコンパレータの数が減らせる分、前段に接続されるバッファ回路の負荷容量が減少できるため、バッファ回路の消費電力を減らすことが出来る。
【００９９】
また、コンパレータ201のスイッチ142、143、144、145が選択されるとき、入力端子114、115に入力された参照電圧Vref1、Vref3は一定である。よって、参照電圧を調節する時間が不要であり、従来のバイナリサーチ型アナログデジタル変換器同様、SAR型アナログデジタル変換器に比べ高速動作が可能である。
【０１００】
さらに、図18に示されるように、従来のバイナリサーチ型アナログデジタル変換器では、参照電圧Vref1やVref3がそれぞれ2つのコンパレータに入力されることとなる。一方で、本提案のバイナリサーチ型アナログデジタル変換器では、ともに1つである。参照電圧発生回路と接続されるコンパレータ201のNMOSトランジスタの数が減る。結果として、トランジスタのオーバーラップ容量を介したキックバックノイズを減らすことができ、より高分解能化が可能になる。
【０１０１】
＜第6の実施の形態＞
図20は、第6の実施の形態に係るバイナリサーチ型アナログデジタル変換の回路ブロック図を示している。第5の実施の形態では2bitの例を示したが、本実施形態は、3bitの場合を示す。
【０１０２】
コンパレータ201、301は、第5の実施の形態と同じ回路構成である。さらに、コンパレータ101が加えられている。図20に示されるように、コンパレータ101は、入力端子111_1、111_2、112〜115、出力端子134を持つ。入力端子111_1、111_2にはアナログ差動信号Vin11、Vin12が、それぞれ入力されている。入力端子112、113には参照信号Vref5、Vref4が、それぞれ入力されている。出力端子134からは出力Vout1が出力される。
【０１０３】
図21は、コンパレータ101の回路ブロック図を示す。コンパレータ101は、入力部5と、出力部6と、スイッチ242〜249と、スイッチ281〜283と、制御信号290、291で構成される。入力部5は、入力端子111_1、111_2、112〜115と出力端子221〜226とNMOSトランジスタ251〜256を有する。出力部6は、入力端子231、232と出力端子234を有する。
【０１０４】
スイッチ242〜249は、それぞれ、出力端子223と入力端子231の間、出力端子223と入力端子232の間、出力端子224と入力端子231の間、出力端子224と入力端子232の間、出力端子225と入力端子231の間、出力端子225と入力端子232の間、出力端子226と入力端子231の間、出力端子226と入力端子232の間に接続される。
【０１０５】
NMOSトランジスタ251〜256は、それぞれ、ゲート端子への入力電圧Vin11、Vin12、Vref5、Vref4、Vref1、Vref3の大きさに応じたドレイン電流Iin11、Iin12、Iref5、Iref4、Iref1、Iref3を、出力端子221〜226からそれぞれ出力する。比較動作時、NMOSトランジスタ251、252のソース端子はグランド電位に接続されているので、ΔIin1の大きさは、ΔVin1の大きさに対し単調増加する。
【０１０６】
Vref1、Vref3の電圧を、ΔVin1=VrのときΔIin1=Iref3-Iref1となるような電圧にすると、
・2Vr>=ΔVin1>Vrでは、ΔIin1>Iref3-Iref1、
・Vr>=ΔVin1>0ではΔIin1<Iref3-Iref1となる。
【０１０７】
また、ΔVin1=-Vrのとき、ΔIin1=Iref1-Iref3とすると、
・-2Vr<=ΔVin1<-Vrでは、ΔIin1<Iref1-Iref3、
・-Vr<=ΔVin1<0では、ΔIin1>Iref1-Iref3となる。
【０１０８】
Vref4、Vref5の電圧を、ΔVin1=3Vr/2のとき、ΔIin1-(Iref3-Iref1)=Iref5-Iref4となるような電圧にすると、
・2Vr>=ΔVin1>3Vr/2では、ΔIin1-(Iref3-Iref1)>Iref5-Iref4、
・3Vr/2>=ΔVin1>Vrでは、ΔIin1-(Iref3-Iref1)<Iref5-Iref4となる。
【０１０９】
また、
ΔVin1=Vr/2のとき、ΔIin1-(Iref3-Iref1)=Iref4-Iref5とすると、
・Vr<=ΔVin1<Vr/2では、ΔIin1-(Iref3-Iref1)>Iref4-Iref5、
・Vr/2<=ΔVin1<0では、ΔIin1-(Iref3-Iref1)<Iref4-Iref5となる。
【０１１０】
また同様にして、
・-Vr/2<=ΔVin1<0では、ΔIin1-(Iref1-Iref3)>Iref5-Iref4、
・-Vr<=ΔVin1<-Vr/2では、ΔIin1-(Iref1-Iref3)<Iref5 -Iref4、
・-3Vr/2<=ΔVin1<-Vrでは、ΔIin1-(Iref1-Iref3)>Iref4-Iref5、
・-2Vr<=ΔVin1<-3Vr/2では、ΔIin1-(Iref1-Iref3)<Iref4-Iref5となる。
【０１１１】
数値の例を挙げると、Vrを1とし、Vref3を0．5、Vref5を0．25、Vref21=Vref22=0、Vref4を−0．25、Vref1を−0．5とすることができる。このとき、動作の概要を説明すると、コンパレータ301ではΔVin1が0より大きいかどうかで、最上位ビットを0か1に判定することとなる。コンパレータ201では、コンパレータ301の比較結果に応じて、閾値を＋1または−1のうちから1つ選択し、ΔVin1が選択した値より大きいかどうかを調べ、これにより中位ビットを0か1に判定することになる。コンパレータ101では、コンパレータ301，201での比較結果に応じて、1．5，0．5、−0．5、−1．5のうちから1つの閾値を選択し、ΔVin1が、閾値より大きいかどうかを調べ、これにより最下位ビットを0か1に判定することになる。
【０１１２】
出力部6は、クロックVclk1がHighになると、比較動作を行い、入力端子231と232から入力した電流の大小関係を比較し、比較結果を論理値High／Lowに対応した電圧Vout1として出力する。クロックVclk1がLowになると、リセット動作を行う。
【０１１３】
制御信号290は、コンパレータ301の出力端子136の出力信号Vout3の論理値により定まり、スイッチ246〜249の短絡／開放を制御する。Vout3=Highの場合、スイッチ246、249は開放され、スイッチ247、248は短絡される。一方、Vout2=Lowの場合、スイッチ247、248は開放され、スイッチ246、249は短絡される。
【０１１４】
制御信号291は、コンパレータ201の出力端子135の出力信号Vout2の論理値により定まり、スイッチ242〜245の短絡／開放を制御する。Vout2=Highの場合、スイッチ242、245は開放され、スイッチ243、244は短絡される。一方、Vout2=Lowの場合、スイッチ242、245は開放され、スイッチ243、244は短絡される。
【０１１５】
本実施形態のアナログデジタル変換器は以下のように動作する。例えば、ΔVin1が-Vr/2<ΔVin1<0とする。最初に、コンパレータ301が動作する。ΔVin1<ΔVref2=0なので、出力端子136から論理値Lowの電圧Vout3が出力される。図21に見られるように、このVout3が制御信号290としてコンパレータ101、201の両方に入力される。コンパレータ201の出力135のVout2は、Highの電圧となる。このVout2が制御信号291としてコンパレータ101に入力されると、図19に示すように、出力端子231にはIin11+Iref5+Iref1、出力端子232にはIin12+Iref4+Iref3がそれぞれ入力される。クロック信号Vclk1がHighになると、コンパレータ101が比較動作を行う。-Vr/2<ΔVin1<0なので、比較の結果、ΔIin1-(Iref1-Iref3)-(Iref5-Iref4)>0となり、出力端子134から、論理値Highに相当する電圧Vout1が出力される。結果として、Vout3を最上位ビット、Vout1を最下位ビットとする3bitのデジタル信号「011」が出力される。
【０１１６】
図20において、アナログ入力信号Vin11、Vin12が入力する入力端子111_1、111_2に接続されたコンパレータは3つである。一方、通常のバイナリサーチ型アナログデジタル変換器では、3bitの場合、7つのコンパレータが入力端子111_1、111_2に接続される構成となる。このように、本提案のバイナリサーチ型アナログデジタル変換器では、入力端子に接続するコンパレータの数が減らせる分、入力端子の前段に接続されるバッファ回路の負荷容量が減少できるため、バッファ回路の消費電力を減らすことが出来る。
【０１１７】
また、コンパレータ101〜301が比較動作を開始するとき、参照電圧Vref1、Vref3〜Vref5は一定である。よって、参照電圧を調節する時間が不要であり、従来のバイナリサーチ型アナログデジタル変換器同様、SAR型アナログデジタル変換器に比べ高速動作が可能である。
【０１１８】
さらに、従来のバイナリサーチ型アナログデジタル変換器では、参照電圧が±3Vr/2、±Vr、±Vr/2、0の7つ必要になる。一方で、本提案のバイナリサーチ型アナログデジタル変換器では、Vref1〜Vref5の5つで良く、参照電圧発生回路や、参照電圧発生回路からコンパレータの間の配線数を減らし、回路を簡素化することが出来る。
【産業上の利用可能性】
【０１１９】
これまで述べた各実施形態のアナログデジタル変換器は  例えば、サブレンジング型アナログデジタル変換器に利用すると、入力バッファの消費電力を低減できる。
【０１２０】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図１】
0005269120.tif 000002
【図２】
0005269120.tif 000003
【図３】
0005269120.tif 000004
【図４】
0005269120.tif 000005
【図５】
0005269120.tif 000006
【図６】
0005269120.tif 000007
【図７】
0005269120.tif 000008
【図８】
0005269120.tif 000009
【図９】
0005269120.tif 000010
【図１０】
0005269120.tif 000011
【図１１】
0005269120.tif 000012
【図１２】
0005269120.tif 000013
【図１３】
0005269120.tif 000014
【図１４】
0005269120.tif 000015
【図１５】
0005269120.tif 000016
【図１６】
0005269120.tif 000017
【図１７】
0005269120.tif 000018
【図１８】
0005269120.tif 000019
【図１９】
0005269120.tif 000020
【図２０】
0005269120.tif 000021
【図２１】
0005269120.tif 000022