(57)【特許請求の範囲】
【請求項１】
入れ子状のトランスインピーダンス増幅器（ＴＩＡ）回路であって、
第１の入力及び第１の出力を有する０次のＴＩＡと、
第１の演算増幅器（オペアンプ）であり、
前記０次のＴＩＡの前記第１の出力に直接接続する第２の入力、
該第１のオペアンプの前記第２の入力によって駆動される第１のトランジスタ、
第１のバイアス電圧によって駆動され、且つ、前記第１のトランジスタに直列接続する第２のトランジスタ、及び
前記第１のトランジスタと前記第２のトランジスタの間のノードにある第２の出力、
を有する、該第１のオペアンプと、
を備え、
前記０次のＴＩＡが、
第３の入力及び第３の出力を有する第２のオペアンプと、
第４の入力及び第４の出力を有する第３のオペアンプであり、該第４の入力が前記第３の出力に接続されている、該第３のオペアンプと、
前記第４の出力に接続する第１端、及び、前記第４の入力に接続する第２端を有する第１の抵抗と、
を有し、
該入れ子状のＴＩＡ回路は、
前記第１のオペアンプの前記第２の出力に接続する第１端、及び、（ｉ）前記０次のＴＩＡの前記第１の入力と（ｉｉ）前記第２のオペアンプの前記第３の入力に接続する第２端を有する第２の抵抗と、
第１の電圧を前記０次のＴＩＡに与える第１の電源入力と、
第２の電圧を受ける第２の電源入力と、
前記０次のＴＩＡに与えられる前記第１の電圧と前記第２の電圧とに基づいて第３の電圧を生成する電荷ポンプモジュールと、
を更に備え、
前記第３の電圧が、前記第１のオペアンプの電源入力に与えられる、
入れ子状のＴＩＡ回路。
【請求項２】
前記第２のトランジスタに接続する第１の電流源と、
前記第１のトランジスタに接続する第２の電流源と、
を更に備える、請求項１記載の入れ子状のＴＩＡ回路。
【請求項３】
前記第１のオペアンプの利得が、前記０次のＴＩＡの利得より大きく、前記第１のオペアンプの帯域幅が、前記０次のＴＩＡの帯域幅より小さい、請求項１記載の入れ子状のＴＩＡ回路。
【請求項４】
前記０次のＴＩＡが、第５の入力及び第５の出力を有する０次の差動モードＴＩＡであり、
前記第１のオペアンプが、差動モードオペアンプであり、
前記０次のＴＩＡの前記第５の出力に接続する第６の入力、
該第１のオペアンプの前記第６の入力によって駆動される第３のトランジスタ、
前記第１のバイアス電圧によって駆動され、且つ、前記第３のトランジスタに接続する第４のトランジスタ、
前記第２のトランジスタに接続する第１の電流源、
前記第４のトランジスタに接続する第２の電流源、及び
前記第３のトランジスタと前記第４のトランジスタの間の接続部にある第６の出力、
を有する、
請求項１記載の入れ子状のＴＩＡ回路。
【請求項５】
前記第１のトランジスタ及び前記第３のトランジスタに接続する第３の電流源を更に備える、請求項４に記載の入れ子状のＴＩＡ回路。
【請求項６】
前記第２のオペアンプは、複数の入力及び複数の出力を有する第２の差動モードオペアンプを含み、
前記第３のオペアンプは、複数の入力及び複数の出力を有する第３の差動モードオペアンプであって、該第３の差動モードオペアンプの前記複数の入力がそれぞれ、前記第２の差動モードオペアンプの前記複数の出力のうち対応の出力に接続している、該第３の差動モードオペアンプを含み、
第１端及び第２端を有する複数の抵抗を更に備え、
該複数の抵抗の前記第１端が前記第３の差動モードオペアンプの前記複数の入力に接続しており、該複数の抵抗の前記第２端が前記第３の差動モードオペアンプの前記複数の出力に接続している、
請求項４に記載の入れ子状のＴＩＡ回路。
【請求項７】
前記第１のオペアンプの前記第６の出力に接続する第１端、及び、（ｉ）前記０次のＴＩＡの前記第５の入力と（ｉｉ）前記第２のオペアンプの入力に接続する第２端を有する第３の抵抗を更に備える、請求項４に記載の入れ子状のＴＩＡ回路。
【請求項８】
前記第３のオペアンプの前記第４の入力が、前記第２のオペアンプの前記第３の出力に直接接続されている、請求項１に記載の入れ子状のＴＩＡ回路。
【請求項９】
前記０次のＴＩＡは、第５の入力及び第５の出力を有する０次の差動モードＴＩＡであり、
前記第１のオペアンプは、差動モードオペアンプであり、第６の入力及び第６の出力を有し、
前記第２のオペアンプは、第７の入力及び第７の出力を更に有し、
前記第３のオペアンプは、第８の入力及び第８の出力を更に有し、
該０次のＴＩＡは、
前記第３のオペアンプの第８の入力と第８の出力の間に接続された第３の抵抗、並びに、
前記第１のオペアンプの第６の出力に接続される第１端、及び、（ｉ）前記第２のオペアンプの前記第７の入力と（ｉｉ）前記０次のＴＩＡの前記第５の入力に接続する第２端を有する第４の抵抗
を更に含む、請求項１に記載の入れ子状のＴＩＡ回路。
【請求項１０】
前記第１のオペアンプは、
該第１のオペアンプの前記第６の入力によって駆動される第３のトランジスタ、及び、
第１のバイアス電圧によって駆動され、前記第３のトランジスタに直列接続された第４のトランジスタ、
を更に有し、
前記第１のオペアンプの前記第６の出力は、前記第３のトランジスタと前記第４のトランジスタの間のノードに設けられている、
請求項９に記載の入れ子状のＴＩＡ回路。
【請求項１１】
前記第１のオペアンプは、
前記第１のトランジスタと前記第２のトランジスタの間に接続されており、第２のバイアス電圧によって駆動される第５のトランジスタ、及び、
前記第３のトランジスタと前記第４のトランジスタの間に接続されており、前記第２のバイアス電圧によって駆動される第６のトランジスタ
を更に含む、請求項１０に記載の入れ子状のＴＩＡ回路。
【請求項１２】
前記第１のオペアンプは、
該第１のオペアンプの前記第２の入力によって駆動される第７のトランジスタ、
前記第７のトランジスタとグランド基準電位の間に接続された第８のトランジスタ、及び、
第２のバイアス電圧によって駆動され、前記第７のトランジスタと前記第８のトランジスタの間に接続された第９のトランジスタ
を更に含む、請求項１０に記載の入れ子状のＴＩＡ回路。
【請求項１３】
前記第４のトランジスタと前記グランド基準電位との間に接続された第１０のトランジスタを更に備え、
前記第８のトランジスタの制御端子が、（ｉ）前記第９のトランジスタの出力と前記第１０のトランジスタの制御端子に接続されている、
請求項１２記載の入れ子状のＴＩＡ回路。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[0001]本出願は、２００６年６月２９日に出願された米国特許仮出願第６０／８１７，２６８号、２００６年５月８日に出願された米国特許仮出願第６０／７９８，４８０号、２００６年５月８日に出願された米国特許仮出願第６０／７９８，５６７号、２００６年１月１８日に出願された米国特許仮出願第６０／７５９，８９９号の利益を主張するものであり、２００３年６月１１日に出願された米国特許出願第１０／４５９，７３１号の一部継続出願である。米国特許出願第１０／４５９，７３１号は、２００４年７月１３日に発行された米国特許であって２００１年３月１３日に出願された米国特許仮出願６０／２７５，１０９号の利益を主張する米国特許第６，７６２，６４４号の一部継続出願である。上述の出願を、それらの全体を参照することによって本明細書に援用する。
【技術分野】
【０００２】
[0002]本発明は、トランスインピーダンス増幅器に関するものであり、より詳細には、増加した利得帯域幅積を有する入れ子状の（ネステッド）トランスインピーダンス増幅器に関するものである。
【背景技術】
【０００３】
[0003]トランスインピーダンス増幅器（ＴＩＡ）は、公知のタイプの電子回路である。ここで図１を参照する。ＴＩＡ１００は、利得パラメータ（−ｇｍ）を有する演算増幅器（オペアンプ）１０５を備えている。演算増幅器１０５は、抵抗（Ｒｆ）１１０に並列に接続されている。ＴＩＡ１００の入力は、電流（Δｉ）１１５である。ＴＩＡ１００の出力は、電圧（Δｖｏ）１２０である。
【０００４】
[0004]次に図２を参照する。この図では、ＴＩＡ１００のオペアンプ１０５が、電流源２０５と利得−ｇｍを有するトランジスタ２１０とで置き換えられている。図１及び図２におけるＴＩＡ１００は、相互コンダクタンス増幅器としばしば呼ばれるものである。これは、ＴＩＡ１００が、入力電流Δｉを出力電流Δｖｏに変換するからである。
【０００５】
[0005]次に図３を参照する。ＴＩＡ３００は、入力電圧（Δｖｉ）３０５を出力電圧（Δｖｏ）３１０に変換するものである。ＴＩＡ３００はまた、トランジスタ３２０に接続された抵抗３１５を備えている。ＴＩＡ３００は、通常、比較的低い帯域幅を必要とする用途に使用される。
【０００６】
[0006]次に図４を参照する。ＴＩＡ４００は、入力電圧（Δｖｉ）４０５を出力電圧（Δｖｏ）４１０に変換するものである。ＴＩＡ４００は、第２のオペアンプ４１５を備えており、このオペアンプ４１５は、抵抗（Ｒｆ）４２０及びオペアンプ４２５の並列結合体に対して直列に接続されている。ＴＩＡ４００は、通常、ＴＩＡ３００より大きい帯域幅を要件とする用途に使用される。
【０００７】
[0007]通常、ＴＩＡの帯域幅は、オペアンプに使用されるトランジスタの閾値周波数ｆＴのある割合に制限される。ガリウム砒素（ＧａＡｓ）トランジスタのようなバイポーラ接合トランジスタ（ＢＪＴ）の場合には、ＴＩＡの帯域幅はｆＴの１０％〜２０％に略等しい。金属酸化物半導体（ＭＯＳ）トランジスタの場合には、ＴＩＡの帯域幅は、通常、ｆＴの数パーセント（即ち、約２〜６％）である。
【０００８】
[0008]次に図５を参照する。ＴＩＡ５００は、オペアンプ５０２及び５０４の各々の二つの入力を用い、差動的に動作するよう構成されることがある。一方の入力５０５は、標準構成のＴＩＡにおけるグランド又は仮想接地と同様に、基準として作用する。入力電圧Δｖｉ及び出力電圧Δｖｏは、基準入力５０５と第２の入力５１０の間の電圧差として計測される。フィードバック抵抗５１４及び５１６は、オペアンプ５０４の入力と出力との間に接続されている。
【０００９】
[0009]次に図６を参照する。比較的大きい帯域幅の要件を有するＴＩＡの用途の一つは、光センサへの用途である。光センサ回路６００は、オペアンプ１０５とＴＩＡ１００の抵抗１１０とを備えており、これらはフォトダイオード６０５に接続されている。フォトダイオード６０５の出力は、ＴＩＡ１００への入力として作用する電流Ｉｐｈｏｔｏ６１０である。
【００１０】
[0010]大きい帯域幅及び高利得の両者を要求する用途が増えてきている。例として、光ファイバ受信器のような光センサや、高速ハードディスクドライブ用のプリアンプライタ（preamplifier writer）がある。
【発明の概要】
【００１１】
[0011]入れ子状の（ネステッド）トランスインピーダンス増幅器（ＴＩＡ）回路が、入力及び出力を有する０次のＴＩＡと、第１の演算増幅器（オペアンプ）と、を備える。オペアンプは、０次のＴＩＡの出力に接続する入力と、上記入力によって駆動される第１のトランジスタと、第１のバイアス電圧によって駆動されるものであって第１のトランジスタに接続する第２のトランジスタと、第２のトランジスタに接続する第１の電流源と、第１のトランジスタと第２のトランジスタの間のノードにある出力と、を有する。
【００１２】
[0012]他の特徴においては、第２の電流源が、第１のトランジスタに接続する。オペアンプの利得は、０次のＴＩＡの利得より大きい。オペアンプの帯域幅は、０次のＴＩＡの帯域幅より小さい。
【００１３】
[0013]他の特徴では、０次のＴＩＡは、第１の入力及び第１の出力を有する第１のオペアンプと、第２の入力及び第２の出力を有する第２のオペアンプと、を備える。第２の入力は、第１の出力に接続する。抵抗が、第２の出力に接続する一の端部と、第２の入力に接続する第２の端部を有する。
【００１４】
[0014]また、入れ子状の差動モードトランスインピーダンス増幅器（ＴＩＡ）回路が、第１及び第２の入力、並びに第１の出力及び第２の出力を有する０次の差動モードＴＩＡと、第１の差動モード演算増幅器（オペアンプ）と、を備える。オペアンプは、０次の差動モードＴＩＡの出力のうち対応の出力にそれぞれ接続する複数の入力と、第１の入力によって駆動される第１のトランジスタと、第２の入力によって駆動される第２のトランジスタと、第１のバイアスによって駆動されるものであり第１のトランジスタに接続する第３のトランジスタと、第１のバイアス電圧によって駆動されるものであり第２のトランジスタに接続する第４のトランジスタと、第３のトランジスタに接続する第１の電流源と、第４のトランジスタに接続する第２の電流源と、第１のトランジスタと第３のトランジスタの間の接続部にある第１の出力及び第２のトランジスタと第４のトランジスタの間の接続部にある第２の出力と、を有する。
【００１５】
[0015]他の特徴では、入れ子状の差動モードＴＩＡ回路は、第１のトランジスタと第２のトランジスタに接続する第３の電流源を備える。第１の差動モードオペアンプの利得は、０次の差動モードＴＩＡの利得より大きい。第１の差動モードオペアンプの帯域幅は、０次の差動モードＴＩＡの帯域幅より小さい。
【００１６】
[0016]他の特徴では、０次の差動モードＴＩＡは、入力及び出力を有する第２の差動モードオペアンプと、入力及び出力を有する第３の差動モードオペアンプを備える。第３の差動モードオペアンプの入力はそれぞれ、第２の差動モードオペアンプの出力のうち対応の出力に接続する。抵抗が第１の端部及び第２の端部を有している。第１及び第２の端部は、第３の差動モードオペアンプの入力及び出力にそれぞれ接続する。
【００１７】
[0017]また、入れ子状の差動モードトランスインピーダンス増幅器（ＴＩＡ）回路が、第１及び第２の入力、並びに第１及び第２の出力を有する０次の差動モードＴＩＡと、第１及び第２の入力、並びに第１及び第２の出力を有する差動モードのプッシュプルオペアンプと、を備える。第１及び第２の入力はそれぞれ、０次の差動モードＴＩＡの第１及び第２の出力のうち対応の出力に接続する。
【００１８】
[0018]他の特徴では、差動モードのプッシュプルオペアンプの利得は、０次の差動モードＴＩＡの利得より大きく、差動モードのプッシュプルオペアンプの帯域幅は、０次の差動モードＴＩＡの帯域幅より小さい。
【００１９】
[0019]他の特徴では、０次の差動モードＴＩＡは、入力及び出力を有する第２の差動モードオペアンプと、入力及び出力を有する第３の差動モードオペアンプと、を備える。第３の差動モードオペアンプの入力はそれぞれ、第２の差動モードオペアンプの出力のうち対応の出力に接続する。抵抗が第１の端部及び第２の端部を有する。第１の端部及び第２の端部は、第３の差動モードオペアンプの入力及び出力にそれぞれ接続する。
【００２０】
[0020]また、入れ子状のトランスインピーダンス増幅器（ＴＩＡ）回路が、入力及び出力を有する０次のＴＩＡと、出力及び０次のＴＩＡの出力に接続する入力を有する第１の演算増幅器（オペアンプ）と、０次のＴＩＡに第１の電圧を印加するための第１の電源入力と、第２の電圧を受けるための第２の電源入力と、を備える。電荷ポンプモジュールが、第１の電圧及び第２の電圧に基づく第３の電圧を生成する。第３の電圧は、上記オペアンプに印加される。
【００２１】
[0021]他の特徴では、０次のＴＩＡは、第１の入力及び第１の出力を有する第１のオペアンプと、第２の入力及び第２の出力を有する第２のオペアンプと、を備える。第２の入力は、第１の出力に接続する。抵抗が、第２の出力に接続する一の端部と、第２の入力に接続する第２の端部とを有する。
【００２２】
[0022]他の特徴では、電圧レギュレータ（調整器）が、第２の電圧を制御する。発光ダイオードが、オペアンプの出力に接続する。第１の電圧は、第２の電圧より大きい。第３の電圧は、第１の電圧と第２の電圧の和に略等しい。第１の電圧は、別の場合には、アナログ回路に印加され、第２の電圧は、別の場合には、デジタル回路に印加される。第１の電圧は、約２．５Ｖと３．３Ｖの間の電圧である。第２の電圧は、１．２Ｖである。
【００２３】
[0023]また、差動トランスインピーダンス増幅器が、第１の反転入力、第１の非反転入力、第１の反転出力、及び第１の非反転出力を有する第１の演算増幅器と、第２の反転入力、第２の非反転入力、第２の反転出力、及び第２の非反転出力を有する第２の演算増幅器であって、第２の反転出力が第１の非反転入力に接続しており、第２の非反転出力が第１の反転入力に接続している当該第２の演算増幅器と、第１の非反転入力及び第１の反転出力に接続する第１のフィードバック素子と、第１の反転入力及び第１の非反転出力に接続する第２のフィードバック素子と、第２の反転入力及び第１の反転出力に接続する第３のフィードバック素子と、第１の非反転入力及び第１の非反転出力に接続する第４のフィードバック素子と、を備える。
【００２４】
[0024]他の特徴では、第３及び第４のフィードバック素子はそれぞれ、第１及び第２の抵抗を備える。第３及び第４のフィードバック素子はそれぞれ、第１及び第２のキャパシタンスを備える。第１及び第２のフィードバック素子はそれぞれ、第１及び第２の抵抗を、備える。第１及び第２のフィードバック素子はそれぞれ、第１及び第２のキャパシタンスを備える。第１及び第２のフィードバック素子の各々は、第１の抵抗を、キャパシタンスと並列に設けられているインダクタンス及び第２の抵抗と直列に、備える。このキャパシタンスは、可変キャパシタンスを含む。第１及び第２のフィードバック素子の各々は、抵抗を、キャパシタンスと並列に備えている。このキャパシタンスは、可変キャパシタンスである。
【００２５】
[0025]他の特徴では、第１及び第２のフィードバック素子の各々は、第１の抵抗を、インダクタンスと直列に備えており、第１の抵抗及びインダクタンスが、キャパシタンス及び第２の抵抗と並列に設けられている。このキャパシタンスは、可変キャパシタンスを含む。第１及び第２の演算増幅器は、相互コンダクタンス増幅器である。
【００２６】
[0026]他の特徴では、積分器が、上記の差動トランスインピーダンス増幅器を備える。
【００２７】
[0027]また、単一の入れ子状のトランスインピーダンス増幅器回路が、第３の反転入力、第３の非反転入力、第３の反転出力、及び第３の非反転出力を有する第３の演算増幅器と、上記の差動トランスインピーダンス増幅器回路と、を備える。第２の反転入力は、第３の非反転出力に接続し、第２の非反転入力は、第３の反転出力に接続する。
【００２８】
[0028]二重の入れ子状の差動トランスインピーダンス増幅器回路は、単一の入れ子状のトランスインピーダンス回路と、第４の反転入力、第４の非反転入力、第４の反転出力、及び第４の非反転出力を有する第４の演算増幅器と、を備える。第４の反転出力は、第３の非反転出力に接続し、第４の非反転出力は、第３の反転入力に接続する。
【００２９】
[0029]他の特徴では、第５のフィードバック素子が、第４の反転出力及び第１の反転出力に接続する。第６のフィードバック素子が、第４の非反転出力及び第１の非反転出力に接続する。第５及び第６のフィードバック素子はそれぞれ、第１及び第２の抵抗を備える。第５及び第６のフィードバック素子は、第１及び第２のキャパシタンスを備える。
【００３０】
[0030]また、シグマデルタ（Sigm-Delta）・アナログ−デジタル変換器が、上記の差動トランスインピーダンス増幅器を備える。シグマデルタ・アナログ−デジタル変換器は、入力信号を受ける一方の入力を有する差動増幅器モジュールと、差動増幅器モジュールの出力に接続する積分器モジュールと、積分器モジュールの出力を受ける比較器モジュールと、比較器モジュールの出力及び差動増幅器モジュールの他方の入力に接続するデジタル−アナログ変換器と、を備える。
【００３１】
[0031]他の特徴では、フィルタ及びデシメーション（間引き）モジュールが、比較器モジュールの出力を受ける。差動増幅器モジュール、積分器モジュール、及び比較器モジュールのうちの少なくとも一つは、上記の差動トランスインピーダンス増幅器を含む。
【００３２】
[0032]また、差動トランスインピーダンス増幅器回路が、第１の反転入力、第１の非反転入力、第１の反転出力、及び第１の非反転出力を有する増幅用の第１の増幅手段と、第２の反転入力、第２の非反転入力、第２の反転出力、及び第２の非反転出力を有する増幅用の第２の増幅手段であって、第２の反転出力が第１の非反転入力に接続し、第２の非反転出力が第１の反転入力に接続する当該第２の増幅手段と、第１の非反転入力及び第１の反転出力に接続しフィードバックを提供する第１のフィードバック手段と、第１の反転入力及び第１の非反転出力に接続しフィードバックを提供する第２のフィードバック手段と、第２の反転入力及び第１の反転出力に接続しフィードバックを提供する第３のフィードバック手段と、第１の非反転入力及び第１の非反転出力に接続しフィードバックを提供する第４のフィードバック手段と、を備える。
【００３３】
[0033]他の特徴では、第３及び第４のフィードバック手段は、抵抗を提供する第１及び第２の抵抗手段を、それぞれ備えている。第３及び第４のフィードバック手段は、キャパシタンスを提供する第１及び第２のキャパシタンスを、それぞれ備えている。第１及び第２のフィードバック手段は、抵抗を提供する第１及び第２の抵抗手段を、それぞれ備えている。第１及び第２のフィードバック手段は、キャパシタンスを提供する第１及び第２のキャパシタンスを、それぞれ備える。第１及び第２のフィードバック手段の各々は、抵抗を提供する第１の抵抗手段を、インダクタンスを提供するインダクタンス手段及び抵抗を提供する第２の抵抗手段と直列に備えており、当該インダクタンス手段及び第２の抵抗手段が、キャパシタンスを提供するキャパシタンス手段と並列に設けられている。キャパシタンス手段は、可変キャパシタンスを提供する。第１及び第２のフィードバック手段の各々は、抵抗を提供する抵抗手段を、キャパシタンスを提供するキャパシタンス手段と並列に備える。キャパシタンス手段は、可変キャパシタンスを提供する。第１及び第２のフィードバック手段の各々は、抵抗を提供する第１の抵抗手段を、インダクタンスを提供するインダクタンス手段と直列に備え、第１の抵抗手段及びインダクタンス手段が、キャパシタンスを提供するキャパシタンス手段及び抵抗を提供する第２の抵抗手段と並列に設けられている。キャパシタンス手段は、可変キャパシタンスを提供する。第１及び第２の増幅手段は、相互コンダクタンス増幅器を含む。
【００３４】
[0034]また、単一の入れ子状のトランスインピーダンス増幅器回路が、第３の反転入力、第３の非反転入力、第３の反転出力、及び第３の非反転出力を有する増幅用の第３の増幅手段と、上記の差動トランスインピーダンス増幅器回路と、を備える。第２の反転入力は、第３の非反転出力に接続し、第２の非反転入力は、第３の反転出力に接続する。
【００３５】
[0035]また、二重の入れ子状の差動トランスインピーダンス増幅器回路が、単一の入れ子状のトランスインピーダンス増幅器回路と、第４の反転入力、第４の非反転入力、第４の反転出力、及び第４の非反転出力を有する増幅用の第４の増幅手段と、を備える。第４の反転出力は、第３の非反転出力に接続し、第４の非反転出力は、第３の反転入力に接続する。
【００３６】
[0036]他の特徴では、フィードバックを提供する第５のフィードバック手段が、第４の反転出力及び第１の反転出力と接続する。フィードバックを提供する第６のフィードバック手段が、第４の非反転出力及び第１の非反転出力と接続する。第５及び第６のフィードバック手段は、抵抗を提供する第１及び第２の抵抗手段を、それぞれ備える。
【００３７】
[0037]また、シグマデルタ・アナログ−デジタル変換器が、上記の差動トランスインピーダンス増幅器を備える。シグマデルタ・アナログ−デジタル変換器は、入力信号を受信する一方の入力を有する増幅用の差動増幅器手段と、差動増幅器手段の出力に接続する積分用の積分器手段と、積分器手段の出力を受ける比較用の比較器手段と、比較器手段の出力及び差動増幅器手段の他方の入力に接続する変換用のデジタル−アナログ変換器手段と、を備える。
【００３８】
[0038]他の特徴では、フィルタリング及び間引き用のフィルタ及び間引き手段が、比較器手段の出力を受ける。差動増幅器手段、積分器手段、及び比較器手段のうち少なくとも一つは、上記の差動トランスインピーダンス増幅器を含む。
【００３９】
[0039]また、差動トランスインピーダンス増幅器回路が、第１の反転入力、第１の非反転入力、第１の反転出力、及び第１の非反転出力を有する第１の演算増幅器と、第２の反転入力、第２の非反転入力、第２の反転出力、及び第２の非反転出力を有する第２の演算増幅器であって、第２の反転出力が第１の非反転入力に接続し、第２の非反転出力が第１の反転入力に接続する当該第２の演算増幅器と、第３の反転入力、第３の非反転入力、第３の反転出力、及び第３の非反転出力を有する第３の演算増幅器であって、第２の反転入力が第３の非反転出力に接続し、第２の非反転入力が第３の反転出力に接続する当該第３の演算増幅器と、第４の反転入力、第４の非反転入力、第４の反転出力、及び第４の非反転出力を有する第４の演算増幅器であって、第４の反転出力が第３の非反転出力に接続し、第４の非反転出力が第３の反転入力に接続する当該第４の演算増幅器と、第２の非反転入力及び第２の反転出力に接続する第１のフィードバック素子と、第２の反転入力及び第２の非反転出力に接続する第２のフィードバック素子と、第３の非反転入力及び第１の反転出力に接続する第３のフィードバック素子と、第３の反転入力及び第１の非反転出力に接続する第４のフィードバック素子と、第４の反転入力及び第１の反転出力に接続する第５のフィードバック素子と、第４の非反転出力及び第１の非反転出力に接続する第６のフィードバック素子と、を備える。
【００４０】
[0040]他の特徴では、第１及び第２のフィードバック素子は、第１及び第２の抵抗を、それぞれ備える。第３及び第４のフィードバック素子は、第１及び第２の抵抗を、それぞれ備える。第５及び第６のフィードバック素子は、第１及び第２の抵抗を、それぞれ備える。
【００４１】
[0041]また、シグマデルタ・アナログ−デジタル変換器が、上記の差動トランスインピーダンス増幅器を備えている。シグマデルタ・アナログ−デジタル変換器は、入力信号を受ける一方の入力を有する差動増幅器モジュールと、差動増幅器モジュールの出力に接続する積分器モジュールと、積分器モジュールの出力を受ける比較器モジュールと、比較器モジュールの出力及び差動増幅器モジュールの他方の入力に接続するデジタル−アナログ変換器と、を備える。
【００４２】
[0042]他の特徴では、フィルタ及び間引きモジュールが、比較器モジュールの出力を受ける。差動増幅器モジュール、積分器モジュール、及び比較器モジュールのうち少なくとも一つは、上記の差動トランスインピーダンス増幅器を含む。
【００４３】
[0043]また、差動トランスインピーダンス増幅器回路は、第１の反転入力、第１の非反転入力、第１の反転出力、及び第１の非反転出力を有する増幅用の第１の増幅手段と、第２の反転入力、第２の非反転入力、第２の反転出力、及び第２の非反転出力を有する増幅用の第２の増幅手段であって、第２の反転出力が第１の非反転入力に接続し、第２の非反転出力が第１の反転入力に接続する当該第２の増幅手段と、第３の反転入力、第３の非反転入力、第３の反転出力、及び第３の非反転出力を有する増幅用の第３の増幅手段であって、第２の反転入力が第３の非反転出力に接続し、第２の非反転入力が第３の反転出力に接続する当該第３の増幅手段と、第４の反転入力、第４の非反転入力、第４の反転出力、及び第４の非反転出力を有する増幅用の第４の増幅手段であって、第４の反転出力が第３の非反転出力に接続し、第４の非反転出力が第３の反転入力に接続する当該第４の増幅手段と、フィードバックを提供する第１のフィードバック手段であって、第２の非反転入力及び第２の反転出力に接続する当該第１のフィードバック手段と、フィードバックを提供する第２のフィードバック手段であって、第２の反転入力及び第２の非反転出力に接続する当該第２のフィードバック手段と、フィードバックを提供する第３のフィードバック手段であって、第３の非反転入力及び第１の反転出力に接続する当該第３のフィードバック手段と、フィードバックを提供する第４のフィードバック手段であって、第３の反転入力及び第１の非反転出力に接続する当該第４のフィードバック手段と、フィードバックを提供する第５のフィードバック手段であって、第４の反転入力及び第１の反転出力に接続する当該第５のフィードバック手段と、フィードバックを提供する第６のフィードバック手段であって、第４の非反転出力及び第１の非反転出力に接続する当該第６のフィードバック手段と、を備える。
【００４４】
[0044]他の特徴では、第１及び第２のフィードバック手段は、抵抗を提供する第１及び第２の抵抗手段を、それぞれ備えている。第３及び第４のフィードバック手段は、抵抗を提供する第１及び第２の抵抗手段を、それぞれ備えている。第５及び第６のフィードバック手段は、抵抗を提供する第１及び第２の抵抗手段を、それぞれ備える。
【００４５】
[0045]また、シグマデルタ・アナログ−デジタル変換器が、上記の差動トランスインピーダンス増幅器を備えている。シグマデルタ・アナログ−デジタル変換器は、入力信号を受ける一方の入力を有する増幅用の差動増幅器手段と、差動増幅器手段の出力に接続する積分用の積分器手段と、積分器手段の出力を受ける比較用の比較器手段と、比較器手段の出力及び差動増幅器手段の他方の入力に接続する変換用のデジタル−アナログ変換器手段と、を備える。
【００４６】
[0046]他の特徴では、フィルタリング及び間引き用のフィルタ及び間引き手段が、比較器手段の出力を受ける。差動増幅器手段、積分器手段、及び比較器手段のうち少なくとも一つが、上記の差動トランスインピーダンス増幅器を含む。
【００４７】
[0047]また、トランスインピーダンス増幅器が、入力及び出力を有する第１の演算増幅器を備える。第２の演算増幅器が、入力と、第１の演算増幅器の入力に接続する出力と、を備える。第１のフィードバック素子が、第１の演算増幅器の入力に接続する一端と、第１の演算増幅器の出力に接続する他端と、を有し、当該第１のフィードバック素子は、第１のキャパシタンスを備える。第２のフィードバック素子が、第１の演算増幅器の入力、及び第１の演算増幅器の出力に接続する他端に接続する。
【００４８】
[0048]他の特徴では、第２のフィードバック素子が、第１の抵抗を備える。第１のキャパシタンスは、可変キャパシタンスを含む。第１のフィードバック素子は、第１の抵抗を第１のキャパシタンスと並列に備える。第２のフィードバック素子は、第１の抵抗を第１のインダクタンスと直列に備える。第１のキャパシタンスは、可変キャパシタンスを含む。第１の抵抗は、第１及び第２のフィードバック素子の他端に接続する一端と、第２の演算増幅器の出力に接続する他端と、を有する。第１のフィードバック素子は、更に、第１の抵抗を第１のキャパシタンスと直列に備えており、第２のフィードバック素子は、第１のインダクタンスを第２の抵抗と並列に第１のインダクタンスを備える。差動増幅器は、上記のトランスインピーダンス増幅器を備える。
【００４９】
[0049]また、シグマデルタ・アナログ−デジタル変換器が、差動トランスインピーダンス増幅器を備えている。シグマデルタ・アナログ−デジタル変換器は、入力信号を受ける一方の入力を有する差動増幅器モジュールと、差動増幅器モジュールの出力に接続する積分器モジュールと、積分器モジュールの出力を受ける比較器モジュールと、比較器モジュールの出力及び差動増幅器モジュールの他方の入力に接続するデジタル−アナログ変換器と、を備えている。
【００５０】
[0050]他の特徴では、フィルタ及び間引きモジュールが、比較器モジュールの出力を受ける。差動増幅器モジュール、積分器モジュール、及び比較器モジュールのうち少なくとも一つが、上記の差動トランスインピーダンス増幅器を含む。
【００５１】
[0051]また、トランスインピーダンス増幅器が、入力及び出力を有する増幅用の第１の増幅手段を備えている。増幅用の第２の増幅手段は、入力、及び第１の増幅手段の入力に接続する出力を有する。フィードバックを提供する第１のフィードバック手段が、第１の増幅手段の入力に接続する一端と、第１の増幅手段の出力に接続する他端とを有する。第１のフィードバック手段は、キャパシタンスを提供する第１のキャパシタンス手段を備える。フィードバックを提供する第２のフィードバック手段が、第１の増幅手段の入力に接続する一端と、第１の増幅手段の出力に接続する他端と、を備える。
【００５２】
[0052]他の特徴では、第２のフィードバック手段は、抵抗を提供する第１の抵抗手段を備える。第１のキャパシタンス手段は、可変キャパシタンスを提供する可変キャパシタンス手段を備える。第１のフィードバック手段は、抵抗を提供する第１の抵抗手段を、第１のキャパシタンス手段と並列に備える。第２のフィードバック手段は、抵抗を提供する第１の抵抗手段を、インダクタンスを提供する第１のインダクタンス手段と直列に備える。第１のキャパシタンス手段は、可変キャパシタンスを提供する可変キャパシタンス手段を備える。抵抗を提供する第１の抵抗手段は、第１及び第２のフィードバック手段の他端に接続する一端と、第２の増幅手段の出力に接続する他端と、を有する。第１のフィードバック手段は、更に、抵抗を提供する第１の抵抗手段を第１のキャパシタンス手段と直列に備えており、第２のフィードバック手段は、インダクタンスを提供する第１のインダクタンス手段を、抵抗を提供する第２の抵抗手段と並列に備える。差動トランスインピーダンス増幅器が、上記のトランスインピーダンス増幅器を備える。
【００５３】
[0053]また、シグマデルタ・アナログ−デジタル変換器が、上記の差動トランスインピーダンス増幅器を備えている。シグマデルタ・アナログ−デジタル変換器は、入力信号を受ける一方の入力を有する増幅用の差動増幅器手段と、差動増幅器手段の出力に接続する積分用の積分器手段と、積分器手段の出力を受ける比較用の比較器手段と、比較器手段の出力及び差動増幅器手段の他方の入力に接続する変換用のデジタル−アナログ変換器手段と、を備えている。
【００５４】
[0054]他の特徴では、フィルタリング及び間引き用のフィルタ及び間引き手段が、比較器手段の出力を受ける。差動増幅器手段、積分器手段、及び比較器手段のうち少なくとも一つは、上記の差動トランスインピーダンス増幅器を含む。
【００５５】
[0055]本発明の応用の更なる範囲は、以下に提供する詳細な説明から明らかとなろう。詳細な説明及び個別の実施例は、本発明の好適な実施の形態を示すが、例示を目的とするものであり、本発明の範囲を制限することを意図するものではないことを理解すべきである。
【００５６】
[0056]本発明は、詳細な説明及び添付の図面から、より完全に理解されよう。
【図面の簡単な説明】
【００５７】
【図１】従来技術に係る電流−電圧ＴＩＡ用の基本回路アーキテクチャである。
【図２】従来技術に係る電流−電圧ＴＩＡ用の基本回路アーキテクチャである。
【図３】従来技術に係る電圧−電圧ＴＩＡ用の基本回路アーキテクチャである。
【図４】従来技術に係る電圧−電圧ＴＩＡ用の基本回路アーキテクチャである。
【図５】従来技術に係る差動構成のＴＩＡ用の基本回路アーキテクチャである。
【図６】従来技術に係り、ＴＩＡに結合されたフォトダイオードを含む光センサを示す図である。
【図７】本発明に係る１次の入れ子状のＴＩＡである。
【図８】本発明に係る２次の入れ子状のＴＩＡである。
【図９】本発明に係るｎ次の入れ子状のＴＩＡである。
【図１０】本発明に係る差動構成での１次の入れ子状のＴＩＡである。
【図１１】本発明に係る差動構成でのｎ次の入れ子状のＴＩＡである。
【図１２】ＴＩＡの例示の利得帯域幅特性のグラフである。
【図１３】１次の入れ子状のＴＩＡの例示の利得帯域幅特性のグラフである。
【図１４】２次の入れ子状のＴＩＡの例示の利得帯域幅特性のグラフである。
【図１５】本発明に係り、入力寄生キャパシタンスを容量的に打ち消す１次の入れ子状のＴＩＡである。
【図１６】本発明に係り、入力寄生キャパシタンスを容量的に打ち消す２次の入れ子状のＴＩＡである。
【図１７】本発明に係り、入力寄生キャパシタンスを容量的に打ち消すｎ次の入れ子状のＴＩＡである。
【図１８】本発明に係り、入力寄生キャパシタンスを容量的に打ち消す差動構成での１次の入れ子状のＴＩＡである。
【図１９】本発明に係り、入力寄生キャパシタンスを容量的に打ち消す差動構成での２次の入れ子状のＴＩＡである。
【図２０】追加のフィードバック抵抗を有する図７の１次の入れ子状のＴＩＡを示す図である。
【図２１】追加のフィードバック抵抗を有する図８の２次の入れ子状のＴＩＡを示す図である。
【図２２】追加のフィードバック抵抗を有する図１５の１次の入れ子状のＴＩＡを示す図である。
【図２３】追加の入力キャパシタンス、フィードバックキャパシタンス、及びフィードバック抵抗を有する図７の１次の入れ子状のＴＩＡを示す図である。
【図２４】追加の入力キャパシタンス、フィードバックキャパシタンス、及びフィードバック抵抗を有する図１０の１次の差動モードのＴＩＡを示す図である。
【図２５】本発明に係る入れ子状のＴＩＡを有するプリアンプを含む例示のディスクドライブシステムを示す図である。
【図２６】第１の構成のオペアンプを含む図７の１次の入れ子状のＴＩＡを示す図である。
【図２７】第１の構成の差動オペアンプを含む図１０の差動の１次の入れ子状のＴＩＡを示す図である。
【図２８】第２の構成のオペアンプを含む図２６の１次の入れ子状のＴＩＡを示す図である。
【図２９】第２の構成の差動オペアンプを含む図２７の差動の１次の入れ子状のＴＩＡを示す図である。
【図３０】プッシュプル構成において差動オペアンプを含む図１０の差動の１次の入れ子状のＴＩＡを示す図である。
【図３１】入れ子状のＴＩＡの第１及び第２のステージの利得カーブの群を示す図である。
【図３２】入れ子状のＴＩＡの第１及び第２のステージの利得カーブの群を示す図である。
【図３３】入れ子状のＴＩＡの第１及び第２のステージの利得カーブの群を示す図である。
【図３４】入れ子状のＴＩＡ用の電源の機能ブロック図である。
【図３５】図３４の電源を使用する例示のＬＥＤドライブ回路を示す図である。
【図３６】本開示の一側面に係る差動の単一の入れ子状のトランスインピーダンス増幅器を簡略図である。
【図３７】本開示の第２の実施の形態に係る差動の二重の入れ子状のトランスインピーダンス増幅器の簡略図である。
【図３８】本開示の第３の実施の形態に係る差動の入れ子状の増幅器の簡略図である。
【図３９Ａ】フィードバックループに補償キャパシタを有する差動且つシングルエンドのトランスインピーダンス増幅器の概略図である。
【図３９Ｂ】フィードバックループに補償キャパシタを有する差動且つシングルエンドのトランスインピーダンス増幅器の概略図である。
【図４０Ａ】ＬＣタンク回路を有する差動且つシングルエンドの入れ子状のトランスインピーダンス増幅器の概略図である。
【図４０Ｂ】ＬＣタンク回路を有する差動且つシングルエンドの入れ子状のトランスインピーダンス増幅器の概略図である。
【図４１Ａ】本開示に係り、ＬＣタンク回路及び抵抗をフィードバックループに有する差動且つシングルエンドのトランスインピーダンス増幅器の概略図である。
【図４１Ｂ】本開示に係り、ＬＣタンク回路及び抵抗をフィードバックループに有する差動且つシングルエンドのトランスインピーダンス増幅器の概略図である。
【図４２】ＬＣタンク回路を有するトランスインピーダンス増幅器の代替の実施の形態の概略図である。
【図４３Ａ】ハードディスクドライブの機能ブロック図である。
【図４３Ｂ】デジタル多用途ディスク（ＤＶＤ）の機能ブロック図である。
【図４３Ｃ】高精細テレビの機能ブロック図である。
【図４３Ｄ】車両制御システムの機能ブロック図である。
【図４３Ｅ】携帯電話の機能ブロック図である。
【図４３Ｆ】セットトップボックスの機能ブロック図である。
【図４３Ｇ】メディアプレーヤの機能ブロック図である。
【図４４】デルタシグマ・アナログ−デジタル変換器（ＡＤＣ）の機能ブロック図である。
【発明を実施するための形態】
【００５８】
[0103]以下の好適な実施の形態の説明は、本質的には単なる例示であり、本発明、その応用、又はその使用を制限することを意図するものではない。
【００５９】
[0104]本発明は、ＴＩＡの利得帯域幅積を増加することに対する必要性に対処するものである。利得帯域幅積の向上は、ＴＩＡを他のＴＩＡ内において入れ子にすることによって達成可能である。即ち、フィードバック抵抗、キャパシタ、及び／又はオペアンプのような追加の回路素子を、ＴＩＡの入力側及び／又は出力側に追加する。図１５〜図１７では、入力寄生キャパシタンスを容量的に打ち消す構成を提供する。図２０〜図２４では、追加のフィードバック抵抗を提供する。図２３及び図２４では、入力及び／又はフィードバックキャパシタンスを提供する。
【００６０】
[0105]ここで、図７、図８、及び図９を参照する。「入れ子状の（nested）」ＴＩＡは、オペアンプ、フィードバック抵抗、及び／又はキャパシタを０次のＴＩＡに追加することによって構成される。図１０及び図１１では、入れ子状のＴＩＡはまた、差動モードで動作するように構成される。
【００６１】
[0106]図７を再び参照する。この図は、１次の入れ子状のＴＩＡ７００を示している。図４からの参照符号を図７においても使用して、同様の要素を特定する。ＴＩＡ７００は、従来のＴＩＡ７０５（本明細書では、「０次」のＴＩＡとも呼ぶ）、オペアンプ７１０、及び、フィードバック抵抗７１５を備えている。フィードバック抵抗７１５は、標準の固定値の抵抗であってもよく、非線形の可変抵抗であってもよく、又は、ＭＯＳ抵抗であってもよい。キャパシタ７２０は、ＴＩＡ７００の入力とグランド（又は仮想接地）の間に接続されている。
【００６２】
[0107]ＴＩＡをこのように入れ子にすることによって、利得帯域幅積の向上を実現することができる。例えば、ＭＯＳトランジスタを使用する１次の入れ子状のＴＩＡ７００は、閾値周波数ｆＴの１０％〜２０％の帯域幅を実現し得る。この範囲は、対応の０次のＴＩＡの帯域幅より約５〜１０倍大きいものである。
【００６３】
[0108]次に図１２及び図１３を参照する。これらの図におけるグラフは、０次のＴＩＡ及び１次の入れ子状のＴＩＡの特性利得帯域幅カーブを示している。通常、高い利得は小さい帯域幅に対応し、低い利得は大きい帯域幅に対応する。利得Ａは、出力電圧Δｖｏを入力電圧Δｖｉで割った値として定義され、通常は、数百又は数千のオーダの値である（即ち、約１０２〜１０３）。０．１３μｍのＣＭＯＳプロセスに対する閾値周波数（ｆＴ）の値の通常の範囲は、３０ＧＨｚ〜４０ＧＨｚである。
【００６４】
[0109]図１２に、三つの例示の特性カーブを示す。高い利得値は、約１ＧＨｚの帯域幅をもたらす。中程度の利得値は、帯域幅を２ＨＧｚに増加する。他の値の利得及び帯域幅もあり得る。例えば、ＴＩＡが、図１２に示す最大値より高い特性利得値を有し、１ＧＨｚより小さい帯域幅を有することもある。また、ＴＩＡが、図１２に示す最小の利得値より低い特性利得値を有し、２ＧＨｚより大きな帯域幅を有することがある。理解できるように、帯域幅は、利得の逆関数として変化する。この関数は、「拡散」と呼ばれることがある。この拡散は、ＭＯＳトランジスタを使用するＴＩＡの場合に、バイポーラ接合トランジスタ（ＢＪＴ）を使用するＴＩＡの場合より大きい。したがって、ＴＩＡの帯域幅の性能を向上することに対する必要性は、ＢＪＴトランジスタよりＭＯＳトランジスタの場合に顕著である。
【００６５】
[0110]図１２に示す例示の帯域幅の値は、帯域幅の上限及び下限を定義するものではない。多くの実際の応用においては、１ＧＨｚ又は２ＧＨｚのオーダの帯域幅は非常に小さいものである。ＯＣ１９２光ファイバ受信器といった多くの応用は、１０ＧＨｚのオーダの帯域幅を必要とする。高速ハードディスクドライブ用のプリアンプもまた、通常は、数ＧＨｚのオーダの帯域幅を必要とする。ここで、図１３を参照する。１次の入れ子状のＴＩＡは、典型的な利得値で、約１０ＧＨｚの帯域幅を有することがある。
【００６６】
[0111]次に図８を参照する。２次の入れ子状のＴＩＡ８００が、１次の入れ子状のＴＩＡ７００を基に構築されている。図４及び図７からの参照符号を図８においても使用し、同様の要素を特定する。２次の入れ子状のＴＩＡ８００は、オペアンプ８０５を、１次の入れ子状のＴＩＡ７００の入力に備えており、オペアンプ８１０を１次の入れ子状のＴＩＡ７００の出力に備えている。追加のフィードバック抵抗８１５がまた、オペアンプ８０５の入力とオペアンプ８１０の出力の間に追加されている。２次の入れ子状のＴＩＡ８００を用いて生成される例示の利得帯域幅カーブを図１４に示す。典型的な利得値の場合、約２０ＧＨｚの帯域幅を達成し得る。
【００６７】
[0112]次に図９を参照する。より高次の入れ子状のＴＩＡは、追加のオペアンプ及びフィードバック抵抗を追加することによって構築し得る。図４、図７、及び図８からの参照符号を、図９においても使用して、同様の要素を特定する。例えば、３次の入れ子状のＴＩＡ９００は、オペアンプ９０５及び９１０と、フィードバック抵抗９１５を備えている。利得又は帯域幅の何れか、若しくはそれらの両者の値を、本発明の技術を繰り返すことによって、より高くすることが可能である。しかしながら、本回路の効率は、追加の入れ子の段が増すに連れて、寄生ノイズ及び増加する電力損失のために、低下する。一般的には、１次の入れ子状のＴＩＡ、又は２次の入れ子状のＴＩＡが、通常、十分な性能を提供するであろう。
【００６８】
[0113]次に図１０を参照する。この図は、差動モードの１次の入れ子状のＴＩＡ１０００を示している。図５からの参照符号を図１０においても使用して同様の要素を特定している。オペアンプ１００２が、オペアンプ５０４の出力に接続されている。フィードバック抵抗１００６及び１００８が、差動モードのＴＩＡ５００の入力及びオペアンプ１００２の出力に接続されている。このＴＩＡの利得帯域幅積は向上されている。
【００６９】
[0114]次に図１１を参照する。差動モードのｎ次の入れ子状のＴＩＡ１１００が、図９のｎ次の入れ子状のＴＩＡと同様の態様で構築されている。図５及び図１０からの参照符号を図１１においても使用して同様の要素を特定している。追加のオペアンプ１１０４及び１１０８とフィードバック抵抗１１１２及び１１１４が、同様の態様で接続されている。差動モードのＴＩＡの利得帯域幅特性は、図１２〜図１４に示す利得帯域幅特性と実質的に同様である。
【００７０】
[0115]入れ子状のＴＩＡに使用されるオペアンプは、ガリウム砒素（ＧａＡｓ）トランジスタといったバイポーラ接合トランジスタ（ＢＪＴ）、若しくは、ＣＭＯＳ又はＢＩＣＭＯＳトランジスタといった金属酸化物半導体（ＭＯＳ）トランジスタの何れであってもよい。本発明の好適な実施の形態は、製造の容易さ、及び優れた電力消費特性のために、ＭＯＳトランジスタを使用する。
【００７１】
[0116]次に図１５を参照する。この図は、１次の入れ子状のＴＩＡ７００を示すものであり、当該ＴＩＡ７００は、追加のフィードバックキャパシタンスＣ１を有しており、このキャパシタンスＣ１は、オペアンプ４１５の入力における入力キャパシタンスＣＰ１の影響を実質的に打ち消す。フィードバックキャパシタンスＣ１は、オペアンプ４１５の入力に接続する第１の端部と、オペアンプ４２５の出力に接続する第２の端部を有している。
【００７２】
[0117]次に図１６を参照する。この図は、追加のフィードバックキャパシタンスＣ１及びＣ２を有する図８の２次の入れ子状のＴＩＡ８００を示しており、これらキャパシタンスはそれぞれ、オペアンプ４１５及び８０５の入力における入力キャパシタンスＣＰ１及びＣＰ２の影響を、実質的に打ち消す。フィードバックキャパシタンスＣ１は、オペアンプ４１５の入力に接続する第１の端部と、オペアンプ４２５の出力に接続する第２の端部を有している。フィードバックキャパシタンスＣ２は、オペアンプ８０５の入力に接続する第１の端部と、オペアンプ７１０の出力に接続する第２の端部を有している。
【００７３】
[0118]次に図１７を参照する。この図は、追加のフィードバックキャパシタンスＣ１、Ｃ２、．．．、ＣＮを有する図９のｎ次の入れ子状のＴＩＡを示しており、これらキャパシタンスはそれぞれ、オペアンプ４１５、８０５及び９０５の入力における入力キャパシタンスＣＰ１、ＣＰ２、．．．、ＣＰＮの影響を実質的に打ち消す。フィードバックキャパシタンスＣ１は、オペアンプ４１５の入力に接続する第１の端部と、オペアンプ４２５の出力に接続する第２の端部と、を有している。フィードバックキャパシタンスＣ２は、オペアンプ８０５の入力に接続する第１の端部と、オペアンプ７１０の出力に接続する第２の端部と、を有している。フィードバックキャパシタンスＣＮは、オペアンプ９０５の入力に接続する第１の端部と、オペアンプ８１０の出力に接続する第２の端部と、を有している。
【００７４】
[0119]次に図１８を参照する。この図は、追加のフィードバックキャパシタＣ１Ａ及びＣ１Ｂを有する１次の入れ子状の差動モードＴＩＡ１００を示しており、これらキャパシタは、差動モードオペアンプ５０２の入力における入力寄生キャパシタンスＣＰ１及びＣＰ２の影響を実質的に打ち消す。フィードバックキャパシタンスＣ１Ａは、差動モードオペアンプ５０２の入力に接続する第１の端部と、差動モードオペアンプ５０４の出力に接続する第２の端部と、を有している。図１９では、追加のキャパシタンスＣ２Ａ及びＣ２Ｂが、２次の差動モードＴＩＡに、同様の態様で追加されており、寄生キャパシタンスＣＰ２Ａ及びＣＰ２Ｂを相殺している。より高次の回路は、同様の手法を使用する。
【００７５】
[0120]図２０を再び参照する。この図は、図７の１次の入れ子状のＴＩＡを追加のフィードバック抵抗２０１０付きで示している。フィードバック抵抗２０１０は、オペアンプ７１０の入力に接続する第１の端部を有している。抵抗２０１０の第２の端部は、オペアンプ７１０の出力に接続している。
【００７６】
[0121]次に図２１を参照する。この図は、図８の２次の入れ子状のＴＩＡを追加のフィードバック抵抗２１１０付きで示している。フィードバック抵抗２１１０は、オペアンプ８１０の入力に接続する第１の端部を有している。抵抗２１１０の第２の端部は、オペアンプ８１０の出力に接続している。
【００７７】
[0122]次に図２２を参照する。この図は、図１５の１次の入れ子状のＴＩＡを、追加のフィードバック抵抗２２１０付きで示している。フィードバック抵抗２２１０は、オペアンプ７１０の入力に接続する第１の端部を有している。抵抗２２１０の第２の端部は、オペアンプ７１０の出力に接続している。
【００７８】
[0123]次に図２３を参照する。この図は、図７の１次の入れ子状のＴＩＡを、入力キャパシタンスＣＩＮ、フィードバックキャパシタンスＣＦＢ、及びフィードバック抵抗２３１０付きで示している。入力キャパシタンスＣＩＮは、入れ子状のＴＩＡ７００への入力信号を受ける第１の端部と、オペアンプ４１５の入力に接続する第２の端部と、を有している。フィードバックキャパシタンスＣＦＢは、オペアンプ４１５の入力に接続する第１の端部と、抵抗７１５の一端に接続する第２の端部と、を有している。
【００７９】
[0124]追加のフィードバック抵抗、入力キャパシタンス、及び／又はフィードバックキャパシタンスを、差動モードの入れ子状のＴＩＡに追加することも可能である。ここで、図２４を参照する。この図は、図１０の１次の差動モードの入れ子状のＴＩＡを、第１の入力キャパシタンスＣＩＮ１、第２の入力キャパシタンスＣＩＮ２、第１のフィードバックキャパシタンスＣＦＢ１、第２のフィードバックキャパシタンスＣＦＢ２、並びにフィードバック抵抗２４１０及び２４１２付きで示している。入力キャパシタンスＣＩＮ１及びＣＩＮ２は、入れ子状の差動モードＴＩＡへの入力信号を受ける第１の端部と、オペアンプ５０２の入力に接続する第２の端部と、を有している。フィードバックキャパシタンスＣＦＢ１及びＣＦＢ２はそれぞれ、オペアンプ５０２の入力に接続する第１の端部と、抵抗１００６及び１００８の第１の端部に接続する第２の端部と、を有している。第１のフィードバック抵抗２４１０及び第２のフィードバック抵抗２４１２は、入力に接続された第１の端部と、差動モードオペアンプ１００２の出力に接続された第２の端部と、を有している。
【００８０】
[0125]理解可能なように、フィードバックキャパシタンス（図１５〜図１９）、フィードバック抵抗（図２０〜図２４）、並びに、入力及びフィードバックキャパシタンス（図２３及び図２４）を、任意の組合せで、第１、第２、．．．、第ｎ次の入れ子状のＴＩＡ、及び／又は差動モードＴＩＡにおいて、使用することが可能である。
【００８１】
[0126]次に図２５を参照する。この図は、例示のディスクドライブシステム２５００を示しており、当該システム２５００は、ディスクドライブ２５１４に書き込むディスクドライブ書き込み回路２５１０を含んでいる。ディスクドライブ読み取り回路２５１６は、プリアンプ回路２５１８を含んでおり、当該回路２５１８は、２５２０で特定されており上述したように実装される入れ子状のＴＩＡ又は入れ子状の差動モードＴＩＡを有している。
【００８２】
[0127]次に図２６を参照する。この図は、図７の一次の入れ子状のＴＩＡ７００を示しており、当該ＴＩＡ７００は、オペアンプ７１０の第１の実装形態を含んでいる。オペアンプ７１０は、第１のトランジスタ２６００を、第２のトランジスタ２６０２と直列に備えている。第１のトランジスタ２６００のゲートは、０次のＴＩＡ７０５の出力によって駆動される。第２のトランジスタ２６０２のゲートは、バイアス電圧ＶＢによって駆動される。ＴＩＡ７００の信号出力は、第１のトランジスタ２６００のソースを第２のトランジスタ２６０２のドレインに接続するノードで取られている。第１の電流源２６０４は、第２のトランジスタ２６０２のソースから電流を引き込む。オペアンプ７１０は、ドレイン電源電圧Ｖｄｄ２によって電源供給される。電源供給の選択肢を、以下により詳細に説明する。
【００８３】
[0128]次に、図２７を参照する。この図は、図１０の差動モードの１次の入れ子状のＴＩＡ１０００を示しており、当該ＴＩＡ１０００は、オペアンプ１００２の第１の実装形態を含んでいる。オペアンプ１００２は、第２のトランジスタ２７０２に接続する第１のトランジスタ２７００を備えている。第１のトランジスタ２７００のゲートは、差動の０次のＴＩＡ５００の出力によって駆動される。第２のトランジスタ２７０２のゲートは、バイアス電圧ＶＢによって駆動される。ＴＩＡ１００の第１の信号出力は、第１のトランジスタ２６００のソースを第２のトランジスタ２７０２のドレインに接続するノードで取られている。第１の電流源２７０４は、第２のトランジスタ２７０２のソースからの電流を引き込む。
【００８４】
[0129]第３のトランジスタ２７０６は、第４のトランジスタ２７０８に接続している。第３のトランジスタ２７０６のゲートは、差動の０次のＴＩＡ５００の出力によって駆動でされる。第４のトランジスタ２７０８のゲートは、ＶＢによって駆動される。ＴＩＡ１０００の第２の信号出力は、第３のトランジスタ２７０６のソースを第４のトランジスタ２７０８のドレインに接続するノードで取られている。第２の電流源２７１０は、第２のトランジスタ２７０２のソースからの電流を引き込む。オペアンプ１００２は、ドレイン電源電圧Ｖｄｄ２によって電源供給される。電源供給の選択肢を、以下により詳細に説明する。差動信号出力は、第１及び第２の信号出力にわたり、第１のトランジスタ２７００及び第３のトランジスタ２７０６のそれぞれのソースで取られる。
【００８５】
[0130]次に図２８を参照する。この図は、図２６の１次の入れ子状のＴＩＡ７００を、示しており、当該ＴＩＡ７００は、オペアンプ７１０の第２の実装形態を含んでいる。第２の実装形態は、第２の電流源２６１０を有しており、当該第２の電流源２６１０は、第１のトランジスタ２６００のドレインに電流を提供している。第２の電流源２６１０は、Ｖｄｄ２から電流を引き込む。
【００８６】
[0131]次に図２９を参照する。この図は、図２７の差動モードの１次の入れ子状のＴＩＡ１０００を示しており、当該ＴＩＡ１０００は、オペアンプ１００２の第２の実装形態を含んでいる。第２の実装形態は、第３の電流源２７１２を含むものであり、当該第３の電流源２７１２は、第１のトランジスタ２７００及び第３のトランジスタ２７０６のドレインに電流を提供するものである。第３の電流源２７１２は、Ｖｄｄ２から電流を引き込む。
【００８７】
[0132]次に図３０を参照する。この図は、図１０の差動モードの１次の入れ子状のＴＩＡ１０００を示しており、当該ＴＩＡ１０００はオペアンプ１００２の第３の実装形態を含んでいる。オペアンプ１００２は、プッシュプル構成を、図示のように含んでいる。オペアンプ１００２は、正のバイアス電圧ＶＢＰ及び負のバイアス電圧ＶＢＮを受ける。差動出力信号は、ノードＶｏｕｔ＋及びＶｏｕｔ−にわたって取られる。
【００８８】
[0133]次に図３１〜図３３を参照する。これらの図は、利得カーブの群を示している。これら利得カーブは、上述した種々の１次の入れ子状のＴＩＡの典型的な利得パターンを示している。各グラフの対数縦軸は、利得Ａ＝Ｖｏｕｔ／Ｖｉｎを示している。各グラフの対数横軸は、信号周波数を示している。図３１のグラフは、種々のオペアンプの利得カーブ３１００を示している。オペアンプは、０次のＴＩＡより低い利得且つ大きい帯域幅を提供する。このオペアンプの利得は、２０ｄＢ／ｄｅｃａｄｅの速度で低下する。
【００８９】
[0134]図３２のグラフは、種々のＴＩＡの利得カーブ３２００の群を示している。最小の帯域幅をもつ利得カーブ３２００は、０次のＴＩＡに対応している。より大きな大域幅をもつ複数の利得カーブ３２００は、入れ子の数が増加されたＴＩＡに対応している。ＴＩＡは、一般に、オペアンプに比べて、高い利得と中程度の帯域幅を、提供する。０次のＴＩＡの利得は、２０ｄＢ／ｄｅｃａｄｅの速度で低下する。
【００９０】
[0135]図３３のグラフは、種々の１次の入れ子状のＴＩＡの利得カーブ３３００の群を示している。利得は、低い周波数で比較的に平坦である。周波数が増加するにつれて、利得が、図３１に示すようにオペアンプの利得の影響により、２０ｄＢ／ｄｅｃａｄｅの速度で低下する。周波数が増加し続けるにつれて、利得は、オペアンプと選択された０次のＴＩＡの組み合わせの影響により、４０ｄＢ／ｄｅｃａｄｅの速度で低下する。
【００９１】
[0136]次に、図３４を参照する。この図は、１次の入れ子状のＴＩＡ用の電源構成の機能ブロック図を示している。この電源構成は、外部接続を二つの電圧及びグランドに提供するにもかかわらず、ＴＩＡチップに三つの固有の電圧レベルを提供する。図３４は、図７の１次の入れ子状のＴＩＡ７００に接続された電源を示しているが、当者業には、この電源が他のシングルエンドのＴＩＡ及び差動の１次の入れ子状のＴＩＡに使用され得ることが理解される。アナログ電源Ｖｄｄａは、外部接続の一方に結合されており、０次のＴＩＡに電力を供給する。幾つかの実施形態では、Ｖｄｄａは、約２．５Ｖと３．３Ｖの間の電圧である。
【００９２】
[0137]アナログ電源Ｖｄｄａはまた、電力を電荷ポンプモジュール３４００に提供する。電荷ポンプモジュール３４００はまた、電力をデジタル電源Ｖｄｄｄからも受ける。Ｖｄｄｄは、外部接続の他方に対応している。電荷ポンプモジュール３４００は、１次の入れ子状のＴＩＡと同じチップ上に形成することが可能である。幾つかの実施の形態では、Ｖｄｄｄは、約１．２Ｖである。幾つかの実施の形態では、Ｖｄｄｄは、電圧調整器モジュール３４０２によって、電荷ポンプモジュール３４００に印加する前に、調整することが可能である。電荷ポンプモジュール３４００は、第２のデジタル電圧Ｖｄｄ２を生成するものであり、当該Ｖｄｄ２は、Ｖｄｄａ＋Ｖｄｄｄに略等しい。従って、Ｖｄｄ２＞Ｖｄｄａである。当業者には、Ｖｄｄ２が、電荷ポンプモジュール３４００に固有の損失及び／又は非効率性に起因して、Ｖｄｄａ＋Ｖｄｄｄと正確には等しくないことが、理解されよう。
【００９３】
[0138]次に図３５を参照する。この図は、図３５の電源の応用を示している。Ｖｄｄａは電池３５００によって提供される。電池３５００は、約２．７Ｖと約４．２Ｖの間の電圧を有するリチウムイオン電池であることができる。発光ダイオード（ＬＥＤ）が、オペアンプ７１０の出力に接続している。幾つかの実施の形態では、ＬＥＤは、約３．５Ｖのターンオン電圧ＶＤを有する。電荷ポンプ回路３４００は、電池３５００からのＶｄｄａにＶｄｄｄを加えて、ＬＥＤ３５０２を駆動するための十分な電圧を生成する。Ｖｄｄｄは、一般には、約１．２Ｖの電圧を提供するだけであるので、ＬＥＤ３５０２への電力供給に単独で使用することはできない。電荷ポンプモジュール３４００は、Ｖｄｄａからの追加の電圧を提供して、３．５ＶのＶＤを超える約３．７Ｖ〜４．２Ｖの電圧をＬＥＤに供給する。３．７Ｖ〜４．２Ｖの範囲は、電荷ポンプ回路における損失及び／又は非効率性を考慮したものであり、従って、正確にはＶｄｄａ＋Ｖｄｄｄと等しくない。
【００９４】
[0139]本開示はまた、ＴＩＡの利得帯域幅積を向上する必要性に対処するものである。利得帯域幅積の向上は、他のＴＩＡの内部にＴＩＡを入れ子に設けることによって達成し得る。即ち、フィードバック抵抗、キャパシタンス、及び／又はオペアンプのような追加の回路素子が、ＴＩＡの入力側及び／又はＴＩＡの出力側に追加される。
【００９５】
[0140]次に図３６を参照する。この図は、内側のＴＩＡ３６０２を有する入れ子状のトランスインピーダンス増幅器（ＴＩＡ）回路３６００を示している。トランスインピーダンス増幅器３６０２は、第１の演算増幅器３６０４及び第２の演算増幅器３６０６を有している。この図及び後述の図に示す各演算増幅器は、「ｏ」シンボルがないことによって特定される非反転入力及び非反転出力を有しており、「ｏ」シンボルによって特定される反転入力及び反転出力を有している。トランスインピーダンス増幅器３６０２はまた、非反転入力及び反転出力に接続する第１のフィードバック抵抗３６０８と、反転入力及び非反転出力に接続する第２の抵抗３６１０を有している。
【００９６】
[0141]入れ子状のトランスインピーダンス増幅器３６００はまた、反転入力、反転出力、非反転入力、及び非反転出力を有する第３の演算増幅器３６１２を備えている。演算増幅器３６１２は、増幅器３６０６の非反転入力に接続する反転出力を有しており、増幅器３６０６の反転入力に接続する非反転出力を有している。
【００９７】
[0142]フィードバック抵抗３６１４は、増幅器３６１２の非反転出力、及び増幅器３６０４の反転出力に接続している。増幅器３６１２の反転出力は、増幅器３６０４の非反転出力に接続している。即ち、抵抗３６１４は、増幅器３６０６の反転入力に接続し、一方、抵抗３６１６は、増幅器３６０６の非反転入力に接続している。
【００９８】
[0143]次に図３７を参照する。この図は、二重の入れ子状のトランスインピーダンス増幅器３７００を示している。二重の入れ子状のトランスインピーダンス増幅器は、トランスインピーダンス増幅器３６０２と、図３６の入れ子状のトランスインピーダンス増幅器構造３６００と、を備えている。したがって、これらの共通の回路部品を更には説明しない。この実施の形態では、反転及び非反転それぞれの入力及び出力を有する別の増幅器３７０２が、示されている。この実施の形態では、増幅器３７０２の反転出力は、増幅器３６１２の非反転入力に接続している。増幅器３７０２の非反転出力は、増幅器３６１２の反転入力に接続している。フィードバック抵抗３７０４は、増幅器３７０２の反転出力と増幅器３６１２の非反転入力の共通ノードに接続している。抵抗３７０４はまた、増幅器３６０４の反転出力に接続している。第２のフィードバック抵抗３７０５は、増幅器３７０２の非反転出力と増幅器３６１２の反転入力の間の共通ノード、及び増幅器３６０４の非反転出力に接続している。
【００９９】
[0144]図３６及び図３７に示した差動の構造及びフィードバックの構造を提供することによって、より少ない反転（inversion）を所与のレベルの入れ子用に示した。これによって、潜在的により高い周波数での動作が、図７に示したようなデバイスから得られる。これらの例では、入れ子は、入れ子のレベルを増加するときに改善されるべき出力歪みを生じさせる出力ノードに発生している。
【０１００】
[0145]次に図３８を参照する。この図では、図３６に示したトランスインピーダンス構造３６０２が、入れ子状のＴＩＡ３８００において使用されている。この実施の形態では、演算増幅器３８０２が、増幅器３６０４の非反転出力に接続する反転入力を有している。増幅器３０８２の非反転入力は、増幅器３６０４の反転出力に接続している。
【０１０１】
[0146]別の増幅器３８０４は、増幅器３６０６の非反転入力に接続する反転出力を有している。増幅器３８０４の非反転出力は、増幅器３６０６の反転入力に接続している。別の演算増幅器３８０６は、増幅器３８０４の非反転入力に接続する反転出力、及び増幅器３８０４の反転入力に接続する非反転出力を有している。第１のフィードバック抵抗３８０８は、増幅器３８０４の反転出力と増幅器３６０６の非反転入力の間の共通ノード、及び増幅器３８０２の反転出力に接続している。別のフィードバック抵抗３８１０は、増幅器３８０４の非反転出力と増幅器３６０６の反転入力の共通ノード、及び増幅器３８０２の非反転出力に接続している。
【０１０２】
[0147]フィードバック抵抗３１２は、増幅器３８０６の非反転出力と反転の増幅器３８０４の間の共通ノード、及び増幅器３８０２の反転出力に接続している。別の抵抗３８１４は、増幅器３８０６の反転出力と増幅器３８０４の非反転入力の間のノード、及び増幅器３８０２の非反転出力に接続している。
【０１０３】
[0148]種々のタイプの入れ子を実施して、より高次の入れ子状のトランスインピーダンス増幅器を構築してもよい。増幅器３８０２は、入れ子に関する限りにおいては、重要ではない。回路の入力が、電圧ではなく電流である場合には、増幅器３８０６が不要なことがある。
【０１０４】
[0149]次に、図３９Ａ及び３９Ｂを参照する。これらの図はそれぞれ、容量性のフィードバックを有する差動のトランスインピーダンス増幅器、及びシングルエンドのトランスインピーダンス増幅器を示している。図３９Ａでは、差動トラインスインピーダンス増幅器３９００は、図３６のトランスインピーダンス増幅器３６０２に類似するものであり、抵抗３６０８に並列の第１のキャパシタンス３９０２と、抵抗３６１０に並列の第２のキャパシタンス３９０４を有するように、示してある。この実施の形態では、トランスインピーダンスネットワークの周波数応答又は安定性を、キャパシタンス３９０２及び３９０４を備えることによって改善し得る。理解可能なように、キャパシタンスを、必要に応じてインダクタンスに置き換えることが可能である。
【０１０５】
[0150]図３９Ｂは、シングルエンドのトランスインピーダンス増幅器３９００’を示しており、この増幅器３９００’は、図３９Ａに示す差動構成に類似するものである。図３９Ｂでは、同様の素子が、ダッシュ記号「’」でラベル付けされている。増幅器３６０４’及び／又は３６０６’の相互コンダクタンスｇｍは、負であってもよく、並びに／若しくは、信号が、増幅器３６０４’及び／又は３６０６’の反転入力に結合されてもよい。
【０１０６】
[0151]次に図４０Ａ及び図４０Ｂを参照する。これらの図では、それぞれ、差動トランスインピーダンス増幅器のフィードバック、及びシングルエンドのトランスインピーダンス増幅器のフィードバックに、ＬＣタンク回路が設けられている。図４０Ａには、差動トランスインピーダンス増幅器４０００を示してある。この実施の形態では、第１の演算増幅器４００２が、増幅器４００４の反転出力に接続する非反転入力を有している。増幅器４００２の反転入力は、増幅器４００４の非反転出力に接続している。フィードバック素子４００６は、増幅器４００２の非反転入力と増幅器４００４の反転出力の共通ノード、及び増幅器４００２の反転出力に接続している。同様に、第２のフィードバック素子４００８は、増幅器４００２の反転入力と増幅器４００４の非反転出力の共通ノード、及び増幅器４００２の非反転出力に接続している。
【０１０７】
[0152]フィードバック素子４００６は、抵抗４０１０と、直列結合の抵抗４０１２及びインダクタンス４０１４を有している。幾つかの実施の形態では、インダクタンス４０１４は、可変インダクタンスであることが可能である。可変キャパシタンス４０１６は、直列結合の抵抗４０１２及びインダクタンス４０１４と並列に結合されている。この並列結合体は、抵抗４０１０に直列に結合されている。同様に、フィードバック素子４００８は、同様の方法で、抵抗４０２０、インダクタンスに直列の第２の抵抗４０２２、及び可変キャパシタンス４０２６を有して、構成されている。
【０１０８】
[0153]可変キャパシタンス４０１６及び４０２６は、当該キャパシタンスの値を変化させることによって、ＬＣタンク回路における種々の共振周波数を調整し得ることを示すために、使用されている。実際の実施の形態においては、所望の共振周波数に設定する固定のキャパシタンスが使用されてもよい。回路４０００は、超広帯域の動作（例えば、５０ＭＨｚ〜１ＨＧｚ）を有することが要請されるＴＶチューナにおけるＲＦ増幅器としての使用に適している。この回路は、ＬＣタンクの利点を広帯域で動作するトランスインピーダンス増幅器の特性と共に取り入れて、必要な信号を、不要な信号より、増幅する。並列のＬＣタンク回路は、フィードバックネットワークに、ＬＣタンク回路の共振周波数で高インピーダンスをもたせる。
【０１０９】
[0154]図４０に示す構造を、上述した増幅器の構造において、入れ子にしてもよい。後続の入れ子の各々では、入れ子の性質が、ＬＣタンク素子の共振周波数で有効になるように、注目する信号周波数のみが増幅される。このために、入れ子状のＬＣタンク回路のトランスインピーダンス増幅器の選択性が顕著に改善され、一方、帯域外の信号は増幅されない。これは、増幅器の歪み性能を、不要な信号を増幅しないことによって向上する。同時に、帯域内の信号は、入れ子状のトランスインピーダンス増幅器の性質のために、極めて低い歪みで増幅される。
【０１１０】
[0155]図４０Ｂに、図４０Ａに示した差動構成に類似するシングルエンドのトランスインピーダンス増幅器４０００’を示す。図４０Ｂでは、同様の要素が、ダッシュ記号「’」を用いてラベル付けされている。増幅器４００２’及び／又は４００４’の相互コンダクタンスｇｍは負であってもよく、信号が増幅器４００２’及び／又は４００４’の反転入力に結合されてもよい。
【０１１１】
[0156]次に図４１Ａ及び図４１Ｂを参照する。これらの図は、それぞれ、差動のトランスインピーダンス増幅器及びシングルエンドのトランスインピーダンス増幅器の別の実施の形態の概略図を示している。図４１Ａには、ＬＣ回路を用いた差動トランスインピーダンス増幅器４１００を示している。この実施の形態では、第１の演算増幅器４１０２が、第２の増幅器４１０１に接続している。増幅器４１０４の反転出力は、増幅器４１０２の非反転入力に接続している。増幅器４１０４の非反転出力は、増幅器４１０２の反転入力に接続している。第１のＬＣ回路４１０６は、増幅器４１０２の非反転入力及び増幅器４１０２の反転出力に接続している。第２のＬＣ回路４１０８は、増幅器４１０２の反転入力及び非反転出力に接続している。
【０１１２】
[0157]ＬＣ回路４１０６は、インダクタンス４１１０を、抵抗４１１２と直列に有している。ＬＣ回路４１０６はまた、キャパシタンス４１１４を抵抗４１１６と直列に有している。キャパシタンス４１１４と抵抗４１１６の直列結合体は、インダクタンス４１１０と抵抗４１１２の直列結合体と並列になっている。
【０１１３】
[0158]ＬＣ回路４１０８は、ＬＣ回路４１０６と同様に構成されている。ＬＣ回路４１０８は、インダクタンス４１２０を、抵抗４１２２と直列に有している。キャパシタンス４１２４は、抵抗４１２６と直列になっている。インダクタンス４１２０と抵抗４１２２の直列結合体は、キャパシタンス４１２４と抵抗４１２６の直列結合体と並列になっている。
【０１１４】
[0159]図４０に示したように、抵抗をＬＣタンク回路と並列に提供することによって、又は、インダクタンスとキャパシタンスの両者に抵抗を加えることによって、回路の発振が避けられる。図４０と比べて、追加の抵抗は、増幅器の極性が高周波数で変化することを防止する。これを使用して、入れ子状のトランスインピーダンス増幅器内でのフィードバック動作を防止している。
【０１１５】
[0160]図４１Ｂに、図４１Ａに示した差動構成と同様のシングルエンドの増幅器４１００’を示している。図４１Ｂでは、同様の要素がダッシュ記号「’」でラベル付けされている。増幅器４１０２’及び４１０４’の相互コンダクタンスｇｍは負であってもよく、及び／又は、信号が増幅器４１０２’及び／又は４１０４’の反転入力に結合されてもよい。
【０１１６】
[0161]次に図４２を参照する。この図は、入れ子状のトランスインピーダンス増幅器を使用して形成された積分器４２００を示している。この実施の形態は、抵抗３７０４及び３７０５がキャパシタンス４２０２及び４２０４と置き換えられている以外、図３７に示した二重の入れ子状のトランスインピーダンス増幅器と同一である。
【０１１７】
[0162]積分器４２００は、上記のトランスインピーダンス構成のために、高帯域幅を有する。出力インピーダンスは、高周波数であっても低い。低い出力インピーダンスのために、積分器４２００は、大きな容量性の負荷を駆動するのに使用され得る。積分器４２００の一つの応用は、ギガヘルツを超えるサンプリング周波数で動作するシグマデルタ・アナログ−デジタル変換機におけるものである。
【０１１８】
[0163]次に図４３Ａ〜４３Ｇを参照する。これらの図は、本開示に係る種々の例示の実装形態を示している。まず、図４３Ａを参照する。本開示は、ハードディスクドライブ４３００の増幅器及び／又は積分器において実装することが可能である。本開示は、信号処理回路及び／又は制御回路の一方又は両者、並びに／若しくは電源４３０３において実装してもよく、及び／又は実装されてもよい。信号処理回路及び／又は制御回路は、図４３Ａにおいては参照符号４３０２で大まかに特定されている。幾つかの実装形態では、信号処理及び／又は制御回路４３０２、並びに／若しくはＨＤＤ４３００内の他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、並びに／若しくは、磁気記憶媒体４３０６に出力し及び／又は磁気記憶媒体４３０６から受け取るデータをフォーマット化し得る。
【０１１９】
[0164]ＨＤＤ４３００は、コンピュータ、パーソナルデジタルアシスタント、携帯電話、メディア又はＭＰ３プレーヤ等といった携帯計算デバイス、並びに／若しくは他のデバイスのようなホストデバイス（図示せず）と、一以上の有線又は無線の通信リンク４３０８を介して、通信してもよい。ＨＤＤ４３００は、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリといった低遅延不揮発性メモリ、リードオンリーメモリ（ＲＯＭ）、及び／又は他の適切な電子データ記憶装置のようなメモリ４３０９に接続されてもよい。
【０１２０】
[0165]次に図４３Ｂを参照する。本開示は、デジタル多用途ディスク（ＤＶＤ）４３１０の増幅器及び／又は積分器において実装することが可能である。本開示は、図４３Ｂにおいて参照符号４３１２で大まかに特定されている信号処理回路及び／又は制御回路の一方又は両者、ＤＶＤドライブ４３１０の大容量データ格納装置、並びに／若しくは、電源４３１３において、実装してもよく、及び／又は実装されてもよい。信号処理及び／又は制御回路４３１２、並びに／若しくは、ＤＶＤ４３１０における他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、並びに／若しくは、磁気記憶媒体４３０６から読み取られる及び／又は光学式記憶媒体４３１６に書き込まれるデータをフォーマット化し得る。幾つかの実施の形態では、信号処理及び／又は制御回路４３１２、並びに／若しくはＤＶＤ４３１０における他の回路（図示せず）はまた、符号化及び／又は復号、並びに／若しくはＤＶＤドライブに関連する任意の他の信号処理のような別の機能を実行し得る。
【０１２１】
[0166]ＤＶＤドライブ４３１０は、コンピュータ、テレビ装置、又は他のデバイスと、一以上の有線及び／又は無線の通信リンク４３１７を介して、通信してもよい。ＤＶＤ４３１０は、不揮発性の方式でデータを格納する大容量データ格納装置４３１８に接続してもよい。大容量データ格納装置４３１８は、ハードディスクドライブを含み得る。ＨＤＤは、図４３Ａに示す構成を有していてもよい。ＨＤＤは、約１．８インチより小さい直径を有する一以上のプラッタを有するミニＨＤＤであってもよい。ＤＶＤ４３１０は、ＲＡＭ、ＲＯＭ、フラッシュメモリといった低遅延の不揮発性メモリ、及び／又は他の適切な電子データ記憶装置のようなメモリ４３１９に接続されていてもよい。
【０１２２】
[0167]次に図４３Ｃを参照する。本開示は、高精細テレビ装置（ＨＤＴＶ）４３２０の増幅器及び／又は積分器において実装することができる。本開示は、図４３Ｅにおいて参照符号４３２２で大まかに特定されている信号処理回路及び／又は制御回路の一方又は両者、ＷＬＡＮインタフェイス、ＨＤＴＶ４３２０の大容量データ格納装置、並びに／若しくは電源４３２３において実装してもよく、及び／又は実装されてもよい。ＨＤＴＶ４３２０は、ＨＤＴＶ入力信号を、有線又は無線形式の何れかで受信し、ＨＤＴＶ出力信号をディスプレイ４３２６へ出力する。幾つかの実装形態では、信号処理及び／又は制御回路４３２２、並びに／若しくはＨＤＴＶ４３２０の他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、データをフォーマット化し、並びに／若しくは、必要とされ得る任意の他のタイプのＨＤＴＶ処理を実行し得る。
【０１２３】
[0168]ＨＤＴＶ４３２０は、光学式及び／又は磁気式の記憶デバイスのように不揮発性の方式でデータを格納する大容量データ格納装置４３２７に接続していてもよい。少なくとも一つのＨＤＤが、図４３Ａに示した構成を有していてもよく、及び／又は少なくとも一つのＤＶＤが、図４３Ｂに示した構成を有していてもよい。ＨＤＤは、約１．８インチより小さい直径を有する一以上のプラッタを備えるミニＨＤＤであってもよい。ＨＤＴＶ４３２０は、ＲＡＭ、ＲＯＭ、フラッシュメモリといった低遅延の不揮発性メモリ、及び／又は他の適切な電子データ記憶装置のようなメモリ４３２８に接続されてもよい。ＨＤＴＶ４３２０はまた、ＷＬＡＮとの接続を、ＷＬＡＮネットワークインタフェイス４３２９を介して、サポートしてもよい。
【０１２４】
[0169]次に図４３Ｄを参照する。本開示は、車両４３３０の制御システムに制御回路、ＷＬＡＮインタフェイス、車両制御システムの大容量データ格納装置、及び／又は電源４３３３の増幅器並びに／若しくは積分器において実装してもよく、及び／又は実装されてもよい。幾つかの実装形態では、本開示はパワートレイン制御システム４３３２を実施する。パワートレイン制御システム４３３２は、温度センサ、圧力センサ、回転センサ、エアーフローセンサ、及び／又は任意の他の適切なセンサから入力を受け取り、並びに／若しくは、エンジン動作パラメータ、トランスミッション動作パラメータ、及び／又は他の制御信号のような一以上の出力制御信号を生成する。
【０１２５】
[0170]本開示は、車両４３３０の他の制御システム４３４０において実装してもよい。制御システム４３４０は、同様に、入力センサ４３４２から信号を受け取り、及び／又は、制御信号を一以上の出力デバイス４３４４に出力し得る。幾つかの実装形態では、制御システム４３４０は、アンチロックブレーキングシステム（ＡＢＳ）、ナビゲーションシステム、テレマティックシステム、車両テレマティックシステム、車線逸脱システム、適応走行制御システム、並びに、ステレオ、ＤＶＤ、及び、コンパクトディスク等の車両娯楽システムの一部となり得る。
【０１２６】
[0171]車両制御システム４３３２は、不揮発性の方式でデータを格納する大容量データ格納装置４３４６に接続してもよい。大容量データ格納装置４３４６は、光学式及び／又は磁気式の格納装置、例えば、ハードディスクドライブＨＤＤ、及び／又はＤＶＤを含むことができる。少なくとも一つのＨＤＤが、図４３Ａに示す構成を有していてもよく、少なくとも一つのＤＶＤが、図４３Ｂに示す構成を有していてもよい。ＨＤＤは、約１．８インチより小さい直径を有する一以上のプラッタを備えるミニＨＤＤであってもよい。パワートレイン制御システム４３３２は、ＲＡＭ、ＲＯＭ、フラッシュメモリといった低遅延の不揮発性メモリ、及び／又は他の適切な電子データ記憶装置のようなメモリ４３４７に接続されていてもよい。パワートレイン制御システム４３３２はまた、ＷＬＡＮとの接続を、ＷＬＡＮネットワークインタフェイス４３４８を介して、サポートしてもよい。制御システム４３４０はまた、大容量データ格納装置、メモリ、及び／又はＷＬＡＮインターフェイス（全て図示せず）を備えていてもよい。
【０１２７】
[0172]次に図４３Ｅを参照する。本開示は、携帯アンテナ４３５１を有し得る携帯電話４３５０の増幅器、及び／又は積分器において実装することが可能である。本開示は、図４３Ｅでは参照符号４３５２で大まかに特定されている信号処理回路及び／又は制御回路の一方又は両者、ＷＬＡＮインタフェイス、携帯電話４３５０の大容量データ格納装置、及び／又は電源４３５３において実装してもよく、及び／又は実装されてもよい。幾つかの実装形態では、携帯電話４３５０が、マイクロフォン４３５６、スピーカ及び／又はオーディオ出力ジャックのようなオーディオ出力４３５８、ディスプレイ４３６０、並びに／若しくは、キーパッド、ポインティングデバイス、音声駆動及び／又は他の入力デバイスのような入力デバイス４３６２を備える。信号処理及び／又は制御回路４３５２、並びに／若しくは、携帯電話４３５０における他の回路（図示せず）が、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、データをフォーマット化し、並びに／若しくは、他の携帯電話機能を実行してもよい。
【０１２８】
[0173]携帯電話４３５０は、大容量データ格納装置４３４６に接続していてもよい。大容量データ格納装置４３４６は、光学式及び／又は磁気式の格納デバイス、例えば、ハードディスクドライブＨＤＤ、及び／又はＤＶＤのように、不揮発性の方式でデータを格納する。少なくとも一つのＨＤＤが、図４３Ａに示す構成を有していてもよく、及び／又は少なくとも一つのＤＶＤが図４３Ｂに示す構成を有していてもよい。ＨＤＤは、約１．８インチより小さい直径を有する一以上のプラッタを備えるミニＨＤＤであってもよい。携帯電話４３５０は、ＲＡＭ、ＲＯＭ、フラッシュメモリといった低遅延の不揮発性メモリ、及び／又は他の適切な電子データ記憶装置のようなメモリ４３６６に接続されていてもよい。携帯電話４３５０はまた、ＷＬＡＮとの接続を、ＷＬＡＮネットワークインタフェイス４３６８を介して、サポートしてもよい。
【０１２９】
[0174]次に図４３Ｆを参照する。本開示は、セットトップボックス４３８０の増幅器及び／又は積分器において実装することが可能である。本開示は、図４３Ｆにおいて参照符号４３８４で大まかに特定されている信号処理回路及び／又は制御回路の一方又は両者、ＷＬＡＮインタフェイス、セットトップボックス４３８０の大容量データ格納装置、並びに／若しくは電源４３８３において実装してもよく、及び／又は実装されてもよい。セットトップボックス４３８０は、ブロードバンドソースのようなソースから信号を受信し、標準及び／又は高精細のオーディオ／ビデオ信号を、テレビ装置及び／又はモニタ、並びに／若しくは、他のビデオ及び／又はオーディオ出力デバイスのようなディスプレイ４３８８に、出力する。信号処理及び／又は制御回路４３８４、並びに／若しくはセットトップボックス４３８０の他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、データをフォーマット化し、並びに／若しくは、任意の別のセットトップボックス機能を実行してもよい。
【０１３０】
[0175]セットトップボックス４３８０は、不揮発性の方式でデータを格納する大容量データ格納装置４３９０に接続していてもよい。大容量データ格納装置４３９０は、光学式及び／又は磁気式の格納デバイス、例えば、ハードディスクドライブ、及び／又はＤＶＤを含み得る。少なくとも一つのＨＤＤが、図４３Ａに示す構成を有していてもよく、及び／又は、少なくとも一つのＤＶＤが、図４３Ｂに示す構成を有していてもよい。ＨＤＤは、約１．８インチより小さい直径を有する一以上のプラッタを備えるミニＨＤＤであってもよい。セットトップボックス４３８０は、ＲＡＭ、ＲＯＭ、フラッシュメモリのような低遅延の不揮発性メモリ、及び／又は他の適切な電子データ記憶装置に接続されていてもよい。セットトップボックス４３８０はまた、ＷＬＡＮへの接続を、ＷＬＡＮネットワークインタフェイス４３９６を介して、サポートしてもよい。
【０１３１】
[0176]次に、図４３Ｇを参照する。本開示は、メディアプレーヤ４００の増幅器及び／又は積分器において実装することが可能である。本開示は、図４３Ｇでは参照符号４４０４で大まかに特定されている信号処理回路及び／又は制御回路の一方又は両者、ＷＬＡＮインタフェイス、メディアプレーヤ４４００の大容量データ格納装置、並びに／若しくは、電源４４０３において、実装してもよく、及び／又は、実装されてもよい。幾つかの実装形態においては、メディアプレーヤ４４００は、ディスプレイ４４０７、及び／又は、キーパッド、タッチパッド等のユーザ入力４４０８を有している。幾つかの実装形態では、メディアプレーヤ４４００が、グラフィカルユーザインターフェイス（ＧＵＩ）を採用してもよい。ＧＵＩは、通常、ディスプレイ４４０７及び／又はユーザ入力４４０８を介するメニュー、ドロップダウンメニュー、アイコン、並びに／若しくはポイント−クリックインタフェイスを採用する。メディアプレーヤ４４００は、更に、スピーカ及び／又はオーディオジャックのようなオーディオ出力４４０９を備えている。信号処理及び／又は制御回路４４０４、並びに／若しくはメディアプレーヤ４４００の他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、データをフォーマット化し、並びに／若しくは、任意の他のメディアプレーヤ機能を実行し得る。
【０１３２】
[0177]メディアプレーヤ４４００は、大容量データ格納装置４４１０に接続していてもよい。大容量データ格納装置４４１０は、圧縮されたオーディオ及び／又はビデオのコンテンツのようなデータを不揮発性の方式で格納する。幾つかの実装形態では、圧縮オーディオファイルが、ＭＰ３フォーマット、又は他の適切な圧縮オーディオ及び／又はビデオフォーマットに準拠するファイルを含む。大容量データ格納装置は、光学式及び／又は磁気式の格納装置、例えば、ハードディスクドライブＨＤＤ、及び／又はＤＶＤを備えていてもよい。少なくとも一つのＨＤＤが、図４３Ａに示す構成を有していてもよく、及び／又は、少なくとも一つのＤＶＤが、図４３Ｂに示す構成を有していてもよい。ＨＤＤは、約１．８インチより小さい直径を有する一以上のプラッタを有するミニＨＤＤであってもよい。メディアプレーヤ４４００は、ＲＡＭ、ＲＯＭ、フラッシュメモリといった低遅延の不揮発性メモリ、及び／又は他の適切な電子データ記憶装置のようなメモリ４４１４に接続されていてもよい。メディアプレーヤ４４００はまた、ＷＬＡＮとの接続を、ＷＬＡＮネットワークインタフェイス４４１６を介してサポートしてもよい。更に別の実装形態が、上述したものに加えて、想定される。
【０１３３】
[0178]次に、図４４を参照する。この図は、シグマデルタ・アナログ−デジタル変換器（ＡＤＣ）モジュール４５１０を示している。シグマデルタＡＤＣモジュール２８１０は、アナログ入力信号を受ける差動増幅器モジュール４５１４を備える。差動増幅器モジュール４５１４の出力は、積分器モジュール４５１８への入力である。積分器モジュール４５１８の出力は、比較器モジュール４５２０の一方の入力である。比較器モジュール４５２０の他方の入力は、グランドのような基準電位に接続され得る。比較器モジュール４５２０の出力は、フィルタ及び間引きモジュール４５２４への入力であり、デジタル信号を出力する。比較器モジュール４５２０の出力は、デジタル−アナログ変換器（ＤＡＣ）モジュール４５２８への入力である。ＤＡＣモジュール４５２８は、１ビットのＤＡＣであってもよい。ＤＡＣモジュール４５２８の出力は、差動増幅器モジュール４５１４の反転入力への入力である。
【０１３４】
[0179]使用の際には、ＤＡＣモジュール４５２８の出力が、入力信号から差し引かれる。得られる信号は、積分器モジュール４５１８によって積分される。積分器の出力電圧は、単一ビットのデジタル出力（１又は０）に、比較器モジュール４５２０によって変換される。得られるビットは、ＤＡＣモジュール４５２８への入力になる。この閉ループ処理は、非常に高いサンプリングレートで、実行してもよい。比較器モジュールによるデジタルデータ出力は、１及び０からなるストリームであり、信号の値は、比較器モジュールによって出力される１の密度に比例する。値が増加する場合、１の密度も増加する。値が減少する場合、１の密度が減少する。エラー電圧を総計することによって、積分器は、入力信号へのローパスフィルタとして、また、量子化ノイズへのハイパスフィルタとして作用する。ビットストリームは、バイナリフォーマット出力を提供するために、フィルタ及び間引きモジュールによって、デジタル的にフィルタリングされる。
【０１３５】
[0180]理解可能なように、上に示した実施の形態において説明したＴＩＡ増幅器を使用して、シグマデルタＤＡＣモジュールにおける一以上の差動増幅器モジュール、積分器モジュール、比較器モジュールを実装してもよい。
【０１３６】
[0181]当業者は、上述の説明から、本発明の広い教示が種々の形態で実施され得ることを理解することが可能である。したがって、本発明をその特定の例示に関連して説明したが、他の変形態様が、当業者には、図面、明細書、及び特許請求の範囲を検討すれば、明らかになるので、本発明の範囲は、そのように限定されるべきではない。
【符号の説明】
【０１３７】
４１５…オペアンプ、４２０…抵抗、４２５…オペアンプ、７００…ＴＩＡ、７０５…０次のＴＩＡ、７１０…オペアンプ、７１５…フィードバック抵抗、７２０…キャパシタ、２６００…第１のトランジスタ、２６０２…第２のトランジスタ、２６０４…第１の電流源。
【図１】
0005367857.tif 000002
【図２】
0005367857.tif 000003
【図３】
0005367857.tif 000004
【図４】
0005367857.tif 000005
【図５】
0005367857.tif 000006
【図６】
0005367857.tif 000007
【図７】
0005367857.tif 000008
【図８】
0005367857.tif 000009
【図９】
0005367857.tif 000010
【図１０】
0005367857.tif 000011
【図１１】
0005367857.tif 000012
【図１２】
0005367857.tif 000013
【図１３】
0005367857.tif 000014
【図１４】
0005367857.tif 000015
【図１５】
0005367857.tif 000016
【図１６】
0005367857.tif 000017
【図１７】
0005367857.tif 000018
【図１８】
0005367857.tif 000019
【図１９】
0005367857.tif 000020
【図２０】
0005367857.tif 000021
【図２１】
0005367857.tif 000022
【図２２】
0005367857.tif 000023
【図２３】
0005367857.tif 000024
【図２４】
0005367857.tif 000025
【図２５】
0005367857.tif 000026
【図２６】
0005367857.tif 000027
【図２７】
0005367857.tif 000028
【図２８】
0005367857.tif 000029
【図２９】
0005367857.tif 000030
【図３０】
0005367857.tif 000031
【図３１】
0005367857.tif 000032
【図３２】
0005367857.tif 000033
【図３３】
0005367857.tif 000034
【図３４】
0005367857.tif 000035
【図３５】
0005367857.tif 000036
【図３６】
0005367857.tif 000037
【図３７】
0005367857.tif 000038
【図３８】
0005367857.tif 000039
【図３９Ａ】
0005367857.tif 000040
【図３９Ｂ】
0005367857.tif 000041
【図４０Ａ】
0005367857.tif 000042
【図４０Ｂ】
0005367857.tif 000043
【図４１Ａ】
0005367857.tif 000044
【図４１Ｂ】
0005367857.tif 000045
【図４２】
0005367857.tif 000046
【図４３Ａ】
0005367857.tif 000047
【図４３Ｂ】
0005367857.tif 000048
【図４３Ｃ】
0005367857.tif 000049
【図４３Ｄ】
0005367857.tif 000050
【図４３Ｅ】
0005367857.tif 000051
【図４３Ｆ】
0005367857.tif 000052
【図４３Ｇ】
0005367857.tif 000053
【図４４】
0005367857.tif 000054