(57)【特許請求の範囲】
【請求項１】
高周波半導体チップと、
前記高周波半導体チップの入力側に配置された入力整合回路と、
前記高周波半導体チップの出力側に配置された出力整合回路と、
前記入力整合回路に接続された高周波入力端子と、
前記出力整合回路に接続された高周波出力端子と、
前記高周波半導体チップに接続される平滑化キャパシタ用端子と、
前記高周波半導体チップに接続されたキャパシタ用ストリップラインと
を備え、前記高周波半導体チップと、前記入力整合回路と、前記出力整合回路とが１つのパッケージに収納され、
前記平滑化キャパシタ用端子は、前記キャパシタ用ストリップラインを介して、前記高周波半導体チップのドレイン端子電極に接続されたことを特徴とする半導体装置。
【請求項２】
前記平滑化キャパシタ用端子と接地電位間に接続された平滑化キャパシタを備え、
平滑化キャパシタの値をＣBR、電流振幅の値をＩPK、許容できるリップル電圧の値をΔＶ、差分周波数の値をΔｆとすると、前記平滑化キャパシタは、ＣBR＝ＩPK×（１／２πΔｆ）／△Ｖ以上の値を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記高周波半導体チップのドレイン端子電極と前記キャパシタ用ストリップラインとの間を接続する平滑化キャパシタ接続用ボンディングワイヤを備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記入力整合回路に接続された入力ストリップラインを備え、前記高周波入力端子は、前記入力ストリップラインを介して前記高周波半導体チップのゲート端子電極に接続されたことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記出力整合回路に接続された出力ストリップラインを備え、前記高周波出力端子は、前記出力ストリップラインを介して前記高周波半導体チップの前記ドレイン端子電極に接続されたことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記高周波出力端子と、前記平滑化キャパシタ用端子は、互いに隣接して配置されたことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記高周波出力端子と、前記平滑化キャパシタ用端子は、四辺形の互いに隣接する辺に配置されたことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項８】
前記高周波半導体チップは、
半絶縁性基板と、
前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
従来から半導体素子のパッケージングとして、樹脂封止型と気密封止型とが知られている。
【０００３】
樹脂封止型は、リードフレームに搭載した半導体素子をトランスファーモールドなどにより直接、樹脂内に埋め込んだ構造のものであり、コストが安い、大量生産に向いている、小型化が可能などの利点により広く採用されている。
【０００４】
気密封止型は、セラミックなど絶縁体からなる基体に搭載した半導体素子を中空で気密保持した構造のものであり、樹脂封止型の半導体装置に比べてコストは高くなるが、気密性に優れるため、高い信頼性が要求される場合に採用されている。
【０００５】
気密封止型のパッケージにおいては、金属からなる放熱体の上に直接、半導体素子を搭載し、入出力端子部は、凸状フィードスルー構造を有する例が知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１８３２２２号公報
【非特許文献】
【０００７】
【非特許文献１】http://www.excelics.com/MFET%20APP%20NOTE.pdf:“Recommendations for the Handling, Mounting and Biasing of High Power GaAs FETs”
【非特許文献２】スティーブン  シー・クリップス、“ワイヤレス通信用ＲＦパワー増幅器”、１１．３、バイアス供給モジュレーション効果、アーテックハウス社（Steve C. Cripps、“RF Power Amplifiers for Wireless Communications”, 11.3 Bias Supply Modulation Effects. ARTECH HOUSE）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
２つの周波数を１つの高周波増幅素子に入力したとき、その差分周波数成分が発生する。その差分周波数が数ＭＨｚの場合はＲＦ出力端子近傍に１００μＦ以上のキャパシタを接続することで、出力端子電圧およびチップ端面の電圧が平滑化される。
【０００９】
しかし、差分周波数が数百ＭＨｚの場合、ＲＦ出力端子近傍に付けたキャパシタでは、チップ端面とキャパシタ間に整合回路が介在するため、チップ端面の電圧を平滑化できない。
【課題を解決するための手段】
【００１０】
本実施形態の半導体装置は、高周波半導体チップと、入力整合回路と、出力整合回路と、高周波入力端子と、高周波出力端子と、平滑化キャパシタ用端子と、キャパシタ用ストリップラインとを備える。入力整合回路は、高周波半導体チップの入力側に配置される。出力整合回路は、高周波半導体チップの出力側に配置される。高周波入力端子は、入力整合回路に接続される。高周波出力端子は、出力整合回路に接続される。平滑化キャパシタ用端子は、高周波半導体チップに接続される。キャパシタ用ストリップラインは、高周波半導体チップに接続される。高周波半導体チップと、入力整合回路と、出力整合回路とが１つのパッケージに収納される。平滑化キャパシタ用端子は、キャパシタ用ストリップラインを介して、高周波半導体チップのドレイン端子電極に接続される。
【図面の簡単な説明】
【００１１】
【図１】実施の形態に係る半導体装置を搭載するパッケージの模式的鳥瞰構成であって、（ａ）メタルキャップ、（ｂ）メタルシールリング、（ｃ）金属壁、（ｄ）導体ベースプレート、絶縁層、絶縁層上に配置されたストリップライン、および絶縁層上に配置されるフィードスルー上層部の模式的構成図。
【図２】実施の形態に係る半導体装置の模式的平面構成図。
【図３】実施の形態に係る半導体装置の模式的断面構成であって、図２のＩ−Ｉ線に沿う模式的断面構造図。
【図４】実施の形態に係る半導体装置の模式的断面構成であって、図２のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図５】実施の形態に係る半導体装置の模式的断面構成であって、図２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図６】実施の形態に係る半導体装置の模式的回路構成図。
【図７】実施の形態に係る半導体装置において、電流振幅ＩPKをパラメータとするリップル電圧ΔＶとバイパスリザバーキャパシタＣBRとの関係を示すシミュレーション結果。
【図８】実施の形態に係る半導体装置において、差分周波数ｆをパラメータとするリップル電圧ΔＶとバイパスリザバーキャパシタＣBRとの関係を示すシミュレーション結果。
【図９】（ａ）実施の形態に半導体装置において、高周波半導体チップの模式的平面パターン構成の拡大図、（ｂ）図９（ａ）のＪ部分の拡大図。
【図１０】実施の形態に係る半導体装置に適用する高周波半導体チップの構造例１であって、図９（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１１】実施の形態に係る半導体装置に適用する高周波半導体チップの構造例２であって、図９（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１２】実施の形態に係る半導体装置に適用する高周波半導体チップの構造例３であって、図９（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１３】実施の形態に係る半導体装置に適用する高周波半導体チップの構造例４であって、図９（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１４】実施の形態の変形例に係る半導体装置を搭載するパッケージの模式的鳥瞰構成であって、（ａ）メタルキャップ、（ｂ）メタルシールリング、（ｃ）金属壁、（ｄ）導体ベースプレート、絶縁層、絶縁層上に配置されたストリップライン、および絶縁層上に配置されるフィードスルー上層部の模式的構成図。
【図１５】実施の形態の変形例に係る半導体装置の模式的平面構成図。
【発明を実施するための形態】
【００１２】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１３】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１４】
[第１の実施の形態]
（パッケージ構造）
実施の形態に係る半導体装置１を搭載するパッケージの模式的鳥瞰構成であって、メタルキャップ１０は図１（ａ）に示すように表され、メタルシールリング１４ａは図１（ｂ）に示すように表され、金属壁１６は図１（ｃ）に示すように表され、導体ベースプレート２００、および入力側絶縁層２０ａ・出力側絶縁層２０ｂ・キャパシタ端子用絶縁層４０ｂ上に配置された入力ストリップライン１９ａ・出力ストリップライン１９ｂ・キャパシタ用ストリップライン３９ｂは図１（ｄ）に示すように表される。
【００１５】
実施の形態に係る半導体装置１を搭載するパッケージは、図１（ａ）〜図１（ｄ）に示すように、メタルキャップ１０と、メタルシールリング１４ａと、金属壁１６と、導体ベースプレート２００と、導体ベースプレート２００上に配置された入力側絶縁層２０ａ・出力側絶縁層２０ｂ・キャパシタ端子用絶縁層４０ｂと、入力側絶縁層２０ａ上に配置された入力ストリップライン１９ａと、出力側絶縁層２０ｂ上に配置された出力ストリップライン１９ｂと、キャパシタ端子用絶縁層４０ｂ上に配置されたキャパシタ用ストリップライン３９ｂと、入力側絶縁層２０ａ・出力側絶縁層２０ｂ・キャパシタ端子用絶縁層４０ｂ上に配置されるフィードスルー上層部２２とを備える。
【００１６】
―導体ベースプレート２００―
導体ベースプレート２００は、例えば、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート２００の表面には、例えば、Ａｕ、Ｎｉ、Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金などのメッキ導体を形成してもよい。また、導体ベースプレート２００には、Ｃｕ／Ｍｏ／アルミナ基板などの積層構造を用いても良い。
【００１７】
―金属壁１６―
金属壁１６の材質としては、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。
【００１８】
金属壁１６の上面には、メタルシールリング１４ａを介して、半田付けのためのハンダメタル層（図示省略）が形成される。ハンダメタル層としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
【００１９】
また、金属壁１６は、絶縁性若しくは導電性の接着剤を介して、導体ベースプレート２００上に配置される。尚、金属壁１６は、フィードスルー部分においては、凸状のフィードスルー上層部２２（図１および図３参照）上に配置されている。凸状のフィードスルー上層部２２は、入力側絶縁層２０ａおよび出力側絶縁層２０ｂ、キャパシタ端子用絶縁層４０ｂ上に配置され、絶縁層で形成される。ここで、入力側絶縁層２０ａ、出力側絶縁層２０ｂおよびキャパシタ端子用絶縁層４０ｂは、フィードスルー下層部に相当する。絶縁性の接着剤としては、例えば、エポキシ樹脂、ガラスなどから形成可能であり、導電性の接着剤としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
【００２０】
―メタルキャップ１０―
メタルキャップ１０は、図１（ａ）に示すように、平板形状を備える。
【００２１】
金属壁１６上にメタルシールリング１４ａを介してメタルキャップ１０を配置する。
【００２２】
実施の形態に係る半導体装置１を搭載するパッケージは、３ＧＨｚ以上の高周波特性を有する。このため、高周波数（すなわち３ＧＨｚを越える周波数）のデバイス及び構成部品用のパッケージとして適用可能である。
【００２３】
（半導体装置）
―平面パターン構成―
実施の形態に係る半導体装置１の模式的平面パターン構成は図２に示すように表され、図２のＩ−Ｉ線に沿う模式的断面構造は図３に示すように表され、図２のＩＩ−ＩＩ線に沿う模式的断面構造は図４に示すように表され、図２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は図５に示すように表される。
【００２４】
実施の形態に係る半導体装置１は、図１〜図５に示すように、高周波半導体チップ２４と、高周波半導体チップ２４の入力側に配置された入力整合回路１７と、高周波半導体チップ２４の出力側に配置された出力整合回路１８と、入力整合回路１７に接続された高周波入力端子２１ａと、出力整合回路１８に接続された高周波出力端子２１ｂと、高周波半導体チップ２４に接続される平滑化キャパシタ用端子４１ｂとを備える。ここで、高周波半導体チップ２４と、入力整合回路１７と、出力整合回路１８とが１つのパッケージに収納されている。
【００２５】
また、実施の形態に係る半導体装置１は、図２および図４に示すように、平滑化キャパシタ用端子４１ｂと接地電位間に接続されたバイパスリザバーキャパシタ（bypass reservoir capacitor）（平滑化キャパシタ）ＣBRを備える。ここで、平滑化キャパシタＣBRの値をＣBR、電流振幅の値をＩPK、許容できるリップル電圧の値をΔＶ、差分周波数の値をΔｆとすると、平滑化キャパシタＣBRは、ＣBR＝ＩPK×（１／２πΔｆ）／△Ｖ以上の値を有する。
【００２６】
また、実施の形態に係る半導体装置１は、図２および図３に示すように、高周波半導体チップ２４に接続されたキャパシタ用ストリップライン３９ｂを備える。ここで、平滑化キャパシタ用端子４１ｂは、キャパシタ用ストリップライン３９ｂを介して、高周波半導体チップ２４のドレイン端子電極Ｄに接続されている。
【００２７】
また、実施の形態に係る半導体装置１は、図２および図４に示すように、高周波半導体チップ２４のドレイン端子電極Ｄとキャパシタ用ストリップライン３９ｂとの間を接続する平滑化キャパシタ接続用ボンディングワイヤＢＷ１を備える。
【００２８】
また、実施の形態に係る半導体装置１は、図２および図３に示すように、入力整合回路１７に接続された入力ストリップライン１９ａを備え、高周波入力端子２１ａは、入力ストリップライン１９ａを介して高周波半導体チップ２４のゲート端子電極Ｇに接続されている。
【００２９】
また、実施の形態に係る半導体装置１は、図２および図３に示すように、出力整合回路１８に接続された出力ストリップライン１９ｂを備え、高周波出力端子２１ｂは、出力ストリップライン１９ｂを介して高周波半導体チップ２４のドレイン端子電極Ｄに接続されている。
【００３０】
また、図１および図２に示すように、高周波出力端子２１ｂと、平滑化キャパシタ用端子４１ｂは、互いに隣接して配置されていても良い。
【００３１】
また、実施の形態に係る半導体装置１は、図１〜図５に示すように、導体ベースプレート２００上に配置された高周波半導体チップ２４と、導体ベースプレート２００上に高周波半導体チップ２４の入力側に配置された入力回路基板２６と、導体ベースプレート２００上に高周波半導体チップ２４の出力側に配置された出力回路基板２８とを備える。
【００３２】
入力回路基板２６上には、入力整合回路１７が配置されている。また、出力回路基板２８上には、出力整合回路１８が配置されている。
【００３３】
入力整合回路１７は、ボンディングワイヤ１２を介して、高周波半導体チップ２４のゲート端子電極Ｇに接続され、出力整合回路１８は、ボンディングワイヤ１４を介して、高周波半導体チップ２４のドレイン端子電極Ｄに接続されている。
【００３４】
入力ストリップライン１９ａには、高周波入力端子２１ａが接続され、出力ストリップライン１９ｂには、高周波出力端子２１ｂが接続されている。
【００３５】
高周波入力端子２１ａは、入力ストリップライン１９ａと、ボンディングワイヤ１１と、入力整合回路１７とを介して、高周波半導体チップ２４のゲート端子電極Ｇに接続されている。
【００３６】
―回路構成―
実施の形態に係る半導体装置１の模式的回路構成は、図６に示すように、高周波半導体チップ２４と、高周波半導体チップ２４の入力側に配置された入力整合回路１７と、高周波半導体チップ２４の出力側に配置された出力整合回路１８と、入力整合回路１７に接続された入力ストリップライン１９ａと、入力ストリップライン１９ａに接続された高周波入力端子２１ａと、出力整合回路１８に接続された出力ストリップライン１９ｂと、出力ストリップライン１９ｂに接続された高周波出力端子２１ｂと、高周波半導体チップ２４の出力側に配置されたキャパシタ接続回路８０と、キャパシタ接続回路８０に接続された平滑化キャパシタ用端子４１ｂとを備える。ここで、高周波半導体チップ２４と、入力整合回路１７と、出力整合回路１８とが金属壁１６で囲まれた１つのパッケージに収納されている。
【００３７】
キャパシタ接続回路８０は、高周波半導体チップ２４のドレイン端子電極Ｄとキャパシタ用ストリップライン３９ｂとを接続するキャパシタ接続用ボンディングワイヤＢＷ１を備える。
【００３８】
また、図６に示すように、平滑化キャパシタ用端子４１ｂには、キャパシタ接続用ボンディングワイヤＢＷ２を介して、平滑化キャパシタＣBRの一方の電極が接続され、平滑化キャパシタＣBRの他方の電極は、キャパシタ接続用ボンディングワイヤＢＷ３を介して、接地電位に接続されている。
【００３９】
実施の形態に係る半導体装置１においては、図６に示すように、平滑化キャパシタ用端子４１ｂを設け、平滑化キャパシタ用端子４１ｂと高周波半導体チップ２４のドレイン端子電極Ｄとをキャパシタ用ストリップライン３９ｂとキャパシタ接続用ボンディングワイヤＢＷ１を介して接続する。この接続では、出力整合回路１８を介さないため、差分周波数Δｆが数百ＭＨｚの場合でも高周波半導体チップ２４のドレイン端子電極Ｄの電圧が平滑化される。
【００４０】
実施の形態に係る半導体装置１において、電流振幅ＩPKをパラメータとするリップル電圧ΔＶとバイパスリザバーキャパシタ（平滑化キャパシタ）ＣBRとの関係を示すシミュレーション結果は、図７に示すように表される。図７は、差分周波数Δｆ＝５ＭＨｚの例である。
【００４１】
図７に示すように、例えば、リップル電圧ΔＶを０．１Ｖ以下に抑えるためには、差分周波数Δｆ＝５０ＭＨｚ・電流振幅ＩPK＝０．３Ａのとき、バイパスリザバーキャパシタＣBR＝０．１μＦ以上、差分周波数Δｆ＝５０ＭＨｚ・電流振幅ＩPK＝１．０Ａのとき、バイパスリザバーキャパシタＣBR＝０．３μＦ以上、差分周波数Δｆ＝５０ＭＨｚ・電流振幅ＩPK＝３．０Ａのとき、バイパスリザバーキャパシタＣBR＝１．０μＦ以上の値が必要となる。
【００４２】
また、差分周波数Δｆをパラメータとするリップル電圧ΔＶとバイパスリザバーキャパシタ（平滑化キャパシタ）ＣBRとの関係を示すシミュレーション結果は、図８に示すように表される。
【００４３】
図８に示すように、例えば、リップル電圧ΔＶを０．１Ｖ以下に抑えるためには、電流振幅ＩPK＝３Ａ・差分周波数Δｆ＝１ＭＨｚのとき、バイパスリザバーキャパシタＣBR＝５μＦ以上、電流振幅ＩPK＝３Ａ・差分周波数Δｆ＝５ＭＨｚのとき、バイパスリザバーキャパシタＣBR＝１μＦ以上、電流振幅ＩPK＝３Ａ・差分周波数Δｆ＝５０ＭＨｚのとき、バイパスリザバーキャパシタＣBR＝０．１μＦ以上の値が必要となる。
【００４４】
実施の形態に係る半導体装置１においては、高周波半導体チップ２４のドレイン端子電極Ｄ端面とバイパスリザバーキャパシタ（平滑化キャパシタ）ＣBR間を最短で繋ぐことで、高周波半導体チップ２４のドレイン端子電極Ｄ端面とバイパスリザバーキャパシタＣBR間のインダクタンスを最小に抑えることができる。
【００４５】
例えば、差分周波数Δｆが５ＭＨｚのとき、６ＧＨｚ帯８０Ｗ級ＧａＡｓＭＥＳＦＥＴ（例えばＴＩＭ５９６４−８０ＳＬ）の場合、−２５ｄＢｃ動作時の電流振幅ＩPKの値は、３Ａ程度であり、この電荷量を５ＭＨｚの周期以内に供給し、リップル電圧ΔＶを０．１Ｖ以内にするために必要なバイパスリザバーキャパシタＣBRの値は、ＣBR＝Ｑ／△Ｖで表すことができる。ここで、Ｑ＝ＩPK∫（０〜Ｔ／２）ｓｉｎωｔｄｔ＝ＩPK∫（０〜π／ω）ｓｉｎωｔｄｔで表される。したがって、Ｑの値は、約３×（1／２πｆ）＝１×１０-7(Ｃ)であり、リップル電圧ΔＶ＝０．１Ｖから、ＣBR＝１μＦとなる。
【００４６】
三次相互変調歪ＩＭ３の測定の際に、２つの周波数を１つの半導体装置１に入力したとき、その差分周波数成分が発生する。ここで、三次相互変調歪ＩＭ３は、半導体装置１に、周波数がほぼ等しい２つの入力信号(周波数ｆ１、ｆ２；ｆ１−ｆ２＝数１０ＭＨｚ)を供給したときに、デバイスの非線形性によって(２ｆ２−ｆ１)、および(２ｆ１−ｆ２)という周波数の信号が出力されるが、この信号レベルを基本波(ｆ１またはｆ２)の信号レベルに対する比で表記している。
【００４７】
基本的な三次相互変調歪ＩＭ３の測定法では，２つの基本波信号を混合し、半導体装置１への入力信号として用いる。半導体装置１によって生じた三次相互変調歪ＩＭ３は、スペクトラムアナライザによって測定される。
【００４８】
その差分周波数Δｆが、数ＭＨｚの場合は、ＲＦ出力端子近傍に１００μＦ以上のキャパシタを接続することで、出力電圧および高周波半導体チップ２４のドレイン端面の電圧が平滑化される。
【００４９】
しかしながら、バイアス供給源と高周波半導体チップ２４のドレイン端面間に何らかのインピーダンスが存在すると、高周波半導体チップ２４のドレイン端面に現れる電圧が変調され、半導体装置１の増幅特性に悪影響を与える。例えば、バイアス供給源と高周波半導体チップ２４のドレイン端面間には、その距離に応じてリアクタンス（インダクタンスＬ）が存在する。周波数成分ｆの交流電流をＩとすると、その変調される電圧振幅（リップル電圧ΔＶ）は、２πｆ×Ｌ×Ｉで表される。
【００５０】
そこで、バイパスリザバーキャパシタＣBRを高周波半導体チップ２４近傍に設けることで、実効上のバイアス供給源が高周波半導体チップ２４に近くなり、バイアス供給源と高周波半導体チップ２４のドレイン端面間のリアクタンスを小さくすることができる。ここで、高周波半導体チップ２４のドレイン端面の電圧とは、高周波半導体チップ２４のドレイン端子電極Ｄの端面の電圧である。
【００５１】
リップル電圧ΔＶは、△Ｖ＝２πｆ×Ｌ×Ｉで表されることから、Ｌ＝△Ｖ／（２πｆ×Ｉ）である。したがって、Ｉ＝３Ａ、ｆ＝５ＭＨｚのとき、電圧振幅（リップル電圧ΔＶ）を０．１Ｖ以下に抑えるには、Ｌ＜０．１／（２π×５×１０-6×３）であれば良く、Ｌの値が、約１ｍＨとなる距離以内に、バイパスリザバーキャパシタＣBRが接続されていれば良い。
【００５２】
また、Ｉ＝３Ａ、ｆ＝１００ＭＨｚのとき、電圧振幅（リップル電圧ΔＶ）を０．１Ｖ以下に抑えるには、Ｌ＜０．１／（２π×１００×１０-6×３）であれば良く、Ｌの値が、約５０μＨとなる距離以内に、バイパスリザバーキャパシタＣBRが接続されていれば良い。
【００５３】
また、高周波半導体チップ２４のドレイン端子電極Ｄとキャパシタ用ストリップライン３９ｂとをキャパシタ接続用ボンディングワイヤＢＷ１を介して接続する理由は、実効的な電気長が短いため、ワイヤボンディングが最適となるからである。
【００５４】
実施の形態によれば、整合回路を介さないため、差分周波数Δｆが数百ＭＨｚにおいても高周波半導体チップのドレイン端面の電圧が平滑化されたマイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体装置を提供することができる。
【００５５】
（高周波半導体チップの構成）
実施の形態に係る半導体装置１に適用する高周波半導体チップ２４の模式的平面パターン構成の拡大図は、図９（ａ）に示すように表され、図９（ａ）のＪ部分の拡大図は、図９（ｂ）に示すように表される。また、実施の形態に係る半導体装置１に適用する高周波半導体チップ２４の構造例１〜４であって、図９（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造例１〜４は、それぞれ図１０〜図１３に示すように表される。
【００５６】
実施の形態に係る半導体装置１に適用する高周波半導体チップ２４において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０は、図９〜図１３に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０、複数のソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０と、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２に対してＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２を介して接続された接地電極（図示省略）とを備える。
【００５７】
ゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０には、ボンディングワイヤ１２が接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０には、ボンディングワイヤ１４が接続される。
【００５８】
ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の内壁に形成されたバリア金属層（図示省略）、およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介して、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２は、接地電極に接続されている。
【００５９】
半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
【００６０】
―構造例１―
図９（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構成として、実施の形態に係る半導体装置１に適用する高周波半導体チップ２４のＦＥＴセルの構造例１は、図１０に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図１０に示す構造例１では、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）若しくは高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００６１】
―構造例２―
図９（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構成として、実施の形態に係る半導体装置１に適用する高周波半導体チップ２４のＦＥＴセルの構造例２は、図１１に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図１１に示す構造例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
【００６２】
―構造例３―
図９（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構成として、実施の形態に係る半導体装置１に適用する高周波半導体チップ２４のＦＥＴセルの構造例３は、図１２に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１２に示す構造例３では、ＨＦＥＴ若しくはＨＥＭＴが示されている。
【００６３】
―構造例４―
図９（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構成として、実施の形態に係る半導体装置１に適用する高周波半導体チップ２４のＦＥＴセルの構造例４は、図１３に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１３に示す構造例４では、ＨＦＥＴ若しくはＨＥＭＴが示されている。
【００６４】
また、上記の構造例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。上記の構造例１〜４においては、この活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。
【００６５】
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
【００６６】
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
【００６７】
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００６８】
なお、実施の形態に係る半導体装置１に適用する高周波半導体チップ２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
【００６９】
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【００７０】
（変形例）
実施の形態の変形例に係る半導体装置１aを搭載するパッケージの模式的鳥瞰構成であって、メタルキャップ１０は図１４（ａ）に示すように表され、メタルシールリング１４ａは図１４（ｂ）に示すように表され、金属壁１６は図１４（ｃ）に示すように表され、導体ベースプレート２００、入力側絶縁層２０ａ・出力側絶縁層２０ｂ・キャパシタ端子用絶縁層４０ｂ上に配置された入力ストリップライン１９ａ・出力ストリップライン１９ｂ・キャパシタ用ストリップライン３９ｂ、および入力側絶縁層２０ａ・出力側絶縁層２０ｂ・キャパシタ端子用絶縁層４０ｂ上に配置されるフィードスルー上層部２２は図１４（ｄ）に示すように表される。
【００７１】
実施の形態の変形例に係る半導体装置１の模式的平面構成は、図１５に示すように表される。
【００７２】
実施の形態に係る半導体装置１においては、図１〜図２に示したように、高周波出力端子２１ｂと、平滑化キャパシタ用端子４１ｂは、互いに隣接して配置されていたのに対して、実施の形態の変形例に係る半導体装置１ａにおいては、図１４〜図１５に示したように、高周波出力端子２１ｂと、平滑化キャパシタ用端子４１ｂは、四辺形の互いに隣接する辺に配置されている。その他の構成は、実施の形態に係る半導体装置１と同様であるため、重複説明は省略する。
【００７３】
実施の形態の変形例によれば、出力回路基板２８を跨がずに平滑化キャパシタ接続用ボンディングワイヤＢＷ１を形成することができる。このため、実施の形態の変形例によれば、平滑化キャパシタ接続用ボンディングワイヤＢＷ１の長さを実施の形態に比べて、短く形成することができる。
【００７４】
実施の形態およびその変形例によれば、整合回路を介さないため、差分周波数Δｆが数百ＭＨｚにおいても高周波半導体チップのドレイン端面の電圧が平滑化されたマイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体装置を提供することができる。
【００７５】
[その他の実施の形態]
実施形態およびその変形例を説明したが、この実施形態およびその変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７６】
なお、実施の形態に係る半導体装置に搭載される高周波半導体チップとしては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
【００７７】
このように、ここでは記載していない様々な実施の形態などを含む。
【符号の説明】
【００７８】
１、１ａ…半導体装置
１０…メタルキャップ
１１、１２、１４、１５…ボンディングワイヤ
１４ａ…メタルシールリング
１６…金属壁
１７…入力整合回路
１８…出力整合回路
１９ａ…入力ストリップライン
１９ｂ…出力ストリップライン
２０ａ…入力側絶縁層
２０ｂ…出力側絶縁層
２１ａ…高周波入力端子
２１ｂ…高周波出力端子
２２…フィードスルー上層部
２４…高周波半導体チップ
２６…入力回路基板
２８…出力回路基板
３９ｂ…キャパシタ用ストリップライン
４０ｂ…キャパシタ端子用絶縁層
４１ｂ…平滑化キャパシタ用端子
８０…キャパシタ接続回路
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
２００…導体ベースプレート
Ｇ，Ｇ１，Ｇ２，…，Ｇ１０…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ１０１，Ｓ１０２…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ１０…ドレイン端子電極
ＳＣ１１，ＳＣ１２，…，ＳＣ９１，ＳＣ９２，ＳＣ１０１，ＳＣ１０２…ＶＩＡホール
ＣBR…バイパスリザバーキャパシタ（平滑化キャパシタ）
ＩPK…電流振幅
ΔＶ…リップル電圧
Δｆ…差分周波数
ＢＷ１、ＢＷ２、ＢＷ３…平滑化キャパシタ接続用ボンディングワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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