(57)【特許請求の範囲】
【請求項１】
アクティブマトリクス駆動方式に対応した画素構造を有するＥＬ表示パネルにおいて、
複数の画素回路に共通に接続される電流供給線のうち信号線との交差部分の線幅が、信号線との非交差部分の線幅よりも細く形成されており、
前記電流供給線は、２値以上の電位で駆動制御され、
ある行に対応する前記電流供給線における電位変動のタイミングが、他行の信号線電位の書込期間に位置するＥＬ表示パネル。
【請求項２】
前記信号線電位の書込期間中に移動度補正が実行される請求項１に記載のＥＬ表示パネル。
【請求項３】
ある行に対応する前記電流供給線における電位変動のタイミングが、他行の閾値補正期間に位置する請求項１に記載のＥＬ表示パネル。
【請求項４】
前記画素構造はトップエミッション構造を有している請求項１ないし請求項３のいずれか１項に記載のＥＬ表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
この明細書で説明する発明は、アクティブマトリクス駆動方式で駆動制御されるＥＬ表示パネルの構造に関する。なお、この明細書で提案する発明は、ＥＬ表示パネル及び電子機器としての側面も有する。
【背景技術】
【０００２】
図１に、アクティブマトリクス駆動型の有機ＥＬパネルに一般的な回路ブロック構成を示す。図１に示すように、有機ＥＬパネル１は、画素アレイ部３と、その駆動回路である書込制御線駆動部５及び水平セレクタ７で構成される。なお、画素アレイ部３には、信号線ＤＴＬと書込制御線ＷＳＬの各交点に画素回路９が配置される。
【０００３】
ところで、有機ＥＬ素子は電流発光素子である。このため、有機ＥＬパネルでは、各画素に対応する有機ＥＬ素子に流れる電流量の制御により発色の階調を制御する。
図２に、この種の画素回路９のうち最も単純な回路構成の一つを示す。この画素回路９は、書込トランジスタＴ１、駆動トランジスタＴ２及び保持容量Ｃｓで構成される。
【０００４】
なお、書込トランジスタＴ１は、対応画素の階調に対応する信号電位Ｖsig の保持容量Ｃｓへの書き込みを制御する薄膜トランジスタである。また、駆動トランジスタＴ２は、保持容量Ｃｓに保持された信号電位Ｖsig に応じて定まるゲート・ソース間電圧Ｖgsに基づいて駆動電流Ｉｄｓを有機ＥＬ素子ＯＬＥＤに供給する薄膜トランジスタである。図２の場合、書込トランジスタＴ１は、Ｎチャネル型の薄膜トランジスタで構成され、駆動トランジスタＴ２は、Ｐチャネル型の薄膜トランジスタで構成される。
【０００５】
図２の場合、駆動トランジスタＴ２のソース電極は、電源電位Ｖccが固定的に印加されている電流供給線（電源線）に接続される。このため、駆動トランジスタＴ２は、常に飽和領域で動作する。すなわち、駆動トランジスタＴ２は、信号電位Ｖsig に応じた大きさの駆動電流を有機ＥＬ素子ＯＬＥＤに供給する定電流源として動作する。この際、駆動電流Ｉｄｓは次式で与えられる。
Ｉｄｓ＝ｋ・μ・（Ｖgs−Ｖth）2／２
【０００６】
因みに、μは、駆動トランジスタＴ２の多数キャリアの移動度である。また、Ｖthは、駆動トランジスタＴ２の閾値電圧である。また、ｋは、（Ｗ／Ｌ）・Ｃoxで与えられる係数である。ここで、Ｗはチャネル幅、Ｌはチャネル長、Ｃoxは単位面積当たりのゲート容量である。
【０００７】
なお、この構成の画素回路の場合、図３に示す有機ＥＬ素子のＩ−Ｖ特性の経時変化に伴って、駆動トランジスタＴ２のドレイン電圧が変化する。
しかし、ゲート・ソース間電圧Ｖgsは一定に保たれるので、有機ＥＬ素子に供給される電流量には変化が無く、発光輝度を一定に保つことができる。
【０００８】
以下に、アクティブマトリクス駆動方式を採用する有機ＥＬパネルディスプレイに関する文献を例示する。
【特許文献１】特開２００３−２５５８５６号公報
【特許文献２】特開２００３−２７１０９５号公報
【特許文献３】特開２００４−１３３２４０号公報
【特許文献４】特開２００４−０２９７９１号公報
【特許文献５】特開２００４−０９３６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、薄膜プロセスの種類によっては図２に示す回路構成を採用できない場合がある。すなわち、現在の薄膜プロセスでは、Ｐチャネル型の薄膜トランジスタを採用できない場合がある。このような場合、駆動トランジスタＴ２をＮチャネル型の薄膜トランジスタに置き換えることになる。
【００１０】
図４に、この種の画素回路の構成を示す。この場合、駆動トランジスタＴ２のソース電極は有機ＥＬ素子ＯＬＥＤの陽極（アノード）端子に接続される。従って、この画素回路９の場合、有機ＥＬ素子のＩ−Ｖ特性が時間の経過に伴って変化すると、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsが変動する問題がある。このゲート・ソース間電圧Ｖgsの変動は駆動電流量を変化させ、発光輝度を変化させてしまう。
【００１１】
さらに、各画素回路を構成する駆動トランジスタＴ２の閾値及び移動度は、画素毎に異なっている。この駆動トランジスタＴ２の閾値や移動度の違いは、駆動電流値のバラツキとなって出現し、各画素の発光輝度を変化させる原因となる。
【００１２】
従って、図４に示す画素回路を採用する場合には、経時変化によらず安定した発光特性の得られる駆動方法の確立が求められる。同時に、表示品質の高いパネル構造の実現が求められる。
【課題を解決するための手段】
【００１３】
そこで、発明者らは、アクティブマトリクス駆動方式に対応した画素構造を有するＥＬ表示パネルとして、複数の画素回路に共通に接続される電流供給線のうち信号線との交差部分の線幅が、信号線との非交差部分の線幅よりも細く形成されているＥＬ表示パネルを提案する。
【００１４】
このパネル構造の場合、電流供給線と信号線との交差部分の面積を増やすことなく、その他の領域部分での電流供給線の線幅を広げることができる。このことは、電流供給線の全体としての配線抵抗値を小さくできることを意味する。結果として、表示内容や画素位置に依存した電流供給線の電位変動を小さくできる。
【００１５】
なお、このパネル構造は、電流供給線が２値以上の電位で駆動制御される場合に、さらに高い効果が期待できる。電流供給線が固定電位でない場合、信号線との交差部分の対向面積が大きいと、電流供給線の電位変動が信号線との交差部分に形成されるカップリング容量を通じて信号線に伝播しやすくなる。
【００１６】
しかし、このパネル構造の場合、電流供給線と信号線との交差部分の面積を電流駆動能力に比して小さくできる。このため、電流供給線の電位変動が信号線に与える影響を小さくできる。結果的に、信号線に伝播する電位変動は小さくなり、書き込み電位への影響を最小化できる。結果的に、表示品質の低下を抑制できる。
【００１７】
また、提案するパネル構造は、画素構造がトップエミッション構造を有している場合に効果的である。トップエミッション構造の場合、電流供給線の形成層は光線の出力経路と交差せずに済む。従って、開口率に影響を与えることなく、信号線との交差部以外における電流供給線の線幅を太くすることができる。
【００１８】
また、提案するパネル構造の場合、ある行に対応する電流供給線の電位変動のタイミングが他行の信号線電位の書込期間に位置する場合に高い効果が期待できる。前述したように、電流供給線の電位変動は信号線との交差部を通じて伝播するが、信号線との交差部分の面積が小さい。このため、他行に位置する画素回路における信号線の電位の書き込みへの影響を最小限にとどめることができる。
【００１９】
特に、信号線電位の書込期間中に移動度補正が実行される場合には、駆動トランジスタの移動度補正の精度を高めることが可能になる。また、閾値補正が実行される場合には、駆動トランジスタの閾値補正の精度を高めることが可能になる。このように、表示品質の低下の抑制に効果的である。
【００２０】
また、発明者らは、前述したパネル構造を有するＥＬ表示パネルを搭載した電子機器を提案する。
ここで、電子機器は、ＥＬ表示パネルと、システム全体の動作を制御するシステム制御部と、システム制御部に対する操作入力を受け付ける操作入力部とで構成する。
【発明の効果】
【００２１】
発明者らの提案する発明の採用により、電流供給線と信号線との交差部分の面積を増やすことなく、交差部分以外の電流供給線の線幅を広げることが可能になる。この線幅の拡大により、電流供給線の全体としての配線抵抗値を小さくできる。その結果、表示内容や画素位置に依存した電流供給線の電位低下を抑制して画質を改善できる。
【００２２】
また、電流供給線と信号線との交差部分の面積を小さくできる。このため、電流供給線から信号線への電位変動の伝播量を抑制することができる。かくして、信号線電位の変動による画素回路への誤書き込みを防ぐことができる。
【発明を実施するための最良の形態】
【００２３】
以下、発明を、アクティブマトリクス駆動型の有機ＥＬパネルに適用する場合について説明する。
なお、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。また以下に説明する形態例は、発明の一つの形態例であって、これらに限定されるものではない。
【００２４】
（Ａ）外観構成
なお、この明細書では、画素アレイ部と駆動回路とを同じ半導体プロセスを用いて同じ基板上に形成した表示パネルだけでなく、例えば特定用途向けＩＣとして製造された駆動回路を画素アレイ部の形成された基板上に実装したものも有機ＥＬパネルと呼ぶ。
【００２５】
図５に、有機ＥＬパネルの外観構成例を示す。有機ＥＬパネル１１は、支持基板１３のうち画素アレイ部の形成領域に対向部１５を貼り合わせた構造を有している。
【００２６】
支持基板１３は、ガラス、プラスチックその他の基材で構成され。その表面に有機ＥＬ層や保護膜等を積層した構造を有している。対向部１５は、ガラス、プラスチックその他の透明部材を基材とする。なお、有機ＥＬパネル１１には、外部から支持基板１３に信号等を入出力するためのＦＰＣ（フレキシブルプリントサーキット）１７が配置される。
【００２７】
（Ｂ）形態例１
（Ｂ−１）システム構成
以下では、Ｎチャネル型の薄膜トランジスタで構成された駆動トランジスタＴ２の特性バラツキを防ぎ、かつ画素回路を構成する素子数が少なく済む有機ＥＬパネル１１のシステム構成例を示す。
【００２８】
図６は、有機ＥＬパネル１１のシステム構成例である。図６に示す有機ＥＬパネル１１は、画素アレイ部２１と、その駆動回路である書込制御線駆動部２３、電流供給線駆動部２５、水平セレクタ２７、タイミングジェネレータ２９で構成される。
【００２９】
画素アレイ部２１は、信号線ＤＴＬと書込制御線ＷＳＬとの各交点位置にサブ画素を配置したマトリクス構造を有している。因みに、サブ画素は１画素を構成する画素構造の最小単位である。例えばホワイトユニットとしての１画素は、有機ＥＬ材料の異なる３つのサブ画素（Ｒ、Ｇ、Ｂ）で構成される。
【００３０】
図７に、サブ画素に対応する画素回路と各駆動回路との接続関係を示す。また図８に、形態例１で提案する画素回路の内部構成を示す。図８に示す画素回路は、２つのＮチャネル型の薄膜トランジスタＴ１、Ｔ２と１つの保持容量Ｃｓとで構成される。
【００３１】
この回路構成の場合も、書込制御線駆動部２３は、書込制御線ＷＳＬを通じて書込トランジスタＴ１を開閉制御し、信号線電位の保持容量Ｃｓへの書き込みを制御する。因みに、書込制御線駆動部２３は、垂直解像度数分の出力段数を有するシフトレジスタで構成される。
【００３２】
電流供給線駆動部２５は、電流供給線ＤＳＬａを通じて駆動トランジスタＴ２の一方の主電極に接続される電流供給線ＤＳＬａを２値的に制御し、他の駆動回路との協働動作により画素回路内の動作内容を制御する。ここでの動作には、有機ＥＬ素子の発光・非発光だけでなく、特性バラツキの補正動作も含まれる。この形態例の場合、特性バラツキの補正は、駆動トランジスタＴ２の閾値のバラツキや移動度のバラツキに基づくユニフォーミティの劣化の補正を意味する。
【００３３】
水平セレクタ２７は、信号線ＤＴＬに画素データＤinに応じた信号電位Ｖsig 又は閾値補正用のオフセット電位Ｖofs を印加する。なお、水平セレクタ２７は、水平解像度数分の出力段数を有するシフトレジスタと、各出力段に対応するラッチ回路と、Ｄ／Ａ変換回路と、バッファ回路と、セレクタとで構成される。
タイミングジェネレータ２９は、書込制御線ＷＳＬ、電流供給線ＤＳＬａ、信号線ＤＴＬの駆動に必要なタイミングパルスを生成する。
【００３４】
（Ｂ−２）駆動動作例
図９に、図８に示す画素回路の駆動動作例を示す。因みに図９では、電流供給線ＤＳＬａに印加する２種類の電源電位のうち高電位（発光電位）の方をＶccで表し、低電位（非発光電位）の方をＶssで表す。
【００３５】
まず、発光状態における画素回路内の動作状態を図１０に示す。このとき、書込トランジスタＴ１はオフ状態である。一方、駆動トランジスタＴ２は飽和領域で動作し、ゲート・ソース間電圧Ｖgsに応じて定まる電流Ｉｄｓを有機ＥＬ素子ＯＬＥＤに供給する（図９（ｔ１））。
【００３６】
次に、非発光状態の動作状態を説明する。このとき、電流供給線ＤＳＬａの電位が高電位Ｖccから低電位Ｖssに切り換わる（図９（ｔ２））。この際、有機ＥＬ素子の閾値電圧ＶthelがＶss−Vcath（カソード電位）＜Ｖthelであれば有機ＥＬ素子は消灯する。
【００３７】
なお、駆動トランジスタＴ２のソース電位Ｖｓは、電流供給線ＤＳＬａの電位と同じになる。すなわち、有機ＥＬ素子のアノード電極は低電位Ｖssに充電される。図１１に、画素回路内の動作状態を示す。図１１に破線で示すように、この際、保持容量Ｃｓに保持されていた電荷は電流供給線ＤＳＬａへ引き出される。
【００３８】
この後、信号線ＤＴＬの電位が閾値補正用のオフセット電位Ｖofs に遷移した状態で、書込制御線ＷＳＬが高電位に変化すると、オン動作した書込トランジスタＴ１を通じて駆動トランジスタＴ２のゲート電位がオフセット電位Ｖofs に変化する（図９（ｔ３））。
【００３９】
図１２に、この場合における画素回路内の動作状態を示す。この際、駆動トランジスタＴ２のゲート・ソース間電圧ＶgsはＶofs −Ｖssで与えられる。この電圧は、駆動トランジスタＴ２の閾値電圧Ｖthよりも大きくなるように設定される。Ｖofs −Ｖss＞Ｖthを満たさなければ閾値補正動作を実行できないためである。
【００４０】
次に、電流供給線ＤＳＬａの電位が再び高電位Ｖccに切り換えられる（図９（ｔ４））。電流供給線ＤＳＬａの電位が高電位Ｖccに変化することで、有機ＥＬ素子ＯＬＥＤのアノード電位Ｖelが駆動トランジスタＴ２のソース電位Ｖｓとなる。
【００４１】
図１３に、この場合における画素回路内の動作状態を示す。なお図１３では、有機ＥＬ素子ＯＬＥＤを等価回路で示す。すなわち、ダイオードと寄生容量Ｃelで示す。このとき、Ｖel≦Ｖcat ＋Ｖthelの関係を満たす限り（ただし、有機ＥＬ素子のリーク電流は駆動トランジスタＴ２に流れる駆動電流Ｉｄｓよりかなり小さいと考える。）、駆動トランジスタＴ２に流れる駆動電流Ｉｄｓは、保持容量Ｃｓと寄生容量Ｃelを充電するのに使用される。
【００４２】
結果的に、有機ＥＬ素子ＯＬＥＤのアノード電位Ｖelは、図１４に示すように、時間の経過と共に上昇する。すなわち、駆動トランジスタＴ２のゲート電位Ｖｇはオフセット電位Ｖofs に固定した状態のまま、駆動トランジスタＴ２のソース電位Ｖｓが上昇を開始する。この動作が閾値補正動作である。
【００４３】
やがて、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは閾値電圧Ｖthに収束する。このとき、Ｖel＝Ｖofs
−Ｖth≦Ｖcat ＋Ｖthelを満たしている。
閾値補正期間が終了すると、書込トランジスタＴ１が再びオフ制御される（図９（ｔ５））。
【００４４】
このオフ制御により駆動トランジスタＴ２のゲート電位Ｖｇはフローティング状態になる。ただし、ゲート・ソース間電圧Ｖgsは閾値電圧Ｖthに収束しているのでカットオフ状態にあり、駆動電流Ｉｄｓは流れない。
【００４５】
この後、信号線ＤＴＬの電位が信号電位Ｖsig に遷移するのに必要なタイミング以降に、書込トランジスタＴ１は再びオン状態に制御される（図９（ｔ６））。図１５に、この場合における画素回路内の動作状態を示す。因みに、信号電位Ｖsig は、対応画素の階調値に応じて与えられる電位である。
【００４６】
この際、駆動トランジスタＴ２のゲート電位Ｖｇは、信号電位Ｖsig に遷移する。すなわち、ゲート・ソース間電圧Ｖgsが閾値電圧Ｖthより大きくなる。これにより、駆動トランジスタＴ２はオン状態になり、保持容量Ｃｓと寄生容量Ｃelを充電するように駆動電流Ｉｄｓを流し始める。
【００４７】
この駆動電流Ｉｄｓの供給開始に伴って、駆動トランジスタＴ２のソース電位Ｖｓは上昇する。因みに、駆動トランジスタＴ２のソース電位Ｖｓが有機ＥＬ素子の閾値電圧Ｖthelとカソード電圧Ｖcat の和を越えない限り（有機ＥＬ素子ＯＬＥＤに流れ込むリーク電流が駆動電流Ｉｄｓよりもかなり小さければ）、駆動トランジスタＴ２により供給される駆動電流Ｉｄｓは、保持容量Ｃｓと寄生容量Ｃelを充電するのに使用される。
【００４８】
ところで、この動作開始時点においては、既に駆動トランジスタＴ２の閾値補正動作が完了している。従って、駆動トランジスタＴ２から供給される駆動電流Ｉｄｓは、駆動トランジスタＴ２の移動度μを反映した値になる。具体的には、移動度μが大きい駆動トランジスタほど大きな駆動電流Ｉｄｓが流れ、ソース電位Ｖｓの上昇も早くなる。
【００４９】
逆に移動度μが小さい駆動トランジスタほど小さな駆動電流Ｉｄｓが流れ、ソース電位Ｖｓの上昇は遅くなる（図１６）。
結果的に、保持容量Ｃｓの保持電圧は、駆動トランジスタＴ２の移動度μに応じて補正される。すなわち、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは、移動度μを補正した電圧へと変化する。
【００５０】
最後に、書込トランジスタＴ１がオフ制御されて信号電位Ｖsig の書き込みが終了する。このとき、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgs（＝Ｖsig −Ｖofs ＋Ｖth−ΔＶ）は、閾値電圧Ｖthより大きい。従って、駆動電流Ｉｄｓ’の供給が継続され、有機ＥＬ素子ＯＬＥＤの発光が開始される。
【００５１】
なお、有機ＥＬ素子ＯＬＥＤに駆動電流Ｉｄｓ’が流れることで、駆動トランジスタＴ２のソース電位Ｖｓは電位Ｖx まで上昇する。図１７に、この場合における画素回路内の動作状態を示す。
【００５２】
この際、駆動トランジスタＴ２のゲート電位Ｖｇはフローティング状態にある。従って、駆動トランジスタＴ２のゲート電位Ｖｇは、保持容量Ｃｓのブートストラップ動作により、ゲート・ソース間電圧Ｖgsを保持したまま上昇する（図９（ｔ７））。
【００５３】
ところで、この形態例で提案する駆動回路の場合も、発光時間が長くなると、有機ＥＬ素子ＯＬＥＤのＩ−Ｖ特性が変化する。すなわち、駆動トランジスタＴ２のソース電位Ｖｓも変化する。
【００５４】
しかし、駆動トランジスタＴ２のゲート・ソース間電圧Ｖgsは、保持容量Ｃｓにより一定に保たれるので有機ＥＬ素子ＯＬＥＤに流れる電流量は変化せずに済む。
このように、この形態例で提案する画素回路と駆動方式を採用すれば、有機ＥＬ素子ＯＬＥＤのＩ−Ｖ特性の変化にかかわらず、信号電位Ｖsig に応じた駆動電流Ｉｄｓを常に流し続けることができる。
【００５５】
すなわち、有機ＥＬ素子ＯＬＥＤの特性の経時変化にかかわらず、発光輝度を信号電位Ｖsig
に応じた輝度に保ち続けることができる。
【００５６】
（Ｂ−３）まとめ
以上の通り、この形態例で説明した画素回路と駆動方式の採用により、駆動トランジスタＴ２をＮチャネル型の薄膜トランジスタで構成する場合にも、画素毎に輝度バラツキのない有機ＥＬパネルを実現することができる。また、Ｎチャネル型の薄膜トランジスタだけで画素回路を構成することができ、有機ＥＬパネルの製造にアモルファスシリコン系のプロセスを採用することが可能になる。
【００５７】
（Ｃ）形態例２
（Ｃ−１）他の技術課題の考察
前述したように、有機ＥＬ素子ＯＬＥＤは電流駆動素子である。このため、電流供給線ＤＳＬａには、各画素回路で必要とされる駆動電流Ｉｄｓが累積的に流れている。図１８に、電流供給線ＤＳＬａが水平ラインに対して平行に延びる場合における画素位置と電圧降下との関係を示す。なお、図１８では、電流供給線ＤＳＬａが有する抵抗成分を明示的に表している。
【００５８】
図１８で明示した抵抗成分の影響により、画素位置が電流供給線駆動部２５から遠ざかるほど電流供給線ＤＳＬａの電圧降下分は除々に大きくなる。これは、１画素当たりの電圧降下が、各画素回路に対応する駆動電流Ｉｄｓと１画素当たりの配線抵抗の積で与えられるためである。当然、画面右端に位置する画素回路の電源電位Ｖｙは、画面左端に位置する画素回路の電源電位Ｖｘよりも低くなる。
【００５９】
この電源電位の低下は、画素回路を構成する駆動トランジスタＴ２のドレイン・ソース間電圧Ｖｄｓを小さくする方向で作用する。
図１９に、画面の右端と左端の電源電位の違いが駆動電流Ｉｄｓに与える影響を示す。図１９に示すように、同じ階調値でも駆動電流Ｉｄｓが異なれば、発光輝度差が発生してしまう。この現象はシェーディング現象として知覚される。
【００６０】
このシェーディングと呼ばれる現象は、前述したように電流供給線ＤＳＬａの配線構造に起因する現象である。このため、形態例１で説明した駆動トランジスタＴ２の特性補正機能では、その発生を防ぐことはできない。
しかも、シェーディング現象は、クロストークの発生にも関連する。
【００６１】
クロストークとは、図２０（Ａ）に示すような表示画像（全白背景画像の一部領域に黒表示窓を配置した画像等）の表示時に、図２０（Ｂ）に示すように水平ライン間で輝度差が知覚される現象をいう。具体的には、黒表示窓と同じ水平ラインの背景白部分と、黒表示窓の上下に位置する水平ラインの背景白部分との間に輝度差が生じる現象をいう。
【００６２】
この輝度差は、図２１に示すように、黒表示窓部分の画素回路には駆動電流Ｉｄｓが流れないことが影響している。具体的には、黒表示窓部分での電流供給線ＤＳＬの電圧降下が非常に小さいことが影響している。結果的に、黒表示窓部分と同列の画面右端付近における電流供給線ＤＳＬの電圧降下は小さく済み、発光輝度は高くなる。
【００６３】
一方、図２１に示すように、黒表示窓とは異なる水平ライン上の画面右端付近では、電圧降下の累積により電圧降下量が大きくなる。すなわち、発光輝度は電源電位の降下分だけ暗くなる。結果的に、同じ画面右端でも黒表示窓のある水平ラインとその他の水平ラインでは輝度差が発生し、その輝度差が一定量以上になると視認されてしまう。
【００６４】
ところで、電圧降下量は、駆動電流と電流供給線の配線抵抗との積和で計算される。
例えば図２１のパネル構造の場合、水平ライン上の画素数（Ｒ画素、Ｇ画素、Ｂ画素の全てを含む）をＮ、各画素で必要とされる駆動電流Ｉｄｓの最大値をＩ、１画素当たりの配線抵抗をｒとすると、電流供給線ＤＳＬのうち電流供給線駆動部２５から最も離れた位置（この形態例の場合、画面右端）の電源電位Ｖy は、次式で与えられる。
Ｖｙ＝｛Ｎ（Ｎ＋１）／２｝×Ｉ×ｒ                                  （式１）
【００６５】
従って、電圧降下量を小さくするには、Ｎ、Ｉ、ｒの少なくとも一つを小さくすれば良い。
ここでは、配線抵抗ｒを小さくすることを考える。配線抵抗ｒを小さくするには、電流供給線ＤＳＬの配線幅を太くする（広げる）か、電流供給線ＤＳＬを構成する金属膜（例えばアルミニウム）の膜厚を増やすことが必要である。
【００６６】
このうち、膜厚を増大する方法はプロセスの変更を伴い、生産タクトや歩留まりの低下等を招く可能性がある。このため、もう一つの方法が選択肢となる。すなわち、電流供給線ＤＳＬの線幅を太くする方法が選択肢となる。
【００６７】
図２２に、形態例１に対応する画素回路３１のレイアウト例を示す。なお、図中の符号は、それぞれ図８の符号に対応するものとする。図２２の場合、電流供給線ＤＳＬａの線幅はＷ１で与えられる。
【００６８】
図２３に、電流供給線ＤＳＬａの線幅Ｗ２（＞Ｗ１）を太くする場合のレイアウト例を示す。図２３のレイアウトを採用すれば、電流供給線ＤＳＬａの配線抵抗を小さくでき、結果的にシェーディングやクロストークの改善が期待できる。
ただし、電流供給線ＤＳＬａの線幅が太くなると、電流供給線ＤＳＬａと信号線ＤＴＬとが交差する部分（図中破線で囲んで示す符号Ａの部分）の面積が大きくなる。
【００６９】
この面積の増加は、電流供給線ＤＳＬａと信号線ＤＴＬとの間に形成される配線間容量（カップリング容量）の増加を意味する。すなわち、電流供給線ＤＳＬａの電位変動が信号線ＤＴＬに伝搬し易くなる新たな技術課題が発生する。
【００７０】
例えばある水平ラインに対応する画素回路の信号電位Ｖsig の書き込みタイミングで、他の水平ラインに対応する電流供給線ＤＳＬａの電位が変動する場合、移動度補正期間中に電位の変動が戻らないと、駆動トランジスタＴ２の移動度補正が正しく実行されないおそれがある。
【００７１】
図２４に、ある水平ラインに対応する画素回路３１の駆動動作例を示す。なお、注目する水平ラインの位置を添え字の“ｉ”で示す。添え字の“ｉ”は、画面の上からｉ番目に位置する水平ラインを意味する。
【００７２】
ここで、図２４（Ａ）は、ｉ番目の水平ラインに対応する画素回路３１の書込制御線ＷＳＬ（ｉ）の信号波形例である。また、図２４（Ｂ）は、ｉ番目の水平ラインに対応する電流供給線ＤＳＬａ（ｉ）の信号波形例である。また、図２４（Ｃ）は、ｉ＋１番目の水平ラインに対応する電流供給線ＤＳＬａ（ｉ＋１）の信号波形例である。
【００７３】
図２４（Ｄ）は、電流供給線と交差する信号線ＤＴＬの信号波形を示す。図２４（Ｅ）は、ｉ番目の水平ラインに対応する画素回路３１を構成する駆動トランジスタＴ２のゲート電位Ｖｇの信号波形である。図２４（Ｆ）は、ｉ番目の水平ラインに対応する画素回路３１を構成する駆動トランジスタＴ２のソース電位Ｖｓの信号波形である。
【００７４】
図２４（Ｄ）に示すように、電流供給線ＤＳＬａの電位変動は、自段であるか否かにかかわらず、交差部分の配線容量を通じて信号線ＤＴＬ（ｉ）に伝搬する。図２４の場合、信号電位Ｖsig の書込及び移動度補正期間中（ｔ６）に生じた電源電位の変動（高電位Ｖccから低電位Ｖssへの変動）が駆動トランジスタＴ２のゲート電位Ｖｇとソース電位Ｖｓに及ぶ様子が確認できる。
【００７５】
それでも、ゲート電位Ｖｇとソース電位Ｖｓの電位変動が移動度補正期間中に本来の電位に戻るのであれば、問題なく移動度補正動作を完了することができる。しかし、本来の電位に戻らなかった場合、移動度補正動作を正常な状態で完了することができない。
その理由は、ソース電位Ｖｓの電位変動量は、保持容量Ｃｓを介するためにゲート電位Ｖｇの電位変動量に対して小さくなることに起因する。
【００７６】
すなわち、ゲート電位Ｖｇの変動が移動度補正期間中に戻らなかった場合、正常な移動度補正の場合に比して駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓが小さくなってしまう。このことは、画面上の輝度が本来の輝度レベルよりも低くなることを意味する。
【００７７】
しかも、カップリングの影響による電位の変動量は、信号電位Ｖsig とは無関係に一定である。
従って、信号電位Ｖsig が低輝度の場合、この輝度レベルの低下は更に大きく表れることになる。このことは、黒つぶれやガンマ補正の不足として画質の低下を引き起こす。
【００７８】
また、この信号線ＤＴＬへの電位変動の伝搬は、閾値補正期間が複数の水平走査期間に分割実行される場合に影響を与えることがある。
例えばある水平ラインに対応する画素回路の閾値補正期間中に、他の水平ラインに対応する電流供給線ＤＳＬａの電位が変動する場合、閾値補正期間中に電位の変動が戻らないと、駆動トランジスタＴ２の閾値補正が正しく実行されない。
【００７９】
図２５に、ある水平ラインに対応する画素回路３１の駆動動作例を示す。図２５は、閾値補正動作を３水平走査期間に分割して実行する場合の動作例である。なお、図２５の場合も、注目する水平ラインの位置を添え字の“ｉ”で示す。添え字の“ｉ”は、画面の上からｉ番目に位置する水平ラインを意味する。
【００８０】
ここで、図２５（Ａ）は、ｉ番目の水平ラインに対応する画素回路３１の書込制御線ＷＳＬ（ｉ）の信号波形例である。また、図２５（Ｂ）は、ｉ番目の水平ラインに対応する電流供給線ＤＳＬａ（ｉ）の信号波形例である。また、図２５（Ｃ）は、ｉ＋１番目の水平ラインに対応する電流供給線ＤＳＬａ（ｉ＋１）の信号波形例である。
【００８１】
また、図２５（Ｄ）は、ｉ＋２番目の水平ラインに対応する電流供給線ＤＳＬａ（ｉ＋２）の信号波形例である。
図２５（Ｅ）は、電流供給線と交差する信号線ＤＴＬの信号波形を示す。図２５（Ｆ）は、ｉ番目の水平ラインに対応する画素回路３１を構成する駆動トランジスタＴ２のゲート電位Ｖｇの信号波形である。図２５（Ｇ）は、ｉ番目の水平ラインに対応する画素回路３１を構成する駆動トランジスタＴ２のソース電位Ｖｓの信号波形である。
【００８２】
図２５（Ｅ）に示すように、電流供給線ＤＳＬａの電位変動は、自段の電位変動であるか他段の電位変動であるにかかわらず、交差部分の配線容量を通じて信号線ＤＴＬに伝搬する。図２５の場合、書込トランジスタＴ１がオン状態である期間ｔ３、ｔ４、ｔ６、ｔ８の電源電位の変動（低電位Ｖssから高電位Ｖccへの変動）が駆動トランジスタＴ２のゲート電位Ｖｇとソース電位Ｖｓに伝搬する。
【００８３】
この場合も、ゲート電位Ｖｇとソース電位Ｖｓの電位変動が閾値補正期間中に戻れば、問題なく閾値補正を完了することができる。しかし、閾値補正動作のほぼ終了間際に他段の電流供給線ＤＳＬａの電位変動が伝搬し、ゲート電位Ｖｇとソース電位Ｖｓが変動して本来の電位に戻らない場合には、やはり閾値補正動作を正常な状態で完了することができなくなる。
【００８４】
図２６に、その理由を示す。図２６（Ａ）は、電流供給線ＤＳＬａに電位変動が生じる前の画素回路内の電位関係を示している。図２６（Ａ）の場合、駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓは既に閾値電圧Ｖthに収束している。図２６（Ｂ）は、閾値補正期間の終了間際に電流供給線ＤＳＬａの電位が変動した状態を表している。
【００８５】
この時点のゲート電位Ｖｇは、オフセット電位Ｖofs から変動分ΔＶだけ大きくなる。一方、ソース電位Ｖｓの変動部ΔＶｓは、保持容量Ｃｓを通じて伝搬するのでゲート電位Ｖｇの変動部ΔＶより小さくなる。このため、駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓは閾値電圧Ｖthより大きくなり、駆動トランジスタＴ２は再びオン動作する。
【００８６】
結果として、図２６（Ｃ）に示すように、駆動トランジスタＴ２の動度補正動作は継続し、ソース電位Ｖｓは更にΔＶｓ’だけ上昇する。
やがて、図２６（Ｄ）に示すように、電流供給線ＤＳＬａの電位変動の影響が収束すると、駆動トランジスタＴ２のゲート電位Ｖｇはオフセット電位Ｖofs に収束し、ソース電位Ｖｓは電位変動前よりもΔＶｓ’だけ大きい電位に収束する。
【００８７】
このことは、閾値補正期間の終了時点で、駆動トランジスタＴ２のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖthよりも小さい電圧Ｖgs’ に変化していることを意味する。
すなわち、閾値補正動作が正常に実行されていないことを意味する。結果的に、発光輝度が本来の輝度に一致しなくなる。
【００８８】
また、電流供給線ＤＳＬａと信号線ＤＴＬの交差面積の増大は、金属層同士の重なり面積の増大を意味する。従って、交差面積の増大は、層間ショートの可能性を高める原因にもなる。
【００８９】
また、図２３に示すように、電流供給線ＤＳＬａが信号線ＤＴＬの上層（第２層）として配線される場合、信号線ＤＴＬのうち電流供給線ＤＳＬａの下層（第１層）部分の配線長が長くなる。この場合に、下層（第１層）部分の配線抵抗が上層（第２層）の配線抵抗より大きいと、信号線ＤＴＬの全体としての配線抵抗が大きくなる原因にもなる。
【００９０】
（Ｃ−２）提案するレイアウト
そこで、発明者らは、図２７に示すレイアウトを提案する。すなわち、電流供給線ＤＳＬｂのうち信号線ＤＴＬとの交差部分でのみ線幅Ｗ３（＜Ｗ１）が細く、その他の部分では線幅Ｗ４（＞Ｗ１）が太い配線構造を提案する。
【００９１】
このため、電流供給線ＤＳＬｂの線幅は、水平ラインに沿って細い部分と太い部分が画素ピッチで交互に出現することになる。
なお、図２７の場合、電流供給線ＤＳＬｂの線幅は、線幅Ｗ３から線幅Ｗ４に徐々に太くなる一方で、線幅Ｗ４から線幅Ｗ３に徐々に細くなるように形成する。
【００９２】
もっとも、電流供給線ＤＳＬｂの線幅は、線幅Ｗ３とＷ４の間で階段状（直角）に変化しても良い。
この配線構造の採用により、電流供給線ＤＳＬｂの全体としての配線抵抗を低下させることができ、シェーディングやクロストークの発生を効果的に抑制することができる。
【００９３】
勿論、線幅Ｗ３やＷ４（特にＷ４）は、式１で与えられる電圧降下量Ｖｙがクロストークの視認限界値未満になるように設定する。因みに、クロストークの視認限界値は、使用環境や水平走査周期等により最適値は異なる値をとる。ここでは、目安の一つとして、最大階調値に対応する輝度の１％未満を例示する。
【００９４】
更に、図２７に示す配線構造の場合、前述したその他の課題も解決することができる。
まず、図２７に示す配線構造の場合、電流供給線ＤＳＬｂと信号線ＤＴＬとの間に形成される配線間容量を小さくできる。線幅がＷ３と短くなるためである。このため、電流供給線ＤＳＬｂにおける電位変動の信号線ＤＴＬへの伝搬を小さくすることができる。
【００９５】
従って、ある水平ラインに対応する画素回路の信号電位Ｖsig の書き込みタイミングで、他の水平ラインに対応する電流供給線ＤＳＬｂの電位が変動し、書込中の信号電位Ｖsig に電位変動が生じたとても、変動自体が小さいので移動度補正期間中に電位の変動を戻すことができる。すなわち、正常な移動度補正の実行を確保できる。
【００９６】
図２８に、ある水平ラインに対応する画素回路３１の駆動動作例を示す。図２８は、前述した図２４に対応する図面であり、注目する水平ラインの位置を添え字の“ｉ”で示しめしている。従って、図２８（Ａ）〜図２８（Ｆ）の信号波形は、いずれも図２４（Ａ）〜図２４（Ｆ）の信号波形に対応する。
【００９７】
勿論、発明者らの提案する配線構造の場合も、図２８（Ｄ）に示すように、電流供給線ＤＳＬｂの電位変動が、信号線ＤＴＬとの交差部分に形成される配線間容量を通じて信号線ＤＴＬに伝搬する。ただし、その伝搬量は図２４の場合に比して小さくなる。
【００９８】
従って、信号電位Ｖsig の書込及び移動度補正期間中（ｔ６）に、電源電位が高電位Ｖccから低電位Ｖssに変化する際にも、駆動トランジスタＴ２のゲート電位Ｖｇとソース電位Ｖｓに出現する変動量は小さく済む。
【００９９】
このため、ゲート電位Ｖｇとソース電位Ｖｓの電位変動は、ほぼ間違いなく移動度補正期間中に戻すことが可能となり、移動度補正動作を期間内に完了することができる。従って、信号電位Ｖsig が高輝度の場合は勿論、低輝度の場合についても、階調値に対応する本来の発光輝度を実現できる。
【０１００】
また、信号線ＤＴＬに伝搬する電位変動量の抑制は、閾値補正期間が複数の水平走査期間に分割実行される場合にも効果を発揮する。
ここでは、図２９を参照して説明する。なお、図２９は、前述した図２５に対応する画面であり、注目する水平ラインの位置を添え字の“ｉ”で示しめしている。従って、図２９（Ａ）〜図２９（Ｇ）の信号波形は、いずれも図２５（Ａ）〜図２５（Ｇ）の信号波形に対応する。
【０１０１】
図２９の場合も、書込トランジスタＴ１がオン状態である期間ｔ３、ｔ４、ｔ６、ｔ８に発生した電流供給線ＤＳＬｂの電位変動（低電位Ｖssから高電位Ｖccへの変動）が、駆動トランジスタＴ２のゲート電位Ｖｇとソース電位Ｖｓに伝搬する。
ただし、発明者らの提案する配線構造を採用した電流供給線ＤＳＬｂと信号線ＤＴＬとの交差部分に形成される配線間容量（カップリング容量）は小さいため、電位変動の伝搬量は非常に小さくなる。
【０１０２】
結果的に、ゲート電位Ｖｇとソース電位Ｖｓの電位変動が閾値補正期間の終了間際に発生したとしても、その変動を残りの補正期間中に戻すことができ、問題なく閾値補正を完了することができる。また、閾値補正動作の完了後に電位変動が伝搬して閾値補正動作が再開したとしても、その際に生じるソース電位Ｖｓの上昇量ΔＶｓ’は無視できるほど小さく済む。従って、閾値補正動作への影響を考えずに済む。
【０１０３】
また、図２７に示す配線構造では、電流供給線ＤＳＬｂと信号線ＤＴＬの交差面積が小さくなるので金属層同士の重なり面積も小さくなり、層間ショートの可能性を小さくできるという効果も期待できる。
また、図２７に示すように、電流供給線ＤＳＬａが信号線ＤＴＬの上層（第２層）として配線される場合、信号線ＤＴＬのうち電流供給線ＤＳＬａの下層（第１層）部分の配線長を短くできる。
【０１０４】
従って、下層（第１層）部分の配線抵抗が上層（第２層）の配線抵抗より大きくても、信号線ＤＴＬの全体としての配線抵抗を小さくできる。
なお、前述した各種の効果は、有機ＥＬパネルの画素構造がトップエミッション型の画素構造を採用する場合に特に有効である。
【０１０５】
図３０に、トップエミッション構造を有する有機ＥＬパネルの断面構造例を示す。この構造の場合、書込トランジスタＴ１、駆動トランジスタＴ２、保持容量Ｃｓ等の半導体素子が支持基板としてのガラス基板３３上に形成され、その上層に有機ＥＬ素子ＯＬＥＤが形成される。
【０１０６】
更にその上層には、封止材３５、カラーフィルタ３７、ガラス基板３９が順番に配置される。
この層構造の場合、有機層から出力された光は、半透明膜で構成されたカソード電極とカラーフィルタ３７を順番に通過し、これらを封止するガラス基板３９の表面から外部に出力される。
【０１０７】
このように、トップエミッション構造では、電流供給線ＤＳＬｂや信号線ＤＴＬ等の配線層を光路上に配置せずに済む。すなわち、電流供給線ＤＳＬｂは、有機ＥＬ素子ＯＬＥＤの下位階層に配線される。
従って、信号線ＤＴＬとの交差部以外で電流供給線ＤＳＬｂの線幅Ｗ４を広げる上での開口率の成約はなく、線幅Ｗ４を必要なだけ広げることが可能になる。
【０１０８】
（Ｃ−３）システム構成
図３１に、前述した配線構造を有する有機ＥＬパネル１１のシステム構成例を示す。図３１には、図６との対応部分に同一符号を付して示している。
図３１に示す有機ＥＬパネル１１は、画素アレイ部４１と、その駆動回路である書込制御線駆動部２３、電流供給線駆動部２５、水平セレクタ２７、タイミングジェネレータ２９で構成される。
【０１０９】
このうち、画素アレイ部４１は、電流供給線ＤＳＬｂ（図２７）以外は、形態例１で説明した画素アレイ部２１と同じ構造を有している。すなわち、画素アレイ部４１は、電流供給線ＤＳＬｂの２値電位駆動により画素回路の動作状態を制御するアクティブマトリクス駆動方式に対応した画素構造を採用する。
従って、画素回路３１と各駆動回路との接続関係（図３２）や画素回路３１の内部構成（図３３）については形態例１と同じになる。
【０１１０】
（Ｄ）他の形態例
（Ｄ−１）駆動方式１
前述の形態例の場合には、電流供給線ＤＳＬｂが２値電位（高電位Ｖccと低電位Ｖss）で駆動制御される場合について説明した。
【０１１１】
しかし、電流供給線ＤＳＬｂが３値以上の電位で駆動制御される場合にも勿論適用できる。そして、前述した配線構造の電流供給線ＤＳＬｂを適用すれば、３値以上の電位で駆動制御される場合にも信号線ＤＴＬへの電位の伝搬を効果的に抑制できる。
【０１１２】
（Ｄ−２）駆動方式２
前述の形態例の場合には、電流供給線ＤＳＬｂが２値電位（高電位Ｖccと低電位Ｖss）で駆動制御される場合について説明した。
しかし、電流供給線ＤＳＬｂは、例えば図２や図４に示す画素構造に適用する場合にも採用できる。すなわち、電流供給線ＤＳＬｂが固定電位に制御される場合にも適用できる。
【０１１３】
この場合でも、電流供給線ＤＳＬｂの配線抵抗を小さくできるため、シェーディングやクロストークの影響を小さくできる。
また、信号線ＤＴＬとの交差部分の面積を小さくできるので配線間容量（カップリング容量）の小型化や信号線ＤＴＬの低抵抗化等を実現できる。
【０１１４】
（Ｄ−３）駆動方式３
前述の形態例の説明では、他の水平ラインに対応する電流供給線ＤＳＬｂの電位変動がある水平ラインの信号線電位（信号電位Ｖsigやオフセット電位Ｖofs ）の書込期間と重なる場合について説明した。
【０１１５】
しかし、これらは必須の駆動条件ではなく、他の水平ラインに対応する電流供給線ＤＳＬｂの電位変動がある水平ラインの信号電位Ｖsig の書込期間やオフセット電位Ｖofs の書込期間と重ならなくても、前述した配線構造はシェーディングやクロストークの抑制に効果的である。
【０１１６】
（Ｄ−４）駆動方式４
前述の形態例の説明では、信号電位Ｖsig の書込期間では移動度補正も同時に実行される場合について説明した。
しかし、信号電位Ｖsig の書き込みと移動度補正とが別々に実行される場合にも応用できる。
【０１１７】
（Ｄ−５）駆動方式５
前述の形態例の説明では、電流供給線駆動部２５が画素アレイ部４１の片側から電流供給線ＤＳＬｂを駆動する場合について説明した。
しかし、画素アレイ部４１の両側から１本の電流供給線ＤＳＬｂを駆動する場合にも適用できる。
【０１１８】
なお、この場合、１つの電流供給線駆動部２５が駆動する画素数は、片側から駆動する場合の半分で済む。
従って、式１の計算では、画素数ＮをＮ／２に置き換えて計算すれば、画面中央付近の電圧降下量を算出することができる。
【０１１９】
この場合、求められた電圧降下量が輝度差として知覚されないように１画素当たりの抵抗値ｒを満たすように線幅Ｗ３及びＷ４を設定すれば良い。
【０１２０】
（Ｄ−６）画素構造１
前述した形態例の説明では、画素構造がトップエミッション構造の場合に配線幅の制約もなく、特に効果的である場合について説明した。
しかし、必ずしもトップエミッション構造に限定されるものではなく、ボトムエミッション構造の場合にも適用可能である。
【０１２１】
（Ｄ−７）画素構造２
前述した形態例の説明では、画素回路が２つの薄膜トランジスタと保持容量Ｃｓとで構成される場合について説明した。
【０１２２】
しかし、３つ以上の薄膜トランジスタを用いる画素回路でも、電流供給線ＤＳＬｂを適用できる。例えば信号線ＤＴＬは信号電位Ｖsig の印加専用とし、オフセット電位Ｖofs の印加には別途異なる薄膜トランジスタを用意しても良い。
【０１２３】
（Ｄ−８）製品例
（ａ）電子機器
前述の説明では、有機ＥＬパネルを例に発明を説明した。しかし、前述した有機ＥＬパネルは、各種の電子機器に実装した商品形態でも流通される。以下、他の電子機器への実装例を示す。
【０１２４】
図３４に、電子機器５１の概念構成例を示す。電子機器５１は、有機ＥＬパネル５３、システム制御部５５及び操作入力部５７で構成される。ここでの有機ＥＬパネル５３には、例えば形態例２で説明した有機ＥＬパネル１１を適用する。
【０１２５】
なお、システム制御部５５で実行される処理内容は、電子機器５１の商品形態により異なる。また、操作入力部５７は、システム制御部５５に対する操作入力を受け付けるデバイスである。操作入力部５７には、例えばスイッチ、ボタンその他の機械式インターフェース、グラフィックインターフェース等が用いられる。
【０１２６】
なお、電子機器５１は、機器内で生成される又は外部から入力される画像や映像を表示する機能を搭載していれば、特定の分野の機器には限定されない。
図３５に、その他の電子機器がテレビジョン受像機の場合の外観例を示す。
【０１２７】
テレビジョン受像機６１の筐体正面には、フロントパネル６３及びフィルターガラス６５等で構成される表示画面６７が配置される。表示画面６７の部分が、形態例で説明した有機ＥＬパネルに対応する。
【０１２８】
また、この種の電子機器５１には、例えばデジタルカメラが想定される。図３６に、デジタルカメラ７１の外観例を示す。図３６（Ａ）が正面側（被写体側）の外観例であり、図３６（Ｂ）が背面側（撮影者側）の外観例である。
【０１２９】
デジタルカメラ７１は、保護カバー７３、撮像レンズ部７５、表示画面７７、コントロールスイッチ７９及びシャッターボタン８１で構成される。このうち、表示画面７７の部分が、形態例で説明した有機ＥＬパネルに対応する
【０１３０】
また、この種の電子機器５１には、例えばビデオカメラが想定される。図３７に、ビデオカメラ９１の外観例を示す。
ビデオカメラ９１は、本体９３の前方に被写体を撮像する撮像レンズ９５、撮影のスタート／ストップスイッチ９７及び表示画面９９で構成される。このうち、表示画面９９の部分が、形態例で説明した有機ＥＬパネルに対応する。
【０１３１】
また、この種の電子機器５１には、例えば携帯端末装置が想定される。図３８に、携帯端末装置としての携帯電話機１０１の外観例を示す。図３８に示す携帯電話機１０１は折りたたみ式であり、図３８（Ａ）が筐体を開いた状態の外観例であり、図３８（Ｂ）が筐体を折りたたんだ状態の外観例である。
【０１３２】
携帯電話機１０１は、上側筐体１０３、下側筐体１０５、連結部（この例ではヒンジ部）１０７、表示画面１０９、補助表示画面１１１、ピクチャーライト１１３及び撮像レンズ１１５で構成される。このうち、表示画面１０９及び補助表示画面１１１の部分が、形態例で説明した有機ＥＬパネルに対応する。
【０１３３】
また、この種の電子機器５１には、例えばコンピュータが想定される。図３９に、ノート型コンピュータ１２１の外観例を示す。
ノート型コンピュータ１２１は、下型筐体１２３、上側筐体１２５、キーボード１２７及び表示画面１２９で構成される。このうち、表示画面１２９の部分が、形態例で説明した有機ＥＬパネルに対応する。
【０１３４】
これらの他、電子機器５１には、オーディオ再生装置、ゲーム機、電子ブック、電子辞書等が想定される。
（Ｄ−９）他の表示デバイス例
前述の形態例においては、発明を有機ＥＬパネルに適用する場合について説明した。
しかし、前述した駆動技術は、その他のＥＬ表示装置に対しても適用することができる。例えばＬＥＤを配列する表示装置その他のダイオード構造を有する発光素子を画面上に配列した表示装置に対しても適用できる。また例えば無機ＥＬ素子を画面上に配列した表示装置にも適用できる。
【０１３５】
（Ｄ−１０）その他
前述した形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。また、本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。
【図面の簡単な説明】
【０１３６】
【図１】有機ＥＬパネルの機能ブロック構成を説明する図である。
【図２】画素回路と駆動回路との接続関係を説明する図である。
【図３】有機ＥＬ素子のＩ−Ｖ特性の経時変化を説明する図である。
【図４】他の画素回路例を示す図である。
【図５】有機ＥＬパネルの外観構成例を示す図である。
【図６】有機ＥＬパネルのシステム構成例を示す図である。
【図７】画素回路と駆動回路との接続関係を説明する図である。
【図８】形態例１に係る画素回路の構成例を示す図である。
【図９】形態例１に係る駆動動作例を示す図である。
【図１０】画素回路の動作状態を説明する図である。
【図１１】画素回路の動作状態を説明する図である。
【図１２】画素回路の動作状態を説明する図である。
【図１３】画素回路の動作状態を説明する図である。
【図１４】ソース電位の経時変化を示す図である。
【図１５】画素回路の動作状態を説明する図である。
【図１６】移動度の違いによる経時変化の違いを示す図である。
【図１７】画素回路の動作状態を説明する図である。
【図１８】シェーディング現象を説明する図である。
【図１９】シェーディング現象の発生原因を説明する図である。
【図２０】クロストーク現象を説明する図である。
【図２１】クロストーク現象の発生原因を説明する図である。
【図２２】形態例１に対応する画素回路のレイアウトを示す図である。
【図２３】画素回路の改善レイアウト例を示す図である。
【図２４】電流供給線の電位変動が移動度補正に与える影響を説明する図である。
【図２５】電流供給線の電位変動が閾値補正に与える影響を説明する図である。
【図２６】閾値補正に表れる影響の発生原理を説明する図である。
【図２７】形態例２で提案する画素回路のレイアウトを示す図である。
【図２８】移動度補正の改善を説明する図である。
【図２９】閾値補正の改善を説明する図である。
【図３０】トップエミッション構造例を説明する図である。
【図３１】形態例２に係る有機ＥＬパネルの構成例を示す図である。
【図３２】形態例２に係る画素回路と駆動回路との接続関係を示す図である。
【図３３】形態例２に係る画素回路の構成例を示す図である。
【図３４】電子機器の概念構成例を示す図である。
【図３５】電子機器の商品例を示す図である。
【図３６】電子機器の商品例を示す図である。
【図３７】電子機器の商品例を示す図である。
【図３８】電子機器の商品例を示す図である。
【図３９】電子機器の商品例を示す図である。
【符号の説明】
【０１３７】
１１        有機ＥＬパネル
２１        画素アレイ部
２３        書込制御線駆動部
２５        電流供給線駆動部
２７        水平セレクタ
２９        タイミングジェネレータ
３１        画素回路
４１        画素アレイ部
【図１】
0005256710.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0005256710.tif 000017
【図１７】
0005256710.tif 000018
【図１９】
0005256710.tif 000019
【図２１】
0005256710.tif 000020
【図２４】
0005256710.tif 000021
【図２５】
0005256710.tif 000022
【図２６】
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【図２８】
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【図２９】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図１８】
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【図２０】
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【図２２】
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【図２３】
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【図２７】
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【図３０】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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