(57)【特許請求の範囲】
【請求項１】
メモリーセルのアレイを有する電荷捕捉メモリーであって、
前記メモリーセルは、
チャンネル表面並びにチャンネル近傍のソース及びドレイン端子を有するチャンネルを有する半導体本体と、
前記チャンネル表面の上に配設され、前記チャンネル表面の近傍に正孔トンネリングのバリアの高さを設けるように配設され、前記チャンネル表面から第１のオフセットにおいて価電子帯エネルギー準位が増加するように配設され、前記チャンネル表面から２ｎｍより大きい第２のオフセットにおいて前記価電子帯エネルギー準位が減少するように配設される、材料の組み合わせを有する、トンネリング誘電層と、
前記トンネリング誘電層の上に配設される電荷捕捉誘電層と、
前記電荷捕捉誘電層の上に配設され、７以上の誘電定数Ｋを有する材料を有するブロッキング誘電層と、
前記ブロッキング誘電層の上に配設され、前記ブロッキング誘電層の上に金属又は金属化合物を有するゲートと、を有し、
前記ブロッキング誘電層、前記電荷捕捉誘電層、及び前記トンネリング誘電層の実効酸化膜厚ＥＯＴが、２００オングストローム未満であること
を特徴とする前記電荷捕捉メモリー。
【請求項２】
前記電荷捕捉メモリーは、更に、
前記メモリーセルの前記アレイに接続され、読込、プログラム、及び消去動作の為に選択されたメモリーセルにバイアス電圧を印加する回路を有し、
前記バイアス電圧は、前記ゲートと前記半導体本体の間に印加され、前記トンネリング誘電層を通る正孔トンネリングを発生させる１４ＭＶ／ｃｍより弱い電界を発生させることを特徴とする請求項１に記載の電荷捕捉メモリー。
【請求項３】
前記ブロッキング誘電層は、酸化アルミニウムを有することを特徴とする請求項１に記載の電荷捕捉メモリー。
【請求項４】
前記ゲートはプラチナを有することを特徴とする請求項１に記載の電荷捕捉メモリー。
【請求項５】
前記ゲートはアルミニウムを有することを特徴とする請求項１に記載の電荷捕捉メモリー。 
【請求項６】
前記ゲートは窒化タンタルを有することを特徴とする請求項１に記載の電荷捕捉メモリー。 
【請求項７】
前記トンネリング誘電層は、
前記チャンネルの近傍に配設され、２０オングストロームより薄い厚さを有する第１の酸化ケイ素層と、
前記第１の酸化ケイ素層の上に配設され、３ｅＶより低い正孔トンネリングのバリアーの高さを有する低バリアー層と、
前記電荷捕捉誘電層から前記低バリアー層を隔離する隔離層とを有することを特徴とする請求項１に記載の電荷捕捉メモリー。 
【請求項８】
前記第１の酸化ケイ素層の厚さは、１５オングストローム以下であることを特徴とする請求項７に記載の電荷捕捉メモリー。 
【請求項９】
前記トンネリング誘電層は、
前記チャンネルの近傍に配設され、２０オングストローム以下の厚さを有する第１の酸化ケイ素層と、
前記第１の酸化ケイ素層の上に配設され、３０オングストローム以下の厚さを有する窒化ケイ素層と、
前記窒化ケイ素層の上に配設され、３０オングストローム以下の厚さを有する酸化ケイ素層とを有することを特徴とする請求項１に記載の電荷捕捉メモリー。
【請求項１０】
前記トンネリング誘電層は、
前記チャンネルの近傍に配設され、１５オングストローム以下の厚さを有する第１の酸化ケイ素層
を含む誘電材料の層のスタックを有することを特徴とする請求項１に記載の電荷捕捉メモリー。
【請求項１１】
前記トンネリング誘電層は、
前記チャンネルの近傍に配設される第１の酸化ケイ素層と、
前記第１の酸化ケイ素層の上に配設され、２５オングストローム以下の厚さを有する窒化ケイ素層と
を含む誘電材料の層のスタックを有することを特徴とする請求項１に記載の電荷捕捉メモリー。
【請求項１２】
前記トンネリング誘電層は、
前記チャンネルの近傍に配設され、１５オングストローム以下の厚さを有する第１の酸化ケイ素層と、
前記第１の酸化ケイ素層の上に配設され、２５オングストローム以下の厚さを有する窒化ケイ素層と、
前記窒化ケイ素層の上に配設され、３０オングストローム以下の厚さを有する酸化ケイ素層とを有し、
前記電荷捕捉誘電層は、窒化ケイ素を有し、５０オングストローム以上の厚さを有し、
前記ブロッキング誘電層は、酸化アルミニウムを有し、５０オングストロームから１５０オングストロームの範囲内の厚さを有することを特徴とする請求項１に記載の電荷捕捉メモリー。
【請求項１３】
正孔トンネリングを発生させる前記バイアス電圧は、１６ボルトより小さく、前記正孔トンネリングの電流は、選択されたセルの閾値電圧を１０ミリ秒未満で４ボルトより多く降下させるのに十分であることを特徴とする請求項１に記載の電荷捕捉メモリー。
【請求項１４】
正孔トンネリングを発生させる前記バイアス電圧は、２０ボルトより小さく、前記正孔トンネリングの電流は、選択されたセルの閾値電圧を５ミリ秒未満で４ボルトより多く降下させるのに十分であることを特徴とする請求項１に記載の電荷捕捉メモリー。
【請求項１５】
メモリーセルのアレイを有する電荷捕捉メモリーであって、
前記メモリーセルは、
チャンネル表面並びにチャンネル近傍のソース及びドレイン端子を有するチャンネルを有する半導体本体と、
前記チャンネル表面の上に配設され、前記チャンネル表面の近傍に正孔トンネリングのバリアの高さを設けるように配設され、前記チャンネル表面から第１のオフセットにおいて価電子帯エネルギー準位が増加するように配設され、前記チャンネル表面から２ｎｍより大きい第２のオフセットにおいて前記価電子帯エネルギー準位が減少するように配設される、材料の組み合わせを有する、トンネリング誘電層と、
前記トンネリング誘電層の上に配設される電荷捕捉誘電層と、
前記電荷捕捉誘電層の上に配設され、酸化アルミニウムを有するブロッキング誘電層と、
前記ブロッキング誘電層の上に配設され、アルミニウムを有するゲートと、を有し、
前記ブロッキング誘電層、前記電荷捕捉誘電層、及び前記トンネリング誘電層の実効酸化膜厚ＥＯＴが、２００オングストローム未満であること
を特徴とする前記電荷捕捉メモリー。
【請求項１６】
前記電荷捕捉メモリーは、前記メモリーセルの前記アレイに接続され、読込、プログラム、及び消去動作の為に選択されたメモリーセルにバイアス電圧を印加する回路を更に有し、
前記バイアス電圧は、前記ゲートと前記半導体本体の間に印加され、前記トンネリング誘電層を通る正孔トンネリングを発生させることを特徴とする請求項１５に記載の電荷捕捉メモリー。
【請求項１７】
前記トンネリング誘電層は、
前記チャンネルの近傍に配設され、１５オングストローム以下の厚さを有する第１の酸化ケイ素層と、
前記第１の酸化ケイ素層の上に配設され、２５オングストローム以下の厚さを有する窒化ケイ素層と、
前記窒化ケイ素層の上に配設され、３０オングストローム以下の厚さを有する酸化ケイ素層とを有することを特徴とする請求項１５に記載の電荷捕捉メモリー。
【請求項１８】
前記トンネリング誘電層は、
前記チャンネルの近傍に配設され、１５オングストローム以下の厚さを有する第１の酸化ケイ素層
を含む誘電材料の層のスタックを有することを特徴とする請求項１５に記載の電荷捕捉メモリー。
【請求項１９】
前記トンネリング誘電層は、
前記チャンネルの近傍に配設される第１の酸化ケイ素層と、
前記第１の酸化ケイ素層の上に配設され、２５オングストローム以下の厚さを有する窒化ケイ素層と
を含む誘電材料の層のスタックを有することを特徴とする請求項１５に記載の電荷捕捉メモリー。
【請求項２０】
メモリーセルのアレイを有する電荷捕捉メモリーであって、
前記メモリーセルは、
チャンネル表面並びにチャンネル近傍のソース及びドレイン端子を有するチャンネルを有する半導体本体と、
前記チャンネル表面の上に配設され、前記チャンネル表面の近傍に正孔トンネリングのバリアの高さを設けるように配設され、前記チャンネル表面から第１のオフセットにおいて価電子帯エネルギー準位が増加するように配設され、前記チャンネル表面から２ｎｍより大きい第２のオフセットにおいて前記価電子帯エネルギー準位が減少するように配設される、材料の組み合わせを有する、トンネリング誘電層と、
前記トンネリング誘電層の上に配設される電荷捕捉誘電層と、
前記電荷捕捉誘電層の上に配設され、酸化アルミニウムを有するブロッキング誘電層と、
前記ブロッキング誘電層の上に配設され、プラチナを有するゲートと、
前記メモリーセルの前記アレイに接続され、読込、プログラム、及び消去動作の為に選択されたメモリーセルにバイアス電圧を印加する回路とを有し、
前記バイアス電圧は、前記ゲートと前記半導体本体の間に印加され、前記トンネリング誘電層を通る正孔トンネリングを発生させ、
前記ブロッキング誘電層、前記電荷捕捉誘電層、及び前記トンネリング誘電層の実効酸化膜厚ＥＯＴが、２００オングストローム未満であること
を特徴とする前記電荷捕捉メモリー。
【請求項２１】
前記トンネリング誘電層は、
前記チャンネルの近傍に配設され、１５オングストローム以下の厚さを有する第１の酸化ケイ素層と、
前記第１の酸化ケイ素層の上に配設され、２５オングストローム以下の厚さを有する窒化ケイ素層と、
前記窒化ケイ素層の上に配設され、３０オングストローム以下の厚さを有する酸化ケイ素層とを有することを特徴とする請求項２０に記載の電荷捕捉メモリー。
【請求項２２】
前記トンネリング誘電層は、
前記チャンネルの近傍に配設され、１５オングストローム以下の厚さを有する第１の酸化ケイ素層
を含む誘電材料の層のスタックを有することを特徴とする請求項２０に記載の電荷捕捉メモリー。
【請求項２３】
前記トンネリング誘電層は、
前記チャンネルの近傍に配設される第１の酸化ケイ素層と、
前記第１の酸化ケイ素層の上に配設され、２５オングストローム以下の厚さを有する窒化ケイ素層と
を含む誘電材料の層のスタックを有することを特徴とする請求項２０に記載の電荷捕捉メモリー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリー技術に関し、特に、高速な消去と書込の動作に対応可能なスケーラブルな電荷捕捉メモリー技術に関する。この特許出願は、２００７年８月１３日に出願された米国特許出願第６０／９５５，３９１号の利益を享受するものである。
【背景技術】
【０００２】
フラッシュメモリーは、不揮発集積回路メモリー技術の集まりである。伝統的なフラッシュメモリーは、浮遊ゲートメモリーセルを採用する。メモリー装置で密度が増加し、浮遊ゲートメモリーセルが互いにどんどん近くなるに従って、隣接する浮遊ゲートに蓄えられる電荷同士の干渉が問題となる。これが、浮動ゲートメモリーセルに基づくフラッシュメモリーの密度の増加の可能性を制限している。フラッシュメモリーのために使われる別の種類のメモリーセルは、電荷捕捉メモリーセルと呼ばれることができ、電荷捕捉メモリーセルは、浮動ゲートの代わりに誘電電荷捕捉層を使用する。電荷捕捉メモリーセルは、浮動ゲート技術で遭遇するようなセルとセルの干渉を起こさない誘電電荷捕捉材料を使用し、高い密度のフラッシュメモリーに適用されることが期待されている。
【０００３】
典型的な電荷捕捉メモリーセルは、チャンネルによって分離されているソースとドレインと、トンネル誘電層と、電荷蓄積層と、ブロッキング誘電層とを有する誘電材料のスタックによってチャンネルから分離されているゲートとを有する電界効果トランジスタＦＥＴの構造で構成される。ＳＯＮＯＳ素子と呼ばれる初期の従来設計によれば、ソース、ドレイン、及びチャンネルがケイ素の基板（Ｓ）に形成され、トンネル誘電層が酸化ケイ素（Ｏ）で形成され、電荷蓄積層が窒化ケイ素（Ｎ）で形成され、ブロッキング誘電層が酸化ケイ素（Ｏ）で形成され、ゲートがポリシリコン（Ｓ）を有する。ＳＯＮＯＳ素子は、多くのよく知られているバイアシング技術の１つを使用して電荷トンネリングによってプログラムされ、正孔のトンネリング又は電荷の解放によって消去される。消去操作のための実用的な操作速度を達成する為に、トンネリング誘電層はとても薄く（３０オングストロームより少ない）なければならない。しかし、この厚さでは、メモリーセルの耐久性と電荷保持特性は、従来の浮遊ゲート技術に対して、貧弱である。また、比較的厚いトンネリング誘電層では、消去操作に必要とされる電界は、ゲートからブロッキング誘電層を通じた電子注入も引き起こす。この電子注入は、電荷捕捉装置の電荷レベルが平衡レベルに収斂する消去飽和条件を引き起こす。リューらによって発明された「電荷捕捉不揮発メモリーの為の電荷均衡消去によるオペレーションスキーム」という発明の名称の米国特許第７，０７５，８２８号を参照されたい。しかし、もし消去飽和レベルが高すぎるならば、セルは全く消去されることができないか、又はプログラムされた状態と消去された状態の間の閾値のマージンが、多くのアプリケーションにとって小さすぎるようになる。
【０００４】
一方では、消去に必要な強電界によるゲートからの電子注入を減らす為に、ブロッキング誘電層の性能を向上させる技術が研究されてきた。ジェンらによって発明された「高仕事関数ゲートを有するメモリー装置と消去方法」という発明の名称の２００５年６月２８日に登録された米国特許第６，９１２，１６３号、シーらによって発明された「電荷捕捉不揮発メモリーの為の高仕事関数ゲートと電荷均衡のオペレーションスキーム」という発明の名称の米国特許第７，１６４，６０３３号、シンらの「Ａｌ２Ｏ３又は上部酸化物を有する信頼性が極めて高いＳＯＮＯＳ型ＮＡＮＤフラッシュメモリーセル」ＩＥＤＭ  ２００３（ＭＡＮＯＳ）、シンらの「数ギガビットフラッシュＥＥＰＲＯＭの為の６３ｎｍプロセス技術を使用した新規なＮＡＮＤ型ＭＯＮＯＳメモリー」ＩＥＥＥ  ２００５を参照されたい。上記に引用された文献において、２番目のシンらの記事は、ゲートが窒化タンタルを使って実現され、ブロッキング誘電層が酸化アルミニウム（ＴＡＮＯＳ素子と呼ばれる）を使って実現され、約４ｎｍの比較的厚いトンネリング誘電層を維持するＳＯＮＯＳ型メモリーセルを記載する。窒化タンタルの比較的高い仕事関数は、ゲートを通じた電子注入を抑制し、酸化アルミニウムの高い誘電率は、トンネリング誘電層の為の電界に比べてブロッキング誘電層を通じた電界の強さを減少させる。シンらは、メモリーセルの破壊電圧、酸化アルミニウム層の厚さ、及びトンネリング誘電層の厚さの間のトレードオフを報告する。ＴＡＮＯＳ素子の４ｎｍ厚の二酸化ケイ素のトンネリング誘電体においては、比較的高い消去電圧が、消去速度を達成する為に提案されている。消去速度を増加するには、印可電圧の増加又はトンネリング誘電層の厚さの減少が要求される。消去の為に印可される電圧の増加は、破壊電圧によって制限される。トンネリング誘電層の厚さの減少は、上記に述べた電荷保持と消去飽和の問題によって制限される。
【０００５】
他方、より弱い電界における消去の為のトンネリング誘電層の性能を向上させる技術が研究されてきた。ルーらによって発明された公開日２００６年９月７日の米国特許出願公開公報Ｎｏ．ＵＳ  ２００６／０１９８１８９  Ａ１「不揮発メモリーセル、不揮発メモリーセルを含むメモリーアレイ、及びセルとアレイを動作する方法」（「ＢＥ−ＳＯＮＯＳ素子」を記載）、ルーらの「ＢＥ−ＳＯＮＯＳ：優れた性能と信頼性を有するバンドギャップを構造設計したＳＯＮＯＳ」ＩＥＥＥ  ２００５年１２月、ワンらの「バンドギャップを構造設計したＳＯＮＯＳ（ＢＥ−ＳＯＮＯＳ）フラッシュメモリーの信頼性とプロセス効果」ＩＥＥＥ  ２００７年５月を参照されたい。バタチャリヤによる「新規な省電力不揮発メモリーとゲートスタック」という発明の名称の２００６年１１月２３日に公開された米国特許出願公開公報Ｎｏ．２００６／０２６１４０１  Ａ１も参照されたい。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＢＥ−ＳＯＮＯＳ技術は、先行技術のＳＯＮＯＳ型メモリーの多くの消去速度、耐久性、電荷保持の問題を克服して、優れた性能を提供することが証明されている。しかし、消去飽和の問題は、装置の動作パラメーターを制限し続ける。更に、装置の大きさが小さくなるに従って、消去飽和問題が激しくなることが予想される。従って、先行技術の消去飽和問題を克服し、とても小さなメモリー装置に適用されることができる新しいメモリー技術を提供することが望まれる。
【課題を解決するための手段】
【０００７】
酸化アルミニウムなどの高い誘電定数Ｋを有する材料のブロッキング層によってプラチナゲートなどの金属又は金属化合物のゲートから分離され、改良されたトンネリング誘電体によってチャンネルを含む半導体本体から分離される電荷捕捉素子を含むバンドギャップを構造設計した電荷捕捉メモリーセルが説明される。改良されたトンネリング誘電体は、無視できるほど少量の電界捕捉効率を有する材料の組み合わせとバンドオフセット特性を含む。バンドオフセット特性は、半導体本体との境界の薄い領域で比較的大きな正孔トンネリングのバリアの高さと価電子帯のエネルギー準位の増加を含み、これによって、境界からの、例えばチャンネル表面からの、２ｎｍより少ない第１のオフセットにおける正孔トンネリングのバリアの高さが比較的低い。バンドオフセット特性は、チャンネル表面から２ｎｍよりも多い第２のオフセットにおいて、比較的高い電子トンネリングのバリアの高さの薄い層を提供することにより、伝導帯エネルギーの増加も含み、比較的低い正孔トンネリングのバリアの高さを有する材料を電荷捕捉層から分離する。ここに説明されるメモリーセルの使用により、消去飽和無しに、極めて早い消去速度が得られ、先行技術が可能なよりもとても大きいメモリーウインドウと動作速度を提供される。
【発明の効果】
【０００８】
第１のオフセットの価電子帯のエネルギー準位については、電界が、半導体本体との境界とオフセットの間の薄い領域を通して正孔トンネリングを誘導するのに十分であり、またオフセットの後の価電子帯のエネルギー準位をオフセットの後の改良されたトンネリング誘電体の正孔トンネリングのバリアを効果的に消すレベルに上げるのにも十分である。この構造は、電界が存在しないか、セルからのデータ読み込み又は隣接セルのプログラミングなどの他の操作の目的の為に誘導されるもっと弱い電界の存在下で、改良されたトンネリング誘導体を通じた電荷漏れを効果的に防止しながら、電界に助けられた高速な正孔トンネリングを可能にする。
【０００９】
代表的な装置においては、改良されたトンネリング誘電層は、極薄の酸化ケイ素層Ｏ１（例えば、１５オングストローム以下）、極薄の窒化ケイ素層Ｎ１（例えば、３０オングストローム以下）、及び極薄の酸化ケイ素層Ｏ２（例えば、３０オングストローム以下）によって構成され、結果として、半導体本体との境界からの１５オングストローム以下のオフセットにおいて価電子帯のエネルギー準位が約２．６ｅＶに増加する。Ｏ２層は、第２のオフセット（例えば、境界から約３５〜約４０オングストローム）において、より低い価電子帯のエネルギー準位（より高い正孔トンネリングのバリア）の領域によって、電荷捕捉層からＮ１層を分離する。境界と第１のオフセットの間の正孔トンネリングを誘導するのに十分な電界は、また、第２のオフセットの後の価電子帯のエネルギー準位を正孔トンネリングのバリアを効果的に消すレベルまで上げる。なぜなら、第２のオフセットは、境界からもっと遠い所にあるからである。従って、Ｏ２層は、電界に助けられた正孔トンネリングに顕著に干渉せず、同時に、改良されたトンネリング誘電体の性能を向上させ、低い電界の最中の漏れをブロックする。
【００１０】
代表的なメモリー装置のブロッキング誘電構造は、二酸化ケイ素の約２倍の誘電定数（約７又は８のＫ）を有する酸化アルミニウムで構成される。従って、ブロッキング誘電構造の電界強度は、トンネリング誘電層の電界強度に比べて比較的低い。
【００１１】
本発明は、トンネリング誘電層に対してブロッキング誘電層の電界を減少させる技術と、飽和無しに高速消去操作を達成する為に消去に求められる電界の大きさを減少させる技術とを組み合わせ、従来の装置に比較して大きなメモリーウィンドウを可能にする。また、メモリーセルの電荷保持と耐久性の性能はとても良い。
【００１２】
電荷捕捉メモリーは、メモリーセルのアレイを含むこの技術に基づいて説明される。メモリーセルは、チャンネル表面を有するチャンネルとチャンネルの近くのソースとドレインの端子を有する半導体本体を含む。トンネリング誘電層は、チャンネル表面にあり、無視できるほど少量の電界捕捉効率とバンドオフセット技術を特徴とする。電荷捕捉誘電層は、トンネリング誘電層の上にある。ブロッキング誘電層は、電荷捕捉誘電層の上にある。ブロッキング誘電層は、３．９より大きい誘電定数Ｋを有する材料を有し、好ましくは、約７以上の誘電定数Ｋを有する酸化アルミニウム又はその他の材料を有する。ゲートは、ブロッキング誘電層の上にある。ゲートは、ブロッキング誘電層の上に金属又は導電性材料を有する。本発明の実施形態は、例えば、４．５ｅＶより大きい、比較的高い仕事関数を有するプラチナなどの、材料をゲートに採用することができる。
【００１３】
回路は、メモリーセルのアレイに接続され、読み込み、プログラム、及び消去動作の為に選択されたメモリーセルにバイアス電圧を印加する。
【００１４】
ここに説明される技術においては、装置のゲートと基板の間のバイアス電圧は、消去動作の為の破壊電圧をはるかに下回る２０Ｖ以下であり、メモリーウィンドウをサポートする閾値のシフトは、７Ｖ以上ほどをも示す。更に、ここに説明される装置の為には、消去動作の最中に印加されるバイアス電圧は、誘電トンネリング層をまたがって１４ＭＶ／ｃｍより弱い電界を誘導し、消去飽和無しに、１０ｍｓより短い間に５Ｖより大きい閾値シフトを達成する。回路は、ここに説明される電荷捕捉メモリーセルと共に実装されることができ、消去飽和無しに、１ｍｓよりも短い間に５Ｖよりも大きい負の閾値シフトを達成する。１０ｍｓよりも小さい消去速度が、１５Ｖよりも小さいバイアス電圧を使って達成されることができ、比較的低い破壊電圧を有する極めて小規模な装置の実現を可能にする。
【００１５】
プログラム動作の最中に印加されるバイアス電圧は、同様に、トンネリング誘電層を通じた電荷トンネリングによって、極めて早いプログラム動作が可能であり、ある実施形態においては、５Ｖより大きい正の閾値シフトを達成し、１ｍｓより短い間に７Ｖほどをも達成し、その他の実施形態においては、０．１ｍｓより短い間に達成する。
【００１６】
ここに説明されるメモリーセルは、比較的大きいメモリーウィンドウ（７Ｖより大きい）を有し、データ保持に優れるフラッシュ技術を提供することができる。また、ここに説明されるメモリーセルは、スケーラブルであるので、５０ｎｍ製造ノードに対応するべきであり、４０ｎｍやそれ以下にも対応する。
【００１７】
その他の様相や本発明の利点は、以下の図面、請求項についての詳細な説明を検討することにより理解することができる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施形態の詳細な説明は、図１〜図１５を参照して提供される。
【００１９】
図１は、高いＫのブロッキング誘電層とバンドギャップを構造設計した誘電トンネリング層を採用する電荷捕捉メモリーセルの概略図である。メモリーセルは、半導体本体のチャンネル１０、及びソース１１、及びチャンネルの近くのドレイン１２を含む。
【００２０】
本実施形態のゲート１８は、約８電子ボルトｅＶの仕事関数を有するプラチナを有する。好ましい実施形態は、プラチナ、窒化タンタル、アルミニウム、アルミニウム、又はその他の金属又は金属化合物のゲートの材料などの、ゲート１８の為の金属又は金属化合物を採用する。４．５ｅＶよりも高い仕事関数を有する材料を使うことが好ましい。ゲート端子として使うのに相応しい様々な高仕事関数の材料が、上記に参照された米国特許第６，９１２，１６３号に記載される。それらの材料は、概して、スパッタリングや物理気相成長法技術を使って成膜され、反応性イオンエッチングを使ってパターンを掘られることができる。
【００２１】
メモリーセルの実施形態は、下記に、より詳細に説明されるように、約４．３ｅＶの仕事関数を有するアルミニウムなどのその他の金属を採用することもできる。
【００２２】
図１に示される実施形態においては、誘電トンネリング層は、複数の材料の複合であり、正孔トンネリング層と呼ばれる第１層１３を含む。第１層は、二酸化ケイ素でできており、チャンネル１０の表面１０ａの上に配設される。第１層は、例えば、成膜後にＮＯでアニールをするか又は成膜の最中の雰囲気にＮＯを追加するかによって随意の窒化物形成を伴うインサイチュ蒸気生成ＩＳＳＧを使って形成される。二酸化ケイ素の第１層１３の厚さは、約１０オングストロームと２０オングストロームの範囲内であり、好ましくは１５オングストローム以下である。
【００２３】
バンドオフセット層と呼ばれる層１４は、窒化ケイ素でできており、第１層の上に配設される。層１４は、例えば、６８０度ＣでジクロロシランＤＣＳ及びＮＨ３のプリカーサーを使用して、例えば、低圧化学気相成長法ＬＰＣＶＤを使用して形成される。代わりのプロセスとしては、バンドオフセット層は、Ｎ２Ｏプリカーサーで同様のプロセスを使って作られる酸窒化ケイ素を有する。窒化ケイ素の層１４の厚さは、約１０オングストロームと約３０オングストロームの範囲内であり、好ましくは２５オングストロームである。
【００２４】
隔離層と呼ばれる第２層１５は、二酸化ケイ素でできており、窒化ケイ素の層１４の上に配設される。第２層は、例えば、ＬＰＣＶＤ高温酸化ＨＴＯ成膜を使って形成される。二酸化ケイ素の第２層１５の厚さは、３０オングストロームより少なく、好ましくは２５オングストローム以下である。誘電トンネリング層の構造は、図２と図３を参照して、より詳細に以下に説明される。
【００２５】
本実施形態の電荷捕捉層１６は、約５０オングストロームと約１００オングストロームの範囲内の厚さを有する窒化ケイ素を有し、本実施形態では、厚さは約７０オングストロームであり、例えばＬＰＣＶＤを使って形成される。例えば、酸窒化ケイ素（ＳｉｘＯｙＮｚ）、シリコンリッチナイトライド、シリコンリッチオキサイド、埋め込まれたナノパーティクルを含む捕捉層等を含むその他の電荷捕捉材料と構造が採用されてもよい。
【００２６】
本実施形態のブロッキング誘電層１７は、約８以上の誘電定数Ｋを有する酸化アルミニウム（Ａｌ２Ｏ３）を有する。酸化アルミニウムの層１７は、窒化ケイ素の層１６の厚さよりも厚く、例えば、少なくとも２倍の厚さを含む。例に示されるように、酸化アルミニウムの層１７は、約５０オングストロームと１５０オングストロームの範囲内であり、例えば、ここに説明される実施形態においては、約１５０オングストロームであり、膜を強化する為に約６０秒間の９００度Ｃでの成膜後ラピッドサーマルアニールを伴う原子蒸着法ＡＶＤによって形成される。その他実施形態においては、約１０のＫを有する酸化ハフニウム（ＨｆＯ２）、約６０のＫを有する酸化チタン（ＴｉＯ２）、約３０のＫを有する酸化プラセオジム（Ｐｒ２Ｏ３）などの、高いＫを有する誘電材料が使われよい。ジルコニウムＺｒとランタンＬａの酸化物が使われてもよい。ある実施形態においては、例えば、ハフニウムとアルミニウムの酸化物、ジルコニウムとアルミニウムの酸化物、及びハフニウム、アルミニウム、及びジルコニウムの酸化物を含む、１つの金属よりも多い金属から成る酸化物が使われてよい。
【００２７】
代表的実施形態においては、第１層１３は二酸化ケイ素が１３オングストロームであり、バンドオフセット層１４は窒化ケイ素が２０オングストロームであり、隔離層１５は二酸化ケイ素が２５オングストロームであり、電荷捕捉層１６は窒化ケイ素が７０オングストロームであり、ブロッキング誘電層１７は酸化アルミニウムが１５０オングストロームである。
【００２８】
図２は、弱電界下の図１の層１３〜１５のスタックを含む、誘電トンネリング構造の伝導帯と価電子帯のエネルギー準位の図であり、「Ｕ型」伝導帯と「逆Ｕ型」価電子帯を示す。右側から順に、半導体本体の為のバンドギャップは領域３０に示され、正孔トンネリング層の伝導帯と価電子帯は領域３１に示され、オフセット層の為のバンドギャップは領域３２に示され、隔離層の為の価電子帯及び伝導帯は領域３３に示され、電荷捕捉層の為の価電子帯及び伝導帯は領域３４に示される。負の符号を有する円で表現され、電荷捕捉領域３４内に捕捉された電子は、チャンネルの伝導帯へトンネルすることができない。なぜなら、全ての３つの領域３１、３２、３３のトンネリング誘電層の伝導帯は、捕捉のエネルギー準位に深く関係しているからである。電子トンネリングの可能性は、トンネリング誘電層の「Ｕ型」伝導帯の下であって、捕捉のエネルギー準位のチャンネルへの水平線の上の区域に相互に関係する。従って、電子トンネリングは、弱電界条件においてはほとんどあり得ない。同様に、領域３０のチャンネルの価電子帯の正孔は、領域３１、３２、及び３３の完全な厚さと、チャンネル表面における正孔トンネリングのバリアの高い高さとによって、電荷捕捉層３４にトンネルする事からブロックされる。正孔のトンネリングの可能性は、トンネリング誘電層の「逆Ｕ型」価電子帯の上であってチャンネルのエネルギー準位の電荷捕捉層への水平線の下の区域に相互に関係する。従って、正孔のトンネリングは、弱電界条件においてはほとんどあり得ない。正孔トンネリング層が二酸化ケイ素を有する代表的実施形態においては、４．５ｅＶの正孔トンネリングのバリアの高さが、ホールトンネリングを防ぐ。窒化ケイ素の価電子帯は、１．９ｅＶに留まり、これはチャンネルの価電子帯のそれより下である。従って、トンネリング誘電構造の全ての３つの領域３１、３２、３３の価電子帯は、チャンネル３０の価電子帯より顕著に低く留まる。ここに説明されるトンネリング層は、従って、半導体本体との境界の薄い領域（層３１）の比較的大きい正孔トンネリングのバリアの高さと、チャンネル表面から２ｎｍより少ない第１のオフセットにおける価電子帯のエネルギー準位の増加３７とを含むバンドオフセット特性を特徴とする。バンドオフセット特性は、比較的高いトンネリングのバリアの高さを有する材料の薄い層３３を提供することにより、チャンネルからの第２のオフセットにおける価電子帯のエネルギー準位の減少３８も含み、結果的に、逆Ｕ型価電子帯の形になる。同様に、伝導帯は、材料の同じ選択によってもたらされたＵ型を有する。
【００２９】
図３は、正孔トンネリングを起こす為の、トンネリング層３１のおける約１２ＭＶ／ｃｍの電界の条件下での、誘電トンネリング構造のバンド図を示す。（図３において、Ｏ１層は約１５オングストローム厚である）電界下で、価電子帯は、チャンネル表面から上へ傾斜する。従って、チャンネル表面からオフセット距離において、トンネリング誘電構造の価電子帯は、実質的にバンドのエネルギー準位が増加し、図において、チャンネル領域の価電子帯のバンドエネルギーの上に上昇する。従って、チャンネルの価電子帯の準位と上に傾斜した逆になったＵ型のトンネリングスタックの価電子帯の間の区域（図３で影付されている）が減少するにつれ、正孔トンネリングの可能性は、実質的に増加する。バンドのオフセットは、強電界の最中に、領域３２のオフセット層と領域３３の隔離層の、トンネリング誘電体からのブロッキング機能を効果的に消し、比較的弱い電界下（例えば、Ｅ＜１４ＭＶ／ｃｍ）で大きな正孔のトンネリング電流を可能にする。
【００３０】
隔離層３３は、オフセット層３２を電荷捕捉層から隔離する。これは、電子と正孔の両方の為の弱電界の最中の効果的なブロッキング性能を増加させ、電荷保持を向上させる。
【００３１】
本実施形態のオフセット層３２は、無視できるほど低い電荷捕捉効率を有するほどに十分に薄くなければならない。また、オフセット層は、誘電体であり、導体ではない。従って、窒化ケイ素を採用する実施形態の為には、オフセット層は、３０オングストローム厚より薄くあるべきであり、より好ましくは、約２５オングストローム以下である。
【００３２】
正孔トンネリング層３１は、二酸化ケイ素を採用する実施形態の為には、２０オングストローム厚より薄くあるべきであり、より好ましくは、１５オングストローム厚よりも薄く。たとえば、好適な実施形態においては、正孔トンネリング層３１は、約１３オングストローム厚の二酸化ケイ素であり、上記に述べた窒化プロセスに曝されて、結果的に極めて薄い酸窒化ケイ素になる。
【００３３】
効率的な正孔トンネリングの為に必要とされる、チャンネル表面からオフセット距離において価電子帯のエネルギー準位に変化がある合成物を使って、トンネリング誘電層は本願発明の実施形態で実現されことができる。そして、合成物が結果的に要求される逆になったＵ型の価電子帯をもたらす限りは、層の間の移り変わりが正確ではない酸化ケイ素、酸窒化ケイ素、及び窒化ケイ素の合成物を使って、トンネリング誘電層は本願発明の実施形態で実現されることができる。また、他の材料の組み合わせも、バンドオフセット技術を提供するために使われることができる。
【００３４】
誘電トンネリング層の記述は、電子トンネリングよりも「正孔トンネリング」に焦点を合わせている。なぜなら、ＳＯＮＯＳ型メモリーにおいて正孔トンネリングに依存する必要に関わる問題を、本技術が解決したからである。例えば、実用的な速度において正孔トンネリングをサポートするのに十分に薄い二酸化ケイ素から成るトンネル誘電体が、電荷トンネリングによる漏れをブロックするには薄すぎる。しかし、改良の効果は、電子トンネリングの性能も向上させる。従って、電子トンネリングによるプログラミングと正孔トンネリングによる消去は、バンドギャップを構造設計することにより実質的に向上する。
【００３５】
図４は、図１に示されるような電荷捕捉メモリーセルの為のゲートスタックの概略図であり、消去プロセスの最中の電界のダイナミクスを示す。ゲートスタックは、組み合わせて装置の為の誘電トンネリング層として働く、正孔トンネリング層４３、バンドオフセット層４４、及び隔離層４５を含む。電荷捕捉層４６は、トンネリング誘電層の上に示される。酸化アルミニウムのような高いＫを有する絶縁体から成るブロッキング誘電層４７は、金属ゲート４８から電荷捕捉層４６を分離する。消去プロセスの最中に、メモリーセルのゲートとチャンネルに印加されるバイアス電圧Ｖｇ及びＶｗによって、電界が引き起こされ、結果的に、誘電トンネリング層４３、４４、４５を通じた電界ＥＴＵＮ５０とブロッキング層４７を通じた電界ＥＢ５１になる。誘電トンネリング層を通じた電界ＥＴＵＮ５０の大きさは、捕捉層４６への正孔トンネリング電流５２を引き起こすのに十分な大きさである。トンネリング誘電層の二酸化ケイ素を通じた電界と比較して、ブロッキング誘電層４７を通じて電界ＥＢ５１の大きさは、高い誘電定数の為に、減少させられている。従って、金属ゲート４６の電子親和力、比較的低い電界ＥＢ５１、及びブロッキング誘電層４７の厚さの為に、電子トンネリング電流５３は、効果的にブロックされ、消去飽和効果無しに大きなメモリーウィンドウを可能にする。
【００３６】
上記に説明されたように実現されたメモリーセルは、図５に示されるようなＮＡＮＤ型アレイとして配設されることができる。アレイは、複数のビットラインＢＬ−1、ＢＬ−２、ＢＬ−３、ＢＬ−４等、複数のワードラインＷＬ−１、ＷＬ−２、．．．、ＷＬ−Ｎ−１、ＷＬ−Ｎを含む。Ｎ個のメモリーセルの群が、対応するビットラインに接続されるブロック選択トランジスタとソースラインに接続されるソース選択トランジスタの間に直列に接続される。ブロック選択ワードラインＢＳＴは、ブロック選択トランジスタの行に接続され、ソース選択ワードラインＳＳＴは、ソースライン接続トランジスタの行に接続される。従って、例えば、代表的ビットラインＢＬ−２の為に、図では、ブロック選択トランジスタ６０が、ブロック選択ワードラインの信号ＢＳＴに応答して、一連のメモリーセル６１−１から６１−ＮをビットラインＢＬ−２に接続する。直列の最後のメモリーセル６１−Ｎは、ソース選択ワードラインの信号ＳＳＴに応答して、シリーズをソースラインＳＬに接続するソース選択トランジスタ６２に接続される。
【００３７】
代わりに、メモリーセルは、ＮＯＲ型又はフラッシュメモリー装置にしばしば適用される仮想グランド型アレイとして配設されることができる。
【００３８】
増加ステップパルスプログラミングＩＳＰＰ又はファウラーノルトハイムのトンネリングを引き起こす為のその他のプロセスを適用することによって、プログラミングは、ＮＡＮＤアレイで達成されることができる。ＩＳＰＰは、階段状のプログラミング電圧を印加し、例えば約プラス１７Ｖのゲートバイアスで開始し、それぞれのプログラミングステップで電圧を約０．２Ｖ増加させることを含む。それぞれのパルスは、例えば約１０μｓの一定のパルス幅を有することができる。様々な技術では、パルス幅とそれぞれの次のパルスに適用される増分は、特定の実施のニーズを合うように、変えられてもよい。この種類のメモリーセルは、比較的連続的なプログラミング特性を示し、従来技術に比べてとても大きなメモリーウィンドウを有し、マルチレベルプログラミング技術で１セルあたりに複数のビットを格納するのに特によく適応する。他の実施形態では、いわゆる電圧パルス自己ブースティング技術が、プログラミングに適用される。その他のバイアス印加の仕組みも適用されることができ、アレイの特性との互換性で選択される。
【００３９】
その他のプログラミングのバイアス技術が適用されることができる。ＮＯＲアレイ構造の為に、ホット電子トンネリング又はＦＮトンネリングを起こす為の様々なバイアス印加の仕組みや従来技術で知られているそのの技術が、適用されることができる。
【００４０】
図６と７は、ＮＡＮＤ型アレイで実現されるここに記載されるような代表的メモリーセル構造の断面図を示し、それぞれワードラインを横切る断面とワードラインに沿った断面についての断面図である。図６は、チャンネル領域７４、７５及びチャンネル領域に接するソース／ドレイン端子７１、７２、７３を含む半導体本体７０を示す。ソースとドレインの端子の間のチャンネルの長さは、好ましくは、５０ｎｍより少なく、好ましい実施形態では、３０ｎｍ以下である。複合の誘電トンネリング層７６、電荷捕捉層７７、ブロッキング誘電層７８、金属ゲートワードライン層７９が、それぞれチャンネル領域７４及び７５の上のスタック８０及び８１に配設される。
【００４１】
図７は、図６の構造を示し、ワードラインに沿った断面であり、図６を参照して説明したのと同じ参照符号を使って、同じスタックを示している。連なって連結されるセルの列は、浅い溝隔離（Shallow Trench Isolation、ＳＴＩ）構造８２、８３、８４によって分離される。図では、チャンネル７４と隣接するチャンネル７４Ａの表面は平面である。装置の実装は、製造技術と望まれる製品によって、断面が凹んだ（凹形）チャンネル表面又は延ばされた（凸形）チャンネル表面を含んでよい。トンネリング誘電層７６及び残りのスタック７７、７８、７９が、チャンネル表面の上に、平面、凹形、又は凸形に関わらず、等角な様態で横たわる。ＳＴＩ構造８０、８２の間のチャンネル幅は、好ましくは、５０ｎｍより小さく、更に好ましくは、ＳＴＩ技術が許す限り小さい。
【００４２】
図８は、金属ゲート、酸化アルミニウム又はその他の高いＫを有する誘電ブロッキング層、及びバンドギャップを構造設計したトンネリング誘電層を有する、ここに説明されたようなＭＡ−ＢＥ−ＳＯＮＯＳメモリーセルを採用する集積回路の概略ブロック図である。集積回路８１０は、半導体基板の上にここに説明されたようなＭＡ−ＢＥ−ＳＯＮＯＳメモリーセルを使って実現されたメモリーアレイ８１２を含む。ワードライン（又は行）とブロック選択デコーダー８１４は、複数のワードラインとブロック選択ライン８１６に連結され、且つ電気的に接続されており、メモリーアレイ８１２の行に沿って配設される。ビットライン（列）デコーダー及びドライバー８１８は、メモリーアレイ８１２のメモリーセルからデータを読み又データを書き込みする為にメモリーアレイ８１２の列に沿って配設される複数のビットライン８２０に連結され、且つ電気的に接続される。アドレスは、バス８２２に供給され、ワードラインデコーダー及びドライバー８１４とビットラインデコーダー８１８に送られる。読み込み、プログラム、及び消去モードの為の電流源を含む、ブロックのセンス増幅器とデータイン構造８２４は、データバス８２６経由でビットラインデコーダー８１８に接続される。データは、データインライン８２８経由で、集積回路８１０の入力／出力ポート又は集積回路８１０の内部又は外部のその他のデータ源から、ブロック８２４のデータイン構造へ供給される。説明される実施形態では、汎用プロセッサー、専用アプリケーション回路、又はメモリーセルアレイによってサポートされるシステムオンナチップ（System on a chip）の機能を提供するモジュールの組み合わせなどの、その他の回路８３０が、集積回路８１０に含まれる。データは、データアウトライン８３２経由で、センス増幅器／データイン構造８２４から、集積回路８１０の入力／出力ポート、又は集積回路８１０の内部又は外部のその他のデータ目的地へ供給される。
【００４３】
メモリーアレイ８１２は、特定のアプリケーションによって、ＮＡＮＤアレイ、ＡＮＤアレイ、又はＮＯＲアレイであってよい。利用可能な極めて大きいメモリーウィンドウは、１セルに複数のビットを格納することをサポートするので、複数ビットのセンス増幅器が装置に含まれることができる。
【００４４】
バイアス配設状態装置８３４を使用して、この例で実現されるコントローラーは、読込、プログラム、消去、消去照合、プログラム照合のワードライン及びビットラインの電圧又は電流などの、バイアス配設供給電圧及び電流の源８３６の印加を制御し、アクセス制御プロセスを使用してワードライン／ソースラインの操作を制御する。コントローラー８３４は、当分野において知られている特別用途ロジック回路を使って実現されることができる。代わりの実施形態においては、コントローラー８３４は、同じ集積回路で実現されてよい、汎用プロセッサーを有し、汎用プロセッサーは、コンピュータープログラムを実行し、装置の動作を制御する。更に別の実施形態では、特定用途のロジック回路と汎用プロセッサーの組み合わせが、コントローラー８３４の実現の為に使用されてもよい。
【００４５】
図９は、フラットバンド電圧対消去バイアス時間のグラフであり、ゲートがプラチナを有し、ブロッキング誘電層が１８０オングストロームの酸化アルミニウムを有し、電荷捕捉層が７０オングストロームの窒化ケイ素を有し、トンネリング誘電層がケイ素の基板の上に１５オングストロームの二酸化ケイ素、２０オングストロームの窒化ケイ素、及び２５オングストロームの二酸化ケイ素を有するメモリーセル（ここでは、ＭＡ  ＢＥ−ＳＯＮＯＳセルと呼ばれる）の実施形態の為の様々な消去バイアス電圧の消去曲線を示す。これらの例では、チャンネルは接地されているので、ゲート電圧ＶＧが、スタックの両端のバイアス電圧を示す。プロットは、マイナス１０Ｖからマイナス２０Ｖにわたって２Ｖづつ増加するＶＧの為の消去速度を示す。この構造を使って、極めて早い消去速度が得られる。２０Ｖより少ないバイアス電圧の為には、正孔トンネリング電流は、選択されたセルで、５ｍｓより少ない間に４Ｖより大きい閾値電圧の減少を起こすのに十分である。１６Ｖより少ないバイアス電圧の為には、正孔トンネリング電流は、選択されたセルで、１０ｍｓより少ない間に４Ｖより大きい閾値電圧の減少を起こすのに十分である。７Ｖほどもの閾値の変化は簡単に達成される。又、分かるように、約１５Ｖのゲート電圧で、１０ｍｓより少ない消去時間が達成されることができ、この技術が極めて小さい装置などの破壊電圧が比較的低い装置に適用できることを示し、それでもなお、ＮＡＮＤフラッシュアプリケーションに必要な比較的早い速度で動作可能である。これらの性能測定は、この技術が、５０ｎｍ以下のオーダーのゲートの長さを有する装置に、１５Ｖのオーダーの最大ゲート電圧を使って、適応できることを示す。
【００４６】
図１０は、フラットバンド電圧対消去バイアス時間のグラフであり、プラチナゲート、１８０オングストロームの酸化アルミニウムのブロッキング誘電層、７０オングストロームの窒化ケイ素捕捉層、及び４５オングストロームの二酸化ケイ素のトンネリング層を有するテストされたＭＡＮＯＳセル、Ｐ＋ポリシリコンゲート、９０オングストロームの二酸化ケイ素のブロッキング誘電層、７０オングストロームの窒化ケイ素の捕捉層、２５オングストロームの隔離層を有するＯＮＯトンネリング誘電層、２０オングストロームのオフセット層、及び１５オングストロームの正孔トンネリング層を有するＢＥ−ＳＯＮＯＳ、並びに上記に説明したようなＭＡ  ＢＥ−ＳＯＮＯＳセルサンプルの消去曲線を比較する。３つのサンプルは、同様の約１８０オングストロームの実効酸化膜厚ＥＯＴを有する。マイナス１８Ｖの同じバイアス電圧の下では、ＭＡ  ＢＥ−ＳＯＮＯＳサンプルは、約１ｍｓで４Ｖ降下と閾値電圧を簡単に達成し、他の装置よりも優れた消去速度を示す。これに対して、ＢＥ−ＳＯＮＯＳは約１０ｍｓであり、ＭＡＮＯＳサンプルは１００ｍｓを超える。テストされたセルは、先行技術のＭＡＮＯＳ及びＢＥ−ＳＯＮＯＳ技術よりも、１桁以上早い消去速度を有する。
【００４７】
図１１は、様々なバイアス電圧の非定常解析を使った、トンネリング誘電層の現在の電流密度Ｊ（Ａ／ｃｍ２）対電界ＥＴＵＮ（ＭＶ／ｃｍ）のプロットであり、上記に説明したようなＭＡＮＯＳ、ＢＥ  ＳＯＮＯＳ、及びＭＡ  ＢＥ−ＳＯＮＯＳセルサンプルを比較する。分かるように、１４ＭＶ／ｃｍより弱い電界ＥＴＵＮにおいては、ＭＡ−ＢＥ−ＳＯＮＯＳとＢＥ−ＳＯＮＯＳサンプルの両方の正孔トンネリングの電流密度は、ＭＡＮＯＳサンプルの電流密度よりもとても高い。ＭＡ  ＢＥ−ＳＯＮＯＳサンプルにおいては、消去飽和には遭遇しないため、−５Ｖより少ないフラットバンド電圧へ継続的に消去されることができる。実用的な装置は、１０又は１１ＭＶ／ｃｍほどもの弱い電界ＥＴＵＮを含め、正孔トンネリング電流の誘導の為の１４ＭＶ／ｃｍより弱い電界ＥＴＵＮで簡単に動作させられることができる。
【００４８】
図１２は、トンネリング誘電層の正孔トンネリング層の厚さによって決定されるような様々なバンドオフセット距離を有するＭＡ−ＢＥ−ＳＯＮＯＳサンプルにおける消去曲線のプロットである。分かるように、消去速度は、約２０オングストローム厚よりも薄い二酸化ケイ素を有する正孔トンネリング層において、劇的に向上し、１８オングストロームより薄くても向上し続ける。ＢＥ−ＳＯＮＯＳの実施形態は、約１５オングストローム以下の二酸化ケイ素を有する正孔トンネリング層の厚さを減少させながら、継続的な消去速度の向上を示す。
【００４９】
図１３は、ＭＡ−ＢＥ−ＳＯＮＯＳサンプルの為の１７Ｖから２０Ｖのプログラムバイアスにおけるプログラム特性を示すプロットである。分かるように、プログラム時間は、比較的低いバイアス電圧において、とても早い。更に、７Ｖを超える閾値の変化が、１ｍｓ以下のオーダーのプログラム時間で達成されることができる。図９に示されるデータと共に検討される時、本発明のメモリーセルは、高速で高密度で７Ｖのメモリーウィンドウで動作させられる事が可能である事が分かる。そのような大きなメモリーウィンドウにおいて、装置は１セルあたり複数のビットの実現に容易に適応することができる。
【００５０】
図１４は、上記に説明したようなプラチナゲートを有するＭＡＮＯＳ素子、上記に説明したようなＰ＋ポリシリコンゲートを有するＢＥ−ＳＯＮＯＳ素子、アルミニウムゲート（比較的低い仕事関数の金属）を有する上記に説明したようなＭＡ  ＢＥーＳＯＮＯＳ素子、及びプラチナゲート（比較的高い仕事関数の金属）を有する上記に説明したようなＭＡ  ＢＥ−ＳＯＮＯＳ素子を含む４つの別個の装置について、２０Ｖのゲートポテンシャルにおいての、フラットバンド電圧対時間のグラフである。分かるように、プラチナゲートのＭＡ  ＢＥ−ＳＯＮＯＳ素子は、約１０ｍｓで８Ｖを超える閾値電圧変動を有し、消去飽和を示さない。アルミニウムゲートＭＡ  ＢＥ−ＳＯＮＯＳ素子は、極めて大きい閾値変動も有するが、約−４Ｖのフラットバンド電圧で消去飽和を示し始める。極めて高い消去速度としてＰ＋ポリシリコンゲートを有するＢＥ−ＳＯＮＯＳ素子は、約１ｍｓの消去パルスの後、約−１Ｖで消去飽和となってしまう。プラチナゲートＭＡＮＯＳ素子は消去飽和を示さないが、５０ｍｓ以上の消去パルスの後までは、−１Ｖのフラットバンド電圧に達しない。
【００５１】
図１５は、上記に説明したようなＰ＋ポリシリコンゲートを有するＢＥ−ＳＯＮＯＳ素子、アルミニウムゲートを有する上記に説明したようなＭＡ  ＢＥ−ＳＯＮＯＳ素子、及びプラチナゲートを有する上記に説明したようなＭＡ  ＢＥ−ＳＯＮＯＳ素子の為のトンネル層（Ｏ１／Ｎ１／Ｎ２）及びブロッキング層における、−２０Ｖのゲートバイアスでの非定常電界を示す。この図は、二酸化ケイ素のブロッキング層（約９ＭＶ／ｃｍから始まる）を有するＢＥ−ＳＯＮＯＳ素子と酸化アルミニウムのブロッキング層（約４．５ＭＶ／ｃｍから始まる）を有するＭＡ−ＢＥ−ＳＯＮＯＳ素子との間での、ブロッキング層の電界における劇的な違いを示す。グラフは、極めて早い速度の消去バイアス条件であっても、トンネリング層の電界が約１４ＭＶ／ｃｍ未満にとどまる事も示す。
【００５２】
上記の例は、ソースとドレインの端子にｎ型不純物をドープしたｎチャンネル装置を使って実現されている。本技術は、ソースとドレイン端子にｐ型不純物をドープしたｐチャンネル装置を使っても実現されることができる。
【００５３】
上記に説明された例は、フラット又は平面のチャンネル表面を有する装置を使って実現されている。本技術は、円柱状チャンネル表面、フィン状チャンネル、凹状チャンネル等を含む非平面構造を使って実現されることもできる。
【００５４】
上記に説明した例においては、トンネリング層がチャンネル表面の側にあり、ブロッキング誘電層がゲートの近くにあるように、電荷蓄積スタックが実現された。代わりに、電荷蓄積スタックは逆にされてもよく、そうすることにより、トンネリング層がゲート端子の近くになり、ブロッキング誘電層がチャンネル表面になる。
【００５５】
上記に詳説された好適な実施形態と実施例を参照して、本発明は開示されたが、これらの実施例は、制限的な意味ではなく説明的であるように意図されていると理解されねばならない。当業者にとって変形や組み合わせは容易に行われると考えられ、変形や組み合わせは本発明の精神と添付の請求項の範囲に含まれる。
【図面の簡単な説明】
【００５６】
【図１】本発明のメモリーセルの実施形態の概略図である。
【図２】弱電界におけるバンドオフセット技術を含むトンネリング誘電層のバンド図である。
【図３】強電界におけるバンドオフセット技術を含むトンネリング誘電層のバンド図である。
【図４】本発明のメモリーセルの実施形態の消去操作の最中の電界強度を示す。
【図５】本発明のメモリーセルを採用するＮＡＮＤ型メモリーアレイの概略図である。
【図６】ＮＡＮＤ構成の本発明のメモリーセル概略断面図であって、ワードラインに垂直方向の概略断面図である。
【図７】ＮＡＮＤ構成の本発明のメモリーセル概略断面図であって、ワードラインに沿って概略断面図である。
【図８】本発明の実施形態のメモリーセルとバイアス回路を採用する集積回路メモリーのブロック図である。
【図９】本発明のメモリーセルの実施形態の様々な消去バイアス電圧の消去曲線を示す、フラットバンド電圧対消去バイアス時間のグラフである。
【図１０】その他の電荷捕捉セル構造の消去曲線と本発明のメモリーセルの消去曲線を比較する、フラットバンド電圧対消去バイアス時間のグラフである。
【図１１】様々なバイアス電圧の非定常解析を使ったトンネリング誘電層の電流密度対電界のプロットであり、その他の電荷捕捉セル構造と本発明のメモリーセルを比較する。
【図１２】トンネリング誘電層に様々なバンドオフセット距離を有する本発明のメモリーセルの消去曲線のプロットである。
【図１３】本発明のメモリーセルの実施形態の為の様々なプログラムバイアスにおけるプログラム特性を示すプロットである。
【図１４】異なるゲート材料を有する４種類の代表的装置の消去曲線を示すグラフである。
【図１５】ここに説明される３つの装置のトンネル層とブロッキング層の非定常電界を示すグラフである。
【符号の説明】
【００５７】
１０  チャンネル
１０ａ  表面
１１  ソース
１２  ドレイン
１３  第１層
１４  層
１５  第２層
１６  電荷捕捉層
１７  ブロッキング誘電層
１８  ゲート
３０  領域
３１  領域
３２  領域
３３  領域
３４  領域
３８  減少
４３  正孔トンネリング層
４４  バンドオフセット層
４５ 隔離層
４６ 電荷捕捉層
４７ ブロッキング誘電層
４８ 金属ゲート
５０  電界ＥＴＵＮ 
５１  電界ＥＢ
５２  正孔トンネリング電流
５３  電子トンネリング電流
６０  ブロック選択トランジスタ
６２  ソース選択トランジスタ
７０  半導体本体
７１  ソース／ドレイン端子
７２  ソース／ドレイン端子
７３  ソース／ドレイン端子
７４  チャンネル領域
７５  チャンネル領域
７６  トンネリング誘電層
７７  スタック
７８  スタック
７９  スタック
８０  スタック
８１  スタック
８２  ＳＴＩ構造
８３  ＳＴＩ構造
８４  ＳＴＩ構造
８１０  集積回路
８１２  メモリーアレイ
８１４  ドライバー
８１６  ブロック選択ライン
８１８  ビットラインデコーダー
８２０  ビットライン
８２２  バス
８２４  センス増幅器／データイン構造
８２６  データバス
８２８  データインライン
８３０  その他の回路
８３２  データアウトライン
８３４  コントローラー
８３６  電流源
【図１】
0005178318.tif 000002
【図２】
0005178318.tif 000003
【図３】
0005178318.tif 000004
【図４】
0005178318.tif 000005
【図５】
0005178318.tif 000006
【図６】
0005178318.tif 000007
【図７】
0005178318.tif 000008
【図８】
0005178318.tif 000009
【図９】
0005178318.tif 000010
【図１０】
0005178318.tif 000011
【図１１】
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【図１２】
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【図１３】
0005178318.tif 000014
【図１４】
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【図１５】
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