(57)【特許請求の範囲】
【請求項１】
マトリクス状に配設され、それぞれ液晶素子を有する画素アレイと、
前記画素アレイの行単位に設けられ、対となる２行間に設けられたゲート線と、
前記画素アレイの列単位に設けられ、列ごとに反対極性の電圧を供給する複数のソース線と、
前記対となる２行間に設けられ、画素の両側のソース線のいずれかを選択する信号を供給する左右選択線と、
直列に接続され、ゲートが前記左右選択線に接続された第１のｎチャネルトランジスタおよびｐチャネルトランジスタ、およびこれらの接続点と液晶素子間に接続され、ゲートが液晶素子に対応するゲート線に接続された第２のｎチャネルトランジスタとを備え
前記直列接続されたｎチャネルトランジスタとｐチャネルトランジスタは隣接する列の反対導電型トランジスタと直列接続され、これらの接続点とこれら隣接列間に存在するソース線との間に対応する行のゲート線にゲートが接続されたｎチャネルトランジスタを備えたアクティブマトリクス表示装置。
【請求項２】
前記ゲート線は水平走査期間ごとに隣接行に活性状態が移動し、前記左右選択線の状態は列走査期間ごとに交番するように制御されるものであることを特徴とする請求項１に記載のアクティブマトリクス表示装置。
【請求項３】
マトリクス状に配設され、それぞれ液晶素子を有する画素アレイと、
前記画素アレイ全体に設けられた対向電極と、  
前記画素アレイの行単位に設けられ、対となる２行間に設けられたゲート線と、
前記画素アレイの列単位に設けられ、列ごとに反対極性の電圧を供給する複数のソース線と、
前記対となる２行間に設けられ、画素の両側のソース線のいずれかを選択する信号を供給する左右選択線と、
直列に接続され、ゲートが前記左右選択線に接続された第１のｎチャネルトランジスタおよびｐチャネルトランジスタ、およびこれらの接続点と液晶素子間に接続され、ゲートが液晶素子に対応するゲート線に接続された第２のｎチャネルトランジスタと、
前記第２のｎチャネルトランジスタと前記液晶表示素子との接続点と前記対向電極間に
設けられた補助容量とを備え、
前記直列接続されたｎチャネルトランジスタとｐチャネルトランジスタは隣接する列の反対導電型トランジスタと直列接続され、これらの接続点とこれら隣接列間に存在するソース線との間に対応する行のゲート線にゲートが接続されたｎチャネルトランジスタを備えたアクティブマトリクス表示装置。
【請求項４】
前記ゲート線は水平走査期間ごとに隣接行に活性状態が移動し、前記左右選択線の状態は列走査期間ごとに交番するように制御されるものであることを特徴とする
請求項３に記載のアクティブマトリクス表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置およびその制御方法に関するものである。  
【背景技術】
【０００２】
液晶表示装置で表示される画像はフレーム単位で表示が行われる。この場合、フレーム単位で各画素に対しては表示画像の明度や色合いに応じて画素電極と対向電極間で電圧が印加されるが、表示品質を向上させるため、フレーム毎に電圧を反転させる交流駆動制御が行われる。
【０００３】
この交流駆動制御については、従来種々のものが提案されており、フレーム全体の極性をフレーム毎に反転させるフレーム間交流、行または列ごとに反転させる行間交流または列間交流、千鳥配列状の単位で反転させる行列間交流などがある。
【０００４】
一般に書き込み特性は反対極性の場合に必ずしも同じではなく、しかも局所的に書き込み特性にばらつきがある。このため、反転前後のレベルの非対称性が生じてフリッカを発生させるが、行列間交流の場合には、レベル非対称箇所が空間的にばらつくため、フリッカが生じにくく、全体の画質は比較的良好となる。一方、フレーム間交流の場合には、レベル不一致箇所傾向がフレーム全体に現れるため、フリッカが生じやすく、全体の画質に悪影響を与えやすい。行間交流、列間交流の場合にはこれらの中間の画質となる。
【０００５】
一方、フレーム間交流では全画素をフレームごとに同時に反転させれば良いため、その制御がきわめて容易であるのに対し、行列間交流では千鳥状に画素を反転させなければならず、制御は複雑となる。
【０００６】
このことから、同じ画質ならばフリッカが生じにくい方式では制御のためのクロック周波数を下げることができ、低消費電力化を図ることができる。
【０００７】
このため、ドット反転と同様の効果を簡単な制御で行うことが提案されている。
【０００８】
このような例としては特許文献１（特開２０００−２６７６３４号公報）に開示されたものがあり、この特許文献１には、行選択を行うゲート配線を、列ごとに２行間で交互に配線しているものが開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−２６７６３４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に記載のものは、行選択制御は通常と同様に容易であり、ドット反転と同様の画質を得ることはできるが、ゲート配線を１列ごとに２行間で蛇行させなければならず、製造上の困難性があるとともに不要な寄生容量が発生しやすいという問題がある。
【００１１】
本発明は、このような従来の問題を解決するためになされたもので、行間あるいは列間反転と同様の制御を行いながら、ドット反転の画質が得られ、かつ製造も容易で、消費電力を低減することのできる液晶表示装置およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第１の態様によれば、
マトリクス状に配設され、それぞれ液晶素子を有する画素アレイと、
前記画素アレイの行単位に設けられ、対となる２行間に設けられたゲート線と、
前記画素アレイの列単位に設けられ、列ごとに反対極性の電圧を供給する複数のソース線と、
前記対となる２行間に設けられ、画素の両側のソース線のいずれかを選択する信号を供給する左右選択線と、
直列に接続され、ゲートが前記左右選択線に接続された第１のｎチャネルトランジスタおよびｐチャネルトランジスタ、およびこれらの接続点と液晶素子間に接続され、ゲートが液晶素子に対応するゲート線に接続された第２のｎチャネルトランジスタとを備えたアクティブマトリクス型液晶表示装置が提供される。
【００１３】
本発明の第２の態様によれば、
マトリクス状に配設され、それぞれ液晶素子を有する画素アレイと、
前記画素アレイ全体に設けられた対向電極と、  
前記画素アレイの複数の行単位に設けられたゲート線と、
前記画素アレイの複数の列単位に設けられたソース線と、
前記ゲート線にゲートが接続され、前記ゲート線が活性化されたときは前記ソース線のうちの選択されたものから対応する前記液晶素子を電圧を印加する薄膜トランジスタ回路と、
前記トランジスタと前記液晶素子との接続点と前記対向電極間に設けられた補助容量と、を備え、
前記薄膜トランジスタ回路は、各画素について対応するソース線と液晶素子間に複数のトランジスタを直列接続して構成されたことを特徴とするアクティブマトリクス型液晶表示装置が提供される。
【００１４】
本発明の第３の態様によれば、
マトリクス状に配設され、それぞれ液晶素子を有する画素アレイと、
前記画素アレイ全体に設けられた対向電極と、  
前記画素アレイの行単位に設けられ、対となる２行間に設けられたゲート線と、
前記画素アレイの列単位に設けられ、列ごとに反対極性の電圧を供給する複数のソース線と、
前記対となる２行間に設けられ、画素の両側のソース線のいずれかを選択する信号を供給する左右選択線と、
直列に接続され、ゲートが前記左右選択線に接続された第１のｎチャネルトランジスタおよびｐチャネルトランジスタ、およびこれらの接続点と液晶素子間に接続され、ゲートが液晶素子に対応するゲート線に接続された第２のｎチャネルトランジスタと、
前記第２のｎチャネルトランジスタと前記液晶表示素子との接続点と前記対向電極間に
設けられた補助容量とを備えたアクティブマトリクス型液晶表示装置が提供される。
【００１５】
本発明の第４の態様によれば、
マトリクス状に配設され、それぞれ液晶素子を有する画素アレイと、
前記画素アレイの複数の行単位に設けられたゲート線と、
前記画素アレイの複数の列単位に設けられたソース線と、
前記ゲート線にゲートが接続され、前記ゲート線が活性化されたときは前記ソース線のうちの選択されたものから対応する前記液晶素子を電圧を印加する薄膜トランジスタ回路と、
前記薄膜トランジスタ回路と前記液晶表示素子の接続ノードに接続された補助容量と、
この補助容量に接続された対向電極とを備え、
前記対向電極は、前記液晶素子の書き込み中に前記補助容量により多くの電荷が蓄積され、前記書き込み終了後に前記液晶表示素子の接続ノードの電位の絶対値を増加させるようにその電位が変動されるものであることを特徴とするアクティブマトリクス型表示装置が提供される。
【発明の効果】
【００１６】
本発明の第１の態様では、ゲート線を液晶表示素子に接続するトランジスタを各画素について複数とし、これを選択的に制御することにより、行間交流制御により行列間交流制御と同じ画質を得ることが可能となり、また、同じ画質ならばクロック周波数を低下させることができるため、消費電力を低下させることができる。
【００１７】
本発明の第２及び第３の態様では、ソース線の極性を列ごとに交番させておき、複数のトランジスタから成るトランジスタ回路中でゲート線により駆動されるトランジスタを適宜選択することにより、列間交流制御により行列間制御と同じ画質を得ることが可能となり、また、同じ画質ならばクロック周波数を低下させることができるため、消費電力を低下させることができる。
【００１８】
本発明の第４の態様では、薄膜トランジスタ回路と液晶表示素子の接続ノードに接続された補助容量をその対向電極の電位を変動させることにより、液晶素子の書き込み中に補助容量により多くの電荷が蓄積され、書き込み終了後に液晶表示素子の接続ノードの電位の絶対値を増加させるようにその電位を変動させるため、より低い電圧で液晶の書き込みが可能となって消費電力を低下させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施の形態にかかる液晶表示装置の画素部内の制御回路の構成を示す回路図である。
【図２】図１におけるソース線およびゲート線に印加される電圧波形を示す波形図である。
【図３】図２の垂直走査期間後におけるソース線およびゲート線に印加される電圧波形を示す波形図である。
【図４】図１の構成の変形例を示す回路図である。
【図５】図１の構成のさらなる変形例を示す回路図である。
【図６】本発明の第２の実施の形態にかかる液晶表示装置の画素部内の制御回路の構成を示す回路図である。
【図７】図６における左右選択線およびゲート線に印加される電圧波形を示す波形図である。
【図８】図７の垂直走査期間後における左右選択線およびゲート線に印加される電圧波形を示す波形図である。
【図９】図６の構成の変形例を示す回路図である。
【図１０】本発明の第３の実施の形態にかかる液晶表示装置の画素部内の制御回路の構成を示す回路図である。
【図１１】図１０におけるゲート線、対向電極、液晶接続ノードにおける電圧変化を示す波形図である。
【図１２】本発明の第４の実施の形態にかかる液晶表示装置の画素部内の制御回路の構成を示す回路図である。
【図１３】対向電極の電位操作により補助容量の充放電を活用する本発明にかかる液晶表示装置の行間交流制御を行う実施例を説明する回路図である。
【図１４】図１３における動作を説明する波形図である。
【図１５】列間交流制御を行う他の実施例を説明する回路図である。
【図１６】図１５における動作を説明する波形図である。
【図１７】行列間交流制御を行う他の実施例を説明する回路図である。
【図１８】図１７における動作を説明する波形図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照しながら、本発明の実施の形態のいくつかを詳細に説明する。
【００２１】
図１は本発明の第１の実施の形態にかかる液晶表示装置における画素部内の制御回路の構成を示す回路図である。
【００２２】
図１には、４行３列分の制御回路が示され、隣接する２行の間には２本１組のゲート線ＧａＮとＧｂＮの組および次のＧａＮ＋１とＧｂＮ＋１の組が示されている。ここでは、左上の２行２列分の構成につき説明する。
【００２３】
液晶１ＭＮはｎチャネルトランジスタ３ＭＮおよびこれに直列に接続されたｎチャネルトランジスタ５ＭＮを介してソース線ＳＭに接続されており、トランジスタ３ＭＮのゲートはゲート線ＧａＮに、トランジスタ５ＭＮのゲートはゲート線ＧｂＮに接続されている。
【００２４】
次の行の液晶２ＭＮにはｎチャネルトランジスタ４ＭＮおよびこれに直列に接続されたｐチャネルトランジスタ６ＭＮを介してソース線ＳＭに接続されており、トランジスタ４ＭＮのゲートはゲート線ＧａＮに、トランジスタ６ＭＮのゲートはゲート線ＧｂＮに接続されている。
【００２５】
次の列では、液晶１（Ｍ＋１）Ｎはｎチャネルトランジスタ３（Ｍ＋１）Ｎおよびこれに直列に接続されたｐチャネルトランジスタ５ＭＮを介してソース線ＳＭ＋１に接続されており、トランジスタ３（Ｍ＋１）Ｎのゲートはゲート線ＧａＮに、トランジスタ５（Ｍ＋１）Ｎのゲートはゲート線ＧｂＮに接続されている。
【００２６】
次の行の液晶２（Ｍ＋１）Ｎにはｎチャネルトランジスタ４（Ｍ＋１）Ｎおよびこれに直列に接続されたｎチャネルトランジスタ６（Ｍ＋１）Ｎを介してソース線ＳＭ＋１に接続されており、トランジスタ４ＭＮのゲートはゲート線ＧａＮに、トランジスタ６ＭＮのゲートはゲート線ＧｂＮに接続されている。
【００２７】
従来の液晶表示装置では、製法上の制約から、ｐチャネルトランジスタが用いられることはなかったが、近年低温ポリシリコン技術が用いられるようになった結果、ｐチャネルトランジスタの形成が可能になったものである。
【００２８】
図２および図３はこのような回路においてソース線およびゲート線に印加される電圧波形を示す波形図であり、図３は図２の一垂直走査期間（フィールド期間）後の電圧波形を示す。
【００２９】
図２および図３に示されるように、ソース電位は一水平走査期間ごとに交番する。まず、図２に示すように、ゲート線ＧａＮとＧｂＮが共にハイのときはｎチャネルトランジスタ３ＭＮおよびこれに直列に接続されたｎチャネルトランジスタ５ＭＮが導通するため液晶１ＭＮに正のソース電圧が印加される。このとき隣接列では次の行の液晶２（Ｍ＋１）Ｎに正のソース電圧が印加される。
【００３０】
次の水平走査期間では、ゲート線ＧａＮはハイ、ゲート線ＧｂＮはロウとなるため、ｎチャネルトランジスタ５ＭＮが遮断される一方でｐチャネルトランジスタ６ＭＮが導通し、液晶２ＭＮには負のソース電圧が印加される。隣接列では、前の行の液晶１（Ｍ＋１）Ｎに負のソース電圧が印加される。
【００３１】
次の水平走査期間では駆動されるゲート線が次のＧａＮ＋１とＧｂＮ＋１の組に移行し、以下順次すべてのゲート線で同様の動作が繰り返される。したがって、正のソース電圧が印加される液晶と負のソース電圧が印加される液晶はそれぞれ千鳥配置となる。
【００３２】
図３に示す次の垂直走査期間では、ゲート線Ｇｂの電位が反転される。この結果、各液晶に印加される電圧極性は図２の場合とは全く反対になる。
【００３３】
このように、各画素内で液晶とゲート配線間に２つのトランジスタを直列に配設し、隣接行および列については一方を２つともｎチャネル、他方を２つのうち一つをｐチャネルとすることにより、複雑なゲート配線や、特殊な液晶の接続を必要とすることなく、行列間交流型の液晶駆動を行うことができる。
【００３４】
図４は、図１に示した構成の変形例を示すもので、ゲート線と液晶の間に３つの直列接続されたトランジスタを設けた構成を採用する。すなわち、図１に示した構成に加えて、ｎチャネルトランジスタ５ＭＮとソース線ＳＭとの間にｎチャネルトランジスタ７ＭＮが接続され、ｐチャネルトランジスタ６ＭＮとソース線ＳＭとの間にｎチャネルトランジスタ８ＭＮが接続されている。追加されたｎチャネルトランジスタ７ＭＮおよび８ＭＮのゲートは、トランジスタ３ＭＮおよびトランジスタ４ＭＮのゲートと同様にゲート線ＧａＮに接続されている。このような構成は隣接列でも同様となっている。
【００３５】
図４に示した構成では、ｐチャネルトランジスタは安定に形成可能な２つのｎチャネルトランジスタの間に介在するため、誤動作が少ない。
【００３６】
図５は図４で追加した２つのトランジスタを１つのトランジスタで兼用させたもので、図４におけるｎチャネルトランジスタ７ＭＮは省略され、トランジスタ５ＭＮもトランジスタ８ＭＮに直列接続されている。
【００３７】
この実施例では、図４の場合よりもトランジスタの数が一つ少ないにもかかわらず安定動作を期待できる。
【００３８】
以上の実施例は行間交流を例にとって説明したが、列間交流の場合にも可能である。図６は列間交流を実現する構成の一例を示す回路図であり、ここでは（ｎ〜ｎ＋３）行（ｍ〜ｍ＋２）列の構成が示されているが、特に（ｎ〜ｎ＋１）行（ｍ〜ｍ＋１）列について詳細に説明する。
【００３９】
まずｍ列ｎ行について見ると、ソース線Ｓｍと次列のソース線Ｓｍ＋１の間にｎチャネルトランジスタ１２ｍｎおよびｐチャネルトランジスタ１４ｍｎが直列接続され、これらのゲートは左右選択線Ｌ／Ｒに接続されている。トランジスタ１２ｍｎとトランジスタ１４ｍｎとの接続ノードと液晶１１ｍｎ間にはｎチャネルトランジスタ１３ｍｎが接続され、そのゲートはゲート線Ｇｎに接続されている。
【００４０】
同じ列の次の行では、ソース線Ｓｍと次列のソース線Ｓｍ＋１の間にｐチャネルトランジスタ１２ｍ（ｎ＋１）およびｐチャネルトランジスタ１４ｍ（ｎ＋１）が直列接続され、これらのゲートは左右選択線Ｌ／Ｒに接続されている。トランジスタ１２ｍ（ｎ＋１）とトランジスタ１４ｍ（ｎ＋１）との接続ノードと液晶１１ｍ（ｎ＋１）間にはｎチャネルトランジスタ１３ｍ（ｎ＋１）が接続され、そのゲートはゲート線Ｇｎ＋１に接続されている。
【００４１】
隣接するｍ＋１列についてはｎ行では、ソース線Ｓｍ＋１と次列のソース線Ｓｍ＋２の間にｎチャネルトランジスタ１２（ｍ＋１）ｎおよびｐチャネルトランジスタ１４（ｍ＋１）ｎが直列接続され、これらのゲートは左右選択線Ｌ／Ｒに接続されている。トランジスタ１２（ｍ＋１）ｎとトランジスタ１４（ｍ＋１）ｎとの接続ノードと液晶１１（ｍ＋１）ｎ間にはｎチャネルトランジスタ１３（ｍ＋１）ｎが接続され、そのゲートはゲート線Ｇｎに接続されている。
【００４２】
同じ列の次の行では、ソース線Ｓｍ＋１と次列のソース線Ｓｍ＋２の間にｐチャネルトランジスタ１２（ｍ＋１）（ｎ＋１）およびｎチャネルトランジスタ１４（ｍ＋１）（ｎ＋１）が直列接続され、これらのゲートは左右選択線Ｌ／Ｒに接続されている。トランジスタ１２（ｍ＋１）（ｎ＋１）とトランジスタ１４（ｍ＋１）（ｎ＋１）との接続ノードと液晶１１（ｍ＋１）（ｎ＋１）間にはｎチャネルトランジスタ１３（ｍ＋１）（ｎ＋１）が接続され、そのゲートはゲート線Ｇｎ＋１に接続されている。
【００４３】
次にこの回路の制御につき、図７および図８を参照して説明する。図７はある垂直走査期間、図８はその次の垂直走査期間における、左右選択線とゲート線に印加される波形を示す。
【００４４】
左右選択線Ｌ／Ｒは液晶に印加されるソース電圧を液晶の左右いずれのソース線から供給を受けるかを決定する信号を供給する。すでに説明したように、２つのソース線間に直列接続されたｎチャネルトランジスタとｐチャネルトランジスタは行毎に反対位置に配置される。
【００４５】
図７に示すように、Ｌ／Ｒ線がハイであるときには、ｎ行ではトランジスタ１２がオンとなって左側のソース線と接続されるのに対し、ｎ＋１行ではトランジスタ１４がオンとなって右側のソース線と接続される。
【００４６】
左側のソース線Ｓｍには常に正のソース電位が、右側のソース線Ｓｍ＋１には常に負のソース電位が与えられため、液晶１１ｍｎにはゲート線Ｇｎがハイのときに正のソース電位が印加され、液晶１１ｍ（ｎ＋１）にはゲート線Ｇｎ＋１がハイのときに負のソース電位が印加される。
【００４７】
隣接列について見ると、同様に左側のソース線から電位を供給されるため、液晶１１ｍ（ｍ＋１）ｎには負のソース電位が印加され、液晶１１（ｍ＋１）（ｎ＋１）には正のソース電位が印加される。
【００４８】
このように水平走査期間の経過とともに、正電位と負電位の液晶が千鳥状に分布することになる。
【００４９】
次に、図８に示すように、左右選択線Ｌ／Ｒをロウにすると、ｐチャネルトランジスタがオンとなるため、各液晶で接続されるソース線が図７の場合とは左右逆になり、液晶に印加される電位の極性は反転する。
【００５０】
このようにして、行間交流の場合と同様に、複雑なゲート配線や、特殊な液晶の接続を必要とすることなく、行列間交流型の液晶駆動を行うことが可能となる。
【００５１】
図９は図６に示した実施例の変形例であり、基本構成は図トランジスタ１２および１４をソース線に接続せずに共通接続し、その共通接続点とソース線との間にｎチャネルトランジスタ１５を接続し、そのゲートをゲート線に接続したものであり、トランジスタ１５、１２，１３あるいは１５，１４，１３の３つのトランジスタを介する径路で液晶に電圧が印加される。
【００５２】
この実施例では図６に示した回路と比べてより誤動作が少なく、リーク電流を減少できることから消費電力をさらに減少させることができる。
【００５３】
図１０は図１に示した実施態様の更なる変形例を示すもので、図１において説明した基本の４つの画素について示しており、同じ構成要素には同じ参照符号を付けて詳細な説明を省略する。
【００５４】
この実施の形態では、左上の画素では、ｎチャネルトランジスタ３ＭＮと液晶の接続点に接続された補助容量９ＭＮが積極的に利用され、この補助容量の他方側は対向電極ＣＮに接続されている。隣接列においても同様に補助容量９（Ｍ＋１）Ｎは対向電極ＣＮに接続されている。
【００５５】
また、隣接行においても、同様に補助容量１０ＭＮおよび１０（Ｍ＋１）Ｎの他方側も対向電極ＣＮに接続されている。
【００５６】
また、この実施の形態でも図１の場合と同様に、ソース線には水平走査期間ごとに反転した電位が与えられる。
【００５７】
図１１を参照して、図１０の構成における動作を説明する。  
ゲート線ＧａおよびＧｂが共にハイである期間に対向電極ＣＮは一旦負側に引き下げられる。液晶と補助容量の接続ノードをＰで表すと、最初の水平走査期間にＰ１ノードにはソース線ＳＭより電圧が供給され、液晶１ＭＮへの書き込みが行われると共に、補助容量９ＭＮも充電される。
【００５８】
次の水平走査期間ではゲート線ＧｂＮがロウとなることにより、補助容量９ＭＮに蓄積された電荷が液晶１ＭＮに供給され、Ｐ１ノードの電位はさらに上昇する。この現象はキックバックと称される。一方、隣接列の画素では、ゲート線ＧｂＮがロウとなってｐチャネルトランジスタ５（Ｍ＋１）Ｎがオンとなってソース線ＧｂＮより負の電圧が供給され、液晶１（Ｍ＋１）Ｎへの書き込みが行われるとともに補助容量９（Ｍ＋１）Ｎが負側に充電される。
【００５９】
この水平走査期間の終了時点で対向電極ＣＮの電位はゼロとなるため、Ｐ１ノードの電位はピーク値から少し低下したレベルで安定し、Ｐ２ノードの電位は書き込み開始時よりもさらに低下したレベルで安定する。このような動作はいわゆる容量性駆動である。
【００６０】
垂直走査期間の終了時にはＰ１とＰ２は全く逆の動作を行うことになるが、図１１から明らかなように、正側と負側の書き込み開始時の電圧差に比べて安定時の電圧差が大きく、よりコントラストの高い高品位の画質が得られるとともに、同じ画質ならば、ソース線に供給する電圧の絶対値を下げることができ、低消費電力化も実現できる。
【００６１】
なお、この実施の形態においては、容量性駆動を隣接部分で共通に行う点に特徴がある。
【００６２】
図１２は図６で説明した実施例の変形例で、図６と同じ構成要素には同じ参照番号を付してその説明を省略する。
【００６３】
図６の構成と異なるところは、ゲート線のレベルに応じてスイッチングされ、左右のソース線のいずれかの電圧を液晶に印加するトランジスタ１３と液晶の接続ノードに一端が接続された補助容量１６を有していることと、ゲート線が設けられている行間部分の次の行間部分に２本の対向電極が配設されており、この対向電極に補助容量が接続されている点である。
【００６４】
具体的には、ｎ行とｎ＋１行との間にはこれらに対応した２本の対向電極ＣｎおよびＣｎ＋１が配設されており、対向電極Ｃｎには補助容量１６ｍｎと１６ｍ（ｎ＋１）とが接続され、対向電極Ｃｎ＋１には補助容量（１６ｍ＋１）ｎ）と１６（ｍ＋１）（ｎ＋１）とが接続されている点である。
【００６５】
この構成の動作は基本的に図６の場合と同様で、容量性駆動を組み合わせることによって、さらに低電力消費での列間交流制御で行列間交流制御の場合と同様の画質を得ることができる。
【００６６】
以上説明したような容量性駆動を隣接部分で共通に行うことは、図１あるいは図６に示した特殊な制御で行列間交流を実現した構成のみでなく、従来通常に行われている行間交流、列間交流、行列間交流の各制御に適用しても消費電力を減少させることが可能となる。
【００６７】
図１３は通常の行間交流制御の場合に適用した実施例を示す回路図である。基本となる４つの画素についてのみ説明すると、液晶素子２１ｍｎはゲートがゲート線ＧＮに接続されたｎチャネルトランジスタ２２ｍｎを介してソース線Ｓｎされており、トランジスタ２２と液晶素子２１の接続ノードには補助容量２３ｍｎが接続され、他端は対向電極ＣＮに接続されており、この接続関係はこれに隣接する他の３画素でも同じ構成となっている。
【００６８】
この実施例では行間交流を行う構成となっており、ｎ行の液晶素子がすべて正側に駆動されるとき、ｎ＋１行の液晶表示素子はすべて負側に駆動される。そして、２つの行で共通に補助電極に接続された対向電極に対して特殊な駆動を行っている。
【００６９】
図１４はこのような対向電極に対する駆動の様子を示すもので、最初の水平走査期間の間、ｎ行の液晶素子を正側に駆動するためにｎ行のトランジスタを導通するようにゲート線ＧＮにハイ電圧が供給され、対向電極ＣＮでは基準レベルよりも引き下げておく。これによりＰ１ノードのレベルが上昇して液晶素子への書き込みが行われると共に補助容量２３ＭＮが充電される。この期間、Ｎ＋１行ではノードＰ２のレベルが低下する。
【００７０】
次の水平走査期間では、ゲート線ＧＮ＋１にハイ電圧が供給されるが、対向電極ＣＮのレベルも正側に反転させる。これにより、Ｐ１ノードの電位はさらに上昇すると共に、Ｐ２ノードの電位は負側の書き込み電位となり、補助容量２３Ｍ（Ｎ＋１）も負側に充電される。このため、ゲート線ＧＮ＋１が基準電位に戻ったときに補助容量２３Ｍ（Ｎ＋１）はＰ２電位をさらに低下させる。
【００７１】
垂直走査期間経過後ゲート線ＧＮ、ＧＮ＋１には先に説明したのと同様なハイレベル信号が現れるが、今度はＰ２が正側、Ｐ１が負側に駆動される。
【００７２】
このように対向電極の電位をゲート線の選択に同期させて振らせることにより、補助容量の充電を利用して液晶駆動ノードの電位を大きく変化させることができ、逆に同じ振幅ならば全体の電位を低下させて消費電力を低下させることができる。
【００７３】
図１５は列間交流制御に適用した実施例を説明する回路図である。図１３の場合との違いは、２行１列ごとに対向電極の制御が分割されている点である。すなわち、図１５に示すように、ｍ列のｎ行およびｎ＋１行の画素部の補助容量２３ｍｎと２３ｍ（ｎ＋１）は対向電極ＣＮに接続され、ｍ＋１列のｎ行およびｎ＋１行の画素部の補助容量２３（ｍ＋１）ｎと２３（ｍ＋１）（ｎ＋１）は対向電極ＣＮ＋１に接続されている。
【００７４】
この構成の動作は図１６で説明されており、ゲート線ＧＮをハイにすることによりノードＰ１のレベルを上昇させると共にノードＰ２のレベルを低下させることによってそれぞれ液晶素子への書き込みを行い、次の水平走査期間ではゲート線ＧＮ＋１をハイにすることによりノードＰ３のレベルを上昇させると共にノードＰ４のレベルを低下させてそれぞれ液晶素子の書き込みを行う。
【００７５】
この時点で対向電極ＣＮの電位を上昇させ、対向電極ＣＮ＋１の電位を低下させることにより、すでにハイレベルにあるノードＰ１およびＰ３の電位はさらに上昇し、すでにローレベルにあるノードＰ２およびＰ４の電位はさらに低下する。
【００７６】
垂直走査期間経過後ゲート線ＧＮＧＮ＋１にハイレベルを与えることにより、列単位で正負を交換する列間交流が実現できる。
【００７７】
図１７は行列間交流制御に適用した実施例を説明する回路図である。この構成自体は図１５と全く同じであるので、詳細な説明は省略する。
【００７８】
図１８はその動作を示す波形図であり、図１６の列間交流の場合との相違は、ゲート線の活性化に同期させて対向電極の極性を正負間で交換している点である。これによる液晶素子接続ノードの電位変化は図１１で説明したのと全く同じである。
【００７９】
以上のように、液晶素子とその選択トランジスタの接続ノードに接続された補助容量を対向電極の電圧制御により充放電させることにより、より低い動作電圧で確実な液晶への書き込みが可能になる。
【００８０】
以上の説明した各実施例は限定的なものではなく、本発明の精神を逸脱することなく、当業者が想到できるあらゆる変形例にも適用できるものである。
【符号の説明】
【００８１】
１、２、１１、２１  液晶素子
３、４、５、６、７、８、１２、１３、１４、１５、２２  トランジスタ
９、１６、２３  補助容量
Ｃ  対向電極
Ｇａ、Ｇｂ  ゲート線
Ｌ／Ｒ  左右選択線
Ｓ  ソース線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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