(57)【特許請求の範囲】
【請求項１】
ゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたカーボンナノチューブを含むチャネルと、
前記カーボンナノチューブを被覆する絶縁保護膜と、
前記絶縁保護膜上にそれぞれ形成され、かつ前記絶縁保護膜に形成されたコンタクトホールを介して前記カーボンナノチューブに電気的に接続されたソース電極及びドレイン電極と、
前記ゲート絶縁膜上に形成されたゲート電極と、
プラズマＣＶＤ膜と、
前記絶縁保護膜と前記プラズマＣＶＤ膜との間の、前記カーボンナノチューブを覆う領域に形成された金属膜と、
前記絶縁保護膜と前記金属膜との間に形成され、前記ソース電極及びドレイン電極を保護する配線保護膜と、
を具備する電界効果トランジスタ。
【請求項２】
前記ゲート絶縁膜は、半導体基板の両面に形成され、
前記ソース電極及びドレイン電極は、前記半導体基板の第１の面に形成されたゲート絶縁膜側に形成され、
前記ゲート電極は、前記半導体基板の前記第１の面に対して裏面側の第２の面に形成されたゲート絶縁膜側に形成されている、
請求項１に記載の電界効果トランジスタ。
【請求項３】
前記金属膜は、端部が前記プラズマＣＶＤ膜によって被覆されている、
請求項１に記載の電界効果トランジスタ。
【請求項４】
前記金属膜は、厚みが１０［ｎｍ］以上で１０００［ｎｍ］以下とされている、
請求項１に記載の電界効果トランジスタ。
【請求項５】
前記絶縁膜は、厚みが５０［ｎｍ］以上で１０００［ｎｍ］以下とされている、
請求項１又は請求項４に記載の電界効果トランジスタ。
【請求項６】
ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にカーボンナノチューブを形成する工程と、
前記カーボンナノチューブを被覆する絶縁保護膜を形成する工程と、
前記絶縁保護膜上に、前記絶縁保護膜に形成されたコンタクトホールを介して前記カーボンナノチューブに電気的に接続されたソース電極及びドレイン電極を形成する工程と、
前記ソース電極及びドレイン電極を保護する配線保護膜を形成する工程と、
前記配線保護膜上に金属膜を形成する工程と、
前記金属膜上の前記カーボンナノチューブを覆う領域にプラズマＣＶＤ膜を形成する工程と、
を含む電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にカーボンナノチューブをチャネルとして用いた電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
従来、カーボンナノチューブ（以下「ＣＮＴ」と呼ぶ）をチャネルとするカーボンナノチューブ電界効果トランジスタ（以下「ＣＮＴ−ＦＥＴ」と呼ぶ）が研究されている（例えば特許文献１参照）。
【０００３】
このＣＮＴ−ＦＥＴは、例えば、基板上の異なる位置に２つの触媒を形成し、２つの触媒を使って触媒間にＣＮＴを成長させる。次に、このＣＮＴを介してソース電極とドレイン電極とを電気的に接続するようになっている。
【０００４】
図７に、ＣＮＴ−ＦＥＴの構成例を示す。図７のＣＮＴ−ＦＥＴは、シリコン等の半導体基板１０の両面に、酸化シリコン等のゲート絶縁膜１１ａ、１１ｂが形成されている。
【０００５】
ゲート絶縁膜１１ａ上の所定位置には、金属でなる触媒１２ａ、１２ｂが形成されている。また、触媒１２ａ、１２ｂを繋ぐ位置には、触媒１２ａ、１２ｂを用いて成長されたＣＮＴが形成されている。
【０００６】
触媒１２ａ、１２ｂとＣＮＴ１３は、酸化シリコンや窒化シリコン等の絶縁材でなる絶縁保護膜１４によって被膜保護されている。
【０００７】
絶縁保護膜１４上には、ソース電極１５及びドレイン電極１６が形成されている。ソード電極１５及びドレイン電極１６は、コンタクトホールを介してＣＮＴ１３と電気的に接続されている。
【０００８】
ソース電極１５及びドレイン電極１６は、配線が引き出される位置を除いて、酸化シリコンや窒化シリコン等の絶縁材でなる配線保護膜１７によって被膜保護されている。
【０００９】
配線保護膜１７上には、窒化シリコン等でなる最終保護膜１９が形成されている。
【００１０】
ソース電極１５及びドレイン電極１６が形成されたゲート絶縁膜１１ａに対して裏面側のゲート絶縁膜１１ｂ上には、ゲート電極１８が形成されている。
【特許文献１】特開２００８−７１８９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、最終保護膜１９を成膜する一つの方法として、プラズマＣＶＤ（Chemical Vapor Deposition）法がある。プラズマＣＶＤ法を用いて最終保護膜（プラズマＣＶＤ膜）１９を形成することにより、高速にかつ密着性良く最終保護膜１９を成膜することができる。
【００１２】
よって、プラズマＣＶＤ法を用いれば、耐湿性に優れ、かつ機械的強度の高いＣＮＴ−ＦＥＴを大量生産できるといった利点がある。また、プラズマＣＶＤ法を用いれば、低温条件下で最終保護膜１９を形成できるといった利点もある。
【００１３】
しかしながら、ＣＮＴは絶縁保護膜２４によって保護されているにもかかわらず、プラズマＣＶＤ法を用いると、プラズマや電子のエネルギーが高いために、ＣＮＴが損傷するおそれがある。
【００１４】
特に、ＣＮＴをチャネルとして用いた電界効果トランジスタにおいては、ＣＮＴが損傷すると、電界効果トランジスタとしての性能が低下したり、最悪の場合、動作不能となるおそれがあるため、プラズマＣＶＤ法を適用することが困難であった。
【００１５】
図８に、図７のＣＮＴ−ＦＥＴをプラズマＣＶＤ法を用いて製造した場合の、ゲート電圧とソース−ドレイン電流との関係を示す。図から、プラズマＣＶＤ法によりＣＮＴが損傷すると、ゲート電圧を変化させてもソース−ドレイン電流を制御できなくなることが分かる。
【００１６】
本発明は、カーボンナノチューブをチャネルとして用いた電界効果トランジスタにおいて、プラズマＣＶＤ膜を形成した場合でも、カーボンナノチューブの損傷を未然に防ぐことができる電界効果トランジスタ及びその製造方法を提供する。
【課題を解決するための手段】
【００１７】
本発明の電界効果トランジスタの一つの態様は、ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたカーボンナノチューブを含むチャネルと、前記カーボンナノチューブを被覆する絶縁保護膜と、前記絶縁保護膜上にそれぞれ形成され、かつ前記絶縁保護膜に形成されたコンタクトホールを介して前記カーボンナノチューブに電気的に接続されたソース電極及びドレイン電極と、前記ゲート絶縁膜上に形成されたゲート電極と、プラズマＣＶＤ膜と、前記絶縁保護膜と前記プラズマＣＶＤ膜との間の、前記カーボンナノチューブを覆う領域に形成された金属膜と、前記絶縁保護膜と前記金属膜との間に形成され、前記ソース電極及びドレイン電極を保護する配線保護膜と、を具備する構成を採る。
【００１８】
本発明の電界効果トランジスタの製造方法の一つの態様は、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にカーボンナノチューブを形成する工程と、前記カーボンナノチューブを被覆する絶縁保護膜を形成する工程と、前記絶縁保護膜上に、前記絶縁保護膜に形成されたコンタクトホールを介して前記カーボンナノチューブに電気的に接続されたソース電極及びドレイン電極を形成する工程と、前記ソース電極及びドレイン電極を保護する配線保護膜を形成する工程と、前記配線保護膜上に金属膜を形成する工程と、前記金属膜上の前記カーボンナノチューブを覆う領域にプラズマＣＶＤ膜を形成する工程と、を含む。
【発明の効果】
【００１９】
本発明によれば、絶縁保護膜とプラズマＣＶＤ膜との間に形成された金属膜によって、プラズマによるカーボンナノチューブの損傷を防止できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２１】
（１）ＣＮＴ−ＦＥＴの構成
図１に、本発明の実施の形態に係るＣＮＴ−ＦＥＴの構成を示す。本実施の形態のＣＮＴ−ＦＥＴは、シリコン等の半導体基板２０の両面に、酸化シリコン等のゲート絶縁膜２１ａ、２１ｂが形成されている。
【００２２】
ゲート絶縁膜２１ａ上の所定位置には、金属でなる触媒２２ａ、２２ｂが形成されている。また、触媒２２ａ、２２ｂを繋ぐ位置には、触媒２２ａ、２２ｂを用いて成長されたＣＮＴ２３が形成されている。
【００２３】
触媒２２ａ、２２ｂとＣＮＴ２３は、酸化シリコンや窒化シリコン等の絶縁材でなる絶縁保護膜２４によって被膜保護されている。
【００２４】
絶縁保護膜２４上には、ソース電極２５及びドレイン電極２６が形成されている。ソード電極２５及びドレイン電極２６は、コンタクトホールを介してＣＮＴ２３と電気的に接続されている。
【００２５】
ソース電極２５及びドレイン電極２６は、配線が取り出される位置を除いて、酸化シリコンや窒化シリコン等の絶縁材でなる配線保護膜２７によって被膜保護されている。
【００２６】
配線保護膜２７の上面側には、プラズマＣＶＤ法によって、窒化シリコン等でなる最終保護膜（以下プラズマＣＶＤ膜と呼ぶ）２９が形成されている。
【００２７】
ソース電極２５及びドレイン電極２６が形成されたゲート絶縁膜２１ａに対して裏面側のゲート絶縁膜２１ｂ上には、ゲート電極２８が形成されている。つまり、本実施の形態のＣＮＴ−ＦＥＴは、ソース電極２５及びドレイン電極２６が形成された基板面に対して反対側の基板面にゲート電極２８が形成された、いわゆるバックゲート型のＦＥＴ構造とされている。
【００２８】
因みに、ゲート電極２８、ゲート絶縁膜２１ｂ及び半導体基板２０は、金属−絶縁体−半導体（Metal-Insulator-Semiconductor：ＭＩＳ）構造を形成する。したがって、ゲート電圧は半導体基板２０に直接印加されない。ゲート電極２８の材質は、導電性を有するものであれば特に限定されず、例えば金、白金、チタン、アルミニウムなどの金属や導電性プラスチックなどであればよい。
【００２９】
かかる構成に加えて、本実施の形態のＣＮＴ−ＦＥＴは、配線保護膜２７上に導電性膜３０が形成されており、この導電性膜３０を介してプラズマＣＶＤ膜２９が形成されている。導電性膜３０は、アルミニウムやチタン等の金属である。
【００３０】
導電性膜３０の厚みは、１０［ｎｍ］以上で１０００［ｎｍ］以下とすると好ましい。絶縁保護膜２４及び配線保護膜２７の厚みは、それぞれ  ５０［ｎｍ］以上で１０００［ｎｍ］以下とすると好ましい。
【００３１】
本実施の形態によれば、導電性膜３０を設けたことにより、プラズマＣＶＤ膜２９を成膜する場合における、絶縁保護膜２４では十分に防ぐことができない、ＣＮＴの損傷を未然に防ぐことができる。特にＣＮＴはプラズマによって損傷を受け易く、チャネルとして用いられているＣＮＴが損傷を受けるとＣＮＴ−ＦＥＴの性能も大きく劣化する。導電性膜３０は、ＣＮＴ以外の構成要素の損傷を防ぐといった効果も得ることができるが、特にＣＮＴをチャネルとして用いた電界効果トランジスタにとって非常に大きな効果を得ることができる。
【００３２】
この結果、プラズマＣＶＤ法を用いてＣＮＴ−ＦＥＴを大量生産した場合の歩留まりを向上させることができる。
【００３３】
（２）ＣＮＴ−ＦＥＴの製造方法
図２に、本発明の実施の形態に係るＣＮＴ−ＦＥＴの製造方法を示す。
【００３４】
先ず、図２Ａに示すように、シリコン等の半導体基板２０の両面に、例えば熱酸化処理によって酸化シリコン等のゲート絶縁膜２１ａ、２１ｂを形成する。
【００３５】
次に、図２Ｂに示すように、ゲート絶縁膜２１ａ上の所定位置に、金属である触媒２２ａ、２２ｂを形成する。このプロセスは、例えば、先ずゲート絶縁膜２１ａの全面にシリコン膜を形成し、触媒２２ａ、２２ｂが形成される位置のシリコンをフッ化水素等を用いて除去し、シリコンが除去された位置にアルミニウム、鉄又はモリブデン等でなる触媒２２ａ、２２ｂを気相蒸着させ、その後にシリコンを除去することにより行えばよい。
【００３６】
次に、図２Ｃに示すように、例えばＬＰ−ＣＶＤ（Low Pressure CVD）法を用いてＣＮＴ２３を成長させることで、ＣＮＴ２３を形成する。
【００３７】
次に、図２Ｄに示すように、ＣＶＤ法を用いて、酸化シリコンや窒化シリコン等でなる絶縁保護膜２４を形成する。
【００３８】
次に、図２Ｅに示すように、ウェットエッチング等によって、絶縁保護膜２４にコンタクトホールを形成する。
【００３９】
次に、図２Ｆに示すように、アルミニウムスパッタ及びフォトエッチング等の手法を用いて、ソース電極２５及びドレイン電極２６を形成する。ここで、ソース電極２５及びドレイン電極２６は、コンタクトホールを介してＣＮＴ２３に電気的に接続される。
【００４０】
次に、図２Ｇに示すように、配線保護膜２７、導電性膜３０及びプラズマＣＶＤ膜２９を順次形成する。先ずＣＶＤ法を用いて、酸化シリコンや窒化シリコン等の絶縁材でなる配線保護膜２７を形成する。次に、スパッタ処理によって、アルミニウムやチタン等の金属である導電性膜３０を形成する。次に、プラズマＣＶＤ法を用いて、窒化シリコン等でなるプラズマＣＶＤ膜２９を形成する。
【００４１】
次に、図２Ｈに示すように、端子を取り出すために、フォトエッチングによって、ソース電極２５及びドレイン電極２６の一部を露出させる。また、ゲート絶縁膜２１ｂ上に、ゲート電極２８を形成する。
【００４２】
（３）実験結果
参考として、図３に、プラズマＣＶＤ法による損傷を受けていない、ＣＮＴ−ＦＥＴのゲート電圧とソース−ドレイン電流との関係を示す。
【００４３】
図４に、本実施の形態のＣＮＴ−ＦＥＴの性能を評価するために行った実験の結果を示す。つまり、図４は、本実施の形態のＣＮＴ−ＦＥＴにおける、ゲート電圧とソース−ドレイン電流との関係を示す。図から、本実施の形態のＣＮＴ−ＦＥＴは、ゲート電圧によってソース−ドレイン電流を制御できていることから、プラズマＣＶＤ法によるＣＮＴの損傷を防止できていることが分かった。
【００４４】
（４）他の実施の形態
なお、上述した実施の形態では、導電性膜３０を配線保護膜２７の全面に形成した場合について述べたが、本発明はこれに限らず、図５に示すように、導電性膜３０をＣＮＴ２３が形成された領域に対応する領域にのみ形成してもよい。要は、導電性膜３０は、ＣＮＴ２３が形成された領域を覆う領域に形成されていればよい。なお、図５の例では、導電性膜３０の端部がプラズマＣＶＤ膜２９から露出しておらず、プラズマＣＶＤ膜２９によって完全に被覆されている。これにより、製品完成後に、導電性膜３０が端子等に接触することによって不要な電気が流れることを防止できる。
【００４５】
図５のＣＮＴ−ＦＥＴは、例えば図６に示す工程を用いて製造できる。先ず図６Ａに示すように、スパッタ処理によって、配線保護膜２７の全面に導電性膜３０を形成する。次に、図６Ｂに示すように、例えばフォトエッチングによって、ＣＮＴ２３が形成された領域に対応する領域以外の導電性膜を除去すればよい。
【００４６】
また、上述した実施の形態では、いわゆるバックゲート型と呼ばれるＣＮＴ−ＦＥＴの構成について説明した。つまり、ゲート絶縁膜２１ａ、２１ｂが半導体基板２０の両面に形成され、ソース電極２５及びドレイン電極２６がゲート絶縁膜２１ａ側に形成され、ゲート電極２８がゲート絶縁膜２１ｂ側に上に形成される場合について説明した。本発明は、このようなバックゲート型に限らず、サイドゲート型のＣＮＴ−ＦＥＴにも適用可能である。つまり、本発明は、ゲート電極２８が、ソース電極２５及びドレイン電極２６が形成されたゲート絶縁膜２１ａの面と同一面側に形成されている場合にも適用可能である。
【００４７】
また、上述した実施の形態では、本発明を半導体基板２０を有するＣＮＴ−ＦＥＴに適用した場合について述べたが、本発明はこれに限らず、ＣＴＮをチャネルとして用いた電界効果トランジスタに広く適用できる。例えば、ＣＮＴをチャネルとして用いたＴＦＴ（Thin Film Transistor）に用いた場合にも、上述した実施の形態と同様の効果を得ることができる。
【産業上の利用可能性】
【００４８】
本発明は、カーボンナノチューブをチャネルとして用いた電界効果トランジスタ及びその製造方法に広く適用可能である。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態に係るＣＮＴ−ＦＥＴの断面図
【図２】実施の形態によるＣＮＴ−ＦＥＴの製造工程の説明に供する断面図
【図３】プラズマＣＶＤ法による損傷を受けていない、ＣＮＴ−ＦＥＴのゲート電圧とソース−ドレイン電流との関係を示す図
【図４】本実施の形態のＣＮＴ−ＦＥＴにおける、ゲート電圧とソース−ドレイン電流との関係を示す図
【図５】他の実施の形態によるＣＮＴ−ＦＥＴの断面図
【図６】実施の形態によるＣＮＴ−ＦＥＴの製造工程の説明に供する断面図
【図７】従来のＣＮＴ−ＦＥＴの断面図
【図８】プラズマＣＶＤ法による損傷を受けたＣＮＴ−ＦＥＴの、ゲート電圧とソース−ドレイン電流との関係を示す図
【符号の説明】
【００５０】
２０  半導体基板
２１ａ、２１ｂ  ゲート絶縁膜
２２ａ、２２ｂ  触媒
２３  カーボンナノチューブ（ＣＮＴ）
２４  絶縁保護膜
２５  ソース電極
２６  ドレイン電極
２７  配線保護膜
２８  ゲート電極
２９  プラズマＣＶＤ膜
３０  導電性膜
【図１】
0005256850.tif 000002
【図２】
0005256850.tif 000003
【図３】
0005256850.tif 000004
【図４】
0005256850.tif 000005
【図５】
0005256850.tif 000006
【図６】
0005256850.tif 000007
【図７】
0005256850.tif 000008
【図８】
0005256850.tif 000009