(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜及びゲート電極を形成し、前記半導体基板にチャネル領域を形成する工程と、
前記ゲート電極の側面に第１のサイドウォールを形成する工程と、
前記第１のサイドウォールに隣接する前記半導体基板上に、ノンドープの第１の半導体層を形成する工程と、
前記第１のサイドウォール上及びノンドープの前記第１の半導体層上に第２のサイドウォールを形成する工程と、
前記第２のサイドウォールをマスクとし、ノンドープの前記第１の半導体層及び前記半導体基板をエッチングして凹部を形成する工程と、
前記凹部に、第２の半導体層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記凹部を形成する工程において、前記エッチングとして等方性エッチングを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記凹部を形成する工程において、前記エッチングとして、ドライエッチングと、ウェットエッチングとを順次行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成されたチャネル領域と、
前記ゲート電極の側面に形成されたサイドウォールと、
前記サイドウォールに接し、前記半導体基板と前記ゲート絶縁膜との界面位置よりも高い位置に形成されたノンドープの第１の半導体層と、
ノンドープの前記第１の半導体層と接し、前記半導体基板内に埋め込まれた第２の半導体層と
を含むことを特徴とする半導体装置。
【請求項５】
前記第２の半導体層は、側面が前記チャネル領域に向かって突出する形状を有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
半導体基板上にゲート絶縁膜及びゲート電極を形成し、前記半導体基板にチャネル領域を形成する工程と、
前記ゲート電極の側面に第１のサイドウォールを形成する工程と、
前記第１のサイドウォールに隣接する前記半導体基板上に、第１の半導体層を形成する工程と、
前記第１のサイドウォール上及び前記第１の半導体層上に第２のサイドウォールを形成する工程と、
前記第２のサイドウォールをマスクとし、前記第１の半導体層及び前記半導体基板をエッチングして凹部を形成する工程と、
前記凹部に、前記第１の半導体層の格子定数より大きい格子定数を有し、側面が前記チャネル領域に向かって突出する形状を有する第２の半導体層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成されたチャネル領域と、
前記ゲート電極の側面に形成されたサイドウォールと、
前記サイドウォールに接し、前記半導体基板と前記ゲート絶縁膜との界面位置よりも高い位置に形成された第１の半導体層と、
前記第１の半導体層と接し、前記半導体基板内に埋め込まれた第２の半導体層と
を含み、
前記第２の半導体層は、前記第１の半導体層の格子定数より大きい格子定数を有し、側面が前記チャネル領域に向かって突出する形状を有することを特徴とする半導体装置。
【請求項８】
半導体基板上にゲート絶縁膜及びゲート電極を形成し、前記半導体基板にチャネル領域を形成する工程と、
前記ゲート電極の側面に第１のサイドウォールを形成する工程と、
前記第１のサイドウォールに隣接する前記半導体基板上に、第１の半導体層を形成する工程と、
前記第１のサイドウォール上及び前記第１の半導体層上に第２のサイドウォールを形成する工程と、
前記第２のサイドウォールをマスクとし、前記第１の半導体層及び前記半導体基板をエッチングして凹部を形成する工程と、
前記凹部に、前記半導体基板の格子定数より大きい格子定数を有し、側面が前記チャネル領域に向かって突出する形状を有する第２の半導体層を形成する工程と
を含み、
前記突出により最も突き出した前記第２の半導体層の部分は、前記半導体基板と接することを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成されたチャネル領域と、
前記ゲート電極の側面に形成されたサイドウォールと、
前記サイドウォールに接し、前記半導体基板と前記ゲート絶縁膜との界面位置よりも高い位置に形成された第１の半導体層と、
前記第１の半導体層と接し、前記半導体基板内に埋め込まれた、前記半導体基板の格子定数より大きい格子定数を有し、側面が前記チャネル領域に向かって突出する形状を有する第２の半導体層と
を含み、
前記突出により最も突き出した前記第２の半導体層の部分は、前記半導体基板と接することを特徴とする半導体装置。
【請求項１０】
前記第２の半導体層の格子定数は、前記第１の半導体層の格子定数より大きいことを特徴とする請求項１又は８に記載の半導体装置の製造方法。
【請求項１１】
前記第２の半導体層の格子定数は、前記第１の半導体層の格子定数より大きいことを特徴とする請求項４又は９に記載の半導体装置。
【請求項１２】
前記第１の半導体層の上面は、前記半導体基板と前記ゲート絶縁膜との界面位置よりも高いことを特徴とする請求項６、８、１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記第２の半導体層は、側面が前記チャネル領域に向かって突出する形状を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、歪み印加により動作速度を向上させた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時における、いわゆる９０ｎｍノード以降のＬＳＩでは、更なる微細化が要請されており、これに伴いトランジスタの能力向上が困難となってきている。これは、ゲート長の短縮化に伴いスタンバイオフリーク電流が増大することから、オフリーク電流を一定に抑えようとすると、電流駆動能力の向上が極めて困難となることに起因する。そのため、トランジスタの能力向上を図るための新しいアプローチが探索されている。
【０００３】
その一つの試みとして、ストレインドシリコン（strained silicon）技術がある。これは、チャネル領域へストレスを印加することで、バンド構造を変化させ、キャリアの有効質量を軽減し、キャリア移動度を向上することによる電流駆動能力の向上技術である。
ｐチャネルＭＯＳトランジスタでは、チャネル領域に一軸性の圧縮応力を印加することでキャリアの移動度が向上することが知られている。チャネル領域に圧縮応力を印加する具体例として、ソース／ドレイン領域に凹部を形成し、当該凹部内にエピタキシャル法によりＳｉＧｅ層を埋め込む、いわゆるエンベディッド構造のトランジスタが提案されている（特許文献１を参照）。
【０００４】
ＳｉＧｅはシリコンよりも格子定数が大きく、ＳｉＧｅ層の結晶が基板面内方向でシリコン基板に格子整合する。そのため、シリコン基板は基板垂直方向では伸張される。その結果として、基板面内方向、即ちチャネル方向でチャネル領域に圧縮歪が導入され、圧縮応力が印加される。チャネル領域にこのような一軸性の圧縮応力が印加される結果、チャネル領域を構成するＳｉ結晶の対称性が局所的に変調される。更に、かかる対称性の変化に伴って、重いホールの価電子帯と軽いホールの価電子帯の縮退が解けるため、チャネル領域におけるホール移動度が増大し、トランジスタの動作速度が向上する。このようなチャネル領域に局所的に誘起された応力によるホール移動度の増大及びこれに伴うトランジスタ動作速度の向上は、特にゲート長が１００ｎｍ以下の超微細化された半導体装置に顕著に現れる。
【０００５】
【特許文献１】特開２００６−１８６２４０号公報
【特許文献２】国際公開第２００４／０９７９４３号パンフレット
【特許文献３】特開２００６−３３２３３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＳｉＧｅ層をソース／ドレイン領域に埋め込むエンベディッド構造のトランジスタにおいて、チャネルへ圧縮歪を導入することによりホール移動度が増大し、トランジスタの電流駆動能力が改善される。しかしながら、４５ｎｍノード以降では、この電流駆動能力の改善率を更に高める必要がある。
【０００７】
そのため従来では、ＳｉＧｅ層のＧｅ濃度を高める、ＳｉＧｅ層間の間隔を狭める等の方法が考えられているが、何れも短所がある。前者の手法では、チャネル領域における歪みを高める反面、ＳｉＧｅ層中に転位を発生させて電流リークパスが形成され易いという問題がある。後者の手法では、チャネル領域における歪みを高める反面、トランジスタのロールオフ特性が損なわれるという問題がある。
【０００８】
本発明は、上記の課題に鑑みてなされたものであり、電流リークパスの発生やロールオフ特性の劣化等の問題を発生させることなく、チャネル領域に導入される歪み量を大幅に高め、動作速度を向上させることを可能とする信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜及びゲート電極を形成し、前記半導体基板にチャネル領域を形成する工程と、前記ゲート電極の側面に第１のサイドウォールを形成する工程と、前記第１のサイドウォールに隣接する前記半導体基板上に、ノンドープの第１の半導体層を形成する工程と、前記第１のサイドウォール上及びノンドープの前記第１の半導体層上に第２のサイドウォールを形成する工程と、前記第２のサイドウォールをマスクとし、ノンドープの前記第１の半導体層及び前記半導体基板をエッチングして凹部を形成する工程と、前記凹部に、第２の半導体層を形成する工程とを含む。
本発明の半導体装置の製造方法の他の態様は、半導体基板上にゲート絶縁膜及びゲート電極を形成し、前記半導体基板にチャネル領域を形成する工程と、前記ゲート電極の側面に第１のサイドウォールを形成する工程と、前記第１のサイドウォールに隣接する前記半導体基板上に、第１の半導体層を形成する工程と、前記第１のサイドウォール上及び前記第１の半導体層上に第２のサイドウォールを形成する工程と、前記第２のサイドウォールをマスクとし、前記第１の半導体層及び前記半導体基板をエッチングして凹部を形成する工程と、前記凹部に、前記第１の半導体層の格子定数より大きい格子定数を有し、側面が前記チャネル領域に向かって突出する形状を有する第２の半導体層を形成する工程とを含む。
本発明の半導体装置の製造方法の他の態様は、半導体基板上にゲート絶縁膜及びゲート電極を形成し、前記半導体基板にチャネル領域を形成する工程と、前記ゲート電極の側面に第１のサイドウォールを形成する工程と、前記第１のサイドウォールに隣接する前記半導体基板上に、第１の半導体層を形成する工程と、前記第１のサイドウォール上及び前記第１の半導体層上に第２のサイドウォールを形成する工程と、前記第２のサイドウォールをマスクとし、前記第１の半導体層及び前記半導体基板をエッチングして凹部を形成する工程と、前記凹部に、前記半導体基板の格子定数より大きい格子定数を有し、側面が前記チャネル領域に向かって突出する形状を有する第２の半導体層を形成する工程とを含み、前記突出により最も突き出した前記第２の半導体層の部分は、前記半導体基板と接する。
【００１０】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板に形成されたチャネル領域と、前記ゲート電極の側面に形成されたサイドウォールと、前記サイドウォールに接し、前記半導体基板と前記ゲート絶縁膜との界面位置よりも高い位置に形成されたノンドープの第１の半導体層と、ノンドープの前記第１の半導体層と接し、前記半導体基板内に埋め込まれた第２の半導体層とを含む。
本発明の半導体装置の他の態様は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板に形成されたチャネル領域と、前記ゲート電極の側面に形成されたサイドウォールと、前記サイドウォールに接し、前記半導体基板と前記ゲート絶縁膜との界面位置よりも高い位置に形成された第１の半導体層と、前記第１の半導体層と接し、前記半導体基板内に埋め込まれた第２の半導体層とを含み、前記第２の半導体層は、前記第１の半導体層の格子定数より大きい格子定数を有し、側面が前記チャネル領域に向かって突出する形状を有する。
本発明の半導体装置の他の態様は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板に形成されたチャネル領域と、前記ゲート電極の側面に形成されたサイドウォールと、前記サイドウォールに接し、前記半導体基板と前記ゲート絶縁膜との界面位置よりも高い位置に形成された第１の半導体層と、前記第１の半導体層と接し、前記半導体基板内に埋め込まれた、前記半導体基板の格子定数より大きい格子定数を有し、側面が前記チャネル領域に向かって突出する形状を有する第２の半導体層とを含み、前記突出により最も突き出した前記第２の半導体層の部分は、前記半導体基板と接する。
【発明の効果】
【００１１】
本発明によれば、電流リークパスの発生やロールオフ特性の劣化等の問題を発生させることなく、チャネル領域に導入される歪み量を大幅に高め、動作速度を向上させることが可能となり、信頼性の高い半導体装置が実現する。
【発明を実施するための最良の形態】
【００１２】
以下、本発明による好適な諸実施形態について、図面を参照しながら詳細に説明する。これらの実施形態では、半導体装置としてＭＯＳトランジスタを例示するが、本発明はＭＯＳトランジスタに限定されるものではなく、各種のＭＩＳトランジスタや半導体メモリ等、ゲート電極を有する半導体装置に適用可能である。
【００１３】
―第１の実施形態―
本実施形態では、ＭＯＳトランジスタとしてｐチャネルＭＯＳトランジスタを例示する。
【００１４】
（ｐチャネルＭＯＳトランジスタの構成）
図１は、第１の実施形態によるｐチャネルＭＯＳトランジスタの構成を示す概略断面図である。
このｐチャネルＭＯＳトランジスタでは、例えば(００１)面方位のシリコン基板１の素子分離領域に形成されたＳＴＩ素子分離構造２により、活性領域１Ａが画定されている。活性領域１Ａには、ｎ型不純物が導入されてウェル１０が形成されている。
【００１５】
シリコン基板１の活性領域１Ａには、例えば熱酸化膜又はＳｉＯＮ膜よりなる高品質のゲート絶縁膜３が膜厚１．２ｎｍ程度に形成されている。ゲート絶縁膜３上にはp型不純物がドープされた例えば高さ１００ｎｍ程度、長さ３０ｎｍ程度の多結晶シリコン膜からなるゲート電極４が形成されている。
【００１６】
ゲート電極４の両側面にはサイドウォール５が形成されている。サイドウォール５内には、シリコン基板１とゲート絶縁膜３との界面位置よりも高い位置、ここではシリコン基板１の表面上に例えばエピタキシャル成長によりせり上げ形成された第１の半導体層であるＳｉエピ層６が、例えば膜厚（高さ）１０ｎｍ程度に形成されている。Ｓｉエピ層６は、不純物が導入されないノンドープ層であることが望ましい。不純物が導入されている場合、ゲート電極４とサイドウォール５との間にフリンジ容量が形成されてしまい、高周波応答特性を損なう原因となる。ここで、第１の半導体層として、Ｓｉエピ層６の代わりに、例えばＳｉに炭素（Ｃ）を含むＳｉＣエピ層、Ｓｉにゲルマニウム（Ｇｅ）含むＳｉＧｅエピ層、又はＳｉにＣ及びＧｅを含むＳｉＧｅＣエピ層として形成しても好適である。
【００１７】
サイドウォール５は、ゲート電極４の側面を直接覆う第１のサイドウォール１１と、第１のサイドウォール１１の表面をその下部を除いて覆う第２のサイドウォール１２とから構成されており、第２のサイドウォール１２下にＳｉエピ層６が形成されている。
【００１８】
第１のサイドウォール１１は、ゲート電極４の側面からシリコン基板１の表面の一部にかけて覆うように形成された薄いシリコン酸化膜１１ａと、シリコン酸化膜１１ａの表面を覆うように形成された（即ち、シリコン基板１の上方にシリコン酸化膜１１ａを介して形成された）シリコン窒化膜１１ｂとから構成されている。
第２のサイドウォール１２は、シリコン窒化膜１１ｂの表面からＳｉエピ層６上にかけて直接覆うように形成された薄いシリコン酸化膜１２ａと、シリコン酸化膜１２ａの表面を覆うように形成された（即ち、Ｓｉエピ層６の上方にシリコン酸化膜１２ａを介して形成された）シリコン窒化膜１２ｂとから構成されている。
【００１９】
ここで、シリコン酸化膜１１ａ、シリコン窒化膜１１ｂ、シリコン酸化膜１２ａ、シリコン窒化膜１２ｂの膜厚は、この順で例えば３ｎｍ程度、７ｎｍ程度、５ｎｍ程度、３５ｎｍ程度とされている。
【００２０】
シリコン基板１の表層には、それぞれｐ型不純物が導入されて、ゲート電極４に位置整合して形成された浅い接合であるエクステンション領域７と、エクステンション領域７と一部重畳し、第２のサイドウォール１２に位置整合して形成されたエクステンション領域７よりも深い接合であるソース／ドレイン領域８とが形成されている。
【００２１】
シリコン基板１のソース／ドレイン領域８の上部には凹部１ａが形成される。そして、Ｓｉエピ層６と接触して当該Ｓｉエピ層６を介してゲート電極４と近接し、シリコン基板１の表面から上部が突出するように凹部１ａ内に第２の半導体層が形成されている。この第２の半導体層は、例えばエピタキシャル成長により形成されたＳｉＧｅ層であり、以下、ＳｉＧｅエピ層９とする。ゲート電極４の上部及びＳｉＧｅエピ層９の上部には、シリサイド層１３が形成されている。ここで、第２の半導体層として、ＳｉＧｅエピ層９の代わりに、例えばＳｉにＣを含むＳｉＣエピ層、又はＳｉにＣ及びＧｅを含むＳｉＧｅＣエピ層として形成しても好適である。
【００２２】
ここで、凹部１ａはその内壁の側面がゲート電極４に向かって突出する形状とされている。ＳｉＧｅエピ層９は、凹部１ａ内に埋め込み形成されることから、この凹部１ａの形状に倣って、その側面がゲート電極４に向かって突出する形状とされ、突出の頂点９ａがチャネル領域１ｂの浅い部分に位置する。ＳｉＧｅエピ層９は、Ｇｅ比率が例えば２０％程度で濃度が１×１０20／ｃｍ3程度のホウ素（Ｂ）を含有しており、シリコン基板１の表面から例えば高さ２０ｎｍ程度隆起するように形成されている。
【００２３】
本実施形態では、ゲート絶縁膜３の直下におけるチャネル領域１ｂの表面より高くせり上げられたエピＳｉ層６を介して、ＳｉＧｅエピ層９がチャネル領域１ｂへ圧縮歪を導入し、これによりチャネル領域１ｂは圧縮応力が印加された状態とされる。この場合、以下のように高効率の圧縮応力の印加が可能となる。
【００２４】
本実施形態では、凹部１ａを形成する前にエピＳｉ層６を所定膜厚に調節して形成することにより、凹部１ａの内壁側面の突出頂点がチャネル領域１ｂの浅い部分に位置するように、当該凹部１ａを後述の手法で形成することができる。これに伴って、凹部１ａに形成されるＳｉＧｅエピ層９も同様に、突出の頂点９ａがチャネル領域１ｂの浅い所定部分に位置するように形成される。図２（ａ）に示すように、この頂点９ａにおいて、ＳｉＧｅエピ層９からチャネル領域１ｂに印加する圧縮応力が集中し（図２中、破線で囲む領域で示す。）、最も圧縮応力が必要な部位に効率良く大きな圧縮応力が付与されることになる。これに対して、従来のエピＳｉ層６を有しない構成（便宜上、図２（ａ）と共通する構成部材に同符号を付す。）では、図２（ｂ）に示すように、頂点９ａの形成位置を調節できないため、チャネル領域１ｂの最も圧縮応力が必要な部位に頂点９ａが位置せず、十分なチャネル領域１ｂに十分な圧縮応力を印加することができない。
【００２５】
エピＳｉ層６は、ＳｉＧｅエピ層９との接触部位（図１中、破線で囲む領域）において、Ｓｉがこれよりも格子定数の大きいＳｉＧｅと格子整合している。この構成により、シリコン基板１の基板垂直方向への伸張が助長され、ＳｉＧｅエピ層９からのチャネル領域１ｂへの圧縮歪が更に増大することになる。
以上から、本実施形態では、ＳｉＧｅエピ層９のＧｅ濃度を高めたり、ＳｉＧｅエピ層９間の間隔を狭めたりする方策を採ることなしに、チャネル領域１ｂに印加される圧縮応力を高め、電流リークパスの発生やロールオフ特性の劣化等の問題を発生させることなく、トランジスタの動作速度を向上させることが可能となる。
【００２６】
具体的に、本実施形態によるｐチャネルＭＯＳトランジスタについて、従来のエピＳｉ層を有しないｐチャネルＭＯＳトランジスタ（例えば特許文献１）との比較に基づき、チャネル領域に印加される圧縮応力について、ストレスシミュレーション実験により調べた。その結果を図３に示す。図３では、横軸がチャネル領域の中央部位を基準（０μｍ）とした離間距離、縦軸が応力（圧縮応力は負値となる。）である。ここで、従来例としては、ＳｉＧｅエピ層の側面形状の若干異なる３種を、本実施形態としては、サイドウォールをシリコン窒化膜で形成したものとシリコン酸化膜で形成したものとの２種（従って、上記したトランジスタ構成とは若干異なるが、本質的に異なるものではない。）を、それぞれ例示する。
このように、本実施形態のｐチャネルＭＯＳトランジスタでは、従来のものに比して、そのチャネル領域に印加される圧縮応力が２倍以上に高められることが判る。
【００２７】
なお、特許文献２にはエクステンション領域がゲート電極の両側でせり上がった構成が、特許文献３にはゲート電極の両側直下のエクステンション領域にＳｉＧｅを形成した構成が開示されている。しかしながら特許文献２，３の構成は、ソース／ドレイン領域にＳｉＧｅを形成した構成を採っておらず、本発明とは別発明である。
【００２８】
（ｐチャネルＭＯＳトランジスタの製造方法）
以下、上記したｐチャネルＭＯＳトランジスタの具体的な製造方法について説明する。
図４及び図５は、第１の実施形態によるｐチャネルＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【００２９】
先ず、図４（ａ）に示すように、シリコン基板１に、ＳＴＩ素子分離構造２、ウェル１０、ゲート絶縁膜３、及びゲート電極４を順次形成する。
詳細には、先ず、例えば(００１)面方位のシリコン基板１を用意し、例えばＳＴＩ（Shallow Trench Isolation）法により、シリコン基板１の素子分離領域に素子溝１ｃを形成し、この素子溝１ｃを埋め込むようにＣＶＤ法等により絶縁膜、例えばシリコン酸化膜を堆積し、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）によりシリコン酸化膜を研磨して平坦化する。これにより、素子溝１ｃをシリコン酸化膜で充填してなるＳＴＩ素子分離構造２が形成される。ＳＴＩ素子分離構造２により、シリコン基板１で活性領域１Ａが画定される。
【００３０】
次に、活性領域１Ａにｎ型不純物、ここではリン（Ｐ+）を加速エネルギー３６０ｋｅＶ、ドーズ量３×１０13／ｃｍ2の条件でイオン注入し、活性化アニールを行う。これにより、活性領域１Ａにウェル１０が形成される。
【００３１】
次に、熱酸化法又はＣＶＤ法により、シリコン酸化膜又はシリコン酸窒化膜を例えば膜厚１．２ｎｍ程度に堆積し、ゲート絶縁膜３を形成する。
次に、全面にＣＶＤ法等により多結晶シリコン膜（不図示）を例えば膜厚１００ｎｍ程度に堆積する。この多結晶シリコン膜及びゲート絶縁膜３をリソグラフィー及び異方性ドライエッチングにより電極形状に加工し、活性領域１Ａ上でゲート絶縁膜３を介したゲート電極４を形成する。
【００３２】
続いて、図４（ｂ）に示すように、一対のエクステンション領域７及び第１のサイドウォール１１を順次形成する。
詳細には、先ず、ゲート電極４をマスクとして、活性領域１Ａにｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー０．３ｋｅＶ、ドーズ量１×１０14／ｃｍ2の条件でイオン注入し、ゲート電極４の両側における活性領域１Ａの表層に一対のエクステンション領域７を形成する。なお、エクステンション領域７は、後述するアニール処理で不純物が活性化されて形成されるものであるが、ここでは図示の便宜上、形成されたものとしてエクステンション領域７を明示する。
【００３３】
次に、例えばビスターシャルブチルアミノシラン及び酸素の混合ガスを用い、処理温度を４００℃〜６００℃としてＣＶＤ法によりシリコン酸化膜１１ａを例えば膜厚３ｎｍ程度に形成した後、Ｓｉ2Ｈ6，ＳｉＨ4等のＳｉソースガス及びＮＨ3ガスの混合ガス、或いはビスターシャルブチルアミノシラン及びＮＨ3ガスの混合ガスを用い、処理温度を４００℃〜６００℃としてＣＶＤ法によりシリコン窒化膜１１ｂを例えば膜厚７ｎｍ程度に形成する。そして、シリコン窒化膜１１ｂ及びシリコン酸化膜１１ａの全面を異方性ドライエッチング（エッチバック）し、シリコン酸化膜１１ａ及びシリコン窒化膜１１ｂをゲート電極４の両側面のみに残す。これにより、シリコン酸化膜１１ａ及びシリコン窒化膜１１ｂが積層されて第１のサイドウォール１１が形成される。ここで、シリコン酸化膜１１ａは当該エッチバックの際のシリコン窒化膜１１ｂのエッチングストッパーとして機能するものである。シリコン窒化膜のみではシリコン基板１との間で十分なエッチング選択比を保持することができず、シリコン酸化膜１１ａを付加形成することによりシリコン窒化膜１１ｂの所期の正確なエッチングが可能となる。
【００３４】
続いて、図４（ｃ）に示すように、エクステンション領域７の表面にＳｉエピ層６を形成する。
詳細には、Ｓｉの選択エピタキシャル成長を行い、エクステンション領域７の表面に所定膜厚、ここでは１０ｎｍ程度のＳｉエピ層６をせり上げ形成する。これはＳｉＨ4，ＨＣｌ，Ｈ2の混合ガスを、処理温度を５５０℃〜７００℃としたＬＰＣＶＤ法により供給することにより、Ｓｉ面が露出している部分にのみＳｉエピ層６を選択的に形成することができる。このとき、ゲート電極４の上面にもＳｉ面が露出しているため、同様にポリＳｉ層６が形成される。必要に応じて、Ｈ2とＨＣｌ又はＣｌ2との混合ガスにより、ゲート電極4上に成長したポリＳｉ層６のみを選択的にエッチングする。例えば７００℃において分圧２０TorrのＨ2と分圧０．５TorrのＨＣｌとの混合ガスに曝露することでＳｉエピ層６は除去せずにゲート電極４上のポリＳｉ層６のみをエッチングすることができる。
【００３５】
続いて、図４（ｄ）に示すように、第２のサイドウォール１２及びソース／ドレイン領域８を順次形成する。
詳細には、先ず、例えばビスターシャルブチルアミノシラン及び酸素の混合ガスを用い、処理温度を４００℃〜６００℃としてＣＶＤ法によりシリコン酸化膜１２ａを例えば膜厚５ｎｍ程度に形成した後、Ｓｉ2Ｈ6，ＳｉＨ4等のＳｉソースガス及びＮＨ3ガスの混合ガス、或いはビスターシャルブチルアミノシラン及びＮＨ3ガスの混合ガスを用い、処理温度を４００℃〜６００℃としてＣＶＤ法によりシリコン窒化膜１２ｂを例えば膜厚３５ｎｍ程度に形成する。そして、シリコン窒化膜１１ｂ及びシリコン酸化膜１１ａの全面を異方性ドライエッチング（エッチバック）し、シリコン酸化膜１２ａ及びシリコン窒化膜１２ｂを第１のサイドウォール１１の両側面上及びＳｉエピ層６の一部上のみに残す。これにより、シリコン酸化膜１２ａ及びシリコン窒化膜１２ｂが積層されて第２のサイドウォール１２が形成される。ここで、シリコン酸化膜１２ａは当該エッチバックの際のシリコン窒化膜１２ｂのエッチングストッパーとして機能するものである。シリコン窒化膜のみではシリコン基板１との間で十分なエッチング選択比を保持することができず、シリコン酸化膜１２ａを付加形成することによりシリコン窒化膜１２ｂの所期の正確なエッチングが可能となる。第１及び第２のサイドウォール１１，１２からなる構造物をサイドウォール５とする。
【００３６】
次に、ゲート電極４及びサイドウォール５をマスクとして、活性領域１Ａにｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー１０ｋｅＶ、ドーズ量３×１０13／ｃｍ2の条件でイオン注入し、第２のサイドウォール１２の両側における活性領域１Ａの表層に、エクステンション領域７と一部重畳されてなるソース／ドレイン領域８を形成する。ここで、当該イオン注入は、ウェル１０とソース／ドレイン領域８とをＰＮ分離するための接合を形成するものであり、後に形成するシリサイド層とのコンタクト抵抗を低減するためのドーピングを後に形成するＳｉＧｅエピ層中に高濃度に導入するため、この程度の量で十分である。
【００３７】
なお、ソース／ドレイン領域８は、エクステンション領域７と共に、後述するアニール処理で不純物が活性化されて形成されるものであるが、ここでは図示の便宜上、形成されたものとしてエクステンション領域７及びソース／ドレイン領域８を明示する。
【００３８】
続いて、図５（ａ）に示すように、Ｓｉエピ層６及びシリコン基板１に凹部１ａを形成する。
詳細には、Ｓｉエピ層６を貫通しその下のソース／ドレイン領域８の上部を抉るように、異方性ドライエッチングにより例えば３０ｎｍの深さの凹部１ａを形成する。このとき、ゲート電極４上のポリＳｉ層６及びサイドウォール５の上部は、当該異方性ドライエッチングにより除去され、Ｓｉエピ層６は第２のサイドウォール１２下のみに残存する。
【００３９】
続いて、図５（ｂ）に示すように、凹部１ａをウェットエッチングする。
詳細には、凹部１ａをＴＭＡＨ(テトラメチルアンモニウム)を用いてウェットエッチングする。具体例として、ＴＭＡＨ／Ｈ2Ｏを希釈濃度５％〜４０％程度、温度３０℃〜５０℃程度として、１０秒間〜３分間程度のウェットエッチングを行う。これにより、凹部１ａは図５（ａ）の状態から更に１０ｎｍ〜２０ｎｍ程度、ここでは１５ｎｍ程度深くエッチングされるとともに、その内壁側面がゲート電極４に向かって突出する形状とされ、当該内壁側面に(１１１)平坦面が形成される。本実施形態では、凹部１ａを形成する前にエピＳｉ層６が所定膜厚に調節して形成されており、このエピＳｉ層６の存在により、凹部１ａの内壁側面の突出頂点がチャネル領域１ｂの浅い部分に位置するように調節される。
【００４０】
異方性ドライエッチングに引き続きＴＭＡＨを用いたウェットエッチングを行うことにより、凹部の内壁側面をゲート電極に向かって突出する形状に形成できる旨が、特許文献１に開示されている。しかしながら特許文献１では、本実施形態のエピＳｉ層６を有しないため、凹部の内壁側面の突出頂点の位置を調節することはできない。このような製法では、凹部の内壁側面の突出頂点はチャネル領域の表面よりも基板垂直方向に深い部分に位置してしまうため、ＳｉＧｅエピ層を凹部に形成しても効率的にチャネル領域へ歪みを導入することはできない。
【００４１】
これに対して本実施形態では、チャネル領域１ｂの表面よりも高くせり上げられたエピＳｉ層６を有する部位に形成された凹部１ａにＴＭＡＨを用いたウェットエッチングを施すことにより、凹部１ａの内壁側面の突出頂点をチャネル領域１ｂの浅い部分、即ち最も圧縮応力が必要な部位に位置させることができ、より強力な歪みを効率的にチャネル部分１ｂへ与えられることになる。具体的には、エピＳｉ層６の膜厚（高さ）、凹部１ａの異方性ドライエッチング量、及び凹部１ａへのＴＭＡＨによるウェットエッチング量を適宜制御することにより、凹部１ａの内壁側面の突出頂点を調節する。上記のように、エピＳｉ層６の膜厚（高さ）を１０ｎｍ程度、凹部１ａの異方性ドライエッチング量を基板垂直方向へ深さ３０ｎｍ程度、ＴＭＡＨによるウェットエッチング量を基板垂直方向へ深さ１５ｎｍ程度とすることにより、凹部１ａの内壁側面の突出頂点が、チャネル領域１ｂで最も圧縮応力が必要な部位に位置する。
【００４２】
続いて、図５（ｃ）に示すように、凹部１ａにＳｉＧｅエピ層９を形成する。
詳細には、処理温度を５００℃〜５５０℃としたＣＶＤ法で、Ｈ2，ＳｉＨ4，ＧｅＨ4，ＨＣｌ，Ｂ2Ｈ6の混合ガスを供給することにより、Ｓｉの露出部分、即ち凹部１ａの内壁にＳｉＧｅが選択的にエピタキシャル成長する。これにより、シリコン基板１の表面から上部が突出し、凹部１ａの形状に倣って側面がゲート電極４へ向かって突出するように凹部１ａ内にＳｉＧｅエピ層９が形成される。ＳｉＧｅエピ層９の突出の頂点９ａは、チャネル領域１ｂの浅い所定部分に位置する。ＳｉＧｅエピ層９は、Ｇｅ比率が例えば２０％程度で濃度が１×１０20／ｃｍ3程度のホウ素（Ｂ）を含有しており、シリコン基板１の表面から例えば高さ２０ｎｍ程度隆起するように、ここでは７０ｎｍ程度の厚みに形成される。
【００４３】
ここで、必要に応じて後述するシリサイド膜を安定に形成するための犠牲層として、ホウ素（Ｂ）を含有するシリコン層（不図示）を例えば膜厚１０ｎｍに選択成長しても良い。この場合、Ｈ2，ＳｉＨ4，ＨＣｌ，Ｂ2Ｈ6の混合ガスでＳｉＧｅエピ層９と同様に選択成長することが可能である。
その後、活性化アニールを行い、導入された各不純物（エクステンション領域７、ソース／ドレイン領域８、ＳｉＧｅエピ層９の各不純物を含む。）を電気的に活性化する。
【００４４】
続いて、図５（ｄ）に示すように、サリサイドプロセスにより、ゲート電極４の上部、ＳｉＧｅエピ層９の上部にそれぞれシリサイド層１３を形成する。
詳細には、全面に金属、ここではＮｉ（不図示）をスパッタ法等により例えば膜厚１０ｎｍ〜２０ｎｍ程度に堆積し、例えば３００℃で急速アニール（Rapid Thermal Annealing：ＲＴＡ）処理し、Ｎｉとゲート電極４の上部及びＳｉＧｅエピ層９の上部とを反応させる。これにより、Ｎｉとゲート電極４の上部及びＳｉＧｅエピ層９の上部にＮｉＳｉが形成される。その後、未反応のＮｉを例えば硫酸過酸化水素を用いた洗浄によって除去する。以上により、Ｎｉとゲート電極４の上部及びＳｉＧｅエピ層９の上部にＮｉＳｉからなるシリサイド層１３をそれぞれ形成する。金属としては、Ｎｉの代わりに例えばＮｉにＰｔを含む合金を使用してもよい。
ここで更に、シリサイド層１３に４００℃〜５００℃の熱処理を施すことにより、更なる低抵抗のシリサイド層を形成しても好適である。
【００４５】
しかる後、層間絶縁膜やコンタクト孔の形成、配線の形成等の後工程を経て、ｐチャネルＭＯＳトランジスタを完成させる。
【００４６】
以上説明したように、本実施形態によれば、電流リークパスの発生やロールオフ特性の劣化等の問題を発生させることなく、チャネル領域１ｂに導入される歪み量を大幅に高め、動作速度を向上させることが可能となり、信頼性の高いｐチャネルＭＯＳトランジスタが実現する。
【００４７】
（変形例）
ここで、第１の実施形態の変形例について説明する。
本例では、凹部１ａの形成方法、及びその内壁側面の形状が第１の実施形態と異なる。なお、本例は、後述する第２〜第４の実施形態にも適用可能である。
図６は、第１の実施形態の変形例によるｐチャネルＭＯＳトランジスタの製造方法における主要工程を示す概略断面図である。
【００４８】
本例では、第１の実施形態と同様に、図４（ａ）〜図４（ｄ）の各工程を経た後、図６（ａ）に示すように、Ｓｉエピ層６及びシリコン基板１に凹部１ａを形成する。
詳細には、Ｓｉエピ層６を貫通しその下のソース／ドレイン領域８の上部を抉るように、例えば化学ドライエッチング（ＣＤＥ：等方性ドライエッチングの一種）により例えば４５ｎｍの深さの凹部１ａを形成する。ここでは、例えばＣＦ4とＯ2との混合ガスを用いたプラズマによりＣＤＥを行う。
【００４９】
このとき、凹部１ａを形成する前にエピＳｉ層６が所定膜厚に調節して形成されており、このエピＳｉ層６の存在により、凹部１ａの内壁側面の突出頂点がチャネル領域１ｂの浅い部分に位置するように調節される。本例では、凹部１ａの内壁側面は第１の実施形態に比して緩やかな曲面となる。
【００５０】
本例では、凹部１ａの内壁側面の突出頂点をチャネル領域１ｂの浅い部分、即ち最も圧縮応力が必要な部位に位置させることができ、より強力な歪みを効率的にチャネル部分１ｂへ与えられることになる。具体的には、エピＳｉ層６の膜厚（高さ）、及び凹部１ａのＣＤＥによるエッチング量を適宜制御することにより、凹部１ａの内壁側面の突出頂点を調節する。上記のように、エピＳｉ層６の膜厚（高さ）を１０ｎｍ程度、凹部１ａのＣＤＥによるエッチング量を基板垂直方向へ深さ４５ｎｍ程度とすることにより、凹部１ａの内壁側面の突出頂点が、チャネル領域１ｂで最も圧縮応力が必要な部位に位置する。
【００５１】
しかる後、第１の実施形態と同様に、図５（ｃ）及び図５（ｄ）に示す各工程、及び諸々の後工程を経て、図６（ｂ）に示すｐチャネルＭＯＳトランジスタを完成させる。
【００５２】
以上説明したように、本例によれば、電流リークパスの発生やロールオフ特性の劣化等の問題を発生させることなく、チャネル領域１ｂに導入される歪み量を大幅に高め、動作速度を向上させることが可能となり、信頼性の高いｐチャネルＭＯＳトランジスタが実現する。
【００５３】
本例では、凹部１ａの内壁側面は、第１の実施形態における凹部１ａの内壁側面ほどには急峻ではないが、十分に強力な歪みをチャネル部分１ｂへ与えることができる。また、ＣＤＥによる１回のエッチング工程で凹部１ａを形成することができるため、工程数の削減化が実現する。
【００５４】
―第２の実施形態―
本実施形態では、第１の実施形態と同様にＭＯＳトランジスタとしてｐチャネルＭＯＳトランジスタを例示するが、最終的なトランジスタ構造におけるサイドウォール５の構成が異なる点で相違する。なお、第１の実施形態と同様の構成部材等については、同符号を記して詳しい説明を省略する。
【００５５】
（ｐチャネルＭＯＳトランジスタの構成）
図７は、第２の実施形態によるｐチャネルＭＯＳトランジスタの構成を示す概略断面図である。
本実施形態によるｐチャネルＭＯＳトランジスタは、第１の実施形態のそれと略同様の構成を有するが、サイドウォール５の代わりに、単層、ここではシリコン酸化膜のみからなるサイドウォール２１が形成されている。
【００５６】
本実施形態では、シリコン窒化膜よりもヤング率の低いシリコン酸化膜からなるサイドウォール２１を設けることにより、ＳｉＧｅエピ層９から受ける圧縮応力を相殺することなく、より効率的にチャネル領域１ｂへ印加することが可能である。図３に示したストレスシミュレーションの実験結果では、サイドウォールの材料として、シリコン窒化膜よりもシリコン酸化膜を用いた場合の方が、より歪みが強くなることが予測されている。
【００５７】
（ｐチャネルＭＯＳトランジスタの製造方法）
以下、上記したｐチャネルＭＯＳトランジスタの具体的な製造方法について説明する。
図８は、第２の実施形態によるｐチャネルＭＯＳトランジスタの製造方法における主要工程を示す概略断面図である。
【００５８】
本実施形態では、先ず第１の実施形態と同様に、図４（ａ）〜図５（ｃ）の各工程を経る。その後、図８（ａ）に示すように、サイドウォール５を除去する。
詳細には、先ず、例えばリン酸を用いたウェットエッチングにより、第２のサイドウォール１２のシリコン窒化膜１２ｂを除去する。
次に、例えばＨＦ水溶液を用いたウェットエッチングにより、第２のサイドウォール１２のシリコン酸化膜１２ａを除去する。
次に、例えばリン酸を用いたウェットエッチングにより、第１のサイドウォール１１のシリコン窒化膜１１ｂを除去する。
次に、例えばＨＦ水溶液を用いたウェットエッチングにより、第１のサイドウォール１１のシリコン酸化膜１１ａを除去する。
【００５９】
続いて、図８（ｂ）に示すように、サイドウォール２１を形成する。
詳細には、例えばビスターシャルブチルアミノシラン及び酸素の混合ガスを用い、処理温度を５００℃〜５５０℃としてＣＶＤ法により全面にシリコン酸化膜（不図示）を例えば膜厚４０ｎｍ〜８０ｎｍ程度に堆積する。そして、このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）し、Ｓｉエピ層６を内包してＳｉＧｅエピ層９の一部を覆うようにゲート電極４の両側面のみにシリコン酸化膜を残す。これにより、サイドウォール２１が形成される。
【００６０】
しかる後、第１の実施形態と同様に、図５（ｄ）に示す工程、及び諸々の後工程を経て、ｐチャネルＭＯＳトランジスタを完成させる。
【００６１】
以上説明したように、本実施形態によれば、電流リークパスの発生やロールオフ特性の劣化等の問題を発生させることなく、チャネル領域１ｂに導入される歪み量を更に大幅に高め、動作速度をより向上させることが可能となり、信頼性の高いｐチャネルＭＯＳトランジスタが実現する。
【００６２】
―第３の実施形態―
本実施形態では、ＭＯＳトランジスタとしてｎチャネルＭＯＳトランジスタを例示する。なお、第１の実施形態と同様の構成部材等については、同符号を記して詳しい説明を省略する。
【００６３】
（ｎチャネルＭＯＳトランジスタの構成）
図９は、第３の実施形態によるｎチャネルＭＯＳトランジスタの構成を示す概略断面図である。
本実施形態によるｐチャネルＭＯＳトランジスタは、第１の実施形態のそれと略同様の構成を有するが、第１の実施形態のＳｉＧｅエピ層９の代わりに、ＳｉＣエピ層３１が形成されている。
【００６４】
ここで、凹部１ａはその内壁の側面がゲート電極４に向かって突出する形状とされている。ＳｉＣエピ層３１は、凹部１ａ内に埋め込み形成されることから、この凹部１ａの形状に倣って、その側面がゲート電極４に向かって突出する形状とされ、突出の頂点３１ａがチャネル領域１ｂの浅い部分に位置する。ＳｉＣエピ層３１は、Ｃ比率が例えば１％程度で濃度が１×１０20／ｃｍ3程度のリン（Ｐ）を含有しており、シリコン基板１の表面から例えば高さ２０ｎｍ程度隆起するように形成されている。
【００６５】
本実施形態では、ゲート絶縁膜３の直下におけるチャネル領域１ｂの表面より高くせり上げられたエピＳｉ層６を介して、ＳｉＣエピ層３１がチャネル領域１ｂへ引張歪を導入し、これによりチャネル領域１ｂは引張応力が印加された状態とされる。この場合、以下のように高効率の引張応力の印加が可能となる。
【００６６】
本実施形態では、凹部１ａを形成する前にエピＳｉ層６を所定膜厚に調節して形成することにより、凹部１ａの内壁側面の突出頂点がチャネル領域１ｂの浅い部分に位置するように、当該凹部１ａを後述の手法で形成することができる。これに伴って、凹部１ａに形成されるＳｉＣエピ層３１も同様に、突出の頂点３１ａがチャネル領域１ｂの浅い所定部分に位置するように形成される。この頂点３１ａにおいて、ＳｉＣエピ層３１からチャネル領域１ｂに印加する引張応力が集中し、最も引張応力が必要な部位に効率良く大きな引張応力が付与されることになる。これに対して、従来のエピＳｉ層６を有しない構成では、頂点３１ａの形成位置を調節できないため、チャネル領域１ｂの最も引張応力が必要な部位に頂点３１ａが位置せず、十分なチャネル領域１ｂに十分な引張応力を印加することができない。
【００６７】
エピＳｉ層６は、ＳｉＣエピ層３１との接触部位において、Ｓｉがこれよりも格子定数の小さいＳｉＣと格子整合している。この構成により、シリコン基板１の基板垂直方向への収縮が助長され、ＳｉＣエピ層３１からのチャネル領域１ｂへの引張歪が更に増大することになる。
以上から、本実施形態では、ＳｉＣエピ層３１のＣ濃度を高めたり、ＳｉＣエピ層３１間の間隔を狭めたりする方策を採ることなしに、チャネル領域１ｂに印加される引張応力を高め、電流リークパスの発生やロールオフ特性の劣化等の問題を発生させることなく、トランジスタの動作速度を向上させることが可能となる。
【００６８】
（ｎチャネルＭＯＳトランジスタの製造方法）
本実施形態では、第１の実施形態における図４（ａ）〜図５（ｄ）で示した製造方法において、図５（ｃ）の工程のみ異なる。ここでは、図５（ｃ）の工程に代わる本実施形態の工程のみを説明する。
図１０は、第３の実施形態の変形例によるｎチャネルＭＯＳトランジスタの製造方法における主要工程を示す概略断面図である。
【００６９】
本実施形態では、図４（ａ）〜図５（ｂ）の各工程を経た後、図１０に示すように、凹部１ａにＳｉＣエピ層３１を形成する。
詳細には、処理温度を５００℃〜５５０℃としたＣＶＤ法で、Ｈ2（水素), ＳｉＨ4(モノシラン), ＳｉＨ3ＣＨ3(モノメチルシラン), ＰＨ3(ホスフィン）の混合ガスを供給することにより、Ｓｉの露出部分、即ち凹部１ａの内壁にＳｉＣがエピタキシャル成長する。この際、絶縁膜上にもアモルファス或いはポリ状のＳｉＣが成長する。その後、Ｈ2及びＣｌ2の混合ガスで絶縁膜上のＳｉＣを選択的にエッチングし、凹部１ａ内に成長したエピＳｉＣのみを残す。これにより、選択的に凹部にのみエピＳｉＣを形成することが可能である。一般に選択成長はＨＣｌガスを成長時に添加することで絶縁膜上の成長を抑制する方法が採られるが、ＳｉＣの場合には成長時に添加するＨＣｌがＳｉＣの結晶性を大きく劣化させてしまうため、成長時のＨＣｌ同時添加は適当ではない。これにより、シリコン基板１の表面から上部が突出し、凹部１ａの形状に倣って側面がゲート電極４へ向かって突出するように凹部１ａ内にＳｉＣエピ層３１が形成される。ＳｉＣエピ層３１の突出の頂点３１ａは、チャネル領域１ｂの浅い所定部分に位置する。ＳｉＣエピ層３１は、Ｃ比率が例えば１％程度で濃度が１×１０20／ｃｍ3程度のリン（Ｐ）を含有しており、シリコン基板１の表面から例えば高さ２０ｎｍ程度隆起するように、ここでは７０ｎｍ程度の厚みに形成される。
【００７０】
ここで、必要に応じて後述するシリサイド膜を安定に形成するための犠牲層として、リン（Ｐ）を含有するシリコン層（不図示）を例えば膜厚１０ｎｍに選択成長しても良い。この場合、処理温度を５００℃〜５５０℃としたＣＶＤ法で、Ｈ2（水素), ＳｉＨ4(モノシラン), ＰＨ3(ホスフィン)の混合ガスで全面成長した後にＨ2及びＣｌ2の混合ガスで絶縁膜上のＳｉのみをエッチングしてＳｉＣエピ層３１と同様に選択成長することが可能である。あるいはＨ2（水素), ＳｉＨ4(モノシラン), ＰＨ3(ホスフィン)にＨＣｌ(塩化水素)を加えた混合ガスにより、エピＳｉＣ上とゲート電極４上のみにＳｉを選択成長しても良い。
【００７１】
以上説明したように、本実施形態によれば、電流リークパスの発生やロールオフ特性の劣化等の問題を発生させることなく、チャネル領域１ｂに導入される歪み量を大幅に高め、動作速度を向上させることが可能となり、信頼性の高いｎチャネルＭＯＳトランジスタが実現する。
【００７２】
―第４の実施形態―
本実施形態では、第３の実施形態と同様にＭＯＳトランジスタとしてｎチャネルＭＯＳトランジスタを例示するが、最終的なトランジスタ構造におけるサイドウォール５の構成が異なる点で相違する。なお、第３の実施形態と同様の構成部材等については、同符号を記して詳しい説明を省略する。
【００７３】
（ｐチャネルＭＯＳトランジスタの構成）
図１１は、第４の実施形態によるｎチャネルＭＯＳトランジスタの構成を示す概略断面図である。
本実施形態によるｎチャネルＭＯＳトランジスタは、第３の実施形態のそれと略同様の構成を有するが、サイドウォール５の代わりに、単層、ここではシリコン酸化膜のみからなるサイドウォール４１が形成されている。
【００７４】
本実施形態では、シリコン窒化膜よりもヤング率の低いシリコン酸化膜からなるサイドウォール４１を設けることにより、ＳｉＣエピ層３１から受ける引張応力を相殺することなく、より効率的にチャネル領域１ｂへ印加することが可能である。
【００７５】
（ｎチャネルＭＯＳトランジスタの製造方法）
本実施形態では、先ず第３の実施形態と同様に、図４（ａ）〜図５（ｂ）、図１０の各工程を経る。その後、第２の実施形態の図８（ａ）及び図８（ｂ）、図５（ｄ）に示す工程、及び諸々の後工程を経て、ｎチャネルＭＯＳトランジスタを完成させる。
【００７６】
以上説明したように、本実施形態によれば、電流リークパスの発生やロールオフ特性の劣化等の問題を発生させることなく、チャネル領域１ｂに導入される歪み量を更に大幅に高め、動作速度をより向上させることが可能となり、信頼性の高いｎチャネルＭＯＳトランジスタが実現する。
【００７７】
なお、以上の第１〜第４の実施形態では、それぞれｐチャネルＭＯＳトランジスタ又はｎチャネルＭＯＳトランジスタを例示したが、シリコン基板上にｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタの双方を備えたＣＭＯＳトランジスタに、本発明を適用しても良い。この場合、ｐチャネルＭＯＳトランジスタには第１又は第２の実施形態（変形例を含む）を適用し、ｎチャネルＭＯＳトランジスタを通常のトランジスタ構造とし、ｎチャネルＭＯＳトランジスタには第３又は第４の実施形態を適用し、ｐチャネルＭＯＳトランジスタを通常のトランジスタ構造としたり、ｐチャネルＭＯＳトランジスタには第１又は第２の実施形態（変形例を含む）を適用し、ｎチャネルＭＯＳトランジスタには第３又は第４の実施形態を適用すれば良い。
【００７８】
以下、本発明の諸態様を、付記としてまとめて記載する。
【００７９】
（付記１）半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極の側面に第１のサイドウォールを形成する工程と、
前記第１のサイドウォールに隣接する前記半導体基板上に、第１の半導体層を形成する工程と、
前記第１のサイドウォール上及び前記第１の半導体層上に第２のサイドウォールを形成する工程と、
前記第２のサイドウォールをマスクとし、前記第１の半導体層及び前記半導体基板をエッチングして凹部を形成する工程と、
前記凹部に、第２の半導体層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００８０】
（付記２）前記第２の半導体層を形成した後、前記第１のサイドウォール及び前記第２のサイドウォールを除去する工程と、
次いで前記ゲート電極の側面に、第３のサイドウォールを形成する工程と
を更に含むことを特徴とする付記１に記載の半導体装置の製造方法。
【００８１】
（付記３）前記第１の半導体層は、Ｓｉ層、ＳｉＧｅ層、ＳｉＧｅＣ層及びＳｉＣ層のうちから選ばれた１つであることを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００８２】
（付記４）前記第２の半導体層は、ＳｉＧｅ層、ＳｉＧｅＣ層又はＳｉＣ層であることを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
【００８３】
（付記５）前記凹部を形成する工程において、前記エッチングとして等方性エッチングを行うことを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
【００８４】
（付記６）前記凹部を形成する工程において、前記エッチングとして、ドライエッチングと、ウェットエッチングとを順次行うことを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
【００８５】
（付記７）前記ウェットエッチングを、ＴＭＡＨ溶液を用いて行うことを特徴とする付記６に記載の半導体装置の製造方法。
【００８６】
（付記８）半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜の側面に形成されたサイドウォールと、
前記サイドウォールに接し、前記半導体基板と前記ゲート絶縁膜との界面位置よりも高い位置に形成された前記第１の半導体層と、
前記第１の半導体層と接し、前記半導体基板内に埋め込まれた第２の半導体層と
を含むことを特徴とする半導体装置。
【００８７】
（付記９）前記第２の半導体層は、その側面が前記ゲート電極に向かって突出する形状を有することを特徴とする請求項８に記載の半導体装置。
【００８８】
（付記１０）前記第１の半導体層は、Ｓｉ層、ＳｉＧｅ層、ＳｉＧｅＣ層及びＳｉＣ層のうちから選ばれた１つであることを特徴とする付記８又は９に記載の半導体装置。
【００８９】
（付記１１）前記第２の半導体層は、ＳｉＧｅ層、ＳｉＧｅＣ層及びＳｉＣ層のうちから選ばれた１つであることを特徴とする付記８〜１０のいずれか１項に記載の半導体装置。
【００９０】
（付記１２）前記サイドウォールは、前記ゲート電極の側面に接触して形成された第１のサイドウォールと、前記第１のサイドウォールに接触し、前記第１の半導体層上に形成された第２のサイドウォールとを有して形成されていることを特徴とする付記８〜１１のいずれか１項に記載の半導体装置。
【００９１】
（付記１３）前記サイドウォールは、単層として形成されていることを特徴とする付記８〜１１のいずれか１項に記載の半導体装置。
【図面の簡単な説明】
【００９２】
【図１】第１の実施形態によるｐチャネルＭＯＳトランジスタの構成を示す概略断面図である。
【図２】ＳｉＧｅエピ層の近傍を拡大して示す概略断面図である。
【図３】本実施形態によるｐチャネルＭＯＳトランジスタについて、従来のエピＳｉ層を有しないｐチャネルＭＯＳトランジスタとの比較に基づき、チャネル領域に印加される圧縮応力を示す特性図である。
【図４】第１の実施形態によるｐチャネルＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態によるｐチャネルＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６】第１の実施形態の変形例によるｐチャネルＭＯＳトランジスタの製造方法における主要工程を示す概略断面図である。
【図７】第２の実施形態によるｐチャネルＭＯＳトランジスタの構成を示す概略断面図である。
【図８】第２の実施形態によるｐチャネルＭＯＳトランジスタの製造方法における主要工程を示す概略断面図である。
【図９】第３の実施形態によるｎチャネルＭＯＳトランジスタの構成を示す概略断面図である。
【図１０】第３の実施形態の変形例によるｎチャネルＭＯＳトランジスタの製造方法における主要工程を示す概略断面図である。
【図１１】第４の実施形態によるｎチャネルＭＯＳトランジスタの構成を示す概略断面図である。
【符号の説明】
【００９３】
１  シリコン基板
１Ａ  活性領域
１ａ  凹部
１ｂ  チャネル領域
１ｃ  素子溝
２  ＳＴＩ素子分離構造
３  ゲート絶縁膜
４  ゲート電極
５，２１，４１  サイドウォール
６  Ｓｉエピ層
７  エクステンション領域
８  ソース／ドレイン領域
９  ＳｉＧｅエピ層
１０  ウェル
１１  第１のサイドウォール
１１ａ，１１ａ  シリコン酸化膜
１２  第２のサイドウォール
１２ａ，１２ａ  シリコン窒化膜
１３  シリサイド層
３１  ＳｉＣエピ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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