(57)【特許請求の範囲】
【請求項１】
絶縁性基板の上面側に複数のメモリ素子をアレイ状に配置したメモリ素子アレイにおいて、
前記メモリ素子は、電極間への所定電圧の印加により抵抗のスイッチング現象が生じる間隙を有するスイッチング素子であり、
前記間隙は、金属のみからなる第１金属層と、金属のみからなる第２金属層と、の間に形成されたナノメートルオーダーの間隙であり、
前記スイッチング素子と直列に接続され、前記所定電圧の印加に際し、他のスイッチング素子への回り込み電流の発生を防止するトンネル素子を備え、
前記第１金属層と前記第２金属層と前記トンネル素子とは、前記絶縁性基板の上面に対して垂直方向に並んで配置されていることを特徴とするメモリ素子アレイ。
【請求項２】
請求項１に記載のメモリ素子アレイにおいて、
前記スイッチング素子と前記トンネル素子は、導電性保護膜を介して接続されていることを特徴とするメモリ素子アレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子アレイに関する。
【背景技術】
【０００２】
現在、デバイスの小型化、高密度化に伴い、電気素子の一層の微細化が望まれている。その一例として、微細な間隙（ナノギャップ）を隔てた２つの電極間に電圧を印加することにより、スイッチング動作が可能なスイッチング素子が知られている。
具体的には、例えば、酸化シリコンと金という安定な材料からなり、傾斜蒸着という簡便な製造方法により製造され、スイッチング動作を安定的に繰り返し行うことができるスイッチング素子が開発されている（例えば、特許文献１参照）。
【０００３】
このようなナノギャップを有するスイッチング素子を高密度メモリに適用するためには、スイッチング素子をアレイ状に配置する必要がある。しかしながら、スイッチング素子を単独でアレイ化すると、回り込み電流が生じてしまい、データの読み出し、書き込み、消去が困難であるという問題がある。
そこで、例えば、非線形抵抗層と絶縁層との積層膜と、積層膜を外部回路と分離するためのＭＯＳトランジスタと、を組み合わせた記憶セル（例えば、特許文献２）のように、スイッチング素子を外部回路と分離するために、トランジスタやダイオードを用いる方法が考えられる。
【特許文献１】特開２００５−７９３３５号公報
【特許文献２】特開平７−１０６４４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ナノギャップを有するスイッチング素子を外部回路と分離するためにトランジスタやダイオードを用いると、不純物原子の個数が特性に大きく影響するため微細化が困難である、アレイ化の際の工程が多く複雑である、という問題がある。
【０００５】
本発明の課題は、ナノギャップを有するスイッチング素子をメモリ素子としたメモリ素子アレイにおいて、簡易な構成で、データの読み出し、書き込み、消去の容易化を達成することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、請求項１に記載の発明は、
絶縁性基板の上面側に複数のメモリ素子をアレイ状に配置したメモリ素子アレイにおいて、
前記メモリ素子は、電極間への所定電圧の印加により抵抗のスイッチング現象が生じる間隙を有するスイッチング素子であり、
前記間隙は、金属のみからなる第１金属層と、金属のみからなる第２金属層と、の間に形成されたナノメートルオーダーの間隙であり、
前記スイッチング素子と直列に接続され、前記所定電圧の印加に際し、他のスイッチング素子への回り込み電流の発生を防止するトンネル素子を備え、
前記第１金属層と前記第２金属層と前記トンネル素子とは、前記絶縁性基板の上面に対して垂直方向に並んで配置されていることを特徴とする。
【０００７】
請求項２に記載の発明は、
請求項１に記載のメモリ素子アレイにおいて、
前記スイッチング素子と前記トンネル素子は、導電性保護膜を介して接続されていることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、複数のメモリ素子をアレイ状に配置したメモリ素子アレイにおいて、メモリ素子は、電極間への所定電圧の印加により抵抗のスイッチング現象が生じる間隙を有するスイッチング素子であり、当該間隙は、金属のみからなる第１金属層と、金属のみからなる第２金属層と、の間に形成されたナノメートルオーダーの間隙であり、スイッチング素子と直列に接続され、所定電圧の印加に際し、他のスイッチング素子への回り込み電流の発生を防止するトンネル素子を備えている。
すなわち、トンネル素子を備えるだけの簡易な構成で、データの読み出し、書き込み、消去の容易化を達成することができる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明について、図面を用いて具体的な態様を説明する。ただし、発明の範囲は、図示例に限定されない。
ここで、図１は、本発明を適用した一実施形態として例示するメモリ素子アレイ１００の回路図である。また、図２は、本発明を適用した一実施形態として例示するメモリ素子アレイ１００の要部を模式的に示す断面図である。
【００１１】
本実施形態にかかるメモリ素子アレイ１００は、例えば、図１に示すように、複数のメモリ素子としての複数のスイッチング素子７０…をアレイ状（２次元アレイ状）に配置した高密度メモリである。
例えば、図１に示すように、メモリ素子アレイ１００においては、スイッチング素子７０は、トンネル素子４０と直列に接続されている。
【００１２】
具体的には、メモリ素子アレイ１００は、例えば、図２に示すように、凹部１０ａを有する絶縁性基板１０と、凹部１０ａに設けられた第１電極２０と、絶縁性基板１０の上面に設けられた絶縁体３０と、第１電極２０の上面に設けられたトンネル素子４０と、トンネル素子４０の上面に設けられた導電性保護膜５０と、導電性保護膜５０の上方に設けられた第２電極６０と、導電性保護膜５０と第２電極６０との間に設けられたナノギャップ７１を有するスイッチング素子７０と、などを備えて構成される。
【００１３】
具体的には、絶縁体３０は、例えば、絶縁性基板１０の上面に接して設けられているとともに、第１電極２０を覆うように設けられ、第１電極２０の上面の一部を露出するためのホール３１を備えている。
トンネル素子４０は、例えば、ホール３１の内部における第１電極２０の上面に備えられている。
導電性保護膜５０は、例えば、ホール３１の内部におけるトンネル素子４０の上面に備えられている。
第２電極６０は、例えば、絶縁体３０の上面に接して設けられているとともに、ホール３１の開口部を覆うことによりホール３１内を大気と遮断するように設けられ、且つ、ホール３１の開口部を覆う部分に、導電性保護膜５０に向かって突出する第２電極突出部６１を備えている。第２電極突出部６１の先端は、例えば、ホール３１の内面に設けられている。
スイッチング素子７０は、例えば、導電性保護膜５０の上面と、第２電極突出部６１の先端と、の間に設けられたナノメートルオーダーの間隙（ナノギャップ７１）を有している。スイッチング素子７０は、例えば、導電性保護膜５０の上面と、第２電極突出部６１の先端と、により構成されている。
【００１４】
絶縁性基板１０は、例えば、メモリ素子アレイ１００の電極（第１電極２０）や絶縁体３０を設けるための支持体を構成している。
絶縁性基板１０の構造及び材質は、特に限定されるものではない。具体的には、例えば、絶縁性基板１０の表面の形状は、第１電極２０を設けるための凹部１０ａを有しているのであれば、平面であってもよいし、凹凸を有していてもよい。また、絶縁性基板１０は、例えば、Ｓｉ等の半導体基板の表面に酸化膜等を設けたものであってもよいし、基板そのものが絶縁性とされたものであってもよい。また、絶縁性基板１０の材質としては、例えば、ガラス、酸化珪素（ＳｉＯ２）などの酸化物、窒化珪素（ＳｉＮ）などの窒化物等が好ましく、このうち、酸化珪素（ＳｉＯ２）が、第１電極２０との密着性と、その製造における自由度と、が大きい点で好適となっている。
【００１５】
絶縁体３０は、例えば、メモリ素子アレイ１００の２つの電極（第１電極２０及び第２電極６０）を隔てて設けるための支持体を構成している。
絶縁体３０の構造及び材質は、特に限定されるものではない。具体的には、例えば、絶縁体３０の表面の形状は、ホール３１を有しているのであれば、平面であってもよいし、凹凸を有していてもよい。また、絶縁体３０は、例えば、絶縁性基板１０の一部に酸化膜等を設けたものであってもよいし、絶縁性基板１０全面に酸化膜等を設け、その一部を取り去ったものであってもよい。また、絶縁体３０の材質としては、例えば、ガラス、酸化珪素（ＳｉＯ２）などの酸化物、窒化珪素（ＳｉＮ）などの窒化物等が好ましく、このうち、酸化珪素（ＳｉＯ２）が、第１電極２０及び第２電極６０との密着性と、その製造における自由度と、が大きい点で好適となっている。
【００１６】
第１電極２０は、例えば、第２電極６０と対になって、スイッチング素子７０にスイッチング動作を行わせるための所定電圧が印加されるようになっている。
第１電極２０の形状は、第１電極２０が、絶縁性基板１０の凹部１０ａに設けられていれば、特に限定されるものではなく、適宜任意に変更することができる。
第１電極２０の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン、及びこれらの合金から選ばれる少なくとも１つであることが好ましい。ここで、第１電極２０は、絶縁性基板１０及び絶縁体３０との接着性を強化するために、例えば、異なる金属を２層以上重ねて用いてもよい。具体的には、例えば、第１電極２０は、クロム及び金の積層（多層）構造としてもよい。
【００１７】
トンネル素子４０は、例えば、電極間（第１電極２０と第２電極６０との間）への所定電圧の印加に際し、メモリ素子アレイ１００が有する他のスイッチング素子７０…への回り込み電流の発生を防止するためのものである。
また、トンネル素子４０は、例えば、導電性保護膜５０を介してスイッチング素子７０と直列に接続されている。
トンネル素子４０の構造及び材質は、特に限定されるものではなく、トンネル効果（例えば、図４）が観測される素子であれば任意である。具体的には、トンネル素子４０は、例えば、“金属−数ｎｍ厚の絶縁体−金属”といったように金属で絶縁体を挟むことによって形成される。金属としては、例えば、金、銀、銅、アルミニウム、チタン、タングステン、ニッケル等であることが好ましいが、特に限定されるものではない。また、絶縁体としては、例えば、Ａｌ２Ｏ３、ＭｇＯ等であることが好ましいが、特に限定されるものではない。
【００１８】
導電性保護膜５０は、例えば、第２電極６０の第２電極突出部６１と対になって、スイッチング素子７０のスイッチング動作を可能にする。
また、導電性保護膜５０は、例えば、トンネル素子４０とスイッチング素子７０（ナノギャップ７１）とを隔てるためのものである。これによって、スイッチング素子７０によるスイッチング動作の安定性を向上させることができる。
導電性保護膜５０の構造及び材質は、特に限定されるものではない。具体的には、例えば、導電性保護膜５０の表面の形状は、平面であってもよいし、凹凸を有していてもよい。また、導電性保護膜５０の材質としては、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、カーボン等、及びこれらの合金から選ばれる少なくとも１つであることが好ましく、化学的に安定で融点が高い金属であるタングステン、タンタル、チタン等、及びこれらの合金から選ばれる少なくとも１つであることがより好ましい。
【００１９】
第２電極６０は、例えば、第１電極２０と対になって、スイッチング素子７０にスイッチング動作を行わせるための所定電圧が印加されるようになっている。
そして、第２電極６０は、例えば、導電性保護膜５０の上面と対になって、スイッチング素子７０のスイッチング動作を可能にする。
第２電極６０の形状は、第２電極突出部６１を有しているのであれば、特に限定されるものではなく、適宜任意に変更することができる。
第２電極６０の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン、及びこれらの合金から選ばれる少なくとも１つであることが好ましい。ここで、第２電極６０は、絶縁体３０との接着性を強化するために、異なる金属を２層以上重ねて用いてもよい。具体的には、例えば、第２電極６０は、クロム及び金の積層（多層）構造としてもよい。
【００２０】
スイッチング素子７０は、例えば、電極間（第１電極２０と第２電極６０との間）への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙（ナノギャップ７１）を有する素子である。
【００２１】
ナノギャップ７１の幅、すなわち、導電性保護膜５０の上面と第２電極突出部６１の先端との間の距離（間隔）Ｇは、例えば、０ｎｍ＜Ｇ≦１３ｎｍであるのが好ましく、０．８ｎｍ＜Ｇ＜２．２ｎｍであるのがより好ましい。
ここで、距離Ｇの上限値を１３ｎｍとしたのは、例えば、傾斜蒸着で作成する場合には、ギャップ間隔が１３ｎｍより大きくなるとスイッチングが起きなくなるためである。
一方、距離Ｇの下限値は、０ｎｍとすると導電性保護膜５０と第２電極６０とが短絡していることになるためである。なお、下限値は、顕微鏡測定によって決定することは困難であるが、トンネル電流が生じうる最小距離であるということができる。すなわち、下限値は、スイッチング素子７０が動作したときに、電流−電圧特性がオームの法則に従わずに量子力学的なトンネル効果が観測される距離の理論値である。
なお、トンネル電流の理論式に抵抗値を代入すると、ギャップ間隔の計算結果として０．８ｎｍ＜Ｇ＜２．２ｎｍの範囲が求められる。
【００２２】
また、ナノギャップ７１（導電性保護膜５０の上面と第２電極突出部６１の先端との間）の直流電気抵抗は、例えば、１ｋΩより大きく１０ＴΩ未満であるのが好ましく、１０ｋΩより大きいのがより好ましい。
ここで、抵抗の上限値を１０ＴΩとしたのは、１０ＴΩ以上とすると、スイッチングが起きなくなるためである。
一方、抵抗の下限値を１ｋΩとしたのは、現状では１ｋΩ以下に下がったことがないためであり、これを下限としている。
なお、スイッチとして考えると、ＯＦＦ状態での抵抗は高いほどよいため、上限値はより高い値となるのが好ましいが、ＯＮ状態での抵抗が１ｋΩであると、ｍＡオーダーの電流が簡単に流れてしまい、他の素子を破壊する可能性があるため、下限値は１０ｋΩ程度とするのが好ましい。
【００２３】
なお、導電性保護膜５０の上面と第２電極突出部６１の先端との間のナノメートルオーダーの近接部位（ナノギャップ７１）は、例えば、導電性保護膜５０の上面と第２電極突出部６１の先端とが対向する領域に１若しくは複数箇所形成されていてもよい。
また、導電性保護膜５０の上面と第２電極突出部６１の先端との間には、例えば、導電性保護膜５０及び第２電極６０の構成材料等からなる島部分（中州部分）が形成されていてもよい。この場合には、例えば、導電性保護膜５０の上面と島部分との間、第２電極突出部６１の先端と島部分との間に所定の間隙（ナノギャップ７１）が形成されて、導電性保護膜５０の上面と第２電極突出部６１の先端とが短絡していなければよい。
【００２４】
次に、メモリ素子アレイ１００の製造方法について説明する。
【００２５】
メモリ素子アレイ１００は、例えば、（ａ）絶縁性基板１０の凹部１０ａに第１電極２０を作成して、（ｂ）第１電極２０を覆うように絶縁体３０を作成し、絶縁体３０に第１電極２０の上面の一部を露出するためのホール３１を形成して、（ｃ）ホール３１内部における第１電極２０の上面にトンネル素子４０を作成して、（ｄ）ホール３１内部におけるトンネル素子４０の上面に導電性保護膜５０を作成して、（ｅ）傾斜蒸着で、絶縁体３０の上面、ホール３１の開口部及びホール３１の内部に第２電極６０を作成することによって、ナノギャップ７１を有するスイッチング素子７０を形成することにより製造される。
ここで、メモリ素子アレイ１００の配線（第１電極２０や第２電極６０）、トンネル素子４０、導電性保護膜５０等のパターン作成には、例えば、光リソグラフィ、ドライエッチング、ウェットエッチング、リフトオフ等を用いることができる。
【００２６】
なお、上記のメモリ素子アレイ１００の製造方法は、一例であって、これに限られるものではない。
【００２７】
次に、メモリ素子アレイ１００の特性について、図３〜図５を参照して説明する。
【００２８】
例えば、図３に示すように、メモリ素子アレイ１００には、４組以上のスイッチング素子７０とトンネル素子４０との組が、アレイ状（２次元アレイ状）に配置されているとする。
メモリ素子アレイにおいて、トンネル素子４０を備えず、スイッチング素子７０のみがアレイ状に配置されている場合、電流経路Ａ（図３において太線で示した経路）に所定電圧（例えば、「Ｖ」）を印加すると、対象となる電流経路Ａの他に、回り込みによって電流経路Ｂ（図３において破線で示した経路）にも電流が流れてしまう。
一方、本発明のメモリ素子アレイ１００のように、スイッチング素子７０とトンネル素子４０との組がアレイ状に配置されている場合、電流経路Ａに所定電圧（「Ｖ」）を印加すると、対象となる電流経路Ａのみに電流が流れることになる。
【００２９】
これは、トンネル素子４０の電流−電圧曲線が、例えば、図４に示すような非線形曲線を描くという、トンネル素子４０の電気特性に起因する。加えて、メモリ素子アレイ１００においては、アレイ状に配置されたトンネル素子４０同士（スイッチング素子７０とトンネル素子４０との組同士）が、例えば、図５に示すように、直列に接続されていることに起因する。
【００３０】
例えば、図５（ａ）に示すように、電流経路Ａ上のトンネル素子４０は１個であるため、このトンネル素子４０には、印加電圧「Ｖ」がかかることになる。よって、電流経路Ａには、例えば、図４に示すように、電圧「Ｖ」に対応する電流「Ｉａ」が流れることになる。
一方、例えば、図５（ｂ）に示すように、電流経路Ｂ上のトンネル素子４０は３個であるため、これらのトンネル素子４０の各々には、印加電圧「Ｖ／３」がかかることになる。よって、電流経路Ｂには、例えば、図４に示すように、電圧「Ｖ／３」に対応する電流「Ｉｂ」が流れることになる。
したがって、トンネル素子４０の電気特性に応じて印加する電圧を設定すれば、電流「Ｉａ」と「Ｉｂ」との差を用いて、回り込み電流（例えば、電流経路Ｂに流れる電流）を防止することが可能となる。
なお、図５においては、便宜上、スイッチング素子７０を省略してあるが、無論、電流経路Ａ及び電流経路Ｂの回路上にはスイッチング素子７０も存在している。
【００３１】
以上説明した本発明のメモリ素子アレイ１００によれば、電極（第１電極２０及び第２電極６０）間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙（ナノギャップ７１）を有するスイッチング素子７０がアレイ状に配置されており、スイッチング素子７０と直列に接続され、所定電圧の印加に際し、他のスイッチング素子７０への回り込み電流の発生を防止するトンネル素子４０を備えている。
すなわち、トンネル素子４０を備えるだけの簡易な構成で、データの読み出し、書き込み、消去の容易化を達成することができる。
また、スイッチング素子７０は、トンネル素子４０と同様、トンネル現象が観測される素子であるため、トンネル素子４０との相性が良い。したがって、トランジスタやダイオードと組み合わせて使用する場合よりも、トンネル素子４０と組み合わせて使用する場合の方が、スイッチング素子７０はスイッチング動作を安定的に繰り返すことができる。
【００３２】
また、本発明のメモリ素子アレイ１００によれば、スイッチング素子７０とトンネル素子４０は、導電性保護膜５０を介して接続されている。
すなわち、導電性保護膜５０によって、スイッチング素子７０とトンネル素子４０とが隔てられているため、スイッチング素子７０によるスイッチング動作の安定性を向上させることができる。
【００３３】
また、本発明のメモリ素子アレイ１００によれば、スイッチング素子７０とトンネル素子４０は、縦方向（すなわち、絶縁性基板１０の上面に対して略垂直方向）に並んで配置されている。
すなわち、スイッチング素子７０を構成する導電性保護膜５０（導電性保護膜５０の上面）と第２電極突出部６１（第２電極突出部６１の先端）とが縦方向に並んで配置されているととともに、導電性保護膜５０とトンネル素子４０とが縦方向に並んで配置されているため、メモリ素子アレイ１００の集積度を向上させることができる。
【００３４】
なお、本発明は、上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行ってもよい。
【００３５】
導電性保護膜５０は、必ずしも備える必要はない。導電性保護膜５０を備えない場合には、トンネル素子４０の上面と第２電極突出部６１の先端とがスイッチング素子７０を構成することになる。
【００３６】
スイッチング素子７０を構成する導電性保護膜５０と第２電極突出部６１とを縦方向に並んで配置するとともに、導電性保護膜５０とトンネル素子４０とを縦方向に並んで配置するようにしたが、この限りではなく、例えば、導電性保護膜５０と第２電極突出部６１とを横方向に並んで配置しても良いし、導電性保護膜５０とトンネル素子４０とを横方向に並んで配置しても良い。
【００３７】
メモリ素子アレイ１００の構成や各部の形状などは、上記実施形態に例示したものは一例であり、これに限られるものではない。
【図面の簡単な説明】
【００３８】
【図１】本発明を適用した一実施形態として例示するメモリ素子アレイの回路図である。
【図２】本発明を適用した一実施形態として例示するメモリ素子アレイの要部を模式的に示す断面図である。
【図３】メモリ素子アレイにおける電流経路について説明するための図である。
【図４】メモリ素子アレイが備えるトンネル素子の電気特性を説明するための図である。
【図５】図３に示す電流経路の回路図である。
【符号の説明】
【００３９】
２０  第１電極（電極）
４０  トンネル素子
６０  第２電極（電極）
７０  スイッチング素子（メモリ素子）
１００  メモリ素子アレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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