(57)【特許請求の範囲】
【請求項１】
少なくとも表面が絶縁性の基板と、
前記基板の前記表面上に設けられ、その厚み方向に亘ってｐｎ接合が少なくとも一つ形成される半導体膜と、
前記半導体膜上に選択的に形成され、前記半導体膜と金属との化合物である金属化合物層と
を備え、
前記金属化合物層と前記半導体膜との境界の前記半導体膜の表面の端部から、前記基板の表面に平行で、前記半導体膜へと向かう方向を正とし、前記境界の前記端部を基準とし、少なくとも電圧が印加されるように配置された前記ｐｎ接合の全ての位置の最大値が２μｍ以下である半導体装置。
【請求項２】
前記ｐｎ接合上に設けられ、前記半導体膜の金属との化合を阻むマスクを更に備える、請求項１記載の半導体装置。
【請求項３】
前記マスクは、前記半導体膜において形成されるＭＯＳトランジスタのゲートと厚み方向に同一構成を有する、請求項２記載の半導体装置。
【請求項４】
（ａ）絶縁体上に互いに導電型の異なる第１半導体層及び第２半導体層によって形成され、前記第１半導体層及び前記第２半導体層の表面から前記絶縁体に至って延設されるｐｎ接合を設け、前記ｐｎ接合を露出する開口部を有する絶縁性の分離体を前記絶縁体から遠い側の前記１半導体層及び前記第２半導体層の表面において前記絶縁体から離隔して設ける工程と、
（ｂ）ゲートを有する半導体素子を前記第１半導体層に形成する工程と、
（ｃ）前記開口部において前記ｐｎ接合を覆い、前記第１半導体層及び第２半導体層の少なくともいずれか一方を前記開口部において露出させるマスクを形成する工程と、
（ｄ）露出した前記第１半導体層及び前記第２半導体層の前記表面を、前記ｐｎ接合の前記第１半導体層及び前記第２半導体層の前記表面側の端部から２μｍ以内で金属と化合させる工程と
を備える、半導体装置の製造方法。
【請求項５】
前記工程（ｂ）、（ｃ）は同一のプロセスで実行される、請求項４記載の半導体装置の製造方法。
【請求項６】
基板と絶縁体と半導体層がこの順に形成され、
前記半導体層に設けられ、その厚み方向に亘って形成されるｐｎ接合と、
前記半導体層上に形成され、前記半導体層と金属との化合物である金属化合物層と
を備え、
前記金属化合物層と前記半導体層の境界の前記半導体層の表面の端部から、前記基板の表面に平行で、前記半導体層へ向かう方向に、前記境界の前記端部から前記ｐｎ接合の位置の最大値が２μｍ以下である半導体素子。
【請求項７】
前記ｐｎ接合は電圧が印加されていることを特徴とする請求項６記載の半導体素子。
【請求項８】
基板と絶縁体と半導体層がこの順に形成され、
前記半導体層に設けられ、その厚み方向に亘って形成されるｐｎ接合と、
前記半導体層上に形成され、前記半導体層と金属との化合物である金属化合物層とを備え、
前記金属化合物層と前記半導体層の境界の前記半導体層の表面の端部から、前記基板の表面に平行で、前記半導体層へ向かう方向に、前記境界の前記端部から前記ｐｎ接合の位置の最大値が２μｍ以下である抵抗器。
【請求項９】
前記ｐｎ接合は電圧が印加されていることを特徴とする請求項８記載の抵抗器。
【請求項１０】
前記半導体膜にはゲートを有する半導体素子を有し、前記境界の直上には、前記ゲートが延在しない、請求項１記載の半導体装置。
【請求項１１】
前記半導体層にはゲートを有する半導体素子を有し、前記境界の直上には、前記ゲートが延在しない、請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ｐｎ接合を有する半導体装置に関し、特に絶縁性の基板の上に設けられた半導体膜に、基板と接触することなく基板とは反対側で半導体膜に絶縁性の分離体が設けられた構成を呈する半導体装置、抵抗器に関する。
【背景技術】
【０００２】
従来から、いわゆるＳＯＩ（Semiconductor On Insulator）構造が提案されている。図６２はＳＯＩ構造を呈するＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタ２００の構成を例示する断面図である。絶縁体９の上には、Ｐ−型の半導体層２０が設けられており、その絶縁体９から遠い側の表面には絶縁体９と離隔した絶縁性の分離体４０が設けられている。このように、絶縁体と離隔しつつ、絶縁体上に設けられた半導体膜の表面に設けられ、半導体層の表面を分離する分離体を、「部分分離体」と仮称することにする。
【０００３】
半導体層２０中にはＮ＋型のソース／ドレイン層２１，２２が設けられ、これらは半導体層２０上にゲート絶縁膜を介して設けられたゲート電極２３と共にＮＭＯＳトランジスタ２を構成している。このように部分分離体を伴ってＳＯＩ構造を呈するＮＭＯＳトランジスタは、例えば非特許文献１に開示されている。
【０００４】
絶縁体９の上には更に、Ｎ−型の半導体層１０が設けられている。そして半導体層１０中に設けられたＰ＋型のソース／ドレイン層１１，１２と、半導体層１０上にゲート絶縁膜を介して設けられたゲート電極１３が、ＰＭＯＳトランジスタ１を構成している。
【０００５】
ソース／ドレイン層２２は半導体層２０を、ソース／ドレイン層１２は半導体層１０を、それぞれ厚み方向に貫通し、各半導体層１０，２０を断面視上で分割する。ソース／ドレイン層１２，２２の間には半導体層２０の一部である半導体層２０ｔ及び半導体層１０の一部である半導体層１０ｔが存在する。半導体層２０ｔ及び半導体層１０ｔは部分分離体４０の下方、即ち部分分離体４０と絶縁体９との間で、互いに隣接してｐｎ接合Ｊ１を形成している。例えば部分分離体４０の形成前に半導体層１０，２０を形成する段階でｐｎ接合Ｊ１が形成され、その後に半導体層１０，２０の境界で部分分離体４０を形成すれば、上述の態様でｐｎ接合Ｊ１が位置する。
【０００６】
以上のように、一般にＬＳＩ（Large Scale Integrated circuit）では、ＳＯＩ構造の半導体膜として、異なる導電型、即ちｐ型とｎ型の半導体層が形成され、ＭＯＳトランジスタやバイポーラトランジスタがこれらの半導体層を用いて形成される。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】“Bulk-Layout-Compatible 0.18 μm SOI-CMOS Technology Using Body-Fixed Partial Trench Isolation (PTI)”（Y.Hirano et al., 1999 IEEE International SOI Conference, Oct.1999, pp131-132）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、図６２に示された構造では、部分分離体４０の下方に存在することに起因して、ｐｎ接合Ｊ１において異常なリーク電流が発生することが観察された。そこで本発明は、ｐｎ接合の位置を制御し、リーク電流を抑制する半導体装置を提案するものである。
【課題を解決するための手段】
【０００９】
この発明のうち第１の態様にかかるものは半導体装置であって、少なくとも表面が絶縁性の基板と、前記基板の前記表面上に設けられ、その厚み方向に亘ってｐｎ接合が少なくとも一つ形成される半導体膜と、前記半導体膜上に選択的に形成され、前記半導体膜と金属との化合物である金属化合物層とを備える。そして、前記金属化合物層と前記半導体膜との境界の前記半導体膜の表面の端部から、前記基板の前記表面に平行で、前記半導体膜へと向かう方向を正とし、前記境界の前記端部を基準とし、少なくとも電圧が印加されるように配置された前記ｐｎ接合の全ての位置の最大値が２μｍ以下である。
例えば前記半導体膜にはゲートを有する半導体素子を有し、前記境界の直上には、前記ゲートが延在しない。
【００１０】
この発明のうち第２の態様にかかるものは、第１の態様の半導体装置であって、前記ｐｎ接合上に設けられ、前記半導体膜の金属との化合を阻むマスクを更に備える。
【００１１】
この発明のうち第３の態様にかかるものは、第２の態様の半導体装置であって、前記マスクは、前記半導体膜において形成されるＭＯＳトランジスタのゲートと厚み方向に同一構成を有する。
【００１２】
この発明のうち第４の態様にかかるものは半導体装置の製造方法であって、（ａ）絶縁体上に互いに導電型の異なる第１半導体層及び第２半導体層によって形成され、前記第１半導体層及び前記第２半導体層の表面から前記絶縁体に至って延設されるｐｎ接合を設け、前記ｐｎ接合を露出する開口部を有する絶縁性の分離体を前記絶縁体から遠い側の前記１半導体層及び前記第２半導体層の表面において前記絶縁体から離隔して設ける工程と、（ｂ）ゲートを有する半導体素子を前記第１半導体層に形成する工程と、（ｃ）前記開口部において前記ｐｎ接合を覆い、前記第１半導体層及び第２半導体層の少なくともいずれか一方を前記開口部において露出させるマスクを形成する工程と、（ｄ）露出した前記第１半導体層及び前記第２半導体層の前記表面を、前記ｐｎ接合の前記第１半導体層及び前記第２半導体層の前記表面側の端部から２μｍ以内で金属と化合させる工程とを備える。
【００１３】
この発明のうち第５の態様にかかるものは、第４の態様の半導体装置の製造方法であって、前記工程（ｂ）、（ｃ）は同一のプロセスで実行される。
【００１４】
この発明のうち第６の態様にかかるものは半導体素子であって、基板と絶縁体と半導体層がこの順に形成され、前記半導体層に設けられ、その厚み方向に亘って形成されるｐｎ接合と、前記半導体層上に形成され、前記半導体層と金属との化合物である金属化合物層とを備える。そして、前記金属化合物層と前記半導体層の境界の前記半導体層の表面の端部から、前記基板の表面に平行で、前記半導体層へ向かう方向に、前記境界の前記端部から前記ｐｎ接合の位置の最大値が２μｍ以下である。
望ましくは、前記半導体層にはゲートを有する半導体素子を有し、前記境界の直上には、前記ゲートが延在しない。
【００１５】
この発明のうち第７の態様にかかるものは第６の態様の半導体素子であって、前記ｐｎ接合は電圧が印加されていることを特徴とする。
【００１６】
この発明のうち第８の態様にかかるものは抵抗器であって、基板と絶縁体と半導体層がこの順に形成され、前記半導体層に設けられ、その厚み方向に亘って形成されるｐｎ接合と、前記半導体層上に形成され、前記半導体層と金属との化合物である金属化合物層とを備える。そして、前記金属化合物層と前記半導体層の境界の前記半導体層の表面の端部から、前記基板の表面に平行で、前記半導体層へ向かう方向に、前記境界の前記端部から前記ｐｎ接合の位置の最大値が２μｍ以下である。
【００１７】
この発明のうち第９の態様にかかるものは第８の態様の抵抗器であって、前記ｐｎ接合は電圧が印加されていることを特徴とする。
【発明の効果】
【００１８】
この発明のうち第１の態様にかかる半導体装置、第６乃至第７の態様にかかる半導体素子、第８乃至第９の態様にかかる抵抗器によれば、金属化合物と半導体膜との境界から２μｍ以下の位置では欠陥密度が非常に低い。従ってかかる位置で形成されたｐｎ接合におけるリーク電流を非常に小さくすることができる。
【００１９】
この発明のうち第２の態様にかかる半導体装置によれば、ｐｎ接合の短絡を回避することができる。
【００２０】
この発明のうち第３の態様にかかる半導体装置によれば、半導体装置上に形成される層間膜の平坦性を向上することができる。
【００２１】
この発明のうち第４の態様にかかる半導体装置によれば、第３の態様の半導体装置を製造することができる。
【００２２】
この発明のうち請求項５にかかる半導体装置によれば、第３の態様の半導体装置を製造することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の基本的思想を示す断面図である。
【図２】本発明の基本的思想を説明するグラフである。
【図３】本発明の基本的思想を示す平面図である。
【図４】本発明の基本的思想を示す平面図である。
【図５】本発明の基本的思想を示す平面図である。
【図６】本発明の基本的思想を示す断面図である。
【図７】本発明の基本的思想を説明するグラフである。
【図８】本発明の基本的思想を示す平面図である。
【図９】本発明の基本的思想を示す平面図である。
【図１０】本発明の基本的思想を示す平面図である。
【図１１】本発明の基本的思想を示す平面図である。
【図１２】本発明の実施の形態１にかかる半導体装置の構成を示す平面図である。
【図１３】本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。
【図１４】本発明の実施の形態２にかかる半導体装置の構成を示す平面図である。
【図１５】本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。
【図１６】図１５の一部を拡大して示す断面図である。
【図１７】本発明の実施の形態３にかかる半導体装置の構成を示す平面図である。
【図１８】本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。
【図１９】本発明の実施の形態３にかかる半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態３にかかる半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態３にかかる半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態４にかかる半導体装置の構成を示す平面図である。
【図２３】本発明の実施の形態４にかかる半導体装置の構成を示す断面図である。
【図２４】本発明の実施の形態４にかかる半導体装置の他の構成を示す平面図である。
【図２５】本発明の実施の形態４にかかる半導体装置の他の構成を示す断面図である。
【図２６】本発明の実施の形態４にかかる半導体装置の更に他の構成を示す平面図である。
【図２７】本発明の実施の形態４にかかる半導体装置の更に他の構成を示す断面図である。
【図２８】本発明の実施の形態５にかかる半導体装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態５にかかる半導体装置の製造方法を工程順に示す断面図である。
【図３０】本発明の実施の形態５にかかる他の半導体装置の製造方法を工程順に示す断面図である。
【図３１】本発明の実施の形態５にかかる他の半導体装置の製造方法を工程順に示す断面図である。
【図３２】本発明の実施の形態５に係る抵抗器の構造を示す断面図である。
【図３３】本発明の実施の形態５に係る抵抗器の構造を示す断面図である。
【図３４】本発明の実施の形態５に係る抵抗器の構造を示す断面図である。
【図３５】本発明の実施の形態６にかかる半導体装置の構成を示す平面図である。
【図３６】本発明の実施の形態６にかかる半導体装置の構成を示す断面図である。
【図３７】本発明の実施の形態６にかかる半導体装置の他の構成を示す断面図である。
【図３８】本発明の実施の形態６にかかる半導体装置の他の構成を示す断面図である。
【図３９】本発明の実施の形態６にかかる半導体装置の他の構成を示す断面図である。
【図４０】本発明の実施の形態７にかかる半導体装置の構成を示す平面図である。
【図４１】本発明の実施の形態７にかかる半導体装置の構成を示す断面図である。
【図４２】本発明の実施の形態７にかかる半導体装置の他の構成を示す断面図である。
【図４３】本発明の実施の形態８にかかる半導体装置の構成を示す平面図である。
【図４４】本発明の実施の形態８にかかる半導体装置の構成を示す断面図である。
【図４５】本発明の実施の形態８にかかる半導体装置の他の構成を示す断面図である。
【図４６】部分分離体の第１の製造方法を工程順に示す断面図である。
【図４７】部分分離体の第１の製造方法を工程順に示す断面図である。
【図４８】部分分離体の第１の製造方法を工程順に示す断面図である。
【図４９】部分分離体の第１の製造方法を工程順に示す断面図である。
【図５０】部分分離体の第１の製造方法を工程順に示す断面図である。
【図５１】部分分離体の第１の製造方法を工程順に示す断面図である。
【図５２】部分分離体の第２の製造方法を工程順に示す断面図である。
【図５３】部分分離体の第２の製造方法を工程順に示す断面図である。
【図５４】部分分離体の第２の製造方法を工程順に示す断面図である。
【図５５】部分分離体の第２の製造方法を工程順に示す断面図である。
【図５６】部分分離体の第２の製造方法を工程順に示す断面図である。
【図５７】部分分離体の第３の製造方法を工程順に示す断面図である。
【図５８】部分分離体の第３の製造方法を工程順に示す断面図である。
【図５９】部分分離体の第３の製造方法を工程順に示す断面図である。
【図６０】部分分離体の第３の製造方法を工程順に示す断面図である。
【図６１】第３の製造方法によって得られる部分分離体の効果を示す断面図である。
【図６２】従来のＣＭＯＳトランジスタの構成を示す断面図である。
【発明を実施するための形態】
【００２４】
発明の基本的思想．
本発明の実施の形態の説明を行う前に、本発明の基本的思想について説明する。もちろんこの基本的思想も本発明の範疇にある。
【００２５】
本発明においては、ｐｎ接合を欠陥密度の低い位置に形成することによりリーク電流を抑制する。本発明においてｐｎ接合を形成すべき位置の欠陥密度を減少させるには応力の影響を考慮する。例えば半導体表面において部分分離体を形成すれば、当該部分分離体から離れた位置での半導体表面では応力が高められて欠陥密度が増大する。あるいは表面が金属と化合した半導体、例えばシリサイド化されたシリコンにおいても応力が高められ、欠陥の固着や不純物のゲッタリングが生じる。
【００２６】
そこで本発明では、応力が生じる位置から離れて、あるいは更に応力が生じる位置近傍においてｐｎ接合を形成することにより、当該ｐｎ接合での欠陥密度が低い半導体装置を提供する。
【００２７】
図１は部分分離体４０近傍の構造を示す断面図である。Ｎ−型半導体層１０及びＰ−型半導体層２０は、ｐｎ接合Ｊ１０ａ，Ｊ１０ｂ，Ｊ１０ｃ，Ｊ１０ｄのいずれか一つを形成している。ｐｎ接合Ｊ１０ａ〜Ｊ１０ｄは、絶縁体９の表面上に一端を有し、半導体層１０，２０が構成する半導体膜の厚さ方向に亘って延在する。絶縁性の部分分離体４０は、絶縁体９から遠い側において、少なくとも半導体層１０の表面に形成され、絶縁体９とは離隔している。
【００２８】
半導体層１０，２０が構成する半導体膜と部分分離体４０との境界のうち、最も半導体層２０に近い位置、あるいは最も半導体層１０から遠い位置を、部分分離体４０の端部として定義する。そして、当該端部から、絶縁体９の表面に平行に部分分離体４０へと向かう方向を正とし、当該端部を基準とした距離をｄとする。大まかにいえば、部分分離体４０が半導体層１０，２０に対して区分して得られる、いわゆる活性領域から部分分離体４０へ向かう距離として距離ｄを把握することもできる。
【００２９】
図２は、半導体層１０，２０の欠陥密度の、位置ｄに対する依存性を示すグラフである。グラフから理解されるように、値ｄが２μｍを越えると欠陥密度は急激に増加する。これは部分分離体４０を形成することにより半導体層１０，２０に応力がかかり、欠陥密度が増大するためであると考えられる。
【００３０】
図１においてδは２μｍを意味する。距離ｄの最大値ｄａがδ以下であるｐｎ接合Ｊ１０ａを半導体層１０，２０が形成する場合には、ここでのリーク電流は非常に小さい。しかし、距離ｄの最大値ｄｂがδを越えるｐｎ接合Ｊ１０ｂを半導体層１０，２０が形成する場合には、ここでのリーク電流の抑制は期待できない。ｐｎ接合Ｊ１０ｃのように、距離ｄの最小値すらδを越えるｐｎ接合Ｊ１０ｃを半導体層１０，２０が形成する場合と比較すると、リーク電流の軽減の効果はあるといえる。
【００３１】
ｐｎ接合Ｊ１０ｄは、距離ｄの最大値が負となる位置に存在する。これはｐｎ接合Ｊ１０ｄが部分分離体４０の下方には存在せず、活性領域にその全てが存在する場合である。ｐｎ接合Ｊ１０ｄにおいても、もちろん、リーク電流は非常に小さい。
【００３２】
以上のように、部分分離体の端部から上記の方向に沿った距離が２μｍ以下の範囲内にｐｎ接合が位置するという条件を満足するように、換言すれば、部分分離体と、互いに異なる導電型の２つの半導体層が成す半導体膜との境界から、分離体へと向かう方向を正として見たｐｎ接合の位置の最大値が２μｍ以下であるという条件を満足するように、当該２つの半導体層と部分分離体との位置関係を設計することにより、当該ｐｎ接合でのリーク電流を非常に小さくすることができる。
【００３３】
図３は、部分分離体４５が活性領域３１ａ，３１ｂを露出させる構造を示す平面図である。半導体層１０，２０は紙面奥側に位置することになる。図中鎖線で示された境界Ｍ１は、活性領域３１ａ，３１ｂから２μｍの位置を示している。
【００３４】
半導体層１０，２０は図示されない絶縁体（図１の絶縁体９に相当）に接しており、ｐｎ接合Ｊ４１あるいはｐｎ接合Ｊ４２を形成する。ｐｎ接合Ｊ４１，Ｊ４２はいずれも境界Ｍ１よりも活性領域３１ａ，３１ｂ側に存在するので、そこでのリーク電流を抑制することができる。ｐｎ接合Ｊ４１は活性領域３１ａ，３１ｂにおいて露出することなく部分分離体４５で覆われているのに対し、ｐｎ接合Ｊ４２は活性領域３１ａ，３１ｂにおいて露出する。上述のように、活性領域３１ａ，３１ｂにおいて露出する部分でのｐｎ接合Ｊ４２は、図１や図２に則していえばｄが負の場合に相当する。
【００３５】
図４は活性領域３１ａ，３１ｂ同士が２δ＝４μｍ離れている場合を示す平面図である。活性領域３１ａ，３１ｂからδ＝２μｍの位置にそれぞれ境界Ｍ１ａ，Ｍ１ｂを示している。半導体層１０，２０は、いずれも部分分離体４５から絶縁体９に至って延在するｐｎ接合Ｊ４３，Ｊ４４のいずれか一方を形成する。ｐｎ接合Ｊ４３は境界Ｍ１ｂよりも活性領域３１ｂ側に存在するので、ここでのリーク電流を抑制することができる。しかし、半導体層１０，２０がｐｎ接合Ｊ４４を形成する場合には、ｐｎ接合Ｊ４４が位置Ａにおいて、境界Ｍ１ａ，Ｍ１ｂよりも活性領域３１ａ，３１ｂから遠くに位置しているので、位置Ａにおいてリーク電流が抑制できない。従って、このように境界Ｍ１ａ，Ｍ１ｂを跨ぐｐｎ接合はリーク電流を抑制する点で好ましくない。
【００３６】
図５は活性領域３１ａ，３１ｂの有する辺が対向していない場合を例示する平面図である。境界Ｍ１ａ，Ｍ１ｂは、それぞれ活性領域３１ａ，３１ｂから２μｍの位置を示し、両者は活性領域３１ａ，３１ｂの最近接する２頂点の間で重なっており、全体として一つの境界Ｍ１を形成している。半導体層１０，２０はいずれも部分分離体４５から絶縁体９に至って延在するｐｎ接合Ｊ４５，Ｊ４６のいずれか一方を形成する。ｐｎ接合Ｊ４５の延在方向に活性領域３１ａ，３１ｂが並んでいなくても、境界Ｍ１よりも活性領域３１ａあるいは活性領域３１ｂ側に存在しているので、ｐｎ接合Ｊ４５でのリーク電流は抑制できる。
【００３７】
しかし、半導体層１０，２０が、ｐｎ接合Ｊ４６を形成する場合には、ｐｎ接合Ｊ４６の延在方向に活性領域３１ａ，３１ｂが並んでおらず、境界Ｍ１ｂよりも活性領域３１ｂ側に近い部分を有してはいるが、境界Ｍ１ａよりも活性領域３１ａ側から遠い部分をも有している。従って、リーク電流を抑制する点ではｐｎ接合Ｊ４６よりもｐｎ接合Ｊ４５の方が望ましい。
【００３８】
図６は表面が金属と化合した半導体がｐｎ接合を形成する構造を示す断面図である。Ｎ−型半導体層１０及びＰ−型半導体層２０は例えばシリコンを主体とし、ｐｎ接合Ｊ５０ａ，Ｊ５０ｂのいずれか一つを形成している。Ｐ−型半導体層２０は、少なくともその一部の表面に、絶縁体９とは離隔したシリサイド膜２０ｓが形成されている。ｐｎ接合Ｊ５０ａ，Ｊ５０ｂは、絶縁体９の表面上に一端を有し、半導体層１０，２０が構成する半導体膜の厚さ方向に亘って延在する。
【００３９】
半導体層１０，２０が構成する半導体膜とシリサイド膜２０ｓとの境界のうち、最も半導体層２０に近い位置、あるいは最も半導体層１０から遠い位置を、シリサイド膜２０ｓの端部として定義する。そして、当該端部から、絶縁体９の表面に平行に半導体層１０へと向かう方向を正とし、当該端部を基準とした距離をｔとする。大まかにいえば、シリサイド膜２０ｓから半導体層１０へと向かう距離として距離ｔを把握することもできる。
【００４０】
図７は、半導体層１０，２０の欠陥密度の、位置ｔに対する依存性を示すグラフである。グラフから理解されるように、値ｔが２μｍを越えると欠陥密度は急激に増加する。これは上述のように、シリサイド膜２０ｓを形成することにより、その膜内応力が欠陥の固着や不純物のゲッタリングを生じさせるので、その近傍のある範囲内の結晶欠陥の発生が抑制されているためであると考えられる。
【００４１】
図６においてτは２μｍを意味する。半導体層１０，２０がｐｎ接合Ｊ５０ａを形成する場合には、ここでのリーク電流は非常に小さい。ｐｎ接合Ｊ５０ａの内、最もシリサイド膜２０ｓよりも離れた位置の距離ｔ＝ｔａですら、ｔａ≦τを満足するからである。しかし、距離ｔの最大値ｔｂがτを越えるｐｎ接合Ｊ５０ｂを半導体層１０，２０が形成する場合には、ここでのリーク電流の抑制は期待できない。
【００４２】
ｐｎ接合Ｊ５０ａは、その絶縁体９の近傍において距離ｔが負となる形状を呈している。ｐｎ接合が短絡されないためにはシリサイド膜２０ｓにｐｎ接合Ｊ５０ａが接触してはならないが、ｐｎ接合Ｊ５０ａのように、シリサイド膜２０ｓと接触しなければ、ｔ＜０となる位置を有していても本発明の効果を得ることができる。
【００４３】
以上のように、シリサイド膜の端部から上記の方向に沿った距離が２μｍ以下の範囲内にｐｎ接合が位置するという条件を満足するように、換言すれば、互いに異なる導電型の２つの半導体層が成す半導体膜の表面に形成されたシリサイド膜と、半導体膜表面での半導体膜とシリサイド膜との境界から、シリサイド膜が形成されていない半導体膜表面へと向かう方向を正として見た、ｐｎ接合の位置の最大値が２μｍ以下であるという条件を満足するように、当該２つの半導体層とシリサイド膜との位置関係を設計することにより、当該ｐｎ接合でのリーク電流を非常に小さくすることができる。リーク電流の抑制のためには、少なくとも、ＰウェルとＮウェルとが形成するｐｎ接合のように、電圧が印加されるｐｎ接合の全てにおいて上記条件が満足されることが望ましい。
【００４４】
図８はシリサイド膜とｐｎ接合との位置関係を示す平面図である。半導体層１０，２０はｐｎ接合Ｊ５１あるいはｐｎ接合Ｊ５２を形成する。そして半導体層２０の表面において選択的にシリサイド膜２０ｓが形成されている。図中鎖線で示された境界Ｎ１は、シリサイド膜２０ｓから２μｍの位置を示している。
【００４５】
半導体層１０，２０は図示されない絶縁体（図６の絶縁体９に相当）に接しており、ｐｎ接合Ｊ５１は境界Ｎ１よりもシリサイド膜２０ｓ側に存在するので、そこでのリーク電流を抑制することができる。ｐｎ接合Ｊ５２は境界Ｎ１よりも半導体層１０側に存在するので、リーク電流の抑制を期待することはできない。
【００４６】
図９は分離した２つのシリサイド膜同士が２τ＝４μｍ離れている場合を示す平面図である。図中に上下に分かれて示されるシリサイド膜からτ＝２μｍの位置に、それぞれ境界Ｎ１ａ，Ｎ１ｂを示している。半導体層１０，２０は実線で示されるｐｎ接合Ｊ５３あるいは破線で示されるｐｎ接合Ｊ５４を形成する。
【００４７】
ｐｎ接合Ｊ５３が形成される場合には、図中に上下に分かれて示されるシリサイド膜はそれぞれ半導体層２０，１０の表面において形成されるシリサイド膜２０ｓ，１０ｓである。そしてｐｎ接合Ｊ５３は境界Ｎ１ｂよりもシリサイド膜１０ｓ側に存在するので、ここでのリーク電流を抑制することができる。しかし、ｐｎ接合Ｊ５４が形成される場合には、図中に上下に分かれて示されるシリサイド膜はいずれも半導体層２０の表面に形成されたシリサイド膜２０ｓである（図中下側のシリサイド膜の括弧内の符号２０ｓは、破線で示されたｐｎ接合Ｊ５４が形成された場合に対応している）。ｐｎ接合Ｊ５４は位置Ｃにおいて、境界Ｎ１ａ，Ｎ１ｂよりもシリサイド膜２０ｓから遠くに位置しているので、位置Ｃにおいてリーク電流を抑制できない。従って、このように境界Ｎ１ａ，Ｎ１ｂを跨ぐｐｎ接合はリーク電流を抑制する点で好ましくない。
【００４８】
図１０はシリサイド膜の有する辺が対向していない場合を例示する平面図である。境界Ｎ１ａ，Ｎ１ｂは、それぞれ半導体層１０，２０の表面に形成されたシリサイド膜１０ｓ，２０ｓから２μｍの位置を示す。境界Ｎ１ａ，Ｎ１ｂはシリサイド膜１０ｓ，２０ｓの最近接する２頂点の間で重なっており、全体として一つの境界Ｎ１を形成している。半導体層１０，２０の構成する半導体膜の表面から絶縁体９に至ってｐｎ接合Ｊ５５，Ｊ５６のいずれか一方が形成される場合が例示されている。ｐｎ接合Ｊ５５の延在方向にシリサイド膜１０ｓ，２０ｓが並んでいなくても、ｐｎ接合Ｊ５５が境界Ｎ１よりもシリサイド膜１０ｓ，２０ｓのいずれか側に存在しているので、ｐｎ接合Ｊ５５でのリーク電流は抑制できる。
【００４９】
しかし、半導体層１０，２０がｐｎ接合Ｊ５６を形成する場合には、ｐｎ接合Ｊ５６の延在方向にシリサイド膜１０ｓ，２０ｓが並んでおらず、ｐｎ接合Ｊ５６は境界Ｎ１ｂよりもシリサイド膜２０ｓ側に近い部分を有してはいるが、境界Ｎ１ａよりもシリサイド膜１０ｓ側から遠い部分をも有している。従って、リーク電流を抑制する点ではｐｎ接合Ｊ５６よりもｐｎ接合Ｊ５５の方が望ましい。
【００５０】
活性領域３１ａ，３１ｂには半導体素子が形成されていてもいなくても構わない。またシリサイド膜１０ｓ，２０ｓを電極とする半導体装置が形成されていてもいなくても構わない。このような制限の緩さは、半導体装置のレイアウトの自由度を高める上で好適である。
【００５１】
図１１は半導体装置の電極となっていないシリサイド膜が形成された構成を例示する平面図である。半導体層１０，２０がｐｎ接合Ｊ６１を形成しており、半導体層１０，２０の表面のうち、シリサイド膜１０ｓ１〜１０ｓ４が形成されていない領域は後記の例外を除き、部分分離体４５によって覆われている。換言すれば、後記の例外を除き、部分分離体４５によって選択的に露出した位置においてシリサイド膜１０ｓ１〜１０ｓ４が半導体層１０の表面に形成されている。
【００５２】
そしてシリサイド膜１０ｓ１，１０ｓ３，１０ｓ４は半導体装置の電極となっておらず、シリサイド膜１０ｓ２はトランジスタＱ６のソース／ドレインとして機能する。上述の例外は、トランジスタＱ６のゲートＧ６の下方の半導体層１０であり、この部分の半導体層１０は部分分離体４５によって覆われてはいないものの、ゲートＧ６によって覆われることにより、シリサイド化されていない。
【００５３】
このように半導体装置の電極として機能しないシリサイド膜１０ｓ１、１０ｓ３，１０ｓ４も、シリサイド膜１０ｓ３と共にそれらから２μｍ以内の境界Ｎ２で示される領域内にｐｎ接合Ｊ６１を含み、リーク電流を抑制する機能を果たしている。
【００５４】
もちろん、活性領域３１ａ，３１ｂやシリサイド膜１０ｓ，２０ｓが矩形である必要もない。また、シリサイド膜１０ｓ，２０ｓが形成されていない半導体層１０，２０の表面には部分分離体が形成されていてもいなくても構わない。
【００５５】
以上のように、本発明の基本的な考え方は、部分分離体またはシリサイド膜の端部から２μｍを越えない位置では欠陥密度が非常に小さいことに鑑み、かかる位置を越えてｐｎ接合が位置しない構造を採用して、リーク電流を低減するものである。
【００５６】
実施の形態１．
図１２は本実施の形態にかかる半導体装置であるダイオードＤ１の構成を示す平面図であり、図１３は図１２における位置Ｐ１Ｐ１における断面図である。絶縁体９の上には、Ｐ−型の半導体層２０が設けられている。
【００５７】
絶縁体９から遠い側の半導体層２０の表面には部分分離体４３が、例えばほぼ矩形の輪状に設けられており、活性領域を区画している。部分分離体４３が呈する矩形の輪の内側には、Ｐ＋型半導体層１５、半導体層１５よりも不純物濃度の低いＰ型半導体層１４、Ｎ型半導体層２５、半導体層２５よりも不純物濃度の高いＮ＋型半導体層２４が、この順に外側から内側へといずれもほぼ矩形の輪状に設けられている。半導体層１４，１５，２４，２５はいずれも絶縁体９に接触しつつも部分分離体４３の存在する側において、互いの露出を阻まない。
【００５８】
半導体層１４，２５の上方には、図示されないゲート絶縁膜を介して半導体層１４，２５と対峙するゲートＧ４が設けられている。また半導体層１４，２５は絶縁体９の表面に接触しつつも部分分離体４３の存在する側に露出するｐｎ接合Ｊ２を形成している。半導体層２４，１５はｐｎ接合Ｊ２からそれぞれｎ側及びｐ側のコンタクトを採る機能を有する。
【００５９】
ｐｎ接合Ｊ２は半導体層１５を介して部分分離体４３から離れているので、「発明の基本的思想」で述べたように、ｐｎ接合Ｊ２における結晶欠陥は非常に小さく、ダイオードＤ１のリーク電流（逆方向バイアス電流）も非常に小さい。
【００６０】
実施の形態２．
図１４は本実施の形態にかかる半導体装置であるダイオードＤ２の構成を示す平面図であり、図１５は図１４における位置Ｐ２Ｐ２における断面図である。絶縁体９の上には、Ｐ型の半導体層１６が設けられている。
【００６１】
絶縁体９から遠い側の半導体層１６の表面には部分分離体４５が、例えばほぼ矩形の輪状に設けられており、活性領域を区画している。部分分離体４５が呈する矩形の輪の内側には、Ｎ型の半導体層１７が選択的に形成されており、半導体層１６との間にｐｎ接合Ｊ４を形成している。ｐｎ接合Ｊ４は絶縁体９に接触しつつも部分分離体４５の存在する側に露出している。但し、部分的には部分分離体４５の下方（絶縁体９側）に存在している。
【００６２】
半導体層１７内には絶縁体９に接触しつつも部分分離体４５の存在する側に露出するＮ＋型の半導体層２８が形成され、部分分離体４５が呈する矩形の輪の内側の半導体層１６内には、絶縁体９に接触しつつも部分分離体４５の存在する側に露出するＰ＋型の半導体層２７が形成される。半導体層２７は半導体層１６と導電型が同じＰ型であって不純物濃度が高い。また半導体層２８は半導体層１６と導電型が同じＮ型であって不純物濃度が高い。よって半導体層２８，２７はｐｎ接合Ｊ４からそれぞれｎ側及びｐ側のコンタクトを採る機能を有する。
【００６３】
図１６は、図１５において右側に位置するｐｎ接合Ｊ４の近傍Ｂを拡大して示す断面図である。部分分離体４５と半導体層１７との境界と、ｐｎ接合Ｊ４との間の距離の最大値ｄ１が、２μｍ以下であれば、「発明の基本的思想」で述べたようにｐｎ接合Ｊ４における結晶欠陥は非常に小さい。これは図１５には現れない位置のｐｎ接合Ｊ４についても同様である。また、実施の形態１と同様に、図１５において左側に位置するｐｎ接合Ｊ４においても結晶欠陥は非常に小さく、ダイオードＤ２のリーク電流（逆方向バイアス電流）は非常に小さい。
【００６４】
実施の形態３．
図１７は本実施の形態にかかる半導体装置であるＣＭＯＳトランジスタ１００の構成を示す平面図であり、図１８は図１７における位置Ｐ３Ｐ３における断面図である。
【００６５】
絶縁体９の上には、Ｎ−型の半導体層１０及びＰ−型の半導体層２０が設けられている。半導体層１０の端部１０ｔと半導体層２０の端部２０ｔとは、絶縁体９に接触しつつ絶縁体９とは反対側に露出するｐｎ接合Ｊ５を形成している。
【００６６】
絶縁体９から遠い側の半導体層１６の表面には部分分離体４１，４２が設けられている。部分分離体４１が区画する活性領域にはゲートＧ１，Ｇ２を有する半導体素子Ｑ１と、ＰＭＯＳトランジスタ１が設けられている。部分分離体４２が区画する活性領域にはゲートＧ３を有する半導体素子Ｑ２と、ＮＭＯＳトランジスタ２が設けられている。部分分離体４１，４２の間には、ｐｎ接合Ｊ５及び端部１０ｔ，２０ｔが部分的に露出する領域３０が存在する。
【００６７】
ＰＭＯＳトランジスタ１に関していえば、部分分離体４１が区画する活性領域においてＰ＋型のソース／ドレイン層１１，１２が設けられ、半導体層１０上にゲート絶縁膜を介してゲート電極１３が設けられている。またＮＭＯＳトランジスタ２に関していえば、部分分離体４２が区画する活性領域においてＰ＋型のソース／ドレイン層２１，２２が設けられ、半導体層２０上にゲート絶縁膜を介してゲート電極２３が設けられている。なお、図面の簡略のため、ゲート絶縁膜やゲート電極１３，２３の側面に存在する側壁は、図１７において省略している。
【００６８】
ＰＭＯＳトランジスタ１及びＮＭＯＳトランジスタ２が形成するＣＭＯＳトランジスタ１００においては、ソース／ドレイン層１１，１２と導電型が同じＰ型であって不純物濃度が低い半導体層２０の端部２０ｔと、ソース／ドレイン層２１，２２と導電型が同じＮ型であって不純物濃度が低い半導体層１０の端部１０ｔとが形成するｐｎ接合Ｊ５は、いずれの部分分離体４１，４２からも離れている。従って、「発明の基本的思想」で述べたように、ｐｎ接合Ｊ５における結晶欠陥は非常に小さく、図６２で示されたＣＭＯＳトランジスタ２００と比較して、異常リーク電流を非常に小さくすることができる。
【００６９】
図１７及び図１８においてはｐｎ接合Ｊ５が存在する領域３０は、半導体素子が形成されないダミー領域として図示されている。しかし、部分分離体から離れ、あるいは２μｍ以下で部分分離体の下方に潜り込んで形成されるｐｎ接合が素子を形成しうる場合にも、「発明の基本的思想」で述べた効果を得ることができることは、実施の形態１，２に示されるとおりである。
【００７０】
図１９乃至図２１はＣＭＯＳトランジスタ１００を形成する方法を工程順に示す断面図である。単結晶のシリコンからなる半導体膜３を載せた絶縁体９を準備する。絶縁体は例えば酸化層からなる。その後、半導体膜３の絶縁体９から遠い方の表面に下敷き酸化膜４９を全面に形成し、また絶縁体９とは離隔する部分分離体４１，４２を形成して、図１９に示された構成を得る。部分分離体の種々の形成方法については、別途に後述する。
【００７１】
次に部分分離体４２、及びこれが区画し、後にＮＭＯＳトランジスタ２が形成されるべき位置の半導体膜３をレジスト８１で覆う。レジスト８１をマスクとして燐あるいは砒素のイオン注入６１を下敷き酸化膜４９を介して、あるいは更に部分分離体４１を介して半導体膜３に施す（図２０）。イオン注入６１により、部分分離体４１の下方、及びこれが区画し、後にＰＭＯＳトランジスタ１が形成されるべき半導体膜３はＮ−半導体層１０となる。
【００７２】
次にＮ−半導体層１０及び部分分離体４１をレジスト８２で覆い、硼素のイオン注入６２を下敷き酸化膜４９を介して、あるいは更に部分分離体４２を介して半導体膜３に施す（図２１）。イオン注入６２により、部分分離体４２の下方、及びこれが区画し、後にＮＭＯＳトランジスタ２が形成されるべき半導体膜３はＰ−半導体層２０となる。
【００７３】
この後、周知の方法により、下敷き酸化膜４９を除去し、ゲート絶縁膜、ゲート電極１３，２３、ソース／ドレイン層１１，１２，２１，２２を形成し、図１８に示された構成が得られる。
【００７４】
実施の形態４．
図２２は本実施の形態にかかる半導体装置である抵抗器Ｒ１の構成を示す平面図であり、図２３は図２２における位置Ｐ４Ｐ４における断面及び、図２２において現れない位置での断面を示す断面図である。前者は右側に、後者は左側に、破断箇所Ｚを介して隣接して描いている。絶縁体９の上には、Ｐ−型の半導体層２０が設けられている。
【００７５】
絶縁体９から遠い側の半導体層２０の表面には部分分離体４４が、例えばほぼ矩形の輪状に設けられており、活性領域を区画している。部分分離体４４が呈する矩形の輪の内側には、部分分離体４４と離れてＮ型の半導体層２５が形成されている。そして半導体層２５内には半導体層２５と同じ導電型であって不純物濃度の高いＮ＋型半導体層２６ａ，２６ｂが形成されている。従って、半導体層２６ａ，２６ｂは半導体層２５が形成する抵抗体からコンタクトを採る機能を有する。
【００７６】
本実施の形態において、半導体層２０，２５はｐｎ接合Ｊ３を形成するが、ｐｎ接合Ｊ３は部分分離体４４から離れているので「発明の基本的思想」で述べた条件を満足し、その効果を有する。もちろん、半導体層２５が部分分離体４４と接触して形成されており、ｐｎ接合Ｊ３が部分分離体４４の下方に潜り込んで形成された部分を有していても、「発明の基本的思想」で述べた条件を満足する限り、リーク電流を抑制することができる。
【００７７】
上記実施の形態１乃至実施の形態３では、一対の導電型のそれぞれについて、不純物濃度が高い半導体層と低い半導体層が存在し、合計４種類以上の半導体層が存在する場合に、異なる導電型で低い不純物濃度を有する一対の半導体層の形成するｐｎ接合が、「発明の基本的思想」で述べた条件を満足する場合を例示している。しかし本実施の形態のように、特に半導体素子として抵抗器を形成する場合には、上記４種類の半導体層を必ずしも必要としなくても、「発明の基本的思想」で述べた効果を得ることもできる。
【００７８】
図２４は本実施の形態にかかる他の半導体装置である抵抗器Ｒ１１の構成を示す平面図であり、図２５は図２４における位置Ｐ４１Ｐ４１における断面図である。抵抗器Ｒ１１は、抵抗器Ｒ１と比較して、Ｎ型の半導体層２５をＮ＋型半導体層２５１に置換し、Ｎ＋型半導体層２６ａ，２６ｂを設けない構成を備えている。Ｎ＋型半導体層２５１の上面には、互いに離れた配線２６ｃ，２６ｄが設けられる。配線２６ｃ，２６ｄとの間でオーミックコンタクトを採るために、半導体層２５１はその不純物濃度が高められている。
【００７９】
その一方、抵抗器のみが集積回路で採用されることは少なく、多くの場合にはＣＭＯＳトランジスタも形成され、従ってＰＭＯＳトランジスタも絶縁体９上に形成されることが多い。例えば図２３の左側に示されるようなＰＭＯＳトランジスタ１が、右側に示される抵抗器Ｒ１とともに搭載される集積回路においては、上記の４種類の半導体層が存在する、と把握することもできる。もちろん、抵抗器を形成する半導体層の導電型を上記と反対にし、抵抗器とＮＭＯＳトランジスタとを搭載する集積回路においても上記４種類の半導体層が存在する、と把握できるのはいうまでもない。
【００８０】
図２６は本実施の形態にかかる更に他の半導体装置である抵抗器Ｒ２の構成を示す平面図であり、図２７は図２６における位置Ｐ５Ｐ５における断面図である。抵抗器Ｒ２は、図示されないゲート絶縁膜を介してｐｎ接合Ｊ３及び半導体層２５に対峙するゲート電極Ｇ５を、抵抗器Ｒ１に追加した構成を有している。かかる構成においても、当然、リーク電流を抑制することができる。
【００８１】
実施の形態５．
図１７に示されたＣＭＯＳトランジスタ１００において、ソース／ドレイン層１１，１２，２１，２２の表面をシリサイド化しようとすれば、領域３０において露出する端部１０ｔ，２０ｔの表面もシリサイド化され、半導体層１０，２０が導通してしまう。このような短絡を回避するため、ｐｎ接合Ｊ５のように部分分離体４１，４２から離れて形成され、露出しているｐｎ接合は、これをシリサイド化の際に絶縁体で覆うことが望ましい。
【００８２】
図２８は本実施の形態にかかる半導体装置の構成を示す断面図であり、図１７に示されたＣＭＯＳ１００の構成に、領域３０を覆う絶縁膜４８を付加した構成が示されている。絶縁膜４８には例えば窒化膜や酸化膜、あるいは更に酸化膜を下地とする窒化膜を採用できる。
【００８３】
絶縁膜４８は、図１７に示された構成上に一旦全面的に形成された後に、パターニングによって領域３０にのみ残置してもよい。あるいはゲート電極１３，２３のサイドウォールを形成する工程において、形成することもでき、容易に製造することができる。例えばサイドウォールの材料となる絶縁膜を異方性エッチングする際に、領域３０をマスクで覆うことにより、絶縁膜４８を残置してもよい。
【００８４】
図２９は、図２８に示された構成を有するＣＭＯＳトランジスタ１００に対してシリサイド化を施して得られる構成を示した断面図である。ゲート電極１３，２３及びソース／ドレイン層１１，１２，２１，２２の表面にそれぞれシリサイド膜１３ｓ，２３ｓ，１１ｓ，１２ｓ，２１ｓ，２２ｓを形成することができる。しかし端部１０ｔ，２０ｔは露出していないので、両者を短絡するシリサイド膜は形成されない。
【００８５】
シリサイド化の際に、端部１０ｔ，２０ｔに接触する面が絶縁性の材料で領域３０を覆うカバーを設ければ足り、カバーはその全体が絶縁性である必要はない。
【００８６】
図３０は本実施の形態にかかる他の半導体装置の構成を示す断面図であり、図１７に示されたＣＭＯＳ１００の構成に、領域３０を覆うダミーゲートＤＧを付加した構成が示されている。但し、ダミーゲートＤＧはゲート電極１３，２３と同様に、その下方にゲート絶縁膜を有しているので、端部１０ｔ，２０ｔは短絡されない。このような構造は、ゲート絶縁膜を形成する工程、及びゲート電極１３，２３と同じ工程で形成することができ、容易に製造することができる。例えばゲート電極１３，２３及びダミーゲートＤＧはポリシリコンで形成される。
【００８７】
図３１は、図３０に示された構成を有するＣＭＯＳトランジスタ１００に対してシリサイド化を施して得られる構成を示した断面図である。ゲート電極１３，２３及びダミーゲートＤＧ、並びにソース／ドレイン層１１，１２，２１，２２の表面にそれぞれシリサイド膜１３ｓ，２３ｓ，ＤＧｓ，１１ｓ，１２ｓ，２１ｓ，２２ｓを形成することができる。しかし端部１０ｔ，２０ｔは露出していないので、両者を短絡するシリサイド膜は形成されない。
【００８８】
上述のように、部分分離体から離れて形成されたｐｎ接合については、シリサイド化の際に上記カバーをすることが望ましい。これは抵抗器Ｒ１のｐｎ接合Ｊ３についても同様であり、シリサイド化の際にｐｎ接合Ｊ３が短絡されることを防止する。絶縁膜４８は少なくとも接合Ｊ３を覆っていればよく、図３２のように半導体層２６を覆ってから後で開口して半導体層２６を露出しても、図３３のように後でシリサイド化される部分をあらかじめ開口してもよい。もちろん、図３４のように、絶縁膜４８が部分分離体４４と接触してもよい。図３に示されたｐｎ接合Ｊ４２についていえば、活性領域３１ａ，３１ｂに露出している部分において、上記カバーが設けられることが望ましい。
【００８９】
しかし、部分分離体によって露出が阻まれるｐｎ接合については、例えば図３に示されたｐｎ接合Ｊ４１、図４に示されたｐｎ接合Ｊ４３、図５に示されたｐｎ接合Ｊ４５は部分分離体４５に対して絶縁体９側に形成されるので、露出することがなく、上記カバーは不要となる利点がある。更に、そのようなｐｎ接合の上に配線が敷設される場合であっても、部分分離体が存在することにより、当該配線の寄生容量を小さくすることができる。
【００９０】
実施の形態６．
図３５は本実施の形態にかかるｐｎ接合とシリサイド膜の配置を例示する平面図である。また図３６は図３５の位置Ｐ６Ｐ６における断面を示す断面図である。半導体層１０，２０は例えばそれぞれＮ型ウェル、Ｐ型ウェルとして機能し、ｐｎ接合Ｊ５７を形成している。また半導体層１０，２０上には開口窓３２，３３が開けられた部分分離体７２が形成されている。開口窓３２はｐｎ接合Ｊ５７に跨って開口されており、開口窓３３は半導体層１０上に開口されている。
【００９１】
開口窓３２，３３において半導体層１０，２０はシリサイド化され、それぞれシリサイド層１０ｓ，２０ｓを表面に有している。但し、開口窓３２はｐｎ接合Ｊ５７に跨って形成されており、その短絡を回避するためにシリサイド膜１０ｓ，２０ｓ同士の短絡を回避する必要がある。そこでシリサイド膜１０ｓ，２０ｓ同士の短絡を防ぐため、開口窓３２においてはｐｎ接合Ｊ５７上にシリサイド化を阻むマスクとなる絶縁膜７１を設けてからシリサイド化を行う。
【００９２】
図３６を参照して、シリサイド膜１０ｓの端から半導体層２０へ向かう方向に沿ってのｐｎ接合Ｊ５７の距離ｔ１及び、シリサイド膜２０ｓの端から半導体層１０へ向かう方向に沿ってのｐｎ接合Ｊ５７の距離ｔ２の少なくともいずれか一方がτ＝２μｍ以下であれば、本発明の効果を得ることができる。リーク電流を抑制するためにはｐｎ接合Ｊ５７の延在する全ての位置においてｔ１≦τまたはｔ２≦τを満足することが望ましい。シリサイド膜１０ｓ，２０ｓから２μｍの範囲が連結するように形成されていれば、シリサイド膜１０ｓ，２０ｓや絶縁膜７１が、必ずしもｐｎ接合Ｊ５７の延在する方向に連続している必要はない。図３５では、シリサイド膜１０ｓ，２０ｓから２μｍの境界Ｎ３が連結する程度にシリサイド膜１０ｓ，２０ｓがｐｎ接合Ｊ５７の延在する方向に近接している場合が示されている。よってこの場合において当該方向に絶縁膜７１も連続して設けられる必要はない。
【００９３】
本実施の形態ではｐｎ接合Ｊ５７に跨って開口する開口窓３２を有する部分分離体７２において、ｐｎ接合Ｊ５７を覆う絶縁膜７１を設ける。これをマスクとして半導体層１０，２０のシリサイド化を行って、ｐｎ接合Ｊ５７のリーク電流を抑制することができる。
【００９４】
ｐｎ接合をシリサイド化から阻むためのマスクとして、絶縁膜の代わりに、ダミーゲートを採用することができる。図３７は図１７の位置Ｐ３Ｐ３における断面図であり、図３１と類似の構造を呈している。図３１に示された構造と異なっているのは、ダミーゲートＤＧは領域３０を全て覆うのではなく、半導体層１０ｔ、２０ｔを覆っていない点と、絶縁膜７７が領域３０において半導体層２０ｔを覆っている点である。なお、図３７ではダミーゲートＤＧにもサイドウォールが付加されている場合が例示されている。
【００９５】
このようなダミーゲートＤＧ、絶縁膜７７をマスクとしてシリサイド化を行うことにより、領域３０において半導体層１０ｔの表面にシリサイド膜１０ｓが形成される。シリサイド膜１０ｓからｐｎ接合Ｊ５までの距離が２μｍ以下であれば、図３７のように半導体層２０ｔにシリサイド膜を形成する必要はなく、寄生容量を抑制できる。
【００９６】
勿論、図３８に示されるようにダミーゲートＤＧによって半導体層２０ｔを覆ってもよいし、図３９に示されるように絶縁膜７７によってｐｎ接合Ｊ５と半導体層２０ｔの両方を覆っても良い。
【００９７】
実施の形態７．
図４０は本実施の形態にかかるｐｎ接合とシリサイド膜の配置を例示する平面図である。また図４１及び図４２は、いずれも図４０の位置Ｐ７Ｐ７における断面の２つの例を示す断面図である。半導体層１０，２０は、例えばそれぞれＮ型ウェル、Ｐ型ウェルとして機能し、ｐｎ接合Ｊ５８を形成している。また半導体層１０，２０上には部分分離体７３が形成され、開口窓３４において半導体層１０及びシリサイド膜１０ｓを露出させる。
【００９８】
開口窓３４はマスク７４によって選択的に覆われている。マスク７４として絶縁膜７４ａを採用した場合が図４１に、ダミーゲート７４ｂを採用した場合が図４２に、それぞれ示されている。
【００９９】
図４１を参照して、絶縁膜７４ａは実施の形態６において図３６で示された絶縁膜７１と同様にして、部分分離体７３と共に半導体層１０を選択的に露出させ、シリサイド化を阻むマスクとして機能する。
【０１００】
シリサイド膜は、部分分離体によって覆われない半導体層の全ての表面において形成する必要はなく、ｐｎ接合をその周囲２μｍ以内に含む位置にシリサイド膜を形成すれば足りる。そしてこのように半導体層表面の選択的なシリサイド化により、シリサイド化される面積を小さくして、これが他の導電体との間、例えばその上方に敷設される配線との間の寄生容量を低減することができる。
【０１０１】
また、図４２を参照して、ダミーゲート７４ｂはシリサイド化前には、図示されない他のＭＯＳトランジスタのゲート絶縁膜を形成する工程で形成される絶縁膜７４３と、当該トランジスタのゲート電極を形成する工程で形成される導電膜７４２とを備えている。そして半導体層１０をシリサイド化する際に、自身は半導体層１０のシリサイド化を阻むマスクとなりつつ、導電膜７４２の表面にシリサイド膜７４１が形成される。これにより、当該トランジスタのゲートと、ダミーゲート７４ｂとは厚み方向の構成が同一となる。半導体層１０のシリサイド化のマスクとしてダミーゲート７４ｂを採用すると、絶縁膜７４ａを採用した場合と比較して、ダミーであるか、ＭＯＳトランジスタが形成されるかを問わず、半導体層１０上の厚さを揃えることができる。これにより、その上に形成される層間絶縁膜の平坦性を向上させることができる。
【０１０２】
実施の形態８．
図４３は本実施の形態にかかるｐｎ接合とシリサイド膜の配置を例示する平面図である。また図４４及び図４５は、いずれも図４３の位置Ｐ８Ｐ８における断面の２つの例を示す断面図である。半導体層１０，２０は、例えばそれぞれＮ型ウェル、Ｐ型ウェルとして機能し、ｐｎ接合Ｊ５９を形成している。また半導体層１０，２０上には開口窓３５，３６が開けられた部分分離体７５が形成されている。
【０１０３】
開口窓３６には半導体層１０，２０においてそれぞれＰＭＯＳトランジスタＱ４およびＮＭＯＳトランジスタＱ５が形成されている。そして開口窓３５はその周辺部を除いてマスク７６によって覆われている。
【０１０４】
開口窓３５は半導体装置が形成されないダミーとして半導体層１０，２０を部分分離体７５から覗かせる。このようなダミーは大きさや形の異なるものを採用しても良いが、図４３では正方形状の開口窓３５を採用し、トランジスタＱ４，Ｑ５の占める位置を除いて複数が行列状に配置されている。このようなパターンで開口窓３５を配置することは、パターニングの自動配置処理によって容易に実現することができる。但し、本実施の形態では、トランジスタＱ４，Ｑ５が形成される開口窓３６は勿論のこと、開口窓３５もｐｎ接合Ｊ５９に跨って設けられはしない。
【０１０５】
マスク７６として絶縁膜７６ａを採用した場合が図４４に、ダミーゲート７６ｂを採用した場合が図４５に、それぞれ示されている。
【０１０６】
図４４を参照して、絶縁膜７６ａは実施の形態６において図３６で示された絶縁膜７１と同様にして、部分分離体７５と共に半導体層１０を選択的に露出させ、シリサイド化を阻むマスクとして機能する。実施の形態７と同様の効果を得るためには、ｐｎ接合Ｊ５９をその周囲２μｍ以内に含む位置に開口窓３５を設ければよい。
【０１０７】
また、図４５を参照して、ダミーゲート７６ｂはシリサイド化前には、トランジスタＱ４，Ｑ５のゲート絶縁膜を形成する工程で形成される絶縁膜７６３と、当該トランジスタのゲート電極を形成する工程で形成される導電膜７６２と、当該トランジスタのサイドウォールを形成する工程で形成されるサイドウォール７６４を備えている。そして半導体層１０，２０をシリサイド化する際に、自身は半導体層１０，２０のシリサイド化を阻むマスクとなりつつ、導電膜７６２の表面にシリサイド膜７６１が形成される。半導体層１０，２０のシリサイド化を阻むマスクとしてダミーゲート７６ｂを採用すると、その高さをトランジスタＱ４，Ｑ５のゲートＧ７，Ｇ８の高さと揃えることができ、実施の形態７と同様にして層間絶縁膜の平坦性を向上させることができる。
【０１０８】
部分分離体の形成．
以下では、部分分離体を形成する種々の方法について説明する。以下の方法を用いて、上記の実施の形態で説明した部分分離体を形成してもよい。
【０１０９】
図４６乃至図５１は部分分離体の第１の製造方法を工程順に示す断面図である。まず半導体基板５０１を準備し、酸素イオン注入を伴うＳＩＭＯＸ法などにより、半導体基板５０１中に埋め込み酸化膜９０を形成する。埋め込み酸化膜９０は半導体基板５０１を、その厚み方向に半導体層５０１ａ，５０１ｂに分離し、図４６に示された構成を得る。例えば埋め込み酸化膜９０及び半導体層５０１ｂは上述の絶縁体９及び半導体膜３に対応し、それぞれ例えば１００〜４００ｎｍ及び５０〜２００ｎｍに設定される。もちろん、貼り合わせによって図３２に示された構成を得てもよい。
【０１１０】
次に半導体層５０１ｂ上に例えば２０ｎｍの酸化膜５０２と、２００ｎｍ程度の窒化膜５０３を堆積し、更にその上に、部分的に開口するレジスト５０４を形成して図４７に示された構成を得る。酸化膜５０２はＣＶＤによる形成によって得ても、半導体層５０１ｂの熱酸化によって得てもよい。また窒化膜５０３はＣＶＤによって形成することができ、窒化膜５０３の代わりに窒化酸化膜を採用してもよい。
【０１１１】
次にレジスト５０４をマスクとして窒化膜５０３、酸化膜５０２をエッチングし、更に半導体層５０１ｂを埋め込み酸化膜９０上に残しつつエッチングしてその厚さを減らし、図４８に示されたトレンチ５１０を得る。
【０１１２】
次にレジスト５０４を除去し、トレンチ５１０側から酸化膜５０５を、トレンチ５１０を埋める厚さ（例えば５００ｎｍ）で堆積し、図４９に示された構成を得る。
【０１１３】
そして通常のトレンチ分離と同様の手法でＣＭＰ処理を行い、窒化膜５０３をも研磨してその厚さを減らし、図５０に示された構成を得る。
【０１１４】
そして窒化膜及び酸化膜に対するエッチングを行って、窒化膜５０３、酸化膜５０２を除去する。これによって図５１に示されるように、埋め込み酸化膜９０上に設けられた半導体層５０１ｂの表面に残置された酸化膜５０５が、部分分離体として機能する。
【０１１５】
図５２乃至図５６は部分分離体の第２の製造方法を工程順に示す断面図である。部分分離体の第１の製造方法と同様にして図３３に示された構成を得る。その後、レジスト５０４をマスクとして窒化膜５０３、酸化膜５０２、半導体層５０１ｂをエッチングして、埋め込み酸化膜９０を露出させるトレンチ５１１を形成して図５２に示された構成を得る。
【０１１６】
その後、レジスト５０４を除去し、少なくともトレンチ５１１の底となる埋め込み酸化膜９０を覆う、例えばトレンチ５１１の底及び内壁並びに窒化膜５０３の表面を覆う半導体層５０６を堆積させる。半導体層５０６としては、半導体基板５０１としてシリコンが形成された場合、例えばポリシリコンが採用される。そして半導体層５０６上に、これを介してトレンチ５１１を埋める酸化膜５０５を堆積し、図５３に示された構成を得る。
【０１１７】
そして通常のトレンチ分離と同様の手法でＣＭＰ処理を行い、窒化膜５０３をも研磨してその厚さを減らし、図５４に示された構成を得る。
【０１１８】
そして窒化膜及び酸化膜に対するエッチングを行って、窒化膜５０３、酸化膜５０２を除去し、図５５に示された構成を得る。
【０１１９】
この後、酸化処理を行うことにより、半導体層５０１ｂの表面及び半導体層５０６のうち埋め込み酸化膜９０から遠い側が酸化され、それぞれ酸化膜５０８，５０７に変化して、図５６に示された構成が得られる。その後、酸化膜５０８を除去して酸化膜５０５，５０７で形成された部分分離体が得られる。この方法では、酸化されずに残った半導体層５０６、５０１ｂが上述の半導体膜３に対応する。
【０１２０】
図５７乃至図６０は部分分離体の第３の製造方法を工程順に示す断面図である。部分分離体の第１の製造方法と同様にしてトレンチ５１０を形成する。但し本法においては、窒化膜５０３、酸化膜５０２の間に、例えば１０〜１００ｎｍの厚さのポリシリコンからなる半導体層５０９を介在させている（図５７）。トレンチ５１０を形成するときに行われる半導体層５０１ｂのエッチングに伴い、半導体層５０９のトレンチ５１０に露出する端部は、トレンチ５１０からみて後退している。
【０１２１】
次に、トレンチ５１０の内壁に酸化膜５２０を形成し、図５８に示された構成を得る。酸化膜５０２が例えば８００〜１３５０℃の熱酸化で形成されるのに対し、酸化膜５２０は７００〜９００℃のウェット酸化によって形成したり、塩酸と酸素を含んだ雰囲気中で酸化することによって形成する。これにより、酸化膜５２０は半導体層５０９と酸化膜５０２との間、及び酸化膜５０２と半導体層５０１ｂとの間に深く進入し、いわゆるバーズビークの形状を顕著にする。
【０１２２】
次に、トレンチ５１０を埋め込む酸化膜５２１を堆積し、ＣＭＰ処理を行ってこれを平坦化し、図５９に示された構成を得る。後述するオーバーエッチングによっても酸化膜５２１の表面が低くなりすぎないようにするため、ＣＭＰ処理において、酸化膜５２１の平坦面の位置が窒化膜５０３の主面よりも低くなりすぎないように酸化膜５２１の研磨量を調整する。
【０１２３】
次に窒化膜５０３、半導体層５０９をウェットエッチングによって除去し、更に酸化膜５０２もエッチングして除去する。但し、酸化膜５０２のエッチングに際し、５０〜１００％のオーバーエッチングを行い、酸化膜５２１のバーズビークの輪郭形状を滑らかにするとともに、半導体層５０９及び窒化膜５０３の輪郭形状に対応させて、それぞれ窪み５２３，５２４を形成する。これによって図６０に示された部分分離体５２２を得ることができる。
【０１２４】
図６１は部分分離体５２２上にもゲート電極Ｇ１０が延設された構成を示す断面図である。位置６０１に示されるように、バーズビークの先端から部分分離体５２２へと向かう方向に向かってほぼ上方に傾斜する部分には窪み５２３，５２４が存在する。従って、ゲート電極Ｇ１０を形成する際に、不要なゲート材料が表面に残留することを防止する効果が高まり、また位置６０１における上方への傾斜に伴うバーズビーク近傍での段差が低減されるので、ゲート電極Ｇ１０の形成が容易となる。
【０１２５】
更に、位置６０２に示されるように、バーズビークの先端から部分分離体５２２へと向かう方向に向かって下方に傾斜する部分では、半導体層５０１ｂ側に丸みを帯びて突出する形状を部分分離体５２２が呈している。このため、半導体素子の製造過程で行われる熱処理や酸化処理によって生じる半導体層５０１ｂと部分分離体５２２との界面近傍に生じる応力を緩和でき、当該応力によって半導体層５０１ｂに結晶欠陥が生じることを抑制できる。
【符号の説明】
【０１２６】
１  ＰＭＯＳトランジスタ、２  ＮＭＯＳトランジスタ、３  半導体膜、９  絶縁体、１０  Ｎ−型半導体層、２０  Ｐ−型半導体層、１０ｓ，２０ｓ  シリサイド膜、１０ｔ，２０ｔ  端部、１１，２１，２１，２２  ソース／ドレイン層、１３，２３，Ｇ５  ゲート電極、１４，１６  Ｐ型半導体層、１７，２５  Ｎ型半導体層、１５，２７  Ｐ＋型半導体層、２４，２６ａ，２６ｂ，２８  Ｎ＋型半導体層、４０〜４５  部分分離体、１００  ＣＭＯＳトランジスタ、Ｊ１〜Ｊ５，Ｊ４１〜Ｊ４６，Ｊ５１〜Ｊ５９  ｐｎ接合、Ｒ１，Ｒ２，Ｒ１１  抵抗器、Ｄ１，Ｄ２  ダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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