(57)【特許請求の範囲】
【請求項１】
複数のゲートライン、
複数のデータライン、及び、
それぞれが第１サブ画素と第２サブ画素とを含み、マトリクス状に配置されている複数の画素、
を含み、同じ画素行の第１サブ画素と第２サブ画素とが、隣接する二本のゲートラインに別々に接続され、一本のデータラインに共通に接続されているパネル部、
映像データに基づいて前記複数のデータラインに対してデータ電圧を印加するデータ駆動部、並びに、
前記複数のゲートラインに対して順番にゲート信号を印加し、同じ画素行に接続された隣接する二本のゲートラインの間でゲート信号のハイレベル期間を重複させるゲート駆動部、
を含み、
前記ゲート駆動部は、
前記複数のゲートラインに一対一に接続された複数のステージを含み、
前記複数のステージは、第１サブ画素に接続されたゲートラインに対してゲート信号を印加する第１ゲート駆動部と、第２サブ画素に接続されたゲートラインに対してゲート信号を印加する第２ゲート駆動部とに分割されており、
前記ゲート駆動部は一つの水平走査期間を第１期間と第２期間とに分け、
前記第１期間では、前記第１ゲート駆動部はいずれかの画素行の第１サブ画素に対してハイレベルのゲート信号を印加し、前記第２ゲート駆動部は同じ画素行の第２サブ画素に対してハイレベルのゲート信号を印加し、
前記第２期間では、前記第１ゲート駆動部はその画素行の第１サブ画素に対してローレベルのゲート信号を印加し、前記第２ゲート駆動部は同じ画素行の第２サブ画素に対してハイレベルのゲート信号を印加し、
各水平走査期間の第２期間で前記第２ゲート駆動部がいずれかの画素行の第２サブ画素に対してハイレベルのゲート信号を印加するとき、前記第１ゲート駆動部は次の画素行の第１サブ画素に対してハイレベルのゲート信号を印加し、
前記データ駆動部は、
各水平走査期間の第１期間では、所定の階調に対応するデータ電圧をデータラインに対して印加し、
同じ水平走査期間の第２期間では、前記所定の階調より低い階調に対応するデータ電圧を同じデータラインに対して印加し、
各フレーム期間でのデータ電圧の極性を一水平走査期間単位で反転させ、各フレームの同じ水平走査期間でのデータ電圧の極性をフレームごとに反転させる、表示装置。
【請求項２】
第１サブ画素は、前記複数のゲートラインのうち、奇数番目のゲートラインに接続され、
第２サブ画素は、前記複数のゲートラインのうち、偶数番目のゲートラインに接続されている、
請求項１に記載の表示装置。
【請求項３】
前記第１ゲート駆動部は、前記複数のステージのうち、前記奇数番目のゲートラインに接続された奇数番目のステージから成り、
前記第２ゲート駆動部は、前記複数のステージのうち、前記偶数番目のゲートラインに接続された偶数番目のステージから成る、
請求項２に記載の表示装置。
【請求項４】
前記奇数番目のステージはそれぞれ、第１クロック信号と第２クロック信号との対を受信し、
前記偶数番目のステージはそれぞれ、前記第１クロック信号と前記第２クロック信号との対とは異なる第３クロック信号と第４クロック信号との対を受信し、
前記奇数番目のステージと前記偶数番目のステージとの各先頭のステージは、各水平走査期間の開始時点を示す走査開始信号を受信する、
請求項３に記載の表示装置。
【請求項５】
前記第１クロック信号と前記第２クロック信号とは周期が互いに等しく、それらの間の位相差が実質的に１８０度に等しく、
前記第３クロック信号と前記第４クロック信号とは周期が互いに等しく、それらの間の位相差が実質的に１８０度に等しい、
請求項４に記載の表示装置。
【請求項６】
前記第１クロック信号と前記第３クロック信号とは周期が互いに等しく、それらの間の位相差が実質的に９０度に等しく、
前記第２クロック信号と前記第４クロック信号とは周期が互いに等しく、それらの間の位相差が実質的に９０度と等しい、
請求項５に記載の表示装置。
【請求項７】
前記ゲート駆動部は、隣接する二本のゲートラインの間でゲート信号のハイレベル期間を前記第１クロック信号の１／４周期だけ重複させる、請求項６に記載の表示装置。
【請求項８】
前記第１ゲート駆動部と前記第２ゲート駆動部とは、パルス高さが互いに異なるゲート信号を出力する、請求項４に記載の表示装置。
【請求項９】
前記第１クロック信号と前記第２クロック信号との振幅は、前記第３クロック信号と前記第４クロック信号との振幅と異なる、請求項８に記載の表示装置。
【請求項１０】
外部から入力された映像データを変換して前記データ駆動部に出力するタイミング制御部と、
前記データ駆動部に階調電圧を提供する階調電圧発生部と、
をさらに含む、請求項１に記載の表示装置。
【請求項１１】
請求項１に記載の表示装置を駆動する方法であって、
一つの水平走査期間を第１期間と第２期間とに分割し、前記第１期間に、いずれかの画素行の第１サブ画素に対しては第１電圧レベルのデータ電圧とハイレベルの第１ゲート信号とを印加し、前記画素行の第２サブ画素に対しては前記第１電圧レベルのデータ電圧とハイレベルの第２ゲート信号とを印加するステップ、及び、
前記第２期間に、前記画素行の第１サブ画素に対してはローレベルの第１ゲート信号を印加し、前記画素行の第２サブ画素に対しては、前記第１電圧レベルより低い階調に対応する第２電圧レベルのデータ電圧とハイレベルの第２ゲート信号とを印加するステップ、を含む、表示装置の駆動方法。
【請求項１２】
前記第１ゲート信号の振幅を前記第２ゲート信号の振幅より大きくする、請求項１１に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に関し、さらに詳細には、そのゲート駆動部に関する。
【背景技術】
【０００２】
液晶表示装置は、ブラウン管を利用する表示装置に代わる映像表示装置として代表的である。液晶表示装置では、二枚のガラス製の基板が一定の空間を隔てて接着され、それらの基板の間に液晶が注入されている。液晶表示装置は、二枚の基板間の電圧を画素ごとに調節することによって、それらの基板間に挟まれた液晶に、画素ごとに異なる強度の電界を発生させる。液晶の電気光学効果により、その電界の強度がその画素の光透過率を決める。その結果、所望の映像が画面に表示される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年の液晶表示装置では更なる大画面化が求められている。しかし、液晶表示装置では一般に、画面を見る方向が画面の正面方向に対して斜めに傾くほど、映像の歪みが増大する。そのような歪みは大画面ほど顕著である。従って、更なる大画面化には、画面を斜めの方向から見たときの映像の歪みを更に抑えることが必要である。
【０００４】
本発明の目的は、画面を斜めの方向から見たときの映像の歪みを更に効果的に防止できる表示装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明による表示装置は、パネル部、データ駆動部、及びゲート駆動部を含む。パネル部は、複数のゲートライン、複数のデータライン、及び複数の画素を含む。複数の画素はマトリクス状に配置され、各画素が第１サブ画素及び第２サブ画素を含む。同じ画素行の第１サブ画素及び第２サブ画素は、隣接する二本のゲートラインに別々に接続され、一本のデータラインに共通に接続されている。データ駆動部は、映像データに基づいて複数のデータラインに対してデータ電圧を印加する。ゲート駆動部は、複数のゲートラインに対して順番にゲート信号を印加する。ゲート駆動部は特に、同じ画素行に接続された隣接する二本のゲートラインの間でゲート信号のハイレベル期間を重複させる。
【０００６】
ゲート駆動部は、パネル部の上に直に集積化されている。ゲート駆動部は、複数のゲートラインに一対一に接続された複数のステージを含む。複数のステージは、第１サブ画素に接続されたゲートラインに対してゲート信号を印加する第１ゲート駆動部と、第２サブ画素に接続されたゲートラインに対してゲート信号を印加する第２ゲート駆動部とに分割されている。ゲート駆動部は一つの水平走査期間を第１期間と第２期間とに分け、第１期間では、第１ゲート駆動部にはいずれかの画素行の第１サブ画素に対してハイレベルのゲート信号を印加させ、第２ゲート駆動部には同じ画素行の第２サブ画素に対してハイレベルのゲート信号を印加させる。ゲート駆動部は更に、同じ水平走査期間の第２期間では、第１ゲート駆動部にはその画素行の第１サブ画素に対してローレベルのゲート信号を印加させ、第２ゲート駆動部には同じ画素行の第２サブ画素に対してハイレベルのゲート信号を印加させる。一方、データ駆動部は、各水平走査期間の第１期間では、所定の階調に対応するデータ電圧をデータラインに対して印加し、第２期間では、その所定の階調より低い階調に対応するデータ電圧を同じデータラインに対して印加する。それにより、各水平走査期間では、各画素行の第２サブ画素に対して印加されるデータ電圧が、同じ画素行の第１サブ画素に対して印加されるデータ電圧より低い階調に対応する。
【発明の効果】
【０００７】
本発明による表示装置は上記のとおり、各画素の第１サブ画素と第２サブ画素との間で、同じ水平走査期間に印加されるデータ電圧を異なる階調に対応させる。その階調差を利用することにより、この表示装置は、同じ画素の第１サブ画素と第２サブ画素との間に異なるガンマ特性を設定し、その画素を正面方向から見たときのガンマ特性と斜めの方向から見たときのガンマ特性とを実質的に一致させることができる。こうして、その表示装置は、画面を斜めの方向から見たときの映像の歪みを更に効果的に防止して、表示品質を更に改善できる。
【発明を実施するための最良の形態】
【０００８】
以下、添付の図面を参照しながら、本発明の好ましい実施形態を詳細に説明する。
図１は、本発明の一実施形態による液晶表示装置のブロック図である。図１に示されているように、この液晶表示装置160は、パネル部100、ゲート駆動部110、データ駆動部120、階調電圧発生部130、タイミング制御部140、及び電圧提供部150を含む。
【０００９】
図１には示されていないが、パネル部100は、液晶層を挟んで貼り合わされている二枚の基板を含む。パネル部100は、好ましくは一方の基板の表面上に、Ｎ対のゲートラインGL1-odd、GL1-even、…、GLN-odd、GLN-even、Ｍ本のデータラインDL1、…、DLM、及び、Ｎ行Ｍ列の画素のマトリクス（図１には示されていない）を含む。各ゲートラインGL1-odd、…、GLN-evenは各画素行の間を行方向に延びている。各データラインDL1、…、DLMは各画素列の間を列方向に延び、各ゲートラインGL1-odd、…、GLN-evenと交差している。各画素は二つのサブ画素から成り、一方のサブ画素は奇数番目のゲートラインGL1-odd、GL2-odd、…、GLN-oddのいずれかに接続され、他方のサブ画素はその次の偶数番目のゲートラインGL1-even、GL2-even、…、GLN-evenに接続されている。更に、同じ画素に含まれる二つのサブ画素は同一のデータラインに接続されている。
【００１０】
タイミング制御部140は、好ましくは外部のグラフィクスコントローラから映像信号R、G、Bと制御信号CTとを受信し、それらに基づいて、第１制御信号CON1、第２制御信号CON2、第３制御信号CON3、及び映像データDATを生成する。ここで、制御信号CTは好ましくは垂直同期信号と水平同期信号とを含む。垂直同期信号は映像信号R、G、Bの各フレーム期間の開始時点を示し、特にその周期がフレーム周期に等しい。水平同期信号は各水平走査期間の開始時点を示し、特にその周期が１水平走査期間の長さ（以下、１水平周期という。）に等しい。タイミング制御部140は更に、第１制御信号CON1を電圧提供部150に出力し、第２制御信号CON2をゲート駆動部110に出力し、第３制御信号CON3と映像データDATとをデータ駆動部120に出力する。
【００１１】
電圧提供部150は、外部から電源電圧Vpを入力し、第１制御信号CON1に応じて第１駆動電圧AVDD及び第２駆動電圧VSSを生成する。第２駆動電圧VSSは好ましくは接地電圧である。電圧提供部150は更に、第１駆動電圧AVDDを階調電圧発生部130に出力し、第２駆動電圧VSSを階調電圧発生部130及びゲート駆動部110に出力する。
【００１２】
ゲート駆動部110は、電圧提供部150からは第２駆動電圧VSSを入力し、タイミング制御部140からは第２制御信号CON2を受信する。ゲート駆動部110は更に第２制御信号CON2に応じてゲート信号をＮ対のゲートラインGL1-odd、GL1-even、…、GLN-odd、GLN-evenに出力する。ゲート駆動部110は特に、通常はゲート信号の電圧レベルを第２駆動電圧VSSに維持し、第２制御信号CON2の示すタイミングに従ってＮ対のゲートラインGL1-odd、GL1-even、…、GLN-odd、GLN-evenの先頭から順に、ゲート信号の電圧レベルを第２駆動電圧VSSから所定の高電圧に切り換える。ゲート駆動部110は好ましくは、ゲートラインGL1-odd、GL1-even、…、GLN-odd、GLN-evenと共に、パネル部100の周縁部に直に集積化されている。ゲート駆動部110はその他に、パネル部100の周縁部に実装されたチップを含んでいても良い。
【００１３】
階調電圧発生部130は好ましくは抵抗ストリングを含む（図１には示されていない）。抵抗ストリングでは、好ましくは同一の抵抗値を示す抵抗素子が複数、直列に連結されている。それらの抵抗素子の間の接続点が階調電圧発生部130の複数の出力端子に個別に接続されている。電圧提供部150から抵抗ストリングの一端に対しては第１駆動電圧AVDDが印加され、他端に対しては第２駆動電圧VSSが印加される。そのとき、第１駆動電圧AVDDと第２駆動電圧VSSとの間の差が抵抗ストリングによって分割され、階調電圧発生部130の各出力端子から、異なるレベルの階調電圧VGMMAとして出力される。尚、階調電圧発生部130は抵抗ストリングとは別に、複数の異なるレベルの階調電圧VGMMAを生成可能な公知の構成を含んでいても良い。
【００１４】
データ駆動部120は、タイミング制御部140からは映像データDAT及び第３制御信号CON3を受信し、階調電圧発生部130からは複数の階調電圧VGMMAを入力する。データ駆動部120は第３制御信号CON3に応じて各画素行に対する映像データDATを入力し、その映像データDATに基づいて複数の階調電圧VGMMAの中から一つをデータ電圧として選択する。こうして、データ駆動部120は、デジタル信号である映像データDATを、アナログ信号であるデータ電圧に変換する。データ駆動部120は更に、第３制御信号CON3に従って各データラインDL1、…、DLMにデータ電圧を出力する。
【００１５】
図２は、第ｎ行（ｎ＝１、２、…、Ｎ）第ｍ列（ｍ＝１、２、…、Ｍ）の画素の等価回路図である。図２に示されているように、この画素は第１サブ画素200及び第２サブ画素210を含む。
【００１６】
第１サブ画素200は、第１スイッチング素子SW1、第１ストレージキャパシタCst1、及び第１液晶キャパシタCLC1を含む。
【００１７】
第１スイッチング素子SW1の制御端子は、奇数番目のゲートラインのうち、先頭からｎ番目のゲートライン、すなわち第（２ｎ−１）ゲートラインGLn-oddに接続され、入力端子は第ｍデータラインDLmに接続され、出力端子は第１液晶キャパシタCLC1の一端及び第１ストレージキャパシタCst1の一端に接続されている。第（２ｎ−１）ゲートラインGLn-oddの電圧レベルが第２駆動電圧VSSに維持されている期間では第１スイッチング素子SW1はオフ状態を維持し、入力端子は第ｍデータラインDLmに接続され、出力端子は第１液晶キャパシタCLC1の一端及び第１ストレージキャパシタCst1の一端に接続されている。
【００１８】
第１液晶キャパシタCLC1は、パネル部100に含まれる二枚の基板のそれぞれに一つずつ形成された二つの電極間の等価容量である。同じ画素の第１スイッチング素子SW1に接続された第１液晶キャパシタCLC1の一端を成す電極、すなわち第１サブ画素電極は、その第１スイッチング素子SW1と同じ基板上に画素ごとに形成されている。一方、第１液晶キャパシタCLC1の他端を成す電極、すなわち共通電極は、第１スイッチング素子SW1とは別の基板の表面全体を覆い、全ての画素で共用されている。第１サブ画素電極と共通電極とは、二枚の基板間に挟まれた液晶層を隔てて対向している。第１サブ画素電極と共通電極との間の電圧、すなわち第１液晶キャパシタCLC1の両端電圧に応じて、第１サブ画素電極と共通電極との間に挟まれた液晶層の部分に所定の強度の電界が発生し、第１サブ画素200の光透過率を決定する。
【００１９】
第１ストレージキャパシタCst1は、同じ画素の第１スイッチング素子SW1と同じ基板に形成された二枚の電極間の等価容量である。同じ画素の第１スイッチング素子SW1に接続された第１ストレージキャパシタCst1の一端を成す電極は、同じ画素の第１液晶キャパシタCLC1の一端を成す電極、すなわち第１サブ画素電極である。一方、第１ストレージキャパシタCst1の他端を成す電極は、同じ基板上に形成された配線（図１、２には示されていない）を通して全ての画素間で連結されている。第１サブ画素電極ともう一方の電極とは、同じ基板に含まれる絶縁層を隔てて対向している。第１ストレージキャパシタCst1は同じ画素の第１液晶キャパシタCLC1の容量を補うことで、同じ画素の第１スイッチング素子SW1がオフ状態に維持されているときに、その第１液晶キャパシタCLC1の両端電圧を安定化させる。
【００２０】
第２サブ画素210は、第２スイッチング素子SW2、第２ストレージキャパシタCst2、及び第２液晶キャパシタCLC2を含む。
【００２１】
第２スイッチング素子SW2の制御端子は、偶数番目のゲートラインのうち、先頭からｎ番目のゲートライン、すなわち第２ｎゲートラインGLn-evenに接続され、入力端子は第ｍデータラインDLmに接続され、出力端子は第２液晶キャパシタCLC2の一端及び第２ストレージキャパシタCst2の一端に接続されている。
【００２２】
第２液晶キャパシタCLC2は、パネル部100に含まれる二枚の基板のそれぞれに一つずつ形成された二つの電極間の等価容量である。同じ画素の第２スイッチング素子SW2に接続された第２液晶キャパシタCLC2の一端を成す電極、すなわち第２サブ画素電極は、その第２スイッチング素子SW2と同じ基板上に画素ごとに形成されている。一方、第２液晶キャパシタCLC2の他端を成す電極は第１液晶キャパシタCLC1の他端を成す電極、すなわち共通電極である。第２サブ画素電極と共通電極とは、二枚の基板間に挟まれた液晶層を隔てて対向している。第２サブ画素電極と共通電極との間の電圧、すなわち第２液晶キャパシタCLC2の両端電圧に応じて、第２サブ画素電極と共通電極との間に挟まれた液晶層の部分に所定の強度の電界が発生し、第２サブ画素210の光透過率を決定する。
【００２３】
第２ストレージキャパシタCst2は、同じ画素の第２スイッチング素子SW2と同じ基板に形成された二枚の電極間の等価容量である。同じ画素の第２スイッチング素子SW2に接続された第２ストレージキャパシタCst2の一端を成す電極は、同じ画素の第２液晶キャパシタCLC2の一端を成す電極、すなわち第２サブ画素電極である。一方、第２ストレージキャパシタCst2の他端を成す電極は、同じ基板上に形成された配線（図１、２には示されていない）を通して全ての画素間で連結されている。第２サブ画素電極ともう一方の電極とは、同じ基板に含まれる絶縁層を隔てて対向している。第２ストレージキャパシタCst2は同じ画素の第２液晶キャパシタCLC2の容量を補うことで、同じ画素の第２スイッチング素子SW2がオフ状態に維持されているときに、その第２液晶キャパシタCLC2の両端電圧を安定化させる。
【００２４】
共通電極、すなわち第１液晶キャパシタCLC1と第２液晶キャパシタCLC2との共通の電極に対しては、所定の電圧である共通電圧Vcomが印加される。第１ストレージキャパシタCst1の他端及び第２ストレージキャパシタCst2の他端に対しては、第２駆動電圧VSSが印加される。
【００２５】
ゲート駆動部110とデータ駆動部120とは、タイミング制御部140からの制御信号CON2、CON3に従うことで協働して、各画素に対してデータ電圧を以下のように印加する。図３は、図２に示されている第ｎ行第ｍ列の画素に対して印加されるデータ電圧及びゲート信号の波形図である。
【００２６】
ゲート駆動部110は通常、各ゲートラインに対するゲート信号の電圧レベルを第２駆動電圧VSSに維持する。ここで、第２駆動電圧VSSは、第１スイッチング素子SW1及び第２スイッチング素子SW2をいずれもターンオフさせる電圧、すなわちゲートオフ電圧に等しく設定されている。ゲート駆動部110は、映像信号R、G、Bのフレーム期間ごとに、先頭のゲートラインGL1-oddから順に１水平周期ずつ、ゲート信号の電圧レベルをゲートオフ電圧VSSから、第１スイッチング素子SW1又は第２スイッチング素子SW2をターンオンさせる電圧、すなわちゲートオン電圧に切り換える。ゲート駆動部110は特に、図３に示されているように、各水平走査期間を二つの期間t1、t2に分け、先の第１期間t1では、同じ画素行に接続されている一対のゲートラインGLn-odd、GLn-even（n＝1、2、…、N）の両方でゲート信号の電圧レベルをゲートオン電圧に維持し、後の第２期間t2では、その画素行に接続されている偶数番目のゲートラインGLn-evenでのみ、ゲート信号の電圧レベルをゲートオン電圧に維持する。
【００２７】
データ駆動部120は、ｎ番目の画素行に対するデータ電圧Vdataをｎ番目の水平走査期間にデータラインDLm（m＝1、2、…、M）に対して印加する。データ駆動部120は特に、図３に示されているように、その水平走査期間の第２期間t2でのデータ電圧VdataのレベルVd2を、第１期間t1でのデータ電圧VdataのレベルVd1より共通電圧Vcomに近づける。すなわち、データ駆動部120はデータ電圧Vdataのレベルを第２期間t2では第１期間t1より低い階調に対応させる。データ駆動部120は更に、共通電圧Vcomに対するデータ電圧Vdataの極性をフレーム期間ごとに反転させ、更に各フレーム期間では水平走査期間ごとに反転させる。
【００２８】
ゲート信号とデータ電圧との上記の変化を、図２に示されている第ｎ行第ｍ列の画素について更に詳しく説明すれば、以下のとおりである。
【００２９】
各フレームのｎ番目の水平走査期間1Hの第１期間t1では、図３に示されているように、第１サブ画素200の第１スイッチング素子SW1の制御端子に対して第（２ｎ−１）ゲートラインGLn-oddからゲートオン電圧が印加される。それにより、第１スイッチング素子SW1は第１期間t1中、オン状態を維持する。一方、データ駆動部120は第ｍデータラインDLmに対し、所定の階調に対応する第１レベルVd1のデータ電圧Vdataを印加する。従って、第１スイッチング素子SW1を通して第ｍデータ線DLmから第１サブ画素電極に対して第１レベルVd1のデータ電圧Vdataが印加されて、第１液晶キャパシタCLC1と第１ストレージキャパシタCst1とがそれぞれ充電される。その結果、第１液晶キャパシタCLC1の両端電圧は、データ電圧Vdataの第１レベルVd1と共通電圧Vcomとの間の差に等しく維持され、第１ストレージキャパシタCst1の両端電圧は、データ電圧Vdataの第１レベルVd1と第２駆動電圧VSSとの間の差に等しく維持される。
【００３０】
第１期間t1では、第２サブ画素210でも同様に、第２スイッチング素子SW2の制御端子に対して第２ｎゲートラインGLn-evenからゲートオン電圧が印加されるので、第２スイッチング素子SW1がターンオンし、第２スイッチング素子SW2を通して第ｍデータ線DLmから第２サブ画素電極に対して第１レベルVd1のデータ電圧Vdataが印加される。それにより、第２液晶キャパシタCLC2と第２ストレージキャパシタCst2とが充電される。その結果、第２液晶キャパシタCLC1の両端電圧は、データ電圧Vdataの第１レベルVd1と共通電圧Vcomとの間の差に等しく維持され、第２ストレージキャパシタCst2の両端電圧は、データ電圧Vdataの第１レベルVd1と第２駆動電圧VSSとの間の差に等しく維持される。
【００３１】
ｎ番目の水平走査期間1Hの第２期間t2では、図３に示されているように、第１サブ画素200に接続された第（２ｎ−１）ゲートラインGLn-oddに対してはゲートオン電圧が印加されず、第２サブ画素210に接続された第２ｎゲートラインGLn-evenに対してのみ、ゲートオン電圧が印加される。従って、第１スイッチング素子SW1はターンオフするので第１サブ画素電極は第ｍデータラインDLmから分離されてフローティング状態に維持され、第２スイッチング素子SW2はオン状態を維持するので第２サブ画素電極のみが第ｍデータラインDLmに接続されている。一方、データ駆動部120は第ｍデータラインDLmに対し、第１期間t1での第１レベルVd1よりも低い階調に対応する第２レベルVd2のデータ電圧Vdataを印加する。従って、第２レベルVd2のデータ電圧Vdataは第２サブ画素210のみに対して印加される。それにより、第２液晶キャパシタCLC2と第２ストレージキャパシタCst2とが再び充電され、第２液晶キャパシタCLC2の両端電圧は、データ電圧Vdataの第２レベルVd2と共通電圧Vcomとの間の差に変化し、第２ストレージキャパシタCst2の両端電圧は、データ電圧Vdataの第２レベルVd2と第２駆動電圧VSSとの間の差に変化する。それに対し、第１サブ画素200では、第１液晶キャパシタCLC1と第１ストレージキャパシタCst1との各両端電圧が、第１期間t1でのレベルと実質的に等しく維持される。
【００３２】
以上のとおり、第ｎ行第ｍ列の画素の第１サブ画素200では、各フレーム期間のｎ番目の水平走査期間1Hの全体にわたり、第１液晶キャパシタCLC1の両端電圧が第１レベルVd1のデータ電圧Vdataと共通電圧Vcomとの間の差に実質的に等しく維持される。従って、第１サブ画素200の光透過率、すなわち輝度は、その水平走査期間1Hから次のフレーム期間のｎ番目の水平走査期間まで、第１レベルVd1に対応する階調に維持される。一方、同じ画素の第２サブ画素210では、第２液晶キャパシタCLC2の両端電圧が、ｎ番目の水平走査期間1Hの第１期間t1には第１レベルVd1のデータ電圧Vdataと共通電圧Vcomとの間の差に実質的に等しく維持され、第２期間t2には、第１レベルVd1よりは共通電圧Vcomに近い第２レベルVd2のデータ電圧Vdataと共通電圧Vcomとの間の差に実質的に等しく維持される。従って、第２サブ画素210の光透過率、すなわち輝度は、その水平走査期間1Hの第２期間t2から次のフレーム期間のｎ番目の水平走査期間まで、第１サブ画素200の階調より低い、第２レベルVd1に対応する階調に維持される。
【００３３】
このように、同じ一フレーム期間に、同じ画素に含まれる第１サブ画素200と第２サブ画素210とが異なる階調の輝度を示す。上記の液晶表示装置は特に、第１サブ画素200と第２サブ画素210とに対して異なるレベルVd1、Vd2のデータ電圧Vdataを印加することにより、それらのサブ画素200、210間での階調差を精度良く調節できる。従って、その液晶表示装置は第１サブ画素200のガンマ特性と第２サブ画素210のガンマ特性とを個別に、かつ高精度に調節できる。それにより、画面を正面方向から見たときのガンマ特性と、画面を斜めの方向から見たときのガンマ特性との間の差が効果的に低減する。こうして、上記の液晶表示装置では、画面を斜めの方向から見たときの映像の歪みが効果的に防止されるので、表示品質が更に改善される。
【００３４】
ゲート駆動部110は更に、各水平走査期間の第２期間に、各画素行に接続されている偶数番目のゲートラインGLn-even（n＝1、2、…、N）でゲート信号の電圧レベルをゲートオン電圧に維持すると共に、その次の画素行に接続されている奇数番目のゲートラインGLn+1-oddでもゲート信号の電圧レベルをゲートオン電圧に維持する。それにより、いずれのゲートラインでも順番の偶奇にかかわらず、各フレーム期間中のゲートオン電圧の持続時間が１水平周期に等しく設定される。
【００３５】
例えば図２に示されている第ｎ行第ｍ列の画素について更に詳しく説明すれば、以下のとおりである。
【００３６】
図３に示されているように、各フレームの（ｎ−１）番目の水平走査期間の第２期間T0では、第ｎ画素行に接続された奇数番目のゲートライン、すなわち第（２ｎ−１）ゲートラインGLn-oddに対するゲート信号の電圧レベルが、第（ｎ−１）画素行に接続された偶数番目のゲートライン、すなわち第（２ｎ−２）ゲートラインGn−1-evenに対するゲート信号の電圧レベルと共に、ゲートオン電圧に維持される。従って、その第２期間T0では、同じ第ｍデータラインDLmに、第（ｎ−１）行第ｍ列の画素の第２サブ画素210に加えて第ｎ行第ｍ列の画素の第１サブ画素200も接続されるので、第（ｎ−１）行第ｍ列の画素の第２サブ画素210に対するレベルVd0のデータ電圧Vdataが第ｎ行第ｍ列の画素の第１サブ画素200に対しても印加される。
【００３７】
ここで、共通電圧Vcomに対するデータ電圧Vdataの極性は、フレーム期間ごとに、かつ画素行ごとに反転する。例えば図３では、第（ｎ−１）画素行に対するデータ電圧Vdataは共通電圧Vcomに対して負であり、第ｎ画素行に対するデータ電圧Vdataは正である。従って、それらのデータ電圧Vdataが印加される直前では、第（ｎ−１）画素行の各サブ画素電極の電圧は共通電圧Vcomに対して正であり、第ｎ画素行の各サブ画素電極の電圧は負である。また、（ｎ−１）番目の水平走査期間の第２期間T0では、共通電圧Vcomに対する極性が負であるレベルVd0のデータ電圧Vdataによって、第ｎ画素行の第１サブ画素200の第１液晶キャパシタCLC1がプリチャージされる。図３に示されているように、データ電圧Vdataのレベルは第２期間t0ではその直前の第１期間より共通電圧Vcomに近い。それ故、（ｎ−１）番目の水平走査期間の第２期間T0で予め、第１サブ画素200の第１液晶キャパシタCLC1が負極性のデータ電圧Vdataでプリチャージされることにより、次のｎ番目の水平走査期間の第１期間t1では、第１サブ画素電極の電圧が速やかに極性を負から正に反転させ、更に正極性のデータ電圧Vdataの第１レベルVd1まで到達できる。その結果、液晶の実質的な応答が高速化されるので、表示品質が更に改善される。
【００３８】
図４は、図１に示されているゲート駆動部110のブロック図である。図４に示されているように、ゲート駆動部110は、ゲートラインと同数、すなわち２Ｎ個のステージST1、ST2、ST3、ST4、…を含む。それらのステージST1、ST2、ST3、ST4、…は１個ずつ、異なるゲートラインに接続されている。ゲート駆動部110は更に第１ゲート駆動部400及び第２ゲート駆動部410に分割されている。第１ゲート駆動部400は奇数番目のステージST1、ST3、…を含み、第２ゲート駆動部410は偶数番目のステージST2、ST4、…を含む。第１ゲート駆動部400は奇数番目のゲートラインGL1-odd、GL2-odd、…にゲート信号を出力し、第２ゲート駆動部410は偶数番目のゲートラインGL1-even、GL2-even、…にゲート信号を出力する。
【００３９】
図４に示されているように、各ステージST1、ST2、ST3、ST4、…は、セット端子S、ゲート電圧端子Vin、第１クロック端子CK、第２クロック端子CKB、リセット端子R、ゲート出力端子OUT、及びキャリー出力端子CRを含む。
【００４０】
第１ゲート駆動部400の先頭のステージである第１ステージST1では、セット端子Sは走査開始信号STVを入力する。ここで、走査開始信号STVは各水平走査期間の開始時点を知らせる信号であり、タイミング制御部140によって生成された第２制御信号CON2に含まれている。３番目以降の奇数番目のステージST3、ST5、…のそれぞれでは、セット端子Sは直前の奇数番目のステージST1、ST3、…のキャリー出力端子CRからキャリー信号を入力する。ここで、キャリー信号は、同じステージから出力されるゲート信号と実質的に同じ波形の信号である。各奇数番目のステージST1、ST3、…のリセット端子Rは、直後の奇数番目のステージST3、ST5、…のゲート出力端子OUTからゲート信号を入力する。各奇数番目のステージST1、ST3、…のゲート電圧端子Vinは電圧提供部150から第２駆動電圧VSSを、ゲートオフ電圧として入力する。
【００４１】
図４に示されているように、奇数番目のステージST1、ST3、ST5、ST7、…のうち、先頭から数えて奇数番目のステージST1、ST5、…では、第１クロック端子CKは第１クロック信号CK＿ODDを入力し、第２クロック端子CKBは第２クロック信号CKB＿ODDを入力する。奇数番目のステージST1、ST3、ST5、…のうち、先頭から数えて偶数番目のステージST3、ST7、…ではその逆である。ここで、第１クロック信号CK＿ODD及び第２クロック信号CKB＿ODDは走査開始信号STVと同様、タイミング制御部140から提供される第２制御信号CON2に含まれている。
【００４２】
第２ゲート駆動部410の先頭のステージである第２ステージST2では、セット端子Sは走査開始信号STVを入力する。４番目以降の偶数番目のステージST4、ST6、…のそれぞれでは、セット端子Sは直前の偶数番目のステージST2、ST4、…のキャリー出力端子CRからキャリー信号を入力する。各偶数番目のステージST2、ST4、…のリセット端子Rは、直後の偶数番目のステージST4、ST6、…のゲート出力端子OUTからゲート信号を入力する。各偶数番目のステージST2、ST4、…のゲート電圧端子Vinは電圧提供部150から第２駆動電圧VSSを、ゲートオフ電圧として入力する。
【００４３】
図４に示されているように、偶数番目のステージST2、ST4、ST6、ST8、…のうち、先頭から数えて奇数番目のステージST2、ST6、…では、第１クロック端子CKは第３クロック信号CK＿EVENを入力し、第２クロック端子CKBは第４クロック信号CKB＿EVENを入力する。偶数番目のステージST2、ST4、ST6、ST8、…のうち、先頭から数えて偶数番目のステージST4、ST8、…ではその逆である。第３クロック信号CK＿EVEN及び第４クロック信号CKB＿EVENは走査開始信号STVと同様、タイミング制御部140からの第２制御信号CON2に含まれている。
【００４４】
第１クロック信号CK＿ODD及び第２クロック信号CKB＿ODDは互いに逆位相のクロック信号の対であり、いずれの周期も水平周期の２倍に等しい。第３クロック信号CK＿EVEN及び第４クロック信号CKB＿EVENは互いに逆位相のクロック信号の対であり、いずれの周期も水平周期の２倍に等しい。第１クロック信号CK＿ODD及び第３クロック信号CK＿EVENの間には所定の位相差が設けられている。この位相差は当然、第２クロック信号CKB＿ODD及び第４クロック信号CKB＿EVENの間の位相差でもある。
【００４５】
クロック信号CK＿ODD、CKB＿ODD、CK＿EVEN、CKB＿EVENはいずれも、ハイの電圧レベルが、各画素のスイッチング素子SW1、SW2をターンオンできる電圧、すなわちゲートオン電圧以上に設定され、ローの電圧レベルがそれらのスイッチング素子SW1、SW2をターンオフできる電圧、すなわちゲートオフ電圧以下に設定されている。それにより、各ゲート駆動部400、410はクロック信号CK＿ODD、CKB＿ODD、CK＿EVEN、CKB＿EVENの各パルスをゲート信号として利用する。
【００４６】
図５は、各クロック信号CK＿ODD、CKB＿ODD、CK＿EVEN、CKB＿EVENと各ゲート信号との波形図の一例である。図５に示されているように、第１クロック信号CK＿ODD及び第２クロック信号CKB＿ODD間の位相差は実質的に１８０度であり、第３クロック信号CK＿EVEN及び第４クロック信号CKB＿EVEN間の位相差は実質的に１８０度である。また、図５に示されている例では、第１クロック信号CK＿ODD及び第３クロック信号CK＿EVEN間の位相差Δtは実質的に９０度であり、第２クロック信号CKB＿ODD及び第４クロック信号CKB＿EVEN間の位相差Δtも実質的に９０度である。クロック信号CK＿ODD、CKB＿ODD、CK＿EVEN、CKB＿EVENの周期はいずれも１水平周期の２倍に等しく、各クロック信号CK＿ODD、CKB＿ODD、CK＿EVEN、CKB＿EVENのハイレベル期間及びローレベル期間はいずれも半周期、すなわち１水平周期に設定されている。
【００４７】
第１ゲート駆動部400は、奇数番目のゲートラインGLn-odd（n＝1、2、…、N）のうち、先頭から数えて奇数番目のゲートラインGL2n-1-odd（＝GL1-odd、GL3-odd、…）に対しては第１クロック信号CK＿ODDのハイレベル期間のパルスを一つずつ、ゲート信号として印加し、先頭から数えて偶数番目のゲートラインGL2n-odd（＝GL2-odd、GL4-odd、…）に対しては第２クロック信号CKB＿ODDのハイレベル期間のパルスを一つずつ、ゲート信号として印加する。同様に、第２ゲート駆動部410は、偶数番目のゲートラインGLn-even（n＝1、2、…、N）のうち、先頭から数えて奇数番目のゲートラインGL2n-1-even（＝GL1-even、GL3-even、…）に対しては第３クロック信号CK＿EVENのハイレベル期間のパルスを一つずつ、ゲート信号として印加し、先頭から数えて偶数番目のゲートラインGL2n-even（＝GL2-even、GL4-even、…）に対しては第４クロック信号CKB＿EVENのハイレベル期間のパルスを一つずつ、ゲート信号として印加する。
【００４８】
図５に示されている例では、第１クロック信号CK＿ODD及び第３クロック信号CK＿EVENの間に９０度の位相差Δtがあるので、例えば、第１ゲートラインGL1-oddに対するゲート信号のハイレベル期間の後半が、第２ゲートラインGL1-evenに対するゲート信号のハイレベル期間の前半と、１／４周期、すなわち１水平周期の半分の時間(1／2)Hだけ重複する。同様に、第２クロック信号CKB＿ODD及び第４クロック信号CKB＿EVENの間に９０度の位相差があるので、例えば、第３ゲートラインGL2-oddに対するゲート信号のハイレベル期間の後半が、第４ゲートラインGL2-evenに対するゲート信号のハイレベル期間の前半と、１／４周期、すなわち１水平周期の半分の時間(1／2)Hだけ重複する。こうして、隣接するゲートラインの間ではゲート信号のハイレベル期間の一部が重複する。
【００４９】
この重複期間が、図３に示されている第１期間t1又は第２期間t2として利用される。上記のとおり、奇数番目のゲートラインに対するゲート信号のハイレベル期間の前半を、直前の偶数番目のゲートラインに対するゲート信号のハイレベル期間の後半に重複させることにより、各画素行の第１液晶キャパシタをプリチャージできる。それにより、液晶の応答を高速化できる。また、偶数番目のゲートラインに対するゲート信号のハイレベル期間の前半を、直前の奇数番目のゲートラインに対するゲート信号のハイレベル期間の後半に重複させることにより、一つの画素の第２サブ画素に対してのみ、データ電圧が印加される期間を設定できる。それにより、同じ画素の二つのサブ画素に対して同じデータラインを通し、対応する階調の異なるデータ電圧を印加できる。更に、それを利用して、同じ画素のサブ画素間でガンマ特性を変化させて、その画素を正面方向から見たときのガンマ特性と斜めの方向から見たときのガンマ特性とを実質的に一致させることができる。こうして、画面を斜めの方向から見たときの映像の歪みを効果的に防止できる。
【００５０】
図５に示されている例では、第１クロック信号CK＿ODD及び第３クロック信号CK＿EVENの間の位相差Δtが９０度に設定されている。しかし、その位相差Δtは、液晶キャパシタのプリチャージに必要な時間によっては、９０度とは別の値に設定されても良い。
【００５１】
図３に示されているように、同じフレーム期間では、各画素の第１サブ画素電極に対して印加されるデータ電圧VdataのレベルVd1が、同じ画素の第２サブ画素電極に対して印加されるデータ電圧VdataのレベルVd2とは異なる。その場合、厳密には、第１サブ画素と第２サブ画素との間でキックバック電圧に差が生じる。ここで、キックバック電圧は、ゲート信号の電圧レベルの変化に起因するサブ画素電極の電圧の変動成分である。各サブ画素400、410では、スイッチング素子SW1、SW2がターンオフしてサブ画素電極がフローティング状態に遷移した直後、ゲート信号の電圧レベルがゲートオン電圧からゲートオフ電圧へ切り換えられると、その電圧変化が各スイッチング素子SW1、SW2のゲート−ソース間の寄生容量を通して各サブ画素電極に伝達される。それにより、液晶キャパシタとストレージキャパシタとの間で電荷の再配置が生じ、各サブ画素電極の電圧がデータ電圧からキックバック電圧だけ変動する。キックバック電圧は一般に、データ電圧のレベル、液晶キャパシタの容量、ストレージキャパシタの容量、スイッチング素子のゲート−ソース間の寄生容量、又は、ゲートオン電圧とゲートオフ電圧との間の差によって変化する。それ故、各サブ画素電極の電圧を所望のレベルに更に確実に維持するために、第１ゲート駆動部400と第２ゲート駆動部410との間でゲート信号のパルス高さを以下のように変化させて、同じ画素に含まれる二つのサブ画素間でのキックバック電圧の差を低減させても良い。
【００５２】
図６は、その場合における、各クロック信号CK＿ODD、CKB＿ODD、CK＿EVEN、CKB＿EVEN、及びゲート信号の波形図である。図６に示されているように、第１クロック信号CK＿ODD及び第２クロック信号CKB＿ODDのパルス高さは第１振幅A1に設定され、第３クロック信号CK＿EVEN及び第４クロック信号CKB＿EVENのパルス高さは、第１振幅A1より小さい第２振幅A2に設定されている。尚、クロック信号CK＿ODD、CKB＿ODD、CK＿EVEN、CKB＿EVENの間の位相差は、図５に示されている位相差と等しい。
【００５３】
第１ゲート駆動部400は、奇数番目のゲートラインGLn-odd（n＝1、2、…、N）に対して第１クロック信号CK＿ODD又は第２クロック信号CKB＿ODDのハイレベル期間のパルスを一つずつ、ゲート信号として印加する。一方、第２ゲート駆動部410は、偶数番目のゲートラインGLn-evenに対して第３クロック信号CK＿EVEN又は第４クロック信号CKB＿EVENのハイレベル期間のパルスを一つずつ、ゲート信号として印加する。従って、第１ゲート駆動部400から奇数番目のゲートラインGL1-odd、GL2-odd、…に対して印加されるゲート信号のパルス高さV1より、第２ゲート駆動部410から偶数番目のゲートラインGL1-even、GL2-even、…に対して印加されるゲート信号のパルス高さV2は小さい。
【００５４】
このように、同じ画素に含まれる二つのサブ画素間でゲート信号のパルス高さを変化させることにより、それらのサブ画素間でのキックバック電圧の差を低減させて、各サブ画素電極の電圧を所望のレベルに更に確実に維持できる。
【００５５】
図６に示されている例では、第１クロック信号CK＿ODD及び第２クロック信号CKB＿ODDの振幅A1を、第３クロック信号CK＿EVEN及び第４クロック信号CKB＿EVENの振幅A2より大きく設定して、第１ゲート駆動部400から出力されるゲート信号のパルス高さV1を、第２ゲート駆動部410から出力されるゲート信号のパルス高さV2より増大させている。しかし、その他にも各クロック信号CK＿ODD、CKB＿ODD、CK＿EVEN、CKB＿EVENの振幅を様々に変化させても良い。
【００５６】
図７は、図４に示されているゲート駆動部400、410の各ステージST1、ST2、…の等価回路図である。尚、各ステージの回路構成はいずれも同一であるので、図７では第１ゲート駆動部400に含まれるステージのうち、先頭から数えて奇数番目のステージの等価回路のみを示している。従って、第１クロック端子CKには第１クロック信号CK＿ODDが入力され、第２クロック端子CKBには第２クロック信号CKB＿ODDが入力される。図７に示されているように、各ステージは、入力部620、プルアップ駆動部630、プルダウン駆動部640、及び出力部650を含む。
【００５７】
入力部620は、セット端子Sとゲート電圧端子Vinとの間に三つのトランジスタT11、T10、T5の直列接続を含む。第１トランジスタT11及び第３トランジスタT5のゲートは第２クロック端子CKBに接続され、第２トランジスタT10のゲートは第１クロック端子CKに接続されている。第１トランジスタT11と第２トランジスタT10との間の接点は第１接点J1に接続され、第２トランジスタT10と第３トランジスタT5との間の接点は第２接点J2に接続されている。
【００５８】
プルアップ駆動部630は、第４トランジスタT4、第５トランジスタT12、第６トランジスタT7、第１キャパシタC1、及び、第２キャパシタC2を含む。第４トランジスタT4のゲートとドレインとはセット端子Sに共通に接続され、ソースは第１接点J1に接続されている。第５トランジスタT12のゲートとドレインとは第１クロック端子CKに共通に接続され、ソースは第３接点J3に接続されている。第６トランジスタT7のゲートは第３接点J3に接続され、ドレインは第１クロック端子CKに接続され、ソースは第４接点J4に接続されている。第１キャパシタC1は第６トランジスタT7のゲートと第１クロック端子CKとの間に接続されている。第２キャパシタC2は第３接点J3と第４接点J4との間に接続されている。
【００５９】
プルダウン駆動部640は六つのトランジスタT6、T9、T13、T8、T3、T2を含む。第７トランジスタT6のソースはゲート電圧端子Vinに接続され、ゲートはフレームリセット端子FRに接続され、ドレインは第１接点J1に接続されている。ここで、フレームリセット端子FRは図４には示されていないが、各ステージに設けられ、各ゲート駆動部400、410に含まれる最後のステージST(2N−1)、ST2Nからキャリー信号を初期化信号として受信する。第８トランジスタT9のソースはゲート電圧端子Vinに接続され、ゲートはリセット端子Rに接続され、ドレインは第１接点J1に接続されている。第９トランジスタT13のソースはゲート電圧端子Vinに接続され、ゲートは第２接点J2に接続され、ドレインは第３接点J3に接続されている。第１０トランジスタT8のソースはゲート電圧端子Vinに接続され、ゲートは第２接点J2に接続され、ドレインは第４接点J4に接続されている。第１１トランジスタT3のソースはゲート電圧端子Vinに接続され、ゲートは第４接点J4に接続され、ドレインは第２接点J2に接続されている。第１２トランジスタT2のソースはゲート電圧端子Vinに接続され、ゲートはリセット端子Rに接続され、ドレインは第２接点J2に接続されている。
【００６０】
出力部650は、第１３トランジスタT1、第１４トランジスタT14、及び第３キャパシタC3を含む。第１３トランジスタT1のドレインは第１クロック端子CKに接続され、ソースはゲート出力端子OUTと第２接点J2とに接続され、ゲートは第１接点J1に接続されている。第１４トランジスタT14のドレインは第１クロック端子CKに接続され、ソースはキャリー出力端子CRに接続され、ゲートは第１接点J1に接続されている。第３キャパシタC3は第１３トランジスタT1のゲートとドレインとの間、すなわち、第１接点J1と第２接点J2との間に接続されている。
【００６１】
図７では、１４個のトランジスタT1〜T14がいずれもＮＭＯＳトランジスタから成る。その他に、それら１４個のトランジスタT1〜T14がＰＭＯＳトランジスタから構成されていても良い。また、三つのキャパシタC1〜C3は、ＭＯＳトランジスタのゲート−ドレイン間の寄生容量、又はゲート−ソース間の寄生容量であっても良い。
【００６２】
以下、図７に示されている、第１ゲート駆動部400に含まれる、先頭から数えて３番目以降の奇数番目のステージのいずれか、すなわち第（４ｎ−３）ステージ（ｎ＝２、３、…）の動作について説明する。従って、第１クロック端子CKには第１クロック信号CK＿ODDが入力され、第２クロック端子CKBには第２クロック信号CKB＿ODDが入力される場合が想定されている。尚、下記で説明される動作は、その他のステージでも同様である。
【００６３】
第１クロック端子CKに入力される第１クロック信号CK＿ODDの電圧レベルがゲートオフ電圧に維持される期間では、セット端子Sに直前の第（４ｎ−５）ステージから入力されるキャリー信号の電圧レベルと、第２クロック端子CKBに対して印加される第２クロック信号CKB＿ODDの電圧レベルとがいずれもゲートオン電圧に維持される。従って、その期間では、第１トランジスタT11、第３トランジスタT5、及び第４トランジスタT4がいずれもターンオンする。第１トランジスタT11及び第４トランジスタT4はゲートオン電圧をセット端子Sから第１接点J1に伝達する。一方、第３トランジスタT5はゲートオフ電圧をゲート電圧端子Vinから第２接点J2に伝達する。それにより、第１３トランジスタT1がターンオンして、第１クロック信号CK＿ODDを第１クロック端子CKからゲート出力端子OUTに出力する。それにより、第１クロック信号CK＿ODDがゲート信号Goutとして第（２ｎ−１）ゲートラインGL2n-1-oddに出力される。更に、第１４トランジスタT14がターンオンし、第１クロック信号CK＿ODDを第１クロック端子CKからキャリー出力端子CRに出力する。それにより、第１クロック信号CK＿ODDがキャリー信号Coutとして次の第（４ｎ−１）ステージに出力される。この時、第２接点J2の電位と第１クロック信号CK＿ODDの電圧レベルとの両方がゲートオフ電圧に等しいので、ゲート信号Goutとキャリー信号Coutとの電圧レベルはいずれもゲートオフ電圧に等しい。また、第３キャパシタC3は、第１接点J1と第２接点J2との間の電位差、すなわちゲートオン電圧とゲートオフ電圧との間の差によって充電され、その両端電圧がその電圧の差に等しく維持される。
【００６４】
第１クロック信号CK＿ODDの電圧レベルがゲートオフ電圧に維持される期間では更に、第１クロック端子CK、リセット端子R、及び第２接点J2のいずれの電位もゲートオフ電圧に維持されている。従って、それらの端子にゲートが接続されている、第２トランジスタT10、第８トランジスタT9、第５トランジスタT12、第９トランジスタT13、第１０トランジスタT8、及び第１２トランジスタT2は全てオフ状態を維持する。
【００６５】
第２クロック信号CKB＿ODDの電圧レベルがゲートオフ電圧に立ち下がると、第１トランジスタT11及び第３トランジスタT5がいずれもターンオフする。それと同時に、第１クロック信号CK＿ODDの電圧レベルがゲートオン電圧に立ち上がるので、第１３トランジスタT1のソース及び第２接点J2の電位がいずれもゲートオン電圧に立ち上がる。この時、第２トランジスタT10では、ゲートに対してはゲートオン電圧が印加されるが、第２接点J2に接続されているソースの電位もゲートオン電圧であるので、ゲート−ソース間電圧が実質的に０に等しい。従って、第２トランジスタT10はオフ状態を維持する。更に、第２接点J2の電位の上昇に伴い、第３キャパシタC3を通して第１接点J1の電位がセット端子Sの電位に達するので、第４トランジスタT4がターンオフする。従って、第１接点J1はフローティング状態になるので、その電位は第２接点J2の電位の上昇に伴って更に上昇し、第２接点J2の電位より第３キャパシタC3の両端電圧だけ高くなる。
【００６６】
一方、第１クロック端子CKの電位がゲートオン電圧に維持されているので第５トランジスタT12がターンオンし、第２接点J2の電位がゲートオン電圧に維持されているので第９トランジスタT13及び第１０トランジスタT8がいずれもターンオンする。従って、第５トランジスタT12と第９トランジスタT13との直列接続が第１クロック端子CKとゲート電圧端子Vinとの間を接続するので、第３接点J3は、それらのトランジスタT12、T13のオン抵抗によってゲートオン電圧とゲートオフ電圧との間の差を分割した電位に維持される。ここで、第９トランジスタT13のオン抵抗値は第５トランジスタT12のオン抵抗値に比べて十分に大きく、例えば約10、000倍程度に設定されている。それにより、第３接点J3の電位はゲートオン電圧と殆ど等しいので、第６トランジスタT7がターンオンする。その結果、第６トランジスタT7と第１０トランジスタT8との直列接続が第１クロック端子CKとゲート電圧端子Vinとの間を更に接続するので、第４接点J4は、それらのトランジスタT7、T8のオン抵抗によってゲートオン電圧とゲートオフ電圧との間の差を分割した電位に維持される。ここで、第６トランジスタT7及び第１０トランジスタT8のオン抵抗値は殆ど等しく設定されている。従って、第４接点J4の電位はゲートオン電圧とゲートオフ電圧との中間レベルに維持されるので、第１１トランジスタT3はオフ状態を維持する。
【００６７】
また、第３接点J3と第５接点J5との間の電位差によって第１キャパシタC1は充電され、第３接点J3と第４接点J4との間の電位差によって第２キャパシタC2は充電される。ここで、それら三つの接点J3、J4、J5の間では電位が、第５接点J5、第３接点J3、第４接点J4の順に高い。
【００６８】
第１クロック信号CK＿ODDの電圧レベルがゲートオン電圧に維持される期間では更に、リセット端子Rの電位がゲートオフ電圧に維持されているので、第８トランジスタT9及び第１２トランジスタT2はいずれもオフ状態を維持している。それ故、ゲート出力端子OUTは第１３トランジスタT1を通して第１クロック端子CKにのみ接続されているので、ゲート信号Goutの電圧レベルがゲートオン電圧に維持される。同様に、キャリー出力端子CRは第１４トランジスタT14を通して第１クロック端子CKに接続されているので、キャリー信号Coutの電圧レベルがゲートオン電圧に維持される。
【００６９】
第１クロック信号CK＿ODDの電圧レベルが再びゲートオフ電圧に立ち下がると、第２クロック信号CKB＿ODDの電圧レベルが再びゲートオン電圧に立ち下がり、次の第（４ｎ−１）ステージからリセット端子Rに入力されるゲート信号の電圧レベルがゲートオン電圧に立ち上がる。そのとき、第８トランジスタT9がターンオンしてゲート電圧端子Vinから第１接点J1にゲートオフ電圧を伝達し、第１２トランジスタT2がターンオンしてゲート電圧端子Vinから第２接点J2にゲートオフ電圧を伝達する。一方、第２トランジスタT10のゲートに対しては第１クロック端子CKから第１クロック信号CK＿ODDが印加されるので、第２トランジスタT10がターンオフする。それにより、第３キャパシタC3が放電を開始するので、第１接点J1の電位が下がり始める。但し、第３キャパシタC3が完全に放電して第１接点J1の電位がゲートオフ電圧に到達するまでには、ある程度の時間が必要である。従って、第１３トランジスタT1及び第１４トランジスタT14はいずれも、リセット端子Rの電位がゲートオン電圧に立ち上がった時点から後も、しばらくの間はオン状態を維持する。それにより、ゲート出力端子OUTは第１３トランジスタT1を通して第１クロック端子CKに接続されるので、ゲート信号Goutの電圧レベルがゲートオフ電圧まで下がる。一方、キャリー出力端子CRは第１４トランジスタT14を通して第１クロック端子CKに接続されるので、キャリー信号Coutの電圧レベルはゲートオフ電圧まで下がる。
【００７０】
第３キャパシタC3が完全に放電して第１接点J1の電位がゲートオフ電圧に到達すると、第１４トランジスタT14がターンオフしてキャリー出力端子CRを第１クロック端子CKから分離する。従って、キャリー信号Coutの電圧レベルはゲートオフ電圧に維持される。一方、第１３トランジスタT1がターンオフするので、ゲート出力端子OUTは第１２トランジスタT2を介してゲート電圧端子Vinに接続される。その結果、ゲート信号Goutの電圧レベルは引き続き、ゲートオフ電圧に維持される。
【００７１】
更に、第５トランジスタT12及び第９トランジスタT13がいずれもターンオフするので、第３接点J3がフローティング状態に維持される。また、第５接点J5の電位が第４接点J4の電位より低くなる。しかし、第１キャパシタC1の両端電圧によって第３接点J3の電位が第５接点J5の電位より低く下がるので、第６トランジスタT7はターンオフする。そのとき、第１０トランジスタT8もターンオフしているので、第３接点J3の電位の降下に伴って第４接点J4の電位も降下する。従って、第１１トランジスタT3もオフ状態を維持する。
【００７２】
次に、第１クロック信号CK＿ODDの電圧レベルがゲートオン電圧に立ち上がると、第５トランジスタT12及び第６トランジスタT7がいずれもターンオンするので、第４接点J4の電位が再び上昇する。しかし、第２接点J2の電位はゲートオフ電圧に維持されているので、第９トランジスタT13と第１０トランジスタT8とはいずれもオフ状態を維持している。それにより、第４接点J4の電位はゲートオン電圧まで上昇するので、第１１トランジスタT3がターンオンし、ゲートオフ電圧をゲート電圧端子Vinから第２接点J2とゲート出力端子OUTとの両方に伝達する。こうして、ゲート信号Goutの電圧レベルはゲートオフ電圧に安定に維持される。
【００７３】
第１クロック信号CK＿ODDの電圧レベルがゲートオン電圧に立ち上がると、第１クロック端子CKから第２トランジスタT10のゲートに対してゲートオン電圧が印加される。従って、第２トランジスタT10がターンオンして第１接点J1と第２接点J2との間を接続するので、第１接点J1の電位が第２接点J2の電位と同じゲートオフ電圧に維持される。それにより、第１３トランジスタT1のドレインに対して第１クロック端子CKから印加され続ける第１クロック信号CK＿ODDが、他のトランジスタに比べて相対的に大きい第１３トランジスタT1のゲート−ドレイン間容量を通してそのゲート電圧に悪影響を及ぼすこと、特に第１クロック信号CK＿ODDの電圧レベルの立ち上がりに伴うゲート電圧の上昇によって第１３トランジスタT1が誤ってターンオンすることが防止される。
【００７４】
以降、直前の第（４ｎ−５）ステージから入力されるキャリー信号の電圧レベルがゲートオン電圧に再び立ち上がるまで、第１接点J1の電位はゲートオフ電圧に安定に維持される。一方、第２接点J2の電位は、第１クロック信号CK＿ODDの電圧レベルがゲートオン電圧に維持され、第２クロック信号CKB＿ODDの電圧レベルがゲートオフ電圧に維持されている期間では、第１１トランジスタT3を介してゲートオフ電圧に維持され、逆に第１クロック信号CK＿ODDの電圧レベルがゲートオフ電圧に維持され、第２クロック信号CKB＿ODDの電圧レベルがゲートオン電圧に維持されている期間では、第３トランジスタT5を介してゲートオフ電圧に維持される。
【００７５】
第７トランジスタT6は、フレームリセット端子FRから入力される初期化信号の電圧レベルがゲートオン電圧に立ち上がるときにターンオンし、ゲートオフ電圧をゲート電圧端子Vinから第１接点J1に伝達する。それにより、第１接点J1の電位がゲートオフ電圧に確実に初期化される。
【００７６】
本発明による上記の好ましい実施形態は、あくまでも例示のために開示されたものに過ぎない。本発明の属する技術分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、上記の実施形態に対して様々な置換、変形、及び変更を加えることが可能であろう。従って、このような置換、変形、及び変更も本発明の技術的範囲に属すると解されるべきである。
【図面の簡単な説明】
【００７７】
【図１】本発明の一実施形態による液晶表示装置のブロック図
【図２】図１に示されているパネル部に備えられている第ｎ行第ｍ列の画素の等価回路図
【図３】図２に示されている画素に対して印加されるデータ電圧及びゲート信号の波形図
【図４】図１に示されているゲート駆動部のブロック図
【図５】図４に示されている各ステージに入力されるクロック信号と、そのステージから出力されるゲート信号との波形図の一例
【図６】図４に示されている各ステージに入力されるクロック信号と、そのステージから出力されるゲート信号との波形図の別な例
【図７】図４に示されている各ステージの等価回路図
【符号の説明】
【００７８】
100  パネル部
110  ゲート駆動部
120  データ駆動部
130  階調電圧発生部
140  タイミング制御部
【図１】
0005269490.tif 000002
【図２】
0005269490.tif 000003
【図３】
0005269490.tif 000004
【図４】
0005269490.tif 000005
【図５】
0005269490.tif 000006
【図６】
0005269490.tif 000007
【図７】
0005269490.tif 000008