(57)【特許請求の範囲】
【請求項１】
第１の導電型の実質的に単結晶材料の基板であって、第２の導電型の第１の領域と、前記第１の領域から離間して配置されていて、前記第１の領域との間にチャネル領域を形成している第２の導電型の第２の領域とを有する、前記基板と、
前記第１の領域に隣接している前記チャネル領域の第１の部分から絶縁され且つ離間して配置された選択ゲートと、
前記チャネル領域の第２の部分から絶縁され且つ離間して配置された浮遊ゲートであって、前記選択ゲートに最も近い第１の端部と、前記選択ゲートから最も離れた第２の端部とを有し、上面とこれと反対側の底面とを有し、前記底面が前記チャネル領域と対面しており、前記上面上であり且つ前記第２の端部に先端部を有している、前記浮遊ゲート、
前記先端部を被っており、消去動作中に、電荷が通過することが許されるトンネリング障壁、
上面とこれと反対側の底面とを有している制御ゲートであって、前記制御ゲートの前記底面が前記浮遊ゲートの前記上面から絶縁されており、前記制御ゲートが前記選択ゲートから絶縁され且つ前記選択ゲートに隣接しており、前記制御ゲートが、前記選択ゲートに最も近い第１の端部と、前記選択ゲートから最も離れた第２の端部とを有し、前記制御ゲートの前記第２の端部は、前記浮遊ゲートの第２の端部よりも、前記浮遊ゲートの前記第１の端部に整列された垂直線により近く、前記浮遊ゲートの前記上面の一部は前記制御ゲートの前記底面には対面していない、前記制御ゲート、及び
前記基板の前記第２の領域から絶縁されており且つ離間して設置されている第１の部分と、前記第１の部分に電気的に接続された第２の部分とを有する消去ゲート、を有し、
前記消去ゲートの第２の部分は前記浮遊ゲート上にあって且つ前記浮遊ゲートから絶縁されており、前記消去ゲートの第２の部分は前記制御ゲートに隣接しており、前記消去ゲートの前記第２の部分が、前記トンネリング障壁を前記制御ゲートから遮断しており、前記消去ゲートの前記第２の部分が、前記第１の領域から前記第２の領域への方向に実質的に直角な方向で測定した第１の長さだけ、前記浮遊ゲートから離間されており、前記消去ゲートの前記第２の部分が、前記制御ゲートの前記第２の端部に最も近い第２の端部を有しており、前記浮遊ゲートの上面に沿って延びる平面において、前記第１の領域から前記第２の領域への方向に実質的に平行な方向で測定された、前記消去ゲートの前記第２の部分の前記第２の端部から前記消去ゲートの前記第１の部分の前記第１の端部と整列する垂直線までの第２の長さを、前記消去ゲートの前記第２の部分が有し、
前記第１の長さに対する前記第２の長さの比が、およそ１.０から２.５までの間である、不揮発性メモリセル。
【請求項２】
前記消去ゲートの前記２つの部分はモノリシックに形成されることを特徴とする、請求項１に記載のセル。
【請求項３】
前記消去ゲートの前記２つの部分は、互いに電気的に接続された２つの別個の部分であることを特徴とする、請求項１に記載のセル。
【請求項４】
前記浮遊ゲートは、前記消去ゲートの前記第１の部分に最も近い該浮遊ゲートの前記第２の端部にある、鋭利なコーナー部を有することを特徴とする、請求項２に記載のセル。
【請求項５】
前記コーナー部は、消去動作中、前記浮遊ゲートから前記消去ゲートへの電子の流れを容易にすることを特徴とする、請求項４に記載のセル。
【請求項６】
前記浮遊ゲートは、前記第２の領域の部分から絶縁され、離間配置されることを特徴とする、請求項２に記載のセル。
【請求項７】
前記選択ゲートを絶縁し、離間配置する、前記チャネル領域の前記第１の部分は、前記第１の領域に当接することを特徴とする、請求項６に記載のセル。
【請求項８】
前記選択ゲートは、複合絶縁材料によって前記浮遊ゲートの前記第１の端部から分離されることを特徴とする、請求項２に記載のセル。
【請求項９】
前記複合絶縁材料は、二酸化シリコン及び窒化シリコンであることを特徴とする、請求項８に記載のセル。
【請求項１０】
前記選択ゲートは、均一な絶縁材料によって前記浮遊ゲートの前記第１の端部から分離されることを特徴とする、請求項２に記載のセル。
【請求項１１】
前記均一な絶縁材料は、二酸化シリコンであることを特徴とする、請求項１０に記載のセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、選択ゲートと、浮遊ゲートと、制御ゲートと、一定の寸法比での浮遊ゲートに対するオーバーハング（ｏｖｅｒｈａｎｇ）をもつ消去ゲートとを有する不揮発性フラッシュメモリ・セルに関する。本発明はまた、このようなフラッシュメモリ・セルのアレイ、並びに、このようなセル及びアレイを製造する方法に関する。
【背景技術】
【０００２】
選択ゲート、浮遊ゲート、制御ゲート、及び消去ゲートを有するスプリット・ゲート型不揮発性フラッシュメモリ・セルは、当技術分野では良く知られている。例えば、米国特許番号第６，７４７，３１０号を参照されたい。浮遊ゲートの上にオーバーハングを有する消去ゲートも、当技術分野では良く知られている。例えば、米国特許番号第５，２４２，８４８号を参照されたい。前述の開示は両方とも、その全体が引用により本明細書に組み込まれる。
これまで、従来技術では、特定の制限内での浮遊ゲートに対する消去ゲートのオーバーハングが消去の効率を高めることを教示又は開示することができなかった。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
したがって、本発明の目的の１つは、消去ゲートと浮遊ゲートとの間の特定の寸法関係によって、このようなセルの消去の効率を向上させることである。
【課題を解決するための手段】
【０００４】
本発明において、基板内の第２の電導型の第１の領域と、第２の電導型の第２の領域と、第１の領域と第２の領域との間のチャネル領域とを有する、スプリット・ゲート型不揮発性メモリ・セルが、第１の導電型の実質的に単結晶の基板内に作製される。このセルは、チャネル領域の第１の部分から絶縁され、離間配置された選択ゲートを有する。このセルは、チャネル領域の第２の部分から絶縁され、離間配置された浮遊ゲートをさらに有する。浮遊ゲートは、選択ゲートに最も近い第１の端部と、選択ゲートから最も遠く離れた第２の端部とを有する。消去ゲートは、基板から絶縁され、離間配置され、かつ、浮遊ゲートの第２の端部の最も近くにある。制御ゲートは、浮遊ゲート、選択ゲート、及び消去ゲートから絶縁され、離間配置され、浮遊ゲートの上方に配置され、消去ゲートと選択ゲートとの間にある。消去ゲートは、電気的に接続された２つの部分、すなわち浮遊ゲートの第２の端部に横方向に隣接し、それから絶縁された第１の部分と、浮遊ゲートの上に重なり、それから絶縁され、制御ゲートに隣接している第２の部分とをさらに有する。消去ゲートの第２の部分は、第１の領域から第２の領域への方向に対して実質的に垂直な方向で測定された第１の長さだけ、浮遊ゲートから分離される。消去ゲートの第２の部分は、制御ゲートに最も近い端部を有し、消去ゲートの第１の部分は、浮遊ゲートに最も近い端部を有する。消去ゲートの第２の部分は、第１の長さの方向に対して実質的に垂直な方向に、制御ゲートに最も近い消去ゲートの第２の部分の端部から浮遊ゲートに最も近い消去ゲートの第１の部分の端部まで測定された第２の長さだけ、浮遊ゲートの上に重なる。最終的に、第１の長さに対する第２の長さの比は、およそ１．０と２．５の間である。
本発明はまた、前述のメモリ・セルのアレイにも関する。
【発明を実施するための最良の形態】
【０００５】
図１Ａを参照すると、本発明の改善された不揮発性メモリ・セル１０の断面図が示される。メモリ・セル１０は、Ｐ導電型である、単結晶シリコンのような実質的に単結晶の基板１２内に作製される。第２の導電型の第１の領域１４が、基板１２内にある。第１の導電型がＰである場合には、第２の導電型はＮである。第２の導電型の第２の領域１６が、第１の領域から離間配置される。第１の領域１４と第２の領域１６との間で電荷を伝導するチャネル領域１８が、第１の領域１４と第２の領域１６との間にある。
【０００６】
ワード線２０としても知られる、選択ゲート２０が、基板１２の上方に配置され、これから離間され、絶縁される。選択ゲート２０は、チャネル領域１８の第１の部分の上に配置される。チャネル領域１８の第１の部分は、第１の領域１４に直接当接する。したがって、選択ゲート２０は、第１の領域１４とほとんど又は全く重ならない。浮遊ゲート２２も、基板１２の上方に配置され、これから離間され、絶縁される。浮遊ゲート２２は、チャネル領域１８の第２の部分及び第２の領域１６の一部の上に配置される。チャネル領域１８の第２の部分は、チャネル領域１８の第１の部分とは異なる。したがって、浮遊ゲート２２は、選択ゲート２０の横方向に離間配置され、これから絶縁され、これに隣接している。消去ゲート２４が、第２の領域１６の上に配置され、これから離間され、かつ、基板１２から絶縁される。消去ゲート２４は、浮遊ゲート２２から横方向に絶縁され、離間配置される。選択ゲート２０は、浮遊ゲート２２の一方の側にあり、消去ゲート２４は、浮遊ゲート２２のもう一方の側にある。最終的に、制御ゲート２６が、浮遊ゲート２２の上方に配置され、そこから絶縁され、離間される。制御ゲート２６は、消去ゲート２４及び選択ゲート２０から絶縁され、離間配置され、かつ、消去ゲート２４と選択ゲート２０との間に配置される。ここまでは、メモリ・セル１０の前記の説明は、米国特許第６，７４７，３１０号に開示されている。
【０００７】
本発明の改善において、消去ゲート２４は、浮遊ゲート２２の上に張り出す部分を有する。これは、図１Ｂにより詳細に示される。消去ゲート２４は、電気的に接続されている２つの部分を含む。好ましい実施形態において、２つの部分はモノリシック構造を形成するが、２つの部分を別個の部分とし、電気的に接続できることも、本発明の範囲内である。消去ゲート２４の第１の部分は、浮遊ゲート２２のすぐ横方向に隣接し、第２の領域１６の上方にある。消去ゲート２４の第１の部分は、浮遊ゲート２２に最も近い端部３２を有する。消去ゲート２４の第２の部分は、制御ゲート２６に横方向に隣接し、浮遊ゲート２２の一部の上に張り出す。消去ゲートの第２の部分は、制御ゲート２６に最も近い端部３４を有する。図１Ｂに示されるように、端部３４と端部３２との間の水平方向の距離（第１の領域１４と第２の領域１６との間の方向に測定されたような）は、「ＥＧオーバーハング（Ｏｖｅｒｈａｎｇ）」と呼ばれる。制御ゲート２６に横方向に隣接し、浮遊ゲート２２の上に張り出す消去ゲート２４の第２の部分もまた、浮遊ゲート２２から垂直方向に離間配置される。図１Ｂに示されるように、「垂直」方向に測定された、浮遊ゲート２２と消去ゲート２４の第２の部分との間の垂直方向の距離は、「Ｔｏｘ」と呼ばれる。垂直方向距離「Ｔｏｘ」は、水平方向距離「ＥＧオーバーハング」に対して実質的に垂直な方向に測定される。
【０００８】
米国特許第６，７４７，３１０号に説明されるように、メモリ・セル１０は、浮遊ゲート２２から消去ゲートへの、ファウラー・ノルドハイム機構による電子トンネリングによって消去する。さらに、消去機構を改善するために、浮遊ゲート２２は、消去中に局所的な電界を強化し、浮遊ゲート２２のコーナー部から消去ゲート２４への電子の流れを強化するために、消去ゲート２４に最も近い鋭利なコーナー部を有することができる。「Ｔｏｘ」に対する「ＥＧオーバーハング」の比がおよそ１．０から２．５までの間であるとき、消去の効率が増大することが分かった。このことが、図２に示される。図２を参照すると、「ＥＧオーバーハング」／「Ｔｏｘ」比の関数として、ＦＴＶ、ＣＲ、及びＶｅｒａｓｅのグラフ３０が示される。Ｖｅｒａｓｅは、消去操作中に消去ゲート２４に印加される電圧であり、これは、セルを「１」の状態に十分に消去することができる。
Ｖｅｒａｓｅ＝（ＦＴＶ＋ＱFG／Ｃtotal）／（１−ＣＲ）である。Ｃtotalは、浮遊ゲート２２と全ての周囲ノードとの間の全静電容量である。ＣＲは、消去ゲート２４と浮遊ゲート２２との間の結合比である。ＣＲ＝ＣEG-FG／Ｃtotalであり、ここで、ＣEG-FGは、消去ゲート２４と浮遊ゲート２２との間の静電容量である。ＱFGは、「１」の状態に対応する浮遊ゲートにかかる実効電荷である。ＦＴＶは、セルを「１」の状態まで消去するために必要とされる、消去ゲート２４と浮遊ゲート２２との間の電圧差である。「ＥＧオーバーハング」が「Ｔｏｘ」より著しく小さいときは、浮遊ゲート２２のコーナー部に隣接するトンネル酸化物内の電子トンネリング障壁が、すぐ隣の結合ゲート２６の低い電位に電気的に露出されて、ＦＴＶの増加をもたらし、Ｖｅｒａｓｅの増加をもたらす。「ＥＧオーバーハング」が「Ｔｏｘ」より著しく大きいときは、ＣＲが増加し、このことが、Ｖｅｒａｓｅも増加させる。図２に示されるように、グラフ３０は、「ＥＧオーバーハング」／「Ｔｏｘ」がおよそ１．６であるときに、Ｖｅｒａｓｅの最小値を示す。Ｖｅｒａｓｅの要件が減少すると、電荷ポンプへの要件も同様に減少する。したがって、消去の効率が高まる。
【０００９】
本発明のメモリ・セル１０の２つの実施形態がある。メモリ・セル１０の選択ゲート２０は、絶縁領域Ｗ１によって浮遊ゲートから分離される。メモリ・セル１０の第１の実施形態において、領域Ｗ１は、二酸化シリコンである。これは、セル１０のオプションＡと呼ばれる。メモリ・セル１０の第２の実施形態において、領域Ｗ１は、二酸化シリコン、窒化シリコン、及び二酸化シリコンを含む複合層であり、この実施形態は、セル１０のオプションＢと呼ばれる。
【００１０】
図３Ａ−図３Ｌを参照すると、本発明のセル１０のオプションＡを作製するプロセスにおけるステップの断面図が示される。図３Ａから始まり、Ｐ型単結晶シリコンの基板１２上への二酸化シリコン層４０の形成が示される。９０ｎｍ（又は１２０ｎｍ）プロセスの場合は、二酸化シリコン層４０は、８０−１００オングストロームのオーダーである。その後、二酸化シリコン層４０上にポリシリコン（又はアモルファス・シリコン）の第１の層４２が堆積又は形成される。同じく、９０ｎｍプロセスについての説明のために、ポリシリコンの第１の層４２は、３００−８００オングストロームのオーダーである。ポリシリコンの第１の層４２は、続いて、選択ゲート２０に対して垂直にパターン形成される。
【００１１】
図３Ｂを参照すると、本発明のセル１０のオプションＡを作製するプロセスにおける次のステップの断面図が示される。二酸化シリコン（又は、さらにＯＮＯのような複合層）などの別の絶縁層４４が、ポリシリコンの第１の層４２上に堆積されるか又は形成される。材料が二酸化シリコンであるか又はＯＮＯであるかによって、層４４は、１００−２００オングストロームのオーダーにすることができる。次に、ポリシリコンの第２の層４６が、層４４上に堆積されるか又は形成される。ポリシリコンの第２の層４６は、５００−４０００オングストロームのオーダーの厚さである。絶縁体の別の層４８が、ポリシリコンの第２の層４６上に堆積されるか又は形成され、後の乾式エッチングの際にハード・マスクとして用いられる。好ましい実施形態において、層４８は、窒化シリコン４８ａ、二酸化シリコン４８ｂ、及び窒化シリコン４８ｃを含む複合層である。９０ｎｍプロセスに関する好ましい実施形態においては、寸法は、層４８ａについては２００−６００オングストローム、層４８ｂについては２００−６００オングストローム、及び層４８ｃについては５００−３０００オングストロームである。
【００１２】
図３Ｃを参照すると、本発明のセル１０のオプションＡを作製するプロセスにおける次のステップの断面図が示される。フォトレジスト材料（図示せず）が、図３Ｂに示される構造体上に堆積され、マスキング・ステップが形成され、フォトレジスト材料の選択された部分を露光する。フォトレジストが現像され、フォトレジストをマスクとして用いて、構造体がエッチングされる。次に、複合層４８、ポリシリコンの第２の層４６、絶縁層４４は、ポリシリコンの第１の層４２が露出されるまで、異方性エッチングされる。結果として得られた構造体が、図３Ｃに示される。２つの「スタック」、Ｓ１及びＳ２だけが示されるが、互いから分離されるこのような多数の「スタック」が存在することは明らかであろう。
【００１３】
図３Ｄを参照すると、本発明のセル１０のオプションＡを作製するプロセスにおける次のステップの断面図が示される。構造体上に、二酸化シリコン４９が堆積されるか又は形成される。窒化シリコン層５０の堆積がこれに続く。二酸化シリコン４９及び窒化シリコン５０が異方性エッチングされ、スタックＳ１及びＳ２の各々の周りに、（二酸化シリコン４９及び窒化シリコン５０の組み合わせである）スペーサ５１を残す。結果として得られた構造体が、図３Ｄに示される。
【００１４】
図３Ｅを参照すると、本発明のセル１０のオプションＡを作製するプロセスにおける次のステップの断面図が示される。フォトレジスト・マスクが、スタックＳ１とＳ２との間及び交互する他の対のスタック間の領域の上に形成される。これを説明するために、スタックＳ１とＳ２との間のこの領域を「内部領域」と呼び、フォトレジストによって覆われていない領域を「外部領域」と呼ぶ。外部領域内の露出された第１のポリシリコン４２は、異方性エッチングされる。酸化物層４０は、同様に異方性エッチングされる。結果として得られた構造体が、図３Ｅに示される。
【００１５】
図３Ｆを参照すると、本発明のセル１０のオプションＡを作製するプロセスにおける次のステップの断面図が示される。図３Ｅに示される構造体から、フォトレジスト材料が除去される。次に、酸化物層５２が、堆積されるか又は形成される。次に、酸化物層５２に異方性エッチングを施し、スタックＳ１及びＳ２に隣接するスペーサ５２を残す。結果として得られた構造体が、図３Ｆに示される。
【００１６】
図３Ｇを参照すると、本発明のセル１０のオプションＡを作製するプロセスにおける次のステップの断面図が示される。次に、フォトレジスト材料が、堆積され、マスクされ、スタックＳ１とＳ２との間の内部領域内に開口部を残す。この場合も、図３Ｅに示される図と同様に、フォトレジストは、交互する他の対のスタック間にある。スタックＳ１とＳ２との間（及び交互する他の対のスタック間）の内部領域内のポリシリコン４２が、異方性エッチングされる。ポリシリコン４２の下方にある二酸化シリコン層４０も、異方性エッチングすることができる。結果として得られた構造体に、第２の領域１６を形成する高圧イオン注入を施す。結果として得られた構造体が、図３Ｇに示される。
【００１７】
図３Ｈを参照すると、本発明のセル１０のオプションＡを作製するプロセスにおける次のステップの断面図が示される。例えば、湿式エッチング又は乾式等方性エッチングによって、内部領域内のスタックＳ１及びＳ２に隣接する酸化物スペーサ５２が除去される。結果として得られた構造体が、図３Ｈに示される。
【００１８】
図３Ｉを参照すると、本発明のセル１０のオプションＡを作製するプロセスにおける次のステップの断面図が示される。スタックＳ１及びＳ２の外部領域内のフォトレジスト材料が除去される。二酸化シリコン５４が、あらゆる場所に堆積されるか又は形成される。結果として得られた構造体が、図３Ｉに示される。
【００１９】
図３Ｊを参照すると、本発明のセル１０のオプションＡを作製するプロセスにおける次のステップの断面図が示される。構造体は、フォトレジスト材料によって再び覆われ、マスキング・ステップが行われ、スタックＳ１及びＳ２の外部領域を露光し、スタックＳ１とＳ２との間の内部領域を覆うフォトレジスト材料を残す。酸化物異方性エッチングを行って、スタックＳ１及びＳ２の外部領域内にあるスペーサ５４の厚さを低減させ、外部領域内の露出されたシリコン基板１２から二酸化シリコンを完全に除去する。結果として得られた構造体が、図３Ｊに示される。
【００２０】
図３Ｋを参照すると、本発明のセル１０のオプションＡを作製するプロセスにおける次のステップの断面図が示される。構造体上に、２０−１００オングストロームのオーダーの薄い二酸化シリコン層５６が形成される。この酸化物層５６は、選択ゲートと基板１２との間のゲート酸化物である。結果として得られた構造体が、図３Ｋに示される。
【００２１】
図３Ｌを参照すると、本発明のセル１０のオプションＡを作製するプロセスにおける次のステップの断面図が示される。ポリシリコン６０が、あらゆる場所に堆積される。次に、ポリシリコン層６０に異方性エッチングを施し、スタックＳ１及びＳ２の外部領域内にスペーサを形成し、これにより、共通の第２の領域１６を共有する互いに隣接する２つのメモリ・セル１０の選択ゲート２０を形成する。さらに、スタックＳ１及びＳ２の内部領域内のスペーサが互いに併合され、隣接する２つのメモリ・セル１０によって共有される単一の消去ゲート２４を形成する。構造体上に絶縁体層６２が堆積され、異方性エッチングされて、選択ゲート２０の隣にスペーサ６２を形成する。好ましい実施形態において、絶縁体６２は、二酸化シリコン及び窒化シリコンを含む複合層である。その後、イオン注入ステップを行い、第１の領域１４を形成する。別の側面上にあるこれらのメモリ・セルの各々は、共通の第１の領域１４を共有する。絶縁体及び金属化層が、続いて堆積され、パターン形成されて、ビット線７０及びビット線コンタクト７２を形成する。
【００２２】
図４Ａ−図４Ｌを参照すると、本発明のセル１０のオプションＢを作製するプロセスにおけるステップの断面図が示される。以下に述べられるステップ及び説明の組は、図３Ａ−図３Ｌに示され、説明されるメモリ・セル１０のオプションＡの形成方法についての上記のステップ及び説明と類似している。したがって、同じ番号は、同じ部分のために用いられる。図４Ａから始まり、Ｐ型単結晶シリコンの基板１２上の二酸化シリコン層４０の形成が示される。９０ｎｍプロセスの場合は、二酸化シリコン層４０は、８０−１００オングストロームのオーダーである。その後、二酸化シリコン層４０上に、ポリシリコン（又はアモルファス・シリコン）の第１の層４２が堆積されるか又は形成される。再び９０ｎｍプロセスについて説明するために、ポリシリコンの第１の層４２は、３００−８００オングストロームのオーダーである。ポリシリコンの第１の層４２は、続いて、選択ゲート２０に対して垂直にパターン形成される。
【００２３】
図４Ｂを参照すると、本発明のセル１０のオプションＢを作製するプロセスにおける次のステップの断面図が示される。二酸化シリコン（又は、さらにＯＮＯのような複合層）などの別の絶縁層４４が、ポリシリコンの第１の層４２上に堆積されるか又は形成される。材料が二酸化シリコンであるか又はＯＮＯであるかによって、層４４は、１００−２００オングストロームのオーダーにすることができる。次に、ポリシリコンの第２の層４６が、層４４上に堆積されるか又は形成される。ポリシリコンの第２の層４６は、５００−４０００オングストロームのオーダーの厚さである。絶縁体の別の層４８が、ポリシリコンの第２の層４６上に堆積されるか又は形成され、後の乾式エッチングの際にハード・マスクとして用いられる。好ましい実施形態において、層４８は、窒化シリコン４８ａ、二酸化シリコン４８ｂ、及び窒化シリコン４８ｃを含む複合層である。９０ｎｍプロセスに関する好ましい実施形態においては、寸法は、層４８ａについては２００−６００オングストローム、層４８ｂについては２００−６００オングストローム、及び層４８ｃについては５００−３０００オングストロームである。
【００２４】
図４Ｃを参照すると、本発明のセル１０のオプションＢを作製するプロセスにおける次のステップの断面図が示される。フォトレジスト材料（図示せず）が、図４Ｂに示される構造体上に堆積され、マスキング・ステップが形成され、フォトレジスト材料の選択された部分を露光する。フォトレジストが現像され、フォトレジストをマスクとして用いて、構造体がエッチングされる。次に、複合層４８、ポリシリコンの第２の層４６、絶縁層４４は、ポリシリコンの第１の層４２が露出されるまで、異方性エッチングされる。結果として得られた構造体が、図４Ｃに示される。２つの「スタック」、Ｓ１及びＳ２だけが示されるが、互いから分離されるこのような多数の「スタック」が存在することは明らかであろう。
【００２５】
図４Ｄを参照すると、本発明のセル１０のオプションＢを作製するプロセスにおける次のステップの断面図が示される。フォトレジスト・マスクが、スタックＳ１とＳ２との間及び交互する他の対のスタック間の領域の上に形成される。これを説明するために、スタックＳ１とＳ２との間のこの領域を「内部領域」と呼び、フォトレジストによって覆われていない領域を「外部領域」と呼ぶ。外部領域内の露出された第１のポリシリコン４２は、異方性エッチングされる。酸化物層４０は、同様に異方性エッチングされる。結果として得られた構造体が、図４Ｄに示される。
【００２６】
図４Ｅを参照すると、本発明のセル１０のオプションＢを作製するプロセスにおける次のステップの断面図が示される。構造体上に、二酸化シリコン４９が堆積されるか又は形成される。窒化シリコン層５０の堆積がこれに続く。二酸化シリコン４９及び窒化シリコン５０が異方性エッチングされ、スタックＳ１及びＳ２（並びに、図示されない離間配置された他の全てのスタック）の各々の周りに、（二酸化シリコン４９及び窒化シリコン５０の組み合わせである）スペーサ５１を残す。結果として得られた構造体が、図４Ｅに示される。
【００２７】
図４Ｆを参照すると、本発明のセル１０のオプションＢを作製するプロセスにおける次のステップの断面図が示される。次に、酸化物層５２が堆積されるか又は形成される。次に、酸化物層５２に異方性エッチングを施し、スタックＳ１及びＳ２に隣接するスペーサ５２を残す。結果として得られた構造体が、図４Ｆに示される。
【００２８】
図４Ｇを参照すると、本発明のセル１０のオプションＢを作製するプロセスにおける次のステップの断面図が示される。次に、フォトレジスト材料が、堆積され、マスクされ、スタックＳ１とＳ２との間の内部領域内に開口部を残す。この場合も、フォトレジストは、交互する他の対のスタック間にある。スタックＳ１とＳ２との間（及び交互する他の対のスタック間）の内部領域内のポリシリコン４２が、異方性エッチングされる。ポリシリコン４２の下方にある二酸化シリコン層４０も、異方性エッチングすることができる。結果として得られた構造体に、第２の領域１６を形成する高圧イオン注入を施す。結果として得られた構造体が、図４Ｇに示される。
【００２９】
図４Ｈを参照すると、本発明のセル１０のオプションＢを作製するプロセスにおける次のステップの断面図が示される。例えば、湿式エッチング又は乾式等方性エッチングによって、内部領域内のスタックＳ１及びＳ２に隣接する酸化物スペーサ５２が除去される。結果として得られた構造体が、図４Ｈに示される。
【００３０】
図４Ｉを参照すると、本発明のセル１０のオプションＢを作製するプロセスにおける次のステップの断面図が示される。スタックＳ１及びＳ２の外部領域内のフォトレジスト材料が除去される。二酸化シリコン５４が、あらゆる場所に堆積されるか又は形成される。結果として得られた構造体が、図４Ｉに示される。
【００３１】
図４Ｊを参照すると、本発明のセル１０のオプションＢを作製するプロセスにおける次のステップの断面図が示される。構造体は、フォトレジスト材料によって再び覆われ、マスキング・ステップが行われ、スタックＳ１及びＳ２の外部領域を露光し、スタックＳ１とＳ２との間の内部領域を覆うフォトレジスト材料を残す。酸化物異方性エッチングを行って、スタックＳ１及びＳ２の外部領域内の酸化物スペーサ５４の厚さを低減させ、外部領域内の露出されたシリコン基板１２から二酸化シリコンを完全に除去する。結果として得られた構造体が、図４Ｊに示される。
【００３２】
図４Ｋを参照すると、本発明のセル１０のオプションＢを作製するプロセスにおける次のステップの断面図が示される。構造体上に、２０−１００オングストロームのオーダーの薄い二酸化シリコン層５６が形成される。この酸化物層５６は、選択ゲートと基板１２との間のゲート酸化物である。結果として得られた構造体が、図４Ｋに示される。
【００３３】
図４Ｌを参照すると、本発明のセル１０のオプションＢを作製するプロセスにおける次のステップの断面図が示される。ポリシリコン６０が、あらゆる場所に堆積される。次に、ポリシリコン層６０に異方性エッチングを施し、スタックＳ１及びＳ２の外部領域内にスペーサを形成し、これにより、共通の第２の領域１６を共有する互いに隣接する２つのメモリ・セル１０の選択ゲート２０を形成する。さらに、スタックＳ１及びＳ２の内部領域内のスペーサが互いに併合され、隣接する２つのメモリ・セル１０によって共有される単一の消去ゲート２４を形成する。構造体上に絶縁体層６２が堆積され、異方性エッチングされて、選択ゲート２０の隣にスペーサ６２を形成する。好ましい実施形態において、絶縁体６２は、二酸化シリコン及び窒化シリコンを含む複合層である。その後、イオン注入ステップを行い、第１の領域１４を形成する。別の側面上にあるこれらのメモリ・セルの各々は、共通の第１の領域１４を共有する。絶縁体及び金属化層が、続いて堆積され、パターン形成されて、ビット線７０及びビット線コンタクト７２を形成する。
【００３４】
プログラム、読み取り、及び消去の動作、並びに、特に印加される電圧は、米国特許第６，７４７，３１０号に述べられたものと同じにすることができ、その開示は、その全体が引用により本明細書に組み込まれる。
【００３５】
しかしながら、動作条件を異なるものしてもよい。例えば、消去動作のために、以下の電圧を印加することができる。
0005361292.tif 000002
消去中、−６から−９ボルトのオーダーの負の電圧を選択制御ゲート２６に印加することができる。その場合、選択消去ゲート２４に印加される電圧をおよそ７−９ボルトまで下げることができる。消去ゲート２４の「オーバーハング」は、選択制御ゲート２６に印加された負の電圧からトンネリング障壁を遮断する。
【００３６】
プログラミングのために、以下の電圧を印加することができる。
0005361292.tif 000003
プログラミング中、浮遊ゲートの下のチャネル部分が反転した状態で、有効なホット電子注入によって選択されたセルをプログラムする。ホット電子を生成するために、３−６ボルトの中電圧を選択ＳＬに印加する。選択制御ゲート２６及び選択消去ゲート２４に、高電圧（６−９ボルト）までバイアスをかけ、高い結合比を利用し、浮遊ゲートへの電圧結合を最大にする。浮遊ゲートに結合された高圧が、ＦＧチャネルの反転を引き起こし、スプリット・エリアにおいて横方向の場を集め、ホット電子をより効率的に生成する。さらに、電圧は、高い垂直方向場を提供して、ホット電子を浮遊ゲート内に引き付け、注入エネルギー障壁を減少させる。
【００３７】
読み取りのために、以下の電圧を印加することができる。
0005361292.tif 000004
各々が浮遊ゲートに結合されるので、読み取り中、プログラム動作と読み取り動作との間のバランスに応じて、選択制御ゲート２６及び選択消去ゲート２４にかかる電圧を平衡させることができる。したがって、最適なウィンドウを達成するために、選択制御ゲート２６及び選択消去ゲート２４の各々に印加される電圧は、０Ｖから３．７Ｖまでの範囲にある電圧の組み合わせとすることができる。さらに、ＲＣ結合のために、選択制御ゲートにかかる電圧は好ましいものではないので、選択消去ゲート２４にかかる電圧は、より迅速な読み取り動作をもたらすことができる。
【図面の簡単な説明】
【００３８】
【図１Ａ】本発明の改善された不揮発性メモリ・セルの断面図である。
【図１Ｂ】浮遊ゲートと消去ゲートのオーバーハングとの間の寸法関係がより詳細に示される、図１Ａに示されたセルの一部の拡大図である。
【図２】本発明の改善されたセルによる消去効率の向上を示すグラフである。
【図３Ａ】本発明のメモリ・セルの一実施形態を作製する１つのプロセスの断面図である。
【図３Ｂ】本発明のメモリ・セルの一実施形態を作製する１つのプロセスの断面図である。
【図３Ｃ】本発明のメモリ・セルの一実施形態を作製する１つのプロセスの断面図である。
【図３Ｄ】本発明のメモリ・セルの一実施形態を作製する１つのプロセスの断面図である。
【図３Ｅ】本発明のメモリ・セルの一実施形態を作製する１つのプロセスの断面図である。
【図３Ｆ】本発明のメモリ・セルの一実施形態を作製する１つのプロセスの断面図である。
【図３Ｇ】本発明のメモリ・セルの一実施形態を作製する１つのプロセスの断面図である。
【図３Ｈ】本発明のメモリ・セルの一実施形態を作製する１つのプロセスの断面図である。
【図３Ｉ】本発明のメモリ・セルの一実施形態を作製する１つのプロセスの断面図である。
【図３Ｊ】本発明のメモリ・セルの一実施形態を作製する１つのプロセスの断面図である。
【図３Ｋ】本発明のメモリ・セルの一実施形態を作製する１つのプロセスの断面図である。
【図３Ｌ】本発明のメモリ・セルの一実施形態を作製する１つのプロセスの断面図である。
【図４Ａ】本発明のメモリ・セルの別の実施形態を作製する別のプロセスの断面図である。
【図４Ｂ】本発明のメモリ・セルの別の実施形態を作製する別のプロセスの断面図である。
【図４Ｃ】本発明のメモリ・セルの別の実施形態を作製する別のプロセスの断面図である。
【図４Ｄ】本発明のメモリ・セルの別の実施形態を作製する別のプロセスの断面図である。
【図４Ｅ】本発明のメモリ・セルの別の実施形態を作製する別のプロセスの断面図である。
【図４Ｆ】本発明のメモリ・セルの別の実施形態を作製する別のプロセスの断面図である。
【図４Ｇ】本発明のメモリ・セルの別の実施形態を作製する別のプロセスの断面図である。
【図４Ｈ】本発明のメモリ・セルの別の実施形態を作製する別のプロセスの断面図である。
【図４Ｉ】本発明のメモリ・セルの別の実施形態を作製する別のプロセスの断面図である。
【図４Ｊ】本発明のメモリ・セルの別の実施形態を作製する別のプロセスの断面図である。
【図４Ｋ】本発明のメモリ・セルの別の実施形態を作製する別のプロセスの断面図である。
【図４Ｌ】本発明のメモリ・セルの別の実施形態を作製する別のプロセスの断面図である。
【符号の説明】
【００３９】
１０：メモリ・セル
１２：基板
１４：第１の領域
１６：第２の領域
１８：チャネル領域
２０：選択ゲート
２２：浮遊ゲート
２４：消去ゲート
２６：制御ゲート
４０：二酸化シリコン層
４２、４６、６０：ポリシリコン層
４４：絶縁層
４８：複合層
４９：二酸化シリコン
５０：窒化シリコン
５１、５２、５４、６２：スペーサ
５６：薄い二酸化シリコン層
７０：ビット線
７２：ビット線コンタクト
Ｓ１、Ｓ２：スタック
【図２】
0005361292.tif 000005
【図１Ａ】
0005361292.tif 000006
【図１Ｂ】
0005361292.tif 000007
【図３Ａ】
0005361292.tif 000008
【図３Ｂ】
0005361292.tif 000009
【図３Ｃ】
0005361292.tif 000010
【図３Ｄ】
0005361292.tif 000011
【図３Ｅ】
0005361292.tif 000012
【図３Ｆ】
0005361292.tif 000013
【図３Ｇ】
0005361292.tif 000014
【図３Ｈ】
0005361292.tif 000015
【図３Ｉ】
0005361292.tif 000016
【図３Ｊ】
0005361292.tif 000017
【図３Ｋ】
0005361292.tif 000018
【図３Ｌ】
0005361292.tif 000019
【図４Ａ】
0005361292.tif 000020
【図４Ｂ】
0005361292.tif 000021
【図４Ｃ】
0005361292.tif 000022
【図４Ｄ】
0005361292.tif 000023
【図４Ｅ】
0005361292.tif 000024
【図４Ｆ】
0005361292.tif 000025
【図４Ｇ】
0005361292.tif 000026
【図４Ｈ】
0005361292.tif 000027
【図４Ｉ】
0005361292.tif 000028
【図４Ｊ】
0005361292.tif 000029
【図４Ｋ】
0005361292.tif 000030
【図４Ｌ】
0005361292.tif 000031