(57)【特許請求の範囲】
【請求項１】
半導体デバイスの回路デザインに起因する欠陥の判定方法であって、
半導体デバイスの特定レイヤの回路パターンをサンプリングし、該サンプリングされた
回路パターンと該特定レイヤ以外の１つ以上のレイヤの回路パターンとの重なり方をデザ
インデータを用いて判定し、その重なり方に応じて分類し、その比率を基準比率として算
出するステップと、
該特定レイヤを他の検査装置で検査して検出された欠陥位置に対応する該デザインデー
タ上のパターンと該特定レイヤ以外のレイヤの前記欠陥位置に対応する位置におけるパタ
ーンの重なり方を判定し、該判定した重なり方を該重なり方に応じて分類し該分類した比
率を検査結果比率として算出するステップと、
前記算出した基準比率と前記算出した検査結果比率とを比較するステップと、
前記基準比率と前記検査結果比率とを比較した結果に基づいて前記半導体デバイスの回
路デザインに起因するシステマティック欠陥を判定するステップと
を有し、前記システマティック欠陥を判定するステップにおいて、前記基準比率と、前記検査結果比率を比較した結果を用いて、前記重なり方が特定の重なり方での欠陥発生の偏在を判定することを特徴とするシステマティック欠陥判定方法。
【請求項２】
前記基準比率と前記検査結果比率を比較するステップにおいて、比率の検定を用いるこ
とを特徴とする請求項１記載のシステマティック欠陥判定方法。
【請求項３】
前記判定した重なり方を該重なり方に応じた分類は、前記特定レイヤの回路パターンと
該特定レイヤ以外の回路パターンの位置関係を、前記特定レイヤの回路パターンが該特定
レイヤ以外の回路パターンに完全に内包されているか、部分的に重なっているか、重なり
が全く無いかを各該特定レイヤ以外で判別するステップを有することを特徴とする請求項
１記載のシステマティック欠陥判定方法。
【請求項４】
前記欠陥発生の偏在を判定した結果を、システマティック欠陥と判定された特定レイヤ
の回路パターンと該特定レイヤ以外の１つ以上のレイヤの回路パターンとの重なり方をデ
ザインデータを用いて表示することを特徴とする請求項１記載のシステマティック欠陥判定方法。
【請求項５】
前記特定レイヤの回路パターンとはコンタクトホールレイヤのコンタクトホールパター
ンであり、該特定レイヤ以外とは該コンタクトホールレイヤの下にある1つ以上のレイヤ
であることを特徴とする請求項１乃至４の何れかに記載のシステマティック欠陥判定方法。
【請求項６】
半導体デバイスの回路デザインに起因するシステマティック欠陥を判定する装置であっ
て、
半導体デバイスの回路デザインデータを入力する入力手段と、
該入力手段により入力された半導体デバイスの回路デザインデータから特定レイヤの回路
パターンをサンプリングするサンプリング手段と、
該サンプリング手段によりサンプリングされた半導体デバイスの特定レイヤの回路パタ
ーンと該特定レイヤ以外の１つ以上のレイヤの回路パターンとの重なり方を判定する第１
の重なり判定手段と、
該第１の重なり判定手段で判定した重なり方を該重なり方に応じて分類しその比率を基
準比率として算出する基準比率算出手段と、
前記特定レイヤを他の検査装置で検査して検出された欠陥の位置に対応する前記回路デ
ザインデータ上の回路パターンを特定する回路パターン特定手段と、
該回路パターン特定手段で特定した回路パターンと前記特定レイヤ以外のレイヤの回路
パターンとの重なり方を判定する第２の重なり判定手段と、
該第２の重なり判定手段で判定した重なり方を該重なり方に応じて分類し該分類した比
率を検査結果比率として算出する検査結果比率算出手段と、
前記基準比率算出手段で算出した基準比率と、該前記検査結果比率算出手段で算出した
検査結果比率を比較する比較手段と、
該比較手段で前記基準比率と前記検査結果比率とを比較した結果に基づいて前記半導体
デバイスの回路デザインに起因するシステマティック欠陥を判定するシステマティック欠
陥判定手段と
を有し、前記システマティック欠陥判定手段は、前記比較手段で前記基準比率と前記検査結果比率とを比較した結果を用いて、前記重なり方が特定の重なり方での欠陥発生の偏在から前記半導体デバイスの回路デザインに起因するシステマティック欠陥を判定することを特徴とするシステマティック欠陥判定装置。
【請求項７】
さらに前記基準比率の信頼度及び誤差に関する数値の入力手段を有することを特徴とす
る請求項６記載のシステマティック欠陥判定装置。
【請求項８】
前記比較手段は前記基準比率と前記検査結果比率とによる統計検定量を算出し、該比較
手段で算出した統計検定量に関する情報を表示する表示手段を更に有することを特徴とす
る請求項６記載のシステマティック欠陥判定装置。
【請求項９】
デザインデータにより特定レイヤの回路パターンと該特定レイヤ以外の１つ以上のレイ
ヤの回路パターンとの重なり方の全種類あるいは一部の種類を表示する手段を有すること
を特徴とする請求項６記載のシステマティック欠陥判定装置。
【請求項１０】
システマティック欠陥と判定された欠陥のデザインデータ上の位置、あるいはシステマ
ティック欠陥と判定された特定レイヤの回路パターンと該特定レイヤ以外の１つ以上のレ
イヤの回路パターンとの重なり方を有する部分の位置のうちの何れか一方又は双方を表示
する表示手段を有することを特徴とする請求項６記載のシステマティック欠陥判定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイス製造の前工程においてシステマティック欠陥発生の有無を判定する方法及びその装置に関するものであり、特に複数層積層された状態において、回路デザインに起因して発生するシステマティック欠陥の発生原因となった層および層内の回路パターンを特定するのに好適なシステマティック欠陥判定方法およびその装置に関する。
【背景技術】
【０００２】
半導体デバイスの回路パターンの微細化が進むに従い、その製造方法はより精緻さを増している。これに伴い、生じる欠陥にも変化が見られる。すなわち、従来は塵埃や異物等によるランダムに発生する欠陥が支配的であったのに対し、回路パターンの微細化に伴い、配線や素子の配置に相関性のあるデザイン依存性の高い欠陥や、特定の層（レイヤともいう）の形状や層の重なりなどによって生じる欠陥が増加している。
【０００３】
これら回路デザイン依存性の高い欠陥はシステマティック欠陥と呼ばれる。例えば、下地段差起因のパターン形状変動による抵抗異常や、特定領域のゲート酸化膜のエッチング不足によるコンタクトホール導通不良などである。
【０００４】
システマティック欠陥は、その形状の設計データを変えたり、製造条件を一部変更したりすることによって、その発生を防止することができる場合が多い。このため、検査装置により検出された欠陥から、回路デザインに起因する欠陥（システマティック欠陥）の有無を判定する機能に対する要求が高まっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１０２８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
システマティック欠陥の中でも表層と下層の層の重なり具合によって生じる欠陥は、外観検査で検出できる表面層での異常から判定できず、欠陥位置の断面観察を行うことで欠陥原因の特定が試みられていた。しかしながら欠陥断面の観察には時間がかかり、また少ない点数の断面観察では偶発的なものか、システマティック性のものかの判断が難しいという課題があった。
【０００７】
この課題に鑑みて、欠陥検査データと回路デザインデータ（以降デザインデータ）を突き合わせてシステマティック欠陥を判別する方法が特許文献１に開示されている。特許文献１では  デザインデータにより回路のデザイン形状に応じて複数の領域を検査対象であるチップ上に定義し、各領域において検出欠陥の欠陥密度を比較し、領域別の差からシステマティック欠陥を判別する方法が開示されている。しかしながら特許文献１では、定義される複数の領域をチップ上のどの範囲で設定するか定められておらず、チップ上の極小領域で設定した場合、システマティック欠陥を判別する際に用いる領域間の欠陥密度の差の信頼性が低くなり、チップ全面で設定した場合には、システマティック欠陥判別に用いる欠陥密度の差の信頼性は高くなるものの、デザインデータによる領域定義に膨大な演算が必要となり実用的ではないという課題があった。
【０００８】
上記課題に鑑み本発明の目的は、デザインデータと欠陥検査データを用いたシステマティック欠陥判定方法において、統計的に信頼性のある欠陥判定方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記した従来技術の課題を解決するために、本発明では、半導体デバイスの回路デザイ
ンに起因する欠陥の判定方法を、半導体デバイスの特定レイヤの回路パターンをサンプリ
ングし、このサンプリングされた回路パターンとこの特定レイヤ以外の１つ以上のレイヤ
の回路パターンとの重なり方をデザインデータを用いて判定し、その重なり方に応じて分
類し、その比率を基準比率として算出するステップと、この特定レイヤを他の検査装置で
検査して検出された欠陥位置に対応するデザインデータ上のパターンとこの特定レイヤ以
外のレイヤの前記欠陥位置に対応する位置におけるパターンの重なり方を判定し、判定し
た重なり方をこの重なり方に応じて分類しこの分類した比率を検査結果比率として算出す
るステップと、算出した基準比率と記算出した検査結果比率とを比較するステップと、基
準比率と検査結果比率とを比較した結果に基づいて半導体デバイスの回路デザインに起因
するシステマティック欠陥を判定するステップとを含みシステマティック欠陥を判定するステップにおいて、前記基準比率と、前記検査結果比率を比較した結果を用いて、前記重なり方が特定の重なり方での欠陥発生の偏在を判定するようにした。
【００１０】
また、上記した従来技術の課題を解決するために、本発明では、半導体デバイスの回路
デザインに起因するシステマティック欠陥を判定する装置を、半導体デバイスの回路デザ
インデータを入力する入力手段と、この入力手段により入力された半導体デバイスの回路
デザインデータから特定レイヤの回路パターンをサンプリングするサンプリング手段と、
このサンプリング手段によりサンプリングされた半導体デバイスの特定レイヤの回路パタ
ーンとこの特定レイヤ以外の１つ以上のレイヤの回路パターンとの重なり方を判定する第
１の重なり判定手段と、この第１の重なり判定手段で判定した重なり方を重なり方に応じ
て分類しその比率を基準比率として算出する基準比率算出手段と、特定レイヤを他の検査
装置で検査して検出された欠陥の位置に対応する回路デザインデータ上の回路パターンを
特定する回路パターン特定手段と、この回路パターン特定手段で特定した回路パターンと
前記特定レイヤ以外のレイヤの回路パターンとの重なり方を判定する第２の重なり判定手
段と、この第２の重なり判定手段で判定した重なり方を該重なり方に応じて分類しこの分
類した比率を検査結果比率として算出する検査結果比率算出手段と、基準比率算出手段で
算出した基準比率と検査結果比率算出手段で算出した検査結果比率を比較する比較手段と
、この比較手段で基準比率と検査結果比率とを比較した結果に基づいて半導体デバイスの回路デザインに起因するシステマティック欠陥を判定するシステマティック欠陥判定手段とを備え、システマティック欠陥判定手段は、比較手段で基準比率と検査結果比率とを比較した結果を用いて、重なり方が特定の重なり方での欠陥発生の偏在から半導体デバイスの回路デザインに起因するシステマティック欠陥を判定するように構成した。
【発明の効果】
【００１１】
本発明によれば半導体デバイス製造の前工程において外観検査装置により検出された欠陥から、システマティック欠陥を信頼性高く判別できるので、問題となるデザインの設計変更、あるいは製造条件の一部変更などの対策を迅速に行うことが可能となる。
【図面の簡単な説明】
【００１２】
【図１】Ｃ／Ｈ工程を経て形成された半導体デバイスの断面図である。
【図２】Ｃ／Ｈ工程を経て形成された半導体デバイスの平面図である。
【図３】本発明の実施例に係る全体フロー図である。
【図４】ステマティック欠陥判定システムと関連する装置およびシステムを含めたブロック図である。
【図５】ステマティック欠陥判定システムの詳細な構成を示すブロック図である。
【図６】Ｓ３００の基準比率算出の詳細な処理の流れを示すフロー図である。
【図７】Ｃ／Ｈパターンと解析対象パターンの重なり方を説明するＣ／Ｈパターンの平面図である。
【図８】Ｃ／Ｈパターンと解析対象パターンの重なり方を説明するＣ／Ｈパターンの平面図である。
【図９】Ｃ／Ｈパターンと解析対象パターンの重なり方を説明するＣ／Ｈパターンの平面図である。
【図１０】比率推定の信頼度及び誤差に対応したサンプリング数を示す表である。
【図１１】基準比率算出のための集計テーブルである。
【図１２】解析対象レイヤの組み合わせコードの生成例である。
【図１３】Ｓ３０２の検査結果比率の算出の詳細処理の流れを示すフロー図である。
【図１４】基準比率と検査結果比率を円グラフで表した図である。
【図１５】統計検定量と対応するp値及び統計検定量を用いた判定結果を示す図である。
【図１６】Ｃ／Ｈパターンと下層パターンの重なり方の表示の一例を示す図である。
【図１７】粗密パターンを含む解析対象レイヤの組み合わせコードの生成例である。
【発明を実施するための形態】
【００１３】
以下に、本発明の実施例を、図を用いて説明する。
【実施例】
【００１４】
本発明が対象としている半導体デバイスのシステマティック欠陥が発生する工程としてコンタクトホール（以下Ｃ／Ｈ）を形成するＣ／Ｈ工程を例として実施例を説明する。
【００１５】
図１はＣ／Ｈ工程の断面図である。基材１００にイオンがドープされＳＴＩ１０１でアイソレートされている両側にｎウェル１０２、ｐウェル１０３が形成され、その上にゲート電極１０４が配置されトランジスタが形成されており、その両側にＣ／Ｈ１０５が接地している。
【００１６】
図２はＣ／Ｈ工程を各レイヤをワイヤフレームで表示し上面から見た図である。Ｃ／Ｈ１０５は図１で示したｎウェル１０２、ｐウェル１０３の他にも通常ＭＯＳ耐圧領域２００、あるいは、高圧ＭＯＳ耐圧領域２０１に属するかでも弁別される。１０２、１０３あるいは２００，２０１で示す領域は異なるプロセスで処理されるため、処理プロセスに問題がある場合、あるいは処理プロセスと各領域の回路パターン形状の相互作用により問題を生じる場合、いずれかの組み合わせにおけるＣ／Ｈの接地に問題がおきることがある。
【００１７】
本実施例では、外観検査データを用いて一つ以上のレイヤの回路パターン形状の組み合わせによって生じるシステマティック欠陥を迅速にかつ定量的に判別できるようにする。
【００１８】
まず図３に概略フローを示す。まず、検査対象層であるＣ／Ｈ層のデザインデータからＣ／Ｈパターンをサンプリングし、解析対象レイヤである検査対象層以外の１つ以上の層のサンプリングしたＣ／Ｈパターンの位置に対応する回路デザインのパターンの組合せにより、個々のＣ／Ｈパターンを分類し、組合せ毎の全体に占める割合を組合せ別基準比率として計算する（Ｓ３００）。
【００１９】
次にＣ／Ｈ工程後にこの工程で形成されたＣ／Ｈパターンの外観を光学式の検査装置又はＳＥＭを用いた検査装置で検査した結果抽出された欠陥の座標である欠陥Ｃ／Ｈ座標の情報を取得し（Ｓ３０１）、解析対象レイヤである検査対象層以外の１つ以上の層の欠陥Ｃ／Ｈの位置に対応する回路デザインのパターンの組合せにより、個々の欠陥Ｃ／Ｈを分類し、全体に対する組み合わせ別の比率を検査結果比率として計算する（Ｓ３０２）。最後に基準比率と検査結果比率を比較し（Ｓ３０３）、ある特定の組合せにおいて有意な差が生じているかを確認し（Ｓ３０４）、有意な差を生じている組み合わせがあれば、その組み合わせをシステマティックな欠陥と判定する（Ｓ３０５）。
【００２０】
以下、図４から図１２を用いて基準比率の算出について説明する。図４は本システムであるシステマティック欠陥判定システムと関連する装置およびシステムを含めた全体図、図５は本システムの構成図、図６は基準比率算出の詳細処理フロー、図７、８，９はＣ／Ｈパターンと解析対象パターンの重なり方を説明する図、図１０は比率推定の信頼度及び誤差に対応したサンプリング数を示す表、図１１は基準比率算出のための集計テーブル、図１２は解析対象レイヤの組み合わせコードの生成例である。
【００２１】
図４は本システムであるシステマティック欠陥判定システムと関連する装置およびシステムを含めた全体図である。システマティック欠陥判定システム４００、デザインデータを管理するデザインデータサーバ４０１、光学式又はＳＥＭ式のウェーハの外観検査装置４０２、外観検査データなどを管理し歩留まり解析を支援する歩留まり解析システム４０３が工場の基幹ＬＡＮ４０４に接続されている。
【００２２】
図５はシステマティック欠陥判定システム４００の詳細な構成を示す図である。工場の基幹ＬＡＮ４０４とのデータの授受はデータＩ／Ｆ部５００により行われ、内部のデータ伝送はバス５０１により行われる。バス５０１には、デザインデータ入力部５０２、回路パターンサンプリング部５０３、パターン重なり判定部５０４、ＣＰＵ５０５、メモリ５０６、ハードディスクあるいは不揮発性メモリ等の記憶媒体５０７、欠陥座標入力部５０８、デザインデータ上パターン位置特定部５０９が接続されており、外部に表示端末５１０、キーボードなど数値データ入力や、データの指定を目的とした入力デバイス５１１が接続されている。また外部にはハードディスク、不揮発性メモリ、ＣＤ−ＲＯＭなどの外部記憶媒体５１２が接続されていてもよい。
【００２３】
図６は図３に示したＳ３００のステップの基準比率算出のための詳細フローである。まず対象とするＣ／Ｈレイヤを指定し（Ｓ６００）、Ｃ／Ｈレイヤより下層の解析対象とするレイヤを指定する（Ｓ６０１）。これらの指定は操作者により図５の入力デバイス５１１を通して行われ、入力されたデータはメモリ５０６に記憶されるとともに、入力されたレイヤに対応するデザインデータをデザインデータ入力部５０２を介し読み込み、メモリ５０６に記憶する。
【００２４】
続いて解析するＣ／Ｈのサンプリング数を指定する（Ｓ６０２）。サンプリング数は算出する基準比率の信頼度、誤差に鑑みて以下の考え方に即して決定する。
【００２５】
標本平均 p = x/n （n はサンプリング数）の平均は真の平均P、分散はS = sqrt(P*(1-P)/n)（sqrt(X)はXの平方根を表す）である。信頼度α= 95%でpが分布する範囲は標準正規分布表より[P-1.96*S、P+1.96*S]だから、誤差e（母比率の推定誤差）は e = 1.96*S = 1.96 * sqrt(P*(1-P)/n)であり、サンプリング数(n)で整理すると、  
n = [P * (1 - P) * 1.96^2] / e^2   ・・・（数１）
ただし、X^2はＸの２乗を表す。
【００２６】
サンプリング数の過小評価を避ければ数１はP=0.5のとき最大になるので、そのとき n と e  の関係は信頼度95%のとき、
n = 0.5^2*1.96^2 / e^2  
同様に、信頼度96%,97%,98%,99%,99.5%で n と e の関係を求めれば、順に、
n = 0.5^2*2.05^2 / e^2  
n = 0.5^2*2.17^2 / e^2  
n = 0.5^2*2.32^2 / e^2  
n = 0.5^2*2.58^2 / e^2  
n = 0.5^2*2.81^2 / e^2  
となる。
【００２７】
以上、信頼度と推定誤差を変数としてサンプリング数を計算した結果を表としてまとめたものを図１０に示す。さらに必要に応じて、比率推定誤差、信頼度を拡張してサンプリング数をテーブル化しておき、このテーブルを表示端末５１０に示し、サンプリング数を入力デバイス５１１より入力するか、あるいはテーブルをメモリ５０６に記憶しておき、入力デバイス５１１より入力された比率推定誤差、信頼度よりサンプリング数にシステム内部で変換する。
【００２８】
続いて回路パターンサンプリング部５０３によりランダムにチップ座標を発生させ（Ｓ６０３）、その座標を中心とした一定範囲の領域のデザインデータをメモリ５０６に記憶されたＣ／Ｈレイヤおよび解析対象レイヤのデザインデータから読込み、回路パターンサンプリング部５０３に記憶する（Ｓ６０４）。次に読み込んだＣ／Ｈレイヤの領域内のＣ／Ｈパターンを一つ抽出する。抽出方法は前記座標の最近傍のパターンでもよいし、領域内を走査したとき最初に見つかるパターンでもよい。Ｓ６０５でＣ／Ｈパターンが見つからない場合は、今までサンプリングした数をインクリメントすることなくＳ６０３に戻る（図６には図示せず）。次にＳ６０６でＣ／Ｈパターンと解析対象パターンの重なり方を判定する。
【００２９】
Ｃ／Ｈパターンと解析対象回路パターンの重なり方の判定は、各解析対象レイヤ別に行う。重なり方は図７から図９に示すように、太線で示すＣ／Ｈパターンと細線で示す解析対象パターンがＯＶＥＲ（図７）、ＯＮ（図８）、ＯＵＴ（図９）のようにパターン重なり判定部５０４で判定する。ただし、重なり方はこれに限定されるものではない。各解析対象レイヤの判定結果は図１１に示すような集計テーブルに記録し、メモリ５０６に記憶する。
【００３０】
全ての解析対象レイヤの判定が終了したら、各レイヤの判定結果の組み合わせを組合せコードとしテーブルに記録し（Ｓ６０７）、メモリ５０６に記憶する。図１２に下層レイヤが３層の場合の組合せコードの例を示す。各レイヤに対し判定結果は３通りあるので、２７個のコードを定める。Ｓ６０８で今までサンプリングした数を１インクリメントし、サンプリングした数がＳ６０２で指定したサンプリング数を超えなければＳ６０３に戻り、以上述べたことを繰り返し実行する。
【００３１】
サンプリングした数がＳ６０２で設定したサンプリング数を超えたときは、Ｓ６０９においてＳ６０２で設定したサンプリング数に対する組合せコード別の比率を計算し、これを基準比率としメモリ５０６、あるいは記憶媒体５０７、あるいは記憶媒体５１２のどれか一つ以上に記憶する。また続く検査結果比率計算のために、Ｃ／Ｈレイヤと対応する解析対象レイヤの情報、組み合わせコードをメモリ５０６、あるいは記憶媒体５０７、あるいは記憶媒体５１２のどれか一つ以上に記憶する。
【００３２】
続いて、図１３を用いて図３のＳ３０２のステップの検査結果比率の算出について説明する。まず対象とするＣ／Ｈレイヤを指定する（Ｓ１３００）。これらの指定は操作者により図５の入力デバイス５１１を通して行われ、入力されたデータはメモリ５０６に記憶されるとともに、入力されたレイヤに対応するデザインデータを、デザインデータ入力部５０２を介し読み込み、メモリ５０６に記憶する。またこのＣ／Ｈレイヤに対応する基準比率作成時にＳ６０４やＳ６０６で設定した解析対象レイヤの情報をメモリ５０６、あるいは記憶媒体５０７、あるいは記憶媒体５１２から読み出し、そのデザインデータをデザインデータ入力部５０２を介して読み込み、メモリ５０６に記憶する。また基準比率作成時にＳ６０７で設定した組み合わせコードを記憶媒体５０７、あるいは記憶媒体５１２から読み出しメモリ５０６に記憶する。
【００３３】
次に、検査装置４０２で検査した結果として得られたＣ／Ｈ欠陥数、及び欠陥座標を検査装置４０２あるいは歩留まり管理システム４０３から取得して欠陥座標入力部５０８に入力する（Ｓ１３０１）。Ｓ１３０１では、Ｃ／Ｈ欠陥全数を取得し解析対象とする必要はなく、解析領域を設定してその設定した解析領域内のＣ／Ｈ欠陥だけを解析対象とする、あるいは解析欠陥数を設定するなどで解析するＣ／Ｈ欠陥数に制限を設けてもよい。
【００３４】
次に、Ｓ１３０２で解析対象となったＣ／Ｈ欠陥の中から一つのＣ／Ｈ欠陥の座標を取得する。
【００３５】
次に、取得したＣ／Ｈ欠陥の座標を中心とした一定範囲の領域のデザインデータをメモリ５０６に記憶されたＣ／Ｈレイヤおよび解析対象レイヤのデザインデータから読込み、回路パターンサンプリング部５０３に記憶する（Ｓ１３０３）。そして読み込んだＣ／Ｈレイヤのデザインデータの前記領域内で、欠陥座標に最近傍のＣ／Ｈパターンを特定する（Ｓ１３０４）。欠陥座標に対応するＣ／Ｈレイヤのデザインデータ上のＣ／Ｈパターンの探索は、この他に、事前にアライメントマークを用いて欠陥座標と、デザインデータの位置合せを行う、あるいは局所ごとにアライメントを取りやすいパターンを定め位置合せを行った上で、欠陥座標に最近傍のＣ／Ｈパターンを定める方法等が考えられる。
【００３６】
次に、特定したＣ／Ｈパターンに対し各解析対象レイヤの重なり方の判定を行い（Ｓ１３０５）、組み合わせコードを設定する（Ｓ１３０６）。Ｓ１３０５及びＳ１３０６の処理内容は、図６の基準比率算出で述べたＳ６０６、Ｓ６０７と同じである。Ｓ１３０７で今まで処理した欠陥数を１インクリメントし、処理した欠陥数がＳ１３０１で設定した欠陥数を超えなければＳ１３０２に戻り以上述べたことを繰り返し実行する。処理した欠陥数がＳ１３０１で設定した欠陥数を超えたときは、Ｓ１３０８においてＳ１３０１で設定した欠陥数に対する組合せコード別の比率を計算し、これを検査結果比率としメモリ５０６に記憶する。以上により基準比率と検査結果比率が得られる。
【００３７】
次に、この両者を比較しその結果を出力する（Ｓ１３０９）。この両者の比較において検査結果比率におけるある組み合わせコードの比率が基準比率の対応するコードの比率と等しいかどうかは、基準比率における組み合わせコードの比率を母比率p0とみなし、検査結果比率における対応する組み合わせのコードの比率をpとして，帰無仮説H0: p = p0に対して統計検定量 
Z = (p - p0)/sqrt((p0(1- p0))/n)   ・・・（数２）
を求めることで定量化でき（ただし n はＳ１３０１で設定された欠陥Ｃ／Ｈ数）、統計検定量Zに対するp値が棄却域（例えば５％、あるいは１％）にあるか否かで検査結果比率の組み合わせコードが基準比率の該当する組み合わせコードと同等の比率であるか否かを判定することができる。
【００３８】
また別の方法として、ある組み合わせコードと、それとは異なる組み合わせコードを選び、その２つのコードにおいて基準比率と検査結果比率での比率が等しいか否かを検定し、これを組み合わせコードの全ての組み合わせで行うことも考えられる。ここでの検定は前述の検定の方法と同じであり、数２におけるnは選択した２つのコードの欠陥Ｃ／Ｈ数になる。
【００３９】
以上述べた統計検定量、あるいは統計検定量と統計検定量に基づいた判定情報を表示端末５１０に出力する。出力は表示端末５１０に限られることは無く、記憶媒体５０７、外部記憶媒体５１２、あるいはデータＩ／Ｆ部５００を介して歩留まり解析システム４０３に出力してもよい。
【００４０】
図１４、図１５、図１６に表示端末５１０に出力される情報を示した。
図１４は基準比率と検査結果比率を円グラフで表したものである。このデータは円グラフで表示することに限定されず数値データとして表形式で表示されてもよい。
【００４１】
図１５はコンタクトホール接地領域別の統計検定量と対応するp値及び統計検定量を用いた判定結果を示す図である。判定のために統計検定量に適用する危険率は通常５％、及び１％であるがこれ以外の数字でも構わない。p値と危険率を比較し基準比率と検査結果比率の間に変動がある場合マークを出力する（図１５では●印で表している）。
【００４２】
図１６は各組み合わせコードにおけるＣ／Ｈパターンと下層パターンの重なり方の表示の一例を示している。実際の表示には、基準比率と検査結果比率の間に変動がある組み合わせコードに対応するもののみ、あるいはこれを含む一部、あるいは、全部表示してもよい。図１６（ａ）に示した重なりパターンＡは図１４及び図１５に示したＡに対応し、図１６（ｂ）に示した重なりパターンＢは図１４及び図１５に示したＢに対応し、図１６（ｃ）に示した重なりパターンＣは図１４及び図１５に示したＣに対応する。図１４から１６は、同一の画面上に表示しても良く、また、別々な画面に表示してもよい。
【００４３】
また図示はしないが、チップの外形を表示端末５１０に描画し、システマティック欠陥と判定された欠陥の位置、あるいはデザインデータ上で特定した対応する位置を画面上のチップ内に表示してもよい。また、チップの外形を表示端末５１０に描画し、システマティック欠陥と判定された特定レイヤのパターンと該特定レイヤ以外の１つ以上のレイヤの回路パターンとの重なり方を有する部分の位置全てを画面上のチップ内に表示してもよい。
【００４４】
以上、Ｃ／Ｈパターンとその下層の回路パターンの組み合わせで説明したが、デザイン依存性のシステマティック欠陥は下層の回路パターンのみに限られず、下層の回路パターンの密度（例えば配線密度）などにより引き起こされることもある。この場合には、図１７に示すように回路パターンの組み合わせの代わりに、対応する解析対象レイヤを回路パターン密度の組み合わせに置き換えればよい。図１７における組み合わせコードＡはＣ／Ｈパターンが下層１に対してＯＮ、下層２に対しては粗な領域に存在し、下層３に対してはＯＮの状態にあることを表している。図１７では粗密の２段階でしか示していないが、数値で数段階に分けても構わない。
【００４５】
本実施例で開示した方法はＣ／Ｈパターンにのみ限定適用されるものではない。例えば、配線パターン（回路パターン）が表面に露出する形で埋め込まれ、配線の粗密がある場合、この面をＣＭＰ研磨すると配線が粗な部分で削れが進行しディッシングと呼ばれるくぼみができることがある。この上に薄膜を形成し、更に配線を形成するためにレジストを塗布し露光すると、ディッシングの部分が露光の焦点面からはずれるためレジスト露光が正常に行われず、レジストが正常な配線パターン形状にならないことがある。このような不良は光学式検査装置で検出可能である。
【００４６】
また、このような状況の有無を確認するためのテストパターンを組めば、光の計測装置で計測値の異常として捉えることも可能である。このように検査対象層を配線層とし、解析対象層をその下の配線層とすることも考えられる。
【００４７】
本実施例で開示した方法は、コンピュータに当該発明に相当する機能を実現させるためのシステマティック欠陥判定プログラムを記録したコンピュータ読み取り可能な記録媒体としても成立する。
【００４８】
以上述べた方法によれば半導体デバイス製造における前工程において外観検査装置により検出された欠陥から、システマティック欠陥を信頼性高く判別できるので、問題となる回路デザインの設計変更、あるいは製造条件の一部変更などの対策を迅速に行うことが可能となる。
【符号の説明】
【００４９】
１００・・・基材    １０１・・・ＳＴＩ    １０２・・・ｎウェル    １０３・・・ｐウェル    １０４・・・ゲート電極    １０５・・・Ｃ／Ｈ    ２００・・・通常ＭＯＳ耐圧領域    ２０１・・・高圧ＭＯＳ耐圧領域    ４００・・・システマティック欠陥判定システム    ４０１・・・デザインデータサーバ    ４０２・・・検査装置    ４０３・・・歩留まり解析システム    ４０４・・・基幹ＬＡＮ４０４    ５００・・・データＩ／Ｆ部    ５０１・・・バス    ５０２・・・デザインデータ入力部    ５０３・・・回路パターンサンプリング部    ５０４・・・パターン重なり判定部    ５０５・・・ＣＰＵ            ５０６・・・メモリ    ５０７・・・記憶媒体    ５０８・・・欠陥座標入力部                ５０９・・・デザインデータ上パターン位置特定部    ５１０・・・表示端末    ５１１・・・入力デバイス    ５１２・・・外部記憶媒体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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