(57)【特許請求の範囲】
【請求項１】
ファイル出力データと再生データとを共通のメモリにバッファリングして送信するビデオサーバのメモリ制御装置であって、
前記メモリから前記ファイル出力データと前記再生データとを切り替えて読み出す読出手段と、
前記読出手段により読み出された前記ファイル出力データを送信前に一時的に蓄積する第１のバッファと、
前記読出手段により読み出された前記再生データを送信前に一時的に蓄積する第２のバッファと、
前記第１のバッファからバックプレッシャー信号を受けている期間に前記再生データを読み出させるように前記読出手段を制御する制御手段と
を具備することを特徴とするメモリ制御装置。
【請求項２】
前記ファイル出力データと前記再生データとを前記メモリに書き込む書込手段をさらに具備し、
前記制御手段は、前記期間において前記書込手段による書き込み処理を優先させることをさらに特徴とする請求項１記載のメモリ制御装置。
【請求項３】
ファイル出力データと再生データとを共通のメモリにバッファリングして送信するビデオサーバのメモリ制御装置に用いられる方法であって、
前記メモリから前記ファイル出力データと前記再生データとを切り替えて読み出し、
前記読み出された前記ファイル出力データを送信前に一時的に第１のバッファに蓄積し、
前記読み出された前記再生データを送信前に一時的に第２のバッファに蓄積し、
前記第１のバッファからバックプレッシャー信号を受けている期間に前記再生データを読み出させるように制御すること
を有することを特徴とするメモリ制御方法。
【請求項４】
前記ファイル出力データと前記再生データとを前記メモリに書き込むことをさらに有し、
前記制御は、前記期間において前記書き込み処理を優先させることをさらに特徴とする請求項３記載のメモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ビデオサーバのメモリを制御するためのメモリ制御装置及びメモリ制御方法に関する。
【背景技術】
【０００２】
ビデオサーバのメモリ制御ユニットは、ファイル処理ユニットより広帯域な伝送路を介して入力されたＭＸＦ（Material eXchange Format）素材データをプロトコル処理し、ＳＥＲＤＥＳ（Serializer/Deserializer）経由でメモリユニットへ出力する収録の機能と、メモリユニットから入力されたＭＸＦ素材データをバッファリングし、広帯域な伝送路を介してファイル処理ユニットまたはデコーダユニットへ出力する再生・ファイル出力の機能とがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−８７７１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、再生とファイル出力のバッファは、ハードウェアの制約やコストを抑えるために共通のメモリとしていたため、再生チャネル数が増加すると、再生とファイル出力の同時処理の実現は、設計面において複雑さを増していた。
【０００５】
本実施形態の目的は、ビデオサーバのメモリから再生とファイル出力の同時処理を効率的に実現できるメモリ制御装置及びメモリ制御方法を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態に係るメモリ制御装置は、ファイル出力データと再生データとを共通のメモリにバッファリングして送信するビデオサーバのメモリ制御装置であって、前記メモリから前記ファイル出力データと前記再生データとを切り替えて読み出す読出手段と、前記読出手段により読み出された前記ファイル出力データを送信前に一時的に蓄積する第１のバッファと、前記読出手段により読み出された前記再生データを送信前に一時的に蓄積する第２のバッファと、前記第１のバッファからバックプレッシャー信号を受けている期間に前記再生データを読み出させるように前記読出手段を制御する制御手段とを具備する。
【０００７】
本実施形態に係るメモリ制御方法は、ファイル出力データと再生データとを共通のメモリにバッファリングして送信するビデオサーバのメモリ制御装置に用いられる方法であって、前記メモリから前記ファイル出力データと前記再生データとを切り替えて読み出し、前記読み出された前記ファイル出力データを送信前に一時的に第１のバッファに蓄積し、前記読み出された前記再生データを送信前に一時的に第２のバッファに蓄積し、前記第１のバッファからバックプレッシャー信号を受けている期間に前記再生データを読み出させるように制御することを有する。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係るメモリ制御装置の構成を示すブロック図。
【図２】１フレーム内の処理の割り当てイメージを示す図。
【図３】バッファメモリの読み出し／書き込みタイミングを示す図。
【図４】書き込み動作が無い場合のバッファメモリの読み出しタイミングを示す図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら本実施形態に係るメモリ制御装置及びメモリ制御方法を説明する。
【００１０】
図１は、本実施形態に係るメモリ制御装置の構成例を示す図である。図１において、メモリ制御装置１は、バッファメモリ２の制御インタフェースであるメモリコントローラ１１と、第１のＦＰＧＡ（Field Programmable Gate Array）１２と、第２のＦＰＧＡ１３とを備える。なお、バッファメモリ２は、再生とファイル出力とで共通で使用しているため、メモリコントローラ１１は、再生データとファイル出力データとをバッファメモリ２から同時に読み出すことはできない。
【００１１】
第１のＦＰＧＡ１２は、入力バッファ２１と、ライト制御部２２と、リード制御部２３と、リードライト切替制御部２４とを備える。メモリユニット３から受け取ったデータ（ファイル処理データ及び再生データ）は、入力バッファ２１に一時格納される。ライト制御部２２は、リードライト切替制御部２４による制御に従って、入力バッファ２１からデータを取り出してメモリコントローラ１１へ渡し、バッファメモリ２に書き込みを行う。リード制御部２３は、メモリコントローラ１１を介してバッファメモリ２からデータを読み出し、読み出したデータをファイル出力／再生に識別し、ファイル出力データをファイル出力用速度変換バッファ３１に、再生データを再生用速度変換バッファ３３にそれぞれ送信する。リードライト切替制御部２４は、後述するように、ライト制御部２２の書込み処理及びリード制御部２３の読み込み処理を切り替え制御する。
【００１２】
第２のＦＰＧＡ１３は、ファイル出力データを送信前に一時的に蓄積するファイル出力用速度変換バッファ３１と、ファイル出力データを送信する第１の送信制御部３２と、再生データを送信前に一時的に蓄積する再生用速度変換バッファ３３と、再生データを送信する第２の送信制御部３４とを備える。ファイル出力用速度変換バッファ３１及び再生用速度変換バッファ３３は、ＦＩＦＯ（First In First Out）メモリで構成される。通常、バッファメモリ２のＩ／Ｏ速度と外部インタフェース（リードソロモンデコーダ４及びファイル処理ユニット５）のビット幅が異なるため、動作周波数が異なる。ファイル出力用速度変換バッファ３１及び再生用速度変換バッファ３３は、この速度差を吸収するための緩衝バッファとして設けられている。第１の送信制御部３２から送信されたファイル出力データは、リードソロモンデコーダ４で復号された後、ファイル処理ユニット５へ送られる。第２の送信制御部３４から送信された再生データは、デコーダユニット６でデコードされた後、オンエアデータとしてベースバンド送出される。
【００１３】
次に、このように構成されたメモリ制御装置の動作について説明する。
【００１４】
図２は、１フレーム内の読み出し／書き込み処理の割り当てイメージを示したものである。
【００１５】
例えば、再生について、１フレーム（３３．３ｍｓ）当りの出力チャネル数を４０チャネル確保しようとすると、再生４０チャネルをバッファメモリ２から出力するだけで３２．１ｍｓとほぼ１フレームの時間が必要である。一方、ファイル出力についてはフレーム同期で出力する必要は無いが、リードソロモン復号化を行う必要があるため、１チャネル当たり５．７ｍｓ必要である。このため、４０チャネルの再生を行った場合、同じフレームではファイル出力を１チャネルも処理することができず、再生とファイル出力を同時に処理することができないことになる。また、ファイル出力用速度変換バッファ３１及び再生用速度変換バッファ３３からのバックプレッシャーによる空き時間が発生するため、処理効率が悪いものとなってしまう。
【００１６】
そこで、本実施形態では、図２に示したように、１フレーム内で、再生４０チャネル、ファイル出力５チャネルの送信を行うために、４５チャネルの書き込み、再生４０チャネルの読み出し、及びファイル出力５チャネルの読み出しをそれぞれ並行して行う手法を提供する。
【００１７】
図２の処理を実現するためのメモリ制御方法を図３を参照して説明する。図３は、バッファメモリの読み出し／書き込みタイミングを示す図である。
【００１８】
図３のｔ１において、リードライト切替制御部２４は、ライト制御部２２による１チャネル分のデータの書き込みが終わったら、ファイル出力データの読み出しに切り替える。
【００１９】
ｔ２において、ファイル出力用速度変換バッファ３１からのバックプレッシャー信号を受信した時点で、リードライト切替制御部２４はリード制御部２３にファイル出力データの読み出しを停止させる。
【００２０】
ｔ３において、リードライト切替制御部２４は、ファイル出力用速度変換バッファ３１からのバックプレッシャー信号を受信している期間にリード制御部２３に再生データの読み出しを行わせる。
【００２１】
ｔ４において、メモリユニット３から再生データまたはファイル出力データが入力バッファ２１に格納されると、ライト制御部２２により書き込み処理に切り替える。
【００２２】
また、図４に、書き込み動作が無い場合のバッファメモリの読み出しタイミングを示す。
【００２３】
図４のｔ１において、リードライト切替制御部２４は、ファイル出力用速度変換バッファからのバックプレッシャー信号を受信した時点で、リード制御部２３にファイル出力データの読み出しを停止させる。
【００２４】
ｔ２において、リードライト切替制御部２４は、ファイル出力用速度変換バッファ３１からのバックプレッシャー信号を受信している期間にリード制御部２３に再生データの読み出しを行わせる。
【００２５】
ｔ３において、リードライト切替制御部２４は、ファイル出力用速度変換バッファ３１からのバックプレッシャーが解除されたら、再度ファイル出力データの読み出しを開始する。
【００２６】
以上述べたように、本実施形態では、ファイル出力用速度変換バッファからのバックプレッシャーを活用し、バッファメモリのファイル出力データの読み出し・再生データの読み出し・再生／ファイル出力データの書き込みを効率よく切り替えることにより、ファイル出力処理の空き時間を再生処理に割り当てることが可能となる。また、バッファメモリの後段に速度変換バッファを再生用とファイル出力用に分けて設けることにより、再生データとファイル出力データを同時に送信することが可能となる。
【００２７】
なお、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００２８】
１…メモリ制御装置、２…バッファメモリ、３…メモリユニット、４…リードソロモンデコーダ、５…ファイル処理ユニット、６…デコーダユニット、１１…メモリコントローラ、１２…第１のＦＰＧＡ、１３…第２のＦＰＧＡ、２１…入力バッファ、２２…ライト制御部、２３…リード制御部、２４…リードライト切替制御部、３１…ファイル出力用速度変換バッファ、３２…第１の送信制御部、３３…再生速度変換バッファ、３４…第２の送信制御部。
【図１】
0005337177.tif 000002
【図２】
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【図３】
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【図４】
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