(57)【特許請求の範囲】
【請求項１】
ワード線と、
前記ワード線に交差する第１及び第２のビット線からなるビット線対と、
前記ワード線及び前記ビット線対の交差部に接続されたメモリセルと、
前記ビット線対と第１及び第２のセンスノードの間に接続されたカラムゲートと、
前記第１及び第２のセンスノードの間に接続された検知回路と
を備え、
前記検知回路は、ゲートに前記第１のセンスノードが接続された第１の第１導電型トランジスタと、ソースに第１電源が接続され、ドレインに前記第１のセンスノードが接続され、ゲートに前記第１の第１導電型トランジスタのドレインが接続された第１の第２導電型トランジスタと、ソースに第１電源が接続され、ドレインに前記第１の第１導電型トランジスタのドレインが接続され、ゲートに制御信号線が接続された第２の第２導電型トランジスタと、ソースに第２電源が接続され、ドレインに前記第１の第１導電型トランジスタのソースが接続され、ゲートに前記制御信号線が接続された第２の第１導電型トランジスタと、ソースに前記第２の第１導電型トランジスタのドレインが接続され、ゲートに前記第２のセンスノードが接続された第３の第１導電型トランジスタと、ソースに第１電源
が接続され、ドレインに前記第２のセンスノードが接続され、ゲートに前記第３の第１導電型トランジスタのドレインが接続された第３の第２導電型トランジスタと、ソースに第１電源が接続され、ドレインに前記第３の第１導電型トランジスタのドレインが接続され、ゲートに前記制御信号線が接続された第４の第２導電型トランジスタと、ソースに第１電源が接続され、ドレインに前記第１の第１導電型トランジスタのドレインが接続され、ゲートに前記第３の第１導電型トランジスタのドレインが接続された第５の第２導電型トランジスタと、ソースに第１電源が接続され、ドレインに前記第３の第１導電型トランジスタのドレインが接続され、ゲートに前記第１の第１導電型トランジスタのドレインが接続された第６の第２導電型トランジスタとを有し、前記制御信号線に与えられた制御信号で活性化される
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１及び第２のセンスノードのいずれか一方に接続され、当該センスノードに現れるデータを増幅し出力する出力回路と、
前記第１及び第２のセンスノードに接続され、前記第１及び第２のセンスノードに前記メモリセルへ書き込むデータを与える書き込み回路と、
を備えた
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
データを入出力するデータ線と、
前記第１、第２のセンスノード及び前記データ線の間に接続されたトランスファトランジスタと、
を備えた
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ等の半導体記憶装置に関する。
【背景技術】
【０００２】
最近、ＳＲＡＭにおいて、動作電圧の低電圧化や高速化技術の開発が進んでおり、セルディスターブ特性の改善を図るための様々な従来技術が提案されている。その一つとして、ビット線あたりのメモリセル数を少なくし、ビット線容量を削減した階層ビット線構造を持つＳＲＡＭがある（非特許文献１）。このＳＲＡＭにおけるデータ読み出しは以下の通りである。予めプリチャージ回路によりビット線対を“Ｈ”レベルにプリチャージし、このビット線対の一方に選択メモリセルの“Ｌ”レベルのセルノードが接続されることで、片側のビット線が“Ｈ”レベルから“Ｌ”レベルに引き下げられる。この動きは、カラムゲートを通してセンスノードにも伝えられ、センスノードに接続された検知回路により増幅され外部に出力される。以上により、データの読み出しが実現されている。
【０００３】
ところが、上記動作において、ビット線の電圧がカラムゲートのゲート電圧よりも閾値分だけ低下した時点でカラムゲートがオン状態となり、ビット線がセンスノード側と接続されるため、センスノード側の容量の影響を受ける。この影響により、ビット線の電圧降下速度が減衰することとなる。この場合、選択メモリセルのビット線電圧が十分に低下せず、メモリセルのディスターブ特性を悪化させる原因となる。
【非特許文献１】John Wuu et.al., 2005 IEEE International Solid-State Circuits Conference, pp488-489,618
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、メモリセルのアクセス時におけるディスターブ特性の悪化を防止した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の第１の態様において半導体記憶装置は、ワード線と、前記ワード線に交差するビット線と、前記ワード線及び前記ビット線の交差部に接続されたメモリセルと、前記ビット線につながるセンスノードに接続された検知回路とを備え、前記検知回路は、ゲートに前記センスノードが接続された第１の第１導電型トランジスタと、ソースに第１電源が接続され、ドレインに前記センスノードが接続され、ゲートに前記第１の第１導電型トランジスタのドレインが接続された第１の第２導電型トランジスタと、ソースに第１電源が接続され、ドレインに前記第１の第１導電型トランジスタのドレインが接続され、ゲートに制御信号線が接続された第２の第２導電型トランジスタと、ソースに第２電源が接続され、ドレインに前記第１の第１導電型トランジスタのソースが接続され、ゲートに前記制御信号線が接続された第２の第１導電型トランジスタとを有し、前記制御信号線に与えられた制御信号で活性化される。
【０００６】
本発明の第２の態様において半導体記憶装置は、ワード線と、前記ワード線に交差する第１及び第２のビット線からなるビット線対と、前記ワード線及び前記ビット線対の交差部に接続されたメモリセルと、前記ビット線対と第１及び第２のセンスノードの間に接続されたカラムゲートと、前記第１及び第２のセンスノードの間に接続された検知回路とを備え、前記検知回路は、ゲートに前記第１のセンスノードが接続された第１の第１導電型トランジスタと、ソースに第１電源が接続され、ドレインに前記第１のセンスノードが接続され、ゲートに前記第１の第１導電型トランジスタのドレインが接続された第１の第２導電型トランジスタと、ソースに第１電源が接続され、ドレインに前記第１の第１導電型トランジスタのドレインが接続され、ゲートに制御信号線が接続された第２の第２導電型トランジスタと、ソースに第２電源が接続され、ドレインに前記第１の第１導電型トランジスタのソースが接続され、ゲートに前記制御信号線が接続された第２の第１導電型トランジスタと、ソースに前記第２の第１導電型トランジスタのドレインが接続され、ゲートに前記第２のセンスノードが接続された第３の第１導電型トランジスタと、ソースに第１電源が接続され、ドレインに前記第２のセンスノードが接続され、ゲートに前記第３の第１導電型トランジスタのドレインが接続された第３の第２導電型トランジスタと、ソースに第１電源が接続され、ドレインに前記第３の第１導電型トランジスタのドレインが接続され、ゲートに前記制御信号線が接続された第４の第２導電型トランジスタとを有し、前記制御信号線に与えられた制御信号で活性化される。
【発明の効果】
【０００７】
本発明によれば、メモリセルのアクセス時におけるディスターブ特性の悪化を防止した半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。
【０００９】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体記憶装置の回路図である。
【００１０】
本実施形態に係る半導体記憶装置は、ローカルワード線ＬＷＬと、このローカルワード線ＬＷＬに交差する第１のローカルビット線ＬＢＬ及び第２のローカルビット線ＬＢＬＢからなるビット線対を有し、その交差部にメモリセルＭＣが接続されている。このビット線対は、２個のＮＭＯＳトランジスタＱ１及びＱ２からなるカラムゲート１を介して第１及び第２のセンスノードＮＡ及びＮＢに接続される。さらに、センスノードＮＡ及びＮＢ間には、プリチャージ回路２、検知回路１５、及び書き込み回路３が接続されおり、また、センスノードＮＢには、出力回路４が接続されている。
【００１１】
メモリセルＭＣは、例えば、図２に示すような６トランジスタ型メモリセルである。すなわち、６トランジスタ型メモリセルは、ソースが電源端ＶＤＤ及び接地端ＶＳＳにそれぞれ接続され相補対接続されたＰＭＯＳトランジスタＱ５１及びＮＭＯＳトランジスタＱ５２を備えた第２のインバータＩＶ２と、ソースが電源端ＶＤＤ及び接地端ＶＳＳにそれぞれ接続され相補対接続されたＰＭＯＳトランジスタＱ５３及びＮＭＯＳトランジスタＱ５４を備えた第２のインバータＩＶ３とを有する。これらインバータＩＶ２，ＩＶ３の入力と出力は相互に接続されている。ローカルビット線ＬＢＬと第２のインバータＩＶ２の出力端との間には、第１のトランスファトランジスタＱ５５が接続され、ローカルビット線ＬＢＬＢと第３のインバータＩＶ３の出力端との間には、第２のトランスファトランジスタＱ５６が接続されている。第１及び第２のトランスファトランジスタＱ５５，Ｑ５６のゲートは、ローカルワード線ＬＷＬに接続されている。なお、この６トランジスタ型メモリセルを用いた書き込み動作は、ローカルビット線ＬＢＬ，ＬＢＬＢの双方で行われるが、読み出し動作については、一方のローカルビット線ＬＢＬのみからなされるシングルエンド読み出しでも良い。
【００１２】
プリチャージ回路２は、電源端ＶＤＤ−センスノードＮＡ間、電源端ＶＤＤ−センスノードＮＢ間及びセンスノードＮＡ、ＮＢ間にそれぞれ接続されゲートにプリチャージ信号ｐｒｅが入力される３つの第１導電型トランジスタであるＰＭＯＳトランジスタＱ３、Ｑ４、及びＱ５で構成されており、メモリセルＭＣへのアクセスの際、予め、センスノードＮＡ及びＮＢを“Ｈ”レベルにプリチャージするものである。プリチャージ回路２は、負論理のプリチャージ信号ｐｒｅにより制御され、“Ｌ”レベルのときに活性化される。
【００１３】
検知回路１５は、センスノードＮＡ及びＮＢに対応する第１及び第２の検知回路１５ａ及び１５ｂで構成される。第１の検知回路１５ａは、第１の第１導電型トランジスタであるＰＭＯＳトランジスタＱ２１と、第１及び第２の第２導電型トランジスタであるＮＭＯＳトランジスタＱ２２及びＱ２３とからなり、ＰＭＯＳトランジスタＱ２１のゲートとＮＭＯＳトランジスタＱ２２のドレインはセンスノードＮＡに接続され、ＰＭＯＳトランジスタＱ２１のドレインとＮＭＯＳトランジスタＱ２２のゲートはＮＭＯＳトランジスタＱ２３のドレインに接続されている。また、ＰＭＯＳトランジスタＱ２１のソースには、ＰＭＯＳトランジスタＱ２４を介して電源端ＶＤＤが接続され、ＮＭＯＳトランジスタＱ２２及びＱ２３のソースには接地端ＶＳＳが接続されている。同様に、第２の検知回路１５ｂは、第３の第１導電型トランジスタであるＰＭＯＳトランジスタＱ２５と、第３及び第４の第２導電型トランジスタであるＮＭＯＳトランジスタＱ２６及びＱ２７とからなり、ＰＭＯＳトランジスタＱ２５のゲートとＮＭＯＳトランジスタＱ２６のドレインはセンスノードＮＢに接続され、ＰＭＯＳトランジスタＱ２５のドレインとＮＭＯＳトランジスタＱ２６のゲートはＮＭＯＳトランジスタＱ２７のドレインに接続されている。また、ＰＭＯＳトランジスタＱ２５のソースには、第１の検知回路１５ａと共有するＰＭＯＳトランジスタＱ２４を介して電源端ＶＤＤが接続され、ＮＭＯＳトランジスタＱ２６及びＱ２７のソースには接地端ＶＳＳが接続されている。この構成による検知回路１５は、ＰＭＯＳトランジスタＱ２４、ＮＭＯＳトランジスタＱ２３及びＱ２７の各ゲートに入力される負論理の検知回路制御信号ＳＡｐｒｅにより活性化される。
【００１４】
書き込み回路３は、４個の第２導電型トランジスタであるＮＭＯＳトランジスタＱ６、Ｑ７、Ｑ８及びＱ９により構成されている。書き込み回路３は、プリチャージ信号が“Ｌ”レベル、かつ、負論理のライトイネーブル信号ＷＥが“Ｌ”レベルのときに活性化される。この回路は、予め“Ｈ”レベルにプリチャージされているセンスノードＮＡ及びＮＢのうち、第１及び第２の書き込み制御信号ＷＥ０及びＷＥ０Ｂにより選択されたいずれかのセンスノードをＮＭＯＳトランジスタＱ８及びＱ９を介し接地端ＶＳＳに接続し、“Ｌ”レベルに引き落とすものである。
【００１５】
出力回路４は、入力端にセンスノードＮＢが入力されるインバータＩＶ１と、このインバータＩＶ１の出力がゲートに入力されるＮＭＯＳトランジスタＱ１０とで構成されており、グローバルビット線ＧＢＬにセンスノードＮＢのレベルを伝える回路である。センスノードＮＢが“Ｌ”レベルの場合、インバータＩＶ１の出力は“Ｈ”レベルになり、ＮＭＯＳトランジスタＱ１０はオン状態になる。この場合、予め“Ｈ”レベルにプリチャージされていたグローバルビット線ＧＢＬが接地端ＶＳＳと接続されるため、センスノードＮＢと同じ“Ｌ”レベルに引き下げられることとなる。
【００１６】
上記構成の半導体記憶装置におけるデータの読み出し動作を説明する。
【００１７】
この説明において、メモリセルＭＣは、センスノードＮＡ側のセルノードに“Ｈ”レベル、センスノードＮＢ側のセル0ノードに“Ｌ”レベルを保持しているものとする。
【００１８】
図３は、本実施形態に係る半導体記憶装置のデータ読み出し時の信号レベルを示した図である。
【００１９】
ローカルワード線ＬＷＬ選択前（ＬＷＬ＝“Ｌ”レベル）、プリチャージ信号ｐｒｅは“Ｌ”レベルにあるため、プリチャージ回路２は活性化されており、センスノードＮＡ及びＮＢは“Ｈ”レベルにプリチャージされている。
【００２０】
また、検知回路制御信号ＳＡｐｒｅは、“Ｈ”レベルにあるため検知回路１５は非活性状態にあり、内部のノードＮａ及びＮｂは“Ｌ”レベルになっている。
【００２１】
ここで、ローカルワード線ＬＷＬを選択し（ＬＷＬ＝“Ｈ”レベル）、カラムゲート制御信号ＣＳＬ及びプリチャージ信号ｐｒｅを“Ｈ”レベル、検知回路制御信号ＳＡｐｒｅを“Ｌ”レベルにすると、まずメモリセルＭＣのドライブ用のＮＭＯＳトランジスタＱ５４がオン状態になり、ローカルビット線ＬＢＬＢは“Ｌ”レベルに引き下げられていく。続いて、ローカルビット線ＬＢＬＢのレベルがカラムゲート１のＮＭＯＳトランジスタＱ２の閾値よりも低下すると、ＮＭＯＳトランジスタＱ２がオン状態になり、センサノードＮＢは“Ｌ”レベルに引き下げられる。これにより、ＰＭＯＳトランジスタＱ２５はオン状態になる。このとき、ＰＭＯＳトランジスタＱ２４はオン状態にあるため、セルノードＮｂは“Ｈ”レベルとなりＮＭＯＳトランジスタＱ２６はオン状態に変化する。よって、ローカルビット線ＬＢＬＢの電位は、セルノードＮＢ及びＮＭＯＳトランジスタＱ２６を介して急峻に“Ｌ”レベルに引き下げられることとなる。
【００２２】
以上より、インバータＩＶ１の入力端は“Ｌ”レベル、出力端は“Ｈ”レベルとなり、ＮＭＯＳトランジスタＱ１０がオン状態となるため、グローバルビット線ＧＢＬには“Ｌ”レベルのデータが読み出される。
【００２３】
次に、メモリセルＭＣへのデータの書き込み動作を説明する。
【００２４】
ここでは、メモリセルＭＣのセンスノードＮＡ側にあるノードに対して“Ｈ”レベル、センスノードＮＢ側にあるノードに対して“Ｌ”レベルを書き込むものとして説明する。
【００２５】
データの書き込み動作前の状態は、前記データ読み出し時におけるローカルワード線ＬＷＬ選択前の状態と同様である。
【００２６】
ここで、プリチャージ信号ｐｒｅを“Ｈ”レベル、ライトイネーブル信号ＷＥを“Ｈ”レベル、“Ｌ”レベルを書き込むセンサノードＮＢに接続されたＮＭＯＳトランジスタＱ７を制御する書き込み制御信号ＷＥ０Ｂを“Ｈ”レベル、他方の書き込み制御信号ＷＥ０を“Ｌ”レベルにする。この場合、書き込み回路３が活性化され、センスノードＮＢは接地端ＶＳＳと接続され、“Ｌ”レベルに引下げられるため、カラムゲート１のＮＭＯＳトランジスタＱ２がオンしてメモリセルＭＣにデータが書き込まれる。このとき検知回路１５は非活性状態としておく。
【００２７】
図４は、検知回路１５を持たない比較例に係る半導体記憶装置におけるデータ読み出し時の信号レベルを示す図である。さらに、図５は、図３及び図４の点線部分を詳細に示したグラフである。
【００２８】
ローカルワード線ＬＷＬ選択（ｔａ）直後、ローカルビット線ＬＢＬ及びＬＢＬＢとＮＭＯＳトランジスタＱ１及びＱ２のゲートのの電位差は小さいため、ＮＭＯＳトランジスタＱ１及びＱ２はカットオフ状態にあり、カラムゲート容量の影響を受けることなく、ローカルビット線ＬＢＬＢのレベルは急峻に下がる。しかし、ＮＭＯＳトランジスタＱ２のカットオフ状態が解除されると（ｔｃ）、カラムゲートを介したセンスノード側の容量の影響が出るためローカルビット線ＬＢＬＢの電圧降下速度は減衰する。比較例の場合、この影響により、ディスターブ期間が長期化する。一方、本実施形態における場合、検知回路１５の動作により、センサノードＮＢのレベルが急速に低下することで、ローカルビット線ＬＢＬＢのレベルも低下するというフィードバック動作を行っている。
【００２９】
メモリセルＭＣのノードについても、ローカルワード線ＬＷＬ選択（ｔａ）直後、“Ｈ”レベルにプリチャージされたローカルビット線ＬＢＬＢにより瞬間的にプルアップされレベルが上昇するが、この状態において、比較例における場合には、カラムゲートを介したセンスノード側の容量の影響で、徐々にしか信号レベルが低下しない。これに対し、本実施形態における場合には、検知回路１５のＮＭＯＳトランジスタＱ２６により、急峻にレベルが低下している。
【００３０】
以上から明らかなように、本実施形態によれば、カラムゲート解放時のカラムゲート容量の影響によるディスターブ期間の長期化を防止することができる。なお、検知回路１５に駆動力の大きなＮＭＯＳトランジスタＱ２２及びＱ２６を使用することで、前述した効果をより大きく得ることができる。また、複数のビット線対で共通に使用される検知回路１５のＮＭＯＳトランジスタＱ２２及びＱ２６の駆動力をメモリセルＭＣのＮＭＯＳトランジスタＱ５２及びＱ５４の駆動力よりも大きくすることで、回路面積の増大を招くことなくディスターブ耐性を向上させることができる。
【００３１】
［第２の実施形態］
図６は、本発明の第２の実施形態に係る半導体記憶装置の回路図であり、図７及び図８は、本実施形態におけるデータ読み出し及び書き込み時の信号レベルを示す図である。
【００３２】
本実施形態は、階層ビット線構造のＳＲＡＭに、図１に示す検知回路１５を応用したものである。この構成は、いくつかのメモリセルＭＣを１ブロックとし、１ブロック毎に第１及び第２のローカルビット線ＬＢＬ及びＬＢＬＢが設けられており、さらに、いくつかのブロック毎に第１のグローバルビット線ＧＢＬ及びＧＢＬＢが設けられている。また、センスノードＮＡ及びＮＢ間には、ノイズの影響を無くすため、２個のＰＭＯＳトランジスタＱ３５及びＱ３６からなるラッチ回路２６が設けられている。
【００３３】
この構成によるメモリセルＭＣのデータの読み出し動作を説明する。
【００３４】
最初、ローカルワード線ＬＷＬを選択（ＬＷＬ＝“Ｈ”レベル）すると同時に、カラムゲート制御信号ＣＳＬを“Ｈ”レベル、検知回路制御信号ＳＡｐｒｅを“Ｌ”レベルにする。これにより、前述したように、メモリセルＭＣが保持するデータが、ローカルローカルビット線ＬＢＬ及びＬＢＬＢを介してセンスノードＮＡ及びＮＢに現れる。ここで、ブロック選択信号ＧＷＬを“Ｈ”レベルにすると、センスノードＮＡ及びＮＢに現れたデータがＮＭＯＳトランジスタＱ３７及びＱ３８を介して第１及び第２のグローバルビット線ＧＢＬ及びＧＢＬＢに読み出される。
【００３５】
一方、メモリセルＭＣへのデータの書き込みは、先の実施形態とは異なり、検知回路１５をローカルライトアシスト回路として用いて行われる。最初、ローカルワード線ＬＷＬを選択（ＬＷＬ＝“Ｈ”レベル）すると同時に、カラムゲート制御信号ＣＳＬを“Ｈ”レベル、検知回路制御信号ＳＡｐｒｅを“Ｌ”レベル、ブロック選択信号ＧＷＬを“Ｈ”レベルにする。この場合、第１及び第２のグローバルビット線ＧＢＬ及びＧＢＬＢにある書き込みデータがブロック選択信号ＧＷＬによりオン状態にされたＮＭＯＳトランジスタＱ３７及びＱ３８を介してセンスノードＮＡ及びＮＢに転送され、検知回路１５でドライブされてローカルビット線ＬＢＬ及びＬＢＬＢに現れる。さらに、このデータが、メモリセルＭＣにラッチされることで書き込みが実現される。
【００３６】
本実施形態においても、第１の実施形態における場合と同様に、ディスターブ期間の短縮を図ることができる。また、従来技術においてはセンスノードに差動増幅器を使用していたため、検知回路を活性化させるタイミングを作成することが必要であったが、本実施形態によれば、当該タイミングの作成が不要となる。さらに、データ書き込み時にも検知回路制御信号ＳＡｐｒｅを動作させることで、検知回路１５がローカルライトアシスト回路として機能し、書き込みバッファの駆動力を高めることもできる。
【００３７】
なお、本実施形態におけるデータの読み出し及び書き込みは、図７及び図８に示した点線のように信号レベルを変化させた場合であっても実現することができる。すなわち、読み出し動作では、ローカルビット線ＬＢＬ及びＬＢＬＢのレベルがセンスノードＮＡ及びＮＢに読み出された後は、カラムゲート２１ａをオフにしてローカルビット線ＬＢＬ及びＬＢＬＢとセンスノードＮＡ及びＮＢとを分離したのち、グローバルビット線ＧＢＬ及びＧＢＬＢにデータを読み出しても良い。また、書き込み動作時は、メモリセルＭＣにデータがラッチされたらローカルワード線ＬＷＬを非活性にしても良いし、メモリセルＭＣのドライバの能力が十分である場合には、検知回路１５を用いなくても良い。
【００３８】
［第３の実施形態］
図９は、本発明の第３の実施形態に係る半導体記憶装置の検知回路の回路図である。
【００３９】
本実施形態おける検知回路は、第１及び第２の実施形態における検知回路１５に第５及び第６の第２導電型トランジスタであるＮＭＯＳトランジスタＱ４１及びＱ４２からなるラッチ回路を付加して構成されている。
【００４０】
ＮＭＯＳトランジスタＱ４１は、ソースに第２電源である接地端ＶＳＳ、ドレインにノードＮａ、ゲートにノードＮｂが接続されている。また、ＮＭＯＳトランジスタＱ４２は、ソースに接地端ＶＳＳ、ドレインにノードＮｂ、ゲートにノードＮａが接続されている。
【００４１】
第１及び第２の実施形態に係る検知回路１５では、例えば、センスノードＮＡが“Ｈ”レベルにある場合、ＰＭＯＳトランジスタＱ２１はオフ状態にあり、また、検知回路制御信号ＳＡｐｒｅは“Ｌ”レベルにあることからＮＭＯＳトランジスタＱ２３もオフ状態にある。つまり、ノードＮａはフローティング状態となっている。このような状態が継続すると、ノイズや、漏れ電流による影響を受けやすく、安定性に欠けることとなる。
【００４２】
一方、本実施形態に係る検知回路では、例えばセンスノードＮＡが“Ｈ”レベル、センスノードＮＢが“Ｌ”レベルの場合、ノードＮｂは、オン状態にあるＰＭＯＳトランジスタＱ２４及びＱ２５を介してＶＤＤに接続される。その結果、ＮＭＯＳトランジスタＱ４１はオン状態になるため、ノードＮａは静的に接地端ＶＳＳに接続されることとなる。
【００４３】
つまり、本実施形態によれば、データのラッチ確定後のノードＮａあるいはＮｂがフローティング状態になることを防止することができ、メモリ動作における安定性を確保することができる。
【００４４】
［その他］
また、上記の各実施形態において、第１及び第２のローカルビット線ＬＢＬ及びＬＢＬＢと第１及び第２のセンサノードＮＡ及びＮＢがカラムゲート１を介さずに直接接続される場合であっても、前述した検知回路１５の作用により、カラムゲート１を介して接続される場合と同様の効果を得ることができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１実施形態に係る半導体記憶装置の回路図である。
【図２】同半導体記憶装置の６トランジスタ型メモリセルを示す回路図である。
【図３】同半導体記憶装置の読み出し時の信号レベルを示す図である。
【図４】検知回路を持たない比較例に係る半導体記憶装置におけるデータ読み出し時の信号レベルを示す図である。
【図５】第１実施形態に係る半導体記憶装置と比較例に係る半導体記憶装置における時間とセルノード及びローカルビット線の信号レベルの関係を示すグラフである。
【図６】本発明の第２実施形態に係る半導体記憶装置の回路図である。
【図７】同半導体記憶装置の読み出し時の信号レベルを示す図である。
【図８】同半導体記憶装置の書き込み時の信号レベルを示す図である。
【図９】本発明の第３実施形態に係る半導体記憶装置の検知回路の回路図である。
【符号の説明】
【００４６】
１、２１ａ、２１ｂ・・・カラムゲート、２・・・プリチャージ回路、１１・・・書き込み回路、４・・・出力回路、１５・・・検知回路、２６・・・ラッチ回路。
【図１】
0005178182.tif 000002
【図２】
0005178182.tif 000003
【図３】
0005178182.tif 000004
【図４】
0005178182.tif 000005
【図５】
0005178182.tif 000006
【図６】
0005178182.tif 000007
【図７】
0005178182.tif 000008
【図８】
0005178182.tif 000009
【図９】
0005178182.tif 000010