(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記電極膜毎にテラスが形成された対向する一対の階段からなる谷が形成された積層体と、
前記電極膜における一方の前記階段のテラスをなす部分に接続された第１コンタクトと、
前記電極膜における他方の前記階段のテラスをなす部分に接続された第２コンタクトと、
前記第１コンタクト及び前記第２コンタクトに接続された配線と、
前記積層体における前記谷から見て前記第１コンタクト側の部分内に設けられ、前記絶縁膜及び前記電極膜の積層方向に延びる半導体部材と、
前記電極膜と前記半導体部材との間に設けられた電荷蓄積層と、
を備え、
前記電極膜における前記第１コンタクトが接続された部分と前記第２コンタクトが接続された部分とは、前記配線以外の経路で接続されていることを特徴とする半導体記憶装置。
【請求項２】
前記電極膜は、前記第１コンタクトが接続された部分を前記第２コンタクトが接続された部分に接続するブリッジ部を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記積層方向から見て、前記電極膜の形状は、前記谷を迂回するＵ字状であることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記積層方向から見て、前記テラスは碁盤目状に配列されていることを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記一方の階段の形状は、前記他方の階段の形状の鏡像であることを特徴とする請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記基板上に設けられ、それぞれ複数の他の絶縁膜及び他の電極膜が交互に積層され、各前記他の電極膜をテラスとした対向する一対の他の階段からなる他の谷が形成された他の積層体と、
前記他の電極膜における一方の前記他の階段のテラスをなす部分に接続された他の第１コンタクトと、
前記他の電極膜における他方の前記他の階段のテラスをなす部分に接続された他の第２コンタクトと、
前記他の第１コンタクト及び前記他の第２コンタクトに接続された他の配線と、
前記他の積層体における前記他の谷から見て前記他の第１部分側の部分内に設けられ、前記積層方向に延びる他の半導体部材と、
前記他の電極膜と前記他の半導体部材との間に設けられた他の電荷蓄積層と、
をさらに備え、
前記他の電極膜における前記他の第１コンタクトが接続された部分と前記他の第２コンタクトが接続された部分とは、前記他の配線以外の経路で接続されており、
前記他の谷は前記谷に連通されており、
前記一方の他の階段の形状は、前記他方の他の階段の形状の鏡像であり、
前記一方の階段の形状は、前記一方の他の階段の形状の鏡像であり、
前記他方の階段の形状は、前記他方の他の階段の形状の鏡像であることを特徴とする請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記第１コンタクトの上端に接続された第１導電膜と、
前記第２コンタクトの上端に接続された第２導電膜と、
下端が前記第１導電膜に接続され、上端が前記配線に接続された第１ビアと、
下端が前記第２導電膜に接続され、上端が前記配線に接続された第２ビアと、
をさらに備え、
前記第１ビアの径は前記第１コンタクトの径よりも小さく、前記第２ビアの径は前記第２コンタクトの径よりも小さく、
前記配線の幅方向において、前記第１ビアの位置は相互に異なり、前記第２ビアの位置を相互に異なり、一の前記電極膜に接続された前記第１ビアの位置は、前記一の電極膜に接続された前記第２ビアの位置と同じであることを特徴とする請求項１〜６のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、概ね、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の大容量化及び低コスト化を図る方法として、一括加工型の積層メモリが提案されている。一括加工型の積層メモリは、半導体基板上に絶縁膜と電極膜とを交互に積層させて積層体を形成した後、リソグラフィ法により積層体に貫通ホールを形成し、貫通ホール内にブロック層、電荷蓄積層及びトンネル層をこの順に堆積させ、貫通ホール内にシリコンピラーを埋め込むことによって製造される。このような積層メモリにおいては、電極膜とシリコンピラーとの交差部分にメモリトランジスタが形成され、これがメモリセルとなる。また、積層体が形成されたメモリ領域の他に周辺回路領域が設けられており、周辺回路領域においては、メモリセルを駆動する駆動回路が形成されている。そして、積層体の端部の形状は、電極膜毎にテラスが形成された階段状になっており、各電極膜にコンタクトが接続されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１９２５８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態の目的は、信頼性が高い半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、基板と、前記基板上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記電極膜毎にテラスが形成された対向する一対の階段からなる谷が形成された積層体と、前記電極膜における一方の前記階段のテラスをなす部分に接続された第１コンタクトと、前記電極膜における他方の前記階段のテラスをなす部分に接続された第２コンタクトと、前記第１コンタクト及び前記第２コンタクトに接続された配線と、前記積層体における前記谷から見て前記第１コンタクト側の部分内に設けられ、前記絶縁膜及び前記電極膜の積層方向に延びる半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積層と、を備える。前記電極膜における前記第１コンタクトが接続された部分と前記第２コンタクトが接続された部分とは、前記配線以外の経路で接続されている。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体記憶装置を例示する平面図である。
【図２】本実施形態に係る半導体記憶装置を例示する平面図であり、図１に示す領域Ａを拡大して示す。
【図３】本実施形態に係る半導体記憶装置のメモリ領域を例示する断面図である。
【図４】本実施形態に係る半導体記憶装置を例示する斜視図であり、図２に示す領域Ｂを示す。
【図５】本実施形態に係る半導体記憶装置を例示する斜視図であり、図２に示す領域Ｃを示す。
【図６】本実施形態に係る半導体記憶装置を例示する斜視図であり、図２に示す領域Ｄを示す。
【図７】本実施形態における電極膜を例示する平面図であり、図２に示す領域Ｅを示す。
【図８】本実施形態に係る半導体記憶装置の製造方法において使用するレジスト膜を例示する平面図である。
【図９】本実施形態の変形例に係る半導体記憶装置を例示する平面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を例示する平面図であり、
図２は、本実施形態に係る半導体記憶装置を例示する平面図であり、図１に示す領域Ａを拡大して示し、
図３は、本実施形態に係る半導体記憶装置のメモリ領域を例示する断面図であり、
図４は、本実施形態に係る半導体記憶装置を例示する斜視図であり、図２に示す領域Ｂを示し、
図５は、本実施形態に係る半導体記憶装置を例示する斜視図であり、図２に示す領域Ｃを示し、
図６は、本実施形態に係る半導体記憶装置を例示する斜視図であり、図２に示す領域Ｄを示し、
図７は、本実施形態における電極膜を例示する平面図であり、図２に示す領域Ｅを示す。
【０００８】
なお、図示の便宜上、各図は構成要素を選択的に示している。すなわち、図１は半導体基板及びメモリ領域の外縁のみを示しており、図２はメモリ領域、階段領域及び周辺回路領域の外縁のみを示しており、図３はメモリ領域のみを示しており、図４、図５及び図６は導電部分のみを示しており、図７は１枚の電極膜のみを示している。図４及び図５は、積層体１４におけるほぼ同じ部分を同じ方向から見た斜視図であるが、図４においては、テラスの構成を示すために、ブリッジ部３２（図５参照）を省略している。図６においても同様である。一方、図５にはブリッジ部３２を示している。また、図７は、図４〜図６に示す積層体１４から最上層の電極膜１６を１枚だけ抜き出して、直上方向（Ｚ方向）から見た平面図である。
【０００９】
図１に示すように、本実施形態に係る半導体記憶装置（以下、単に「装置」ともいう）１においては、例えば単結晶のシリコンからなるシリコン基板１１が設けられている。以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち上下方向をＺ方向とする。
【００１０】
装置１においては、データを記憶するメモリセルが形成されたメモリ領域Ｒｍが複数設定されている。Ｚ方向から見て、各メモリ領域Ｒｍの形状は短冊状であり、その長手方向はＸ方向であり、その短手方向はＹ方向である。複数のメモリ領域Ｒｍは、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。
【００１１】
図２に示すように、Ｘ方向において隣り合う２つのメモリ領域Ｒｍの間には、周辺回路領域Ｒｃが設定されている。また、メモリ領域Ｒｍと周辺回路領域Ｒｃとの間には、階段領域Ｒｓが設定されている。周辺回路領域Ｒｃは、隣り合う２つのメモリ領域Ｒｍのメモリセルを駆動するためのトランスファーゲート等が配置される領域であり、階段領域Ｒｓはメモリ領域Ｒｍから引き出された電極膜をコンタクトに接続する領域である。
【００１２】
図３に示すように、シリコン基板１１上には、絶縁層１２、バックゲート電極１３、積層体１４が設けられている。積層体１４は、それぞれ複数の絶縁膜１５及び電極膜１６が交互に積層されて構成されている。積層体１４は、メモリ領域Ｒｍ、階段領域Ｒｓ及び周辺回路領域Ｒｃに設けられているが、階段領域Ｒｓにおいては、谷１７（図４参照）が形成されている。谷１７の形状については、後述する。
【００１３】
積層体１４におけるメモリ領域Ｒｍに設けられた部分には、貫通孔２０が複数本形成されている。貫通孔２０は、絶縁膜１５及び電極膜１６の積層方向（Ｚ方向）に延び、積層体１４を貫通している。また、Ｚ方向から見て、貫通孔２０はＸ方向及びＹ方向に沿ってマトリクス状に配列されている。Ｙ方向において隣り合う２本の貫通孔２０は、バックゲート電極１３の上面に形成された凹部１３ａによって相互に連通されている。
【００１４】
貫通孔２０及び凹部１３ａの内面上には、ブロック絶縁層２１が設けられている。ブロック絶縁層２１は、装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない層であり、例えばシリコン酸化物によって形成されている。ブロック絶縁層２１上には電荷蓄積層２２が設けられている。電荷蓄積層２２は電荷を蓄積する能力がある層であり、例えば、電子のトラップサイトを含む層であり、例えばシリコン窒化物によって形成されている。電荷蓄積層２２上には、トンネル絶縁層２３が設けられている。トンネル絶縁層２３は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す層であり、例えば、シリコン酸化物によって形成されている。ブロック絶縁層２１、電荷蓄積層２２及びトンネル絶縁層２３が積層されることにより、メモリ膜２４が形成されている。
【００１５】
貫通孔２０及び凹部１３ａの内部には、ポリシリコンが埋め込まれている。貫通孔２０内に埋め込まれたポリシリコンにより、シリコンピラー２６（半導体部材）が形成されている。シリコンピラー２６の形状は、Ｚ方向に延びる柱状であり、例えば円柱状である。一方、凹部１３ａ内に埋め込まれたポリシリコンにより、接続部材２７が形成されている。Ｙ方向において隣り合う２本のシリコンピラー２６は、接続部材２７によって相互に接続されている。
【００１６】
積層体１４上にはＸ方向に延びる選択ゲート電極２８が設けられており、その上にはＸ方向に延びるソース線２９が設けられており、その上には、Ｙ方向に延びるビット線３０が設けられている。そして、接続部材２７によって相互に接続された２本のシリコンピラー２６のうちの一方は選択ゲート電極２８を貫通してソース線２９に接続されており、他方は選択ゲート電極２８を貫通してビット線３０に接続されている。このような構成により、電極膜１６とシリコンピラー２６との間に電荷蓄積層２２が配置され、電極膜１６とシリコンピラー２６の交差部分毎に、メモリセルが構成されている。この結果、メモリ領域Ｒｍにおいては、積層体１４内に複数のメモリセルが３次元マトリクス状に配列されている。
【００１７】
周辺回路領域Ｒｃにおいては、シリコン基板１１上にメモリセルを駆動する駆動回路（図示せず）が形成されている。シリコン基板１１上には、この駆動回路を構成するトランジスタのゲート電極（図示せず）が設けられており、その上には積層体１４が設けられている。但し、周辺回路領域Ｒｃにおいては、積層体１４内にシリコンピラー２６及びメモリ膜２４は設けられていない。周辺回路領域Ｒｃにおいては、積層体１４を貫くように、積層体１４上に設けられた配線３５（図４〜図６参照）を駆動回路の各部に接続するコンタクト（図示せず）が設けられている。なお、周辺回路領域Ｒｃにおいては、積層体１４の替わりに、積層体１４と同等な厚さの層間絶縁膜が設けられていてもよい。
【００１８】
図４〜図７に示すように、階段領域Ｒｓにおいては、積層体１４に谷１７が形成されている。谷１７は、Ｘ方向において対向する一対の階段１８ａ及び１８ｂによって構成されている。階段１８ａは谷１７のメモリ領域Ｒｍ側の斜面であり、階段１８ｂは谷１７の周辺回路領域Ｒｃ側の斜面である。階段１８ａの形状は、ＹＺ平面に関して、階段１８ｂの形状の略鏡像である。すなわち、階段１８ａの形状と階段１８ｂの形状は、ＹＺ平面に関して略面対称である。また、積層体１４はＸ方向に沿って配列されたメモリ領域Ｒｍ、階段領域Ｒｓ及び周辺回路領域Ｒｃを含む領域毎に設けられており、Ｙ方向において隣り合う２つの積層体１４が対をなしている。対をなす積層体１４においては、谷１７同士が連通されており、階段１８ａの形状同士がＸＺ平面に関して略鏡像となっており、階段１８ｂの形状同士もＸＺ平面に関して略鏡像となっている。
【００１９】
階段１８ａにおいては、電極膜１６及び選択ゲート電極２８毎にテラスＴが形成されている。すなわち、テラスＴの数は、電極膜１６及び選択ゲート電極２８の合計の積層数に等しい。そして、Ｚ方向から見て、テラスＴは碁盤目状に配列されている。例えば、図４〜図６に示す例では、電極膜１６の積層数は２４であり、選択ゲート電極２８の積層数は１であり、２５のテラスＴが５行５列の碁盤目状に配列されている。階段１８ａにおいては、階段１８ｂに近いテラスＴほど高さが低く、階段１８ｂから遠いテラスＴほど高さが高い。Ｘ方向におけるテラスＴ間の段差は５枚の電極膜１６に相当する。すなわち、あるテラスＴから、階段１８ｂから遠ざかる方向に１テラス分移動すると、電極膜１６の積層数は５枚増加する。また、Ｙ方向におけるテラスＴ間の段差は１枚の電極膜１６に相当する。すなわち、階段１８ａにおいては、Ｙ方向に１テラス分移動すると、電極膜１６の積層数は１枚増加又は減少する。階段１８ｂの形状も同様である。
【００２０】
階段１８ａにおける各テラスＴの直上域には、それぞれ１本のコンタクト３１ａが設けられている。同様に、階段１８ｂにおける各テラスＴの直上域には、それぞれ１本のコンタクト３１ｂが設けられている。すなわち、図４〜図６に示す例では、階段１８ａの直上域には２５本のコンタクト３１ａが設けられており、階段１８ｂの直上域には２５本のコンタクト３１ｂが設けられている。Ｚ方向から見て、コンタクト３１ａ及び３１ｂはマトリクス状に配列されている。各コンタクト３１ａ及び３１ｂは、その直下域に位置するテラスＴにおいて最上層に積層された電極膜１６に接続されている。なお、図４〜図６においては、一部のコンタクトのみを示している。
【００２１】
そして、図５及び図７に示すように、階段領域ＲｓにおけるＹ方向の一端部には谷１７が形成されておらず、全ての電極膜１６が残留したブリッジ部３２となっている。すなわち、Ｚ方向から見て、各電極膜１６の形状は谷１７を迂回するＵ字状となっている。これにより、各電極膜１６におけるコンタクト３１ａが接続された部分とコンタクト３１ｂが接続された部分とは一体的に形成されており、ブリッジ部３２を介して接続されている。なお、上述の如く、図４及び図６においては、図を見やすくするために、ブリッジ部３２は図示を省略している。
【００２２】
図４〜図６に示すように、各コンタクト３１ａの直上域には導電膜３３ａが設けられており、各コンタクト３１ａの上端に接続されている。各導電膜３３ａの直上域にはビア３４ａが設けられており、その下端は導電膜３３ａに接続されている。すなわち、ビア３４ａは導電膜３３ａを介してコンタクト３１ａに接続されている。同様に、各コンタクト３１ｂの直上域には導電膜３３ｂが設けられており、各コンタクト３１ｂの上端に接続されている。各導電膜３３ｂの直上域にはビア３４ｂが設けられており、その下端は導電膜３３ｂに接続されている。すなわち、ビア３４ｂは導電膜３３ｂを介してコンタクト３１ｂに接続されている。
【００２３】
Ｚ方向から見て、導電膜３３ａ及び３３ｂは、コンタクト３１ａ及び３１ｂよりも大きく、各テラスＴよりもやや小さい。各導電膜３３ａ及び３３ｂは、各テラスＴの略直上域に配置されている。ビア３４ａ及び３４ｂの径は、コンタクト３１ａ及び３１ｂの径よりも小さい。また、ビア３４ａのＹ方向における位置は相互に少しずつ異なっており、ビア３４ｂのＹ方向における位置も相互に少しずつ異なっている。但し、ある電極膜１６にコンタクト３１ａを介して接続されたビア３４ａのＹ方向における位置は、同じ電極膜１６にコンタクト３１ｂを介して接続されたビア３４ｂのＹ方向における位置と、ほぼ同じである。
【００２４】
ビア３４ａ及び３４ｂの上方には、Ｘ方向に延びる配線３５が設けられている。配線３５の幅、すなわち、Ｙ方向の長さは、導電膜３３ａ及び３３ｂのＹ方向の長さよりも小さく、Ｘ方向に沿って配列された導電膜３３ａ及び３３ｂの列の直上域毎に、５本の配線３５が設けられている。配線３５の本数は、コンタクト３１ａの本数と同じであり、従って、電極膜１６及び選択ゲート電極２８の合計の積層数と同じであり、例えば、２５本である。そして、各配線３５には、各１本のビア３４ａ及び３４ｂの上端が接続されている。このとき、同一の電極膜１６に接続されたビア３４ａ及び３４ｂは、同一の配線３５に接続されている。
【００２５】
換言すれば、１本の配線３５は、ビア３４ａ、導電膜３３ａ及びコンタクト３１ａを介して、ある電極膜１６における階段１８ａのテラスＴをなす部分に接続されると共に、ビア３４ｂ、導電膜３３ｂ及びコンタクト３１ｂを介して、同じ電極膜１６における階段１８ｂのテラスＴをなす部分に接続されている。すなわち、各配線３５は、２本のコンタクト３１ａ及び３１ｂを介して、各電極膜１６に接続されている。これにより、周辺回路領域Ｒｃに形成された駆動回路（駆動回路）において生成された電圧が、配線３５を介して電極膜１６に印加可能となる。
【００２６】
また、積層体１４を覆うように、層間絶縁膜３６（図３参照）が設けられている。上述の選択ゲート電極２８、ソース線２９、ビット線３０、コンタクト３１ａ及び３１ｂ、導電膜３３ａ及び３３ｂ、ビア３４ａ及び３４ｂ並びに配線３５は、層間絶縁膜３６中に埋め込まれている。
【００２７】
次に、本実施形態に係る半導体記憶装置１の製造方法について説明する。
図８は、本実施形態に係る半導体記憶装置の製造方法において使用するレジスト膜を例示する平面図である。
なお、図８においては、異なるタイミングで使用する２枚のレジスト膜を重ねて図示している。先に使用するレジスト膜４１は実線で描き、後で使用するレジスト膜４２は二点鎖線で描いている。
【００２８】
図３に示すように、シリコン基板１１上に絶縁層１２を形成し、導電膜を形成し、この導電膜をパターニングする。これにより、この導電膜におけるメモリ領域Ｒｍ及び階段領域Ｒｓに形成された部分がバックゲート電極１３となり、周辺回路領域Ｒｃに形成された部分が駆動回路を構成するトランジスタのゲート電極（図示せず）となる。次に、バックゲート電極１３におけるメモリ領域Ｒｍに配置された部分の上面に、凹部１３ａを形成し、その内部に犠牲材（図示せず）を埋め込む。
【００２９】
次に、絶縁膜１５と電極膜１６とを交互に積層させて、積層体１４を形成する。次に、積層体１４におけるメモリ領域Ｒｍに配置された部分に、例えばＢＳＧ（boron silicate glass：ボロン添加シリコン酸化物）からなるハードマスクをマスクとしてエッチングを施すことにより、Ｚ方向に延びる貫通孔２０を形成し、凹部１３ａの両端部に到達させる。次に、凹部１３ａ内の犠牲材を除去し、貫通孔２０及び凹部１３ａの内面上にブロック絶縁層２１、電荷蓄積層２２、トンネル絶縁層２３をこの順に形成する。次に、凹部１３ａ及び貫通孔２０の内部にポリシリコンを埋め込むことにより、接続部材２７及びシリコンピラー２６を形成する。次に、積層体１４上に選択ゲート電極２８を形成する。
【００３０】
次に、図４及び図８に示すように、選択ゲート電極２８上にレジスト材料を塗布し、乾燥させて、レジスト膜４１を成膜する。次に、フォトリソグラフィ法により、レジスト膜４１にＹ方向に延びる開口部４１ａを形成する。そして、レジスト膜４１をマスクとしたエッチングと、レジスト膜４１のスリミングとを交互に実施する。具体的には、先ず、レジスト膜４１をマスクとしてＲＩＥ（reactive ion etching：反応性イオンエッチング）を施し、開口部４１ａの直下域において、積層体１４から各複数層、例えば各５層の電極膜１６及び絶縁膜１５を除去する。次に、例えば、酸素プラズマによる等方エッチングを行い、レジスト膜４１をスリミングする。これにより、開口部４１ａがＸ方向及びＹ方向に拡がり、開口部４１ａの端縁がＸ方向において１テラス分だけ後退する。次に、スリミング後のレジスト膜４１をマスクとして、５層分のＲＩＥを行う。このようなエッチングとスリミングを複数回繰り返す。例えば、エッチングを４回実施する。これにより、積層体１４にＸ方向に沿って５層分ずつの段差が４段形成される。その後、レジスト膜４１を除去する。
【００３１】
次に、積層体１４上に、レジスト膜４２を成膜し、フォトリソグラフィ法により、Ｘ方向に延びる開口部４２ａを形成する。そして、レジスト膜４２をマスクとしたエッチングと、レジスト膜４２のスリミングとを交互に実施する。具体的には、先ず、レジスト膜４２をマスクとしてＲＩＥを施し、開口部４２ａの直下域において、積層体１４から各１層の電極膜１６及び絶縁膜１５を除去する。次に、例えば、酸素プラズマによる等方エッチングを行い、レジスト膜４２をスリミングする。これにより、開口部４２ａがＸ方向及びＹ方向に拡がり、開口部４２ａの端縁がＹ方向において１テラス分だけ後退する。次に、スリミング後のレジスト膜４２をマスクとして、１層分のＲＩＥを行う。このようなエッチングとスリミングを複数回繰り返す。例えば、エッチングを４回実施する。これにより、積層体１４にＹ方向に沿って１層分ずつの段差が４段形成される。その後、レジスト膜４２を除去する。
【００３２】
この結果、積層体１４に階段１８ａ及び階段１８ｂが同時に形成され、谷１７が形成される。階段１８ａ及び１８ｂの形状は、ＹＺ平面に関して略面対称となる。但し、ＲＩＥの局所的なばらつきに起因する形状のばらつきは発生する。階段１８ａ及び１８ｂのそれぞれにおいては、５行５列の碁盤目状にテラスＴが形成される。このとき、Ｙ方向における開口部４１ａ間の間隔及び開口部４２ａ間の間隔を広くとり、最後までエッチングされない領域を設けることにより、各電極膜１６の一部が残留し、Ｘ方向に延びるブリッジ部３２（図５参照）が形成される。
【００３３】
次に、図３に示すように、電極膜１６及び選択ゲート電極２８をＹ方向に沿って分断する。また、Ｘ方向に沿って配列されたメモリ領域Ｒｍ、階段領域Ｒｓ及び周辺回路領域Ｒｃを１単位として、積層体１４を分断する。
【００３４】
次に、図４に示すように、積層体１４を埋め込むように層間絶縁膜を形成し、この層間絶縁膜内にコンタクト３１ａ及び３１ｂを形成する。コンタクト３１ａは階段１８ａの各テラスＴの直上域に形成し、このテラスＴに残留した最上層の電極膜１６に接続させる。また、コンタクト３１ｂは階段１８ｂの各テラスＴの直上域に形成し、このテラスＴに残留した最上層の電極膜１６に接続させる。これにより、各電極膜１６に、各１本のコンタクト３１ａ及びコンタクト３１ｂが接続される。すなわち、各電極膜１６に合計２本のコンタクトが接続される。また、このとき、周辺回路領域Ｒｃにおいても、駆動回路の各部分に接続されるコンタクト（図示せず）を形成する。
【００３５】
次に、メモリ領域Ｒｍにソース線２９を形成すると共に、階段領域Ｒｓに導電膜３３ａ及び３３ｂを形成する。導電膜３３ａはコンタクト３１ａ毎に形成し、導電膜３３ｂはコンタクト３１ｂ毎に形成する。次に、階段領域Ｒｓにおいて、ビア３４ａ及び３４ｂを形成する。ビア３４ａは導電膜３３ａ毎に形成し、ビア３４ｂは導電膜３３ｂ毎に形成する。但し、上述の如く、Ｘ方向に配列された導電膜３３ａのそれぞれに接続されたビア３４ａのＹ方向における位置を少しずつ異ならせる。ビア３４ｂについても同様とする。また、同一の電極膜１６に接続されたビア３３ａ及びビア３４ｂのＹ方向における位置は、相互に略同一とする。
【００３６】
次に、メモリ領域Ｒｍにビット線３０を形成すると共に、階段領域Ｒｓに配線３５を形成する。各配線３５は、各電極膜１６に接続された２本のビア３３ａ及び３４ｂに共通接続されると共に、周辺回路領域Ｒｃに形成されたコンタクト（図示せず）にも接続される。これにより、本実施形態に係る半導体記憶装置１が製造される。
【００３７】
次に、本実施形態の効果について説明する。
本実施形態においては、階段１８ａ及び１８ｂを形成する際に、２枚のレジスト膜４１及び４２を使用してエッチング及びスリミングを行い、テラスＴを碁盤目状に形成している。これにより、単純な一方向に沿った階段を形成する場合と比較して、テラスＴの数を増やすことができる。つまり、レジスト膜をスリミングすると、レジスト膜の端縁が水平方向に後退するだけでなく、膜厚も減少する。このため、レジスト膜の初期膜厚は、レジスト膜の端縁を水平方向において後退させる量の合計値に各段のばらつき量を加えた値以上としておく必要がある。しかし、レジスト膜の膜厚には上限があるため、この膜厚の上限によって段数が制約されてしまう。例えば、レジスト膜の初期膜厚の制約により、スリミングを３回しか実施できないとすると、エッチングは４回しか実施することができず、階段は５段しか形成することができない。従って、単純な一方向に沿った階段を形成する場合には、５つのテラスしか形成することができない。２枚のレジスト膜を使用したとしても、１０のテラスしか形成することができない。
【００３８】
これに対して、本実施形態によれば、２枚のレジスト膜を使用して相互に異なる方向に階段を形成しているため、１枚のレジスト膜によって形成可能な段数が５段だとしても、５×５＝２５のテラスを形成することができる。これにより、積層体１４における電極膜１６の積層数を増やすことができ、メモリセルの集積度を向上させることができる。また、テラスを碁盤目状に配列させることにより、階段領域Ｒｓの面積を低減することができる。これによっても、装置１の小型化を図り、メモリセルの集積度を向上させることができる。
【００３９】
但し、このような碁盤目状の階段を形成すると、各テラスの面積が小さくなり、各テラスに１本のコンタクトしか接続できなくなる。一方、メモリセルに対する書込動作及び消去動作の際には、電極膜１６に高い電圧を印加する必要があり、このような高電圧を繰り返し印加することによって、コンタクトにオープン欠陥が発生してしまう場合がある。仮に、配線３５と電極膜１６との間に接続されたコンタクトが１本だけであると、このコンタクトがオープンしてしまうと、この電極膜１６には電圧を印加できなくなり、多数のメモリセルが使用不能となってしまう。なお、碁盤目状の階段において、各テラスの面積を大きくし、各テラスに複数本のコンタクトを接続することも考えられるが、そうするとレジスト膜に要求される初期膜厚が大きくなり、形成可能な段数が減少してしまう。
【００４０】
そこで、本実施形態においては、メモリ領域Ｒｍ側の階段１８ａに対向させて、周辺回路領域Ｒｃ側にも階段１８ｂを形成している。そして、階段１８ａのテラスＴ毎にコンタクト３１ａを設けると共に、階段１８ｂのテラスＴ毎にコンタクト３１ｂを設けている。これにより、１本の配線３５が２本のコンタクト３１ａ及び３１ｂを介して、１枚の電極膜１６に接続されるため、１本のコンタクトがオープンしても、残りの１本のコンタクトによって電極膜１６に電圧を印加することができる。従って、本実施形態に係る半導体記憶装置１は、信頼性が高い。なお、電極膜１６には電圧を印加すればよく、実質的に電流を流す必要はないため、２本のコンタクトが１本になっても、問題は生じない。
【００４１】
また、本実施形態においては、階段１８ａ及び１８ｂの形状を相互に面対称とすることにより、階段１８ａ及び１８ｂを１組のレジスト膜４１及び４２を使用して、同時に形成することができる。このため、階段１８ｂを形成することによって工程数が増加することがなく、従って、製造コストが増加することもない。
【００４２】
更に、本実施形態においては、コンタクト３１ａ及び３１ｂの上方に導電膜３３ａ及び３３ｂを設け、その上方にビア３４ａ及び３４ｂを設け、ビア３４ａのＹ方向における位置を相互に異ならせ、ビア３４ｂのＹ方向における位置を相互に異ならせると共に、同一の電極膜１６に接続されたビア３４ａ及び３４ｂのＹ方向における位置を相互に同一としている。これにより、各配線３５に２本のビア３４ａ及び３４ｂを共通接続することができる。また、ビア３４ａ及び３４ｂの径をコンタクト３１ａ及び３１ｂの径よりも小さくすることにより、配線３５の配列周期を縮小することができる。これによっても、半導体記憶装置１の小型化を図ることができる。
【００４３】
次に、本実施形態の変形例について説明する。
図９は、本変形例に係る半導体記憶装置を例示する平面図である。
図１及び図２に示すように、前述の実施形態においては、周辺回路領域ＲｃのＸ方向両側に一対のメモリ領域Ｒｍが設定されている例を示した。これに対して、図９に示すように、本変形例に係る半導体記憶装置１ａにおいては、周辺回路領域Ｒｃの一方の側のみに、メモリ領域Ｒｍが設定されている。そして、前述の実施形態と同様に、周辺回路領域Ｒｃとメモリ領域Ｒｍとの間には階段領域Ｒｓが設定されており、階段領域Ｒｓにおいては、積層体１４に谷Ｖが形成されている。本変形例における上記以外の構成、製造方法及び効果は、前述の実施形態と同様である。
【００４４】
以上、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【００４５】
例えば、上述の実施形態においては、電極膜１６の形状がＵ字状であり、電極膜１６におけるコンタクト３１ａが接続された部分とコンタクト３１ｂが接続された部分とが一体的に形成されることにより、ブリッジ部３２を介して相互に接続されている例を示したが、本発明はこれに限定されない。例えば、電極膜１６におけるコンタクト３１ａが接続された部分とコンタクト３１ｂが接続された部分とは相互に分離されており、配線３５以外の他の配線等によって相互に接続されていてもよい。また、上述の実施形態においては、階段１８ａ及び１８ｂにおいてテラスＴが碁盤目状に配置されている例を示したが、本発明はこれに限定されない。
【００４６】
以上説明した実施形態によれば、信頼性が高い半導体記憶装置を実現することができる。
【符号の説明】
【００４７】
１、１ａ：半導体記憶装置、１１：シリコン基板、１２：絶縁層、１３：バックゲート電極、１３ａ：凹部、１４：積層体、１５：絶縁膜、１６：電極膜、１７：谷、１８ａ、１８ｂ：階段、２０：貫通孔、２１：ブロック絶縁層、２２：電荷蓄積層、２３：トンネル絶縁層、２４：メモリ膜、２６：シリコンピラー、２７：接続部材、２８：選択ゲート電極、２９：ソース線、３０：ビット線、３１ａ、３１ｂ：コンタクト、３２：ブリッジ部、３３ａ、３３ｂ：導電膜、３４ａ、３４ｂ：ビア、３５：配線、３６：層間絶縁膜、４１：レジスト膜、４１ａ：開口部、４２：レジスト膜、４２ａ：開口部、Ａ〜Ｅ：領域、Ｒｃ：周辺回路領域、Ｒｍ：メモリ領域、Ｒｓ：階段領域、Ｔ：テラス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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