(57)【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスと、前記メモリストリングスへ電流を導通させるか否かを制御する選択ゲートトランジスタとを有する不揮発性半導体記憶装置であって、
前記メモリストリングスは、
基板に対して垂直方向に延びるメモリ柱状半導体と、
当該メモリ柱状半導体に接するトンネル絶縁層と、
当該トンネル絶縁層に接し且つ電荷を蓄積する電荷蓄積層と、
当該電荷蓄積層に接するブロック絶縁層と、
当該ブロック絶縁層と接する複数のメモリ導電層と
を備え、
前記電荷蓄積層の下部は、前記トンネル絶縁層及び前記ブロック絶縁層にて覆われ、
前記選択ゲートトランジスタは、
前記メモリ柱状半導体の上面、或いは下面に接して形成された前記基板に対して垂直方向に延びるゲート柱状半導体と、
当該ゲート柱状半導体に接するゲート絶縁層と、
当該ゲート絶縁層に接するゲート導電層と
を備え、
前記ゲート絶縁層には、上端から下方へとシームが形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置の製造方法であって、
第１層間絶縁層と第１導電体層とを交互に積層する工程と、
前記第１層間絶縁層と第１導電体とを貫通させて第１ホールを形成する工程と、
前記第１ホールの側面から順次、第１絶縁層、第１犠牲層、及び第１柱状半導体を形成する工程と、
前記第１犠牲層を除去して第１トレンチを形成する工程と、
当該第１トレンチにて露出した前記第１柱状半導体の表面に、第２絶縁層を形成する工程と、
前記第１トレンチ内に電荷を蓄積する電荷蓄積層を形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１柱状半導体の上面、或いは前記第１柱状半導体が形成される下方に位置する基板上に、第２層間絶縁層、第２導電体、及び前記第２層間絶縁層の順に積層する工程と、
前記第１柱状半導体と整合する位置にて前記第２層間絶縁層及び前記第２導電体とを貫通させて第２ホールを形成する工程と
前記第２ホールの側面から順次、第３絶縁層、第２犠牲層、及び第２柱状半導体を形成する工程と、
前記第２犠牲層を除去して第２トレンチを形成する工程と、
前記第２トレンチ内に第４絶縁層を形成する工程と
を備えることを特徴とする請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第１犠牲層は、シリコンゲルマニウム又は窒化シリコンから構成されている
ことを特徴とする請求項２又は請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第２犠牲層は、シリコンゲルマニウム又は窒化シリコンから構成されている
ことを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な半導体記憶装置に関し、半導体記憶装置の中でも、特に、不揮発性半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３参照）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、ＳＧＴ（円柱型）構造のトランジスタを用いた半導体記憶装置がある（特許文献１乃至３）。ＳＧＴ（円柱型）構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層のポリシリコン、及びそれら多層のポリシリコンを貫通して形成したピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、トンネル絶縁層を介して設けられ且つ電荷を蓄積する複数の電荷蓄積層が設けられている。さらに、電荷蓄積層の周りにはブロック絶縁層が形成されている。これらポリシリコン、柱状半導体、トンネル絶縁層、電荷蓄積層、及びブロック絶縁層を含む構成は、メモリストリングスと呼ばれる。
【０００５】
上記従来技術においては、先ず、柱状半導体を形成し、その周りにトンネル絶縁層、電荷蓄積層、ブロック絶縁層、ゲート電極を順次形成する。しかし、このような形成方法は、その製造工程数が多く、煩雑である。
【特許文献１】特開２００３−０７８０４４号
【特許文献２】米国特許第５５９９７２４号
【特許文献３】米国特許第５７０７８８５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、安価に高集積化された且つ信頼性の低下を抑制した不揮発性半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスと、前記メモリストリングスへ電流を導通させるか否かを制御する選択ゲートトランジスタとを有する不揮発性半導体記憶装置であって、前記メモリストリングスは、基板に対して垂直方向に延びるメモリ柱状半導体と、当該メモリ柱状半導体に接するトンネル絶縁層と、当該トンネル絶縁層に接し且つ電荷を蓄積する電荷蓄積層と、当該電荷蓄積層に接するブロック絶縁層と、当該ブロック絶縁層と接する複数のメモリ導電層とを備え、前記電荷蓄積層の下部は、前記トンネル絶縁層及び前記ブロック絶縁層にて覆われ、前記選択ゲートトランジスタは、前記メモリ柱状半導体の上面、或いは下面に接して形成された前記基板に対して垂直方向に延びるゲート柱状半導体と、当該ゲート柱状半導体に接するゲート絶縁層と、当該ゲート絶縁層に接するゲート導電層とを備え、前記ゲート絶縁層には、上端から下方へとシームが形成されていることを特徴とする。
【０００８】
また、本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置の製造方法であって、第１層間絶縁層と第１導電体層とを交互に積層する工程と、前記第１層間絶縁層と第１導電体とを貫通させて第１ホールを形成する工程と、前記第１ホールの側面から順次、第１絶縁層、第１犠牲層、及び第１柱状半導体を形成する工程と、前記第１犠牲層を除去して第１トレンチを形成する工程と、当該第１トレンチにて露出した前記第１柱状半導体の表面に、第２絶縁層を形成する工程と、前記第１トレンチ内に電荷を蓄積する電荷蓄積層を形成する工程とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明は、安価に高集積化された且つ信頼性の低下を抑制した不揮発性半導体記憶装置、及びその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【００１１】
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬにかける電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳにかける電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）にかける電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬにかける電圧を制御するビット線駆動回路、ソース線ＳＬにかける電圧を制御するソース線駆動回路を有する（図示略）。
【００１２】
また、図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００においては、メモリトランジスタ領域１２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。また、図１に示すとおり各層のワード線ＷＬは、ある領域で２次元的に広がっている。各層のワード線ＷＬは、それぞれ同一層からなる平面構造を有しており、板状の平面構造となっている。
【００１３】
図２は、第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略構成図である。第１実施形態においては、メモリトランジスタ領域１２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）、選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝３、ｎ＝４の一例を示している。
【００１４】
各メモリストリングスＭＳのメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）のゲートに接続されているワード線（ＷＬ１〜ＷＬ４）は、それぞれ同一の導電膜によって形成されており、それぞれ共通である。即ち、各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワード線ＷＬ４に接続されている。第１実施形態に係る不揮発性半導体記憶装置１００においては、図１及び図２に示すように、ワード線（ＷＬ１〜ＷＬ４）は、それぞれ、２次元的に広がっており、板状の平面構造を有している。また、ワード線（ＷＬ１〜ＷＬ４）は、それぞれ、メモリストリングスＭＳに略垂直に配置されている。
【００１５】
各メモリストリングスＭＳは、半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域の上に柱状の柱状半導体ＣＬｍｎ（図２に示す場合、ｍ＝１〜３、ｎ＝１〜４）を有している。各柱状半導体ＣＬｍｎは、半導体基板Ｂａから垂直方向に形成されており、半導体基板Ｂａ及びワード線（ＷＬ１〜ＷＬ４）の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスＭＳも、柱状半導体ＣＬｍｎに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬｍｎとは、段々形状を有する柱状の半導体を含む。
【００１６】
また、図２に示すように、メモリストリングスＭＳの上方には、柱状半導体ＣＬｍｎと絶縁膜（図示せず）を介し接してドレイン側選択トランジスタＳＤＴｒｍｎを構成する矩形板状のドレイン側選択ゲート線ＳＧＤ（図２に示す場合、ＳＧＤ１〜ＳＧＤ４）が設けられている。各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、半導体基板Ｂａに平行にストライプ状に形成されている。また、ドレイン側選択ゲート線ＳＧＤの幅方向の中心には、その中心を貫通して形成された柱状半導体層ＣＬｍｎが設けられている。
【００１７】
また、図２に示すように、メモリストリングスＭＳの下方には、柱状半導体ＣＬｍｎと絶縁膜（図示せず）を介し接してソース側選択トランジスタＳＳＴｒｍｎを構成するソース側選択ゲート線ＳＧＳが設けられている。ソース側選択ゲート線ＳＧＳは、ワード線ＷＬ１〜ＷＬ４と同様に２次元的に広がる平面板状の構造を有している。
【００１８】
次に、図２及び図３を参照して、第１実施形態におけるメモリストリングスＭＳにより構成される回路構成及びその動作を説明する。図３は、第１実施形態における一つのメモリストリングスＭＳの回路図である。
【００１９】
図２及び図３に示すように、第１実施形態において、メモリストリングスＭＳは、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びに２つの選択トランジスタＳＳＴｒｍ及びＳＤＴｒｍｎを有している。これら４つのメモリセルトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びに２つのソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎは、それぞれ直列に接続されている（図３参照）。第１実施形態のメモリストリングスＭＳにおいては、半導体基板Ｂａ上のＰ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１に形成されたＮ＋領域に柱状半導体ＣＬｍｎが形成されている。
【００２０】
また、選択トランジスタＳＳＴｒｍｎのソースにはソース線ＳＬ（半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域）が接続されている。また、選択トランジスタＳＤＴｒｍｎのドレインにはビット線ＢＬが接続されている。
【００２１】
各メモリトランジスタＭｔｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように絶縁膜に囲まれた電荷蓄積層、その電荷蓄積層を取り囲むようにワード線ＷＬにて構成されている。ワード線ＷＬの絶縁膜に囲まれた電荷蓄積層に接する端部は、メモリトランジスタＭｔｒｍｎの制御ゲート電極ＣＧとして機能する。メモリトランジスタＭＴｒｍｎのソース及びドレインは、柱状半導体ＣＬｍｎに形成される。
【００２２】
上記構成を有する不揮発性半導体記憶装置１００においては、ビット線ＢＬ１〜ＢＬ３、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１〜ＷＬ４、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬの電圧は、ビット線駆動回路（図示略）、ドレイン側選択ゲート線駆動回路１５、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ソース線駆動回路（図示略）によって制御される。すなわち、所定のメモリトランジスタＭＴｒの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
【００２３】
（第１実施形態に係るメモリストリングスＭＳの具体的構成）
次に、図４を参照して、メモリストリングスＭＳの更に具体的構成を説明する。図４は、第１実施形態における一つのメモリストリングスＭＳの断面構造図である。図４に示すように、メモリセルストリングスＭＳは、下層から上層へと、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒｍｎとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭｔｒｍｎとして機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。
【００２４】
ソース側選択トランジスタ層２０は、半導体基板Ｂａ上に形成されたソース側第１絶縁層２１と、ソース側第１絶縁層２１の上面に形成されたソース側導電層（ゲート導電層）２２と、ソース側導電層２２の上面に形成されたソース側第２絶縁層２３を有する。例えば、ソース側第１絶縁層２１及びソース側第２絶縁層２３は、酸化シリコンにて構成されている。また、例えば、ソース側導電層２２は、ポリシリコンにて構成されている。なお、ソース側導電層２２の一端は、上述した選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。
【００２５】
また、ソース側選択トランジスタ層２０は、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を貫通してソース側ホール２４が形成されている。ソース側ホール２４内には、ソース側ゲート絶縁層２５を介してソース側柱状半導体層（ゲート柱状半導体）２６が設けられている。ソース側ゲート絶縁層２５は、ＨＴＯにて形成されている。ソース側柱状半導体層２６は、アモルファスシリコンにて形成されている。なお、ＨＴＯは、高温成膜の酸化膜ＴＥＯＳである。
【００２６】
メモリトランジスタ層３０は、ソース側第２絶縁層２３の上方に設けられた第１〜第５ワード線間絶縁層３１ａ〜３１ｅと、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの上下間に設けられた第１〜第４ワード線導電層３２ａ〜３２ｄとを有する。例えば、第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、酸化シリコンにて構成されている。また、例えば、第１〜第４ワード線導電層３２ａ〜３２ｄは、ポリシリコンにて構成されている。第１〜第４ワード線導電層３１ａ〜３１ｄは、上述したワード線ＷＬ１〜ＷＬ４として機能する。
【００２７】
また、メモリトランジスタ層３０は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通して形成されたメモリホール３３、及びメモリホール３３内に形成されたメモリ柱状半導体層３４を有する。メモリ柱状半導体層３４は、アモルファスシリコンにて形成されている。
【００２８】
更に、メモリトランジスタ層３０は、メモリ柱状半導体層３４に接するトンネル絶縁層３５と、そのトンネル絶縁層３５に接し且つ電荷を蓄積する複数の電荷蓄積層３６と、その電荷蓄積層３６に接するブロック絶縁層３７とを有する。このブロック絶縁層３７は、第１〜第４ワード線導電層（メモリ導電層）３２ａ〜３２ｄと接する。また、第１〜第４ワード線導電層３２ａ〜３２ｄのブロック絶縁層３７と接する側面は、酸化層３２１が形成されている。トンネル絶縁層３５は、酸化シリコンにて形成されている。電荷蓄積層３６は、窒化シリコン（ＳｉＮ）にて形成されている。ブロック絶縁層３７は、ＨＴＯにて形成されている。
【００２９】
トンネル絶縁層３５は、メモリ柱状半導体層３４の側面と、電荷蓄積層３６の側面と間に形成されている。また、トンネル絶縁層３５は、ソース側柱状半導体層２５の一部上面と、電荷蓄積層３６の底面との間に形成されている。
【００３０】
電荷蓄積層３６は、その下部をトンネル絶縁層３５及びブロック絶縁層３７により覆われている。また、電荷蓄積層３６は、上端から下方へとシーム（seam）３６１を有する。シーム３６１は、電荷蓄積層３６の底に達しない深さで形成されている。このようなシーム３６１は、後述するように、ブロック絶縁層３７、及びメモリ柱状半導体層３４を形成した後に、電荷蓄積層３６を形成した場合に生じる。
【００３１】
ドレイン側選択トランジスタ層４０は、第５ワード線間絶縁層３１ｅ上に形成された第１分離絶縁層４１と、第１分離絶縁層４１の上面に形成されたドレイン側第１絶縁層４２と、ドレイン側第１絶縁層４２の上面に形成されたドレイン側導電層（ゲート導電層）４３と、ドレイン側導電層４３の上面に形成されたドレイン側第２絶縁層４４と、ドレイン側第２絶縁層４４の上面に形成された第２分離絶縁層４５とを有する。第１分離絶縁層４１及び第１分離絶縁層４５は、窒化シリコンにて形成されている。ドレイン側第１絶縁層４２及びドレイン側第２絶縁層４４は、酸化シリコンにて形成されている。ドレイン側導電層４３は、ポリシリコンにて形成されている。なお、ドレイン側導電層４３の一端は、上述した選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。
【００３２】
また、ドレイン側選択トランジスタ層４０は、第１分離絶縁層４１、ドレイン側第１絶縁層４２、ドレイン側導電層４３、ドレイン側第２絶縁層４４、及び第２分離絶縁層４５を貫通してドレイン側ホール４６が形成されている。ドレイン側ホール４６内には、ドレイン側ゲート絶縁層４７を介してドレイン側柱状半導体層（ゲート柱状半導体）４８が設けられている。ドレイン側ゲート絶縁層４７は、ＨＴＯにて形成されている。ドレイン側柱状半導体層４８は、アモルファスシリコンにて形成されている。
【００３３】
（第１実施形態に係るメモリストリングスＭＳの第１の製造工程）
次に、図５〜図１０を参照して、第１実施形態に係るメモリストリングスＭＳの第１の製造工程について説明する。なお、図５〜図１０は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄの一部を省略して記載している。
【００３４】
先ず、基板Ｂａ上にソース側選択トランジスタ層２０を形成する。続いて、そのソース側選択トランジスタ層２０上部に、アモルファスシリコンと、シリコン酸化膜とを交互に順次積層させ、第１〜第５ワード線間絶縁層３１ａ〜３１ｅと、第１〜第４ワード線導電層３２ａ〜３２ｄとを形成する。次に、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通させて、メモリホール３３を形成する。その後、メモリホール３３内に、順次、ブロック絶縁層３７、犠牲層３８を堆積させる。上記工程を経て、図５に示す状態となる。なお、犠牲層３８は、シリコンゲルマニウム（ＳｉＧｅ）にて構成する。
【００３５】
次に、メモリホール３３の底面の上部、及び第５ワード線間絶縁層３１ｅの上面に位置するブロック絶縁層３７、犠牲層３８を取り除き、図６に示す状態とする。更に、メモリホール３３の底面に露出したソース側柱状半導体層２６の上面に形成された自然酸化膜をフッ酸処理により除去する。
【００３６】
続いて、図７に示すように、メモリホール３３内であって、犠牲層３８の側面に接するように、アモルファスシリコンを堆積させ、メモリ柱状半導体層３４（第１柱状半導体）を形成する。
【００３７】
次に、図８に示すように、犠牲層３８を選択エッチングにて除去する。なお、犠牲層３８が、シリコンゲルニウムであるので、例えば、ＣｌＦ３蒸気雰囲気にてエッチングを行う。このような工程により、犠牲層３８を選択エッチングにて除去することにより、メモリ柱状半導体層３４とブロック絶縁層３７との間に中空円筒状のトレンチ３９が形成される。
【００３８】
続いて、図９に示すように、トレンチ３９内のメモリ柱状半導体層３４をＩＳＳＧ酸化させ、メモリ柱状半導体層３４の側面にシリコン酸化膜からなるトンネル絶縁層３５を形成させる。また、図９に示す工程にて、第１〜第４ワード線導電層３２ａ〜３２ｄのブロック絶縁層３７と接する側面に、酸化層３２１が形成される。なお、図９に示す工程は、ＩＳＳＧ酸化でなく、ＡＬＤ（原子層蒸着）であってもよい。
【００３９】
次に、図１０に示すように、トレンチ３９内であって、トンネル絶縁層３５及びブロック絶縁層３７に接するように、シリコン窒化層を堆積させ、電荷蓄積層３６を形成する。このような工程を経て、電荷蓄積層３６の下部は、トンネル絶縁層３５及びブロック絶縁層３７にて覆われる。また、電荷蓄積層３６には、シーム３６１が形成される。続いて、ドレイン側選択トランジスタ層４０を形成し、図４と同様の不揮発性半導体記憶装置１００を製造する。
【００４０】
（第１実施形態に係るメモリストリングスＭＳの第２製造工程）
次に、図１１，図１２を参照して、第１実施形態に係るメモリストリングスＭＳの第２の製造工程について説明する。なお、図１１，１２は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄの一部を省略して記載している。
【００４１】
第２の製造工程においては、第１の製造工程の図５及び図６と略同様の工程を経て、第１の製造工程に用いた犠牲層３８に代え、シリコン窒化層からなる犠牲層５１を堆積させて、図１１に示す状態を形成する。
【００４２】
続いて、図１２に示すように、犠牲層５１を選択エッチングにて除去する。犠牲層５１が、窒化シリコンであるので、例えばＨｏｔ燐酸にてエッチングを行う。そして、上記第１の製造工程と同様の工程（図９、図１０）を経て、図４と同様の不揮発性半導体記憶装置１００を製造する。
【００４３】
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、一実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。上記の一実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置１００は、上記製造工程にて説明したように、メモリトランジスタＭＴｒｍｎとなる各層、及び選択トランジスタＳＳＴ，ＳＤＴとなる各層を、積層数に関係なく所定のリソグラフィー工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置１００を製造することが可能である。
【００４４】
ここで、本発明の第１実施形態とは異なる他の製造方法にて、メモリストリングスを形成する場合を考える。例えば、その製造方法においては、ホール表面に、ブロック絶縁層、電荷蓄積層、及びトンネル絶縁層を順次堆積させ、ホール底面のトンネル絶縁層、電荷蓄積層、及びブロック絶縁層を除去し、ホール底面に露出した半導体表面の自然酸化膜を除去した後、ホール内にポリシリコンを堆積させ、柱状半導体を形成する工程が考えられる。
【００４５】
しかしながら、上記他の製造方法であれば、半導体表面の自然酸化膜を除去する工程に用いられるフッ酸処理にて、ホール側壁に形成されたトンネル絶縁層等も除去されてしまう。また、上記他の製造方法において、フッ酸処理の問題を解消するため、トンネル絶縁層を、酸化膜ではなく、別材料にて構成すれば、電荷蓄積層へのチャージトラップ（電荷蓄積）による閾値変動で動作マージンが低減するなどの諸問題を引き起こすおそれがある。また、何らかの方法（スペーサープロセスなど）でトンネル絶縁層を酸化膜にて形成しても、ＬＰ−ＣＶＤプロセスなどのデポ系の膜では耐圧が劣化したり、ＴＤＤＢ（酸化膜経時破壊) 特性が劣化したりなど信頼性低下の問題を引き起こす可能性がある。
【００４６】
これに対し、本発明の第１実施形態に係る不揮発性半導体記憶装置１００は、メモリ柱状半導体層３４とブロック絶縁層３７との間に形成されたトレンチ３９内に、電荷蓄積層３６を形成する工程にて製造されたものである。なお、上記工程により、電荷蓄積層３６の下部は、トンネル絶縁層３５及びブロック絶縁層３７にて覆われる。また、上記工程により、電荷蓄積層３６には、シーム３６１が形成される。
【００４７】
したがって、本発明の第１実施形態においては、ブロック絶縁層３７が犠牲層３８にて保護された状態にて、フッ酸処理が実行される。そして、その後、犠牲層３８を除去して、トレンチ３９内に、トンネル絶縁層３５、及び電荷蓄積層３６が形成される。つまり、不揮発性半導体記憶装置１００は、フッ酸処理による影響を受けず、トンネル絶縁層３５、電荷蓄積層３６、ブロック絶縁層３７の膜厚を予め設定した所定の厚みで形成することが可能であり、他の製造方法で生じる耐圧劣化等の信頼性の低下を抑制することができる。
【００４８】
［第２実施形態］
（第２実施形態に係るメモリストリングスＭＳの具体的構成）
次に、図１３を参照して、本発明の第２実施形態に係る不揮発性半導体記憶装置のメモリストリングスＭＳの具体的構成について説明する。図１４に示すように、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なるドレイン側選択トランジスタ層６０を有する。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００４９】
図１３に示すように、第２実施形態に係るメモリストリングスＭＳのドレイン側選択トランジスタ層６０は、第１実施形態の第２分離絶縁層４５を省略した構成を有する。また、ドレイン側選択トランジスタ層６０は、第１及び第２実施形態と異なる形状のドレイン側ゲート絶縁層６１を有する。
【００５０】
ドレイン側ゲート絶縁層６１は、上端から下方へとシーム６１１を有する。シーム６１１は、ドレイン側ゲート絶縁層６１の底に達しない深さで形成されている。このようなシーム６１１は、後述するように、ドレイン側柱状半導体層４８を形成した後に、ドレイン側ゲート絶縁層６１を形成した場合に生じる。ドレイン側ゲート絶縁層６１は、ＨＴＯにて形成されている。
【００５１】
（第２実施形態に係るメモリストリングスＭＳの製造工程）
次に、図１４〜図１７を参照して、第２実施形態に係るメモリストリングスＭＳの製造工程について説明する。なお、図１４〜図１７は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄの一部を省略して記載している。
【００５２】
先ず、基板Ｂａ上にソース側選択トランジスタ層２０を形成する。その後、そのソース側選択トランジスタ層２０上に、第１実施形態と同様の製造工程を経てメモリトランジスタ層３０を堆積させる。続いて、第５ワード線間絶縁層３１ｅ上に、順次、シリコン窒化層、シリコン酸化膜、ポリシリコン、シリコン酸化膜を堆積させ、第１分離絶縁層４１、ドレイン側第１絶縁層４２、ドレイン側導電層４３、及びドレイン側第２絶縁層４４を形成する。上記工程を経て、図１４に示す状態となる。
【００５３】
続いて、ドレイン側第２絶縁層４４、ドレイン側導電層４３、ドレイン側第１絶縁層４２、及び第１分離絶縁層４１を貫通させて、ドレイン側ホール４６を形成する。その後、ドレイン側ホール４６の側面に犠牲層６２を形成し、図１５に示す状態とする。更に、ドレイン側ホール４６の底面に露出したメモリ柱状半導体層３４の上面に形成された自然酸化膜をフッ酸処理により除去する。なお、犠牲層６２は、シリコンゲルマニウムにて形成する。
【００５４】
次に、図１６に示すように、ドレイン側ホール４６内であって、犠牲層６２に接するように、ポリシリコンを堆積させ、ドレイン側柱状半導体層（第２柱状半導体）４８を形成する。
【００５５】
続いて、図１７に示すように、選択エッチングにより、犠牲層６２を除去し、中空円筒状のトレンチ６３を形成する。犠牲層６２はシリコンゲルマニウムであるので、例えば、ＣｌＦ３蒸気雰囲気にてエッチングを行う。
【００５６】
そして、トレンチ６３内にＨＴＯを堆積させ、ドレイン側ゲート絶縁層６１を形成する。この際、ドレイン側ゲート絶縁層６１には、シーム６１１が形成される。以上のような工程を経て、上述した図１３に示す状態となる。
【００５７】
（第２実施形態に係る不揮発性半導体記憶装置の効果）
上記第２実施形態に係る不揮発性半導体記憶装置は、電荷蓄積層３６を有するので、第１実施形態と同様の効果を奏する。
【００５８】
また、上記第２実施形態に係る不揮発性半導体記憶装置は、ドレイン側柱状半導体層４８と、ドレイン側第１絶縁層４２、ドレイン側導電層４３、ドレイン側第２絶縁層４４との間に形成されたトレンチ６３内に、ドレイン側ゲート絶縁層６１を形成する工程にて製造されたものである。なお、上記工程により、ドレイン側ゲート絶縁層６１には、シーム６１１が形成される。
【００５９】
したがって、ドレイン側ゲート絶縁層６１形成前に、フッ酸処理がなされる。つまり、第２実施形態に係る不揮発性半導体記憶装置は、ドレイン側ゲート絶縁層６１の膜厚を予め設定した所定の厚みで形成することが可能であり、耐圧劣化等の信頼性の低下を抑制することができる。
【００６０】
［第３実施形態］
（第３実施形態に係るメモリストリングスＭＳの具体的構成）
次に、図１８を参照して、本発明の第３実施形態に係る不揮発性半導体記憶装置のメモリストリングスＭＳの具体的構成について説明する。図１８に示すように、第３実施形態に係るメモリストリングスＭＳは、第１及び第２実施形態と異なるメモリトランジスタ層７０、及びドレイン側選択トランジスタ層８０を有する。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００６１】
第３実施形態に係るメモリトランジスタ層７０においては、電荷蓄積層７１の形状が、第１及び第２実施形態の電化蓄積層３６と異なる。電荷蓄積層７１の上面は、第５ワード線間絶縁層３１ｅの上面よりも窪んで形成されている。また、電荷蓄積層７１は、第１及び第２実施形態と同様に、シーム７１１を有する。
【００６２】
第３実施形態に係るドレイン側選択トランジスタ層８０においては、第１分離絶縁層８１、及びドレイン側ゲート絶縁層８２の形状が、第１及び第２実施形態の第１分離絶縁層４１、及びドレイン側ゲート絶縁層４７，６２と異なる。
【００６３】
ドレイン側ホール４６側の第１分離絶縁層８１の側面は、ドレイン側ホール４６によって形成されたドレイン側第１絶縁層４２、ドレイン側導電層４３、及びドレイン側第２絶縁層４４の側面よりも窪んで形成されている。
【００６４】
ドレイン側ゲート絶縁層８２は、窪んで形成された電荷蓄積層７１及び第１分離絶縁層８１に接するように形成されている。つまり、ドレイン側ゲート絶縁層８２は、電荷蓄積層７１に接するように且つその下面から突出した第１突出部８２１と、第１分離絶縁層８１に接するように且つその下部側面から突出した第２突出部８２２を有する。また、ドレイン側ゲート絶縁層８２は、上端から下方へとシーム８２３を有する。シーム８２３は、ドレイン側ゲート絶縁層８２の底に達しない深さで形成されている。
【００６５】
（第３実施形態に係るメモリストリングスＭＳの製造工程）
次に、図１９〜図２１を参照して、第３実施形態に係るメモリストリングスＭＳの製造工程について説明する。なお、図１９〜図２１は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄの一部を省略して記載している。
【００６６】
先ず、第３実施形態に係るメモリストリングスＭＳの製造工程は、第２実施形態に係るメモリストリングスＭＳの製造工程の図１４に示す工程まで、同様の処理を行う。図１４の工程に続いて、図１９に示すように、ドレイン側ホール４６内の側面に犠牲層８３を形成する。犠牲層８３は、窒化シリコンにて形成する。
【００６７】
次に、図２０に示すように、ドレイン側ホール４６内であって、犠牲層８３に接するように、ポリシリコンを堆積させ、ドレイン側柱状半導体層４８を形成する。
【００６８】
そして、図２１に示すように、選択エッチングにより犠牲層８３を除去し、中空円筒状のトレンチ８４を形成する。ここで、犠牲層８３が、窒化シリコンにて形成されているので、例えばＨｏｔ燐酸にてエッチングを行う。つまり、この図２１に示す選択エッチングの工程によって、犠牲層８３と共に、窒化シリコンにて形成された第１分離絶縁層４１の一部及び電荷蓄積層３６の一部が除去される。第１分離絶縁層４１は、その一部側面が除去され、第３実施形態に係る第１分離絶縁層８１の形状となる。また、電荷蓄積層３６は、その一部上面が除去され、第３実施形態に係る電荷蓄積層８２の形状となる。
【００６９】
図２１に示す工程に続いて、第２実施形態の図１７と同様の工程を経て、図１８に示したメモリストリングスＭＳとなる。
【００７０】
上記第３実施形態の構成よれば、第１及び第２実施形態と同様の効果を奏することができる。
【００７１】
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、上記実施形態では、ドレイン側選択トランジスタ層６０において、犠牲層６２を用いてトレンチ６３を形成した後に、ドレイン側ゲート絶縁層６１を形成する構成としたが、ソース側選択トランジスタ層においても、犠牲層を用いてトレンチを形成した後に、ソース側ゲート絶縁層を形成する構成としてもよい。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置の構成概略図である。
【図２】本発明の第１実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の一部概略斜視図である。
【図３】本発明の第１実施形態における一つのメモリストリングスＭＳの回路図である。
【図４】第１実施形態における一つのメモリストリングスＭＳの断面構造図である
【図５】第１実施形態に係るメモリストリングスＭＳの第１の製造工程断面図である
【図６】第１実施形態に係るメモリストリングスＭＳの第１の製造工程断面図である
【図７】第１実施形態に係るメモリストリングスＭＳの第１の製造工程断面図である
【図８】第１実施形態に係るメモリストリングスＭＳの第１の製造工程断面図である
【図９】第１実施形態に係るメモリストリングスＭＳの第１の製造工程断面図である
【図１０】第１実施形態に係るメモリストリングスＭＳの第１の製造工程断面図である
【図１１】第１実施形態に係るメモリストリングスＭＳの第２の製造工程断面図である
【図１２】第１実施形態に係るメモリストリングスＭＳの第２の製造工程断面図である
【図１３】第２実施形態における一つのメモリストリングスＭＳの断面構造図である
【図１４】第２実施形態に係るメモリストリングスＭＳの製造工程断面図である
【図１５】第２実施形態に係るメモリストリングスＭＳの製造工程断面図である
【図１６】第２実施形態に係るメモリストリングスＭＳの製造工程断面図である
【図１７】第２実施形態に係るメモリストリングスＭＳの製造工程断面図である
【図１８】第３実施形態における一つのメモリストリングスＭＳの断面構造図である
【図１９】第３実施形態に係るメモリストリングスＭＳの製造工程断面図である
【図２０】第３実施形態に係るメモリストリングスＭＳの製造工程断面図である
【図２１】第３実施形態に係るメモリストリングスＭＳの製造工程断面図である
【符号の説明】
【００７３】
１００…不揮発性半導体記憶装置、１２…メモリトランジスタ領域、１３…ワード線駆動回路、１４…ソース側選択ゲート線駆動回路、１５…ドレイン側選択ゲート線駆動回路、１６…センスアンプ、２０…ソース側選択トランジスタ層、３０，７０…メモリトランジスタ層、４０，６０，８０…ドレイン側選択トランジスタ層、２１…ソース側第１絶縁層、２２…ソース側導電層、２３…ソース側第２絶縁層、２４…ソース側ホール、２５…ソース側ゲート絶縁層、２６…ソース側柱状半導体層、３１ａ〜３１ｅ…第１〜第５ワード線間絶縁層、３２ａ〜３２ｄ…第１〜第４ワード線導電層、３３…メモリホール、３４…メモリ柱状半導体層、３５…トンネル絶縁層、３６，７１…電荷蓄積層、３７…ブロック絶縁層、３６１，６１１，７１１…シーム、４１，８１…第１分離絶縁層、４２…ドレイン側第１絶縁層、４３…ドレイン側導電層、４４…ドレイン側第２絶縁層、４５…第２分離絶縁層、４６…ドレイン側ホール、４７，６１，８２…ドレイン側ゲート絶縁層、４８…ドレイン側柱状半導体層、８２１…第１突出部、８２２…第２突出部、３８，５１，６２，８３…犠牲層、３９，６３，８４…トレンチ、Ｂａ…半導体基板、ＣＬｍｎ…柱状半導体、ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、ＳＳＴｒｍｎ、ＳＤＴｒｍｎ…選択トランジスタ。
【図１】
0005193551.tif 000002
【図２】
0005193551.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0005193551.tif 000013
【図１３】
0005193551.tif 000014
【図１４】
0005193551.tif 000015
【図１５】
0005193551.tif 000016
【図１６】
0005193551.tif 000017
【図１７】
0005193551.tif 000018
【図１８】
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【図１９】
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【図２０】
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【図２１】
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