(57)【特許請求の範囲】
【請求項１】
第１の配線と、
前記第１の配線に交差する第２の配線と、
前記第１及び第２の配線に設けられ、抵抗状態の変化に応じてデータを記憶するメモリ素子及び非オーミック素子を直列接続してなるメモリセルと
を備え、
前記非オーミック素子は、
メタル層と、前記メタル層に接合された真性半導体層と、前記真性半導体層に接合された第１の不純物を含む不純物半導体層とを有し、
前記真性半導体層は、前記メタル層との界面近傍に前記真性半導体層の禁制帯よりも禁制帯の小さい材料が添加された第１の領域を有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記非オーミック素子は、前記真性半導体層と前記メタル層との境界面に第２の不純物が偏析された第２の領域を有する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
第１の配線と、
前記第１の配線に交差する第２の配線と、
前記第１及び第２の配線に設けられ、抵抗状態の変化に応じてデータを記憶するメモリ素子及び非オーミック素子を直列接続してなるメモリセルと
を備え、
前記非オーミック素子は、
メタル層と、前記メタル層に接合された真性半導体層と、前記真性半導体層に接合された第１の不純物を含む不純物半導体層とを有し、
前記真性半導体層と前記メタル層との境界面に第２の不純物が偏析された第２の領域を有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記第２の領域の不純物の濃度は、１×１０１７〜１×１０２０／ｃｍ３である
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記非オーミック素子の不純物半導体層は、前記不純物半導体層とはバンドギャップが異なる半導体、前記不純物半導体層とは結晶構造が異なる半導体、絶縁体、又はグレインバウンダリからなる第３の領域を有する
ことを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
前記非オーミック素子の不純物半導体層の第３の領域は、前記不純物半導体層の上端である他の層との界面近傍、前記不純物半導体層の下端である前記真性半導体層との界面近傍、又は、前記不純物半導体層の中間のいずれかに配置されている
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置として、電気的に書き換え可能な可変抵抗素子であるＲｅＲＡＭ、ＰＲＡＭ、ＰＣＲＡＭ等がフラッシュメモリの後継メモリとして注目されている。
【０００３】
ＲｅＲＡＭとしての可変抵抗素子は、電極／金属酸化物（二元系や三元系）等の可変抵抗材料／電極によって構成されている。この可変抵抗素子の動作方法としては、印加電圧の極性を変えることによって高抵抗状態と低抵抗状態とを切り換えるバイポーラ動作と、印加電圧の極性を変えずに電圧と印加時間の制御によって高抵抗状態と低抵抗状態とを切り換えるユニポーラ動作がある。
【０００４】
バイポーラ動作の場合、従来のＰＩＮダイオード等の整流素子は、逆バイアスのオン領域において必要な逆方向電流を十分に得られない上、オフ領域においてオフ電流を十分に抑制できない。そのため、バイポーラ動作のメモリセルに用いた場合、良好な動作特性を確保することが困難であった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３４４３４９号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態は、電圧−電流特性を改善した整流素子を用いたメモリセルを有する不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態に係る不揮発性半導体記憶装置は、第１の配線と、前記第１の配線に交差する第２の配線と、前記第１及び第２の配線に設けられ、抵抗状態の変化に応じてデータを記憶するメモリ素子及び非オーミック素子を直列接続してなるメモリセルとを備え、前記非オーミック素子は、メタル層と、前記メタル層に接合された真性半導体層と、前記真性半導体層に接合された第１の不純物を含む不純物半導体層とを有することを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】本実施形態に係る不揮発性半導体記憶装置のメモリセルのメモリ素子と整流素子の配置の組み合わせを説明する図である。
【図３】本実施形態に係る不揮発性半導体記憶装置の選択メモリセルと非選択メモリセルに流れる電流の様子を示す図である。
【図４】本実施形態に係る不揮発性半導体記憶装置をユニポーラ動作させた場合のバイアス状態を説明する図である。
【図５】本実施形態に係る不揮発性半導体記憶装置をバイポーラ動作させた場合のバイアス状態を説明する図である。
【図６】本実施形態に係る不揮発性半導体記憶装置をバイポーラ動作させる場合に望ましい整流素子の電圧−電流特性の一例を示す図である。
【図７】本実施形態に係る不揮発性半導体記憶装置のメモリセルの構造を示す図である。
【図８】本実施形態に係る不揮発性半導体記憶装置のＰＩＭダイオードの平衡状態におけるエネルギーバンドの様子を示す図である。
【図９】本実施形態に係る不揮発性半導体記憶装置のＰＩＭダイオードの順バイアス印加時におけるエネルギーバンドの様子を示す図である。
【図１０】本実施形態に係る不揮発性半導体記憶装置のＰＩＭダイオードの逆バイアス印加時におけるエネルギーバンドの様子を示す図である。
【図１１】本実施形態に係る不揮発性半導体記憶装置のＰＩＭダイオードの電圧−電流特性を示す図である。
【図１２】第２の実施形態に係る不揮発性半導体記憶装置のメモリセルの構造を示す図である。
【図１３】本実施形態に係る不揮発性半導体記憶装置のＰＩＭダイオードの平衡状態におけるエネルギーバンドの様子を示す図である。
【図１４】本実施形態に係る不揮発性半導体記憶装置のＰＩＭダイオードの順バイアス印加時におけるエネルギーバンドの様子を示す図である。
【図１５】本実施形態に係る不揮発性半導体記憶装置のＰＩＭダイオードのショットキー障壁高さ（ＳＢＨ）を変化させた場合の電圧−電流特性を示す図である。
【図１６】本実施形態に係る不揮発性半導体記憶装置のＰＩＭダイオードの逆バイアス印加時におけるエネルギーバンドの様子を示す図である。
【図１７】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を示す図である。
【図１８】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を示す図である。
【図１９】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を示す図である。
【図２０】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を示す図である。
【図２１】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を示す図である。
【図２２】第３の実施形態に係る不揮発性半導体記憶装置のメモリセルの構造を示す図である。
【図２３】本実施形態に係る不揮発性半導体記憶装置のメモリセルの構造を示す図である。
【図２４】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を示す図である。
【図２５】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を示す図である。
【図２６】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を示す図である。
【図２７】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を示す図である。
【図２８】第１〜第３の実施形態に係る不揮発性半導体装置のＰＩＭダイオードのストレス電圧印加によって生じる電圧−電流特性の変化を示す図である。
【図２９】図２８に示すＰＩＭダイオードの電圧−電流特性の変化の原因を説明する図である。
【図３０】図２８に示すＰＩＭダイオードの電圧−電流特性の変化の原因を説明する図である。
【図３１】第４の実施形態に係る不揮発性半導体記憶装置のメモリセルの構造を示す図である。
【図３２】本実施形態に係る不揮発性半導体記憶装置のＰＩＭダイオードの機能を説明する参考データである。
【図３３】本実施形態に係る不揮発性半導体記憶装置のＰＩＭダイオードの機能を説明する他の参考データである。
【図３４】本実施形態に係る不揮発性半導体記憶装置のＰＩＭダイオードの機能を説明する他の参考データである。
【図３５】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図３６】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図３７】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図３８】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図３９】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図４０】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図４１】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図４２】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図４３】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図４４】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図４５】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図４６】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図４７】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図４８】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図４９】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図５０】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図５１】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図５２】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図５３】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図５４】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図５５】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図５６】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図５７】本実施形態に係る不揮発性半導体記憶装置のメモリセルの他の構造を説明する図である。
【図５８】比較例に係る不揮発性半導体記憶装置のメモリセルの構造を示す図である。
【図５９】図５８に示すＰＩＮダイオードの順バイアス印加時におけるエネルギーバンドの様子を示す図である。
【図６０】図５８に示すＰＩＮダイオードの逆バイアス印加時におけるエネルギーバンドの様子を示す図である。
【図６１】図５８に示すＰＩＮダイオードの電圧−電流特性を示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置を説明する。
【００１０】
［第１の実施形態］
＜全体システム＞
図１は、第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【００１１】
この不揮発性半導体記憶装置は、複数のワード線ＷＬ（第１の配線）と、このワード線ＷＬに交差する複数のビット線ＢＬ（第２の配線）と、これらワード線ＷＬ及びビット線ＢＬの各交差部に設けられた複数のメモリセルＭＣとを有するメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１２】
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。コマンド・インタフェース６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
【００１３】
また、ホストからデータ入出力バッファ４に入力されたデータはエンコード・デコード回路８に転送され、その出力信号が書き込み電圧生成回路であるパルスジェネレータ９に入力される。この入力信号によってパルスジェネレータ９は所定の電圧、所定のタイミングの書き込みパルスを出力する。パルスジェネレータ９で生成出力されたパルスが、カラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送される。
【００１４】
＜メモリセル＞
次に、前述した本実施形態に用いるメモリセルＭＣについて説明する。
【００１５】
本実施形態のメモリセルＭＣは、ワード線ＷＬ及びビット線ＢＬの交差部に直列接続されたメモリ素子と非オーミック素子からなる。
【００１６】
本実施形態のメモリ素子には、可変抵抗素子又は相変化素子を用いる。可変抵抗素子とは、電圧、電流、熱などによって抵抗値が変化する材料からなる素子のことである。相変化素子とは、相変化によって抵抗値や容量などの物性が変化する材料からなる素子のことである。
【００１７】
ここで、相変化（相転移）とは以下に列挙する態様を含むものである。
【００１８】
（１）  金属−半導体転移、金属−絶縁体転移、金属−金属転移、絶縁体−絶縁体転移、絶縁体−半導体転移、絶縁体−金属転移、半導体−半導体転移、半導体−金属転移、又は半導体−絶縁体転移
（２）  金属−超伝導体転移などの量子状態の相変化
（３）  常磁性体−強磁性体転移、反強磁性体−強磁性体転移、強磁性体−強磁性体転移、フェリ磁性体−強磁性体転移、又はこれらの転移の組み合わせからなる転移
（４）  常誘電体−強誘電体転移、常誘電体−焦電体転移、常誘電体−圧電体転移、強誘電体−強誘電体転移、反強誘電体−強誘電体転移、又はこれらの転移の組み合わせからなる転移
（５）  上記（１）〜（４）の転移の組み合わせからなる転移であり、例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体、又は反強磁性体から、強誘電強磁性体への転移、又はその逆の転移
この定義によれば、相変化素子は可変抵抗素子に含まれる事になるが、本実施形態では、可変抵抗素子としては、主として、金属酸化物、金属化合物、有機物薄膜、カーボン、カーボンナノチューブ等からなる素子を意味するものとする。
【００１９】
また、本実施形態では、可変抵抗素子をメモリ素子とするＲｅＲＡＭや、相変化素子をメモリ素子とするＰＣＲＡＭなどの抵抗変化メモリを対象とする。これらの抵抗変化メモリは、メモリセルアレイ１がクロスポイント型であり、三次元集積化により大きなメモリ容量を実現できると共に、ＤＲＡＭ並みの高速動作が可能になるためである。
【００２０】
以下では、主にメモリ素子をＲｅＲＡＭ等の可変抵抗素子、非オーミック素子を整流素子であるダイオードとして説明する。
【００２１】
メモリセルアレイ１を三次元構造化させた場合、各層毎にメモリセルＭＣの可変抵抗素子及びダイオードの位置関係、ダイオードの向きの組み合わせは様々に選択することができる。
【００２２】
図２は、図２中ａに示すように、下層のメモリセルアレイ１に属するメモリセルＭＣ０と上層のメモリセルアレイ１に属するメモリセルＭＣ１とで、ワード線ＷＬ０を共有化させた場合のメモリセルＭＣ０、ＭＣ１の組み合わせのパターンを説明する図である。図２中ｂ〜ｑに示すように、メモリセルＭＣ０とメモリセルＭＣ１とで、可変抵抗素子ＶＲとダイオードＤｉとの配置関係を逆転させたり、ダイオードＤｉの向きを逆転させるなどの１６通りのパターンが考えられる。これらパターンの選択については、動作特性、動作方式、製造工程などを勘案して選択することが可能である。
【００２３】
次に、メモリセルＭＣに対するデータ書き込み／消去動作について説明する。以下において、可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に遷移させる書き込み動作を「セット動作」、低抵抗状態から高抵抗状態に遷移させる消去動作を「リセット動作」と呼ぶ。なお、以下の説明で出てくる電流値、電圧値等に関しては一例であって、可変抵抗素子ＶＲやダイオードＤｉの材料、サイズ等によって異なるものである。
【００２４】
図３は、メモリセルアレイ１の一部を示す模式図である。図３の場合、下層のメモリセルＭＣ０は、ビット線ＢＬ０及びワード線ＷＬ０の交差部に設けられている。上層のメモリセルＭＣ１は、ワード線ＷＬ０、ビット線ＢＬ１の交差部に設けられている。ワード線ＷＬ０は、メモリセルＭＣ０及びＭＣ１で共有されている。
【００２５】
また、メモリセルＭＣ０、ＭＣ１の配置の組み合わせは、図２中ｂのパターンとなっている。つまり、メモリセルＭＣ０は、ビット線ＢＬ０からワード線ＷＬ０にかけて、ダイオードＤｉ、可変抵抗素子ＶＲの順に積層されている。ダイオードＤｉは、ワード線ＷＬ０からビット線ＢＬ０への方向を順方向とする向きに配置されている。一方、メモリセルＭＣ１は、ワード線ＷＬ０からビット線ＢＬ１にかけて、ダイオードＤｉ、可変抵抗素子ＶＲの順に積層されている。ダイオードＤｉは、ビット線ＢＬ１からワード線ＷＬ０への方向を順方向とする向きに配置されている。
【００２６】
ここでは、ビット線ＢＬ０＜１＞とワード線ＷＬ０＜１＞の交差部に設けられたメモリセルＭＣ０＜１，１＞を選択メモリセルとした場合のセット動作／リセット動作について考える。
【００２７】
メモリセルＭＣに対するセット動作／リセット動作については、セット動作及びリセット動作を同一極性のバイアス印加によって実現するユニポーラ動作と、セット動作及びリセット動作を異なるバイアス印加によって実現するバイポーラ動作の２つの方法がある。
【００２８】
始めに、ユニポーラ動作について説明する。
【００２９】
セット動作では、電流密度にして１×１０５〜１×１０７Ａ／ｃｍ２の電流、又は、１〜２Ｖの電圧を可変抵抗素子ＶＲに印加しなければいけない。したがって、メモリセルＭＣにセット動作させる場合、このような所定の電流或いは電圧が印加されるようにダイオードＤｉに順方向電流を流す必要がある。
【００３０】
リセット動作には、電流密度にして１×１０３〜１×１０６Ａ／ｃｍ２の電流、又は、１〜３Ｖの電圧を可変抵抗素子ＶＲに印加しなければいけない。したがって、メモリセルＭＣにリセット動作させる場合、このような所定の電流或いは電圧が印加されるようにダイオードＤｉに順方向電流を流す必要がある。
【００３１】
図３の場合、メモリセルＭＣ０＜１，１＞に接続されたワード線ＷＬ０＜１＞、ビット線ＢＬ０＜１＞にそれぞれ３Ｖ、０Ｖを印加することで、メモリセルＭＣ０＜１，１＞のリセット動作を実現することができる。
【００３２】
ところが、メモリセルＭＣは、図３に示すように、通常、１つのワード線ＷＬ或いはビット線ＢＬに複数のメモリセルＭＣが接続されている。この場合、選択メモリセルＭＣに所定の電流或いは電圧を印加する必要があると同時に、その他の非選択メモリセルＭＣがセット動作／リセット動作しないようにする必要がある。
【００３３】
図３の場合、ビット線ＢＬ０＜０＞、ＢＬ０＜２＞にもビット線ＢＬ０＜１＞と同様に０Ｖを印加した場合、非選択メモリセルＭＣ０＜１，０＞、ＭＣ０＜１，２＞にも順方向電流Ｉ０が流れてしまい、リセット動作してしまう。また、ビット線ＢＬ１＜０＞〜＜２＞に０Ｖを印加した場合、非選択メモリセルＭＣ１＜１，０＞〜ＭＣ１＜１，２＞には逆バイアスが印加されるため、オフ電流Ｉ１が流れないように抑制する必要がある。
【００３４】
そこで、ユニポーラ動作させる場合、例えば、メモリセルアレイ１に対して図４のようなバイアスを印加すれば良い。
【００３５】
つまり、選択ワード線ＷＬ０＜１＞に所定の電圧Ｖ（例えば、３Ｖ）、その他のワード線ＷＬ０＜０＞、ＷＬ０＜２＞に０Ｖを印加する。また、選択ビット線ＢＬ０＜１＞に０Ｖ、その他のビット線ＢＬ０＜０＞、ＢＬ０＜２＞に電圧Ｖを供給する。
【００３６】
その結果、選択メモリセルＭＣ０＜１，１＞には電圧Ｖが印加される。非選択ワード線ＷＬ０＜０＞、ＷＬ０＜２＞及び非選択ビット線ＢＬ０＜０＞、＜２＞に接続された非選択メモリセルＭＣ０＜０，０＞、ＭＣ０＜０，２＞、ＭＣ０＜２，０＞、ＭＣ０＜２，２＞には、電圧−Ｖが印加される。その他のメモリセルＭＣ０、つまり、選択ワード線ＷＬ０＜１＞、選択ビット線ＢＬ０＜１＞のいずれかにのみ接続されている非選択メモリセル（以下、「半選択メモリセル」と呼ぶ）ＭＣ０＜１，０＞、ＭＣ０＜１，２＞、ＭＣ０＜０，１＞、ＭＣ０＜２，１＞には、０Ｖが印加される。
【００３７】
この場合、逆バイアスに対しては−Ｖまで電流が流れず、順バイアスに対しては急峻に電流が流れる電圧−電流特性を持った素子が必要となる。このような素子をメモリセルＭＣに用いることで、選択メモリセルＭＣ０＜１，１＞にのみセット動作／リセット動作させることができる。
【００３８】
続いて、バイポーラ動作について説明する。
【００３９】
バイポーラ動作の場合、基本的に（１）ユニポーラ動作の場合と異なりメモリセルＭＣの双方向に電流を流す点、（２）動作速度、動作電流、動作電圧がユニポーラ動作の値から変化する点、（３）半選択メモリセルＭＣにバイアスが印加される点を考慮しなければいけない。
【００４０】
図５は、上記（３）を説明する図であり、バイポーラ動作時のメモリセルアレイ１に対するバイアスの印加の様子を示す図である。図５の場合、選択ワード線ＷＬ０＜１＞に所定の電圧Ｖ（例えば、３Ｖ）、その他のワード線ＷＬ０＜０＞、ＷＬ０＜２＞にＶ／２を供給する。また、選択ビット線ＢＬ０＜１＞に０Ｖ、その他のビット線ＢＬ０＜０＞、ＢＬ０＜２＞にＶ／２を印加する。
【００４１】
この場合、半選択メモリセルＭＣ０＜１，０＞、ＭＣ０＜１，２＞、ＭＣ０＜０，１＞、ＭＣ０＜２，１＞に２／Ｖが印加される。したがって、バイポーラ動作には、Ｖ／２以下において電流が流れない整流素子が必要となる。
【００４２】
図６は、バイポーラ動作に望ましい整流素子の電圧−電流特性の例である。図６はＶを２Ｖとした場合の電圧−電流特性である。この場合、−Ｖ／２に当たる−１Ｖ付近のオフ領域では、オフ電流が抑制され、−Ｖに当たる−２Ｖ付近のオン領域では、セット動作／リセット動作に必要な動作電流領域の範囲内の逆方向電流が流れる。
【００４３】
以上、ユニポーラ動作時、バイポーラ動作時のバイアス印加状態を説明したが、前述の通り、これら動作に用いる整流素子には、オフ電流が小さいことが求められる。
【００４４】
しかし、オフ電流を抑制するためには整流素子の膜厚を厚くすることが望ましいが、この場合、メモリセルＭＣ加工時のアスペクト比の関係で、メモリセルＭＣの微細化が困難になる。このように、メモリセルＭＣの微細化と電圧−電流特性の改善は相反する性格の問題であり、このことは、ユニポーラ動作、バイポーラ動作いずれの場合であっても共通の課題となっている。
【００４５】
以上から、可変抵抗素子等を用いた不揮発性半導体記憶装置を実現するためには、以下のような条件を具備する整流素子が必要となる。つまり、（１）メモリセルの薄膜化、微細化が容易であり、メモリセル特性のばらつきが少ない事、（２）高電圧印加時の破壊耐性が高く、何回もの動作に耐えられる事、（３）オン領域内での十分な電流が取れる一方、オフ領域内でのオフ電流を抑制することができる事、が条件となる。
【００４６】
この中でも特に必要とされるのは、微細加工の点からメモリセルＭＣを薄膜化しつつ、オフ領域でのオフ電流を如何に抑制できるかという点である。
【００４７】
仮に、オフ電流が抑えられないと、選択されていないメモリセルＭＣの誤セット動作等を招くばかりでなく、読み出し動作ができなかったり、低消費電力化ができなかったりするためである。また、オフ電流増大による電力効率の悪化によって、同時活性化できるベイ（ＢＡＹ）の数が制限され、パフォーマンスの低下を招く恐れがある。更に、配線抵抗を考慮すると、メモリセルアレイ１の分割サイズを小さくせざるを得ず、チップサイズの増大につながるといった点が懸念される。
【００４８】
＜整流素子＞
そこで、第１の実施形態では、メモリセルＭＣに電流のオン／オフ比を改善させた整流素子を用いる。
【００４９】
先ず、本実施形態に係る整流素子について説明するが、その前提として、比較例のＰＩＮダイオードについて説明する。
【００５０】
図５８は、ＰＩＮダイオードを用いたメモリセルＭＣ´の構造を示す図である。図５８の場合、メモリセルＭＣ´は、下からワード線ＷＬ或いはビット線ＢＬに接続される厚さ１０ｎｍ前後の電極メタル、厚さ５〜１５ｎｍのＮ型半導体層であるＮ＋Ｓｉ層、厚さ６０〜７５ｎｍの真性半導体層であるＩｎｔｒｉｎｓｉｃ  Ｓｉ層、厚さ５〜１５ｎｍのＰ型半導体層であるＰ＋Ｓｉ層、シリサイド層、ＲｅＲＡＭ層となる。このうち、Ｎ型半導体層からＰ型半導体層までが整流素子であるＰＩＮダイオードであり、厚さは世代によって異なるが、例えば、７０〜１０５ｎｍである。
【００５１】
図５９は、図５８に示す構造のＰＩＮダイオードに順バイアスを印加した場合のエネルギーバンドの様子を示す図である。ＰＩＮダイオードに順バイアスを印加した場合、Ｎ＋Ｓｉ層の電子に対するエネルギーが上昇する。この場合、Ｐ＋Ｓｉ層の伝導帯下端のエネルギーよりも高いエネルギーを持つＮ＋Ｓｉ層中の電子の密度が大きくなり、図５９に示すように、Ｎ＋Ｓｉ層の伝導帯からＰ＋Ｓｉ層の伝導帯に電子が拡散すると同時に、Ｐ＋Ｓｉ層からホールが拡散する。印加電圧によっては、再結合電流や拡散電流など、状態の違いはあるが、基本的には上記のようにＰ＋Ｓｉ層からＮ＋Ｓｉ層に向けて順方向電流が流れる。
【００５２】
図６０は、図５８に示す構造のＰＩＮダイオードに対して逆バイアスを印加した場合のエネルギーバンドの様子を示す図である。ＰＩＮダイオードに逆バイアスを印加した場合、Ｎ＋Ｓｉ層の電子に対するエネルギーが低下する。この場合、Ｐ＋Ｓｉ層の伝導帯下端のエネルギーよりも高いエネルギーを持つＮ＋Ｓｉ層の電子の密度が小さくなるため、順バイアス印加時のようなＮ＋Ｓｉ層からＰ＋Ｓｉ層への電子の拡散は見られない。しかし、逆バイアスが高くなってくると、エネルギーバンドが縦になってくるため、Ｐ＋Ｓｉ層の価電子帯の電子が禁制帯をトンネルし易くなる。これによって、逆方向電流が流れ始める。
【００５３】
図６１は、ＰＩＮダイオードの電圧−電流特性を示す図である。図６１には、オフ領域におけるオフ電流の目標値Ｉｏｆｆ（約５Ａ／ｃｍ２以下）と、オン領域における逆方向電流の目標値Ｉｏｎ（約１×１０５Ａ／ｃｍ２以上）とを例示している。
【００５４】
図６１から、順バイアスを印加した場合、図６１中ａに示すように０Ｖ付近から電流値が急激に上昇することが解る。例えば、順バイアスとして１Ｖ印加した場合、およそ５×１０４Ａ／ｃｍ２流れる。一方、逆バイアスを印加した場合、電流値は、指数関数的に緩やかに上昇していく。その結果、例えば、オフ領域となる−３Ｖ付近では、十分にオフ電流を抑えられない一方、オン領域となる−５Ｖ付近では、必要な逆方向電流を得られないことが分かる。更に大きな逆バイアスを印加して逆方向電流を取ることも考えられるが、このような大きなバイアスを取ることは、メモリセルアレイ１の周辺回路を構成するＣＭＯＳ等に悪影響を及ぼす結果となる。
【００５５】
前述のように、メモリセルＭＣにバイポーラ動作させるためには、例えば、ＰＩＮダイオードにおけるオフ電流を抑制しながらも、オン領域では十分な電流が流れる電圧−電流特性を持つ整流素子が必要となる。
【００５６】
そこで、本実施形態では、図７に示すような整流素子を用いる。図７は、本実施形態に係る不揮発性半導体記憶装置のメモリセルＭＣの構造を示す図である。
【００５７】
本実施形態のメモリセルＭＣは、下から厚さ１０ｎｍ前後のメタル層である電極メタル、厚さ６０〜７５ｎｍの真性半導体層であるＩｎｔｒｉｎｓｉｃ  Ｓｉ層、厚さ５〜１５ｎｍのＰ型半導体層であるＰ＋Ｓｉ層或いはＮ型半導体層であるＮ＋Ｓｉ層、シリサイド層、及びメモリ素子であるＲｅＲＡＭ層が順次積層されている。このうち、Ｐ＋Ｓｉ層或いはＮ＋Ｓｉ層から電極メタルまでが整流素子を形成する。ここで、このような構造を持つ本実施形態に係る整流素子を「ＰＩＭダイオード」或いは「ＮＩＭダイオード」と呼ぶ。以下では、ＰＩＭダイオードを中心に説明する。
【００５８】
なお、本実施形態でいう真性半導体層とは、不純物が全くない半導体層という厳密な意味ではなく、不純物が極めて低濃度（例えば、１×１０１９個／ｃｍ３以下）な半導体層をも含む意味で用いている。これについては、以下で説明する他の実施形態においても同様である。
【００５９】
ＰＩＭダイオードの場合、図５８に示すＰＩＮダイオードに対して、実質的に、Ｎ＋Ｓｉ層を除いた構造と考えることができる。したがって、ＰＩＮダイオードを用いたメモリセルＭＣよりも、図７中ａで示すように、Ｎ＋Ｓｉ層の膜厚の分（５〜１５ｎｍ）だけ、メモリセルＭＣを薄膜化することができる。その結果、メモリセルＭＣのアスペクト比が低減し、ＰＩＮダイオードを用いたメモリセルＭＣ´に比べて、メモリセルの微細化が容易になる。
【００６０】
次に、ＰＩＭダイオードの動作について説明する。ここでは、電極メタルとしてＴｉＮを用いたＰＩＭダイオードについて説明する。
【００６１】
図８は、ＰＩＭダイオードの平衡状態におけるエネルギーバンドの様子を示す図である。ＰＩＭダイオードの場合、図８に示すように、Ｉｎｔｒｉｎｓｉｃ  Ｓｉ層と電極メタル（ＴｉＮ）との間にショットキー障壁ができる。
【００６２】
ここで、ＰＩＭダイオードに順バイアスを印加すると、図９に示すように、Ｐ＋Ｓｉ層の伝導帯下端のレベルが下がるため、電極メタル（ＴｉＮ）のフェルミ準位に対する実効的な障壁が小さくなりトンネルし易くなる。これによって、電極メタル（ＴｉＮ）の伝導帯にある電子は、Ｐ＋Ｓｉ層側のＩｎｔｒｉｎｓｉｃ  Ｓｉ層の伝導帯に拡散する。その結果、順方向電流が流れる。
【００６３】
ＰＩＭダイオードに逆バイアスを印加すると、図１０に示すように、電極メタル（ＴｉＮ）のフェルミ準位に対して、Ｐ＋Ｓｉ層の価電子帯上端が上昇する。これによって、Ｐ＋Ｓｉ層側のＩｎｔｒｉｎｓｉｃ  Ｓｉ層の価電子帯にある電子が電極メタルＴｉＮの伝導帯にトンネルする。しかも、比較例のＰＩＮダイオードの場合に比べて、Ｉｎｔｒｉｎｓｉｃ  Ｓｉ層の価電子帯と電極メタル（ＴｉＮ）とのエネルギーの差が狭くなるため、トンネル効果を得やすくなる。つまり、ＰＩＮダイオードに比べて、オフ領域ではオフ電流が抑えられつつも、逆方向電圧の印加時により大きな逆方向電流を流すことができる。更に、電極メタルの材料であるＴｉＮの仕事関数が低い分、数Ｖの低いバイアスによって所望の逆方向電流が得られる。
【００６４】
図１１は、ＰＩＭダイオードの電圧−電流特性を示す図である。比較のためＰＩＮダイオードの電圧−電流特性についても示している。
【００６５】
図１１から分かるように、ＰＩＭダイオードを用いた場合、所望の逆方向電流が流れ始める逆バイアスの値が大幅に改善されていることが分かる。例えば、逆方向電流の目標値Ｉｏｎを１×１０５Ａ／ｃｍ２以上とした場合、ＰＩＮダイオードだと、−７Ｖ程度の逆バイアスを印加する必要があったが、ＰＩＭダイオードだと、−５Ｖ程度で足りる。さらに、オフ電流については、ＰＩＮダイオードと同程度に抑制されている。
【００６６】
Ｎ＋Ｓｉ層や、Ｉｎｔｒｉｎｓｉｃ  Ｓｉ層の膜厚を薄膜化することでＰＩＮダイオードの場合でも電圧−電流特性が改善できるとも考えられるが、この場合、エネルギーバンドの傾きが大きくなるだけであり、ＰＩＭダイオードのような電圧−電流特性を得られるものではない。実際に、ＰＩＮダイオードでは、逆方向側で電流を取るためにＩｎｔｒｉｎｓｉｃ  Ｓｉ層の幅を小さくした場合、電流は取れるようになるが、オフ電流も１桁以上の大幅な劣化が起こる。それ故に、メモリセルＭＣの誤動作の抑制、消費電力の抑制ができなくなる等の様々な問題が起こる。
【００６７】
以上の説明では、電極メタルの材料としてＴｉＮを用いたが、仕事関数が低く、且つ、フェルミ準位がＮ＋Ｓｉ層のフェルミ準位と同程度かそれ以上の金属であれば良い。特に、仕事関数が小さいＥｒＳｉｘ、ＨｆＳｉｘ、ＹＳｉｘ、ＴａＣｘ、ＴａＮｘ、ＴｉＮｘ、ＴｉＣｘ、ＴｉＢｘ、ＬａＢｘ、Ｌａ、ＬａＮなどを使用することで、ＰＩＭダイオードの整流性を高めることができる。
【００６８】
以上、本実施形態によれば、ＰＩＮダイオードを用いた場合に比べ、Ｎ型半導体層分だけメモリセルＭＣを薄膜化することができる。その結果、微細加工に伴うアスペクト比の増加に対応することができ、不揮発性半導体記憶装置の加工可能性を大幅に改善させることができる。また、これと同時に、ＰＩＮダイオードを用いた場合に比べ、逆方向電流をより多く得ることができる。その結果、消費電力の改善、読み出し動作の改善、チップ面積の縮小、セット動作／リセット動作の特性の向上を図ることができる。
【００６９】
［第２の実施形態］
第１の実施形態に係る不揮発性半導体記憶装置では、メモリセルＭＣの整流素子として、最も簡素なＰＩＭダイオードについて説明した。
【００７０】
しかし、第１の実施形態で用いるＰＩＭダイオードのように、単純にＮ型半導体層を除いて、真性半導体層とメタル層を接合させた場合、前述のように、真性半導体層とメタル層の間にショットキー障壁が生じる。その結果、図１１中ｂで示すように、ＰＩＮダイオードに比べて順方向電流が幾分か損なわれる。
【００７１】
そこで、第２の実施形態では、メモリセルＭＣの整流素子として、真性半導体層とメタル層の接合部におけるショットキー障壁高さ（以下、「ＳＢＨ」と呼ぶ）を低減させたＰＩＭダイオードを用いる。
【００７２】
図１２は、第２の実施形態に係るメモリセルＭＣの構造を示す図である。
【００７３】
本実施形態の場合、ＰＩＭダイオード或いはＮＩＭダイオードの真性半導体層のうち、メタル層である電極メタルの界面近傍に、真性半導体層よりも禁制帯の幅の小さな材料を添加させた第１の領域を形成する。
【００７４】
この添加材としては、図１２のように真性半導体層にＳｉを材料として形成した場合、ＧｅやＳｎ等を用いることができる。
【００７５】
例えば、真性半導体層であるＩｎｔｒｉｎｓｉｃ  Ｓｉ層にＧｅを添加した場合のＰＩＭダイオードの平衡状態におけるエネルギーバンドは図１３のようになる。
【００７６】
図１３から分かるように、Ｉｎｔｒｉｎｓｉｃ  Ｓｉ層の電極メタル（ＴｉＮ）との界面近傍にＧｅを添加することで、この部分には、図１３中破線で示したようにＩｎｔｒｉｎｓｉｃ  Ｓｉ層の他の領域よりも禁制帯が細いＳｉＧｅ領域が形成される。
【００７７】
その結果、図１４に示すように、ＰＩＭダイオードに順バイアスを印加した場合に順方向電流を流しにくくしていたショットキー障壁が低くなるため、順方向電流を、よりＰＩＮダイオードと同程度に流すことができる。
【００７８】
図１５は、ショットキー障壁高さ（以下、「ＳＢＨ」と呼ぶ）φを変化させたときのＰＩＭダイオードの電圧−電流特性を示す図である。図１６中実線は、総膜厚６０ｎｍのＰＩＭダイオードの特性であり、図１６中破線は、同じく、総膜厚６０ｎｍのＰＩＮダイオードの特性である。
【００７９】
図１５に示すように、順バイアス側では、ＳＢＨφを低くするにつれ、順方向電流が大きくなっていくことが分かる。例えば、順方向電流の目標値Ｉｏｎを１×１０５Ａ／ｃｍ２とした場合、ＳＢＨφが０．１ｅＶ以下であれば、目標値を十分達成することができる。
【００８０】
一方、図１６に示すように、ＰＩＭダイオードに逆バイアスを印加した場合にも、Ｉｎｔｒｉｎｓｉｃ  Ｓｉ層の価電子帯上端がＳｉＧｅ領域においてより上方にえぐれたことによって、電極メタルＴｉＮの伝導帯下端とＩｎｔｒｉｎｓｉｃ  Ｓｉ層の価電子帯上端とのバンドギャップが狭くなる。これによって、逆方向電流はより小さい逆バイアスで流れ始める。
【００８１】
さらに、図１５に示すように、ＰＩＮダイオードに比べて逆バイアスを印加時のオフ電流が大幅に低減されており（図中ａ）、オフ電流の目標値Ｉｏｆｆを１〜１０Ａ／ｃｍ２程度以下にした場合、オフ領域である−３Ｖ付近までこの目標値以下に抑制されていることがわかる。
【００８２】
つまり、本実施形態のＰＩＭダイオードを用いることで、ＰＩＮダイオードと同程度の膜厚によって、オフ電流をより低減することができるばかりでなく、第１の実施形態の場合よりも大きな順方向電流を流すことができる。
【００８３】
以上、本実施形態によれば、低消費電力を維持しつつ、セット動作／リセット動作の動作速度向上、読み出し動作特性の向上を図ることができる。
【００８４】
本実施形態に係るメモリセルＭＣの構造としては、図１２に示す構造の他、図１７〜図２１のような構造も考えられる。
【００８５】
図１７は、Ｉｎｔｒｉｎｓｉｃ  Ｓｉ層全体にＧｅを添加し、真性半導体層全体がＳｉＧｅ領域であるＩｎｔｒｉｎｓｉｃ  ＳｉＧｅ層を持つＰＩＭダイオードを用いた例である。
【００８６】
図１８は、真性半導体層をＩｎｔｒｉｎｓｉｃ  ＳｉＧｅ層とし、更に、Ｐ＋Ｓｉ層全体にＧｅを添加し、Ｐ型半導体層をＰ＋ＳｉＧｅ層としたＰＩＭダイオードを用いた例である。
【００８７】
図１７、図１８に示す構造の場合、禁制帯が細くなるためリーク電流は増えるものの、製造プロセスにおけるＳｉＧｅからＳｉへの切り替えステップを省略することができる。
【００８８】
図１９〜図２１は、ＮＩＭダイオードの例である。
【００８９】
図１９は、図１２と同様、Ｉｎｔｒｉｎｓｉｃ  Ｓｉ層の電極メタル（ＴｉＮ）との界面近傍にＧｅを添加させたＳｉＧｅ領域を持つＮＩＭダイオードを用いた例である。この場合も、図１２の場合と同様、ＳＢＨを低くすることができるため、第１の実施形態に比べてオフ電流を低減しつつ順方向電流を増大させることができる。
【００９０】
図２０は、Ｉｎｔｒｉｎｓｉｃ  Ｓｉ層全体にＧｅを添加し、真性半導体層全体がＳｉＧｅ領域であるＩｎｔｒｉｎｓｉｃ  ＳｉＧｅ層を持つＮＩＭダイオードを用いた例である。
【００９１】
図２１は、真性半導体層をＩｎｔｒｉｎｓｉｃ  ＳｉＧｅ層とし、更に、Ｎ＋Ｓｉ層全体にＧｅを添加し、Ｎ型半導体層をＮ＋ＳｉＧｅ層としたＮＩＭダイオードの例である。
【００９２】
図２０、図２１に示す構造の場合、製造プロセスにおけるＳｉＧｅからＳｉへの切り替えステップを省略することができる。
【００９３】
［第３の実施形態］
第３の実施形態は、第２の実施形態と同様、ショットキー障壁の影響を低減させたＰＩＭダイオードを用いた不揮発性半導体記憶装置である。
【００９４】
図２２は、第３の実施形態に係るメモリセルＭＣの構造である。
【００９５】
このメモリセルＭＣのＰＩＭダイオードは、図１２に示すＰＩＭダイオードの真性半導体層であるＩｎｔｒｉｎｓｉｃ  Ｓｉ層のＳｉＧｅ領域と、金属メタル（ＴｉＮ）の境界面に、第２の領域としてドナー不純物を偏析させた不純物偏析領域が形成された構造となっている。
【００９６】
ここで、不純物偏析領域とは、例えば、Ｉｎｔｒｉｎｓｉｃ  Ｓｉ層に対して１×１０１７〜１×１０２０／ｃｍ３程度のＡｓやＰなどの不純物をドープさせた領域である。この不純物偏析領域の形成によってＳＢＨの実効的な低減（不純物の存在で界面のバンド曲がりが起こり、障壁の幅を実効的に小さくできる事）が可能となるため、第２の実施形態のＰＩＭダイオードよりも、順方向電流を大きく取ることができる。
【００９７】
ここで、注意するべき点は、ＰＩＭダイオードを用いることのメリットを維持しつつ、ＳＢＨの実効的な低減（障壁幅を調整しトンネリングを容易にする事）を実現するためには、不純物偏析領域を空乏化させなければいけないという点である。そのため、例えば、厚みを０．５ｎｍや１ｎｍ程度で形成する必要がある。この点において、図５８に示すように通常５〜１５ｎｍ程度の膜厚で形成されるＰＩＮダイオードのＮ型半導体層とは本質的に異なるものである。つまり、図２２の不純物偏析領域は、あくまでも、真性半導体層とメタル層との界面抵抗低減のために形成されたものであり、キャリアである電子は、メタル層から供給される。
【００９８】
本実施形態に係るメモリセルＭＣの構造としては、図２２に示す構造の他、図２３〜図２７のような構造も考えられる。
【００９９】
図２３、図２４は、それぞれ図１７、図１８に示す第２の実施形態で用いるＰＩＭダイオードに不純物偏析領域が形成されたメモリセルＭＣの例である。
【０１００】
図２５〜図２７は、それぞれ図１９〜図２１に示す第２の実施形態で用いるＮＩＭダイオードに不純物偏析領域が形成されたメモリセルＭＣの例である。なお、ＮＩＭダイオードの場合、偏析させる不純物はＢ（ボロン）などのアクセプタ不純物となる。
【０１０１】
図２３〜図２７に示すＰＩＭダイオード、ＮＩＭダイオードによれば、真性半導体層に不純物偏析領域を持たない同種の構造のＰＩＭダイオード、ＰＩＮダイオードに比べて、大きな順方向電流を得ることができる。
【０１０２】
［第４の実施形態］
前述の通り、バイポーラ動作させるためには、メモリセルＭＣの整流素子として、例えば、オフ電流を抑制しながら、オン電流の取れる素子が必要となる。更に、−２〜−４Ｖ程度の領域を過ぎると、逆方向電流が１×１０４〜１×１０７Ａ／ｃｍ２程度にまで指数関数的に増加する必要がある。その点、第１〜第３の実施形態に係るＰＩＭダイオードは、上記要件を具備していると言える。
【０１０３】
しかし、第１〜第３の実施形態に係るＰＩＭダイオードの場合、電気的ストレスとなるバイアスを繰り返し印加することで、電圧−電流特性が劣化する場合がる。
【０１０４】
図２８は、ＰＩＭダイオードに直流のストレス電圧を印加した場合の電圧−電流特性の変化を示す一例である。図２８に示す実線が１回目のストレス電圧印加時の電圧−電流特性曲線であり、破線が２回目のストレス電圧印加時の電圧−電流特性曲線である。図２８中ａで示すように、２回目のストレス電圧印加時では、１回目のストレス電圧印加時に比べて、０〜−３Ｖあたりのオフ電流の抑制効果が劣化している。
【０１０５】
これは、逆バイアス印加時に発生する熱や、電流によって、図２９に示すように、Ｐ型半導体層（Ｐ＋Ｓｉ）を介して、シリサイド層からの凝集体やＴｉが拡散される結果、図３０のように準位生成が生じ、逆バイアスにおけるオフ電流の抑制作用が劣化したものと考えられる。なお、図２９、図３０は、ＰＩＮダイオードの場合ではあるが、ＰＩＭダイオードであっても同じである。
【０１０６】
そこで、第４の実施形態に係る不揮発性半導体記憶装置のＰＩＭダイオード或いはＮＩＭダイオードは、第１〜第３の実施形態のＰＩＭダイオード或いはＮＩＭダイオードに対し、更に、Ｐ型半導体層或いはＮ型半導体層にメタルの拡散を防止する拡散防止領域を設けて構成する。
【０１０７】
図３１は、本実施形態に係る不揮発性半導体記憶装置のメモリセルＭＣの構造を示す図である。
【０１０８】
本実施形態に係るメモリセルＭＣのＰＩＭダイオードは、図１２に示すＰ＋Ｓｉ層に、Ｉｎｔｒｉｎｓｉｃ  Ｓｉ層との界面近傍に第３の領域である拡散防止領域が形成されて構成されている。
【０１０９】
ここで、拡散防止領域は、酸化膜（ＳｉＯｘ）、窒化膜（ＳｉＮｘ）、炭化膜（ＳｉＣｘ）、アモルファス、又はグレインバウンダリによって形成された領域である。
【０１１０】
次に、本実施形態のＰＩＭダイオードの効果について、図３２〜図３４に示す参考データを用いて説明する。
【０１１１】
図３２の参考データは、Ｐ＋Ｓｉ層とＮ＋Ｓｉ層との境界に、図３２中の実線で囲まれた拡散防止領域が設けられた例である。図３２中の破線で示すように、拡散防止領域によって、Ｔｉ等のメタルの拡散が抑えられていることがわかる。
【０１１２】
図３３は、ＰＩＮダイオードの例であり、Ｐ＋Ｓｉ層側から見た深さ方向と、Ｓｉ及びＴｉの濃度を示す図である。図３３から、シリサイド層から拡散してきたＴｉの濃度は、Ｐ＋Ｓｉ層、Ｎ２Ｏ層と深くなるにつれて指数関数的に低下しており、特に、Ｐ＋Ｓｉ層とＮ２Ｏ層との境界において、Ｔｉの濃度の低下率が大きくなっていることが分かる。
【０１１３】
図３４は、Ｓｉ層／メタル層／絶縁層／Ｓｉ層からなるポリシリコンダイオードの例であり、Ｂ（ボロン）の濃度を示すグラフである。実線がＳｉ層中にＣを添加してＳｉＣ層を形成させた場合のＢ（ボロン）の濃度であり、破線がＳｉＣ層が形成されない場合のＢ（ボロン）の濃度である。このグラフから、ＳｉＣ層が形成されていない場合、図３４中ａに示すように、Ｂ（ボロン）の濃度の減少が緩やかである一方、ＳｉＣ層が形成されている場合、図３４中ｂに示すようにＳｉＣ層の働きによって、Ｂ（ボロン）の濃度の減少が急峻であることが分かる。この参考データは、Ｔｉ等のメタルの拡散を扱ったものではないが、Ｔｉであっても同様の効果を得られると考えられる。なお、拡散防止領域に絶縁膜を形成した場合、オン電流の減少が懸念されるが、図３４に示すように、Ｃを添加した炭化膜にすることで、オン電流の減少を低減できるものと考えられる。
【０１１４】
図３２〜図３４の参考データは、いずれもＰＩＭダイオードに関するデータではないが、拡散防止領域の効果についてはＰＩＭダイオードでも同様に得られるものと考えられる。
【０１１５】
以上、本実施形態によれば、ＰＩＭダイオードのＰ型半導体層のシリサイド層との界面近傍、中間部、或いは真性半導体層との界面近傍に拡散防止領域を設けることで、セット動作等の繰り返しによるＰＩＭダイオードの劣化を抑制することができる。その結果、セット動作等を繰り返しても、低消費電力を維持しつつ、セット動作などの動作時の選択メモリセルＭＣ以外の誤セット動作等を抑制することができる。
【０１１６】
本実施形態に係るメモリセルＭＣの構造としては、図３１に示す構造の他、図３５〜５８のような構造も考えられる。
【０１１７】
図３５及び図３６は、図１２に示す第２の実施形態で用いるＰＩＭダイオードに拡散防止領域が形成されたメモリセルＭＣの例である。図３５は、拡散防止領域がＰ＋Ｓｉ層の中間に形成されている例であり、図３６は、拡散防止領域がＰ＋Ｓｉ層のシリサイド層との界面近傍に形成されている例である。
【０１１８】
図３７〜図３９は、図１７に示す第２の実施形態で用いるＰＩＭダイオードに拡散防止領域が形成されたメモリセルＭＣの例である。図３７は、拡散防止領域がＰ＋Ｓｉ層の真性半導体層との界面近傍に形成されている例であり、図３８は、拡散防止領域がＰ＋Ｓｉ層の中間に形成されている例である。また、図３９は、拡散防止領域がＰ＋Ｓｉ層のシリサイド層との界面近傍に形成されている例である。
【０１１９】
図４０〜図４２は、図１８に示す第２の実施形態で用いるＰＩＭダイオードに拡散防止領域が形成されたメモリセルＭＣの例である。図４０は、拡散防止領域がＰ＋Ｓｉ層の真性半導体層との界面近傍に形成されている例であり、図４１は、拡散防止領域がＰ＋Ｓｉ層の中間に形成されている例である。また、図４２は、拡散防止領域がＰ＋Ｓｉ層のシリサイド層との界面近傍に形成されている例である。
【０１２０】
図４３〜図４５は、図１９に示す第２の実施形態で用いるＮＩＭダイオードに拡散防止領域が形成されたメモリセルＭＣの例である。図４３は、拡散防止領域がＮ＋Ｓｉ層の真性半導体層との界面近傍に形成されている例であり、図４４は、拡散防止領域がＮ＋Ｓｉ層の中間に形成されている例である。また、図４５は、拡散防止領域がＮ＋Ｓｉ層のシリサイド層との界面近傍に形成されている例である。
【０１２１】
図４６〜図４８は、図２０に示す第２の実施形態で用いるＮＩＭダイオードに拡散防止領域が形成されたメモリセルＭＣの例である。図４６は、拡散防止領域がＮ＋Ｓｉ層の真性半導体層との界面近傍に形成されている例であり、図４７は、拡散防止領域がＮ＋Ｓｉ層の中間に形成されている例である。また、図４８は、拡散防止領域がＮ＋Ｓｉ層のシリサイド層との界面近傍に形成されている例である。
【０１２２】
図４９〜図５１は、図２１に示す第２の実施形態で用いるＮＩＭダイオードに拡散防止領域が形成されたメモリセルＭＣの例である。図４９は、拡散防止領域がＮ＋Ｓｉ層の真性半導体層との界面近傍に形成されている例であり、図５０は、拡散防止領域がＮ＋Ｓｉ層の中間に形成されている例である。また、図５１は、拡散防止領域がＮ＋Ｓｉ層のシリサイド層との界面近傍に形成されている例である。
【０１２３】
図５２〜図５４は、図２２に示す第３の実施形態で用いるＰＩＭダイオードに拡散防止領域が形成されたメモリセルＭＣの例である。図５２は、拡散防止領域がＰ＋Ｓｉ層の真性半導体層との界面近傍に形成されている例であり、図５３は、拡散防止領域がＰ＋Ｓｉ層の中間に形成されている例である。また、図５４は、拡散防止領域がＰ＋Ｓｉ層のシリサイド層との界面近傍に形成されている例である。
【０１２４】
図５５〜図５７は、図２５に示す第３の実施形態で用いるＮＩＭダイオードに拡散防止領域が形成されたメモリセルＭＣの例である。図５５は、拡散防止領域がＮ＋Ｓｉ層の真性半導体層との界面近傍に形成されている例であり、図５６は、拡散防止領域がＮ＋Ｓｉ層の中間に形成されている例である。また、図５７は、拡散防止領域がＮ＋Ｓｉ層のシリサイド層との界面近傍に形成されている例である。
【０１２５】
図３５〜図５８に示すＰＩＭダイオード、ＮＩＭダイオードによれば、真性半導体層に不純物偏析領域を持たない同種の構造のＰＩＭダイオード、ＮＩＭダイオードと同様の効果が得られるばかりでなく、それらＰＩＭダイオード、ＮＩＭダイオードに比べて、繰り返し動作によるメタル拡散や不純物拡散を抑制でき、メモリセルＭＣの動作特性劣化を抑制することができる。
【０１２６】
［メモリセルアレイの材料］
最後に、第１〜第４の実施形態に係るメモリセルアレイに用いる材料について以下にまとめる。なお、ｘ、ｙは、任意の組成比を表している。
【０１２７】
＜Ｐ型半導体層、Ｎ型半導体層＞
ＰＩＭダイオードのＰ型半導体層、ＮＩＭダイオードに用いるＮ型半導体層には、Ｓｉ、ＳｉＧｅ、ＳｉＣ、Ｇｅ、Ｃ、ＧａＡｓ等のＩＩＩ−Ｖ族半導体、ＺｎＳｅ等のＩＩ−ＶＩ族半導体、酸化物半導体、窒化物半導体、炭化物半導体、及び硫化物半導体のグループから選択することができる。
【０１２８】
特に、Ｐ型半導体層の材料は、ｐ＋Ｓｉ、ＴｉＯ２、ＺｒＯ２、ＩｎＺｎＯｘ、ＩＴＯ、Ｓｂを含むＳｎＯ２、Ａｌを含むＺｎＯ、ＡｇＳｂＯ３、ＩｎＧａＺｎＯ４、ＺｎＯ、ＳｎＯ２のうちの一又は複数個の組み合わせであるのが好ましい。
【０１２９】
また、Ｎ型半導体層の材料は、ｎ＋Ｓｉ、ＮｉＯｘ、ＺｎＯ、Ｒｈ２Ｏ３、Ｎを含むＺｎＯ、Ｌａ２ＣｕＯ４のうちの一又は複数個の組み合わせであるのが好ましい。
【０１３０】
＜整流素子＞
メモリセルＭＣの整流素子中の絶縁膜を構成する絶縁層は、例えば、以下の材料から選択される。
【０１３１】
（１）  酸化物
・  ＳｉＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｇｄ２Ｏ３、Ｃｅ２Ｏ３、ＣｅＯ２、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＨｆＳｉＯ、ＨｆＡｌＯ、ＺｒＳｉＯ、ＺｒＡｌＯ、ＡｌＳｉＯ
・  ＡＭ２Ｏ４
但し、Ａ及びＭは、同じ又は異なる元素で、且つ、Ａｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅのうちの一つである。
【０１３２】
ＡＭ２Ｏ４には、例えば、Ｆｅ３Ｏ４、ＦｅＡｌ２Ｏ４、Ｍｎ１＋ｘＡｌ２−ｘＯ４＋ｙ、Ｃｏ１＋ｘＡｌ２−ｘＯ４＋ｙ、ＭｎＯｘ等がある。
【０１３３】
・  ＡＭＯ３
但し、Ａ及びＭは、同じ又は異なる元素で、且つ、Ａｌ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ、Ｔｌ、Ｐｂ、Ｂｉ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎのうちの一つである。
【０１３４】
ＡＭＯ３には、例えば、ＬａＡｌＯ３、ＳｒＨｆＯ３、ＳｒＺｒＯ３、ＳｒＴｉＯ３等がある。
【０１３５】
（２）  酸窒化物
・  ＳｉＯＮ、ＡｌＯＮ、ＹＯＮ、ＬａＯＮ、ＧｄＯＮ、ＣｅＯＮ、ＴａＯＮ、ＨｆＯＮ、ＺｒＯＮ、ＴｉＯＮ、ＬａＡｌＯＮ、ＳｒＨｆＯＮ、ＳｒＺｒＯＮ、ＳｒＴｉＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、ＺｒＳｉＯＮ、ＺｒＡｌＯＮ、ＡｌＳｉＯＮ
・  上記（１）に示す酸化物の酸素元素の一部を窒素元素で置換した材料
特に、整流素子を構成する絶縁層は、それぞれ、ＳｉＯ２、ＳｉＮ、 Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＳｉＯＮ、ＨｆＯ２、ＨｆＳｉＯＮ、Ｔａ２Ｏ５、ＴｉＯ２、ＳｒＴｉＯ３のグループから選択されるのが好ましい。
【０１３６】
なお、ＳＩＯ２、ＳｉＮ、ＳｉＯＮなどのＳｉ系の絶縁膜に関しては、酸素元素、窒素元素の濃度がそれぞれ１×１０１８ａｔｏｍｓ/ｃｍ３以上であるものを含む。
【０１３７】
但し、複数の絶縁層のバリアハイトは、互いに異なる。
【０１３８】
また、絶縁層には、欠陥準位を形成する不純物原子、又は、半導体／メタルドット（量子ドット）を含む材料も含まれる。
【０１３９】
＜メモリ素子（可変抵抗素子）＞
メモリセルＭＣの可変抵抗素子、或いは、整流素子内にメモリ機能を組み込んだ場合のメモリ層には、例えば、以下の材料が用いられる。
【０１４０】
（１）  酸化物
・  ＳｉＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｇｄ２Ｏ３、Ｃｅ２Ｏ３、ＣｅＯ２、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＨｆＳｉＯ、ＨｆＡｌＯ、ＺｒＳｉＯ、ＺｒＡｌＯ、ＡｌＳｉＯ
・  ＡＭ２Ｏ４
但し、Ａ及びＭは、同じ又は異なる元素で、且つ、Ａｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅのうちの一つまたは複数個の組み合わせである。
【０１４１】
ＡＭ２Ｏ４には、例えば、Ｆｅ３Ｏ４、ＦｅＡｌ２Ｏ４、Ｍｎ１＋ｘＡｌ２−ｘＯ４＋ｙ、Ｃｏ１＋ｘＡｌ２−ｘＯ４＋ｙ、ＭｎＯｘ等がある。
【０１４２】
・  ＡＭＯ３
但し、Ａ及びＭは、同じ又は異なる元素で、且つ、Ａｌ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ、Ｔｌ、Ｐｂ、Ｂｉ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎのうちの一つまたは複数個の組み合わせである。
【０１４３】
ＡＭＯ３には、例えば、ＬａＡｌＯ３、ＳｒＨｆＯ３、ＳｒＺｒＯ３、ＳｒＴｉＯ３等がある。
【０１４４】
（２）  酸窒化物
・  ＳｉＯＮ、ＡｌＯＮ、ＹＯＮ、ＬａＯＮ、ＧｄＯＮ、ＣｅＯＮ、ＴａＯＮ、ＨｆＯＮ、ＺｒＯＮ、ＴｉＯＮ、ＬａＡｌＯＮ、ＳｒＨｆＯＮ、ＳｒＺｒＯＮ、ＳｒＴｉＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、ＺｒＳｉＯＮ、ＺｒＡｌＯＮ、ＡｌＳｉＯＮ
メモリ素子は、例えば、二元系又は三元系の金属酸化物や有機物（単層膜やナノチューブを含む）等から構成される。例えば、カーボンであれば単層膜、ナノチューブ、グラフェン、フラーレン等の２次元構造を含む。金属酸化物は、上記（１）に示す酸化物や（２）に示す酸窒化物を含む。
【０１４５】
＜電極層＞
メモリセルＭＣに用いられる電極層には、金属元素単体または複数の混合物、シリサイドや酸化物、窒化物などが挙げられる。
【０１４６】
具体的には、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮ、ＳｉＴｉＯｘ、ＷＳｉｘ、ＴａＳｉｘ、ＰｄＳｉｘ、ＰｔＳｉｘ、ＩｒＳｉｘ、ＥｒＳｉｘ、ＹＳｉｘ、ＨｆＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＶＳｉｘ、ＣｒＳｉｘ、ＭｎＳｉｘ、ＦｅＳｉｘ等から構成される。
【０１４７】
電極層は、バリアメタル層、又は接着層としての機能を同時に有していてもよい。
【０１４８】
＜ワード線、ビット線＞
メモリセルアレイ１のワード線ＷＬ、ビット線ＢＬとして機能する導電線は、Ｗ、ＷＮ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、ＴｉＮ、ＷＳｉｘ、ＴａＳｉｘ、ＰｄＳｉｘ、ＥｒＳｉｘ、ＹＳｉｘ、ＰｔＳｉｘ、ＨｆＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＶＳｉｘ、ＣｒＳｉｘ、ＭｎＳｉｘ、ＦｅＳｉｘ等から構成される。
【０１４９】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【０１５０】
メモリセルに関しては、図２に示すように、メモリ素子及び非オーミック素子の配置を上下逆転させたもの、非オーミック素子のみ上下逆転させたものの他、電極や配線を含めた様々な配置を組み合わせが可能であり、電極やバリア層とメモリ素子を併用化させたものなど、整流性を失わない範囲において、メモリ素子をメモリセル内のいずれの位置にも配置させることができる。また、トラップやイオンの移動、フィラメント、相転移等による絶縁特性や電気伝導、誘電特性の変化を利用したメモリ機能を絶縁膜に併用させても良い。
【０１５１】
また、上記では、第１の配線をワード線、第２の配線をビット線として説明したが、第１の配線をビット線、第２の配線をワード線としても良い。
【符号の説明】
【０１５２】
１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンド・インタフェース、７・・・ステートマシン、８・・・エンコード・デコード回路、９・・・パルスジェネレータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図３２】
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