(57)【特許請求の範囲】
【請求項１】
ネットリスト及びセルライブラリに基づいてセルの配置を行う配置部と、
前記ネットリスト及びセルライブラリに基づいてセル間の配線を行う配線部と、
所定のパターンとこのパターンの歩留まりへの影響度との関係を含むレイアウト製造容易性評価指標を用いて、前記セルの配置及び配線が行われたレイアウトパターンの製造容易性を判定するレイアウトトポロジ解析部と、
前記レイアウトパターンの形状及び位置座標を抽出する形状・位置座標抽出部と、
前記ネットリスト及びセルライブラリを用いて前記レイアウトパターンに寸法管理の詳細度を示す寸法管理ランクを設定する寸法管理ランク設定部と、
前記ネットリスト及びセルライブラリを用いて同電位となる回路情報を検出し、前記レイアウトパターンにおいて互いに接続することが許容される接続許容パターンを抽出する接続許容パターン抽出部と、
前記ネットリスト及びセルライブラリを用いて、前記レイアウトパターンにおいて、切断されても回路動作に影響のない切断許容パターンを抽出する切断許容パターン抽出部と、
前記ネットリスト及びセルライブラリを用いて、前記レイアウトパターンにおいて、少なくともいずれか１つのビアが接続されていればよいマルチカットビアを抽出するマルチカットビア抽出部と、
前記寸法管理ランクに基づく精度でＯＰＣ（光近接効果補正）処理を行い、前記レイアウトパターンに補正パターンを付加するＯＰＣ実行部と、
前記補正パターンが付加された前記レイアウトパターンについてＬＲＣ（リソグラフィルール検査）処理を行い、検出されたエラー箇所が前記接続許容パターン、又は前記切断許容パターン、又は前記抽出されたマルチカットビアに含まれている場合は擬似エラーと判定し、含まれていない場合は真性エラーと判定して前記エラー箇所のパターン修正指示を行うリソグラフィ検証部と、
を備える半導体集積回路の設計装置。
【請求項２】
前記寸法管理ランク設定部は、前記ネットリスト及びセルライブラリを用いて、前記レイアウトパターンにおいてクリティカルパスに相当するパターンと、ダミーパターンとを検出し、前記クリティカルパスに相当するパターンと、前記ダミーパターンと、前記クリティカルパスに相当せず、かつ前記ダミーパターンに含まれないパターンとにそれぞれ異なる寸法管理ランクを設定することを特徴とする請求項１に記載の半導体集積回路の設計装置。
【請求項３】
ネットリスト及びセルライブラリに基づいてセルの配置及びセル間の配線を行ってレイアウトパターンを作成し、
所定のパターンとこのパターンの歩留まりへの影響度との関係を含むレイアウト製造容易性評価指標を用いて、前記レイアウトパターンの製造容易性を判定し、
前記レイアウトパターンが製造容易と判定された後、前記レイアウトパターンの形状及び位置座標を抽出し、
前記ネットリスト及びセルライブラリを用いて前記レイアウトパターンに寸法管理の詳細度を示す寸法管理ランクを設定し、
前記ネットリスト及びセルライブラリを用いて同電位となる回路情報を検出し、前記レイアウトパターンにおいて互いに接続することが許容される接続許容パターンを抽出し、
前記ネットリスト及びセルライブラリを用いて、前記レイアウトパターンにおいて、切断されても回路動作に影響のない切断許容パターンを抽出し、
前記ネットリスト及びセルライブラリを用いて、前記レイアウトパターンにおいて、少なくともいずれか１つのビアが接続されていればよいマルチカットビアを抽出し、
前記寸法管理ランクに基づく精度でＯＰＣ（光近接効果補正）処理を行い、前記レイアウトパターンに補正パターンを付加し、
前記補正パターンが付加された前記レイアウトパターンについてＬＲＣ（リソグラフィルール検査）処理を行い、エラー箇所を検出し、
前記エラー箇所が前記接続許容パターン、又は前記切断許容パターン、又は前記抽出されたマルチカットビアに含まれている場合は擬似エラーと判定し、含まれていない場合は真性エラーと判定してこのエラー箇所のパターンの修正を行う半導体集積回路の設計方法。
【請求項４】
前記レイアウトパターンを製造非容易と判定した場合、所定のレイアウト修正規則に基づいて前記レイアウトパターンの修正を行うことを特徴とする請求項３に記載の半導体集積回路の設計方法。
【請求項５】
前記寸法管理ランクの設定では、前記ネットリスト及びセルライブラリを用いて前記レイアウトパターン内のクリティカルパスに相当するパターン及びダミーパターンを検出し、前記クリティカルパスに相当するパターンと、前記ダミーパターンと、前記クリティカルパスに相当せず、かつ前記ダミーパターンに含まれないパターンとにそれぞれ異なる寸法管理ランクを設定することを特徴とする請求項３又は４に記載の半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計装置及び方法に関するものである。
【背景技術】
【０００２】
半導体集積回路の設計では、微細化技術により可能な最小デザインルールを使用して回路パターンを構成してセルを設計し、このセルを配置、配線して全体のＬＳＩチップを構成する。次に、このレイアウト設計パターンに対してＬＶＳ（Layout Versus Schematics）、ＤＲＣ（Design Rule Check：設計基準チェック）等のレイアウト検証及び修正を行う。続いて、ＯＰＣ（Optical Proximity Correction：光近接効果補正）、ＭＤＰ（Mask Data Preparation：マスクデータ処理）等の処理工程で光学的な補正やパターン調整を行い、リソグラフィ検証工程処理を経てウェーハ製造工程へ進める。
【０００３】
このようにして、従来では各工程で不具合等の修正・調整を実施しながら、半導体集積回路のレイアウトパターンからシリコンウェーハを製造していた。
【０００４】
しかし、半導体ウェーハ上に製造するトランジスタや配線の寸法が光の波長領域と同程度まで縮小され、製造工程において意図した設計パターン通りにシリコンを加工することが困難になってきている。これは、マスクパターンの微細化及び高集積化により、リソグラフィやエッチング処理でのパターン形成において、周辺のパターン配置状況が相互に影響を与えるためである。
【０００５】
近年では、加工後の寸法が所望のものとなるように、設計パターンに対して予め補正パターンを付加するＯＰＣを施すのが通常であるが、高集積なレイアウトパターンを精度よく実現するには多大な処理時間を要する。また、適切なパターン補正処理が実現できず、素子の電気的特性が規定範囲を超えてばらつき、チップの製造歩留まりが低下する場合もある。
【０００６】
このようなＯＰＣ処理で十分に補正しきれない設計パターンが発生してしまう問題に対し、ＯＰＣで補正しきれないパターンを検出し、デザインルールを修正しながらマスクパターンを製造する方法が提案されている（例えば特許文献１参照）。
【０００７】
しかし、ＯＰＣ処理で処理しきれないパターンを禁止するだけでは、設計上問題のない擬似エラーを除去して設計を進めることが困難であり、ＯＰＣのレシピ最適化やデザインルールを修正して再設計するために多大な労力を必要とする問題があった。
【０００８】
リソグラフィ処理が困難な設計パターンは、微細なプロセス・デバイス構造による電気的特性の変動や半導体集積回路の性能・信頼性に大きな影響を与えるだけでなく、配線短絡或いは配線断線を確率的に引き起こし、歩留を劣化させるおそれがある。従って、ＯＰＣで処理しきれない設計パターンが発生すると、パターン処理工程からレイアウト設計工程へ後戻りし、設計パターンそのものを修正する必要がある。
【０００９】
従来のようなレイアウト設計からマスク製造までの工程では、ＬＲＣ（Lithography Rule Check：リソグラフィルール検査）にて大量のエラーが発生する。この中には設計上問題がない膨大な擬似エラーが混入しており、パターン修正が必須の真性エラーのレイアウト箇所は比較的少ない。しかし、擬似エラーを含めた大量のエラーの判定に多大な時間を要していた。このように従来の設計方法では、設計期間が長く、設計コストが増大するという問題を有していた。
【特許文献１】特開２００４−４９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明はレイアウト設計からマスク製造までの工期を短縮し、設計コストを削減できる半導体集積回路の設計装置及び方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様による半導体集積回路の設計装置は、ネットリスト及びセルライブラリに基づいてセルの配置を行う配置部と、前記ネットリスト及びセルライブラリに基づいてセル間の配線を行う配線部と、所定のパターンとこのパターンの歩留まりへの影響度との関係を含むレイアウト製造容易性評価指標を用いて、前記セルの配置及び配線が行われたレイアウトパターンの製造容易性を判定するレイアウトトポロジ解析部と、前記レイアウトパターンの形状及び位置座標を抽出する形状・位置座標抽出部と、前記ネットリスト及びセルライブラリを用いて前記レイアウトパターンに寸法管理の詳細度を示す寸法管理ランクを設定する寸法管理ランク設定部と、前記ネットリスト及びセルライブラリを用いて同電位となる回路情報を検出し、前記レイアウトパターンにおいて互いに接続することが許容される接続許容パターンを抽出する接続許容パターン抽出部と、前記ネットリスト及びセルライブラリを用いて、前記レイアウトパターンにおいて、切断されても回路動作に影響のない切断許容パターンを抽出する切断許容パターン抽出部と、前記ネットリスト及びセルライブラリを用いて、前記レイアウトパターンにおいて、少なくともいずれか１つのビアが接続されていればよいマルチカットビアを抽出するマルチカットビア抽出部と、前記寸法管理ランクに基づく精度でＯＰＣ（光近接効果補正）処理を行い、前記レイアウトパターンに補正パターンを付加するＯＰＣ実行部と、前記補正パターンが付加された前記レイアウトパターンについてＬＲＣ（リソグラフィルール検査）処理を行い、検出されたエラー箇所が前記接続許容パターン、又は前記切断許容パターン、又は前記抽出されたマルチカットビアに含まれている場合は擬似エラーと判定し、含まれていない場合は真性エラーと判定して前記エラー箇所のパターン修正指示を行うリソグラフィ検証部と、を備えるものである。
【００１２】
本発明の一態様による半導体集積回路の設計方法は、ネットリスト及びセルライブラリに基づいてセルの配置及びセル間の配線を行ってレイアウトパターンを作成し、所定のパターンとこのパターンの歩留まりへの影響度との関係を含むレイアウト製造容易性評価指標を用いて、前記レイアウトパターンの製造容易性を判定し、前記レイアウトパターンが製造容易と判定された後、前記レイアウトパターンの形状及び位置座標を抽出し、前記ネットリスト及びセルライブラリを用いて前記レイアウトパターンに寸法管理の詳細度を示す寸法管理ランクを設定し、前記ネットリスト及びセルライブラリを用いて同電位となる回路情報を検出し、前記レイアウトパターンにおいて互いに接続することが許容される接続許容パターンを抽出し、前記ネットリスト及びセルライブラリを用いて、前記レイアウトパターンにおいて、切断されても回路動作に影響のない切断許容パターンを抽出し、前記ネットリスト及びセルライブラリを用いて、前記レイアウトパターンにおいて、少なくともいずれか１つのビアが接続されていればよいマルチカットビアを抽出し、前記寸法管理ランクに基づく精度でＯＰＣ（光近接効果補正）処理を行い、前記レイアウトパターンに補正パターンを付加し、前記補正パターンが付加された前記レイアウトパターンについてＬＲＣ（リソグラフィルール検査）処理を行い、エラー箇所を検出し、前記エラー箇所が前記接続許容パターン、又は前記切断許容パターン、又は前記抽出されたマルチカットビアに含まれている場合は擬似エラーと判定し、含まれていない場合は真性エラーと判定してこのエラー箇所のパターンの修正を行うものである。
【発明の効果】
【００１３】
本発明によれば、レイアウト設計からマスク製造までの工期を短縮し、設計コストを削減できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１５】
図１に本発明の実施形態に係る半導体集積回路の設計装置の概略構成を示す。設計装置１００は、配置部１０１、配線部１０２、レイアウトトポロジ解析部１０３、ＬＶＳ実行部１０４、ＤＲＣ実行部１０５、形状・位置座標抽出部１０６、寸法管理ランク設定部１０７、接続許容パターン抽出部１０８、切断許容パターン抽出部１０９、マルチカットビア抽出部１１０、ＯＰＣ実行部１１１、及びリソグラフィ検証部１１２を備える。
【００１６】
設計装置１００は入出力制御部２００を介して、セル接続記憶部３０１、セルライブラリ記憶部３０２、レイアウト製造容易性評価指標記憶部３０３、レイアウト修正規則記憶部３０４、解析結果記憶部４０１、マスクパターン記憶部４０２、デザインルール記憶部４０３、及び表示部５００に接続されている。
【００１７】
セル接続記憶部３０１はセル及び配線の接続関係に関する設計情報（ネットリスト）を格納する。セルライブラリ記憶部３０２はセルに関する設計情報（論理情報）であるセルライブラリを格納する。
【００１８】
レイアウト製造容易性評価指標記憶部３０３は、所定のパターン形状と、そのパターン形状が存在することでチップ製造の歩留まりにどの程度影響があるかとの対応関係を格納する。例えば、図２に示すような鍵型のパターンが隣接して形成される場合の歩留まり低下度についての情報が含まれる。
【００１９】
レイアウト修正規則記憶部３０４は、チップ製造の歩留まりを改善するレイアウト修正規則を格納する。レイアウト修正規則には、例えば、図２に示すようなパターンが存在した場合、パターン間の距離を１グリッド大きくするということが規定される。また、シングルビアをダブルビアに変更することなどが規定される。
【００２０】
デザインルール記憶部４０３は、ＤＲＣ（Design Rule Check）処理を行う際に用いられるデザインルールを格納する。デザインルールには、例えば配線と配線との間に必要な間隔や、配線幅等の情報が規定されている。
【００２１】
設計装置１００の配置部１０１及び配線部１０２は、セル接続記憶部３０１に格納されたネットリスト及びセルライブラリ記憶部３０２に格納されたセルライブラリを参照して、セルの配置及びセル間の配線を行う。
【００２２】
レイアウトトポロジ解析部１０３は、レイアウト製造容易性評価指標記憶部３０３に格納されたレイアウト製造容易性評価指標を用いて、歩留まりを低下させるパターンがチップ全体にどの程度含まれているか検出し、レイアウトパターンの歩留まりについての解析を行い、製造容易性の判定を行う。解析結果は解析結果記憶部４０１に格納される。
【００２３】
レイアウトパターンの製造が容易でないと判定した場合は、配置部１０１及び配線部１０２が、レイアウト修正規則記憶部３０４に格納されたレイアウト修正規則を参照して、セルの配置や配線の修正を行う。
【００２４】
ＬＶＳ実行部１０４は、ＬＶＳ（Layout Versus Schematics）処理を実行し、セルの配置・配線が行われたレイアウトデータが表している回路図を抽出して、論理・回路設計段階で作られたセルやセル間の接続が正しく表現されているか検証する。
【００２５】
また、ＤＲＣ実行部１０５は、デザインルール記憶部４０３に格納されたデザインルールを参照してＤＲＣ（Design Rule Check）を実行し、レイアウトパターンが所定の設計ルールを満たしているかの検証を行う。
【００２６】
形状・位置座標抽出部１０６は、レイアウトパターンの形状及び位置座標（ＧＤＳデータ）を抽出し、マスクパターン記憶部４０２に格納する。
【００２７】
寸法管理ランク設定部１０７は、セル接続記憶部３０１に格納されたネットリスト及びセルライブラリ記憶部３０２に格納されたセルライブラリを用いて、レイアウトパターンの各々について寸法管理をどの程度詳細に行うかのランクを設定する。
【００２８】
例えば、寸法管理の詳細度をＡ〜Ｃの３ランク（詳細度が高い順にＡ、Ｂ、Ｃ）設定する。そして、クリティカルパスと回路構成に関わることのないダミーパターンとを検出し、クリティカルパス上のレイアウトパターンをランクＡ、ダミーパターンをランクＣ、それ以外のパターンをランクＢに設定する。
【００２９】
また、例えば図３に示すようなレイアウトパターンでは、中央の配線セグメントの配線パターンにオープンが発生し易い傾向があるため、このような箇所は（ダミーパターンでなければ）寸法管理の詳細度を高く設定する。
【００３０】
寸法管理ランク設定部１０５は、設定した寸法管理ランク情報をＧＤＳデータに付加してマスクパターン記憶部４０２に格納する。
【００３１】
接続許容パターン抽出部１０６は、セル接続記憶部３０１に格納されたネットリスト及びセルライブラリ記憶部３０２に格納されたセルライブラリを用いて、同電位となる回路情報を検出し、互いに接続（接触）することが許容されるパターンを抽出する。接続許容パターン抽出部１０６は抽出した接続許容パターン情報をＧＤＳデータに付加してマスクパターン記憶部４０２に格納する。
【００３２】
切断許容パターン抽出部１０６は、セル接続記憶部３０１に格納されたネットリスト及びセルライブラリ記憶部３０２に格納されたセルライブラリを用いて、冗長なパターンやダミーパターンを検出し、切断されていてもよい（回路動作に影響のない）パターンを抽出する。切断許容パターン抽出部１０７は抽出した切断許容パターン情報をＧＤＳデータに付加してマスクパターン記憶部４０２に格納する。
【００３３】
マルチカットビア抽出部１０８は、レイアウトパターンに含まれるマルチカットビアのうち、少なくともいずれか１つのビアが接続されていればよいマルチカットビアを抽出する。例えば、ダブルカットビアの双方の接続先が同じ場合は、２つのビアは互いにリンクされる。これにより一方のビアが切断されても他方のビアが接続されていれば回路動作に支障がないことがわかる。マルチカットビア抽出部１０８は抽出したマルチカットビア情報をＧＤＳデータに付加してマスクパターン記憶部４０２に格納する。
【００３４】
寸法管理ランク情報、接続許容パターン情報、切断許容パターン情報、及びマルチカットビア情報は、例えば、パーパスやプロパティのレイヤを新規に使用して、そこに付加することができる。
【００３５】
ＯＰＣ実行部１１１は、マスクパターン記憶部４０２からＧＤＳデータを取り出し、ＯＰＣ（Optical Proximity Correction：光近接効果補正）処理を行って、レイアウトパターンに対して補正パターンを付加する。このとき、ＧＤＳデータに付加された寸法管理ランク情報を参照してＯＰＣ処理を行う。
【００３６】
例えば、寸法管理の詳細度が高い箇所には高精細な（サンプリング点の多い）ＯＰＣ処理を実施する。これにより、すべてのレイアウトパターンに対して精密にＯＰＣ処理を実施する場合よりも、処理負荷を低減することができる。
【００３７】
チップ上のクロック信号配線をクリティカルパスとして寸法管理の詳細度を高く設定し、高精細なＯＰＣ処理を行った場合、クロック信号配線の遅延ばらつきを抑制できる。これにより各フリップフロップまでのスキュー調整をより正確に行うことができ、チップのタイミング設計のマージンを小さくできる。また、寸法誤差による容量及び抵抗のばらつきに起因した遅延変動を小さくできる。
【００３８】
ＯＰＣ実行部１１１は、ＯＰＣ処理後の補正パターンが付加されたＧＤＳデータ（レイアウトパターンデータ）をマスクパターン記憶部４０２に格納する。
【００３９】
リソグラフィ検証部１１２はＯＰＣ処理後のＧＤＳデータをマスクパターン記憶部４０２から取り出し、レイアウトとウェーハ上のパターンイメージとの差をリソグラフィ製造ルールに基づいて比較検証する、いわゆるＬＲＣ（Lithography Rule Check）処理を行う。ＬＲＣ処理はＧＤＳデータに付加された寸法管理ランク情報を参照して実施される。
【００４０】
ＬＲＣ処理でエラー判定を行う際に、リソグラフィ検証部１１２はＧＤＳデータに付加された接続許容パターン情報、切断許容パターン情報、及びマルチカットビア情報を用いて擬似エラーと真性エラーの区別を行う。
【００４１】
例えば、ＬＲＣ処理により隣接するパターン同士が接触すると検出された時、その接触するパターン同士が接続許容パターン情報に含まれていれば擬似エラーとみなし、レイアウトの修正は行わない。実際のリソグラフィ処理により接触しても問題無いパターンのためである。接続許容パターン情報に含まれていない場合は真性エラーと判定する。
【００４２】
同様にＬＲＣ処理により、切断されると検出されたパターンも、切断許容パターン情報に含まれていれば、擬似エラーとみなす。切断許容パターン情報に含まれていない場合は、真性エラーと判定される。
【００４３】
また、ＬＲＣ処理により、マルチカットビアのうちのいずれかのホールのカバレッジが取れないと検出された時、そのマルチカットビアがマルチカットビア情報に含まれていれば擬似エラーとみなす。マルチカットビア情報に含まれていない場合は、真性エラーと判定される。
【００４４】
リソグラフィ検証部１１２はＬＲＣ処理により真性エラーと判定された箇所について、パターン修正指示を行う。配置部１０１及び配線部１０２はパターン修正指示に基づいて、レイアウトパターンを修正する。パターン修正後、修正を行った箇所についてのみ、レイアウトトポロジ解析、ＬＶＳ処理、ＤＲＣ処理、ＯＰＣ処理、及びＬＲＣ処理が行われる。
【００４５】
リソグラフィ検証部１１２のＬＲＣ処理により真性エラーが検出されないレイアウトパターンデータはマスクパターン記憶部４０２に格納される。このパターンデータに基づいてフォトマスクが製造される。
【００４６】
表示部５００はレイアウトパターンデータを表示することができる。
【００４７】
このような半導体集積回路の設計装置を用いた半導体集積回路のレイアウトからリソグラフィ検証までの処理の流れを図４に示すフローチャートを用いて説明する。
（ステップＳ６０１）セルの配置が行われる。
（ステップＳ６０２）セル間の配線が行われる。
（ステップＳ６０３）製造容易性評価指標に基づいて、製造容易性が判定される。製造容易と判定されればステップＳ６０５へ進み、製造容易でないと判定されればステップＳ６０４へ進む。
（ステップＳ６０４）レイアウト修正規則に基づいてレイアウトパターンが変更される。
（ステップＳ６０５）ＬＶＳ処理が行われる。
（ステップＳ６０６）ＤＲＣ処理が行われる。
（ステップＳ６０７）形状・位置座標情報が抽出され、ＧＤＳデータが出力される。
（ステップＳ６０８）寸法管理ランクが設定される。
（ステップＳ６０９）接続許容パターン情報が抽出される。
（ステップＳ６１０）切断許容パターン情報が抽出される。
（ステップＳ６１１）マルチカットビア情報が抽出される。
（ステップＳ６１２）寸法管理ランクに基づいてＯＰＣ処理が行われる。
（ステップＳ６１３）ＬＲＣ処理が行われる。接続許容パターン情報、切断許容パターン情報、及びマルチカットビア情報を用いて、検出されたエラーが擬似エラーと真性エラーとに区別される。真性エラーがある場合はステップＳ６１４へ進み、真性エラーが無い場合はステップＳ６１５へ進む。
（ステップＳ６１４）真性エラー箇所のレイアウトパターンの修正が行われる。
（ステップＳ６１５）フォトマスク製造に用いられるレイアウトパターンデータが生成、出力される。
【００４８】
例えば、図３に示すようなパターンがステップＳ６０３の製造容易性判定処理（レイアウトトポロジ解析）で検出された場合、ステップＳ６０４のパターン変更により、図５に示すように、中央の配線セグメントの配線パターンがビアを介して異なるレイヤ（上層や下層）に形成される。異なるレイヤに形成することで、ステップＳ６０８においてこのパターンに設定する寸法管理の詳細度を低くすることができる。
【００４９】
また、このパターンがクリティカルパス（クロック信号配線）であれば、別のレイヤにすることで遅延時間の変動が所定範囲に収まるか否かという点に留意する。収まる場合は別のレイヤに配線パターンを形成し、収まらない場合はレイヤを変えずに、ステップＳ６０８において寸法管理の詳細度を高く設定する。これにより、中央の配線セグメントの配線パターンについては、ステップＳ６１２のＯＰＣ処理が高精細に行われるので、精確にパターンが形成される。
【００５０】
また、例えば図６に示すようなパターンを形成するためにステップＳ６１２のＯＰＣ処理において補正パターンが付加され、図７に示すようなパターンとなった結果、ビアＶ１周辺部と配線パターンＰ１とが近接し、ステップＳ６１３のＬＲＣ処理によりエラーとして検出されたとする。図７では補正パターンが付加されたパターンを実線、設計パターンを点線で示している。
【００５１】
このとき、リソグラフィ検証部１１２はまずビアＶ１を含む配線パターンと配線パターンＰ１とが接続許容パターン情報に含まれているか否か調べる。含まれている場合は擬似エラーとして修正指示を行わない。含まれていない場合は、マルチカットビア情報を参照し、ビアＶ１とＶ２が含まれているか（リンクしているか）調べる。
【００５２】
ビアＶ１とＶ２がマルチカットビア情報に含まれていれば（リンクしていれば）、ビアＶ２についてのみカバレッジがとれていれば良いと判断できるので、ビアＶ１についてはＯＰＣ処理においてカバレッジをとらないように指示を行う。
【００５３】
この指示に基づくＯＰＣ処理により図８に示すようなパターンとなり、ビアＶ１周辺部と配線パターンＰ１との間隔を十分にとることができ、エラーを解消できる。ビアＶ１については設計通りに製造できない（カバレッジ不良の）おそれがあるが、ビアＶ２を介して他のレイヤと接続できるので回路動作には問題を生じない。レイアウトパターンの修正を行う必要がないので、設計期間を短縮できる。ビアＶ１とＶ２がマルチカットビア情報に含まれていない（リンクしていない）場合は、真性エラーと判定され、レイアウトパターン修正指示が行われる。
【００５４】
このように、レイアウト工程とリソグラフィ検証工程とが連携しており、ＧＤＳデータに付加された接続許容パターン情報、切断許容パターン情報、及びマルチカットビア情報を参照して、パターンの修正が必要な真性エラーと、パターンの修正が不要な擬似エラーとが区別できる。これにより、パターン修正箇所を低減させ、レイアウト設計からマスク製造までの工期を短縮し、設計コストを削減できる。
【００５５】
ＬＲＣ処理で検出された真性エラーのうち、製造管理的な施策で解決できない場合や、対処に高コストを要する場合（高性能なリソグラフィ装置が必要等）は、セル設計・チップ設計側で対処する。これによりオープンやショート等のエラーパターンの発生が抑制され、リソグラフィ検証における負荷を軽減し、検査期間を短縮できる。
【００５６】
また、レイアウト製造容易性評価指標を用いて、歩留まりが高くなるようにレイアウトパターンを形成しているため、高い製造歩留まりを実現できる。
【００５７】
レイアウトトポロジ解析（Ｓ６０４）後のＬＶＳ処理（Ｓ６０５）、ＤＲＣ処理（Ｓ６０６）でエラーが発生した場合、レイアウト修正規則に誤りがあることが考えられるため、レイアウト修正規則の修正を行う。
【００５８】
上記実施形態による半導体集積回路の設計方法を実現するためのプログラムは記録媒体に保存することができ、この記録媒体をコンピュータシステムに読み込ませ、前記プログラムを実行してコンピュータを制御しながら上述した半導体集積回路の設計・製造が可能である。ここで前記記録媒体とは、メモリ装置、磁気ディスク装置、光ディスク装置等、プログラムを記録することができるような装置が含まれる。
【００５９】
上述した実施の形態は一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施形態に係る半導体集積回路の設計装置の概略構成図である。
【図２】歩留まり低下の要因となるパターンの一例を示す図である。
【図３】オープンが発生し易いパターンの一例を示す図である。
【図４】同実施形態に係る半導体集積回路の設計方法を説明するフローチャートである。
【図５】レイアウトパターン変更の一例を示す図である。
【図６】配線パターンの一例を示す図である。
【図７】ＯＰＣ処理後の配線パターンの一例を示す図である。
【図８】マルチカットビア情報に基づくＯＰＣ処理後の配線パターンの一例を示す図である。
【符号の説明】
【００６１】
１００  設計装置
１０１  配置部
１０２  配線部
１０３  レイアウトトポロジ解析部
１０４  ＬＶＳ実行部
１０５  ＤＲＣ実行部
１０６  形状・位置座標抽出部
１０７  寸法管理ランク設定部
１０８  接続許容パターン抽出部
１０９  切断許容パターン抽出部
１１０  マルチカットビア抽出部
１１１  ＯＰＣ実行部
１１２  リソグラフィ検証部
３０３  レイアウト製造容易性評価指標記憶部
３０４  レイアウト修正規則記憶部
４０１  解析結果記憶部
【図１】
0005121435.tif 000002
【図２】
0005121435.tif 000003
【図３】
0005121435.tif 000004
【図４】
0005121435.tif 000005
【図５】
0005121435.tif 000006
【図６】
0005121435.tif 000007
【図７】
0005121435.tif 000008
【図８】
0005121435.tif 000009