(57)【特許請求の範囲】
【請求項１】
第１の電源線と、
電流入力端子を前記第１の電源線に接続した定電流源と、
可変抵抗素子を有し、前記可変抵抗素子の一端を前記定電流源の電流出力端子に接続した出力コモンモード電圧設定部と、
第１の電源端子を前記可変抵抗素子の他端に接続し、第２の電源端子を前記第１の電源線よりも低電圧を供給する第２の電源線に接続し、入力信号に応じた出力信号を出力するための信号出力端子を有する信号伝送部と
を備え、
前記定電流源は、前記第１の電源線から前記第２の電源線への電流経路上、前記信号出力端子からみて上流側に設けられること
を特徴とする差動出力回路。
【請求項２】
第１の電源線と、
可変抵抗素子を有し、前記可変抵抗素子の一端を前記第１の電源線に接続した出力コモンモード電圧設定部と、
電流入力端子を前記可変抵抗素子の他端に接続した定電流源と、
第１の電源端子を前記定電流源の電流出力端子に接続し、第２の電源端子を前記第１の電源線よりも低電圧を供給する第２の電源線に接続し、入力信号に応じた出力信号を出力するための信号出力端子を有する信号伝送部と
を備え、
前記定電流源は、前記第１の電源線から前記第２の電源線への電流経路上、前記信号出力端子からみて上流側に設けられること
を特徴とする差動出力回路。
【請求項３】
前記信号伝送部は、
第１の信号端子と第２の信号端子との間に接続され、前記第１の信号端子に与えられる入力信号と同相の第１の出力信号を出力する第１の出力バッファと、
前記第１の信号端子と第３の信号端子との間に接続され、前記入力信号と逆相の第２の出力信号を出力する第２の出力バッファとを有し、
前記第１の出力バッファは、
入力端子を前記第１の信号端子に接続した第１のバッファと、
ゲートを前記第１のバッファの出力端子に接続し、ドレインを前記第１の電源端子に接続し、ソースを前記第２の信号端子に接続した第１のＮチャネル電界効果トランジスタと、
入力端子を前記第１の信号端子に接続した第１のインバータと、
ゲートを前記第１のインバータの出力端子に接続し、ドレインを前記第２の信号端子に接続し、ソースを前記第２の電源端子に接続した第２のＮチャネル電界効果トランジスタとを有し、
前記第２の出力バッファは、
入力端子を前記第１の信号端子に接続した第２のインバータと、
ゲートを前記第２のインバータの出力端子に接続し、ドレインを前記第１の電源端子に接続し、ソースを前記第３の信号端子に接続した第３のＮチャネル電界効果トランジスタと、
入力端子を前記第１の信号端子に接続した第２のバッファと、
ゲートを前記第２のバッファの出力端子に接続し、ドレインを前記第３の信号端子に接続し、ソースを前記第２の電源端子に接続した第４のＮチャネル電界効果トランジスタと
を有すること
を特徴とする請求項１又は２に記載の差動出力回路。
【請求項４】
第１の電源線と、
第１の電源端子を前記第１の電源線に接続し、入力信号に応じた出力信号を出力するための信号出力端子を有する信号伝送部と、
可変抵抗素子を有し、前記可変抵抗素子の一端を前記信号伝送部の第２の電源端子に接続した出力コモンモード電圧設定部と、
電流入力端子を前記可変抵抗素子の他端に接続し、電流出力端子を前記第１の電源線よりも低電圧を供給する第２の電源線に接続した定電流源と
を備え、
前記定電流源は、前記第１の電源線から前記第２の電源線への電流経路上、前記信号出力端子からみて下流側に設けられること
を特徴とする差動出力回路。
【請求項５】
第１の電源線と、
第１の電源端子を前記第１の電源線に接続し、入力信号に応じた出力信号を出力するための信号出力端子を有する信号伝送部と、
電流入力端子を前記信号伝送部の第２の電源端子に接続した定電流源と、
可変抵抗素子を有し、前記可変抵抗素子の一端を前記定電流源の電流出力端子に接続し、前記可変抵抗素子の他端を前記第１の電源線よりも低電圧を供給する第２の電源線に接続した出力コモンモード電圧設定部と
を備え、
前記定電流源は、前記第１の電源線から前記第２の電源線への電流経路上、前記信号出力端子からみて下流側に設けられること
を特徴とする差動出力回路。
【請求項６】
前記信号伝送部は、
第１の信号端子と第２の信号端子との間に接続され、前記第１の信号端子に与えられる入力信号と同相の第１の出力信号を出力する第１の出力バッファと、
前記第１の信号端子と第３の信号端子との間に接続され、前記入力信号と逆相の第２の出力信号を出力する第２の出力バッファとを有し、
前記第１の出力バッファは、
入力端子を前記第１の信号端子に接続した第１のインバータと、
ゲートを前記第１のインバータの出力端子に接続し、ソースを前記第１の電源端子に接続し、ドレインを前記第２の信号端子に接続した第１のＰチャネル電界効果トランジスタと、
入力端子を前記第１の信号端子に接続した第１のバッファと、
ゲートを前記第１のバッファの出力端子に接続し、ソースを前記第２の信号端子に接続し、ドレインを前記第２の電源端子に接続した第２のＰチャネル電界効果トランジスタとを有し、
前記第２の出力バッファは、
入力端子を前記第１の信号端子に接続した第２のバッファと、
ゲートを前記第１のバッファの出力端子に接続し、ソースを前記第１の電源端子に接続し、ドレインを前記第３の信号端子に接続した第３のＰチャネル電界効果トランジスタと、
入力端子を前記第１の信号端子に接続した第２のインバータと、
ゲートを前記第２のインバータの出力端子に接続し、ソースを前記第３の信号端子に接続し、ドレインを前記第２の電源端子に接続した第４のＰチャネル電界効果トランジスタとを有すること
を特徴とする請求項４又は５に記載の差動出力回路。
【請求項７】
第１の電源線と、
電流入力端子を前記第１の電源線に接続した定電流源と、
可変抵抗素子を有し、前記可変抵抗素子の一端を前記定電流源の電流出力端子に接続し、前記可変抵抗素子の他端を前記第１の電源線よりも低電圧を供給する第２の電源線に接続した出力コモンモード電圧設定部と、
第１の電源端子を前記定電流源の電流出力端子に接続し、第２の電源端子を前記第２の電源線に接続した信号伝送部と
を備えることを特徴とする差動出力回路。
【請求項８】
第１の電源線と、
可変抵抗素子を有し、前記可変抵抗素子の一端を前記第１の電源線に接続した出力コモンモード電圧設定部と、
電流入力端子を前記可変抵抗素子の他端に接続し、電流出力端子を第１の電源線よりも低電圧を供給する第２の電源線に接続した定電流源と、
第１の電源端子を前記可変抵抗素子の他端に接続し、第２の電源端子を前記第２の電源線に接続した信号伝送部と
を備えることを特徴とする差動出力回路。
【請求項９】
第１の電源線と、
第１の電源端子を前記第１の電源線に接続した信号伝送部と、
電流入力端子を前記信号伝送部の第２の電源端子に接続し、電流出力端子を前記第１の電源線よりも低電圧を供給する第２の電源線に接続した定電流源と、
可変抵抗素子を有し、前記可変抵抗素子の一端を前記第１の電源線に接続し、前記可変抵抗素子の他端を前記定電流源の電流入力端子に接続した出力コモンモード電圧設定部と
を備えることを特徴とする差動出力回路。
【請求項１０】
第１の電源線と、
第１の電源端子を前記第１の電源線に接続した信号伝送部と、
可変抵抗素子を有し、前記可変抵抗素子の一端を前記信号伝送部の第２の電源端子に接続し、前記可変抵抗端子の他端を前記第１の電源線よりも低電圧を供給する第２の電源線に接続した出力コモンモード電圧設定部と、
電流入力端子を前記第１の電源線に接続し、電流出力端子を前記可変抵抗素子の一端に接続した定電流源と
を備えることを特徴とする差動出力回路。
【請求項１１】
第１の電源線と、
前記第１の電源線よりも低電圧を供給する第２の電源線と、
前記第１の電源線と前記第２の電源線の間に設けられ、入力信号に応じた出力信号を出力するための信号出力端子を有する信号伝送部と、
前記第１の電源線と前記信号伝送部の間に設けられ、前記出力信号の電圧に応じて抵抗値が変化する可変抵抗素子を有する出力コモンモード電圧設定部と、
前記第１の電源線と前記信号伝送部の間に設けられ、前記信号出力端子に一定の電流を供給する定電流源と
を備え、
前記定電流源は、前記第１の電源線から前記第２の電源線への電流経路上、前記信号出力端子からみて上流側に設けられること
を特徴とする差動出力回路。
【請求項１２】
第１の電源線と、
前記第１の電源線よりも低電圧を供給する第２の電源線と、
前記第１の電源線と前記第２の電源線の間に設けられ、入力信号に応じた出力信号を出力するための信号出力端子を有する信号伝送部と、
前記信号伝送部と前記第２の電源線の間に設けられ、前記出力信号の電圧に応じて抵抗値が変化する可変抵抗素子を有する出力コモンモード電圧設定部と、
前記信号伝送部と前記第２の電源線の間に設けられ、前記信号出力端子から一定の電流を引き込む定電流源と
を備え、
前記定電流源は、前記第１の電源線から前記第２の電源線への電流経路上、前記信号出力端子からみて下流側に設けられること
を特徴とする差動出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速シリアル・データ通信を行うＬＳＩ（large scale integrated circuit：大規模集積回路）チップ等に搭載して好適な差動出力回路に関する。
【背景技術】
【０００２】
近年のＬＳＩチップ間等のデータ転送には、高速化が要求されている。その為、ＬＳＩチップ間等のデータ転送においては、例えば、差動出力回路を使用し、送信信号をＬＶＤＳ（low voltage differential signaling）等の小振幅差動信号に変換し、電源ノイズを大きくする事なく高速データ転送を可能とする技術が用いられる事がある。
【０００３】
図２６は従来の差動出力回路の一例を示す回路図である。図２６中、１は送信側のＬＳＩ、２はＬＳＩ１が備える従来の差動出力回路の一例、３、４はＬＳＩ１の外部出力端子、５、６は信号配線、７は終端抵抗（例えば、１００Ω）であり、受信側のＬＳＩは図示を省略している。
【０００４】
差動出力回路２において、８は正の電源電圧ＶＤＤを供給するＶＤＤ電源線、９は０Ｖ又は負電圧である電源電圧ＶＳＳを供給するＶＳＳ電源線、１０は差動出力回路２への入力信号ＳＡが与えられる内部信号端子、１１は信号伝送部であり、１２は入力信号ＳＡを入力して同相の出力信号ＳＰを出力する出力バッファ、１３は入力信号ＳＡを入力して逆相の出力信号ＳＮを出力する出力バッファである。
【０００５】
出力バッファ１２において、１４、１５はインバータであり、１６はＰＭＯＳトランジスタ、１７はＮＭＯＳトランジスタである。また、出力バッファ１３において、１８は２個のインバータを縦列接続してなるバッファ、１９はインバータであり、２０はＰＭＯＳトランジスタ、２１はＮＭＯＳトランジスタである。
【０００６】
また、２２は出力コモンモード電圧ＶＣを設定するＶＣ設定部であり、２３、２４は出力信号ＳＰと出力信号ＳＮの平均電圧ＶＣＭを検出するＶＣＭ検出回路を構成する抵抗、２５はコモンモード電圧ＶＯＳが与えられるコモンモード電圧設定端子、２６はオペアンプ、２７はＰＭＯＳトランジスタである。なお、抵抗２３、２４は終端抵抗７に比べ抵抗値が十分大きいものとされる。また、２８は定電流源であり、２９はＮＭＯＳトランジスタ、ＶＢＮは図示しないバイアス回路で生成したＮＭＯＳトランジスタ２９のゲート・バイアス電圧である。
【０００７】
この差動出力回路２においては、出力信号ＳＰ、ＳＮの差電圧である出力差動電圧ＶＤは、定電流源２８による定電流ＩＡと終端抵抗７の抵抗値によって決定される。また、ＶＣ設定部２２は、負帰還ループを構成しているので、ＰＭＯＳトランジスタ２７のオン抵抗値は、オペアンプ２６の出力電圧により、出力コモンモード電圧ＶＣ＝コモンモード電圧ＶＯＳとなる様に制御される。
【０００８】
図２７は外部出力端子３、４の出力電圧を決定する電流経路を示す図であり、（Ａ）は入力信号ＳＡが論理１（Ｈレベル）の場合、（Ｂ）は入力信号ＳＡが論理０（Ｌレベル）の場合である。
【０００９】
ここで、例えば、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、差動出力回路２のＤＣ仕様が、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝ＶＤＤ／２＝０.６Ｖとすると、入力信号ＳＡが論理１（Ｈレベル）の場合には、（Ａ）に示すように、ＶＤＤ電源線８と外部出力端子３との間及び外部出力端子４とＶＳＳ電源線９との間には０.５Ｖが印加される。入力信号ＳＡが論理０（Ｌレベル）の場合には、（Ｂ）に示すように、ＶＤＤ電源線８と外部出力端子４との間及び外部出力端子３とＶＳＳ電源線９との間には０.５Ｖが印加される。
【００１０】
図２８は従来の差動出力回路の他の例を示す回路図である。図２８中、３１は送信側のＬＳＩ、３２はＬＳＩ３１が備える従来の差動出力回路の他の例、３３、３４はＬＳＩ３１の外部出力端子、３５、３６は信号配線、３７は終端抵抗（例えば、１００Ω）であり、受信側のＬＳＩは図示を省略している。
【００１１】
差動出力回路３２において、３８はＶＤＤ電源線、３９はＶＳＳ電源線、４０は差動出力回路３２への入力信号ＳＡが与えられる内部信号端子、４１は信号伝送部であり、４２は入力信号ＳＡを入力して同相の出力信号ＳＰを出力する出力バッファ、４３は入力信号ＳＡを入力して逆相の出力信号ＳＮを出力する出力バッファである。
【００１２】
出力バッファ４２において、４４、４５はインバータであり、４６はＰＭＯＳトランジスタ、４７はＮＭＯＳトランジスタである。また、出力バッファ４３において、４８はインバータを２個縦列接続してなるバッファ、４９はインバータであり、５０はＰＭＯＳトランジスタ、５１はＮＭＯＳトランジスタである。
【００１３】
また、５２は出力コモンモード電圧ＶＣを設定するＶＣ設定部であり、５３、５４は出力信号ＳＰと出力信号ＳＮの平均電圧ＶＣＭを検出するＶＣＭ検出回路を構成する抵抗、５５はコモンモード電圧ＶＯＳが与えられるコモンモード電圧設定端子、５６はオペアンプ、５７はＮＭＯＳトランジスタである。なお、抵抗５３、５４は終端抵抗３７に比べ抵抗値が十分大きいものとされる。また、５８は定電流源であり、５９はＰＭＯＳトランジスタ、ＶＢＰは図示しないバイアス回路で生成したＰＭＯＳトランジスタ５９のゲート・バイアス電圧である。
【００１４】
この差動出力回路３２においては、出力差動電圧ＶＤは、定電流源５８による定電流ＩＢと終端抵抗３７の抵抗値によって決定される。また、ＶＣ設定部５２は、負帰還ループを構成しているので、ＮＭＯＳトランジスタ５７のオン抵抗値は、オペアンプ５６により、出力コモンモード電圧ＶＣ＝コモンモード電圧ＶＯＳとなる様に制御される。
【００１５】
図２９は外部出力端子３３、３４の出力電圧を決定する電流経路を示す図であり、（Ａ）は入力信号ＳＡが論理１（Ｈレベル）の場合、（Ｂ）は入力信号ＳＡが論理０（Ｌレベル）の場合である。
【００１６】
ここで、例えば、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、差動出力回路３２のＤＣ仕様が、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝ＶＤＤ／２＝０.６Ｖとすると、入力信号ＳＡが論理１（Ｈレベル）の場合には、（Ａ）に示すように、ＶＤＤ電源線３８と外部出力端子３３との間及び外部出力端子３４とＶＳＳ電源線３９との間には０.５Ｖが印加される。入力信号ＳＡが論理０（Ｌレベル）の場合には、（Ｂ）に示すように、ＶＤＤ電源線３８と外部出力端子３４との間及び外部出力端子３３とＶＳＳ電源線３９との間には０.５Ｖが印加される。
【特許文献１】特開２００５−１２３７７３号公報
【特許文献２】特開２００４−１１２４５３号公報
【特許文献３】特開２００６−６０４１６号公報
【特許文献４】特開平１１−４１５８号公報
【特許文献５】特開２００６−３４０２６６号公報
【特許文献６】特開２００７−１３４９４０号公報
【特許文献７】米国特許公報（特許番号６，５９０，４２２）
【特許文献８】米国特許公報（特許番号７，１８３，８０４）
【特許文献９】米国特許公報（特許番号７，３３６，７８０）
【特許文献１０】特開平１１−１５０４６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
近年、高速データ転送の多様化に伴い、異なる電源電圧で使用するＬＳＩチップ間を接続したり、動作モードの検知や動作確認等に信号電圧範囲を使用する事がある。この様な場合、出力コモンモード電圧ＶＣのＤＣ仕様は、ＶＤＤ／２近傍でなく、ＶＳＳ側又はＶＤＤ側に極端に偏る事となる。
【００１８】
図３０は出力コモンモード電圧ＶＣのＤＣ仕様がＶＳＳ側に極端に偏った場合に差動出力回路２に発生する問題点を説明するための図であり、（Ａ）は入力信号ＳＡが論理１（Ｈレベル）の場合、（Ｂ）は入力信号ＳＡが論理０（Ｌレベル）の場合である。
【００１９】
ここで、例えば、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、差動出力回路２のＤＣ仕様が、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝０.２Ｖとすると、入力信号ＳＡが論理１（Ｈレベル）の場合には、（Ａ）に示すように、ＶＤＤ電源線８と外部出力端子３との間には０.９Ｖが印加され、外部出力端子４とＶＳＳ電源線９との間には０.１Ｖが印加される。入力信号ＳＡが論理０（Ｌレベル）の場合には、（Ｂ）に示すように、ＶＤＤ電源線８と外部出力端子４との間には０.９Ｖが印加され、外部出力端子３とＶＳＳ電源線９との間には０.１Ｖが印加される。
【００２０】
即ち、入力信号ＳＡが論理１（Ｈレベル）の場合には、（Ａ）に示すように、直列接続されたＮＭＯＳトランジスタ２１、２９のドレイン・ソース間電圧の和として０.１Ｖしか確保することができなくなり、入力信号ＳＡが論理０（Ｌレベル）の場合には、（Ｂ）に示すように、直列接続されたＮＭＯＳトランジスタ１７、２９のドレイン・ソース間電圧の和として０.１Ｖしか確保することができなくなる。
【００２１】
この例のように、差動出力回路２においては、ＮＭＯＳトランジスタ２９のドレイン・ソース間電圧ＶＤＳが０.１Ｖ未満となると、ＮＭＯＳトランジスタ２９は非飽和領域で動作することになり、ＮＭＯＳトランジスタ２９のＰＴＶ（プロセス・温度・電圧）条件のばらつきにより定電流ＩＡがばらつき、出力コモンモード電圧ＶＣのＤＣ仕様を満足することができなくなるという問題点が生じる。
【００２２】
図３１は出力コモンモード電圧ＶＣのＤＣ仕様がＶＤＤ側に極端に偏った場合に差動出力回路３２に発生する問題点を説明するための図であり、（Ａ）は入力信号ＳＡが論理１（Ｈレベル）の場合、（Ｂ）は入力信号ＳＡが論理０（Ｌレベル）の場合である。
【００２３】
ここで、例えば、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、差動出力回路３２のＤＣ仕様が、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝１.０Ｖとすると、入力信号ＳＡが論理１（Ｈレベル）の場合には、（Ａ）に示すように、ＶＤＤ電源線３８と外部出力端子３３との間には０.１Ｖが印加され、外部出力端子３４とＶＳＳ電源線３９との間には０.９Ｖが印加される。入力信号ＳＡが論理０（Ｌレベル）の場合には、（Ｂ）に示すように、ＶＤＤ電源線３８と外部出力端子３４との間には０.１Ｖが印加され、外部出力端子３３とＶＳＳ電源線３９との間には０.９Ｖが印加される。
【００２４】
この例のように、差動出力回路３２においては、ＰＭＯＳトランジスタ５９のソース・ドレイン間電圧ＶＳＤが０.１Ｖ未満となると、ＰＭＯＳトランジスタ５９は非飽和領域で動作することになり、ＰＭＯＳトランジスタ５９のＰＴＶ（プロセス・温度・電圧）条件のばらつきにより定電流ＩＢがばらつき、出力コモンモード電圧ＶＣのＤＣ仕様を満足することができなくなるという問題点が生じていた。
【００２５】
本発明は、かかる点に鑑み、出力コモンモード電圧ＶＣのＤＣ仕様が、第１の電源線が供給する電源電圧と第２の電源線が供給する電源電圧との中心電圧近傍から第２の電源線が供給する電源電圧側又は第１の電源線が供給する電源電圧側に極端に偏った場合であっても、出力コモンモード電圧ＶＣのＤＣ仕様を満足することができ、歩留りの向上を図ることができるようにした差動出力回路を提供することを目的とする。
【課題を解決するための手段】
【００２６】
本出願で開示する第１の差動出力回路は、第１の電源線と、電流入力端子を前記第１の電源線に接続した定電流源と、可変抵抗素子を有し、前記可変抵抗素子の一端を前記定電流源の電流出力端子に接続した出力コモンモード電圧設定部と、第１の電源端子を前記可変抵抗素子の他端に接続し、第２の電源端子を前記第１の電源線よりも低電圧を供給する第２の電源線に接続した信号伝送部とを備えるものである。
【００２７】
本出願で開示する第２の差動出力回路は、第１の電源線と、可変抵抗素子を有し、前記可変抵抗素子の一端を前記第１の電源線に接続した出力コモンモード電圧設定部と、電流入力端子を前記可変抵抗素子の他端に接続した定電流源と、第１の電源端子を前記定電流源の電流出力端子に接続し、第２の電源端子を前記第１の電源線よりも低電圧を供給する第２の電源線に接続した信号伝送部とを備えるものである。
【００２８】
本出願で開示する第３の差動出力回路は、第１の電源線と、第１の電源端子を前記第１の電源線に接続した信号伝送部と、可変抵抗素子を有し、前記可変抵抗素子の一端を前記信号伝送部の第２の電源端子に接続した出力コモンモード電圧設定部と、電流入力端子を前記可変抵抗素子の他端に接続し、電流出力端子を前記第１の電源線よりも低電圧を供給する第２の電源線に接続した定電流源とを備えるものである。
【００２９】
本出願で開示する第４の差動出力回路は、第１の電源線と、第１の電源端子を前記第１の電源線に接続した信号伝送部と、電流入力端子を前記信号伝送部の第２の電源端子に接続した定電流源と、可変抵抗素子を有し、前記可変抵抗素子の一端を前記定電流源の電流出力端子に接続し、前記可変抵抗素子の他端を前記第１の電源線よりも低電圧を供給する第２の電源線に接続した出力コモンモード電圧設定部とを備えるものである。
【００３０】
本出願で開示する第５の差動出力回路は、第１の電源線と、電流入力端子を前記第１の電源線に接続した定電流源と、可変抵抗素子を有し、前記可変抵抗素子の一端を前記定電流源の電流出力端子に接続し、前記可変抵抗素子の他端を前記第１の電源線よりも低電圧を供給する第２の電源線に接続した出力コモンモード電圧設定部と、第１の電源端子を前記定電流源の電流出力端子に接続し、第２の電源端子を前記第２の電源線に接続した信号伝送部とを備えるものである。
【００３１】
本出願で開示する第６の差動出力回路は、第１の電源線と、可変抵抗素子を有し、前記可変抵抗素子の一端を前記第１の電源線に接続した出力コモンモード電圧設定部と、電流入力端子を前記可変抵抗素子の他端に接続し、電流出力端子を第１の電源線よりも低電圧を供給する第２の電源線に接続した定電流源と、第１の電源端子を前記可変抵抗素子の他端に接続し、第２の電源端子を前記第２の電源線に接続した信号伝送部とを備えるものである。
【００３２】
本出願で開示する第７の差動出力回路は、第１の電源線と、第１の電源端子を前記第１の電源線に接続した信号伝送部と、電流入力端子を前記信号伝送部の第２の電源端子に接続し、電流出力端子を前記第１の電源線よりも低電圧を供給する第２の電源線に接続した定電流源と、可変抵抗素子を有し、前記可変抵抗素子の一端を前記第１の電源線に接続し、前記可変抵抗素子の他端を前記定電流源の電流入力端子に接続した出力コモンモード電圧設定部とを備えるものである。
【００３３】
本出願で開示する第８の差動出力回路は、第１の電源線と、第１の電源端子を前記第１の電源線に接続した信号伝送部と、可変抵抗素子を有し、前記可変抵抗素子の一端を前記信号伝送部の第２の電源端子に接続し、前記可変抵抗端子の他端を前記第１の電源線よりも低電圧を供給する第２の電源線に接続した出力コモンモード電圧設定部と、電流入力端子を前記第１の電源線に接続し、電流出力端子を前記可変抵抗素子の一端に接続した定電流源とを備えるものである。
【発明の効果】
【００３４】
開示した第１の差動出力回路によれば、第１の電源線から第２の電源線への電流経路上、信号伝送部の上流に出力コモンモード電圧設定部を備えるように構成する場合に、定電流源を第１の電源線と出力コモンモード電圧設定部との間に接続するようにしているので、出力コモンモード電圧ＶＣのＤＣ仕様が第１の電源線が供給する電源電圧と第２の電源線が供給する電源電圧との中心電圧近傍から第２の電源線が供給する電源電圧側に極端に偏った場合であっても、定電流源を構成する電界効果トランジスタのソース・ドレイン間電圧として十分な電圧を確保することができる。
【００３５】
したがって、出力コモンモード電圧ＶＣのＤＣ仕様が第１の電源線が供給する電源電圧と第２の電源線が供給する電源電圧との中心電圧近傍から第２の電源線が供給する電源電圧側に極端に偏った場合であっても、出力コモンモード電圧ＶＣのＤＣ仕様を満足することができ、歩留りの向上を図ることができる。
【００３６】
開示した第２の差動出力回路によれば、第１の電源線から第２の電源線への電流経路上、信号伝送部の上流に出力コモンモード電圧設定部を備えるように構成する場合に、定電流源を出力コモンモード電圧設定部と信号伝送部との間に接続するようにしているので、出力コモンモード電圧ＶＣのＤＣ仕様が第１の電源線が供給する電源電圧と第２の電源線が供給する電源電圧との中心電圧近傍から第２の電源線が供給する電源電圧側に極端に偏った場合であっても、定電流源を構成する電界効果トランジスタのソース・ドレイン間電圧として十分な電圧を確保することができる。
【００３７】
したがって、出力コモンモード電圧ＶＣのＤＣ仕様が第１の電源線が供給する電源電圧と第２の電源線が供給する電源電圧との中心電圧近傍から第２の電源線が供給する電源電圧側に極端に偏った場合であっても、出力コモンモード電圧ＶＣのＤＣ仕様を満足することができ、歩留りの向上を図ることができる。
【００３８】
開示した第３の差動出力回路によれば、第１の電源線から第２の電源線への電流経路上、信号伝送部の下流に出力コモンモード電圧設定部を備えるように構成する場合に、定電流源を出力コモンモード電圧設定部と第２の電源線との間に接続するようにしているので、出力コモンモード電圧ＶＣのＤＣ仕様が第１の電源線が供給する電源電圧と第２の電源線が供給する電源電圧との中心電圧近傍から第１の電源線が供給する電源電圧側に極端に偏った場合であっても、定電流源を構成する電界効果トランジスタのドレイン・ソース間電圧として十分な電圧を確保することができる。
【００３９】
したがって、出力コモンモード電圧ＶＣのＤＣ仕様が第１の電源線が供給する電源電圧と第２の電源線が供給する電源電圧との中心電圧近傍から第１の電源線が供給する電源電圧側に極端に偏った場合であっても、出力コモンモード電圧ＶＣのＤＣ仕様を満足することができ、歩留りの向上を図ることができる。
【００４０】
開示した第４の差動出力回路によれば、第１の電源線から第２の電源線への電流経路上、信号伝送部の下流に出力コモンモード電圧設定部を備えるように構成する場合に、定電流源を信号伝送部と出力コモンモード電圧設定部との間に接続するようにしているので、出力コモンモード電圧ＶＣのＤＣ仕様が第１の電源線が供給する電源電圧と第２の電源線が供給する電源電圧との中心電圧近傍から第１の電源線が供給する電源電圧側に極端に偏った場合であっても、定電流源を構成する電界効果トランジスタのドレイン・ソース間電圧として十分な電圧を確保することができる。
【００４１】
したがって、出力コモンモード電圧ＶＣのＤＣ仕様が第１の電源線が供給する電源電圧と第２の電源線が供給する電源電圧との中心電圧近傍から第１の電源線が供給する電源電圧側に極端に偏った場合であっても、出力コモンモード電圧ＶＣのＤＣ仕様を満足することができ、歩留りの向上を図ることができる。
【００４２】
開示した第５の差動出力回路によれば、第１の電源線から第２の電源線への電流経路上、信号伝送部の上流に定電流源を備えるように構成する場合に、出力コモンモード電圧設定部を定電流源と第２の電源線との間に接続するようにしているので、出力コモンモード電圧ＶＣのＤＣ仕様が第１の電源線が供給する電源電圧と第２の電源線が供給する電源電圧との中心電圧近傍から第２の電源線が供給する電源電圧側に極端に偏った場合であっても、定電流源を構成する電界効果トランジスタのソース・ドレイン間電圧として十分な電圧を確保することができる。
【００４３】
したがって、出力コモンモード電圧ＶＣのＤＣ仕様が第１の電源線が供給する電源電圧と第２の電源線が供給する電源電圧との中心電圧近傍から第２の電源線が供給する電源電圧側に極端に偏った場合であっても、出力コモンモード電圧ＶＣのＤＣ仕様を満足することができ、歩留りの向上を図ることができる。
【００４４】
開示した第６の差動出力回路によれば、第１の電源線から第２の電源線への電流経路上、信号伝送部の上流に出力コモンモード電圧設定部を備えるように構成する場合に、定電流源を出力コモンモード電圧設定部と第２の電源線との間に接続するようにしているので、出力コモンモード電圧ＶＣのＤＣ仕様が第１の電源線が供給する電源電圧と第２の電源線が供給する電源電圧との中心電圧近傍から第２の電源線が供給する電源電圧側に極端に偏った場合であっても、定電流源を構成する電界効果トランジスタのドレイン・ソース間電圧として十分な電圧を確保することができる。
【００４５】
したがって、出力コモンモード電圧ＶＣのＤＣ仕様が第１の電源線が供給する電源電圧と第２の電源線が供給する電源電圧との中心電圧近傍から第２の電源線が供給する電源電圧側に極端に偏った場合であっても、出力コモンモード電圧ＶＣのＤＣ仕様を満足することができ、歩留りの向上を図ることができる。
【００４６】
開示した第７の差動出力回路によれば、第１の電源線から第２の電源線への電流経路上、信号伝送部の下流に定電流源を備えるように構成する場合に、出力コモンモード電圧設定部を第１の電源線と定電流源との間に接続するようにしているので、出力コモンモード電圧ＶＣのＤＣ仕様が第１の電源線が供給する電源電圧と第２の電源線が供給する電源電圧との中心電圧近傍から第１の電源線が供給する電源電圧側に極端に偏った場合であっても、定電流源を構成する電界効果トランジスタのドレイン・ソース間電圧として十分な電圧を確保することができる。
【００４７】
したがって、出力コモンモード電圧ＶＣのＤＣ仕様が第１の電源線が供給する電源電圧と第２の電源線が供給する電源電圧との中心電圧近傍から第１の電源線が供給する電源電圧側に極端に偏った場合であっても、出力コモンモード電圧ＶＣのＤＣ仕様を満足することができ、歩留りの向上を図ることができる。
【００４８】
開示した第８の差動出力回路によれば、第１の電源線から第２の電源線への電流経路上、信号伝送部の下流に出力コモンモード電圧設定部を備えるように構成する場合に、定電流源を第１の電源線と出力コモンモード電圧設定部との間に接続するようにしているので、出力コモンモード電圧ＶＣのＤＣ仕様が第１の電源線が供給する電源電圧と第２の電源線が供給する電源電圧との中心電圧近傍から第１の電源線が供給する電源電圧側に極端に偏った場合であっても、定電流源を構成する電界効果トランジスタのソース・ドレイン間電圧として十分な電圧を確保することができる。
【００４９】
したがって、出力コモンモード電圧ＶＣのＤＣ仕様が第１の電源線が供給する電源電圧と第２の電源線が供給する電源電圧との中心電圧近傍から第１の電源線が供給する電源電圧側に極端に偏った場合であっても、出力コモンモード電圧ＶＣのＤＣ仕様を満足することができ、歩留りの向上を図ることができる。
【発明を実施するための最良の形態】
【００５０】
（第１実施形態）
図１は本発明の第１実施形態を示す回路図である。図１中、６１は送信側のＬＳＩ、６２はＬＳＩ６１が備える本発明の第１実施形態、６３、６４はＬＳＩ６１の外部出力端子（第２、第３の信号端子）、６５は外部出力端子６３に接続された信号配線、６６は外部出力端子６４に接続された信号配線、６７は信号配線６５、６６間に接続された終端抵抗（例えば、１００Ω）であり、受信側のＬＳＩは図示を省略している。
【００５１】
本発明の第１実施形態６２は、出力コモンモード電圧ＶＣのＤＣ仕様がＶＤＤ／２からＶＳＳ側に極端に偏った場合に適用して好適な差動出力回路である。本発明の第１実施形態６２において、６８はＶＤＤ電源線（第１の電源線）、６９はＶＳＳ電源線（第２の電源線）、７０は図示しない内部回路から本発明の第１実施形態６２への入力信号ＳＡが与えられる内部信号端子（第１の信号端子）である。
【００５２】
７１は信号伝送部であり、７２は入力信号ＳＡを入力して同相の出力信号ＳＰを出力する出力バッファ（第１の出力バッファ）、７３は入力信号ＳＡを入力して逆相の出力信号ＳＮを出力する出力バッファ（第２の出力バッファ）である。
【００５３】
出力バッファ７２において、７４は２個のインバータを縦列接続してなるバッファ、７５はインバータ、７６、７７はトーテムポール回路からなる出力回路を構成するＮＭＯＳトランジスタである。また、出力バッファ７３において、７８はインバータ、７９は２個のインバータを縦列接続してなるバッファ、８０、８１はトーテムポール回路からなる出力回路を構成するＮＭＯＳトランジスタである。
【００５４】
バッファ７４は、入力端子を内部信号端子７０に接続し、出力端子をＮＭＯＳトランジスタ７６のゲートに接続している。インバータ７５は、入力端子を内部信号端子７０に接続し、出力端子をＮＭＯＳトランジスタ７７のゲートに接続している。
【００５５】
ＮＭＯＳトランジスタ７６は、ドレインを信号伝送部７１の第１の電源端子７１Ａに接続し、ソースをＮＭＯＳトランジスタ７７のドレインに接続し、ＮＭＯＳトランジスタ７７は、ソースを信号伝送部７１の第２の電源端子７１Ｂに接続している。また、ＮＭＯＳトランジスタ７６のソースとＮＭＯＳトランジスタ７７のドレインとの接続点は外部出力端子６３に接続されている。
【００５６】
インバータ７８は、入力端子を内部信号端子７０に接続し、出力端子をＮＭＯＳトランジスタ８０のゲートに接続している。バッファ７９は、入力端子を内部信号端子７０に接続し、出力端子をＮＭＯＳトランジスタ８１のゲートに接続している。
【００５７】
ＮＭＯＳトランジスタ８０は、ドレインを信号伝送部７１の第１の電源端子７１Ａに接続し、ソースをＮＭＯＳトランジスタ８１のドレインに接続し、ＮＭＯＳトランジスタ８１は、ソースを信号伝送部７１の第２の電源端子７１Ｂに接続している。また、ＮＭＯＳトランジスタ８０のソースとＮＭＯＳトランジスタ８１のドレインとの接続点は外部出力端子６４に接続されている。なお、信号伝送部７１の第２の電源端子７１ＢはＶＳＳ電源線６９に接続されている。
【００５８】
本発明の第１実施形態６２においては、出力バッファ７２内の出力回路をＮＭＯＳトランジスタ７６、７７からなるトーテムポール回路で構成し、出力バッファ７３内の出力回路をＮＭＯＳトランジスタ８０、８１からなるトーテムポール回路で構成しているが、これは基板バイアス効果の影響を少なくするためである。
【００５９】
また、８２は出力コモンモード電圧ＶＣを設定するＶＣ設定部（出力コモンモード電圧設定部）であり、８３、８４は出力信号ＳＰと出力信号ＳＮの平均電圧ＶＣＭを検出するＶＣＭ検出回路（差動出力信号平均電圧検出回路）を構成する抵抗、８５はコモンモード電圧ＶＯＳが与えられるコモンモード電圧設定端子、８６はオペアンプ、８７は信号伝送部７１の第１の電源端子７１Ａに与える電源電圧を制御する可変抵抗素子をなすＰＭＯＳトランジスタである。なお、抵抗８３、８４は終端抵抗６７に比べ抵抗値が十分大きいものとされる。
【００６０】
抵抗８３、８４は、外部出力端子６３、６４間に直列接続され、抵抗８３、８４の接続点は、オペアンプ８６の非反転入力端子に接続されている。コモンモード電圧設定端子８５は、オペアンプ８６の反転入力端子に接続され、オペアンプ８６の出力端子は、ＰＭＯＳトランジスタ８７のゲートに接続され、ＰＭＯＳトランジスタ８７は、ドレインを信号伝送部７１の第１の電源端子７１Ａに接続している。
【００６１】
また、８８は定電流源であり、８９はＰＭＯＳトランジスタ、ＶＢＰはＰＭＯＳトランジスタ８９のゲート・バイアス電圧である。ＰＭＯＳトランジスタ８９は、ソースを定電流源８８の電流入力端子８８Ａを介してＶＤＤ電源線６８に接続し、ドレインを定電流源８８の電流出力端子８８Ｂを介してＰＭＯＳトランジスタ８７のソースに接続している。
【００６２】
図２はゲート・バイアス電圧ＶＢＰを生成するバイアス回路の構成例を示す回路図である。図２中、９１はバイアス回路、９２はＰＭＯＳトランジスタ、９３は抵抗である。ＰＭＯＳトランジスタ９２は、ソースをＶＤＤ電源線６８に接続し、ゲートをドレインに接続し、ドレインを抵抗９３を介してＶＳＳ電源線６９に接続し、ドレインにゲート・バイアス電圧ＶＢＰを得るようにされている。ＰＭＯＳトランジスタ９２のドレインは、ＰＭＯＳトランジスタ８９のゲートに接続され、ＰＭＯＳトランジスタ９２とＰＭＯＳトランジスタ８９とでカレントミラー回路が構成されている。
【００６３】
図３は外部出力端子６３、６４の出力電圧を決定する電流経路を示す図であり、（Ａ）は入力信号ＳＡが論理１（Ｈレベル）の場合、（Ｂ）は入力信号ＳＡが論理０（Ｌレベル）の場合である。
【００６４】
ここで、例えば、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、本発明の第１実施形態６２のＤＣ仕様が、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝０.２Ｖとすると、入力信号ＳＡが論理１（Ｈレベル）の場合には、（Ａ）に示すように、ＶＤＤ電源線６８と外部出力端子６３との間には０.９Ｖが印加され、外部出力端子６４とＶＳＳ電源線６９との間には０.１Ｖが印加される。入力信号ＳＡが論理０（Ｌレベル）の場合には、（Ｂ）に示すように、ＶＤＤ電源線６８と外部出力端子６４との間には０.９Ｖが印加され、外部出力端子６３とＶＳＳ電源線６９との間には０.１Ｖが印加される。したがって、入力信号ＳＡが論理１（Ｈレベル）の場合でも、論理０（Ｌレベル）の場合でも、定電流源８８を構成するＰＭＯＳトランジスタ８９のソース・ドレイン間電圧ＶＳＤとして十分な電圧を確保することができる。
【００６５】
図４は本発明の第１実施形態６２の入出力波形を示す図であり、図３に示すように、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、本発明の第１実施形態６２のＤＣ仕様を、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝０.２Ｖとした場合の回路シミュレーション波形を示しており、出力コモンモード電圧ＶＣのＤＣ仕様を満足していることを示している。
【００６６】
また、例えば、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、本発明の第１実施形態６２のＤＣ仕様が、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝ＶＤＤ／２＝０.６Ｖとすると、入力信号ＳＡが論理１（Ｈレベル）の場合には、ＶＤＤ電源線６８と外部出力端子６３との間及び外部出力端子６４とＶＳＳ電源線６９との間には０.５Ｖが印加される。入力信号ＳＡが論理０（Ｌレベル）の場合には、ＶＤＤ電源線６８と外部出力端子６４との間及び外部出力端子６３とＶＳＳ電源線６９との間には０.５Ｖが印加される。この場合にも、定電流源８８を構成するＰＭＯＳトランジスタ８９のソース・ドレイン間電圧ＶＳＤとして十分な電圧を確保することができる。
【００６７】
以上のように、本発明の第１実施形態６２によれば、ＶＤＤ電源線６８からＶＳＳ電源線６９への電流経路上、信号伝送部７１の上流にＶＣ設定部８２を備える場合に、定電流源８８をＶＤＤ電源線６８とＶＣ設定部８２のＰＭＯＳトランジスタ８７のソースとの間に接続するようにしているので、出力コモンモード電圧ＶＣのＤＣ仕様がＶＤＤ／２近傍からＶＳＳ側に極端に偏った場合であっても、定電流源８８を構成するＰＭＯＳトランジスタ８９のソース・ドレイン間電圧ＶＳＤを十分に確保することができる。
【００６８】
したがって、出力コモンモード電圧ＶＣのＤＣ仕様がＶＤＤ／２近傍からＶＳＳ側に極端に偏った場合であっても、出力コモンモード電圧ＶＣのＤＣ仕様を満足することができ、歩留りの向上を図ることができる。
【００６９】
（第２実施形態）
図５は本発明の第２実施形態を示す回路図である。本発明の第２実施形態９５は、ＶＣ設定部８２のＰＭＯＳトランジスタ８７のソースをＶＤＤ電源線６８に接続し、定電流源８８をＶＣ設定部８２のＰＭＯＳトランジスタ８７のドレインと信号伝送部７１の第１の電源端子７１Ａとの間に接続し、その他については、本発明の第１実施形態６２と同様に構成したものである。
【００７０】
図６は本発明の第２実施形態９５で使用するＰＭＯＳトランジスタ８９用のバイアス回路の第１構成例を示す回路図である。図６中、１３７はバイアス回路、１３８はＰＭＯＳトランジスタ、１３９、１４０は抵抗である。ＰＭＯＳトランジスタ１３８は、ソースを抵抗１３９を介してＶＤＤ電源線６８に接続し、ゲートをドレインに接続し、ドレインを抵抗１４０を介してＶＳＳ電源線６９に接続し、ドレインにゲート・バイアス電圧ＶＢＰを得るようにされている。ＰＭＯＳトランジスタ１３８のドレインは、ＰＭＯＳトランジスタ８９のゲートに接続され、ＰＭＯＳトランジスタ１３８とＰＭＯＳトランジスタ８９とでカレントミラー回路が構成されている。
【００７１】
バイアス回路１３７は、ＰＭＯＳトランジスタ８７のレプリカ素子として、ＶＤＤ電源線６８とＰＭＯＳトランジスタ１３８のソースとの間に、線形素子である抵抗１３９を設け、ＰＭＯＳトランジスタ８９のゲート・ソース間電圧｜ＶＧＳ｜を大きくすることにより、チャネルコンダクタンス|ｇｍ|を調整し、出力差動電圧ＶＤのばらつきを抑制するというものである。
【００７２】
図７は本発明の第２実施形態９５で使用するＰＭＯＳトランジスタ８９用のバイアス回路の第２構成例を示す回路図である。図７中、１４１はバイアス回路であり、バイアス回路１４１は、図６に示すバイアス回路１３７が備える抵抗１３９の代わりに、ＰＭＯＳトランジスタ１４２を設け、その他については、バイアス回路１３７と同様に構成したものである。バイアス回路１４１においては、ＰＭＯＳトランジスタ１４２の動作領域が線形領域となる範囲でゲート電圧ＶＧＰを設定することにより、バイアス回路１３７と同様の効果を得ることができる。
【００７３】
本発明の第２実施形態９５においても、例えば、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、ＤＣ仕様が、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝０.２Ｖとすると、入力信号ＳＡが論理１（Ｈレベル）の場合には、ＶＤＤ電源線６８と外部出力端子６３との間には０.９Ｖが印加され、外部出力端子６４とＶＳＳ電源線６９との間には０.１Ｖが印加される。入力信号ＳＡが論理０（Ｌレベル）の場合には、ＶＤＤ電源線６８と外部出力端子６４との間には０.９Ｖが印加され、外部出力端子６３とＶＳＳ電源線６９との間には０.１Ｖが印加される。したがって、入力信号ＳＡが論理１（Ｈレベル）の場合でも、論理０（Ｌレベル）の場合でも、定電流源８８を構成するＰＭＯＳトランジスタ８９のソース・ドレイン間電圧ＶＳＤとして十分な電圧を確保することができる。
【００７４】
また、例えば、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、本発明の第２実施形態９５のＤＣ仕様が、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝ＶＤＤ／２＝０.６Ｖとすると、入力信号ＳＡが論理１（Ｈレベル）の場合には、ＶＤＤ電源線６８と外部出力端子６３との間及び外部出力端子６４とＶＳＳ電源線６９との間には０.５Ｖが印加される。入力信号ＳＡが論理０（Ｌレベル）の場合には、ＶＤＤ電源線６８と外部出力端子６４との間及び外部出力端子６３とＶＳＳ電源線６９との間には０.５Ｖが印加される。この場合にも、定電流源８８を構成するＰＭＯＳトランジスタ８９のソース・ドレイン間電圧ＶＳＤとして十分な電圧を確保することができる。
【００７５】
以上のように、本発明の第２実施形態９５によれば、ＶＤＤ電源線６８からＶＳＳ電源線６９への電流経路上、信号伝送部７１の上流にＶＣ設定部８２を備える場合に、定電流源８８をＶＣ設定部８２のＰＭＯＳトランジスタ８７のドレインと信号伝送部７１の第１の電源端子７１Ａとの間に接続するようにしているので、出力コモンモード電圧ＶＣのＤＣ仕様がＶＤＤ／２近傍からＶＳＳ側に極端に偏った場合であっても、定電流源８８を構成するＰＭＯＳトランジスタ８９のソース・ドレイン間電圧ＶＳＤを十分に確保することができる。したがって、出力コモンモード電圧ＶＣのＤＣ仕様がＶＤＤ／２近傍からＶＳＳ側に極端に偏った場合であっても、出力コモンモード電圧ＶＣのＤＣ仕様を満足することができ、歩留りの向上を図ることができる。
【００７６】
（第３実施形態）
図８は本発明の第３実施形態を示す回路図である。図８中、１０１は送信側のＬＳＩ、１０２はＬＳＩ１０１が備える本発明の第３実施形態、１０３、１０４はＬＳＩ１０１の外部出力端子（第２、第３の信号端子）、１０５は外部出力端子１０３に接続された信号配線、１０６は外部出力端子１０４に接続された信号配線、１０７は信号配線１０５、１０６間に接続された終端抵抗（例えば、１００Ω）であり、受信側のＬＳＩは図示を省略している。
【００７７】
本発明の第３実施形態１０２は、出力コモンモード電圧ＶＣのＤＣ仕様がＶＤＤ／２からＶＤＤ側に極端に偏った場合に適用して好適な差動出力回路である。本発明の第３実施形態１０２において、１０８はＶＤＤ電源線（第１の電源線）、１０９はＶＳＳ電源線（第２の電源線）、１１０は図示しない内部回路から本発明の第３実施形態１０２への入力信号ＳＡが与えられる内部信号端子（第１の信号端子）である。
【００７８】
１１１は信号伝送部であり、１１２は入力信号ＳＡを入力して同相の出力信号ＳＰを出力する出力バッファ（第１の出力バッファ）、１１３は入力信号ＳＡを入力して逆相の出力信号ＳＮを出力する出力バッファ（第２の出力バッファ）である。
【００７９】
出力バッファ１１２において、１１４はインバータ、１１５は２個のインバータを縦列接続してなるバッファ、１１６、１１７はトーテムポール回路からなる出力回路を構成するＰＭＯＳトランジスタである。また、出力バッファ１１３において、１１８は２個のインバータを縦列接続してなるバッファ、１１９はインバータ、１２０、１２１はトーテムポール回路からなる出力回路を構成するＰＭＯＳトランジスタである。
【００８０】
インバータ１１４は、入力端子を内部入力端子１１０に接続し、出力端子をＰＭＯＳトランジスタ１１６のゲートに接続している。バッファ１１５は、入力端子を内部信号端子１１０に接続し、出力端子をＰＭＯＳトランジスタ１１７のゲートに接続している。
【００８１】
ＰＭＯＳトランジスタ１１６は、ソースを信号伝送部１１１の第１の電源端子１１１Ａに接続し、ドレインをＰＭＯＳトランジスタ１１７のソースに接続し、ＰＭＯＳトランジスタ１１７は、ドレインを信号伝送部１１１の第２の電源端子１１１Ｂに接続している。また、ＰＭＯＳトランジスタ１１６のドレインとＰＭＯＳトランジスタ１１７のソースとの接続点は外部出力端子１０３に接続されている。
【００８２】
バッファ１１８は、入力端子を内部信号端子１１０に接続し、出力端子をＰＭＯＳトランジスタ１２０のゲートに接続している。インバータ１１９は、入力端子を内部信号端子１１０に接続し、出力端子をＰＭＯＳトランジスタ１２１のゲートに接続している。
【００８３】
ＰＭＯＳトランジスタ１２０は、ソースを信号伝送部１１１の第１の電源端子１１１Ａに接続し、ドレインをＰＭＯＳトランジスタ１２１のソースに接続し、ＰＭＯＳトランジスタ１２１は、ドレインを信号伝送部１１１の第２の電源端子１１１Ｂに接続している。また、ＰＭＯＳトランジスタ１２０のドレインとＰＭＯＳトランジスタ１２１のソースとの接続点は外部出力端子１０４に接続されている。なお、信号伝送部１１１の第１の電源端子１１１ＡはＶＤＤ電源線１０８に接続されている。
【００８４】
本発明の第３実施形態１０２では、出力バッファ１１２内の出力回路をＰＭＯＳトランジスタ１１６、１１７からなるトーテムポール回路で構成し、出力バッファ１１３内の出力回路をＰＭＯＳトランジスタ１２０、１２１からなるトーテムポール回路で構成しているが、これは基板バイアス効果の影響を少なくするためである。
【００８５】
また、１２２は出力コモンモード電圧ＶＣを設定するＶＣ設定部（出力コモンモード電圧設定部）であり、１２３、１２４は出力信号ＳＰと出力信号ＳＮの平均電圧ＶＣＭを検出するＶＣＭ検出回路（差動出力信号平均電圧検出回路）を構成する抵抗、１２５はコモンモード電圧ＶＯＳが与えられるコモンモード電圧設定端子、１２６はオペアンプ、１２７は信号伝送部１１１の第２の電源端子１１１Ｂに与える電源電圧を制御する可変抵抗素子をなすＮＭＯＳトランジスタである。なお、抵抗１２３、１２４は終端抵抗１０７に比べ抵抗値が十分大きいものとされる。
【００８６】
抵抗１２３、１２４は、外部出力端子１０３、１０４間に直列接続され、抵抗１２３、１２４の接続点は、オペアンプ１２６の非反転入力端子に接続されている。コモンモード電圧設定端子１２５は、オペアンプ１２６の反転入力端子に接続されている。オペアンプ１２６の出力端子は、ＮＭＯＳトランジスタ１２７のゲートに接続され、ＮＭＯＳトランジスタ１２７のドレインは、信号伝送部１１１の第２の電源端子１１１Ｂに接続されている。
【００８７】
また、１２８は定電流源であり、１２９はＮＭＯＳトランジスタ、ＶＢＮはＮＭＯＳトランジスタ１２９のゲート・バイアス電圧である。ＮＭＯＳトランジスタ１２９は、ドレインを定電流源１２８の電流入力端子１２８Ａを介してＮＭＯＳトランジスタ１２７のソースに接続し、ソースを定電流源１２８の電流出力端子１２８Ｂを介してＶＳＳ電源線１０９に接続している。
【００８８】
図９はゲート・バイアス電圧ＶＢＮを生成するバイアス回路の構成例を示す回路図である。図９中、１３１はバイアス回路、１３２はＮＭＯＳトランジスタ、１３３は抵抗である。ＮＭＯＳトランジスタ１３２は、ソースをＶＳＳ電源線１０９に接続し、ゲートをドレインに接続し、ドレインを抵抗１３３を介してＶＤＤ電源線１０８に接続し、ドレインにゲート・バイアス電圧ＶＢＮを得るようにされている。ＮＭＯＳトランジスタ１３２のドレインは、ＮＭＯＳトランジスタ１２９のゲートに接続され、ＮＭＯＳトランジスタ１３２とＮＭＯＳトランジスタ１２９とでカレントミラー回路が構成されている。
【００８９】
図１０は外部出力端子１０３、１０４の出力電圧を決定する電流経路を示す図であり、（Ａ）は入力信号ＳＡが論理１（Ｈレベル）の場合、（Ｂ）は入力信号ＳＡが論理０（Ｌレベル）の場合である。
【００９０】
ここで、例えば、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、本発明の第３実施形態１０２のＤＣ仕様が、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝１.０Ｖとすると、入力信号ＳＡが論理１（Ｈレベル）の場合には、（Ａ）に示すように、ＶＤＤ電源線１０８と外部出力端子１０３との間には０.１Ｖが印加され、外部出力端子１０４とＶＳＳ電源線１０９との間には０.９Ｖが印加される。入力信号ＳＡが論理０（Ｌレベル）の場合には、（Ｂ）に示すように、ＶＤＤ電源線１０８と外部出力端子１０４との間には０.１Ｖが印加され、外部出力端子１０３とＶＳＳ電源線１０９との間には０.９Ｖが印加される。したがって、入力信号ＳＡが論理１（Ｈレベル）の場合でも、論理０（Ｌレベル）の場合でも、定電流源１２８を構成するＮＭＯＳトランジスタ１２９のドレイン・ソース間電圧ＶＤＳとして十分な電圧を確保することができる。
【００９１】
また、例えば、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、本発明の第３実施形態１０２のＤＣ仕様が、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝０.６Ｖとすると、入力信号ＳＡが論理１（Ｈレベル）の場合には、ＶＤＤ電源線１０８と外部出力端子１０３との間及び外部出力端子１０４とＶＳＳ電源線１０９との間には０.５Ｖが印加される。入力信号ＳＡが論理０（Ｌレベル）の場合には、ＶＤＤ電源線１０８と外部出力端子１０４との間及び外部出力端子１０３とＶＳＳ電源線１０９との間には０.５Ｖが印加される。この場合にも、定電流源１２８を構成するＮＭＯＳトランジスタ１２９のドレイン・ソース間電圧ＶＤＳとして十分な電圧を確保することができる。
【００９２】
以上のように、本発明の第３実施形態１０２によれば、ＶＤＤ電源線１０８からＶＳＳ電源線１０９への電流経路上、信号伝送部１１１の下流にＶＣ設定部１２２を備える場合に、定電流源１２８をＶＣ設定部１２２のＮＭＯＳトランジスタ１２７のソースとＶＳＳ電源線１０９との間に接続するようにしているので、出力コモンモード電圧ＶＣのＤＣ仕様がＶＤＤ／２近傍からＶＤＤ側に極端に偏った場合であっても、定電流源１２８を構成するＮＭＯＳトランジスタ１２９のドレイン・ソース間電圧ＶＤＳを十分に確保することができる。したがって、出力コモンモード電圧ＶＣのＤＣ仕様がＶＤＤ／２近傍からＶＤＤ側に極端に偏った場合であっても、出力コモンモード電圧ＶＣのＤＣ仕様を満足することができ、歩留りの向上を図ることができる。
【００９３】
（第４実施形態）
図１１は本発明の第４実施形態を示す回路図である。本発明の第４実施形態１３５は、ＶＣ設定部１２２のＮＭＯＳトランジスタ１２７のソースをＶＳＳ電源線１０９に接続し、定電流源１２８を信号伝送部１１１の第２の電源端子１１１ＢとＶＣ設定部１２２のＮＭＯＳトランジスタ１２７のドレインとの間に接続し、その他については、本発明の第３実施形態１０２と同様に構成したものである。
【００９４】
図１２は本発明の第４実施形態１３５で使用するＮＭＯＳトランジスタ１２９用のバイアス回路の第１構成例を示す回路図である。図１２中、１４４はバイアス回路、１４５はＮＭＯＳトランジスタ、１４６、１４７は抵抗である。ＮＭＯＳトランジスタ１４５は、ドレインを抵抗１４６を介してＶＤＤ電源線１０８に接続し、ゲートをドレインに接続し、ソースを抵抗１４７を介してＶＳＳ電源線１０９に接続し、ドレインにゲート・バイアス電圧ＶＢＮを得るようにされている。ＮＭＯＳトランジスタ１４５のドレインは、ＮＭＯＳトランジスタ１２９のゲートに接続され、ＮＭＯＳトランジスタ１４５とＮＭＯＳトランジスタ１２９とでカレントミラー回路が構成されている。
【００９５】
バイアス回路１４４は、ＮＭＯＳトランジスタ１２７のレプリカ素子として、ＮＭＯＳトランジスタ１４５のソースとＶＳＳ電源線１０９との間に、線形素子である抵抗１４７を設け、ＮＭＯＳトランジスタ１２９のゲート・ソース間電圧｜ＶＧＳ｜を大きくすることにより、チャネルコンダクタンス|ｇｍ|を調整し、出力差動電圧ＶＤのばらつきを抑制するというものである。
【００９６】
図１３は本発明の第４実施形態１３５で使用するＮＭＯＳトランジスタ１２９用のバイアス回路の第２構成例を示す回路図である。図１３中、１４８はバイアス回路であり、バイアス回路１４８は、図１２に示すバイアス回路１４４が備える抵抗１４７の代わりに、ＮＭＯＳトランジスタ１４９を設け、その他については、バイアス回路１４４と同様に構成したものである。バイアス回路１４８においては、ＮＭＯＳトランジスタ１４９の動作領域が線形領域となる範囲でゲート電圧ＶＧＮを設定することにより、バイアス回路１４４と同様の効果を得ることができる。
【００９７】
本発明の第４実施形態１３５においても、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、ＤＣ仕様が、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝１.０Ｖとすると、入力信号ＳＡが論理１（Ｈレベル）の場合には、ＶＤＤ電源線１０８と外部出力端子１０３との間には０.１Ｖが印加され、外部出力端子１０４とＶＳＳ電源線１０９との間には０.９Ｖが印加される。入力信号ＳＡが論理０（Ｌレベル）の場合には、ＶＤＤ電源線１０８と外部出力端子１０４との間には０.１Ｖが印加され、外部出力端子１０３とＶＳＳ電源線１０９との間には０.９Ｖが印加される。したがって、入力信号ＳＡが論理１（Ｈレベル）の場合でも、論理０（Ｌレベル）の場合でも、定電流源１２８を構成するＮＭＯＳトランジスタ１２９のドレイン・ソース間電圧ＶＤＳとして十分な電圧を確保することができる。
【００９８】
また、例えば、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、本発明の第４実施形態１３５のＤＣ仕様が、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝０.６Ｖとすると、入力信号ＳＡが論理１（Ｈレベル）の場合には、ＶＤＤ電源線１０８と外部出力端子１０３との間及び外部出力端子１０４とＶＳＳ電源線１０９との間には０.５Ｖが印加される。入力信号ＳＡが論理０（Ｌレベル）の場合には、ＶＤＤ電源線１０８と外部出力端子１０４との間及び外部出力端子１０３とＶＳＳ電源線１０９との間には０.５Ｖが印加される。この場合にも、定電流源１２８を構成するＮＭＯＳトランジスタ１２９のドレイン・ソース間電圧ＶＤＳとして十分な電圧を確保することができる。
【００９９】
以上のように、本発明の第４実施形態１３５によれば、ＶＤＤ電源線１０８からＶＳＳ電源線１０９への電流経路上、信号伝送部１１１の下流にＶＣ設定部１２２を備える場合に、定電流源１２８を信号伝送部１１１の第２の電源端子１１１ＢとＶＣ設定部１２２のＮＭＯＳトランジスタ１２７のドレインとの間に接続するようにしているので、出力コモンモード電圧ＶＣのＤＣ仕様がＶＤＤ／２近傍からＶＤＤ側に極端に偏った場合であっても、定電流源１２８を構成するＮＭＯＳトランジスタ１２９のドレイン・ソース間電圧ＶＤＳを十分に確保することができる。したがって、出力コモンモード電圧ＶＣのＤＣ仕様がＶＤＤ／２近傍からＶＤＤ側に極端に偏った場合であっても、出力コモンモード電圧ＶＣのＤＣ仕様を満足することができ、歩留りの向上を図ることができる。
【０１００】
（第５実施形態）
図１４は本発明の第５実施形態を示す回路図である。本発明の第５実施形態１５２は、図１に示す本発明の第１実施形態６２を改良したものであり、本発明の第１実施形態６２が設けるＶＣ設定部８２と回路構成の異なるＶＣ設定部１５３を設け、定電流源８８の電流出力端子８８Ｂを信号伝送部７１の第１の電源端子７１Ａに接続し、その他については、本発明の第１実施形態６２と同様に構成したものである。
【０１０１】
ＶＣ設定部１５３は、可変抵抗素子として、図１に示すＶＣ設定部８２が設けるＰＭＯＳトランジスタ８７の代わりに、ＮＭＯＳトランジスタ１５４を設けている。オペアンプ８６の出力端子は、ＮＭＯＳトランジスタ１５４のゲートに接続されている。ＮＭＯＳトランジスタ１５４のドレインは、定電流源８８の電流出力端子８８Ｂに接続され、ＮＭＯＳトランジスタ１５４のソースは、ＶＳＳ電源線６９に接続されている。その他については、ＶＣ設定部８２と同様に構成されている。
【０１０２】
図１５は外部出力端子６３、６４の出力電圧を決定する電流経路を示す図であり、（Ａ）は入力信号ＳＡが論理１（Ｈレベル）の場合、（Ｂ）は入力信号ＳＡが論理０（Ｌレベル）の場合である。
【０１０３】
ここで、例えば、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、本発明の第５実施形態１５２のＤＣ仕様が、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝０.２Ｖとすると、入力信号ＳＡが論理１（Ｈレベル）の場合には、（Ａ）に示すように、ＶＤＤ電源線６８と外部出力端子６３との間には０.９Ｖが印加され、外部出力端子６４とＶＳＳ電源線６９との間には０.１Ｖが印加される。入力信号ＳＡが論理０（Ｌレベル）の場合には、（Ｂ）に示すように、ＶＤＤ電源線６８と外部出力端子６４との間には０.９Ｖが印加され、外部出力端子６３とＶＳＳ電源線６９との間には０.１Ｖが印加される。したがって、入力信号ＳＡが論理１（Ｈレベル）の場合でも、論理０（Ｌレベル）の場合でも、定電流源８８を構成するＰＭＯＳトランジスタ８９のソース・ドレイン間電圧ＶＳＤとして十分な電圧を確保することができる。
【０１０４】
また、例えば、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、本発明の第５実施形態１５２のＤＣ仕様が、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝ＶＤＤ／２＝０.６Ｖとすると、入力信号ＳＡが論理１（Ｈレベル）の場合には、ＶＤＤ電源線６８と外部出力端子６３との間及び外部出力端子６４とＶＳＳ電源線６９との間には０.５Ｖが印加される。入力信号ＳＡが論理０（Ｌレベル）の場合には、ＶＤＤ電源線６８と外部出力端子６４との間及び外部出力端子６３とＶＳＳ電源線６９との間には０.５Ｖが印加される。この場合にも、定電流源８８を構成するＰＭＯＳトランジスタ８９のソース・ドレイン間電圧ＶＳＤとして十分な電圧を確保することができる。
【０１０５】
本発明の第５実施形態１５２は、例えば、携帯電話において、画像データ転送用差動インタフェース回路として使用することができる。このような画像データ転送用差動インタフェース回路の要求仕様には、Ｓパラメータで示された反射特性が含まれることが一般的になってきた。本発明の第５実施形態１５２は、このような要求仕様に十分に応えられるものである。以下、この点について説明する。
【０１０６】
本発明の第５実施形態１５２においては、入力信号ＳＡ＝論理１（Ｈレベル）の場合、図１５（Ａ）に示すように、外部出力端子６３からＶＤＤ電源線６８（固定端）及びＶＳＳ電源線６９Ａ（固定端）までの経路には、ＮＭＯＳトランジスタ７６と、並列接続されていると見ることができるＰＭＯＳトランジスタ８９及びＮＭＯＳトランジスタ１５４との直列回路が存在する。また、外部出力端子６４からＶＳＳ電源線６９Ｂ（固定端）までの経路には、ＮＭＯＳトランジスタ８１が存在する。
【０１０７】
入力信号ＳＡ＝論理０（Ｌレベル）の場合には、図１５（Ｂ）に示すように、外部出力端子６４からＶＤＤ電源線６８及びＶＳＳ電源線６９Ａまでの経路には、ＮＭＯＳトランジスタ８０と、並列接続されていると見ることができるＰＭＯＳトランジスタ８９及びＮＭＯＳトランジスタ１５４との直列回路が存在する。また、外部出力端子６３からＶＳＳ電源線６９Ｂまでの経路には、ＮＭＯＳトランジスタ７７が存在する。
【０１０８】
ここで、入力信号ＳＡ＝論理１（Ｈレベル）の場合、外部出力端子６３とＶＤＤ電源線６８及びＶＳＳ電源線６９Ａとの間のＤＣ抵抗値を５０Ω、外部出力端子６４とＶＳＳ電源線６９Ｂとの間のＤＣ抵抗値を５０Ωとすることができれば、ＬＳＩパッケージ等による寄生リアクタンスを無視すると、外部出力端子６３から見た本発明の第５実施形態１５２側の出力インピーダンス及び外部出力端子６４から見た本発明の第５実施形態１５２側の出力インピーダンスを共に外部出力端子につながる伝送線路の特性インピーダンス（通常、５０Ω程度）に一致させることができる。
【０１０９】
また、入力信号ＳＡ＝論理０（Ｌレベル）の場合、外部出力端子６４とＶＤＤ電源線６８及びＶＳＳ電源線６９Ａとの間のＤＣ抵抗値を５０Ω、外部出力端子６３とＶＳＳ電源線６９Ｂとの間のＤＣ抵抗値を５０Ωとすることができれば、外部出力端子６３から見た本発明の第５実施形態１５２側の出力インピーダンス及び外部出力端子６４から見た本発明の第５実施形態１５２側の出力インピーダンスをそれぞれ特性インピーダンス（５０Ω）に一致させることができる。
【０１１０】
このように、外部出力端子６３から見た本発明の第５実施形態１５２側の出力インピーダンス及び外部出力端子６４から見た本発明の第５実施形態１５２側の出力インピーダンスを共に特性インピーダンス（５０Ω）と一致させることができれば、外部出力端子６３、６４における反射係数を０とし、ＳパラメータＳｄｄ１１、Ｓｃｃ１１、Ｓｃｄ１１の値を向上させることができる。
【０１１１】
例えば、ＰＭＯＳトランジスタ８９のＤＣ抵抗値＝１２０Ω、ＮＭＯＳトランジスタ１５４のＤＣ抵抗値＝６０Ω、ＮＭＯＳトランジスタ７６、８０のＤＣ抵抗値＝１０Ω、ＮＭＯＳトランジスタ７７、８１のＤＣ抵抗値＝５０Ωに調整すると、外部出力端子６３から見た本発明の第５実施形態１５２側のＤＣ抵抗値及び外部出力端子６４から見た本発明の第５実施形態１５２側のＤＣ抵抗値を共に５０Ωとし、外部出力端子６３から見た本発明の第５実施形態１５２側の出力インピーダンス及び外部出力端子６４から見た本発明の第５実施形態１５２側の出力インピーダンスを共に特性インピーダンス（５０Ω）に一致させることができる。
【０１１２】
図１６は本発明の第５実施形態１５２の反射測定モデルを示す回路図である。図１６中、Ｒｐは外部出力端子６３とＶＤＤ電源線６８及びＶＳＳ電源線６９Ａとの間のＤＣ抵抗成分、Ｒｎは外部出力端子６４とＶＳＳ電源線６９Ｂとの間のＤＣ抵抗成分、Ｃｐは寄生容量（通常、１〜２ｐＦ程度。）、Ｒｓは終端抵抗、Ｓｉｐ、Ｓｉｎは信号源である。
【０１１３】
ここで、ＳパラメータＳｄｄ１１、Ｓｃｃ１１、Ｓｃｄ１１は、数１に示すように定義される。
【０１１４】
【数１】
0005262581.tif 000002
【０１１５】
但し、Γｄｄ１１は差動入力と差動出力との関係を示す反射係数、Γｃｃ１１は同相入力と同相出力との関係を示す反射係数、Γｃｄ１１は差動入力と同相出力との関係を示す反射係数である。Ｖｉｄは差動入力、Ｖｉｃは同相入力、Ｖｒｄは差動反射、Ｖｒｃは同相反射であり、数２に示すように定義される。
【０１１６】
【数２】
0005262581.tif 000003
【０１１７】
但し、ｖｉｐは外部出力端子６３への入力電圧、ｖｉｎは外部出力端子６４への入力電圧、ｖｒｐは外部出力端子６３からの反射電圧、ｖｒｎは外部出力端子６４からの反射電圧である。
【０１１８】
Ｒｐ＝５０Ω、Ｒｎ＝５０Ω、Ｒｓ＝５０Ω、Ｃｐ＝０ｐＦとすると、外部出力端子６３における反射係数Γｐ及び外部出力端子６４における反射係数Γｎは、数３に示すようになる。
【０１１９】
【数３】
0005262581.tif 000004
【０１２０】
したがって、ＳパラメータＳｄｄ１１、Ｓｃｃ１１、Ｓｃｄ１１は、理論的には、数４に示すようになる。
【０１２１】
【数４】
0005262581.tif 000005
【０１２２】
図１７は図１６に示す反射測定モデルについて回路シミュレーションを実行して得られたＳパラメータＳｄｄ１１の周波数特性を示す図である。図１７では、横軸に信号の周波数［ＧＨｚ］、縦軸にＳｄｄ１１［ｄＢ］の値を取っており、Ｓｄｄ１１＝０［ｄＢ］で全反射、Ｓｄｄ１１＝−∞［ｄＢ］で反射無しの状態を意味している。
【０１２３】
図１７に示す回路シミュレーション結果によると、信号の周波数≒０［Ｈｚ］の場合、Ｓｄｄ１１≒−１６［ｄＢ］となっている。例えば、携帯電話で使用される画像データ転送用差動インタフェース回路の反射仕様として、周波数範囲が１ＧＨｚ以下で、Ｓｄｄ１１の最大値＝−１４［ｄＢ］が要求される場合があるが、本発明の第５実施形態１５２は、この仕様を満足している。
【０１２４】
図１８は図１６に示す反射測定モデルについて回路シミュレーションを実行して得られたＳパラメータＳｃｄ１１の周波数特性を示す図である。図１８では、横軸に信号の周波数［ＧＨｚ］、縦軸にＳｃｄ１１［ｄＢ］の値を取っており、Ｓｃｄ１１＝０［ｄＢ］で全反射、Ｓｃｄ１１＝−∞［ｄＢ］で反射無しの状態を意味している。
【０１２５】
図１８に示す回路シミュレーション結果によると、信号の周波数≒０［Ｈｚ］の場合、Ｓｃｄ１１≒−４４［ｄＢ］となっている。例えば、携帯電話で使用される画像データ転送用差動インタフェース回路の反射仕様として、Ｓｃｄ１１の最大値＝−２６［ｄＢ］が要求される場合があるが、本発明の第５実施形態１５２は、この仕様を満足している。
【０１２６】
以上のように、本発明の第５実施形態１５２によれば、ＶＤＤ電源線６８からＶＳＳ電源線６９への電流経路上、信号伝送部７１の上流に定電流源８８を備える場合に、ＶＣ設定部１５３の可変抵抗素子をなすＮＭＯＳトランジスタ１５４を定電流源８８の電流出力端子８８ＢとＶＳＳ電源線６９との間に接続しているので、出力コモンモード電圧ＶＣのＤＣ仕様がＶＤＤ／２近傍からＶＳＳ側に極端に偏った場合であっても、定電流源８８を構成するＰＭＯＳトランジスタ８９のソース・ドレイン間電圧ＶＳＤを十分に確保することができる。したがって、出力コモンモード電圧ＶＣのＤＣ仕様がＶＤＤ／２近傍からＶＳＳ側に極端に偏った場合であっても、出力コモンモード電圧ＶＣのＤＣ仕様を満足することができ、歩留りの向上を図ることができる。
【０１２７】
また、ＶＣ設定部１５３の可変抵抗素子をなすＮＭＯＳトランジスタ１５４を定電流源８８の電流出力端子８８ＢとＶＳＳ電源線６９との間に接続しているので、ＰＭＯＳトランジスタ８９及びＮＭＯＳトランジスタ７６、７７、８０、８１、１５４のＤＣ抵抗値を調整することにより、外部出力端子６３から見た本発明の第５実施形態１５２側の出力インピーダンス及び外部出力端子６４から見た本発明の第５実施形態１５２側の出力インピーダンスを特性インピーダンスと一致させることができる。したがって、反射特性の改善を図ることができる。
【０１２８】
また、ＶＤＤ電源線６８と信号伝送部７１との間のトランジスタの段数が、定電流源８８のＰＭＯＳトランジスタ８９の１段であるので、電源電圧ＶＤＤを低くし、消費電力の低減化を図ることができる。
【０１２９】
（第６実施形態）
図１９は本発明の第６実施形態を示す回路図である。本発明の第６実施形態１６５は、図５に示す本発明の第２実施形態９５を改良したものであり、本発明の第２実施形態８２が設ける定電流源８８と回路構成の異なる定電流源１６６を設け、ＶＣ設定部８２のＰＭＯＳトランジスタ８７のドレインを信号伝送部７１の第１の電源端子７１Ａに接続し、その他については、本発明の第２実施形態９５と同様に構成したものである。
【０１３０】
定電流源１６６は、図５に示す定電流源８８が設けるＰＭＯＳトランジスタ８９の代わりに、ＮＭＯＳトランジスタ１６７を設けている。ＮＭＯＳトランジスタ１６７のドレインは、定電流源１６６の電流入力端子１６６Ａを介してＶＣ設定部８２のＰＭＯＳトランジスタ８７のドレインに接続されている。ＮＭＯＳトランジスタ１６７のソースは、定電流源１６６の電流出力端子１６６Ｂを介してＶＳＳ電源線６９に接続されている。ＮＭＯＳトランジスタ１６７のゲートには、ゲート・バイアス電圧ＶＢＮが与えられる。
【０１３１】
図２０は外部出力端子６３、６４の出力電圧を決定する電流経路を示す図であり、（Ａ）は入力信号ＳＡが論理１（Ｈレベル）の場合、（Ｂ）は入力信号ＳＡが論理０（Ｌレベル）の場合である。
【０１３２】
ここで、例えば、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、本発明の第６実施形態１６５のＤＣ仕様が、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝０.２Ｖとすると、入力信号ＳＡが論理１（Ｈレベル）の場合には、（Ａ）に示すように、ＶＤＤ電源線６８と外部出力端子６３との間には０.９Ｖが印加され、外部出力端子６４とＶＳＳ電源線６９との間には０.１Ｖが印加される。入力信号ＳＡが論理０（Ｌレベル）の場合には、（Ｂ）に示すように、ＶＤＤ電源線６８と外部出力端子６４との間には０.９Ｖが印加され、外部出力端子６３とＶＳＳ電源線６９との間には０.１Ｖが印加される。
【０１３３】
また、入力信号ＳＡが論理１（Ｈレベル）の場合でも、論理０（Ｌレベル）の場合でも、ＰＭＯＳトランジスタ８７のソースとＮＭＯＳトランジスタ１６７のソースとの間には、１.２Ｖが印加される。したがって、入力信号ＳＡが論理１（Ｈレベル）の場合でも、論理０（Ｌレベル）の場合でも、定電流源１６６を構成するＮＭＯＳトランジスタ１６７のドレイン・ソース間電圧ＶＤＳとして十分な電圧を確保することができる。
【０１３４】
また、例えば、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、本発明の第２実施形態９５のＤＣ仕様が、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝ＶＤＤ／２＝０.６Ｖとすると、入力信号ＳＡが論理１（Ｈレベル）の場合には、ＶＤＤ電源線６８と外部出力端子６３との間及び外部出力端子６４とＶＳＳ電源線６９との間には０.５Ｖが印加される。入力信号ＳＡが論理０（Ｌレベル）の場合には、ＶＤＤ電源線６８と外部出力端子６４との間及び外部出力端子６３とＶＳＳ電源線６９との間には０.５Ｖが印加される。
【０１３５】
また、入力信号ＳＡが論理１（Ｈレベル）の場合でも、論理０（Ｌレベル）の場合でも、ＰＭＯＳトランジスタ８７のソースとＮＭＯＳトランジスタ１６７のソースとの間には、１.２Ｖが印加される。この場合にも、定電流源１６６を構成するＮＭＯＳトランジスタ１６７のドレイン・ソース間電圧ＶＤＳとして十分な電圧を確保することができる。
【０１３６】
また、本発明の第６実施形態１６５においては、入力信号ＳＡ＝論理１（Ｈレベル）の場合、図２０（Ａ）に示すように、外部出力端子６３からＶＤＤ電源線６８及びＶＳＳ電源線６９Ａまでの経路には、ＮＭＯＳトランジスタ７６と、並列接続されていると見ることができるＰＭＯＳトランジスタ８７及びＮＭＯＳトランジスタ１６７との直列回路が存在する。また、外部出力端子６４からＶＳＳ電源線６９Ｂまでの経路には、ＮＭＯＳトランジスタ８１が存在する。
【０１３７】
入力信号ＳＡ＝論理０（Ｌレベル）の場合には、図２０（Ｂ）に示すように、外部出力端子６４からＶＤＤ電源線６８及びＶＳＳ電源線６９Ａまでの経路には、ＮＭＯＳトランジスタ８０と、並列接続されていると見ることができるＰＭＯＳトランジスタ８７及びＮＭＯＳトランジスタ１６７との直列回路が存在する。また、外部出力端子６３からＶＳＳ電源線６９Ｂまでの経路には、ＮＭＯＳトランジスタ７７が存在する。
【０１３８】
ここで、入力信号ＳＡ＝論理１（Ｈレベル）の場合、外部出力端子６３とＶＤＤ電源線６８及びＶＳＳ電源線６９Ａとの間のＤＣ抵抗値を５０Ω、外部出力端子６４とＶＳＳ電源線６９Ｂとの間のＤＣ抵抗値を５０Ωとすることができれば、外部出力端子６３から見た本発明の第６実施形態１６５側の出力インピーダンス及び外部出力端子６４から見た本発明の第６実施形態１６５側の出力インピーダンスをそれぞれ特性インピーダンス（５０Ω）に一致させることができる。
【０１３９】
また、入力信号ＳＡ＝論理０（Ｌレベル）の場合、外部出力端子６４とＶＤＤ電源線６８及びＶＳＳ電源線６９Ａとの間のＤＣ抵抗値を５０Ω、外部出力端子６３とＶＳＳ電源線６９Ｂとの間のＤＣ抵抗値を５０Ωとすることができれば、外部出力端子６３から見た本発明の第６実施形態１６５側の出力インピーダンス及び外部出力端子６４から見た本発明の第６実施形態１６５側の出力インピーダンスをそれぞれ特性インピーダンス（５０Ω）に一致させることができる。
【０１４０】
このように、外部出力端子６３から見た本発明の第６実施形態１６５側の出力インピーダンス及び外部出力端子６４から見た本発明の第６実施形態１６５側の出力インピーダンスを共に特性インピーダンス（５０Ω）と一致させることができれば、外部出力端子６３、６４における反射係数を０とし、ＳパラメータＳｄｄ１１、Ｓｃｃ１１、Ｓｃｄ１１の値を向上させることができる。
【０１４１】
例えば、ＰＭＯＳトランジスタ８７のＤＣ抵抗値＝１２０Ω、ＮＭＯＳトランジスタ１６７のＤＣ抵抗値＝６０Ω、ＮＭＯＳトランジスタ７６、８０のＤＣ抵抗値＝１０Ω、ＮＭＯＳトランジスタ７７、８１のＤＣ抵抗値＝５０Ωに調整すると、外部出力端子６３から見た本発明の第６実施形態１６５側のＤＣ抵抗値及び外部出力端子６４から見た本発明の第６実施形態１６５側のＤＣ抵抗値を共に５０Ωとし、外部出力端子６３から見た本発明の第６実施形態１６５側の出力インピーダンス及び外部出力端子６４から見た本発明の第６実施形態１６５側の出力インピーダンスを共に特性インピーダンス（５０Ω）に一致させることができる。
【０１４２】
以上のように、本発明の第６実施形態１６５によれば、ＶＤＤ電源線６８からＶＳＳ電源線６９への電流経路上、信号伝送部７１の上流にＶＣ設定部８２を備える場合に、定電流源１６６をＶＣ設定部８２の可変抵抗素子をなすＰＭＯＳトランジスタ８７のソースとＶＳＳ電源線６９との間に接続しているので、出力コモンモード電圧ＶＣのＤＣ仕様がＶＤＤ／２近傍からＶＳＳ側に極端に偏った場合であっても、定電流源１６６を構成するＮＭＯＳトランジスタ１６７のドレイン・ソース間電圧ＶＤＳを十分に確保することができる。したがって、出力コモンモード電圧ＶＣのＤＣ仕様がＶＤＤ／２近傍からＶＳＳ側に極端に偏った場合であっても、出力コモンモード電圧ＶＣのＤＣ仕様を満足することができ、歩留りの向上を図ることができる。
【０１４３】
また、定電流源１６６をＶＣ設定部８２のＰＭＯＳトランジスタ８７のドレインとＶＳＳ電源線６９との間に接続しているので、ＰＭＯＳトランジスタ８７及びＮＭＯＳトランジスタ７６、７７、８０、８１、１６７のＤＣ抵抗値を調整することにより、外部出力端子６３から見た本発明の第６実施形態１６５側の出力インピーダンス及び外部出力端子６４から見た本発明の第６実施形態１６５側の出力インピーダンスを共に特性インピーダンスと一致させることができる。したがって、反射特性の改善を図ることができる。
【０１４４】
また、ＶＤＤ電源線６８と信号伝送部７１との間のトランジスタの段数が、ＶＣ設定部８２の可変抵抗素子をなすＰＭＯＳトランジスタ８７の１段であるので、電源電圧ＶＤＤを低くし、消費電力の低減化を図ることができる。
【０１４５】
（第７実施形態）
図２１は本発明の第７実施形態を示す回路図である。本発明の第７実施形態１７２は、図８に示す本発明の第３実施形態１０２を改良したものであり、本発明の第３実施形態１０２が設けるＶＣ設定部１２２と回路構成の異なるＶＣ設定部１７３を設け、信号伝送部１１１の第２の電源端子１１１Ｂを定電流源１２８の電流入力端子１２８Ａに接続し、その他については、本発明の第３実施形態１０２と同様に構成したものである。
【０１４６】
ＶＣ設定部１７３は、可変抵抗素子として、図８に示すＶＣ設定部１２２が設けるＮＭＯＳトランジスタ１２７の代わりに、ＰＭＯＳトランジスタ１７４を設けている。オペアンプ１２６の出力端子は、ＰＭＯＳトランジスタ１７４のゲートに接続されている。ＰＭＯＳトランジスタ１７４のソースは、ＶＤＤ電源線１０８に接続され、ＰＭＯＳトランジスタ１７４のドレインは、定電流源１２８の電流入力端子１２８Ａに接続されている。その他については、ＶＣ設定部１２２と同様に構成されている。
【０１４７】
図２２は外部出力端子１０３、１０４の出力電圧を決定する電流経路を示す図であり、（Ａ）は入力信号ＳＡが論理１（Ｈレベル）の場合、（Ｂ）は入力信号ＳＡが論理０（Ｌレベル）の場合である。
【０１４８】
ここで、例えば、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、本発明の第７実施形態１７２のＤＣ仕様が、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝１.０Ｖとすると、入力信号ＳＡが論理１（Ｈレベル）の場合には、（Ａ）に示すように、ＶＤＤ電源線１０８と外部出力端子１０３との間には０.１Ｖが印加され、外部出力端子１０４とＶＳＳ電源線１０９との間には０.９Ｖが印加される。入力信号ＳＡが論理０（Ｌレベル）の場合には、（Ｂ）に示すように、ＶＤＤ電源線１０８と外部出力端子１０４との間には０.１Ｖが印加され、外部出力端子１０３とＶＳＳ電源線１０９との間には０.９Ｖが印加される。したがって、入力信号ＳＡが論理１（Ｈレベル）の場合でも、論理０（Ｌレベル）の場合でも、定電流源１２８を構成するＮＭＯＳトランジスタ１２９のドレイン・ソース間電圧ＶＤＳとして十分な電圧を確保することができる。
【０１４９】
また、例えば、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、本発明の第７実施形態１７２のＤＣ仕様が、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝０.６Ｖとすると、入力信号ＳＡが論理１（Ｈレベル）の場合には、ＶＤＤ電源線１０８と外部出力端子１０３との間及び外部出力端子１０４とＶＳＳ電源線１０９との間には０.５Ｖが印加される。入力信号ＳＡが論理０（Ｌレベル）の場合には、ＶＤＤ電源線１０８と外部出力端子１０４との間及び外部出力端子１０３とＶＳＳ電源線１０９との間には０.５Ｖが印加される。この場合にも、定電流源１２８を構成するＮＭＯＳトランジスタ１２９のドレイン・ソース間電圧ＶＤＳとして十分な電圧を確保することができる。
【０１５０】
また、本発明の第７実施形態１７２においては、入力信号ＳＡ＝論理１（Ｈレベル）の場合、図２２（Ａ）に示すように、外部出力端子１０３からＶＤＤ電源線１０８Ａ（固定端）までの経路には、ＰＭＯＳトランジスタ１１６が存在する。また、外部出力端子１０４からＶＤＤ電源線１０８Ｂ（固定端）及びＶＳＳ電源線１０９（固定端）までの経路には、ＰＭＯＳトランジスタ１２１と、並列接続されていると見ることができるＰＭＯＳトランジスタ１７４及びＮＭＯＳトランジスタ１２９との直列回路が存在する。
【０１５１】
入力信号ＳＡ＝論理０（Ｌレベル）の場合には、図２２（Ｂ）に示すように、外部出力端子１０４からＶＤＤ電源線１０８Ａまでの経路には、ＰＭＯＳトランジスタ１２０が存在する。また、外部出力端子１０３からＶＤＤ電源線１０８Ｂ及びＶＳＳ電源線１０９までの経路には、ＰＭＯＳトランジスタ１１７と、並列接続されていると見ることができるＰＭＯＳトランジスタ１７４及びＮＭＯＳトランジスタ１２９との直列回路が存在する。
【０１５２】
ここで、入力信号ＳＡ＝論理１（Ｈレベル）の場合、外部出力端子１０３とＶＤＤ電源線１０８Ａとの間のＤＣ抵抗値を５０Ω、外部出力端子１０４とＶＤＤ電源線１０８Ｂ及びＶＳＳ電源線１０９との間のＤＣ抵抗値を５０Ωとすることができれば、外部出力端子１０３から見た本発明の第７実施形態１７２側の出力インピーダンス及び外部出力端子１０４から見た本発明の第７実施形態１７２側の出力インピーダンスを共に特性インピーダンス（５０Ω）に一致させることができる。
【０１５３】
また、入力信号ＳＡ＝論理０（Ｌレベル）の場合には、外部出力端子１０４とＶＤＤ電源線１０８Ａとの間のＤＣ抵抗値を５０Ω、外部出力端子１０３とＶＤＤ電源線１０８Ｂ及びＶＳＳ電源線１０９との間のＤＣ抵抗値を５０Ωとすることができれば、外部出力端子１０３から見た本発明の第７実施形態１７２側の出力インピーダンス及び外部出力端子１０４から見た本発明の第７実施形態１７２側の出力インピーダンスを共に特性インピーダンス（５０Ω）に一致させることができる。
【０１５４】
このように、外部出力端子１０３から見た本発明の第７実施形態１７２側の出力インピーダンス及び外部出力端子１０４から見た本発明の第７実施形態１７２側の出力インピーダンスを共に特性インピーダンス（５０Ω）と一致させることができれば、外部出力端子１０３、１０４における反射係数を０とし、ＳパラメータＳｄｄ１１、Ｓｃｃ１１、Ｓｃｄ１１の値を向上させることができる。
【０１５５】
例えば、ＮＭＯＳトランジスタ１２９のＤＣ抵抗値＝１２０Ω、ＰＭＯＳトランジスタ１７４のＤＣ抵抗値＝６０Ω、ＰＭＯＳトランジスタ１１７、１２１のＤＣ抵抗値＝１０Ω、ＰＭＯＳトランジスタ１１６、１２０のＤＣ抵抗値＝５０Ωに調整すると、外部出力端子１０３から見た本発明の第７実施形態１７２側の出力インピーダンス及び外部出力端子１０４から見た本発明の第７実施形態１７２側の出力インピーダンスを共に５０Ωとし、特性インピーダンス（５０Ω）に一致させることができる。
【０１５６】
以上のように、本発明の第７実施形態１７２によれば、ＶＤＤ電源線１０８からＶＳＳ電源線１０９への電流経路上、信号伝送部１１１の下流に定電流源１２８を備える場合に、ＶＣ設定部１７３の可変抵抗素子をなすＰＭＯＳトランジスタ１７４をＶＤＤ電源線１０８と定電流源１２８の電流入力端子１２８Ａとの間に接続しているので、出力コモンモード電圧ＶＣのＤＣ仕様がＶＤＤ／２近傍からＶＤＤ側に極端に偏った場合であっても、定電流源１２８を構成するＮＭＯＳトランジスタ１２９のドレイン・ソース間電圧ＶＤＳを十分に確保することができる。したがって、出力コモンモード電圧ＶＣのＤＣ仕様がＶＤＤ／２近傍からＶＤＤ側に極端に偏った場合であっても、出力コモンモード電圧ＶＣのＤＣ仕様を満足することができ、歩留りの向上を図ることができる。
【０１５７】
また、ＶＣ設定部１７３の可変抵抗素子をなすＰＭＯＳトランジスタ１７４をＶＤＤ電源線１０８と定電流源１２８の電流入力端子１２８Ａとの間に接続しているので、ＰＭＯＳトランジスタ１１６、１１７、１２０、１２１、１７４及びＮＭＯＳトランジスタ１２９のＤＣ抵抗値を調整することにより、外部出力端子１０３から見た本発明の第７実施形態１７２側の出力インピーダンス及び外部出力端子１０４から見た本発明の第７実施形態１７２側の出力インピーダンスを共に特性インピーダンスと一致させることができる。したがって、反射特性の改善を図ることができる。
【０１５８】
また、信号伝送部１１１とＶＳＳ電源線１０９との間のトランジスタの段数が、定電流源１２８のＮＭＯＳトランジスタ１２９の１段であるので、電源電圧ＶＤＤを低くし、消費電力の低減化を図ることができる。
【０１５９】
（第８実施形態）
図２３は本発明の第８実施形態を示す回路図である。本発明の第８実施形態１８５は、図１１に示す本発明の第４実施形態１３５を改良したものであり、本発明の第４実施形態１３５が設ける定電流源１２８と回路構成の異なる定電流源１８６を設け、信号伝送部１１１の第２の電源端子１１１ＢをＶＣ設定部１２２のＮＭＯＳトランジスタ１２７のドレインに接続し、その他については、本発明の第４実施形態１３５と同様に構成したものである。
【０１６０】
定電流源１８６は、図１１に示す定電流源１２８が設けるＮＭＯＳトランジスタ１２９の代わりに、ＰＭＯＳトランジスタ１８７を設けている。ＰＭＯＳトランジスタ１８７のソースは定電流源１８６の電流入力端子１８６Ａを介してＶＤＤ電源線１０８に接続されている。ＰＭＯＳトランジスタ１８７のドレインは、定電流源１８６の電流出力端子１８６Ｂを介してＶＣ設定部１２２のＮＭＯＳトランジスタ１２７のドレインに接続されている。ＰＭＯＳトランジスタ１８７のゲートには、ゲート・バイアス電圧ＶＢＰが与えられる。
【０１６１】
図２４は外部出力端子１０３、１０４の出力電圧を決定する電流経路を示す図であり、（Ａ）は入力信号ＳＡが論理１（Ｈレベル）の場合、（Ｂ）は入力信号ＳＡが論理０（Ｌレベル）の場合である。
【０１６２】
ここで、例えば、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、本発明の第８実施形態１８５のＤＣ仕様が、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝１.０Ｖとすると、入力信号ＳＡが論理１（Ｈレベル）の場合には、（Ａ）に示すように、ＶＤＤ電源線１０８と外部出力端子１０３との間には０.１Ｖが印加され、外部出力端子１０４とＶＳＳ電源線１０９との間には０.９Ｖが印加される。入力信号ＳＡが論理０（Ｌレベル）の場合には、（Ｂ）に示すように、ＶＤＤ電源線１０８と外部出力端子１０４との間には０.１Ｖが印加され、外部出力端子１０３とＶＳＳ電源線１０９との間には０.９Ｖが印加される事になる。
【０１６３】
また、入力信号ＳＡが論理１（Ｈレベル）の場合でも、論理０（Ｌレベル）の場合でも、ＰＭＯＳトランジスタ１８７のソースとＮＭＯＳトランジスタ１２７のソースとの間には１.２Ｖが印加される。したがって、入力信号ＳＡが論理１（Ｈレベル）の場合でも、論理０（Ｌレベル）の場合でも、定電流源１８６を構成するＰＭＯＳトランジスタ１８７のソース・ドレイン間電圧ＶＳＤとして十分な電圧を確保することができる。
【０１６４】
また、例えば、ＶＤＤ＝１.２Ｖ、ＶＳＳ＝０Ｖの場合において、本発明の第８実施形態１８５のＤＣ仕様が、出力差動電圧ＶＤ＝０.２Ｖp-p、出力コモンモード電圧ＶＣ＝０.６Ｖとすると、入力信号ＳＡが論理１（Ｈレベル）の場合には、ＶＤＤ電源線１０８と外部出力端子１０３との間及び外部出力端子１０４とＶＳＳ電源線１０９との間には０.５Ｖが印加される。入力信号ＳＡが論理０（Ｌレベル）の場合には、ＶＤＤ電源線１０８と外部出力端子１０４との間及び外部出力端子１０３とＶＳＳ電源線１０９との間には０.５Ｖが印加される。この場合にも、定電流源１８６を構成するＰＭＯＳトランジスタ１８７のドレイン・ソース間電圧ＶＤＳとして十分な電圧を確保することができる。
【０１６５】
また、本発明の第８実施形態１８５においては、入力信号ＳＡ＝論理１（Ｈレベル）の場合、図２４（Ａ）に示すように、外部出力端子１０３からＶＤＤ電源線１０８Ａまでの経路には、ＰＭＯＳトランジスタ１１６が存在する。また、外部出力端子１０４からＶＤＤ電源線１０８Ｂ及びＶＳＳ電源線１０９までの経路には、ＰＭＯＳトランジスタ１２１と、並列接続されていると見ることができるＰＭＯＳトランジスタ１８７及びＮＭＯＳトランジスタ１２７との直列回路が存在する。
【０１６６】
入力信号ＳＡ＝論理０（Ｌレベル）の場合には、図２４（Ｂ）に示すように、外部出力端子１０４からＶＤＤ電源線１０８Ａまでの経路には、ＰＭＯＳトランジスタ１２０が存在する。また、外部出力端子１０３からＶＤＤ電源線１０８Ｂ及びＶＳＳ電源線１０９までの経路には、ＰＭＯＳトランジスタ１１７と、並列接続されていると見ることができるＰＭＯＳトランジスタ１８７及びＮＭＯＳトランジスタ１２７との直列回路が存在する。
【０１６７】
ここで、入力信号ＳＡ＝論理１（Ｈレベル）の場合、外部出力端子１０３とＶＤＤ電源線１０８Ａとの間のＤＣ抵抗値を５０Ω、外部出力端子１０４とＶＤＤ電源線１０８Ｂ及びＶＳＳ電源線１０９との間のＤＣ抵抗値を５０Ωとすることができれば、外部出力端子１０３から見た本発明の第８実施形態１８５側の出力インピーダンス及び外部出力端子１０４から見た本発明の第８実施形態１８５側の出力インピーダンスを共に特性インピーダンス（５０Ω）に一致させることができる。
【０１６８】
また、入力信号ＳＡ＝論理０（Ｌレベル）の場合、外部出力端子１０４とＶＤＤ電源線１０８Ａとの間のＤＣ抵抗値を５０Ω、外部出力端子１０３とＶＤＤ電源線１０８Ｂ及びＶＳＳ電源線１０９との間のＤＣ抵抗値を５０Ωとすることができれば、外部出力端子１０３から見た本発明の第８実施形態１８５側の出力インピーダンス及び外部出力端子１０４から見た本発明の第８実施形態１８５側の出力インピーダンスを共に特性インピーダンス（５０Ω）に一致させることができる。
【０１６９】
このように、外部出力端子１０３から見た本発明の第８実施形態１８５側の出力インピーダンス及び外部出力端子１０４から見た本発明の第８実施形態１８５側の出力インピーダンスを共に特性インピーダンス（５０Ω）と一致させることができれば、外部出力端子１０３、１０４における反射係数を０とし、ＳパラメータＳｄｄ１１、Ｓｃｃ１１、Ｓｃｄ１１の値を向上させることができる。
【０１７０】
例えば、ＮＭＯＳトランジスタ１２７のＤＣ抵抗値＝１２０Ω、ＰＭＯＳトランジスタ１８７のＤＣ抵抗値＝６０Ω、ＰＭＯＳトランジスタ１１７、１２１のＤＣ抵抗値＝１０Ω、ＰＭＯＳトランジスタ１１６、１２０のＤＣ抵抗値＝５０Ωに調整すると、外部出力端子１０３から見た本発明の第８実施形態１８５側の出力インピーダンス及び外部出力端子１０４から見た本発明の第８実施形態１８５側の出力インピーダンスを共に５０Ωとし、特性インピーダンス（５０Ω）に一致させることができる。
【０１７１】
以上のように、本発明の第８実施形態１８５によれば、ＶＤＤ電源線１０８からＶＳＳ電源線１０９への電流経路上、信号伝送部１１１の下流にＶＣ設定部１２２を備える場合に、定電流源１８６をＶＤＤ電源線１０８とＶＣ設定部１２２のＮＭＯＳトランジスタ１２７のドレインとの間に接続しているので、出力コモンモード電圧ＶＣのＤＣ仕様がＶＤＤ／２近傍からＶＤＤ側に極端に偏った場合であっても、定電流源１８６を構成するＰＭＯＳトランジスタ１８７のソース・ドレイン間電圧ＶＳＤを十分に確保することができる。したがって、出力コモンモード電圧ＶＣのＤＣ仕様がＶＤＤ／２近傍からＶＤＤ側に極端に偏った場合であっても、出力コモンモード電圧ＶＣのＤＣ仕様を満足することができ、歩留りの向上を図ることができる。
【０１７２】
また、定電流源１８６をＶＤＤ電源線１０８とＶＣ設定部１２２のＮＭＯＳトランジスタ１２７のドレインとの間に接続しているので、ＰＭＯＳトランジスタ１１６、１１７、１２０、１２１、１８７及びＮＭＯＳトランジスタ１２７のＤＣ抵抗値を調整することにより、外部出力端子１０３から見た本発明の第８実施形態１８５側の出力インピーダンス及び外部出力端子１０４から見た本発明の第８実施形態１８５側の出力インピーダンスを共に特性インピーダンスと一致させることができる。したがって、反射特性の改善を図ることができる。
【０１７３】
また、信号伝送部１１１とＶＳＳ電源線１０９との間のトランジスタの段数が、ＶＣ設定部１２２の可変抵抗素子をなすＮＭＯＳトランジスタ１２７の１段であるので、電源電圧ＶＤＤを低くし、消費電力の低減化を図ることができる。
【０１７４】
（本発明の実施形態の使用例）
図２５は本発明の実施形態を使用するシステムの一例を示すブロック回路図であり、携帯電話に設けられる画像データ及びクロック転送用の同期型インタフェースの構成を簡単に表したものである。図２５中、１９０はカメラ・モジュール、１９１はプロセッサ・ユニット、１９２は表示部であり、これらカメラ・モジュール１９０と、プロセッサ・ユニット１９１と、表示部１９２とは、別々のＬＳＩチップで構成される。これらのＬＳＩチップ間は高速データ転送技術によって接続され、画像データ及びクロックを送受信する。
【０１７５】
カメラ・モジュール１９０は、ＣＣＤセンサー等により得られたアナログ画像信号をＡ／Ｄ変換後、シリアル・データ化してプロセッサ・ユニット１９１に転送する。１９３は送信部であり、１９４−１、１９４−ｎはマルチプレクサ、１９５−１はマルチプレクサ１９４−１が出力する画像データを相補化して出力する差動出力回路、１９５−ｎはマルチプレクサ１９４−ｎが出力する画像データを相補化して出力する差動出力回路である。マルチプレクサ１９４−２〜１９４−（ｎ−１）及び差動出力回路１９５−２〜１９５−（ｎ−１）は図示を省略している。１９６はクロックＣＬＫを相補化して出力する差動出力回路である。差動出力回路１９５−１〜１９５−ｎ、１９６として、本発明の第１実施形態〜第８実施形態を使用することができる。
【０１７６】
プロセッサ・ユニット１９１は、カメラ・モジュール１９０の送信部１９３が送信した画像データＤＡＴＡ１ａ、／ＤＡＴＡ１ａ〜ＤＡＴＡｎａ、／ＤＡＴＡｎａ及びクロックＣＬＫ、／ＣＬＫを受信して画像信号の処理を行う。１９７は受信部であり、１９８−１は画像データＤＡＴＡ１ａ、／ＤＡＴＡ１ａを入力する差動入力回路、１９８−ｎは画像データＤＡＴＡｎａ、／ＤＡＴＡｎａを入力する差動入力回路、１９９−１は差動入力回路１９８−１が受信した画像データをデマルチプレクスするデマルチプレクサ、１９９−ｎは差動入力回路１９８−ｎが受信した画像データをデマルチプレクスするデマルチプレクサである。差動入力回路１９８−２〜１９８−（ｎ−１）及びデマルチプレクサ１９９−２〜１９９−（ｎ−１）は図示を省略している。２００はクロックＣＬＫ、／ＣＬＫを入力する差動入力回路である。
【０１７７】
また、２０１は送信部であり、２０２−１、２０２−ｎはマルチプレクサ、２０３−１はマルチプレクサ２０２−１が出力する画像データを相補化して出力する差動出力回路、２０３−ｎはマルチプレクサ２０２−ｎが出力する画像データを相補化して出力する差動出力回路である。マルチプレクサ２０２−２〜２０２−（ｎ−１）及び差動出力回路２０３−２〜２０３−（ｎ−１）は図示を省略している。２０４はクロックＣＬＫを相補化して出力する差動出力回路である。差動出力回路２０３−１〜２０３−ｎ、２０４として、本発明の第１実施形態〜第８実施形態を使用することができる。
【０１７８】
表示部１９２は、プロセッサ・ユニット１９１の送信部２０１が送信した画像データＤＡＴＡ１ｂ、／ＤＡＴＡ１ｂ〜ＤＡＴＡｎｂ、／ＤＡＴＡｎｂ及びクロックＣＬＫ、／ＣＬＫを入力し、ドライバを介して液晶表示パネル等によるデータ表示を行う。２０５は受信部であり、２０６−１は画像データＤＡＴＡ１ｂ、／ＤＡＴＡ１ｂを入力する差動入力回路、２０６−ｎは画像データＤＡＴＡｎｂ、／ＤＡＴＡｎｂを入力する差動入力回路、２０７−１は差動入力回路２０６−１が受信した画像データをデマルチプレクスするデマルチプレクサ、２０７−ｎは差動入力回路２０６−ｎが受信した画像データをデマルチプレクスするデマルチプレクサである。差動入力回路２０６−２〜２０６−（ｎ−１）及びデマルチプレクサ２０７−２〜２０７−（ｎ−１）は図示を省略している。２０８はクロックＣＬＫ、／ＣＬＫを入力する差動入力回路である。
【０１７９】
カメラ・モジュール１９０の送信部１９３からプロセッサ・ユニット１９１の受信部１９７への画像データＤＡＴＡ１ａ、／ＤＡＴＡ１ａ〜ＤＡＴＡｎａ、／ＤＡＴＡｎａの転送、及び、プロセッサ・ユニット１９１の送信部２０１から表示部１９２の受信部２０５への画像データＤＡＴＡ１ｂ、／ＤＡＴＡ１ｂ〜ＤＡＴＡｎｂ、／ＤＡＴＡｎｂの転送は、ＰＬＬ（phase-locked loop）にて高逓倍されたクロックＣＬＫによって同期化されている。この様なシステムを用いることによって、ＬＳＩチップ間の高速データ転送における信号品質を保証することができる。
【図面の簡単な説明】
【０１８０】
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第１実施形態が備える定電流源を構成するＰＭＯＳトランジスタのゲート・バイアス電圧を生成するバイアス回路の構成例を示す回路図である。
【図３】本発明の第１実施形態における外部出力端子の出力電圧を決定する電流経路を示す図である。
【図４】本発明の第１実施形態の入出力波形を示す波形図である。
【図５】本発明の第２実施形態を示す回路図である。
【図６】本発明の第２実施形態で使用する定電流源を構成するＰＭＯＳトランジスタ用のバイアス回路の第１構成例を示す回路図である。
【図７】本発明の第２実施形態で使用する定電流源を構成するＰＭＯＳトランジスタ用のバイアス回路の第２構成例を示す回路図である。
【図８】本発明の第３実施形態を示す回路図である。
【図９】本発明の第３実施形態が備える定電流源を構成するＮＭＯＳトランジスタのゲート・バイアス電圧を生成するバイアス回路の構成例を示す回路図である。
【図１０】本発明の第３実施形態における外部出力端子の出力電圧を決定する電流経路を示す図である。
【図１１】本発明の第４実施形態を示す回路図である。
【図１２】本発明の第４実施形態で使用する定電流源を構成するＮＭＯＳトランジスタ用のバイアス回路の第１構成例を示す回路図である。
【図１３】本発明の第４実施形態で使用する定電流源を構成するＮＭＯＳトランジスタ用のバイアス回路の第２構成例を示す回路図である。
【図１４】本発明の第５実施形態を示す回路図である。
【図１５】本発明の第５実施形態における外部出力端子の出力電圧を決定する電流経路を示す図である。
【図１６】本発明の第５実施形態の反射測定モデルを示す回路図である。
【図１７】図１６に示す反射測定モデルについて回路シミュレーションを実行して得られたＳパラメータＳｄｄ１１の周波数特性を示す図である。
【図１８】図１６に示す反射測定モデルについて回路シミュレーションを実行して得られたＳパラメータＳｃｄ１１の周波数特性を示す図である。
【図１９】本発明の第６実施形態を示す回路図である。
【図２０】本発明の第６実施形態における外部出力端子の出力電圧を決定する電流経路を示す図である。
【図２１】本発明の第７実施形態を示す回路図である。
【図２２】本発明の第７実施形態における外部出力端子の出力電圧を決定する電流経路を示す図である。
【図２３】本発明の第８実施形態を示す回路図である。
【図２４】本発明の第８実施形態における外部出力端子の出力電圧を決定する電流経路を示す図である。
【図２５】本発明の実施形態を使用するシステムの一例を示すブロック回路図である。
【図２６】従来の差動出力回路の一例を示す回路図である。
【図２７】図２６に示す従来の差動出力回路における外部出力端子の出力電圧を決定する電流経路を示す図である。
【図２８】従来の差動出力回路の他の例を示す回路図である。
【図２９】図２８に示す従来の差動出力回路における外部出力端子の出力電圧を決定する電流経路を示す図である。
【図３０】出力コモンモード電圧のＤＣ仕様がＶＳＳ側に極端に偏った場合に図２６に示す従来の差動出力回路に発生する問題点を説明するための図である。
【図３１】出力コモンモード電圧のＤＣ仕様がＶＤＤ側に極端に偏った場合に図２８に示す従来の差動出力回路に発生する問題点を説明するための図である。
【符号の説明】
【０１８１】
１…ＬＳＩ
２…従来の差動出力回路の一例
３、４…外部出力端子
５、６…信号配線
７…終端抵抗
８…ＶＤＤ電源線
９…ＶＳＳ電源線
１０…内部信号端子
１１…信号伝送部
１２、１３…出力バッファ
１４、１５…インバータ
１６…ＰＭＯＳトランジスタ
１７…ＮＭＯＳトランジスタ
１８…バッファ
１９…インバータ
２０…ＰＭＯＳトランジスタ
２１…ＮＭＯＳトランジスタ
２２…ＶＣ設定部（出力コモンモード電圧設定部）
２３、２４…抵抗
２５…コモンモード電圧設定端子
２６…オペアンプ
２７…ＰＭＯＳトランジスタ
２８…定電流源
２９…ＮＭＯＳトランジスタ
３１…ＬＳＩ
３２…従来の差動出力回路の他の例
３３、３４…外部出力端子
３５、３６…信号配線
３７…終端抵抗
３８…ＶＤＤ電源線
３９…ＶＳＳ電源線
４０…内部信号端子
４１…信号伝送部
４２、４３…出力バッファ
４４、４５…インバータ
４６…ＰＭＯＳトランジスタ
４７…ＮＭＯＳトランジスタ
４８…バッファ
４９…インバータ
５０…ＰＭＯＳトランジスタ
５１…ＮＭＯＳトランジスタ
５２…ＶＣ設定部（出力コモンモード電圧設定部）
５３、５４…抵抗
５５…コモンモード電圧設定端子
５６…オペアンプ
５７…ＮＭＯＳトランジスタ
５８…定電流源
５９…ＰＭＯＳトランジスタ
６１…ＬＳＩ
６２…本発明の第１実施形態
６３、６４…外部出力端子
６５、６６…信号配線
６７…終端抵抗
６８…ＶＤＤ電源線
６９…ＶＳＳ電源線
７０…内部信号端子
７１…信号伝送部
７２、７３…出力バッファ
７４…バッファ
７５…インバータ
７６、７７…ＮＭＯＳトランジスタ
７８…インバータ
７９…バッファ
８０、８１…ＮＭＯＳトランジスタ
８２…ＶＣ設定部（出力コモンモード電圧設定部）
８３、８４…抵抗
８５…コモンモード電圧設定端子
８６…オペアンプ
８７…ＰＭＯＳトランジスタ
８８…定電流源
８９…ＰＭＯＳトランジスタ
９１…バイアス回路
９２…ＰＭＯＳトランジスタ
９３…抵抗
９５…本発明の第２実施形態
１０１…ＬＳＩ
１０２…本発明の第３実施形態
１０３、１０４…外部出力端子
１０５、１０６…信号配線
１０７…終端抵抗
１０８…ＶＤＤ電源線
１０９…ＶＳＳ電源線
１１０…内部信号端子
１１１…信号伝送部
１１２、１１３…出力バッファ
１１４…インバータ
１１５…バッファ
１１６、１１７…ＰＭＯＳトランジスタ
１１８…バッファ
１１９…インバータ
１２０、１２１…ＰＭＯＳトランジスタ
１２２…ＶＣ設定部（出力コモンモード電圧設定部）
１２３、１２４…抵抗
１２５…コモンモード電圧設定端子
１２６…オペアンプ
１２７…ＮＭＯＳトランジスタ
１２８…定電流源
１２９…ＮＭＯＳトランジスタ
１３１…バイアス回路
１３２…ＮＭＯＳトランジスタ
１３３…抵抗
１３５…本発明の第４実施形態
１３７…バイアス回路
１３８…ＰＭＯＳトランジスタ
１３９、１４０…抵抗
１４１…バイアス回路
１４２…ＰＭＯＳトランジスタ
１４４…バイアス回路
１４５…ＮＭＯＳトランジスタ
１４６、１４７…抵抗
１４８…バイアス回路
１４９…ＮＭＯＳトランジスタ
１５２…本発明の第５実施形態
１５３…ＶＣ設定部
１５４…ＮＭＯＳトランジスタ
１６５…本発明の第６実施形態
１６６…定電流源
１６７…ＮＭＯＳトランジスタ
１７２…本発明の第７実施形態
１７３…ＶＣ設定部
１７４…ＰＭＯＳトランジスタ
１８５…本発明の第８実施形態
１８６…定電流源
１８７…ＰＭＯＳトランジスタ
１９０…カメラ・モジュール
１９１…プロセッサ・ユニット
１９２…表示部
１９３…送信部
１９４−１、１９４−ｎ…マルチプレクサ
１９５−１、１９５−ｎ、１９６…差動出力回路
１９７…受信部
１９８−１、１９８−ｎ…差動入力回路
１９９−１、１９９−ｎ…デマルチプレクサ
２００…差動入力回路
２０１…送信部
２０２−１、２０２−ｎ…マルチプレクサ
２０３−１、２０３−ｎ、２０４…差動出力回路
２０５…受信部
２０６−１、２０６−ｎ…差動入力回路
２０７−１、２０７−ｎ…デマルチプレクサ
２０８…差動入力回路
【図１】
0005262581.tif 000006
【図２】
0005262581.tif 000007
【図３】
0005262581.tif 000008
【図４】
0005262581.tif 000009
【図５】
0005262581.tif 000010
【図６】
0005262581.tif 000011
【図７】
0005262581.tif 000012
【図８】
0005262581.tif 000013
【図９】
0005262581.tif 000014
【図１０】
0005262581.tif 000015
【図１１】
0005262581.tif 000016
【図１２】
0005262581.tif 000017
【図１３】
0005262581.tif 000018
【図１４】
0005262581.tif 000019
【図１５】
0005262581.tif 000020
【図１６】
0005262581.tif 000021
【図１７】
0005262581.tif 000022
【図１８】
0005262581.tif 000023
【図１９】
0005262581.tif 000024
【図２０】
0005262581.tif 000025
【図２１】
0005262581.tif 000026
【図２２】
0005262581.tif 000027
【図２３】
0005262581.tif 000028
【図２４】
0005262581.tif 000029
【図２５】
0005262581.tif 000030
【図２６】
0005262581.tif 000031
【図２７】
0005262581.tif 000032
【図２８】
0005262581.tif 000033
【図２９】
0005262581.tif 000034
【図３０】
0005262581.tif 000035
【図３１】
0005262581.tif 000036