(57)【特許請求の範囲】
【請求項１】
ＮＡＮＤ型フラッシュメモリデバイスを提供するための方法であって、
（ａ）  基板の選択トランジスタ区域の中に選択ゲート酸化物層（３３４）をおよび基板のメモリセル区域の中にトンネル酸化物層（３２２）を形成するステップと、
（ｂ）  選択ゲート酸化物層およびトンネル酸化物層の上にアモルファスシリコン層（３１２）を形成するステップと、
（ｃ）  アモルファスシリコン層の上に絶縁層（３２６，３３８）を形成するステップと、
（ｄ）  絶縁層の上にコントロールゲート層（３２８，３３０；３４０，３４２）を形成するステップと、
（ｅ）  少なくともドープされたアモルファスシリコン層、絶縁層およびコントロールゲート層をエッチングして、少なくとも１つのメモリセルスタック構造（３５０）および少なくとも１つの選択トランジスタスタック構造（３００）を形成するステップとを含み、
選択トランジスタのゲート酸化物層（３３４）はメモリセルのトンネル酸化物層（３２２）よりも厚く、アモルファスシリコン層（３１２）は、５×１０18から８×１０19の間のリンイオン／ｃｍ3のドーパントレベルを有し、７００Åの厚みを有するドープされたアモルファスシリコン層からなることを特徴とする、方法。
【請求項２】
形成のステップ（ａ）は、
（ａ１）  選択トランジスタ区域およびメモリセル区域に第１の酸化物層（３０４）を成長するステップと、
（ａ２）  メモリセル区域の第１の酸化物層（３０４）を除去するステップと、
（ａ３）  選択トランジスタ区域の第１の酸化物層とメモリセル区域の基板との上に、
第２の酸化物層を成長するステップとを含む、請求項１に記載の方法。
【請求項３】
除去のステップ（ａ２）は、
（ａ２ｉ）  選択トランジスタ区域の第１の酸化物層（３０４）の上にマスク（３０６）を設けるステップと、
（ａ２ii）  メモリセル区域の第１の酸化物層をエッチングするステップと、
（ａ２iii）  マスクを除去するステップとを含む、請求項２に記載の方法。
【請求項４】
ドープされたアモルファスシリコン層は、約１２００−３０００ｓｃｃｍのＳｉＨ4と、１５−３０ｓｃｃｍの、Ｈｅ中１重量％のＰＨ3の混合物とを用いて、約４５０−５８０℃および３００−５５０ｍＴで減圧化学気相成長法を用いて形成される、請求項１から３のいずれかに記載の方法。
【請求項５】
形成のステップ（ｃ）は、
（ｃ１）  ドープされたアモルファスシリコン層の上に第１の誘電体酸化物層を堆積するステップと、
（ｃ２）  第１の誘電体酸化物層の上に窒化物層を堆積するステップと、
（ｃ３）  窒化物層の上に第２の誘電体酸化物層を成長するステップとを含む、請求項１から４のいずれかに記載の方法。
【請求項６】
形成のステップ（ｄ）は、
（ｄ１）  絶縁層（３１４）の上に第２のドープされたアモルファスシリコン層（３１６）を成長するステップと、
（ｄ２）  第２のドープされたアモルファスシリコン層の上にタングステンシリサイド層（３１８）を成長するステップとを含む、請求項１から５のいずれかに記載の方法。
【請求項７】
ＮＡＮＤ型フラッシュメモリデバイスであって、
基板と（３０２）、
基板上の少なくとも１つのメモリセルスタック構造（３５０）とを含み、メモリセルスタック構造は、
トンネル酸化物層（３２２）と、
ドープされたアモルファスシリコンを含む、トンネル酸化物層の上のフローティングゲート（３２４）とを含み、ドープされたアモルファスシリコンは、５×１０18から８×１０19の間のリンイオン／ｃｍ3のドーパントレベルを有し、７００Åの厚みを有し、さらにメモリセルスタック構造は、
フローティングゲート上の第１の絶縁層（３２６）と、
第１の絶縁層の上の第１のコントロールゲート層（３２８，３３０）とを含み、さらにデバイスは、
基板（３０２）上の少なくとも１つの選択トランジスタスタック構造（３００）を含み、選択トランジスタスタック構造は、
基板上の選択ゲート酸化物層（３３４）を含み、選択ゲート酸化物層（３３６）の厚みはトンネル酸化物層（３２２）の厚みよりも大きく、選択トランジスタスタック構造はさらに
ドープされたアモルファスシリコンを含む、選択ゲート酸化物層上の選択ゲート（３３６）とを含み、ドープされたアモルファスシリコンは、５×１０18から８×１０19の間のリンイオン／ｃｍ3のドーパントレベルを有し、７００Åの厚みを有し、さらに選択トランジスタスタック構造は、
選択ゲート上の第２の絶縁層（３３８）と、
第２の絶縁層上の第２のコントロールゲート層（３４０，３４２）とを含む、デバイス。
【請求項８】
ドープされたアモルファスシリコンは、約１２００−３０００ｓｃｃｍのＳｉＨ4と、
１５−３０ｓｃｃｍの、Ｈｅ中１重量％のＰＨ3の混合物とを用いて、約４５０−５８０℃および３００−５５０ｍＴで減圧化学気相成長法を用いて形成される、請求項７に記載のデバイス。
【請求項９】
第１の絶縁層（３２６）は、
フローティングゲート上の第１の誘電体酸化物層と、
第１の誘電体酸化物層上の窒化物層と、
窒化物層上の第２の誘電体酸化物層とを含む、請求項７または８に記載のデバイス。
【請求項１０】
第２の絶縁層（３３８）は、
選択ゲート上の第１の誘電体酸化物層と、
第１の誘電体酸化物層上の窒化物層と、
窒化物層上の第２の誘電体酸化物層とを含む、請求項７から９のいずれかに記載のデバイス。
【請求項１１】
第１のコントロールゲート層は、
第１の絶縁層（３２６）上のポリシリコン層（３２８）と、
ポリシリコン層（３２８）上のタングステンシリサイド層（３３０）とを含む、請求項７から１０のいずれかに記載のデバイス。
【請求項１２】
第２のコントロールゲート層は、
第２の絶縁層（３３８）上のポリシリコン層（３４０）と、
ポリシリコン層（３４０）上のタングステンシリサイド層（３４２）とを含む、請求項７から１１のいずれかに記載のデバイス。
【請求項１３】
少なくとも１つのメモリセルスタック構造（３５０）は、第１のコントロールゲート層上のシリコンオキシナイトライド層（３３２）をさらに含む、請求項７から１２のいずれかに記載のデバイス。
【請求項１４】
少なくとも１つの選択トランジスタスタック構造（３００）は、第２のコントロールゲート層上のシリコンオキシナイトライド層（３４４）をさらに含む、請求項７から１３のいずれかに記載のデバイス。
【発明の詳細な説明】
【０００１】
【発明の技術分野】
この発明はフラッシュメモリデバイスに関し、より特定的にはＮＡＮＤ型フラッシュメモリデバイスに関する。
【０００２】
【発明の背景】
半導体フラッシュメモリデバイスはＮＡＮＤ型フラッシュメモリデバイスを含む。そのようなメモリデバイスは典型的に、単一の基板上に高密度コア領域と低密度周辺領域とを含む。コア領域内のメモリセルは、図１Ａおよび図１Ｂに図示されるように、ＮＡＮＤ型回路構成の中でともに結合される。図１Ａはコア領域１１の回路概略図を示し、図１Ｂはコア領域１１の平面図を示す。コア領域１１はメモリセル領域２２を含み、これは一方側をドレイン選択トランジスタ部２４で境界付けられかつ別の側をソース選択トランジスタ部２６で境界付けられる。選択トランジスタ部２４および２６の各々は、それぞれ選択ゲートトランジスタ２４ａ−２４ｃおよび２６ａ−２６ｃを含み、これらは所望のビット線を選択的に活性化するように動作する。
【０００３】
図１Ｃはコア領域１１中のメモリセル１５０および選択トランジスタ１００の従来のスタック構造の断面を図示する。メモリセルのスタック構造１５０は、基板１０２上のトンネル酸化物１０４と、トンネル酸化物１０４上の、ポリシリコンからなるフローティングゲート１０６とを含む。コントロールゲートは、ポリシリコン層１１０と、ポリシリコン層１１０上のタングステンシリサイド層１１２とを含む。誘電層１０８はコントロールゲート１１０および１１２からフローティングゲート１０６を絶縁する。コントロールゲート１１０および１１２はワード線に結合される。シリコンオキシナイトライドからなるキャップ層１１４がコントロールゲート１１０および１１２の上に存在し、マスキングの際に反射防止膜を与える。
【０００４】
選択トランジスタのスタック構造１００は基板１０２上の選択ゲート酸化物１１６を含む。選択ゲート１１８は選択ゲート酸化物１１６の上にある。メモリセルスタック構造１５０と同様に、選択トランジスタのコントロールゲートはポリシリコン層１２２およびタングステンシリサイド層１２４を含む。誘電層１２０はコントロールゲート１２２および１２４から選択ゲート１１８を絶縁する。スタック構造１００のいちばん上にシリコンオキシナイトライド層１２６がある。
【０００５】
典型的に、メモリセルスタック構造１５０のフローティングゲート１０６および選択トランジスタスタック構造１００の選択ゲート１１８はインサイチューでドープされた単一のポリシリコン層から形成される。その後のマスキングおよびエッチングにより、フローティングゲート１０６および選択ゲート１１８が結果的にできる。メモリセルのプログラミングおよび消去を適切に行なうため、この単一ポリシリコン層は導電性でなければならない。これは、単一のポリシリコン層として、ドープされたアモルファスシリコンを用いることによって導電性にされ得る。単一ポリシリコン層のドーパントレベルは、メモリセルおよびしたがって半導体デバイス全体の性能において極めて重要である。
【０００６】
しかしながら、単一ポリシリコン層のドーパントレベルを決定する際に２つの相反する要因が存在する。ドーパントレベルが低すぎると、このために選択トランジスタのコントロールゲート接触抵抗が高くなりすぎてしまう。なぜなら、選択ゲート１１８が配線（図示せず）を介してコントロールゲート１２２および１２４に接続されるからである。このために選択トランジスタのワード線抵抗も高くなりすぎるため、結果として、より遅い回路性能を生じてしまう。ドーパントレベルが高すぎると、ドーパントのあるものがメモリセルのトンネル酸化物１０４を汚染し、このためにフローティングゲート１０６とトンネル酸化物１０４との界面の表面がでこぼこになってしまう。でこぼこな界面は、高い局所的電界とより低い酸化物誘電体強さとを生じる。これにより、メモリセルのプログラミングおよび消去における信頼性の問題および電荷利得／損失の問題が生じる。
【０００８】
ＥＰ−Ａ−０，６６３，６９５が開示するＮＡＮＤ型ＥＥＰＲＯＭを形成する方法においては、ゲート酸化物層の上にドープされたポリシリコン層が形成され、ドープされたポリシリコン層の上にＯＮＯ絶縁層が形成され、絶縁層の上にポリシリコン膜が堆積されてコントロールゲート層を形成し、ドープされたポリシリコン、ＯＮＯ層およびコントロールゲート層がエッチングされてメモリセルおよび選択トランジスタのゲート部分を形成する。ポリシリコン層は５×１０19−２×１０20のＰまたはＡｓでドープされる。
ＵＳ−Ａ−５，５１１，０２０が開示する擬似不揮発性（ＰＮＵＭ）トランジスタを形成する方法では、トンネリング酸化物層の上にフローティングゲート層が堆積され、フローティングゲート層は、ＣＶＤで堆積されるアモルファスシリコンまたはドープされたポリシリコンからなる。
この発明の１つの局面に従うと、ＮＡＮＤ型フラッシュメモリデバイスを提供するための方法が提供され、この方法は、
（ａ）  基板の選択トランジスタ区域の中に選択ゲート酸化物層をおよび基板のメモリセル区域の中にトンネル酸化物層を形成するステップと、
（ｂ）  選択ゲート酸化物層およびトンネル酸化物層上にポリシリコン層を形成するステップと、
（ｃ）  ポリシリコン層上に絶縁層を形成するステップと、
（ｄ）  絶縁層上にコントロールゲート層を形成するステップと、
（ｅ）  少なくともドープされたポリシリコン、絶縁層およびコントロールゲート層をエッチングして、少なくとも１つのメモリセルスタック構造および少なくとも１つの選択トランジスタスタック構造を形成するステップとを含み、
選択トランジスタのゲート酸化物層は、メモリセルのトンネル酸化物層よりも厚く、ポリシリコン層は、５×１０18から８×１０19の間のリンイオン／ｃｍ3のドーパントレベルを有する、ドープされたアモルファスシリコン層からなることを特徴とする。
このドーパントレベルの場合、選択トランジスタのコントロールゲートの接触抵抗は低く、したがってデバイスのワード線の抵抗率が低く保たれる。同時に、ドーパントによるフラッシュメモリセルのトンネル酸化物の汚染が限定されて、フローティングゲートとトンネル酸化物との間の滑らかな界面を可能にし、このことが電荷利得／損失の問題を防止する。こうしてデバイスの信頼性が増す。
【０００９】
【詳細な説明】
この発明は、選択トランジスタのワード線の高抵抗と電荷利得／損失の問題との両者を回避するポリシリコンドーパントレベルを提供するための方法およびＮＡＮＤ型フラッシュメモリデバイスを提供する。この発明は、示された実施例に限定されることを意図するものではなく、本明細書中に記載の原則および特徴と矛盾しない最も広い範囲を与えられるものである。
【００１０】
この発明に従う方法は、約５×１０18から８×１０19の間のリンイオン／ｃｍ3のポリシリコン層ドーパントレベルを提供することにより、選択トランジスタのワード線の高抵抗および電荷利得／損失の問題を回避する。好ましくは、選択トランジスタのワード線抵抗は約１５００Ω／平方よりも小さい。この発明の特徴をより特定的に説明するには、以下の説明と関連して図２から図３Ｉを参照されたい。
【００１１】
図２は、この発明に従うＮＡＮＤ型フラッシュメモリデバイスを提供する方法を図示するフローチャートである。まず、ステップ２０２により、基板の選択トランジスタ区域中に選択ゲート酸化物層が、および、基板のメモリセル区域中にトンネル酸化物層が形成される。次に、ステップ２０４により、選択ゲート酸化物層とトンネル酸化物層との上に、ドープされたアモルファスシリコン層が形成される。ドープされたアモルファスシリコン層は、選択トランジスタのワード線の高抵抗および電荷利得／損失の問題を同時に回避するドーパントレベルを有する。好ましい実施例では、ドーパントレベルは約５×１０18から８×１０19の間のリンイオン／ｃｍ3である。次に、ステップ２０６により、ドープされたアモルファスシリコン層の上に絶縁層が形成され、ステップ２０８により、絶縁層の上にコントロールゲート層が形成される。メモリセルおよび選択トランジスタのスタック構造を形成するには、ステップ２１０により、少なくともドープされたアモルファスシリコン層、絶縁層およびコントロールゲート層をエッチングする。
【００１２】
この発明に従うＮＡＮＤ型フラッシュメモリデバイスを提供する方法を用いて、メモリセルのフローティングゲートと選択トランジスタの選択ゲートとの両者を、同じドープされたアモルファスシリコン層によって形成する。ドーパントレベルが約５×１０18から８×１０19の間のリンイオン／ｃｍ3である場合、選択トランジスタのコントロールゲートの接触抵抗は低く、したがってデバイスの選択トランジスタのワード線の抵抗率が低く保たれる。同時に、ドーパントによるフラッシュメモリセルのトンネル酸化物の汚染が限定され、フローティングゲートとトンネル酸化物との間の界面が滑らかになり、このことが電荷利得／損失の問題を防止する。
【００１３】
この発明はリンイオンの使用について説明されているが、当業者は、この発明の精神および範囲から逸脱することなく、ヒ素イオンなどの他のイオンを用いてもよいことを理解するであろう。
【００１４】
図３Ａ−図３Ｉは、この発明に従うＮＡＮＤ型メモリデバイスを提供するための方法の好ましい実施例を実証する、ビット線に沿った、メモリデバイスコア領域の一部の断面を図示する。コア領域の一部の断面のみが図示されるが、当業者には、同様の態様で複数の選択トランジスタおよびメモリセルを作製してもよいことが理解されるであろう。
【００１５】
図３Ａ−図３Ｄは、ステップ２０２による、選択ゲート層およびトンネル酸化物層の形成を図示する。まず、図３Ａに図示されるように、基板３０２の少なくとも一部の上に第１の酸化物層３０４が成長する。基板３０２は選択トランジスタ区域およびメモリセル区域を有する。選択トランジスタ区域の中に成長した酸化物が最終的に選択トランジスタの選択ゲート酸化物になり、一方、メモリセル区域の中に形成される酸化物が最終的にメモリセルのトンネル酸化物になる。好ましい実施例では、約１．３３リットルのＯ2、７０ｃｃのＨＣｌおよび１２．６リットルのＡｒの雰囲気で約９００℃でドライ酸化を用いて、約１４８Åの第１の酸化物層３０４が基板３０２上に成長する。
【００１６】
次に、図３Ｂに図示されるように、第１の酸化物層３０４の一部の上にマスク３０６が設けられる。好ましい実施例では、選択トランジスタ区域の第１の酸化物層の上にマスク３０６が設けられ、メモリセル区域の第１の酸化物層を露出させる。次にエッチングが行なわれ、第１の酸化物層３０４のマスクされていない部分を除去する。次にマスク３０６が除去される。図３Ｃに図示されるように、結果的に選択トランジスタ区域に第１の酸化物層３０８ができ、メモリセル区域は剥き出しのシリコン基板を有する。
【００１７】
次に、図３Ｄに図示されるように、第１の酸化物層３０８および基板３０２上に第２の酸化物層が成長する。好ましい実施例では、約１．３３リットルのＯ2、７０ｃｃのＨＣｌおよび１２．６リットルのＡｒの雰囲気で、約１０５０℃でドライ酸化法を用いる。この結果、メモリセル区域中に約８７Åの薄い酸化物層すなわちトンネル酸化物層と、選択トランジスタ区域中に約１６８Åのより厚い酸化物層すなわち選択ゲート層とを含む、酸化物層組合せ３１０が生じる。
【００１８】
図３Ｅは、ステップ２０４による、ドープされたアモルファスシリコン層の形成を図示する。このステップでは、選択酸化物層３１０の上にドープされたアモルファスシリコン層３１２が堆積される。好ましい実施例では、約４５０−５８０℃、好ましくは５３０℃でおよび、３００−５５０ｍＴ、好ましくは４００ｍＴでおよび、約１２００−３０００ｓｃｃｍ、好ましくは２０００ｓｃｃｍのＳｉＨ4と、１５−３０ｓｃｃｍ、好ましくは２２ｓｃｃｍの、Ｈｅ中１重量％のＰＨ3の混合物とを用いて、減圧化学気相成長（ＬＰＣＶＤ）法を用いて、約７００Åのドープされたアモルファスシリコン層３１２が堆積される。アモルファスシリコン層３１２は、５×１０18から８×１０19の間のリンイオン／ｃｍ3のドーパントレベルを用いてインサイチューで、すなわちその形成の間に、ドープされる。アモルファスシリコン層３１２のドーパントレベルは、デバイスの機能において極めて重要な要因である。
【００１９】
この時点で、ドープされたアモルファスシリコン層３１２の部分がエッチングで除去され、メモリセルのフローティングゲートを規定する。エッチングは、約３０ｓｃｃｍのＣｌ2および７０ｓｃｃｍのＨＢｒを用い、約１２５ｍＴおよび１２０Ｗで行なわれる。この結果、ビット線に沿ったメモリセルに対してフローティングゲートを規定する、ビット線に沿ったドープされたアモルファスシリコン層３１２の部分の分離がなされる。図３Ｆは、フローティングゲート３２４を図示する、ワード線に沿った断面を示す。
【００２０】
図３Ｇは、ステップ２０６による、第１のドープされたアモルファスシリコン層３１２の上の絶縁層の形成を図示する。好ましい実施例では、絶縁層３１４は、ＯＮＯ層と呼ばれる、窒化物層を間に挟んだ２つの酸化物層を含む誘電層である。約２０ｃｃのＳｉＨ4および１．２リットルのＮ2Ｏを用いて約７５０℃および６００ｍＴで、ドープされたアモルファスシリコン層３１２の上に、約５０Åの、２つの酸化物層の第１のものがまず堆積される。次に、約６００ｃｃのＮＨ3および１００ｃｃのＳｉＨ2Ｃｌ2を用いて、約７６０℃および３３０ｍＴで、約８０Åの窒化物層が堆積される。誘電層３１４の２つの酸化物層の第２のものは、約５リットルのＯ2および９リットルのＨ2を用いて約９５０℃で約４０分間の窒化物酸化法を用いて形成され、約５０Åの酸化物を成長する。この結果、約１３５Åの誘電層３１４ができる。
【００２１】
図３Ｈは、ステップ２０８による、コントロールゲート層の形成を図示する。まず、誘電層３１４の上にポリシリコン層３１６が堆積される。ポリシリコン層３１６はドープされたアモルファスシリコンを含んでもよい。次に、ポリシリコン層３１６の上にタングステンシリサイド層３１８が堆積され、タングステンシリサイド層３１８の上にシリコンオキシナイトライド層３２０が堆積される。好ましい実施例では、約１２００Åのポリシリコン層３１６が堆積される。ポリシリコン層がドープされたアモルファスシリコンを含む場合、層３１６は、約２０００ｓｃｃｍのＳｉＨ4と、７５ｓｃｃｍの、Ｈｅ中１重量％のＰＨ3の混合物とを用いて、約５３０℃および４００ｍＴでＬＰＣＶＤ法を用いて堆積される。約５００ｓｃｃｍのＳｉＨ4と５０ｓｃｃｍのＡｒとを用いて、約３６０℃および２００ｍＴで、約１５００Åのタングステンシリサイド層３１８が堆積される。約９０−１１０ｓｃｃｍのＳｉＨ4、４５０−５５０ｓｃｃｍのＮ2および３５−４５ｓｃｃｍのＮ2Ｏを用いて、約４００℃、３００−３４０Ｗおよび３．５ｍＴで、約１０００Åのシリコンオキシナイトライド層３２０が堆積される。２．０から２．３４の間の反射率を有するシリコンオキシナイトライド層３２０が望ましい。また、シリコンオキシナイトライド層３２０をＮ2Ｏでボンバードメントして、フォトリソグラフィの間にその後の一切のフォトレジストの除去の容易さを向上させるであろう。
【００２２】
次に、図３Ｉに図示されるように、ステップ２１０により、一連のマスキングおよびエッチングのステップを行い、それぞれ選択トランジスタおよびメモリセルのスタック構造３００および３５０を形成する。この発明に従う、結果的にできたメモリセルスタック構造３５０は、酸化物層３１０から形成されたトンネル酸化物３２２と、ドープされたアモルファスシリコン層３１２から形成された、約５×１０18から８×１０19の間のリンイオン／ｃｍ3のドーパントレベルを有するフローティングゲート３２４と、絶縁層３２６と、ポリシリコン層３２８と、タングステンシリサイド層３３０と、シリコンオキシナイトライド層３３２とを含む。
【００２３】
この発明に従う、結果としてできた選択トランジスタスタック構造３５０は、酸化物層３１０から形成された選択ゲート酸化物層３３４と、ドープされたアモルファスシリコン層３１２から形成された、約５×１０18から８×１０19の間のリンイオン／ｃｍ3のドーパントレベルを有する選択ゲート３３６と、絶縁層３３８と、ポリシリコン層３４０と、タングステンシリサイド層３４２と、シリコンオキシナイトライド層３４４とを含む。
【００２４】
約５×１０18から８×１０19の間のリンイオン／ｃｍ3のドーパントレベルを有する、同じドープされたアモルファスシリコン層３１２から、フローティングゲート３２４と選択ゲート３３６との両者を形成する。このドーパントレベルを用いると、ワード線の高抵抗および電荷利得／損失の問題の両者が回避される。
【００２５】
ＮＡＮＤ型フラッシュメモリデバイスおよびそのようなデバイスを提供するための方法が開示された。デバイスの選択トランジスタの選択ゲートおよびフラッシュメモリセルのフローティングゲートの両者を形成するポリシリコン層の好ましい実施例は、約５×１０18から８×１０19のリンイオン／ｃｍ3を用いてドープされる。このドーパントレベルを用いると、選択トランジスタのコントロールゲートの接触抵抗は低く、したがってデバイスのワード線の抵抗率が低く保たれる。同時に、ドーパントによるフラッシュメモリセルのトンネル酸化物の汚染が限定され、フローティングゲートとトンネル酸化物との間の界面が滑らかになり、このことが電荷利得／損失の問題を防止する。こうして、デバイスの信頼性が増す。
【００２６】
この発明は示された実施例に従って説明されたが、当業者は、実施例に対する変形が存在し得ることおよびそれらの変形がこの発明の精神および発明の範囲内にあることを容易に認めるであろう。したがって、添付の請求項の精神および範囲から逸脱することなく、当業者によって多くの変更がなされ得る。
【図面の簡単な説明】
【図１Ａ】  ＮＡＮＤ型回路構成中のコア領域内の従来のメモリセルを示す図である。
【図１Ｂ】  ＮＡＮＤ型回路構成中のコア領域内の従来のメモリセルを示す図である。
【図１Ｃ】  コア領域中のメモリセルおよび選択トランジスタの従来のスタック構造の断面図である。
【図２】  この発明に従うＮＡＮＤ型フラッシュメモリデバイスを提供する方法を示すフローチャートの図である。
【図３Ａ】  この発明に従うＮＡＮＤ型メモリデバイスを提供するための方法の好ましい実施例を実証する、ビット線に沿った、メモリデバイスコア領域の一部の断面図である。
【図３Ｂ】  この発明に従うＮＡＮＤ型メモリデバイスを提供するための方法の好ましい実施例を実証する、ビット線に沿った、メモリデバイスコア領域の一部の断面図である。
【図３Ｃ】  この発明に従うＮＡＮＤ型メモリデバイスを提供するための方法の好ましい実施例を実証する、ビット線に沿った、メモリデバイスコア領域の一部の断面図である。
【図３Ｄ】  この発明に従うＮＡＮＤ型メモリデバイスを提供するための方法の好ましい実施例を実証する、ビット線に沿った、メモリデバイスコア領域の一部の断面図である。
【図３Ｅ】  この発明に従うＮＡＮＤ型メモリデバイスを提供するための方法の好ましい実施例を実証する、ビット線に沿った、メモリデバイスコア領域の一部の断面図である。
【図３Ｆ】  この発明に従うＮＡＮＤ型メモリデバイスを提供するための方法の好ましい実施例を実証する、ビット線に沿った、メモリデバイスコア領域の一部の断面図である。
【図３Ｇ】  この発明に従うＮＡＮＤ型メモリデバイスを提供するための方法の好ましい実施例を実証する、ビット線に沿った、メモリデバイスコア領域の一部の断面図である。
【図３Ｈ】  この発明に従うＮＡＮＤ型メモリデバイスを提供するための方法の好ましい実施例を実証する、ビット線に沿った、メモリデバイスコア領域の一部の断面図である。
【図３Ｉ】  この発明に従うＮＡＮＤ型メモリデバイスを提供するための方法の好ましい実施例を実証する、ビット線に沿った、メモリデバイスコア領域の一部の断面図である。
【図１Ａ】
0005178979.tif 000002
【図１Ｂ】
0005178979.tif 000003
【図１Ｃ】
0005178979.tif 000004
【図２】
0005178979.tif 000005
【図３Ａ】
0005178979.tif 000006
【図３Ｂ】
0005178979.tif 000007
【図３Ｃ】
0005178979.tif 000008
【図３Ｄ】
0005178979.tif 000009
【図３Ｅ】
0005178979.tif 000010
【図３Ｆ】
0005178979.tif 000011
【図３Ｇ】
0005178979.tif 000012
【図３Ｈ】
0005178979.tif 000013
【図３Ｉ】
0005178979.tif 000014