(57)【特許請求の範囲】
【請求項１】
入力信号を取り込む第１のフリップフロップ回路と、前記第１のフリップフロップ回路の出力信号を受ける第１の論理回路と、前記第１の論理回路の出力信号を取り込む第２のフリップフロップ回路とを含む第１の論理パスと、
前記入力信号を取り込む第３のフリップフロップ回路と、前記第３のフリップフロップ回路の出力信号を受ける前記第１の論理回路と同一の構成をとる第２の論理回路と、前記第２の論理回路の出力信号を取り込む第４のフリップフロップ回路とを含む第２の論理パスと、
前記第１の論理パスおよび前記第２の論理パスをそれぞれ経過した前記入力信号の論理値の一致および不一致を検出する一致・不一致検出回路とを含み、
前記第１の論理パスは第１のクロック信号に同期して動作し、前記第２の論理パスはエッジ位置の間隔が可変される第２のクロック信号に同期して動作する
ことを特徴とするモニタ回路。
【請求項２】
前記第２のクロック信号における立ち上がりエッジのうち、
前記第３のフリップフロップ回路に対するエッジ位置を前記第１のクロック信号における立ち上がりエッジ位置よりも遅くし、
前記第４のフリップフロップ回路に対するエッジ位置を前記第１のクロック信号における立ち上がりエッジ位置よりも早くするように調整する
ことを特徴とする請求項１記載のモニタ回路。
【請求項３】
第１のクロック信号に同期して入力信号を取り込む第１のフリップフロップ回路と、
エッジ位置の間隔が可変される第２のクロック信号に同期して前記第１のフリップフロップ回路の出力信号を取り込む第２のフリップフロップ回路と、
前記第２のフリップフロップ回路の出力信号を受ける論理回路と、
前記第２のクロック信号に同期して前記論理回路の出力信号を取り込む第３のフリップフロップ回路と、
前記第１のフリップフロップ回路の出力信号と前記第３のフリップフロップ回路の出力信号との一致および不一致を検出する一致・不一致検出回路と、を含む
ことを特徴とするモニタ回路。
【請求項４】
前記第２のクロック信号における立ち上がりエッジのうち、
前記第２のフリップフロップ回路に対するエッジ位置を前記第１のクロック信号における立ち上がりエッジ位置よりも遅くし、
前記第３のフリップフロップ回路に対するエッジ位置を前記第１のクロック信号における立ち上がりエッジ位置よりも早くするように調整する
ことを特徴とする請求項３記載のモニタ回路。
【請求項５】
モニタ回路を含む論理ユニットと、電源電圧制御回路と、を含む電力低減システムであって、
前記モニタ回路は、
入力信号を取り込む第１のフリップフロップ回路と、前記第１のフリップフロップ回路の出力信号を受ける第１の論理回路と、前記第１の論理回路の出力信号を取り込む第２のフリップフロップ回路とを含む第１の論理パスと、
前記入力信号を取り込む第３のフリップフロップ回路と、前記第３のフリップフロップ回路の出力信号を受ける前記第１の論理回路と同一の構成をとる第２の論理回路と、前記第２の論理回路の出力信号を取り込む第４のフリップフロップ回路とを含む第２の論理パスと、
前記第１の論理パスおよび前記第２の論理パスをそれぞれ経過した前記入力信号の論理値の一致および不一致を検出する一致・不一致検出回路とを含み、
前記第１の論理パスは第１のクロック信号に同期して動作し、前記第２の論理パスはエッジ位置の間隔が可変される第２のクロック信号に同期して動作し、
前記電源電圧制御回路は、
前記一致・不一致検出回路の出力結果と前記第２のクロック信号のエッジ位置の間隔との関係に応じて前記論理ユニットに印加する電源電圧の調整を行う
ことを特徴とする電力低減システム。
【請求項６】
前記第２のクロック信号における立ち上がりエッジのうち、
前記第３のフリップフロップ回路に対するエッジ位置を前記第１のクロック信号における立ち上がりエッジ位置よりも遅くし、
前記第４のフリップフロップ回路に対するエッジ位置を前記第１のクロック信号における立ち上がりエッジ位置よりも早くするように調整する
ことを特徴とする請求項５記載の電力低減システム。
【請求項７】
モニタ回路を含む論理ユニットと、電源電圧制御回路と、を含む電力低減システムであって、
前記モニタ回路は、
第１のクロック信号に同期して入力信号を取り込む第１のフリップフロップ回路と、
エッジ位置の間隔が可変される第２のクロック信号に同期して前記第１のフリップフロップ回路の出力信号を取り込む第２のフリップフロップ回路と、
前記第２のフリップフロップ回路の出力信号を受ける論理回路と、
前記第２のクロック信号に同期して前記論理回路の出力信号を取り込む第３のフリップフロップ回路と、
前記第１のフリップフロップ回路の出力信号と前記第３のフリップフロップ回路の出力信号との一致および不一致を検出する一致・不一致検出回路と、を含み、
前記電源電圧制御回路は、
前記一致・不一致検出回路の出力結果と前記第２のクロック信号のエッジ位置の間隔との関係に応じて前記論理ユニットに印加する電源電圧の調整を行う
ことを特徴とする電力低減システム。
【請求項８】
前記第２のクロック信号における立ち上がりエッジのうち、
前記第２のフリップフロップ回路に対するエッジ位置を前記第１のクロック信号における立ち上がりエッジ位置よりも遅くし、
前記第３のフリップフロップ回路に対するエッジ位置を前記第１のクロック信号における立ち上がりエッジ位置よりも早くするように調整する
ことを特徴とする請求項７記載の電力低減システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モニタ回路及び電力低減システムに関する。
【背景技術】
【０００２】
昨今、プロセッサに対する消費電力低減要求はますます強くなってきている。消費電力の増加はＬＳＩ温度増加を招き、寿命など信頼性に悪影響を及ぼす。また、消費電力増加は、顧客の所有する電源設備の限界に近づくなど、大きな問題となるリスクがある。
【０００３】
プロセッサのみで単純に電力低減を行う手法として、クロックゲーティングやデータゲーティングなどが知られている。クロックゲーティングやデータゲーティングは、動作が不要な論理回路を停止若しくは遅くするものである。しかし現実には、更なる性能向上のためのＣＬＫ周波数の増加や、プロセッサコア数のマルチコア化に伴って、このような手法だけでは電力増加を抑制しきれていないのが現状である。
【０００４】
そこで近年では、非特許文献１などに開示されるＤＶＦＳ（Ｄｙｎａｍｉｃ  Ｖｏｌｔａｇｅ  Ｆｒｅｑｕｅｎｃｙ  Ｓｃａｌｉｎｇ）が提案されている。ＤＶＦＳでは、電源ドロップや温度変化をモニタして電源電圧や周波数を調整することで、モニタ量が信頼性や電力限界に影響を与える量とならないように、ダイナミックかつフレキシブルに動作を変えていく。これにより、ＤＶＦＳでは、電力がクリティカルな値を超えないように調整する（図８に回路図の一例を示す。）また、非特許文献２では、性能モニタを搭載し、性能に応じてシステム制御を行う手法が提案されている。この性能モニタでは、一定の遅延を作っておき、ＦＦ（Ｆｌｉｐ  Ｆｌｏｐ）間においてデータを正確にとれるか否かをモニタする構成となっている（図９に回路図の一例を示す）。この他にも、一般的に用いられるモニタとしては、例えば特許文献１に示すようなリングオシレータの回路が知られている（図１０に回路図の一例を示す）。
【非特許文献１】Ｊａｍｅｓ  Ｔｓｃｈａｎｚ，Ｎａｍ  Ｓｕｎｇ  Ｋｉｍ，  Ｓａｕｒａｂｈ  Ｄｉｇｈｅ，  ｅｔ．  ａｌ．，  "Ａｄａｐｔｉｖｅ  Ｆｒｅｑｕｅｎｃｙ  ａｎｄ  Ｂｉａｓｉｎｇ  Ｔｅｃｈｉｎｉｑｕｅｓ  ｆｏｒ  Ｔｏｌｅｒａｎｃｅ  ｔｏ  Ｄｙｎａｍｉｃ  Ｔｅｍｐｅｒａｔｕｒｅ  ａｎｄ  Ａｇｉｎｇ，"  ＩＳＳＣＣ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，  Ｆｅｂ．，  ２００７．
【非特許文献２】Ａｌａｎ  Ｄｒａｋｅ，Ｒｏｂｅｒｔ  Ｓｔｒａｎｇｅｒ，  Ｈａｒｍａｎｄｅｒ  Ｄｅｏｇｕｎ，  ｅｔ．  ａｌ．，  "Ａ  Ｄｉｓｔｒｉｂｕｔｅｄ  Ｃｒｉｔｉｃａｌ−Ｐａｔｈ  Ｔｉｍｉｎｇ  Ｍｏｎｉｔｏｒ  ｆｏｒ  ａ  ６５ｎｍ  Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ，"  ＩＳＳＣＣ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，  Ｆｅｂ．，  ２００７．
【特許文献１】特開昭６１−４１９７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、いずれの電力低減手法においても、ＬＳＩテスト時の選別においてモニタリングを行うと共に、電力低減のための制御を行うことが困難であった。また、チップ動作時の制御において、比較的小さな面積で簡便にモニタリングを行うことが難しいという課題があった。
【０００６】
本発明の目的は、ＬＳＩテスト時においても選別用のモニタリングを行うことができると共に、小さな面積で簡便な構成によりモニタ可能なモニタ回路を提供することにある。また、モニタ回路を用いて電力低減を可能とする電力低減システムを提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係るモニタ回路の一態様は、第１のクロック信号に同期して入力信号を取り込む第１のフリップフロップ回路と、第２のクロック信号に同期して前記入力信号を取り込む第２のフリップフロップ回路と、前記第２のフリップフロップ回路の出力信号を受ける論理回路と、前記第２のクロック信号に同期して前記論理回路の出力信号を取り込む第３のフリップフロップ回路とを含み、前記第２のクロック信号の立ち上がりエッジ位置を調整し、前記第１のフリップフロップ回路の出力信号と前記第３のフリップフロップ回路の出力信号とが所定の組合せとなったときの、前記調整した第２のクロック信号の立ち上がりエッジ位置と前記第１のクロック信号の立ち上がりエッジ位置とに基づいて前記チップの性能を判別する。
【０００８】
また、本発明に係る電力低減システムの一態様は、モニタ回路と、電源電圧制御回路と、を含み、前記モニタ回路により判別されるチップ性能に応じて前記チップの電力低減制御を行う電力低減システムであって、前記モニタ回路は、第１のクロック信号に同期して入力信号を取り込む第１のフリップフロップ回路と、第２のクロック信号に同期して前記入力信号を取り込む第２のフリップフロップ回路と、前記第２のフリップフロップ回路の出力信号を受ける論理回路と、前記第２のクロック信号に同期して前記論理回路の出力信号を取り込む第３のフリップフロップ回路とを含み、前記第２のクロック信号の立ち上がりエッジ位置を調整し、前記第１のフリップフロップ回路の出力信号と前記第３のフリップフロップ回路の出力信号とが所定の組合せとなったときの、前記調整した第２のクロック信号の立ち上がりエッジ位置と前記第１のクロック信号の立ち上がりエッジ位置とに基づいて前記チップの性能を判別し、前記電源電圧制御回路は、前記判別したチップ性能に応じて前記チップに印加する電源電圧の調整を行う。
【発明の効果】
【０００９】
本発明によれば、ＬＳＩテスト時においても選別用のモニタリングを行うことができると共に、小さな面積で簡便な構成によりモニタ可能なモニタ回路を提供することができる。また、モニタ回路を用いて電力低減を可能とする電力低減システムを提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡潔化がなされている。各図面において同一の構成又は機能を有する構成要素及び相当部分には、同一の符号を付し、その説明を省略する。
【００１１】
本発明に係るモニタ回路は、チップを構成する各ＬＳＩ若しくはＬＳＩ内の論理ユニットごとの遅延余裕度（マージン）をモニタする。モニタ回路は、チップ性能としての各ＬＳＩ若しくはＬＳＩ内の論理ユニットごとの遅延マージンをモニタするため、フリップフロップ回路へ印加するクロック信号の立ち上がりエッジを制御して偏重をかけ、その調整信号によるエッジ位置を任意に変えられることを特徴とする。また、本発明に係る電力低減システムは、モニタ回路を搭載したモニタを用いて、チップの電源電圧やＣＬＫ周波数を制御する電力削減方式を実現する。
【００１２】
実施の形態１．
本発明を実施するための最良の形態について図面を参照して詳細に説明する。図１は、本実施の形態１に係るモニタ回路によるモニタ方式を示す回路図である。モニタ回路は、第１のクロック信号に同期して動作する第１の論理パス（論理パスＡ）と、第２のクロック信号に同期して動作する第２の論理パス（論理パスＢ）を含む。論理パスＡ及び論理パスＢは、入力信号を取り込むフリップフロップ回路（３２、３４）と、フリップフロップ回路（３２、３４）の出力信号を受ける論理回路（３６、３７）と、論理回路（３６、３７）の出力信号を取り込むフリップフロップ回路（３３、３５）とをそれぞれ含む。ここで、第１のクロック信号（３９）はチップを動作させる通常のノーマルなクロックである。第２のクロック信号（４０）は、そのクロック信号の立ち上がりエッジ位置を調整したクロック信号である。モニタ回路は、論理パスＡの出力信号と論理パスＢの出力信号とが不一致となるときの、調整した第２のクロック信号の立ち上がりエッジ位置と第１のクロック信号の立ち上がりエッジ位置とに基づいてチップの性能を判別する。
【００１３】
より具体的には、フリップフロップ回路３２（ＦＦ）とフリップフロップ回路３４（ＦＦ）に対して、データ３１を入力する。ＦＦ３２について、入力したデータ３１がクロック（ＣＬＫ）信号３９により叩かれて次段の論理回路３６へと送信される。そして、データ３１は論理回路３６を通過した後ＦＦ３３へと送信され、再び次のＣＬＫ信号３９の立ち上がりエッジにより叩かれて、排他的論理和回路（ＥＸＯＲ）３８へと送信される。これをパスＡと呼ぶ。
【００１４】
一方、ＦＦ３４について、入力したデータ３１がＣＬＫ信号４０の立ち上がりエッジ４１により叩かれて次段の論理回路３７へと送信される。データ３１は論理回路３７を通過した後ＦＦ３５へと送信され、ＣＬＫ信号４０の次の立ち上がりエッジ４２により叩かれて、ＥＸＯＲ３８へと送信される。これをパスＢと呼ぶ。
【００１５】
ここで図１に示すように、ＣＬＫ信号３９は通常のノーマルなクロックである。通常のノーマルなクロックとは、立ち上がりエッジの間隔がＣＬＫ周期に一致するクロックである。また、ＣＬＫ信号４０は、通常のクロックの立ち上がりエッジを制御した波形を有するクロックである。ＣＬＫ信号４０の具体的な仕様については後述する。
【００１６】
パスＡ及びＢについて、その論理回路（３６及び３７）は全く同一の構成をとる組合せ回路であるものとし、論理回路を経過する際に発生する遅延量は両者ともに全く同一であるものとする。また、その遅延量は、ＣＬＫ信号３９の周期以下であるものとする。尚、クリティカルパスで構成されるデバイス（インバーター、ＮＡＮＤ、ＮＯＲなど）により論理回路を構成することで、電源電圧に対する感度がクリティカルパスのものと同一となり、よりよい効果を得ることができる。
【００１７】
ＥＸＯＲ３８は、パスＡ及びＢを経過したデータ信号の論理値が一致しているか否かを検出する。ＥＸＯＲ３８は、これらパスの論理値が不一致の場合には、Ｈｉｇｈ信号を出力する。
【００１８】
次に、図２を用いて、ＣＬＫ信号４０について詳細に説明する。図２（ａ）に、通常のノーマルなクロック信号の波形（Ｎｏｒｍａｌ）を示す。図２（ａ）に示すクロック信号に対して、立ち上がりエッジの位置を制御して変調をかけることで、ＣＬＫ信号４０を生成する。例えば、ＣＬＫ信号４０における立ち上がりエッジのうち、図１に示したＦＦ３４に対するエッジ位置をＣＬＫ信号３９における立ち上がりエッジ位置よりも遅くし、ＦＦ３５に対するエッジ位置をＣＬＫ信号３９における立ち上がりエッジ位置よりも早くするように調整することができる。
【００１９】
ＦＦ間の遅延量は同じであるため、最初のＦＦ３４を叩くＣＬＫ信号４１が遅く、次のＦＦ３５を叩くＣＬＫ信号４２が早くなる場合に、遅延のマージンとしては最も厳しい条件となる。そこで、例えば図２（ｂ）乃至（ｄ）に示すように、立ち上がりエッジの位置が次第に厳しい条件となるように調整した複数パターンのクロック信号（図においてＭｏｄ１乃至Ｍｏｄ３）を生成する。これら複数のパターンのうち、どのパターンにおいてデータの方が遅くＦＦ３５へと到着するかについて、ＥＸＯＲ３８の出力値を観測しながら判定する。これにより、その遅延パスＢの余裕度（マージン）の大きさを測定することができる。
【００２０】
図３は、各パターンの出力に対する電源電圧値を示す表の一例である。図３は、複数のパターン（Ｍｏｄ１乃至Ｍｏｄ３）のうちどのパターンでパスＡと不一致が生じたかに応じて、その遅延パスのマージンを検出し、検出したマージンに応じて電源電圧を適応型により定めるものである。ここでパスＡは、基準となるパスであり、常に正確にデータ取得可能となるように設計されている。
【００２１】
例えば、全てのパターンにおいて不一致が起きる場合（即ち、Ｍｏｄ１乃至Ｍｏｄ３の全てにおいて出力がＨｉｇｈとなる場合）には、マージンは殆ど存在せずクリティカルパスに近いものであるため、電源電圧を例えばノーマル条件となる１．０Ｖに設定する。他方、いずれのパターンにおいても不一致が起きない場合（即ち、Ｍｏｄ１乃至Ｍｏｄ３のいずれにおいても出力がＬｏｗとなる場合）には、マージンが相当に存在することから、電源電圧を例えば０．８５Ｖに設定して電力削減を優先する。尚、電源電圧が低下することで遅延パスのマージンは小さくなるものの、データ伝送を正常に行うことが可能な場合には特に問題は生じない。
【００２２】
また、クロック信号４０を複数パターンに分けて生成せずとも、各遅延パスについてＥＸＯＲ３８の出力信号を観測して、ＥＸＯＲ３８がＨｉｇｈ信号を出力するまでの立ち上がりエッジ位置を観測することで、より細かく電源電圧を調整するようにしてもよい。尚このように電源電圧を調整する場合には、立ち上がりエッジ位置を制御できるように制御信号を加えることが好ましい。
【００２３】
図４は、クロック信号の立ち上がりエッジを制御する回路図の一例である。通常のノーマルなクロック信号（ＣＬＫ６０）を８相のクロック発生回路（８−ｐｈａｓｅ  ｃｌｏｃｋ  ｇｅｎｅｒａｔｏｒ６１）へと入力し、位相をπ／４ずつずらしたＣＬＫ信号を出力する。位相シフト回路（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ６２）は、入力された各位相の信号を所定の遅延量だけずらすことができる。制御論理回路６５は、各信号に対する所定の遅延量を定める。位相シフト回路６２は、所定の遅延量ずらした信号をＭＵＸ回路６３へと入力する。ＭＵＸ回路６３は、所望のエッジの信号を取り出して出力する。
【００２４】
図５は、波形が生成される様子を説明するための図である。まず、図５（ａ）に示す信号ＣＬＫを、位相ごとの信号（図５（ｂ）及び（ｃ））とする。そして、位相ごとに位相シフトを行い（図５（ｄ）及び（ｅ））、これらの信号を合成することによって、立ち上がりエッジの位置を変更した波形（図５（ｆ））を生成する。尚、エッジを生成する回路は図に示した回路に限定されず、他の公知な回路を用いてもよい。
【００２５】
各論理ユニットに対して遅延モニタ回路を設置して、上述したようにして決定された電源電圧によって、その最適な電源電圧制御を行う。図６は、各論理ユニットに対して遅延モニタ回路を設置した電力低減システムの構成例を示す一例である。図６において、モニタ回路としてのマイクロコントローラ９０は、論理ユニット９１（Ｕｎｉｔ♯１〜♯Ｎ）内の測定回路９２の結果を受け、電圧制御やＣＬＫ周波数制御を行う。そして、電源電圧制御回路９３及びＣＬＫ周波数制御回路９４により、各論理ユニット９１の電力値や周波数を最適なものへと調整する。
【００２６】
尚、論理ユニット９１の電力値や周波数の調整については、図６に示したように、動的にチップを動作させながら行うものとしてもよいし、他の手法により調整するものとしてもよい。例えば、ＬＳＩテスト時に電力値の調整を行い、チップのＩＤをフューズ等に記録しておいた上で、システムで使用する際にそのフューズを読み込むことで、各チップ若しくは各論理ユニットごとに最適な電圧やＣＬＫ周波数を印加するようにしてもよい。
【００２７】
実施の形態２．
図７は、本実施の形態２に係るモニタ回路によるモニタ方式を示す回路図である。本実施の形態２に係るモニタ回路は、第１のクロック信号に同期して入力信号を取り込むフリップフロップ回路８１と、第２のクロック信号に同期してフリップフロップ回路８１の出力信号を取り込むフリップフロップ回路８２と、フリップフロップ回路８２の出力信号を受ける論理回路８４と、第２のクロック信号に同期して論理回路８４の出力信号を取り込むフリップフロップ回路８３とを含む。ここで、第１のクロック信号（８７）はチップを動作させる通常のノーマルなクロックである。第２のクロック信号（８８）は、そのクロック信号の立ち上がりエッジ位置を調整したクロック信号である。モニタ回路は、フリップフロップ回路８１の出力信号とフリップフロップ回路８３の出力信号とが所定の組合せとなったときの、調整した第２のクロック信号（８８）の立ち上がりエッジ位置と第１のクロック信号（８７）の立ち上がりエッジ位置とに基づいてチップの性能を判別する。
【００２８】
より具体的には、ＢＩＳＴ回路（Ｂｕｉｌｔ―ｉｎ  Ｓｅｌｔ  Ｔｅｓｔ）８０によりデータパターンを生成して、そのデータパターンをＦＦ８２への入力として用いる。ＢＩＳＴ回路８０はデータパターンを生成し、その生成したデータパターンをＦＦ８１へ入力する。ＦＦ８１について、入力したデータパターンは、まず通常のノーマルなクロックにより叩かれて次段のＦＦ８２へと送信される。ＦＦ８２について、ＦＦ８１より送信されたデータが、立ち上がりエッジを制御したクロック信号の先のエッジ８６によって叩かれて、論理回路８４へと伝送される。データパターンは論理回路８４を通過した後ＦＦ８３へと送信され、次の立ち上がりエッジ８７により叩かれて、比較回路８５へと送信される。比較回路８５は、ＢＩＳＴ回路８０で生成した正確なデータパターンと、論理回路８４を経過して伝送したデータパターンとを比較し、これらデータパターンが一致している場合にはＬｏｗを出力し、不一致の場合にはＨｉｇｈを出力する。ここで、立ち上がりエッジ８６と８７は、実施の形態１で説明したように、マージンを観測するために制御して生成するものであり、実施の形態２においても、実施の形態１において得られる効果と同様の効果を得ることができる。
【００２９】
以上説明したように、本発明のモニタ回路の一態様は、第１のクロック信号に同期して入力信号を取り込む第１のフリップフロップ回路と、第２のクロック信号に同期して前記入力信号を取り込む第２のフリップフロップ回路と、第２のフリップフロップ回路の出力信号を受ける論理回路と、第２のクロック信号に同期して前記論理回路の出力信号を取り込む第３のフリップフロップ回路とを含む。そして、モニタ回路は、第２のクロック信号の立ち上がりエッジ位置を調整し、第１のフリップフロップ回路の出力信号と第３のフリップフロップ回路の出力信号とが所定の組合せとなったときの、調整した第２のクロック信号の立ち上がりエッジ位置と第１のクロック信号の立ち上がりエッジ位置とに基づいてチップの性能を判別する。
【００３０】
これにより本発明のモニタ回路によれば、各ユニット若しくはチップごとに最適なリソース（電源電圧やクロック周波数など）を定義することが可能となる。このため、モニタ回路を用いた電力低減システムによれば、従来では不確定要素として扱っていたマージンを排除することができ、チップの消費電力を削減することができる。また、モニタ回路の回路規模は小さく、実現に際しては小さな面積で設置することができるため、面積増加や回路追加に伴う電力増加などのデメリットを受けずに最適な効果を得ることができる。
【００３１】
尚、本発明は上述した実施例のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００３２】
【図１】本実施の形態１に係るモニタ回路によるモニタ方式を示す回路図である。
【図２】本実施の形態１に係るＣＬＫ信号を示す図である。
【図３】本実施の形態１に係る各ＣＬＫ信号パターンの出力に対する電源電圧値を示す表の一例である。
【図４】本実施の形態１に係るクロック信号の立ち上がりエッジ位置を制御する回路図の一例である。
【図５】本実施の形態１に係るクロック信号の波形が生成される様子を説明するための図である。
【図６】本実施の形態１に係る電力低減システムの構成例を示す一例である。
【図７】本実施の形態２に係るモニタ回路によるモニタ方式を示す回路図である。
【図８】関連する技術を説明するための図である。
【図９】関連する技術を説明するための図である。
【図１０】関連する技術を説明するための図である。
【符号の説明】
【００３３】
３１  データ、
３２、３３、３４、３５  フリップフロップ回路（ＦＦ）、
３６、３７  論理回路、
３９、４０  クロック（ＣＬＫ）信号、
３８  排他的論理和回路（ＥＸＯＲ）、
４１、４２  エッジ、
６０  クロック（ＣＬＫ）信号、
６１  クロック発生回路（８−ｐｈａｓｅ  ｃｌｏｃｋ  ｇｅｎｅｒａｔｏｒ）、
６２  位相シフト回路（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ６２）、
６３、６４  ＭＵＸ回路、
６５  制御論理回路、
６６  制御信号、
９０  マイクロコントローラ、
９１  論理ユニット（Ｕｎｉｔ♯１〜♯Ｎ）、
９２  測定回路、
９３  電源電圧制御回路、
９４  ＣＬＫ周波数制御回路、
８０  ＢＩＳＴ回路（Ｂｕｉｌｔ―ｉｎ  Ｓｅｌｔ  Ｔｅｓｔ）、
８１、８２、８３  フリップフロップ回路（ＦＦ）、
８４  論理回路、
８５  比較回路、
８６、８７  エッジ、
【図１】
0005200530.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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