(57)【特許請求の範囲】
【請求項１】
電流経路が直列接続され、電荷蓄積層と制御ゲートとを含む複数のメモリセルと、
前記メモリセルの前記制御ゲートにそれぞれ接続された複数のワード線と、
いずれかの前記ワード線を選択し、選択した前記ワード線に第１電圧を印加すると共に、非選択の前記ワード線に第２電圧を印加するプログラム動作を繰り返すことにより、選択した前記ワード線に接続された前記メモリセルにデータを書き込むドライバ回路と、
前記ドライバ回路が前記プログラム動作を繰り返す過程において、前記第１電圧を上昇させると共に、前記第１電圧が所定の閾値電圧に達するまでは前記第２電圧を一定とし、前記閾値電圧に達した後は前記第２電圧を上昇させる制御回路と
を具備することを特徴とする半導体記憶装置。
【請求項２】
電流経路が直列接続された複数のメモリセルを備え、複数回のプログラムを繰り返すことによりデータを書き込む半導体記憶装置のデータ書き込み方法であって、
選択した前記メモリセルのゲートに第１電圧を印加し、且つ非選択の前記メモリセルのゲートに前記第１電圧よりも低い第２電圧を印加することにより、データのプログラムを行うステップと、
前記第１電圧を上昇させ且つ前記第２電圧を一定としつつ、前記プログラムを繰り返すステップと、
前記第１電圧が所定の第１閾値電圧に達した後、前記非選択の前記メモリセルのゲートに印加する電圧を、前記第２電圧と異なる第３電圧に変更して前記プログラムを行うステップと
を具備し、前記第３電圧は、前記第２電圧よりも高い電圧である
ことを特徴とする半導体記憶装置のデータ書き込み方法。
【請求項３】
前記非選択のメモリセルのゲートに印加する電圧を前記第３電圧に変更した後、前記第１電圧及び前記第３電圧を上昇させつつ、前記プログラムを繰り返すステップと、
前記第３電圧が所定の第２閾値電圧に達した後、前記第１電圧を上昇させ且つ前記第３一定として、前記プログラムを行うステップと
を更に備えることを特徴とする請求項２記載の半導体記憶装置のデータ書き込み方法。
【請求項４】
前記第１電圧を上昇させる際の変動幅は可変であり、
前記第１閾値電圧は、前記変動幅に関わらず一定である
ことを特徴とする請求項２記載の半導体記憶装置のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置及びそのデータ書き込み方法に関する。例えば、ＮＡＮＤ型フラッシュメモリにおいて誤書き込みを防止するための技術に関する。
【背景技術】
【０００２】
従来、不揮発性の半導体メモリとしてＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、書き込み禁止セルにおいて、チャネル電位をゲートとのカップリングにより上昇させることにより、電子が電荷蓄積層に注入されるのを防止するセルフブースト方式が、広く用いられている。
【０００３】
この際、選択ワード線には、プログラム電圧がステップアップされつつ複数回印加される。そこで、書き込み禁止セルにおけるチャネル電位とゲートとの電位差が大きくなることを防止するために、非選択ワード線に印加される電圧もプログラム電圧と同様にステップアップする技術も知られている（例えば特許文献１参照）。
【０００４】
しかし、上記技術を用いた場合には、非選択ワード線に印加される電圧が高くなりすぎ、非選択ワード線に接続されたメモリセルに誤書き込みが生じる恐れがある、という問題があった。
【特許文献１】特開平８−９６５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、動作信頼性を向上出来る半導体記憶装置及びそのデータ書き込み方法を提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様に係る半導体記憶装置は、電流経路が直列接続され、電荷蓄積層と制御ゲートとを含む複数のメモリセルと、前記メモリセルの前記制御ゲートにそれぞれ接続された複数のワード線と、いずれかの前記ワード線を選択し、選択した前記ワード線に第１電圧を印加すると共に、非選択の前記ワード線に第２電圧を印加するプログラム動作を繰り返すことにより、選択した前記ワード線に接続された前記メモリセルにデータを書き込むドライバ回路と、前記ドライバ回路が前記プログラム動作を繰り返す過程において、前記第１電圧を上昇させると共に、前記第１電圧が所定の閾値電圧に達するまでは前記第２電圧を一定とし、前記閾値電圧に達した後は前記第２電圧を上昇させる制御回路とを具備する。
【発明の効果】
【０００８】
本発明によれば、動作信頼性を向上出来る半導体記憶装置及びそのデータ書き込み方法を提供出来る。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
［第１の実施形態］  
この発明の第１の実施形態に係る半導体記憶装置及びそのデータ書き込み方法について説明する。
【００１１】
＜ＮＡＮＤ型フラッシュメモリの構成＞  
図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２、ロウコントローラ３、カラムコントローラ４、ドライバ回路５、制御回路６、電圧発生回路７、及び入力バッファ８を備えている。
【００１２】
メモリセルアレイ２は、複数のメモリブロック９を備えている。各メモリブロック９は、複数のメモリセルトランジスタを備えている。各メモリセルトランジスタのゲートはワード線に接続され、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。また、データの消去はメモリブロック９単位で行われる。すなわち、同一のメモリブロック９内に含まれるメモリセルトランジスタの保持するデータは、一括して消去される。
【００１３】
入力バッファ８は、外部からコマンドを受け取り、また入出力線ＩＯ、ＩＯｎを介して外部からアドレスを受け取る。
【００１４】
制御回路６は、入力バッファ８から与えられるアドレス及びコマンドに応じて、カラムコントローラ４の入出力、並びにドライバ回路５及び電圧発生回路７の動作を制御する。すなわち、データの読み出し時、書き込み時、及び消去時において、電圧発生回路７の発生する電圧を制御する。またアドレスに基づいて、ドライバ回路５に対してメモリセルアレイのロウ方向及びカラム方向の選択を命令すると共に、ワード線、ビット線、及びメモリセルアレイ２が形成されるウェル領域への電圧印加を命令する。また制御回路６は、書き込み時電圧発生回路７に対して発生させるプログラム電圧ＶＰＧＭの閾値電圧ＶＰＧＭthの情報３０を保持する。この情報については後述する。
【００１５】
ドライバ回路５は、制御回路６の命令に従って、ロウコントローラ３及びカラムコントローラ４の動作を制御する。
【００１６】
ロウコントローラ３は、ドライバ回路５の命令に従って、メモリセルアレイ２のロウ方向を選択する。すなわち、ワード線を選択する。そして、選択ワード線及び非選択ワード線、並びにウェル領域に対して、ドライバ回路５を介して電圧発生回路７から与えられる電圧を印加する。
【００１７】
カラムコントローラ４は、ドライバ回路５の命令に従って、メモリセルアレイ２のカラム方向を選択する。すなわち、ビット線を選択する。データの読み出し時においては、ビット線に読み出したデータを増幅する。そして、制御回路６の制御に従って、増幅した読み出しデータを、入出力線ＩＯ、ＩＯｎを介して外部へ出力する。更にデータの書き込み時においては、ビット線に書き込みデータを転送する。すなわち、書き込みデータに応じてビット線に電圧を印加する。
【００１８】
＜メモリセルアレイの構成＞  
次に、図２を用いてメモリセルアレイ２の保持するメモリブロック９の詳細について説明する。図２は、メモリブロック９の回路図である。
【００１９】
図示するようにメモリブロック９は、複数のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、３２個のメモリセルトランジスタＭＴ０〜ＭＴ３１と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。以下では、説明の簡潔化のために、メモリセルトランジスタＭＴ０〜ＭＴ３１を区別しない場合には、単にメモリセルトランジスタＭＴと呼ぶことがある。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレインは選択トランジスタＳＴ１のソースに接続され、他端側のソースは選択トランジスタＳＴ２のドレインに接続されている。すなわちＮＡＮＤセルは、２つの選択トランジスタＳＴ１、ＳＴ２と、これらの間に電流経路が直列接続された複数のメモリセルトランジスタＭＴを含むメモリセル群とを備えてなる。
【００２０】
同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。また、メモリセルアレイ２において同一列にある選択トランジスタＳＴ１のドレインはビット線ＢＬ０〜ＢＬｍ（ｍは自然数）のいずれかに共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセルを選択出来るのであればいずれか一方のみが設けられていても良い。
【００２１】
上記構成のメモリセルアレイ２において、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには、一括してデータが書き込まれる。このデータが書き込まれる単位を「ページ」と呼ぶ。本実施形態では、説明の簡単化のため、同一のワード線に接続された（ｍ＋１）個のメモリセルトランジスタＭＴの全てに対して、一括してデータが書き込まれる場合を例に説明する。また、データの読み出しも書き込みと同じ単位により行われるものとする。但し、必ずしも同一のワード線に接続された全てのメモリセルトランジスタＭＴに対して同時に書き込み及び読み出しが行われる必要は無い。例えば、同一ワード線に接続されたメモリセルトランジスタＭＴのうち、偶数ビット線（ＢＬ０、ＢＬ２、ＢＬ４、…）に接続されたもの同士、及び奇数ビット線（ＢＬ１、ＢＬ３、ＢＬ５、…）に接続されたもの同士について、同時に書き込み及び読み出しが行われる場合であっても良い。例えば偶数ビット線に接続されたメモリセルトランジスタＭＴに対してデータが書き込まれる場合には、奇数ビット線は非選択ビット線として取り扱われる。逆の場合も同様である。
【００２２】
次に、上記構成のＮＡＮＤセルの断面構成について図３を用いて説明する。図３は、ＮＡＮＤセルのビット線方向に沿った断面図である。図示するように、ｐ型半導体基板１０の表面領域内にｎ型ウェル領域１１が形成され、ｎ型ウェル領域１１の表面領域内にｐ型ウェル領域１２が形成されている。ｐ型ウェル領域１２上にはゲート絶縁膜１３が形成され、ゲート絶縁膜１３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜１３上に形成された多結晶シリコン層１４、多結晶シリコン層１４上に形成されたゲート間絶縁膜１５、及びゲート間絶縁膜１５上に形成された多結晶シリコン層１６を有している。ゲート間絶縁膜１５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。
【００２３】
メモリセルトランジスタＭＴにおいては、多結晶シリコン層１４は電荷蓄積層（ＦＧ）として機能する。他方、多結晶シリコン層１６は、ビット線に直交する方向で隣接するもの同士で共通接続されており、制御ゲートゲート（ワード線ＷＬ）として機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層１４、１６はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層１４、１６が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン層１４のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層１６の電位は、一定の電位、またはフローティングの状態とされる。ゲート電極間に位置するｐ型ウェル領域１２表面内には、ｎ＋型不純物拡散層１７が形成されている。不純物拡散層１７は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。
【００２４】
ｐ型ウェル領域１２上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜１８が形成されている。層間絶縁膜１８中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１７に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜１８上には、コンタクトプラグＣＰ１に接続される金属配線層１９が形成されている。金属配線層１９はソース線ＳＬとして機能する。また層間絶縁膜１８中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）１７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜１８上に、コンタクトプラグＣＰ２に接続される金属配線層２０が形成されている。
【００２５】
層間絶縁膜１８上には、金属配線層１９、２０を被覆するようにして、層間絶縁膜２１が形成されている。そして層間絶縁膜２１中に、金属配線層２０に達するコンタクトプラグＣＰ３が形成されている。層間絶縁膜２１上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層２２が形成されている。金属配線層２２はビット線ＢＬとして機能する。
【００２６】
＜メモリセルトランジスタの保持するデータについて＞  
次に、上記メモリセルトランジスタＭＴの閾値分布について図４を用いて説明する。図４は、横軸に閾値電圧Ｖthをとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。
【００２７】
図示するように、各々のメモリセルトランジスタＭＴは１６値（16-levels）のデータ（４ビットデータ）を保持出来る。すなわちメモリセルトランジスタＭＴは、閾値電圧Ｖthの低い順に“０”、“１”、“２”、“３”、…“９”、“Ａ”、“Ｂ”、…“Ｆ”の１６種のデータを保持出来る。メモリセルトランジスタＭＴにおける“０”データの閾値電圧Ｖth０は、Ｖth０＜Ｖ０１である。“１”データの閾値電圧Ｖth１は、Ｖ０１＜Ｖth１＜Ｖ１２である。“２”データの閾値電圧Ｖth２は、Ｖ１２＜Ｖth２＜Ｖ２３である。“３”データの閾値電圧Ｖth３は、Ｖ２３＜Ｖth３＜Ｖ３４である。“４”データの閾値電圧Ｖth４は、Ｖ３４＜Ｖth４＜Ｖ４５である。“５”データの閾値電圧Ｖth５は、Ｖ４５＜Ｖth５＜Ｖ５６である。“６”データの閾値電圧Ｖth６は、Ｖ５６＜Ｖth６＜Ｖ６７である。“７”データの閾値電圧Ｖth７は、Ｖ６７＜Ｖth７＜Ｖ７８である。“８”データの閾値電圧Ｖth８は、Ｖ７８＜Ｖth８＜Ｖ８９である。“９”データの閾値電圧Ｖth９は、Ｖ８９＜Ｖth９＜Ｖ９Ａである。“Ａ”データの閾値電圧ＶthＡは、Ｖ９Ａ＜ＶthＡ＜ＶＡＢである。“Ｂ”データの閾値電圧ＶthＢは、ＶＡＢ＜ＶthＢ＜ＶＢＣである。“Ｃ”データの閾値電圧ＶthＣは、ＶＢＣ＜ＶthＣ＜ＶＣＤである。“Ｄ”データの閾値電圧ＶthＤは、ＶＣＤ＜ＶthＤ＜ＶＤＥである。“Ｅ”データの閾値電圧ＶthＥは、ＶＤＥ＜ＶthＥ＜ＶＥＦである。“Ｆ”データの閾値電圧ＶthＦは、ＶＥＦ＜ＶthＦである。
【００２８】
なお、本実施形態ではメモリセルトランジスタＭＴが１６値のデータを保持する場合を例に説明するが、２値（binary）、４値、８値、または３２値のデータを保持する場合であっても良い。
【００２９】
＜書き込み動作＞  
次に、上記構成のＮＡＮＤ型フラッシュメモリの書き込み動作について、図５及び図６を用いて説明する。図５は、書き込み動作のフローチャートである。本フローチャートに沿った書き込みシーケンスは、外部から書き込みコマンドを受け取った制御回路６の制御に基づいて実行される。また図６は、図５におけるステップＳ１１〜Ｓ１２の過程における、セレクトゲート線ＳＧＤ、選択ビット線、非選択ビット線、非選択ワード線、選択ワード線、選択ビット線に接続されたメモリセルトランジスタＭＴのチャネル、及び非選択ビット線に接続されたメモリセルトランジスタＭＴのチャネルの電位変化を示すタイミングチャートである。なお、以下では選択ワード線及び選択ビット線に接続されたメモリセルトランジスタＭＴ（すなわちプログラムすべきメモリセルトランジスタＭＴ）を選択セルと呼び、選択ワード線及び非選択ビット線に接続されたメモリセルトランジスタＭＴ（すなわちプログラムすべきでないメモリセルトランジスタＭＴ）を非選択セルと呼ぶことがある。
【００３０】
前述の通り、データの書き込みは、同一のワード線に接続された全てのメモリセルトランジスタＭＴ（１ページ）に対して一括して行われる。またデータの書き込みは、消去状態のメモリブロック９において、セレクトゲート線ＳＧＳに近いメモリセルトランジスタＭＴから順に行われる。以下では、制御ゲートとチャネルとの間に電位差を与えて電荷蓄積層に電荷を注入し、これによりメモリセルトランジスタＭＴの閾値を上昇させる動作を「プログラム」と呼ぶ。このプログラムが複数回実行されることで、メモリセルトランジスタＭＴの閾値は所望の値まで上昇され、データの書き込み動作が行われる。更に以下では、プログラムすべきメモリセルトランジスタＭＴが接続されたビット線を選択ビット線と呼ぶ。また、既に閾値が所望の値まで上昇したこと等によりプログラムが不要であるメモリセルトランジスタＭＴが接続されたビット線を、非選択ビット線と呼ぶ。
【００３１】
まず、制御回路６は入力バッファから書き込みコマンドを受け取ると、セットアップを行う（ステップＳ１０）。すなわち、電圧発生回路７に対して、電圧発生回路７が保持するチャージポンプ回路（図示せず）の立ち上げを命令し、プログラム電圧ＶＰＧＭ及び中間電圧ＶＰＡＳＳ（＜ＶＰＧＭ）の発生を命令する。これに応答して電圧発生回路７は、電圧ＶＰＧＭ、ＶＰＡＳＳを発生する。
【００３２】
次に、カラムコントローラ４からＮＡＮＤセルに対してプログラムすべきデータが転送される（ステップＳ１１）。すなわち、カラムコントローラ４は入出力線ＩＯ、ＩＯｎを介して受け取った書き込みデータに応じて、各ビット線に電圧を転送する。なおカラムコントローラ４は、書き込み動作に先立って（すなわちステップＳ１０以前に）、外部から入出力線ＩＯ、ＩＯｎを介して書き込みデータを受け取る。この際、書き込みデータは、カラムコントローラ４が備えるカラムデータキャッシュ（図示せず）に保持される。そしてステップＳ１１では、カラムコントローラ４内において、書き込みデータがカラムデータキャッシュからセンスアンプ（図示せず）に転送され、更にセンスアンプから各ビット線に書き込みデータが転送される。言い換えれば、センスアンプは書き込みデータに応じた電圧を、各ビット線に印加する。なおセンスアンプは、データの読み出し時には読み出しデータのセンス・増幅を行うブロックである。ステップＳ１１の詳細につき、以下、図６を参照しつつ説明する。
【００３３】
すなわち、ドライバ回路５は制御回路６の命令に応答して、いずれかのメモリブロックを選択するよう、ロウコントローラ３に命令する。この命令に応答してロウコントローラ３は、いずれかのメモリブロック９におけるセレクトゲート線ＳＧＤを選択し、電圧ＶＳＧ（＝ＶＤＤ＋Ｖth、但しＶthは選択トランジスタＳＴ１の閾値電圧）を印加する（図６の時刻ｔ０）。ＶＳＧは例えば４．３Ｖである。
【００３４】
またドライバ回路５は、制御回路６の命令に応答して、カラムコントローラ４に対して書き込みデータに応じた電圧をビット線ＢＬに印加するよう命令する。この命令に応答してカラムコントローラ４は、プログラムすべきメモリセルトランジスタＭＴが接続されたビット線ＢＬ（選択ビット線）に電圧Ｖ１（例えば０Ｖ）を印加する。また、プログラムすべきでないメモリセルトランジスタＭＴが接続されたビット線（非選択ビット線）に電圧ＶＤＤ（例えば２．７Ｖ）を印加する（時刻ｔ１）。
【００３５】
すると、セレクトゲート線ＳＧＤに電圧ＶＳＧが印加されることにより、ビット線ＢＬの電位に関わらず全選択トランジスタＳＴ１がオン状態となる。その結果、選択セルのチャネルには電圧Ｖ１（例えば０Ｖ）が転送され、非選択セルのチャネルにはＶＤＤが転送される。なおセレクトゲート線ＳＧＳは０Ｖとされており、選択トランジスタＳＴ２は書き込み動作の期間はオフ状態である。またソース線ＳＬには例えば１．６Ｖ程度の電圧が印加される。
【００３６】
次にロウコントローラ３は、ドライバ回路５の命令に応答して、セレクトゲート線ＳＧＤの電圧を、電圧ＶＳＧから電圧ＶＬに変更する（時刻ｔ２）。電圧ＶＬは、例えば電圧ＶＤＤよりも低い電圧であり、選択トランジスタＳＴ１に対して非選択ビット線に印加される電圧を転送させないための電圧である。電圧ＶＬの一例は２．５Ｖである。その結果、非選択ビット線に接続された選択トランジスタＳＴ１はカットオフ状態となる。そのため、非選択ビット線に接続されたＮＡＮＤセルに含まれる全メモリセルトランジスタＭＴのチャネルは、非選択ビット線から電気的に分離され、電気的にフローティングの状態となる。他方、選択ビット線に接続された選択トランジスタＳＴ１はオン状態を維持する。そのため、選択ビット線に接続されたＮＡＮＤセルに含まれる全メモリセルトランジスタＭＴのチャネルは、選択ビット線と電気的に接続された状態を維持し、その値はＶ１である。
【００３７】
以上がステップＳ１２の詳細である。ステップＳ１２の後、ロウコントローラ３はデータのプログラムを行う（ステップＳ１２）。ステップＳ１２の詳細について、以下図６を参照しつつ説明する。
【００３８】
すなわち、ロウコントローラ３はドライバ回路５の命令に応答して、選択したメモリブロック９における全ワード線ＷＬ０〜ＷＬ３１に対して、電圧ＶＰＡＳＳを印加する（図６における時刻ｔ３）。電圧ＶＰＡＳＳを印加されることにより、保持するデータに関わらず、全てのメモリセルトランジスタＭＴがオン状態となり、チャネルが形成される。
【００３９】
次にロウコントローラ３は、ドライバ回路５の命令に応答して、いずれかのワード線ＷＬを選択する。そして選択ワード線に対してプログラム電圧ＶＰＧＭを印加する。また、非選択ワード線に対しては電圧ＶＰＡＳＳを印加する（時刻ｔ４）。
【００４０】
プログラム電圧ＶＰＧＭが印加されることで、選択セルに対してデータのプログラムが行われる。すなわち、選択ワード線及び選択ビット線に接続されたメモリセルトランジスタＭＴ（選択セル）では、ワード線ＷＬの電位がＶＰＧＭ、チャネルの電位Ｖchが０Ｖとされ、これにより制御ゲート１６とチャネルとの間に大きな電位差が与えられる。その結果、ＦＮ（Fowler-Nordheim）トンネリングにより電荷が電荷蓄積層１４に注入される。
【００４１】
他方、選択ワード線及び非選択ビット線に接続されたメモリセルトランジスタＭＴ（非選択セル）では、チャネルは電気的にフローティングである。従って、チャネルの電位Ｖchは、選択ワード線に印加されたプログラム電圧ＶＰＧＭ及び非選択ワード線に印加された電圧ＶＰＡＳＳとのカップリングにより、書き込み禁止電圧Ｖinhibitまで上昇する（図６における時刻ｔ３以降参照）。書き込み禁止電圧Ｖinhibitの値は、略ＶＰＡＳＳである。その結果、制御ゲート１６とチャネルとの間の電位差は、ＦＮトンネリングに十分な値では無く、電荷は電荷蓄積層１４に注入されない。または注入されたとしても、データをプログラムする程度に閾値が変化することが無い。これにより、データのプログラムが禁止される。
【００４２】
なお、上記のようにプログラムすべきでないメモリセルトランジスタＭＴを含むＮＡＮＤセルのチャネルを電気的にフローティングとし、非選択ワード線に印加された電圧ＶＰＡＳＳとのカップリングによりチャネル電位を上昇させて、プログラムを禁止する手法が、「セルフブースト」である。セルフブーストが行われている際のＮＡＮＤセルの様子を図７に示す。図７は、非選択ビット線に接続されたＮＡＮＤセルの断面図であり、一例として選択ワード線がワード線ＷＬ７である場合について示している。
【００４３】
図示するように、非選択ワード線ＷＬ０〜ＷＬ６、ＷＬ８〜ＷＬ３１には電圧ＶＰＡＳＳが印加され、選択ワード線ＷＬ７にはプログラム電圧ＶＰＧＭが印加されている。従って、メモリセルトランジスタＭＴ０〜ＭＴ３１はオン状態となり、チャネルが形成される。これらは電気的に導通状態であり、図７では導通状態にある領域に斜線を付して示している。他方、セレクトゲート線ＳＧＤにはＶＬが印加され、非選択ビット線ＢＬにはＶＤＤが印加されているので、選択トランジスタＳＴ１はカットオフ状態にある。従って、メモリセルトランジスタＭＴ０〜ＭＴ３１のチャネルは、電気的にフローティングとなる。そしてこのチャネルの電位Ｖchは、非選択ワード線ＷＬ０〜ＷＬ６、ＷＬ８〜ＷＬ３１に印加された電圧ＶＰＡＳＳ、及び選択ワード線ＷＬ７に印加されたプログラム電圧ＶＰＧＭとのカップリングにより、書き込み禁止電圧Ｖinhibitまで上昇する。その結果、非選択セルに対するプログラムが禁止される。
【００４４】
ステップＳ１２における上記プログラムの後、制御回路６はベリファイの結果を参照する。ベリファイとは、プログラムの後、メモリセルトランジスタＭＴからデータを読み出して、所望のデータが書き込まれているか否かを判定する処理である。そして未だ所望のデータが書き込まれていない場合には、ステップＳ１２のプログラムが繰り返される。以下、メモリセルトランジスタＭＴの閾値電圧が十分に上昇し、所望のデータが書き込まれていると判定された状態を「ベリファイにパス（pass）した」と呼び、閾値電圧の上昇が十分では無く、未だデータの書き込みが完了していないと判定された状態を「ベリファイにミス（miss）した」と呼ぶことにする。
【００４５】
上記プログラムが、当該ページに対する書き込み動作の最初のプログラムであれば、未だベリファイは行われていないので、ベリファイはミスする（ステップＳ１３、ＮＯ）。すると制御回路６は、“０”データから“Ｆ”データについてのベリファイを行う（ステップＳ１４〜Ｓ１７）。すなわち、例えば“１”データが書き込まれるべきメモリセルトランジスタＭＴをベリファイする際には、ワード線ＷＬにはベリファイ電圧として電圧Ｖ０１（図４参照）が印加される。そして、メモリセルトランジスタＭＴがオンしなければ、閾値電圧Ｖth１はＶ０１より大きいことになるから、ベリファイはパスする。他方、オンした場合には、閾値電圧Ｖth１はＶ０１より小さいことになるから、ベリファイはミスする。ミスした場合には、再度プログラムを行って、閾値電圧Ｖth１をＶ０１より高くする必要がある。“２”〜“Ｆ”データが書き込まれるべきメモリセルトランジスタＭＴの場合も同様であり、それぞれをベリファイする際には、ワード線には電圧Ｖ１２〜ＶＥＦがそれぞれ印加される。以下、“１”〜“Ｆ”データが書き込まれるべきメモリセルトランジスタＭＴのベリファイを、単に“１”〜“Ｆ”ベリファイと呼ぶことがある。
【００４６】
ベリファイの完了後、制御回路６は電圧発生回路７に対して、プログラム電圧ＶＰＧＭのステップアップを命令する。この命令に応答して電圧発生回路７は、プログラム電圧ＶＰＧＭ＝（ＶＰＧＭ＋ΔＶＰＧＭ）とする。すなわち、プログラム電圧ＶＰＧＭをΔＶＰＧＭだけステップアップする（ステップＳ１８）。
【００４７】
また制御回路６は、ステップＳ１８で発生されたプログラム電圧ＶＰＧＭが、情報３０に保持される閾値電圧ＶＰＧＭthに達したか否かを判定する。達している場合（ステップＳ１９、ＹＥＳ）には、制御回路６は電圧発生回路７に対して、電圧ＶＰＡＳＳのステップアップを命令する。この命令に応答して電圧発生回路７は、電圧ＶＰＡＳＳ＝（ＶＰＡＳＳ＋ΔＶＰＡＳＳ）とする。すなわち、電圧ＶＰＡＳＳをΔＶＰＡＳＳだけステップアップする（ステップＳ２０）。なお、閾値電圧ＶＰＧＭthは例えば２０Ｖであり、ΔＶＰＡＳＳは（ΔＶＰＧＭ×０．７）程度であるが、これらの値は適宜選択出来る。また、ステップＳ１８〜Ｓ２０の処理が行われるタイミングは、必ずしもステップＳ１７の後で有る必要はなく、ステップＳ１２においてプログラムが完了した後であって、且つ次のプログラムを行うまでの間に実行されれば良い。
【００４８】
ステップＳ１８で発生されたプログラム電圧ＶＰＧＭが閾値電圧ＶＰＧＭthに達していなければ（ステップＳ１９、ＮＯ）、制御回路６はＶＰＡＳＳのステップアップを命令しない。従って、電圧発生回路７の発生する電圧ＶＰＡＳＳの値は不変である。
【００４９】
その後、ステップＳ１１に戻り、再度のプログラムを行う。なお、ステップＳ１４〜Ｓ１７においてベリファイにパスしたメモリセルトランジスタＭＴについては、プログラムは禁止される。すなわち、当該メモリセルトランジスタＭＴが接続されたビット線は、ステップＳ１１において非選択ビット線とされ、電圧ＶＤＤが印加される。
【００５０】
そして、上記プログラムを繰り返すことにより全ての選択セルがベリファイにパスすると（ステップＳ１３、ＹＥＳ）、データの書き込みは終了し、制御回路６はリカバリーを行う（ステップＳ２１）。すなわち制御回路６は、電圧発生回路７のチャージポンプ回路を立ち下げる等の処理を行う。
【００５１】
以上の書き込み動作におけるプログラム電圧ＶＰＧＭ及び電圧ＶＰＡＳＳの時間変化について、図８を用いて再度説明する。図８は、プログラム電圧ＶＰＧＭ及び電圧ＶＰＡＳＳのタイミングチャートである。
【００５２】
図示するように、プログラム電圧ＶＰＧＭは、プログラムを繰り返す度にΔＶＰＧＭだけステップアップされる。他方、電圧ＶＰＡＳＳは、ＶＰＧＭがＶＰＧＭthに達するまでの期間は一定値とされる。そして時刻ｔ１０における例えば１２回目のプログラムにおいてＶＰＧＭがＶＰＧＭthに達すると、１２回目以降のプログラムでは、ＶＰＧＭだけでなくＶＰＡＳＳもΔＶＰＧＭだけステップアップされる。
【００５３】
＜効果＞  
以上のように、この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリであると、以下の（１）の効果が得られる。
【００５４】
（１）ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る（その１）。  
上記構成であると、データの書き込み動作の途中から電圧ＶＰＡＳＳをステップアップさせている。従って、非選択セルへのデータの誤書き込みを防止出来、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。本効果について以下説明する。
【００５５】
従来のセルフブースト方式であると、プログラムを繰り返す過程において、ＶＰＧＭがステップアップされるのに対してＶＰＡＳＳは一定である。すると、プログラムが繰り返されるに従って、非選択セルにおける制御ゲートとチャネルとの電位差が大きくなっていく。その結果、非選択セル（選択ワード線及び非選択ビット線に接続されたメモリセルトランジスタＭＴ）に対してデータが誤書き込みされる恐れがあった。
【００５６】
図９は、プログラムを繰り返す過程におけるＶＰＧＭ、ＶＰＡＳＳ、及び非選択セルのチャネル電位Ｖchを示すグラフである。図中において、白抜き四角印がＶＰＧＭであり、黒塗り四角印がＶＰＡＳＳであり、白抜き菱形印が非選択セルのチャネル電位Ｖchを示している。図示するように、ＶＰＡＳＳは一定であり、ＶＰＧＭは所定のステップアップ幅で上昇する。非選択セルのチャネル電位Ｖchは、ＶＰＧＭとのカップリングの影響により、僅かではあるが上昇する。しかし、ＶＰＧＭの上昇とＶchの上昇とは比例関係に無く、Ｖchの上昇の程度は、ＶＰＧＭのステップアップ幅に比べて非常に小さい。従って、プログラムを繰り返す度に、ＶＰＧＭとＶchとの電位差は大きくなっていく。
【００５７】
また、背景技術で述べたように、ＶＰＡＳＳをＶＰＧＭと同様にプログラムの初めからステップアップさせる手法も知られている。しかしながらこの場合は、プログラムの繰り返しの後半ではＶＰＡＳＳの値が非常に大きくなる。その結果、非選択ワード線及び選択ビット線に接続されたメモリセルトランジスタＭＴに対して、データが誤書き込みされる恐れがあった。
【００５８】
この点、本実施形態に係るＮＡＮＤ型フラッシュメモリであると、プログラムを繰り返す過程の途中から、ＶＰＡＳＳをＶＰＧＭと同様にステップアップさせている。より具体的には、制御回路６は所定の閾値電圧ＶＰＧＭthの情報を３０保持する。そして、ＶＰＧＭがＶＰＧＭth未満ではＶＰＡＳＳを一定に保ち、ＶＰＧＭがＶＰＧＭthに達した以降は、ＶＰＡＳＳをステップアップさせる。
【００５９】
従って、非選択ビット線に接続されたＮＡＮＤセルに含まれるメモリセルトランジスタＭＴのチャネル電位Ｖchは、ＶＰＡＳＳが一定とされる場合に比べて、より高くすることが出来る。非選択セルのチャネル電位Ｖchは、下記の式で定義出来る。  
Ｖch＝Ｖinit＋α（ＶＰＧＭ＋ｎ・ＶＰＡＳＳ−ｎ・Ｖth）／ｎ  
但し、Ｖinitはプログラム電圧ＶＰＧＭの初期値、ｎはＮＡＮＤセル内のメモリセルトランジスタＭＴの数、αは浮遊ゲート１４と制御ゲート１６とのカップリング比である。書き込み特性を維持するために、設計ルールの世代が変わっても、カップリング比αは一定値を保つように設計される。従って、ＶＰＡＳＳをステップアップさせることで、非選択セルにおける制御ゲートとチャネルとの電位差を小さくでき、その結果、非選択セル（選択ワード線及び非選択ビット線に接続されたメモリセルトランジスタＭＴ）に対するデータの誤書き込みを抑制出来る。
【００６０】
また、プログラムの初めからＶＰＡＳＳをステップアップさせる手法に比べると、ＶＰＡＳＳが高くなりすぎることを防止出来る。従って、非選択ワード線及び選択ビット線に接続されたメモリセルトランジスタＭＴに対するデータの誤書き込みも抑制出来る。
【００６１】
以上のように、選択セル（選択ワード線及び選択ビット線に接続されたメモリセルトランジスタＭＴ）以外のメモリセルトランジスタＭＴへの、データの誤書き込みを防止することで、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。
【００６２】
図１０は、本実施形態に係るＮＡＮＤ型フラッシュメモリにおいて、プログラムを繰り返す過程におけるＶＰＧＭ、ＶＰＡＳＳ、及び非選択セルのチャネル電位Ｖchを示すグラフである。図中において、白抜き四角印がＶＰＧＭであり、黒塗り四角印がＶＰＡＳＳであり、白抜き菱形印が非選択セルのチャネル電位Ｖchを示している。図示するように、書き込み動作の途中からＶＰＡＳＳがステップアップされ、それと共に非選択セルのチャネル電位Ｖchも上昇する。その結果、ＶＰＡＳＳが常時一定とされる場合に比べて、ＶＰＧＭとＶchとの電位差、すなわち制御ゲートとチャネルとの電位差を小さく出来る。なお、図９の例では常時ＶＰＡＳＳ＜Ｖchであるのに対して、図１０の例であると、書き込み動作の途中からＶＰＡＳＳ＞Ｖchとなる。
【００６３】
なお上記効果は、メモリセルトランジスタＭＴの保持可能なデータのビット数が増大するにつれて顕著となる。すなわち、例えば２値データを保持するメモリセルトランジスタＭＴに比べて、４値以上、例えば１６値データを保持するメモリセルトランジスタＭＴを有するＮＡＮＤ型フラッシュメモリにおいて効果がある。
【００６４】
すなわち、ビット数が増えるにつれて、メモリセルトランジスタＭＴの取り得る閾値電圧の範囲は広くなる。言い換えれば、閾値電圧の上限が高くなる。従って、プログラムの回数を増やす必要がある。つまり、ＶＰＧＭの値が大きくなる。そのため、ビット数が増えるほど、非選択セルにとっては誤書き込みが生じやすい状況が発生する。更には、ビット数が増えるほどに、データ書き込みの過程における非選択セルの割合が増加する。すなわち、誤書き込みの生じやすい条件下において非選択セルの数が増加する、という状況が生まれる。従って、このような多値ＮＡＮＤ型フラッシュメモリにおいて本実施形態を適用することで、ＶＰＧＭが大きくなったとしても誤書き込みの発生を抑制出来るという効果が顕著となる。
【００６５】
［第２の実施形態］  
次に、この発明の第２の実施形態に係る半導体記憶装置及びそのデータ書き込み方法について説明する。本実施形態は、上記第１の実施形態においてＶＰＡＳＳの上限を定めたものである。以下では、上記第１の実施形態と異なる点についてのみ説明する。
【００６６】
本実施形態に係るＮＡＮＤ型フラッシュメモリの構成は、第１の実施形態で説明した図１の構成と同様である。但し、制御回路６は、ＶＰＧＭの閾値電圧ＶＰＧＭthの情報３０のみならず、ＶＰＡＳＳの上限値ＶＰＡＳＳ＿maxの情報も保持する。
【００６７】
図１１は、本実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作のフローチャートである。図示するように、ステップＳ１０〜Ｓ１９は第１の実施形態と同じである。ステップＳ１９において、制御回路６はＶＰＧＭがＶＰＧＭthに達したと判断すると、次にＶＰＡＳＳがＶＰＡＳＳ＿maxに達しているか否かを判定する。達していなければ（ステップＳ２２、ＮＯ）ステップＳ２０に進み、制御回路６は電圧発生回路７に対してＶＰＡＳＳのステップアップを命令する。この場合の動作は第１の実施形態と同様である。他方、ＶＰＡＳＳがＶＰＡＳＳ＿maxに達していれば（ステップＳ２２、ＹＥＳ）、制御回路６はステップＳ２０の処理を省略する。すなわち、ＶＰＡＳＳのステップアップは行われず、直前のプログラムで使用したＶＰＡＳＳを、次のプログラムでも使用する。
【００６８】
図１２は、本実施形態に係るＮＡＮＤ型フラッシュメモリにおけるプログラム電圧ＶＰＧＭ及び電圧ＶＰＡＳＳのタイミングチャートである。図示するように、時刻ｔ１０においてＶＰＧＭがＶＰＧＭthに達した１２回目のプログラム以降、ＶＰＡＳＳはΔＶＰＡＳＳだけステップアップされる。そして、時刻ｔ１１における例えば１７回目のプログラムにおいてＶＰＡＳＳがＶＰＡＳＳ＿maxに達すると、１７回目以降のプログラムでは、ＶＰＡＳＳは再び一定値とされる。
【００６９】
以上のように、この発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリであると、第１の実施形態で説明した（１）の効果に加えて、下記（２）の効果が得られる。
【００７０】
（２）ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る（その２）。  
本実施形態に係る構成であると、ＶＰＡＳＳに上限値を設けている。すなわち、制御回路６はＶＰＡＳＳが上限値に達したことを検出すると、電圧発生回路７に対してＶＰＡＳＳのステップアップの停止を命令する。従って、例えばプログラム回数が非常に増大したような場合であっても、ＶＰＡＳＳが想定外の大きな値まで上昇することを防止出来る。従って、選択ビット線及び非選択ワード線に接続されたメモリセルトランジスタＭＴへの誤書き込みを抑制し、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。
【００７１】
［第３の実施形態］  
次に、この発明の第３の実施形態に係る半導体記憶装置及びそのデータ書き込み方法について説明する。本実施形態は、上記第１の実施形態において、ベリファイを最初のプログラムと最後のプログラムについてのみ行うものである。以下では、上記第１の実施形態と異なる点についてのみ説明し、同様の部分についての説明は省略する。
【００７２】
図１３は、本実施形態に係るＮＡＮＤ型フラッシュメモリにおける書き込み動作のフローチャートである。図示するように、ステップＳ１０〜Ｓ１２までは第１の実施形態と同様である。ステップＳ１２で行われたプログラムが、当該ページに対する書き込み動作の最初のプログラムであれば（ステップＳ２３、ＹＥＳ）、制御回路６は次にベリファイを行う（ステップＳ２４）。この処理は、第１の実施形態で図５を用いて説明したステップＳ１４〜Ｓ１７の処理と同様である。そしてステップＳ１８に進む。
【００７３】
最初のプログラムでは無く（ステップＳ２３、ＮＯ）、且つ当該ページに対する書き込み動作の最後のプログラムでも無い場合にも（ステップＳ２５、ＮＯ）、ステップＳ１８に進む。すなわち、この場合にはベリファイを行うことなく、ステップアップしたＶＰＧＭを用いたプログラムが行われる。
【００７４】
最後のプログラムであった場合には（ステップＳ２５、ＹＥＳ）、制御回路６はベリファイを行う（ステップＳ２６）。そして、その後リカバリーを行って（ステップＳ２１）、書き込み動作を完了する。
【００７５】
すなわち、本実施形態に係る構成であると、あるページに対して複数回のプログラムの繰り返しによって行われる書き込み動作において、最初のプログラムと最後のプログラムについてのみベリファイを行っている。本手法を用いることで、不要なベリファイを省くことが出来、書き込み動作の高速化を図ることが出来る。このようなＮＡＮＤ型フラッシュメモリであっても、上記第１の実施形態を適用することが可能である。勿論、第１の実施形態のみならず、第２の実施形態を適用することも可能である。すなわち、ステップＳ１９の後、ＶＰＡＳＳがＶＰＡＳＳ＿maxに達したか否かに応じて、ＶＰＡＳＳをステップアップさせるか否かを決定しても良い。また図１３では示していないが、ステップＳ２４において全ての選択セルがベリファイにパスした場合には、その後の処理を省略してステップＳ２１に進んでも良い。
【００７６】
［第４の実施形態］  
次に、この発明の第４の実施形態に係る半導体記憶装置及びそのデータ書き込み方法について説明する。本実施形態は、上記第１の実施形態において、プログラム動作を第１プログラムと第２プログラムの二段階に分けて行うものである。従って、ベリファイ動作も第１ベリファイと第２ベリファイに分けて行われる。以下では、上記第１の実施形態と異なる点についてのみ説明する。
【００７７】
まず図１４を用いて、本実施形態に係るＮＡＮＤ型フラッシュメモリにおける書き込み動作の大まかな概念について説明する。図１４は、第１プログラム及び第２プログラムを行った際における、メモリセルトランジスタＭＴの閾値電圧の変化を示すグラフであり、一例として“４”データを書き込む場合について説明する。
【００７８】
まず、第１プログラムを繰り返すことにより、閾値電圧が消去レベルから一定レベルまで上昇される。第１プログラムは、“４”データのベリファイレベルであるＶ３４よりも低い第１ベリファイレベルＶ３４’を超えるまで行われる。また、１回の第１プログラムによる閾値電圧の変動量ΔＶth１は比較的大きな値である。第１プログラムを行う際には、第１の実施形態で説明した通り、ワード線にはＶＰＧＭが印加され、選択ビット線に電圧Ｖ１（例えば０Ｖ）が印加される。
【００７９】
メモリセルトランジスタＭＴが第１ベリファイにパスすると、次に第２プログラムが行われる。第１ベリファイは、閾値電圧が第１ベリファイレベルＶ３４’に達したか否かを確認する動作である。そして、第２プログラムを繰り返すことにより、閾値電圧が“４”データのベリファイレベルＶ３４（以下、本実施形態では第２ベリファイレベルと呼ぶ）を超えるまで上昇される。また１回の第２プログラムによる閾値電圧の変動量ΔＶth２は、ΔＶth１よりも小さい値とされる。小さい値とするために、第２プログラムを行う際には、選択ビット線にＶ１（例えば０Ｖ）より高い電圧Ｖ２（＞Ｖ１、例えば０．４Ｖ程度）が印加される。“４”データ以外のデータの第１、第２プログラム及び第１、第２ベリファイも同様である。
【００８０】
つまり、本実施形態に係る書き込み動作は、まず粗くプログラムを行い、閾値電圧が所定の電圧に近づいた時点で、細かくプログラムを行うものである。上記のプログラムの流れをフローチャートとして示した図が図１５である。図示するように、第１ベリファイにミスした場合には（ステップＳ３０、ＮＯ）、第１プログラムを行う（ステップＳ３１）。第１プログラムでは、カラムコントローラ４は選択ビット線に電圧Ｖ１（０Ｖ）を印加する（ステップＳ３２）。
【００８１】
第１ベリファイにパスして（ステップＳ３０、ＹＥＳ）、第２ベリファイにミスした場合には（ステップＳ３３、ＮＯ）、第２プログラムが行われる（ステップＳ３４）。第２プログラムでは、カラムコントローラ４は選択ビット線に電圧Ｖ２（＞Ｖ１）を印加する（ステップＳ３５）。
【００８２】
第２ベリファイにパスした場合には（ステップＳ３３、ＹＥＳ）、プログラムは禁止される（ステップＳ３６）。従って、ビット線（非選択ビット線となる）には電圧ＶＤＤ（＞Ｖ２）が印加される（ステップＳ３７）。そして、全てのメモリセルトランジスタＭＴについて第２ベリファイにパスすると、書き込み動作が完了する。
【００８３】
次に、上記構成のＮＡＮＤ型フラッシュメモリにおける書き込み動作の全体の流れについて、図１６を用いて説明する。図１６は、書き込み動作のフローチャートである。
【００８４】
本実施形態に係るデータの書き込み動作は、第１の実施形態と同様に、大まかにはプログラム動作とベリファイ動作との繰り返しである。但し本実施形態では、前述の通り、プログラム動作として第１プログラムと第２プログラムが行われ、またベリファイ動作として第１ベリファイと第２ベリファイとが行われる。
【００８５】
図１６に示すように、まず第１の実施形態と同様にステップＳ１０〜Ｓ１１の処理が行われる。なお、ステップＳ１１において選択ビット線に印加される電圧は、図１５を用いて説明したとおり、第１ベリファイ及び第２ベリファイの結果に応じて変化する。当然ながら最初のプログラムでは、選択ビット線に印加される電圧は電圧Ｖ１である。また２回目以降のプログラムであれば、第１ベリファイにミスしたメモリセルトランジスタＭＴが接続された選択ビット線には再度電圧Ｖ１が印加され、第１ベリファイにパスし且つ第２ベリファイにミスしたメモリセルトランジスタＭＴが接続された選択ビット線には電圧Ｖ２が印加される。
【００８６】
次に、プログラムが行われる（ステップＳ４０）。ステップＳ４０において第１、第２プログラムのいずれかが行われる。すなわち、ステップＳ１１において電圧Ｖ１が印加された選択ビット線に接続されたメモリセルトランジスタＭＴに対しては第１プログラムが行われ、電圧Ｖ２が印加された選択ビット線に接続されたメモリセルトランジスタＭＴに対しては第２プログラムが行われる。その他は、第１の実施形態で説明したステップＳ１２と同様である。
【００８７】
ステップＳ４０における上記プログラムの後、制御回路６はベリファイの結果を参照する。全てのメモリセルトランジスタＭＴが第２ベリファイにパスしていれば、ステップＳ２１に進み、書き込み動作は完了する。
【００８８】
いずれかのメモリセルトランジスタＭＴが第２ベリファイにミスしていれば、制御回路６は“０”データから“Ｆ”データについてのベリファイを行う（ステップＳ４２〜Ｓ４５）。すなわち、まず“０”データにつき第１ベリファイが行われる（ステップＳ４２）。その後、“１”〜“Ｆ”データにつき、それぞれ第１ベリファイ及び第２ベリファイが行われる（ステップＳ４３〜Ｓ４５）。
【００８９】
ステップＳ４５の後、第１の実施形態で説明したステップＳ１８〜Ｓ２０の処理を行った後、ステップＳ１１に戻る。
【００９０】
以上の書き込み動作時におけるワード線の電圧について、図１７のタイミングチャートを用いて説明する。図１７は、図１６に示す書き込み動作におけるプログラム及びベリファイ時の、選択ワード線の電圧を示すタイミングチャートである。
【００９１】
図示するように、選択ワード線に対してまず電圧ＶＰＧＭが印加されることにより、第１プログラムまたは第２プログラムが行われる。次に、ベリファイが行われる（ステップＳ４１、Ｓ４２）。前述の通り、ベリファイ動作は第１ベリファイと第２ベリファイとを含む。“１”〜“Ｆ”データについての第２ベリファイ時には、選択ワード線には電圧Ｖ０１〜ＶＥＦがそれぞれ印加される。これに対して“１”〜“Ｆ”データについての第１ベリファイ時には、選択ワード線にはそれぞれ電圧Ｖ０１〜ＶＥＦよりも低い電圧Ｖ０１’〜ＶＥＦ’が印加される。また第１ベリファイは“０”データについても行われる。
【００９２】
より具体的には、まず“０”データについての第１ベリファイが行われる。次に“１”データについて、第１ベリファイ及び第２ベリファイが順次行われる。次に、“２”データについて、第１ベリファイ及び第２ベリファイが順次行われる。その後、同様にして“３”〜“Ｆ”データの各々について、第１ベリファイ及び第２ベリファイが順次行われる。なお本例においては、ΔＶＰＧＭの値は一定とされる。
【００９３】
上記のように、この発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリであると、第１の実施形態で説明した（１）の効果に加えて、下記（３）の効果が得られる。
【００９４】
（３）データの書き込みを高速化しつつ、書き込み精度を向上出来る。  
本実施形態に係るＮＡＮＤ型フラッシュメモリであると、図１４を用いて説明したようにプログラム動作は、閾値電圧の変動幅がΔＶth１の第１プログラムと、変動幅がΔＶth２（＜ΔＶth１）の第２プログラムとを含んでいる。
【００９５】
メモリセルトランジスタＭＴの閾値電圧は、第１プログラムによって所望の閾値電圧よりも僅かに低いレベルまで設定される。この際、第１プログラムによる閾値電圧の変動幅が大きいため、プログラム回数を少なく出来、書き込み速度を向上出来る。
【００９６】
またメモリセルトランジスタＭＴの閾値電圧は、第１プログラムの後に第２プログラムによって、所望の閾値電圧となるよう設定される。この際、第２プログラムによれば閾値電圧の細かい設定が可能であるため、書き込み精度を向上出来る。
【００９７】
なお、本実施形態は上記第２、第３の実施形態に適用することも可能である。すなわち、図１６のフローチャートにおいて、ステップＳ１９の後、第２の実施形態で説明したステップＳ２２の処理を行っても良い。この場合には、第２の実施形態で説明した（２）の効果を併せて得られる。また第３の実施形態で説明したように、第１、第２ベリファイを、最初と最後のプログラム時にのみ行っても良い。この場合には、書き込み速度を更に向上出来る。
【００９８】
［第５の実施形態］  
次に、この発明の第５の実施形態に係る半導体記憶装置及びそのデータ書き込み方法について説明する。本実施形態は、上記第４の実施形態で説明した図１４に示す方法を、別の手法によって実現するものである。
【００９９】
より具体的には、まずプログラム電圧のステップアップ幅ΔＶＰＧＭをΔＶＰＧＭ１として第１プログラム及び第１ベリファイを行い、第１ベリファイに全てのメモリセルトランジスタがパスした後、ΔＶＰＧＭをΔＶＰＧＭ２（＜ΔＶＰＧＭ１）として第２プログラム及び第２ベリファイを行う。なお本実施形態では、第１、第２プログラムにおいて選択ビット線に印加される電圧は、共に電圧Ｖ１（０Ｖ）であり、両者が異なるのはΔＶＰＧＭの大きさである。
【０１００】
つまり、上記第４の実施形態に係る第２プログラムにおいては、ビット線に電圧Ｖ２（＞Ｖ１）を印加することで、チャネルとゲートとの電位差の変動量を小さくし、メモリセルトランジスタの閾値変動ΔＶthを小さくする。これに対して本実施形態に係る第２プログラムにおいては、ΔＶＰＧＭを小さくすることで、チャネルとゲートとの電位差の変動量を小さくし、メモリセルトランジスタの閾値変動ΔＶthを小さくする。
【０１０１】
図１８は、本実施形態に係るＮＡＮＤ型フラッシュメモリにおける、書き込み動作のフローチャートである。  
図示するように、まず第１の実施形態と同様にステップＳ１０〜Ｓ１１の処理が行われる。なお、ステップＳ１１において選択ビット線に印加される電圧は、第１乃至第３の実施形態と同様、選択ビット線には電圧Ｖ１（０Ｖ）が印加され、非選択ビット線には電圧ＶＤＤが印加される。これにより第１プログラムが行われる（ステップＳ５０）。
【０１０２】
ステップＳ５０におけるプログラムの後、制御回路６はベリファイの結果を参照する。いずれかのメモリセルトランジスタＭＴが第１ベリファイにミスしていれば（ステップＳ５１、ＮＯ）、制御回路６は“０”データから“Ｆ”データについての第１ベリファイを行う（ステップＳ５２）。次に、制御回路６は電圧発生回路７に対してＶＰＧＭのステップアップを命令する。この際のステップアップ幅は、ΔＶＰＧＭ１である（ステップＳ５３）。その後、第１の実施形態で説明したステップＳ１９、Ｓ２０の処理を行った後、ステップＳ１１に戻る。
【０１０３】
ステップＳ５１において全てのメモリセルトランジスタが第１ベリファイにパスしていれば（ステップＳ５１、ＹＥＳ）、ステップＳ１１と同様にプログラムデータを転送（ステップＳ５４）した後、第２プログラムが行われる（ステップＳ５５）。
【０１０４】
ステップＳ５５におけるプログラムの後、制御回路６はベリファイの結果を参照する。全てのメモリセルトランジスタＭＴが第２ベリファイにパスしていれば、処理はステップＳ２１に進み、書き込み動作が完了する。他方、いずれかのメモリセルトランジスタがミスしていれば、制御回路６は“０”データから“Ｆ”データについての第２ベリファイを行う（ステップＳ５７）。次に、制御回路６は電圧発生回路７に対してＶＰＧＭのステップアップを命令する。この際のステップアップ幅は、ΔＶＰＧＭ１よりも小さいΔＶＰＧＭ２である（ステップＳ５８）。その後、第１の実施形態で説明したステップＳ１９、Ｓ２０の処理（ステップＳ５９、Ｓ６０）を行った後、ステップＳ５４に戻る。
【０１０５】
以上のように、まずステップアップ幅ΔＶＰＧＭ１を用いて、全てのメモリセルトランジスタＭＴが第１ベリファイにパスするようにプログラム（第１プログラム）を行い、次にステップアップ幅ΔＰＧＭ２を用いて第２ベリファイにパスするようにプログラム（第２プログラム）を行っても良い。本手法であっても、第４の実施形態で説明した（３）の効果が得られる。勿論、本実施形態を上記第２、第３の実施形態に適用することも可能である。
【０１０６】
なお、第１プログラムを行っている期間は必ずＶＰＧＭ＜ＶＰＧＭthであることが予め分かっている場合には、ステップＳ１９、Ｓ２０の処理は省略出来る。他方、第１プログラムを行っている期間にＶＰＧＭが必ずＶＰＧＭthに達することが分かっていれば、ステップＳ５９の処理は省略出来る。これらの情報が無い場合には、図１８に示す通りステップＳ１９、Ｓ２０、Ｓ５９、Ｓ６０の処理が必要である。
【０１０７】
上記のように、この発明の第１乃至第５の実施形態に係る半導体記憶装置及びそのデータ書き込み方法であると、半導体記憶装置はドライバ回路３、５を備える。そしてドライバ回路３、５は、いずれかのワード線を選択し、選択したワード線に第１電圧（ＶＰＧＭ）を印加すると共に、非選択のワード線に第２電圧（ＶＰＡＳＳ）を印加するプログラム動作を繰り返す。これにより、選択したワード線に接続されたメモリセルＭＴにデータが書き込まれる。また制御回路６は、前記ドライバ回路３、５がプログラム動作を繰り返す過程において、第１電圧を上昇させると共に、第１電圧が所定の閾値電圧ＶＰＧＭthに達するまでは第２電圧を一定とし、閾値電圧ＶＰＧＭthに達した後は第２電圧を上昇させる。
【０１０８】
換言すれば、まず、選択したメモリセルのゲートに第１電圧（ＶＰＧＭ）を印加し、非選択のメモリセルのゲートに第１電圧よりも低い第２電圧（ＶＰＡＳＳ）を印加することにより、データのプログラムを行うステップが実行される。次に、第１電圧を上昇させ且つ第２電圧を一定としつつ、プログラムを繰り返すステップが実行される。その後、第１電圧が所定の第１閾値電圧（ＶＰＧＭth）に達した後、非選択のメモリセルのゲートに印加する電圧を、第２電圧と異なる第３電圧（ＶＰＡＳＳ＝ＶＰＡＳＳ＋ΔＶＰＡＳＳ）に変更して前記プログラムを行うステップが実行される。
【０１０９】
従って、選択ワード線及び非選択ビット線に接続されたメモリセルトランジスタＭＴにおいては、ＶＰＡＳＳを上昇させることで、従来に比べてチャネル電位を高くすることができる。更に、非選択ワード線及び選択ビット線に接続されたメモリセルトランジスタＭＴにおいては、ＶＰＡＳＳを上昇させるタイミングを、書き込み動作の初めからでは無く途中からとすることで、チャネル電位が高くなりすぎることを防止出来る。従って、プログラムすべきでないこれらのメモリセルトランジスタＭＴに対して、データが誤って書き込まれることを抑制出来る。
【０１１０】
なお上記実施形態では、ＮＡＮＤセル内に含まれる全てのメモリセルトランジスタＭＴがセルフブーストに寄与する場合を例に説明した。すなわち、非選択ワード線の全てにＶＰＡＳＳが印加される場合について説明した。しかし、必ずしも全てのメモリセルトランジスタＭＴがセルフブーストに寄与する必要は無い。このような例について、図１９及び図２０を用いて説明する。図１９及び図２０は、プログラム時におけるＮＡＮＤセルの断面図であり、非選択ビット線に接続されたＮＡＮＤセルについて示している。また、いずれも選択ワード線がワード線ＷＬ７の場合について示している。
【０１１１】
まず図１９に示すように、選択ワード線ＷＬ７にはＶＰＧＭが印加される。そして、非選択ワード線ＷＬ０〜ＷＬ６、ＷＬ８〜ＷＬ３１のうち、非選択ワード線ＷＬ５、ＷＬ９には電圧ＶＩＳＯが印加され、その他の非選択ワード線ＷＬ０〜ＷＬ４、ＷＬ６、ＷＬ８、ＷＬ１０〜ＷＬ３１にはＶＰＡＳＳが印加される。電圧ＶＩＳＯはＶＰＡＳＳよりも小さい電圧であり、メモリセルトランジスタＭＴをオフ状態に出来る電圧である。
【０１１２】
すると、図１９において制御ゲートにＶＩＳＯが印加されたメモリセルトランジスタＭＴ５、ＭＴ９はカットオフ状態となる。つまり、メモリセルトランジスタＭＴ６〜ＭＴ８のチャネルは、メモリセルトランジスタＭＴ０〜ＭＴ４、ＭＴ１０〜ＭＴ３１のチャネルと電気的に分離される。従って、選択ワード線ＷＬ７に接続されたメモリセルトランジスタＭＴ７のチャネル電位Ｖchは、ワード線ＷＬ６〜ＷＬ８とのカップリングにより上昇する。すなわち、セルフブーストに寄与するワード線は、ワード線ＷＬ６〜ＷＬ８のみである。このように、セルフブーストに寄与するワード線の数を制限することで、効率的にチャネル電位Ｖchをブーストすることが出来る。
【０１１３】
図２０は別の例である。図２０のケースは、図１９のケースにおいてワード線ＷＬ９にＶＰＡＳＳを印加したものである。この場合、選択ワード線ＷＬ７に接続されたメモリセルトランジスタＭＴ７のチャネル電位Ｖchは、ワード線ＷＬ６〜ＷＬ３１とのカップリングにより上昇する。すなわち、セルフブーストに寄与するワード線は、ワード線ＷＬ６〜ＷＬ３１のみである。このように、セルフブーストに寄与するメモリセルトランジスタＭＴのうち、消去状態のものの割合を高くすることで、ブースト効率が向上出来る。
【０１１４】
また、上記実施形態は少なくとも２種類の値のＶＰＡＳＳを使用するものであれば良い。つまり、ＶＰＡＳＳのステップアップ回数が１回しか無い場合であっても良い。このような場合について、図２１を用いて説明する。図２１は、プログラム電圧ＶＰＧＭ及び電圧ＶＰＡＳＳのタイミングチャートである。図示するように、ある選択ワード線についての書き込みを行う際、最後のプログラムにおいてのみ、ＶＰＡＳＳをステップアップさせても良い。このような場合であっても、上記の効果は得られる。
【０１１５】
また、図８及び図１２ではＶＰＧＭがＶＰＧＭthを超えた後は、ＶＰＡＳＳが順次ステップアップされる場合について示している。しかし、ＶＰＧＭがＶＰＧＭthを超えた際にＶＰＡＳＳをステップアップさせた後は、その値でＶＰＡＳＳを一定としても良い。
【０１１６】
更に、上記第１乃至第４の実施形態ではΔＶＰＧＭが一定である場合について説明したが、ΔＶＰＧＭは可変であっても良い。この場合、ΔＶＰＧＭの値は制御回路６によって決定される。このようにΔＶＰＧＭが変動する場合であっても、ＶＰＧＭthの値は一定であることが望ましい。しかし、ＮＡＮＤ型フラッシュメモリの特性によっては、制御回路６はＶＰＧＭthを可変にしても良い。
【０１１７】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１１８】
【図１】この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。
【図３】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの断面図。
【図４】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフ。
【図５】この発明の第１の実施形態に係るフラッシュメモリの書き込み動作のフローチャート。
【図６】この発明の第１の実施形態に係るフラッシュメモリにおける、プログラム時の各種電圧のタイミングチャート。
【図７】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの断面図。
【図８】この発明の第１の実施形態に係るフラッシュメモリにおける、プログラム時におけるＶＰＧＭ及びＶＰＡＳＳのタイミングチャート。
【図９】従来のＮＡＮＤ型フラッシュメモリにおけるＶＰＧＭ、ＶＰＡＳＳ、及びＶchの変化を示すグラフ。
【図１０】この発明の第１の実施形態に係るフラッシュメモリにおけるＶＰＧＭ、ＶＰＡＳＳ、及びＶchの変化を示すグラフ。
【図１１】この発明の第２の実施形態に係るフラッシュメモリの書き込み動作のフローチャート。
【図１２】この発明の第２の実施形態に係るフラッシュメモリにおける、プログラム時におけるＶＰＧＭ及びＶＰＡＳＳのタイミングチャート。
【図１３】この発明の第３の実施形態に係るフラッシュメモリの備えるメモリセルアレイの、書き込み動作のフローチャート。
【図１４】この発明の第４の実施形態に係るフラッシュメモリにおける書き込み動作のタイミングチャート。
【図１５】この発明の第４の実施形態に係るフラッシュメモリにおけるプログラム動作のフローチャート。
【図１６】この発明の第４の実施形態に係るフラッシュメモリの書き込み動作のフローチャート。
【図１７】この発明の第４の実施形態に係るフラッシュメモリの、プログラム時及びベリファイ時におけるワード線の電圧のタイミングチャート。
【図１８】この発明の第５の実施形態に係るフラッシュメモリの書き込み動作のフローチャート。
【図１９】この発明の第１乃至第４の実施形態の第２変形例に係るフラッシュメモリの備えるメモリセルアレイの断面図。
【図２０】この発明の第１乃至第４の実施形態の第３変形例に係るフラッシュメモリの備えるメモリセルアレイの断面図。
【図２１】この発明の第１乃至第４の実施形態の第４変形例に係るフラッシュメモリにおける、プログラム時におけるＶＰＧＭ及びＶＰＡＳＳのタイミングチャート。
【符号の説明】
【０１１９】
１…フラッシュメモリ、２…メモリセルアレイ、３…ロウコントローラ、４…カラムコントローラ、５…ドライバ回路、６…制御回路、７…電圧発生回路、８…入力バッファ、９…メモリブロック、１０…半導体基板、１１、１２…ウェル領域、１３…ゲート絶縁膜、１４、１６…多結晶シリコン層、１５…ゲート間絶縁膜、１７…不純物拡散層、１８、２１…層間絶縁膜、１９、２０、２２…金属配線層、３０…情報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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