(57)【特許請求の範囲】
【請求項１】
所望の不純物濃度を有する半導体層を備えた半導体基板と、
前記半導体層内に形成された複数のストライプ状のトレンチ内にゲート酸化膜を介して導電体層を埋め込み形成した複数の並列配置されたトレンチゲートと、
前記半導体層表面及び前記複数のトレンチゲートを覆う絶縁膜と、
前記絶縁膜を前記複数のトレンチゲートに到達するまで貫通することにより形成されたソースコンタクト開口部と、
前記ソースコンタクト開口部内において、前記導電体層にコンタクトするように形成されたソース電極と、
前記半導体層内に形成され、前記ソース電極に電気的に接続されたボディ領域及びソース領域と、
前記ソースコンタクト開口部よりも前記半導体基板の平面視外部において、前記複数のトレンチゲートの各々の端縁と接続されたゲート周辺配線と、
前記ソース電極と同一表面上であって、前記ソース電極から離間した位置であって前記ソースコンタクト開口部よりも前記半導体基板の平面視外部において形成され、前記ゲート周辺配線に接続されるゲート電極と、
前記半導体基板の前記絶縁膜が形成された面と反対の面に形成されたドレイン電極とを具備し、
前記ソースコンタクト開口部の外形は、前記半導体基板の平面視において少なくとも二つの互いに交差する方向に延びた直線部と、当該二つの直線部の端を結びつつ、前記半導体基板の平面視において湾曲して形成されたコーナー部分とを含み、
前記複数のトレンチゲートのうち、該トレンチゲートを直線に延長した場合に、前記ソースコンタクト開口部のコーナー部分から１μｍ内に位置することになるトレンチゲートに関し、その端縁の各々が、前記半導体基板の平面視において前記コーナー部分から等距離の位置であって１μｍ以上離間して形成された、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記複数のトレンチゲートのうち、該トレンチゲートを直線に延長した場合に、前記ソースコンタクト開口部のコーナー部分から１μｍ内に位置することになるトレンチゲートに関し、その端縁の各々が、前記半導体基板の平面視において前記コーナー部分から等距離の位置であって１μｍ以上離間して形成された複数のトレンチゲートの端縁と、隣接するトレンチゲートを電気的に接続する連結トレンチを更に備える半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記連結トレンチの付近には前記ソース領域が設けられていない半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にトレンチ構造を有する絶縁ゲートトランジスタなどの半導体装置に関するものである。
【背景技術】
【０００２】
近年、携帯電話をはじめとした電子機器における低消費電力化、高機能化及び高速化に伴って、それに搭載される半導体装置も低消費電力化、高速化が要求されてきている。一般的に電子機器のロードスイッチ及びＤＣ−ＤＣコンバータ等に用いられているトランジスタも、それらに対応するためにオン抵抗の小さなものが要求されている。トランジスタのオン抵抗の低減をはかるためには、個々のデバイスを微細化して、単位面積あたりに配置するトランジスタの密度を大きくすることが、一つの方法としてあげられる。具体的には、トレンチにゲート電極を形成した縦型ＭＯＳＦＥＴにおいて、トランジスタを形成しているトレンチをストライプ状に配置して、トレンチの幅を微細化すると共に、隣接するトレンチ間のピッチを小さくすることでトランジスタ密度を大きくすることが出来る。
【０００３】
一例として、半導体チップ内に多数のトレンチを配設し、このトレンチ内にＭＯＳＦＥＴを配設したものがある。この構造では、半導体チップの表面の一部にゲートパッドが形成され、トレンチに多結晶シリコンを充填して形成されるゲート電極は、半導体チップの周縁に沿って形成されるゲート配線によって、このゲートパッドに接続される。
【０００４】
本発明者らは、種々の実験を行った結果、トレンチ幅の狭小化にともない、トレンチ終端部に、微細なサブトレンチが形成されており、この部分が耐圧劣化の原因となっていることを究明した。
【０００５】
通常、トレンチは、シリコン基板表面に形成されたマスクパターンをマスクとして反応性イオンエッチングにより基板表面をエッチングすることによって形成される。このためトレンチ幅の微細化に伴い、エッチングガスが、トレンチ内で、パターンの終端部に集中し、ガスの行き場を失ってしまうことになり、下方に溜まり、エッチャントの供給が局所的に過剰となることによって、本来のトレンチの底部から局所的に下方に微細なトレンチ（以下これをサブトレンチと呼称する）が形成されることがある。またトレンチ開口上縁においてもオーバーハング形状が形成されることがある。
【０００６】
このように、サブトレンチが形成されると、この後にトレンチ内壁に熱酸化による酸化シリコンの形成に際し、酸素がサブトレンチまで供給されにくく、この部分での耐圧劣化が免れ得ないという問題があった。
【０００７】
また、トランジスタの微細化に伴い、上述したような酸化不良に加えて、チップ周縁部のゲート配線との接続部においてトレンチ内に形成されるゲート電極上層の絶縁膜が、トレンチに及ぼす応力の影響も無視できなくなる。これは、トレンチエッチングにおいてトレンチ終端部で特に顕著となる。
【０００８】
そこで本出願人は、トレンチの終端部を幅広に構成したＭＯＳＦＥＴを提案している（特許文献１）
これにより、トレンチ終端部におけるサブトレンチに起因する酸化起因応力の低減を図り、耐圧劣化を防止することができる。
しかしながら、近年大電流化への要求が高まり、この半導体装置を構成するチップ表面に形成される電極としての金属配線の膜厚が、トレンチサイズに対して大きく、この金属配線下のトレンチが受ける応力歪が深刻な問題となってきている。
【０００９】
上記課題を明示にするため、初めに半導体装置の一例として、従来のストライプ状トレンチゲートを有するN型MOSFETを図９乃至１２を参照しつつ説明する。図９はこのN型MOSFETの上面図、図９のＸ-Ｘ‘断面図は、図４に示すとおりである。半導体層上に複数のトレンチラインが形成され、その終端部はゲート周辺配線に直接接続している。ソース領域を構成するN型拡散領域はトレンチラインに接するようにその両端のエピタキシャル層中に形成されている。また、ソース領域１３を構成するN型拡散層とソース電極(パッド)８を構成する金属配線が電気的に接続している領域の開口端すなわちソースコンタクト開口部３が、図９のようにトレンチライン（４）上に設けられている。図９に示すように、ソース電極の開口端のコーナー部αの領域では、パターンの配置上、ソースコンタクト開口部のコーナー部分がトレンチライン（４）の終端上に形成される。このとき、このコーナー付近にソース電極８を構成する厚い金属配線による応力が集中し、下部に存在するトレンチ構造に歪を生じる原因となる（図１０は（図９の要部拡大図である）図１１のＡ−Ａ断面に相当する要部拡大説明図である）。また、ソースコンタクト開口部３のコーナー部分がトレンチ４の終端上に形成されるということは、絶縁膜１５のエッジもこのトレンチ上に位置することになり、絶縁膜１５のエッジの下部にトレンチ端が存在すると、このトランジスタのチャネルはトレンチ外壁に沿って形成される。このため、トレンチに歪が生じると、トレンチ外壁に沿って形成されるチャネルにも歪が生じることになり、ドレインーソース間の耐圧低下、リーク電流の増大という問題が生じることがあった。
またリーク電流は、ソース領域だけでなく、ボディ領域においても、トレンチ歪に起因するリーク電流の問題は深刻であった。
【００１０】
【特許文献１】特開2007-48769号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述したように、従来のストライプ状トレンチゲートを有する半導体装置では、図１１および図１２に要部拡大図を示すようにパターンの制約上、ソースコンタクト開口部（のエッジライン）３のコーナー部分すなわちソース電極８のエッジ部分がトレンチラインのエッジあるいはトレンチライン（４）の上部に形成される領域が存在するため、ソース電極を構成する金属配線等による応力が集中し、トレンチ構造を歪ませ、耐圧、リーク特性を劣化させるという課題がある。
この課題は、トレンチの微細化が進むにつれて特に深刻になってきており、トレンチ幅に対する、ソース電極を構成する金属配線の膜厚は、大きくなる一方であり、膜厚の厚い金属配線と当接するか否かによるトレンチ近傍の歪の発生が深刻な問題となっている。
【００１２】
また、前述したように、トレンチ形成の際に発生するエッチングガスがトレンチ終端に集中し、局所的に、下方に微細なサブトレンチが形成され、トレンチ内壁の熱酸化に際して酸素の供給が不足し、酸化シリコン膜の膜厚が小さくなり、この部分で大きな電界がかかると、耐圧劣化が生じてしまう。
さらにまた、チップ周縁部のゲート配線との接続部で、ゲート配線上に形成された絶縁膜がトレンチに応力歪を与えることがある。
【００１３】
本発明は、前記実情に鑑みてなされたもので、トレンチゲートを有する半導体装置に関して、金属配線などにより生じる応力が直接トレンチに作用するのを防止し、耐圧およびリーク特性について信頼性の高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明のトレンチゲートを有する半導体装置は、ソースコンタクト開口部のコーナー部分で金属配線あるいは（層間）絶縁膜による応力集中が生じても、その部分にトレンチ端が存在しないように形成されているため、トレンチにその応力が及ぶことがなく、トレンチを構造的に歪ませることはない。また、サブトレンチの生成され易いトレンチ端がソースコンタクト開口部のコーナー部分に近接しないように構成されているため、十分に酸化膜の形成されない部分は、チャネル領域として使用されない。したがってこの構成によれば、耐圧、リーク特性の劣化を防止することができる。ソースコンタクト開口部とトレンチゲートとの間隔は１μｍ以上が望ましく、１μｍ以上であれば耐圧劣化を防止することができる。
【００１５】
また、トレンチラインの長さを調節する際、その終端部をソースコンタクト開口部のコーナー部分から等距離(１μｍ)の位置に配置するようにし、単位面積あたりのチャネル幅の減少を最小限にとどめることができ、オン抵抗の過剰な増大を防ぐことができる。
また、トレンチラインに直交する方向にソース領域を形成することで、トレンチ間隔を小さくすることができ、トレンチ同士を接続する連結トレンチ部及びゲート引き出し部以外の領域で、かつソースコンタクトとして開口されている領域にソースN型拡散層を形成させることで、単位面積あたりのチャネル幅の減少を最小限にとどめることができ、オン抵抗の過剰な増大を防ぐことができる。
【００１６】
さらに、このように連結トレンチを用いて隣接するトレンチライン同士を直接接続することで、ゲート抵抗Rｇの増大を防ぐことができ、スイッチング速度の増大を防止できる。
【００１７】
すなわち、本発明の半導体装置は、所望の不純物濃度を有する半導体層を備えた半導体基板と、前記半導体層内に形成された複数のストライプ状のトレンチ内にゲート酸化膜を介して導電体層を埋め込み形成した複数の並列配置されたトレンチゲートと、前記半導体層表面及び前記複数のトレンチゲートを覆う絶縁膜と、前記絶縁膜を前記複数のトレンチゲートに到達するまで貫通することにより形成されたソースコンタクト開口部と、前記ソースコンタクト開口部内において、前記導電体層にコンタクトするように形成されたソース電極と、前記半導体層内に形成され、前記ソース電極に電気的に接続されたボディ領域及びソース領域と、前記ソースコンタクト開口部よりも前記半導体基板の平面視外部において、前記複数のトレンチゲートの各々の端縁と接続されたゲート周辺配線と、前記ソース電極と同一表面上であって、前記ソース電極から離間した位置であって前記ソースコンタクト開口部よりも前記半導体基板の平面視外部において形成され、前記ゲート周辺配線に接続されるゲート電極と、前記半導体基板の前記絶縁膜が形成された面と反対の面に形成されたドレイン電極とを具備し、前記ソースコンタクト開口部の外形は、前記半導体基板の平面視において少なくとも二つの互いに交差する方向に延びた直線部と、当該二つの直線部の端を結びつつ、前記半導体基板の平面視において湾曲して形成されたコーナー部分とを含み、前記複数のトレンチゲートのうち、該トレンチゲートを直線に延長した場合に、前記ソースコンタクト開口部のコーナー部分から１μｍ内に位置することになるトレンチゲートに関し、その端縁の各々が、前記半導体基板の平面視において前記コーナー部分から等距離の位置であって１μｍ以上離間して形成されたことを特徴とする。
【００２１】
また、本発明は、上記半導体装置において、前記複数のトレンチゲートのうち、該トレンチゲートを直線に延長した場合に、前記ソースコンタクト開口部のコーナー部分から１μｍ内に位置することになるトレンチゲートに関し、その端縁の各々が、前記半導体基板の平面視において前記コーナー部分から等距離の位置であって１μｍ以上離間して形成された複数のトレンチゲートの端縁と、隣接するトレンチゲートを電気的に接続する連結トレンチを更に備えることを特徴とする。
【００２２】
また、本発明は、上記半導体装置において、前記連結トレンチの付近には前記ソース領域が設けられていないものを含む。
【００２４】
また、本発明は、上記半導体装置において、前記トレンチゲートの端縁が、前記ソースコンタクト開口部のコーナー部分で、前記ソースコンタクト開口部のコーナー形状に沿うように形成されたものを含む。
【発明の効果】
【００２５】
以上詳述したように、本発明の構造によれば、ストライプ状のトレンチ構造を有する半導体装置において、トレンチ端が、金属配線あるいは（層間）絶縁膜のエッジから離れるようにしているため、歪に起因するリーク電流の発生・耐圧の劣化を防止することができる。
また、オン抵抗及びスイッチング速度が増大するのを最小限にとどめることができる。
【発明を実施するための最良の形態】
【００２６】
以下本発明の実施の形態について、図面を参照しつつ詳細に説明する。
図１は本発明の実施の形態に係る要部概念図、図２は本発明の実施の形態のトレンチラインの終端部の構造を示す拡大図、図３は本発明の実施の形態の半導体層上のトレンチライン平面配置図、図４は図３のＸ-Ｘ‘断面図、図５は図１のＢ-Ｂ’断面図を示している。
本実施の形態のトレンチＭＯＳＦＥＴは、図１および図５に示すように、従来トレンチ端（４）近傍に形成されていたソースコンタクト開口部３のコーナー部分Ｃが、いずれのトレンチライン（４）すなわちトレンチゲート７からも１μｍ以上離れた場所となるように、ソースコンタクトのコーナーＣを避けてトレンチの端縁ＴＥが位置するように形成することで、金属配線により生じる応力が直接トレンチ構造に作用するのを防ぎ、耐圧やリーク特性の劣化を防止するものである。なお、ソースコンタクト開口部３のコーナー部分は、ボディ領域１２またはソース領域１３上に位置する。
【００２７】
また、サブトレンチに起因する酸化シリコン膜の膜厚の低下に起因する、耐圧劣化の防止効果もある。さらには、チップ周縁部のゲート配線との接続部で、ゲート電極上に形成された絶縁膜のエッジにより、トレンチが応力を受けるのを防止することも可能となる。ソースコンタクト開口部３はソース電極（パッド）８を形成するための開口部である。なおソース領域１３はトレンチ４の形成方向と垂直方向に形成されるが、ソース領域１３についてもトレンチ終端部付近には形成しないことにする。
【００２８】
なお、この構成によれば、該トレンチゲートを直線に延長した場合に、ソースコンタクト開口部３のコーナー部分から１μｍ内に位置する可能性のあるトレンチに関し、トレンチの終端部を変更しいずれのトレンチ４の終端部も前記コーナー部分から所定距離（１μｍ程度）以上だけ離れるように形成される。すなわちトレンチ４の終端部は、ソースコンタクト開口部３の前記コーナー部分Ｃではその形状に沿って、所定距離（１μｍ以上）離れるように形成される。そして図３に示すように、ゲート電極は、トレンチ４に充填された多結晶シリコン膜からなるトレンチゲート７が、チップの周縁に配置された多結晶シリコン膜からなるゲート周辺配線２を介してアルミニウム層からなるゲート電極（パット）１に接続されて構成されている。
【００２９】
また、トレンチライン（４）の長さを調節する際、その終端部をソースコンタクト開口部３のコーナー部分から所定距離(１μｍ以上)の位置に配置するようにし、図２に示すようにトレンチライン（４）の配設方向に垂直に、N型拡散層からなるソース領域１３を形成することで、さらなるトレンチ間隔の低減をはかることができる。従って単位面積あたりのチャネル幅の減少を最小限にとどめることができ、オン抵抗の過剰な増大を防ぐことができる。また、トレンチ先端部にはソース領域１３を配置しないようにすることができる。
【００３０】
したがって、ゲート抵抗Rｇの増大を防ぐことができ、スイッチング速度の増大を防止できる。
【００３１】
他の部分については通例の構成をとっており、図４に示すように、ソース領域１３は、半導体層内にトレンチ４を形成するとともに、このトレンチ４内に酸化シリコンからなるゲート酸化膜１０を介して多結晶シリコンを充填して形成したトレンチゲート７に接し、その両端に一定の深さを持つように形成され、ソースコンタクト開口部３においてソース電極８（ソースパッド）に電気的に接続されている。
ドレイン領域はN型エピタキシャル層６及びN型基板５で構成され、半導体チップの裏面全体がドレイン電極（図示せず）となっている。
【００３２】
すなわち、Ｎ型のシリコン基板５の表面に形成されたN型エピタキシャル層６内に形成された複数のストライプ状のトレンチ４内にゲート酸化膜１０を介して多結晶シリコン層（導電体層）を埋め込み形成したトレンチゲート７と、前記半導体層表面を覆う酸化シリコン膜からなる絶縁膜１５と、この絶縁膜１５に形成された、ソースコンタクト開口部３を介して前記ソース領域１３にコンタクトするように形成されたソース電極８と、トレンチゲート７の周縁部でトレンチゲート７に接続されたゲート周辺配線２と、前記ソース電極８と同一表面上であって、前記ソース電極８から離間した位置に形成され、前記ゲート周辺配線２に接続されるゲート電極１と、裏面部に形成されたドレイン電極（図示せず）とを具備している（図４参照）。なお図４に示すＸ−Ｘ‘断面図は背景技術で説明したトレンチＭＯＳＦＥＴを示す図９のＸ−Ｘ‘断面図と同様である。
【００３３】
なお、図３に示すように、ゲート周辺配線２はチップ周縁部に加え、ゲート電極１の形成領域を囲むように、ゲート電極１の形成領域とソース電極８の間にも配設されているため、トレンチゲートへの給電のための給電ラインをより短くし、配線抵抗の低減をはかることができる。
【００３４】
本発明の形態は図１に示すように、従来、トレンチライン近傍に形成されていたソースコンタクト開口部のコーナー部分を、いずれのトレンチラインの端部からも１μｍ以上離れた場所に形成することで、ソース電極８を構成する金属配線により生じる応力が直接トレンチ構造に作用するのを防ぎ、耐圧やリーク特性の劣化を防止することができる。また、表面を覆う酸化シリコン膜からなる絶縁膜１５に形成されたソースコンタクト開口部３のコーナー部分から１μｍ内に位置する可能性のあるトレンチラインに関し、いずれのトレンチラインの終端部も前記コーナー部分から等距離（１μｍ程度）離れるように形成し、さらに、このトレンチラインに直交する方向に一定の深さを持つN型拡散層からなるソース領域１３を形成する。これによりオン抵抗Ronの増大を最低限に抑え、トレンチ構造に応力が作用するのを防ぐことができる。
【００３５】
次に本発明の半導体装置の製造方法を、図６を参照して説明する。製造方法については、トレンチ形成のためのマスクパターン、ソースコンタクト形成のためのマスクパターンが異なるのみで、製造工程については何ら従来と変わるものではない。
ストライプ状のトレンチゲート構造を有するN型MOSFETの製造方法は、図６（ａ）に示すように、半導体基板５としてN+型のシリコンウェハを使用し、その表面にN-型エピタキシャル層６を形成する。このN-型エピタキシャル層内にP型ウェル層１１を形成する。
【００３６】
次に、図６（b）に示すようにフォトリソグラフィー及びドライエッチングにより、P型ウェル層１１の形成されたN-型エピタキシャル層６表面にトレンチ４を形成する。
【００３７】
この後、図６(c)に示すようにトレンチ側壁に熱酸化により厚膜30nm程度のゲート酸化膜１０を形成したのち、トレンチ４内にCVD法によって多結晶シリコン膜（トレンチゲート）７を堆積し、多結晶シリコン（７）に不純物ドーピングを行う。引き続き、化学機械研磨（ＣＭＰ）あるいはエッチバックにより不要部を除去したのち、熱酸化により、この多結晶シリコン（７）上に酸化シリコン膜９を形成する。
【００３８】
ソース領域１３となるＮ型拡散層及びボディ領域１２となるＰ型拡散層を形成するため、図６(ｄ)に示すように、P型ウェル層１１中にイオン注入法を用いて、リン及びボロン不純物を注入する。
その後、半導体チップ表面に絶縁膜及び保護膜を堆積しソース電極８とソース領域１３を電気的に導通させるため、ソースコンタクト開口部３を設けて、アルミニウム薄膜を形成し、ソース電極８を構成する金属配線を形成する。このようにして図４および図５に示すような半導体装置が形成される。
【００３９】
この構成によれば、ソースコンタクト開口部のコーナー部分で金属配線による応力集中が生じても、このコーナー部分にはトレンチ４は存在せず（図５参照）、ソース領域１３またはボディ領域１２が存在するように形成されているため、トレンチにその応力が及ぶことがなく、トレンチを構造的に歪ませることはない。図５は従来例の図１０に対応する部分であるが、図１０との比較から明らかなように、金属配線などによる応力集中が生じる領域にはトレンチは存在しない。したがって係る構成によれば、耐圧、リーク特性の劣化を防止することができる。
また、ソースを接地し、ドレインに電圧を印加したときソースドレイン間電流（IDSS）リークを抑制することができる。
【００４０】
（実施の形態２）
次に本発明の実施の形態２について説明する。
前記実施の形態１では、図２に示したようにトレンチの終端部をソースコンタクト開口部３のコーナー部分から所定距離(１μｍ)以上の位置に配置するようにしたが、本実施の形態では、図７（ａ）および（ｂ）に示すようにトレンチの終端部をソースコンタクト開口部３のコーナー部分Ｃから等距離(１μｍ)の位置に配置したことを特徴とする。ここでもN型拡散層からなるソース領域１３を、トレンチ４と直交する方向に形成しているため、トレンチ端部を避けて形成するのが容易であり、単位面積あたりのチャネル幅の減少を最小限にとどめることができ、オン抵抗の過剰な増大を防ぐようにしている。ここで図７（ｂ）は図７（ａ）の要部拡大図である。
【００４１】
なお、本実施の形態では、ソースコンタクト開口部３のコーナー部分から１μｍ内に位置する可能性のあるトレンチに関し、トレンチの終端部を変更しいずれのトレンチ４の終端部も前記コーナー部分から等距離（１μｍ程度）だけ離れるように形成される。すなわちトレンチ４の終端部は、ソースコンタクト開口部３の前記コーナー部分Ｃではその形状に沿って、等距離（１μｍ程度）だけ離れるように形成される。そして図７に示すように、ゲート電極は、トレンチ４に充填された多結晶シリコン膜からなるトレンチゲート７が、チップの周縁に配置された多結晶シリコン膜からなるゲート周辺配線２を介してアルミニウム層からなるゲート電極（パット）１に接続されて構成されている。
【００４２】
また、トレンチライン（４）の長さを調節する際、その終端部をソースコンタクト開口部３のコーナー部分から等距離(１μｍ)の位置に配置するようにし、トレンチライン（４）の配設方向に垂直に、N型拡散層からなるソース領域１３を形成することで、さらなるトレンチ間隔の低減をはかることができる。従って単位面積あたりのチャネル幅の減少を最小限にとどめることができ、オン抵抗の過剰な増大を防ぐことができる。また、トレンチ先端部にはソース領域１３を配置しないようにすることができる。
【００４３】
したがって、ゲート抵抗Rｇの増大を防ぐことができ、スイッチング速度の増大を防ぐことができる。
【００４４】
（実施の形態３）
次に本発明の実施の形態３について説明する。
前記実施の形態２では、図７（ａ）および（ｂ）に示したようにトレンチの終端部をソースコンタクト開口部３のコーナー部分から等距離(１μｍ)の位置に配置するように、トレンチの終端位置をなだらかに変化させたが、これに加えて、図８（ａ）および（ｂ）に示すように、トレンチ端部近傍に隣接トレンチを結ぶ連結トレンチ１４を設けたことを特徴とする。なおここで、連結トレンチ１４の付近ではソース領域１３を設けないようにしている。
【００４５】
この構成によれば、連結トレンチ１４によって隣接するトレンチを直接接続することにより、ゲート抵抗の増大を防ぐことができ、スイッチング速度の低減をはかることができる。
また、連結トレンチ付近にはソース領域を設けないようにしているため、特性の安定化をはかることができる。これは、連結トレンチ付近でサブトレンチが形成されたり、あるいはサブトレンチに酸素が十分に到達せずゲート酸化膜の膜質や膜厚が不均一となり、ＭＯＳ特性が局所的に変化する可能性があるため、この領域を避けてチャネルが形成されるようにすることで、特性の安定化をはかることができる。
【００４６】
また前記実施の形態では、トレンチMOSFETについて説明したが、MOSFETに限定されることなく、トレンチキャパシタ、DRAMなど、トレンチ構造を有する他の素子にも適用可能である。上部に電極あるいはコンタクトのコーナー部で、トレンチが重なるのを避けて形成することで、上部の電極の端部における歪に起因するリークの発生を抑制し、リーク電流を低減することができる。
【産業上の利用可能性】
【００４７】
以上説明してきたように、本発明によれば微細化に際しても、内部応力の発生を低減し、スイッチング特性が良好で、リーク電流の発生を抑制することができることから、携帯端末などに用いられる小型の電子デバイスへの適用が有効である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態１に係るトレンチMOSFETの要部概念図
【図２】本発明の実施の形態１のトレンチMOSFETのトレンチラインの終端部拡大図
【図３】本発明の実施の形態１に係るトレンチMOSFETの全体概要平面図
【図４】図３のＸ-Ｘ‘断面図
【図５】図１のＢ-Ｂ‘断面図
【図６】本発明の実施の形態１に係るトレンチMOSFETの製造工程図
【図７】本発明の実施の形態２に係るトレンチMOSFETの要部概念図
【図８】本発明の実施の形態３に係るトレンチMOSFETの要部概念図
【図９】従来例のトレンチMOSFETの全体概要平面図
【図１０】従来例のトレンチゲート構造の断面図（図１２のＡ−Ａ断面図）
【図１１】従来例のトレンチMOSFETの要部概念図
【図１２】従来例のトレンチライン構造の終端部拡大図である
【符号の説明】
【００４９】
1  ゲート電極
2  ゲート周辺配線
3  ソースコンタクト開口部
4  トレンチ
5  N+型基板
6  N-エピタキシャル層
7  トレンチゲート（多結晶シリコン）
8  ソース電極
9  絶縁膜
10  ゲート酸化膜
11  Pウェル
12  ボディ領域
13  ソース領域
14  連結トレンチ
【図１】
0005269389.tif 000002
【図２】
0005269389.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005269389.tif 000011
【図１１】
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【図１２】
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