(57)【特許請求の範囲】
【請求項１】
「第１の状態」、「第２の状態」、又は「第３の状態」から選ばれた一の状態を有するアンチフューズを備え、
前記アンチフューズは、書き込み動作が行われることにより、
前記「第１の状態」であるときは、前記「第２の状態」又は前記「第３の状態」に変化し、
前記「第２の状態」であるときは、前記「第１の状態」又は前記「第３の状態」に変化せず、
前記「第３の状態」であるときは、前記「第１の状態」又は前記「第２の状態」に変化せず、
前記「第２の状態」及び前記「第３の状態」を２値データの”０”及び”１”、又は”１”及び”０”に対応させ、
前記アンチフューズの状態は、
前記アンチフューズにブレークダウン電圧以下の電圧を印加した場合において、前記「第１の状態」のときの電気抵抗値をＲ１とし、前記「第２の状態」のときの電気抵抗値をＲ２とし、前記「第３の状態」のときの電気抵抗値をＲ３として、
Ｒ１＞Ｒ２＞Ｒ３の関係を満たすことを特徴とするメモリ。
【請求項２】
請求項１において、
前記アンチフューズは、前記「第１の状態」であるときは、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間にシリコン層と絶縁層との積層膜である抵抗材料層と、を有することを特徴とするメモリ。
【請求項３】
「第１の状態」、「第２の状態」、又は「第３の状態」から選ばれた一の状態を有するアンチフューズを備え、
前記アンチフューズが前記「第１の状態」である場合は、第１の書き込み方法による書き込み動作が行われることにより前記「第２の状態」に変化し、第２の書き込み方法による書き込み動作が行われることにより前記「第３の状態」に変化し、
前記アンチフューズが前記「第２の状態」又は前記「第３の状態」である場合は、前記第１の書き込み方法又は前記第２の書き込み方法による書き込み動作が行われても状態は変化せず、
前記「第２の状態」及び前記「第３の状態」を２値データの”０”及び”１”、又は”１”及び”０”に対応させ、
前記アンチフューズの状態は、
前記アンチフューズにブレークダウン電圧以下の電圧を印加した場合において、前記「第１の状態」のときの電気抵抗値をＲ１とし、前記「第２の状態」のときの電気抵抗値をＲ２とし、前記「第３の状態」のときの電気抵抗値をＲ３として、
Ｒ１＞Ｒ２＞Ｒ３の関係を満たすことを特徴とするメモリ。
【請求項４】
請求項３において、
前記アンチフューズは、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に抵抗材料層と、を有し、
前記第１の書き込み方法は、前記第１の電極と前記第２の電極の間に、電界が第１の方向になるように電圧を印加する方法であり、
前記第２の書き込み方法は、前記第１の電極と前記第２の電極の間に、電界が前記第１の方向と逆の第２の方向になるように電圧を印加する方法であることを特徴とするメモリ。
【請求項５】
請求項４において、
前記抵抗材料層は、前記アンチフューズが前記「第１の状態」であるときは、シリコン層と絶縁層との積層膜であることを特徴とするメモリ。
【請求項６】
アンチフューズを複数含むメモリと、
薄膜トランジスタを複数含む駆動回路と、
アンテナと、
を有し、
前記アンチフューズの一は、
「第１の状態」、「第２の状態」、又は「第３の状態」から選ばれた一の状態を取り、
書き込み動作が行われることにより、
前記「第１の状態」であるときは、前記「第２の状態」又は前記「第３の状態」に変化し、
前記「第２の状態」であるときは、前記「第１の状態」又は前記「第３の状態」に変化せず、
前記「第３の状態」であるときは、前記「第１の状態」又は前記「第２の状態」に変化せず、
前記「第２の状態」及び前記「第３の状態」を２値データの”０”及び”１”、又は”１”及び”０”に対応させ、
前記アンチフューズの状態は、
前記アンチフューズにブレークダウン電圧以下の電圧を印加した場合、前記「第１の状態」のときの電気抵抗値をＲ１とし、前記「第２の状態」のときの電気抵抗値をＲ２とし、前記「第３の状態」のときの電気抵抗値をＲ３として、
Ｒ１＞Ｒ２＞Ｒ３の関係を満たすことを特徴とする半導体装置。
【請求項７】
請求項６において、
前記アンチフューズは、前記「第１の状態」であるときは、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間にシリコン層と絶縁層との積層膜である抵抗材料層と、を有することを特徴とする半導体装置。
【請求項８】
アンチフューズを複数含むメモリと、
薄膜トランジスタを複数含む駆動回路と、
アンテナと、
を有し、
前記アンチフューズの一は、
「第１の状態」、「第２の状態」、又は「第３の状態」から選ばれた一の状態を取り、
前記「第１の状態」である場合は、第１の書き込み方法による書き込み動作が行われることにより前記「第２の状態」に変化し、第２の書き込み方法による書き込み動作が行われることにより前記「第３の状態」に変化し、
前記「第２の状態」又は前記「第３の状態」である場合は、前記第１の書き込み方法又は前記第２の書き込み方法による書き込み動作が行われても状態は変化せず、
前記「第２の状態」及び前記「第３の状態」を２値データの”０”及び”１”、又は”１”及び”０”に対応させ、
前記アンチフューズの状態は、
前記アンチフューズにブレークダウン電圧以下の電圧を印加した場合、前記「第１の状態」のときの電気抵抗値をＲ１とし、前記「第２の状態」のときの電気抵抗値をＲ２とし、前記「第３の状態」のときの電気抵抗値をＲ３として、
Ｒ１＞Ｒ２＞Ｒ３の関係を満たすことを特徴とする半導体装置。
【請求項９】
請求項８において、
前記アンチフューズは、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に抵抗材料層と、を有し、
前記第１の書き込み方法は、前記第１の電極と前記第２の電極の間に、電界が第１の方向になるように電圧を印加する方法であり、
前記第２の書き込み方法は、前記第１の電極と前記第２の電極の間に、電界が前記第１の方向と逆の第２の方向になるように電圧を印加する方法であることを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記抵抗材料層は、前記アンチフューズが前記「第１の状態」であるときは、シリコン層と絶縁層との積層膜であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ及びメモリを有する半導体装置に関する。特に、アンチフューズ型のメモリに関する。また、無線方式によりデータの書き込み及び読み出しを行うことができる半導体装置に関する。
【背景技術】
【０００２】
ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と呼ばれる技術が注目を浴びており、流通、履歴管理、物品管理、プレゼンス管理などの様々な分野に応用されている。ＲＦＩＤとは、狭義には無線通信技術を利用したデータのやりとりを指し、ＲＦＩＤタグ（ＲＦタグ、ＩＤタグ、ＩＣタグ、無線タグともいわれる）とリーダライタとの間で無線通信を行い、データの書き込みや読み取りを行うことができる。
【０００３】
近年では空港での利用も検討されており、一例として航空手荷物管理システムが挙げられる。例えば、特許文献１にはＲＦＩＤを用いて利用者（渡航者）の手荷物を管理するシステムが記載されている。具体的には、手荷物にＲＦＩＤタグを取り付け、必要なデータ（利用者の氏名や住所、検査結果等）をＲＦＩＤタグに随時書き込み、当該ＲＦＩＤタグに書き込まれたデータを読み取り管理することで、セキュリティ性の向上や利便性の向上を図るものである。
【特許文献１】特開２００５−２８９６３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＲＦＩＤタグに書き込まれるデータは、ＲＦＩＤタグに搭載されるメモリに書き込まれる。ＲＦＩＤを荷物管理に応用する場合、荷物の紛失や盗難等を防止するため、一度書き込んだデータは書き換え不可能とすることが好ましい。したがって、読み出しと一回だけの書き込みが可能であるライトワンスメモリを搭載することが好ましい。
【０００５】
ライトワンスメモリとして、導通状態及び非導通状態を制御してデータを書き込むことができるフューズやアンチフューズなどのフューズ型素子が知られている。アンチフューズは、製造時は非導通状態であり、所定の閾値以上の電気信号を与えることにより導通状態に変化する。メモリとして利用する場合、製造時すなわち初期状態の非導通状態（高抵抗状態）に２値のデータの一方を対応させ、書き込み後の導通状態（低抵抗状態）に２値データの他方を対応させることが一般的である。
【０００６】
しかし、所定のデータをメモリに書き込んだ後でも、閾値以上の電気信号を非導通状態であるアンチフューズに与えれば、該アンチフューズを導通状態に変化させることが可能である。したがって、航空手荷物管理システム等の荷物管理に適用した場合、データを改ざんして荷物を盗難する、或いは危険物を航空機に搭載させるなど、セキュリティ性や安全性が低下するおそれがある。
【０００７】
上記問題を鑑み、本発明では、書き込んだデータの改ざんを防止したメモリ及び半導体装置を提供することを課題の一とする。また、メモリ製造後、又は、半導体装置製造後に、新たなデータの書き込みを随時行える追記型のメモリを提供することを課題の一とする。さらに、データの改ざんを防止した構成の追記型のメモリを具備する無線チップを提供することも課題の一とする。
【課題を解決するための手段】
【０００８】
複数のアンチフューズ（アンチフューズ素子、メモリ素子ともよぶ）でメモリを構成する。アンチフューズは、「第１の状態」、「第２の状態」、又は「第３の状態」から選ばれた一の状態を取る。「第１の状態」はアンチフューズの初期状態とし、「第２の状態」及び「第３の状態」はアンチフューズに書き込みが行われた状態とする。
【０００９】
アンチフューズの「第２の状態」及び「第３の状態」は、「第１の状態」に対して書き込みを行うことにより得られる状態とする。「第２の状態」であるアンチフューズは、書き込みを行ってもその他の状態に変化しない。同様に、「第３の状態」であるアンチフューズは、書き込みを行ってもその他の状態に変化しない。つまり、本アンチフューズは、「第１の状態」の場合は書き込みを行うことにより「第２の状態」又は「第３の状態」に変化するが、「第２の状態」である場合は書き込みを行おうとも「第１の状態」又は「第３の状態」に変化せず、「第３の状態」である場合は書き込みを行おうとも「第１の状態」又は「第２の状態」に変化しない特性を有する。
【００１０】
メモリを構成するアンチフューズは、ブロック単位或いはアンチフューズ単位でデータを書き込む。メモリは、ブロック単位又はアンチフューズ単位で書き込み済みであるか、未書き込みであるかが区別される。書き込み済みであるブロックに配置されているアンチフューズ、或いは書き込み済みとされるアンチフューズは、「第２の状態」又は「第３の状態」のどちらかの状態を必ず取る。ブロック単位とする場合、１つのブロックでメモリを構成してもよいし、複数のブロックでメモリを構成してもよい。また、ブロック単位は、１つのアンチフューズで構成してもよいし、複数のアンチフューズで構成してもよい。
【００１１】
上述のようにメモリを構成することで、書き込み済みであるブロックのアンチフューズはその他の状態へと変化しないため、書き換えを不可能とする。また、未書き込みであるブロックに「第１の状態」であるアンチフューズを存在させることで、追記することを可能とする。さらに、「第１の状態」のアンチフューズが存在する未書き込みブロックに追記し、該ブロックに配置された全てのアンチフューズを「第２の状態」又は「第３の状態」に変化させた後は、そのブロックは書き込み済みとなる。よって、追記により書き込み済みとなったブロックのアンチフューズは、「第２の状態」又は「第３の状態」のいずれかであり、書き換え不可能となる。
【００１２】
本発明の一は、「第１の状態」、「第２の状態」、又は「第３の状態」から選ばれた一の状態を有するアンチフューズを備えるメモリである。アンチフューズは、「第１の状態」である場合は書き込みを行うことにより「第２の状態」又は「第３の状態」に変化し、「第２の状態」である場合は書き込みを行おうとも「第１の状態」又は「第３の状態」に変化せず、且つ「第３の状態」である場合は書き込みを行おうとも「第２の状態」又は「第１の状態」に変化しない特性を有する。そして、「第２の状態」及び「第３の状態」を２値データの”０”及び”１”、又は”１”及び”０”に対応させる。
【００１３】
本発明の一は、「第１の状態」、「第２の状態」、又は「第３の状態」から選ばれた一の状態を有するアンチフューズを備えるメモリである。「第１の状態」であるアンチフューズは、第１の書き込み方法による書き込みを行う場合は「第２の状態」に変化し、第２の書き込み方法による書き込みを行う場合は「第３の状態」に変化する。また、アンチフューズが「第２の状態」である場合は書き込みを行おうとも「第１の状態」又は「第３の状態」に変化せず、「第３の状態」である場合は書き込みを行おうとも「第１の状態」又は「第２の状態」に変化しない。そして、「第２の状態」及び「第３の状態」を２値データの”０”及び”１”、又は”１”及び”０”に対応させることで、データが書き込まれている。
【００１４】
上記構成において、第１の書き込み方法は電圧を第１の方向に印加する方法であり、第２の書き込み方法は電圧を第１の方向と逆の第２の方向に印加する方法である。
【００１５】
また、上記構成において、アンチフューズは、「第１の状態」から、「第２の状態」又は「第３の状態」に変化する素子構造を有する。
【００１６】
アンチフューズの第１の状態、第２の状態、及び第３の状態は、それぞれ電気抵抗値が異なる。また、アンチフューズは、第１の状態、第２の状態、第３の状態の順に電気抵抗値が小さい。つまり、第１の状態の電気抵抗値をＲ１とし、第２の状態の電気抵抗値をＲ２とし、第３の状態の電気抵抗値をＲ３として、Ｒ１＞Ｒ２＞Ｒ３の関係を満たす。
【００１７】
また、上記構成において、アンチフューズは、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間にシリコン層と絶縁層との積層膜である抵抗材料層と、を有する構成とすることができる。
【００１８】
また、本発明の一は、アンチフューズを複数含むメモリと、薄膜トランジスタを複数含む駆動回路と、アンテナと、を有する半導体装置である。アンチフューズの一は、「第１の状態」、「第２の状態」、又は「第３の状態」から選ばれた一の状態を取り、アンチフューズが「第１の状態」である場合は、書き込みを行うことにより「第２の状態」又は「第３の状態」に変化する。「第２の状態」であるアンチフューズは、書き込みを行おうとも「第１の状態」又は「第３の状態」に変化しない特性を有する。また、「第３の状態」であるアンチフューズは、書き込みを行おうとも「第２の状態」又は「第１の状態」に変化しない特性を有する。そして、「第２の状態」及び「第３の状態」を２値データの”０”及び”１”、又は”１”及び”０”に対応させる。
【００１９】
また、本発明の一は、アンチフューズを複数含むメモリと、薄膜トランジスタを複数含む駆動回路と、アンテナと、を有する半導体装置である。アンチフューズは、「第１の状態」、「第２の状態」、又は「第３の状態」から選ばれた一の状態を取る。「第１の状態」であるアンチフューズは、第１の書き込み方法による書き込みを行う場合は「第２の状態」に変化し、第２の書き込み方法による書き込みを行う場合は「第３の状態」に変化する。「第２の状態」であるアンチフューズは、書き込みを行おうとも「第１の状態」又は「第３の状態」に変化しない特性を有する。また、「第３の状態」であるアンチフューズは、書き込みを行おうとも「第２の状態」又は「第１の状態」に変化しない特性を有する。「第２の状態」及び「第３の状態」を２値データの”０”及び”１”、又は”１”及び”０”に対応させる。
【００２０】
上記構成において、第１の書き込み方法は電圧を第１の方向に印加する方法であり、第２の書き込み方法は電圧を第１の方向と逆の第２の方向に印加する方法である。
【００２１】
また、上記構成において、メモリに含まれるアンチフューズは、「第１の状態」から、「第２の状態」又は「第３の状態」に変化する素子構造を有する。
【００２２】
また、アンチフューズは、第１の状態、第２の状態、第３の状態の順に電気抵抗値が小さくなる。つまり、第１の状態の電気抵抗値をＲ１とし、第２の状態の電気抵抗値をＲ２とし、第３の状態の電気抵抗値をＲ３として、Ｒ１＞Ｒ２＞Ｒ３の関係を満たす。また、それぞれの電気抵抗値が異なる。
【００２３】
また、アンチフューズは、第１の電極と、第２の電極と、第１の電極と第２の電極との間にシリコン層と絶縁層との積層膜である抵抗材料層と、を有する構成とすることができる。
【発明の効果】
【００２４】
本発明は、書き換え不可能な追記型のメモリを実現することができる。したがって、一度書き込んだデータの改ざんは防止でき、新しいデータは随時書き込むことができるメモリを実現できる。
【発明を実施するための最良の形態】
【００２５】
本発明の実施形態について、以下に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態に記載の内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００２６】
（実施の形態１）
本発明に係るアンチフューズは、「第１の状態」と、「第２の状態」と、「第３の状態」の中から選ばれた一つの状態を取る。「第１の状態」と「第２の状態」と「第３の状態」とは、電気特性が異なっている。これら３状態のうち１つの状態はアンチフューズ製造時の初期状態であり、残り２つの状態はアンチフューズに対して電気信号を与えることにより書き込みが行われた状態である。つまり、本アンチフューズは２つの書き込み状態を取り得る。
【００２７】
また、本発明に係るメモリは複数のアンチフューズで構成され、ブロック単位或いはアンチフューズ単位でメモリにデータを書き込む。メモリは、ブロック単位或いはアンチフューズ単位で書き込み済みであるか、未書き込みであるかが区別される。書き込み済みブロックに配置されているアンチフューズ、或いは書き込み済みのアンチフューズは、２つの書き込み状態のどちらかの状態を必ず取り、２つの書き込み状態が２値データの”０”又は”１”に対応することを特徴の１つとする。本形態では、ブロック単位でアンチフューズにデータを書き込み、ブロック単位でデータが書き込み済みか未書き込みかを区別するものとして説明する。
【００２８】
本形態では、アンチフューズの初期状態を「第１の状態」とし、アンチフューズに書き込みが行われた状態を「第２の状態」及び「第３の状態」とする。「第１の状態」であるアンチフューズは、書き込みを行うことにより「第２の状態」又は「第３の状態」に変化する。言い換えると、本アンチフューズの「第２の状態」及び「第３の状態」は、初期状態である「第１の状態」のアンチフューズに対し、書き込み方法などを選択することによって得られる２つの書き込み状態である。本発明に係るメモリは、「第１の状態」から、「第２の状態」又は「第３の状態」に変化する素子構造を有するアンチフューズを備えることを特徴の一つとする。
【００２９】
例えば、第１の書き込み方法により書き込みを行うと、該アンチフューズは「第１の状態」から「第２の状態」に変化する。これに対し、第２の書き込み方法により書き込みを行うと、「第１の状態」から「第３の状態」に変化する。「第２の状態」と「第３の状態」は異なる２つの書き込み状態である。
【００３０】
なお、「第１の状態」から「第２の状態」への変化、及び「第１の状態」から「第３の状態」への変化は不可逆である。また、「第２の状態」であるアンチフューズに対し、第２の書き込み方法により書き込みを行っても、前記アンチフューズは「第２の状態」から「第３の状態」に変化することはない。同様に、「第３の状態」であるアンチフューズに対し、第１の書き込み方法により書き込みを行っても、前記アンチフューズは「第３の状態」から「第２の状態」に変化することはない。
【００３１】
つまり、「第２の状態」であるアンチフューズ及び「第３の状態」であるアンチフューズは、書き込みを行おうと状態が変化しない。具体的には、本発明に係るアンチフューズは、「第２の状態」であれば「第１の状態」又は「第３の状態」へ、「第３の状態」であれば「第１の状態」又は「第２の状態」へ変化しない特性を有する。すなわち、本発明に係るアンチフューズは、「第１の状態」→「第２の状態」、「第１の状態」→「第３の状態」のような変化はするが、「第２の状態」→「第１の状態」、「第３の状態」→「第１の状態」、「第２の状態」→「第３の状態」、「第３の状態」→「第２の状態」のような変化はしない。なお、「第１の状態」→「第２の状態」とは、矢印の左側の状態から右側の状態へ変化することを示す。
【００３２】
メモリを構成するアンチフューズは、ブロック単位でデータを書き込むものとし、ブロック単位で書き込み済みであるか、未書き込みであるかを区別する。メモリを構成するアンチフューズは全体で１つのブロックとしてもよいし、複数のブロックに分割された構成としてもよい。ブロック（或いはアンチフューズ）を区別する方法（手段）は特に限定されず、書き込み済みであるか、未書き込みであるかを区別できればよい。区別する方法としては、フラグや物理的スイッチなどが挙げられる。例えば、書き込み済みのブロックにはフラグを立て、ブロック単位でフラグが立っているか否かを検出し、フラグが立っていると検出した場合はそのブロックを書き込み済みと判断し、フラグが立っていないと検出した場合はそのブロックを未書き込みと判断することができる。フラグには、ブロック内の特定のアンチフューズを割り当てればよく、書き込み済みの場合に前記特定のアンチフューズに書き込みを行えばよい。書き込み済みとなるブロックのフラグに書き込みを行うことで”１”のフラグを立て、未書き込みのブロックはそのまま（初期状態）とすることで、書き込み済みか未書き込みかを区別することができる。また、物理的スイッチを利用する場合、例えば書き込み済みのブロックに設けられたスイッチを破損させ、ブロック単位でスイッチが破損しているか否かを検出して書き込み済みか未書き込みかを区別してもよい。書き込み済みであるブロックに配置されているアンチフューズは、書き込み状態である「第２の状態」又は「第３の状態」を必ず取るものとする。具体的には、「第２の状態」に２値データの”０”を対応させ、「第３の状態」に２値データの”１”を対応させる。または、「第２の状態」に２値データの”１”を対応させ、「第３の状態」に２値データの”０”を対応させる。もちろん、ブロック単位でなく、各アンチフューズにフラグやスイッチを設けて、書き込み済みか未書き込みかを区別しても良い。
【００３３】
次に、本発明に係るアンチフューズについて、電気的特性から説明する。図１に、本アンチフューズに係る電流電圧特性（以下、「Ｉ−Ｖ特性」ともいう）の一例を示す。横軸はアンチフューズに対する印加電圧を示し、その際のアンチフューズの電流値を縦軸に示している。なお、図１では、ブレークダウン電圧以下の範囲のＩ−Ｖ特性を示している。より具体的には、図１では、第１のアンチフューズ素子、第２のアンチフューズ素子、第３のアンチフューズ素子のＩ−Ｖ特性を示している。第１のアンチフューズ素子、第２のアンチフューズ素子、第３のアンチフューズ素子はそれぞれ、基板上に、タングステンからなる第１の電極、酸化窒化シリコンからなる絶縁層、アモルファスシリコン層、チタンからなる第２の電極が積層された素子である。第１の電極の厚さは３７０ｎｍ、絶縁層の厚さは５ｎｍ、アモルファスシリコン層の厚さは３０ｎｍ、第２の電極の厚さは２００ｎｍである。第１のアンチフューズ素子は、データの書き込みが行われていない素子である。第２のアンチフューズ素子は、第２の電極の電位の方が、第１の電極の電位よりも高くなるように、１０Ｖを印加することにより、データの書き込みが行われた素子である。第３のアンチフューズ素子は、第１の電極の電位の方が第２の電極の電位よりも高くなるように、１０Ｖの電圧を印加することにより、データの書き込みが行われた素子である。第１のアンチフューズ素子のＩ−Ｖ特性は図１のモードＡに示され、第２のアンチフューズ素子のＩ−Ｖ特性は図１のモードＢに示され、第３のアンチフューズ素子のＩ−Ｖ特性は図１のモードＣに示される。
【００３４】
図１には、モードＡとモードＢとモードＣが示されている。モードＡは、任意の電圧を印加しても電流をほとんど流さない高抵抗状態を示している。モードＣは、印加する電圧に比例して電流を流す低抵抗状態を示している。モードＢは、所定の印加電圧未満では電流をほとんど流さない高抵抗状態を示し、所定の印加電圧以上では電流を良く流す低抵抗状態を示している。モードＢは、モードＡよりも低抵抗状態を示し、モードＣよりも高抵抗状態を示している。これら３つの特性は、それぞれ、本アンチフューズの「第１の状態」と「第２の状態」と「第３の状態」のいずれかに該当する。
【００３５】
アンチフューズの製造時（初期状態）は非導通状態である。したがって、印加電圧によらず電流をほとんど流さない高抵抗状態を示すモードＡは「第１の状態」に該当する。モードＢ及びモードＣは、本アンチフューズの「第２の状態」及び「第３の状態」、又は「第３の状態」及び「第２の状態」に該当する。本形態ではモードＢが「第２の状態」に該当し、モードＣが「第３の状態」に該当するものとする。したがって、印加電圧をブレークダウン電圧以下とし、「第１の状態」であるアンチフューズの電気抵抗値をＲ１、「第２の状態」であるアンチフューズの電気抵抗値をＲ２、「第３の状態」であるアンチフューズの電気抵抗値をＲ３としたとき、Ｒ１＞Ｒ２＞Ｒ３の関係を満たす。
【００３６】
書き込み済みのアンチフューズ、又は書き込み済みのブロックに配置されているアンチフューズは、「第２の状態」又は「第３の状態」のどちらかの状態となる。そして、「第２の状態」と「第３の状態」に２値データを対応させる。２値データの”０”と”１”は、「第２の状態」と「第３の状態」との間に閾値ｔｈを設定し、当該閾値ｔｈを境として割り当てればよい。
【００３７】
データの読み出しについては実施者が適宜設計することが可能であり、電流を用いる方式、電圧を用いる方式などを適用することができる。例えば、図１に示すように、所定の読み出し電圧（Ｖｒｅａｄ）において、モードＣとモードＢとの間に閾値Ａｔｈを設定し、閾値Ａｔｈ以上の場合は２値データの”１”を割り当て、閾値Ａｔｈ未満の場合は”０”を割り当てる。読み出し電圧を印加した際の電流値と、閾値Ａｔｈと、を比較することで、２値データを読み取ることができる。例えば、閾値Ａｔｈ以上の電流値が得られれば”１”、閾値Ａｔｈ未満の電流値が得られれば”０”と読み出すことができる。また、閾値Ａｔｈから閾値Ｖｔｈを設定し、当該閾値Ｖｔｈと、読み出し電圧を印加して出力される電圧と、を比較して、２値データを読み出す構成とすることもできる。
【００３８】
本形態においては、書き込み済みのブロック或いは書き込み済みのアンチフューズを検出し、該書き込み済みのブロック或いはアンチフューズにおいて、モードＢを示す「第２の状態」が”０”と読み出され、モードＣを示す「第３の状態」が”１”と読み出される。
【００３９】
なお、モードＡを示す「第１の状態」は、未書き込みのブロック或いはアンチフューズにおいて”０”或いは”１”を割り当ててもよい。つまり、未書き込みのブロック或いはアンチフューズにおいては、書き込み電圧を印加しない初期状態に２値データのどちらかを割り当ててもよい。また、「第１の状態」に”０”或いは”１”以外のデータを割り当ててもよく、該データを「第１の状態」として別途読み出すようにしてもよい。
【００４０】
さらに、「第２の状態」及び「第３の状態」について考察する。本形態における「第２の状態」及び「第３の状態」は、初期状態である「第１の状態」のアンチフューズに対し、ブレークダウン電圧を印加することにより書き込みが行われた書き込み状態である。なお、本明細書における「ブレークダウン電圧」とは、アンチフューズの素子構造が変化して高抵抗状態から低抵抗状態に変化する電圧を示すものとする。また、「ブレークダウン電圧」は書き込み電圧（Ｖｗｒｉｔｅ）ともいう。アンチフューズへの書き込みは、アンチフューズの絶縁領域へブレークダウン電圧を印加することで行う。「第３の状態」では、ブレークダウン電圧が印加されたアンチフューズの絶縁領域が絶縁破壊を起こし、アンチフューズの上下電極が短絡するため、アンチフューズの抵抗値が変化する。つまり、アンチフューズが絶縁破壊を起こすことによって状態が変化する。
【００４１】
本形態における「第３の状態」の一例は、図１に示すモードＣを示す。一般に、アンチフューズにおいて、印加する電圧に比例して電流を流すモードＣに示すような低抵抗状態は導通状態と呼ばれる状態である。なお、「第３の状態」は、「第１の状態」に対してブレークダウン電圧を印加して変化した状態であり、不可逆的である。また、「第３の状態」はアンチフューズの上下電極が短絡して書き込みが行われた書き込み状態であり、「第３の状態」のアンチフューズに対して再度ブレークダウン電圧を印加しても書き込みを行うことはできない。したがって、「第３の状態」であるアンチフューズは、その他の状態（「第１の状態」又は「第２の状態」）へ変化することはできない。
【００４２】
本形態における「第２の状態」の一例は、図１に示すモードＢを示す。モードＢは、所定の印加電圧未満では電流をほとんど流さない高抵抗状態を示し、所定の印加電圧以上では電流を良く流す低抵抗状態を示している。なお、「第２の状態」は、「第１の状態」に対してブレークダウン電圧を印加して変化した状態であり、不可逆的である。また、「第２の状態」は、アンチフューズの上下電極の間の層が変化して書き込みが行われた書き込み状態である。そのため、「第２の状態」であるアンチフューズに対して再度ブレークダウン電圧を印加しても書き込みを行うことはできない。したがって、「第２の状態」であるアンチフューズは、その他の状態（「第１の状態」又は「第３の状態」）へ変化することはできない。
【００４３】
本発明に係るアンチフューズにより、メモリを構成する。ここでは、メモリはブロック単位でデータを書き込み、ブロック単位で書き込み済みと未書き込みとが区別されるものとする。本アンチフューズ製造時、全てのアンチフューズは「第２の状態」又は「第３の状態」に変化可能な「第１の状態」である。データを書き込みにより”０”に固定したいアンチフューズは「第２の状態」に変化させる。データを書き込みにより”１”に固定したいアンチフューズは「第３の状態」に変化させる。書き込み済みのブロックにおいては、全てのアンチフューズは「第２の状態」又は「第３の状態」のいずれかの状態を必ず取る。そして、「第２の状態」に２値データの”０”（或いは”１”）を対応させ、「第３の状態」に２値データの”１”（或いは”０”）を対応させることで、データを構成する。上述のように、「第２の状態」に書き込まれたアンチフューズは、その他の状態（「第１の状態」又は「第３の状態」）へ変化することはできない。同様に、「第３の状態」に書き込まれたアンチフューズは、その他の状態（「第１の状態」又は「第２の状態」）へ変化することができない。したがって、本アンチフューズを適用することで、書き込み済みのブロックでは、２値データの”０”及び”１”ともに物理的に書き換え不可能なメモリを実現することができる。
【００４４】
なお、本アンチフューズにより構成するメモリは、メモリ出荷時に全てのアンチフューズを「第２の状態」又は「第３の状態」のいずれかの状態に書き込んだＲＯＭとしてもよいし、「第１の状態」のアンチフューズを備えたライトワンスメモリとしてもよい。「第１の状態」のアンチフューズを存在させることで、随時追記を行うことができる追記型のメモリを実現できる。
【００４５】
本アンチフューズを適用したメモリは、書き込み済みのブロック或いはアンチフューズでは、２値データの”０”及び”１”は「第２の状態」及び「第３の状態」に対応しており、「第２の状態」は「第１の状態」又は「第３の状態」への変化、且つ「第３の状態」は「第１の状態」又は「第２の状態」への変化は不可能である。また、本アンチフューズを適用したメモリは、初期状態のアンチフューズから、２値データの”０”と”１”に対応する状態に変化する素子構造を有するアンチフューズを備え、且つそれぞれを物理的に書き換え不可能とすることができる。したがって、本アンチフューズにより構成するメモリは、一度書き込んだデータの書き換えは不可能であり、データの改ざんを防止できる。また、一の素子構造を有するアンチフューズから、書き換え不可能で、追記可能なメモリを実現することができる。
【００４６】
なお、本実施の形態は、他の実施の形態及び実施例と自由に組み合わせることができる。
【００４７】
（実施の形態２）
本形態では、２つの書き込み状態を得るアンチフューズの素子構造及び書き込み方法の例について説明する。
【００４８】
図２（Ａ）にアンチフューズ１００（アンチフューズ素子１００、メモリ素子１００ともよぶ）の断面の模式図を示す。本形態において、アンチフューズ１００は、第１の電極１０２上に絶縁層１０６と、シリコン層１０８と、第２の電極１１０と、が順に積層された構造を有する。絶縁層１０６及びシリコン層１０８は、抵抗材料層１０４として機能する。
【００４９】
本アンチフューズ１００は、「第１の状態」と、「第２の状態」と、「第３の状態」の中から選ばれた一つの状態をとる。これら３状態のうち、１つは書き込みを行う前の初期状態であり、残り２つは書き込み状態である。２つの書き込み状態は、一の素子構造を有するアンチフューズに書き込みを行うことにより得ることができる。アンチフューズの書き込みは、第１の電極１０２と第２の電極１１０との間にブレークダウン電圧を印加して、これらの電極間の一部又は全部を変化させることよって行う。具体的には、「第１の状態」、「第２の状態」、「第３の状態」は、電気抵抗値が異なる。本形態では、初期状態を「第１の状態」とし、２つの書き込み状態を「第２の状態」と「第３の状態」とする。本発明は、複数のアンチフューズでメモリを構成し、メモリを構成するアンチフューズにブロック単位（或いはアンチフューズ毎）でデータの書き込みが行われる。また、ブロック単位（或いはアンチフューズ毎）で書き込み済みか未書き込みかが区別される。そして、書き込み済みのブロックに配置されているアンチフューズは、書き込み状態である「第２の状態」又は「第３の状態」を必ず取るものとし、「第２の状態」と「第３の状態」を２値データの”０”と”１”に対応させることを特徴とする。つまり、データが書き込まれた書き込み済みのブロックには、初期状態である「第１の状態」は存在しない。
【００５０】
なお、本形態における「第１の状態」のＩ−Ｖ特性は図１に示すモードＡの挙動を示し、「第２の状態」はモードＢの挙動を示し、「第３の状態」はモードＣの挙動を示すものとする。
【００５１】
本アンチフューズ１００は、書き込みを行う前、つまり「第１の状態」は非導通状態である。したがって、アンチフューズ１００の電気抵抗値は高い。このようなアンチフューズ１００に対し、第１の電極１０２又は第２の電極１１０を陽極又は陰極として機能させ、電極間に所定の電圧（ブレークダウン電圧）を印加すると、抵抗材料層を形成するシリコン層と、当該シリコン層と接する電極とで何らかの反応が起きる。ここではシリコン層が形成されているため、シリサイド反応が起きる。シリサイド反応が起きた領域が抵抗材料層にあり、抵抗材料層は一部又はその全部が低抵抗化する。よって、ブレークダウン電圧の印加前後でアンチフューズ１００の電気抵抗値が変化する。
【００５２】
本形態において、電極間に電圧を印加する方向によって、アンチフューズの電気抵抗値の変化が異なる。例えば、図２（Ｂ）に示すように、シリコン層１０８と接する第２の電極１１０を陽極とすることで、第１の方向にブレークダウン電圧を印加する場合は、所定の電圧未満では高抵抗状態、所定の電圧以上では低抵抗状態となるモードＢの挙動を示す「第２の状態」に変化する。これに対し、図２（Ｃ）に示すようにシリコン層１０８と接する第２の電極１１０を陰極とすることで、第１の方向と逆の方向である第２の方向にブレークダウン電圧を印加する場合は、低抵抗状態であるモードＣの挙動を示す「第３の状態」に変化する。このように、電極間に印加する電圧の方向を制御し、第１の方向、又は第１の方向と逆の方向である第２の方向を選択することで「第２の状態」及び「第３の状態」を得られる。つまり、図２（Ｂ）に示す場合は、第２の電極１１０側が第１の電極１０２に対して高電位となるように電圧を印加することで、モードＢの挙動を示す「第２の状態」に変化する。一方、図２（Ｃ）に示す場合は、第２の電極１１０側が第１の電極１０２に対して低電位となるように電圧を印加することで、モードＣの挙動を示す「第３の状態」に変化する。第１の電極１０２と第２の電極１１０との間に電圧を印加する場合に、第２の電極１１０側を第１の電極１０２に対して高電位とする、又は第２の電極１１０側を第１の電極１０２に対して低電位とすることを選択することで、「第２の状態」及び「第３の状態」を得られる。そして得られた「第２の状態」及び「第３の状態」を２値データの”０”及び”１”に対応させる。
【００５３】
なお、書き込み後のアンチフューズ１００は、抵抗材料層の一部又は全部が変化して、第１の電極１０２と第２の電極１１０が導通状態となる。本形態においては、シリコン層と第２の電極とがシリサイド反応し、抵抗材料層の一部又は全部にシリサイド領域が形成される。シリサイド反応を起こす電圧値は、電圧を印加する方向により異なる。したがって、ブレークダウン電圧を印加する場合は、電圧を印加する方向により異なる反応が起きると考えられる。
【００５４】
次に、アンチフューズ１００の製造方法について説明する。
【００５５】
まず、第１の電極１０２を形成する。第１の電極１０２は、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの材料の一或いは複数を含む合金、又はこれらの材料の一或いは複数を含む化合物を用いて形成する。上述の材料を用いて、蒸着法、スパッタリング法、印刷法、めっき法などにより導電層を形成した後、当該導電層を選択的にエッチングすることで、所望の形状に加工することができる。
【００５６】
次に、第１の電極１０２上に抵抗材料層１０４を形成する。抵抗材料層１０４は、電気信号により高抵抗状態から低抵抗状態へ変化できる層を形成すればよい。本形態では、第１の電極１０２上に絶縁層１０６、当該絶縁層１０６上にシリコン層１０８を形成する。
【００５７】
絶縁層１０６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどを用い、ＣＶＤ法、スパッタリング法、ＡＬＤ法などにより形成する。また、第１の電極１０２を表面処理することでも形成できる。表面処理としては、酸化処理、窒化処理、酸化窒化処理等が挙げられる。絶縁層１０６の膜厚は１ｎｍ乃至２０ｎｍ、好ましくは１ｎｍ乃至１５ｎｍ程度で形成すればよい。
【００５８】
シリコン層１０８はシリコンを主成分とする材料を用い、ＣＶＤ法、スパッタリング法などにより形成する。また、シリコン層１０８の結晶構造はアモルファスシリコン、微結晶シリコン、多結晶シリコンのいずれでもよく、複数の結晶構造が混在していてもよい。シリコン層１０８の膜厚は１ｎｍ乃至２００ｎｍ、好ましくは５ｎｍ乃至１００ｎｍ程度で形成すればよい。
【００５９】
なお、シリコン層１０８としてアモルファスシリコンを適用する場合は、水素を含有するアモルファスシリコン（以下、「水素化アモルファスシリコン」ともいう）とすることもできる。ここでの水素化アモルファスシリコンとは、水素含有量が２原子％以上、好ましくは２原子％以上２０原子％以下程度のアモルファスシリコンを示す。抵抗材料層として水素化アモルファスシリコンを適用することで、シリサイド反応による電極間の短絡を生じやすくできると考えられる。このような水素化アモルファスシリコンは、成膜時に水素を含有させることもできるし、成膜後に別工程で水素を添加することで含有させることもできる。例えば、プラズマＣＶＤ法により、水素を含むガス中で成膜することで、水素化アモルファスシリコンを形成することができる。このとき、水素化アモルファスシリコン中の水素の含有量は、成膜条件（ガス組成、ガス圧、ガス雰囲気、ガス流量、チャンバー温度、基板温度、又は投入パワーなど）を適宜設定することにより調整することができる。また、ＬＰＣＶＤ法などにより水素をあまり含有しないアモルファスシリコンを形成した後、イオン注入法やイオンドーピング法を用いて水素を添加して水素を含有させることもできる。なお、成膜時に水素を含有させ水素化アモルファスシリコンを形成する場合は、低温プロセス、具体的には３５０℃以下で形成することが好ましい。また、水素化アモルファスシリコンを形成した後のプロセス温度は、脱水素を防ぐため、３５０℃以下とすることが好ましい。
【００６０】
次に、抵抗材料層１０４上に第２の電極１１０を形成する。第２の電極１１０は、第１の電極１０２と同様の材料及び方法を用いて形成すればよく、具体的にはタングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの材料の一或いは複数を含む合金、又はこれらの材料の一或いは複数を含む化合物を用いて形成すればよい。また、その作製方法としては、蒸着法、スパッタリング法、印刷法、めっき法などにより導電層を形成した後、当該導電層を選択的にエッチングすることで、所望の形状に加工すればよい。また、第２の電極１１０は第１の電極１０２と同一の材料を用いて形成してもよいし、異なる材料を用いて形成してもよい。
【００６１】
以上で、本形態に示すアンチフューズ１００を得ることができる。本アンチフューズ１００は、電極間にブレークダウン電圧を印加する際、電圧の印加方向を反対にすることによって、２つの書き込み状態をつくり出すことができる。２つの書き込み状態は、同一の素子構造を有するアンチフューズに対し、電圧の印加方向を反対にすることで得ることができる。２つの書き込み状態は電気抵抗値が異なり、且つ２つの書き込み状態は異なる書き込み状態や初期状態などへの変化は不可能である。よって、２つの書き込み状態を２値データの”０”及び”１”に割り当ててデータを書き込み、書き込み済みブロックとすることで、該ブロックを物理的に書き換え不可能とすることができる。また、「第１の状態」のアンチフューズを備えた未書き込みのブロックを存在させることで、ライトワンスメモリとすることができる。以上より、データの改ざんを防止したライトワンスメモリが実現できる。
【００６２】
なお、本実施の形態は、他の実施の形態及び実施例と自由に組み合わせることができる。
【００６３】
（実施の形態３）
本形態では、上記実施の形態２と異なるアンチフューズの素子構造の例について説明する。
【００６４】
図３（Ａ）にアンチフューズ２００（アンチフューズ素子２００、メモリ素子２００ともよぶ）の断面の模式図を示す。本アンチフューズ２００は、第１の電極２０２上に抵抗材料層２０４と、当該抵抗材料層２０４上に第１の電極２０２とは異なる材料からなる第２の電極２１０と、が順に積層された構造を有する。本アンチフューズ２００は、第１の電極２０２と第２の電極２１０との間にブレークダウン電圧を印加して、これらの電極間の一部又は全部を変化させることによって、書き込みを行う。
【００６５】
また、本アンチフューズ２００は、上記実施の形態２のアンチフューズ１００と同様の特性を有するものとする。つまり、本アンチフューズ２００は、電気抵抗値が異なる「第１の状態」と、「第２の状態」と、「第３の状態」の中から選ばれた一つの状態をとる。「第１の状態」のＩ−Ｖ特性は図１に示すモードＡの挙動を示し、「第２の状態」はモードＢの挙動を示し、「第３の状態」はモードＣの挙動を示すものとする。したがって、電気抵抗値は「第１の状態」＞「第２の状態」＞「第３の状態」の順に高い。具体的には、「第１の状態」は初期状態であり、「第２の状態」及び「第３の状態」は書き込み状態である。「第２の状態」及び「第３の状態」は、「第１の状態」のアンチフューズからつくり出す。本発明に係るメモリは、複数のアンチフューズ２００で構成することができる。また、メモリはブロック単位のアンチフューズ（或いはアンチフューズ単位）で書き込むものとし、ブロック単位（或いはアンチフューズ単位）で書き込み済みか未書き込みかを区別する。書き込み済みのブロックに配置されているアンチフューズは、書き込み状態である「第２の状態」又は「第３の状態」を必ず取るものとし、「第２の状態」及び「第３の状態」に２値データの”０”と”１”を対応させる。
【００６６】
本アンチフューズ２００は、一対の電極である第１の電極２０２及び第２の電極２１０の材料を異ならせ、該第１の電極２０２と第２の電極２１０間に電圧を印加する方向を制御することで、異なる電気抵抗値のアンチフューズを得ることができる。これは、第１の電極２０２及び第２の電極２１０の材料を異ならせることで、第１の電極２０２と抵抗材料層２０４との界面でのエネルギー障壁と、第２の電極２１０と抵抗材料層２０４との界面でのエネルギー障壁と、が異なるからである。つまり、第１の電極２０２及び第２の電極２１０の材料を異ならせることで、電流の流れやすさも異ならせることができる。したがって、ブレークダウン電圧を印加しても、電圧を印加する方向を第１の方向、又は該第１の方向と逆の方向である第２の方向とすることにより電流の流れやすさが異なり、その結果、抵抗材料層２０４の抵抗の変化も異なるものと考えられる。
【００６７】
例えば、図３（Ａ）に示すアンチフューズは、第１の電極２０２としてタングステン層を形成し、第２の電極２１０としてチタン層を形成する。抵抗材料層２０４としては、アモルファスシリコン層を形成するものとする。図３（Ａ）に示すアンチフューズは、電圧を印加する前の状態であり、「第１の状態」とする。
【００６８】
図３（Ｂ）に示すように、タングステン層からなる第１の電極２０２を陰極、チタン層からなる第２の電極２１０を陽極とすることで、第１の方向に電圧を印加する。タングステンはチタンよりも仕事関数が大きいため、第１の電極２０２と抵抗材料層２０４であるアモルファスシリコン層との界面でのエネルギー障壁は、第２の電極２１０と抵抗材料層２０４であるアモルファスシリコン層との界面でのエネルギー障壁よりも大きい。そのため、第１の電極２０２から抵抗材料層２０４であるアモルファスシリコン層へ電子は注入されにくい。一方、図３（Ｃ）に示すように、タングステン層からなる第１の電極２０２を陽極、チタン層からなる第２の電極を陰極とすることで、第１の方向と逆の方向である第２の方向に電圧を印加する。チタンはタングステンよりも仕事関数が小さいため、第２の電極２１０と抵抗材料層２０４であるアモルファスシリコン層との界面でのエネルギー障壁は、第１の電極２０２と抵抗材料層２０４であるアモルファスシリコン層との界面でのエネルギー障壁よりも小さい。そのため、第２の電極２１０から抵抗材料層２０４であるアモルファスシリコン層へ電子は注入されやすい。したがって、電圧を印加する方向を制御することにより電流の流れやすさが異なることになり、ブレークダウン電圧を印加しても、電圧を印加する方向により抵抗材料層２０４であるアモルファスシリコン層が異なる反応を起こすと考えられる。
【００６９】
上述したように、図３（Ｂ）に示すように電圧を印加する場合は、図３（Ｃ）に示すように電圧を印加する場合と比較して、電子が注入されにくく、その結果電流が流れにくいと考えられる。つまり、図３（Ｂ）に示す場合は、図３（Ｃ）に示す場合と比較して、抵抗材料層に与えられる信号電圧が低いと考えられる。したがって、図３（Ｂ）に示すように電圧を印加する場合は「第２の状態」に変化し、図３（Ｃ）に示すように電圧を印加する場合は、「第３の状態」に変化する。
【００７０】
以上により、本アンチフューズ２００は、一対の電極を構成する第１の電極及び第２の電極を異なる材料で形成し、電極間にブレークダウン電圧を印加する際に、該電圧を印加する方向を反対とすることによって、２つの書き込み状態をつくり出すことができる。２つの書き込み状態は、同一の素子構造を有するアンチフューズに対し、電圧の印加方向を反対にすることで得ることができる。２つの書き込み状態は電気抵抗値が異なり、且つ２つの書き込み状態は異なる書き込み状態や初期状態などのその他の状態への変化は不可能である。よって、書き込み済みのブロックは、２つの書き込み状態を２値データの”０”及び”１”に割り当てデータを書き込むことで、物理的に書き換え不可能とすることができる。また、「第１の状態」のアンチフューズを備えた未書き込みのブロックを存在させることで、ライトワンスメモリとすることができる。以上より、データの改ざんを防止したライトワンスメモリが実現できる。
【００７１】
なお、本実施の形態は、他の実施の形態及び実施例と自由に組み合わせることができる。
【００７２】
（実施の形態４）
本形態では、本発明に係るアンチフューズ型のメモリを具備する半導体装置の製造工程について、図４（Ａ）、（Ｂ）を用いて説明する。ここでは、無線で通信を行う半導体装置を製造する一例を示す。
【００７３】
具体的には、無線信号を受信又は送信するためのアンテナ部３９４と、データを書き込むメモリ部３９２と、メモリ部３９２に書き込みを行う回路、メモリ部３９２に書き込まれたデータの読み出しを行う回路、アンテナ部３９４で受信した信号を解析する回路、或いは受信信号から電源を発生する回路などの各種回路が集積された駆動回路部３９０と、で構成される無線チップを製造する一例を示す。駆動回路部３９０を構成する薄膜トランジスタやメモリ部３９２を構成するアンチフューズなどの素子、及びアンテナ部３９４を構成するアンテナは、可撓性を有する材料からなる基板或いはシートにより封止されている。また、本半導体装置の一例である無線チップは、個々の基板に個別に製造してもよいし、大面積の基板を用いて一度に複数の無線チップを製造した後、適宜個々のチップに分断加工してもよい。なお、図４（Ａ）に示す断面構造は、本半導体装置の製造途中の工程図である。また、駆動回路部３９０は、薄膜トランジスタを用いた回路が集積されているが、図４では、便宜上２つの薄膜トランジスタの断面図を示している。同様に、メモリ部３９２は複数のアンチフューズによりメモリが構成されているが、図４では、便宜上１つのアンチフューズの断面図を示している。
【００７４】
まず、基板３０２上に剥離層３０４、絶縁層３０６を順に積層して形成する。基板３０２としては、石英基板、ガラス基板などの絶縁表面を有する基板を適用する。剥離層３０４としては、５０ｎｍ〜２００ｎｍのタングステン層を形成する。絶縁層３０６としては、酸化シリコン層を形成する。なお、剥離層３０４としては、上述のタングステン層に加え、モリブデン層やチタン層などの金属層、又はこれらの金属層とこれらの金属酸化物（例えば酸化タングステンなど）層或いは金属窒化物（例えば窒化タングステンなど）層との積層構造、アモルファスシリコン層などを適用することができる。絶縁層３０６は、酸化シリコン層の他に、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層や、これらの積層膜を用いることができる。また、剥離層３０４としてタングステン層などの金属層を形成し、絶縁層３０６として酸化シリコン層や酸化窒化シリコン層などの酸化層を形成した場合は、金属層と酸化層との間に、剥離層として適用した金属の金属酸化物を含む層が形成される場合がある。同様に、絶縁層３０６として窒化シリコン層や窒化酸化シリコン層などの窒化層を形成した場合は、金属層と窒化層との間に、剥離層として適用した金属の金属窒化物を含む層が形成される場合がある。
【００７５】
次に、絶縁層３０６上に半導体層３０５、半導体層３０７を形成する。半導体層３０５、半導体層３０７は、ＣＶＤ法やスパッタリング法によって全面に形成したアモルファスシリコン層を結晶化してポリシリコン層を得た後、当該ポリシリコン層を選択的にエッチングすることによって形成することができる。アモルファスシリコン層の結晶化方法としては、レーザ結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる結晶化法、又はこれらの方法を組み合わせた方法などを適用することができる。なお、半導体層３０５、半導体層３０７としては微結晶シリコンや単結晶シリコンを適用してもよい。また、後に完成する薄膜トランジスタのしきい値電圧を制御するため、半導体層３０５、半導体層３０７に対して微量の不純物元素（ｎ型又はｐ型を付与する不純物元素）を添加してもよい。なお、半導体層３０５、半導体層３０７は、後に形成される薄膜トランジスタのチャネル形成領域を形成する。駆動回路の高速駆動を実現するために、薄膜トランジスタのチャネル形成領域を形成する半導体層は、結晶構造を有する半導体層を用いることが好ましい。駆動回路の高速駆動を実現することで、メモリの高速読み出しを実現できる。
【００７６】
次に、半導体層３０５、半導体層３０７上にゲート絶縁層３０８を形成する。ゲート絶縁層３０８は、ＣＶＤ法やスパッタリング法により、膜厚１ｎｍ〜２００ｎｍの酸化シリコン層又は酸化窒化シリコン層を形成する。また、ゲート絶縁層３０８は、半導体層３０５、半導体層３０７に対して、マイクロ波により励起されたプラズマを用いた表面酸化処理或いは表面窒化処理を行って形成することもできる。さらに、半導体層３０５及び半導体層３０７上に絶縁層を形成した後、当該絶縁層に対して表面酸化処理又は表面窒化処理を行って形成してもよい。
【００７７】
次に、ゲート絶縁層３０８を介して半導体層３０５と重なるゲート電極３１０、半導体層３０７と重なるゲート電極３１２を形成する。また、アンチフューズの一方の電極として機能する第１の電極３１４を、ゲート電極３１０、ゲート電極３１２と同一工程で形成する。ゲート電極３１０、ゲート電極３１２、及び第１の電極３１４は、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物を用いて形成する。具体的には、上述の材料を用いてスパッタリング法により導電層を形成した後、該導電層を所望の形状に加工して形成すればよい。このとき、薄膜トランジスタのゲート電極に適した特性と、アンチフューズの電極に適した特性と、の両方を兼ね備えた材料を選択する。本形態では、ゲート電極３１０、ゲート電極３１２、及び第１の電極３１４として、タングステン層を形成する。
【００７８】
次に、半導体層３０５、半導体層３０７に対して不純物元素を添加する。ここでは、半導体層３０５、半導体層３０７に対して、異なる導電型を付与する不純物元素を添加するものとする。具体的には半導体層３０５に対してｎ型を付与する不純物元素を添加し、半導体層３０７に対してｐ型を付与する不純物元素を添加するものとする。ｎ型を付与する不純物元素としては、リン（Ｐ）又はヒ素（Ａｓ）などを用いる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）又はガリウム（Ｇａ）などを用いる。また、不純物元素は、イオン注入法若しくはイオンドープ法を用いて添加すればよい。
【００７９】
半導体層３０７を覆う第１レジストマスクを形成し、該第１レジストマスク及びゲート電極３１０をマスクとしてｎ型を付与する不純物元素を半導体層３０５に添加する。半導体層３０５には、ゲート電極３１０をマスクとして、自己整合的にチャネル形成領域３１６と、一対のｎ型不純物領域３１８と、が形成される。ｎ型不純物領域３１８は、ソース領域又はドレイン領域として機能する。
【００８０】
次に、半導体層３０７を覆う第１レジストマスクを除去する。そして、半導体層３０５を覆う第２レジストマスクを形成した後、該第２レジストマスク及びゲート電極３１２をマスクとしてｐ型を付与する不純物元素を半導体層３０７に添加する。半導体層３０７には、ゲート電極３１２をマスクとして、自己整合的にチャネル形成領域３２０と、一対のｐ型不純物領域３２２と、が形成される。ｐ型不純物領域３２２は、ソース領域又はドレイン領域として機能する。そして、半導体層３０５を覆う第２レジストマスクを除去する。なお、ここではｎ型を付与する不純物元素を先に添加する例について説明したが、不純物元素の添加順序は特に限定されない。
【００８１】
また、半導体層３０５、半導体層３０７には、ＬＤＤ領域として機能する低濃度不純物領域を形成してもよい。低濃度不純物領域は、チャネル形成領域と、ソース領域又はドレイン領域として機能する不純物領域と、の間に位置するように形成される。例えば、半導体層に対する不純物元素の添加を行う前に、ゲート電極の側面にサイドウォール絶縁層を形成する。不純物元素を添加する際に、サイドウォール絶縁層をマスクとして用いることで、チャネル形成領域に隣接して低濃度不純物領域を形成することができる。もちろん、低濃度不純物領域形成用に新たなレジストマスクを形成し、該レジストマスクを利用して低濃度不純物領域を形成することもできる。ＬＤＤ領域を設けることで、ドレイン領域近傍の電界を緩和してホットキャリア注入による劣化を防ぐことができる。
【００８２】
次に、半導体層３０５、半導体層３０７に添加した不純物元素の活性化、又は半導体層の水素化を行う。不純物元素の活性化や半導体層の水素化は、レーザビームの照射、ファーネスアニール炉やＲＴＡを用いた熱処理などにより行う。したがって、ゲート電極３１０、ゲート電極３１２、及び第１の電極３１４は、不純物元素の活性化や半導体層の水素化のための処理温度に耐えうる材料を用いる。なお、本形態ではタングステン層を用いてゲート電極３１０、ゲート電極３１２、及び第１の電極３１４を形成している。タングステンは高融点金属であり、活性化や水素化のための処理温度に十分耐えることができる。
【００８３】
次に、ゲート電極３１０、ゲート電極３１２、及び第１の電極３１４を覆う層間絶縁層３２４を形成する。層間絶縁層３２４は、スパッタリング法やＣＶＤ法などにより、酸化シリコン、窒化シリコン、酸化窒化シリコン、又は窒化酸化シリコンなどの無機絶縁材料を用いて形成する。なお、層間絶縁層３２４は、単層構造でもよいし、積層構造としてもよい。また、層間絶縁層３２４は、隣接するアンチフューズ同士を絶縁する隔壁としても機能する。
【００８４】
また、層間絶縁層３２４は、塗布法で形成できる耐熱性の高いシロキサン樹脂を用いて形成することもできる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基として、有機基（例えばアルキル基、アリール基）やフルオロ基を用いても良い。有機基は、フルオロ基を有していても良い。
【００８５】
次に、層間絶縁層３２４及びゲート絶縁層３０８を選択的にエッチングして、開口を形成する。エッチングの際は、開口を形成しない場所をレジストマスクで覆っておけばよい、また、エッチングは、ドライエッチング法又はウェットエッチング法を適用すればよく、或いはこれらのエッチング法を組み合わせて行えばよい。エッチング後、不要となったレジストマスクは除去する。ここでは、半導体層３０５に形成された不純物領域３１８に達する開口と、半導体層３０７に形成された不純物領域３２２に達する開口と、第１の電極３１４に達する開口を形成する。第１の電極３１４に達する開口としては、後にアンチフューズの抵抗材料層と第２の電極を形成する第１の開口と、第１の電極３１４と電気的に接続する配線を形成する第２の開口と、を形成する。また、図示しないが、ゲート電極３１０、ゲート電極３１２に達する開口も形成する。このエッチング工程で形成する第１の電極３１４に達する第１の開口のサイズは、開口底面の直径を約１μｍ〜約６μｍとする。ただし、第１の開口の直径が大きいほど消費電流が増大するため、第１の開口は小さいほうが好ましい。なお、開口のサイズは直径で示しているが、開口の上面形状は円形に限定されず、楕円、矩形でもよい。
【００８６】
なお、半導体層に達する開口と、ゲート電極に達する開口と、第１の電極に達する開口と、は、適宜エッチング条件を調節することで、１回のエッチングで形成することができる。
【００８７】
次に、第１の電極３１４に達する第１の開口を覆うように抵抗材料層を形成する。ここでは、抵抗材料層として、酸化窒化シリコン層３２６と、アモルファスシリコン層３２８と、の積層構造を形成する。酸化窒化シリコン層３２６は、ＣＶＤ法やスパッタリング法により、膜厚１ｎｍ〜２０ｎｍ、好ましくは１〜１５ｎｍで形成する。また、アモルファスシリコン層３２８は、ＣＶＤ法やスパッタリング法により、膜厚１ｎｍ〜２００ｎｍ、好ましくは５ｎｍ〜１００ｎｍで形成する。なお、抵抗材料層としては、電気信号を与えることにより高抵抗状態から低抵抗状態へと変化する層を形成する。
【００８８】
次に、基板全面にスパッタリング法により導電層を形成した後、該導電層を選択的にエッチングして、導電層３３０、導電層３３２、導電層３３４を形成する。また、メモリ部３９２に形成するアンチフューズの他方の電極として機能する第２の電極３３８と、第３の電極３３６と、アンテナ部３９４の接続電極３４０と、を、導電層３３０〜導電層３３４と同一工程で形成する。導電層３３０〜導電層３３４は、駆動回路部３９０に形成される薄膜トランジスタのソース電極又はドレイン電極として機能する。なお、導電層３３２は、半導体層３０５と半導体層３０７とを電気的に接続させる配線としても機能する。アンテナ部３９４に形成される接続電極３４０は、後に形成されるアンテナと電源形成回路とを電気的に接続させる電極である。
【００８９】
導電層３３０〜導電層３３４、第３の電極３３６、第２の電極３３８、及び接続電極３４０を構成する導電層は、上述のゲート電極を形成する材料から適宜選択すればよい。ここでは、膜厚５０ｎｍ〜２００ｎｍのチタン層と、膜厚１００ｎｍ〜４００ｎｍのアルミニウム層と、膜厚５０ｎｍ〜２００ｎｍのチタン層との３層積層構造を形成する。第２の電極３３８を形成するチタン層は、抵抗材料層を形成するアモルファスシリコン層３２８と接する。
【００９０】
メモリ部３９２に形成される第３の電極３３６は、第１の電極３１４と電気的に接続させて配線を引き回すことで、消費電力の低減を図っている。アクティブ型のメモリとする場合、第３の電極３３６は、第１の電極３１４と、アンチフューズを制御するスイッチング素子（例えば薄膜トランジスタ）と、を電気的に接続させる役割を果たす。また、パッシブ型のメモリとする場合、第１の電極３１４をストライプ状（帯状）に並列させ、第１の電極３１４と直交するように第２の電極３３８をストライプ状に並列させればよい。パッシブ型のメモリとする場合、第３の電極３３６は第１の電極３１４の端部に設けて引き出し電極とする。
【００９１】
本形態では、導電層３３０〜導電層３３４、第３の電極３３６、第２の電極３３８、接続電極３４０をチタン層とアルミニウム層との積層構造で形成する例を示している。導電層３３０〜導電層３３４、第３の電極３３６、第２の電極３３８、接続電極３４０を構成する導電層としてチタン層を用いると、他の導電材料との接触抵抗を低くすることができる。さらに、導電層３３０〜導電層３３４、第３の電極３３６、第２の電極３３８、接続電極３４０を構成する導電層としてアルミニウム層を用いることで配線抵抗値を低くすることができる。導電層３３０〜導電層３３４、第３の電極３３６、第２の電極３３８、接続電極３４０は、駆動回路部の引き回し配線や、メモリ部の引き回し配線や、アンテナ部の接続部分としても用いられるため、接触抵抗および配線抵抗値を低くすることができるチタン層とアルミニウム層の積層構造を用いることは有用である。
【００９２】
以上により、駆動回路部３９０にｎチャネルトランジスタ３３１、ｐチャネルトランジスタ３３３が形成される。駆動回路部３９０に形成されたｎチャネルトランジスタ３３１及びｐチャネルトランジスタ３３３は、導電層３３２を介して電気的に接続されており、ＣＭＯＳ回路を構成している。なお、駆動回路部３９０には、薄膜トランジスタの他に、抵抗やコンデンサなどを同時に製造してもよい。
【００９３】
メモリ部３９２にはアンチフューズ３３９が形成される。アンチフューズ３３９は、薄膜トランジスタのゲート電極３１０及びゲート電極３１２と同一工程で形成される第１の電極３１４と、薄膜トランジスタのソース電極又はドレイン電極として機能する導電層３３０〜導電層３３４と同一工程で形成される第２の電極３３８と、からなる一対の電極間に、抵抗材料層として酸化窒化シリコン層３２６とアモルファスシリコン層３２８との積層構造が挟持されている。
【００９４】
次に、導電層３３０〜導電層３３４、第３の電極３３６、第２の電極３３８、及び接続電極３４０上を覆うように絶縁層３４２を形成する。絶縁層３４２は、無機絶縁材料、有機絶縁材料、又はこれらの材料を組み合わせて単層又は積層して形成すればよい。
【００９５】
次に、絶縁層３４２を選択的にエッチングして、開口を形成する。エッチングの際は、開口を形成しない場所をレジストマスクで覆っておけばよい。エッチングは、ドライエッチング法又はウェットエッチング法を適用すればよく、或いはこれらのエッチング法を組み合わせて行えばよい。エッチング後、不要となったレジストマスクは除去する。ここでは、メモリ部３９２に形成された第１の電極３１４と電気的に接続する第３の電極３３６に達する開口と、アンテナ部３９４に形成された接続電極３４０に達する開口と、を形成する。なお、後に形成するアンテナとの電気的な接続を確実に行うため、接続電極３４０に達する開口は比較的大きい直径を有するもの、又は接続電極３４０に達する開口を複数形成する。エッチング後、不要となったレジストマスクは除去する。
【００９６】
次に、接続電極３４０に達する開口を覆うように導電層３４６を形成する。導電層３４６を形成することで、後に形成されるアンテナと接続電極３４０との密着性を向上させることができる。また、第３の電極３３６に達する開口を覆うように導電層３４４を形成する。導電層３４６及び導電層３４４は、同一工程で形成し、例えばチタン、銅、アルミニウムなどを用いて形成することができる。また、導電層３４６及び導電層３４４は、インクジェット法などにより所望の場所に選択的に形成することもできるし、スパッタリング法により基板全面に導電層を形成した後、該導電層を選択的にエッチングして所望の形状に加工して形成することもできる。
【００９７】
次に、アンテナ部３９４に形成された導電層３４６上にアンテナ３４８を形成する。ここまでで形成された絶縁層３０６からアンテナ３４８までを素子層３６０とする。
【００９８】
アンテナ３４８は、スパッタリング法、又はスクリーン印刷法或いはインクジェット法などの印刷法で形成することができる。アンテナ３４８を印刷法で形成する場合、粒径が数ｎｍ〜数１０ｎｍの導電体粒子を有機樹脂に分散させた導電性ペーストを選択的に印刷した後、電気抵抗値を低減するための焼成を行って、アンテナ３４８を形成する。
【００９９】
導電体粒子としては、銀、金、銅、ニッケル、白金、パラジウム、タンタル、モリブデン、又はチタンから選ばれた少なくとも１つ以上の金属粒子やハロゲン化銀の微粒子、又は分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、バインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、アンテナ３４８を形成する場合、導電性ペーストを押し出した後に焼成することが好ましい。例えば、導電性ペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０℃〜３００℃の温度範囲で焼成することで硬化させてアンテナ３４８として機能する導電層を得ることができる。また、導電体粒子として、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【０１００】
なお、アンテナ３４８の形状は、特に限定されない。アンテナ３４８に適用する信号の伝送方式は、電磁結合方式、電磁誘導方式又はマイクロ波方式等を用いることができる。伝送方式は、実施者が適宜使用用途を考慮して選択すればよく、伝送方式に伴って最適な長さや形状のアンテナを設ければよい。
【０１０１】
例えば、伝送方式として、電磁結合方式又は電磁誘導方式（例えば、１３．５６ＭＨｚ帯）を適用する場合には、電界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電層を輪状（例えば、ループアンテナ）又はらせん状（例えば、スパイラルアンテナ）に形成する。
【０１０２】
また、伝送方式としてマイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電波の波長を考慮してアンテナとして機能する導電層の長さや形状を適宜設定すればよい。例えば、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等に形成することができる。また、アンテナとして機能する導電層の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【０１０３】
アンテナの形状の一例を図５（Ａ）、図５（Ｂ）、図５（Ｃ）、図５（Ｄ）、および図５（Ｅ）に示す。例えば、図５（Ａ）に示すように駆動回路及びメモリ部３９１ａの周りに一面のアンテナ３４８ａを配した構造を取っても良い。また、図５（Ｂ）に示すように、線幅が細いアンテナ３４８ｂが駆動回路及びメモリ部３９１ｂの周囲を囲うように配した構造をとってもよい。また、図５（Ｃ）に示すように駆動回路及びメモリ部３９１ｃに対して、高周波数の電磁波を受信するためのアンテナ３４８ｃのような形状をとってもよい。また、図５（Ｄ）に示すよう駆動回路及びメモリ部３９１ｄに対して１８０度無指向性（どの方向からでも同じく受信可能）なアンテナ３４８ｄのような形状をとってもよい。また、図５（Ｅ）に示すように、駆動回路及びメモリ部３９１ｅに対して、棒状に長く伸ばしたアンテナ３４８ｅのような形状をとってもよい。図４に示すアンテナ３４８は図５（Ａ）〜図５（Ｅ）に示す形状のアンテナを組み合わせて用いることができる。
【０１０４】
また、アンテナに必要な長さは受信に用いる周波数によって適正な長さが異なる。例えば周波数が２．４５ＧＨｚの場合、半波長ダイポールアンテナを設けるなら約６０ｍｍ（１／２波長）、モノポールアンテナを設けるなら約３０ｍｍ（１／４波長）とすれば良い。
【０１０５】
なお、駆動回路及びメモリ部３９１ａ〜３９１ｅは、図４に示す駆動回路部３９０及びメモリ部３９２の両領域を含む領域に相当する。
【０１０６】
次に、図４（Ａ）に示す剥離層３０４の界面又は剥離層３０４の層内で剥離を行い、素子層３６０を基板３０２から剥離する。
【０１０７】
ここで、素子層３６０の剥離方法について、以下に列挙する。（１）基板３０２と素子層３６０との間に剥離層３０４として金属層と金属酸化物（或いは金属窒化物）を含む層の積層構造を設け、当該金属酸化物を含む層を結晶化させることで脆弱化して、素子層３６０を基板３０２から物理的に剥離する方法、（２）基板３０２と素子層３６０との間に剥離層３０４として金属層と金属酸化物（或いは金属窒化物）を含む層の積層構造を設け、当該金属酸化物を含む層を結晶化させることで脆弱化し、剥離層３０４の一部を溶液やＮＦ３、ＢｒＦ３、ＣｌＦ３等のフッ化ハロゲンガスによりエッチング除去した後、素子層３６０を基板３０２から物理的に剥離する方法、（３）基板３０２と素子層３６０との間に、水素を含むアモルファスシリコンにより剥離層３０４を形成し、当該剥離層３０４にレーザビームを照射して水素ガスを放出させることで、素子層３６０から基板３０２を剥離する方法、（４）基板３０２と素子層３６０との間にアモルファスシリコンを用いて剥離層３０４を形成し、当該剥離層３０４を溶液やフッ化ハロゲンガスによりエッチング除去して剥離する方法、（５）素子層３６０が形成された基板３０２を機械的に削る、又は基板３０２を溶液やフッ化ハロゲンガスによりエッチング除去して剥離する方法、（６）素子層３６０において薄膜トランジスタ、アンチフューズ、アンテナなどが形成されていない場所に、レーザビームを照射して剥離層３０４に達する開口を形成した後、該開口をきっかけとして素子層３６０を基板３０２から物理的に剥離する方法などが挙げられる。上述の剥離方法（１）、（２）について、金属酸化物層又は金属窒化物層としては、剥離層として形成した金属層上に絶縁層を形成する際に形成された金属酸化物層又は金属窒化物層を適用することができる。また、剥離方法（６）について、剥離層３０４に達する開口を形成した後、該開口を通して剥離層３０４の一部を溶液やフッ化ハロゲンガスによりエッチング除去してから物理的に剥離してもよい。
【０１０８】
図４（Ｂ）に示すように、第１のシート３５０及び第２のシート３７０により素子層３６０を封止する。第１のシート３５０及び第２のシート３７０としては、プラスチックフィルム、紙、薄いセラミック、又は炭素繊維やガラス繊維の織物に樹脂を染みこませたシート（プリプレグともいわれる）などを用いることができる。第１のシート３５０及び第２のシート３７０は、エポキシ樹脂などの接着層を用いて接着することができる。素子層３６０を封止する第１のシート３５０及び第２のシート３７０として可撓性を有する材料を用いることで、得られる半導体装置を無線チップとして、物品の曲面などに貼り付けることも可能となる。
【０１０９】
また、素子層３６０を剥離、封止する順序は、（１）基板３０２から素子層３６０を剥離した後、素子層３６０のアンテナ側に第１のシート３５０、素子層３６０の基板３０２を剥離した側に第２のシート３７０を接着する、（２）素子層３６０のアンテナ側に第１のシート３５０を接着した後、基板３０２から素子層３６０を剥離し、素子層３６０の基板３０２を剥離した側に第２のシート３７０を接着する、（３）アンテナ３４８を形成する前に、絶縁層３０６から導電層３４４及び導電層３４６までの層を基板３０２から剥離した後、アンテナ３４８を形成し、第１のシート３５０、第２のシート３７０を接着する、などが挙げられ、実施者が適宜変更することが可能である。
【０１１０】
以上により、同一基板上にアンチフューズ型のメモリと薄膜トランジスタで構成される駆動回路とアンテナとが形成された無線チップである半導体装置を製造することができる。
【０１１１】
本形態で示す無線チップにおいて、メモリ部３９２に形成されるアンチフューズ３３９は、本発明に係るアンチフューズである。本アンチフューズ３３９は、初期状態である「第１の状態」と、書き込みが行われた状態である「第２の状態」と「第３の状態」と、の３状態から選ばれた１つの状態を取る。「第１の状態」、「第２の状態」、「第３の状態」はそれぞれ電気抵抗値が異なる。また、「第２の状態」と「第３の状態」は、「第１の状態」のアンチフューズに書き込みを行うことにより得られる。なお、上述したようにメモリ部３９２は複数のアンチフューズにより構成されており、メモリ部３９２のアンチフューズにはブロック単位でデータの書き込みが行われる。また、メモリ部３９２のアンチフューズは、ブロック単位で書き込み済みか未書き込みかが区別される。未書き込みのブロックには「第１の状態」であるアンチフューズが存在し、書き込み済みのブロックには「第２の状態」又は「第３の状態」であるアンチフューズのみ配置されている。「第１の状態」であるアンチフューズは、書き込みを行うことにより「第２の状態」又は「第３の状態」へと変化するが、書き込みにより「第２の状態」と変化したアンチフューズは、さらに書き込みを行っても「第３の状態」、「第１の状態」に変化することはない。また、「第３の状態」と変化したアンチフューズは、さらに書き込みを行っても「第２の状態」、「第１の状態」に変化することはない。無線チップを構成するメモリの書き込み済みのブロックは、「第２の状態」であるアンチフューズと、「第３の状態」であるアンチフューズと、が配置されている。そして、「第２の状態」および「第３の状態」に２値データを対応させることで、データが書き込まれている。上述のように「第２の状態」又は「第３の状態」であるアンチフューズは、さらに書き込みを行ったとしても異なる書き込み状態や初期状態などその他の状態へと変化しない。そのため、本半導体装置の一例である無線チップは、書き込んだデータが改ざんされる恐れがない。なお、アンチフューズを「第２の状態」又は「第３の状態」に変化させる書き込みは、適宜書き込み方法を選択すればよい。また、データの書き込みや、書き込み済みと未書き込みとの区別は、アンチフューズ単位で行ってもよい。
【０１１２】
なお、本形態に示す半導体装置は、全てのアンチフューズに書き込みを行うことにより「第２の状態」又は「第３の状態」に変化させ、”０”及び”１”を固定した書き込み済みのブロックのみでなるＲＯＭの状態で、無線チップとして提供してもよい。或いは、「第１の状態」のアンチフューズを備えた未書き込みブロックでなるライトワンスメモリの状態で無線チップとして提供し、「第１の状態」のアンチフューズに随時書き込みを行うことにより「第２の状態」又は「第３の状態」に変化させてデータを書き込み、未書き込みブロックを書き込み済みとしていく構成としてもよい。さらには、「第２の状態」又は「第３の状態」に変化させた書き込み済みのブロックと、初期状態である「第１の状態」のアンチフューズを備えた未書き込みブロックとを有した追記を行うことができるメモリの状態で、無線チップとして提供してもよい。
【０１１３】
つまり、本形態に係る無線チップは、提供する段階でデータが書き込まれており新たなデータを書き込むことができないチップとしてもよいし、提供する段階では全くデータが書き込まれておらず随時新たなデータを書き込むチップとしてもよいし、一部データが書き込まれており随時新たなデータを書き込むチップとしてもよい。
【０１１４】
いずれにしても、本形態に係る無線チップは、一度書き込んだデータの書き換えは不可能であり、データの改ざんを防止できる。
【０１１５】
なお、本実施の形態は、他の実施の形態及び実施例と自由に組み合わせることができる。
【実施例１】
【０１１６】
本実施例では、アンチフューズ型のメモリを具備するアクティブマトリクス型の半導体装置の製造方法について、図８（Ａ）〜図８（Ｄ）及び図９（Ａ）〜図９（Ｃ）を用いて以下に説明する。ここでは、同一基板上にロジック回路部５５０と、メモリ部５５２と、アンテナ部及び電源部５５４と、を設けた無線チップを製造する一例を示す。ロジック回路部５５０は薄膜トランジスタを用いた回路が集積されている。メモリ部５５２は複数のアンチフューズによりメモリが構成されている。なお、便宜上、ロジック回路部５５０を構成する２つの薄膜トランジスタ、メモリ部５５２を構成する１つのアンチフューズ及び１つの薄膜トランジスタ、並びにアンテナ部及び電源部５５４を構成する１つの容量及び１つの薄膜トランジスタの断面図を示している。
【０１１７】
まず、基板５０１上に剥離層となる金属層５０２を形成する。基板５０１としてはガラス基板を用いる。また、金属層５０２としては、スパッタリング法により得られる３０ｎｍ〜２００ｎｍのタングステン層、窒化タングステン層、またはモリブデン層を用いる。
【０１１８】
次に、金属層５０２の表面を酸化させて金属酸化物層を形成する。金属酸化物層の形成方法は、純水やオゾン水を用いて金属層５０２表面を酸化して形成してもよいし、酸素プラズマで金属層５０２表面を酸化して形成してもよい。また、酸素を含む雰囲気で加熱を行うことで金属酸化物層を形成してもよい。また、金属酸化物層は、後の剥離層となる金属層５０２上に形成する絶縁層の形成工程で形成してもよい。例えば、絶縁層として酸化シリコン層や酸化窒化シリコン層をプラズマＣＶＤ法で形成する際に、金属層５０２表面が酸化されて金属酸化物層が形成される。なお、ここでは金属酸化物層は図示しない。
【０１１９】
次に、金属層５０２上に第１絶縁層５０３を形成する。第１絶縁層５０３としては、酸化シリコン層、窒化シリコン層または酸化窒化シリコン層等の絶縁層を形成する。第１絶縁層５０３の一例としては、プラズマＣＶＤ法によりＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして成膜される膜厚５０ｎｍ〜１００ｎｍの窒化酸化シリコン層と、ＳｉＨ４、及びＮ２Ｏを反応ガスとして成膜される膜厚１００ｎｍ〜１５０ｎｍの酸化窒化シリコン層と、の２層の積層構造が挙げられる。また、第１絶縁層５０３を積層構造とする場合、少なくとも１層は膜厚１０ｎｍ以下の窒化シリコン層、或いは酸化窒化シリコン層を形成することが好ましい。また、窒化酸化シリコン層と、酸化窒化シリコン層と、窒化シリコン層とを順次積層した３層構造を形成してもよい。第１絶縁層５０３は下地絶縁層として機能するが、特に必要なければ設けなくともよい。また、剥離層（ここでは金属層５０２）と基板との間に、酸化シリコン層や窒化シリコン層などの下地絶縁層を設けてもよい。
【０１２０】
次に、第１絶縁層５０３上に半導体層を形成する。半導体層は、アモルファス構造を有する半導体層をＬＰＣＶＤ法或いはプラズマＣＶＤ法などのＣＶＤ法、又はスパッタリング法により成膜した後、結晶化を行って得られた結晶質半導体層を選択的にエッチングして所望の形状に加工する。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いた熱結晶化法、ニッケルなどの結晶化を助長する金属元素を用いる結晶化法などを用いればよい。なお、半導体層をプラズマＣＶＤ法により成膜すれば、第１絶縁層５０３及びアモルファス構造を有する半導体層を大気に触れることなく連続成膜することができる。半導体層は、膜厚２５ｎｍ〜８０ｎｍ（好ましくは３０ｎｍ〜７０ｎｍ）で形成する。半導体層の材料は特に限定されないが、好ましくはシリコン又はシリコンゲルマニウムなどで形成する。
【０１２１】
また、アモルファス構造を有する半導体層の結晶化には連続発振のレーザを利用することもできる。アモルファス構造を有する半導体層の結晶化に際し、大粒径の結晶を得るためには、連続発振が可能な固体レーザを用い、該固体レーザの第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザを用いる場合には、発振器の出力が１０Ｗである連続発振のＹＶＯ４レーザから射出されたレーザビームを非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ４結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザビームに成形して、被処理体に照射する。このときのエネルギー密度は０．０１ＭＷ／ｃｍ２〜１００ＭＷ／ｃｍ２程度（好ましくは０．１ＭＷ／ｃｍ２〜１０ＭＷ／ｃｍ２）が必要である。そして、１０ｃｍ／ｓｅｃ〜２０００ｃｍ／ｓｅｃ程度の速度で、レーザビームに対して相対的に半導体層を移動させて照射すればよい。
【０１２２】
なお、必要があれば、後に完成する薄膜トランジスタのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）を半導体層に対して添加する。ここでは、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いてボロンを添加する。
【０１２３】
次に、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。そして、半導体層を覆う第２絶縁層を形成する。第２絶縁層はＣＶＤ法またはスパッタリング法を用い、膜厚を１ｎｍ〜２００ｎｍとする。好ましくは膜厚を１０ｎｍ〜５０ｎｍと薄くしたシリコンを含む絶縁層の単層または積層構造を形成した後に、マイクロ波により励起されたプラズマを用いて表面窒化処理を行う。第２絶縁層は、後に形成される薄膜トランジスタのゲート絶縁層として機能する。
【０１２４】
なお、後に容量とする領域の半導体層を導電体として機能させるため、高濃度の不純物元素（ボロンまたはリン）を半導体層に対して添加する。このとき、容量とする領域以外はレジストマスクで覆っておけばよい。
【０１２５】
次に、第２絶縁層上にゲート電極５０４、ゲート電極５０５、ゲート電極５０６、ゲート電極５０７、ゲート電極５０８、及びアンチフューズの下部電極となる第１の電極５０９を形成する。スパッタリング法により得られた膜厚１００ｎｍ〜５００ｎｍの導電層を選択的にエッチングして、所望の形状に加工してゲート電極５０４〜ゲート電極５０８、及び第１の電極５０９を得る。
【０１２６】
ゲート電極５０４〜ゲート電極５０８、及び第１の電極５０９の材料としては、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物から選ばれる材料の単層、又は積層構造で形成する。好ましくはシリコンと反応してシリサイド形成する材料を用いる。ただし、薄膜トランジスタのゲート電極としては高融点金属が好ましく、具体的にはタングステンまたはモリブデンが挙げられる。ゲート電極５０４〜５０８、及び第１の電極５０９を積層構造とする場合には、上層となる材料層が上述した材料であればよく、ゲート絶縁層側である下層となる材料層は、リン等の不純物元素を添加したポリシリコン層としてもよい。
【０１２７】
次に、ｐチャネルトランジスタとする領域の半導体層を覆うようにレジストマスクを形成し、ｎチャネルトランジスタとする領域の半導体層にゲート電極５０５、ゲート電極５０６、ゲート電極５０７をマスクとして不純物元素を導入することにより低濃度不純物領域を形成する。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ここでは、ｎチャネルトランジスタとする領域の半導体層にリンを１×１０１５／ｃｍ３〜１×１０１９／ｃｍ３の濃度で含まれるように導入することによりｎ型を示す不純物領域を形成する。
【０１２８】
次に、レジストマスクを除去して、ｎチャネルトランジスタとする半導体層を覆うようにレジストマスクを形成し、ｐチャネルトランジスタとする領域の半導体層にゲート電極５０４、ゲート電極５０８をマスクとして不純物元素を導入することによりｐ型を示す不純物領域を形成する。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｐチャネルトランジスタとする領域の半導体層にボロン（Ｂ）を１×１０１９／ｃｍ３〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｐ型を示す不純物領域を形成することができる。その結果、ｐチャネルトランジスタとする領域の半導体層に、自己整合的にチャネル形成領域５１６ａ及び一対のｐ型不純物領域５１４ａと、チャネル形成領域５１６ｂ及び一対のｐ型不純物領域５１４ｂが形成される。ｐ型不純物領域５１４ａ、５１４ｂは、ソース領域又はドレイン領域として機能する。
【０１２９】
次に、ゲート電極５０４〜ゲート電極５０８、及び第１の電極５０９の側面にサイドウォール絶縁層５１０、サイドウォール絶縁層５１１を形成する。サイドウォール絶縁層５１０、サイドウォール絶縁層５１１の作製方法としては、まず、第２絶縁層、ゲート電極５０４〜ゲート電極５０８、及び第１の電極５０９を覆うように、プラズマＣＶＤ法やスパッタリング法等により、シリコン、シリコンの酸化物、又はシリコンの窒化物を含む層や、有機樹脂等の有機材料を含む層を単層又は積層して第３絶縁層を形成する。次に、第３絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングすることによって、ゲート電極５０４〜ゲート電極５０８、及び第１の電極５０９の側面に接する絶縁層（サイドウォール絶縁層５１０、サイドウォール絶縁層５１１）を形成する。なお、サイドウォール絶縁層５１０の形成と同時に、第２絶縁層の一部をエッチングして除去する。第２絶縁層の一部が除去されることによって、ゲート電極５０４〜５０８及びサイドウォール絶縁層５１０の下方にゲート絶縁層５１２が形成される。また、第２絶縁層の一部が除去されることによって、第１の電極５０９の下方及びサイドウォール絶縁層５１１の下方に絶縁層５１３が残存する。
【０１３０】
次に、ｐチャネルトランジスタとする半導体層を覆うようにレジストマスクを形成し、ｎチャネルトランジスタとする領域の半導体層にゲート電極５０５、ゲート電極５０６、ゲート電極５０７及びサイドウォール絶縁層５１０をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する。不純物元素の導入後、レジストマスクは除去する。ここでは、ｎチャネルトランジスタとする領域の半導体層にリン（Ｐ）を１×１０１９／ｃｍ３〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｎ型を示す高濃度不純物領域を形成することができる。その結果、ｎチャネルトランジスタとする領域の半導体層に、自己整合的に、チャネル形成領域５２１ａ、ＬＤＤ領域として機能する一対の低濃度不純物領域５１９ａ及びソース領域又はドレイン領域として機能する一対の高濃度不純物領域５１７ａと、チャネル形成領域５２１ｃ、ＬＤＤ領域として機能する一対の低濃度不純物領域５１９ｃ及びソース領域又はドレイン領域として機能する一対の高濃度不純物領域５１７ｃと、が形成される。同時に、容量とする領域の半導体層に、自己整合的に第１不純物領域５２１ｂと、第２不純物領域５１９ｂと、第３不純物領域５１７ｂと、が形成される。第１不純物領域５２１ｂは、ゲート絶縁層を介してゲート電極５０６と重なる領域に形成される。なお、第１不純物領域５２１ｂには、ゲート電極５０６を形成する前までに、選択的に高濃度の不純物元素が添加されている。したがって、第１不純物領域５２１ｂは、チャネル形成領域５２１ａ及びチャネル形成領域５２１ｃよりも不純物濃度が大きくなっている。なお、ＬＤＤ領域として機能する低濃度不純物領域５１９ａ及び低濃度不純物領域５１９ｃ、並びに第２不純物領域５１９ｂは、サイドウォール絶縁層５１０の下方に形成される。
【０１３１】
なお、ここでは、ｎチャネルトランジスタに含まれる半導体層にＬＤＤ領域を形成し、ｐチャネルトランジスタに含まれる半導体層にＬＤＤ領域を設けない構造を示したが、もちろんこれに限られず、ｎチャネルトランジスタ及びｐチャネルトランジスタの両方の半導体層にＬＤＤ領域を形成してもよい。
【０１３２】
次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、水素を含む第４絶縁層５２２を成膜した後、半導体層に添加された不純物元素の活性化処理および水素化処理を行う。不純物元素の活性化処理および水素化処理は、炉での熱処理（３００℃〜５５０℃で１時間〜１２時間の熱処理）または、ランプ光源を用いたＲＴＡ法を用いる。水素を含む第４絶縁層５２２は、例えばプラズマＣＶＤ法により得られる窒化酸化シリコン層を用いる。ここでは、水素を含む第４絶縁層５２２の膜厚は、５０ｎｍ〜２００ｎｍとする。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体層を結晶化させている場合、活性化と同時にチャネル形成領域におけるニッケルの低減を行うゲッタリングをも行うことができる。なお、水素を含む第４絶縁層５２２は、層間絶縁層の１層目である。
【０１３３】
次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて層間絶縁層の２層目となる第５絶縁層５２３を形成する。第５絶縁層５２３としては、酸化シリコン層、窒化シリコン層または酸化窒化シリコン層などの絶縁層の単層または積層を用いる。ここでは第５絶縁層５２３の膜厚は３００ｎｍ〜８００ｎｍとする。
【０１３４】
次に、第５絶縁層５２３上にレジストマスクを形成し、選択的に第４絶縁層５２２及び第５絶縁層５２３をエッチングして第１の電極５０９に達する第１の開口５２０を形成する。そして、エッチング後にレジストマスクを除去する。第１の開口５２０の直径は、約１μｍ〜約６μｍとすればよく、本実施例では、第１の開口５２０の直径を２μｍとする。
【０１３５】
ここまでの工程を経た半導体装置の断面図が図８（Ａ）に相当する。
【０１３６】
次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、酸化窒化シリコン層とアモルファスシリコン層を積層形成する。本実施例では、プラズマＣＶＤ法を用いて、膜厚３ｎｍ〜５ｎｍの酸化窒化シリコン層と、膜厚３０ｎｍのアモルファスシリコン層と、を順に積層形成する。次に、レジストマスクを形成し、選択的にアモルファスシリコン層と酸化窒化シリコン層をエッチングして、第１の開口５２０と重なる酸化窒化シリコン層５２４ａ、及びアモルファスシリコン層５２４ｂを形成する。酸化窒化シリコン層５２４ａ、アモルファスシリコン層５２４ｂは、アンチフューズの抵抗材料層となる。そして、エッチング後にレジストマスクを除去する。
【０１３７】
ここまでの工程を経た半導体装置の断面図が図８（Ｂ）に相当する。
【０１３８】
次に、レジストマスクを形成し、選択的に第４絶縁層５２２及び第５絶縁層５２３をエッチングして、半導体層に達するコンタクトホール、ゲート電極に達するコンタクトホール、第１の電極５０９に達する第２の開口をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する。
【０１３９】
ここまでの工程を経た半導体装置の断面図が図８（Ｃ）に相当する。
【０１４０】
次に、フッ酸を含むエッチャントで露呈している半導体層表面及び露呈している第１の電極５０９表面の酸化膜を除去すると同時に露呈している半導体層の表面及び露呈している第１の電極５０９表面を洗浄する。
【０１４１】
次に、アンチフューズの上部電極や薄膜トランジスタのソース電極及びドレイン電極などを形成するため、スパッタリング法を用いて導電層を形成する。この導電層は、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物の単層、またはこれらの積層で形成する。ただし、導電層を積層する場合は、アンチフューズの上部電極に用いるため、アモルファスシリコン層５２４ｂと接する一層は、シリコンと反応する材料を用いることが好ましい。また、この導電層は、薄膜トランジスタのソース電極及びドレイン電極にも用いるため、薄膜トランジスタを構成する半導体層との接触抵抗値が比較的低い材料を用いることが好ましい。例えば、チタン層と、微量なシリコンを含むアルミニウム層と、チタン層との３層構造、或いはチタン層と、ニッケルと炭素を含むアルミニウム合金層と、チタン層との３層構造を用いる。本実施例では、膜厚１００ｎｍのチタン層と、膜厚３５０ｎｍの純アルミニウム層と、膜厚１００ｎｍのチタン層との３層積層とする。また、本実施例では、アンチフューズの下部電極の材料としてタングステン層を用い、上部電極としてチタン層を用いた例を示したが、抵抗材料層を高抵抗から低抵抗へと変化させることが可能であれば材料は特に限定されず、アンチフューズの下部電極及び上部電極に同じ材料を用いてもよい。アンチフューズの下部電極及び上部電極に同じ材料を用いる場合、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物から選ばれる材料の単層、又は積層構造で形成する。
【０１４２】
次に、レジストマスクを形成し、選択的に導電層をエッチングして、ソース電極またはドレイン電極として機能する導電層５２５、導電層５２６、導電層５２７、導電層５２８、導電層５２９、導電層５３０、導電層５３１、導電層５３２、導電層５３３、導電層５３４、ゲート引出配線となる配線５３５、配線５３６、配線５３７、配線５３８、配線５３９、メモリ部の第２の電極５４０及び第３の電極５４１、アンテナ部の第４の電極５４２を形成する。第２の電極５４０は第１の開口５２０と重なりアンチフューズの上部電極となる。また、第３の電極５４１は、第２の開口と重なり、第１の電極５０９と電気的に接続する。なお、ここでは図示しないが、第４の電極５４２は、アンテナ部及び電源部の薄膜トランジスタと電気的に接続している。そして、エッチング後にレジストマスクを除去する。
【０１４３】
ここまでの工程を経た半導体装置の断面図が図８（Ｄ）に相当する。本実施例では、同一基板上にロジック回路部５５０の薄膜トランジスタと、メモリ部５５２の薄膜トランジスタ及びアンチフューズ５６０と、アンテナ部及び電源部５５４の薄膜トランジスタとを形成することができる。ここでは、ロジック回路部５５０に設けられたｐチャネルトランジスタとｎチャネルトランジスタ、メモリ部５５２に設けられたｐチャネルトランジスタとアンチフューズ５６０、アンテナ部及び電源部５５４に設けられた容量とｎチャネルトランジスタの断面図を示している。なお、本発明は特に限定されず、メモリ部５５２に設ける薄膜トランジスタはｎチャネルトランジスタとしてもよい。また、アンテナ部及び電源部５５４にはｐチャネルトランジスタが設けられていてもよく、ここでは便宜的に１つのｎチャネルトランジスタを示しているものとする。
【０１４４】
次に、ロジック回路部５５０の薄膜トランジスタと、メモリ部５５２の薄膜トランジスタ及びアンチフューズと、アンテナ部及び電源部５５４の薄膜トランジスタを覆う第６絶縁層５４３を形成する。第６絶縁層５４３は、酸化シリコンを含む絶縁層または有機樹脂でなる絶縁層を用いることができるが、無線チップの信頼性を向上させる上では酸化シリコンを含む絶縁層を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いる有機樹脂でなる絶縁層を用いることが好ましい。第６絶縁層５４３を形成する材料は、実施者が適宜選択すればよい。また、後に形成するアンテナはロジック回路部５５０及びメモリ部５５２と重なる領域まで形成されてもよい。この場合、第６絶縁層５４３は、アンテナと、ロジック回路部５５０の素子及びメモリ部５５２の素子との絶縁を図る層間絶縁層としても機能する。輪状（例えば、ループアンテナ）又はらせん状のアンテナとする場合には、アンテナの両端のうち一方を下層に形成する配線で引き回すため、第６絶縁層５４３を設けることが好ましい。ただし、マイクロ波方式を適用し、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等のアンテナとする場合には、後に形成するアンテナがロジック回路部及びメモリ部と重ならないように配置できるため、第６絶縁層５４３は特に設けなくともよい。
【０１４５】
次に、レジストマスクを形成し、選択的に第６絶縁層５４３をエッチングして、第３の電極５４１に達する第３の開口と、第４の電極５４２に達する第４の開口を形成する。そして、エッチング後にレジストマスクを除去する。
【０１４６】
ここまでの工程を経た半導体装置の断面図が図９（Ａ）に相当する。
【０１４７】
次に、第６絶縁層５４３上に金属層を形成する。金属層としては、Ｔｉ、Ｎｉ、Ａｕから選ばれる単層またはそれらの積層を用いる。次に、レジストマスクを形成し、選択的に金属層をエッチングして、第１の電極５０９の引出配線部５６２に引出配線５４４と、アンテナの下地層５４５を形成する。なお、ここでの引出配線５４４及び下地層５４５は、レジストマスクを用いることなく、メタルマスクを用いたスパッタリング法で選択的に形成することもできる。アンテナの下地層５４５を設けることで、アンテナとの接触面積を広く確保することができる。また、回路設計のレイアウトによっては、特に引出配線５４４を形成しなくともよい。
【０１４８】
ここまでの工程を経た半導体装置の断面図が図９（Ｂ）に相当する。
【０１４９】
次に、アンテナ下地層５４５上にアンテナ５４６を形成する。アンテナ５４６はスパッタリング法を用いてＡｌまたはＡｇなど金属層を形成した後、選択的にエッチングして所望の形状に加工する方法、或いはスクリーン印刷法を用いることができる。スクリーン印刷法とは、金属あるいは高分子化合物繊維のメッシュによりなるベースに所定のパターンが感光性樹脂にて形成されたスクリーン版と、スキージと呼ばれるゴム、プラスチック、或いは金属のブレードを用いて、スクリーン版上に載せたインキもしくはペーストを、スクリーン版の反対側に置かれたワークに転写する方法である。スクリーン印刷法は、比較的大面積でのパターン形成が低コストで実現することができるメリットを有している。
【０１５０】
ここまでの工程を経た半導体装置の断面図が図９（Ｃ）に相当する。本実施例では、同一基板上にロジック回路部５５０の薄膜トランジスタと、メモリ部５５２の薄膜トランジスタ及びアンチフューズと、アンテナ部及び電源部５５４の薄膜トランジスタ及びアンテナとを形成することができる。
【０１５１】
次に、剥離を行って金属層５０２及び基板５０１を除去する。剥離は、金属酸化物層内、第１絶縁層５０３と金属酸化物層の界面、又は金属酸化物層と金属層５０２との界面で生じさせることができ、比較的小さな力で無線チップとなる第１の絶縁層５０３より上層側を基板５０１から引き剥がすことができる。また、金属層５０２及び基板５０１を除去する際にアンテナを設ける側に固定基板を接着してもよい。
【０１５２】
次に、複数の無線チップが形成された１枚のシートをカッター、ダイシング等により分割して個々の無線チップに切り分ける。また、剥離の際に、無線チップを一つ一つピックアップして剥離する方法を用いれば、この分断の工程は特に不要である。
【０１５３】
次に、無線チップをシート状の基体に固定する。シート状の基体としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。２枚のシート状の基体に無線チップを挟むように固定してもよいし、１枚のシート状の基体に接着層で固定してもよい。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。また、紙の形成途中に無線チップを配置して、１枚の紙の内部に無線チップを設けることもできる。
【０１５４】
以上の工程を経た無線チップのメモリは、本発明に係るアンチフューズで構成されている。本アンチフューズは、初期状態である「第１の状態」と、書き込みが行われた状態である「第２の状態」と「第３の状態」と、の３状態から選ばれた１つの状態を取る。「第１の状態」、「第２の状態」、又は「第３の状態」は、電気抵抗値が異なる。また、「第２の状態」と「第３の状態」は、「第１の状態」のアンチフューズに書き込みを行うことにより得られる。なお、上述したようにメモリは複数のアンチフューズにより構成されており、ブロック単位で書き込みが行われる。また、ブロック単位で書き込み済みか未書き込みかが区別される。未書き込みのブロックには「第１の状態」であるアンチフューズが存在し、書き込み済みのブロックには「第２の状態」又は「第３の状態」であるアンチフューズのみ配置されている。「第１の状態」であるアンチフューズは、書き込みを行うことにより「第２の状態」又は「第３の状態」へと変化する。また、書き込みを行うことにより、一旦「第２の状態」へと変化したアンチフューズは、さらに書き込みを行ったとしても「第３の状態」、「第１の状態」に変化しない。同様に、「第３の状態」へと変化したアンチフューズは、さらに書き込みを行っても「第２の状態」、「第１の状態」に変化することはない。無線チップを構成するメモリの書き込み済みのブロックは、「第２の状態」であるアンチフューズと、「第３の状態」であるアンチフューズと、が配置されている。そして、「第２の状態」および「第３の状態」に２値データを対応させることで、データが書き込まれている。上述のように、「第２の状態」又は「第３の状態」であるアンチフューズは、さらに書き込みを行ったとしても異なる書き込み状態や初期状態などその他の状態へと変化しないため、無線チップに一度書き込まれたデータは改ざんされる恐れがない。また、無線チップに「第１の状態」であるアンチフューズが存在する未書き込みブロックを残しておけば、新しいデータを書き込む（追記）ことが可能である追記型のメモリを実現できる。なお、データの書き込みや、書き込み済みと未書き込みとの区別は、アンチフューズ単位で行ってもよい。
【０１５５】
無線チップは、当該無線チップ製造時或いは製造後に、書き込みを行うことにより全てのアンチフューズを「第２の状態」又は「第３の状態」に変化させ、２値データを固定してデータを書き込んだ、書き込み済みのブロックのみでなるＲＯＭとして提供することができる。また、無線チップとして提供する段階で、「第１の状態」であるアンチフューズを備えた未書き込みブロックを存在させ、新しいデータのみ書き込み可能な追記型のメモリとすることもできる。追記型のメモリとする場合、未書き込みブロックのみで構成してもよいし、未書き込みブロックと書き込み済みブロックが混在する構成としてもよい。いずれにしても、一度書き込んだデータの改ざんは不可能であり、さらに、必要に応じていつでも追記することが可能な無線チップを提供することができる。例えば、フレキシブルなシート状の基体に固定した無線チップを、曲面を有する物品に貼り付けた後、その無線チップに含まれるアンチフューズ型のメモリに対してデータの入力を行うことができる。
【０１５６】
本実施例は、実施の形態と自由に組み合わせることができる。
【実施例２】
【０１５７】
本実施例では、無線チップとして機能する半導体装置の構成及び動作例について説明する。
【０１５８】
本実施例で示す半導体装置は、非接触でデータを交信する機能を有する無線チップである。図６（Ａ）に示す半導体装置６００のブロック図はその一例であり、高周波回路６０１、電源回路６０２、リセット回路６０３、クロック発生回路６０４、データ復調回路６０５、データ変調回路６０６、他の回路の制御を行う制御回路６０７、メモリ回路６０８、及びアンテナ６０９で構成される。
【０１５９】
メモリ回路６０８は、本発明に係るアンチフューズで構成されるメモリを有する。また、メモリ回路６０８は、上記実施の形態４、実施例１では駆動回路部の一部として説明したメモリに書き込みを行う回路又はメモリに書き込まれたデータを読み出す回路を有する場合もある。さらに、メモリ回路６０８は、本アンチフューズで構成されるメモリに加え、他の構成のメモリを有していてもよい。他の構成のメモリとしては、例えばＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリなどが挙げられる。なお、メモリ回路６０８は本アンチフューズで構成されるメモリを有しており、前記アンチフューズを備えるメモリはＲＯＭとしてもよいし、ライトワンスメモリとしてもよい。なお、書き込み済みのアンチフューズは「第２の状態」又は「第３の状態」のどちらかの状態を必ず取るものとする。また、ライトワンスメモリの場合、「第１の状態」であるアンチフューズが存在するものとする。
【０１６０】
高周波回路６０１は、アンテナ６０９により信号を受信する回路であり、また、データ変調回路６０６により受信した信号をアンテナ６０９から出力する回路である。電源回路６０２は受信信号から電源電位を生成する回路である。リセット回路６０３はリセット信号を生成する回路である。クロック発生回路６０４はアンテナ６０９から入力された受信信号を基に各種クロック信号を生成する回路である。データ復調回路６０５は受信信号を復調して制御回路６０７に出力する回路である。データ変調回路６０６は制御回路６０７から受信した信号を変調する回路である。また、制御回路６０７は、ここでは、コード抽出回路６１１、コード判定回路６１２、ＣＲＣ判定回路６１３および出力ユニット回路６１４が設けられている。なお、コード抽出回路６１１は制御回路６０７に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路６１２は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路６１３は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
【０１６１】
次に、上述した半導体装置６００の動作の一例について説明する。まず、アンテナ６０９により無線信号が受信される。無線信号は高周波回路６０１を介して電源回路６０２に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置６００を構成する各種回路に供給される。また、高周波回路６０１を介してデータ復調回路６０５に送られた信号は復調される（以下、復調信号という）。さらに、高周波回路６０１を介してリセット回路６０３及びクロック発生回路６０４を通った信号及び復調信号は、制御回路６０７に送られる。制御回路６０７に送られた信号は、コード抽出回路６１１、コード判定回路６１２及びＣＲＣ判定回路６１３などによって解析される。そして、解析された信号にしたがって、メモリ回路６０８内にはデータが書き込まれる、又はメモリ回路６０８内に書き込まれた半導体装置６００のデータが出力される。
【０１６２】
メモリ回路６０８内にデータが書き込まれる場合は、例えばメモリ回路６０８が有するアンチフューズにブロック単位で書き込みが行われることにより、データが書き込まれる。このとき、データを書き込むブロックのアンチフューズには必ず書き込みが行われ、該アンチフューズは初期状態である「第１の状態」から「第２の状態」、又は「第１の状態」から「第３の状態」に変化する。本アンチフューズへの書き込みは、無線信号により直接行ってもよいし、メモリへの書き込みを命令する回路を介して行ってもよい。なお、既に「第２の状態」であるアンチフューズに対し、前記解析された信号にしたがって書き込みが行われたとしても、アンチフューズは「第１の状態」、「第３の状態」へ変化することはない。また、「第３の状態」であるアンチフューズに対し、前記解析された信号にしたがって書き込みが行われたとしても、アンチフューズは「第２の状態」、「第１の状態」へ変化することはない。したがって、一度書き込んだデータを書き換えることはできない。また、「第１の状態」であるアンチフューズを有する未書き込みブロックを存在させることで、新たなデータを書き込むことは可能である。但し、メモリ回路６０８が本アンチフューズで構成されるメモリ以外のメモリを具備している場合は、この限りではない。
【０１６３】
メモリ回路６０８内に書き込まれたデータを出力する場合は、解析された信号にしたがって、メモリ回路６０８内に書き込まれたデータを読み出す。メモリ回路６０８は、本アンチフューズにより構成されたメモリを有しており、書き込み済みのブロックには「第２の状態」又は「第３の状態」であるアンチフューズによりデータが書き込まれている。本アンチフューズの読み出しは、無線信号により直接行ってもよいし、メモリに書き込まれたデータの読み出しを命令する回路を介して行ってもよい。
【０１６４】
出力された半導体装置６００のデータは、出力ユニット回路６１４を通って符号化される。さらに、符号化された半導体装置６００のデータは、データ変調回路６０６を通ってアンテナ６０９により無線信号に変換して送信される。なお、半導体装置６００を構成する各種回路において低電源電位（以下、ＶＳＳという）は共通であり、ＶＳＳはＶＧＮＤとすることができる。
【０１６５】
このような半導体装置６００は、無線信号の送受信、送信、または受信を行うことができる通信手段（例えばリーダ／ライタ、又はリーダ或いはライタのいずれかの機能を有する通信手段）を利用することで、無線信号によりデータを書き込むことができる。また、無線信号により、半導体装置６００に書き込まれているデータを読み取ることができる。
【０１６６】
なお、半導体装置６００は、電源（バッテリー）を搭載せず電磁波により各種回路への電源電圧の供給を行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各種回路に電源電圧を供給するタイプとしてもよい。
【０１６７】
次に、無線チップとして機能する本発明に係る半導体装置の使用形態の一例について説明する。図６（Ｂ）には、携帯データ端末３２００と商品３２２０が示されている。
【０１６８】
携帯データ端末３２００は表示部３２１０を備えており、側面には通信手段３２０２を備えている。通信手段３２０２の例としては、信号を読み取る機能及び信号を送信する機能を備えるリーダ／ライタ、信号を読み取る機能のみを備えるリーダ、又は信号を送信する機能を備えるライタが挙げられる。
【０１６９】
商品３２２０には、半導体装置６００が添付されている。半導体装置６００は上述した無線チップとして機能するものであり、例えば商品３２２０の原材料や原産地などの様々なデータを書き込んでおくことが可能である。なお、データが書き込まれたブロックは、書き込み済みとして判断されるよう、例えばフラグを立てておく。本発明に係る半導体装置６００は、一度書き込んだデータの改ざんを防止した構成であるため、原材料や原産地を偽のデータに書き換えられるおそれがない。また、半導体装置６００に未書き込みブロックを存在させ新たなデータを追記することは可能であり、例えば生産工程毎の検査結果や流通過程の履歴などを未書き込みブロックに書き込むことができる。この場合、生産工程毎に書き込みが行えるよう、複数の未書き込みブロックを設けておく。データが書き込まれた後の未書き込みブロックは、書き込み済みと判断されるようにする。
【０１７０】
商品３２２０に添付された半導体装置６００に対し、通信手段３２０２を具備する携帯データ端末３２００をかざす。通信手段３２０２は半導体装置６００に書き込まれたデータを読み取り、表示部３２１０に商品３２２０の原材料や原産地、生産工程毎の検査結果や流通過程の履歴などのデータを表示させることができる。
【０１７１】
また、図６（Ｃ）に示すように、半導体装置６００が添付された商品３２２０をベルトコンベアにより搬送する際、通信手段３２４０により半導体装置６００のデータを読み取ることで、商品３２２０の検品を行うことができる。さらに、通信手段３２４０により半導体装置６００に検品の合否をデータとして書き込むことも可能である。このように、システムに本発明に係る半導体装置を活用することで、データの取得を簡単に行うことができ、高機能化と高付加価値化を実現する。また、一度書き込んだデータの改ざんは防止されており、商品の偽装を防ぐことができる。
【０１７２】
なお、上述した以外にも本半導体装置の用途は広範囲に渡っており、対象物の生産、流通、販売や、管理などのデータの明確化を必要とする品物であれば、どのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、荷物類、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図７を用いて説明する。なお、図７では半導体装置６００として無線チップ７００を設ける例を説明する。
【０１７３】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す（図７（Ａ）参照）。証書類とは、運転免許証、住民票等を指す（図７（Ｂ）参照）。乗物類とは、自転車等の車両、船舶等を指す（図７（Ｃ）参照）。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す（図７（Ｄ）参照）。書籍類とは、書物、本等を指す（図７（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図７（Ｆ）参照）。身の回り品とは、鞄、眼鏡等を指す（図７（Ｈ））。荷物類とは、手荷物、宅配便等を指す（図７（Ｇ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話機等を指す。
【０１７４】
紙幣、硬貨、有価証券類、証書類、無記名債券類等に無線チップ７００を設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、荷物類、電子機器等に無線チップ７００を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類、荷物類等に無線チップ７００を設けることにより、偽造や盗難を防止することができる。また、薬品類ならば、薬の服用の間違いを防止することができる。無線チップ７００の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有機樹脂に埋め込めばよい。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん現在の体温等の健康状態を容易に管理することが可能となる。
【０１７５】
特に、食品類のトレーサビリティに本発明が適用された無線チップを利用することは有効である。本発明が適用された無線チップは、新しいデータを入力することは可能であるが、一度入力されたデータは書き換えることができない構成となっている。したがって、食品類の生産、流通、販売などの各段階で業者が変わる場合でも、後の業者が先の業者が書き込んだデータを改ざんすることはできない。例えば、販売業者が生産者の書き込んだ消費期限などのデータを改ざんした偽装表示などを防止することができる。
【０１７６】
ここで、食品のトレーサビリティに本発明が適用された無線チップを利用する一例を示す。例えば牛肉の流通に利用する例を説明する。
【０１７７】
まず、対象となる肉牛Ａが、例えば牧場Ｓで出生する。肉牛Ａの管理者（牛の飼養者、共同哺育・育成センター、繁殖センター、肥育センターの管理者、または牧場の管理者など。ここでは牧場Ｓの管理者）は出生等を届出し、肉牛Ａの個体識別番号を割り振られる。個体識別番号は例えば１０桁の番号であり、該番号には生産地や管理者毎の特定のシリアル値が組み込まれているものとする。個体識別番号は、例えば耳標として肉牛Ａに付される。
【０１７８】
このとき、所定のブロックに個体識別番号が予め書き込まれた無線チップを耳標に組み込んでおく。耳標に組み込む無線チップとして本発明に係る半導体装置を適用することで、個体識別番号の改ざんを防ぐことができる。もちろん、個体識別番号は肉牛Ａに耳標Ａとして付した後に書き込んでもよいが、予め個体識別番号を書き込んだ無線チップを各個体に割り当てる方が、誤った番号を書き込み重複する個体識別番号が存在するなどを防ぐことができ、管理しやすい。
【０１７９】
耳標に組み込む無線チップには、さらに牛名号、性別、種別、血統などを書き込むことが好ましい。よって、無線チップには複数の未書き込みブロックが存在し、該未書き込みブロックに随時必要なデータを書き込むことが好ましい。もちろん、未書き込みブロックに随時データを書き込んだ後は、書き込み済みブロックと判断されるようにしていく。耳標に組み込む無線チップに本発明を適用することで、一度書き込んだデータの改ざんを防止できる。なお、耳標に組み込まれた無線チップに書き込まれたデータの内容は、リーダ／ライタなど送受信器で読み取り、管理サーバに登録する。
【０１８０】
また、肉牛Ａがと蓄されるまでに他の管理者（肥育センターなど）などに移動した場合は、移動先などのデータを随時無線チップの未書き込みブロックに書き込むものとする。なお、無線チップに新たにデータが書き込まれた場合は、リーダ／ライタなど送受信器で読み取り、その内容を管理サーバに登録する。
【０１８１】
肉牛Ａを、例えばと蓄場Ｔにてと蓄し、牛肉とする。と蓄された肉牛Ａは、と蓄場Ｔからは一般に枝肉Ａ’として食肉加工業者などに流通していく。と蓄までに書き込まれた無線チップのデータを複製し、新たに無線チップとして、肉牛Ａの枝肉Ａ’に取り付ける。枝肉Ａ’が複数ある場合には、全ての枝肉Ａ’に複製した無線チップを取り付ける。もちろん複製する無線チップにも本発明を適用することで、データの改ざんを防止する。肉牛Ａのと畜者（食肉処理場や食肉センターの管理者など。ここではと蓄場Ｔの管理者）はと蓄年月日、と蓄場所などを枝肉Ａ’に取り付ける無線チップの未書き込みブロックに書き込む。もちろん、複製した無線チップにと蓄年月日などのデータを書き込んだ後に、対象となる枝肉Ａ’に無線チップを取り付けてもよい。また、枝肉Ａ’の等級や重量、出荷相手先や出荷日なども未書き込みブロックに書き込む。なお、無線チップに書き込まれたデータの内容は、リーダ／ライタなど送受信器で読み取り、管理サーバに登録する。
【０１８２】
枝肉Ａ’を、例えば食品加工業者Ｕが部分肉Ａ”へと加工する。加工された枝肉Ａ’は、食肉加工業者Ｕからは複数の部分肉Ａ”として小売業者や特定料理提供業者などに流通していく。枝肉Ａ’に取り付けられていた無線チップのデータを複製し、各部分肉Ａ”に取り付ける。もちろん、複製する無線チップにも本発明を適用することで、データの改ざんを防止する。枝肉Ａ’の加工者（ここでは食肉加工業者Ｕ）は、部分肉Ａ”の重量、仕入れの相手先、仕入れ年月日、販売相手先や販売日などを未書き込みブロックに書き込む。なお、無線チップに書き込まれたデータの内容は、リーダ／ライタなど送受信器で読み取り、管理サーバに登録する。
【０１８３】
そして、部分肉Ａ”を、例えば小売業者Ｖが精肉Ａ’’’に加工し、消費者Ｗへ販売する。小売業者Ｖは部分肉Ａ”に取り付けられていた無線チップのデータを複製し、さらに複製した無線チップの未書き込みブロックに仕入れの相手先や仕入れ年月日などを書き込んで、各精肉Ａ’’’を販売する際に取り付ける。もちろん、複製する無線チップにも本発明を適用することで、データの改ざんを防止する。無線チップに書き込まれたデータの内容は、リーダ／ライタなど送受信器で読み取り、管理サーバに登録する。このように、牧場Ｓ〜小売業者Ｖの流通過程で、未書き込みブロックに随時データを書き込んでいくことができる。また、データを書き込んだ後は書き込み済みブロックと判断されるようにするため、データが改ざんされる恐れがない。
【０１８４】
精肉Ａ’’’を購入した、或いは購入を検討している消費者Ｗは、小売店頭などに設置されている情報閲覧システムを利用して、該精肉Ａ’’’に取り付けられている無線チップの書き込み済みブロックに書き込まれているデータを閲覧することができる。情報閲覧システムとしては、例えば無線チップに書き込まれているデータをリーダ／ライタなどの送受信器で読み取り、該送受信機及び管理サーバと連動したパーソナルコンピュータに書き込み済みブロックに書き込まれたデータを表示させるようにすることができる。
【０１８５】
ここで説明する肉牛および牛肉のトレーサビリティには、本発明を適用した無線チップが利用されている。本発明は、一度書き込んだデータの改ざんを防止できる。よって、肉牛および牛肉のトレーサビリティのように各段階で管理者などが異なる生産・流通過程に適用した場合、管理者が変わった場合に前段階のデータを書き換えるなどを防止することができる。上述の例であれば、小売業者Ｖが出生地などの原産地や牛肉の等級などを書き換えて虚偽表示して、高価格で牛肉を販売するなどの不正を防止できる。よって、消費者Ｗは正確なデータを閲覧することができ、虚偽表示により不利益を被ることを防止できる。なお、ここでは、肉牛および牛肉のトレーサビリティに適用する例を示したが、その他の食品や、物産品、工芸品などに幅広く適用できることはいうまでもない。
【０１８６】
また、空港における荷物類の検査、管理などに、本発明を適用した無線チップを利用することも有効である。上述したように、本発明が適用された無線チップは、未書き込みブロックに新しいデータを書き込むことは可能であるが、一度書き込んだデータ（書き込み済みブロックのデータ）は書き換えることができない構成である。したがって、無線チップに手荷物の持ち主データを書き込んでおけば、他の人が持ち主データを書き換えることはできないため、盗難などを防止することができる。また、手荷物検査システムの合否判定を書き込む場合、危険物を持ち込もうとしても、一旦航空機持ち込み不可と書き込んだデータは書き換えることができないため、安全性の確保にもつながる。
【０１８７】
以上のように、本発明が適用された無線チップは、改ざんされると困るデータは全て、「第２の状態」又は「第３の状態」といった書き込み済みの状態を２値データに対応させて書き込んでいる。未書き込み状態のメモリ素子を無くすことで、データの改ざんを防止することができる。もちろん、未書き込み状態のメモリ素子を残すことも可能であり、未書き込み状態の素子を用いて追記を行うこともできる。
【０１８８】
なお、本実施例は、他の実施の形態及び実施例と自由に組み合わせて行うことができる。
【図面の簡単な説明】
【０１８９】
【図１】本発明に係るアンチフューズの電気的特性の例を示す図。
【図２】本発明に係るアンチフューズの素子構成の例を示す断面図。
【図３】本発明に係るアンチフューズの素子構成の例を示す断面図。
【図４】本発明に係る半導体装置の作製方法の一例を示す断面図。
【図５】本発明に係る半導体装置に適用できるアンテナを説明する図。
【図６】本発明に係る半導体装置の例を示すブロック図及び使用形態の例を示す図。
【図７】本発明に係る半導体装置の適用例を示す図。
【図８】本発明に係る半導体装置の作製工程を示す断面図。
【図９】本発明に係る半導体装置の作製工程を示す断面図。
【符号の説明】
【０１９０】
１００    アンチフューズ
１０２    第１の電極
１０４    抵抗材料層
１０６    絶縁層
１０８    シリコン層
１１０    第２の電極
【図１】
0005371400.tif 000002
【図２】
0005371400.tif 000003
【図３】
0005371400.tif 000004
【図４】
0005371400.tif 000005
【図５】
0005371400.tif 000006
【図６】
0005371400.tif 000007
【図７】
0005371400.tif 000008
【図８】
0005371400.tif 000009
【図９】
0005371400.tif 000010