(57)【特許請求の範囲】
【請求項１】
ヒステリシスをインプリメントする比較器であって、
入力電流源につながれた差動対を有し、正入力端子と負入力端子と入力段出力ノードとを有する、入力段と、
前記入力段出力ノードにつながれた第１および第２のカスコードノードを有するフォールドカスコード段であって、前記第１および第２のカスコードノードはカスコードトランジスタによって第１および第２の負荷ノードにさらにそれぞれつながれる、フォールドカスコード段と、
前記第１および第２の負荷ノードにつながれた負荷であって、前記比較器の出力は前記負荷ノードのうちの１つにつながれる、負荷と、
前記第１の負荷ノード電圧より大きい前記第２の負荷ノード電圧に応じて、前記第２のカスコードノードから得られた電流に対して前記第１のカスコードノードから得られた電流が増加するように構成され、および逆の場合も同じである、電流オフセット段と、
を具備する比較器。
【請求項２】
前記差動対は、複数のＮＭＯＳトランジスタを有し、
前記カスコードトランジスタは、複数のＰＭＯＳトランジスタを有し、
前記負荷は、複数のＮＭＯＳトランジスタを有し、
前記負荷の前記複数のＮＭＯＳトランジスタのうちの１つは、そのゲートにそのドレインがつながれる、請求項１の比較器。
【請求項３】
前記差動対は、複数のＰＭＯＳトランジスタを有し、
前記カスコードトランジスタは、複数のＮＭＯＳトランジスタを有し、
前記負荷は、複数のＰＭＯＳトランジスタを有し、
前記負荷の前記複数のＰＭＯＳトランジスタのうちの１つは、そのゲートにそのドレインがつながれる、請求項１の比較器。
【請求項４】
前記電流オフセット段は、電流Ｉｂによってソースされた第１および第２トランジスタを有し、
前記第１のトランジスタのゲートは、前記第１の負荷ノードにつながれ、
前記第２のトランジスタのゲートは、前記第２の負荷ノードにつながれ、
前記第１のトランジスタのドレインは、前記第２のカスコードノードにつながれ、
前記第２のトランジスタのドレインは、前記第１のカスコードノードにつながれる、請求項１の比較器。
【請求項５】
前記電流オフセット段の前記電流Ｉｂは、調整可能である、請求項４の比較器。
【請求項６】
前記入力電流源は、調整可能である、請求項１の比較器。
【請求項７】
前記電流Ｉｂおよび前記入力電流源は、回路温度の変化にわたり前記入力段の一定のｇｍを維持するために、バイアスをかけられる、請求項４の比較器。
【請求項８】
前記電流Ｉｂおよび前記入力電流源は、一定のｇｍのジェネレータによってさらにバイアスをかけられ、
前記一定のｇｍのジェネレータは、前記入力同相電圧の変化にわたり前記入力段の一定のｇｍを維持するように構成される、請求項４の比較器。
【請求項９】
前記負荷は、前記カスコードトランジスタと相補的なゲート結合トランジスタのペアを有し、
前記ゲート結合トランジスタの１つは、そのドレインにそのゲートがつながれる、請求項１の比較器。
【請求項１０】
前記負荷は、前記カスコードトランジスタと相補的なゲート結合トランジスタの第１および第２のペアを有し、
前記第１のペアのトランジスタのドレインは、前記第１および第２の負荷ノードにつながれ、
前記第２のペアのトランジスタのドレインは、前記第１のペアのトランジスタのソースにつながれ、
前記第２のペアのゲートは、前記第２の負荷ノードにさらにつながれる、請求項８の比較器。
【請求項１１】
ヒステリシスをインプリメントする比較器であって、
ＮＭＯＳ入力電流源につながれたＮＭＯＳ差動対とＰＭＯＳ入力電流源につながれたＰＭＯＳ差動対とを有し、前記ＮＭＯＳ差動対および前記ＰＭＯＳ差動対のゲートにつながれた正および負入力端子をさらに有する、入力段と、
前記ＮＭＯＳ差動対のドレインにつながれ、前記ＮＭＯＳ差動対につながれた第１および第２のＰＭＯＳカスコードノードを有するＰＭＯＳフォールドカスコード段であって、前記第１および第２のＰＭＯＳカスコードノードはＰＭＯＳカスコードトランジスタによって第１および第２の負荷ノードにそれぞれつながれる、前記比較器の出力は前記負荷ノードの１つにつながれる、ＰＭＯＳフォールドカスコード段と、
前記第１の負荷ノード電圧より大きい前記第２の負荷ノード電圧に応じて、前記第２のＰＭＯＳカスコードノードから得られた電流に対して前記第１のＰＭＯＳカスコードノードから得られた電流が増加するように構成され、および逆の場合も同じである、ＮＭＯＳ電流オフセット段と、
前記ＰＭＯＳ差動対のドレインにつながれ、前記ＰＭＯＳ差動対につながれた第１および第２のＮＭＯＳカスコードノードを有するＮＭＯＳフォールドカスコード段であって、前記第１および第２のＮＭＯＳカスコードノードはＮＭＯＳカスコードトランジスタによって第１および第２の負荷ノードにさらにそれぞれつながれる、ＮＭＯＳフォールドカスコード段と、
を具備する比較器。
【請求項１２】
前記第１の負荷ノード電圧より大きい前記第２の負荷ノード電圧に応じて、前記第１のＮＭＯＳカスコードノードにソースされた電流に対して前記第２のＮＭＯＳカスコードノードにソースされた電流が増加するように構成され、および逆の場合も同じである、ＰＭＯＳ電流オフセット段をさらに具備する、請求項１１の比較器。
【請求項１３】
前記ＮＭＯＳ電流オフセット段は、ＮＭＯＳ電流源によってソースされた第１および第２のＮＭＯＳトランジスタを有し、
前記第１のＮＭＯＳトランジスタのゲートは、前記第１の負荷ノードにつながれ、
前記第２のＮＭＯＳトランジスタのゲートは、前記第２の負荷ノードにつながれ、
前記第１のＮＭＯＳトランジスタのドレインは、前記第２のＰＭＯＳカスコードノードにつながれ、
前記第２のＮＭＯＳトランジスタのドレインは、前記第１のＰＭＯＳカスコードノードにつながれる、請求項１２の比較器。
【請求項１４】
前記ＰＭＯＳ電流オフセット段は、ＰＭＯＳ電流源によってソースされた第１および第２のＰＭＯＳトランジスタを有し、
前記第１のＰＭＯＳトランジスタのゲートは、前記第１の負荷ノードにつながれ、
前記第２のＰＭＯＳトランジスタのゲートは、前記第２の負荷ノードにつながれ、
前記第１のＰＭＯＳトランジスタのドレインは、前記第２のＮＭＯＳカスコードノードにつながれ、
前記第２のＰＭＯＳトランジスタのドレインは、前記第１のＮＭＯＳカスコードノードにつながれる、請求項１３の比較器。
【請求項１５】
前記ＮＭＯＳおよびＰＭＯＳ入力電流源によって提供される電流は、設定可能であり、
前記ＮＭＯＳおよびＰＭＯＳ電流源によって提供される電流は、さらに設定可能である、請求項１４の比較器。
【請求項１６】
比較器でヒステリシスをインプリメントするための方法であって、
入力段を使用して差動電圧を差動電流に変換することと、前記入力段は入力電流源につながれた差動対を有する、前記入力段は正入力端子と負入力端子と入力段出力ノードとを有する、前記差動電圧は前記正入力端子および前記負入力端子の電圧間の電圧差である、
前記差動電流をフォールドカスコード段につなげることと、前記フォールドカスコード段は前記入力段出力ノードにつながれた第１および第２のカスコードノードを有する、前記第１および第２のカスコードノードはカスコードトランジスタによって第１および第２の負荷ノードにさらにそれぞれつながれる、
電流オフセット段を使用して、前記第１の負荷ノード電圧より大きい前記第２の負荷ノード電圧に応じて前記第２のカスコードノードから得られた電流に対して前記第１のカスコードノードから得られた電流を増加することと、逆の場合も同じである、
を具備する方法。
【請求項１７】
比較器でヒステリシスをインプリメントするための方法であって、
入力段を使用して差動電圧を差動電流に変換することと、前記入力段はＮＭＯＳ入力電流源につながれたＮＭＯＳ差動対とＰＭＯＳ入力電流源につながれたＰＭＯＳ差動対とを有する、前記入力段は前記ＮＭＯＳ差動対および前記ＰＭＯＳ差動対のゲートにつながれた正入力端子と負入力端子とを有する、
前記ＮＭＯＳ差動対によって生成された差動電流をＰＭＯＳフォールドカスコード段につなげることと、前記ＰＭＯＳフォールドカスコード段は前記ＮＭＯＳ差動対のドレインにつながれた第１および第２のＰＭＯＳカスコードノードを有する、前記第１および第２のＰＭＯＳカスコードノードはＰＭＯＳカスコードトランジスタによって第１および第２の負荷ノードにさらにそれぞれつながれる、前記比較器の出力は前記負荷ノードのうちの１つにつながれる、
ＮＭＯＳ電流オフセット段を使用して、前記第１の負荷ノード電圧より大きい前記第２の負荷ノード電圧に応じて前記第２のＰＭＯＳカスコードノードから得られた電流に対して前記第１のＰＭＯＳカスコードノードから得られた電流を増加することと、逆の場合も同じである、
前記ＰＭＯＳ差動対によって生成された差動電流をＮＭＯＳフォールドカスコード段につなげることと、前記ＮＭＯＳフォールドカスコード段は前記ＰＭＯＳ差動対のドレインにつながれた第１および第２のＮＭＯＳカスコードノードを有する、前記第１および第２のＮＭＯＳカスコードノードはＮＭＯＳカスコードトランジスタによって前記第１および第２の負荷ノードにさらにそれぞれつながれる、
を具備する方法。
【請求項１８】
ＰＭＯＳ電流オフセット段を使用して、前記第１の負荷ノード電圧より大きい前記第２の負荷ノード電圧に応じて前記第１のＮＭＯＳカスコードノードにソースされた電流に対して前記第２のＮＭＯＳカスコードノードにソースされた電流を増加することと、逆の場合も同じである、
をさらに具備する、請求項１７の方法。
【請求項１９】
前記入力段の一定のトランスコンダクタンスｇｍを維持するために、前記ＮＭＯＳおよびＰＭＯＳ入力電流源を調整することと、をさらに具備する、請求項１７の方法。
【請求項２０】
前記入力段の一定のトランスコンダクタンスｇｍを維持するために、前記ＮＭＯＳおよびＰＭＯＳ入力電流源を調整することは、温度の変化にわたり前記入力段の一定のトランスコンダクタンスｇｍを維持するために、前記ＮＭＯＳおよびＰＭＯＳ入力電流源を調整することを含む、請求項１９の方法。        
【請求項２１】
前記入力段の一定のトランスコンダクタンスｇｍを維持するために、前記ＮＭＯＳおよびＰＭＯＳ入力電流源を調整することは、入力同相電圧の変化にわたり前記入力段の一定のトランスコンダクタンスｇｍを維持するために、前記ＮＭＯＳおよびＰＭＯＳ入力電流源を調整することを含む、請求項１９の方法。
【請求項２２】
ヒステリシスをインプリメントする比較器であって、
差動電圧を差動電流に変換するための入力段手段と、
前記差動電流を出力電圧につなぐためのフォールドカスコード手段と、
前記差動電流を出力電圧に変換するための負荷手段と、
ヒステリシスをインプリメントするために、前記差動電流から得られた電流をオフセットするための電流オフセット手段と、
を具備する比較器。
【請求項２３】
前記比較器中のヒステリシスの量を調整するための手段をさらに具備する、請求項２２の比較器。
【請求項２４】
前記入力段手段の一定のｇｍを維持するための手段をさらに具備する、請求項２２の比較器。
【請求項２５】
前記電流オフセット手段の一定のＩｂを維持するための手段をさらに具備する、請求項２３の比較器。
【発明の詳細な説明】
【分野】
【０００１】
本開示は、集積回路（ＩＣ）設計、特に、組み込みのヒステリシスを備えたＩＣ比較器の設計に関する。
【背景技術】
【０００２】
回路設計では、比較器は、２つの入力電圧のレベルを比較し、どの入力電圧が大きいかに応じて論理的なハイまたはロウ出力信号を生成するために使用される。比較器は、例えば、回路の一定電圧レベルが所定の基準レベルを超える場合にモニタするために、エレクトロニクスに広い適用を見出す。
【０００３】
ノイズがある状態で性能を改善するために、いくつかの比較器は、振幅ヒステリシスを組み込んでもよい。入力電圧間の差がある最小のしきい電圧を超えるまで、振幅ヒステリシスは、比較器出力のスイッチングを遅らせる。振幅ヒステリシスの量を制御するために、最小のしきい電圧は、調整可能になってもよい。
【０００４】
振幅ヒステリシスを組み込む比較器を設計するために、簡単で強い技術を提供し、調整可能なしきい電圧を備えたそのような比較器を提供することは望ましいだろう。全供給電圧範囲の入力同相電圧（input common-mode voltage）に適用されたそのような比較器を可能にすることはさらに望ましいだろう。
【図面の簡単な説明】
【０００５】
【図１】図１は、本開示による振幅ヒステリシスを組み込む比較器の機能性を例証する。
【図１Ａ】図１Ａは、本開示による振幅ヒステリシスを組み込む比較器の機能性を例証する。
【図２】図２は、本開示による振幅ヒステリシスを示す比較器の典型的な実施形態を例証する。
【図２Ａ】図２Ａは、本開示による振幅ヒステリシスを組み込む比較器の代替の典型的な実施形態を例証する。
【図３】図３は、本開示による振幅ヒステリシスを組み込む比較器の代替の典型的な実施形態を例証する。
【図３Ａ】図３Ａは、本開示による振幅ヒステリシスを組み込む比較器の代替の典型的な実施形態を例証する。
【図４】図４は、本開示によるレール間入力段（a rail-to-rail input stage）を備えた比較器の典型的な実施形態を例証する。
【図５】図５は、本開示によるレール間入力段を備えた比較器の典型的な実施形態を例証する。
【図６Ａ】図６Ａは、本開示によるバイアス電圧ＶＢ１、ＶＢ２、ＶＢ３、Ｖｇｍ１、Ｖｇｍ２、Ｖｇｍ３およびＶｇｍ４を生成するためのバイアス回路の典型的な実施形態を例証する。
【図６Ｂ】図６Ｂは、本開示によるバイアス電圧ＶＢ１、ＶＢ２、ＶＢ３、Ｖｇｍ１、Ｖｇｍ２、Ｖｇｍ３およびＶｇｍ４を生成するためのバイアス回路の典型的な実施形態を例証する。
【図６Ｃ】図６Ｃは、例えば温度の変化にわたる比較器の入力段用の比較的一定のｇｍを維持するために、Ｉｒｅｆ１の生成のためのブロックの典型的な実施形態を例証する。
【図７】図７は、例えば入力同相電圧の変化にわたる比較的一定のｇｍを維持するために、比較器の代替の典型的な実施形態を例証する。
【図７Ａ】図７Ａは、一定のｇｍブロックの典型的な実施形態を使用する比較器を例証する。
【図８】図８は、本開示による方法の典型的な実施形態を例証する。
【詳細な説明】
【０００６】
添付された図面に関して下に述べられた詳細な記述は、本発明の典型的な実施形態の記述として意図され、本発明が実行することができる唯一の実施形態を表わすようには意図されない。この記述手段の全体にわたって使用されたターム「典型的な」は、「例（example）、事例（instance）または実例（illustration）として役立つ」ことを意味し、他の典型的な実施形態より好ましくまたは有利であるとして必ずしも解釈することができない。詳細な記述は、発明の典型的な実施形態についての完全な理解を提供する目的で、特定の詳細を含んでいる。発明の典型的な実施形態が、これらの特定の詳細なしで実行されてもよいことは当業者に明白だろう。いくつかの実例では、有名な構造およびデバイスは、ここに示された典型的な実施形態の新規性を不明瞭にしないようにするために、ブロック図の形で示される。
【０００７】
図１および１Ａは、本開示による振幅ヒステリシスを組み込む比較器１００の機能性を例証する。図１では、正入力電圧Ｖｐおよび負入力電圧Ｖｎは、出力電圧Ｖｏｕｔを生成するために、比較器１００に提供される。図１Ａでは、差Ｖｐ−Ｖｎとして計算された入力電圧Ｖｉｎは、図１Ａで示されるような出力電圧Ｖｏｕｔを制御するように見える。
【０００８】
図１Ａでは、Ｖｉｎが初めに電圧−ＶＴＨ未満である場合、Ｖｏｕｔは、論理的なロウ電圧ＶＬＯであると見られる。Ｖｉｎがロウからハイへのしきい電圧ＶＴＨより大きくなるように増加するにつれて、Ｖｏｕｔは、論理的なハイ電圧ＶＨＩへ変わる。ＶＨＩであるＶｏｕｔから、その後、Ｖｉｎがハイからロウへのしきい電圧−ＶＴＨ未満になるように減少すれば、Ｖｏｕｔは、ＶＨＩからＶＬＯまで変わるだろう。 
上に記述されたスイッチング動作は、振幅ヒステリシスと呼ばれ、当業者の１人に有名である。振幅ヒステリシスは、入力電圧Ｖｉｎにつながれたノイズがある状態で、比較器出力Ｖｏｕｔの間違ったトリガを有利に減少する。集積回路に振幅ヒステリシスを組み入れる比較器を設計し、導入したヒステリシスの量を制御するためにしきい電圧ＶＴＨを調整する簡単な技術をさらに提供することは望ましいだろう。
【０００９】
図２は、本開示による振幅ヒステリシスを組み込む比較器の典型的な実施形態２００を例証する。
【００１０】
図２では、比較器２００は、入力段２１０、フォールドカスコード段２２０、負荷２３０および電流オフセット段２４０を含んでいる。
【００１１】
入力段２１０は、入力電圧ＶｐおよびＶｎにそれぞれつながれたＮＭＯＳ差動対２１２および２１４を含んでいる。ＮＭＯＳ差動対２１２および２１４は、電流Ｉ０を生成する電流源によってソースされる。ＮＭＯＳ差動対２１２および２１４の出力（ドレイン）は、カスコード段２２０におけるノード２および１にそれぞれつながれる。ノード１および２は、ここでカスコードノードと呼ばれる。ラベルが付けられたノードが、添付図において円で囲まれた数として一般に示されることに留意してください。
【００１２】
カスコード段２２０は、ＰＭＯＳトランジスタ２２２、２２４、２２６、２２８を含んでいる。ノード１および２の電圧は、ＰＭＯＳトランジスタ２２６および２２８によって、ノード３および４にそれぞれつながれる。トランジスタ２２６および２２８も、ここでカスコードトランジスタと呼ばれる。トランジスタ２２６および２２８に、バイアス電圧ＶＢ２を使用してバイアスがかけられてもよい一方、トランジスタ２２２および２２４に、バイアス電圧ＶＢ１を使用してバイアスがかけられてもよい。
【００１３】
ここで負荷ノードと呼ばれるノード３および４は、負荷２３０のＮＭＯＳトランジスタ２３２および２３４のドレインにそれぞれつながれる。当業者の１人に有名な法則によって、負荷２３０のトランジスタ２３４がダイオード接続されることは留意してください。
【００１４】
比較器２００の出力電圧は、ノード３における電圧として得られ、図２でＶｏｕｔと付けられる。
【００１５】
示された典型的な実施形態では、電流オフセット段２４０は、比較器２００のノード１、２、３および４につながれる。電流オフセット段２４０は、ＮＭＯＳトランジスタ２４２および２４４を含んでいる。トランジスタ２４２および２４４のドレインが、ノード１および２にそれぞれつながれる一方、トランジスタ２４２および２４４のゲートは、ノード４および３にそれぞれつながれる。電流オフセット段２４０は、出力電圧Ｖｏｕｔの本格的なスイッチングを遅らせるために、カスコード段２２０から遠ざけて入力段２１０によって生成された電流を選択的に転換するように構成される。それによって、以下に記述された法則に従って、ヒステリシスを導入する。
【００１６】
初めに、図２の（Ｖｐ−Ｖｎ）＜＜−ＶＴＨと仮定する。ここで、ＶＴＨは、後でここに明らかにされるために、Ｉｂ／ｇｍとして定義される。その後、入力段２１０をソーシングする電流Ｉ０は、トランジスタ２１２が無電流をサポートしている間、トランジスタ２１４を通って完全に導かれる。つまり、Ｉ２＝０の間、Ｉ１＝Ｉ０である。さらに、この初期状態では、ノード４の電圧がノード３の電圧より高いと仮定されている間、トランジスタ２４２を完全に通って導かれるオフセット段２４０の電流シンクとして働く電流Ｉｂが引き起こし、ノード３のＶｏｕｔは、ＶＬＯであると仮定される。この状態で、電流オフセット段２４０は、ノード１から最終の電流Ｉｂを引くように構成される。Ｉｂは、Ｉ０未満と仮定される。
【００１７】
したがって、Ｉ４がＩ６と等しいとみなされる場合、Ｉ３は、Ｉ５−Ｉ１−Ｉｂに等しいとみなされる。ここで、Ｉ５およびＩ６は、それぞれ電流源トランジスタ２２２および２２４によって生成された電流である。そして、Ｉ５はＩ６と等しいと仮定される。
【００１８】
（Ｖｐ−Ｖｎ）またはＶｉｎが徐々に増加される（つまり、負より小さくなる）につれて、電流Ｉ０は、Ｖｐ＝Ｖｎ、Ｉ１＝Ｉ２＝Ｉ０／２、Ｉ３＝Ｉ５−Ｉ０／２−Ｉｂ、Ｉ４＝Ｉ６−Ｉ０／２まで、入力段２１０のトランジスタ２１２と２１４の間で平等に徐々に分割するだろう。
【００１９】
（Ｖｐ−Ｖｎ）がさらに増加するにつれて、Ｉ４はさらに減少する一方、Ｉ３はさらに増加するだろう。最終的に、Ｉ３がＩ４を超える時、ノード３および４の電圧は、ＶＬＯおよびＶＨＩのそれらの初期値からＶＨＩおよびＶＬＯにそれぞれ変わるだろう。切り替えが生じる条件は、以下のように表現されてもよい。
【００２０】
Ｉ３＞Ｉ４      （式１ａ）
Ｉ５−（Ｉ１＋Ｉｂ）＞Ｉ６−Ｉ２      （式１ｂ）
Ｉ２＞Ｉ１＋Ｉｂ      （式１ｃ）
Ｉ２−Ｉ１＞Ｉｂ      （式１ｄ）
ｇｍ・（Ｖｐ−Ｖｎ）＞Ｉｂ      （式１ｅ）
ここで、最後の関係は、差動対２１２および２１４の差動電流（Ｉ２−Ｉ１）が、入力電圧差（Ｖｐ−Ｖｎ）の入力段２１０の差動トランスコンダクタンスｇｍ倍に等しいという事実に起因する。
【００２１】
上記の議論から、当業者の１人は、Ｖｉｎが量Ｉｂ／ｇｍを超える時、ノード３の比較器２００のＶｏｕｔがＶＬＯからＶＨＩに変わるだろうということを認識するだろう。以前に記述されたように、この量は、ＶＴＨと呼ばれ、振幅ヒステリシスを組み込む比較器用の図１Ａに関して記述されたロウからハイへのしきい電圧ＶＴＨに相当する。
【００２２】
上記の記述を考慮し、同様の議論を採用すると、当業者の１人が、比較器２００への入力電圧が初め（Ｖｐ−Ｖｎ）＞＞ＶＴＨである場合、出力電圧Ｖｏｕｔが、（Ｖｐ−Ｖｎ）＜−ＶＴＨまで、（Ｖｐ−Ｖｎ）の減少を備えたＶＨＩにおいて同様に維持されるだろうことをさらに認識するだろう。ここで、Ｖｏｕｔは、ＶＬＯに続いて移行する。比較器２００は、図１Ａに関して以前に記述された振幅ヒステリシスをこのように完全にインプリメントする。
【００２３】
当業者の１人は、示された典型的な実施形態について、しきい電圧ＶＴＨおよび−ＶＴＨが、用語Ｉｂ／ｇｍによって有利に十分に定義されており、したがって、比較器のヒステリシスが、Ｉｂおよびｇｍのための適切な値を選択することにより容易に制御されることを認識するだろう。典型的な実施形態では、Ｉｂは、およそ１−２μＡであることを目指してもよい。一方、Ｉ０（それはｇｍを制御する）は、およそ２５μＡであることを目指してもよい。
【００２４】
図２の負荷２３０は、技術において有名な「カレントミラー負荷」として構成されて示されているが、当業者の１人は、他の負荷が、本開示の範囲から逸脱することなく、負荷２３０の代わりに容易に用いられてもよいことを認識するだろう。図２Ａは、異なるタイプの負荷を組み込む比較器の代替の典型的な実施形態２００Ａを例証する。他で留意されていない限り、図２および２Ａで同様にラベルが付けられたブロックは、同じ機能であることに留意されたい。図２Ａでは、負荷２３０Ａは、当業者の１人に既知のいわゆる「カスコードカレントミラー」として構成され、トランジスタ２３２Ａ、２３４Ａ、２３６Ａおよび２３８Ａを含んでいる。明示的にここに記述されない負荷を組み込む典型的な実施形態と同様に、そのような代替の典型的な実施形態も、本開示の範囲内に考慮される。
【００２５】
図３は、本開示による振幅ヒステリシスを組み込む比較器の代替の典型的な実施形態３００を例証する。当業者の１人は、比較器３００が、比較器２００の対応するトランジスタと相補的なトランジスタ（つまり、ＰＭＯＳに対してＮＭＯＳ、その逆も同じ）を用いて、図２に記述された比較器２００と同様の構造を有することを認識するだろう。
【００２６】
図３Ａは、振幅ヒステリシスを組み込む比較器の代替の典型的な実施形態３００Ａを例証する。他で留意されていない限り、図３および３Ａで同様にラベルが付けられたブロックは、同じ機能であることに留意されたい。図３Ａでは、負荷３３０Ａは、当業者の１人に既知のカスコードＰＭＯＳカレントミラーとして構成され、トランジスタ３３２Ａ、３３４Ａ、３３６Ａおよび３３８Ａを含んでいる。
【００２７】
図４は、本開示による振幅ヒステリシスを組み込む比較器の代替の典型的な実施形態４００を例証する。比較器４００は、ＮＭＯＳ入力段４１０．１およびＰＭＯＳ入力段４１０．２の両方を含んでいる。相補的なＮＭＯＳおよびＰＭＯＳ入力段の提供によって、さらに以下に記述されるように、対応するカスコード、負荷および電流オフセット段とともに、比較器４００が、レール間入力同相電圧（つまり、全電源電圧における入力同相電圧）を有利に提供することを認識するだろう。
【００２８】
図４では、入力段４１０．１および４１０．２の出力は、カスコード段４２０．１および４２０．２にそれぞれつながれる。カスコード段４２０．２が、ＮＭＯＳ入力段４１０．１およびカスコード段４２０．１．＊＊のためのカスコードカレントミラー負荷として機能する一方、カスコード段４２０．１が、ＰＭＯＳ入力段４１０．２およびカスコード段４２０．２のためのカスコード負荷として機能することを認識するだろう。
【００２９】
以前にここで記述された法則によれば、電流オフセット段４３０．１および４３０．２は、開示のヒステリシス技術をインプリメントするために提供される。比較器４００中の段４３０．１および４３０．２の動作は、以前にここに記述された法則に照らして当業者の１人に明らかになる。
【００３０】
図５は、レール間入力段を備えた比較器４００の典型的な実施形態４００．１を例証する。図５では、ＮＭＯＳ入力段４１０．１およびＰＭＯＳ入力段４１０．２のための電流源は、ＮＭＯＳトランジスタ５２０およびＰＭＯＳトランジスタ５３０としてそれぞれインプリメントされる。同様に、電流オフセット段４３０．１および４３０．２用の電流源は、ＮＭＯＳトランジスタ５４０およびＰＭＯＳトランジスタ５５０としてそれぞれインプリメントされる。
【００３１】
当業者の１人は、トランジスタ５２０および５３０にバイアスをかけるＶｇｍ１およびＶｇｍ２をそれぞれセットすることによって、入力段４１０．１および４１０．２のトランスコンダクタンスｇｍが、制御されてもよく、一方、トランジスタ５４０および５５０にバイアスをかける電圧Ｖｇｍ３およびＶｇｍ４をそれぞれセットすることによって、電流オフセット段４３０．１および４３０．２の電流Ｉｂも制御されてもよいことを認識するだろう。したがって、比較器４００．１中の振幅ヒステリシスの量は、Ｖｇｍ４によってバイアス電圧Ｖｇｍ１のための適切な値を選択することにより制御されてもよい。
【００３２】
図６Ａは、図５の比較器４００．１用のバイアス電圧ＶＢ１、ＶＢ２、ＶＢ３、Ｖｇｍ１およびＶｇｍ２の生成のためのバイアス回路の典型的な実施形態６００Ａを例証する。図６Ｂは、図５の比較器４００．１用のバイアス電圧Ｖｇｍ３およびＶｇｍ４の生成のためのバイアス回路の典型的な実施形態６００Ｂを例証する。バイアス回路６００Ａおよび６００Ｂの動作は、当業者の１人に明らかになる。特に、当業者の１人は、図６Ａおよび６Ｂの中の参照電流Ｉｒｅｆ１およびＩｒｅｆ２の提供によって、回路設計とレイアウトの技術でよく知られた法則をよるトランジスタをサイジングおよびマッチングすることによって、比較器４００．１中のバイアス電流および電圧が、所望の量の振幅ヒステリシスをセットするために適切に選ばれてもよいことを認識するだろう。バイアス回路６００Ａおよび６００Ｂは、当業者の１人に有名な法則によって設計されてもよい。
【００３３】
典型的な実施形態では、比較器内に実現されたヒステリシスレベルが、広い製造プロセス範囲および温度範囲にわたり一貫しているように、Ｉｒｅｆ１とＩｒｅｆ２は、互いに異なる特性を有するように選ばれてもよい。例えば、当業者の１人に既知である法則によって、Ｉｒｅｆ１は、入力段４１０．１、４１０．２のための一定のｇｍバイアスを提供するように選ばれてもよく、一方、Ｉｒｅｆ２は、Ｉｂのための一定の（固定された）バンドギャップ電流を提供するために選ばれていてもよい。
【００３４】
図６Ｃは、例えば、温度の変化にわたり、比較器４００．１の入力段用の比較的一定のｇｍを維持するために、Ｉｒｅｆ１の生成のための典型的な実施形態６００Ｃのブロックを例証する。当業者の１人は、Ｍ１とＭ２の間のゲートおよびソース間の差動電圧と等しい抵抗器Ｒを横切る電圧を生成することによって、電流Ｉｒｅｆ１が、ＭＯＳトランジスタＩ−Ｖ特性方程式のタームβに反比例するようになることを認識するだろう。
【００３５】
ＩＤ＝β／２（ＶＧＳ−ＶＴ）２    （式２）
理想的なＭＯＳアンプのトランスコンダクタンスｇｍは、βの平方根に比例するので、βに有利に反比例させるようにバイアス電流Ｉｒｅｆ１をセッティングすることは、一定のｇｍまたは温度上のゲイン特性をアンプが達成することを可能にする。
【００３６】
比較的一定のｇｍを維持するために、Ｉｒｅｆ１を生成するための典型的な実施形態６００Ｃのブロックが、図６Ｃで例証される。一方、当業者の１人は、同じまたは同様の目的を達成するために、技術において有名な代替回路が使用されてもよいことを認識するだろう。また、そのような代替の典型的な実施形態も、本開示の範囲内であるとして考慮される。
【００３７】
図７は、例えば入力同相電圧の変化の間の比較的一定のｇｍおよびＩｂを維持するための比較器の代替の典型的な実施形態７００を例証する。図７では、一定のｇｍバイアスブロック７１０は、入力電圧ＶｐおよびＶｎのレベルを感知し、電流源７２０および７３０、バイアス入力段４１０．１および４１０．２とともに、ダイナミック電流源７２５および７３５によって提供される電流を調整する。ブロック７１０は、さらに電流源７４０および７５０、バイアス電流オフセット段４３０．１および４３０．２とともに、ダイナミックバイアス電流源７４５および７５５によって提供される電流を調整する。
【００３８】
典型的な実施形態では、ダイナミック電流源によってソースされた対応する段のｇｍおよびＩｂが、比較的一定のままであるように、ダイナミック電流源７２５、７３５、７４５および７５５によって運ばれた電流は、ブロック７１０によって構成される。一定のｇｍバイアスブロック７１０は、例えば、回路設計の当業者の１人に既知の法則による入力同相電圧における変化において、一定のｇｍおよびＩｂを維持するために、電流源によって提供された電流をダイナミックに調整するように構成されてもよい。この方法で、正常な回路動作の間のヒステリシスしきい電圧ＶＴＨおよび−ＶＴＨにおける所望されない変化は、減少されてもよい。
【００３９】
図７Ａは、一定のｇｍブロックの典型的な実施形態７１０．１を使用する比較器７００．１を例証する。図７Ａでは、比較器７００の電流源７２０および７３０は、トランジスタ電流源５２０および５３０としてインプリメントさ、図５の実施形態４００．１に似ている。比較器７００の電流源７２５および７３５は、トランジスタ電流源７２５．１および７３５．１としてインプリメントされる。トランジスタ７２５．１および７３５．１にそれぞれバイアスをかけるバイアス電圧Ｖｇｍ５およびＶｇｍ６のブロック７１０．１による生成は、回路設計の当業者の１人に有名な法則によれば、好ましくは、入力同相電圧における変化の間、入力段４１０．１および４１０．２のための一定のトランスコンダクタンスｇｍを維持してもよい。例えば、Baker, R. Jacob, et al., CMOS Circuit Design, Layout, and Simulation, pp. 608-610 (1997) を見る。比較器７００の電流源７４５および７５５は、電流オフセット段４３０．１および４３０．２のソースのための一定のネット電流を好ましくは維持するために、ブロック７１０．１によって同様に生成されたバイアス電圧Ｖｇｍ７およびＶｇｍ８と共に、トランジスタ電流源７４５．１および７５５．１として同様にインプリメントされてもよい。典型的な実施形態では、ブロック７１０．１は、バイアス電圧Ｖｇｍ５およびＶｇｍ６と同じであるバイアス電圧Ｖｇｍ７およびＶｇｍ８をそれぞれ生成してもよい。
【００４０】
入力同相電圧における比較的一定のｇｍおよびＩｂを維持することを目的とした比較器の典型的な実施形態７００．１が、図７Ａの中で例証された。一方、当業者の１人は、技術において有名な代替回路が同じ目的を達成するために使用されてもよいこと、また、そのような代替の典型的な実施形態も本開示の範囲内であるとして考慮されることを、認識するだろう。
【００４１】
図８は、本開示による方法８００の典型的な実施形態を例証する。方法８００は、説明の目的だけのために示され、示された任意の特定の方法に本開示の範囲を制限するのが目的ではないことに留意してください。
【００４２】
ステップ８１０では、差動電圧は、入力段を使用して、差動電流に変換される。
【００４３】
ステップ８２０では、差動電流は、フォールドカスコード段につながれる。
【００４４】
ステップ８３０では、電流オフセット段を使用して、オフセット電流は、ヒステリシスをインプリメントするために差動電流から得られる。
【００４５】
当業者の１人は、本開示の典型的な実施形態は、ＭＯＳトランジスタ（ＭＯＳＦＥＴの）に関して記述されているが、本開示の技術が、ＭＯＳＦＥＴに基づいた設計に限定される必要はなく、バイポーラ接合トランジスタ（またはＢＪＴの）および／または他の３端子トランスコンダクタンスデバイスを使用する代替の典型的な実施形態（示されない）に容易に適用されてもよいことを認識するだろう。例えば、典型的な実施形態（示されない）では、示された比較器のうちのどれでも、ＭＯＳＦＥＴのドレイン、ゲートおよびソース用にそれぞれ示されるようにつながれたＢＪＴのコレクタ、ベースおよびエミッタを備えた、ＭＯＳＦＥＴではなくＢＪＴを利用してもよい。あるいは、ＢｉＣＭＯＳプロセスでは、ＣＭＯＳおよびバイポーラ構造／装置の両方のコンビネーションは、回路性能を最大限にするために使用されてもよい。さらに、この明細書および請求項の中で他の言及がない限り、用語「ドレイン」、「ゲート」、「ソース」は、ＢＪＴのような他の３端子トランスコンダクタンスデバイスの対応ノードと同様に、ＭＯＳＦＥＴに関連した両方のこれらの用語の従来の意味を包含してもよい。その対応は、回路設計の当業者の１人に明らかだろう。
【００４６】
この明細書および請求項では、素子が他の素子に「接続された（connected to）」または「つながれた（coupled to）」として表された場合、他の素子に直接接続またはつながれることもできるし、介在する素子が存在してもよいことが理解されるだろう。
【００４７】
これらの当業者は、情報と信号が様々な異なる技術および技法のうちのどれでも使用して表されてもよいと理解するだろう。例えば、上記の記述の全体にわたって参照されてもよいデータ、命令、コマンド、情報、信号、ビット、シンボルおよびチップは、電圧、電流、電磁波、磁場または粒子、光学場または粒子、またはそれらの任意の組合せによって表されてもよい。
【００４８】
これらの当業者は、ここに示された典型的な実施形態に関して記述された様々な実例となる論理ブロック、モジュール、回路およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェアまたは両方の組合せとしてインプリメントされてもよいことを、さらに認識するだろう。ハードウェアとソフトウェアのこの互換性を明白に例証するために、様々な実例となるコンポーネント、ブロック、モジュール、回路およびステップは、それらの機能の点から一般に上述された。そのような機能がインプリメントされようとなかろうと、ハードウェアまたはソフトウェアが全体的なシステムで課された特定のアプリケーションと設計条件に依存する。熟練した職人は、各特定のアプリケーションの方法を変える際に記述された機能をインプリメントしてもよい。しかし、そのようなインプリメンテーションの決定は、本開示の範囲から逸脱することは解釈されるべきでない。
【００４９】
ここに示された典型的な実施形態に関して記述された様々な実例となる論理ブロック、モジュール、回路は、汎用プロセッサ、ディジタルシグナルプロセッサ（ＤＳＰ）、特定用途向けＩＣ（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブルロジックデバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、またはここに記述された機能を行うために設計されたそれらの任意の組合せで、インプリメントまたは行われてもよい。汎用プロセッサは、マイクロプロセッサでもよい。しかし、代案では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラまたはステートマシンでもよい。プロセッサは、計算装置の組合せ、例えば、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連動する１個以上のマイクロプロセッサまたは他のそのような構成の組合せ、としてインプリメントされてもよい。
【００５０】
ここに示された実施形態に関して記述された方法またはアルゴリズムのステップは、ハードウェア、プロセッサによって実行されたソフトウェアモジュール、または２つの組合せで直接具体化されてもよい。ソフトウェアモジュールは、ＲＡＭ、フラッシュメモリ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、レジスタ、ハードディスク、取外し可能ディスク、ＣＤ−ＲＯＭまたは技術で既知の記憶媒体の他の形式に存在してもよい。典型的な記憶媒体は、プロセッサが記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるように、プロセッサにつながれる。代案では、記憶媒体は、プロセッサに集積されてもよい。プロセッサと記憶媒体は、ＡＳＩＣに存在してもよい。ＡＳＩＣは、ユーザ端末に存在してもよい。代案では、プロセッサと記憶媒体は、ユーザ端末の個別部品として存在してもよい。
【００５１】
１つ以上の典型的な実施形態では、記述された機能は、ハードウェア、ソフトウェア、ファームウェアまたはそれらの任意のコンビネーション中でインプリメントされてもよい。もしソフトウェア中でインプリメントされれば、機能は、コンピュータ可読媒体についての１つ以上の命令またはコードの上で格納または送信されてもよい。コンピュータ可読媒体は、コンピュータ記憶媒体とある位置から別の位置へコンピュータプログラムの転送を促進するあらゆる媒体を具備する通信媒体との両方を含んでいる。記憶媒体は、コンピュータによってアクセスすることができるあらゆる利用可能な媒体でもよい。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光学ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶装置、または、命令またはデータ構造の形で所望のプログラムコードを運ぶまたは格納するために使用することができ、コンピュータによってアクセスすることができる他の媒体を具備することができる。さらに、どんな接続も、適切にコンピュータ可読媒体と称される。例えば、同軸ケーブル、光ファイバーケーブル、撚線対、ディジタル加入者線（ＤＳＬ）または赤外線、無線およびマイクロ波のような無線技術を使用して、ソフトウェアが、ウェブサイト、サーバまたは他の遠隔ソースから送信される場合、同軸ケーブル、光ファイバーケーブル、撚線対、ＤＳＬまたは赤外線、無線およびマイクロ波のような無線技術は、媒体の定義に含まれている。ここで使用されたディスク（ｄｉｓｋ）とディスク（ｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、ディジタルバーサタイルディスク（ＤＶＤ）、フロッピー（登録商標）ディスクおよびブルーレイディスクを含んでいる。ここで、ディスク（ｄｉｓｋ）は、通常磁気的にデータを再生する。一方、ディスク（ｄｉｓｃ）は、レーザーでデータを光学的に再生する。上記のもののコンビネーションも、コンピュータ可読媒体の範囲内で含まれているべきである。
【００５２】
示された典型的な実施形態の前の記述は、どんな当業者も示された発明を作るまたは使用することを可能にするために提供される。これらの典型的な実施形態への様々な変更は、当業者に容易に明白になる。また、ここに定義された総括的な法則は、発明の趣旨または範囲から逸脱することなく、他の実施形態に適用されてもよい。したがって、本発明は、ここに示された実施形態に制限されたようには意図されないが、ここに示された法則と新規な特徴と一致する最も広い範囲を与えられることになっている。
【図１】
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【図１Ａ】
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【図２】
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【図２Ａ】
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【図３】
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【図３Ａ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図７Ａ】
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【図８】
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