(57)【特許請求の範囲】
【請求項１】
処理データを分割してＲＡＭの複数のスタックに格納する機械語プログラムを変換するプログラムであって、
前記ＲＡＭが備える複数のバンクそれぞれが格納可能なスタックの最大数と、実行コードとを読み込む手順と、
前記実行コードを実行した場合に、格納された処理データの一部が読み出されないスタックに、処理データの他の一部を格納し、且つ、前記最大数を超えない範囲で連続する複数のスタックに格納されるデータを、前記複数のバンクのうちの同一のバンクに格納するように前記実行コードを変換する手順と、
をコンピュータに実行させるプログラム。
【請求項２】
ＲＯＭ及びＲＡＭを含むメモリ回路と、演算処理回路と、を有し、
前記ＲＯＭは、前記演算処理回路を用いて実行される機械語プログラムを格納し、
前記ＲＡＭは、複数のスタックを格納可能な複数のバンクを有し、
前記機械語プログラムを実行した際の処理データが、複数のスタックに分割されて前記複数のバンクに格納され、
前記複数のスタックのうち、格納された処理データの一部が読み出されないスタックに、処理データの他の一部を新たに格納し、
同一のバンクに格納可能な範囲内で連続する複数のスタックに対応するデータを、前記複数のバンクのうちの１つのバンクに格納するように、
前記機械語プログラムに基づいて前記演算処理回路が動作することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びメモリ回路、並びにこれらの動作方法に関する。特に、高級
言語プログラムから生成される機械語プログラムを内蔵するメモリ回路及び当該メモリ回
路を内蔵する半導体装置、並びにこれらの動作方法に関する。また、本発明は、半導体装
置及びメモリ回路に内蔵される機械語プログラムを作成する機械語プログラム生成装置に
関する。
【背景技術】
【０００２】
近年、電子技術の発展や、高度情報化社会の到来によって、半導体装置を利用した情報
機器が普及し、軍事、医療、通信、教育、商取引などあらゆる分野において利用されてい
る。特に、情報機器の中でも、プログラムに従って動作を行う半導体装置をコンピュータ
と呼び、コンピュータを搭載した情報機器は、今後、ますます普及すると予想される。
【０００３】
今日、広く利用されるコンピュータは、演算処理回路とメモリ回路とを有し、当該メモ
リ回路に内蔵された機械語プログラムに従って動作する。また、コンピュータはメモリ回
路に内蔵された機械語プログラムを書き換えることにより機能を変更する。このようなコ
ンピュータの構成方式をプログラム内蔵方式（ストアードプログラム方式ともいう）と呼
ぶ。例えば、非特許文献１には、プログラム内蔵方式コンピュータの構成方法について示
されている。
【０００４】
演算処理回路とメモリ回路を搭載するコンピュータにおいて、コンピュータの性能は、
メモリ回路の動作速度によって決まる。例えば、演算処理回路が実行する機械語プログラ
ムは、メモリ回路から順次読み出され実行される。また、演算処理回路が機械語プログラ
ムを実行する際に、演算処理回路は、処理データをメモリ回路へ読み書きする。即ち演算
処理回路とメモリ回路とを搭載する半導体装置は、高速化のために、高速なメモリ回路を
要求する。
【０００５】
しかし、メモリ回路の動作が高速になればなるほど、当該メモリ回路を具備する半導体
装置の消費電力が増大するという問題がある。また、メモリ回路を搭載する半導体装置の
設計においては、メモリの最高消費電力を想定して電源分配、放熱対策などを施す必要が
あり、消費電力に比例して設計コストが増加する。従って、電池によって駆動する携帯式
のコンピュータにおいては、特に半導体装置の低消費電力化が要求されている。
【０００６】
メモリ回路の消費電力を低減させる方法としては様々な方法があるが、例えば、メモリ
をブロック単位に分割し、命令ルーチンの実行頻度が高い順に命令ルーチンを格納したメ
モリブロックをメモリ回路内のメモリ番地が低い方から順に配置することで消費電力を削
減する方法が提案されている（例えば、特許文献１）。また、メモリ回路に挿入するトラ
ンスファゲートの位置と個数を最適化することで、低消費電力化を達成する方法が開示さ
れている（例えば、特許文献２）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−１５７２００号公報
【特許文献２】特開２００１−８５６４１号公報
【非特許文献】
【０００８】
【非特許文献１】ヘネシー＆パターソン著、「コンピュータ・アーキテクチャ」、Ｐ３〜２８  （１９９２年１２月２５日、日経ＢＰ社）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記のように様々な方法によって消費電力の低減が図られているが、メモリ回路の消費
電力は低ければ低いほど良く、また、現状は充分な低消費電力化が図られているとは言い
難い状態である。このため、さらなる消費電力の低下が望まれている。
【００１０】
本発明は、さらに消費電力の低下が可能な半導体装置及びメモリ回路、並びにこれらの
動作方法を提案することを課題とする。
【００１１】
また、本発明は、半導体装置及びメモリ回路に内蔵される機械語プログラムを作成する
機械語プログラム生成装置を提案することを課題とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、プログラム変換手段によって、高級言語プログラムから機
械語プログラムを生成し、生成した機械語プログラムに基づいて動作させることによって
メモリ回路の消費電力を低減することを特徴とする。
【００１３】
本発明に係る半導体装置は、演算回路と制御回路とを具備する演算処理回路と、ＲＯＭ
（ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）とＲＡＭ（ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍ
ｏｒｙ）とを具備するメモリ回路とを有し、演算処理回路とメモリ回路は、アドレスバス
及びデータバスを介して接続され、ＲＯＭは、演算処理回路を用いて実行される機械語プ
ログラムが格納されており、ＲＡＭは、複数のバンクを有し、機械語プログラムを実行し
た際の処理データが、複数のスタックに分割されて複数のバンクに書き込まれ、複数のス
タックにおいて、機械語プログラム終了まで読みだされないスタックが省かれ、書き込み
が連続したスタックが同一のバンクに書き込まれるように、機械語プログラムに基づいて
演算処理回路が動作することを特徴としている。
【００１４】
また、上記半導体装置の構成において、機械語プログラムは、プログラム変換手段によ
り高級言語プログラムから生成され格納されたものであることを特徴としている。より具
体的には、機械語プログラムは、高級言語プログラムが字句解析手段によりトークン列に
分解され、トークン列が構文解析手段により分析されて構文木が作成され、構文木が意味
解析手段により中間語に変換され、中間語がコード生成手段により実行コードに変換され
、実行コードがスタック解析手段により分析されて解析結果が出力され、解析結果を用い
て最適化手段により実行コードが変換されたものであることを特徴としている。
【００１５】
本発明に係る半導体装置の動作方法は、演算回路と制御回路とを具備する演算処理回路
と、ＲＯＭとＲＡＭとを具備するメモリ回路とを有し、演算処理回路とメモリ回路は、ア
ドレスバス及びデータバスを介して接続され、ＲＯＭは、演算処理回路を用いて実行され
る機械語プログラムが格納されており、ＲＡＭは、複数のバンクを有し、機械語プログラ
ムを実行した際の処理データが、複数のスタックに分割されて複数のバンクに書き込まれ
、複数のスタックにおいて、演算処理回路が機械語プログラムを動作することによって、
機械語プログラム終了まで読みだされないスタックが省かれ、書き込みが連続したスタッ
クが同一のバンクに書き込まれることを特徴としている。
【００１６】
本発明に係るメモリ回路は、高級言語プログラムが字句解析手段によりトークン列に分
解され、トークン列が構文解析手段により分析されて構文木が作成され、構文木が意味解
析手段により中間語に変換され、中間語がコード生成手段により実行コードに変換され、
実行コードがスタック解析手段により分析されて解析結果が出力され、解析結果を用いて
最適化手段により実行コードが機械語プログラムに変換され、機械語プログラムがＲＯＭ
に格納され、ＲＯＭに格納された機械語プログラムが動作することを特徴としている。
【００１７】
また、本発明に係るメモリ回路は、機械語プログラムが格納されたＲＯＭと、複数のバ
ンクが設けられたＲＡＭとを有し、機械語プログラムを実行した際の処理データが、複数
のスタックに分割されて複数のバンクに書き込まれ、複数のスタックにおいて、機械語プ
ログラム終了まで読みだされないスタックが省かれ、書き込みが連続したスタックが同一
のバンクに書き込まれるように、機械語プログラムが動作することを特徴としている。
【００１８】
また、上記メモリ回路の構成において、機械語プログラムは、プログラム変換手段によ
り高級言語プログラムから生成され格納されたものであることを特徴としている。より具
体的には、機械語プログラムは、高級言語プログラムが字句解析手段によりトークン列に
分解され、トークン列が構文解析手段により分析されて構文木が作成され、構文木が意味
解析手段により中間語に変換され、中間語がコード生成手段により実行コードに変換され
、実行コードがスタック解析手段により分析されて解析結果が出力され、解析結果を用い
て最適化手段により実行コードが変換されたものであることを特徴としている。
【００１９】
本発明に係るメモリ回路の動作方法は、機械語プログラムが格納されたＲＯＭと、複数
のバンクが設けられたＲＡＭとを有し、上記機械語プログラムを実行した際の処理データ
が、複数のスタックに分割されて複数のバンクに書き込まれ、複数のスタックにおいて、
演算処理回路が機械語プログラムを動作することによって、機械語プログラム終了まで読
みだされないスタックが省かれ、書き込みが連続したスタックが同一のバンクに書き込ま
れることを特徴としている。
【発明の効果】
【００２０】
本発明によって、演算処理回路とメモリ回路によって構成された半導体装置において、
プログラム変換手段によって、メモリ回路に適した機械語プログラムを実行することによ
り、消費電力の低減を行うことができる。そのため、高性能で低消費電力の半導体装置を
提供することが出来る。また、演算処理回路とメモリ回路によって構成された半導体装置
において、動作方法が変更になることに伴って仕様が変更されても、半導体装置のマスク
設計の段階から作り直す必要ない。そのため、製造コストの削減及び製造時間の短縮がで
きる。また、マスク設計を変更しないため、マスク設計の変更後、作成した半導体装置に
不具合がおこるといった懸念もない。
【図面の簡単な説明】
【００２１】
【図１】本発明の半導体装置の一例を示す図。
【図２】本発明の半導体装置におけるメモリ回路の一例を示す図。
【図３】本発明の半導体装置における機械語プログラムの生成を説明する図。
【図４】本発明の半導体装置における機械語プログラムの生成を説明する図。
【図５】本発明の半導体装置における機械語プログラムの生成を説明する図。
【図６】本発明の半導体装置における機械語プログラムの生成を説明する図。
【図７】本発明の半導体装置における機械語プログラムの生成を説明する図。
【図８】本発明の半導体装置における機械語プログラムの生成を説明する図。
【図９】本発明の半導体装置における機械語プログラムの生成を説明する図。
【図１０】本発明の半導体装置における機械語プログラムの生成を説明する図。
【図１１】本発明の半導体装置における機械語プログラムの生成を説明する図。
【図１２】本発明の半導体装置における機械語プログラムの生成を説明する図。
【図１３】本発明の半導体装置における機械語プログラムの生成を説明する図。
【図１４】本発明の半導体装置における機械語プログラムの生成を説明する図。
【図１５】本発明のメモリ回路の一例を示す図。
【図１６】本発明のメモリ回路の一例を示す図。
【図１７】本発明のメモリ回路の一例を示す図。
【図１８】本発明のメモリ回路の一例を示す図。
【図１９】本発明の半導体装置の作製方法の一例を示す図。
【図２０】本発明の半導体装置の作製方法の一例を示す図。
【図２１】本発明の半導体装置の作製方法の一例を示す図。
【図２２】本発明の半導体装置の一例を示す図。
【図２３】本発明の半導体装置の一例を示す図。
【図２４】本発明の半導体装置の一例を示す図。
【図２５】本発明の半導体装置の一例を示す図。
【図２６】本発明の半導体装置の一例を示す図。
【図２７】本発明の半導体装置の使用形態の一例を示す図。
【図２８】本発明の半導体装置の作製方法の一例を示す図。
【図２９】本発明の半導体装置の作製方法の一例を示す図。
【図３０】本発明の半導体装置の作製方法の一例を示す図。
【図３１】本発明の半導体装置の作製方法の一例を示す図。
【図３２】本発明の半導体装置の作製方法の一例を示す図。
【図３３】本発明の半導体装置の作製方法の一例を示す図。
【発明を実施するための形態】
【００２２】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説
明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様
々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実
施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の
構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
【００２３】
（実施の形態１）
本実施の形態では、本発明における消費電力を低減する機能を実現するための半導体装
置とメモリ回路の一例に関して説明する。
【００２４】
図１に本発明における消費電力を低減する機能を搭載する半導体装置のブロック図を示
す。
【００２５】
図１において、半導体装置１００は、演算処理回路１０１、及びメモリ回路１０４を有
する。演算処理回路１０１は、演算回路１０２、及び制御回路１０３を有する。また、メ
モリ回路１０４は、ＲＯＭ１０５、ＲＡＭ１０６を有する。演算処理回路１０１とメモリ
回路１０４は、アドレスバス１０７とデータバス１０８によって接続される。アドレスバ
ス１０７を流れるアドレスバス信号１０９は、メモリ回路内のアドレスを指定する信号で
あり、演算処理回路１０１からメモリ回路１０４へ送られる。また、データバス１０８を
流れるデータバス信号１１０は、アドレスバス信号１０９によって指定されたメモリ回路
内のアドレスのデータをメモリ回路１０４から演算処理回路１０１へ送るための信号であ
る。
【００２６】
また、メモリ回路１０４に設けられたＲＯＭ１０５には、スタートアップルーチン２３
０と機械語プログラム２００（メインプログラムともいう）のデータが格納され、ＲＡＭ
１０６には、機械語プログラム２００を実行した際の処理データ２１０が格納される（図
２参照）。ＲＯＭ１０５は、マスクＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、有機
メモリ、ＥＥＰＲＯＭ等の不揮発性メモリを用いることが可能であり、ＲＡＭ１０６は、
スタティック型メモリ（ＳＲＡＭ：Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍ
ｏｒｙ）やダイナミック型メモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅ
ｓｓ  Ｍｅｍｏｒｙ）等の揮発性メモリを用いることが可能である。
【００２７】
また、ＲＯＭ１０５に格納される機械語プログラム２００のデータは、本発明の機械語
プログラム生成装置（プログラム変換手段とも表記する）２２１により高級言語プログラ
ム２２０から生成される。ＲＡＭ１０６は、ｎ個のバンクにわかれており、機械語プログ
ラム２００を実行した際の処理データ２１０は複数のスタックに分かれてＲＡＭのバンク
に格納される。具体的には、第１の１番目のスタック２０４から第１のｍ番目のスタック
２４０は第１のバンク２０１へ、第２の１番目のスタック２０５から第２のｍ番目のスタ
ック２４１は第２のバンク２０２へ、第ｎの１番目のスタック２０６から第ｎのｍ番目の
スタック２４２は第ｎのバンク２０３へ格納される。ＲＡＭ１０６は、内部のデータの場
所を示すアドレスを有する。アドレスは、０から始まり、ＲＡＭ１０６のサイズが大きく
なるほど増加する。なお、第１のバンク２０１は、アドレス０から始まり、第ｎのバンク
２０３は、最後のアドレスで終わる。また、ＲＯＭ１０５もサイズが大きくなるほどアド
レスが増加する。
【００２８】
スタートアップルーチン２３０のデータは、機械語プログラム生成装置２２１により高
級言語プログラム２２０から生成された機械語プログラム２００のデータをＲＯＭ１０５
に格納する際に追加される。スタートアップルーチン２３０には、ＲＯＭ１０５に格納さ
れた機械語プログラム２００を実行した際の処理データ２１０を格納する、ＲＡＭ１０６
の最初のアドレス（スタックポインタともいう）を設定する命令が書かれており、スター
トアップルーチン２３０は機械語プログラムが動作する前に実行される。例えば、スター
トアップルーチン２３０にＲＡＭの０番目のアドレスに相当する第１の１番目のスタック
２０４をスタックポインタに設定する命令が書かれているならば、第１の１番目のスタッ
ク２０４が最初のスタックポインタとなる。したがって、機械語プログラム２００を実行
する際には、演算回路は第１の１番目のスタック２０４以降のスタックを、処理データ２
１０を格納するために使用する。
【００２９】
次に、図１における半導体装置１００の動作の一例に関し、図４のフローチャートを参
照して説明する。
【００３０】
半導体装置１００が有する演算処理回路１０１は、動作を開始すると（Ｓ４００）、ア
ドレスバス１０７にアドレスバス信号１０９として「０」を出力し、ＲＯＭ１０５のアド
レス「０」から始まるスタートアップルーチン２３０をデータバス１０８を介してデータ
バス信号１１０として読み出す（Ｓ４０１）。演算処理回路内の演算回路１０２は、スタ
ートアップルーチン２３０に含まれるデータを解析し、実行する（Ｓ４０２）。演算回路
１０２は、以後の処理データを格納するためにスタックポインタを設定する（Ｓ４０３）
。最後に、演算回路１０２は、機械語プログラム２００を実行し（Ｓ４０４）、動作を終
了する（Ｓ４０５）。
【００３１】
また、本実施の形態で示す半導体装置において、複数（ここではｎ個）のバンクが設け
られたＲＡＭ１０６には、ＲＯＭ１０５の機械語プログラム２００を実行した際の処理デ
ータ２１０が複数のスタックに分割されて格納される。このとき、機械語プログラム２０
０に基づいて演算処理回路１０１が動作することによって、機械語プログラム２００終了
まで使用されないスタック、すなわち、機械語プログラム２００終了まで読み出されない
スタックが省かれる。また、機械語プログラム２００に基づいて演算処理回路１０１が動
作することによって、書き込みが連続したスタックが同一のバンクに書き込まれるように
機械語プログラムが最適化される。その結果、メモリ回路や半導体装置の消費電力の低減
を達成することができる。
【００３２】
以下、機械語プログラム生成装置２２１を用いた機械語プログラム２００の生成に関し
図面を参照して説明する。
【００３３】
機械語プログラム生成装置２２１は、字句解析手段３００、構文解析手段３０１、意味
解析手段３０２、コード生成手段３０３、スタック解析手段３０４、及び最適化手段３０
５を有する（図３参照）。高級言語プログラム２２０は、字句解析手段３００によってト
ークン列３１０（要素ともいう）に分解され、構文解析手段３０１によってトークン列３
１０内のトークンのつながりを分析され、構文木３１１が作成される。次に、意味解析手
段３０２によって、構文木３１１をもとに中間語３１２が作成される。中間語３１２は、
コード生成手段３０３によって、演算処理回路１０１が実行可能な実行コード３１３に変
換される。スタック解析手段３０４は、実行コード３１３を分析し、スタックの使用状況
を調べ解析結果３２０を出力する。最後に最適化手段３０５は、解析結果３２０を元に実
行コード３１３を最適化し、機械語プログラム２００として出力する。
【００３４】
以下に、図５〜図１４を参照して図３における機械語プログラム生成装置２２１での機
械語プログラム２００の生成処理を説明する。
【００３５】
図５に字句解析手段３００のフローチャートを示す。ここでは、高級言語プログラム２
２０を処理して、複数のトークンからなるトークン列３１０に分解する処理を行う。字句
解析手段３００は、動作を開始すると（Ｓ５００）、高級言語プログラム２２０を読み込
む（Ｓ５０１）。次に、字句解析手段３００は、高級言語プログラム２２０に対応したト
ークン辞書を読み込む（Ｓ５０２）。字句解析手段３００は、読み込んだトークン辞書を
元に、高級言語プログラム２２０内を検索し、トークン辞書内に存在する基準トークンと
一致する部分をトークンとして抜き出す（Ｓ５０３）。字句解析手段３００は、処理する
高級言語プログラム２２０がなくなると（Ｓ５０４）、トークン列３１０を出力し（Ｓ５
０５）、動作を終了する（Ｓ５０６）。
【００３６】
図６に字句解析手段３００の処理を具体的に示す。ここで例として用いる高級言語プロ
グラムと処理結果を表１に示す。なお、基準トークンは、種類が多いため、ここでは例と
して数値、括弧、演算子（＋，−，＊）を基準トークンとする。数値は１０進数表記、ト
ークン列の区切りはカンマで示す。
【００３７】
【表１】
0005301019.tif 000002
【００３８】
表１における例１、高級言語プログラム「１＋２＋３」を字句解析手段３００で処理す
るとき、当該字句解析手段３００は、図５のＳ５０２においてトークン辞書を読み込む。
続いて、字句解析手段３００は、図５のＳ５０３において基準トークンと高級言語プログ
ラムを比較し、最初に一致する部分を、トークン列として抜き出す。ここでは、具体的に
、数値の「１」をトークンとして抜き出す。次に、字句解析手段３００は、図５のＳ５０
４において残りの高級言語プログラムが無いか確認し、残りの高級言語プログラムが有る
ときは、図５のＳ５０３において、再び基準トークンと高級言語プログラムを比較する。
ここでは、高級言語プログラム「＋２＋３」が残っているので、再び基準トークンと高級
言語プログラムを比較し、演算子の「＋」をトークンとして抜き出す。図５のＳ５０３か
らＳ５０４までの処理を３回繰り返すと、トークン「２」、「＋」、「３」が抜き出され
る。次に、図５のＳ５０４において、残りの高級言語プログラムが無いか確認し、ここで
は残りの高級言語プログラムが無いため、トークン列「１，  ＋，  ２，  ＋，  ３」を
出力し、処理を終了する。
【００３９】
表１における例２、高級言語プログラム「１＋（３−２）」を字句解析手段３００で処
理するとき、当該字句解析手段３００は、図５のＳ５０２においてトークン辞書を読み込
む。続いて、字句解析手段３００は、図５のＳ５０３において基準トークンと高級言語プ
ログラムを比較し、最初に一致する部分を、トークン列として抜き出す。ここでは、具体
的に、数値の「１」をトークンとして抜き出す。次に、字句解析手段３００は、図５のＳ
５０４において残りの高級言語プログラムが無いか確認し、残りの高級言語プログラムが
有るときは、図５のＳ５０３において、再び基準トークンと高級言語プログラムを比較す
る。ここでは、高級言語プログラム「＋（３−２）」が残っているので、再び基準トーク
ンと高級言語プログラムを比較し、演算子の「＋」をトークンとして抜き出す。図５のＳ
５０３からＳ５０４までの処理を５回繰り返すと、トークン「（」、「３」、「−」、「
２」、「）」が抜き出される。次に、図５のＳ５０４において、残りの高級言語プログラ
ムが無いか確認し、ここでは残りの高級言語プログラムが無いため、トークン列「１，  
＋，  （，  ３，  −，  ２，  ）」を出力し、処理を終了する。
【００４０】
表１における例３、高級言語プログラム「１０−２＊３」を字句解析手段３００で処理
するとき、当該字句解析手段３００は、図５のＳ５０２においてトークン辞書を読み込む
。続いて、字句解析手段３００は、図５のＳ５０３において基準トークンと高級言語プロ
グラムを比較し、最初に一致する部分を、トークン列として抜き出す。ここでは、具体的
に、数値の「１０」をトークンとして抜き出す。次に、字句解析手段３００は、図５のＳ
５０４において残りの高級言語プログラムが無いか確認し、残りの高級言語プログラムが
有るときは、図５のＳ５０３において、再び基準トークンと高級言語プログラムを比較す
る。ここでは、高級言語プログラム「−２＊３」が残っているので、再び基準トークンと
高級言語プログラムを比較し、演算子の「−」をトークンとして抜き出す。図５のＳ５０
３からＳ５０４までの処理を３回繰り返すと、トークン「２」、「＊」、「３」が抜き出
される。次に、図５のＳ５０４において、残りの高級言語プログラムが無いか確認し、残
りの高級言語プログラムが無いため、トークン列「１０，  −，  ２，  ＊，  ３」を出
力し、処理を終了する。
【００４１】
次に、図７に構文解析手段３０１のフローチャートを示す。ここでは、トークンのつな
がりを木で表現する構造（構造木ともいう）として分析する。構文解析手段３０１は、動
作を開始すると（Ｓ７００）、トークン列を読み込む（Ｓ７０１）。続いて、構文解析手
段３０１は、トークン分類辞書を読み込む（Ｓ７０２）。続いて、構文解析手段３０１は
、トークン分類辞書を元にトークン列に注釈をつけ（Ｓ７０３）、トークン優先順位辞書
を読み込む（Ｓ７０４）。次に、構文解析手段３０１は、トークン優先順位辞書を元に、
トークン列内のトークンを並べ構文木を作る（Ｓ７０５）。最後に、構文解析手段３０１
は、構文木を出力し（Ｓ７０６）、動作を終了する（Ｓ７０７）。なお、構文木とは、構
文解析手段３０１により分析されたトークンをツリー状にしたものである。
【００４２】
図８に構文解析手段３０１の処理を具体的に示す。なお、トークン優先順位は、ここで
は例として高いほうから、「式」、「演算子（＊）」、「演算子（＋，−）」、「数値」
、という順番とし、同じ種類のトークンは、先にあるトークンを高い順位とする。なお、
数値は１０進数表記、トークン列の区切りはカンマで示す。
【００４３】
図８における例１、トークン列「１，  ＋，  ２，  ＋，  ３」を構文解析手段３０１
で処理するとき、当該構文解析手段３０１は、図７のＳ７０２においてトークン分類辞書
を読み込む。構文解析手段３０１は、図７のＳ７０３においてトークン列内のトークンに
、その種類に応じて注釈をつける。具体的には、トークン列「１，  ＋，  ２，  ＋，  
３」は、「数値１，  演算子＋，  数値２，  演算子＋，  数値３」となる。次に、構文
解析手段３０１は、図７のＳ７０４においてトークン優先順位辞書を読み込む。構文解析
手段３０１は、トークン列につけられた注釈を元に、優先順位の高いものから順に、構文
木に変換していく。具体的には、演算子＋８１０がもっとも順位が高いため、構文木内の
部分構文木８００がはじめに作成される。同様の操作をトークン列がなくなるまで繰り返
し、残りのトークン列が無くなれば、処理を終了する。
【００４４】
図８における例２、トークン列「１，  ＋，  （，  ３，  −，  ２，  ）」を構文解
析手段３０１で処理するとき、当該構文解析手段３０１は、図７のＳ７０２においてトー
クン分類辞書を読み込む。構文解析手段３０１は、図７のＳ７０３においてトークン列内
のトークンに、その種類に応じて注釈をつける。具体的には、トークン列「１，  ＋，  
（，  ３，  −，  ２，  ）」は、「数値１，  演算子＋，  式（数値３，  演算子−，
数値２）」となる。次に、構文解析手段３０１は、図７のＳ７０４においてトークン優
先順位辞書を読み込む。構文解析手段３０１は、トークン列につけられた注釈を元に、優
先順位の高いものから順に、構文木に変換していく。具体的には、式（数値３，  演算子
−，  数値２）内の演算子−８１１がもっとも順位が高いため、構文木内の部分構文木８
０１がはじめに作成される。同様の操作をトークン列がなくなるまで繰り返し、残りのト
ークン列が無くなれば、処理を終了する。
【００４５】
図８における例３、トークン列「１０，  ＋，  ２，  ＊，  ５」を構文解析手段３０
１で処理するとき、当該構文解析手段３０１は、図７のＳ７０２においてトークン分類辞
書を読み込む。構文解析手段３０１は、図７のＳ７０３においてトークン列内のトークン
に、その種類に応じて注釈をつける。具体的には、トークン列「１０，  ＋，  ２，  ＊
，  ５」は、「数値１０，  演算子＋，  数値２，  演算子＊，  数値５」となる。次に
、構文解析手段３０１は、図７のＳ７０４においてトークン優先順位辞書を読み込む。構
文解析手段３０１は、トークン列につけられた注釈を元に、優先順位の高いものから順に
、構文木に変換していく。具体的には、演算子＊８１２がもっとも順位が高いため、構文
木内の部分構文木８０２がはじめに作成される。同様の操作をトークン列がなくなるまで
繰り返し、残りのトークン列が無くなれば、処置を終了する。
【００４６】
図９に意味解析手段３０２のフローチャートを示す。ここでは、構文木３１１をもとに
中間語３１２を生成する。意味解析手段３０２は、動作を開始すると（Ｓ９００）、構文
木を読み込む（Ｓ９０１）。次に、意味解析手段３０２は、中間語ライブラリを読み込む
（Ｓ９０２）。次に、意味解析手段３０２は、中間語ライブラリを元に、構文木３１１の
枝（下部）から順に中間語を生成する（Ｓ９０３）。最後に意味解析手段３０２は、中間
語３１２を出力し（Ｓ９０４）、動作を終了する（Ｓ９０５）。
【００４７】
図１０に意味解析手段３０２の処理を具体的に示す。なお、本実施の形態では、演算処
理回路１０１は機械語プログラム２００を実行する際に、ＲＡＭ１０６にスタック型を適
用する。従って、中間語の記述はスタックマシン型を用いる。
【００４８】
図１０における例１、構文木１０００を意味解析手段３０２で処理するとき、当該意味
解析手段３０２は、図９のＳ９０２において中間語ライブラリを読み込み、中間語を生成
する（Ｓ９０３）。具体的には、構文木の末端枝１０１０を最初に中間語にする。構文木
の末端枝１０１０の中間語は「ＰＵＳＨ１，  ＰＵＳＨ２，  ＡＤＤ」であり、これはス
タックに１と２を入れて加算を行うことを示す中間語である。同様に構文木すべてを中間
語に変換し、図９のＳ９０４において中間語「ＰＵＳＨ１，  ＰＵＳＨ２，  ＡＤＤ，  
ＰＵＳＨ３，  ＡＤＤ」を出力し、動作を終了する（Ｓ９０５）。
【００４９】
図１０における例２、構文木１００１を意味解析手段３０２で処理するとき、当該意味
解析手段３０２は、図９のＳ９０２において中間語ライブラリを読み込み、中間語を生成
する（Ｓ９０３）。具体的には、構文木の末端枝１０１１を最初に中間語にする。構文木
の末端枝１０１１の中間語は「ＰＵＳＨ３，  ＰＵＳＨ２，  ＳＵＢ」であり、これはス
タックに３と２を入れて減算を行うことを示す中間語である。同様に構文木すべてを中間
語に変換し、図９のＳ９０４において中間語「ＰＵＳＨ３，  ＰＵＳＨ２，  ＳＵＢ，  
ＰＵＳＨ１，  ＡＤＤ」を出力し、動作を終了する（Ｓ９０５）。
【００５０】
図１０における例３、構文木１００２を意味解析手段３０２で処理するとき、当該意味
解析手段３０２は、図９のＳ９０２において中間語ライブラリを読み込み、中間語を生成
する（Ｓ９０３）。具体的には、構文木の末端枝１０１２を最初に中間語にする。構文木
の末端枝１０１２の中間語は「ＰＵＳＨ２，  ＰＵＳＨ２，  ＡＤＤ，  ＰＵＳＨ２，  
ＡＤＤ，  ＰＵＳＨ２，  ＡＤＤ，  ＰＵＳＨ２，  ＡＤＤ」であり、これはスタックに
２を入れて加算を行うことを５回繰り返す、即ち２かける５を示す中間語である。同様に
構文木すべてを中間語に変換し、図９のＳ９０４において中間語「ＰＵＳＨ２，  ＰＵＳ
Ｈ２，  ＡＤＤ，  ＰＵＳＨ２，  ＡＤＤ，  ＰＵＳＨ２，  ＡＤＤ，  ＰＵＳＨ２，  
ＡＤＤ，  ＰＵＳＨ１０，  ＡＤＤ」を出力し、動作を終了する（Ｓ９０５）。
【００５１】
図１１にコード生成手段３０３のフローチャートを示す。ここでは、中間語３１２をも
とに実行コード３１３を生成する。コード生成手段３０３は、動作を開始すると（Ｓ１１
００）、中間語を読み込む（Ｓ１１０１）。次に、コード生成手段３０３は、コードライ
ブラリを読み込む（Ｓ１１０２）。コード生成手段３０３は、コードライブラリを元に、
実行コードを生成する（Ｓ１１０３）。最後にコード生成手段３０３は、実行コード３１
３を出力し（Ｓ１１０４）、動作を終了する（Ｓ１１０５）。
【００５２】
表２にコード生成手段３０３の処理結果を例として示す。ここでは、中間語を、演算処
理回路が実行可能な実行コード（ネイティブコード、オブジェクトコードともいう）に変
換している。なお、実行コードは２進数表記、中間語の数値は１０進数表記として示す。
【００５３】
【表２】
0005301019.tif 000003
【００５４】
図１２にスタック解析手段３０４の処理を具体的に示す。
【００５５】
スタック解析手段３０４は、実行コード３１３を分析し、解析結果３２０を出力する。
図１２にスタック解析手段での解析結果を例として示す。ここでは、実行コード３１３の
実行時間を横軸にとり、スタックポインタを縦軸にとって、プログラム開始１２０１から
プログラム終了１２０２までのスタックポインタの移動状況、即ちスタックの使用状況を
グラフ１２００として示している。なお、ここでは、例としてバンク数ｎ＝４、スタック
数ｍ＝４とし、スタートアップルーチンで指定されるスタックポインタはＲＡＭの０番目
のアドレスに相当する第１の１番目のスタックであり、スタックへの書き込みを黒丸印●
、スタックからの読み出しを白丸印○として示している。バンク境界１２０５は、第１の
バンクと第２のバンクとの境界であり、同様に第２のバンクと第３のバンクの境界をバン
ク境界１２０６、第３のバンクと第４のバンクの境界をバンク境界１２０７とする。連続
したスタック１２１０は、スタックへの書き込みが４回連続して続いており、バンク境界
１２０５またはバンク境界１２０６をまたいでいないため、特に、バンクをまたがない連
続したスタックと言う。一方、連続したスタック１２１１は、スタックへの書き込みが４
回連続して続いており、バンク境界１２０７をまたいでいるため、特に、バンクをまたぐ
連続したスタックと言い、連続したスタック１２１０と区別する。
【００５６】
図１３に最適化手段３０５のフローチャートを示す。ここでは、実行コード３１３を分
析した解析結果３２０によって実行コード３１３の最適化を行い、機械語プログラム２０
０として出力する。最適化手段３０５は、動作を開始すると（Ｓ１３００）、実行コード
を読み込む（Ｓ１３０１）。次に、最適化手段３０５は、ＲＡＭ設計情報を読み込む（Ｓ
１３０２）。ＲＡＭ設計情報とは、具体的にはＲＡＭのバンクサイズに関する情報である
。最適化手段３０５は解析結果３２０を読み込み（Ｓ１３０３）、ＲＡＭの消費電力が小
さくなるように最適化を行う（Ｓ１３０４）。具体的には、プログラム終了まで読みださ
れないスタックを省き、読みだされるスタックのうち、書き込みが連続したスタックがバ
ンクの境界をまたがないようにスタックを配置する。最後に、最適化手段３０５は、機械
語プログラム２００を出力し（Ｓ１３０５）、動作を終了する（Ｓ１３０６）。
【００５７】
図１４に最適化手段３０５の処理を具体的に示す。なお、実行コードは２進数表記とし
て示す。なお、例としてバンク数ｎ＝４、スタック数ｍ＝４として説明し、図１２に示し
たグラフ１２００を解析結果として使用する。
【００５８】
図１４における、実行コード１４０１を最適化手段で処理するとき、最適化手段は、図
１３のＳ１３０１において実行コード１４０１を読み込み、図１３のＳ１３０２において
ＲＡＭ設計情報を読み込む。具体的には、本実施の形態ではバンク数ｎ＝４、スタック数
ｍ＝４とするため、そのようなＲＡＭ設計情報を読み込む。次に最適化手段は、グラフ１
２００を読み込み、ＲＡＭの消費電力が小さくなるように最適化を行う（Ｓ１３０４）。
具体的には、グラフ１２００において、まず、プログラム終了まで使用されない、つまり
、プログラム終了まで読み出されないスタック１４１０が省かれ（グラフ１４０５）、続
いて、書き込みが連続したスタック１４２０が第１のバンク境界１４３０をまたがないよ
うに配置しなおされる（グラフ１４０６）。グラフ１４０６においては、書き込みが連続
したスタックが、第１のバンク境界１４３０（第１のバンクと第２のバンクとの境界）と
、第２のバンク境界１４４０（第２のバンクと第３のバンクとの境界）との間で書き込ま
れる様に、配置されている。なお、本明細書において、「スタックを省く」とは、一度デ
ータの書き込みをしたスタックを新たに別のデータを書き込むために利用することを示す
。これによって、データの書き込みに使用するスタックの数を削減することができる。最
適化手段３０５は、グラフ１４０６を元に実行コード１４０１を最適化する。最後に、最
適化手段３０５は、図１３のＳ１３０５において機械語プログラム１４０２を出力し、動
作を終了する（Ｓ１３０６）。
【００５９】
機械語プログラム２００は、ＲＯＭ１０５に格納され、演算処理回路によって実行され
る。スタックポインタのアドレスが小さいほど、書き込み、または読み出しにかかる消費
電力が減少するため、このような機械語プログラムを演算処理回路で実行することにより
、消費電力を低減させることが出来る。
【００６０】
以上のような形態とすることで、演算処理回路とメモリ回路によって構成された半導体
装置において、機械語プログラム生成装置によって生成されたメモリ回路に適した機械語
プログラムを実行することにより、消費電力の低減を行う。そのため、高性能で低消費電
力の半導体装置を提供することが出来る。また、演算処理回路とメモリ回路によって構成
された半導体装置において、プログラムの実行コードの最適化を図ることができるため、
動作方法が変更になることに伴う仕様の変更により、半導体装置のマスク設計の段階から
作り直す必要ない。そのため、製造コストの削減及び製造時間の短縮ができる。また、マ
スク設計の変更によって再度作り直した半導体装置が不具合といった懸念もない。
【００６１】
なお、本実施の形態は、本明細書中の他の実施の形態のいかなる記載とも自由に組み合
わせて実施することが可能である。
【００６２】
（実施の形態２）
本実施の形態では、本発明における半導体装置に搭載するメモリ回路の一例に関して、
図１５〜図１８を参照して説明する。なお、本実施の形態におけるメモリとは、実施の形
態１におけるＲＡＭを指す。また、本実施の形態におけるメモリブロック１つは、実施の
形態１におけるバンク１つと同じである。
【００６３】
図１５は、本実施の形態におけるメモリのブロック図である。図１６は、本実施の形態
におけるメモリを構成するメモリブロックのブロック図である。図１７は、本実施の形態
におけるメモリを構成するメモリブロックのタイミングチャートである。図１８は、本実
施の形態におけるメモリのタイミングチャートである。
【００６４】
図１５に示すように、本実施の形態におけるメモリ２１００は、第１〜第４のメモリブ
ロック２１０１〜２１０４と、動作制御回路２１０５と、入力信号制御回路２１０６と、
出力信号制御回路２１０７とから構成される。ここで、第１〜第４のメモリブロック２１
０１〜２１０４は、図１６におけるメモリブロック２２００である。
【００６５】
なお、本実施の形態では、メモリアドレス信号が４ビット、すなわち１６ワードで、メ
モリ読み出し／書き込みデータ信号が４ビットのメモリについて、メモリブロックを４個
でメモリを構成する場合について説明する。
【００６６】
図１６において、メモリブロック２２００は、メモリアレイ２２０１、行デコーダ２２
０２、ＲＷ回路２２０３から構成される。
【００６７】
メモリアレイ２２０１は、第１〜第１６のメモリセル２２０４〜２２１９を、４行×４
列のマトリクス状に配置して構成される。
【００６８】
メモリアレイ２２０１において、第１の読み出しワード信号線２２２４と、第１の書き
込みワード信号線２２２８と、は、各々第１〜第４のメモリセル２２０４〜２２０７と電
気的に接続されている。第２の読み出しワード信号線２２２５と、第２の書き込みワード
信号線２２２９は、各々第５〜第８のメモリセル２２０８〜２２１１と電気的に接続され
ている。第３の読み出しワード信号線２２２６と、第３の書き込みワード信号線２２３０
は、各々第９〜第１２のメモリセル２２１２〜２２１５と電気的に接続されている。第４
の読み出しワード信号線２２２７と、第４の書き込みワード信号線２２３１は、各々第１
３〜第１６のメモリセル２２１６〜２２１９に電気的に接続されている。
【００６９】
また、メモリアレイ２２０１において、第１の読み出しビット信号線２２３２と第１の
書き込みビット信号線２２３６は、各々第１、第５、第９、第１３のメモリセル２２０４
、２２０８、２２１２、２２１６と、電気的に接続されている。第２の読み出しビット信
号線２２３３と、第２の書き込みビット信号線２２３７は、各々第２、第６、第１０、第
１４のメモリセル２２０５、２２０９、２２１３、２２１７と、電気的に接続されている
。第３の読み出しビット信号線２２３４と、第３の書き込みビット信号線２２３８は、各
々第３、第７、第１１、第１５のメモリセル２２０６、２２１０、２２１４、２２１８と
、電気的に接続されている。また、第４の読み出しビット信号線２２３５と、第４の書き
込みビット信号線２２３９は、各々第４、第８、第１２、第１６のメモリセル２２０７、
２２１１、２２１５、２２１９と、電気的に接続されている。
【００７０】
ここで、例えば、第１の読み出しワード信号線２２２４の電位が”Ｈ”の時、第１〜第
４のメモリセル２２０４〜２２０７に格納されたデータに応じて、第１〜第４の読み出し
ビット信号線２２３２〜２２３５は高電位または低電位となる。また、第１の書き込みワ
ード信号線２２２８の電位が”Ｈ”の時、第１〜第４の書き込みビット信号線２２３６〜
２２３９の電位に応じて、第１〜第４のメモリセル２２０４〜２２０７に、データが格納
される。
【００７１】
行デコーダ２２０２は、第１、第２のメモリブロックアドレス信号線２２２０、２２２
１と、メモリブロック読み出し制御信号線２２２２と、メモリブロック書き込み制御信号
線２２２３と、から各々供給される第１、第２のメモリブロックアドレス信号と、メモリ
ブロック読み出し制御信号と、メモリブロック書き込み制御信号と、に応じて、第１〜第
４の読み出しワード信号線２２２４〜２２２７に供給する第１〜第４の読み出しワード信
号と、第１〜第４の書き込みワード信号線２２２８〜２２３１に供給する第１〜第４の書
き込みワード信号と、を生成する機能を有する。
【００７２】
行デコーダ２２０２は、例えば、メモリブロック読み出し制御信号が”Ｈ”で、第１の
メモリブロックアドレス信号と第２のメモリブロックアドレス信号の電位の組み合わせが
”ＬＬ”、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合に、それぞれ第１、第２、第３、第４の
読み出しワード信号を”Ｈ”とする機能を有する。例えば、メモリブロック読み出し制御
信号が”Ｈ”で、第１のメモリブロックアドレス信号の電位が”Ｌ”で第２のメモリブロ
ックアドレス信号の電位が”Ｈ”の場合は、第２の読み出しワード信号を”Ｈ”とする。
【００７３】
また、行デコーダ２２０２は、例えば、メモリブロック書き込み制御信号が”Ｈ”で、
第１のメモリブロックアドレス信号と第２のメモリブロックアドレス信号の電位の組み合
わせが”ＬＬ”、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合に、それぞれ、第１、第２、第３
、第４の書き込みワード信号を”Ｈ”とする機能を有する。例えば、メモリブロック書き
込み制御信号が”Ｈ”で、第１のメモリブロックアドレス信号の電位が”Ｌ”で第２のメ
モリブロックアドレス信号の電位が”Ｈ”の場合は、第２の書き込みワード信号を”Ｈ”
とする。
【００７４】
なお、本明細書では、高電位を”Ｈ”、低電位を”Ｌ”としている。
【００７５】
ＲＷ回路２２０３は、メモリセルに格納されたデータに応じて第１〜第４の読み出しビ
ット信号線２２３２〜２２３５に供給される第１〜４の読み出しビット信号から、第１〜
第４のメモリブロック読み出しデータ信号線２２４０〜２２４３に供給する第１〜第４の
メモリブロック読み出しデータ信号を生成する機能を有する。また、ＲＷ回路２２０３は
、第１〜第４のメモリブロック書き込みデータ信号線２２４４〜２２４７から供給される
第１〜第４のメモリブロック書き込みデータ信号から、第１〜第４の書き込みビット信号
線２２３６〜２２３９に供給する第１〜第４の書き込みビット信号を生成する機能を有す
る。
【００７６】
例えば、第１〜第４の読み出しビット信号線２２３２〜２２３５が高電位か低電位かを
センスアンプにより高速に検出し、ラッチ及びバッファを介して、第１〜第４のメモリブ
ロック読み出しデータ信号線２２４０〜２２４３に供給する第１〜第４のメモリブロック
読み出しデータ信号を生成する。また、第１〜第４のメモリブロック書き込みデータ信号
線２２４４〜２２４７の電位に応じて、第１〜第４の書き込みビット信号線２２３６〜２
２３９に供給する第１〜第４の書き込みビット信号を生成する。
【００７７】
図１７は、メモリブロック２２００の入出力信号に関するタイミングチャートである。
図１６における第１のメモリブロックアドレス信号線２２２０から供給される第１のメモ
リブロックアドレス信号のタイミングチャートを、図１７における第１の信号２３５１に
示す。同様に、図１６における第２のメモリブロックアドレス信号線２２２１から供給さ
れる、第２のメモリブロックアドレス信号のタイミングチャートを図１７における第２の
信号２３５２に示す。また、図１６におけるメモリブロック読み出し制御信号線２２２２
と、メモリブロック書き込み制御信号線２２２３と、から各々供給されるメモリブロック
読み出し制御信号と、メモリブロック書き込み制御信号のタイミングチャートを図１７に
おける第３の信号２３５３と、第４の信号２３５４にそれぞれ示す。また、図１６におけ
る第１〜第４のメモリブロック書き込みデータ信号線２２４４〜２２４７から供給される
第１〜第４のメモリブロック書き込みデータ信号のタイミングチャートを、図１７におけ
る第５〜８の信号２３５５〜２３５８にそれぞれ示す。
【００７８】
なお、ＲＷ回路２２０３は、第１〜第４のメモリブロック書き込みデータ信号から、バ
ッファを介して第１〜第４の書き込みビット信号を生成する機能を有するものとする。こ
の場合、第１〜第４の書き込みビット信号線２２３６〜２２３９に供給される第１〜第４
の書き込みビット信号のタイミングチャートも、図１７における第５〜８の信号２３５５
〜２３５８のタイミングチャートと同様になる。
【００７９】
ここで、メモリブロック書き込み制御信号が”Ｈ”である期間、すなわち図１７の第１
の期間２３７１を、メモリブロック書き込み期間とする。また、メモリブロック読み出し
制御信号が”Ｈ”である期間、すなわち図１７の第３の期間２３７３を、メモリブロック
読み出し期間とする。さらに、メモリブロック読み出し制御信号とメモリブロック書き込
み制御信号とが共に”Ｌ”である期間、すなわち図１７の第２の期間２３７２を、メモリ
ブロック待機期間とする。
【００８０】
メモリブロック書き込み期間２３７１では、図１６における、メモリブロック書き込み
制御信号線２２２３から供給されるメモリブロック書き込み制御信号が”Ｈ”で、第１の
メモリブロックアドレス信号線２２２０と第２のメモリブロックアドレス信号線２２２１
とから各々供給される第１のメモリブロックアドレス信号と第２のメモリブロックアドレ
ス信号の電位の組み合わせが”ＬＬ”、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、それぞれ
、第１、第２、第３、第４の書き込みワード信号が”Ｈ”となる。なお、第１、第２、第
３、第４の書き込みワード信号は、第１、第２、第３、第４の書き込みワード信号線２２
２８、２２２９、２２３０、２２３１から各々供給される信号をいう。したがって、第１
〜４の書き込みワード信号のタイミングチャートは、図１７における第９〜１２の信号２
３５９〜２３６２のようになる。
【００８１】
また、第１の書き込みワード信号が”Ｈ”の期間に、第１〜第４の書き込みビット信号
線２２３６〜２２３９の電位、つまり、第１〜第４のメモリブロック書き込みデータ信号
の電位が、第１〜第４のメモリセル２２０４〜２２０７に格納される。すなわち、図１６
における第１〜第４のメモリセル２２０４〜２２０７に”Ｈ”、”Ｈ”，”Ｌ”、”Ｌ”
が格納される。同様に、第２の書き込みワード信号が”Ｈ”の期間に、第５〜８のメモリ
セル２２０８〜２２１１に”Ｌ”、”Ｌ”、”Ｈ”、”Ｈ”が、第３の書き込みワード信
号が”Ｈ”の期間に、第９〜１２のメモリセル２２１２〜２２１５に”Ｈ”、”Ｌ”、”
Ｌ”、”Ｈ”が、第４の書き込みワード信号が”Ｈ”の期間に、第１３〜１６のメモリセ
ル２２１６〜２２１９に、”Ｌ”、”Ｈ”、”Ｈ”、”Ｌ”が、各々格納される。
【００８２】
メモリブロック読み出し期間２３７３では、図１６における、メモリブロック読み出し
制御信号線２２２２から供給されるメモリブロック読み出し制御信号が”Ｈ”で、第１の
メモリブロックアドレス信号線２２２０と第２のメモリブロックアドレス信号線２２２１
とから各々供給される第１のメモリブロックアドレス信号と第２のメモリブロックアドレ
ス信号が”ＬＬ”、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、それぞれ、第１、第２、第３
、第４の読み出しワード信号が”Ｈ”となる。なお、第１、第２、第３、第４の読み出し
ワード信号とは、第１、第２、第３、第４の読み出しワード信号線２２２４、２２２５、
２２２６、２２２７から供給される信号をいう。したがって、第１〜４の読み出しワード
信号のタイミングチャートは、図１７における第１３〜１６の信号２３６３〜２３６６の
ようになる。
【００８３】
第１の読み出しワード信号が”Ｈ”の期間において、図１６における第１〜第４のメモ
リセル２２０４〜２２０７に格納された電位に応じて、第１〜第４の読み出しビット信号
線２２３２〜２２３５に第１〜第４の読み出しビット信号が供給される。ここでは、メモ
リブロック書き込み期間２３７１に格納された電位により、第１〜第４の読み出しビット
信号は、”Ｈ”、”Ｈ”、”Ｌ”、”Ｌ”となる。
【００８４】
同様に、第２の読み出しワード信号が”Ｈ”の期間において、図１６における第５〜８
のメモリセル２２０８〜２２１１に格納された電位に応じて、第１〜第４の読み出しビッ
ト信号線２２３２〜２２３５に第１〜第４の読み出しビット信号が供給される。ここでは
、メモリブロック書き込み期間２３７１に格納された電位により、第１〜第４の読み出し
ビット信号は、”Ｌ”、”Ｌ”、”Ｈ”、”Ｈ”、となる。
【００８５】
また、第３の読み出しワード信号が”Ｈ”の期間において、図１６における第９〜１２
のメモリセル２２１２〜２２１５に格納された電位に応じて、第１〜第４の読み出しビッ
ト信号線２２３２〜２２３５に第１〜第４の読み出しビット信号が供給される。ここでは
、メモリブロック書き込み期間２３７１に格納された電位により、第１〜第４の読み出し
ビット信号は、”Ｈ”、”Ｌ”、”Ｌ”、”Ｈ”、となる。
【００８６】
さらに、第４の読み出しワード信号が”Ｈ”の期間において、図１６における第１３〜
１６のメモリセル２２１６〜２２１９に格納された電位に応じて、第１〜第４の読み出し
ビット信号線２２３２〜２２３５に第１〜第４の読み出しビット信号が供給される。ここ
では、メモリブロック書き込み期間２３７１に格納された電位により、第１〜第４の読み
出しビット信号は、”Ｌ”、”Ｈ”、”Ｈ”、”Ｌ”、となる。
【００８７】
つまり、第１〜第４の読み出しビット信号のタイミングチャートは、図１７における第
１７〜第２０の信号２３６７〜２３７０となる。
【００８８】
なお、ＲＷ回路２２０３は、第１〜第４の読み出しビット信号から、バッファを介して
、第１〜第４のメモリブロック読み出しデータ信号を生成する機能を有するものとする。
この場合、第１〜第４のメモリブロック読み出しデータ信号線２２４０〜２２４３に供給
される第１〜第４のメモリブロック読み出しデータ信号のタイミングチャートも、図１７
における第１７〜第２０の信号２３６７〜２３７０のタイミングチャートと同様となる。
【００８９】
図１７に示すように、メモリブロック待機期間２３７２は、メモリブロック入力信号、
すなわち第１、第２のメモリブロックアドレス信号と、メモリブロック読み出し制御信号
と、メモリブロック書き込み制御信号と、メモリブロック書き込みデータ信号と、が一定
値となっている。この場合、メモリブロックの動作が停止しているため、消費電力を非常
に低減することができる。
【００９０】
ここで、図１５の第１〜第４のメモリブロック２１０１〜２１０４は、図１６における
メモリブロック２２００である。なお、第１のメモリブロック２１０１に対する入力信号
線、すなわち、図１６における第１、第２のメモリブロックアドレス信号線２２２０、２
２２１と、メモリブロック読み出し制御信号線２２２２と、メモリブロック書き込み制御
信号線２２２３と、第１〜第４のメモリブロック書き込みデータ信号線２２４４〜２２４
７と、をまとめて、図１５における第１のメモリブロック入力信号線２１１３とする。ま
た、第１のメモリブロック２１０１からの出力信号線、すなわち、図１６における第１〜
第４のメモリブロック読み出しデータ信号線２２４０〜２２４３を、図１５における第１
のメモリブロック出力信号線２１１７とする。
【００９１】
同様に、第２〜第４のメモリブロック２１０２〜２１０４に対する入力信号線、すなわ
ち、図１６における第１、第２のメモリブロックアドレス信号線２２２０、２２２１と、
メモリブロック読み出し制御信号線２２２２と、メモリブロック書き込み制御信号線２２
２３と、第１〜第４のメモリブロック書き込みデータ信号線２２４４〜２２４７と、を各
々まとめて、図１５における第２〜第４のメモリブロック入力信号線２１１４〜２１１６
とする。また、第２〜第４のメモリブロック２１０２〜２１０４からの出力信号線、すな
わち、図１６における第１〜第４のメモリブロック読み出しデータ信号線２２４０〜２２
４３を、図１５における第２〜第４のメモリブロック出力信号線２１１８〜２１２０とす
る。
【００９２】
動作制御回路２１０５は、第１〜第４のメモリアドレス信号線からなるメモリアドレス
バス信号線２１１１より供給される第１〜第４のメモリアドレス信号のうち、第３、第４
のメモリアドレス信号から、第１〜第４のメモリブロック動作制御信号を生成する機能を
有する。上記第１〜第４のメモリブロック動作制御信号の各々の電位により、第１〜第４
のメモリブロック２１０１〜２１０４の動作がそれぞれ制御される。なお、第１〜第４の
メモリブロック動作制御信号は、第１〜第４のメモリブロック動作制御信号線からなるメ
モリブロック動作制御バス信号線１１２に供給される。
【００９３】
例えば、第３のメモリアドレス信号と第４のメモリアドレス信号とが、”ＬＬ”の場合
、読み出しまたは書き込みの対象となるメモリセルは、第１のメモリブロック２１０１に
含まれる構成とする。また、同様に、第３のメモリアドレス信号と第４のメモリアドレス
信号とが、各々、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、読み出しまたは書き込みの対象
となるメモリセルは、各々、第２のメモリブロック２１０２、第３のメモリブロック２１
０３、第４のメモリブロック２１０４に含まれる構成とする。つまり、第３のメモリアド
レス信号が”Ｌ”で第４のメモリアドレス信号が”Ｈ”の場合は、第２のメモリブロック
２１０２に読み出しまたは書き込みの対象となるメモリセルがある。
【００９４】
ここで、第３のメモリアドレス信号と第４のメモリアドレス信号の組み合わせが、”Ｌ
Ｌ”の場合、第１のメモリブロック動作制御信号を”Ｈ”とし、第２、第３、第４のメモ
リブロック動作制御信号を”Ｌ”とする。また、同様に、第３のメモリアドレス信号と第
４のメモリアドレス信号の組合せが各々”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、第２、第
３、第４のメモリブロック動作制御信号を各々”Ｈ”とし、他のメモリブロック動作制御
信号を”Ｌ”とする。例えば、第３のメモリアドレス信号が”Ｌ”で第４のメモリアドレ
ス信号”Ｌ”の場合は、第１のメモリブロック動作制御信号が”Ｈ”となり、残りの第２
〜第４のメモリブロック動作制御信号が”Ｌ”となる。
【００９５】
入力信号制御回路２１０６は、メモリ読み出し制御信号線２１０８と、メモリ書き込み制
御信号線２１０９と、第１〜第４のメモリ書き込みデータ信号線からなるメモリ書き込み
データバス信号線２１１０と、メモリアドレスバス信号線２１１１と、メモリブロック動
作制御バス信号線２１１２と、から各々供給されるメモリ読み出し制御信号と、メモリ書
き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモリアド
レス信号と、第１〜第４のメモリブロック動作制御信号と、から、第１〜第４のメモリブ
ロック入力信号を生成する機能を有する。第１〜第４のメモリブロック入力信号は、第１
〜第４のメモリブロック入力信号線２１１３〜２１１６に各々供給される。
【００９６】
例えば、第１のメモリブロック動作制御信号が、”Ｈ”の場合、つまり、第１のメモリ
ブロック２１０１に読み出しまたは書き込みの対象となるメモリセルが含まれる場合、メ
モリ読み出し制御信号と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデー
タ信号と、第１、第２のメモリアドレス信号と、に応じた電位が、第１のメモリブロック
入力信号となる。一方第２、第３、第４のメモリブロック入力信号は、メモリ読み出し制
御信号と、メモリ書き込み制御信号と、メモリ書き込みデータ信号と、メモリアドレス信
号と、の値によらず一定値とする。また、同様に例えば、第２、第３、第４のメモリブロ
ック動作制御信号が各々”Ｈ”の場合、メモリ読み出し制御信号と、メモリ書き込み制御
信号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモリアドレス信号と
、に応じた電位が、各々第２、第３、第４のメモリブロック入力信号とする。一方、他の
メモリブロック入力信号は、メモリ読み出し制御信号と、メモリ書き込み制御信号と、メ
モリ書き込みデータ信号と、メモリアドレス信号と、の値に依らずに一定値とする。
【００９７】
出力信号制御回路２１０７は、第１〜第４のメモリブロック出力信号線２１１７〜２１
２０から供給される第１〜第４のメモリブロック出力信号と、メモリブロック動作制御バ
ス信号線２１１２から供給される第１〜第４のメモリブロック動作制御信号と、から、第
１〜第４のメモリ読み出しデータ信号線からなるメモリ読み出しデータバス信号線２１２
１に供給する第１〜第４のメモリ読み出しデータ信号を生成する機能を有する。
【００９８】
例えば、第１〜第４のメモリブロック出力信号のいずれかを、第１〜第４のメモリブロ
ック動作制御信号に応じて選択し、バッファを介して、当該メモリブロック出力信号を、
メモリ読み出しデータ信号として、メモリ読み出しデータバス信号線２１２１に供給する
。
【００９９】
図１８は、本実施の形態におけるメモリの入出力信号に関するタイミングチャートであ
る。図１５におけるメモリアドレスバス信号線２１１１と、メモリ読み出し制御信号線２
１０８と、メモリ書き込み制御信号線２１０９と、メモリ書き込みデータバス信号線２１
１０と、から各々供給される第１〜第４のメモリアドレス信号と、メモリ読み出し制御信
号と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、のタイミ
ングチャートを、図１８における第１〜第４の信号２４０１〜２４０４とする。なお、第
１〜第４のメモリアドレス信号の電位を順に記して、第１の信号２４０１を表している。
同様に、第１〜第４のメモリ書き込みデータ信号の電位を順に記して、第４の信号２４０
４を表している。
【０１００】
ここで、メモリ書き込み制御信号が”Ｈ”である期間、すなわち図１８の第１の期間２
４１８を、メモリ書き込み期間とする。また、メモリ読み出し制御信号が”Ｈ”である期
間、すなわち図１８の第３の期間２４２０を、メモリ読み出し期間とする。さらに、メモ
リ読み出し制御信号とメモリ書き込み制御信号とが共に”Ｌ”である期間、すなわち図１
８の第２の期間２４１９を、メモリ待機期間とする。
【０１０１】
第３のメモリアドレス信号と第４のメモリアドレス信号との電位の組み合わせが”ＬＬ
”の場合、第１のメモリブロック動作制御信号が”Ｈ”となり、第２、第３、第４のメモ
リブロック動作制御信号は”Ｌ”となる。同様に、第３のメモリアドレス信号と第４のメ
モリアドレス信号との電位の組合せが、”ＬＨ”の場合、第２のメモリブロック動作制御
信号が”Ｈ”となり、第１、第３、第４のメモリブロック動作制御信号は”Ｌ”となる。
また、第３のメモリアドレス信号と第４のメモリアドレス信号との電位の組合せが”ＨＬ
”の場合、第３のメモリブロック動作制御信号が”Ｈ”となり、第１、第２、第４のメモ
リブロック動作制御信号は”Ｌ”となる。また、第３のメモリアドレス信号と第４のメモ
リアドレス信号との電位の組合せが”ＨＨ”の場合、第４のメモリブロック動作制御信号
が”Ｈ”となり、第１、第２、第３のメモリブロック動作制御信号は”Ｌ”となる。した
がって、第１、第２のメモリブロック動作制御信号のタイミングチャートは、図１８にお
ける第５、第６の信号２４０５、２４０６のようになる。なお、第３、第４のメモリブロ
ック動作制御信号のタイミングチャートは、図１８には示していないが、常に”Ｌ”であ
る。
【０１０２】
ここで、図１５における入力信号制御回路２１０６は、メモリ読み出し制御信号と、メ
モリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモ
リアドレス信号と、に対して、各々第１、第２、第３、第４のメモリブロック動作制御信
号との論理積を演算することで、第１〜第４のメモリブロック入力信号を生成するものと
する。つまり、第１のメモリブロック動作制御信号が”Ｈ”の期間は、メモリ読み出し制
御信号と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１
、第２のメモリアドレス信号と、が第１のメモリブロック入力信号となり、第２〜第４の
メモリブロック入力信号は、全て”Ｌ”となる。
【０１０３】
したがって、第１のメモリブロック２１０１における、第１、第２のメモリブロックア
ドレス信号のタイミングチャートは、図１８における第７の信号２４０７、メモリブロッ
ク読み出し制御信号のタイミングチャートは、図１８における第８の信号２４０８、メモ
リブロック書き込み制御信号のタイミングチャートは、図１８における第９の信号２４０
９、第１〜第４のメモリブロック書き込みデータ信号のタイミングチャートは、図１８に
おける第１０の信号２４１０となる。
【０１０４】
なお、第１、第２のメモリブロックアドレス信号の電位を順に記して、第７の信号２４
０７を表している。同様に、第１〜第４のブロック書き込みデータ信号の電位を順に記し
て、第１０の信号２４１０を表している。メモリ書き込み期間中に第１のメモリブロック
２１０１に格納されたデータが、メモリ読み出し期間に読み出される。したがって、第１
のメモリブロック読み出しデータ信号のタイミングチャートは、図１８における第１１の
信号２４１１となる。
【０１０５】
同様に、第２のメモリブロック２１０２における、第１、第２のメモリブロックアドレ
ス信号のタイミングチャートは、図１８における第１２の信号２４１２、メモリブロック
読み出し制御信号のタイミングチャートは、図１８における第１３の信号２４１３、メモ
リブロック書き込み信号のタイミングチャートは、図１８における第１４の信号２４１４
、第１〜第４のメモリブロック書き込みデータ信号のタイミングチャートは、図１８にお
ける第１５の信号２４１５となる。
【０１０６】
なお、第１、第２のメモリブロックアドレス信号の電位を順に記して、第１２の信号２
４１２を表している。同様に、第１〜第４のメモリブロック書き込みデータ信号の電位を
順に記して、第１５の信号２４１５を表している。なお、メモリ書き込み期間中に第２の
メモリブロック２１０２に格納されたデータが、メモリ読み出し期間に読み出される。し
たがって、第２のメモリブロック読み出しデータ信号のタイミングチャートは、図１８に
おける第１６の信号２４１６となる。
【０１０７】
ここで、図１５における出力信号制御回路２１０７は、第１のメモリブロック動作制御
信号が”Ｈ”の場合は第１のメモリブロック出力信号を、第２のメモリブロック動作制御
信号が”Ｈ”の場合は第２のメモリブロック出力信号を、第３のメモリブロック動作制御
信号が”Ｈ”の場合は第３のメモリブロック出力信号を、第４のメモリブロック動作制御
信号が”Ｈ”の場合は第４のメモリブロック出力信号を、各々選択し、第１〜第４のメモ
リ読み出しデータ信号とするものとする。この場合、第１〜第４のメモリ読み出しデータ
信号のタイミングチャートは、図１８における第１７の信号２４１７となる。
【０１０８】
ところで、第１のメモリブロック動作制御信号が”Ｈ”の期間は、第２〜第４のメモリ
ブロック入力信号は、全て”Ｌ”としている。このため、第２〜第４のメモリブロック２
１０２〜２１０４におけるメモリブロック入力信号は、図１７におけるメモリブロック待
機期間２３７２と等価である。すなわち、第２〜第４のメモリブロック２１０２〜２１０
４における消費電力は、待機時の消費電力に等しい。同様に、第２のメモリブロック動作
制御信号が”Ｈ”の期間は、第１、第３、第４のメモリブロック入力信号は、全て”Ｌ”
となっている。このため、第１、第３、第４のメモリブロック２１０１、２１０３、２１
０４における入力信号は、図１７におけるメモリブロック待機期間２３７２と等価である
。すなわち、第１、第３、第４のメモリブロック２１０１、２１０３、２１０４における
消費電力は、待機時の消費電力に等しい。したがって、少なくともメモリ全体の４分の３
は、常に待機状態であり、メモリ全体の消費電力を大幅に軽減することが可能である。
【０１０９】
以上のような形態とすることで、データの読み出しまたは書き込みの対象となるメモリ
セルを含むメモリブロックの入力信号のみを変化させ、他のメモリブロックの入力信号を
変化しない。すなわち、当該メモリセルを含むメモリブロック以外のメモリブロックにお
ける消費電力は、待機時の消費電力となることにより、メモリ回路全体の消費電力の低減
を行う。そのため、高性能で低消費電力の半導体装置を提供することが出来る。
【０１１０】
なお、本実施の形態は、本明細書中の他の実施の形態のいかなる記載とも自由に組み合
わせて実施することが可能である。
【０１１１】
（実施の形態３）
本実施の形態では、本発明における半導体装置を構成する要素の一つとして、スタティ
ックＲＡＭ（ＳＲＡＭ）を構成する一例について、図１９〜図２１を参照して説明する。
【０１１２】
図１９（Ａ）で示す半導体層１５１０、１５１１はシリコン若しくはシリコンを成分と
する結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールな
どによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも
半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用するこ
とも可能である。
【０１１３】
いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部
（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に形成する
。そして、フォトリソグラフィ技術によって、半導体層上にマスクパターンを形成する。
そのマスクパターンを利用して半導体層をエッチング処理することにより、ＴＦＴのソー
ス領域及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層１５１０
、１５１１を形成する。その半導体層１５１０、１５１１の形状はレイアウトの適切さを
考慮して決められる。
【０１１４】
図１９（Ａ）で示す半導体層１５１０、１５１１を形成するためのフォトマスクは、図
１９（Ｂ）に示すマスクパターン１５２０を備えている。このマスクパターン１５２０は
、フォトリソグラフィ工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジス
トを用いる場合には、図１９（Ｂ）で示すマスクパターン１５２０は、遮光部として作製
される。マスクパターン１５２０は、多角形の頂部Ａを削除した形状となっている。また
、屈曲部Ｂにおいては、その角部が直角とならないように屈曲する形状となっている。こ
のフォトマスクのパターンは、例えば、パターンの角部において、一辺が１０μｍ以下の
大きさの直角三角形を削除している。
【０１１５】
図１９（Ｂ）で示すマスクパターン１５２０は、その形状が、図１９（Ａ）で示す半導
体層１５１０、１５１１に反映される。その場合、マスクパターン１５２０と相似の形状
が転写されても良いが、マスクパターン１５２０の角部がさらに丸みを帯びるように転写
されていても良い。すなわち、マスクパターン１５２０よりもさらにパターン形状をなめ
らかにした、丸め部を設けても良い。
【０１１６】
半導体層１５１０、１５１１の上には、酸化シリコン若しくは窒化シリコンを少なくと
も一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層であ
る。そして、図２０（Ａ）で示すように、半導体層と一部が重なるようにゲート配線１６
１２、１６１３、１６１４を形成する。ゲート配線１６１２は半導体層１５１０に対応し
て形成される。ゲート配線１６１３は半導体層１５１０、１５１１に対応して形成される
。また、ゲート配線１６１４は半導体層１５１０、１５１１に対応して形成される。ゲー
ト配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィ技術によって
その形状を絶縁層上に作り込む。
【０１１７】
このゲート配線を形成するためのフォトマスクは、図２０（Ｂ）に示すマスクパターン
１６２１を備えている。このマスクパターン１６２１は、角部において、一辺が１０μｍ
以下の直角三角形、または、一辺が配線の線幅の１／２以下で、線幅の１／５以上の長さ
の直角三角形を削除している。図２０（Ｂ）で示すマスクパターン１６２１は、その形状
が、図２０（Ａ）で示すゲート配線１６１２、１６１３、１６１４に反映される。その場
合、マスクパターン１６２１と相似の形状が転写されても良いが、マスクパターン１６２
１の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン
１６２１よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。すなわち
、ゲート配線１６１２、１６１３、１６１４の角部は、線幅の１／２以下であって１／５
以上に角部に丸みをおびさせる。凸部はプラズマによるドライエッチの際、異常放電によ
る微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角
に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく実現できるという効果を
有する。
【０１１８】
層間絶縁層はゲート配線１６１２、１６１３、１６１４の次に形成される層である。層
間絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使っ
た有機絶縁材料を使って形成する。この層間絶縁層とゲート配線１６１２、１６１３、１
６１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させても良い
。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けて
も良い。この絶縁層は、外因性の金属イオンや水分などＴＦＴにとっては良くない不純物
により半導体層やゲート絶縁層を汚染するのを防ぐことができる。
【０１１９】
層間絶縁層には所定の位置に開口部が形成されている。例えば、下層にあるゲート配線
や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成
される配線層は、フォトリソグラフィ技術によってマスクパターンが形成され、エッチン
グ加工により所定のパターンに形成される。そして、図２１（Ａ）で示すように、半導体
層と一部が重なるように配線１７１５〜１７２０を形成する。配線はある特定の素子間を
連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈
曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタ
クト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線
幅が広がるように変化する。
【０１２０】
この配線１７１５〜１７２０を形成するためのフォトマスクは、図２１（Ｂ）に示すマ
スクパターン１７２２を備えている。この場合においても、配線は、その角部において、
一辺が１０μｍ以下の直角三角形、または、一辺が配線の線幅の１／２以下で、線幅の１
／５以上の長さの直角三角形を削除し、角部が丸みをおびるパターンを有せしめる。角部
は、線幅の１／２以下で、１／５以上に角部に丸みをおびさせる。このような配線は、凸
部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗
浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果と
して歩留まり向上が甚だしく実現できるという効果を有する。配線の角部がラウンドをと
ることにより、電気的にも伝導させることができる。また、複数の平行配線では、ゴミを
洗い流すのにはきわめて好都合である。
【０１２１】
図２１（Ａ）には、ｎチャネル型薄膜トランジスタ１７２１〜１７２４、ｐチャネル型
薄膜トランジスタ１７２５、１７２６が形成されている。ｎチャネル型薄膜トランジスタ
１７２３とｐチャネル型薄膜トランジスタ１７２５及びｎチャネル型薄膜トランジスタ１
７２４とｐチャネル型薄膜トランジスタ１７２６はそれぞれインバータ１７２７及びイン
バータ１７２８を構成している。この６つの薄膜トランジスタを含む回路はＳＲＡＭを形
成している。これらの薄膜トランジスタの上層には、窒化シリコンや酸化シリコンなどの
絶縁層が形成されていても良い。
【０１２２】
以上のような構成とすることで、高性能且つ低消費電力の半導体素子を、より軽量で安
価に提供することができる。
【０１２３】
なお、本実施の形態は、本明細書中の他の実施の形態のいかなる記載とも自由に組み合
わせて実施することが可能である。
【０１２４】
（実施の形態４）
本実施の形態では、本発明における半導体装置を構成するトランジスタについて、図２
２及び図２３を参照して説明する。
【０１２５】
本発明における半導体装置を構成するトランジスタは、単結晶基板に形成されるＭＯＳ
トランジスタの他、薄膜トランジスタ（ＴＦＴ）で構成することもできる。図２２はこれ
らの回路を構成する薄膜トランジスタの断面構造を示す図である。図２２には、ｎチャネ
ル型薄膜トランジスタ１８２１、ｎチャネル型薄膜トランジスタ１８２２、容量素子１８
２４、抵抗素子１８２５、ｐチャネル型薄膜トランジスタ１８２３が示されている。各薄
膜トランジスタは半導体層１８０５、絶縁層１８０８、ゲート電極１８０９を備えている
。ゲート電極１８０９は、第１導電層１８０３と第２導電層１８０２の積層構造で形成さ
れている。また、図２３（Ａ）〜（Ｅ）は、図２２で示すｎチャネル型薄膜トランジスタ
１８２１、ｎチャネル型薄膜トランジスタ１８２２、容量素子１８２４、抵抗素子１８２
５、ｐチャネル型薄膜トランジスタ１８２３にそれぞれ対応する上面図であり、併せて参
照することができる。
【０１２６】
図２２において、ｎチャネル型薄膜トランジスタ１８２１は、チャネル長方向（キャリ
アの流れる方向）において、ゲート電極の両側に低濃度ドレイン（ＬＤＤ）とも呼ばれ、
配線１８０４とコンタクトを形成するソース領域及びドレイン領域を形成する不純物領域
１８０６の不純物濃度よりも低濃度にドープされた不純物領域１８０７が半導体層１８０
５に形成されている。不純物領域１８０６と不純物領域１８０７には、ｎチャネル型薄膜
トランジスタ１８２１を構成する場合、ｎ型を付与する不純物としてリンなどが添加され
ている。ＬＤＤはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成さ
れる。
【０１２７】
図２３（Ａ）で示すように、ｎチャネル型薄膜トランジスタ１８２１のゲート電極１８
０９において、第１導電層１８０３は、第２導電層１８０２の両側に広がって形成されて
いる。この場合において、第１導電層１８０３の膜厚は、第２導電層の膜厚よりも薄く形
成されている。第１導電層１８０３の厚さは、１０〜１００ｋＶの電界で加速されたイオ
ン種を通過させることが可能な厚さに形成されている。不純物領域１８０７はゲート電極
１８０９の第１導電層１８０３と重なるように形成されている。すなわち、ゲート電極１
８０９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極１８０
９において、第２導電層１８０２をマスクとして、第１導電層１８０３を通して一導電型
の不純物を添加することにより、自己整合的に不純物領域１８０７を形成している。すな
わち、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成している。
【０１２８】
両側にＬＤＤを有する薄膜トランジスタは、電源回路の整流用のＴＦＴや、論理回路に
用いられるトランスミッションゲート（アナログスイッチとも呼ぶ）を構成する薄膜トラ
ンジスタに適用される。これらのＴＦＴは、ソース電極やドレイン電極に正負両方の電圧
が印加されるため、ゲート電極の両側にＬＤＤを設けることが好ましい。
【０１２９】
また第１導電層１８０３は、第２導電層１８０２を用いてゲート配線を形成する場合、
それらの両端を揃えるようにパターニングしてもよい。その結果、微細なゲート配線を形
成することができる。またゲート電極とオーバーラップするＬＤＤを自己整合的に形成す
る必要もないからである。
【０１３０】
図２２において、ｎチャネル型薄膜トランジスタ１８２２は、ゲート電極の片側に不純
物領域１８０６の不純物濃度よりも低濃度にドープされた不純物領域１８０７が半導体層
１８０５に形成されている。図２３（Ｂ）で示すように、ｎチャネル型薄膜トランジスタ
１８２２のゲート電極１８０９において、第１導電層１８０３は、第２導電層１８０２の
片側に広がって形成されている。この場合も同様に、第２導電層１８０２をマスクとして
、第１導電層１８０３を通して一導電型の不純物を添加することにより、自己整合的にＬ
ＤＤを形成することができる。
【０１３１】
片側にＬＤＤを有する薄膜トランジスタは、ソース電極及びドレイン電極間に正電圧の
み、もしくは負電圧のみが印加される薄膜トランジスタに適用すればよい。具体的には、
インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成する
薄膜トランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構
成する薄膜トランジスタに適用すればよい。
【０１３２】
図２２において、容量素子１８２４は、第１導電層１８０３と半導体層１８０５とで絶
縁層１８０８を挟んで形成されている。容量素子１８２４を形成する半導体層１８０５に
は、不純物領域１８１０と不純物領域１８１１を備えている。不純物領域１８１１は、半
導体層１８０５において第１導電層１８０３と重なる位置に形成される。また、不純物領
域１８１０は配線１８０４とコンタクトを形成する。不純物領域１８１１は、第１導電層
１８０３を通して一導電型の不純物を添加することができるので、不純物領域１８１０と
不純物領域１８１１に含まれる不純物濃度は同じにすることもできるし、異ならせること
も可能である。いずれにしても、容量素子１８２４において、半導体層１８０５は電極と
して機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。ま
た、第１導電層１８０３は、図２３（Ｃ）に示すように、第２導電層１８０２を補助的な
電極として利用することにより、電極として十分に機能させることができる。このように
、第１導電層１８０３と第２導電層１８０２を組み合わせた複合的な電極構造とすること
により、容量素子１８２４を自己整合的に形成することができる。
【０１３３】
容量素子は、無線チップの電源回路が有する保持容量、あるいは共振回路が有する共振
容量として用いられる。特に、共振容量は、容量素子の２端子間に正負両方の電圧が印加
されるため、２端子間の電圧の正負によらず容量として機能することが必要である。
【０１３４】
図２３（Ｄ）において、抵抗素子１８２５は、第１導電層１８０３によって形成されて
いる。第１導電層１８０３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長
さを適宜設定して抵抗素子を構成することができる。
【０１３５】
抵抗素子は、無線チップの変調復調回路が有する抵抗負荷として用いられる。また、Ｖ
ＣＯなどで電流を制御する場合の負荷としても用いられる場合がある。抵抗素子は、高濃
度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すればよい。抵抗値が
膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、金属層は、膜厚、
膜質という少ないパラメータにより抵抗値が決定するため、抵抗素子のばらつきを小さく
することができ好ましい。
【０１３６】
図２２、及び２３（Ｅ）において、ｐチャネル型薄膜トランジスタ１８２３は、半導体
層１８０５に不純物領域１８１２を備えている。この不純物領域１８１２は、配線１８０
４とコンタクトを形成するソース領域及びドレイン領域を形成する。ゲート電極１８０９
の構成は第１導電層１８０３と第２導電層１８０２が重畳した構成となっている。ｐチャ
ネル型薄膜トランジスタ１８２３はＬＤＤを設けないシングルドレイン構造である。ｐチ
ャネル型薄膜トランジスタ１８２３を形成する場合、不純物領域１８１２にはｐ型を付与
する不純物として硼素などが添加される。一方、不純物領域１８１２にリンを添加すれば
シングルドレイン構造のｎチャネル型薄膜トランジスタとすることもできる。
【０１３７】
半導体層１８０５及びゲート絶縁層として機能する絶縁層１８０８の一方若しくは双方
に対してマイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下
、電子密度が１０１１〜１０１３／ｃｍ３程度である高密度プラズマ処理によって酸化又
は窒化処理してもよい。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２
、Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、半導体層１
８０５とゲート絶縁層として機能する絶縁層１８０８の界面の欠陥準位を低減することが
できる。ゲート絶縁層として機能する絶縁層１８０８に対してこの処理を行うことにより
、この絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑え、トランジ
スタのしきい値電圧の変動を抑えることができる。また、トランジスタを３Ｖ以下の電圧
で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート
絶縁層として機能する絶縁層１８０８として適用することができる。また、トランジスタ
の駆動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層１８０５の表面に形成し
た絶縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み
合わせてゲート絶縁層として機能する絶縁層１８０８を形成することができる。また、同
様にこの絶縁層は、容量素子１８２４の誘電体層としても利用することができる。この場
合、このプラズマ処理で形成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜
であるので、大きな電荷容量を持つ容量素子を形成することができる。
【０１３８】
図２２及び図２３を参照して説明したように、膜厚の異なる導電層を組み合わせること
により、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領
域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜
からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを
用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレ
ジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスク
の厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリッ
トを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００
℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい
。
【０１３９】
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを
設置したフォトマスクまたはレチクルを用いることにより、第１導電層のみが形成される
領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる
。図２３（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に
形成することができる。このような領域は、半導体層上において有効であるが、それ以外
の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク又はレチク
ルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線
密度を高めることができる。
【０１４０】
図２２及び図２３の場合には、第１導電層はタングステン、クロム、タンタル、窒化タ
ンタル、またはモリブデンなどの高融点金属、又は高融点金属を主成分とする合金もしく
は化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン、クロム
、タンタル、窒化タンタルまたはモリブデンなどの高融点金属、又は高融点金属を主成分
とする合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層
と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレ
ートの差が生じるようにする。一例として、第１導電層に窒化タンタルを用い、第２導電
層としてタングステン膜を用いることができる。
【０１４１】
本実施の形態では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補
助パターンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジ
スタ、容量素子、抵抗素子を、同じパターニング工程によって作り分けることができるこ
とを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やす
ことなく作り込み、集積化することができる。
【０１４２】
以上のような薄膜トランジスタにより、半導体装置を構成することで、高性能且つ低消
費電力の無線チップを、より軽量で安価に提供することができる。
【０１４３】
なお、本実施の形態は、本明細書中の他の実施の形態のいかなる記載とも自由に組み合
わせて実施することが可能である。
【０１４４】
（実施の形態５）
近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせた小型の半導体装置（
以下、無線チップという）が脚光を浴びている。無線チップは、無線通信装置（以下、リ
ーダ／ライタという）を使った通信信号（動作磁界）の授受により、データを書き込む、
または、データを読み出すことができる。なお、無線チップは、ＲＦＩＤ（Ｒａｄｉｏ  
Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、ＩＤタグ、ＩＣタグ、ＩＣ
チップ、ＲＦタグ、無線タグ、電子タグともよばれる。
【０１４５】
無線チップの応用分野として、例えば、流通業界における商品管理が挙げられる。バー
コードなどを利用した商品管理は広く一般的に用いられているが、バーコードはデータを
光学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、無線チップでは、
無線でデータを読み取るため、遮蔽物があっても読み取れる。従って、商品管理の効率化
、低コスト化することができる。その他、乗車券、航空旅客券、料金の自動精算など、広
範に応用することができる。以下、無線でデータの送受信が可能である半導体装置に関し
て図面を参照して説明する。なお、本実施の形態の半導体装置の上面図を図２４（Ａ）に
、図２４（Ａ）における線Ｘ−Ｙの断面図を図２４（Ｂ）に示す。
【０１４６】
図２４（Ａ）に示すように、本実施の形態の半導体装置は、集積回路１３０２及びアン
テナ１０７０が、基板４４０、４４１によって挟持されている。
【０１４７】
図２４（Ｂ）に示すように、半導体装置は、基板４４１上に設けられたアンテナ１０７
０と、基板４４０上に設けられた素子形成層４３０とが、異方性導電接着材４４２により
固着されている。また、異方性導電接着材４４２は有機樹脂４４３及び導電性粒子４４４
で構成されており、素子形成層４３０の接続端子４４５及びアンテナ１０７０が導電性粒
子４４４によって電気的に接続されている。
【０１４８】
なお、接続端子４４５及び、アンテナ１０７０の接続については特に限定されない。例
えばアンテナ１０７０と接続端子４４５をワイヤボンディング接続やバンプ接続を用いて
接続するという方法を取ってもよい。さらには、接続端子４４５とアンテナ１０７０との
貼り付けにはＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ  ｃｏｎｄｕｃｔｉｖｅ  ｆｉｌｍ；異方
性導電性フィルム）を用いることができる。
【０１４９】
素子形成層４３０としては、図１に示す半導体装置において、アンテナを除くアナログ
部及びデジタル部の一部とすることができる。ここでは、素子形成層４３０としては、ア
ナログ部の代表例として共振回路１０８０を構成する薄膜トランジスタを示し、デジタル
部の代表例としてＣＰＵ１０２０を構成する薄膜トランジスタを示す。
【０１５０】
なお、ここでは共振回路１０８０及びデジタル部において薄膜トランジスタを用いて示
したが、各々の回路にあわせて抵抗素子、容量素子、整流素子等も有していても良い。
【０１５１】
さらには、素子形成層４３０として、Ｓｉウエハーに形成されたＭＯＳトランジスタを
用いてもよい。
【０１５２】
ここで、本発明の半導体装置に用いることができるアンテナの形状について、以下に示
す。半導体装置に用いることが可能なアンテナの形状として、図２４（Ａ）に示すような
コイル状のアンテナを用いることができる。また、図２５（Ａ）のように基板上の集積回
路１３０２の周りに一面のアンテナ１０７０を配した構造を取っても良い。また、図２５
（Ｂ）のように基板上の集積回路１３０２に対して、高周波数の電磁波を受信するための
アンテナ１０７０の形状をとってもよい。また、図２５（Ｃ）に示すように基板上の集積
回路１３０２に対して、１８０度無指向性（どの方向からでも同じく受信可能）を有する
アンテナ１０７０での形状をとってもよい。また、図２５（Ｄ）に示すように、基板上の
集積回路１３０２に対して、棒状に長く伸ばしたアンテナ１０７０の形状をとってもよい
。また、パッチアンテナやセラミックアンテナを用いてもよい。また、アンテナとして機
能する導電層の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状または
これらを組み合わせた形状で設けてもよい。
【０１５３】
ここでは、図２４（Ｂ）において、素子形成層４３０及びアンテナが別基板に設けられ
、異方性導電材料で電気的に接続された例を示したがこれに限定されるものではない。素
子形成層４３０にアンテナ１０７０を作りこんでもよい。
【０１５４】
また、アンテナに必要な長さは受信に用いる周波数によって適正な長さが異なる。
【０１５５】
アンテナ１０７０とリーダ／ライタ間で送受信される信号の周波数は、１２５ｋＨｚ、
１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格など
が設定される。勿論、アンテナ１０７０とリーダ／ライタ間で送受信される信号の周波数
はこれに限定されず、例えばサブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３
０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３０
０ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚ、短波である３ＭＨｚ〜３
０ＭＨｚ、中波である３００ＫＨｚ〜３ＭＨｚ、長波である３０ＫＨｚ〜３００ＫＨｚ、
及び超長波である３ＫＨｚ〜３０ＫＨｚのいずれの周波数も用いることができる。また、
アンテナ１０７０とリーダ／ライタ間で送受信される信号は、搬送波を変調した信号であ
る。搬送波の変調方式は、アナログ変調であってもデジタル変調であってよく、振幅変調
、位相変調、周波数変調、及びスペクトラム拡散のいずれであってもよい。望ましくは、
振幅変調、または、周波数変調にするとよい。
【０１５６】
また、上述した非接触データの入出力が可能である半導体装置における信号の伝送方式
は、電磁結合方式、電磁誘導方式またはマイクロ波方式等を用いることができる。伝送方
式は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に伴って最適なアンテ
ナを設ければよい。
【０１５７】
なお、本実施の形態は、本明細書中の他の実施の形態のいかなる記載とも自由に組み合
わせて実施することが可能である。
【０１５８】
（実施の形態６）
本実施の形態では、上記実施の形態５で示した半導体装置において、ブースターアンテ
ナ回路（以下、ブースターアンテナという）を有する構成に関して、図面を参照して説明
する。
【０１５９】
なお、本実施の形態において述べるブースターアンテナとは、半導体装置に形成された
リーダ／ライタからの信号を受信して集積回路に出力するアンテナ（以下、チップアンテ
ナまたはアンテナ回路という）よりも、サイズの大きいアンテナ（以下、ブースターアン
テナという）のことをいう。ブースターアンテナは、使用する周波数帯域で共振させ、チ
ップアンテナと、ブースターアンテナを磁界結合させることで、リーダ／ライタまたは充
電器より発振された信号を、効率よく目的の半導体装置へ伝達させることができるものを
いう。ブースターアンテナは磁界を介してコイルアンテナと結合しているため、直接チッ
プアンテナ及び集積回路とは接続する必要が無いため好適である。また、ブースターアン
テナには、容量を制御するために容量素子を設けてもよい。
【０１６０】
チップアンテナ及びブースターアンテナにおけるアンテナの形状については、特に限定
されない。例えば実施の形態５で説明した図２５（Ａ）の形状のアンテナを採用すること
ができる。但し、ブースターアンテナはその機能上、磁界結合するアンテナ回路より大き
な形状のアンテナを採用することが好ましい。
【０１６１】
また、本実施の形態においては、チップアンテナ１０９０及びブースターアンテナ１４
５０が受信する信号は、電磁誘導方式により信号の交信を行うことが好ましい。そのため
、コイル状のチップアンテナ１０９０及びコイル状のブースターアンテナ１４５０を有す
る構成が好ましい。図２６において、基板１６００の一方の面にコイル状のチップアンテ
ナ１０９０、ブースターアンテナ１４５０、及び集積回路１３０２と、を設ける構成につ
いて示す。
【０１６２】
図２６（Ａ）に示すように、半導体装置は、基板１６００上に、集積回路１３０２及び
チップアンテナが形成される領域１６０１と、ブースターアンテナ１４５０と、を有して
いる。なお、集積回路１３０２及びチップアンテナ１０９０が形成される領域１６０１は
、図２６（Ｂ）に示すように、集積回路１３０２と、チップアンテナ１０９０が形成され
、チップアンテナ１０９０の接続端子１６０５ａ及び接続端子１６０５ｂのそれぞれ集積
回路１３０２と接続されている。
【０１６３】
ブースターアンテナ１４５０及びチップアンテナ１０９０の形状としては、図示された
ものに限定されず、送受周波数が同調するものであれば様々な形態をとることができる。
好ましくは、ブースターアンテナ１４５０のアンテナ形状をループアンテナにし、チップ
アンテナのアンテナ形状を微小ループアンテナとするとよい。なお、半導体装置の配置及
び構成は、これに限定されず、チップアンテナ１０９０と、ブースターアンテナ１４５０
と、との面積比においても適宜選択することができる。図２６では、基板１６００上に集
積回路１３０２と、ブースターアンテナ１４５０とが配置されているが、例えばブースタ
ーアンテナ１４５０が基板１６００の裏面に設けられていても良い。
【０１６４】
本実施の形態の半導体装置においては、実施の形態５の構成に加えて、ブースターアン
テナを有することを特徴とする。そのため、ＲＦＩＤとリーダ／ライタ間のデータの送受
信を、より確実に行うことが可能となるといった利点を有する。
【０１６５】
なお、本実施の形態は、本明細書中の他の実施の形態のいかなる記載とも自由に組み合
わせて実施することが可能である。
【０１６６】
（実施の形態７）
本実施の形態では、無線チップの作製方法を説明する。本発明に係る無線チップを構成
する各回路を薄膜トランジスタで作製することができる。本実施形態では、無線チップを
構成する回路を薄膜トランジスタで形成し、薄膜トランジスタの製造に使用した基板から
、可撓性（フレキシブル）基板に回路を転載し、フレキシブルな無線チップを製造する方
法を示す。
【０１６７】
本実施の形態では、無線チップを構成する回路として、インバータなどを構成するｐチ
ャネル型ＴＦＴ（「ｐｃｈ−ＴＦＴ」とも表記する。）及びｎチャネル型ＴＦＴ（「ｎｃ
ｈ−ＴＦＴ」とも表記する。）、コンデンサ、及び電源回路などに設けられる高耐圧型の
ｎチャネル型ＴＦＴを代表的に示す。以下、図２８〜図３３に図示する断面図を用いて、
無線チップの作製方法を説明する。
【０１６８】
基板２６０にガラス基板を用いる。図２８（Ａ）に示すように、基板２６０上に３層２
６１ａ〜２６１ｃでなる剥離層２６１を形成する。第１層２６１ａは、平行平板型プラズ
マＣＶＤ装置により、原料ガスにＳｉＨ４、Ｎ２Ｏを用いて酸化窒化シリコン膜（ＳｉＯ
ｘＮｙ、ｘ＞ｙ）を厚さ１００ｎｍ形成する。第２層２６１ｂとして、厚さ３０ｎｍのタ
ングステン膜をスパッタリング装置で成膜する。第３層２６１ｃとして、厚さ２００ｎｍ
の酸化シリコン膜をスパッタリング装置で成膜する。
【０１６９】
第３層２６１ｃ（酸化シリコン）を成膜することで、第２層２６１ｂ（タングステン）
の表面が酸化され、界面にタングステン酸化物が形成される。タングステン酸化物が形成
されることで、のちに素子形成層を他の基板に転載するときに、基板２６０を分離しやす
くなる。第１層２６１ａは、素子形成層を作製している間、第２層２６１ｂの密着性を維
持するための層である。
【０１７０】
第２層２６１ｂには、タングステン他、モリブデン、チタン、タンタル、ニオブ、ニッ
ケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム
、イリジウム等の金属からなる膜や、これらの金属の化合物からなる膜が好ましい。また
、第２層２６１ｂの厚さは２０ｎｍ以上４０ｎｍ以下とすることができる。
【０１７１】
図２８（Ｂ）に示すように、剥離層２６１上に、２層構造の下地絶縁層２４９を形成す
る。第１層２４９ａとして、プラズマＣＶＤ装置により原料ガスにＳｉＨ４、Ｎ２Ｏ、Ｎ
Ｈ３、Ｈ２を用いて酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＜ｙ）を厚さ５０ｎｍ形成する
。第１層２４９ａの窒素の組成比が４０％以上となるようにしてバリア性を高めた。第２
層２４９ｂは、プラズマＣＶＤ装置によりＳｉＨ４、Ｎ２Ｏを原料ガスに用いて、酸化窒
化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ）を厚さ１００ｎｍ成膜する。第２層２４９ｂの窒素
の組成比は０．５％以下とする。
【０１７２】
次いで図２８（Ｃ）に示すように、下地絶縁層２４９上に、結晶性シリコン膜２７１を
形成する。結晶性シリコン膜２７１は次の方法で作製する。プラズマＣＶＤ装置により、
原料ガスにＳｉＨ４およびＨ２を用い、厚さ６６ｎｍの非晶質シリコン膜を形成する。非
晶質シリコン膜にレーザを照射して結晶化させることで、結晶性シリコン膜２７１とする
。レーザ照射方法の一例を示す。ＬＤ励起のＹＶＯ４レーザの第２高調波（波長５３２ｎ
ｍ）を照射する。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率
の点で３次以上の高次の高調波より優れている。照射面において、ビームの形状が長さ５
００μｍ、幅２０μｍ程度の線状となるように、またその強度が１０〜２０Ｗとなるよう
に光学系を調整する。またビームを基板に対して相対的に１０〜５０ｃｍ／ｓｅｃの速度
で移動する。
【０１７３】
結晶性シリコン膜２７１を形成した後、結晶性シリコン膜２７１にｐ型不純物を添加す
る。ここでは、イオンドーピング装置において、ドーピングガスに水素で希釈したジボラ
ン（Ｂ２Ｈ６）を用い、ボロンを結晶性シリコン膜２７１の全体に添加する。非晶質シリ
コンを結晶化した結晶性シリコンは不対結合を有するため、理想的な真性シリコンではな
く、弱いｎ型の導電性を示す。そのため、ｐ型不純物を微量添加することにより、結晶性
シリコン膜２７１が真性シリコンとなるようにする効果がある。この工程は必要に応じて
行えばよい。
【０１７４】
図２８（Ｄ）に示すように、結晶性シリコン膜２７１を素子ごとに分割し、半導体層２
７３〜２７６を形成する。半導体層２７３〜２７５は、それぞれ、ＴＦＴのチャネル形成
領域、ソース領域およびドレイン領域が形成される。半導体層２７６はＭＩＳ型コンデン
サの電極を構成する。結晶性シリコン膜２７１を加工する方法の一例を示す。フォトリソ
グラフィ工程によりレジストを結晶性シリコン膜２７１上に形成し、レジストをマスクに
して、ドライエッチング装置により、エッチング剤にＳＦ６、Ｏ２を用いて結晶性シリコ
ン膜２７１をエッチングすることで、所定の形状の半導体層２７３〜２７６を形成する。
【０１７５】
図２９（Ａ）に示すように、フォトリソグラフィ工程によりレジストＲ３１を形成し、
ｎチャネル型ＴＦＴの半導体層２７４および２７５にｐ型不純物を微量添加する。ここで
は、ドーピングガスに水素で希釈したジボラン（Ｂ２Ｈ６）を用い、イオンドーピング装
置により半導体層２７４、２７５にボロンをドーピングする。ドーピングが終了したらレ
ジストＲ３１を除去する。
【０１７６】
図２９（Ａ）の工程は、ｎチャネル型ＴＦＴのしきい値電圧が負の電圧にならないよう
することを目的とする。ｎチャネル型ＴＦＴの半導体層２７４、２７５に５×１０１５ａ
ｔｏｍｓ／ｃｍ３以上１×１０１７ａｔｏｍｓ／ｃｍ３以下の濃度でボロンを添加すれば
よい。図２９（Ａ）の工程は必要に応じて行えばよい。
【０１７７】
次いで、図２９（Ｂ）に示すように、基板２６０全体に絶縁膜２７７を形成する。絶縁
膜２７７はＴＦＴのゲート絶縁膜、コンデンサの誘電体となる。ここでは、プラズマＣＶ
Ｄ装置により、プラズマＣＶＤ装置により原料ガスＳｉＨ４、Ｎ２Ｏを用いて酸化窒化シ
リコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）を厚さ２０〜４０ｎｍ形成する。
【０１７８】
図２９（Ｃ）に示すように、フォトリソグラフィ工程によりレジストＲ３２を形成し、
コンデンサの半導体層２７６にｎ型不純物を添加する。ドーピングガスに水素で希釈した
ホスフィン（ＰＨ３）を用いて、イオンドーピング装置により半導体層２７６にリンをド
ーピングし、半導体層２７６全体にｎ型不純物領域２７９を形成する。ドーピング工程が
終了したら、レジストＲ３２を除去する。
【０１７９】
図２９（Ｄ）に示すように、絶縁膜２７７上に導電膜２８１を形成する。導電膜２８１
は、ＴＦＴのゲート電極などを構成する。ここでは、導電膜２８１を２層の多層構造とす
る。１層目は厚さ３０ｎｍの窒化タンタル、２層目は厚さ３７０ｎｍのタングステンとす
る。窒化タンタル、タングステンはそれぞれスパッタリング装置で成膜する。
【０１８０】
次いで、導電膜２８１上にフォトリソグラフィ工程によりレジストを形成し、エッチン
グ装置により導電膜２８１をエッチングして、図３０（Ａ）に示すように、第１導電膜２
８３〜２８６を半導体層２７３〜２７６上に形成する。第１導電膜２８３〜２８５はＴＦ
Ｔのゲート電極またはゲート配線となる。高耐圧型のｎチャネル型ＴＦＴでは、他のＴＦ
Ｔよりもゲート幅（チャネル長）が広くなるように、導電膜２８５を形成している。第１
導電膜２８６はコンデンサの一方の電極を構成する。
【０１８１】
導電膜２８１はドライエッチング法によりエッチングする。エッチング装置にＩＣＰ（
Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチ
ング装置を用いる。エッチング剤としては、はじめにタングステンをエッチングするため
Ｃｌ２、ＳＦ６、Ｏ２の混合ガスを用い、つぎに、処理室に導入するエッチング剤をＣｌ
２ガスのみに変更し、タンタル窒化物をエッチングする。
【０１８２】
図３０（Ｂ）に示すように、フォトリソグラフィ工程によりレジストＲ３３を形成する
。ｎチャネル型ＴＦＴの半導体層２７４と２７５にｎ型不純物を添加する。第１導電膜２
８４がマスクとなり半導体層２７４にｎ型低濃度不純物領域２８８、２８９が自己整合的
に形成され、第１導電膜２８５がマスクとなり半導体層２７５にｎ型低濃度不純物領域２
９０、２９１が自己整合的に形成される。水素で希釈したホスフィン（ＰＨ３）をドーピ
ングガスに用い、イオンドーピング装置により半導体層２７４、２７５にリンを添加する
。図３０（Ｂ）の工程は、ｎチャネル型ＴＦＴにＬＤＤ領域を形成するための工程である
。ｎ型低濃度不純物領域２８８、２８９のｎ型不純物が、１×１０１６ａｔｏｍｓ／ｃｍ
３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下の範囲で含まれるようにする。
【０１８３】
図３０（Ｃ）に示すように、フォトリソグラフィ工程によりレジストＲ３４を形成し、
ｐチャネル型ＴＦＴの半導体層２７３にｐ型不純物を添加する。半導体層は、ｎ型不純物
領域として残す部分がレジストに覆われているため、露出している半導体層２７３がｐ型
不純物領域となる。第１導電膜２８３がマスクとなり半導体層２７３にｐ型高濃度不純物
領域２７３ａ、２７３ｂが自己整合的に形成される。また第１導電膜２８３で覆われてい
る領域２７３ｃがチャネル形成領域として自己整合的に形成される。ｐ型不純物領域の添
加は、ドーピングガスに水素で希釈したジボラン（Ｂ２Ｈ６）を用いる。ドーピングが終
了したらレジストＲ３４を除去する。
【０１８４】
図３０（Ｄ）に示すように、第１導電膜２８３〜２８６の周囲に絶縁層２９３〜２９６
を形成する。絶縁層２９３〜２９６はサイドウォール、側壁と呼ばれるものである。まず
、原料ガスにＳｉＨ４、Ｎ２Ｏを用いて、プラズマＣＶＤ装置により酸化窒化シリコン膜
（ＳｉＯｘＮｙ、ｘ＞ｙ）を１００ｎｍの厚さに形成する。次に、原料ガスにＳｉＨ４、
Ｎ２Ｏを用いて、ＬＰＣＶＤ装置により酸化シリコン膜を２００ｎｍの厚さに形成する。
フォトリソグラフィ工程によりレジストを形成する。このレジストを用いて、まず、上層
の酸化シリコン膜をバッファードフッ酸でウェットエッチング処理する。次に、レジスト
を除去し、下層の窒化酸化シリコン膜ドライエッチング処理をすることで、絶縁層２９３
〜２９６が形成される。この一連の工程で、酸化窒化シリコンでなる絶縁膜２７７もエッ
チングされ、絶縁膜２７７は第１導電膜２８３〜２８６と絶縁層２９３〜２９６の下部の
み残る。
【０１８５】
図３１（Ａ）に示すように、フォトリソグラフィ工程によりレジストＲ３５を形成する
。ｎチャネル型ＴＦＴの半導体層２７４、２７５とコンデンサの半導体層にｎ型不純物を
添加し、ｎ型高濃度不純物領域を形成する。半導体層２７４は、第１導電膜２８４、絶縁
層２９４がマスクとなり、ｎ型低濃度不純物領域２８８、２８９にさらにｎ型不純物が添
加され、ｎ型高濃度不純物領域２７４ａ、２７４ｂが自己整合的に形成される。第１導電
膜２８４と重なる領域２７４ｃがチャネル形成領域として自己整合的に確定する。また、
ｎ型低濃度不純物領域２８８、２８９において絶縁層２９４と重なる領域２７４ｅ、２７
４ｄは、そのままｎ型低濃度不純物領域として確定する。半導体層２７５も半導体層２７
４と同様、ｎ型高濃度不純物領域２７５ａ、２７５ｂ、チャネル形成領域２７５ｃ、ｎ型
低濃度不純物領域２７５ｅ、２７５ｄが形成される。また、第１導電膜２８６および絶縁
層２９６がマスクとなり、ｎ型不純物領域２７６にさらにｎ型不純物が添加され、ｎ型高
濃度不純物領域２７６ａ、２７６ｂが自己整合的に形成される。半導体層２７６の第１導
電膜２８６および絶縁層２９６と重なる領域がｎ型不純物領域２７６ｃとして確定する。
【０１８６】
ｎ型不純物の添加工程は、上述したとおり、イオンドーピング装置を使用し、ドーピン
グガスに水素で希釈したホスフィン（ＰＨ３）を用いればよい。ｎチャネル型ＴＦＴのｎ
型高濃度不純物領域２７４ａ、２７４ｂ、２７５ａ、２７５ｂには、リンの濃度が１×１
０２０ａｔｏｍｓ／ｃｍ３以上２×１０２１ａｔｏｍｓ／ｃｍ３以下の範囲になるように
、リンがドーピングされる。
【０１８７】
レジストＲ３５を除去し、図３１（Ｂ）に示すように、キャップ絶縁膜２９８を形成す
る。キャップ絶縁膜２９８として、プラズマＣＶＤ装置により、プラズマＣＶＤ装置によ
り酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）を５０ｎｍの厚さに形成する。酸化窒化
シリコン膜の原料ガスには、ＳｉＨ４、Ｎ２Ｏを用いる。キャップ絶縁膜２９８を成膜し
た後、窒素雰囲気中で５５０℃の加熱処理を行い、半導体層２７３〜２７６に添加したｎ
型不純物およびｐ型不純物を活性化する。
【０１８８】
図３１（Ｃ）に示すように、第１層間絶縁膜３５０を形成する。本実施の形態では、第
１層間絶縁膜３５０を２層構造とする。１層目の絶縁膜として、プラズマＣＶＤ装置によ
り原料ガスにＳｉＨ４、Ｎ２Ｏを用いて、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＜ｙ）を
１００ｎｍの厚さに形成する。２層目の絶縁膜には、プラズマＣＶＤ装置により原料ガス
にＳｉＨ４、Ｎ２Ｏ、ＮＨ３、Ｈ２を用いて、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ
）を６００ｎｍの厚さに形成する。
【０１８９】
フォトリソグラフィ工程とドライエッチング工程により、第１層間絶縁膜３５０および
キャップ絶縁膜２９８を除去し、コンタクトホールを形成する。第１層間絶縁膜３５０上
に導電膜を形成する。ここでは、導電膜を４層構造とする。下から、厚さ６０ｎｍのチタ
ン、４０ｎｍの窒化チタン、５００ｎｍの純アルミニウム、１００ｎｍの窒化チタンの順
に積層する。それぞれの層はスパッタリング装置で成膜する。フォトリソグラフィ工程と
ドライエッチング工程により導電膜を所定の形状に加工し、第２導電膜３５３〜３６４を
形成する。
【０１９０】
なお、第２導電膜と第１導電膜が接続されることを説明するため、図面では、第２導電
膜と第１導電膜が半導体層上で接続するように示しているが、実際には、第２導電膜と第
１導電膜とのコンタクト部分は半導体層上をさけて形成されている。
【０１９１】
第２導電膜３６２によりｎ型高濃度不純物領域２７６ａと２７６ｂが接続されている。
よって、ｎ型不純物領域２７６ｃ、絶縁膜２７７、第１導電膜２８６でなる積層構造のＭ
ＩＳ型コンデンサが形成される。第２導電膜３６４はアンテナ回路の端子であり、後の工
程で、アンテナ３７２が接続される。
【０１９２】
図３２（Ａ）に示すように、第２層間絶縁膜３６６を形成する。第２層間絶縁膜３６６
には、第２導電膜３６４に達するコンタクトホールを形成する。第２層間絶縁膜３６６を
感光性ポリイミドで形成する例を示す。スピナーを用いて１．５μｍの厚さでポリイミド
を塗布する。フォトリソグラフィ工程を用いて、ポリイミドを露光し、現像することでコ
ンタクトホールが形成されたポリイミドが形成される。現像後、ポリイミドを焼成する。
【０１９３】
さらに、第２層間絶縁膜３６６上に導電膜を形成する。フォトリソグラフィ工程とエッ
チング工程により、この導電膜を所定の形状に加工し、第３導電膜３７０を形成する。第
３導電膜３７０を構成する導電膜として、厚さ１００ｎｍのＴｉをスパッタリング装置で
成膜する。第３導電膜３７０はアンテナ３７２をアンテナ回路の端子（第２導電膜３６４
）と接続するためのアンテナのバンプである。
【０１９４】
図３２（Ｂ）に示すように、開口部が形成された第３層間絶縁膜３７１を形成する。こ
こでは、第２層間絶縁膜３６６と同様の方法で、感光性ポリイミドで形成する。開口部は
アンテナ３７２を形成する領域に形成される。
【０１９５】
図３２（Ｂ）に示すように、アンテナ３７２を形成する。蒸着装置により、メタルマス
クを用いてアルミニウムを蒸着し、所定の形状のアンテナ３７２を開口部に形成する。
【０１９６】
以上の図２８、図２９、図３０、図３１、図３２に示す工程を経て、基板２６０上に無
線チップを構成する回路が形成される。次に、図３３に示すように、無線チップを可撓性
基板との中に封止する工程を説明する。
【０１９７】
アンテナ３７２を保護するための保護絶縁層３７３を形成する。そして、フォトリソグ
ラフィ工程とエッチング工程を行うことにより、またはレーザ光を照射することにより、
保護絶縁層３７３と共に基板２６０上に積層された絶縁膜を除去し、剥離層２６１に達す
る開口部を形成する。基板２６０上には、同じ複数の無線チップを構成する回路が複数形
成されている。無線チップごとに、回路を分割するように形成される。
【０１９８】
次に、保護絶縁層３７３上面に転載用の基板を一時的に固定した後、基板２６０を剥離
する。剥離層２６１の第２層２６１ｂと第３層２６１ｃの界面で接合が弱くなっているた
め、物理的に力を加えることで開口部の端部から剥離が進行し、素子形成層２５０から基
板２６０を剥がすことできる。基板２６０が剥がれた下地絶縁層２４９に可撓性基板３７
４を接着剤により固定する。そして、転載用の基板を取り外す。保護絶縁層３７３に他方
の可撓性基板３７５を接着剤により固定する。そして、可撓性基板３７４と可撓性基板３
７５の外側から圧力を加えながら、加熱処理をすることにより、可撓性基板３７４と可撓
性基板３７５で無線チップを構成する回路を封止する。
【０１９９】
本実施の形態では、薄膜トランジスタと共にアンテナ３７２を形成する例について説明
したが、外付けアンテナを用いることもできる。
【０２００】
また、本実施形態では作製時に使用した基板２６０を剥離する例を示したが、作製時に
使用した基板を残すこともできる。この場合、基板が撓むように、基板を研磨する、また
は、基板を研削して薄くすればよい。
【０２０１】
本実施の形態により撓めることが可能であり、薄型化で軽量な無線チップを作製するこ
とが可能である。なお、本実施の形態で示した基板の剥離方法は、無線チップの作製方法
に限定されるものではなく、他の半導体装置に適用することで、撓めることが可能な半導
体装置を作成することができる。
【０２０２】
なお、本実施の形態は、本明細書中の他の実施の形態のいかなる記載とも自由に組み合
わせて実施することが可能である。
【０２０３】
（実施の形態８）
本実施の形態では、無線通信によりデータの交信を行う半導体装置の用途について説明
する。本発明の半導体装置は、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類
（運転免許証や住民票等）、包装用容器類（包装紙やボトル等）、記録媒体（ＤＶＤソフ
トやビデオテープ等）、乗物類（自転車等）、身の回り品（鞄や眼鏡等）、食品類、植物
類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札等の物品に設ける
、いわゆるＩＤラベル、ＩＤタグ、ＩＤカードとして使用することができる。電子機器と
は、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレ
ビジョン受像機とも呼ぶ）及び携帯電話等を指す。
【０２０４】
本実施の形態では、図２７を参照して、本発明の応用例、及びそれらを付した商品の一
例について説明する。
【０２０５】
図２７（Ａ）は、本発明に係る半導体装置の完成品の状態の一例である。ラベル台紙３
００１（セパレート紙）上に、ＲＦＩＤ３００２を内蔵した複数のＩＤラベル３００３が
形成されている。ＩＤラベル３００３は、ボックス３００４内に収納されている。また、
ＩＤラベル３００３上には、その商品や役務に関する情報（商品名、ブランド、商標、商
標権者、販売者、製造者等）が記されており、一方、内蔵されている半導体装置には、そ
の商品（又は商品の種類）固有のＩＤナンバーが付されており、偽造や、商標権、特許権
等の知的財産権侵害、不正競争等の不法行為を容易に把握することができる。また、半導
体装置内には、商品の容器やラベルに明記しきれない多大な情報、例えば、商品の産地、
販売地、品質、原材料、効能、用途、数量、形状、価格、生産方法、使用方法、生産時期
、使用時期、賞味期限、取扱説明、商品に関する知的財産情報等を入力しておくことがで
き、取引者や消費者は、簡易なリーダによって、それらの情報にアクセスすることができ
る。また、生産者側からは容易に書換え、消去等も可能であるが、取引者、消費者側から
は書換え、消去等ができない仕組みになっている。
【０２０６】
図２７（Ｂ）は、半導体装置３０１２を内蔵したラベル状のＩＤタグ３０１１を示して
いる。ＩＤタグ３０１１を商品に備え付けることにより、商品管理が容易になる。例えば
、商品が盗難された場合に、商品の経路を辿ることによって、その犯人を迅速に把握する
ことができる。このように、ＩＤタグを備えることにより、所謂トレーサビリティに優れ
た商品を流通させることができる。
【０２０７】
図２７（Ｃ）は、本発明に係る半導体装置３０２２を内包したＩＤカード３０２１の完
成品の状態の一例である。上記ＩＤカード３０２１としては、キャッシュカード、クレジ
ットカード、プリペイドカード、電子乗車券、電子マネー、テレフォンカード、会員カー
ド等のあらゆるカード類が含まれる。
【０２０８】
図２７（Ｄ）は、無記名債券３０３１の完成品の状態を示している。無記名債券３０３
１には、半導体装置３０３２が埋め込まれており、その周囲は樹脂によって成形され、半
導体装置を保護している。ここで、該樹脂中にはフィラーが充填された構成となっている
。無記名債券３０３１は、本発明に係るＩＤラベル、ＩＤタグ、ＩＤカードと同じ要領で
作成することができる。なお、上記無記名債券類には、切手、切符、チケット、入場券、
商品券、図書券、文具券、ビール券、おこめ券、各種ギフト券、各種サービス券等が含ま
れるが、勿論これらに限定されるものではない。また、紙幣、硬貨、有価証券類、無記名
債券類、証書類等に本発明の半導体装置３０３２を設けることにより、認証機能を設ける
ことができ、この認証機能を活用すれば、偽造を防止することができる。
【０２０９】
図２７（Ｅ）は、本発明に係る半導体装置３０４２を内包したＩＤラベル３０４１を貼
付した書籍３０４３を示している。本発明の半導体装置３０４２は、表面に貼りつける、
あるいは、表面に埋め込むことで、物品に固定される。図２７（Ｅ）に示すように、本な
ら紙に埋め込むことで、有機樹脂からなるパッケージなら当該有機樹脂に埋め込むことで
、各物品に固定される。本発明の半導体装置３０４２は、小型、薄型、軽量を実現するた
め、物品に固定した後も、その物品自体のデザイン性を損なうことがない。
【０２１０】
また、ここでは図示しないが、包装用容器類、記録媒体、身の回り品、食品類、衣類、
生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシ
ステムの効率化を図ることができる。また乗物類にＲＦＩＤを設けることにより、偽造や
盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生
き物の識別を容易に行うことができる。例えば、家畜等の生き物に無線タグを埋め込むこ
とによって、生まれた年や性別または種類等を容易に識別することが可能となる。
【０２１１】
以上、本発明の半導体装置は物品（生き物を含む）であればどのようなものにでも設け
て使用することができる。
【０２１２】
なお、本実施の形態は、本明細書中の他の実施の形態のいかなる記載とも自由に組み合
わせて実施することが可能である。
【符号の説明】
【０２１３】
１００    半導体装置
１０１    演算処理回路
１０２    演算回路
１０３    制御回路
１０４    メモリ回路
１０５    ＲＯＭ
１０６    ＲＡＭ
１０７    アドレスバス
１０８    データバス
１０９    アドレスバス信号
１１０    データバス信号
２００    機械語プログラム
２０１    バンク
２０２    バンク
２０３    バンク
２０４    スタック
２０５    スタック
２０６    スタック
２１０    処理データ
２２０    高級言語プログラム
２２１    機械語プログラム生成装置
２３０    スタートアップルーチン
２４０    スタック
２４１    スタック
２４２    スタック
【図１】
0005301019.tif 000004
【図２】
0005301019.tif 000005
【図３】
0005301019.tif 000006
【図４】
0005301019.tif 000007
【図５】
0005301019.tif 000008
【図６】
0005301019.tif 000009
【図７】
0005301019.tif 000010
【図８】
0005301019.tif 000011
【図９】
0005301019.tif 000012
【図１０】
0005301019.tif 000013
【図１１】
0005301019.tif 000014
【図１２】
0005301019.tif 000015
【図１３】
0005301019.tif 000016
【図１４】
0005301019.tif 000017
【図１５】
0005301019.tif 000018
【図１６】
0005301019.tif 000019
【図１７】
0005301019.tif 000020
【図１８】
0005301019.tif 000021
【図１９】
0005301019.tif 000022
【図２０】
0005301019.tif 000023
【図２１】
0005301019.tif 000024
【図２２】
0005301019.tif 000025
【図２３】
0005301019.tif 000026
【図２４】
0005301019.tif 000027
【図２５】
0005301019.tif 000028
【図２６】
0005301019.tif 000029
【図２７】
0005301019.tif 000030
【図２８】
0005301019.tif 000031
【図２９】
0005301019.tif 000032
【図３０】
0005301019.tif 000033
【図３１】
0005301019.tif 000034
【図３２】
0005301019.tif 000035
【図３３】
0005301019.tif 000036