(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成される複数の半導体フィンと、
前記半導体フィン内のチャネル領域を覆うゲート電極と、
前記ゲート電極と少なくともその両側面が接し、その両側面の側に存在する前記半導体フィンに対し応力源となる導電性の埋め込み部材と
を備える事を特徴とするフィン型トランジスタ。
【請求項２】
前記ゲート電極は、金属または導電性を持つ化合物で、
前記埋め込み部材は、前記ゲート電極を構成する材料と線膨張係数の異なる材料で
構成される事を特徴とする請求項１記載のフィン型トランジスタ。
【請求項３】
前記ゲート電極は、ポリシリコンで構成され、
前記埋め込み材料は、ポリシリコンとは格子定数の異なる材料で
構成される事を特徴とする請求項１記載のフィン型トランジスタ。
【請求項４】
前記ゲート電極は、ポリシリコンで構成され、
前記埋め込み材料は、ポリシリコンよりも密度の高いアモルファスシリコンで
構成される事を特徴とする請求項１記載のフィン型トランジスタ。
【請求項５】
前記ゲート電極は、ポリシリコンで構成され、
前記埋め込み材料は、ポリシリコンよりも密度の低いアモルファスシリコンで
構成される事を特徴とする請求項１記載のフィン型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフィン型トランジスタに関するものである。
【背景技術】
【０００２】
プレーナ型ＦＥＴのチャネル領域に応力を付加し、反転層中のキャリア移動度を向上する試みがなされている。応力を付加する方法として、ドレイン・ソース領域の一部を削り取り、そこに格子定数の異なる半導体を埋める事によりチャネル領域に応力を付加する方法（特許文献１）などが用いられている。
【０００３】
しかし、フィン型のＭＯＳトランジスタ（以下ＦｉｎＦＥＴ）では、フィンの一部に格子定数の異なる材料を埋め込む事は可能であるが、効果的にチャネル部に応力を与える事は難しい。  
【０００４】
よって、従来の技術では応力によってＦｉｎＦＥＴのチャネル内部のキャリア移動度を効果的に向上させる事は困難であった。
【特許文献１】特開２００７−１２９２３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、フィン内部のチャネル部に垂直応力を与える事が可能なフィン型トランジスタを提供する事を目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によるフィン型トランジスタは、基板と、前記基板上に形成される複数の半導体フィンと、前記半導体フィン内のチャネル領域を覆うゲート電極と、前記ゲート電極と少なくともその両側面が接し、その両側面の側に存在する前記半導体フィンに対し応力源となる導電性の埋め込み部材とを備える事を特徴とする。
【発明の効果】
【０００７】
本発明によれば、フィン内部のチャネル部に垂直応力を与える事が可能な、フィン型トランジスタを提供する事ができる。
【発明を実施するための最良の形態】
【０００８】
[第１の実施の形態]
図１（ａ）は、第１の実施の形態に係るＦｉｎＦＥＴの構成図である。
【０００９】
シリコンウェハ１０上に酸化膜（ＳｉＯ２）の絶縁層１１が形成され、その絶縁層１１の上面に、２つのフィン２０、２１がＸ方向が長手方向となるように形成される。フィン２０、２１は、例えばシリコンなどの半導体材料から形成される。第１の実施の形態に係るＦｉｎＦＥＴは、シリコンウェハ１０とフィン２０、２１が絶縁層１１を分断し結合されるバルク型の基板１２で構成される。
【００１０】
フィン２０、２１の上面には絶縁層２２、２３が形成され、絶縁層２２、２３は、例えばシリコン窒化膜（ＳｉＮ）から形成される。ゲート電極３０は、フィン２０の上面と両側面を覆うように形成された第１ゲート電極３０Ａと、フィン２１の上面と両側面を覆うように形成された第２ゲート電極３０Ｂとを連続的にＹ方向に延びるように形成してなる。ゲート電極３０は、例えばポリシリコン（以下ポリＳｉ）から形成される。第１の実施の形態では、２つのフィンを例としているが任意の複数でも構わない。ＦｉｎＦＥＴにおいては、少なくともフィンの側面、時にはフィンの上面までもチャネル領域として利用されるが、第１の実施の形態ではフィンの上面に２２、２３の絶縁層を形成している為、両側面のみをチャネル領域としている。以下、フィンの両側面のみをチャネル領域として利用する形態をダブルゲート型、両側面と上面をチャネル領域として利用する形態をトライゲート型と称する。なお、通常のＦｉｎＦＥＴと同様  にゲート電極３０とフィン２０、２１の接する面にはゲート酸化膜２６が形成されている。
【００１１】
次に、第１の実施の形態に係るＦｉｎＦＥＴの断面構造を、図１（ｂ）〜２（ｂ）に基づいて説明する。ゲート電極３０は、フィン２０、２１を覆うように形成されている。ゲート電極３０は、フィン２０、２１の側面側の領域３１を除去されている（以下、この領域３１を「除去領域３１」と称する）。この除去領域３１には、埋め込み部材３２が埋め込まれている。なお、この除去領域３１は、この図１（ｂ）では、その底面がゲート電極３０の上面と絶縁層１１の上面との中間付近に存在している。すなわち、底面が絶縁層１１の上面まで達せず、埋め込み部材３２の底面と絶縁層１１の表面との間にはゲート電極３０を構成するポリＳｉが存在する。埋め込み部材３２は、ゲート電極３０を構成するポリＳｉとは格子定数が異なる材料、例えばシリコンゲルマニウム（以下ＳｉＧｅ）から形成される。埋め込み部材３２は、例えばＣＶＤ法により形成され得る。埋め込み部材３２は、ゲート電極３０と同一導電型となるように形成される。そうする事により、ゲート電極３０と異なる導電型で形成されるよりも、フィン２０、２１の抵抗値が下がり、フィン２０、２１の底面まで電圧が印加されやすくなる。たとえば、ゲート電極３０がｎ型であれば、埋め込み部材３２もｎ型となるように形成する。ゲート電極３０と同一導電型を有する埋め込み部材３２は、例えばＣＶＤ法の実行中に、不純物をドーピングすることにより形成され得る。あるいは、埋め込み部材３２の形成後にイオン注入等によって不純物ドーピングを行ってもよい。
【００１２】
このように第１の実施の形態では、ゲート電極３０を形成しているポリＳｉより格子定数の大きいＳｉＧｅを埋め込み部材３２として除去領域３１に埋め込む事で、ゲート電極３０に圧縮応力を発生させている。これにより、フィン２０、２１内のチャネル領域２４、２５に対し圧縮応力を付加し、ＭＯＳＦＥＴのキャリア移動度を高めている。また、ゲート電極３０は、フィン２０、２１間に連続的に形成されているため、両フィン２０、２１の間の除去領域３１に埋め込んだ埋め込み部材３２の応力が無駄なく両サイドに配置されるフィン２０、２１内部のチャネル領域２４、２５が加わる。
【００１３】
また、埋め込み部材３２の材料は、ＳｉＧｅに限られず、チャネル領域２４、２５に圧縮応力を加えることができるものであればよい。また、ゲート電極３０の材料とは格子定数の異なる材料の代わりに、ゲート電極３０の材料よりも密度が高い材料を用いることによっても、チャネル領域２４、２５に圧縮応力を加えることができる。たとえば、除去領域３１にポリＳｉより密度の高いアモルファスシリコン（以下アモルファスＳｉ）を埋め込み部材３２として埋め込み、熱工程を加えアモルファスＳｉの体積を膨張させる事により、チャネル領域２４、２５に圧縮応力を付加することができる。
【００１４】
なお、チャネル領域２４、２５にかける応力は圧縮応力に限らず、引っ張り応力であってもよい。たとえば、シリコンに炭素をドーピングした炭化ケイ素（以下ＳｉＣ）のような、ポリＳｉよりも密度の低い材料を埋め込み部材３２の材料として採用することができる。このような埋め込み部材３２を除去領域３１に形成することにより、チャネル領域２４、２５に引っ張り応力を付加することができる。ＳｉＣの代わりに、ポリＳｉよりも低密度なアモルファスＳｉを埋め込み部材３２の材料として除去領域３１に埋め込み、熱工程を加え多結晶化する事によっても同様な効果を得る事ができる。
【００１５】
また、埋め込み部材３２の底面は、図１（ｂ）のようにゲート電極３０の上面と絶縁層１１の表面の中間付近にあってもよいが、図２（ａ）に示すように絶縁層１１の表面に達していても良いし、図２（ｂ）に示すように絶縁層１１の表面よりも下まで達していてもよい。ただし、絶縁層１１を貫通してシリコンウェハ１０に達しないようにすることが好ましい。いずれの場合でも、チャネル領域２４、２５に対し応力（圧縮応力または引っ張り応力）を与える事が可能である。
【００１６】
第１の実施の形態ではゲート電極３０の材料としてポリＳｉを用いた場合を例に説明したが、ゲート電極３０に金属または導電性を持つ化合物を用い、ゲート電極３０の材料と異なる線膨張係数の材料を埋め込む事でゲート電極３０に応力を発生させ、チャネル領域に応力を付加する方法でも同様の効果を得る事ができる。
【００１７】
[第２の実施の形態]
図３は、第２の実施の形態に係るＦｉｎＦＥＴの構成図であり、第１の実施の形態と同一部分には同一符号が付されている。第２の実施の形態は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板構造のＦｉｎＦＥＴであり、基板の構造が第１の実施の形態と異なる。
【００１８】
第２の実施の形態に係るＦｉｎＦＥＴは、シリコンウェハ１０上に酸化膜（ＳｉＯ２）の絶縁層１１が形成され、その絶縁層１１の上面に、単結晶シリコンからなる２つのフィン２０、２１がＸ方向を長手方向として延びるＳＯＩ型で構成される。ＳＯＩ基板１３は、酸化膜の絶縁層１１上に、シリコンから形成されるフィン２０、２１を形成する事により、バルク基板を用いたＦｉｎＦＥＴより、トランジスタ部分が持つ寄生容量を減らせるため、動作速度の向上及び低消費電力化が可能となる。
【００１９】
なお、ゲート電極３０、埋め込み部材３２等の部分は第１の実施の形態と同一であるため、フィン２０、２１内部のチャネル領域２４、２５に対して応力をかける事ができ、第１の実施の形態と同様の効果を得る事ができる。なお、埋め込み部材３２の底面は、図３に示すように、絶縁層１１の表面に達しないものであってもよいし、図２（ａ）に示すように絶縁層１１の表面に達するものでもよい。図２（ｂ）に示すように絶縁層１１の表面を通過して絶縁層１１の内部まで達してもよい。ただし、絶縁層１１を貫通してシリコンウェハ１０に達しないようにすることが好ましい。
【００２０】
[第３の実施の形態]
図４は、第３の実施の形態に係るＦｉｎＦＥＴの構成図であり、第１の実施の形態と同一部分には同一符号が付されている。第３の実施の形態は、フィン２０、２１の上面に絶縁層２２、２３が形成されず、フィン２０、２１の上面もチャネル領域２４、２５として利用されるトライゲート型のＦｉｎＦＥＴであり、その部分のみが第１の実施の形態と異なる。
【００２１】
トライゲート型は３方向でチャネルの開閉の制御を行うため、２方向で制御するダブルゲート型よりもＦＥＴがＯＦＦ時のリーク電流を減らす事が可能となる。
【００２２】
なお、ゲート電極３０、埋め込み部材３２等の部分は第１の実施の形態と同一であるため、フィン２０、２１内部のチャネル領域２４、２５に対して応力をかける事ができ、第１の実施の形態と同様の効果を得る事ができる。
【００２３】
なお、埋め込み部材３２の底面は、図４に示すように、絶縁層１１の表面に達しないものであってもよいし、図２（ａ）に示すように絶縁層１１の表面に達するものでもよい。図２（ｂ）に示すように絶縁層１１の表面を通過して絶縁層１１の内部まで達してもよい。ただし、絶縁層１１を貫通してシリコンウェハ１０に達しないようにすることが好ましい。
【００２４】
[第４の実施の形態]
図５は、第４の実施の形態に係るＦｉｎＦＥＴの構成図であり、第１の実施の形態と同一部分には同一符号が付されている。第４の実施の形態は、基板がＳＯＩ型で、ゲートがトライゲート型であり、その部分のみが第１の実施の形態と異なる。よって、第４の実施の形態は、第１の実施の形態より、動作速度の向上及び低消費電力化と、ＦＥＴがＯＦＦ時のリーク電流を減らす事が可能となる。なお、ゲート電極３０、埋め込み部材３２等の部分は第１の実施の形態と同一であるため、フィン２０、２１内部のチャネル領域２４、２５に対して応力をかける事ができ、第１の実施の形態と同様の効果を得る事ができる。
【００２５】
なお、埋め込み部材３２の底面は、図５に示すように、絶縁層１１の表面に達しないものであってもよいし、図２（ａ）に示すように絶縁層１１の表面に達するものでもよい。図２（ｂ）に示すように絶縁層１１の表面を通過して絶縁層１１の内部まで達してもよい。ただし、絶縁層１１を貫通してシリコンウェハ１０に達しないようにすることが好ましい。
【００２６】
[第５の実施の形態]
図８（ａ）は、第５の実施の形態に係るＦｉｎＦＥＴの構成図であり、第１の実施の形態と同一部分には同一符号が付されている。第５の実施の形態は、埋め込み部材３２がメタルであり、更に、図８（ａ）に示すように埋め込み部材３２がフィン２０、２１の側面に形成されるゲート酸化膜２６の表面まで形成されており、その部分のみが第１の実施の形態と異なる。
【００２７】
埋め込み部材３２にメタルを用い、ゲート電極３０の材料と異なる線膨張係数の材料を埋め込む事でゲート電極３０に応力を発生させ、チャネル領域に応力を付加する方法でも第１の実施の形態と同様の効果を得る事ができる。
【００２８】
なお、埋め込み部材３２の底面は、図８（ａ）に示すように絶縁層１１の表面に達するものでもよいし、図２（ｂ）に示すように絶縁層１１の表面を通過して絶縁層１１の内部まで達してもよい。ただし、絶縁層１１を貫通してシリコンウェハ１０に達しないようにすることが好ましい。
【００２９】
また、図８（ｂ）に示すように、ＳＯＩ基板を用いても良い。図８（ｂ）に示すＦｉｎＦＥＴは、図８（ａ）に示すＦｉｎＦＥＴより動作速度の向上及び低消費電力化が可能となる。
【００３０】
また、埋め込み部材３２にメタル等の金属を用い、ゲート電極３０の材料と異なる線膨張係数の材料を埋め込む事でゲート電極３０に応力を発生させ、チャネル領域に応力を付加する方法でも第１の実施の形態と同様の効果を得る事ができる。
【００３１】
なお、埋め込み部材３２の底面は、図８（ｂ）に示すように絶縁層１１の表面に達するものでもよいし、図２（ｂ）に示すように絶縁層１１の表面を通過して絶縁層１１の内部まで達してもよい。ただし、絶縁層１１を貫通してシリコンウェハ１０に達しないようにすることが好ましい。
【００３２】
[第６の実施の形態]
図９（ａ）は、第６の実施の形態に係るＦｉｎＦＥＴの構成図であり、第１の実施の形態と同一部分には同一符号が付されている。第６の実施の形態は、ゲートがトライゲート型であり、その部分のみが第５の実施の形態と異なる。
【００３３】
よって、第６の実施の形態は、第５の実施の形態よりＦＥＴがＯＦＦ時のリーク電流を減らす事が可能となる。更に、フィン２０、２１の上面にも埋め込み部材３２を形成する為、第５の実施の形態よりも多くフィン２０、２１内部のチャネル領域２４、２５に対して応力をかける事ができる。
【００３４】
なお、埋め込み部材３２の底面は、図９（ａ）に示すように絶縁層１１の表面に達するものでもよいし、図２（ｂ）に示すように絶縁層１１の表面を通過して絶縁層１１の内部まで達してもよい。ただし、絶縁層１１を貫通してシリコンウェハ１０に達しないようにすることが好ましい。
【００３５】
また、図９（ｂ）に示すように、ＳＯＩ基板を用いても良い。図９（ｂ）に示すＦｉｎＦＥＴは、図９（ａ）に示すＦｉｎＦＥＴより、動作速度の向上及び低消費電力化が可能となる。
【００３６】
なお、埋め込み部材３２の底面は、図９（ｂ）に示すように絶縁層１１の表面に達するものでもよいし、図２（ｂ）に示すように絶縁層１１の表面を通過して絶縁層１１の内部まで達してもよい。ただし、絶縁層１１を貫通してシリコンウェハ１０に達しないようにすることが好ましい。
【００３７】
次に、本発明の実施の形態に埋め込み部材３２を埋め込む方法について、図面に基づいて説明する。第１の実施の形態を例に説明する。
【００３８】
ゲート電極３０に形成される除去領域３１をパターニングするために、ＦｉｎＦＥＴをマスクする。図６（ａ）は、その状態のＦｉｎＦＥＴの上面図で、図６（ｂ）は、図６（ａ）のＢ−Ｂ断面図である。ゲート電極３０の周囲には層間絶縁膜３５が形成されている。
【００３９】
次に、ゲート電極３０を形成するポリＳｉにパターニングされた部分のエッチングを行い、除去領域３１を形成する。エッチングは、例えば反応性イオンエッチング（ＲＩＥ）で行われる。しかし、これに限らず、その他のドライエッチングや、ウェットエッチングでも可能である。そして、ＣＶＤ法により埋め込み部材３２を除去領域３１に埋め込み、その後ゲート電極３０の上面を平坦化する。埋め込み部材３２は、例えばＣＶＤ法の実行中に、不純物をドーピングすることにより形成され得る。あるいは、埋め込み部材３２の形成後にイオン注入等によって不純物ドーピングを行ってもよい。図７（ａ）は、平坦化後を示すＦｉｎＦＥＴの上面図で、図７（ｂ）は、図７（ａ）のＣ−Ｃ断面図である。
【００４０】
その後、ゲート電極３０の上面をシリサイド化することにより、フィン内部のチャネル部に垂直応力を与える事が可能なＦｉｎＦＥＴを製造することができる。
【図面の簡単な説明】
【００４１】
【図１】第１の実施の形態に関するＦｉｎＦＥＴの構成を示す図である。
【図２】埋め込み部材が絶縁層の表面まで埋め込まれた形態と絶縁層の内部まで埋め込まれ他形態を表す図である。
【図３】第２の実施の形態に関するＦｉｎＦＥＴの構成を示す図である。
【図４】第３の実施の形態に関するＦｉｎＦＥＴの構成を示す図である。
【図５】第４の実施の形態に関するＦｉｎＦＥＴの構成を示す図である。
【図６】この発明の一実施の形態によるＦｉｎＦＥＴのゲート電極の一部に、埋め込み部材を埋め込む方法を説明するための上面図と断面図である。
【図７】この発明の一実施の形態によるＦｉｎＦＥＴのゲート電極の一部に、埋め込み部材を埋め込む方法を説明するための上面図と断面図である。
【図８】第５の実施の形態に関するＦｉｎＦＥＴの構成を示す図である。
【図９】第６の実施の形態に関するＦｉｎＦＥＴの構成を示す図である。
【符号の説明】
【００４２】
１０…シリコンウェハ、１１…絶縁膜（シリコン酸化膜）、１２…バルク基板、１３…ＳＯＩ基板、２０、２１…半導体フィン、２２、２３…絶縁膜（シリコン窒化膜）、２４、２５…チャネル領域、２６…ゲート酸化膜、３０、３０Ａ、３０Ｂ…ゲート電極、３１…ゲート電極除去領域、３２…埋め込み部材、３３…シリサイド化されたゲート電極、３４…マスク、３５…層間絶縁膜。
【図１】
0005193583.tif 000002
【図２】
0005193583.tif 000003
【図３】
0005193583.tif 000004
【図４】
0005193583.tif 000005
【図５】
0005193583.tif 000006
【図６】
0005193583.tif 000007
【図７】
0005193583.tif 000008
【図８】
0005193583.tif 000009
【図９】
0005193583.tif 000010