(57)【特許請求の範囲】
【請求項１】
集積回路を製造する方法であって、
表面を有する基板を供給するステップであって、該基板は該表面に画定された凹部分を有
する、該ステップと、
前記基板表面上及び前記凹部分の底部及び側面上にバリア層を形成するステップと、
前記基板に画定された前記凹部分に銅を堆積するステップと、
前記銅の表面上に銅合金層を供給するステップであって、前記銅合金が、式Ｃｕ−Ｍからなり、ＭがＮｉ、Ｚｎ、Ｓｉ、Ａｕ、Ａｇ、Ａｌ、Ｍｎ、Ｐｄ、Ｐｂ、Ｓｎ又はそれらの合成物であり、
結果としてもたらされる構造を化学・機械的研磨により平坦化するステップとを含み、
銅合金の量は前記銅合金と前記バリア層との研磨速度が１：１の割合になるように調節され、これにより前記基板の前記凹部分に堆積された銅のディッシングを防止する方法。
【請求項２】
前記バリア層は、前記銅を堆積するステップの前に前記表面の前記凹部分の上に形成され、さらに前記銅を堆積するステップにおいて、前記銅は、前記基板の前記表面の高さにまで堆積される請求項１に記載の方法。
【請求項３】
前記バリア層は、耐火金属のみ、あるいは窒素と結合された耐火金属の少なくとも１つの耐火金属から形成される請求項２に記載の方法。
【請求項４】
前記金属ＭはＮｉである請求項１に記載の方法。
【請求項５】
前記合金は、Ｃｕ−Ｎｉ、Ｃｕ−Ｚｎ、Ｃｕ−Ｚｎ−Ｐｂ、Ｃｕ−Ｚｎ−Ｓｎ、Ｃｕ−Ｓｎ−Ｐｂ、Ｃｕ−Ｎｉ−Ｚｎ、Ｃｕ−Ａｌ、Ｃｕ−Ａｕ、Ｃｕ−Ｍｎ、およびＣｕ−Ｐｄからなる群から選択される請求項１に記載の方法。
【請求項６】
銅のディッシングを最小化するための化学・機械的研磨方法であって、
表面を有する基板を供給するステップであって、該基板は該表面に画定された凹部分を有する、該ステップと、
前記表面と、該表面内に画定された前記凹部分とを有する前記基板上にバリア材料によりバリア層を形成するステップであって、該バリア材料はチタンまたはタンタルを含む、該ステップと、
前記基板の表面上の前記バリア層の部分の上に銅膜を堆積し、かつ前記基板の表面の高さまで前記基板に画定された前記凹部分を銅で満たすステップと、
前記基板の表面上の前記バリア層の上に前記合金を延在させる厚さになるように、前記銅の表面に、式Ｃｕ−Ｍの銅合金層を供給するステップであって、Ｍは、Ｎｉ、Ｚｎ、Ａｌ、Ｓｎ、Ｐｂ、Ｍｎ、Ａｕ、またはそれらの合成物から選択される、該ステップと、
化学・機械的に研磨して前記基板の表面の上に延在する前記層のそれぞれの全ての部分を除去するステップによって、その結果もたらされる構造を平坦化するステップであって、それにより前記基板上に平坦面をもたらす、該ステップとを含み、
銅合金の量は前記銅合金と前記バリア層との研磨速度が１：１の割合になるように調節され、これにより前記基板の前記凹部分に堆積された銅のディッシングを防止する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される本発明は、集積回路半導体製造物の分野に関する。具体的には、銅の化学・機械的研磨（ＣＭＰ）中に生じる銅のディッシング現象の防止のための手順を開示する。
【背景技術】
【０００２】
金属膜が集積回路の製造における種々の目的のために使用されている。例えば、金属膜を用いて、半導体ウェハの表面の上に相互接続線（interconnective lines）、接触部分、および他の導電機構を形成してもよいことが知られている。
【０００３】
最近では、集積回路における金属被覆に銅および銅合金を使用することへの関心が高まっている。銅は、金属特性に関して特に魅力的ないくつかの特性を有している。特に、銅はアルミニウム合金よりも低い電気固有抵抗を有し、アルミニウム合金ほど電気移動の影響を受けない。
【０００４】
半導体製造は、通常、誘電酸化膜の離散層において、タングステンまたは銅による配線すなわち、メタライゼーションを施すことを含む。これらの膜層を形成するために用いられる酸化物は、典型的に、ホスホシリケートガラス（ＰＳＧ）、ボロホスホシリケートガラス（ＢＰＳＧ）、または二酸化珪素（ＳｉＯ２）を含む。酸化層は従来の平坦化技術を用いて平坦化される。その後、酸化層をエッチングするか、別のやり方では、酸化層に一連のトレンチおよび孔をパターニングするために処理する。次いで、薄空乏層を酸化層の上に堆積する。空乏層は通常、Ｔｉ／ＴｉＮスタックを形成するために互いの上に堆積するチタン（Ｔｉ）および窒化チタン（ＴｉＮ）の薄膜、または、Ｔａ／ＴａＮスタックを形成するためのタンタル（Ｔａ）および窒化タンタル（ＴａＮ）を含む。このような空乏層を、通常、物理気相成長法、またはスパッター堆積法として知られる堆積法により堆積するが、あるいは、より均一な被覆を行うために化学気相成長法（ＣＤＶ）により堆積してもよい。したがって、空乏層は、トレンチおよび孔の表面、および酸化層の上側面を被覆する役割を果たし、金属化層と酸化層との間に良好な接着性をもたらすために使用される。次いで、導電材料（例えば、タングステン（Ｗ）、銅（Ｃu）からなる）層を空乏層上に堆積することにより金属化をもたらす。ここで、ＷまたはＣuはトレンチおよび孔を完全に満たしている。したがって、満たされたトレンチは線、ダマスク、または「大域配線層」を形成し、一方、満たされた孔は、「局部相互接続」としても知られるスタッドまたはビアを含む。次いで、酸化膜の表面から空乏層およびタングステン層または銅層を除去することにより、配線層の製造を達成する。これは、通常、平坦化技術を使用することにより達成される。
【０００５】
集積回路の製造中にウェハを平坦化する多数の知られている方法（例えば、ブロック抵抗および抵抗エッチングバック、ブロック抵抗およびガラス上スピンなど）がある。選択した方法は化学・機械的研磨（ＣＭＰ）である。ＣＭＰは、ウェハの完全な平坦化を与える。しかしながら、トレンチ平坦化のためにＣＭＰを用いることで直面する困難の１つは、典型的な十分にへこんだフィールド構造のトレンチにおいて生じ、銅（Ｃｕ）（弾性的かつ可塑的）の機械的研磨に関連する「ディッシング」の影響である。「ディッシング」は、広域のトレンチにおいて特に深刻であり、研磨中の「ディッシング」の影響により広域のトレンチにおいて誘電材料が薄くなり、その結果、誘電体の浸食が起こる。
【０００６】
半導体／集積回路を形成する１つの方法は、ダマスク工程として知られている工程を含む。ダマスク工程は、化学・機械的研磨により直接的に規定される導電性相互接続および他の機能を提供する。従来のダマスク工程は、例えば酸化物などの誘電体をウェハ基板に形成することにより着手する。フォトレジスト層を形成するために、誘電体を例えばリソグラフィを用いてパターニングする。誘電体により２つの側の上に、かつ基板または空乏層により下側に画定された誘電体にトラフが形成される。通常、空乏層はまた、トラフの２つの側壁上に形成される。導電材料（例えば銅またはタングステン）の正角ブラケット層がウェハ基板上に堆積される。最後に、ウェハの表面を研磨し、それにより、導電材料を平面誘電体面に残しながら、過剰に堆積された導電材料を除去する。
【０００７】
典型的な単一のまたは二重のダマスク構造において、基板にわたるパターン密度変化により、銅のディッシングは、ＣＭＰ中の研磨速度が異なることから生じる。これにより、銅が完全に除去されたチップ上のある領域では、下にある空乏層が研磨スラリーに対して露出するが、その一方、他の領域では依然として基板表面上に銅が残っているままである。銅および空乏層の双方を完全に研磨仕上げる試みにおいて、トレンチ領域上に晒された銅が過度の研磨を受ける。この過度の研磨により銅のディッシングが引き起こされる。
【０００８】
空乏層を完全に除去する試みにおいて、ＣＭＰ中における過度の研磨により誘電体膜（空乏層の下）の過度の損失がある場合に、「浸食」に関連した問題が生じる。ディッシングおよび浸食の双方は、今日、ＣＭＰが直面している深刻な問題である。ディッシングの影響を低減し抑制する試みにおいて、研磨方法、器具、材料を改変させるよう一層の努力が向けられている。
【０００９】
上記の方法を、図２（ａ）ないし図２（ｃ）においてより明確に記載する。トレンチ領域２２を例えば、光食刻、異方性エッチング、またはその他のエッチングおよび食刻技術などの従来の方法により基板に画定する。例えばチタン、窒化チタン、タングステン、窒化タングステン、またはその複合物（complex）などの耐火金属（あるいは耐火金属合成物）の空乏層２４を、通常、基板の表面上に形成して、そこに堆積された層２６に示されるように、導電銅材料に接着層を提供する。任意選択的に、導電体材料（例えば銅）のシード層（図示せず）を空乏層上に堆積して導電体材料の接着を拡張する。
【００１０】
最終的な仕上げの製造物を製造するために、基板の頂部面上に堆積された空乏層に加えて、トレンチまたはビア上に延在する過度の銅は、トレンチが導電体材料で満たされている状態のままである間に、ウェハ基板上に平坦面を残して除去する必要がある。平坦化技術（例えば化学・機械的研磨（ＣＭＰ））方法が過度の銅および空乏層を除去するために用いられる。
【００１１】
化学・機械的研磨は、ある工程中にある半導体ウェハの表面に沿って、不連続面を「平坦化」または除去するために、研磨パッドとともに化学的スラリーを用いる半導体平坦化技術である。化学・機械的研磨において、研磨材のあるウェハに対しての研磨パッドの機械的な動きは、ウェハの表面の晒された部分を選択的に除去するために化学的方法と組み合わされる機械応力をもたらす。スラリーは、多数の役割を果たす。すなわち、スラリーはそこにおいて研磨材粒子が拡散される媒体であり、化学的方法を促進する化学薬品を供給する。化学・機械的研磨における最適な結果を得るためには、通常、化学的方法と機械的方法との間に相乗関係が存在する。
【００１２】
従来の技術において、図２（ｂ）に示されるように、化学・機械的研磨方法を用いて、基板２０の頂部面上に空乏層２４および一部分の銅層２６を残したまま銅層２６の上側部分の除去を達成する。基板２０の平坦面を形成する試みにおいて、トレンチ２２の頂部端上に残っている空乏層および一部分の銅をＣＭＰにより研磨する。図２（ｃ）に示されるように、トレンチに残っている銅のディッシング（２７に示される）（２７表記なし）が生じ、その結果非平坦面がもたらされるのは、この研磨の段階中においてである。これは、銅と比べて比較的硬質である空乏層の間の硬さの違いによるためであり、空乏層に銅よりも低い速度で研磨を行わせる。ＣＭＰ研磨パッドにより研磨される表面が押し下げられるため、銅は空乏層に比べてより速く研磨され、それにより、空乏層が除去される際に不均一な面を形成する。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記のようなディッシングの従来の問題に取り組むために、図３（ａ）ないし図３（ｆ）に示されるように、本発明による方法を用いることによりディッシング現象を低減、あるいは除去する。
【課題を解決するための手段】
【００１４】
本発明は、集積回路／半導体の製造において平坦面を提供するために、化学・機械的研磨（ＣＭＰ）中における銅のディッシングの問題を解決することに関する。
【００１５】
本発明によれば、銅合金の局部領域堆積によって化学・機械的研磨（ＣＭＰ）中における銅のディッシングが著しく低減し、場合によっては除去される。銅合金を、銅と、銅とともに一連の均一の固溶体を形成する金属とから形成する。一連の均一の固溶体をともに形成する金属を用いて銅合金を形成することにより、導電材料で満たされた凹領域上にある空乏金属領域層の表面上のかかる合金からなる局部領域堆積層により、導電材料に対してＣＭＰ処理を行っている間に用いられるスラリー研磨の選択性を低めることが可能となる。一連の均一の固溶体をともに形成する金属による銅合金は、銅の酸化特性、機械的特性、電気的特性、剛性パラメータ、および硬質パラメータを変化させると考えられる。これらの特性における変化により、合金層を非合金銅層よりも空乏層に対して一層等しい速度で研磨することが可能となる。このようにして、空乏層と銅合金との研磨速度が１：１に近づくため、半導体または集積回路（あるいは同様の装置）の凹領域（トレンチ）におけるＣＭＰ処理による銅のディッシングが回避される。
【００１６】
本発明のさらなる利点および目的は、本明細書に包含される図面とともに以下の詳細な説明を読むことで理解されよう。
【００１７】
次に本発明の実施形態を添付の図面を参照により説明する。
【００１８】
例示的用途の図面は、一定の基準で縮尺されておらず単に概略図として表されたものであり、本出願の全体を読むことで当業者が判断することのできる本発明の特定のパラメータまたは構造を詳細に描くことを意図していないことを強調しておく。
【発明を実施するための最良の形態】
【００１９】
本発明による、集積回路／半導体のウェハ上に平坦面を形成する方法において、図１に示されるように、層化ウェハ（層状ウェハ）に化学・機械的研磨（ＣＭＰ）処理を施して平坦面を形成する。図１に示されるように、基板ウェハ１０は、空乏層１４により被覆されており、かつ導電材料（すなわち銅）１６で満たされている凹部分（すなわちトレンチ）１２を備え、その上に局部的に堆積された銅合金層１８を有する。任意選択的に、銅層２０をさらに銅合金層上に堆積して、合金の局部堆積（もしあれば）に晒されていないウェハの残存領域を覆う。
【００２０】
本発明による方法において、図３（ａ）ないし図３（ｆ）に示すように、基板ウェハ３０を提供する。凹部分３２を従来の方法（例えば光食刻、異方性エッチング、または他の従来の手段など）により基板に形成する。例えばチタン、窒化チタン、タンタル、または窒化タンタルなどの耐火金属またはその合成物からなる空乏層３６を基板３０の表面３４上に形成する。典型的に５０Ａ〜５００Ａの厚さであり、より典型的には１００Ａ〜２５０Ａの厚さである空乏層３６はまた、空乏層３６に被覆されるトレンチ領域３２内に堆積する導電銅材料（図３（ｂ）において３８で示す）に接着層をもたらす。図３（ｂ）に示すように、銅層３８を、その下にあるウェハの頂部面に近づく高さにまでトレンチを満たすように堆積する。任意選択的に、半導体材料の薄シード層（図示せず）を空乏層３６上に形成して、導電材料の接着を拡張することができる。
【００２１】
この点において、本発明の方法は、図３（ｃ）に示す構造の頂部面上に銅合金層４０を堆積することにより銅合金層４０を形成する新たな（novel）ステップを含む。電気めっき、気相成長法（物理または化学）、またはその他の従来の堆積技術により銅合金層を堆積することができる。銅合金は式Ｃｕ−Ｍからなり、Ｍは典型的に、銅とともに一連の均一な固溶体を形成する金属である。金属Ｍは、例えばＮｉ、Ｚｎ、Ｓｉ、Ａｕ、Ａｇ、Ａｌ、Ｃｒ、Ｍｎ、Ｐｄ、Ｐｂ、Ｓｎ、またはそれらの合成物の金属から選択される。金属Ｍは、合金の約７０重量％までの量で存在してもよく、典型的には、合金の約１０重量％〜約４０重量％の量、より典型的には、合金の約３０重量％の量で存在してもよい。合金中の金属Ｍの量は、合金の硬さが空乏層の硬さに近づくか、あるいは一致するように調製される。合金の典型的な厚さは約２００Ａ〜約１，０００Ａの間であり、より典型的には約５００Ａ〜約８００Ａの間である。合金の厚さは、ＣＭＰによる研磨の際、下にある誘電体層が晒されると、研磨を停止することができるように設計される。
【００２２】
任意選択的に、最終の層化するステップにおいて、次に銅層４４を図３（ｄ）に示すように銅合金層４０の頂部に堆積する。この任意選択的なステップは、凹部分上の合金の局部堆積が合金層４０の高さよりも下にウェハの他の部分を残す場合に存在する。
【００２３】
従来の技術の方法におけるように、図３（ｅ）（銅層４４が除去されている）に示すようにＣＭＰ処理を用いて銅層４４の除去を行う。次に、銅合金層４０および空乏層３６を研磨することにより、図３（ｆ）に示すように基板３０上に平坦面３４を形成する。本発明にしたがって、Ｃｕ−Ｍ合金層４０および空乏層３６の研磨を、双方の層がほぼ同じの速度で（または、理想的にできるだけ同じ速度に近い速度で）研磨されるよう調整する。ＣＭＰにおいて使用されるスラリーは、ＣＭＰ処理において従来用いられているものである。例として、Ｋｌｅｂｏｓａｌ  １５０１、Ｃａｂｏｔ  ５５１２などが挙げられるが、これらに限定されない。残留合金要素（元素）が、銅導電材料３８の基板４６上に残存しうる。銅中にすばやく拡散する合金元素（例えば金）は、銅導電材料３８の表面４６上の面にフィンガープリントを残しやすい。
【００２４】
表１における以下の記載は本発明による多数のＣｕ−Ｍ合金である。
【表１】
0005121348.tif 000002
【００２５】
他の金属合金Ｃｕ−Ａｕ、Ｃｕ−Ｚｎ−Ｐｂ、Ｃｕ−Ｚｎ−Ｓｎ、Ｃｕ−Ｓｎ−Ｐｂ、および銅とともに一連の均一な固溶体を形成する他の銅／金属合金（すなわち、Ｐｄが７０重量％の量で存在するＣｕ−Ｐｄ合金）も含まれるが、これらに限定されない。合金中の金属の量を、空乏層との研磨の速度が１：１であるように調整することができる。
【００２６】
好適な実施形態において、約３０重量％のＮｉを有するＣｕ−Ｎｉ合金層を電気めっき方法により、空乏層（例えば、ＴｉまたはＴａを含む空乏層）の頂部に形成する。このＣｕ−Ｎｉ合金層は、空乏層と１：１の速度でＣＭＰにより研磨された場合に、本明細書中に上記したようにトレンチにおける銅のディッシングを低減する。
【００２７】
本発明の特定の実施形態を詳細に説明してきたが、特許請求の範囲に規定された本発明の範囲から逸脱することなく、多数の改変、変更および修正を行ってもよいことを理解されたい。
【図面の簡単な説明】
【００２８】
【図１】ＣＭＰ前の本発明によるウェハの断面を示す図である。
【図２】ａはＣＭＰ前の従来の技術のウェハを示し、ｂおよびｃは結果としてディッシングをもたらすＣＭＰ中およびＣＭＰ後における、従来の技術のウェハを示す図である。
【図３】ａないしｆは本発明による方法を用いた、ウェハ上の平坦面の形成を示す図である。
【符号の説明】
【００２９】
１０    基板ウエハ
１２    凹部分（トレンチ）
１４    空乏層
１６    導電材料
１８    銅合金層
２０    銅層
３０    基板ウエハ
３２    凹部分
３４    表面
３６    空乏層
３８    銅層
４０    合金層
４４    銅層
４６    基板
【図１】
0005121348.tif 000003
【図２】
0005121348.tif 000004
【図３】
0005121348.tif 000005