(57)【特許請求の範囲】
【請求項１】
複数の画素が行方向及び列方向に配列された画素配列と、
第１の期間において、クロックに同期して前記画素配列における行を選択する垂直走査部と、
前記第１の期間内に始まる第２の期間において、前記クロックに同期して前記画素配列における列を走査する水平走査部と、
前記第１の期間が始まる前に前記クロックの数をカウントするためのカウント動作を開始し、前記第１の期間内であって前記第２の期間が始まる前に前記カウント動作を停止するカウンタと、
前記垂直走査部に画素を駆動させるための第１の制御信号を生成する生成部と、
を同一半導体基板に備え、
前記生成部は、
前記カウンタから出力されたカウント値に応じて第２の制御信号を生成する信号生成部と、
前記第２の制御信号を遅延させることにより前記第１の制御信号を生成して前記垂直走査部へ出力する遅延部と、を含み、
前記遅延部は、前記第１の制御信号が前記第２の期間の開始後に遷移するように前記第２の制御信号を遅延させる
ことを特徴とする撮像装置。
【請求項２】
前記遅延部は、
前記クロックに同期して前記第２の制御信号をシフトさせることにより、前記第２の制御信号を遅延させるシフトレジスタを含む
ことを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記生成部は、前記第１の期間におけるカウントすべき値を記憶している記憶部をさらに含み、
前記信号生成部は、前記カウンタから出力されたカウント値と前記記憶部に記憶された前記カウントすべき値とを比較し、前記カウント値が前記カウントすべき値に達したことに応じて、前記第２の制御信号を生成する
ことを特徴とする請求項１又は２に記載の撮像装置。
【請求項４】
複数の画素が行方向及び列方向に配列された画素配列と、
クロックに同期して前記画素配列における行を選択する垂直走査部と、
前記クロックの数をカウントするためのカウント動作を行うカウンタと、
前記カウンタが前記カウント動作を停止した後に、第１の制御信号に応じて、前記クロックに同期して前記画素配列における列を走査する水平走査部と、
前記第１の制御信号を生成する生成部と、
を同一半導体基板に備え、
前記生成部は、
前記カウンタから出力されたカウント値に応じて第２の制御信号を生成する信号生成部と、
前記第２の制御信号を遅延させた前記第１の制御信号を生成して前記水平走査部へ出力する遅延部と、を含み、
前記遅延部は、前記カウンタが前記カウント動作を停止した後に前記第１の制御信号が遷移するように前記第２の制御信号を遅延させる
ことを特徴とする撮像装置。
【請求項５】
前記遅延部は、
前記クロックに同期して前記第２の制御信号をシフトさせることにより、前記第２の制御信号を遅延させるシフトレジスタを含む
ことを特徴とする請求項４に記載の撮像装置。
【請求項６】
前記生成部は、カウントすべき値を記憶している記憶部をさらに含み、
前記信号生成部は、前記カウンタから出力されたカウント値と前記記憶部に記憶された前記カウントすべき値とを比較し、前記カウント値が前記カウントすべき値に達したことに応じて、前記第２の制御信号を生成する
ことを特徴とする請求項４又は５に記載の撮像装置。
【請求項７】
請求項１から６のいずれか１項に記載の撮像装置と、
前記撮像装置の撮像面へ像を形成する光学系と、
前記撮像装置から出力された信号を処理して画像データを生成する信号処理部と、
を備えたことを特徴とする撮像システム。
【請求項８】
複数の画素が行方向及び列方向に配列された画素配列と、垂直走査部と、水平走査部と、カウンタと、生成部とを同一半導体基板に備える撮像装置の制御方法であって、
前記垂直走査部に、クロックに同期して前記画素配列における行を選択させる工程と、
前記水平走査部に、第１の期間内に始まる第２の期間において、前記クロックに同期して前記画素配列における列を走査させる工程と、
前記カウンタに、前記第１の期間が始まる前に前記クロックの数をカウントするためのカウント動作を開始させ、前記第１の期間内であって前記第２の期間が始まる前に前記カウント動作を停止させる工程と、
前記生成部に、前記垂直走査部に画素を駆動させるための第１の制御信号を生成させる工程と、を含み、
前記生成部に前記第１の制御信号を生成させる工程では、前記カウンタから出力されたカウント値に応じて第２の制御信号が生成され、前記第２の制御信号を遅延部によって遅延させることにより前記第１の制御信号が生成されて前記垂直走査部に供給され、
前記遅延部は、前記第１の制御信号が前記第２の期間の開始後に遷移するように前記第２の制御信号を遅延させる
ことを特徴とする撮像装置の制御方法。
【請求項９】
複数の画素が行方向及び列方向に配列された画素配列と、垂直走査部と、水平走査部と、カウンタと、生成部とを同一半導体基板に備える撮像装置の制御方法であって、
前記垂直走査部に、クロックに同期して前記画素配列における行を選択させる工程と、
前記カウンタに、前記クロックの数をカウントするためのカウント動作を行わせる工程と、
前記水平走査部に、前記カウンタが前記カウント動作を停止した後に、第１の制御信号に応じて、前記クロックに同期して前記画素配列における列を走査させる工程と、
前記生成部に、前記第１の制御信号を生成させる工程と、を含み、
前記生成部に前記第１の制御信号を生成させる工程では、前記カウンタから出力されたカウント値に応じて第２の制御信号が生成され、前記第２の制御信号を遅延部によって遅延させることにより前記第１の制御信号が生成されて前記水平走査部に供給され、
前記遅延部は、前記カウンタが前記カウント動作を停止した後に前記第１の制御信号が遷移するように前記第２の制御信号を遅延させる
ことを特徴とする撮像装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置、撮像システム、および、撮像装置の制御方法に関する。
【背景技術】
【０００２】
従来から、画素配列を有する撮像装置が提案されている（特許文献１参照）。特許文献１に示す技術では、画素配列の各行又は各列を走査するためのシフトレジスタを複数の回路ブロックで構成し、複数の回路ブロックのいずれかの回路ブロックを選択するためのデコード回路をシフトレジスタの前段に設けている。デコード回路でいずれかの回路ブロックを選択することにより、画素配列において、複数の画素を含む画素ブロックの単位で、画素を走査し始めることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−４５３８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、ビデオカメラやスチルカメラなどの撮像装置では、高精度の電子防振（手振れ補正）機能が求められている。本発明者は、電子防振機能を実現するための技術の１つとして、画素配列の一部の領域である読み出し領域を、手振れの方向に追従して、画素配列上でシフトさせることを考えた。これを実現するためには、読み出し領域を画素配列上でシフトさせるために、画素配列において、画素単位（１行単位及び１列単位）で読み出し領域の読み出し開始位置を変更することになる。
【０００５】
画素単位で読み出し領域の読み出し開始位置を変更するためには、画素配列における列を走査するための水平走査期間に制御信号を生成する必要がある。そのためには、クロックを計数するカウンタを水平走査期間に動作させることにより所定のタイミングで遷移する制御信号を生成する必要がある。
【０００６】
ここで、そのカウンタが画素配列及びその周辺回路と同一チップ上つまり同一半導体基板上に設けられていると、カウンタのカウント値が遷移することにより発生するノイズが、画素配列から周辺回路経由で後段へ出力される画素信号に混入する可能性がある。特に、カウンタ値が桁上がりするタイミングで出力される画素信号とそれ以外の画素信号では、カウンタのカウント値が遷移することにより発生するノイズのレベルが異なるので、得られる画像に縦筋状の固定パターンノイズが混入してしまう。
【０００７】
本発明の目的は、水平走査期間において、カウンタのカウント値が遷移することにより発生するノイズの画素信号への混入を抑制することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の側面は、撮像装置に係り、前記撮像装置は、複数の画素が行方向及び列方向に配列された画素配列と、第１の期間において、クロックに同期して前記画素配列における行を選択する垂直走査部と、前記第１の期間内に始まる第２の期間において、前記クロックに同期して前記画素配列における列を走査する水平走査部と、前記第１の期間が始まる前に前記クロックの数をカウントするためのカウント動作を開始し、前記第１の期間内であって前記第２の期間が始まる前に前記カウント動作を停止するカウンタと、前記垂直走査部に画素を駆動させるための第１の制御信号を生成する生成部と、を同一半導体基板に備え、前記生成部は、前記カウンタから出力されたカウント値に応じて第２の制御信号を生成する信号生成部と、前記第２の制御信号を遅延させることにより前記第１の制御信号を生成して前記垂直走査部へ出力する遅延部と、を含み、前記遅延部は、前記第１の制御信号が前記第２の期間の開始後に遷移するように前記第２の制御信号を遅延させる、ことを特徴とする。
本発明の第２の側面は、撮像装置に係り、前記撮像装置は、複数の画素が行方向及び列方向に配列された画素配列と、クロックに同期して前記画素配列における行を選択する垂直走査部と、前記クロックの数をカウントするためのカウント動作を行うカウンタと、前記カウンタが前記カウント動作を停止した後に、第１の制御信号に応じて、前記クロックに同期して前記画素配列における列を走査する水平走査部と、前記第１の制御信号を生成する生成部と、を同一半導体基板に備え、前記生成部は、前記カウンタから出力されたカウント値に応じて第２の制御信号を生成する信号生成部と、前記第２の制御信号を遅延させた前記第１の制御信号を生成して前記水平走査部へ出力する遅延部と、を含み、前記遅延部は、前記カウンタが前記カウント動作を停止した後に前記第１の制御信号が遷移するように前記第２の制御信号を遅延させる、ことを特徴とする。
本発明の第３の側面は、複数の画素が行方向及び列方向に配列された画素配列と、垂直走査部と、水平走査部と、カウンタと、生成部とを同一半導体基板に備える撮像装置の制御方法に係り、前記制御方法は、前記垂直走査部に、クロックに同期して前記画素配列における行を選択させる工程と、前記水平走査部に、第１の期間内に始まる第２の期間において、前記クロックに同期して前記画素配列における列を走査させる工程と、前記カウンタに、前記第１の期間が始まる前に前記クロックの数をカウントするためのカウント動作を開始させ、前記第１の期間内であって前記第２の期間が始まる前に前記カウント動作を停止させる工程と、前記生成部に、前記垂直走査部に画素を駆動させるための第１の制御信号を生成させる工程と、を含み、前記生成部に前記第１の制御信号を生成させる工程では、前記カウンタから出力されたカウント値に応じて第２の制御信号が生成され、前記第２の制御信号を遅延部によって遅延させることにより前記第１の制御信号が生成されて前記垂直走査部に供給され、前記遅延部は、前記第１の制御信号が前記第２の期間の開始後に遷移するように前記第２の制御信号を遅延させる、ことを特徴とする。
本発明の第４の側面は、複数の画素が行方向及び列方向に配列された画素配列と、垂直走査部と、水平走査部と、カウンタと、生成部とを同一半導体基板に備える撮像装置の制御方法に係り、前記制御方法は、前記垂直走査部に、クロックに同期して前記画素配列における行を選択させる工程と、前記カウンタに、前記クロックの数をカウントするためのカウント動作を行わせる工程と、前記水平走査部に、前記カウンタが前記カウント動作を停止した後に、第１の制御信号に応じて、前記クロックに同期して前記画素配列における列を走査させる工程と、前記生成部に、前記第１の制御信号を生成させる工程と、を含み、前記生成部に前記第１の制御信号を生成させる工程では、前記カウンタから出力されたカウント値に応じて第２の制御信号が生成され、前記第２の制御信号を遅延部によって遅延させることにより前記第１の制御信号が生成されて前記水平走査部に供給され、前記遅延部は、前記カウンタが前記カウント動作を停止した後に前記第１の制御信号が遷移するように前記第２の制御信号を遅延させる、ことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、水平走査期間において、カウンタのカウント値が遷移することにより発生するノイズの画素信号への混入を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態に係る撮像装置１００の構成図。
【図２】画素配列１０における読み出し領域ＲＲ１を説明するための図。
【図３】水平シフトレジスタ部の一部の構成を示す図。
【図４】生成部５０及びカウンタ回路６０の構成図。
【図５】走査部３０の詳細動作を示すタイミングチャート。
【図６】生成部５０及びカウンタ回路６０の詳細動作を示すタイミングチャート。
【図７】第１実施形態に係る撮像装置を適用した撮像システムの構成図。
【図８】本発明の第２実施形態に係る撮像装置２００の構成図。
【図９】有効画素領域２０３における読み出し領域ＲＲ１を説明するための図。
【図１０】水平シフトレジスタ部の一部の構成を示す図。
【図１１】生成部２５０及びカウンタ回路２６０の構成図。
【図１２】走査部２３０の詳細動作を示すタイミングチャート。
【図１３】生成部２５０及びカウンタ回路２６０の詳細動作を示すタイミングチャート。
【発明を実施するための形態】
【００１３】
本発明の第１実施形態に係る撮像装置１００の概略構成及び概略動作を、図１を用いて説明する。図１は、本発明の第１実施形態に係る撮像装置１００の構成図である。
【００１４】
撮像装置１００は、画素配列１０、走査部３０、生成部５０、及びカウンタ回路６０を同一半導体基板に備える。
【００１５】
画素配列１０は、被写体の光学像に応じた光が入射し、その光を光電変換して得られた画素信号を読み出すための複数の画素を含む。画素配列１０では、複数の画素が行方向及び列方向に配列されている。画素配列１０は、例えば、画素配列１０の右下端から９行９列の領域である。
【００１６】
走査部３０は、画素配列１０を走査して各画素を駆動する。走査部３０は、垂直走査部０７と水平走査部０４とを含む。
【００１７】
垂直走査部０７は、画素配列１０の各行を垂直方向に走査する。垂直走査部０７は、第１の期間ＳＴ１（図６参照）において、クロックＶＣＬＫに同期して画素配列１０における行を選択する。
【００１８】
垂直走査部０７は、垂直走査回路０９を含む。垂直走査回路０９は、垂直走査信号ｖ１〜ｖ９により、画素配列１０の各行を順次に走査する。
【００１９】
ここで、垂直走査回路０９は、クロック信号ＶＣＬＫ及びリセット信号ｖｒｓｔを受けている。垂直走査回路０９は、開始信号ｖｓｔを受ける。
【００２０】
水平走査部０４は、画素配列１０の各列を水平方向に走査する。水平走査部０４は、第１の期間ＳＴ１内（第１の期間内）に始まる第２の期間ＳＴ２（図６参照）において、クロックＨＣＬＫに同期して画素配列１０における列を走査する。
【００２１】
水平走査部０４は、水平走査回路０６を含む。水平走査回路０６は、水平走査信号ｈ１〜ｈ９により、画素配列１０の各列を順次に走査する。
【００２２】
ここで、水平走査回路０６は、クロック信号ＨＣＬＫ及びリセット信号ｈｒｓｔを受けている。水平走査回路０６は、開始信号ｈｓｔを受ける。
【００２３】
生成部５０は、垂直走査回路０９に画素を駆動させるための第１の制御信号を生成する。生成部５０は、生成した第１の制御信号を垂直走査回路０９へ供給する。
【００２４】
カウンタ回路６０は、第１の期間ＳＴ１が始まる前において、クロックＨＣＬＫの数をカウントするためのカウント動作を開始する。そして、第１の期間ＳＴ１内であって第２の期間ＳＴ２が始まる前において、そのカウント動作を停止する。
【００２５】
次に、水平走査部０４の構成及び動作を、図２及び図３を用いて説明する。図２は、画素配列１０における読み出し領域ＲＲ１を説明するための図である。図３は、水平走査部の一部の構成を示す図である。なお、以下では、図３に示された水平走査部０４における一部の構成を中心に説明する。垂直シフトレジスタ部０７の構成及び動作は、水平シフトレジスタ部０４の構成及び動作と同様の構成、動作を用いることができる。
【００２６】
水平走査部０４は、上述のように、水平走査回路０６を含む。
【００２７】
水平走査回路０６は、シフトレジスタ３２、複数の信号線ＳＬ１，ＳＬ２，ＳＬ３及び、イネーブル回路２０を含む。
【００２８】
シフトレジスタ３２は、複数のフリップフロップ（例えばＤ型フリップフロップ）１５，１６，１７，１８を含む。シフトレジスタ３２は、各フリップフロップの入力端子Ｄ、クロック端子Ｃ、及びリセット端子Ｒを介して、それぞれ、開始信号ｈｓｔ、クロック信号ＨＣＬＫ、及びリセット信号ｈｒｓｔを受ける。
【００２９】
複数の信号線ＳＬ１〜ＳＬ３は、シフトレジスタ３２と画素配列１０とを接続する。すなわち、複数のフリップフロップ１５〜１７のそれぞれの出力端子Ｑには、画素配列１０の各画素列が接続されている。なお、シフトレジスタ３２は画素配列１０の列数だけのフリップフロップを含むが、図３ではフリップフロップ１５〜１８以外のフリップフロップの図示が省略されている。
【００３０】
シフトレジスタ３２は、開始信号ｈｓｔを受けて、クロック信号ＨＣＬＫに同期して開始信号ｈｓｔをシフト動作させることにより、画素配列１０の各列を順次に走査する。また、シフトレジスタ３２は、リセット信号ｈｒｓｔを受けて、リセットされる。
【００３１】
イネーブル回路２０は、パルスＰＨを受けてシフトレジスタ３２の出力する信号を有効化するための回路である。イネーブル回路２０の出力線ＳＬＥと複数の信号線ＳＬ１〜ＳＬ３のそれぞれとは、ＡＮＤゲートを介して画素配列１０の各列に接続されている。
【００３２】
すなわち、イネーブル回路２０は、リセット信号ｈｒｓｔによりリセットされてからパルスＰＨを受けるまで、ノンアクティブレベルのイネーブル信号ＥＮ（例えばＬレベルの信号）を出力線ＳＬＥへ出力する。
【００３３】
また、イネーブル回路２０は、パルスＰＨを受けたことに応じて、アクティブレベルのイネーブル信号ＥＮ（例えばＨレベルの信号）を出力線ＳＬＥへ出力する。イネーブル回路２０は、パルスＰＨを受けて複数の信号線ＳＬ１〜ＳＬ３を有効にする。パルスＰＨは、複数の信号線ＳＬ１〜ＳＬ３を有効にするための信号であるが、ノンアクティブレベルになって複数の信号線ＳＬ１，・・・を無効化することにより画素信号が水平転送されないようにマスクするための信号にもなっている。
【００３４】
シフトレジスタ３２は、水平転送期間ＨＴ１に、開始信号ｈｓｔをシフト動作させ始め（シフト動作を開始し）、画素配列１０の一部の領域である読み出し領域ＲＲ１を走査する。
【００３５】
なお、シフトレジスタ３２は、複数のフリップフロップの代わりに複数のクロックドインバータを含んでも良い。
【００３６】
次に、生成部５０及びカウンタ回路６０の構成及び動作を、図４を用いて説明する。図４は、生成部５０及びカウンタ回路６０の構成図である。生成部５０は水平走査回路に供給する信号を生成する部分（例えば後述するＰＨ＿ｏｒｇ生成回路）を有しているが、ここでは垂直走査回路に供給する信号を生成する部分について説明する。
【００３７】
カウンタ回路６０は、第１の期間ＳＴ１が始まる前において、クロックＨＣＬＫの数をカウントするためのカウント動作を開始する。そして、カウンタ回路６０は、第１の期間ＳＴ１内であって第２の期間ＳＴ２（図６参照）が始まる前において、そのカウント動作を停止する。カウンタ回路６０は、カウント値Ｈｃｎｔを生成部５０へ出力する。
【００３８】
生成部５０は、垂直走査回路０９に画素を駆動させるための第１の制御信号ｐｓｅｌ，ｐｔｘを生成する。更に生成部５０は、図４では図示していないが開始信号ｖｓｔ及びパルスＰＶを生成する。生成部５０は、生成した信号を垂直走査回路０９へ出力する（図１参照）。生成部５０は、レジスタ（記憶部）５１、Ｐｓｅｌ＿ｏｒｇ生成回路（信号生成部）５２、Ｐｔｘ＿ｏｒｇ生成回路（信号生成部）５３、シフトレジスタ（遅延部）５４、及びシフトレジスタ（遅延部）５５を含む。
【００３９】
レジスタ５１は、予め、第１の期間ＳＴ１におけるカウントすべき値ａ，ｅ，ｂ，ｃ，ｄを記憶する。これに基づいて、上述した第１の制御信号を生成するための第２の制御信号（後述のｐｓｅｌ＿ｏｒｇ、ｐｔｘ＿ｏｒｇ）を生成する。以下、第１の制御信号、第２の制御信号の両者を制御信号として説明する。
【００４０】
Ｐｓｅｌ＿ｏｒｇ生成回路５２は、カウンタ回路６０からカウント値Ｈｃｎｔを受ける。Ｐｓｅｌ＿ｏｒｇ生成回路５２は、カウンタ回路６０から出力されたカウント値Ｈｃｎｔに応じて、制御信号ｐｓｅｌ＿ｏｒｇを生成する。具体的には、Ｐｓｅｌ＿ｏｒｇ生成回路５２は、カウンタ回路６０から出力されたカウント値Ｈｃｎｔとレジスタ５１に記憶されたカウントすべき値ａ，ｅとを比較する。Ｐｓｅｌ＿ｏｒｇ生成回路５２は、カウント値Ｈｃｎｔがカウントすべき値ａ，ｅに達したことに応じて、制御信号ｐｓｅｌ＿ｏｒｇを生成する。
【００４１】
シフトレジスタ５４は、制御信号ｐｓｅｌ＿ｏｒｇをＰｓｅｌ＿ｏｒｇ生成回路５２から受ける。シフトレジスタ５４は、クロックＨＣＬＫに同期して制御信号ｐｓｅｌ＿ｏｒｇをシフトさせることにより、制御信号ｐｓｅｌ＿ｏｒｇを遅延させる。シフトレジスタ５４は、制御信号ｐｓｅｌ＿ｏｒｇを遅延させることにより制御信号ｐｓｅｌを生成して垂直走査回路０９（図１参照）へ出力する。
【００４２】
Ｐｔｘ＿ｏｒｇ生成回路５３は、カウンタ回路６０からカウント値Ｈｃｎｔを受ける。Ｐｔｘ＿ｏｒｇ生成回路５３は、カウンタ回路６０から出力されたカウント値Ｈｃｎｔに応じて、制御信号ｐｔｘ＿ｏｒｇを生成する。具体的には、Ｐｔｘ＿ｏｒｇ生成回路５３は、カウンタ回路６０から出力されたカウント値Ｈｃｎｔとレジスタ５１に記憶されたカウントすべき値ｂ，ｃ，ｄとを比較する。Ｐｔｘ＿ｏｒｇ生成回路５３は、カウント値Ｈｃｎｔがカウントすべき値ｂ，ｃ，ｄに達したことに応じて、制御信号ｐｔｘ＿ｏｒｇを生成する。
【００４３】
シフトレジスタ５５は、制御信号ｐｔｘ＿ｏｒｇをＰｔｘ＿ｏｒｇ生成回路５３から受ける。シフトレジスタ５５は、クロックＨＣＬＫに同期して制御信号ｐｔｘ＿ｏｒｇをシフトさせることにより、制御信号ｐｔｘ＿ｏｒｇを遅延させる。シフトレジスタ５５は、制御信号ｐｔｘ＿ｏｒｇを遅延させた制御信号ｐｔｘを生成して垂直走査回路０９（図１参照）へ出力する。
【００４４】
次に、水平走査の駆動タイミングを図５を用いて説明する。図５は、水平走査回路０４の詳細動作を示すタイミングチャートである。
【００４５】
図５において、水平ブランキング期間ＨＢＬＫ１は、前の行の水平転送期間の終わりから現在の行の水平転送期間ＨＴ１の始まりまでの期間である。この期間に垂直走査回路が動作して、主に画素配列の画素行の駆動が行なわれる。水平転送期間ＨＴ１は、現在の行の画素信号の水平転送動作が行われる期間である。
【００４６】
タイミングＴ１では、生成部５０におけるＰＨ＿ｏｒｇ生成回路（図示せず）が、カウンタ回路６０から出力されたカウント値Ｈｃｎｔとレジスタ５１に記憶されたカウントすべき値とを比較する。ＰＨ＿ｏｒｇ生成回路は、カウント値Ｈｃｎｔがカウントすべき値に達したことに応じて、制御信号ＰＨ＿ｏｒｇを生成して後段のシフトレジスタ（図示せず）へ出力する。
【００４７】
タイミングＴ２では、水平走査回路０６に、開始信号ｈｓｔが生成部５０から入力される。シフトレジスタ３２（図３参照）は、開始信号ｈｓｔを受けて開始信号ｈｓｔをシフト動作させ始める（シフト動作を開始する）。このとき、イネーブル回路２０は、ＨレベルのパルスＰＨをまだ受けていないので、複数の信号線ＳＬ１〜ＳＬ３を無効にしている。また、生成部５０におけるＰＨ＿ｏｒｇ生成回路後段のシフトレジスタが、制御信号ＰＨ＿ｏｒｇを１段だけシフト動作させる。
【００４８】
タイミングＴ３では、シフトレジスタ３２が、開始信号ｈｓｔを１段だけシフト動作させる。このとき、シフトレジスタ３２の第１段の出力が（破線で示すように）アクティブレベルであっても、イネーブル回路２０が複数の信号線ＳＬ１〜ＳＬ３を無効にしているので、画素配列１０の第１列に対応した水平走査信号ｈ１はアクティブレベルにならない。すなわち、シフトレジスタ３２は、画素配列１０の第１列を空飛ばしする。また、生成部５０におけるＰＨ＿ｏｒｇ生成回路後段のシフトレジスタが、制御信号ＰＨ＿ｏｒｇをさらに１段だけシフト動作させる。なお、このタイミングから水平走査期間ＨＴ１が開始する。
【００４９】
タイミングＴ４では、シフトレジスタ３２が、開始信号ｈｓｔを１段だけシフト動作させる。このとき、シフトレジスタ３２の第２段の出力が（破線で示すように）アクティブレベルであっても、イネーブル回路２０が複数の信号線ＳＬ１〜ＳＬ３を無効にしているので、画素配列１０の第２列に対応した水平走査信号ｈ２はアクティブレベルにならない。すなわち、シフトレジスタ３２は、画素配列１０の第２列を空飛ばしする。また、生成部５０におけるＰＨ＿ｏｒｇ生成回路後段のシフトレジスタが、制御信号ＰＨ＿ｏｒｇをさらに１段だけシフト動作させる。
【００５０】
タイミングＴ５では、シフトレジスタ３２が、開始信号ｈｓｔを１段だけシフト動作させる。このとき、シフトレジスタ３２の第３段の出力がアクティブレベルであり、イネーブル回路２０が複数の信号線ＳＬ１〜ＳＬ３を有効にしているので、画素配列１０の第３列に対応した水平走査信号ｈ３はアクティブレベルになる。すなわち、シフトレジスタ３２は、画素配列１０において読み出し領域ＲＲ１を走査し始める。また、生成部５０におけるＰＨ＿ｏｒｇ生成回路後段のシフトレジスタは、制御信号ＰＨ＿ｏｒｇを４段だけシフト動作させることにより遅延させたパルスＰＨ（Ｈレベル）を生成して水平走査回路０６へ出力する。
【００５１】
タイミングＴ６では、シフトレジスタ３２が、開始信号ｈｓｔを１段だけシフト動作させる。このとき、シフトレジスタ３２の第４段の出力がアクティブレベルであり、イネーブル回路２０が複数の信号線ＳＬ１〜ＳＬ３を有効にしているので、画素配列１０の第４列に対応した水平走査信号ｈ４はアクティブレベルになる。すなわち、シフトレジスタ３２は、画素配列１０において読み出し領域ＲＲ１を走査している。
【００５２】
以下、同様にして、シフトレジスタ３２は、水平走査信号ｈ５〜ｈ８を順次にアクティブレベルにして、読み出し領域ＲＲ１の各列（読み出したい列）を順次に走査していく。
【００５３】
タイミングＴ７では、シフトレジスタ３２、及びイネーブル回路２０が、アクティブレベルのリセット信号ｈｒｓｔを受けてリセットされる。シフトレジスタ３２は、リセットされることにより、開始信号ｈｓｔのシフト動作を終了する。また、イネーブル回路２０は、リセットされることにより、再び、ノンアクティブなイネーブル信号ＥＮ（例えばＬレベルの信号）を出力線ＳＬＥへ出力するようになる。イネーブル回路２０は、複数の信号線ＳＬ１〜ＳＬ３を無効にする。すなわち、画素配列１０の第９列に対応した水平走査信号ｈ９はノンアクティブレベルになり、シフトレジスタ３２は読み出し領域ＲＲ１を走査し終わる。
【００５４】
次に、生成部５０及びカウンタ回路６０の詳細動作を、図６を用いて説明する。図６は、生成部５０及びカウンタ回路６０の詳細動作を示すタイミングチャートである。なお、図６では、水平ブランキング期間ＨＢＬＫ１が「カウンタ動作期間」として示され、水平走査期間ＨＴ１が「カウンタ停止期間」として示されている。Ｐｒｅｓは画素のリセットスイッチに供給される制御パルス、Ｐｓｅｌは画素の選択スイッチに供給される制御パルス、Ｐｔｘは画素の転送スイッチに供給される制御パルスである。
【００５５】
Ｐｃｔｓ、Ｐｃｔｎ、画素列毎に設けられたサンプリング容量への信号のサンプリングを制御するパルス、Ｐｃ０ｒは画素列毎に設けられたクランプ容量へのクランプ電位の供給を制御するパルスであり、これらは必要に応じて設けられる。
【００５６】
タイミングａでは、Ｐｓｅｌ＿ｏｒｇ生成回路５２が、カウンタ回路６０から出力されたカウント値Ｈｃｎｔとレジスタ５１に記憶されたカウントすべき値ａとを比較する。Ｐｓｅｌ＿ｏｒｇ生成回路５２は、カウント値Ｈｃｎｔがカウントすべき値ａに達したことに応じて、制御信号ｐｓｅｌ＿ｏｒｇを生成してシフトレジスタ５４へ出力する。
【００５７】
タイミングａ’では、シフトレジスタ５４が、制御信号ｐｓｅｌ＿ｏｒｇを（例えば２クロック分だけ）遅延させた制御信号ｐｓｅｌを生成して垂直走査回路０９（図１参照）へ出力する。なお、このタイミングａ’から垂直走査期間（第１の期間）ＳＴ１が始まる。
【００５８】
タイミングｂでは、Ｐｔｘ＿ｏｒｇ生成回路５３が、カウンタ回路６０から出力されたカウント値Ｈｃｎｔとレジスタ５１に記憶されたカウントすべき値ｂとを比較する。Ｐｔｘ＿ｏｒｇ生成回路５３は、カウント値Ｈｃｎｔがカウントすべき値ｂに達したことに応じて、制御信号ｐｔｘ＿ｏｒｇ（Ｈレベル）を生成してシフトレジスタ５５へ出力する。
【００５９】
タイミングｃでは、シフトレジスタ５５が、制御信号ｐｔｘ＿ｏｒｇを（例えば２クロック分だけ）遅延させた制御信号ｐｔｘを生成して垂直走査回路０９（図１参照）へ出力する。また、Ｐｔｘ＿ｏｒｇ生成回路５３は、カウンタ回路６０から出力されたカウント値Ｈｃｎｔとレジスタ５１に記憶されたカウントすべき値ｃとを比較する。Ｐｔｘ＿ｏｒｇ生成回路５３は、カウント値Ｈｃｎｔがカウントすべき値ｃに達したことに応じて、制御信号ｐｔｘ＿ｏｒｇを生成（Ｌレベル）してシフトレジスタ５５へ出力する。
【００６０】
タイミングｄでは、Ｐｔｘ＿ｏｒｇ生成回路５３が、カウンタ回路６０から出力されたカウント値Ｈｃｎｔとレジスタ５１に記憶されたカウントすべき値ｄとを比較する。Ｐｔｘ＿ｏｒｇ生成回路５３は、カウント値Ｈｃｎｔがカウントすべき値ｄに達したことに応じて、制御信号ｐｔｘ＿ｏｒｇ（ハイレベル）を生成してシフトレジスタ５５へ出力する。
【００６１】
タイミングｄ’では、シフトレジスタ５５が、制御信号ｐｔｘ＿ｏｒｇを（例えば２クロック分だけ）遅延させた制御信号ｐｔｘを生成して垂直走査回路０９（図１参照）へ出力する。
【００６２】
タイミングｅでは、Ｐｓｅｌ＿ｏｒｇ生成回路５２が、カウンタ回路６０から出力されたカウント値Ｈｃｎｔとレジスタ５１に記憶されたカウントすべき値ｅとを比較する。Ｐｓｅｌ＿ｏｒｇ生成回路５２は、カウント値Ｈｃｎｔがカウントすべき値ｅに達したことに応じて、制御信号ｐｓｅｌ＿ｏｒｇ（ローレベル）を生成してシフトレジスタ５４へ出力する。
【００６３】
また、Ｐｓｅｌ_ｏｒｇ生成回路５２及びＰｔｘ＿ｏｒｇ生成回路５３は、カウンタ回路６０から出力されたカウント値Ｈｃｎｔとレジスタ５１に記憶されたカウントすべき値ｅとを比較する。Ｐｓｅｌ_ｏｒｇ生成回路５２及びＰｔｘ＿ｏｒｇ生成回路５３は、カウント値Ｈｃｎｔがカウントすべき値ｅに達したことに応じて、制御信号ｐｓｅｌ_ｏｒｇ（Ｌレベル）及び制御信号ｐｔｘ＿ｏｒｇ（Ｌレベル）を生成してシフトレジスタ５４、シフトレジスタ５５へ出力する。
【００６４】
なお、このタイミングｅから水平走査期間（第２の期間）ＳＴ２が始まる。
【００６５】
タイミングｅ’では、シフトレジスタ５４が、制御信号ｐｓｅｌ＿ｏｒｇを（例えば２クロック分だけ）遅延させた制御信号ｐｓｅｌ（Ｌレベル）を生成して垂直走査回路０９（図１参照）へ出力する。
【００６６】
また、シフトレジスタ５５が、制御信号ｐｔｘ＿ｏｒｇを（例えば２クロック分だけ）遅延させた制御信号ｐｔｘ（Ｌレベル）を生成して垂直走査回路０９（図１参照）へ出力する。
【００６７】
なお、このタイミングｅ’で垂直走査期間（第１の期間）ＳＴ１が終わる。
【００６８】
以上のように、本実施形態によれば、カウンタ回路をオンチップ、つまり同一半導体基板に形成した撮像装置において、水平走査期間に制御信号（ｐｓｅｌ、ｐｔｘ）を垂直走査回路へ供給する場合においても、水平走査期間にカウンタ回路を停止することができる。このため、カウンタ値の桁上がりによって発生するノイズが画素信号に与える影響を低減することができる。すなわち、水平走査期間において、カウンタのカウント値が遷移することにより発生するノイズの画素信号への混入を抑制することができる。
【００６９】
この結果、１画素単位の水平切り出し読み出しを行う場合において、カウンタ回路が動作することによる画素信号の劣化を低減することができるため高画質な画像切り出し機能を実現することができる。
【００７０】
なお、撮像装置１００において画像信号をＡ／Ｄ変換するＡ／Ｄ変換器を制御するためのＯＢクランプパルス（ＰＢＬＫ）は、Ａ／Ｄ変換器がＯＢクランプを行う位置を制御するためのパルスで、水平走査期間に発生させる必要がある。このため、ＯＢクランプパルス（ＰＢＬＫ）に本実施形態の考え方を適用した場合にも、本実施形態と同様の効果を得ることが出来る。
【００７１】
また、１ＨＤ以下のスリットローリングシャッタを実現するために、水平走査期間にフォトダイオードのリセットを行う（リセットパルスを生成する）場合には、水平転送パルス（ＰＨ）をマスクする信号を生成することによって水平転送を一次停止する。すなわち、フォトダイオードのリセットによって影響を受けた画素信号を転送させないために、水平転送パルスをマスクするマスクパルスを水平走査期間に発生させる必要がある。このため、マスクパルスに本実施形態の考え方を適用した場合にも、本実施形態と同様の効果を得ることが出来る。
【００７２】
次に、本発明の撮像装置を適用した撮像システムの一例を図７に示す。
【００７３】
撮像システム９０は、図７に示すように、主として、光学系、撮像装置１００及び信号処理部を備える。光学系は、主として、シャッター９１、レンズ９２及び絞り９３を備える。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。
【００７４】
シャッター９１は、光路上においてレンズ９２の手前に設けられ、露出を制御する。
【００７５】
レンズ９２は、入射した光を屈折させて、撮像装置１００の画素配列（撮像面）に被写体の像を形成する。
【００７６】
絞り９３は、光路上においてレンズ９２と撮像装置１００との間に設けられ、レンズ９２を通過後に撮像装置１００へ導かれる光の量を調節する。
【００７７】
撮像装置１００は、画素配列に形成された被写体の像を画像信号に変換する。撮像装置１００は、その画像信号を画素配列から読み出して出力する。
【００７８】
撮像信号処理回路９５は、撮像装置１００に接続されており、撮像装置１００から出力された画像信号を処理する。
【００７９】
Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）をデジタル信号へ変換する。
【００８０】
画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。
【００８１】
メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。
【００８２】
外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。
【００８３】
タイミング発生部９８は、撮像装置１００、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像装置１００、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像装置１００、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。
【００８４】
全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。
【００８５】
記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。
【００８６】
以上の構成により、撮像装置１００において良好な画像信号が得られれば、良好な画像（画像データ）を得ることができる。
【００８７】
次に、本発明の第２実施形態に係る撮像装置２００について、図８を用いて説明する。図８は、本発明の第２実施形態に係る撮像装置２００の構成図である。以下では、第１実施形態と異なる部分を中心に説明し、同様の部分の説明を省略する。
【００８８】
撮像装置２００は、画素配列１０、走査部３０、生成部５０、及びカウンタ回路６０に代えて、画素配列２１０、走査部２３０、生成部２５０、及びカウンタ回路２６０を同一半導体基板上に備える。
【００８９】
画素配列２１０は、オプティカルブラック（以下、ＯＢとする）領域２０２と有効画素領域２０３とを有する。
【００９０】
ＯＢ領域２０２は、遮光されており、黒基準信号を読み出すための複数の要素を含む。ＯＢ領域２０２は、例えば、画素配列２１０の左端から３列又は上端から３行の領域である。この要素とは、有効画素と同様の構成を有し、遮光されているものを用いることができる。もしくは有効画素のフォトダイオード等の光電変換部に対応する領域を有しない、もしくはフォトダイオードの信号電荷を蓄積する領域の体積が小さいものを用いることができる。
【００９１】
有効画素領域２０３は、被写体の光学像に応じた光が入射し、その光を光電変換して得られた画素信号を読み出すための複数の画素を含む。有効画素領域２０３は、例えば、画素配列２１０の右下端から９行９列の領域である。
【００９２】
走査部２３０は、画素配列２１０を走査して各画素を駆動する。走査部２３０は、水平走査部２０４と垂直走査部２０７とを含む。
【００９３】
水平走査部２０４は、画素配列２１０の各列を水平方向に走査する。水平走査部２０４は、第１の期間ＳＴ２０１（図１３参照）において、クロックＨＣＬＫに同期して画素配列２１０における列を選択する。
【００９４】
水平走査部２０４は、第１の水平走査回路２０５と第２の水平走査回路２０６とを含む。第１の水平走査回路２０５は、水平走査信号ｈｏｂ１〜ｈｏｂ３により、ＯＢ領域２０２において垂直方向に延びた領域の各列を順次に走査する。第２の水平走査回路２０６は、水平走査信号ｈ１〜ｈ９により、有効画素領域２０３の各列を順次に走査する。
【００９５】
ここで、第１の水平走査回路２０５と第２の水平走査回路２０６とは、クロック信号ＨＣＬＫ及びリセット信号ｈｒｓｔを共通に受けている。第１の水平走査回路２０５と第２の水平走査回路２０６とは、それぞれ、第１の開始信号ｈｓｔ＿ｏｂと第２の開始信号ｈｓｔとを受ける。第２の水平走査回路２０６は、終了通知信号ｅ＿ｏｂを第１の水平走査回路２０５から受ける。このように、第１の水平走査回路２０５と第２の水平走査回路２０６とで開始信号（スタートパルス）を２系統に分けることで、ＯＢ領域２０２と有効画素領域２０３とを独立に走査することができる。
【００９６】
垂直走査部２０７は、画素配列２１０の各行を垂直方向に走査する。垂直走査部２０７は、第１の期間ＳＴ２０１に続く第２の期間ＳＴ２０２において、クロックＶＣＬＫに同期して画素配列２１０における行を走査する。
【００９７】
垂直走査部２０７は、第１の垂直走査回路２０８と垂直走査回路２０９とを含む。第１の垂直走査回路２０８は、垂直走査信号ｖｏｂ１〜ｖｏｂ３により、ＯＢ領域２０２において水平方向に延びた領域の各行を順次に走査する。垂直走査回路２０９は、垂直走査信号ｖ１〜ｖ９により、有効画素領域２０３の各行を順次に走査する。
【００９８】
ここで、第１の垂直走査回路２０８と垂直走査回路２０９とは、クロック信号ＶＣＬＫ及びリセット信号ｖｒｓｔを共通に受けている。第１の垂直走査回路２０８と垂直走査回路２０９とは、それぞれ、開始信号（第１の開始信号）ｖｓｔ＿ｏｂと開始信号（第２の開始信号）ｖｓｔとを受ける。垂直走査回路２０９は、終了通知信号ｅ＿ｏｂを第１の垂直走査回路２０８から受ける。このように、第１の垂直走査回路２０８と垂直走査回路２０９とで開始信号（スタートパルス）を２系統に分けることで、ＯＢ領域２０２と有効画素領域２０３とを独立に走査することができる。
【００９９】
生成部２５０は、水平走査回路２０５、２０６に走査を開始させるための第１の制御信号を生成する。生成部２５０は、生成した第１の制御信号を水平走査回路２０５，２０６へ供給する。
【０１００】
カウンタ回路２６０は、第１の期間ＳＴ２０１が始まる前において、クロックＨＣＬＫの数をカウントするためのカウント動作を開始する。そして、カウンタ回路２６０は、第１の期間ＳＴ２０１において、そのカウント動作を停止する。
【０１０１】
次に、水平走査部２０４の構成及び動作を、図９及び図１０を用いて説明する。図９は、有効画素領域２０３における読み出し領域ＲＲ１を説明するための図である。図１０は、水平走査部の一部の構成を示す図である。なお、以下では、図１０に示された水平走査部２０４における一部の構成を中心に説明する。垂直走査部２０７の構成及び動作は、水平走査部２０４の構成、動作と同様の構成、動作を用いることができる。
【０１０２】
水平走査部２０４は、上述のように、第１の水平走査回路２０５と第２の水平走査回路２０６とを含む。
【０１０３】
第１の水平走査回路２０５は、シフトレジスタ３１を含む。シフトレジスタ３１は、複数のフリップフロップ１１〜１４を含む。シフトレジスタ３１は、各フリップフロップの入力端子Ｄ、クロック端子Ｃ、及びリセット端子Ｒを介して、それぞれ、第１の開始信号ｈｓｔ＿ｏｂ、クロック信号ＨＣＬＫ、及びリセット信号ｈｒｓｔを受ける。複数のフリップフロップ１１〜１４のそれぞれの出力端子Ｑには、ＯＢ領域２０２において垂直方向に延びた領域ＲＲ２の各画素列が接続されている。これにより、シフトレジスタ３１は、第１の開始信号ｈｓｔ＿ｏｂを受けて、クロック信号ＨＣＬＫに同期して第１の開始信号ｈｓｔ＿ｏｂをシフト動作させることにより、ＯＢ領域２０２において垂直方向に延びた領域ＲＲ２の各列を順次に走査する。すなわち、シフトレジスタ３１は、画素配列２１０における領域ＲＲ２の各列に水平走査信号ｈｏｂ１〜ｈｏｂ３を供給する。
【０１０４】
また、シフトレジスタ３１は、ＯＢ領域２０２を走査し終わったことに応じて、終了通知信号ｅ＿ｏｂをイネーブル回路２０へ出力する。すなわち、シフトレジスタ３１は、ＯＢ領域２０２を走査し終わったことに応じて、複数の信号線ＳＬ１〜ＳＬ３を有効にするようにイネーブル回路２０を制御する。さらに、シフトレジスタ３１は、リセット信号ｈｒｓｔを受けて、リセットされる。
【０１０５】
第２の水平走査回路２０６は、シフトレジスタ３２、複数の信号線ＳＬ１，ＳＬ２，ＳＬ３及び、イネーブル回路２０を含む。
【０１０６】
シフトレジスタ３２は、複数のフリップフロップ（例えばＤ型フリップフロップ）１５，１６，１７，１８を含む。シフトレジスタ３２は、各フリップフロップの入力端子Ｄ、クロック端子Ｃ、及びリセット端子Ｒを介して、それぞれ、第２の開始信号ｈｓｔ、クロック信号ＨＣＬＫ、及びリセット信号ｈｒｓｔを受ける。
【０１０７】
複数の信号線ＳＬ１〜ＳＬ３は、シフトレジスタ３２と画素配列２１０とを接続する。すなわち、複数のフリップフロップ１５〜１７のそれぞれの出力端子Ｑには、有効画素領域２０３の各画素列が接続されている。なお、シフトレジスタ３２は有効画素領域２０３の列数だけのフリップフロップを含むが、図１０では、フリップフロップ１５〜１８以外のフリップフロップの図示が省略されている。
【０１０８】
これにより、シフトレジスタ３２は、第２の開始信号ｈｓｔを受けて、クロック信号ＨＣＬＫに同期して第２の開始信号ｈｓｔをシフト動作させることにより、有効画素領域２０３の各列を順次に走査する。また、シフトレジスタ３２は、リセット信号ｈｒｓｔを受けて、リセットされる。
【０１０９】
イネーブル回路２０は、終了通知信号ｅ＿ｏｂを受けてシフトレジスタ３２の出力する信号を有効化するための回路である。イネーブル回路２０の出力線ＳＬＥと複数の信号線ＳＬ１〜ＳＬ３のそれぞれとは、ＡＮＤゲートを介して画素配列２１０における有効画素領域２０３の各列に接続されている。
【０１１０】
すなわち、イネーブル回路２０は、リセット信号ｈｒｓｔによりリセットされてから終了通知信号ｅ＿ｏｂを受けるまで、ノンアクティブレベルのイネーブル信号ＥＮ（例えばＬレベルの信号）を出力線ＳＬＥへ出力する。イネーブル回路２０は、シフトレジスタ３１がＯＢ領域２０２を走査するための期間ＴＰ１（図１２参照）に複数の信号線ＳＬ１〜ＳＬ３を無効にする。
【０１１１】
また、イネーブル回路２０は、終了通知信号ｅ＿ｏｂを受けたことに応じて、アクティブレベルのイネーブル信号ＥＮ（例えばＨレベルの信号）を出力線ＳＬＥへ出力する。イネーブル回路２０は、期間ＴＰ１に続く期間ＴＰ２（図１２参照）に終了通知信号ｅ＿ｏｂを受けて複数の信号線ＳＬ１〜ＳＬ３を有効にする。
【０１１２】
これにより、シフトレジスタ３２は、期間ＴＰ１に、第２の開始信号ｈｓｔをシフト動作させ始め（シフト動作を開始し）、期間ＴＰ２に、有効画素領域２０３の一部の領域である読み出し領域ＲＲ１を走査する。
【０１１３】
なお、シフトレジスタ３２は、複数のフリップフロップの代わりに複数のクロックドインバータを含んでも良い。
【０１１４】
次に、生成部２５０及びカウンタ回路２６０の構成及び動作を、図１１を用いて説明する。図１１は、生成部２５０及びカウンタ回路２６０の構成図である。生成部５０は垂直走査回路に供給する信号を生成する部分（例えば後述するＰｓｅｌ_ｏｒｇ生成回路，Ｐｔｘ_ｏｒｇ生成回路）を有しているが、ここでは水平走査回路に供給する信号を生成する部分について説明する。
【０１１５】
カウンタ回路２６０は、第１の期間ＳＴ２０１が始まる前において、クロックＨＣＬＫの数をカウントするためのカウント動作を開始する。そして、カウンタ回路２６０は、第１の期間ＳＴ２０１において、そのカウント動作を停止する。カウンタ回路２６０は、カウント値Ｈｃｎｔを生成部２５０へ出力する。
【０１１６】
生成部２５０は、水平走査回路２０６に走査を開始させるための制御信号ｈｓｔを生成する。生成部２５０は、生成した信号を水平走査回路２０６へ出力する。生成部２５０は、レジスタ（記憶部）２５１、ｈｓｔ＿ｏｒｇ生成回路（信号生成部）２５２、及びシフトレジスタ（遅延部）２５４を含む。
【０１１７】
レジスタ２５１は、第１の期間ＳＴ２０１においてカウントすべき値ａ１，ｂ１を記憶する。これに基づいて、上述した第１の制御信号を生成するための第２の制御信号（後述のｈｓｔ＿ｏｒｇ）を生成する。以下、第１の制御信号、第２の制御信号の両者を制御信号として説明する。
【０１１８】
ｈｓｔ＿ｏｒｇ生成回路２５２は、カウンタ回路２６０からカウント値Ｈｃｎｔを受ける。ｈｓｔ＿ｏｒｇ生成回路２５２は、カウンタ回路２６０から出力されたカウント値Ｈｃｎｔに応じて、制御信号ｈｓｔ＿ｏｒｇを生成する。具体的には、ｈｓｔ＿ｏｒｇ生成回路２５２は、カウンタ回路２６０から出力されたカウント値Ｈｃｎｔとレジスタ２５１に記憶されたカウントすべき値ａ１，ｂ１とを比較する。ｈｓｔ＿ｏｒｇ生成回路２５２は、カウント値Ｈｃｎｔがカウントすべき値ａ１，ｂ１に達したことに応じて、制御信号ｈｓｔ＿ｏｒｇを生成する。
【０１１９】
シフトレジスタ２５４は、制御信号ｈｓｔ＿ｏｒｇをｈｓｔ＿ｏｒｇ生成回路２５２から受ける。シフトレジスタ２５４は、クロックＨＣＬＫに同期して制御信号ｈｓｔ＿ｏｒｇをシフトさせることにより、制御信号ｈｓｔ＿ｏｒｇを遅延させる。シフトレジスタ２５４は、制御信号ｈｓｔ＿ｏｒｇを遅延させた制御信号ｈｓｔを生成して水平走査回路２０６（図８参照）へ出力する。
【０１２０】
次に、水平走査の駆動タイミングを、図１２を用いて説明する。図１２は、水平走査回路２０４の詳細動作を示すタイミングチャートである。
【０１２１】
図１２において、期間ＴＰ１は、シフトレジスタ３１がＯＢ領域２０２を走査するための期間である。期間ＴＰ２は、期間ＴＰ１に続く期間である。期間ＴＰ２において有効画素領域が走査される。
【０１２２】
タイミングＴ１１では、第１の水平走査回路２０５に、第１の開始信号ｈｓｔ＿ｏｂが外部（後述するタイミング発生部９８）から入力される。シフトレジスタ３１は、第１の開始信号ｈｓｔ＿ｏｂを受けて、ＯＢ領域２０２において垂直方向に延びた領域ＲＲ２を走査し始める。このタイミングから期間ＴＰ１が開始する。
【０１２３】
タイミングＴ１２では、シフトレジスタ３１が、第１の開始信号ｈｓｔ＿ｏｂを１段だけシフト動作させることにより、ＯＢ領域２０２の第１列に対応した水平走査信号ｈｏｂ１をアクティブレベルにする。一方、第２の水平走査回路２０６に、第２の開始信号ｈｓｔが外部から入力される。シフトレジスタ３２は、第２の開始信号ｈｓｔを受けて第２の開始信号ｈｓｔをシフト動作させ始める（シフト動作を開始する）。このとき、イネーブル回路２０は、終了通知信号ｅ＿ｏｂをまだ受けていないので、複数の信号線ＳＬ１〜ＳＬ３を無効にしている。
【０１２４】
タイミングＴ１３では、シフトレジスタ３１が、第１の開始信号ｈｓｔ＿ｏｂを１段だけシフト動作させることにより、ＯＢ領域２０２の第２列に対応した水平走査信号ｈｏｂ２をアクティブにする。一方、シフトレジスタ３２は、第２の開始信号ｈｓｔを１段だけシフト動作させる。このとき、シフトレジスタ３２の第１段の出力が（破線で示すように）アクティブレベルであっても、イネーブル回路２０が複数の信号線ＳＬ１〜ＳＬ３を無効にしているので、有効画素領域２０３の第１列に対応した水平走査信号ｈ１はアクティブレベルにならない。すなわち、シフトレジスタ３２は、有効画素領域２０３の第１列を空飛ばしする。
【０１２５】
タイミングＴ１４では、シフトレジスタ３１が、第１の開始信号ｈｓｔ＿ｏｂを１段だけシフト動作させることにより、ＯＢ領域２０２の第３列に対応した水平走査信号ｈｏｂ３をアクティブレベルにする。一方、シフトレジスタ３２は、第２の開始信号ｈｓｔを１段だけシフト動作させる。このとき、シフトレジスタ３２の第２段の出力が（破線で示すように）アクティブレベルであっても、イネーブル回路２０が複数の信号線ＳＬ１〜ＳＬ３を無効にしているので、有効画素領域２０３の第２列に対応した水平走査信号ｈ２はアクティブレベルにならない。すなわち、シフトレジスタ３２は、有効画素領域２０３の第２列を空飛ばしする。
【０１２６】
タイミングＴ１５（第３のステップ）では、シフトレジスタ３１が、第１の開始信号ｈｓｔ＿ｏｂを１段だけシフト動作させることにより、終了通知信号ｅ＿ｏｂをイネーブル回路２０へ出力する。すなわち、シフトレジスタ３１は、ＯＢ領域２０２を走査し終わったことに応じて、複数の信号線ＳＬ１〜ＳＬ３を有効にするようにイネーブル回路２０を制御する。イネーブル回路２０は、終了通知信号ｅ＿ｏｂを受けたことに応じて、アクティブなイネーブル信号ＥＮ（例えばＨレベルの信号）を出力線ＳＬＥへ出力する。イネーブル回路２０は、複数の信号線ＳＬ１〜ＳＬ３を有効にする。一方、シフトレジスタ３２は、第２の開始信号ｈｓｔを１段だけシフト動作させる。このとき、シフトレジスタ３２の第３段の出力がアクティブレベルであり、イネーブル回路２０が複数の信号線ＳＬ１〜ＳＬ３を有効にしているので、有効画素領域２０３の第３列に対応した水平走査信号ｈ３はアクティブレベルになる。すなわち、シフトレジスタ３２は、有効画素領域２０３において読み出し領域ＲＲ１を走査し始める。このタイミングで期間ＴＰ１が終了し、このタイミングから期間ＴＰ２が開始する。
【０１２７】
タイミングＴ１６では、シフトレジスタ３２が、第２の開始信号ｈｓｔを１段だけシフト動作させる。このとき、シフトレジスタ３２の第４段の出力がアクティブレベルであり、イネーブル回路２０が複数の信号線ＳＬ１〜ＳＬ３を有効にしているので、有効画素領域２０３の第４列に対応した水平走査信号ｈ４はアクティブレベルになる。すなわち、シフトレジスタ３２は、有効画素領域２０３において読み出し領域ＲＲ１を走査している。
【０１２８】
以下、同様にして、シフトレジスタ３２は、水平走査信号ｈ５〜ｈ８を順次にアクティブレベルにして、読み出し領域ＲＲ１の各列（読み出したい列）を順次に走査していく。
【０１２９】
タイミングＴ１７では、シフトレジスタ３１、シフトレジスタ３２、及びイネーブル回路２０が、アクティブレベルのリセット信号ｈｒｓｔを受けてリセットされる。シフトレジスタ３２は、リセットされることにより、第２の開始信号ｈｓｔのシフト動作を終了する。また、イネーブル回路２０は、リセットされることにより、再び、ノンアクティブレベルのイネーブル信号ＥＮ（例えばＬレベルの信号）を出力線ＳＬＥへ出力するようになる。イネーブル回路２０は、複数の信号線ＳＬ１〜ＳＬ３を無効にする。すなわち、有効画素領域２０３の第９列に対応した水平走査信号ｈ９はノンアクティブレベルになり、シフトレジスタ３２は読み出し領域ＲＲ１を走査し終わる。
【０１３０】
次に、生成部２５０及びカウンタ回路２６０の詳細動作を、図１３を用いて説明する。図１３は、生成部２５０及びカウンタ回路２６０の詳細動作を示すタイミングチャートである。なお、図１３では、水平ブランキング期間ＨＢＬＫ２０１が「カウンタ動作期間」として示され、水平走査期間ＨＴ２０１が「カウンタ停止期間」として示されている。
【０１３１】
Ｐｒｅｓは画素のリセットスイッチに供給される制御パルス、Ｐｓｅｌは画素の選択スイッチに供給される制御パルス、Ｐｔｘは画素の転送スイッチに供給される制御パルスである。
【０１３２】
Ｐｃｔｓ、Ｐｃｔｎ、画素列毎に設けられたサンプリング容量への信号のサンプリングを制御するパルス、Ｐｃ０ｒは画素列毎に設けられたクランプ容量へのクランプ電位の供給を制御するパルスであり、これらは必要に応じて設けられる。
【０１３３】
タイミングａ１では、ｈｓｔ＿ｏｒｇ生成回路２５２が、カウンタ回路２６０から出力されたカウント値Ｈｃｎｔとレジスタ２５１に記憶されたカウントすべき値ａ１とを比較する。ｈｓｔ＿ｏｒｇ生成回路２５２は、カウント値Ｈｃｎｔがカウントすべき値ａ１に達したことに応じて、制御信号ｈｓｔ＿ｏｒｇを生成してシフトレジスタ２５４へ出力する。なお、このタイミングａ１で垂直走査期間（第１の期間）ＳＴ２０１が終わり、このタイミングａ１から水平走査期間（第２の期間）ＳＴ２０２が始まる。
【０１３４】
タイミングｂ１では、シフトレジスタ２５４が、制御信号ｈｓｔ＿ｏｒｇを（例えば１クロック分だけ）遅延させた制御信号ｈｓｔを生成して水平走査回路２０６（図８参照）へ出力する。
【０１３５】
このように、本実施形態によっても、カウンタ回路をオンチップした撮像装置において、水平走査期間に制御信号（ｈｓｔ）を水平走査回路へ供給する場合に、水平走査期間にカウンタ回路を停止することができる。このため、カウンタ値の桁上がりによって発生するノイズが画素信号に与える影響を低減することができる。すなわち、水平走査期間において、カウンタのカウント値が遷移することにより発生するノイズの画素信号への混入を抑制することができる。
【０１３６】
この結果、１画素単位の水平切り出し読み出しを行う場合において、カウンタ回路が動作することによる画素信号の劣化を低減することができるため高画質な画像切り出し機能を実現することができる。
【０１３７】
また、シフトレジスタ３２は、期間ＴＰ１において、期間ＴＰ２の始まりから読み出し領域ＲＲ１を走査し始めるタイミング（例えば、図１２に示すタイミングＴ１２）で、第２の開始信号ｈｓｔを受ける。これにより、シフトレジスタを構成する複数のフリップフロップのいずれかを選択するためのデコード回路を設けなくても、ＯＢ領域２０２を走査し終わってから有効画素領域２０３において読み出し領域ＲＲ１を画素単位で走査し始めるまでの期間を短縮できる。したがって、オプティカルブラック領域を走査し終わってから有効画素領域において読み出し領域を画素単位で走査し始めるまでの期間を簡単な構成で短縮できる。
【０１３８】
以上、本発明の具体的構成を実施形態において説明を行なった。画素配列に関しては詳細な説明を行なわなかったが、周知の構成を用いることが可能である。例えば、特開２００３−０３２５４８号公報、特開２００７−１５８６２６号公報、特開２００７−１８９５３７号公報、特開２００７−２６６７６０号公報、特開２００８−１４１５９５号公報に詳細な構成が開示されている。図６、図１３等で示した各制御信号は画素の転送スイッチ、リセットスイッチ、選択スイッチ、及び画素列毎に設けられた列アンプ、蓄積容量等に供給することができる。
【０１３９】
また各走査回路の構成としては、シフトレジスタを用いる例を説明したがこれに限れられるものでは無い。デコーダを用いてランダムアクセス性を高めても良い。重要なのは各走査回路に供給する制御信号をオンチップのカウンタを用いて水平ブランキング期間に生成した信号を遅延させて生成すればよい。
【符号の説明】
【０１４０】
９０  撮像システム
１００、２００  撮像装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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