(57)【特許請求の範囲】
【請求項１】
第１導電型のウェルと、
前記ウェルに形成され、第２導電型であり、信号の入出力端子に接続している複数の第１の拡散層と、
前記ウェルに形成され、前記複数の第１の拡散層と互い違いに配置されており、電源又はグラウンドに接続されている複数の第２の拡散層と、
前記ウェルに形成され、第２導電型であり、前記複数の第２の拡散層のいずれかの隣に位置しており、前記入出力端子に接続しており、かつ内部回路と前記入出力端子を接続する拡散抵抗層と、
を備え、
前記拡散抵抗層は、面積が、前記第１の拡散層の面積と前記第２の拡散層の面積の和より大きく、
前記ウェルの外周を規定する辺のうち前記拡散抵抗層が最も近い辺と、前記拡散抵抗層の間には、前記第１の拡散層及び前記第２の拡散層は位置していない半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数の第１の拡散層及び前記複数の第２の拡散層は、等間隔で互い違いに配置されており、
前記拡散抵抗層と前記いずれかの第２の拡散層の距離は、前記第１の拡散層と前記第２の拡散層の距離に略等しい半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、前記複数の第２の拡散層は第２導電型である半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置において、前記複数の第２の拡散層は第１導電型である半導体装置。
【請求項５】
請求項１〜４のいずれか一つに記載の半導体装置において、
前記入出力端子に接続する配線と前記拡散抵抗層とを接続する第１のコンタクトと、
前記内部回路に接続する配線と前記拡散抵抗層とを接続する第２のコンタクトと、
前記拡散抵抗層の表層に形成され、前記第１のコンタクト及び前記第２のコンタクトそれぞれの下に位置し、互いに繋がっていないシリサイド層と、
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護素子を有している半導体装置に関する。
【背景技術】
【０００２】
内部回路を静電気等から保護する保護素子を半導体装置に設ける場合、保護素子と内部回路との間に電流を制限するための抵抗素子を配置して、内部回路に過電流が流れないようにすることが多い。抵抗素子は、例えばポリシリコンから構成されるポリシリコン抵抗や、拡散層から構成される拡散層抵抗である。拡散層抵抗を用いる場合、保護素子と一体化することで面積を低減させる場合もある（例えば特許文献１及び２参照）。
【０００３】
また、例えば特許文献３及び４に示すように、ドット状の拡散層を多数アレイ状に並べたバイポーラ保護素子及びダイオード保護素子が提唱されている。これらのドット型の保護素子は、大面積の拡散層を用いたバイポーラ保護素子及びダイオード保護素子と比較して、エミッタ−コレクタ間の対向長又はカソード−アノード間の対向長が増えるため、保護耐量が大きくなる。
【特許文献１】特開平０２−０７０２２９号公報
【特許文献２】特開平０６−３０２７６５号公報
【特許文献３】特開平１０−１５０１０９号公報
【特許文献４】特開２００５−１０９１６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、ドット型の保護素子の拡散層は非常に小さいため、この拡散層を拡散層抵抗として利用することは困難である。このため、ドット型の保護素子の外部にポリシリコンなどを使用した抵抗を別に設けていたが、このようにすると半導体装置が大きくなっていた。
【課題を解決するための手段】
【０００５】
本発明によれば、第１導電型のウェルと、
前記ウェルに形成され、第２導電型であり、信号の入出力端子に互いに並列に接続している複数の第１の拡散層と、
前記ウェルに形成され、前記複数の第１の拡散層と互い違いに配置されており、電源又はグラウンドに接続されている複数の第２の拡散層と、
前記ウェルに形成され、第２導電型であり、前記複数の第２の拡散層のいずれかの隣に位置しており、前記入出力端子に対して前記第１の拡散層と並列に接続しており、かつ内部回路と前記入出力端子を接続する拡散抵抗層と、
を備える半導体装置が提供される。
【発明の効果】
【０００６】
本発明によれば、前記第１の拡散層及び前記第２の拡散層の合計面積が前記拡散抵抗層を設けたことにより小さくなっても、前記拡散抵抗層が前記第１の拡散層と同様に作用するため、保護素子の保護耐量が減少することを抑制できる。従って、外部に抵抗を設けた場合と比較して、保護耐量を同一としたときの保護回路（保護素子と抵抗を含む）の面積が小さくなる。このため、半導体装置が大きくなることを抑制できる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【０００８】
図１は、第１の実施形態にかかる半導体装置の構成を説明するための平面図である。この半導体装置は、保護素子を備える。この保護素子は、第１導電型のウェル１０、ウェル１０に形成された複数の第１の拡散層２００、ウェル１０に形成された複数の第２の拡散層３００、及びウェル１０に形成された拡散抵抗層４００を有する。第１の拡散層２００は、第２導電型であり、半導体装置の入出力端子に互いに並列に接続している。第２の拡散層３００は、複数の第１の拡散層２００と互い違いに配置されており、電源又はグラウンドに接続されている。拡散抵抗層４００は、第２導電型であり、複数の第２の拡散層３００のいずれかの隣に位置している。拡散抵抗層４００は、半導体装置の入出力端子に対して第１の拡散層２００と並列に接続しており、かつ半導体装置の内部回路と入出力端子を接続する。
【０００９】
静電気等のサージ電流が入出力端子から入ったとき、サージ電流は、第１の拡散層２００からウェル１０及び第２の拡散層３００を介して電源又はグラウンドに放電される。拡散抵抗層４００は、サージ電流が内部回路に流れることを抑制する。また拡散抵抗層４００は、第１の拡散層２００及び第２の拡散層３００と同一のウェル１０に形成されており、かつ導電型は第１の拡散層２００と同一であるため、サージ電流の一部は、拡散抵抗層４００からウェル１０及び第２の拡散層３００を介して電源又はグラウンドに放電される。このため、第１の拡散層２００及び第２の拡散層３００の合計面積が拡散抵抗層４００を設けたことにより小さくなっても、それによって保護素子の保護耐量が減少することを抑制できる。従って、外部に抵抗を設けた場合と比較して、保護耐量を同一としたときの保護回路（保護素子と抵抗を含む）の占有面積が小さくなる。このため、半導体装置が大きくなることを抑制できる。以下、詳細に説明する。
【００１０】
半導体装置を上方から見た場合、本実施形態のウェル１０は正方形（又は長方形）である。第１の拡散層２００及び第２の拡散層３００は、互いに略同じ形状を有しており、ウェル１０内の正方形（又は長方形）の領域の中に、マトリクス状に等間隔で互い違いに配置されている。そして正方形の領域の４角の一つに、拡散抵抗層４００が配置されている。
【００１１】
拡散抵抗層４００は長方形であり、２辺が第１の拡散層２００及び第２の拡散層３００と向き合っている。すなわち拡散抵抗層４００は、ウェル１０の外周を規定する辺の近傍に位置しており、この辺と拡散抵抗層４００の間には第１の拡散層２００及び第２の拡散層３００は位置していない。拡散抵抗層４００の隣に位置するすべての第２の拡散層３００と拡散抵抗層４００の距離は、互いに隣り合う第１の拡散層２００と第２の拡散層３００の距離に等しい。
【００１２】
第１の拡散層２００及び第２の拡散層３００は、例えば一辺が０．５〜５μｍの正方形であり、相互間隔は例えば０．１〜１μｍである。拡散抵抗層４００の面積は、第１の拡散層２００の面積と第２の拡散層３００の面積の和より大きく、例えば第１の拡散層２００の２〜２０倍である。このため、第１の拡散層２００と第２の拡散層３００が向き合う部分の長さと、第１の拡散層２００と拡散抵抗層４００が向き合う部分の長さとの和である対向長は、拡散抵抗層４００の代わりに第１の拡散層２００及び第２の拡散層３００を設けた場合と比較して減少する。しかし、上記したように、拡散抵抗層４００は、ウェル１０の外周を規定する辺の近傍に位置しており、この拡散抵抗層４００に最も近い辺と拡散抵抗層４００の間には第１の拡散層２００及び第２の拡散層３００は位置していない。このため、拡散抵抗層４００が上記した正方形の領域の内側に配置されて４辺が第１の拡散層２００及び第２の拡散層３００と向き合う場合と比較して、対向長の減少量を少なくすることができる。
【００１３】
第１の拡散層２００、第２の拡散層３００、及び拡散抵抗層４００が配置された正方形の領域は、第１導電型の拡散層１００によって囲まれている。拡散層１００は、正方形を描くように形成されており、ウェル１０の電位をコントロールするために設けられている。拡散層１００の内周を規定する辺のうち拡散抵抗層４００に最も近い辺と、拡散抵抗層４００の距離は、例えば第１の拡散層２００の幅以下である。
【００１４】
図２は、図１の一部を拡大した図であり、図３は図２のＡ−Ａ´断面図である。図４は、図１〜図３に示した半導体装置の等価回路図である。拡散層１００、第１の拡散層２００、第２の拡散層３００、及び拡散抵抗層４００は、素子分離膜２０によって相互に分離されている。素子分離膜２０は、半導体層１に埋め込まれている。半導体層１はシリコン基板などの半導体基板であってもよいし、ＳＯＩ基板の半導体層であってもよい。
【００１５】
拡散層１００は、シリサイド１１０及びコンタクト７１０を介して第１配線層の配線５１０に接続している。配線５１０はグラウンドに接続されている。半導体装置の上方から見た場合、配線５１０は拡散層１００に沿って形成されているが、拡散抵抗層４００の上方の近傍で途切れている。この途切れた部分を、保護素子と内部回路を接続する第１配線層の配線５３０が延伸している。
【００１６】
第１の拡散層２００は、シリサイド２１０、コンタクト７４０、第１配線層の導電パターン５４０、及びビア８１０を介して第２配線層の配線６００に接続している。配線６００は入出力端子に接続しており、半導体装置の上方から見た場合、第１の拡散層２００、第２の拡散層３００、及び拡散抵抗層４００が配置された正方形の領域を覆っている。
【００１７】
第２の拡散層３００は、シリサイド３１０及びコンタクト７２０を介して第１配線層の配線５２０に接続している。配線５２０はグラウンド又は電源に接続されている。
【００１８】
拡散抵抗層４００は、拡散抵抗層４００の一方の短辺近傍で、シリサイド４１０、コンタクト７５０、第１配線層の導電パターン５５０、及びビア８２０を介して配線６００に接続している。また拡散抵抗層４００は、拡散抵抗層４００の他方の短辺近傍で、シリサイド４２０及びコンタクト７３０を介して第１配線層の配線５３０に接続している。コンタクト７５０，７３０の下に位置するシリサイド４１０，４２０は互いに繋がっていない。このため、拡散抵抗層４００の抵抗が減少することを抑制でき、その結果、拡散抵抗層４００の面積を小さくすることができる。なお、シリサイド４１０，４２０の大きさを調節することにより、拡散抵抗層４００の抵抗値を調節して保護回路の特性を調節することができる。
【００１９】
図３に示すように、本実施形態において、第１導電型はＰ型であり、第２導電型はＮ型である。そして第２の拡散層３００は、第２導電型、つまりＮ型である。このとき、図４の等価回路図に示すように、拡散層１００、ウェル１０、第１の拡散層２００、及び第２の拡散層３００は、保護素子としてのバイポーラ素子を構成する。また、拡散層１００、ウェル１０、拡散抵抗層４００、及び第２の拡散層３００も、保護素子としてのバイポーラ素子を構成する。拡散層１００はベースになり、第１の拡散層２００及び拡散抵抗層４００はエミッタになり、第２の拡散層３００はコレクタになる。
【００２０】
図５の各図は、図１〜図３に示した半導体装置の製造方法を示す断面図である。まず図５（ａ）に示すように、半導体層１にＳＴＩ構造の素子分離膜２０を形成する。素子分離膜２０の深さは、例えば０．１μｍ〜５μｍである。次いで、レジストマスクを用いたイオン注入法により、ウェル１０を形成する。ついで、内部回路を構成するＣＭＯＳトランジスタのゲート酸化膜、ゲート電極、ＬＤＤ領域、及びサイドウォール（いずれも図示せず）を形成する。ついで、レジストマスクを用いたイオン注入法により、拡散層１００、第１の拡散層２００、第２の拡散層３００、及び拡散抵抗層４００を形成する。このとき、ＣＭＯＳトランジスタのソース及びドレインも形成される。
【００２１】
ついで、素子分離膜２０、拡散層１００、第１の拡散層２００、第２の拡散層３００、及び拡散抵抗層４００上に酸化シリコン膜５０を形成する。ついで酸化シリコン膜５０上にレジストパターン５２を形成する。レジストパターン５２は、拡散抵抗層４００の上方のうちシリサイドが形成されない領域を覆っている。
【００２２】
ついで図５（ｂ）に示すように、レジストパターン５２をマスクとして酸化シリコン膜５０をエッチングする。これにより、酸化シリコン膜５０は、拡散抵抗層４００上のうちシリサイドが形成されない領域を除いて、除去される。
【００２３】
ついで図５（ｃ）に示すように、レジストパターン５２を除去する。次いで、拡散層１００、第１の拡散層２００、第２の拡散層３００、拡散抵抗層４００、及び酸化シリコン膜５０上に、Ｔｉ膜又はＣｏ膜などの金属膜を形成し、熱処理を行う。これにより、シリサイド１１０，２１０，３１０，４１０，４２０が形成される。その後、残存している金属膜を除去する。
【００２４】
その後、１層目の層間絶縁膜、コンタクト７１０〜７５０、第１配線層、２層目の層間絶縁膜、ビア８１０，８２０、及び第２配線層を形成する。
【００２５】
以上、本実施形態によれば、拡散抵抗層４００は、第１の拡散層２００及び第２の拡散層３００と同一のウェル１０に形成されており、かつ導電型は第１の拡散層２００と同一であるため、入出力端子から流れたサージ電流の一部は、拡散抵抗層４００からウェル１０及び第２の拡散層３００を介して電源又はグラウンドに放電される。このため、第１の拡散層２００及び第２の拡散層３００を設けた領域の面積がウェル１０に拡散抵抗層４００を設けたことにより小さくなっても、それによって保護素子の保護耐量が減少することを抑制できる。従って、外部に抵抗を設けた場合と比較して、保護耐量を同一としたときの保護回路の占有面積が小さくなる。このため、半導体装置が大きくなることを抑制できる。この効果は、拡散抵抗層と第２の拡散層３００の距離が、第１の拡散層２００と第２の拡散層３００の距離に略等しいときに特に大きくなる。
【００２６】
また、拡散抵抗層４００は、第１の拡散層２００及び第２の拡散層３００が配置された正方形の領域の角に配置されており、２辺が第１の拡散層２００及び第２の拡散層３００と向き合っている。このため、拡散抵抗層４００が上記した正方形の領域の内側に配置されて４辺が第１の拡散層２００及び第２の拡散層３００と向き合う場合と比較して、対向長の減少量を少なくすることができる。
【００２７】
また、拡散抵抗層４００上のシリサイド４１０，４２０は互いに繋がっていない。このため、拡散抵抗層４００の抵抗が減少することを抑制でき、その結果、拡散抵抗層４００の面積を小さくすることができる。また、シリサイド４１０，４２０の大きさを調節することにより、拡散抵抗層４００の抵抗値を調節して保護回路の特性を調節することができる。
【００２８】
図６は、第２の実施形態にかかる半導体装置の構成を説明するための断面図であり、第１の実施形態における図３に相当する。この半導体装置は、ウェル１０及び拡散層１００がＮ型であり、第１の拡散層２００、第２の拡散層３００、及び拡散抵抗層がＰ型である点を除いて、第１の実施形態と同様である。以下、第１の実施形態と同様の構成については同一の符号を付して、説明を省略する。
【００２９】
本実施形態にかかる半導体装置の製造方法は、第１の実施形態と同様である。本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００３０】
図７は、第３の実施形態にかかる半導体装置の構成を説明するための断面図であり、第１の実施形態における図３に相当する。本実施形態は、第２の拡散層３００がウェル１０及び拡散層１００と同じ第１導電型である点を除いて、第１の実施形態と同様である。また本実施形態において、第１導電型はＰ型であり、第２導電型はＮ型である。以下、第１の実施形態と同様の構成については同一の符号を付して、説明を省略する。
【００３１】
図８は、図７に示した半導体装置が有する保護回路の等価回路図である。本図に示すように、第１の拡散層２００、ウェル１０、及び第２の拡散層３００は、保護素子としてのダイオードを構成する。また、拡散抵抗層４００、ウェル１０、及び第２の拡散層３００も、保護素子としてのダイオードを構成する。第１の拡散層２００及び拡散抵抗層４００はカソードになり、拡散層１００及び第２の拡散層３００はアノードになる。
【００３２】
本実施形態にかかる半導体装置の製造方法は、第１の実施形態と同様である。本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００３３】
図９は、第４の実施形態にかかる半導体装置の構成を説明するための断面図である。本実施形態にかかる半導体装置は、ウェル１０、拡散層１００、及び第２の拡散層３００がＮ型であり、第１の拡散層２００及び拡散抵抗層４００がＰ型である点を除いて、第３の実施形態と同様である。本実施形態において、第１の拡散層２００及び拡散抵抗層４００はアノードになり、拡散層１００及び第２の拡散層３００はカソードになる。
【００３４】
本実施形態にかかる半導体装置の製造方法は、第１の実施形態と同様である。本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００３５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【図面の簡単な説明】
【００３６】
【図１】第１の実施形態にかかる半導体装置の構成を説明するための平面図である。
【図２】図１の一部を拡大した図である。
【図３】図３は図２のＡ−Ａ´断面図である。
【図４】図１〜図３に示した半導体装置の等価回路図である。
【図５】各図は図１〜図３に示した半導体装置の製造方法を示す断面図である。
【図６】第２の実施形態にかかる半導体装置の構成を説明するための断面図である。
【図７】第３の実施形態にかかる半導体装置の構成を説明するための断面図である。
【図８】図７に示した半導体装置が有する保護回路の等価回路図である。
【図９】第４の実施形態にかかる半導体装置の構成を説明するための断面図である。
【符号の説明】
【００３７】
１ 半導体層
１０ ウェル
２０ 素子分離膜
５０ 酸化シリコン膜
５２ レジストパターン
１００ 拡散層
１１０ シリサイド
２００ 第１の拡散層
２１０ シリサイド
３００ 第２の拡散層
３１０  シリサイド
４００ 拡散抵抗層
４１０ シリサイド
４２０ シリサイド
５１０ 配線
５２０ 配線
５３０ 配線
５４０ 導電パターン
５５０ 導電パターン
６００ 配線
７１０ コンタクト
７２０ コンタクト
７３０ コンタクト
７４０ コンタクト
７５０ コンタクト
８１０ ビア
８２０ ビア
８２０ ビア
【図１】
0005371274.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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