(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成された第１導電型の第１の半導体層と、
前記第１の半導体層上の少なくとも一部に選択的に形成された第２導電型の第１の半導体領域と、
前記第１の半導体層上の他の一部に前記第１の半導体層内まで達するように選択的に形成された、前記第１の半導体領域よりも不純物濃度が高濃度の第２導電型の第２の半導体領域と、
前記第１の半導体領域の一部に前記第１の半導体領域表面から前記第１の半導体領域内に達するように選択的に形成された第１導電型の第３の半導体領域と、
前記第２と第３の半導体領域上に選択的に形成された第１の電極と、
前記半導体基板の裏面に接するように形成された第２の電極と、
を備え、
前記第１の電極裏面から前記第２の半導体領域の裏面までの距離は、前記第１の電極裏面から前記第１の半導体領域の裏面までの距離よりも長いことを特徴とする半導体装置。
【請求項２】
前記第１と第２の半導体領域は、交互に繰り返し配置されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の半導体領域の不純物濃度は、１×１０１８原子／ｃｍ３以上、１×１０２０原子／ｃｍ３未満であることを特徴とする請求項１〜２いずれか記載の半導体装置。
【請求項４】
半導体素子を構成する領域の終端部に配置された第２導電型の第４の半導体領域をさらに備えたことを特徴とする請求項１〜３いずれか記載の半導体装置。
【請求項５】
前記半導体基板の材料として、炭化珪素と窒化ガリウムとダイヤモンドとのいずれかが用いられることを特徴とする請求項１〜４いずれか記載の半導体装置。
【請求項６】
第１導電型の半導体基板上にエピタキシャル成長により第１導電型の第１の半導体層を形成する工程と、
前記第１の半導体層上に第２導電型の第２の半導体層を形成する工程と、
前記第２の半導体層の一部の領域に不純物を前記第１の半導体層内まで達するようにイオン注入し、前記不純物のイオン注入がされなかった領域の第２導電型の第１の半導体領域と、前記不純物のイオン注入がなされた領域の、前記第１の半導体層内まで達する、前記第１の半導体領域よりも不純物濃度が高濃度の第２導電型の第２の半導体領域とを形成する工程と、
前記第１の半導体領域上の一部と前記第２の半導体領域上に第１の電極を形成する工程と、
前記半導体基板の裏面に第２の電極を形成する工程と、
を備え、
前記第１の電極裏面から前記第２の半導体領域の裏面までの距離は、前記第１の電極裏面から前記第１の半導体領域の裏面までの距離よりも長いことを特徴とする半導体装置の製造方法。
【請求項７】
前記第２の半導体層を形成する際に、エピタキシャル成長により形成された前記第１の半導体層に引き続きエピタキシャル成長により前記第２の半導体層を形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１の電極を形成する前に、前記第１の半導体領域の一部に、前記第１の半導体領域表面から前記第１の半導体領域内に達するように第１導電型の第３の半導体領域を形成する工程をさらに備え、
前記第１の電極を形成する際に、前記第１の電極と、前記第２と第３の半導体領域との間でオーミック接合させることを特徴とする請求項６又は７記載の半導体装置の製造方法。
【請求項９】
前記半導体基板の材料として、炭化珪素と窒化ガリウムとダイヤモンドとのいずれかが用いられることを特徴とする請求項６〜８いずれか記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）パワー半導体装置では、例えば固体単結晶ＳｉＣ基板の上に形成される。かかる半導体装置として、ＰｉＮ／ＳＢＤ（ショットキーバリアダイオード）混合ダイオードが形成される。従来のＰｉＮ／ＳＢＤ混合ダイオードの構造は以下のようになる。高濃度ｎ型（ｎ＋）炭化珪素（ＳｉＣ：シリコンカーバイド）基板の表面上に、低濃度ｎ型（ｎ−）ＳｉＣエピタキシャル成長層が形成される。そして、かかる（ｎ−）ＳｉＣエピタキシャル成長層の表面部分の一部に高濃度ｐ型（ｐ＋）ＳｉＣ領域が形成される。そして、（ｐ＋）ＳｉＣ領域上にオーミック接合をなすアノード電極が形成され、（ｐ＋）ＳｉＣ領域以外の（ｎ−）ＳｉＣエピタキシャル成長層の露出面にショットキー接合をなすアノード電極が形成される。そして、（ｎ＋）ＳｉＣ基板の裏面にオーミック接合をなすカソード電極が形成される。かかるダイオードでは、基板の前面（表面）と背面（裏面）との間の電流の縦方向伝達を利用している。
【０００３】
かかるダイオードにおける順方向はショットキー接合部分の寄与により、半導体／ショットキー電極の仕事関数差により決まるショットキー障壁により決まるオン電圧以上の電圧が印加されることにより電流が流れ始める。そして、逆方向はオーミック接合部分の寄与により、ＰＮダイオードの（ｐ＋）ＳｉＣの部分から（ｎ−）ＳｉＣエピタキシャル成長層に広がる空乏層により逆方向リーク電流を抑制することにより機能をなしている。
【０００４】
かかるＳｉＣデバイスのショットキー部分はｎ型半導体層とｎ型半導体層にショットキー接合する電極材料により形成される。そして、かかる電極材料および熱処理温度により決まるショットキー障壁高さにより順方向電圧印加時における電流が流れ始める電圧が決定される。ただし、ＳｉＣのようなワイドバンドギャップの半導体では、パワーデバイス半導体材料として使用されるシリコン（Ｓｉ）に比べて仕事関数が高く、ショットキーバリアダイオードといっても障壁高さが比較的高いことが問題となっている。ショットキー障壁高さが高くなると順方向電圧印加時のオン電圧が高くなり、通電の際に損失が大きくなってしまう。さらに、ショットキー障壁は半導体材料および電極材料および熱処理温度が決まると一意に決定されてしまうので、同じ材料等を使用する限り所望のショットキー障壁を自由に形成できるわけではない。
【０００５】
そのため、各種電極材料が検討され、より広い範囲でショットキー障壁高さが選択できるようデータが提供されているが、必ずしも所望のショットキー障壁高さが得られていないといった問題があった。さらに低オン電圧化のための障壁高さを低くする検討も十分になされていないといった問題があった。また順方向特性だけを考慮して障壁高さを低くすると逆方向の電圧を印加した際に逆方向の電流、すなわちリーク電流も流れやすくなり、ダイオードの基本特性を満たさなくなってしまうことも問題である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−２９９６４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の実施形態は、上述した問題点を克服し、ダイオードの基本特性を維持しながら低損失にすることが可能な装置および製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、第１導電型の半導体基板と、第１導電型の第１の半導体層と、第２導電型の第１の半導体領域と、第２導電型の第２の半導体領域と、第１導電型の第３の半導体領域と、第１の電極と、第２の電極と、を備えたことを特徴とする。第１導電型の第１の半導体層は、前記半導体基板上に形成される。第２導電型の第１の半導体領域は、前記第１の半導体層上の一部に選択的に形成される。第２導電型の第２の半導体領域は、前記第１の半導体層上の他の一部に前記第１の半導体層内まで達するように選択的に形成され、前記第１の半導体領域よりも不純物濃度が高濃度となる。第１導電型の第３の半導体領域は、前記第１の半導体領域の少なくとも一部に前記第１の半導体領域表面から前記第１の半導体領域内に達するように選択的に形成される。第１の電極は、前記第２と第３の半導体領域上に選択的に形成される。第２の電極は、前記半導体基板の裏面に接するように形成される。前記第１の電極裏面から前記第２の半導体領域の裏面までの距離は、前記第１の電極裏面から前記第１の半導体領域の裏面までの距離よりも長い。
【０００９】
また、実施形態の半導体装置の製造方法は、第１導電型の半導体基板上にエピタキシャル成長により第１導電型の第１の半導体層を形成する工程と、前記第１の半導体層上に第２導電型の第２の半導体層を形成する工程と、前記第２の半導体層の一部の領域に不純物を前記第１の半導体層内まで達するようにイオン注入し、前記不純物のイオン注入がされなかった領域の第２導電型の第１の半導体領域と、前記不純物のイオン注入がなされた領域の、前記第１の半導体層内まで達する、前記第１の半導体領域よりも不純物濃度が高濃度の第２導電型の第２の半導体領域とを形成する工程と、前記第１の半導体領域上の一部と前記第２の半導体領域上に第１の電極を形成する工程と、前記半導体基板の裏面に第２の電極を形成する工程と、を備えたことを特徴とする。前記第１の電極裏面から前記第２の半導体領域の裏面までの距離は、前記第１の電極裏面から前記第１の半導体領域の裏面までの距離よりも長い。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態における半導体装置の構成を示す図である。
【図２】第１の実施形態における２つのダイオード部の構成と両者の相対的なエネルギーバンドとを示す図である。
【図３】第１の実施形態における半導体装置の製造方法の要部を表すフローチャートである。
【図４】第１の実施形態の製造方法のフローチャートに対応して実施される工程を表す工程断面図である。
【図５】第１の実施形態の製造方法のフローチャートに対応して実施される工程を表す工程断面図である。
【図６】第１の実施形態の製造方法のフローチャートに対応して実施される工程を表す工程断面図である。
【発明を実施するための形態】
【００１１】
（第１の実施形態）
第１の実施形態について、以下、図面を用いて説明する。なお、以下の実施形態においては第１導電型をn型、第２導電型をｐ型として説明する。
【００１２】
図１は、第１の実施形態における半導体装置の構成を示す図である。図１において、高濃度ｎ型（ｎ＋）炭化珪素（ＳｉＣ：シリコンカーバイド）半導体基板１０の表面（前面）上に、低濃度ｎ型（ｎ−）ＳｉＣ半導体層１２が形成され、配置される。（ｎ−）ＳｉＣ半導体層１２は、（ｎ＋）ＳｉＣ半導体基板１０よりも不純物濃度が低濃度に形成されている。（ｎ＋）ＳｉＣ半導体基板１０は、第１導電型の半導体基板の一例である。（ｎ−）ＳｉＣ半導体層１２は第１導電型の第１の半導体層の一例である。
【００１３】
そして、（ｎ−）ＳｉＣ半導体層１２の表面上の一部に所定の厚さの低濃度ｐ型（ｐ−）ＳｉＣ半導体領域１４が選択的に形成され、配置される。（ｐ−）ＳｉＣ半導体領域１４は、第２導電型の第１の半導体領域の一例である。（ｎ−）ＳｉＣ半導体層１２の表面上の他の一部に（ｎ−）ＳｉＣ半導体層１２内まで達するように高濃度ｐ型（ｐ＋）ＳｉＣ半導体領域１８が選択的に形成され、配置される。（ｐ＋）ＳｉＣ半導体領域１８は、第２導電型の第２の半導体領域の一例である。各（ｐ＋）ＳｉＣ半導体領域１８は、（ｎ−）ＳｉＣ半導体層１２の表面上から所定の高さの位置から（ｎ−）ＳｉＣ半導体層１２内の途中まで達するように配置される。図１の例では、（ｐ−）ＳｉＣ半導体領域１４の上面と（ｐ＋）ＳｉＣ半導体領域１８の上面が同じ高さで形成される。図１の例では、（ｐ＋）ＳｉＣ半導体領域１８は、（ｎ−）ＳｉＣ半導体層１２上の（ｐ−）ＳｉＣ半導体領域１４が配置された領域と素子終端部とを除いた残りの領域に配置された例を示している。（ｐ＋）ＳｉＣ半導体領域１８は（ｐ−）ＳｉＣ半導体領域１４よりも不純物濃度が高濃度に形成されている。図１の例では、（ｐ＋）ＳｉＣ半導体領域１８と（ｐ−）ＳｉＣ半導体領域１４とが半導体装置の断面上、交互に繰り返し配置される。図１の例では、（ｐ−）ＳｉＣ半導体領域１４ａに隣接して（ｐ＋）ＳｉＣ半導体領域１８ａが配置され、（ｐ＋）ＳｉＣ半導体領域１８ａに隣接して（ｐ−）ＳｉＣ半導体領域１４ｂが配置され、（ｐ−）ＳｉＣ半導体領域１４ｂに隣接して（ｐ＋）ＳｉＣ半導体領域１８ｂが配置され、（ｐ＋）ＳｉＣ半導体領域１８ｂに隣接して（ｐ−）ＳｉＣ半導体領域１４ｃが配置される。ここでは、（ｐ−）ＳｉＣ半導体領域１４が３つと（ｐ＋）ＳｉＣ半導体領域１８が２つ記載されているがこれに限るものではなく、さらに、数多く繰り返し配置されても構わない。
【００１４】
また、半導体装置としての機能を有する素子（半導体素子）を構成する領域の終端部には、高濃度ｐ型（ｐ＋）ＳｉＣ半導体領域１６が（ｎ−）ＳｉＣ半導体層１２の表面上から所定の高さの位置から（ｎ−）ＳｉＣ半導体層１２内まで達するように形成され、配置される。例えば、（ｐ＋）ＳｉＣ半導体領域１６は、（ｎ−）ＳｉＣ半導体層１２内において（ｐ＋）ＳｉＣ半導体領域１８と同じ深さまで達するように配置される。（ｐ＋）ＳｉＣ半導体領域１６は、第２導電型の第４の半導体領域の一例である。
【００１５】
そして、高濃度ｎ型（ｎ＋）ＳｉＣ半導体領域２０は、（ｐ−）ＳｉＣ半導体領域１４の少なくとも一部に（ｐ−）ＳｉＣ半導体領域１４表面から（ｐ−）ＳｉＣ半導体領域１４内に達するように選択的に形成される。（ｎ＋）ＳｉＣ半導体領域２０は、第１導電型の第３の半導体領域の一例である。図１の例では、各（ｎ＋）ＳｉＣ半導体領域２０は、それぞれ（ｐ＋）ＳｉＣ半導体領域１８に接触しない位置に配置される。ここでは、（ｐ−）ＳｉＣ半導体領域１４が両側に残る（ｐ−）ＳｉＣ半導体領域１４の中央部の位置に配置される。各（ｎ＋）ＳｉＣ半導体領域２０は、（ｐ−）ＳｉＣ半導体領域１４表面から（ｐ−）ＳｉＣ半導体領域１４内の途中まで達する位置に配置される。各（ｎ＋）ＳｉＣ半導体領域２０は、（ｐ−）ＳｉＣ半導体領域１４表面全体に形成されても良い。
【００１６】
そして、アノード電極２２，２４が（ｐ−）ＳｉＣ半導体領域１４とは接触しないように（ｎ＋）ＳｉＣ半導体領域２０と（ｐ＋）ＳｉＣ半導体領域１８上に選択的に形成され、配置される。アノード電極２２，２４は、第１の電極の一例である。図１の例では、（ｎ＋）ＳｉＣ半導体領域２０表面と（ｐ＋）ＳｉＣ半導体領域１８表面は実質的に同じ高さ位置になるため、アノード電極２２，２４は、実質的に同じ高さ位置に形成される。アノード電極２２は、（ｎ＋）ＳｉＣ半導体領域２０上に（ｎ＋）ＳｉＣ半導体領域２０とオーミック接合して形成される。アノード電極２４は（ｐ＋）ＳｉＣ半導体領域１８上に（ｐ＋）ＳｉＣ半導体領域１８とオーミック接合して形成される。また、（ｎ＋）ＳｉＣ半導体基板１０の裏面（背面）に接するようにカソード電極２６が形成され、配置される。カソード電極２６は、第２の電極の一例である。カソード電極２６は、（ｎ＋）ＳｉＣ半導体基板１０とオーミック接合して形成される。カソード電極２６は、（ｎ＋）ＳｉＣ半導体基板１０の裏面全面に形成される。また、アノード電極２２，２４間と素子終端部上には、フィールド絶縁膜３０が形成される。
【００１７】
以上の構成により、第１の実施形態における半導体装置には、アノード電極２２からカソード電極２６へと電流が流れるショットキー代替ダイオード部とアノード電極２４からカソード電極２６へと電流が流れるＰｉＮダイオード部とが形成される。このように、第１の実施形態では、基板の前面（表面）と背面（裏面）との間の電流の縦方向伝達を利用したダイオードを実現する。また、ショットキー代替ダイオード部は、金属と半導体がショットキー接続して形成されるショットキーバリアダイオードに代替する。
【００１８】
図２は、第１の実施形態における２つのダイオード部の構成と両者の相対的なエネルギーバンドとを示す図である。図２（ａ）において、ショットキー代替ダイオード部（Ｂ−Ｂ’）では、順方向として、アノード電極２２、（ｎ＋）ＳｉＣ半導体領域２０、（ｐ−）ＳｉＣ半導体領域１４、（ｎ−）ＳｉＣ半導体層１２、（ｎ＋）ＳｉＣ半導体基板１０、及びカソード電極２６へと続く経路で電流が流れる。一方、ＰｉＮダイオード部（Ａ−Ａ’）では、順方向として、アノード電極２４、（ｐ＋）ＳｉＣ半導体領域１８、（ｎ−）ＳｉＣ半導体層１２、（ｎ＋）ＳｉＣ半導体基板１０、及びカソード電極２６へと続く経路で電流が流れる。
【００１９】
カソード電極２６に対してアノード電極２２，２４が正になるよう電圧を印加した場合、ショットキー代替ダイオード部において、オーミック接合および（ｐ−）ＳｉＣ半導体領域１４によるｐ−層によりできる比較的低いエネルギー障壁を越えて（図中Ｂ−Ｂ’曲線）電流がアノード側からカソード側へ流れる。（ｐ−）ＳｉＣ半導体領域１４の不純物濃度及び／又は厚みｈ２を変化させることによりエネルギー障壁高さを任意に変えることができる。そのため、設計により所望の障壁エネルギーおよびオン電圧を制御することができる。また、ＰｉＮダイオード部において、（ｐ＋）ＳｉＣ半導体領域１８によるｐ＋層とオーミック接触している部分からは、ＳｉＣの場合にはビルトインポテンシャル分の電圧（＝２．５Ｖ）を超えると電子およびホールが流れ始める。大電流の領域ではある閾値電圧以上となるとユニポーラからバイポーラへとシフトが起こり、ＰＮダイオード支配の電流を流すことができる。ｐ＋層の濃度と設計幅ｄを変化させることにより、シフト電圧を制御できる。
【００２０】
ここで、図１の構成において、アノード電極２２，２４に対してカソード電極２６が正になるように電圧を印加した場合（逆方向の場合）、障壁の低いショットキー代替ダイオード部では電流が流れやすくなってしまう。しかし、その際にはＰｉＮダイオード部におけるｐ＋層とドリフト層である（ｎ−）ＳｉＣ半導体層１２によるｎ−層間のＰＮ接合によりｐ＋層から広がる空乏層によって、逆方向リーク電流を抑制することができる。
【００２１】
具体的には以下のように動作する。第１の実施形態では、アノード電極２２，２４裏面から（ｐ＋）ＳｉＣ半導体領域１８の裏面までの距離は、アノード電極２２，２４裏面から（ｐ−）ＳｉＣ半導体領域１４の裏面までの距離よりも長くなるように形成される。すなわち、（ｐ＋）ＳｉＣ半導体領域１８のｐ＋層が（ｐ−）ＳｉＣ半導体領域１４のｐ−層よりも深い位置まで配置される。これにより、アノード電極２２，２４とカソード電極２６をつなぐ方向に対して垂直方向（図１の半導体装置断面に対して横方向）にもｐ＋層からの空乏層を広げることができる。言い換えれば、逆方向に電圧を印加した際に、ショットキー代替ダイオード部側へもｐ＋層からの空乏層を広げることができる。よって、逆方向リーク電流を抑制することができる。
【００２２】
ここで、（１）（ｐ＋）ＳｉＣ半導体領域１８の不純物濃度とドリフト層の（ｎ−）ＳｉＣ半導体層１２の不純物濃度の差により空乏層の伸びる長さを決めることができる。また、（２）（ｐ＋）ＳｉＣ半導体領域１８と並んで配置される隣の（ｐ＋）ＳｉＣ半導体領域１８との配置間隔（ピッチｄ）により空乏層が存在する必要がある空間長さを決めることができる。また、（３）（ｐ−）ＳｉＣ半導体領域１４の不純物濃度および厚みにより、流れる逆方向リーク電流の電流量が決まる。よって、これら（１）から（３）のパラメータを適宜調整することで、逆方向に電圧を印加した際にはＰＮダイオード同等の耐圧が維持できた状態で、順方向に電圧を印加した際に立ち上がり電圧（オン電圧）を低くできる。従って、第１の実施形態では、ダイオードの基本特性を維持しながら低損失にできる。このように、第１の実施形態では低損失デバイスを実現できる。
【００２３】
図３は、第１の実施形態における半導体装置の製造方法の要部を表すフローチャートである。図３において、本実施形態では、（ｎ−）ＳｉＣ膜形成工程（Ｓ１０２）と、（ｐ−）ＳｉＣ膜形成工程（Ｓ１０４）と、（ｐ＋）イオン注入工程（Ｓ１０６）と、（ｐ＋）イオン注入工程（Ｓ１０８）と、（ｎ＋）イオン注入工程（Ｓ１１０）と、アニール工程（Ｓ１１２）と、シリコン酸化膜（ＳｉＯ２膜）形成工程（Ｓ１１４）と、開口部形成工程（Ｓ１１６）と、アノード電極形成工程（Ｓ１１８）と、開口部形成工程（Ｓ１２０）と、アノード電極形成工程（Ｓ１２２）と、カソード電極形成工程（Ｓ１２４）と、シンター処理工程（Ｓ１２６）という一連の工程を実施する。なお、アノード電極２２，２４の材料を同じ材料にする場合には、上述した一連の工程のうち、開口部形成工程（Ｓ１２０）とアノード電極形成工程（Ｓ１２２）を省略できる。
【００２４】
図４は、図３のフローチャートに対応して実施される工程を表す工程断面図である。図４では、図３の（ｎ−）ＳｉＣ膜形成工程（Ｓ１０２）から（ｐ＋）イオン注入工程（Ｓ１０８）までを示している。それ以降の工程は後述する。
【００２５】
図４（ａ）において、（ｎ−）ＳｉＣ膜形成工程（Ｓ１０２）として、（ｎ＋）ＳｉＣ半導体基板１０の表面（前面）上に、（ｎ−）ＳｉＣ半導体層１２が形成される。（ｎ＋）ＳｉＣ半導体基板１０として、例えば固体単結晶ＳｉＣ基板が用いられる。（ｎ＋）ＳｉＣ半導体基板１０内の不純物濃度（ドーピング濃度）は、１×１０１８原子／ｃｍ３以上、１×１０２０原子／ｃｍ３未満が好適である。ここでは、例えば、１×１０１８原子／ｃｍ３で形成されたものを用いる。そして、（ｎ−）ＳｉＣ半導体層１２は、エピタキシャル気相成長法により（ｎ＋）ＳｉＣ半導体基板１０の表面上に（ｎ−）ＳｉＣ膜がエピタキシャル成長することにより形成される。後述する素子耐圧域により異なるが、（ｎ−）ＳｉＣ半導体層１２の不純物濃度は８×１０１４原子／ｃｍ３以上、３×１０１７原子／ｃｍ３未満が好適である。同様に、後述する素子耐圧域により異なるが、（ｎ−）ＳｉＣ半導体層１２の膜厚は、５μｍ〜１００μｍが好適である。なお、（ｎ＋）ＳｉＣ半導体基板１０と（ｎ−）ＳｉＣ半導体層１２の間には図示していないその他のバッファ層が存在しても構わない。
【００２６】
図４（ｂ）において、（ｐ−）ＳｉＣ膜形成工程（Ｓ１０４）として、（ｎ−）ＳｉＣ半導体層１２上に（ｐ−）ＳｉＣ半導体領域１４を形成するための（ｐ−）ＳｉＣ半導体層１３を形成する。（ｐ−）ＳｉＣ半導体層１３は、エピタキシャル成長により形成された（ｎ−）ＳｉＣ半導体層１２に引き続き、エピタキシャル気相成長法により（ｐ−）ＳｉＣ半導体膜をエピタキシャル成長させることで形成される。不純物として、例えば、アルミニウムまたはボロンが好適である。（ｐ−）ＳｉＣ半導体層１３の形成方法は、エピタキシャル気相成長法に限るものではなく、例えば、イオン注入法で（ｎ−）ＳｉＣ半導体層１２の表面から所定の深さまで（ｐ−）となる不純物をドーピングしてもよい。（ｐ−）ＳｉＣ半導体層１３の不純物濃度は５×１０１６原子／ｃｍ３以上、５×１０１７原子／ｃｍ３未満が好適である。（ｐ−）ＳｉＣ半導体層１３の膜厚は、１０ｎｍ〜５００ｎｍが好適である。（ｐ−）ＳｉＣ半導体層１３の不純物濃度を低く抑えることで順方向に電圧を印加した際のエネルギー障壁高さを低く抑えることができる。同様に、（ｐ−）ＳｉＣ半導体層１３の厚さを薄くすることで順方向に電圧を印加した際のエネルギー障壁高さを低く抑えることができる。但し、ショットキー代替ダイオード部におけるエネルギー障壁高さは、（ｐ−）ＳｉＣ半導体層１３（（ｐ−）ＳｉＣ半導体領域１４）の不純物濃度と厚さだけではなく、接続する（ｎ−）ＳｉＣ半導体層１２の不純物濃度にも影響されるため、（ｎ−）ＳｉＣ半導体層１２の不純物濃度を含めた３点のパラメータを適宜調整することが望ましい。
【００２７】
図４（ｃ）において、（ｐ＋）イオン注入工程（Ｓ１０６）として、まず、半導体素子の終端構造となるｐ層のイオン注入を行って、（ｐ＋）ＳｉＣ半導体領域１６を形成する。終端構造は耐圧域に応じた設計にするのがよく、ここでは一例としてＪＴＥとしての（ｐ＋）層を形成する。不純物濃度は５×１０１７原子／ｃｍ３以上、５×１０１８原子／ｃｍ３未満が好適である。（ｐ＋）ＳｉＣ半導体領域１６の膜厚は、０．３μｍ〜０．６μｍが好適である。ここでは、（ｐ＋）ＳｉＣ半導体領域１６が（ｐ−）ＳｉＣ半導体層１３の表面から（ｎ−）ＳｉＣ半導体層１２内まで達するように形成される。イオン注入の際のマスクは酸化膜、その他の絶縁膜、メタル膜、或いはレジスト膜等を用いて行えばよい。イオン注入を室温で行う場合にはレジストで行うのが一番簡便でよい。
【００２８】
図４（ｄ）において、（ｐ＋）イオン注入工程（Ｓ１０８）として、（ｐ−）ＳｉＣ半導体層１３の一部の領域に（ｐ＋）となる不純物を（ｐ−）ＳｉＣ半導体層１３の表面から（ｎ−）ＳｉＣ半導体層１２内まで達するようにイオン注入する。不純物として、例えばアルミニウムが好適である。これにより、複数の（ｐ＋）ＳｉＣ半導体領域１８ａ，１８ｂが選択的に形成される。また、（ｐ＋）ＳｉＣ半導体領域１８が選択的に形成されることで、（ｐ−）ＳｉＣ半導体層１３が分断され、（ｐ＋）の不純物のイオン注入がされなかった領域に複数の（ｐ−）ＳｉＣ半導体領域１４ａ，１４ｂ，１４ｃが選択的に形成される。これにより、（ｐ＋）ＳｉＣ半導体領域１８と（ｐ−）ＳｉＣ半導体領域１４が交互に繰り返し形成されることになる。第１の実施形態では、例えば、（ｐ＋）ＳｉＣ半導体領域１８と（ｐ−）ＳｉＣ半導体領域１４が１：１の領域幅となるようにイオン注入する。
【００２９】
（ｐ＋）ＳｉＣ半導体領域１８はアノード電極２４とオーミック接合するため、低いオーミック抵抗を実現するにはより高い濃度で不純物のイオン注入を行うことが理想的であるが、ＳｉＣのイオン注入の場合、不純物濃度が高すぎるとダメージ層が入ることにより高抵抗層が形成されてしまう場合がある。そのため、（ｐ＋）ＳｉＣ半導体領域１８の不純物濃度は、１×１０１８原子／ｃｍ３以上、１×１０２０原子／ｃｍ３未満が好適である。（ｐ＋）ＳｉＣ半導体領域１８の膜厚は、０．３μｍ〜１μｍが好適である。ここでは、一例として（ｐ＋）ＳｉＣ半導体領域１６の厚さと同じ厚さで形成した場合を示している。（ｐ＋）ＳｉＣ半導体領域１８の深さは、（ｐ−）ＳｉＣ半導体領域１４よりも十分深くなるように形成することが望ましい。イオン注入の際のマスクは酸化膜、その他の絶縁膜、メタル膜、或いはレジスト膜等を用いて行えばよい。イオン注入を室温で行う場合にはレジストで行うのが一番簡便でよい。
【００３０】
ここで、（ｐ＋）ＳｉＣ半導体領域１８と（ｐ＋）ＳｉＣ半導体領域１６が、同じ不純物濃度、深さで問題がなければ同時にイオン注入を行っても良い。よって、かかる場合には、（ｐ＋）イオン注入工程（Ｓ１０６）或いは（ｐ＋）イオン注入工程（Ｓ１０８）の一方を省略できる。
【００３１】
図５は、図３のフローチャートに対応して実施される工程を表す工程断面図である。図５では、図３の（ｎ＋）イオン注入工程（Ｓ１１０）から開口部形成工程（Ｓ１１６）までを示している。それ以降の工程は後述する。
【００３２】
図５（ａ）において、（ｎ＋）イオン注入工程（Ｓ１１０）として、（ｐ−）ＳｉＣ半導体領域１４の一部の領域に（ｎ＋）となる不純物を（ｐ−）ＳｉＣ半導体領域１４の表面から（ｐ−）ＳｉＣ半導体領域１４内まで達するようにイオン注入する。不純物として、例えば、リンが好適である。これにより、各（ｐ−）ＳｉＣ半導体領域１４の一部に、（ｐ−）ＳｉＣ半導体領域１４表面から（ｐ−）ＳｉＣ半導体領域１４内に達する（ｎ＋）ＳｉＣ半導体領域２０を形成する。これにより、複数の（ｎ＋）ＳｉＣ半導体領域２０ａ，２０ｂ，２０ｃが選択的に形成される。ここでは、各（ｐ−）ＳｉＣ半導体領域１４の露出面の中央部に不純物をイオン注入する。これにより、（ｎ＋）ＳｉＣ半導体領域２０と（ｐ＋）ＳｉＣ半導体領域１８との間に隙間を設けることができる。（ｎ＋）ＳｉＣ半導体領域２０は、アノード電極２２とオーミック接合するために形成されるので、（ｎ＋）ＳｉＣ半導体領域２０の厚さは薄くてよい。（ｎ＋）ＳｉＣ半導体領域２０の膜厚は数ｎｍ〜０．３μｍが好適である。イオン注入の際のマスクは酸化膜、その他の絶縁膜、メタル膜、或いはレジスト膜等を用いて行えばよい。イオン注入を室温で行う場合にはレジストで行うのが一番簡便でよい。
【００３３】
また、（ｎ＋）イオン注入工程（Ｓ１１０）の際に、同時に図示しないｎ＋層のチャネルストッパー層を形成するとよい。
【００３４】
そして、アニール工程（Ｓ１１２）として、すべてのイオン注入が終了したのち、活性化アニールを行う。活性化アニール温度は約１５００℃〜２０００℃の範囲が好適である。特に高温アニールの場合にはＳｉＣ表面が昇華してしまう可能性があるため、表面が昇華してしまわないような施策を行って処理するのが望ましい。
【００３５】
図５（ｂ）において、ＳｉＯ２膜形成工程（Ｓ１１４）として、基板表面全体にフィールド絶縁膜３０を形成する。フィールド絶縁膜３０は、ＳｉＯ２膜が望ましい。但し、酸化膜に限るものではなく、窒化膜などでも適用可能である。形成方法は、露出したＳｉＣ面を酸化させても良いし、化学気相成長（ＣＶＤ）法でＳｉＯ２膜を積層させることで形成してもよい。
【００３６】
図５（ｃ）において、開口部形成工程（Ｓ１１６）として、（ｎ＋）ＳｉＣ半導体領域２０表面と（ｐ＋）ＳｉＣ半導体領域１８表面が露出するように選択的にフィールド絶縁膜３０をエッチングして開口部１５０，１５２を形成する。リソグラフィ工程とドライエッチング工程で開口部１５０，１５２をフィールド絶縁膜３０内に形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てフィールド絶縁膜３０の上にレジスト膜が形成された基板に対し、露出したフィールド絶縁膜３０を異方性エッチング法により除去することで、基板の表面に対し、略垂直に開口部１５０，１５２を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部，１５２を形成すればよい。
【００３７】
図６は、図３のフローチャートに対応して実施される工程を表す工程断面図である。図６では、図３のアノード電極形成工程（Ｓ１１８）からカソード電極形成工程（Ｓ１２４）までを示している。
【００３８】
図６（ａ）において、アノード電極形成工程（Ｓ１１８）として、（ｐ−）ＳｉＣ半導体領域１４上の一部である（ｎ＋）ＳｉＣ半導体領域２０上にアノード電極２４を、（ｐ＋）ＳｉＣ半導体領域１８上にアノード電極２２を形成する。ここでは、例えば、アノード電極２２，２４を同じ材料で形成する。そのため、開口部形成工程（Ｓ１１６）においてアノード電極２２用の開口部１５２とアノード電極２４用の開口部１５０を同時に形成した。そして、開口部１５０，１５２に同時にアノード電極材料を埋め込んだ。ここでは、アノード電極２２，２４の材料として、例えば、ニッケル（Ｎｉ）を用いると好適である。
【００３９】
ここで、ｎ＋層とオーミック接合するのはＮｉが好適である。他方、ｐ＋層にオーミック接合するのはチタン（Ｔｉ）／アルミニウム（Ａｌ）合金、Ａｌ、或いはＮｉ等が好適である。アノード電極２２，２４とで異なる材料を用いる場合には、例えば、開口部形成工程（Ｓ１１６）として開口部１５０を形成し、アノード電極形成工程（Ｓ１１８）として開口部１５０にチタン（Ｔｉ）／アルミニウム（Ａｌ）合金、或いはＡｌを材料とした膜を形成する。その後、開口部形成工程（Ｓ１２０）として開口部１５２を形成し、アノード電極形成工程（Ｓ１２２）として開口部１５２にＮｉを材料とした膜を形成する。或いは、その逆の順序であってもよい。
【００４０】
図６（ｂ）において、カソード電極形成工程（Ｓ１２４）として、（ｎ＋）ＳｉＣ半導体基板１０の裏面にカソード電極２６を形成する。（ｎ＋）ＳｉＣ半導体基板１０もｎ＋層なのでオーミック接合するのはＮｉが望ましい。そのため、カソード電極２６の材料としてＮｉを用いると好適である。
【００４１】
そして、シンター処理工程（Ｓ１２６）として、１０００℃程度で基板を加熱（シンター処理）する。これにより、電極材料のＮｉをシリサイド化し、オーミック接合させることができる。すなわち、（ｎ＋）ＳｉＣ半導体領域２０とアノード電極２４をオーミック接合させる。同様に、（ｐ＋）ＳｉＣ半導体領域１８とアノード電極２２をオーミック接合させる。同様に、（ｎ＋）ＳｉＣ半導体基板１０とカソード電極２６をオーミック接合させる。その結果、低抵抗接合部を形成できる。現在のところ濃い不純物濃度で形成したｎ＋層にはＮｉ電極で１０００℃シンターしたものが一番低抵抗であることが分かっているが、ｎ＋層の不純物濃度が高ければ１０００℃よりも低い温度で処理してもよい。
【００４２】
以上のように各工程を実施することで、図１で示した半導体装置を形成できる。その後、図示しない表面のパッド電極および裏面のパッド電極を形成することにより半導体素子は完成する。パッド電極は上下面のパッケージに合わせて作製するが、上部はＡｌワイヤーボンディングの場合にはＡｌ、下部は半田などでマウントする場合にはＴｉ／Ｎｉ／パラジウム（Ｐｄ）／金（Ａｕ）などが一般的に形成される。
【００４３】
以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。上述した実施形態では、一連の半導体材料として、ＳｉＣを用いたが、これに限るものではない。例えば、一連の半導体材料として、珪素（Ｓｉ）、窒化ガリウム（ＧａＮ）、ダイヤモンド等を用いても同様の効果が得ることができる。
【００４４】
また、各層（膜）の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【００４５】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。
【００４６】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
【符号の説明】
【００４７】
１０  （ｎ＋）ＳｉＣ半導体基板、１２  （ｎ−）ＳｉＣ半導体層、１３  （ｐ−）ＳｉＣ半導体層、１４  （ｐ−）ＳｉＣ半導体領域、１６，１８  （ｐ＋）ＳｉＣ半導体領域、２０  （ｎ＋）ＳｉＣ半導体領域、２２，２４  アノード電極、２６  カソード電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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