(57)【特許請求の範囲】
【請求項１】
絶縁層と、前記絶縁層上に形成された配線と、前記配線の少なくとも一部を覆うように前記絶縁層上に形成されたソルダーレジスト層と、を有し、
前記ソルダーレジスト層が複数の層から構成されている配線基板であって、
前記複数の層は最大粒径の異なるフィラーを含有し、前記複数の層を構成する最内層の層厚は前記配線の層厚よりも厚く、前記最内層に含有される前記フィラーの最大粒径は、隣接する前記配線同士の最短間隔よりも小さいことを特徴とする配線基板。
【請求項２】
前記最内層に含有される前記フィラーの最大粒径は、前記複数の層を構成する他の層に含有される前記フィラーの最大粒径よりも小さいことを特徴とする請求項１記載の配線基板。
【請求項３】
前記最内層に含有される前記フィラーの量は、前記複数の層を構成する他の層に含有される前記フィラーの量と同一であることを特徴とする請求項１又は２記載の配線基板。
【請求項４】
前記フィラーの二次凝集物は、前記最内層に含有されていないことを特徴とする請求項１乃至３の何れか一項記載の配線基板。
【請求項５】
前記最内層は、前記配線を被覆して前記絶縁層上に形成されており、
前記最内層上に、前記複数の層を構成する他の層が積層されている請求項１乃至４の何れか一項記載の配線基板。
【請求項６】
前記複数の層を構成する他の層に含有される前記フィラーの最大粒径は、印刷性、耐水性、クラック発生の防止に基づいて決定されている請求項１乃至５の何れか一項記載の配線基板。
【請求項７】
前記ソルダーレジスト層は、前記配線のパッドとなる領域を露出して形成されている請求項１乃至６の何れか一項記載の配線基板。
【請求項８】
絶縁層と、前記絶縁層上に形成された配線と、前記配線の少なくとも一部を覆うように前記絶縁層上に形成されたソルダーレジスト層と、を有し、
前記ソルダーレジスト層が複数の層から構成されている半導体パッケージであって、
前記絶縁層は、回路形成面側に電極パッドを備えた半導体チップの、前記回路形成面を覆うように形成されており、
前記配線と前記電極パッドとが電気的に接続されており、
前記複数の層は最大粒径の異なるフィラーを含有し、前記複数の層を構成する最内層の層厚は前記配線の層厚よりも厚く、前記最内層に含有される前記フィラーの最大粒径は、隣接する前記配線同士の最短間隔よりも小さいことを特徴とする半導体パッケージ。
【請求項９】
前記最内層に含有される前記フィラーの最大粒径は、前記複数の層を構成する他の層に含有される前記フィラーの最大粒径よりも小さいことを特徴とする請求項８記載の半導体パッケージ。
【請求項１０】
前記最内層に含有される前記フィラーの量は、前記複数の層を構成する他の層に含有される前記フィラーの量と同一であることを特徴とする請求項８又は９記載の半導体パッケージ。
【請求項１１】
前記フィラーの二次凝集物は、前記最内層に含有されていないことを特徴とする請求項８乃至１０の何れか一項記載の半導体パッケージ。
【請求項１２】
前記最内層は、前記配線を被覆して前記絶縁層上に形成されており、
前記最内層上に、前記複数の層を構成する他の層が積層されている請求項８乃至１１の何れか一項記載の半導体パッケージ。
【請求項１３】
前記複数の層を構成する他の層に含有される前記フィラーの最大粒径は、印刷性、耐水性、クラック発生の防止に基づいて決定されている請求項８乃至１２の何れか一項記載の半導体パッケージ。
【請求項１４】
前記ソルダーレジスト層は、前記配線のパッドとなる領域を露出して形成されている請求項８乃至１３の何れか一項記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板及び半導体パッケージに関し、特に、複数の層から構成されているソルダーレジスト層を有する配線基板及び半導体パッケージに関する。
【背景技術】
【０００２】
例えば、ビルドアップ配線を有する配線基板上に半導体チップを搭載した半導体パッケージにおいて、配線基板の最外層にはソルダーレジスト層が形成されている。ソルダーレジスト層には、感光性を有するフォトソルダーレジスト材料を用いることが一般的である。又、ソルダーレジスト層は、十分な厚さの層を形成するために二層構造とするのが一般的である。
【０００３】
図１は、従来の半導体パッケージを部分的に例示する断面図である。図１を参照するに、半導体パッケージ２００は、配線基板１００と、半導体チップ２１０と、アンダーフィル樹脂２２０とを有する。配線基板１００は、絶縁層１３０と、配線１４０と、ソルダーレジスト層１５０と、金属層１６０とを有する。ソルダーレジスト層１５０は内層１５０ａと外層１５０ｂとの二層から構成されている。ソルダーレジスト層１５０を構成する内層１５０ａ及び外層１５０ｂはフィラー１７０を含有している。
【０００４】
配線基板１００において、絶縁層１３０上には配線１４０が形成され、更に、配線１４０の一部を露出する開口部１５０ｘを有するソルダーレジスト層１５０が形成されている。ソルダーレジスト層１５０の開口部１５０ｘには、金属層１６０が形成されている。金属層１６０は、配線１４０と電気的に接続されている。
【０００５】
半導体チップ２１０は、ボール状端子２１０ａを有する。半導体チップ２１０は、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）や電極パッド（図示せず）が形成され、電極パッド（図示せず）上には電極となるボール状端子２１０ａが形成されたものである。半導体チップ２１０のボール状端子２１０ａは、配線基板１００の金属層１６０と電気的に接続されている。半導体チップ２１０とソルダーレジスト層１５０との間にはアンダーフィル樹脂２２０が充填されている。
【０００６】
図２は、図１に示す半導体パッケージを部分的に例示する断面図である。図２において、図１と同一部品については、同一符号を付し、その説明は省略する場合がある。Ｐ１は配線１４０の最短間隔を示している。φ１はフィラー１７０の粒径を示している。なお、粒径とは最大粒径を指す。すなわち、粒径とはフィラーの寸法のうち最も長い部分を指す。例えば、フィラーが球形であれば直径、フィラーの断面が楕円形の場合には長径のことを意味する。又、複数のフィラーが存在する場合には、その中の最大粒径を指す。
【０００７】
ソルダーレジスト層１５０を構成する内層１５０ａ及び外層１５０ｂは、粒径φ１のフィラー１７０を含有している。フィラー１７０は、ソルダーレジスト層１５０の粘度の適正化、印刷性の向上、耐水性の向上、クラック発生の防止等を目的としてソルダーレジスト層１５０に含有されている。フィラー１７０の粒径φ１は、配線１４０の最短間隔Ｐ１よりも小さい。フィラー１７０の粒径φ１は、例えば、２０μｍであり、配線１４０の最短間隔Ｐ１は、例えば、３０μｍである（例えば、特許文献１参照）。
【特許文献１】特開２０００−３１６２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、半導体パッケージ２００の小型化、薄型化が進むにつれて、配線１４０のピッチは狭くなりつつある。図３は、図２に示す配線のピッチが狭くなった様子を例示する断面図である。図３において、図２と同一部品については、同一符号を付し、その説明は省略する場合がある。Ｐ２は配線１４０の最短間隔を示している。
【０００９】
配線１４０の狭ピッチ化が進むと、図３に示すように、フィラー１７０の粒径φ１は、相対的に配線１４０の最短間隔Ｐ２よりも大きくなるため、フィラー１７０が隣接する配線１４０に接する位置に存在する場合があり得る。
【００１０】
ところで、ソルダーレジスト層１５０に外部から水分が浸入する場合があるが、そのような状態で半導体パッケージ２００を構成する配線基板１００に電圧が印加されると、配線１４０を構成するＣｕ等の金属がイオン化して再結晶化する所謂マイグレーションが発生する場合がある。
【００１１】
水分は、フィラー１７０と内層１５０ａとの界面から内層１５０ａに浸入しやすいため、図３に示すようにフィラー１７０が隣接する配線１４０に接する位置に存在すると、マイグレーションが発生した場合に配線１４０を構成するＣｕ等の金属のイオン化が加速される。イオン化した金属は、フィラー１７０と内層１５０ａとの界面に沿って内層１５０ａを容易に移動して再結晶化するため、隣接する配線１４０間の絶縁抵抗が急激に低下し、隣接する配線１４０は電気的に短絡するに到る。
【００１２】
このように、従来の半導体パッケージ２００を構成する配線基板１００において、ソルダーレジスト層１５０に含有されるフィラー１７０の粒径φ１は、ソルダーレジスト層１５０に覆われた配線１４０の最短間隔Ｐ２よりも大きい場合がある。このため、フィラー１７０の存在に起因してマイグレーションが進行するという問題があった。
【００１３】
又、上記問題を解決するために、ソルダーレジスト層１５０に含有されるフィラー１７０の粒径φ１を配線１４０の最短間隔Ｐ２よりも小さくすると、ソルダーレジスト層１５０の粘度の適正化、印刷性の向上、耐水性の向上、クラック発生の防止等のフィラー１７０を含有する本来の目的を十分に果たせなくなるという問題があった。
【００１４】
本発明は、上記に鑑みてなされたもので、フィラーを含有する本来の目的を十分に果たしつつ、マイグレーションの進行を防止することが可能な配線基板及び半導体パッケージを提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一の形態は、絶縁層と、前記絶縁層上に形成された配線と、前記配線の少なくとも一部を覆うように前記絶縁層上に形成されたソルダーレジスト層と、を有し、前記ソルダーレジスト層が複数の層から構成されている配線基板であって、前記複数の層は最大粒径の異なるフィラーを含有し、前記複数の層を構成する最内層の層厚は前記配線の層厚よりも厚く、前記最内層に含有される前記フィラーの最大粒径は、隣接する前記配線同士の最短間隔よりも小さいことを特徴とする。
【００１８】
本発明の他の形態は、絶縁層と、前記絶縁層上に形成された配線と、前記配線の少なくとも一部を覆うように前記絶縁層上に形成されたソルダーレジスト層と、を有し、前記ソルダーレジスト層が複数の層から構成されている半導体パッケージであって、前記絶縁層は、回路形成面側に電極パッドを備えた半導体チップの、前記回路形成面を覆うように形成されており、前記配線と前記電極パッドとが電気的に接続されており、前記複数の層は最大粒径の異なるフィラーを含有し、前記複数の層を構成する最内層の層厚は前記配線の層厚よりも厚く、前記最内層に含有される前記フィラーの最大粒径は、隣接する前記配線同士の最短間隔よりも小さいことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、フィラーを含有する本来の目的を十分に果たしつつ、マイグレーションの進行を防止することが可能な配線基板及び半導体パッケージを提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【００２１】
〈第１の実施の形態〉
第１の実施の形態では、本発明を多層配線層（ビルドアップ配線層）を有する配線基板に適用する例を示す。図４は、本発明の第１の実施の形態に係るビルドアップ配線層を有する配線基板を例示する断面図である。図４を参照するに、配線基板１０は、第１絶縁層１３ａと、第２絶縁層１３ｂと、第３絶縁層１３ｃと、配線１４ａと、配線１４ｂと、配線１４ｃと、配線１４ｄと、ソルダーレジスト層１５と、金属層１６とを有するビルドアップ配線層を備えた配線基板である。
【００２２】
配線基板１０において、最下層である配線層（以下、「第１配線層」とする）には、配線１４ａが形成されている。配線１４ａを覆うように第１絶縁層１３ａが形成され、第１絶縁層１３ａ上には配線１４ｂが形成されている。更に、配線１４ｂを覆うように第２絶縁層１３ｂが形成され、第２絶縁層１３ｂ上には配線１４ｃが形成されている。更に、配線１４ｃを覆うように第３絶縁層１３ｃが形成され、第３絶縁層１３ｃ上には配線１４ｄが形成されている。配線１４ａは第１絶縁層１３ａから露出しており、マザーボード等と接続される電極パッドとして機能する。
【００２３】
配線１４ａと配線１４ｂとは、第１絶縁層１３ａに形成された第１ビアホール１３ｘを介して電気的に接続されている。又、配線１４ｂと配線１４ｃとは、第２絶縁層１３ｂに形成された第２ビアホール１３ｙを介して電気的に接続されている。又、配線１４ｃと配線１４ｄとは、第３絶縁層１３ｃに形成された第３ビアホール１３ｚを介して電気的に接続されている。
【００２４】
配線１４ｄを覆うように、開口部１５ｘを有するソルダーレジスト層１５が形成されている。ソルダーレジスト層１５は、フィラー１７ａを含有する内層１５ａ及びフィラー１７ｂを含有する外層１５ｂから構成されている。ソルダーレジスト層１５の開口部１５ｘ内の配線１４ｄ上には、金属層１６が形成されている。金属層１６は、例えば、ソルダーレジスト層１５の開口部１５ｘ内の配線１４ｄ上にＮｉめっき層とＡｕめっき層をこの順に積層したＮｉ／Ａｕめっき層等とすることができる。
【００２５】
金属層１６が形成されている面は、半導体チップが実装される半導体チップ実装面となる。ソルダーレジスト層１５の開口部１５ｘ内に露出する金属層１６は、電極パッドとして機能し、半導体チップの対応する電極と電気的に接続される。
【００２６】
図５は、図４に示す配線基板を部分的に例示する断面図である。図５において、図４と同一部品については、同一符号を付し、その説明は省略する場合がある。φ２はフィラー１７ａの粒径を示している。φ３はフィラー１７ｂの粒径を示している。Ｐ３は配線１４ｄの最短間隔を示している。Ｔ１は内層１５ａの上面から配線１４ｄの上面までの厚さを示している。
【００２７】
なお、本発明でいう粒径とは最大粒径を指す。すなわち、粒径とはフィラーの寸法のうち最も長い部分を指す。例えば、フィラーが球形であれば直径、フィラーの断面が楕円形の場合には長径のことを意味する。又、複数のフィラーが存在する場合には、その中の最大粒径を指す。
【００２８】
ソルダーレジスト層１５を構成する内層１５ａは、粒径φ２のフィラー１７ａを含有している。フィラー１７ａは、凝集して全体的に球形等をなす所謂二次凝集物を形成し、実質的に粒径が大きくなる場合があるが、本発明では、係る二次凝集物は予め除去されているため、ソルダーレジスト層１５を構成する内層１５ａは、フィラー１７ａの二次凝集物を含有していない。厚さＴ１は、フィラー１７ａの粒径φ２よりも厚くすることが好ましい。
【００２９】
ソルダーレジスト層１５を構成する外層１５ｂは、粒径φ３のフィラー１７ｂを含有している。フィラー１７ａ及び１７ｂは、ソルダーレジスト層１５の粘度の適正化、印刷性の向上、耐水性の向上、クラック発生の防止等を目的としてソルダーレジスト層１５を構成する内層１５ａ及び外層１５ｂに含有されている。
【００３０】
フィラー１７ａの粒径φ２は、配線１４ｄの最短間隔Ｐ３よりも小さい。フィラー１７ｂの粒径φ３は、配線１４ｄの最短間隔Ｐ３にかかわらず任意で良いが、ソルダーレジスト層１５の粘度の適正化、印刷性の向上、耐水性の向上、クラック発生の防止等の目的を考慮すれば、従来の半導体パッケージ２００を構成する配線基板１００におけるフィラー１７０の粒径φ１（図２参照）と同程度であることが好ましい。
【００３１】
例えば、配線１４ｄの最短間隔Ｐ３が８μｍであるとすれば、フィラー１７ａの粒径φ２は最短間隔Ｐ３＝８μｍよりも小さくする必要があり、例えば、６μｍ以下とすることができる。フィラー１７ｂの粒径φ３は従来の半導体パッケージ２００を構成する配線基板１００におけるフィラー１７０の粒径φ１と同程度で、例えば、２０μｍとすることができる。
【００３２】
なお、ソルダーレジスト層１５を構成する内層１５ａは、フィラー１７ａを含有しなくても構わない。その場合には、ソルダーレジスト層１５の粘度の適正化、印刷性の向上、耐水性の向上、クラック発生の防止等の目的は、フィラー１７ｂを含有する外層１５ｂにより達成することができる。
【００３３】
ソルダーレジスト層１５を構成する内層１５ａ及び外層１５ｂとしては、例えば、エポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物を用いることができる。更に揮発性の溶媒を含有させても構わない。フィラー１７ａ及び１７ｂとしては、例えば、酸化珪素、酸化チタン、酸化アルミニウム、窒化アルミニウム、炭化珪素、チタン酸カルシウム、ゼオライト等の無機化合物、又は、有機化合物等を用いることができる。
【００３４】
フィラー１７ａとフィラー１７ｂとは同一の材料で構成しても構わないし、異なる材料で構成しても構わない。内層１５ａに含有されるフィラー１７ａの量と、外層１５ｂに含有されるフィラー１７ｂの量とは略同一であっても構わないし、異なる量であっても構わない。ここでいう量とは、例えば、内層１５ａ又は外層１５ｂを構成する感光性樹脂組成物の重量に対するフィラー１７ａ又はフィラー１７ｂの重量（重量％）等である。
【００３５】
このように、ソルダーレジスト層１５を内層１５ａ及び外層１５ｂから構成する。そして、内層１５ａは配線１４ｄの最短間隔Ｐ３よりも粒径φ２の小さいフィラー１７ａを含有し、外層１５ｂは従来の半導体パッケージ２００を構成する配線基板１００の場合と同程度の粒径φ３のフィラー１７ｂを含有する。その結果、ソルダーレジスト層１５を構成する内層１５ａに外部から水分が浸入した状態で配線基板１０に電圧が印加され、何らかの要因で配線１４ｄを構成するＣｕ等の金属がイオン化して再結晶化する所謂マイグレーションが発生しても、マイグレーションの進行を防止することができる。それと同時に、ソルダーレジスト層１５の粘度の適正化、印刷性の向上、耐水性の向上、クラック発生の防止等の目的も達成することができる。
【００３６】
より詳しく説明すれば、水分がフィラー１７ａと内層１５ａとの界面から内層１５ａに浸入しても、図５に示すようにフィラー１７ａは隣接する配線１４ｄに接することが無いため、配線１４ｄを構成するＣｕ等の金属のイオン化が加速されることはない。
【００３７】
従って、イオン化した金属が、フィラー１７ａと内層１５ａとの界面に沿って内層１５ａを移動して再結晶化することもない。よって、隣接する配線１４ｄ間の絶縁抵抗は正常な値を維持し、隣接する配線１４ｄが電気的に短絡することはなく、マイグレーションの進行を防止することができる。
【００３８】
続いて、配線基板１０の製造方法について説明する。図６〜図１８は、本発明の第１の実施の形態に係る配線基板の製造工程を例示する図である。図６〜図１８において、図４及び図５と同一部品については、同一符号を付し、その説明は省略する場合がある。
【００３９】
始めに、図６に示す工程では、支持体１１を用意する。本実施形態では支持体１１として銅箔を用いる。銅箔の厚さは、例えば、３５〜１００μｍとすることができる。次いで、図７に示す工程では、支持体１１上に、レジスト膜１２を形成する。レジスト膜１２としては、例えば、ドライフィルム等を用いることができる。
【００４０】
次いで、図８に示す工程では、レジスト膜１２に対してパターニング処理を行い、配線１４ａの形成位置に対応する部分に開口部１２ｘを形成する。なお、ドライフィルム状のレジスト膜１２に対して予め開口部１２ｘを形成しておき、開口部１２ｘが形成されたレジスト膜１２を支持体１１に配設してもよい。
【００４１】
次いで、図９に示す工程では、支持体１１をめっき給電層に利用する電解めっき法等により、支持体１１上の第１配線層に配線１４ａを形成する。配線１４ａは、レジスト膜１２に形成された開口部１２ｘ内に形成されており、表面めっき層１８及びパッド本体１９から構成されている。
【００４２】
表面めっき層１８は、例えば、Ａｕ膜，Ｐｄ膜，Ｎｉ膜をこの順番で順次積層した構造を有している。よって、配線１４ａを形成するには、先ずＡｕ膜，Ｐｄ膜，Ｎｉ膜を順にめっきすることにより表面めっき層１８を形成し、続いて、表面めっき層１８上にＣｕ等からなるパッド本体１９をめっきにより形成する。次いで、図１０に示す工程では、図９に示すレジスト膜１２を除去する。
【００４３】
次いで、図１１に示す工程では、支持体１１に配線１４ａを被覆する第１絶縁層１３ａを形成する。第１絶縁層１３ａの材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。第１絶縁層１３ａの形成方法の一例としては、支持体１１に樹脂フィルムをラミネートした後に、樹脂フィルムをプレス（押圧）し、その後、１９０℃程度の温度で熱処理して硬化させることにより第１絶縁層１３ａを得ることができる。
【００４４】
次いで、図１２に示す工程では、支持体１１に形成された第１絶縁層１３ａに、配線１４ａが露出するようにレーザ加工法等を用いて第１ビアホール１３ｘを形成する。なお、第１絶縁層１３ａとして感光性樹脂膜を用い、フォトリソグラフィによりパターニングして第１ビアホール１３ｘを形成する方法を用いてもよいし、スクリーン印刷により開口部が設けられた樹脂膜をパターニングして第１ビアホール１３ｘを形成する方法を用いてもよい。
【００４５】
次いで、図１３に示す工程では、第１絶縁層１３ａ上に、第１配線層である配線１４ａに第１ビアホール１３ｘを介して接続される配線１４ｂを形成する。配線１４ｂとしては、例えば、銅（Ｃｕ）等を用いることができる。配線１４ｂは、例えば、セミアディティブ法により形成される。
【００４６】
配線１４ｂを、セミアディティブ法により形成する例を、より詳しく説明すると、先ず、無電解めっき法又はスパッタ法により、第１ビアホール１３ｘ内及び第１絶縁層１３ａの上にＣｕシード層（図示せず）を形成した後に、配線１４ｂに対応する開口部を備えたレジスト膜（図示せず）を形成する。次いで、Ｃｕシード層をめっき給電層に利用した電解めっき法により、レジスト膜の開口部にＣｕ層パターン（図示せず）を形成する。
【００４７】
続いて、レジスト膜を除去した後に、Ｃｕ層パターンをマスクにしてＣｕシード層をエッチングすることにより、配線１４ｂを得る。なお、配線１４ｂの形成方法としては、上述したセミアディティブ法の他にサブトラクティブ法などの各種の配線形成方法を用いることができる。
【００４８】
次いで、図１４に示す工程では、上記と同様な工程を繰り返すことにより、第１配線層〜第４配線層（配線１４ａ〜１４ｄ）及び絶縁層１３ａ〜１３ｃを積層する。すなわち、支持体１１に第２配線層の配線１４ｂを被覆する第２絶縁層１３ｂを形成した後に、配線１４ｂ上の第２絶縁層１３ｂの部分に第２ビアホール１３ｙを形成する。
【００４９】
更に、第２絶縁層１３ｂ上に、第２ビアホール１３ｙを介して配線１４ｂに接続される第３配線層である配線１４ｃを形成する。配線１４ｃとしては、例えば、銅（Ｃｕ）等を用いることができる。配線１４ｃは、例えば、セミアディティブ法により形成される。
【００５０】
更に、配線１４ｃを被覆する第３絶縁層１３ｃを形成した後に、配線１４ｃ上の第３絶縁層１３ｃの部分に第３ビアホール１３ｚを形成する。更に、第３絶縁層１３ｃ上に、第３ビアホール１３ｚを介して配線１４ｃに接続される第４配線層である配線１４ｄを形成する。配線１４ｄとしては、例えば、銅（Ｃｕ）等を用いることができる。配線１４ｄは、例えば、セミアディティブ法により形成される。
【００５１】
このようにして、支持体１１上の第１配線層の上に所定のビルドアップ配線層が形成される。本実施例では、４層のビルドアップ配線層（第１配線層〜第４配線層）を形成したが、ｎ層（ｎは１以上の整数）のビルドアップ配線層を形成してもよい。
【００５２】
次いで、図１５に示す工程では、配線１４ｄを被覆するように第３絶縁層１３ｃ上に、粒径がφ２であるフィラー１７ａを含有するソルダーレジストを塗布しソルダーレジスト層１５を構成する内層１５ａを形成する。内層１５ａとしては、例えば、エポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物を用いることができる。更に揮発性の溶媒を含有させても構わない。フィラー１７ａとしては、例えば、酸化珪素、酸化チタン、酸化アルミニウム、窒化アルミニウム、炭化珪素、チタン酸カルシウム、ゼオライト等の無機化合物、又は、有機化合物等を用いることができる。
【００５３】
次いで、図１６に示す工程では、内層１５ａ上に、粒径がφ３であるフィラー１７ｂを含有するソルダーレジスト１５ｂを塗布しソルダーレジスト層１５を構成する外層１５ｂを形成する。外層１５ｂとしては、例えば、エポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物を用いることができる。
【００５４】
更に揮発性の溶媒を含有させても構わない。フィラー１７ｂとしては、例えば、酸化珪素、酸化チタン、酸化アルミニウム、窒化アルミニウム、炭化珪素、チタン酸カルシウム、ゼオライト等の無機化合物、又は、有機化合物等を用いることができる。これで、内層１５ａ及び外層１５ｂから構成されるソルダーレジスト層１５が形成される。
【００５５】
次いで、図１７に示す工程では、ソルダーレジスト層１５を露光、現像することで開口部１５ｘを形成する。これにより、配線１４ｄは、ソルダーレジスト層１５の開口部１５ｘ内に露出する。次いで、図１８に示す工程では、ソルダーレジスト層１５の開口部１５ｘ内の配線１４ｄ上に金属層１６を形成する。金属層１６は、例えば、ソルダーレジスト層１５の開口部１５ｘ内の配線１４ｄ上にＮｉめっき層とＡｕめっき層をこの順に積層したＮｉ／Ａｕめっき層等とすることができる。金属層１６は、半導体チップ等と接続される電極パッドとして機能する。
【００５６】
次いで、図１８に示す支持体１１を除去することで、図４に示す本発明の第１の実施の形態に係る配線基板１０が製造される。支持体１１の除去は、塩化第二鉄水溶液、塩化第二銅水溶液又は過硫酸アンモニウム水溶液などを用いたウエットエッチングにより行うことができる。この際、配線１４ａは、最表面に表面めっき層１８が形成されているため、配線１４ａに対し、支持体１１を選択的にエッチングして除去することができる。これにより、配線１４ａは第１絶縁層１３ａから露出され、マザーボード等と接続される電極パッドとして機能する。
【００５７】
続いて、ＨＡＳＴ試験を実施し、ソルダーレジスト層に配線の最短間隔よりも粒径の小さいフィラー（図５のフィラー１７ａに相当）を含有する場合と、配線の最短間隔よりも粒径の大きいフィラー（図５のフィラー１７ｂに相当）を含有する場合とでマイグレーションの進行が異なるか否かを確認する実験を行った。
【００５８】
【表１】
0005121574.tif 000002
始めに、表１に示す４種類の評価用サンプル１〜４を各１０個ずつ用意した。表１に示す評価用サンプル１〜４は、基板上に所定の櫛型パターンを有する配線を形成し、所定の粒径のフィラーを含有する感光性樹脂組成物で被覆したものである。評価用サンプル１〜４において、配線はＣｕから構成されており、所定の配線の間隔（図５のＰ３に相当）は８μｍ、配線の幅は８μｍ、配線の厚さは１２μｍである。
【００５９】
感光性樹脂組成物としては、感光性樹脂組成物Ａと、感光性樹脂組成物Ａよりも絶縁性の高い感光性樹脂組成物Ｂの２種類を用意した。感光性樹脂組成物Ａ及び感光性樹脂組成物Ｂは、ともにエポキシ系樹脂である。感光性樹脂組成物の厚さは１５μｍとした。表１において、フィラーの粒径「大」は、フィラーの粒径が配線の間隔よりも大きいことを意味し、フィラーの粒径「小」は、フィラーの粒径が配線の間隔よりも小さいことを意味する。
【００６０】
すなわち、評価用サンプル１は、配線の間隔よりも大きい粒径のフィラーを含有する感光性樹脂組成物Ａにより、配線を被覆したものである。評価用サンプル２は、配線の間隔よりも小さい粒径のフィラーを含有する感光性樹脂組成物Ａにより、配線を被覆したものである。
【００６１】
評価用サンプル３は、配線の間隔よりも大きい粒径のフィラーを含有する感光性樹脂組成物Ｂにより、配線を被覆したものである。評価用サンプル４は、配線の間隔よりも小さい粒径のフィラーを含有する感光性樹脂組成物Ｂにより、配線を被覆したものである。
【００６２】
次いで、ＨＡＳＴ試験（高加速高温高湿試験）を行った。試験条件は１３０℃、８５％ＲＨ、５Ｖ印加である。評価用サンプル１〜４について、試験開始から５０、１００、１５０、２００、３００時間後に、隣接する配線間に流れる電流を確認した。図１９は、ＨＡＳＴ試験の結果を例示する図である。
【００６３】
図１９において、横軸は評価時間（ｈｒ）、縦軸は電流（Ａ）である。電流（Ａ）は配線間の抵抗値（Ω）から計算されたものであり、絶縁性の劣化具合を数値化したものである。前述のように、表１に示す４種類の評価用サンプル１〜４は各１０個ずつ用意されており、図１９は、評価用サンプル１〜４について各１０個のデータを各評価時間に測定しプロットしたものである。
【００６４】
図１９に示すように、評価用サンプル１と評価用サンプル２とを比較すると、評価用サンプル２は、評価時間が経過しても電流がほとんど変化しないことがわかる。同様に、評価用サンプル３と評価用サンプル４とを比較すると、評価用サンプル４は、評価時間が経過しても電流がほとんど変化しないことがわかる。
【００６５】
すなわち、同じ感光性樹脂組成物を使用しても、配線の間隔よりも小さい粒径のフィラーを含有することにより、マイグレーションの進行を防止できることが確認された。なお、評価用サンプル１と評価用サンプル３とを比較すると、評価用サンプル３の方が、評価時間が経過しても電流の変化が小さい。これは、感光性樹脂組成物Ｂは感光性樹脂組成物Ａよりも樹脂自体の絶縁性が高いためと考えられる。
【００６６】
図２０は、ＨＡＳＴ試験後の評価用サンプルの外観を例示する図である。図２０において、１４ｅは配線を、１７ｃは配線１４ｅの間隔よりも小さい粒径のフィラーを、１７ｄは配線１４ｅの間隔よりも大きい粒径のフィラーを示している。図２０（ａ）は、評価用サンプル１の評価時間３００時間後の外観を示しており、図２０（ｂ）は、評価用サンプル２の評価時間３００時間後の外観を示している。
【００６７】
図２０（ａ）及び図２０（ｂ）において、上側は平面図であり下側は断面図である。図２０（ａ）に示すように、感光性樹脂組成物が配線１４ｅの間隔よりも大きい粒径のフィラー１７ｄを含有する場合には、配線１４ｅよりイオン化したＣｕがフィラー１７ｄの周囲で再結晶化している。そのため、配線１４ｅ間の距離が擬似的に狭くなり絶縁劣化に到る。
【００６８】
図２０（ｂ）に示すように、感光性樹脂組成物が配線１４ｅの間隔よりも小さい粒径のフィラー１７ｃを含有する場合には、図２０（ａ）に示すような再結晶化は確認できない。そのため、配線１４ｅ間の距離が擬似的に狭くなることはなく絶縁劣化には到らない。このように図２０からも、同じ感光性樹脂組成物を使用しても、配線の間隔よりも小さい粒径のフィラーを含有することにより、マイグレーションの進行を防止できることが確認された。
【００６９】
本発明の第１の実施の形態に係る配線基板１０によれば、ソルダーレジスト層１５を内層１５ａ及び外層１５ｂから構成する。そして、内層１５ａは配線１４ｄの最短間隔Ｐ３よりも粒径φ２の小さいフィラー１７ａを含有する。その結果、ソルダーレジスト層１５を構成する内層１５ａに外部から水分が浸入した状態で配線基板１０に電圧が印加され、何らかの要因で配線１４ｄを構成するＣｕ等の金属がイオン化して再結晶化する所謂マイグレーションが発生しても、マイグレーションの進行を防止することができる。
【００７０】
又、外層１５ｂは従来の半導体パッケージ２００を構成する配線基板１００の場合と同程度の粒径φ３のフィラー１７ｂを含有する。その結果、ソルダーレジスト層１５の粘度の適正化、印刷性の向上、耐水性の向上、クラック発生の防止等の目的も達成することができる。
【００７１】
〈第２の実施の形態〉
第２の実施の形態では、本発明をビルドアップ配線層を有する配線基板を備えた半導体パッケージに適用する例を示す。図２１は、本発明の第２の実施の形態に係る半導体パッケージを例示する断面図である。図２１において、図４と同一部品については、同一符号を付し、その説明は省略する場合がある。図２１を参照するに、半導体パッケージ２０は、図４に示す配線基板１０と、半導体チップ２１と、アンダーフィル樹脂２２とを有する。配線基板１０の金属層１６上には、はんだペースト塗布等によりプレソルダ２３が形成されている。金属層１６とプレソルダ２３とは、電気的に接続されている。
【００７２】
半導体チップ２１は、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）や電極パッド（図示せず）が形成され、電極パッド（図示せず）上には電極となるボール状端子２１ａが形成されたものである。半導体チップ２１のボール状端子２１ａは、プレソルダ２３と電気的に接続されている。半導体チップ２１とソルダーレジスト層１５との間にはアンダーフィル樹脂２２が充填されている。
【００７３】
なお、半導体チップ２１のボール状端子２１ａが、はんだから構成されている場合には、半導体チップ２１の実装時に、ボール状端子２１ａ及びプレソルダ２３は溶融し合金となり、一つのバンプが形成される。
【００７４】
図２２は、本発明の第２の実施の形態に係る半導体パッケージの製造工程を例示する図である。図２２において、図２１と同一部品については、同一符号を付し、その説明は省略する場合がある。
【００７５】
始めに、図４に示す配線基板１０を用意し、金属層１６上に、プレソルダ２３を形成する。プレソルダ２３は、金属層１６に、はんだペーストを塗布しリフロー処理することにより得られる。又、金属層１６に、はんだボールを実装しても構わない。次いで、図２２に示すように、半導体チップ２１のボール状端子２１ａと配線基板１０の金属層１６上に形成されたプレソルダ２３とを電気的に接続する。
【００７６】
半導体チップ２１のボール状端子２１ａと配線基板１０の金属層１６上に形成されたプレソルダ２３との電気的な接続は、例えば、２３０℃に加熱し、はんだを融解させることにより行う。なお、半導体チップ２１のボール状端子２１ａが、はんだから構成されている場合には、ボール状端子２１ａ及びプレソルダ２３は溶融し合金となり、一つのバンプが形成される。次いで、半導体チップ２１とソルダーレジスト層１５との間にアンダーフィル樹脂２２を充填することにより、図２１に示す半導体パッケージ２０が完成する。
【００７７】
本発明の第２の実施の形態に係る半導体パッケージ２０によれば、本発明の第１の実施の形態に係る配線基板１０を用いて半導体パッケージを構成するため、本発明の第１の実施の形態と同様の効果を奏する。
【００７８】
又、ソルダーレジスト層１５を構成する外層１５ｂは、従来の半導体パッケージ２００を構成する配線基板１００の場合と同程度の粒径φ３のフィラー１７ｂを含有する。その結果、フィラー１７ｂの一部がソルダーレジスト層１５を構成する外層１５ｂの表面に突出するため、アンダーフィル樹脂２２との密着性を維持することができる。
【００７９】
〈第３の実施の形態〉
第３の実施の形態では、本発明を平面視した状態で半導体チップと略同じ大きさとされたチップサイズの半導体パッケージ（所謂チップサイズパッケージ：ＣＳＰ）に適用する例を示す。図２３は、本発明の第３の実施の形態に係る半導体パッケージを例示する断面図である。図２３を参照するに、半導体パッケージ３０は、半導体チップ３１と、内部接続端子３２と、絶縁層３３と、配線３４と、ソルダーレジスト層３６と、外部接続端子３７とを有する。
【００８０】
図２４は、本発明の第３の実施の形態に係る半導体パッケージが形成される半導体基板の平面図である。図２４において、５１は半導体基板、Ｃはダイサーが半導体基板５１を切断する位置（以下、「基板切断位置Ｃ」とする）を示しており、半導体基板５１は、複数の半導体パッケージ形成領域Ａと、複数の半導体パッケージ形成領域Ａを分離する、基板切断位置Ｃを含むスクライブ領域Ｂとを有する。複数の半導体パッケージ形成領域Ａは、半導体パッケージ３０が形成される領域である。半導体基板５１は、薄板化され、かつ基板切断位置Ｃにおいて切断されることにより、図２３に示す半導体基板４１となる基板である。
【００８１】
図２３において、半導体チップ３１は、半導体基板４１と、半導体集積回路４２と、複数の電極パッド４３と、保護膜４４とを有する。半導体基板４１は、半導体集積回路４２を形成するための基板である。半導体基板４１は、薄板化されている。半導体基板４１の厚さＴ２は、例えば、１００μｍ〜３００μｍとすることができる。半導体基板４１は、例えば、薄板化されたＳｉウエハが個片化されたものである。
【００８２】
半導体集積回路４２は、半導体基板４１の表面側に設けられている。半導体集積回路４２は、半導体基板４１に形成された拡散層（図示せず）、半導体基板４１上に積層された絶縁層（図示せず）、及び積層された絶縁層に設けられたビア（図示せず）及び配線等（図示せず）から構成されている。
【００８３】
電極パッド４３は、半導体集積回路４２上に複数設けられている。電極パッド４３は、半導体集積回路４２に設けられた配線（図示せず）と電気的に接続されている。電極パッド４３の材料としては、例えば、Ａｌ等を用いることができる。
【００８４】
保護膜４４は、半導体集積回路４２上に設けられている。保護膜４４は、半導体集積回路４２を保護するための膜であり、パッシベーション膜と呼ばれる場合もある。保護膜４４としては、例えば、ＳｉＮ膜、ＰＳＧ膜等を用いることができる。又、ＳｉＮ膜やＰＳＧ膜等からなる層に、更にポリイミド等からなる層を積層しても構わない。
【００８５】
内部接続端子３２は、電極パッド４３上に設けられている。内部接続端子３２は、半導体集積回路４２と配線３４とを電気的に接続するためのものである。内部接続端子３２の高さＨ１は、例えば、１０μｍ〜６０μｍとすることができる。内部接続端子３２としては、例えば、Ａｕバンプ、Ａｕめっき膜、無電解めっき法により形成されたＮｉ膜とそれを覆うＡｕ膜から構成される金属膜等を用いることができる。Ａｕバンプは、例えば、ワイヤボンディング装置を用いて、ボンディングワイヤにより形成することができる。又、めっき法により形成することもできる。
【００８６】
絶縁層３３は、半導体チップ３１の回路形成面（主面）を保護すると共に、配線３４を形成する際のベース材となるものである。絶縁層３３は、内部接続端子３２の上面３２ａを除く内部接続端子３２及び半導体チップ３１を覆うように設けられている。内部接続端子３２の上面３２ａは、絶縁層３３から露出している。絶縁層３３の上面３３ａは、内部接続端子３２の上面３２ａと略面一とされている。
【００８７】
絶縁層３３としては、例えば、粘着性を有したシート状の絶縁樹脂（例えば、ＮＣＦ（Non Conductive Film））や、ペースト状の絶縁樹脂（例えば、ＮＣＰ（Non Conductive Paste））等を用いることができる。絶縁層３３の厚さＴ３は、例えば、１０μｍ〜６０μｍとすることができる。
【００８８】
配線３４は、いわゆる再配線と呼ばれる場合があり、電極パッド４３の位置と外部接続端子３７の位置とを異ならせるため（ファンイン及び任意の位置への端子配置をするため）に設けられる。配線３４の材料としては、例えば、Ｃｕ等を用いることができる。
【００８９】
配線３４は、内部接続端子３２の上面３２ａと接触するように、絶縁層３３の上面３３ａに設けられている。配線３４は、内部接続端子３２を介して半導体集積回路４２と電気的に接続されている。配線３４の厚さは、例えば、１２μｍとすることができる。
【００９０】
配線３４を覆うように、開口部３６ｘを有するソルダーレジスト層３６が形成されている。ソルダーレジスト層３６は、フィラー３８ａを含有する内層３６ａ及びフィラー３８ｂを含有する外層３６ｂから構成されている。ソルダーレジスト層３６の開口部３６ｘ内の配線３４上に、例えば、Ｎｉめっき層とＡｕめっき層をこの順に積層したＮｉ／Ａｕめっき層等を形成しても良い。
【００９１】
外部接続端子３７は、開口部３６ｘ内に露出する配線３４上に設けられている。外部接続端子３７は、マザーボード等の実装基板（図示せず）に設けられたパッドと電気的に接続される端子である。外部接続端子３７としては、例えば、はんだバンプ等を用いることができる。外部接続端子３７の材料としては、例えば、Ｐｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金等を用いることができる。
【００９２】
図２５は、図２３に示す半導体パッケージを部分的に例示する断面図である。図２５において、図２３と同一部品については、同一符号を付し、その説明は省略する場合がある。φ４はフィラー３８ａの粒径を示している。φ５はフィラー３８ｂの粒径を示している。Ｐ４は配線３４の最短間隔を示している。Ｔ４は内層３６ａの上面から配線３４の上面までの厚さを示している。
【００９３】
ソルダーレジスト層３６を構成する内層３６ａは、粒径φ４のフィラー３８ａを含有している。フィラー３８ａは、凝集して全体的に球形等をなす所謂二次凝集物を形成し、実質的に粒径が大きくなる場合があるが、本発明では、係る二次凝集物は予め除去されているため、ソルダーレジスト層３６を構成する内層３６ａは、フィラー３８ａの二次凝集物を含有していない。厚さＴ４は、フィラー３８ａの粒径φ４よりも厚くすることが好ましい。
【００９４】
ソルダーレジスト層３６を構成する外層３６ｂは、粒径φ５のフィラー３８ｂを含有している。フィラー３８ａ及び３８ｂは、ソルダーレジスト層３６の粘度の適正化、印刷性の向上、耐水性の向上、クラック発生の防止等を目的としてソルダーレジスト層３６を構成する内層３６ａ及び外層３６ｂに含有されている。
【００９５】
フィラー３８ａの粒径φ４は、配線３４の最短間隔Ｐ４よりも小さい。フィラー３８ｂの粒径φ５は、配線３４の最短間隔Ｐ４にかかわらず任意で良いが、ソルダーレジスト層３６の粘度の適正化、印刷性の向上、耐水性の向上、クラック発生の防止等の目的を考慮すれば、従来の半導体パッケージ２００を構成する配線基板１００におけるフィラー１７０の粒径φ１（図２参照）と同程度であることが好ましい。
【００９６】
例えば、配線３４の最短間隔Ｐ４が８μｍであるとすれば、フィラー３８ａの粒径φ４は最短間隔Ｐ４＝８μｍよりも小さくする必要があり、例えば、６μｍ以下とすることができる。フィラー３８ｂの粒径φ５は従来の半導体パッケージ２００を構成する配線基板１００におけるフィラー１７０の粒径φ１と同程度で、例えば、２０μｍとすることができる。
【００９７】
なお、ソルダーレジスト層３６を構成する内層３６ａは、フィラー３８ａを含有しなくても構わない。その場合には、ソルダーレジスト層３６の粘度の適正化、印刷性の向上、耐水性の向上、クラック発生の防止等の目的は、フィラー３８ｂを含有する外層３６ｂにより達成することができる。
【００９８】
ソルダーレジスト層３６を構成する内層３６ａ及び外層３６ｂとしては、例えば、エポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物を用いることができる。更に揮発性の溶媒を含有させても構わない。フィラー３８ａ及び３８ｂとしては、例えば、酸化珪素、酸化チタン、酸化アルミニウム、窒化アルミニウム、炭化珪素、チタン酸カルシウム、ゼオライト等の無機化合物、又は、有機化合物等を用いることができる。
【００９９】
フィラー３８ａとフィラー３８ｂとは同一の材料で構成しても構わないし、異なる材料で構成しても構わない。内層３６ａに含有されるフィラー３８ａの量と、外層３６ｂに含有されるフィラー３８ｂの量とは略同一であっても構わないし、異なる量であっても構わない。ここでいう量とは、例えば、内層３６ａ又は外層３６ｂを構成する感光性樹脂組成物の重量に対するフィラー３８ａ又はフィラー３８ｂの重量（重量％）等である。
【０１００】
このように、ソルダーレジスト層３６を内層３６ａ及び外層３６ｂから構成する。そして、内層３６ａは配線３４の最短間隔Ｐ４よりも粒径φ４の小さいフィラー３８ａを含有し、外層３６ｂは従来の半導体パッケージ２００を構成する配線基板１００の場合と同程度の粒径φ５のフィラー３８ｂを含有する。
【０１０１】
その結果、ソルダーレジスト層３６を構成する内層３６ａに外部から水分が浸入した状態で半導体パッケージ３０に電圧が印加され、何らかの要因で配線３４を構成するＣｕ等の金属がイオン化して再結晶化する所謂マイグレーションが発生しても、マイグレーションの進行を防止することができる。それと同時に、ソルダーレジスト層３６の粘度の適正化、印刷性の向上、耐水性の向上、クラック発生の防止等の目的も達成することができる。
【０１０２】
より詳しく説明すれば、水分がフィラー３８ａと内層３６ａとの界面から内層３６ａに浸入しても、図２５に示すようにフィラー３８ａは隣接する配線３４に接することが無いため、配線３４を構成するＣｕ等の金属のイオン化が加速されることはない。
【０１０３】
従って、イオン化した金属が、フィラー３８ａと内層３６ａとの界面に沿って内層３６ａを移動して再結晶化することもない。よって、隣接する配線３４間の絶縁抵抗は正常な値を維持し、隣接する配線３４が電気的に短絡することはなく、マイグレーションの進行を防止することができる。
【０１０４】
図２６〜図３８は、本発明の第３の実施の形態に係る半導体パッケージの製造工程を例示する図である。図２６〜図３８において、図２３に示す半導体パッケージ３０と同一構成部分には同一符号を付し、その説明を省略する場合がある。図２６〜図３８において、Ｃはダイシングブレードが半導体基板５１を切断する位置（以下、「基板切断位置Ｃ」とする）、Ａは複数の半導体パッケージ形成領域（以下、「半導体パッケージ形成領域Ａ」とする）、Ｂは複数の半導体パッケージ形成領域Ａを分離する、基板切断位置Ｃを含むスクライブ領域（以下、「スクライブ領域Ｂ」とする）を示している。
【０１０５】
始めに、図２６に示す工程では、複数の半導体パッケージ形成領域Ａと、複数の半導体パッケージ形成領域Ａを分離する、基板切断位置Ｃを含むスクライブ領域Ｂとを有する半導体基板５１を準備する（図２４参照）。半導体基板５１は、薄板化され、かつ基板切断位置Ｃにおいて切断されることにより、先に説明した半導体基板４１（図２３参照）となるものである。半導体基板５１としては、例えば、Ｓｉウエハ等を用いることができる。半導体基板５１の厚さＴ５は、例えば、５００μｍ〜７７５μｍとすることができる。
【０１０６】
次いで、図２７に示す工程では、半導体パッケージ形成領域Ａに対応する半導体基板５１の表面側に、周知の手法により、半導体集積回路４２、電極パッド４３、及び保護膜４４を有する半導体チップ３１を形成する。電極パッド４３の材料としては、例えば、Ａｌ等を用いることができる。保護膜４４としては、例えば、ＳｉＮ膜やＰＳＧ膜等を用いることができる。又、ＳｉＮ膜やＰＳＧ膜等からなる層に、更にポリイミド等からなる層を積層しても構わない。
【０１０７】
次いで、図２８に示す工程では、複数の半導体パッケージ形成領域Ａに設けられた複数の電極パッド４３上にそれぞれ内部接続端子３２を形成する。内部接続端子３２としては、例えば、Ａｕバンプ、Ａｕめっき膜、無電解めっき法により形成されたＮｉ膜とＮｉ膜上に積層されるＡｕ膜から構成される金属膜等を用いることができる。Ａｕバンプは、例えば、ワイヤボンディング装置を用いて、ボンディングワイヤにより形成することができる。又、めっき法により形成することもできる。なお、図２８に示す工程で形成された複数の内部接続端子３２には、高さばらつきが存在する。
【０１０８】
次いで、図２９に示す工程では、内部接続端子３２が設けられた側の複数の半導体チップ３１及び内部接続端子３２を覆うように絶縁層３３を形成する。絶縁層３３としては、例えば、粘着性を有したシート状の絶縁樹脂（例えば、ＮＣＦ（Non Conductive Film））や、ペースト状の絶縁樹脂（例えば、ＮＣＰ（Non Conductive Paste））等を用いることができる。絶縁層３３の厚さＴ６は、例えば、２０μｍ〜１００μｍとすることができる。
【０１０９】
絶縁層３３として粘着性を有するシート状の絶縁樹脂を用いた場合は、図２８に示す構造体の上面側にシート状の絶縁樹脂を貼り付けることで絶縁層３３を形成する。また、絶縁層３３としてペースト状の絶縁樹脂を用いた場合は、図２８に示す構造体の上面側に印刷法によりペースト状の絶縁樹脂を形成し、その後、プリベークして絶縁樹脂を半硬化させる。この半硬化した絶縁樹脂は、接着性を有する。
【０１１０】
次いで、図３０に示す工程では、図２９に示す構造体を加熱した状態で、絶縁層３３を絶縁層３３の上面３３ａ側から押圧する（図３０の矢印参照）。これにより、図３０に示す構造体の上面（具体的には、絶縁層３３の上面３３ａ及び内部接続端子３２の上面３２ａ）は、平坦な面になる。
【０１１１】
又、図３０に示す構造体を加熱することにより、絶縁層３３は硬化する。押圧後の絶縁層３３の厚さＴ３は、例えば、１０μｍ〜６０μｍとすることができる。内部接続端子３２の上面３２ａに絶縁層３３を構成する材料の一部が付着している場合には、エッチング等を施し、内部接続端子３２の上面３２ａを絶縁層３３から完全に露出させる。必要に応じて、絶縁層３３の上面３３ａを粗面化しても良い。
【０１１２】
次いで、図３１に示す工程では、絶縁層３３の上面３３ａに金属層４６を形成する。金属層４６は、後述する図３２に示す工程において、エッチングされて配線パターン３４となるものである。次いで、図３２示す工程では、金属層４６をエッチングによりパターニングして、配線３４を形成し、その後、配線パターン３４の粗化処理を行う。
【０１１３】
具体的には、金属層４６上にパターニングされたレジスト膜を形成し、次いで、このレジスト膜をマスクとして、金属層４６をエッチングして配線パターン３４を形成する。配線パターン３４の粗化処理は、黒化処理又は粗化エッチング処理のいずれかの方法により行うことができる。上記粗化処理は、配線パターン３４の上面及び側面に形成されるソルダーレジスト層３６と配線パターン３４との密着性を向上させるためのものである。
【０１１４】
次いで、図３３に示す工程では、配線３４を被覆するように絶縁層３３上に、粒径がφ４であるフィラー３８ａを含有するソルダーレジストを塗布しソルダーレジスト層３６を構成する内層３６ａを形成する。内層３６ａとしては、例えば、エポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物を用いることができる。更に揮発性の溶媒を含有させても構わない。フィラー３８ａとしては、例えば、酸化珪素、酸化チタン、酸化アルミニウム、窒化アルミニウム、炭化珪素、チタン酸カルシウム、ゼオライト等の無機化合物、又は、有機化合物等を用いることができる。
【０１１５】
次いで、図３４に示す工程では、内層３６ａ上に、粒径がφ５であるフィラー３８ｂを含有するソルダーレジストを塗布しソルダーレジスト層３６を構成する外層３６ｂを形成する。外層３６ｂとしては、例えば、エポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物を用いることができる。更に揮発性の溶媒を含有させても構わない。
【０１１６】
フィラー３８ｂとしては、例えば、酸化珪素、酸化チタン、酸化アルミニウム、窒化アルミニウム、炭化珪素、チタン酸カルシウム、ゼオライト等の無機化合物、又は、有機化合物等を用いることができる。これで、内層３６ａ及び外層３６ｂから構成されるソルダーレジスト層３６が形成される。
【０１１７】
次いで、図３５に示す工程では、ソルダーレジスト層３６を露光、現像することで開口部３６ｘを形成する。これにより、配線３４は、ソルダーレジスト層３６の開口部３６ｘ内に露出する。ソルダーレジスト層３６の開口部３６ｘ内の配線３４上に、例えば、Ｎｉめっき層とＡｕめっき層をこの順に積層したＮｉ／Ａｕめっき層等を形成しても良い。
【０１１８】
次いで、図３６に示す工程では、半導体基板５１の裏面側から半導体基板５１を研磨又は研削して、半導体基板５１を薄板化する。半導体基板５１の薄板化には、例えば、バックサイドグラインダー等を用いることができる。薄板化後の半導体基板５１の厚さＴ２は、例えば、１００μｍ〜３００μｍとすることができる。なお、図３６に示す工程は削除される場合もある。
【０１１９】
次いで、図３７に示す工程では、開口部３６ｘ内に露出する配線３４上に外部接続端子３７を形成する。外部接続端子３７は、マザーボード等の実装基板（図示せず）に設けられたパッドと電気的に接続される端子である。外部接続端子３７としては、例えば、はんだバンプ等を用いることができる。外部接続端子３７の材料としては、例えば、Ｐｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金等を用いることができる。
【０１２０】
これにより、複数の半導体パッケージ形成領域Ａに半導体パッケージ３０に相当する構造体が形成される。なお、図３６に示す工程と図３７に示す工程とは、順番を入れ替えても構わない。次いで、図３８に示す工程では、図３７に示す構造体のスクライブ領域Ｂに対応する半導体基板５１を基板切断位置Ｃに沿ってダイシング等により切断することで、複数の半導体パッケージ３０が製造される。
【０１２１】
本発明の第３の実施の形態に係る半導体パッケージ３０によれば、ソルダーレジスト層３６を内層３６ａ及び外層３６ｂから構成する。そして、内層３６ａは配線３４の最短間隔Ｐ４よりも粒径φ４の小さいフィラー３８ａを含有する。その結果、ソルダーレジスト層３６を構成する内層３６ａに外部から水分が浸入した状態で半導体パッケージ３０に電圧が印加され、何らかの要因で配線３４を構成するＣｕ等の金属がイオン化して再結晶化する所謂マイグレーションが発生しても、マイグレーションの進行を防止することができる。
【０１２２】
又、外層３６ｂは従来の半導体パッケージ２００を構成する配線基板１００の場合と同程度の粒径φ５のフィラー３８ｂを含有する。その結果、ソルダーレジスト層３６の粘度の適正化、印刷性の向上、耐水性の向上、クラック発生の防止等の目的も達成することができる。
【０１２３】
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【０１２４】
例えば、第１の実施の形態では、本発明をビルドアップ工法により製造された支持体を有さない多層配線基板に適用する例を、第２の実施の形態では、本発明をビルドアップ工法により製造された支持体を有さない多層配線基板を有する半導体パッケージに適用する例を、第３の実施の形態では、本発明を平面視した状態で半導体チップと略同じ大きさとされたチップサイズの半導体パッケージ（所謂チップサイズパッケージ：ＣＳＰ）に適用する例を示した。しかし、本発明は、これらに限定されることなく、様々な配線基板及び半導体パッケージに適用することができる。例えば、支持体を有する多層配線基板、片面のみに配線層が形成された片面（一層）配線基板、基板の両面に配線層が形成された両面（二層）配線基板、スルービアで各配線層を接続する貫通多層配線基板、ＩＶＨ（Interstitial Via Hole）で特定の配線層を接続するＩＶＨ多層配線基板等の様々な配線基板及び前記配線基板を有する半導体パッケージに適用することができる。
【０１２５】
又、第１の実施の形態〜第３の実施の形態では、ソルダーレジスト層を２層構成とする例を示したが、ソルダーレジスト層は３層以上から構成しても構わない。その場合、絶縁層側が最内層である。
【０１２６】
又、第１の実施の形態においては、配線をセミアディティブ法で形成する例を示したが、配線は、セミアディティブ法の他にサブトラクティブ法等の各種の方法を用いて形成することができる。
【図面の簡単な説明】
【０１２７】
【図１】従来の半導体パッケージを部分的に例示する断面図である。
【図２】図１に示す半導体パッケージを部分的に例示する断面図である。
【図３】図２に示す配線のピッチが狭くなった様子を例示する断面図である。
【図４】本発明の第１の実施の形態に係るビルドアップ配線層を有する配線基板を例示する断面図である。
【図５】図４に示す配線基板を部分的に例示する断面図である。
【図６】本発明の第１の実施の形態に係る配線基板の製造工程を例示する図（その１）である。
【図７】本発明の第１の実施の形態に係る配線基板の製造工程を例示する図（その２）である。
【図８】本発明の第１の実施の形態に係る配線基板の製造工程を例示する図（その３）である。
【図９】本発明の第１の実施の形態に係る配線基板の製造工程を例示する図（その４）である。
【図１０】本発明の第１の実施の形態に係る配線基板の製造工程を例示する図（その５）である。
【図１１】本発明の第１の実施の形態に係る配線基板の製造工程を例示する図（その６）である。
【図１２】本発明の第１の実施の形態に係る配線基板の製造工程を例示する図（その７）である。
【図１３】本発明の第１の実施の形態に係る配線基板の製造工程を例示する図（その８）である。
【図１４】本発明の第１の実施の形態に係る配線基板の製造工程を例示する図（その９）である。
【図１５】本発明の第１の実施の形態に係る配線基板の製造工程を例示する図（その１０）である。
【図１６】本発明の第１の実施の形態に係る配線基板の製造工程を例示する図（その１１）である。
【図１７】本発明の第１の実施の形態に係る配線基板の製造工程を例示する図（その１２）である。
【図１８】本発明の第１の実施の形態に係る配線基板の製造工程を例示する図（その１３）である。
【図１９】ＨＡＳＴ試験の結果を例示する図である。
【図２０】ＨＡＳＴ試験後の評価用サンプルの外観を例示する図である。
【図２１】本発明の第２の実施の形態に係る半導体パッケージを例示する断面図である。
【図２２】本発明の第２の実施の形態に係る半導体パッケージの製造工程を例示する図である。
【図２３】本発明の第３の実施の形態に係る半導体パッケージを例示する断面図である。
【図２４】本発明の第３の実施の形態に係る半導体パッケージが形成される半導体基板の平面図である。
【図２５】図２３に示す半導体パッケージを部分的に例示する断面図である。
【図２６】本発明の第３の実施の形態に係る半導体パッケージの製造工程を例示する図（その１）である。
【図２７】本発明の第３の実施の形態に係る半導体パッケージの製造工程を例示する図（その２）である。
【図２８】本発明の第３の実施の形態に係る半導体パッケージの製造工程を例示する図（その３）である。
【図２９】本発明の第３の実施の形態に係る半導体パッケージの製造工程を例示する図（その４）である。
【図３０】本発明の第３の実施の形態に係る半導体パッケージの製造工程を例示する図（その５）である。
【図３１】本発明の第３の実施の形態に係る半導体パッケージの製造工程を例示する図（その６）である。
【図３２】本発明の第３の実施の形態に係る半導体パッケージの製造工程を例示する図（その７）である。
【図３３】本発明の第３の実施の形態に係る半導体パッケージの製造工程を例示する図（その８）である。
【図３４】本発明の第３の実施の形態に係る半導体パッケージの製造工程を例示する図（その９）である。
【図３５】本発明の第３の実施の形態に係る半導体パッケージの製造工程を例示する図（その１０）である。
【図３６】本発明の第３の実施の形態に係る半導体パッケージの製造工程を例示する図（その１１）である。
【図３７】本発明の第３の実施の形態に係る半導体パッケージの製造工程を例示する図（その１２）である。
【図３８】本発明の第３の実施の形態に係る半導体パッケージの製造工程を例示する図（その１３）である。
【符号の説明】
【０１２８】
１０  配線基板
１１  支持体
１２  レジスト膜
１２ｘ，１５ｘ，３６ｘ  開口部
１３ａ  第１絶縁層
１３ｂ  第２絶縁層
１３ｃ  第３絶縁層
１３ｘ  第１ビアホール
１３ｙ  第２ビアホール
１３ｚ  第３ビアホール
１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，３４  配線
１５，３６  ソルダーレジスト層
１５ａ，３６ａ  内層
１５ｂ，３６ｂ  外層
１６，４６  金属層
１７ａ，１７ｂ，１７ｃ，１７ｄ，３８ａ，３８ｂ  フィラー
１８  表面めっき層
１９  パッド本体
２０，３０  半導体パッケージ
２１，３１  半導体チップ
２１ａ  ボール状端子
２２  アンダーフィル樹脂
２３  プレソルダ
３２  内部接続端子
３２ａ，３３ａ  上面
３３  絶縁層
３７  外部接続端子
４１，５１  半導体基板
４２  半導体集積回路
４３  電極パッド
４４  保護膜
Ａ  半導体パッケージ形成領域
Ｂ  スクライブ領域
Ｃ  基板切断位置
Ｈ１  高さ
Ｐ３，Ｐ５  最短間隔
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６  厚さ
φ２，φ３，φ４，φ５  粒径
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図２０】
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