(57)【特許請求の範囲】
【請求項１】
導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置の製造方法であって、
前記第１導電型半導体素子が形成される第１導電型素子領域と前記第２導電型半導体素子が形成される第２導電型素子領域とを互いに分離する素子分離膜を半導体基板に形成する工程と、
前記半導体基板の主面上に配設されたゲート絶縁膜の表面上に、第１金属膜を形成する工程と、
前記第１導電型素子領域に形成された前記第１金属膜上面上に、前記第１金属膜とは異種材料の第１キャップ層を形成する工程と、
第１熱処理により前記第１キャップ層と前記第１導電型素子領域内の前記第１金属膜を反応させる工程と、
前記第１導電型素子領域と前記第２導電型素子領域とで異なる組成を有するデュアルゲート電極構造を形成する工程と、
前記第１キャップ層の反応工程後に、前記第２導電型素子領域に形成された前記第１金属膜上面上に、前記第１金属膜および前記第１キャップ層とは異種材料の第２キャップ層を形成する工程と、
第２熱処理により前記第２キャップ層と前記第２導電型素子領域内の前記第１金属膜を反応させる工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１キャップ層形成工程は、
前記第１キャップ層を形成する工程と、
前記第２導電型素子領域に形成された前記第１金属膜上面に前記第１金属膜および前記第１キャップ層とは異種材料の第２キャップ層を形成する工程とを備えており、
前記反応工程は、
前記第１熱処理により、前記第１キャップ層を前記第１キャップ層下に位置する前記第１金属膜内に拡散させると共に、前記第２キャップ層を前記第２キャップ層下に位置する前記第１金属膜内に拡散させる工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１キャップ層の反応により前記第１金属膜と前記第１キャップ層とが反応して形成された金属膜の上面上および前記第１キャップ層の反応工程後に前記第２導電型素子領域内に残存する前記第１金属膜の上面上に、第２金属膜を形成する工程をさらに備え、
前記第２金属膜の形成後に前記デュアルゲート電極構造形成工程を実行することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１キャップ層形成工程と前記反応工程との間に、前記第１キャップ層を被覆する第２金属膜を前記第１金属膜の上面上に形成する工程をさらに備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１キャップ層の反応により、前記第１金属膜と前記第１キャップ層とが反応して形成された金属膜の上面上および前記第２キャップ層の反応により前記第１金属膜と前記第２キャップ層とが反応して形成された金属膜の上面上に、第２金属膜を形成する工程をさらに備え、
前記第２金属膜の形成後に前記デュアルゲート電極構造形成工程を実行することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項６】
前記第１キャップ層形成工程と前記反応工程との間に、前記第１キャップ層の上面上および前記第２キャップ層の上面上に、第２金属膜を形成する工程をさらに備えることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項７】
前記第１金属膜は、チタン（Ｔｉ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）およびタングステン（Ｗ）のうちの少なくとも一つの元素を含む第１材料、前記第１材料の窒化物、前記第１材料の炭化物、前記第１材料の珪化物、前記第１材料の窒化珪化物、または、前記第１材料の炭窒化物のいずれかの材料から成ることを特徴とする請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記第１導電型半導体素子は、ｎ型ＭＯＳトランジスタであり、
前記第１キャップ層は、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、ランタン（Ｌａ）、マグネシウム（Ｍｇ）、イッテルビウム（Ｙｂ）およびインジウム（Ｉｎ）のうちの少なくとも一つの元素を含む第２材料、前記第２材料の酸化物、前記第２材料の窒化物、前記第２材料の炭化物、前記第２材料の珪化物、前記第２材料の窒化珪化物、または、前記第２材料の炭窒化物のいずれかの材料から成ることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項９】
前記第１導電型半導体素子は、ｐ型ＭＯＳトランジスタであり、
前記第１キャップ層は、白金（Ｐｔ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）およびルテニウム（Ｒｕ）のうちの少なくとも一つの元素を含む第３材料、前記第３材料の酸化物、前記第３材料の窒化物、前記第３材料の炭化物、前記第３材料の珪化物、前記第３材料の窒化珪化物、または、前記第３材料の炭窒化物のいずれかの材料から成ることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記第１導電型半導体素子は、ｎ型ＭＯＳトランジスタであり、
前記第２導電型半導体素子は、ｐ型ＭＯＳトランジスタであり、
前記第２キャップ層は、白金（Ｐｔ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）およびルテニウム（Ｒｕ）のうちの少なくとも一つの元素を含む第３材料、前記第３材料の酸化物、前記第３材料の窒化物、前記第３材料の炭化物、前記第３材料の珪化物、前記第３材料の窒化珪化物、または、前記第３材料の炭窒化物のいずれかの材料から成ることを特徴とする請求項１、２、５および６のうちのいずれか１つに記載の半導体装置の製造方法。
【請求項１１】
前記第２金属膜は、前記第１金属膜と同種材料、チタン（Ｔｉ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）およびタングステン（Ｗ）のうちの少なくとも一つの元素を含む第４材料、前記第４材料の窒化物、前記第４材料の炭化物、前記第４材料の珪化物、前記第４材料の窒化珪化物、または、前記第４材料の炭窒化物のいずれかの材料から成ることを特徴とする請求項３〜６のいずれか１つに記載の半導体装置の製造方法。
【請求項１２】
導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置の製造方法であって、
前記第１導電型半導体素子が形成される第１導電型素子領域および前記第２導電型半導体素子が形成される第２導電型素子領域の半導体基板上に、絶縁性材料から成る絶縁層を形成する工程と、
前記第１導電型素子領域および前記第２導電型素子領域の前記半導体基板と前記絶縁層との間、または前記第１導電型素子領域および前記第２導電型素子領域の前記絶縁層上に、第１の元素を含有する第１元素層を形成する工程と、
前記第１導電型素子領域および前記第２導電型素子領域の前記第１元素層上に、導電性材料から成る電極用導電層を形成する工程と、
前記第１導電型素子領域の前記電極用導電層上に、前記第１の元素とは異なる第２の元素を含有する第２元素層を形成する工程と、
前記第１元素層および前記第２元素層とともに、前記絶縁層および前記電極用導電層を熱処理する工程とを備え、
前記第２元素層を形成する工程は、
前記第１導電型素子領域と前記第２導電型素子領域とにわたって前記電極用導電層上に前記第２元素層を形成した後、前記第２導電型素子領域の前記電極用導電層上に形成された前記第２元素層を除去する工程であることを特徴とする半導体装置の製造方法。
【請求項１３】
前記第２元素層を形成する工程と前記熱処理する工程との間に、前記第２元素層上に、前記第２元素層を保護する保護層を形成する工程をさらに備えることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置の製造方法であって、
前記第１導電型半導体素子が形成される第１導電型素子領域および前記第２導電型半導体素子が形成される第２導電型素子領域の半導体基板上に、絶縁性材料から成る絶縁層を形成する工程と、
前記第１導電型素子領域および前記第２導電型素子領域の前記半導体基板と前記絶縁層との間、または前記第１導電型素子領域および前記第２導電型素子領域の前記絶縁層上に、第１の元素を含有する第１元素層を形成する工程と、
前記第１導電型素子領域および前記第２導電型素子領域の前記第１元素層上に、導電性材料から成る電極用導電層を形成する工程と、
前記第２導電型素子領域の前記電極用導電層上に、前記第１の元素とは異なる第２の元素の拡散を抑制または防止する拡散抑止層を形成する工程と、
前記拡散抑止層上および前記第１導電型素子領域の前記電極用導電層上に、第２の元素を含有する第２元素層を形成する工程と、
前記第１元素層および前記第２元素層とともに、前記絶縁層、前記電極用導電層および前記拡散抑止層を熱処理する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１５】
前記拡散抑止層を形成する工程では、前記第２の元素の拡散を防止するように前記拡散抑止層を形成し、
前記熱処理する工程の後に、前記拡散抑止層上に形成された前記第２元素層を除去する工程をさらに備えることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置の製造方法であって、
前記第１導電型半導体素子が形成される第１導電型素子領域および前記第２導電型半導体素子が形成される第２導電型素子領域の半導体基板上に、絶縁性材料から成る絶縁層を形成する工程と、
前記第１導電型素子領域および前記第２導電型素子領域の前記半導体基板と前記絶縁層との間、または前記第１導電型素子領域および前記第２導電型素子領域の前記絶縁層上に、第１の元素を含有する第１元素層を形成する工程と、
前記第１導電型素子領域および前記第２導電型素子領域の前記第１元素層上に、導電性材料から成る電極用導電層を、前記第２導電型素子領域における厚み寸法の方が前記第１導電型素子領域における厚み寸法よりも大きくなるように形成する工程と、
前記第１導電型素子領域および前記第２導電型素子領域の電極用導電層上に、前記第１の元素とは異なる第２の元素を含有する第２元素層を形成する工程と、
前記第１元素層および前記第２元素層とともに、前記絶縁層および前記電極用導電層を熱処理する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１７】
前記第１導電型半導体素子は、ｎ型ＭＯＳトランジスタであり、
前記第２導電型半導体素子は、ｐ型ＭＯＳトランジスタであり、
前記第１の元素は、アルミニウム（Ａｌ）であることを特徴とする請求項１２〜１６のいずれか１つに記載の半導体装置の製造方法。
【請求項１８】
前記第１導電型半導体素子は、ｎ型ＭＯＳトランジスタであり、
前記第２導電型半導体素子は、ｐ型ＭＯＳトランジスタであり、
前記第２の元素は、周期律表の第２族元素および第３族元素のうち、少なくとも１種であることを特徴とする請求項１２〜１７のいずれか１つに記載の半導体装置の製造方法。
【請求項１９】
前記導電性材料は、チタン（Ｔｉ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）およびタングステン（Ｗ）のうちの少なくとも一つの元素を含む第１材料、前記第１材料の窒化物、前記第１材料の炭化物、前記第１材料の珪化物、前記第１材料の窒化珪化物、または、前記第１材料の炭窒化物のいずれかの材料であることを特徴とする請求項１２〜１８のいずれか１つに記載の半導体装置の製造方法。
【請求項２０】
前記第２元素層を形成する工程と前記熱処理する工程との間、または前記熱処理する工程の後に、前記第１導電型素子領域および前記第２導電型素子領域の前記電極用導電層上に、多結晶シリコン層を形成する工程をさらに備えることを特徴とする請求項１２〜１９のいずれか１つに記載の半導体装置の製造方法。
【請求項２１】
前記第１元素層の厚み寸法は、０．１ｎｍ以上２ｎｍ以下であることを特徴とする請求項１２〜２０のいずれか１つに記載の半導体装置の製造方法。
【請求項２２】
前記第２元素層の厚み寸法は、０．１ｎｍ以上１０ｎｍ以下であることを特徴とする請求項１２〜２１のいずれか１つに記載の半導体装置の製造方法。
【請求項２３】
導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置であって、
前記第１導電型半導体素子は、
半導体基板上に設けられ、絶縁性を有し、第１の元素および前記第１の元素とは異なる第２の元素を含有する第１元素添加絶縁層と、
前記第１元素添加絶縁層上に設けられ、導電性を有し、前記第２の元素を含有する元素添加導電層とを備え、
前記第２導電型半導体素子は、
前記第１元素添加絶縁層が設けられる前記半導体基板上に前記第１元素添加絶縁層と並設して設けられ、絶縁性を有し、前記第１の元素を含有する第２元素添加絶縁層と、
前記第２元素添加絶縁層上に設けられ、導電性を有する電極用導電層とを備え、
前記第２元素添加絶縁層および前記電極用導電層は、前記第２の元素を含有しないことを特徴とする半導体装置。
【請求項２４】
前記第１導電型半導体素子は、前記元素添加導電層上に、導電性を有し、前記第２の元素を含有する、もう一つの元素添加導電層、または導電性を有し、前記元素添加導電層とは異なる材料から成る上部導電層をさらに備えることを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置であって、
前記第１導電型半導体素子は、
半導体基板上に設けられ、絶縁性を有し、第１の元素および前記第１の元素とは異なる第２の元素を含有する第１元素添加絶縁層と、
前記第１元素添加絶縁層上に設けられ、導電性を有し、前記第２の元素を含有する第１元素添加導電層とを備え、
前記第２導電型半導体素子は、
前記第１元素添加絶縁層が設けられる前記半導体基板上に前記第１元素添加絶縁層と並設して設けられ、絶縁性を有し、前記第１の元素を含有する第２元素添加絶縁層と、
前記第２元素添加絶縁層上に設けられ、導電性を有する電極用導電層と、
前記電極用導電層上に設けられ、導電性を有し、前記第２の元素を含有する第２元素添加導電層と、
前記第２元素添加導電層上に設けられ、導電性を有し、前記第２の元素を含有する、もう一つの第２元素添加導電層とを備え、
前記第２元素添加絶縁層および前記電極用導電層は、前記第２の元素を含有しないことを特徴とする半導体装置。
【請求項２６】
導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置であって、
前記第１導電型半導体素子は、
半導体基板上に設けられ、絶縁性を有し、第１の元素および前記第１の元素とは異なる第２の元素を含有する第１元素添加絶縁層と、
前記第１元素添加絶縁層上に設けられ、導電性を有し、前記第２の元素を含有する第１元素添加導電層とを備え、
前記第２導電型半導体素子は、
前記第１元素添加絶縁層が設けられる前記半導体基板上に前記第１元素添加絶縁層と並設して設けられ、絶縁性を有し、前記第１の元素を含有する第２元素添加絶縁層と、
前記第２元素添加絶縁層上に設けられ、導電性を有する電極用導電層と、
前記電極用導電層上に設けられ、導電性を有し、前記第２の元素を含有する第２元素添加導電層とを備え、
前記第２元素添加絶縁層および前記電極用導電層は、前記第２の元素を含有しないことを特徴とする半導体装置。
【請求項２７】
導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置であって、
前記第１導電型半導体素子は、
半導体基板上に設けられ、絶縁性を有し、第１の元素および前記第１の元素とは異なる第２の元素を含有する第１元素添加絶縁層と、
前記第１元素添加絶縁層上に設けられ、導電性を有し、前記第２の元素を含有する第１元素添加導電層とを備え、
前記第２導電型半導体素子は、
前記第１元素添加絶縁層が設けられる前記半導体基板上に前記第１元素添加絶縁層と並設して設けられ、絶縁性を有し、前記第１の元素を含有する第２元素添加絶縁層と、
前記第２元素添加絶縁層上に設けられ、導電性を有する電極用導電層と、
前記電極用導電層上に設けられ、導電性を有し、前記電極用導電層とは異なる材料から成る上部導電層とを備え、
前記第２元素添加絶縁層および前記電極用導電層は、前記第２の元素を含有しないことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より詳細には、複数のゲート電極構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
４５ｎｍノード以降のＣＭＯＳデバイスでは、ゲート電極をｐｏｌｙ−Ｓｉとし、ゲート絶縁膜をＳｉＯＮとする構造に代わって、ゲート絶縁膜を高誘電率の絶縁膜（以下「ｈｉｇｈ−ｋ膜」という）とするゲートスタック構造の適用が始められている。その理由は、ｈｉｇｈ−ｋ膜は、ＳｉＯ2膜などと比較して、物理的には膜厚が厚くても、電気的動作時においては膜厚が薄い膜として機能する、すなわち実効的な膜厚が薄いという性質を有するので、ゲートリーク電流を抑制するのに寄与し得るからである。
【０００３】
このようなｐｏｌｙ−Ｓｉ／ｈｉｇｈ−ｋ膜構造では、フェルミレベルピンニング（Fermi Level Pinning）という現象によって、特にｐＭＯＳＦＥＴに関してデバイス動作時の閾値電圧（Ｖｔｈ）が高くなるという問題がある。
【０００４】
そこで、ｐＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）低減策として、ゲート絶縁膜の形成前にＳｉ基板にフッ素（Ｆ）イオンを注入することが、提案されている（非特許文献１参照）。しかし、所望のデバイス特性を得るためには、Ｓｉ基板にＦイオンを多量に注入する必要性がある。このようにＳｉ基板にＦイオンを多量に注入すると、注入ダメージによってデバイス特性が劣化するという問題がある。
【０００５】
また、ｎＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）低減策としては、ゲート絶縁膜の形成前にＳｉ基板に窒素（Ｎ2）イオンを注入することが提案されているが、Ｓｉ基板にＮ2イオンを多量に注入すると、やはり注入ダメージによってデバイス特性が劣化する。
【０００６】
そこで、仕事関数はＦＥＴの閾値電圧（Ｖｔｈ）と直接的に関連性を有するので、閾値電圧（Ｖｔｈ）を低減するための解決策として、所望の仕事関数を有する金属材料をゲート電極として適用することが、提案されている。金属材料を最下層のゲート電極の材料として適用するときの第１の利点は、金属ゲート電極は、ｐｏｌｙ−Ｓｉゲート電極の場合のように空乏層を生じさせないので、空乏化によってデバイス動作時の実効的なゲート絶縁膜の膜厚が増加するという問題を解消して、高性能デバイスの実現が可能となる点にある。また第２の利点は、フェルミレベルピニングによる閾値電圧制御性の困難化の欠点を回避できる点にある。
【０００７】
ＣＭＯＳデバイスとしては、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのそれぞれに適した仕事関数を有する金属材料を用いることが好ましいことから、特許文献１〜３には、Ｓｉ膜を最下層のゲート電極に用いてフルシリサイド化したゲート電極において、ｎ／ｐ−ＭＯＳ間の材料および結晶相を制御する方法が、提案されている。また特許文献４には、ｎ／ｐ−ＭＯＳのメタルゲートにおいて、同種金属材料を用いた金属膜／金属窒化膜間での窒素拡散の制御によって金属ゲート電極の仕事関数を制御する方法が、提案されている。しかし、製造フローの複雑化および製造プロセスの困難化が問題となる。
【０００８】
そこで、このような問題を回避する観点から、ｐＭＯＳＦＥＴではｐｏｌｙ−Ｓｉ／ｍｅｔａｌ／ｈｉｇｈ−ｋ構造を備え、ｎＭＯＳＦＥＴではｐｏｌｙ−Ｓｉ／ｈｉｇｈ−ｋ構造を備えるハイブリッドメタルゲートＣＭＯＳデバイスの開発が進められている（非特許文献２参照）。
【０００９】
また、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのそれぞれに適したゲート電極の作り分けは、製造プロセスが困難化することから、ゲート絶縁膜に対してキャッピングを行い、２種類のゲート絶縁膜を作りこむ手法が検討されている（たとえば非特許文献３参照）。
【００１０】
【特許文献１】特開２００７−２４２８９４号公報
【特許文献２】特開２００７−１４１８８９号公報
【特許文献３】特開２００５−２９４７９９号公報
【特許文献４】特開２００７−１４２１５３号公報
【非特許文献１】M. Inoue et.al, IEDM Tech. Dig., (2005) p.425.
【非特許文献２】T. Hayashi et.al, IEDM Tech. Dig., (2006) p.247.
【非特許文献３】V. Narayanan et.al, VLSI Tech. Symp., (2006) p.224.
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述の通り、ＣＭＯＳデバイスを所望の閾値電圧（Ｖｔｈ）で動作させるためには、ＣＭＯＳデバイスを構成するｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのそれぞれに適した仕事関数を有する金属材料をゲート電極材料として用いることが好ましい。しかし、全く物性の異なる２種類以上の材料をｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとで作り分けることは、フローを複雑化させるという問題を生じさせることが考えられる。この製造プロセスの困難化は、特許文献１〜４に記載されるように同種の材料を用いる場合でも避けられない。しかも、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのそれぞれに個別の金属材料を用いる場合には、同一チップ（ウェハ）上において、異種材料をドライエッチング法などによって同時に加工してゲート電極を形成することになるので、良好なゲート形状を得ることは困難である。これによって、所望のデバイス特性が得られないおそれがある。
【００１２】
他方、上述の非特許文献２に記載のハイブリッドメタルゲート構造を採用する場合には、閾値電圧の制御範囲が狭く、またｎＭＯＳＦＥＴは、ｐｏｌｙ−Ｓｉ／ｈｉｇｈ−ｋ構造となるので、実効的なゲート絶縁膜の膜厚が増加する。これによって、所望のデバイス特性が得られない可能性もあり、その点が課題とされている。しかも非特許文献２に記載のハイブリッドメタルゲート電極の形成方法では、片側のチャネル領域に所望の金属材料を堆積後に、別のチャネル領域上の金属層をウェットエッチングなどによって除去しなければならない。この金属層のエッチング工程は、ゲート絶縁膜の直上において行われるので、ゲート絶縁膜にダメージを与える可能性が高い。これによって、デバイスの信頼性が低下するおそれがある。
【００１３】
また非特許文献３に記載されるゲート絶縁膜に対してキャッピングを行う手法では、ゲート絶縁膜上において、キャッピング層の形成および除去工程を繰り返すので、ゲート絶縁膜が劣化し、デバイスの信頼性が低下するおそれがある。
【００１４】
本発明の目的は、ＣＭＯＳデバイスのように複数の半導体素子を備える半導体装置であって、複数の半導体素子がそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置およびその半導体装置を容易に製造することのできる半導体装置の製造方法を提供することである。
【００１５】
また本発明の他の目的は、ＣＭＯＳデバイスを構成するｐＦＥＴおよびｎＦＥＴのように半導体装置を構成する複数の半導体素子のそれぞれに適した所望の仕事関数を有する金属材料をデュアルゲート電極材料として容易にかつ精度良く形成することが可能な半導体装置の製造方法を提供することである。
【００１６】
また本発明の他の目的は、ゲート絶縁膜の信頼性の低下を防止するとともに、閾値電圧の制御範囲を広げることができる半導体装置の製造方法および半導体装置を提供することである。
【課題を解決するための手段】
【００１７】
本発明の半導体装置の製造方法は、導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置の製造方法であって、第１導電型半導体素子が形成される第１導電型素子領域と第２導電型半導体素子が形成される第２導電型素子領域とを互いに分離する素子分離膜を半導体基板に形成する工程と、半導体基板の主面上に配設されたゲート絶縁膜の表面上に、第１金属膜を形成する工程と、第１導電型素子領域に形成された第１金属膜上面上に、第１金属膜とは異種材料の第１キャップ層を形成する工程と、第１熱処理により第１キャップ層と第１導電型素子領域内の第１金属膜を反応させる工程と、第１導電型素子領域と第２導電型素子領域とで異なる組成を有するデュアルゲート電極構造を形成する工程と、第１キャップ層の反応工程後に、第２導電型素子領域に形成された第１金属膜上面上に、第１金属膜および第１キャップ層とは異種材料の第２キャップ層を形成する工程と、第２熱処理により第２キャップ層と第２導電型素子領域内の第１金属膜を反応させる工程と、を備えることを特徴とする。
【００１８】
また本発明の半導体装置の製造方法は、導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置の製造方法であって、第１導電型半導体素子が形成される第１導電型素子領域および第２導電型半導体素子が形成される第２導電型素子領域の半導体基板上に、絶縁性材料から成る絶縁層を形成する工程と、第１導電型素子領域および第２導電型素子領域の半導体基板と絶縁層との間、または第１導電型素子領域および第２導電型素子領域の絶縁層上に、第１の元素を含有する第１元素層を形成する工程と、第１導電型素子領域および第２導電型素子領域の第１元素層上に、導電性材料から成る電極用導電層を形成する工程と、第１導電型素子領域の電極用導電層上に、第１の元素とは異なる第２の元素を含有する第２元素層を形成する工程と、第１元素層および第２元素層とともに、絶縁層および電極用導電層を熱処理する工程とを備え、第２元素層を形成する工程は、第１導電型素子領域と第２導電型素子領域とにわたって電極用導電層上に第２元素層を形成した後、第２導電型素子領域の電極用導電層上に形成された第２元素層を除去する工程であることを特徴とする。
【００１９】
また本発明の半導体装置の製造方法は、導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置の製造方法であって、第１導電型半導体素子が形成される第１導電型素子領域および第２導電型半導体素子が形成される第２導電型素子領域の半導体基板上に、絶縁性材料から成る絶縁層を形成する工程と、第１導電型素子領域および第２導電型素子領域の半導体基板と絶縁層との間、または第１導電型素子領域および第２導電型素子領域の絶縁層上に、第１の元素を含有する第１元素層を形成する工程と、第１導電型素子領域および第２導電型素子領域の第１元素層上に、導電性材料から成る電極用導電層を形成する工程と、第２導電型素子領域の電極用導電層上に、第１の元素とは異なる第２の元素の拡散を抑制または防止する拡散抑止層を形成する工程と、拡散抑止層上および第１導電型素子領域の電極用導電層上に、第２の元素を含有する第２元素層を形成する工程と、第１元素層および第２元素層とともに、絶縁層、電極用導電層および拡散抑止層を熱処理する工程とを含むことを特徴とする。
【００２０】
また本発明の半導体装置の製造方法は、導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置の製造方法であって、第１導電型半導体素子が形成される第１導電型素子領域および第２導電型半導体素子が形成される第２導電型素子領域の半導体基板上に、絶縁性材料から成る絶縁層を形成する工程と、第１導電型素子領域および第２導電型素子領域の半導体基板と絶縁層との間、または第１導電型素子領域および第２導電型素子領域の絶縁層上に、第１の元素を含有する第１元素層を形成する工程と、第１導電型素子領域および第２導電型素子領域の第１元素層上に、導電性材料から成る電極用導電層を、第２導電型素子領域における厚み寸法の方が第１導電型素子領域における厚み寸法よりも大きくなるように形成する工程と、第１導電型素子領域および第２導電型素子領域の電極用導電層上に、第１の元素とは異なる第２の元素を含有する第２元素層を形成する工程と、第１元素層および第２元素層とともに、絶縁層および電極用導電層を熱処理する工程とを含むことを特徴とする。
【００２１】
本発明の半導体装置は、導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置であって、第１導電型半導体素子は、半導体基板上に設けられ、絶縁性を有し、第１の元素および第１の元素とは異なる第２の元素を含有する第１元素添加絶縁層と、第１元素添加絶縁層上に設けられ、導電性を有し、第２の元素を含有する元素添加導電層とを備え、第２導電型半導体素子は、第１元素添加絶縁層が設けられる半導体基板上に第１元素添加絶縁層と並設して設けられ、絶縁性を有し、第１の元素を含有する第２元素添加絶縁層と、第２元素添加絶縁層上に設けられ、導電性を有する電極用導電層とを備え、第２元素添加絶縁層および電極用導電層は、第２の元素を含有しないことを特徴とする。
【００２２】
また本発明の半導体装置は、導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置であって、第１導電型半導体素子は、半導体基板上に設けられ、絶縁性を有し、第１の元素および第１の元素とは異なる第２の元素を含有する第１元素添加絶縁層と、第１元素添加絶縁層上に設けられ、導電性を有し、第２の元素を含有する第１元素添加導電層とを備え、第２導電型半導体素子は、第１元素添加絶縁層が設けられる半導体基板上に第１元素添加絶縁層と並設して設けられ、絶縁性を有し、第１の元素を含有する第２元素添加絶縁層と、第２元素添加絶縁層上に設けられ、導電性を有する電極用導電層と、電極用導電層上に設けられ、導電性を有し、第２の元素を含有する第２元素添加導電層と、第２元素添加導電層上に設けられ、導電性を有し、第２の元素を含有する、もう一つの第２元素添加導電層とを備え、第２元素添加絶縁層および電極用導電層は、第２の元素を含有しないことを特徴とする。
【００２３】
また本発明の半導体装置は、導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置であって、第１導電型半導体素子は、半導体基板上に設けられ、絶縁性を有し、第１の元素および第１の元素とは異なる第２の元素を含有する第１元素添加絶縁層と、第１元素添加絶縁層上に設けられ、導電性を有し、第２の元素を含有する第１元素添加導電層とを備え、第２導電型半導体素子は、第１元素添加絶縁層が設けられる半導体基板上に第１元素添加絶縁層と並設して設けられ、絶縁性を有し、第１の元素を含有する第２元素添加絶縁層と、第２元素添加絶縁層上に設けられ、導電性を有する電極用導電層と、電極用導電層上に設けられ、導電性を有し、第２の元素を含有する第２元素添加導電層とを備え、第２元素添加絶縁層および電極用導電層は、第２の元素を含有しないことを特徴とする。
【００２４】
また本発明の半導体装置は、導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置であって、第１導電型半導体素子は、半導体基板上に設けられ、絶縁性を有し、第１の元素および第１の元素とは異なる第２の元素を含有する第１元素添加絶縁層と、第１元素添加絶縁層上に設けられ、導電性を有し、第２の元素を含有する第１元素添加導電層とを備え、第２導電型半導体素子は、第１元素添加絶縁層が設けられる半導体基板上に第１元素添加絶縁層と並設して設けられ、絶縁性を有し、第１の元素を含有する第２元素添加絶縁層と、第２元素添加絶縁層上に設けられ、導電性を有する電極用導電層と、電極用導電層上に設けられ、導電性を有し、電極用導電層とは異なる材料から成る上部導電層とを備え、第２元素添加絶縁層および電極用導電層は、前記第２の元素を含有しないことを特徴とする。
【発明の効果】
【００２５】
本発明の半導体装置の製造方法によれば、第１導電型半導体素子のゲート電極の金属膜と第２導電型半導体素子のゲート電極の金属膜とが互いに異なる仕事関数を有するデュアルゲート電極構造を有することにより、第１導電型半導体素子、第２導電型半導体素子それぞれを所望の閾値電圧で動作可能な半導体装置を容易に形成することができる。特に、第１導電型半導体素子のゲート電極の金属膜の主材料と第２導電型半導体素子のゲート電極の金属膜の主材料とが同一であるので、ゲート電極の加工がより容易となり、微細ゲート電極の加工精度を向上させることができる。しかも、ゲート絶縁膜に対するダメージが製造工程中に生じることはなく、高い信頼性を有する半導体装置を実現することができる。このように本発明の半導体装置の製造方法によれば、第１導電型半導体素子および第２導電型半導体素子がそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置を容易に製造することができる。
【００２６】
また本発明の半導体装置の製造方法によれば、第１導電型素子領域および第２導電型素子領域の半導体基板上に絶縁層が形成され、この絶縁層と半導体基板との間または絶縁層上に第１元素層および電極用導電層が順次形成される。形成された電極用導電層上に第１導電型素子領域と第２導電型素子領域とにわたって第２元素層が形成された後、第２導電型素子領域の電極用導電層上に形成された第２元素層が除去されることによって、第１導電型素子領域の電極用導電層上に、第２元素層が形成される。形成された第１元素層および第２元素層とともに、絶縁層および電極用導電層が熱処理される。この熱処理によって、第１元素層に含有される第１の元素を、第１元素層の上方または下方の絶縁層に拡散させることができる。また第２元素層に含有される第２の元素を、第２元素層の下方の電極用導電層に拡散させ、さらに電極用導電層の下方の絶縁層に拡散させることができる。これによって、第１導電型素子領域では、第１および第２の元素を含有する絶縁層を形成し、第２導電型素子領域では、第１の元素を含有する絶縁層を形成することができるので、第１導電型半導体素子の閾値電圧および第２導電型半導体素子の閾値電圧をそれぞれ制御することができる。したがって、閾値電圧の制御範囲を広げることができる。
【００２７】
また第２元素層は、電極用導電層上に形成されており、第２元素層と絶縁層との間には電極用導電層が介在するので、第１導電型素子領域に第２元素層を形成するために、第２元素層を第１導電型素子領域と第２導電型素子領域とにわたって形成した後、第２導電型素子領域の第２元素層を除去するときに、絶縁層が劣化することを防ぐことができる。これによって、劣化による絶縁層の信頼性の低下を防止することができるので、絶縁層の信頼性の低下を防止するとともに、閾値電圧の制御範囲を広げることができる。たとえば第１導電型半導体素子および第２導電型半導体素子が絶縁層をゲート絶縁膜とするＭＯＳトランジスタである場合、ゲート絶縁膜の信頼性の低下を防止するとともに、閾値電圧の制御範囲を広げることができる。したがって、第１導電型半導体素子および第２導電型半導体素子がそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置を容易に製造することができる。
【００２８】
また本発明の半導体装置の製造方法によれば、第１導電型素子領域および第２導電型素子領域の半導体基板上に絶縁層が形成され、この絶縁層と半導体基板との間または絶縁層上に第１元素層および電極用導電層が順次形成される。形成された電極用導電層のうち、第２導電型素子領域の電極用導電層上に拡散抑止層が形成され、この拡散抑止層上および第１導電型素子領域の電極用導電層上に、第２元素層が形成される。形成された第１元素層および第２元素層とともに、絶縁層、電極用導電層および拡散抑止層が熱処理される。
【００２９】
この熱処理によって、第１元素層に含有される第１の元素を、第１元素層の上方または下方の絶縁層に拡散させることができる。また第１導電型素子領域では、第２元素層に含有される第２の元素を、第２元素層の下方の電極用導電層に拡散させ、さらに電極用導電層の下方の絶縁層に拡散させることができる。第２導電型素子領域では、第２元素層は拡散抑止層上に形成されるので、拡散抑止層によって、電極用導電層および絶縁層への第２の元素の拡散を抑制または防止することができる。これによって、第１導電型素子領域では、第１および第２の元素を含有する絶縁層を形成し、第２導電型素子領域では、第１の元素を含有する絶縁層を形成することができるので、第１導電型半導体素子の閾値電圧および第２導電型半導体素子の閾値電圧をそれぞれ制御することができる。したがって、閾値電圧の制御範囲を広げることができる。
【００３０】
また第２元素層は、電極用導電層上に形成されており、第２元素層と絶縁層との間には電極用導電層が介在するので、第１導電型素子領域に第２元素層を形成するために、たとえば第２元素層を第１導電型素子領域と第２導電型素子領域とにわたって形成した後、第２導電型素子領域の第２元素層を除去するときに、絶縁層が劣化することを防ぐことができる。これによって、劣化による絶縁層の信頼性の低下を防止することができるので、絶縁層の信頼性の低下を防止するとともに、閾値電圧の制御範囲を広げることができる。たとえば第１導電型半導体素子および第２導電型半導体素子が絶縁層をゲート絶縁膜とするＭＯＳトランジスタである場合、ゲート絶縁膜の信頼性の低下を防止するとともに、閾値電圧の制御範囲を広げることができる。したがって、第１導電型半導体素子および第２導電型半導体素子がそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置を容易に製造することができる。
【００３１】
また本発明の半導体装置の製造方法によれば、第１導電型素子領域および第２導電型素子領域の半導体基板上に絶縁層が形成され、この絶縁層と半導体基板との間または絶縁層上に第１元素層および電極用導電層が順次形成される。電極用導電層は、第２導電型素子領域における厚み寸法の方が第１導電型素子領域における厚み寸法よりも大きく形成される。この電極用導電層上に、第１導電型素子領域および第２導電型素子領域にわたって、第２元素層が形成される。形成された第１元素層および第２元素層とともに、絶縁層および電極用導電層が熱処理される。この熱処理によって、第１元素層に含有される第１の元素を、第１元素層の上方または下方の絶縁層に拡散させることができる。また第２元素層に含有される第２の元素を、第２元素層の下方の電極用導電層に拡散させ、さらに電極用導電層の下方の絶縁層に拡散させることが可能である。
【００３２】
電極用導電層は、第２導電型素子領域における厚み寸法の方が、第１導電型素子領域における厚み寸法よりも大きいので、第２導電型素子領域では、第１導電型素子領域に比べて、電極用導電層および絶縁層への第２の元素の拡散を抑制することができる。たとえば、第２の元素を、第２導電型素子領域では絶縁層まで拡散させ、第１導電型素子領域では絶縁層までは拡散しないようにすることができる。これによって、第１導電型素子領域では、第１および第２の元素を含有する絶縁層を形成し、第２導電型素子領域では、第１の元素を含有する絶縁層を形成することができるので、第１導電型半導体素子の閾値電圧および第２導電型半導体素子の閾値電圧をそれぞれ制御することができる。したがって、閾値電圧の制御範囲を広げることができる。
【００３３】
また第２元素層は、電極用導電層上に形成されており、第２元素層と絶縁層との間には電極用導電層が介在するので、第２元素層を形成するときに絶縁層が劣化することを防ぐことができる。これによって、劣化による絶縁層の信頼性の低下を防止することができるので、絶縁層の信頼性の低下を防止するとともに、閾値電圧の制御範囲を広げることができる。たとえば第１導電型素子および第２導電型素子が絶縁層をゲート絶縁膜とするＭＯＳトランジスタである場合、ゲート絶縁膜の信頼性の低下を防止するとともに、閾値電圧の制御範囲を広げることができる。したがって、第１導電型半導体素子および第２導電型半導体素子がそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置を容易に製造することができる。
【００３４】
本発明の半導体装置によれば、第１導電型半導体素子は、第１元素添加絶縁層に第１および第２の元素を含有し、この第１元素添加絶縁層上の元素添加導電層に第２の元素を含有する。また第２導電型半導体素子は、第２元素添加絶縁層に第１の元素を含有し、この第２元素添加絶縁層上に電極用導電層を備え、第２元素添加絶縁層および電極用導電層に第２の元素を含有しない。これによって、それぞれに適した閾値電圧を有する第１導電型半導体素子および第２導電型半導体素子を実現することが可能である。また第１および第２元素添加絶縁層は、第１および第２元素添加絶縁層となる絶縁層上でエッチングを実施することなく形成することが可能であるので、製造過程における劣化が防止され、信頼性の低下が防止される。したがって、第１導電型半導体素子および第２導電型半導体素子がそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置を実現することが可能である。
【００３５】
また本発明の半導体装置によれば、第１導電型半導体素子は、第１元素添加絶縁層に第１および第２の元素を含有し、この第１元素添加絶縁層上の第１元素添加導電層に第２の元素を含有する。また第２導電型半導体素子は、第２元素添加絶縁層に第１の元素を含有し、この第２元素添加絶縁層上に電極用導電層を備え、この電極用導電層上の第２元素添加導電層および、もう一つの第２元素添加導電層に第２の元素を含有し、第２元素添加絶縁層および電極用導電層に第２の元素を含有しない。これによって、それぞれに適した閾値電圧を有する第１導電型半導体素子および第２導電型半導体素子を実現することが可能である。また第１および第２元素添加絶縁層は、第１および第２元素添加絶縁層となる絶縁層上でエッチングを実施することなく形成することが可能であるので、製造過程における劣化が防止され、信頼性の低下が防止される。したがって、第１導電型半導体素子および第２導電型半導体素子がそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置を実現することが可能である。
【００３６】
また本発明の半導体装置によれば、第１導電型半導体素子は、第１元素添加絶縁層に第１および第２の元素を含有し、この第１元素添加絶縁層上の第１元素添加導電層に第２の元素を含有する。また第２導電型半導体素子は、第２元素添加絶縁層に第１の元素を含有し、この第２元素添加絶縁層上に電極用導電層を備え、この電極用導電層上の第２元素添加導電層に第２の元素を含有し、第２元素添加絶縁層および電極用導電層に第２の元素を含有しない。これによって、それぞれに適した閾値電圧を有する第１導電型半導体素子および第２導電型半導体素子を実現することが可能である。また第１および第２元素添加絶縁層は、第１および第２元素添加絶縁層となる絶縁層上でエッチングを実施することなく形成することが可能であるので、製造過程における劣化が防止され、信頼性の低下が防止される。したがって、第１導電型半導体素子および第２導電型半導体素子がそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置を実現することが可能である。
【００３７】
また本発明の半導体装置によれば、第１導電型半導体素子は、第１元素添加絶縁層に第１および第２の元素を含有し、この第１元素添加絶縁層上の第１元素添加導電層に第２の元素を含有する。また第２導電型半導体素子は、第２元素添加絶縁層に第１の元素を含有し、この第２元素添加絶縁層上に電極用導電層を備え、この電極用導電層上に電極用導電層とは異なる材料から成る上部導電層を備え、第２元素添加絶縁層および電極用導電層に第２の元素を含有しない。これによって、それぞれに適した閾値電圧を有する第１導電型半導体素子および第２導電型半導体素子を実現することが可能である。また第１および第２元素添加絶縁層は、第１および第２元素添加絶縁層となる絶縁層上でエッチングを実施することなく形成することが可能であるので、製造過程における劣化が防止され、信頼性の低下が防止される。したがって、第１導電型半導体素子および第２導電型半導体素子がそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置を実現することが可能である。
【発明を実施するための最良の形態】
【００３８】
以下に、本発明を実施するための複数の形態について説明する。各実施の形態において、先行する実施の形態で説明している事項に対応する部分については同一の参照符を付して、重複する説明を省略する場合がある。構成の一部のみを説明している場合、構成の他の部分は、先行して説明している実施の形態と同様である。
【００３９】
＜第１の実施の形態＞
図１〜図４および図６〜図９は、本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態の半導体装置は、相補型ＭＯＳ（Complementary Metal-Oxide Semiconductor；略称：ＣＭＯＳ）構造を有する半導体装置であり、具体的にはＣＭＯＳトランジスタである。図５は、第１の実施の形態の半導体装置における、後述するｎ側キャップ層８Ａの形成領域を模式的に示す上面図である。なお、図５における断線Ｉ−ＩＩに関する断面図が図４に相当している。ＣＭＯＳトランジスタは、より詳細にはＣＭＯＳ電界効果型トランジスタ（Field Effect Transistor；略称：ＦＥＴ）である。ＣＭＯＳＦＥＴには、ｎチャネルのＭＯＳトランジスタであるｎ型ＭＯＳトランジスタと、ｐチャネルのＭＯＳトランジスタであるｐ型ＭＯＳトランジスタとが並設される。ｎ型ＭＯＳトランジスタは、より詳細にはｎＭＯＳＦＥＴ（以下「ｎＦＥＴ」という場合がある）であり、ｐ型ＭＯＳトランジスタは、より詳細にはｐＭＯＳＦＥＴ（以下「ｐＦＥＴ」という場合がある）である。このようにＣＭＯＳＦＥＴには、導電型が互いに異なるｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとが並設される。ｎＭＯＳＦＥＴは、第１導電型半導体素子に相当し、ｐＭＯＳＦＥＴは、第２導電型半導体素子に相当する。
【００４０】
まず、図１に示すように、従来のＣＭＯＳ作製フローに則り、半導体基板であるシリコン（Ｓｉ）基板１の主面よりｐ型半導体層２の内部に向けて延在したｐウェル３およびｎウェル４、並びに、素子分離膜である絶縁膜（以下「素子分離絶縁膜」という場合がある）５などを順次に形成する。ここで、素子分離絶縁膜５は、図５に例示するように、ｎＭＯＳＦＥＴが形成されるｎＭＯＳＦＥＴ領域（以下「ｎＦＥＴ領域」という場合がある）Ｒｎと、ｐＭＯＳＦＥＴが形成されるｐＭＯＳＦＥＴ領域（以下「ｐＦＥＴ領域」という場合がある）Ｒｐとを区分する絶縁膜であり、素子分離絶縁膜５の底面直下には、ｐウェル３およびｎウェル４の境界面ＢＳが形成されている。この境界面ＢＳは、ｎＦＥＴ領域ＲｎとｐＦＥＴ領域Ｒｐとの境界に相当する。このようにｎＦＥＴ領域ＲｎとｐＦＥＴ領域Ｒｐとは、素子分離絶縁膜５によって互いに分離される。ｎＦＥＴ領域Ｒｎは、第１導電型素子領域に相当し、ｐＦＥＴ領域Ｒｐは、第２導電型素子領域に相当する。また、Ｓｉ基板１の主面よりｐ型半導体層２の内部に向けて延在した素子分離絶縁膜５を形成する工程は、素子分離膜を半導体基板に形成する工程に相当する。
【００４１】
ｐウェル３、ｎウェル４および素子分離絶縁膜５の形成後は、Ｓｉ基板１の上記主面上に、全面に亘って、ｈｉｇｈ−ｋ膜を成すゲート絶縁膜６として、たとえばハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）を形成する。なお、ゲート絶縁膜６の材料はこれに限られるわけではなく、その他のゲート絶縁膜６の材料として、シリコン酸窒化膜（ＳｉＯＮ）、または、ハフニウム（Ｈｆ）、ランタン（Ｌａ）、アルミニウム（Ａｌ）などの酸化膜、酸窒化膜、もしくは酸窒化珪化膜を用いてもよい。
【００４２】
次に、図２に示すように、ゲート絶縁膜６の上面上に、全面に亘って、第１金属膜に該当するゲート電極用金属膜Ｍを、スパッタ法などにより形成する。このときのゲート電極用金属膜Ｍの膜厚は、薄すぎると同膜Ｍの膜厚制御が困難になる一方、厚すぎると後述するｎ側キャップ層８Ａの拡散が不充分となるため、経験的に、３ｎｍ〜３０ｎｍの範囲内の値に設定される。ゲート電極用金属膜Ｍの材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、Ｈｆおよびタングステン（Ｗ）のうちの少なくとも一つの元素を含んだ材料（第１材料）、あるいは、当該第１材料の窒化物（たとえばＴｉＮなど）、炭化物（たとえばＴａＣなど）、珪化物（たとえばＨｆＳｉなど）、窒化珪化物（たとえばＴａＳｉＮなど）、もしくは炭窒化物（たとえばＴａＣＮなど）のいずれかの材料を適用可能である。
【００４３】
その上で、ゲート電極用金属膜Ｍの上面上にレジストを塗布してフォトレジストマスクを用いたフォトリソグラフィを実行することにより、図３に示すように、ゲート電極用金属膜Ｍの上面のうちでｐＦＥＴ領域Ｒｐ内に属する部分上に、全面的に、レジストパターン７を形成する。
【００４４】
次に、レジストパターン７をマスクとして、スパッタ法などにより、図４および図５に例示するように、ｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜Ｍの上面上に、本実施の形態では、ゲート電極用金属膜Ｍの上面のうちでｎＦＥＴ領域Ｒｎ内に属する部分上にのみ、全面的に、ｎ側キャップ層（第１キャップ層に該当）８Ａを形成する。その後、不要となったレジストパターン７を除去する。ここで、ｎ側キャップ層８Ａの膜厚は、経験的に、１０ｎｍ以下に設定される。また、ｎ側キャップ層８Ａは、ゲート電極用金属膜Ｍとは異種材料で形成される。ｎ側キャップ層８Ａの材料としては、Ｈｆ、Ｔａ、Ｌａ、マグネシウム（Ｍｇ）、イッテルビウム（Ｙｂ）およびインジウム（Ｉｎ）のうちで少なくとも一つの元素を含む金属材料（第２材料）、または、当該第２材料の酸化物、窒化物、炭化物、珪化物、窒化珪化物、もしくは炭窒化物のいずれかの材料を用いることが、望ましい。
【００４５】
なお、ｎ側キャップ層８Ａの他の形成方法として、図６に例示する方法を適用してもよい。すなわち、まず、キャップ層８ＡＰをゲート電極用金属膜Ｍの上面上に全面的に形成しておいた上で、その後、キャップ層８ＡＰの上面のうちでｎＦＥＴ領域Ｒｎに属する部分上に全面的にレジストパターン７Ａを形成し、レジストパターン７Ａをマスクとしてウェットエッチングまたはドライエッチング法などを用いることにより、ｐＦＥＴ領域Ｒｐ内に属するキャップ層８ＡＰの全部分を除去する。これにより、ゲート電極用金属膜Ｍの上面のうちでｎＦＥＴ領域Ｒｎ内に属する部分上にのみ、全面的に、ｎ側キャップ層８Ａが形成される。その後、不要となったレジストパターン７Ａを除去する。
【００４６】
ｎ側キャップ層８Ａの形成後は、熱処理を施して、ｎ側キャップ層８ＡとｎＦＥＴ領域Ｒｎ内のゲート電極用金属膜Ｍ（すなわち、ｎ側キャップ層８Ａの直下に位置するゲート電極用金属膜Ｍの部分）を反応させ、ｎ側キャップ層８Ａの下に位置するゲート電極用金属膜Ｍ内にｎ側キャップ層８Ａを拡散させることで、図７に示すように、ｎＦＥＴ領域Ｒｎ内に、ｎ側ゲート電極用金属膜ＭＡを形成する。これにより、ゲート絶縁膜６の上面と接する最下層のゲート電極層は、ｐＦＥＴ領域Ｒｐ内ではゲート電極用金属膜Ｍとなる一方、ｎＦＥＴ領域Ｒｎ内ではｎ側ゲート電極用金属膜ＭＡとなる。なお、拡散（反応）のための熱処理の温度は、キャップ層Ａの材料に応じて定まる。このｎ側キャップ層８ＡをｎＦＥＴ領域Ｒｎ内のゲート電極用金属膜Ｍに拡散させて反応させるための熱処理は、第１熱処理に相当する。
【００４７】
次に、図８に示すように、多結晶シリコン層（以下「ポリＳｉ層」という場合がある）１０Ａを、３０ｎｍ〜１２０ｎｍの範囲内で、最下層のゲート電極層の上面上に全面的に堆積する。ここで、ポリＳｉ層１０Ａを形成する利点は、その後の工程において従来通りのＣＭＯＳ形成プロセスをそのまま適用できる点にある。なお、ポリＳｉ層１０Ａを形成せずに、ｐＦＥＴおよびｎＦＥＴの各々ゲート電極を、それぞれ、ゲート電極用金属膜Ｍおよびｎ側ゲート電極用金属膜ＭＡのみから構成することとしてもよい。
【００４８】
その後、ドライエッチング法などにより、ｐＦＥＴおよびｎＦＥＴの各ゲート電極を形成するための加工を行う。このとき、ｎＦＥＴおよびｐＦＥＴの各々のゲート電極の主材料が共に同じであるため、ゲート電極の加工が容易となる。これにより、図９に示すように、ｎＦＥＴのゲート電極ＧＥはｎ側ゲート電極用金属膜ＭＡとポリＳｉ層１０とのスタック構造であり、ｐＦＥＴのゲート電極ＧＥはゲート電極用金属膜ＭとポリＳｉ層１０とのスタック構造という、デュアルゲート電極構造が形成される。このように、ｐＦＥＴおよびｎＦＥＴの各ゲート電極を形成するための加工を行う工程は、ｎＦＥＴ領域ＲｎとｐＦＥＴ領域Ｒｐとで異なる組成を有するデュアルゲート電極構造を形成する工程に相当する。
【００４９】
その後は、通常のＣＭＯＳ形成プロセスフローを順次に経ることにより、ＣＭＯＳが完成される。このＣＭＯＳ形成プロセスフローにおいて、図９に示すソースドレイン領域１１およびサイドウォールスペーサ１２が形成される。
【００５０】
以上の記載により、本実施の形態によれば、ｎＦＥＴのゲート電極ＧＥはｎ側ゲート電極用金属膜ＭＡ、ｐＦＥＴのゲート電極ＧＥはゲート電極用金属膜Ｍという、互いに異なる仕事関数を有するデュアルゲート電極構造を有することにより、ｎＦＥＴ、ｐＦＥＴそれぞれを所望の閾値電圧で動作可能なＣＭＯＳを容易にかつ精度良く形成することができる。特に、ゲート電極ＧＥの主材料がｎＦＥＴおよびｐＦＥＴ間で同じであるため、ドライエッチング法などによるゲート電極加工が容易となる。これによって、微細ゲート電極の加工精度を向上させることができる。また、従来のハイブリッドメタルゲート電極構造のように、片チャネル領域上のみのゲート電極を除去する工程がそもそも不必要になるため、ゲート絶縁膜６に対するダメージはなくなり、高信頼性デバイスを実現することが可能である。このように本実施の形態の半導体装置の製造方法によれば、ｎＦＥＴおよびｐＦＥＴがそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置を容易に製造することができる。
【００５１】
＜第２の実施の形態＞
図１０〜図１２は、本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態では、第１の実施の形態と同じフローに従ってゲート電極用金属膜Ｍを形成した後に、フォトレジストマスクを用いる方法（図３参照）、または、ウェットエッチングもしくはドライエッチング法などを用いる方法（図６参照）により、図１０の断面図に示すように、ｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜Ｍの上面上に、本実施の形態では、ゲート電極用金属膜Ｍの上面のうちでｐＦＥＴ領域Ｒｐ内に属する部分上にのみ、ｐ側キャップ層８Ｂを形成する。ｐ側キャップ層（第１キャップ層に該当）８Ｂの膜厚は、経験的に、１０ｎｍ以下とする。また、ｐ側キャップ層８Ｂは、ゲート電極用金属膜Ｍとは異種材料で形成される。ｐ側キャップ層８Ｂの材料としては、白金（Ｐｔ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）およびルテニウム（Ｒｕ）のうちの少なくとも一つを含む金属材料（第３材料）、または、当該第３材料の酸化物、窒化物、炭化物、珪化物、窒化珪化物、もしくは炭窒化物のいずれかの材料を用いることが、望ましい。
【００５２】
その後、熱処理を施して、ｐ側キャップ層８ＢとｐＦＥＴ領域Ｒｐ内のゲート電極用金属膜Ｍ（すなわち、ｐ側キャップ層８Ｂの直下に位置するゲート電極用金属膜Ｍの部分）を反応させ、ｐ側キャップ層８Ｂの下に位置するゲート電極用金属膜Ｍ内にｐ側キャップ層８Ｂを拡散させることで、図１１に示すように、ｐＦＥＴ領域Ｒｐ内に、ｐ側ゲート電極用金属膜ＭＢを形成する。なお、拡散のための上記熱処理の温度は、ｐ側キャップ層８Ｂの材料次第で定まる。このｐ側キャップ層８ＢをｐＦＥＴ領域Ｒｐ内のゲート電極用金属膜Ｍに拡散させて反応させるための熱処理は、第１熱処理に相当する。
【００５３】
その後は、第１の実施の形態と同様に、ポリＳｉ層を３０ｎｍ〜１２０ｎｍの範囲内で堆積し、ドライエッチング法などにより、ｐＦＥＴおよびｎＦＥＴの各ゲート電極の加工を行う。このとき、本実施の形態においても、ｎＦＥＴおよびｐＦＥＴ間でゲート電極の主材料が同じであるため、ゲート電極加工は容易となる。これにより、図１２に示すように、ｎＦＥＴのゲート電極ＧＥはゲート電極用金属膜ＭとポリＳｉ層１０とのスタック構造を有し、ｐＦＥＴのゲート電極ＧＥはｐ側ゲート電極用金属膜ＭＢとポリＳｉ層１０とのスタック構造を有するというデュアルゲート電極構造が、形成される。
【００５４】
その後は、第１の実施の形態と同様に、通常のＣＭＯＳ形成プロセスフローを順次に経ることにより、ＣＭＯＳが完成される。
【００５５】
なお、本実施の形態においても、ポリＳｉ層１０を形成しなくてもよい。
【００５６】
以上の記載により、本実施の形態によれば、ｎＦＥＴのゲート電極ＧＥはゲート電極用金属膜Ｍ、ｐＦＥＴのゲート電極ＧＥはｐ側ゲート電極用金属膜ＭＢという、互いに異なる仕事関数を有するデュアルゲート電極構造を有することにより、ｎＦＥＴおよびｐＦＥＴそれぞれを所望の閾値電圧で動作可能なＣＭＯＳを容易にかつ精度良く形成することができる。特に、ゲート電極ＧＥの主材料がｎＦＥＴおよびｐＦＥＴ間で同じであるため、ドライエッチング法などによるゲート電極加工が容易となる。これによって、微細ゲート電極の加工精度を向上させることができる。また、従来のハイブリッドメタルゲート電極構造のように、片チャネル領域上のみのゲート電極を除去する工程がそもそも不必要になるため、ゲート絶縁膜６に対するダメージはなくなり、高信頼性デバイスを実現することが可能である。このように本実施の形態の半導体装置の製造方法によれば、ｎＦＥＴおよびｐＦＥＴがそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置を容易に製造することができる。
【００５７】
＜第３の実施の形態＞
図１３〜図１７は、本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態の特徴点は、ｎＦＥＴ領域Ｒｎ内にｎ側ゲート電極用金属膜ＭＡを、および、ｐＦＥＴ領域Ｒｐ内にｐ側ゲート電極用金属膜ＭＣを、同一チップ上に形成する点にある。ｐ側ゲート電極用金属膜ＭＣは、第２の実施の形態におけるｐ側ゲート電極用金属膜ＭＢに相当し、第２の実施の形態におけるｐ側ゲート電極用金属膜ＭＢと同様にして形成される。
【００５８】
まず、ｎ側ゲート電極用金属膜ＭＡおよびｐ側ゲート電極用金属膜ＭＣを同一チップ上に形成する一つの方法について、記載する。すなわち、第１の実施の形態の図１〜図７に記載した方法と同一の方法によって、ｎＦＥＴ領域Ｒｎ内にｎ側ゲート電極用金属膜ＭＡを形成する。その上で、第１の実施の形態で既述した方法と同一の方法（図３または図６参照）を用いて、図１３に示すように、ｐＦＥＴ領域Ｒｐ内のゲート電極用金属膜Ｍの上面上にのみ、全面的に、第２ｐ側キャップ層（第２キャップ層に該当）８Ｃを形成する。そして、第２ｐ側キャップ層８Ｃの材料如何で定まる所定の温度で熱処理を行って、ｐＦＥＴ領域Ｒｐ内のゲート電極用金属膜Ｍ内に第２ｐ側キャップ層８Ｃを拡散させることで、図１４に示すように、ｐＦＥＴ領域Ｒｐ内にｐ側ゲート電極用金属膜ＭＣを形成する。
【００５９】
第２ｐ側キャップ層８Ｃは、第２の実施の形態におけるｐ側キャップ層８Ｂに相当し、ｎＦＥＴ領域Ｒｎ内にｎ側ゲート電極用金属膜ＭＡが形成された後に形成されること以外は、第２の実施の形態におけるｐ側キャップ層８Ｂと同様にして形成される。第２ｐ側キャップ層８Ｃは、ゲート電極用金属膜Ｍおよび第１キャップ層に相当するｎ側キャップ層８Ａとは異種材料で形成される。第２ｐ側キャップ層８Ｃの材料としては、白金（Ｐｔ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）およびルテニウム（Ｒｕ）のうちの少なくとも一つを含む金属材料（第３材料）、または、当該第３材料の酸化物、窒化物、炭化物、珪化物、窒化珪化物、もしくは炭窒化物のいずれかの材料を用いることが望ましい。第２ｐ側キャップ層８ＣをｐＦＥＴ領域Ｒｐ内のゲート電極用金属膜Ｍに拡散させて反応させるための熱処理は、第２熱処理に相当する。
【００６０】
次に、ｎ側ゲート電極用金属膜ＭＡおよびｐ側ゲート電極用金属膜ＭＣを同一チップ上に形成する他の方法について記載する。すなわち、第１の実施の形態の図２の構造に対して、図１５に示すように、ゲート電極用金属膜Ｍの上面のうちでｎＦＥＴ領域Ｒｎ内に属する部分上にのみｎ側キャップ層８Ａを全面的に形成する一方で、ゲート電極用金属膜Ｍの上面のうちでｐＦＥＴ領域Ｒｐ内に属する部分上にのみ、異なる仕事関数を有する第２ｐ側キャップ層８Ｃを全面的に形成する。そして、同一の温度で熱処理を行うことで、同時に、ｎＦＥＴ領域Ｒｎ内のゲート電極用金属膜Ｍ内にｎ側キャップ層８Ａを拡散させる一方で、ｐＦＥＴ領域Ｒｐ内のゲート電極用金属膜Ｍ内に第２ｐ側キャップ層８Ｃを拡散させる。このときの処理温度は、ｎ側キャップ層８Ａおよび第２ｐ側キャップ層８Ｃの材料の選定次第で定まる。その結果、図１４に示す構造が、同様に得られる。
【００６１】
その後は、図１６に示すように、ｎ側ゲート電極用金属膜ＭＡおよびｐ側ゲート電極用金属膜ＭＣの上面上に全面的にポリＳｉ層１０Ａを堆積する。それ以降の工程は、第１または第２の実施の形態と同様である。その結果、図１７に示すように、ｎＦＥＴのゲート電極ＧＥはｎ側ゲート電極用金属膜ＭＡを有する一方、ｐＦＥＴのゲート電極ＧＥはｐ側ゲート電極用金属膜ＭＣを有するというデュアルゲート電極構造が、実現される。
【００６２】
その後は、第１または第２の実施の形態と同様に、通常のＣＭＯＳ形成プロセスフローを順次に経ることにより、ＣＭＯＳが完成される。
【００６３】
以上の記載により、本実施の形態によれば、ｎＦＥＴのゲート電極ＧＥはｎ側ゲート電極用金属膜ＭＡ、ｐＦＥＴのゲート電極ＧＥはｐ側ゲート電極用金属膜ＭＣという、互いに異なる仕事関数を有するデュアルゲート電極構造を有することにより、ｎＦＥＴおよびｐＦＥＴそれぞれを所望の閾値電圧で動作可能なＣＭＯＳを容易にかつ精度良く形成することができる。特に、ゲート電極ＧＥの主材料がｎＦＥＴおよびｐＦＥＴ間で同じであるため、ドライエッチング法などによるゲート電極加工が容易となる。これによって、微細ゲート電極の加工精度を向上させることができる。また、従来のハイブリッドメタルゲート電極構造のように、片チャネル領域上のみのゲート電極を除去する工程がそもそも不必要になるため、ゲート絶縁膜６に対するダメージはなくなり、高信頼性デバイスを実現することが可能である。このように本実施の形態の半導体装置の製造方法によれば、ｎＦＥＴおよびｐＦＥＴがそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置を容易に製造することができる。
【００６４】
＜第４の実施の形態＞
図１８〜図２３は、本発明の第４の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態は、第１〜第３の実施の形態の各々に係る図２の構造において、ゲート電極用金属膜Ｍの膜厚が、既述したキャップ層の拡散を容易にするという観点から、３ｎｍ〜１０ｎｍ程度と比較的薄く設定されている場合におけるＣＭＯＳの製造方法を提案する。なお、以下に記載する一例は、本実施の形態の技術的特徴点を第１の実施の形態に適用した場合であるが、勿論、本実施の形態の技術的特徴点をその他の第２および第３の実施の形態に適用してもよい。
【００６５】
まず、図１８に示すように、第１の実施の形態で既述した方法により、ｎＦＥＴ領域Ｒｎ内のゲート電極用金属膜Ｍの上面上にのみ、ｎ側キャップ層８Ａを形成する。その上で、熱処理を施すことで、ｎ側キャップ層８Ａを、その直下のゲート電極用金属膜Ｍの部分内に拡散させて、図１９に示すように、ｎ側ゲート電極用金属膜ＭＡをｎＦＥＴ領域Ｒｎ内に形成する。その後、図２０に示すように、ｎ側ゲート電極用金属膜ＭＡおよびゲート電極用金属膜Ｍの上面上に、全面的に、第２ゲート電極用金属膜（第２金属膜に該当）Ｎを形成して、ゲート電極用金属膜の積層構造を得る。この場合の第２ゲート電極用金属膜Ｎの膜厚は、経験的観点から、５ｎｍ〜３０ｎｍの範囲内に設定される。
【００６６】
あるいは、上記の製造方法に代えて、以下の製造方法を適用して上記のゲート電極用金属膜の積層構造を得てもよい。すなわち、図２１に示すように、ｎ側キャップ層８Ａの形成後に、ｎ側キャップ層８Ａを被覆するように、ゲート電極用金属膜Ｍの上面上に、全面的に、５ｎｍ〜３０ｎｍの範囲内の膜厚を有する第２ゲート電極用金属膜（第２金属膜に該当）Ｎを形成する。次に、第２ゲート電極用金属膜Ｎ越しに図２１の構造に対して熱処理を施して、ｎ側キャップ層８Ａをその直下のゲート電極用金属膜Ｍの部分内に拡散・反応させて、図２０に示すように、ｎ側ゲート電極用金属膜ＭＡを、ｎＦＥＴ領域Ｒｎ内に形成する。
【００６７】
ここで、第２ゲート電極用金属膜Ｎの材料は、ゲート電極用金属膜Ｍと同種の材料であることが望ましいが、これに限られるわけではない。たとえば、Ｔｉ、Ｔａ、ＨｆおよびＷのうちの少なくとも一つの元素を含んだ金属材料（第４材料）、または、当該第４材料の窒化物、炭化物、珪化物、窒化珪化物、もしくは炭窒化物のいずれかを、ゲート電極Ｎの材料として適用することができる。
【００６８】
第２ゲート電極用金属膜Ｎの形成後は、図２２に示すように、ポリＳｉ層１０Ａを積層し（変形例として、ポリＳｉ層１０Ａを形成しなくてもよい。）、第１の実施の形態で既述した通りのゲート電極加工を行い、図２３に示す構造を得る。図２３に示すように、ｎＦＥＴのゲート電極ＧＥはｎ側ゲート電極用金属膜ＭＡと第２ゲート電極用金属膜Ｎとの積層体およびポリＳｉ層１０から成る構造を有する一方、ｐＦＥＴのゲート電極ＧＥはゲート電極用金属膜Ｍと第２ゲート電極用金属膜Ｎとの積層体およびポリＳｉ層１０から成る構造を有するという、デュアルゲート構造が、形成されている。
【００６９】
その後は、前述と同様のＣＭＯＳ形成プロセスフローを順次に経ることで、ＣＭＯＳが完成される。
【００７０】
なお、図２４は、第３の実施の形態における図１３および図１４に示す方法、すなわちｎ側ゲート電極用金属膜ＭＡの形成後に第２ｐ側キャップ層８Ｃを形成して拡散させてｐ側ゲート電極用金属膜ＭＣを形成する方法に対して本実施の形態を適用した場合の製造工程の状態を示す断面図である。また図２５は、第３の実施の形態における図１５に示す方法、すなわちｎ側キャップ層８Ａおよび第２ｐ側キャップ層８Ｃを共に拡散させて、ｎ側ゲート電極用金属膜ＭＡおよびｐ側ゲート電極用金属膜ＭＣを形成する方法に対して本実施の形態を適用した場合の製造工程の状態を示す断面図である。
【００７１】
第３の実施の形態における図１３および図１４に示す方法に対して本実施の形態を適用する場合、図１４に示すようにｎ側ゲート電極用金属膜ＭＡおよびｐ側ゲート電極用金属膜ＭＣを形成した後に、図２４に示すようにｎ側ゲート電極用金属膜ＭＡの上面上およびｐ側ゲート電極用金属膜ＭＣの上面上に、全面的に、第２ゲート電極用金属膜Ｎを形成する。
【００７２】
第３の実施の形態における図１５に示す方法に対して本実施の形態を適用する場合、図１５に示すようにｎ側キャップ層８Ａおよび第２ｐ側キャップ層８Ｃを形成した後であって、ｎ側キャップ層８Ａおよび第２ｐ側キャップ層８Ｃの拡散前に、図２５に示すように、ｎ側キャップ層８Ａの上面上および第２ｐ側キャップ層８Ｃの上面上に、全面的に、第２ゲート電極用金属膜Ｎを形成する。
【００７３】
以上の記載により、本実施の形態によれば、以下の利点が得られる。第１に、ゲート電極用金属膜Ｍが比較的薄い膜である場合においても、同種または異種の材料から成る第２ゲート電極用金属膜Ｎを積層しているので、第２ゲート電極用金属膜ＮまたはポリＳｉ層１０の厚みを調整することにより、ゲート電極ＧＥの高さを安定させることができる。第２に、同種または異種の材料の第２ゲート電極用金属膜Ｎを積層することにより、ゲート電極ＧＥの金属膜を厚膜化することができるため、ゲート電極最上層のポリＳｉ層１０中からのＳｉ拡散を抑制することができ、仕事関数の変動を防ぐことができる。
【００７４】
＜第５の実施の形態＞
図２６〜図２８は、本発明の第５の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、半導体装置として、相補型ＭＯＳＦＥＴ（Complementary Metal-Oxide Semiconductor Field Effect Transistor；略称：ＣＭＯＳＦＥＴ）２００を製造する。ＣＭＯＳＦＥＴ２００には、ｎチャネルのＭＯＳトランジスタであるｎ型ＭＯＳトランジスタと、ｐチャネルのＭＯＳトランジスタであるｐ型ＭＯＳトランジスタとが並設される。ｎ型ＭＯＳトランジスタは、より詳細にはｎＭＯＳＦＥＴ１２０であり、ｐ型ＭＯＳトランジスタは、より詳細にはｐＭＯＳＦＥＴ１２１である。本実施の形態では、ｎＭＯＳＦＥＴ１２０が第１導電型半導体素子に相当し、ｐＭＯＳＦＥＴ１２１が第２導電型半導体素子に相当する。図２６〜図２８では、理解を容易にするために、前述の図１〜図２５に示したｐ型半導体層２については、記載を省略している。
【００７５】
図２６は、第２絶縁膜用キャップ層１０９の形成が終了した段階の状態を示す断面図である。まず、図２６に示すように、従来のＣＭＯＳＦＥＴ作製フローに則り、半導体基板であるシリコン（Ｓｉ）基板１０１の表面からＳｉ基板１０１の内部に向けて延在した素子分離膜１０２、ｐウェル１０３およびｎウェル１０４を順次に形成する。ここで、素子分離膜１０２は、第１導電型素子領域であるｎＭＯＳＦＥＴ領域Ｒｎと、第２導電型素子領域であるｐＭＯＳＦＥＴ領域Ｒｐとを区分する絶縁膜であり、ｎＭＯＳＦＥＴ領域Ｒｎに形成されるｐウェル１０３と、ｐＭＯＳＦＥＴ領域Ｒｐに形成されるｎウェル１０４との間に介在する。素子分離膜１０２の底面直下には、ｐウェル１０３およびｎウェル１０４の境界面ＢＳが形成されている。この境界面ＢＳは、ｎＭＯＳＦＥＴ領域ＲｎとｐＭＯＳＦＥＴ領域Ｒｐとの境界に相当する。
【００７６】
次に、Ｓｉ基板１０１上に、素子分離膜１０２、ｐウェル１０３およびｎウェル１０４が形成された表面側から、全面にわたって界面層１０５を形成する。界面層１０５は、Ｓｉ基板１０１と、後述するゲート絶縁膜用絶縁層１０６との界面反応を防止するために設けられ、たとえば絶縁性材料から成る。界面層１０５は、たとえば、シリコン酸化膜（ＳｉＯ2）またはシリコン酸窒化膜（ＳｉＯＮ）から成り、Ｓｉ基板１０１を酸化または酸化および窒化することによって形成される。
【００７７】
次に、界面層１０５上全面に、ゲート絶縁膜用絶縁層（以下、単に「絶縁層」という場合がある）１０６として、たとえばハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）層を形成する。絶縁層１０６の材料としては、ＨｆＳｉＯＮに限らず、絶縁性材料、具体的には、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）などの、酸化物、酸窒化物または酸窒化珪化物などの高誘電率材料、すなわちｈｉｇｈ−ｋ材料が挙げられる。絶縁層１０６の材料は、ｈｉｇｈ−ｋ材料に限らず、たとえばＳｉＯＮなどのｈｉｇｈ−ｋ材料以外の絶縁性材料でもよい。
【００７８】
次に、絶縁層１０６上に、第１絶縁膜用キャップ層１０７として、たとえば膜厚が０．５ｎｍのアルミニウム（Ａｌ）酸化膜を積層する。第１絶縁膜用キャップ層１０７の膜厚、すなわち厚み寸法は、０．１ｎｍ以上２ｎｍ以下に選ばれる。第１絶縁膜用キャップ層１０７は、絶縁層１０６上の全面にわたって、具体的にはｎＭＯＳＦＥＴ領域ＲｎとｐＭＯＳＦＥＴ領域Ｒｐとにわたって形成される。
【００７９】
第１絶縁膜用キャップ層１０７の材料としては、元素としてＡｌを含有する材料が用いられる。第１絶縁膜用キャップ層１０７は第１元素層に相当し、Ａｌは第１の元素に相当する。第１絶縁膜用キャップ層１０７の材料は、Ａｌを含有する材料に限定されないが、Ａｌを含有する材料であることが好ましい。本実施の形態のように、第１絶縁膜用キャップ層１０７の材料に、ゲート絶縁膜としての性質も持ち合わせた材料、たとえばＡｌ酸化膜を選んだ場合には、本実施の形態とは異なるが、絶縁層１０６の下層に第１絶縁膜用キャップ層１０７を形成することも可能である。この場合、第１絶縁膜用キャップ層１０７は、絶縁層１０６を形成する前に、Ｓｉ基板１０１上に形成される。
【００８０】
第１絶縁膜用キャップ層１０７の形成後は、用途に応じて、酸素雰囲気または窒素雰囲気などで熱処理を行ってもよい。その後、第１絶縁膜用キャップ層１０７上に、スパッタ法などによって、全面にわたってゲート電極用金属膜１０８を形成する。ゲート電極用金属膜１０８の膜厚は、薄すぎるとゲート電極用金属膜１０８の膜厚制御が困難になり、また厚すぎると後述する第２絶縁膜用キャップ層１０９の材料の拡散が不充分となるので、経験的に、２ｎｍ〜３０ｎｍの範囲内の値に選ばれる。本実施の形態では、ゲート電極用金属膜１０８として、１０ｎｍの窒化チタン（ＴｉＮ）膜を形成する。
【００８１】
ゲート電極用金属膜１０８は、導電性材料から成り、電極用導電層に相当する。またゲート電極用金属膜１０８は、第１金属膜に相当し、前述の第１〜第４の実施の形態におけるゲート電極用金属膜Ｍに相当する。ゲート電極用金属膜１０８を構成する導電性材料としては、たとえばＴｉＮが挙げられる。ゲート電極用金属膜１０８を構成する導電性材料としては、ＴｉＮに限らず、チタン（Ｔｉ）、タンタル（Ｔａ）、Ｈｆおよびタングステン（Ｗ）のうちの少なくとも１つの元素を含んだ材料（以下「第１材料」という）、具体的には、Ｔｉ、Ｔａ、ＨｆおよびＷから選ばれる１種または２種以上から成る第１材料、ならびに第１材料の窒化物、第１材料の炭化物、第１材料の珪化物、第１材料の窒化珪化物、第１材料の炭窒化物が挙げられ、これらの材料から選ばれる１種または２種以上が用いられる。
【００８２】
ゲート電極用金属膜１０８上には、第２絶縁膜用キャップ層１０９として、たとえばランタン（Ｌａ）酸化膜を全面に堆積する。第２絶縁膜用キャップ層１０９の膜厚、すなわち厚み寸法は、０．１ｎｍ以上１０ｎｍ以下に選ばれ、より詳細には、０．５ｎｍ以上２ｎｍ以下に選ばれる。その後、形成した第２絶縁膜用キャップ層１０９上のうち、ｎＭＯＳＦＥＴ領域Ｒｎに属する部分上全面にフォトレジストマスクを形成し、このフォトレジストマスクをマスクとして、ウェットエッチング法またはドライエッチング法などを用いることによって、ｐＭＯＳＦＥＴ領域Ｒｐに属する第２絶縁膜用キャップ層１０９の全ての部分を除去する。これによって、ゲート電極用金属膜１０８の上のうちで、ｎＭＯＳＦＥＴ領域Ｒｎに属する部分上にのみ、全面に第２絶縁膜用キャップ層１０９が形成される。その後、不要となったフォトレジストマスクを除去する。
【００８３】
第２絶縁膜用キャップ層１０９の材料としては、Ｌａ酸化物などのＬａを含有する材料が用いられる。第２絶縁膜用キャップ層１０９は第２元素層に相当し、Ｌａは第２の元素に相当する。第２絶縁膜用キャップ層１０９は、第１キャップ層としても機能し、たとえば第１の実施の形態におけるｎ側キャップ層８Ａとしても機能する。
【００８４】
本実施の形態では、前述のように第１のキャップ層７に含有される第１の元素はＡｌであるので、第１絶縁膜用キャップ層１０７に含有される第１の元素と、第２絶縁膜用キャップ層１０９に含有される第２の元素とは異なる。第２の元素としては、Ｌａに限定されず、周期律表の第２族元素および第３族元素のうち、少なくとも１種を用いることができる。周期律表の第２族元素（以下、単に「第２族元素」という場合がある）は、旧族名ではＩＩＡ族元素であり、アルカリ土類金属元素とも呼ばれる。周期律表の第３族元素（以下、単に「第３族元素」という場合がある）は、旧族名ではＩＩＩＡ族元素であり、希土類元素とも呼ばれる。
【００８５】
したがって第２絶縁膜用キャップ層１０９の材料としては、Ｌａを含む材料に限定されず、Ｌａ、ジスプロシウム（Ｄｙ）、イッテルビウム（Ｙｂ）、エルビウム（Ｅｒ）などの少なくとも１つの希土類元素を含む材料および、マグネシウム（Ｍｇ）、ストロンチウム（Ｓｒ）などの少なくとも１つのアルカリ土類金属元素を含む材料が挙げられる。具体的には、希土類元素から成る材料およびその酸化物材料、ならびにアルカリ土類金属元素から成る材料およびその酸化物材料が挙げられ、これらの材料から選ばれる１種または２種以上を第２絶縁膜用キャップ層１０９の材料として用いてもよい。
【００８６】
図２７は、ゲート電極用金属膜１０８上および元素添加金属層１１０上への多結晶シリコン層１１３の形成が終了した段階の状態を示す断面図である。図２６の第２絶縁膜用キャップ層１０９の形成後は、各層が形成されたＳｉ基板１０１に熱処理を施して、第１および第２絶縁膜用キャップ層１０７，１０９とともに、絶縁層１０６およびゲート電極用金属膜１０８を熱処理する。これによって、第２絶縁膜用キャップ層１０９をゲート電極用金属膜１０８と反応させ、ｎＭＯＳＦＥＴ領域Ｒｎに属するゲート電極用金属膜１０８内、すなわち第２絶縁膜用キャップ層１０９の直下に位置するゲート電極用金属膜１０８内に、第２絶縁膜用キャップ層１０９の材料を拡散させることで、図２７に示すように、ｎＭＯＳＦＥＴ領域Ｒｎに、ゲート電極用金属膜１０８に第２絶縁膜用キャップ層１０９の材料、具体的には第２絶縁膜用キャップ層１０９に含有される第２の元素が添加された元素添加金属層１１０を形成する。本実施の形態では、第２絶縁膜用キャップ層１０９に含有される第２の元素であるＬａがゲート電極用金属膜１０８に拡散されて、Ｌａが添加された元素添加金属層１１０が形成される。元素添加金属層１１０は、元素添加導電層に相当する。また第１および第２絶縁膜用キャップ層１０７，１０９、絶縁層１０６、ならびにゲート電極用金属膜１０８の熱処理は、第１熱処理に相当する。
【００８７】
さらに第２絶縁膜用キャップ層１０９の材料は、第２絶縁膜用キャップ層１０９の下方に位置する絶縁層１０６、すなわちｎＭＯＳＦＥＴ領域Ｒｎに属する絶縁層１０６中にも拡散される。また第１絶縁膜用キャップ層１０７の材料は、第１絶縁膜用キャップ層１０７の直下に位置する絶縁層１０６、すなわちｎＭＯＳＦＥＴ領域ＲｎおよびｐＭＯＳＦＥＴ領域Ｒｐに属する絶縁層１０６に拡散される。そのため、ｎＭＯＳＦＥＴ領域Ｒｎに属する絶縁層１０６は、第１および第２絶縁膜用キャップ層１０７，１０９の材料、具体的には第１絶縁膜用キャップ層１０７に含有される第１の元素および第２絶縁膜用キャップ層１０９に含有される第２の元素が添加されて第１元素添加絶縁層１１１となる。本実施の形態では、絶縁層１０６はＨｆＳｉＯＮ層であるので、第１元素添加絶縁層１１１として、第１絶縁膜用キャップ層１０７に含有される第１の元素であるＡｌと第２絶縁膜用キャップ層１０９に含有される第２の元素であるＬａとが添加されたＨｆＳｉＯＮ層が形成される。
【００８８】
元素添加金属層１１０および第１元素添加絶縁層１１１は、ゲート電極用金属膜１０８の膜厚、第２絶縁膜用キャップ層１０９の膜厚、熱処理を施すタイミング、ならびに熱処理温度および熱処理時間などの熱処理条件を制御することによって、所望の組成に制御できる。
【００８９】
ｐＭＯＳＦＥＴ領域Ｒｐに属する絶縁層１０６は、第１絶縁膜用キャップ層１０７の材料、具体的には第１絶縁膜用キャップ層１０７に含有される第１の元素が添加されて、第２元素添加絶縁層１１２となる。本実施の形態では、絶縁層１０６はＨｆＳｉＯＮ層であるので、第２元素添加絶縁層１１２として、第１絶縁膜用キャップ層１０７に含有される第１の元素であるＡｌが添加されたＨｆＳｉＯＮ層が形成される。
【００９０】
ｐＭＯＳＦＥＴ領域Ｒｐに属するゲート電極用金属膜１０８上には、第２絶縁膜用キャップ層１０９が設けられていないので、ｐＭＯＳＦＥＴ領域Ｒｐでは、ゲート電極用金属膜１０８への第２絶縁膜用キャップ層１０９の材料の拡散は起こらず、ゲート電極用金属膜１０８がそのまま残存する。この残存するゲート電極用金属膜１０８が、電極用導電層に相当する。
【００９１】
本実施の形態では、第１および第２絶縁膜用キャップ層１０７，１０９は、前述の第１〜第４の実施の形態におけるｎ側キャップ層８Ａ、ｐ側キャップ層８Ｂおよび第２ｐ側キャップ層８Ｃと同様に、熱処理によって消失する。具体的に述べると、本実施の形態では、第１および第２絶縁膜用キャップ層１０７，１０９は、拡散させるべき量の材料によって形成される。したがって、熱処理によって第１および第２絶縁膜用キャップ層１０７，１０９を構成する材料の全てが拡散されて他の層と一体化し、第１および第２絶縁膜用キャップ層１０７，１０９自体は消失する。第１および第２絶縁膜用キャップ層１０７，１０９の消失によって、ｎＭＯＳＦＥＴ領域Ｒｎでは、元素添加金属層１１０が露出し、第１元素添加絶縁層１１１の直上に元素添加金属層１１０が形成された状態となる。またｐＭＯＳＦＥＴ領域Ｒｐでは、第２元素添加絶縁層１１２の直上にゲート電極用金属膜１０８が形成された状態となる。
【００９２】
その後、図２７に示すように、多結晶シリコン（ｐｏｌｙ−Ｓｉ）層１１３を、３０ｎｍ〜１２０ｎｍの範囲内で、ゲート電極用金属膜１０８上および元素添加金属層１１０上に堆積する。ここで、ｐｏｌｙ−Ｓｉ層１１３を形成する利点は、その後の工程において従来通りのＣＭＯＳＦＥＴ形成プロセスをそのまま適用できる点にある。
【００９３】
図２８は、ＣＭＯＳＦＥＴ２００の形成が終了した段階の状態を示す断面図である。図２７のｐｏｌｙ−Ｓｉ層１１３の形成後は、ドライエッチング法などによって、ｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１の各ゲート電極を形成するための加工を行う。具体的には、ゲート電極の部分とその下層が残存するように、ゲート電極となるｐｏｌｙ−Ｓｉ層１１３、元素添加金属層１１０およびゲート電極用金属膜１０８、ならびにその下層の第１元素添加絶縁層１１１、第２元素添加絶縁層１１２および界面層１０５をエッチングする。
【００９４】
本実施の形態において、ｎＭＯＳＦＥＴ１２０のｎ側ゲート電極１１４は、ｐｏｌｙ−Ｓｉ層１１３および元素添加金属層１１０によって構成され、ｎ側ゲート絶縁膜１１６は、界面層１０５および第１元素添加絶縁層１１１によって構成される。したがってｎＭＯＳＦＥＴ１２０は、ｐｏｌｙ−Ｓｉ層１１３、元素添加金属層１１０、第１元素添加絶縁層１１１、界面層１０５およびｐウェル１０３から成るゲートスタック構造となる。
【００９５】
またｐＭＯＳＦＥＴ１２１のｐ側ゲート電極１１５は、ｐｏｌｙ−Ｓｉ層１１３およびゲート電極用金属膜１０８によって構成され、ｐ側ゲート絶縁膜１１７は、界面層１０５および第２元素添加絶縁層１１２によって構成される。したがってｐＭＯＳＦＥＴ１２１は、ｐｏｌｙ−Ｓｉ層１１３、ゲート電極用金属膜１０８、第２元素添加絶縁層１１２、界面層１０５およびｎウェル１０４から成るゲートスタック構造となる。
【００９６】
ｎ側ゲート電極１１４およびｐ側ゲート電極１１５の形成後は、通常のＣＭＯＳＦＥＴ形成プロセスフローを順次に経ることによって、ｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１が形成され、ＣＭＯＳＦＥＴ２００が形成される。具体的には、ｎＭＯＳＦＥＴ領域Ｒｎにおいて、ｎ側ゲート電極１１４およびｎ側ゲート絶縁膜の両側壁に、たとえばＳｉＯ2から成るサイドウォールスペーサ１１８を形成する。またｐＭＯＳＦＥＴ領域Ｒｐにおいて、ｐ側ゲート電極１１５およびｐ側ゲート絶縁膜１１７の両側壁に、たとえばＳｉＯ2から成るサイドウォールスペーサ１１８を形成する。サイドウォールスペーサ１１８は、たとえば、化学気相成長（Chemical Vapor Deposition；略称：ＣＶＤ）法などによってＳｉＯ2膜を形成した後、異方性エッチングを用いてエッチバックすることによって形成する。その後、イオン打込みなどによってソースドレイン領域１１９を形成することによって、ＣＭＯＳＦＥＴ２００が形成される。
【００９７】
このようにして形成される本実施の形態のＣＭＯＳＦＥＴ２００において、ｎＭＯＳＦＥＴ１２０のｎ側ゲート電極１１４の実効仕事関数は、４．０ｅＶ〜４．３ｅＶであり、ｐＭＯＳＦＥＴ１２１のｐ側ゲート電極１１５の実効仕事関数は、４．９ｅＶ〜５．２ｅＶである。ここで、「ゲート電極の実効仕事関数」とは、ゲート絶縁膜との界面におけるゲート電極の仕事関数のことであり、ゲート電極を構成する材料本来の「仕事関数」とは区別される。ゲート電極の実効仕事関数は、得られたｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１におけるＭＯＳ型キャパシタのＣ−Ｖ特性、すなわち容量−ゲート電圧特性から求められるフラットバンド電圧から求められる。
【００９８】
本実施の形態によれば、ｎＭＯＳＦＥＴ領域ＲｎおよびｐＭＯＳＦＥＴ領域ＲｐのＳｉ基板１０１上に、界面層１０５、絶縁層１０６、第１絶縁膜用キャップ層１０７およびゲート電極用金属膜１０８が順次形成される。形成されたゲート電極用金属膜１０８のうち、ｎＭＯＳＦＥＴ領域Ｒｎのゲート電極用金属膜１０８上に、第２絶縁膜用キャップ層１０９が形成される。形成された第１絶縁膜用キャップ層１０７および第２絶縁膜用キャップ層１０９とともに、絶縁層１０６およびゲート電極用金属膜１０８が熱処理される。この熱処理によって、第１絶縁膜用キャップ層１０７に含有される第１の元素、具体的にはＡｌを、第１絶縁膜用キャップ層１０７の下方の絶縁層１０６に拡散させることができる。また第２絶縁膜用キャップ層１０９に含有される第２の元素、具体的にはＬａを、第２絶縁膜用キャップ層１０９の下方のゲート電極用金属膜１０８に拡散させ、さらにゲート電極用金属膜１０８の下方の絶縁層１０６に拡散させることができる。
【００９９】
これによって、ｎＭＯＳＦＥＴ領域Ｒｎでは、第１および第２の元素、具体的にはＡｌおよびＬａを含有する絶縁層１０６を形成し、ｐＭＯＳＦＥＴ領域Ｒｐでは、第１の元素、具体的にはＡｌを含有する絶縁層１０６を形成することができるので、ｎＭＯＳＦＥＴ１２０の閾値電圧およびｐＭＯＳＦＥＴ１２１の閾値電圧をそれぞれ制御することができる。したがって、閾値電圧の制御範囲を広げることができる。
【０１００】
また本実施の形態では、第２絶縁膜用キャップ層１０９は、絶縁層１０６の表面上ではなく、ゲート電極用金属膜１０８の表面上に形成されており、第２絶縁膜用キャップ層１０９と絶縁層１０６との間にはゲート電極用金属膜１０８が介在するので、ｎＭＯＳＦＥＴ領域Ｒｎのみに残存させるための第２絶縁膜用キャップ層１０９のエッチングは、ゲート電極用金属膜１０８の表面上で行われる。つまり、本実施の形態では、ｐＭＯＳＦＥＴ領域Ｒｐに属する第２絶縁膜用キャップ層１０９をエッチングによって除去する作業を、絶縁層１０６の表面上ではなく、ゲート電極用金属膜１０８の表面上で行っている。したがって、エッチングによって絶縁層１０６が損傷することを防ぐことができるので、絶縁層１０６の劣化を防ぎ、ｎ側ゲート絶縁膜１１６およびｐ側ゲート絶縁膜１１７の劣化を防ぐことができる。
【０１０１】
また本実施の形態では、ｎＭＯＳＦＥＴ領域Ｒｎのゲート絶縁膜であるｎ側ゲート絶縁膜１１６とｐＭＯＳＦＥＴ領域Ｒｐのゲート絶縁膜であるｐ側ゲート絶縁膜１１７とを作り分けるために、片側のゲート電極を剥離するなどのプロセスを経る必要がないので、ゲート絶縁膜１１６，１１７の劣化が無い。
【０１０２】
したがって、劣化による絶縁層１０６の信頼性の低下を防止し、ｎ側ゲート絶縁膜１１６およびｐ側ゲート絶縁膜１１７の信頼性の低下を防止することができるので、高信頼性デバイスが実現可能である。つまり本実施の形態では、絶縁層１０６の信頼性の低下、ひいてはｎ側ゲート絶縁膜１１６およびｐ側ゲート絶縁膜１１７の信頼性の低下を防止するとともに、閾値電圧の制御範囲を広げることができる。
【０１０３】
また本実施の形態では、ｎＭＯＳＦＥＴ１２０のｎ側ゲート電極１１４は、ｐｏｌｙ−Ｓｉ層１１３および元素添加金属層１１０によって構成され、ｐＭＯＳＦＥＴ１２１のｐ側ゲート電極１１５は、ｐｏｌｙ−Ｓｉ層１１３およびゲート電極用金属膜１０８によって構成される。このようにｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１のそれぞれのゲート電極１１４，１１５は、上層は共にｐｏｌｙ−Ｓｉ層１１３であり、また下層金属層の主材料は共に同じであるので、ゲート電極１１４，１１５の加工が容易となる。したがって、ｎ側ゲート電極１１４とｐ側ゲート電極１１５とを一度に加工しても、所望の形状を有するｎ側およびｐ側ゲート電極１１４，１１５を形成することができる。
【０１０４】
以上のように本実施の形態によれば、ｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１がそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置２００を容易に製造することができる。
【０１０５】
また本実施の形態では、第１絶縁膜用キャップ層１０７は、Ａｌ酸化物などのＡｌを含有する材料で構成されており、第１の元素として、Ａｌを含有するので、ｐＭＯＳＦＥＴ領域Ｒｐのｐ側ゲート絶縁膜１１７には、Ａｌが含有される。これによって、ｐＭＯＳＦＥＴ１２１に適した閾値電圧に制御することが可能となる。したがって第１絶縁膜用キャップ層１０７は、本実施の形態のように、Ａｌを含有する材料で構成されることが好ましい。
【０１０６】
また本実施の形態では、第２絶縁膜用キャップ層１０９は、Ｌａ酸化物などのＬａを含有する材料で構成されている。つまり第２絶縁膜用キャップ層１０９は、Ｌａなどの第３族元素を含有する材料で構成されており、第２の元素として、第３族元素を含有するので、ｎＭＯＳＦＥＴ領域Ｒｎのｎ側ゲート絶縁膜１１６には、希土類系元素が含有される。これによって、ｎＭＯＳＦＥＴ１２０に適した閾値電圧に制御することが可能となる。第２絶縁膜用キャップ層１０９の材料として、第２族元素を含有する材料を用いた場合も同様の効果があり、ｎＭＯＳＦＥＴ１２０に適した閾値電圧に制御することが可能となる。したがって第２絶縁膜用キャップ層１０９は、第３族元素および第２族元素のうち、少なくとも１種を含有する材料で構成されることが好ましい。
【０１０７】
本実施の形態では、第１絶縁膜用キャップ層１０７は、Ａｌを含有する材料で構成されており、第２絶縁膜用キャップ層１０９は、Ｌａを含有する材料で構成されているので、ｎＭＯＳＦＥＴ領域Ｒｎのｎ側ゲート絶縁膜１１６には、ＡｌおよびＬａが含有されることになる。したがって、第１絶縁膜用キャップ層１０７および第２絶縁膜用キャップ層１０９の厚み寸法、ならびに熱処理条件によって、ｎ側ゲート絶縁膜１１６中のＡｌおよびＬａの含有量を制御することができるので、ｎＭＯＳＦＥＴ１２０に特に適した閾値電圧に制御することが可能となる。
【０１０８】
また本実施の形態では、ゲート電極用金属膜１０８の材料は、チタン（Ｔｉ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）およびタングステン（Ｗ）のうちの少なくとも１つの元素を含む第１材料、第１材料の窒化物、第１材料の炭化物、第１材料の珪化物、第１材料の窒化珪化物、または、第１材料の炭窒化物のいずれかの材料である。これらの材料から成るゲート電極用金属膜１０８には、前述の第２絶縁膜用キャップ層１０９の材料が拡散可能であるので、第２絶縁膜用キャップ層１０９の材料の拡散が、ゲート電極用金属膜１０８によって阻害されることを防ぐことができる。これによって、ｎＭＯＳＦＥＴ領域Ｒｎの絶縁層１０６に第２絶縁膜用キャップ層１０９の材料を確実に拡散させることができるので、ｎＭＯＳＦＥＴ１２０に適した閾値電圧に制御することができる。
【０１０９】
また本実施の形態では、ゲート電極用金属膜１０８上および元素添加金属層１１０上には、ｐｏｌｙ−Ｓｉ層１１３が形成される。これによって、その後の工程において従来通りのＣＭＯＳＦＥＴ形成プロセスをそのまま適用することができるので、製造工程の煩雑化を招くことなく、ｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１の閾値電圧を、それぞれに適した閾値電圧に制御することができる。
【０１１０】
また本実施の形態では、第１絶縁膜用キャップ層１０７の厚み寸法は、０．１ｎｍ以上２ｎｍ以下である。これによって、第１絶縁膜用キャップ層１０７に含有される第１の元素、具体的にはＡｌを、適度な量でｎＭＯＳＦＥＴ領域ＲｎおよびｐＭＯＳＦＥＴ領域Ｒｐの絶縁層１０６に拡散させることができるので、ｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１の閾値電圧を、それぞれに適した閾値電圧により確実に制御することができる。
【０１１１】
また本実施の形態では、第２絶縁膜用キャップ層１０９の厚み寸法は、０．１ｎｍ以上１０ｎｍ以下である。これによって、第２絶縁膜用キャップ層１０９に含有される第２の元素、具体的にはＬａを、適度な量でｎＭＯＳＦＥＴ領域Ｒｎの絶縁層１０６に拡散させることができるので、ｎＭＯＳＦＥＴ１２０に適した閾値電圧にさらに確実に制御することができる。
【０１１２】
以上のようにして形成される本実施の形態のｎＭＯＳＦＥＴ１２０は、ｎ側ゲート絶縁膜１１６を構成する第１元素添加絶縁層１１１に、第１絶縁膜用キャップ層１０７由来の第１の元素であるＡｌおよび第２絶縁膜用キャップ層１０９由来の第２の元素であるＬａを含有し、この第１元素添加絶縁層１１１上の元素添加金属層１１０に第２絶縁膜用キャップ層１０９由来の第２の元素であるＬａを含有する。またｐＭＯＳＦＥＴ１２１は、ｐ側ゲート絶縁膜１１７を構成する第２元素添加絶縁層１１２に、第１絶縁膜用キャップ層１０７由来の第１の元素であるＡｌを含有し、この第２元素添加絶縁層１１２上に第１の元素であるＡｌおよび第２の元素であるＬａが添加されていないゲート電極用金属膜１０８を備える。
【０１１３】
これによって、それぞれに適した実効仕事関数を有するゲート電極１１４，１１５を備えるｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１を実現することができる。具体的には、ｎＭＯＳＦＥＴ１２０におけるｎ側ゲート電極１１４の実効仕事関数を４．０ｅＶ〜４．３ｅＶとし、ｐＭＯＳＦＥＴ１２１におけるｐ側ゲート電極１１５の実効仕事関数を４．９ｅＶ〜５．２ｅＶすることができる。したがって、それぞれに適した閾値電圧を有するｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１を実現することが可能である。
【０１１４】
また第１および第２元素添加絶縁層１１１，１１２は、第１および第２元素添加絶縁層１１１，１１２となるゲート絶縁膜用絶縁層１０６上でエッチングを実施することなく形成することが可能であるので、製造過程における劣化が防止され、信頼性の低下が防止される。したがって、ｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１がそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置２００を実現することが可能である。
【０１１５】
以上に述べた本実施の形態では、第１絶縁膜用キャップ層１０７は、絶縁層１０６上に設けられるが、本実施の形態のように第１絶縁膜用キャップ層１０７の材料が、ゲート絶縁膜としての性質を持ち合わせた材料、たとえばＡｌ酸化物膜である場合には、Ｓｉ基板１０１と絶縁層１０６との間に設けられてもよい。この場合、第１絶縁膜用キャップ層１０７の材料は、熱処理によって、第１絶縁膜用キャップ層１０７の上方の絶縁層１０６に拡散される。
【０１１６】
また前述の第１および第２絶縁膜用キャップ層１０７，１０９に含有される元素を熱拡散させるための熱処理工程は、他の製造工程に組み入れてもよい。具体的には、第１および第２絶縁膜用キャップ層１０７，１０９に含有される元素は、多結晶シリコン層１１３を形成するときの熱を用いて拡散させたり、多結晶シリコン層１１３の形成後の工程、たとえば活性化アニール工程で拡散させたりしてもよい。これによって、熱拡散工程を省略することが可能である。しかし、熱拡散させる前に多結晶シリコン層１１３を形成して熱処理をすると、第２絶縁膜用キャップ層１０９の材料によっては、多結晶シリコン層１１３の方に極端に拡散してしまい、ゲート電極金属層８の方に拡散されない場合がある。したがって、本実施の形態のように、多結晶シリコン層１１３の形成前に、熱処理工程を行うことが好ましい。
【０１１７】
＜第６の実施の形態＞
次に、本発明の第６の実施の形態である半導体装置の製造方法について説明する。図２９〜図３３は、本発明の第６の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、前述の第５の実施の形態と同様に、半導体装置として、ＣＭＯＳＦＥＴ２１０を製造する。図２９は、保護層１３０の形成が終了した段階の状態を示す断面図である。図２９〜図３３では、理解を容易にするために、前述の図１〜図２５に示したｐ型半導体層２については、記載を省略している。
【０１１８】
まず、前述の第５の実施の形態と同様に、Ｓｉ基板１０１上に、素子分離膜１０２、ｐウェル１０３およびｎウェル１０４が形成された表面側から、全面にわたって界面層１０５、絶縁層１０６、第１絶縁膜用キャップ層１０７、ゲート電極用金属膜１０８を順次に形成した後、ゲート電極用金属膜１０８上全面に、第２絶縁膜用キャップ層１０９を堆積する。第２絶縁膜用キャップ層１０９の材料としては、本実施の形態では、Ｌａ酸化物などの希土類元素を含む材料（以下「希土類系材料」という）が用いられる。希土類系材料は潮解性を有しているので、第２絶縁膜用キャップ層１０９が希土類系材料を含む場合、水分または大気に触れると、特性が劣化してしまうおそれがある。
【０１１９】
そこで本実施の形態では、第２絶縁膜用キャップ層１０９の劣化を防ぐために、第２絶縁膜用キャップ層１０９の堆積後、第２絶縁膜用キャップ層１０９上全面に、保護層１３０として、窒化チタン（ＴｉＮ）膜を形成する。この保護層１３０の形成は、第２絶縁膜用キャップ層１０９の劣化をより確実に防ぐためには、たとえば原子層化学気相成長（Atomic Layer Chemical Vapor Deposition；略称：ＡＬＣＶＤ）法を用いて、第２絶縁膜用キャップ層１０９を堆積した時点から大気暴露せずに連続して行うことが望ましいが、その限りではない。
【０１２０】
保護層１３０の材料は、ゲート電極用金属膜１０８と同一材料でもよいし、異なる材料でもよい。本実施の形態では、保護層１３０とゲート電極用金属膜１０８とは、同一の材料、具体的にはＴｉＮで構成される。保護層１３０の具体的な材料としては、ＴｉＮのほか、Ｔｉ、Ｔａ、Ｈｆおよびタングステン（Ｗ）のうち少なくとも１つの元素を含んだ第１材料、ならびに第１材料の窒化物、第１材料の炭化物、第１材料の珪化物、第１材料の窒化珪化物および第１材料の炭窒化物が挙げられる。また保護層１３０の材料は、シリコン（Ｓｉ）でもよいし、絶縁材料でもよい。これらの材料から選ばれる１種または２種以上が用いられる。
【０１２１】
図３０は、ｐＭＯＳＦＥＴ領域Ｒｐの保護層１３０および第２絶縁膜用キャップ層１０９を除去する段階の状態を示す断面図である。保護層１３０の形成後は、フォトリソグラフィ技術を用いて、ｎＭＯＳＦＥＴ領域Ｒｎの保護層１３０のみを残すようにパターニングし、残されたｎＭＯＳＦＥＴ領域Ｒｎの保護層１３０をマスクとして、ドライエッチングによって、ｐＭＯＳＦＥＴ領域Ｒｐの第２絶縁膜用キャップ層１０９を除去する。本実施の形態とは異なるが、ｐＭＯＳＦＥＴ領域Ｒｐの保護層１３０および第２絶縁膜用キャップ層１０９は、ウェットエッチングなどによって同時に除去してもよい。
【０１２２】
図３１は、ゲート電極用金属膜１０８上および元素添加保護層１３１上へのｐｏｌｙ−Ｓｉ層１１３の形成が終了した段階の状態を示す断面図である。ｐＭＯＳＦＥＴ領域Ｒｐの保護層１３０および第２絶縁膜用キャップ層１０９を除去した後は、熱処理を施して、第２絶縁膜用キャップ層１０９をゲート電極用金属膜１０８と反応させ、ｎＭＯＳＦＥＴ領域Ｒｎに属するゲート電極用金属膜１０８内、すなわち第２絶縁膜用キャップ層１０９の直下に位置するゲート電極用金属膜１０８内に、第２絶縁膜用キャップ層１０９の材料を拡散させることで、図３１に示すように、ｎＭＯＳＦＥＴ領域Ｒｎに、ゲート電極用金属膜１０８に第２絶縁膜用キャップ層１０９の材料が添加された元素添加金属層１１０を形成する。本実施の形態では、第２絶縁膜用キャップ層１０９の材料であるＬａがゲート電極用金属膜１０８に拡散されて、Ｌａが添加された元素添加金属層１１０が形成される。
【０１２３】
また第２絶縁膜用キャップ層１０９は保護層１３０とも反応する。これによって、ｎＭＯＳＦＥＴ領域Ｒｎに属する保護層１３０内に、第２絶縁膜用キャップ層１０９の材料が拡散され、図３１に示すように、ｎＭＯＳＦＥＴ領域Ｒｎに、保護層１３０に第２絶縁膜用キャップ層１０９の材料が添加された元素添加保護層１３１が形成される。本実施の形態では、第２絶縁膜用キャップ層１０９の材料であるＬａが保護層１３０に拡散されて、Ｌａが添加された元素添加保護層１３１が形成される。本実施の形態では、保護層１３０は、ゲート電極用金属膜１０８と同一の材料、具体的にはＴｉＮなどの導電性材料から成るので、元素添加保護層１３１は、導電性を有しており、もう一つの元素添加導電層に相当する。
【０１２４】
さらに第２絶縁膜用キャップ層１０９の材料は、前述の第５の実施の形態と同様に、第２絶縁膜用キャップ層１０９の下方に位置する絶縁層１０６、すなわちｎＭＯＳＦＥＴ領域Ｒｎに属する絶縁層１０６中にも拡散される。また第１絶縁膜用キャップ層１０７の材料は、第１絶縁膜用キャップ層１０７の直下に位置する絶縁層１０６、すなわちｎＭＯＳＦＥＴ領域ＲｎおよびｐＭＯＳＦＥＴ領域Ｒｐに属する絶縁層１０６に拡散される。これによって、ｎＭＯＳＦＥＴ領域Ｒｎに属する絶縁層１０６は、第１および第２絶縁膜用キャップ層１０７，１０９の材料が添加されて第１元素添加絶縁層１１１となる。本実施の形態では、絶縁層１０６はＨｆＳｉＯＮであるので、第１元素添加絶縁層１１１として、第１絶縁膜用キャップ層１０７の材料であるＡｌと第２絶縁膜用キャップ層１０９の材料であるＬａとが添加されたＨｆＳｉＯＮ層が形成される。
【０１２５】
元素添加保護層１３１、元素添加金属層１１０および第１元素添加絶縁層１１１は、ゲート電極用金属膜１０８の膜厚、第２絶縁膜用キャップ層１０９の膜厚、熱処理を施すタイミング、ならびに熱処理温度および熱処理時間などの熱処理条件を制御することによって、所望の組成に制御できる。
【０１２６】
ｐＭＯＳＦＥＴ領域Ｒｐに属する絶縁層１０６は、前述の第５の実施の形態と同様に、第１絶縁膜用キャップ層１０７の材料が添加されて、第２元素添加絶縁層１１２となる。本実施の形態では、絶縁層１０６はＨｆＳｉＯＮ層であるので、第２元素添加絶縁層１１２として、第１絶縁膜用キャップ層１０７の材料であるＡｌが添加されたＨｆＳｉＯＮ層が形成される。
【０１２７】
本実施の形態においても、前述の第５の実施の形態と同様に、第１および第２絶縁膜用キャップ層１０７，１０９は、拡散させるべき量の材料によって形成されるので、熱処理によって消失する。これによって、ｎＭＯＳＦＥＴ領域Ｒｎでは、元素添加金属層１１０の直上に元素添加保護層１３１が形成され、第１元素添加絶縁層１１１の直上に元素添加金属層１１０が形成された状態となる。本実施の形態では、保護層１３０とゲート電極用金属膜１０８とは、同一の材料で構成されるので、元素添加保護層１３１と元素添加金属層１１０とは一体化して、１つの層を構成する。ｐＭＯＳＦＥＴ領域Ｒｐでは、前述の第５の実施の形態と同様に、第２元素添加絶縁層１１２の直上にゲート電極用金属膜１０８が形成された状態となる。
【０１２８】
その後、図３１に示すように、ｐｏｌｙ−Ｓｉ層１１３を、３０ｎｍ〜１２０ｎｍの範囲内で、ゲート電極用金属膜１０８上および元素添加保護層１３１上に堆積する。本実施の形態でも、前述の第５の実施の形態と同様に、ｐｏｌｙ−Ｓｉ層１１３の形成前に、熱処理工程を行うことが好ましい。
【０１２９】
図３２は、ＣＭＯＳＦＥＴ２１０の形成が終了した段階の状態を示す断面図である。図３１のｐｏｌｙ−Ｓｉ層１１３の形成後は、前述の第５の実施の形態と同様に、ドライエッチング法などによって、ｎＭＯＳＦＥＴ１２０ＡおよびｐＭＯＳＦＥＴ１２１の各ゲート電極を形成するための加工を行う。具体的には、ゲート電極の部分とその下層が残存するように、ゲート電極となるｐｏｌｙ−Ｓｉ層１１３、元素添加保護層１３１、元素添加金属層１１０およびゲート電極用金属膜１０８、ならびにその下層の第１元素添加絶縁層１１１、第２元素添加絶縁層１１２および界面層１０５をエッチングする。
【０１３０】
本実施の形態において、ｎＭＯＳＦＥＴ１２０Ａのｎ側ゲート電極１１４Ａは、ｐｏｌｙ−Ｓｉ層１１３、元素添加保護層１３１および元素添加金属層１１０によって構成され、ｎ側ゲート絶縁膜１１６は、界面層１０５および第１元素添加絶縁層１１１によって構成される。したがってｎＭＯＳＦＥＴ１２０Ａは、ｐｏｌｙ−Ｓｉ層１１３、元素添加保護層１３１、元素添加金属層１１０、第１元素添加絶縁層１１１、界面層１０５およびｐウェル１０３から成るゲートスタック構造となる。またｐＭＯＳＦＥＴ１２１は、図２８に示す第５の実施の形態と同様に、ｐｏｌｙ−Ｓｉ層１１３、ゲート電極用金属膜１０８、第２元素添加絶縁層１１２、界面層１０５およびｎウェル１０４から成るゲートスタック構造となる。
【０１３１】
ｎ側ゲート電極１１４Ａおよびｐ側ゲート電極１１５の形成後は、前述の第５の実施の形態と同様に、通常のＣＭＯＳＦＥＴ形成プロセスフローを順次に経ることによって、ｎＭＯＳＦＥＴ１２０ＡおよびｐＭＯＳＦＥＴ１２１を形成し、ＣＭＯＳＦＥＴ２１０を形成する。具体的には、ｎＭＯＳＦＥＴ領域Ｒｎにおいて、ｎ側ゲート電極１１４Ａおよびｎ側ゲート絶縁膜１１６の両側壁に、たとえばＳｉＯ2から成るサイドウォールスペーサ１１８を形成する。またｐＭＯＳＦＥＴ領域Ｒｐにおいて、ｐ側ゲート電極１１５およびｐ側ゲート絶縁膜１１７の両側壁に、たとえばＳｉＯ2から成るサイドウォールスペーサ１１８を形成する。その後、イオン打込みなどによってソースドレイン領域１１９を形成することによって、ＣＭＯＳＦＥＴ２１０が形成される。
【０１３２】
このようにして形成される本実施の形態のＣＭＯＳＦＥＴ２１０において、ｎＭＯＳＦＥＴ１２０Ａのｎ側ゲート電極１１４Ａの実効仕事関数は、４．０ｅＶ〜４．３ｅＶであり、ｐＭＯＳＦＥＴ１２１のｐ側ゲート電極１１５の実効仕事関数は、４．９ｅＶ〜５．２ｅＶである。ゲート電極の実効仕事関数は、得られたｎＭＯＳＦＥＴ１２０ＡおよびｐＭＯＳＦＥＴ１２１におけるＭＯＳ型キャパシタのＣ−Ｖ特性、すなわち容量−ゲート電圧特性から求められるフラットバンド電圧から求められる。
【０１３３】
本実施の形態では、第２絶縁膜用キャップ層１０９上に保護層１３０を形成するので、ｐＭＯＳＦＥＴ領域Ｒｐの第２絶縁膜用キャップ層１０９のみを除去するときのリソグラフィ工程などによる第２絶縁膜用キャップ層１０９の劣化を防止することができる。これによって、その後の熱処理のときに、第２絶縁膜用キャップ層１０９の材料をゲート電極用金属膜１０８および絶縁層１０６に、より確実に拡散させることができるので、ｎＭＯＳＦＥＴ１２０Ａの閾値電圧を、より確実に所望の値に制御することができる。
【０１３４】
このようにして形成される本実施の形態のｎＭＯＳＦＥＴ１２０Ａは、第１元素添加絶縁層１１１に第１の元素であるＡｌおよび第２の元素であるＬａを含有し、第１元素添加絶縁層１１１上の元素添加金属層１１０に第２の元素であるＬａを含有し、元素添加金属層１１０上の元素添加３１に第２絶縁膜用キャップ層１０９由来の第２の元素であるＬａを含有する。またｐＭＯＳＦＥＴ１２１は、第２元素添加絶縁層１１２に第１の元素であるＡｌを含有し、この第２元素添加絶縁層１１２上に第１の元素であるＡｌおよび第２の元素であるＬａが添加されていないゲート電極用金属膜１０８を備える。
【０１３５】
これによって、それぞれに適した実効仕事関数を有するゲート電極１１４Ａ，１１５を備えるｎＭＯＳＦＥＴ１２０ＡおよびｐＭＯＳＦＥＴ１２１を実現することができる。具体的には、ｎＭＯＳＦＥＴ１２０Ａにおけるｎ側ゲート電極１１４Ａの実効仕事関数を４．０ｅＶ〜４．３ｅＶとし、ｐＭＯＳＦＥＴ１２１におけるｐ側ゲート電極１１５の実効仕事関数を４．９ｅＶ〜５．２ｅＶすることができる。したがって、それぞれに適した閾値電圧を有するｎＭＯＳＦＥＴ１２０ＡおよびｐＭＯＳＦＥＴ１２１を実現することが可能である。
【０１３６】
以上に述べた本実施の形態では、保護層１３０の材料は、金属材料であるＴｉＮであるので、ｐｏｌｙ−Ｓｉ層１１３の形成前に、元素添加保護層１３１を除去する必要はない。このように保護層１３０の材料が金属または不純物を添加したシリコンなどの導電性材料である場合は、ｐｏｌｙ−Ｓｉ層１１３の形成前に、元素添加保護層１３１を除去する必要がないけれども、保護層１３０の材料が絶縁材料である場合は、ｐｏｌｙ−Ｓｉ層１１３の形成前に、元素添加保護層１３１を除去する必要がある。この場合、ｎＭＯＳＦＥＴのｎ側ゲート電極は、ｐｏｌｙ−Ｓｉ層１１３および元素添加金属層１１０によって構成され、ｎＭＯＳＦＥＴは、ｐｏｌｙ−Ｓｉ層１１３、元素添加金属層１１０、第１元素添加絶縁層１１１、界面層１０５およびｐウェル１０３から成るゲートスタック構造となる。
【０１３７】
また本実施の形態では、保護層１３０は、第２絶縁膜用キャップ層１０９の材料が拡散可能な材料、具体的にはゲート電極用金属膜１０８と同一の材料で構成されているが、これに限定されず、第２絶縁膜用キャップ層１０９の材料が拡散しない、または拡散しにくい材料で構成されてもよい。
【０１３８】
図３３は、ゲート電極用金属膜１０８上および保護層１３０上へのｐｏｌｙ−Ｓｉ層１１３の形成が終了した段階の状態を示す断面図である。図２９に示すように、第２絶縁膜用キャップ層１０９上に形成される保護層１３０が、第２絶縁膜用キャップ層１０９の材料が拡散しない、または拡散しにくい材料で構成されている場合は、ｎＭＯＳＦＥＴ領域Ｒｎに属する保護層１３０内に、第２絶縁膜用キャップ層１０９の材料が拡散して元素添加保護層１３１が形成される図３１とは異なり、熱拡散工程では、保護層１３０内に第２絶縁膜用キャップ層１０９の材料が拡散されない。したがって保護層１３０は、そのまま残存する。第２絶縁膜用キャップ層１０９の直下に位置するゲート電極用金属膜１０８には、図３１と同様に、第２絶縁膜用キャップ層１０９の材料が拡散され、ゲート電極用金属膜１０８に第２絶縁膜用キャップ層１０９の材料が添加された元素添加金属層１１０を形成する。図３３では、第２絶縁膜用キャップ層１０９の材料であるＬａがゲート電極用金属膜１０８に拡散されて、Ｌａが添加された元素添加金属層１１０が形成される。
【０１３９】
保護層１３０の材料が金属または不純物を添加したシリコンなどの導電性材料である場合は、熱拡散後、前述の第５の実施の形態と同様にして、ｎＭＯＳＦＥＴ領域Ｒｎに残存する保護層１３０上およびｐＭＯＳＦＥＴ領域Ｒｐのゲート電極用金属膜１０８上に、ｐｏｌｙ−Ｓｉ層１１３が堆積される。その後、ゲート電極を形成するための加工を行うと、ｎＭＯＳＦＥＴ領域Ｒｎでは、ｎ側ゲート電極として、ｐｏｌｙ−Ｓｉ層１１３、保護層１３０および元素添加金属層１１０によって構成されるゲート電極が形成される。したがってｎＭＯＳＦＥＴは、ｐｏｌｙ−Ｓｉ層１１３、保護層１３０、元素添加金属層１１０、第１元素添加絶縁層１１１、界面層１０５およびｐウェル１０３から成るゲートスタック構造となる。この場合、保護層１３０は、導電性を有し、元素添加金属層１１０とは異なる材料で構成されており、上部導電層に相当する。
【０１４０】
保護層１３０の材料が絶縁材料である場合は、ｐｏｌｙ−Ｓｉ層１１３の形成前に、元素添加保護層１３１は除去される。この場合、ｎＭＯＳＦＥＴのｎ側ゲート電極は、ｐｏｌｙ−Ｓｉ層１１３および元素添加金属層１１０によって構成され、ｎＭＯＳＦＥＴは、ｐｏｌｙ−Ｓｉ層１１３、元素添加金属層１１０、第１元素添加絶縁層１１１、界面層１０５およびｐウェル１０３から成るゲートスタック構造となる。
【０１４１】
＜第７の実施の形態＞
次に、本発明の第７の実施の形態である半導体装置の製造方法について説明する。図３４〜図３７は、本発明の第７の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、前述の第５の実施の形態と同様に、半導体装置として、ＣＭＯＳＦＥＴ２２０を製造する。図３４は、拡散抑止層１４０の形成が終了した段階の状態を示す断面図である。図３４〜図３７では、理解を容易にするために、前述の図１〜図２５に示したｐ型半導体層２については、記載を省略している。
【０１４２】
本実施の形態では、前述の第５の実施の形態と同様に、Ｓｉ基板１０１上に、素子分離膜１０２、ｐウェル１０３およびｎウェル１０４が形成された表面側から、全面にわたって界面層１０５、絶縁層１０６、第１絶縁膜用キャップ層１０７、ゲート電極用金属膜１０８を順次に形成した後、ゲート電極用金属膜１０８上全面に、拡散抑止層１４０を形成する。拡散抑止層１４０は、この後に堆積する第２絶縁膜用キャップ層１０９の材料がゲート電極用金属膜１０８に拡散することを抑制または防止する機能を有する。拡散抑止層１４０の材料は、本実施の形態では、前述のゲート電極用金属膜１０８と同一の材料である。拡散抑止層１４０の形成後は、エッチングによって、ｐＭＯＳＦＥＴ領域Ｒｐの拡散抑止層１４０のみを残して、ｎＭＯＳＦＥＴ領域Ｒｎの拡散抑止層１４０を除去する。
【０１４３】
図３５は、第２絶縁膜用キャップ層１０９の形成が終了した段階の状態を示す断面図である。ｎＭＯＳＦＥＴ領域Ｒｎの拡散抑止層１４０を除去した後は、ｎＭＯＳＦＥＴ領域Ｒｎのゲート電極用金属膜１０８上およびｐＭＯＳＦＥＴ領域Ｒｐの拡散抑止層１４０上に、第２絶縁膜用キャップ層１０９を形成する。ｎＭＯＳＦＥＴ領域Ｒｎにおける第２絶縁膜用キャップ層１０９と第１絶縁膜用キャップ層１０７との距離と、ｐＭＯＳＦＥＴ領域Ｒｐにおける第２絶縁膜用キャップ層１０９と第１絶縁膜用キャップ層１０７との距離との関係、すなわちｎＭＯＳＦＥＴ領域Ｒｎにおけるゲート電極用金属膜１０８の厚み寸法と、ｐＭＯＳＦＥＴ領域Ｒｐにおける拡散抑止層１４０およびゲート電極用金属膜１０８の合計の厚み寸法との関係は、たとえば、厚みが大きい方、すなわちｐＭＯＳＦＥＴ領域Ｒｐ側が２０ｎｍであり、厚みが小さい方、すなわちｎＭＯＳＦＥＴ領域Ｒｎ側が１０ｎｍとなるように選ばれる。
【０１４４】
図３６は、元素添加金属層１１０上、ならびに元素未添加金属層１４２および元素添加金属層１４１上へのｐｏｌｙ−Ｓｉ層１１３の形成が終了した段階の状態を示す断面図である。第２絶縁膜用キャップ層１０９の形成後は、各層が形成されたＳｉ基板１０１に熱処理を施して、第１および第２絶縁膜用キャップ層１０７，１０９とともに、絶縁層１０６、ゲート電極用金属膜１０８および拡散抑止層１４０を熱処理する。これによって、第２絶縁膜用キャップ層１０９をゲート電極用金属膜１０８と反応させ、ｎＭＯＳＦＥＴ領域Ｒｎに属するゲート電極用金属膜１０８内に、第２絶縁膜用キャップ層１０９の材料を拡散させることで、図３６に示すように、ｎＭＯＳＦＥＴ領域Ｒｎに、ゲート電極用金属膜１０８に第２絶縁膜用キャップ層１０９の材料が添加された元素添加金属層１１０を形成する。本実施の形態では、第２絶縁膜用キャップ層１０９の材料であるＬａがゲート電極用金属膜１０８に拡散されて、Ｌａが添加された元素添加金属層１１０が形成される。
【０１４５】
また第２絶縁膜用キャップ層１０９の材料は、前述の第５の実施の形態と同様に、第２絶縁膜用キャップ層１０９の下方に位置する絶縁層１０６、すなわちｎＭＯＳＦＥＴ領域Ｒｎに属する絶縁層１０６中にも拡散される。また第１絶縁膜用キャップ層１０７の材料は、第１絶縁膜用キャップ層１０７の直下に位置する絶縁層１０６、すなわちｎＭＯＳＦＥＴ領域ＲｎおよびｐＭＯＳＦＥＴ領域Ｒｐに属する絶縁層１０６に拡散される。これによって、ｎＭＯＳＦＥＴ領域Ｒｎに属する絶縁層１０６は、第１および第２絶縁膜用キャップ層１０７，１０９の材料が添加されて第１元素添加絶縁層１１１となる。本実施の形態では、絶縁層１０６はＨｆＳｉＯＮであるので、第１元素添加絶縁層１１１として、第１絶縁膜用キャップ層１０７の材料であるＡｌと第２絶縁膜用キャップ層１０９の材料であるＬａとが添加されたＨｆＳｉＯＮ層が形成される。
【０１４６】
ｐＭＯＳＦＥＴ領域Ｒｐでは、ｐＭＯＳＦＥＴ領域Ｒｐに属する拡散抑止層１４０内に、第２絶縁膜用キャップ層１０９の材料が拡散され、さらに拡散抑止層１４０の直下に位置するゲート電極用金属膜１０８のうち、拡散抑止層１４０寄りの一部分に、第２絶縁膜用キャップ層１０９の材料が拡散される。これによって、ｐＭＯＳＦＥＴ領域Ｒｐには、図３６に示すように、拡散抑止層１４０とゲート電極用金属膜１０８の一部とに第２絶縁膜用キャップ層１０９の材料であるＬａが添加されて成る元素添加金属層１４１が形成される。また、ゲート電極用金属膜１０８のうち、第２絶縁膜用キャップ層１０９の材料が添加された部分を除く残余の部分は、第２絶縁膜用キャップ層１０９の材料が添加されていない元素未添加金属層１４２となる。
【０１４７】
元素未添加金属層１４２は、電極用導電層に相当する。また元素添加金属層１４１のうち、ゲート電極用金属膜１０８の一部に第２絶縁膜用キャップ層１０９の材料が添加されて成る部分が、第２元素添加導電層に相当し、拡散抑止層１４０に第２絶縁膜用キャップ層１０９の材料が添加されて成る部分が、もう一つの第２元素添加導電層に相当する。本実施の形態では、拡散抑止層１４０とゲート電極用金属膜１０８とは、同一の材料で構成されるので、拡散抑止層１４０とゲート電極用金属膜１０８の一部とが一体化して、前述の元素添加金属層１４１が形成される。
【０１４８】
ｐＭＯＳＦＥＴ領域Ｒｐに属する絶縁層１０６は、前述の第５の実施の形態と同様に、第１絶縁膜用キャップ層１０７の材料が添加されて、第２元素添加絶縁層１１２となる。本実施の形態では、絶縁層１０６はＨｆＳｉＯＮ層であるので、第２元素添加絶縁層１１２として、第１絶縁膜用キャップ層１０７の材料であるＡｌが添加されたＨｆＳｉＯＮ層が形成される。
【０１４９】
本実施の形態においても、前述の第５の実施の形態と同様に、第１および第２絶縁膜用キャップ層１０７，１０９は、拡散させるべき量の材料によって形成されるので、熱処理によって消失する。これによって、ｎＭＯＳＦＥＴ領域Ｒｎでは、前述の第５の実施の形態と同様に、元素添加金属層１１０が露出し、第１元素添加絶縁層１１１の直上に元素添加金属層１１０が形成された状態となる。ｐＭＯＳＦＥＴ領域Ｒｐでは、第２元素添加絶縁層１１２の直上に元素未添加金属層１４２が形成された状態となる。また本実施の形態では、拡散抑止層１４０とゲート電極用金属膜１０８とは、同一の材料で構成されるので、ｐＭＯＳＦＥＴ領域Ｒｐでは、拡散抑止層１４０とゲート電極用金属膜１０８の一部とが一体化して、前述の元素添加金属層１４１が形成される。
【０１５０】
その後、図３６に示すように、ｐｏｌｙ−Ｓｉ層１１３を、３０ｎｍ〜１２０ｎｍの範囲内で、元素添加金属層１１０上および元素添加金属層１４１上に堆積する。本実施の形態でも、前述の第５の実施の形態と同様に、ｐｏｌｙ−Ｓｉ層１１３の形成前に、熱処理工程を行うことが好ましい。
【０１５１】
図３７は、ＣＭＯＳＦＥＴ２２０形成が終了した段階の状態を示す断面図である。図３６のｐｏｌｙ−Ｓｉ層１１３の形成後は、前述の第５の実施の形態と同様に、ドライエッチング法などによって、ｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１Ａの各ゲート電極を形成するための加工を行う。具体的には、ゲート電極の部分とその下層が残存するように、ゲート電極となるｐｏｌｙ−Ｓｉ層１１３、元素添加金属層１１０、元素添加金属層１４１および元素未添加金属層１４２ならびにその下層の第１元素添加絶縁層１１１、第２元素添加絶縁層１１２および界面層１０５をエッチングする。
【０１５２】
本実施の形態において、ｎＭＯＳＦＥＴ１２０は、図２８に示す第５の実施の形態と同様に、ｐｏｌｙ−Ｓｉ層１１３、元素添加金属層１１０、第１元素添加絶縁層１１１、界面層１０５およびｐウェル１０３から成るゲートスタック構造となる。
【０１５３】
またｐＭＯＳＦＥＴ１２１Ａのｐ側ゲート電極１１５Ａは、ｐｏｌｙ−Ｓｉ層１１３、元素添加金属層１４１および元素未添加金属層１４２によって構成され、ｐ側ゲート絶縁膜１１７は、図２８に示す第５の実施の形態と同様に、界面層１０５および第２元素添加絶縁層１１２によって構成される。したがってｐＭＯＳＦＥＴ１２１Ａは、ｐｏｌｙ−Ｓｉ層１１３、元素添加金属層１４１、元素未添加金属層１４２、第２元素添加絶縁層１１２、界面層１０５およびｎウェル１０４から成るゲートスタック構造となる。
【０１５４】
ｎ側ゲート電極１１４およびｐ側ゲート電極１１５Ａの形成後は、前述の第５の実施の形態と同様に、通常のＣＭＯＳＦＥＴ形成プロセスフローを順次に経ることによって、ｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１Ａを形成し、ＣＭＯＳＦＥＴ２２０を形成する。具体的には、ｎＭＯＳＦＥＴ領域Ｒｎにおいて、ｎ側ゲート電極１１４およびｎ側ゲート絶縁膜１１６の両側壁に、たとえばＳｉＯ2から成るサイドウォールスペーサ１１８を形成する。またｐＭＯＳＦＥＴ領域Ｒｐにおいて、ｐ側ゲート電極１１５Ａおよびｐ側ゲート絶縁膜１１７の両側壁に、たとえばＳｉＯ2から成るサイドウォールスペーサ１１８を形成する。その後、イオン打込みなどによってソースドレイン領域１１９を形成することによって、ＣＭＯＳＦＥＴ２２０が形成される。
【０１５５】
このようにして形成される本実施の形態のＣＭＯＳＦＥＴ２２０において、ｎＭＯＳＦＥＴ１２０のｎ側ゲート電極１１４の実効仕事関数は、４．０ｅＶ〜４．３ｅＶであり、ｐＭＯＳＦＥＴ１２１Ａのｐ側ゲート電極１１５Ａの実効仕事関数は、４．９ｅＶ〜５．２ｅＶである。ゲート電極の実効仕事関数は、得られたｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１ＡにおけるＭＯＳ型キャパシタのＣ−Ｖ特性、すなわち容量−ゲート電圧特性から求められるフラットバンド電圧から求められる。
【０１５６】
本実施の形態によれば、ｎＭＯＳＦＥＴ領域ＲｎおよびｐＭＯＳＦＥＴ領域ＲｐのＳｉ基板１０１上に界面層１０５および絶縁層１０６が順次形成され、この絶縁層１０６上に第１絶縁膜用キャップ層１０７およびゲート電極用金属膜１０８が順次形成される。形成されたゲート電極用金属膜１０８のうち、ｐＭＯＳＦＥＴ領域Ｒｐのゲート電極用金属膜１０８上に拡散抑止層１４０が形成され、この拡散抑止層１４０上およびｎＭＯＳＦＥＴ領域Ｒｎのゲート電極用金属膜１０８上に、第２絶縁膜用キャップ層１０９が形成される。形成された第１絶縁膜用キャップ層１０７および第２絶縁膜用キャップ層１０９とともに、絶縁層１０６、ゲート電極用金属膜１０８および拡散抑止層１４０が熱処理される。この熱処理によって、第１絶縁膜用キャップ層１０７に含有されるＡｌを、第１絶縁膜用キャップ層１０７の下方の絶縁層１０６に拡散させることができる。またｎＭＯＳＦＥＴ領域Ｒｎでは、第２絶縁膜用キャップ層１０９に含有されるＬａを、第２絶縁膜用キャップ層１０９の下方のゲート電極用金属膜１０８に拡散させ、さらにゲート電極用金属膜１０８の下方の絶縁層１０６に拡散させることができる。
【０１５７】
ｐＭＯＳＦＥＴ領域Ｒｐでは、第２絶縁膜用キャップ層１０９は拡散抑止層１４０上に形成されるので、拡散抑止層１４０によって、ゲート電極用金属膜１０８および絶縁層１０６へのＬａの拡散を抑制または防止することができる。これによって、ｎＭＯＳＦＥＴ領域Ｒｎでは、ＡｌおよびＬａを含有する絶縁層１０６を形成し、ｐＭＯＳＦＥＴ領域Ｒｐでは、Ａｌを含有する絶縁層１０６を形成することができるので、ｎＭＯＳＦＥＴ１２０の閾値電圧およびｐＭＯＳＦＥＴ１２１Ａの閾値電圧をそれぞれ制御することができる。したがって、閾値電圧の制御範囲を広げることができる。
【０１５８】
また第２絶縁膜用キャップ層１０９は、ゲート電極用金属膜１０８上に形成されており、第２絶縁膜用キャップ層１０９と絶縁層１０６との間にはゲート電極用金属膜１０８が介在するので、ｎＭＯＳＦＥＴ領域Ｒｎに第２絶縁膜用キャップ層１０９を形成するために、たとえば第２絶縁膜用キャップ層１０９をｎＭＯＳＦＥＴ領域ＲｎとｐＭＯＳＦＥＴ領域Ｒｐとにわたって形成した後、ｐＭＯＳＦＥＴ領域Ｒｐの第２絶縁膜用キャップ層１０９を除去するときに、絶縁層１０６が劣化することを防ぐことができる。これによって、劣化による絶縁層１０６の信頼性の低下を防止し、ｎ側ゲート絶縁膜１１６およびｐ側ゲート絶縁膜１１７の信頼性の低下を防止することができる。したがって、絶縁層１０６の信頼性の低下、ひいてはｎ側ゲート絶縁膜１１６およびｐ側ゲート絶縁膜１１７の信頼性の低下を防止するとともに、閾値電圧の制御範囲を広げることができる。
【０１５９】
以上のように本実施の形態によれば、ｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１Ａがそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置２２０を容易に製造することができる。
【０１６０】
以上のようにして形成される本実施の形態のｎＭＯＳＦＥＴ１２０は、第１元素添加絶縁層１１１に第１の元素であるＡｌおよび第２の元素であるＬａを含有し、この第１元素添加絶縁層１１１上の元素添加金属層１１０に第２の元素であるＬａを含有する。またｐＭＯＳＦＥＴ１２１Ａは、第２元素添加絶縁層１１２に第１の元素であるＡｌを含有し、この第２元素添加絶縁層１１２上に第１の元素であるＡｌおよび第２の元素であるＬａが添加されていない元素未添加金属層１４２を備え、この元素未添加金属層１４２上の第２元素添加導電層および、もう一つの第２元素添加導電層である元素添加金属層１４１に第２の元素であるＬａを含有する。
【０１６１】
これによって、それぞれに適した実効仕事関数を有するゲート電極１１４，１１５Ａを備えるｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１Ａを実現することができる。具体的には、ｎＭＯＳＦＥＴ１２０におけるｎ側ゲート電極１１４の実効仕事関数を４．０ｅＶ〜４．３ｅＶとし、ｐＭＯＳＦＥＴ１２１Ａにおけるｐ側ゲート電極１１５Ａの実効仕事関数を４．９ｅＶ〜５．２ｅＶすることができる。したがって、それぞれに適した閾値電圧を有するｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１Ａを実現することが可能である。
【０１６２】
また第１および第２元素添加絶縁層１１１，１１２は、第１および第２元素添加絶縁層１１１，１１２となるゲート絶縁膜用絶縁層１０６上でエッチングを実施することなく形成することが可能であるので、製造過程における劣化が防止され、信頼性の低下が防止される。したがって、ｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１Ａがそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置２２０を実現することが可能である。
【０１６３】
＜第８の実施の形態＞
次に、本発明の第８の実施の形態である半導体装置の製造方法について説明する。図３８〜図４１は、本発明の第８の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、前述の第５の実施の形態と同様に、半導体装置として、ＣＭＯＳＦＥＴ２３０を製造する。図３８は、ｎＭＯＳＦＥＴ領域Ｒｎの第１絶縁膜用キャップ層１０７の一部を除去した段階の状態を示す断面図である。図３８〜図４１では、理解を容易にするために、前述の図１〜図２５に示したｐ型半導体層２については、記載を省略している。
【０１６４】
本実施の形態では、前述の第５の実施の形態と同様にして、Ｓｉ基板１０１上に、素子分離膜１０２、ｐウェル１０３およびｎウェル１０４が形成された表面側から、全面にわたって界面層１０５、絶縁層１０６、第１絶縁膜用キャップ層１０７、ゲート電極用金属膜１０８Ａを順次に形成した後、ｎＭＯＳＦＥＴ領域Ｒｎの全体にわたって、ゲート電極用金属膜１０８Ａの一部を、エッチバックなどによって厚み方向に除去する。
【０１６５】
図３９は、第２絶縁膜用キャップ層１０９の形成が終了した段階の状態を示す断面図である。ｎＭＯＳＦＥＴ領域Ｒｎのゲート電極用金属膜１０８Ａの一部を除去した後は、ｎＭＯＳＦＥＴ領域ＲｎおよびｐＭＯＳＦＥＴ領域Ｒｐのゲート電極用金属膜１０８Ａ上に、第２絶縁膜用キャップ層１０９を形成する。
【０１６６】
図４０は、ｎＭＯＳＦＥＴ領域ＲｎおよびｐＭＯＳＦＥＴ領域Ｒｐの元素添加金属層１１０上へのｐｏｌｙ−Ｓｉ層１１３の形成が終了した段階の状態を示す断面図である。第２絶縁膜用キャップ層１０９の形成後は、熱処理を施して、第２絶縁膜用キャップ層１０９をゲート電極用金属膜１０８Ａと反応させ、ｎＭＯＳＦＥＴ領域Ｒｎに属するゲート電極用金属膜１０８Ａ内に、第２絶縁膜用キャップ層１０９の材料を拡散させることで、図４０に示すように、ｎＭＯＳＦＥＴ領域Ｒｎに、ゲート電極用金属膜１０８Ａに第２絶縁膜用キャップ層１０９の材料が添加された元素添加金属層１１０を形成する。本実施の形態では、第２絶縁膜用キャップ層１０９の材料であるＬａがゲート電極用金属膜１０８Ａに拡散されて、Ｌａが添加された元素添加金属層１１０が形成される。元素添加金属層１１０は、第１元素添加金属層に相当する。
【０１６７】
また第２絶縁膜用キャップ層１０９の材料は、前述の第５の実施の形態と同様に、第２絶縁膜用キャップ層１０９の下方に位置する絶縁層１０６、すなわちｎＭＯＳＦＥＴ領域Ｒｎに属する絶縁層１０６中にも拡散される。また第１絶縁膜用キャップ層１０７の材料は、第１絶縁膜用キャップ層１０７の直下に位置する絶縁層１０６、すなわちｎＭＯＳＦＥＴ領域ＲｎおよびｐＭＯＳＦＥＴ領域Ｒｐに属する絶縁層１０６に拡散される。これによって、ｎＭＯＳＦＥＴ領域Ｒｎに属する絶縁層１０６は、第１および第２絶縁膜用キャップ層１０７，１０９の材料が添加されて第１元素添加絶縁層１１１となる。本実施の形態では、絶縁層１０６はＨｆＳｉＯＮであるので、第１元素添加絶縁層１１１として、第１絶縁膜用キャップ層１０７の材料であるＡｌと第２絶縁膜用キャップ層１０９の材料であるＬａとが添加されたＨｆＳｉＯＮ層が形成される。
【０１６８】
ｐＭＯＳＦＥＴ領域Ｒｐでは、第２絶縁膜用キャップ層１０９の直下に位置するゲート電極用金属膜１０８Ａのうち、第２絶縁膜用キャップ層１０９寄りの一部分に、第２絶縁膜用キャップ層１０９の材料が拡散される。これによって、ｐＭＯＳＦＥＴ領域Ｒｐには、図４０に示すように、ゲート電極用金属膜１０８Ａの一部に第２絶縁膜用キャップ層１０９の材料であるＬａが添加されて成る元素添加金属層１１０が形成される。また、ゲート電極用金属膜１０８Ａのうち、第２絶縁膜用キャップ層１０９の材料が添加された部分を除く残余の部分は、第２絶縁膜用キャップ層１０９の材料が添加されていない元素未添加金属層１４２となる。元素添加金属層１１０は、第２元素添加導電層に相当し、元素未添加金属層１４２は、電極用導電層に相当する。
【０１６９】
ｐＭＯＳＦＥＴ領域Ｒｐに属する絶縁層１０６は、前述の第５の実施の形態と同様に、第１絶縁膜用キャップ層１０７の材料が添加されて、第２元素添加絶縁層１１２となる。本実施の形態では、絶縁層１０６はＨｆＳｉＯＮ層であるので、第２元素添加絶縁層１１２として、第１絶縁膜用キャップ層１０７の材料であるＡｌが添加されたＨｆＳｉＯＮ層が形成される。
【０１７０】
本実施の形態においても、前述の第５の実施の形態と同様に、第１および第２絶縁膜用キャップ層１０７，１０９は、拡散させるべき量の材料によって形成されるので、熱処理によって消失する。これによって、ｎＭＯＳＦＥＴ領域Ｒｎでは、元素添加金属層１１０が露出し、第１元素添加絶縁層１１１の直上に元素添加金属層１１０が形成された状態となる。ｐＭＯＳＦＥＴ領域Ｒｐでは、元素添加金属層１１０が露出し、第２元素添加絶縁層１１２の直上に元素未添加金属層１４２が形成された状態となる。
【０１７１】
その後、図４０に示すように、ｐｏｌｙ−Ｓｉ層１１３を、３０ｎｍ〜１２０ｎｍの範囲内で、ｎＭＯＳＦＥＴ領域ＲｎおよびｐＭＯＳＦＥＴ領域Ｒｐの元素添加金属層１１０上に堆積する。本実施の形態でも、前述の第５の実施の形態と同様に、ｐｏｌｙ−Ｓｉ層１１３の形成前に、熱処理工程を行うことが好ましい。
【０１７２】
図４１は、ＣＭＯＳＦＥＴ２３０形成が終了した段階の状態を示す断面図である。図４０のｐｏｌｙ−Ｓｉ層１１３の形成後は、前述の第５の実施の形態と同様に、ドライエッチング法などによって、ｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１Ｂの各ゲート電極を形成するための加工を行う。具体的には、ゲート電極の部分とその下層が残存するように、ゲート電極となるｐｏｌｙ−Ｓｉ層１１３、元素添加金属層１１０、および元素未添加金属層１４２ならびにその下層の第１元素添加絶縁層１１１、第２元素添加絶縁層１１２および界面層１０５をエッチングする。
【０１７３】
本実施の形態において、ｎＭＯＳＦＥＴ１２０は、図２８に示す第５の実施の形態と同様に、ｐｏｌｙ−Ｓｉ層１１３、元素添加金属層１１０、第１元素添加絶縁層１１１、界面層１０５およびｐウェル１０３から成るゲートスタック構造となる。
【０１７４】
またｐＭＯＳＦＥＴ１２１Ｂのｐ側ゲート電極１１５Ｂは、ｐｏｌｙ−Ｓｉ層１１３、元素添加金属層１１０および元素未添加金属層１４２によって構成され、ｐ側ゲート絶縁膜１１７は、図２８に示す第５の実施の形態と同様に、界面層１０５および第２元素添加絶縁層１１２によって構成される。したがってｐＭＯＳＦＥＴ１２１Ｂは、ｐｏｌｙ−Ｓｉ層１１３、元素添加金属層１１０、元素未添加金属層１４２、第２元素添加絶縁層１１２、界面層１０５およびｎウェル１０４から成るゲートスタック構造となる。
【０１７５】
ｎ側ゲート電極１１４およびｐ側ゲート電極１１５Ｂの形成後は、前述の第５の実施の形態と同様に、通常のＣＭＯＳＦＥＴ形成プロセスフローを順次に経ることによって、ｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１Ｂを形成し、ＣＭＯＳＦＥＴ２３０を形成する。具体的には、ｎＭＯＳＦＥＴ領域Ｒｎにおいて、ｎ側ゲート電極１１４およびｎ側ゲート絶縁膜１１６の両側壁に、たとえばＳｉＯ2から成るサイドウォールスペーサ１１８を形成する。またｐＭＯＳＦＥＴ領域Ｒｐにおいて、ｐ側ゲート電極１１５Ｂおよびｐ側ゲート絶縁膜１１７の両側壁に、たとえばＳｉＯ2から成るサイドウォールスペーサ１１８を形成する。その後、イオン打込みなどによってソースドレイン領域１１９を形成することによって、ＣＭＯＳＦＥＴ２３０が形成される。
【０１７６】
このようにして形成される本実施の形態のＣＭＯＳＦＥＴ２３０において、ｎＭＯＳＦＥＴ１２０のｎ側ゲート電極１１４の実効仕事関数は、４．０ｅＶ〜４．３ｅＶであり、ｐＭＯＳＦＥＴ１２１Ｂのｐ側ゲート電極１１５Ｂの実効仕事関数は、４．９ｅＶ〜５．２ｅＶである。ゲート電極の実効仕事関数は、得られたｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１ＢにおけるＭＯＳ型キャパシタのＣ−Ｖ特性、すなわち容量−ゲート電圧特性から求められるフラットバンド電圧から求められる。
【０１７７】
本実施の形態によれば、ｎＭＯＳＦＥＴ領域ＲｎおよびｐＭＯＳＦＥＴ領域ＲｐのＳｉ基板１０１上に界面層１０５および絶縁層１０６が順次形成され、この絶縁層１０６上に第１絶縁膜用キャップ層１０７およびゲート電極用金属膜１０８が順次形成される。ゲート電極用金属膜１０８は、ｐＭＯＳＦＥＴ領域Ｒｐにおける厚み寸法の方がｎＭＯＳＦＥＴ領域Ｒｎにおける厚み寸法よりも大きく形成される。このゲート電極用金属膜１０８上に、ｎＭＯＳＦＥＴ領域ＲｎおよびｐＭＯＳＦＥＴ領域Ｒｐにわたって、第２絶縁膜用キャップ層１０９が形成される。形成された第１絶縁膜用キャップ層１０７および第２絶縁膜用キャップ層１０９とともに、絶縁層１０６およびゲート電極用金属膜１０８が熱処理される。この熱処理によって、第１絶縁膜用キャップ層１０７に含有される第１の元素、具体的にはＡｌを、第１絶縁膜用キャップ層１０７の下方の絶縁層１０６に拡散させることができる。また第２絶縁膜用キャップ層１０９に含有される第２の元素、具体的にはＬａを、第２絶縁膜用キャップ層１０９の下方のゲート電極用金属膜１０８に拡散させ、さらにゲート電極用金属膜１０８の下方の絶縁層１０６に拡散させることが可能である。
【０１７８】
ゲート電極用金属膜１０８は、ｐＭＯＳＦＥＴ領域Ｒｐにおける厚み寸法の方が、ｎＭＯＳＦＥＴ領域Ｒｎにおける厚み寸法よりも大きいので、ｐＭＯＳＦＥＴ領域Ｒｐでは、ｎＭＯＳＦＥＴ領域Ｒｎに比べて、ゲート電極用金属膜１０８および絶縁層１０６へのＬａの拡散を抑制することができる。たとえば、Ｌａを、ｎＭＯＳＦＥＴ領域Ｒｎでは絶縁層１０６まで拡散させ、ｐＭＯＳＦＥＴ領域Ｒｐでは絶縁層１０６までは拡散しないようにすることができる。これによって、ｎＭＯＳＦＥＴ領域Ｒｎでは、ＡｌおよびＬａを含有する絶縁層１０６を形成し、ｐＭＯＳＦＥＴ領域Ｒｐでは、Ａｌを含有する絶縁層１０６を形成することができるので、ｎＭＯＳＦＥＴ１２０の閾値電圧およびｐＭＯＳＦＥＴ１２１Ｂの閾値電圧をそれぞれ制御することができる。これによって、閾値電圧の制御範囲を広げることができる。
【０１７９】
また第２絶縁膜用キャップ層１０９は、ゲート電極用金属膜１０８上に形成されており、第２絶縁膜用キャップ層１０９と絶縁層１０６との間にはゲート電極用金属膜１０８が介在するので、第２絶縁膜用キャップ層１０９を形成するときに絶縁層１０６が劣化することを防ぐことができる。これによって、劣化による絶縁層１０６の信頼性の低下を防止することができる。したがって、絶縁層１０６の信頼性の低下を防止するとともに、閾値電圧の制御範囲を広げることができる。
【０１８０】
以上のように本実施の形態によれば、ｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１Ｂがそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置２３０を容易に製造することができる。
【０１８１】
以上のようにして形成される本実施の形態のｎＭＯＳＦＥＴ１２０は、第１元素添加絶縁層１１１に第１の元素であるＡｌおよび第２の元素であるＬａを含有し、この第１元素添加絶縁層１１１上の元素添加金属層１１０に第２の元素であるＬａを含有する。またｐＭＯＳＦＥＴ１２１Ｂは、第２元素添加絶縁層１１２に第１の元素であるＡｌを含有し、この第２元素添加絶縁層１１２上に第１の元素であるＡｌおよび第２の元素であるＬａが添加されていない元素未添加金属層１４２を備え、この元素未添加金属層１４２上の元素添加金属層１１０に第２の元素であるＬａを含有する。
【０１８２】
これによって、それぞれに適した実効仕事関数を有するゲート電極１１４，１１５Ｂを備えるｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１Ｂを実現することができる。具体的には、ｎＭＯＳＦＥＴ１２０におけるｎ側ゲート電極１１４の実効仕事関数を４．０ｅＶ〜４．３ｅＶとし、ｐＭＯＳＦＥＴ１２１Ｂにおけるｐ側ゲート電極１１５Ｂの実効仕事関数を４．９ｅＶ〜５．２ｅＶすることができる。したがって、それぞれに適した閾値電圧を有するｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１Ｂを実現することが可能である。
【０１８３】
また第１および第２元素添加絶縁層１１１，１１２は、第１および第２元素添加絶縁層１１１，１１２となるゲート絶縁膜用絶縁層１０６上でエッチングを実施することなく形成することが可能であるので、製造過程における劣化が防止され、信頼性の低下が防止される。したがって、ｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１Ｂがそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置２３０を実現することが可能である。
【０１８４】
＜第９の実施の形態＞
次に、本発明の第９の実施の形態である半導体装置の製造方法について説明する。図４２〜図４６は、本発明の第９の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、前述の第５の実施の形態と同様に、半導体装置として、ＣＭＯＳＦＥＴ２４０を製造する。図４２は、拡散抑止層１４０Ａの形成が終了した段階の状態を示す断面図である。図４２〜図４６では、理解を容易にするために、前述の図１〜図２５に示したｐ型半導体層２については、記載を省略している。
【０１８５】
本実施の形態では、前述の第５の実施の形態と同様に、Ｓｉ基板１０１上に、素子分離膜１０２、ｐウェル１０３およびｎウェル１０４が形成された表面側から、全面にわたって界面層１０５、絶縁層１０６、第１絶縁膜用キャップ層１０７、ゲート電極用金属膜１０８を順次に形成した後、ゲート電極用金属膜１０８上全面に、拡散抑止層１４０Ａを形成する。拡散抑止層１４０Ａは、この後に堆積する第２絶縁膜用キャップ層１０９の材料がゲート電極用金属膜１０８に拡散することを抑止する機能を有する。拡散抑止層１４０Ａは、本実施の形態では、第２絶縁膜用キャップ層１０９の材料の拡散を抑止するように形成される。
【０１８６】
拡散抑止層１４０Ａの材料は、本実施の形態では、前述のゲート電極用金属膜１０８と異なる材料である。拡散抑止層１４０Ａが第２絶縁膜用キャップ層１０９の材料を拡散可能か否かは、拡散抑止層１４０Ａの材料を構成する元素だけでなく、拡散抑止層１４０Ａの成膜条件などによっても変化する。したがって、前述の「ゲート電極用金属膜１０８と異なる材料」とは、ゲート電極用金属膜１０８の材料と構成する元素が異なる場合だけでなく、ゲート電極用金属膜１０８の材料と構成する元素が同じであるが、成膜条件などが異なり、層の性質が異なる場合も含む。本実施の形態において、拡散抑止層１４０Ａは、ＴｉＮによって構成される。拡散抑止層１４０Ａの形成後は、エッチングによって、ｐＭＯＳＦＥＴ領域Ｒｐの拡散抑止層１４０Ａのみを残して、ｎＭＯＳＦＥＴ領域Ｒｎの拡散抑止層１４０Ａを除去する。
【０１８７】
図４３は、第２絶縁膜用キャップ層１０９の形成が終了した段階の状態を示す断面図である。ｎＭＯＳＦＥＴ領域Ｒｎの拡散抑止層１４０Ａを除去した後は、ｎＭＯＳＦＥＴ領域Ｒｎのゲート電極用金属膜１０８上およびｐＭＯＳＦＥＴ領域Ｒｐの拡散抑止層１４０Ａ上に、第２絶縁膜用キャップ層１０９を形成する。
【０１８８】
図４４は、ｐＭＯＳＦＥＴ領域Ｒｐの第２絶縁膜用キャップ層１０９を除去する段階の状態を示す断面図である。第２絶縁膜用キャップ層１０９の形成後は、熱処理を施して、第２絶縁膜用キャップ層１０９をゲート電極用金属膜１０８と反応させ、ｎＭＯＳＦＥＴ領域Ｒｎに属するゲート電極用金属膜１０８内に、第２絶縁膜用キャップ層１０９の材料を拡散させることで、図４４に示すように、ｎＭＯＳＦＥＴ領域Ｒｎに、ゲート電極用金属膜１０８に第２絶縁膜用キャップ層１０９の材料が添加された元素添加金属層１１０を形成する。本実施の形態では、第２絶縁膜用キャップ層１０９の材料であるＬａがゲート電極用金属膜１０８に拡散されて、Ｌａが添加された元素添加金属層１１０が形成される。
【０１８９】
また第２絶縁膜用キャップ層１０９の材料は、前述の第５の実施の形態と同様に、第２絶縁膜用キャップ層１０９の下方に位置する絶縁層１０６、すなわちｎＭＯＳＦＥＴ領域Ｒｎに属する絶縁層１０６中にも拡散される。また第１絶縁膜用キャップ層１０７の材料は、第１絶縁膜用キャップ層１０７の直下に位置する絶縁層１０６、すなわちｎＭＯＳＦＥＴ領域ＲｎおよびｐＭＯＳＦＥＴ領域Ｒｐに属する絶縁層１０６に拡散される。これによって、ｎＭＯＳＦＥＴ領域Ｒｎに属する絶縁層１０６は、第１および第２絶縁膜用キャップ層１０７，１０９の材料が添加されて第１元素添加絶縁層１１１となる。本実施の形態では、絶縁層１０６はＨｆＳｉＯＮであるので、第１元素添加絶縁層１１１として、第１絶縁膜用キャップ層１０７の材料であるＡｌと第２絶縁膜用キャップ層１０９の材料であるＬａとが添加されたＨｆＳｉＯＮ層が形成される。
【０１９０】
ｐＭＯＳＦＥＴ領域Ｒｐでは、第２絶縁膜用キャップ層１０９の材料と、拡散抑止層１４０Ａとが反応しないので、第２絶縁膜用キャップ層１０９の材料は、ｐＭＯＳＦＥＴ領域Ｒｐに属する拡散抑止層１４０Ａ内に拡散されない。その結果、ｐＭＯＳＦＥＴ領域Ｒｐにおいて、第２絶縁膜用キャップ層１０９の材料は、ゲート電極用金属膜１０８内にも拡散されない。したがってｐＭＯＳＦＥＴ領域Ｒｐでは、熱処理後においても、図４４に示すように、拡散抑止層１４０Ａとゲート電極用金属膜１０８とがそのまま残存する。この残存するゲート電極用金属膜１０８が、電極用導電層に相当する。拡散抑止層１４０Ａは、ゲート電極用金属膜１０８とは異なる材料で構成されており、上部導電層に相当する。
【０１９１】
また、ｐＭＯＳＦＥＴ領域Ｒｐに属する絶縁層１０６は、前述の第５の実施の形態と同様に、第１絶縁膜用キャップ層１０７の材料が添加されて、第２元素添加絶縁層１１２となる。本実施の形態では、絶縁層１０６はＨｆＳｉＯＮ層であるので、第２元素添加絶縁層１１２として、第１絶縁膜用キャップ層１０７の材料であるＡｌが添加されたＨｆＳｉＯＮ層が形成される。
【０１９２】
本実施の形態においても、前述の第５の実施の形態と同様に、第１および第２絶縁膜用キャップ層１０７，１０９は、拡散させるべき量の材料によって形成されるので、第１絶縁膜用キャップ層１０７は、熱処理によって消失する。第２絶縁膜用キャップ層１０９も、ｎＭＯＳＦＥＴ領域Ｒｎでは消失する。ｐＭＯＳＦＥＴ領域Ｒｐでは、第２絶縁膜用キャップ層１０９は拡散抑止層１４０上に形成されており、この拡散抑止層１４０Ａは、本実施の形態では、第２絶縁膜用キャップ層１０９の材料の拡散を阻止するように形成されている。したがって、ｐＭＯＳＦＥＴ領域Ｒｐでは、第２絶縁膜用キャップ層１０９が残存する。元素添加金属層１１０、第１および第２元素添加絶縁層１１１，１１２の形成後は、ｐＭＯＳＦＥＴ領域Ｒｐの第２絶縁膜用キャップ層１０９を、ウェットエッチングなどによって除去する。
【０１９３】
図４５は、拡散抑止層１４０Ａ上および元素添加金属層１１０上へのｐｏｌｙ−Ｓｉ層１１３の形成が終了した段階の状態を示す断面図である。ｐＭＯＳＦＥＴ領域Ｒｐの第２絶縁膜用キャップ層１０９を除去した後は、図４５に示すように、ｐｏｌｙ−Ｓｉ層１１３を、３０ｎｍ〜１２０ｎｍの範囲内で、拡散抑止層１４０Ａ上および元素添加金属層１１０上に堆積する。本実施の形態でも、前述の第５の実施の形態と同様に、ｐｏｌｙ−Ｓｉ層１１３の形成前に、熱処理工程を行うことが好ましい。
【０１９４】
図４６は、ＣＭＯＳＦＥＴ２４０形成が終了した段階の状態を示す断面図である。図４５のｐｏｌｙ−Ｓｉ層１１３の形成後は、前述の第５の実施の形態と同様に、ドライエッチング法などによって、ｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１Ｃの各ゲート電極を形成するための加工を行う。具体的には、ゲート電極の部分とその下層が残存するように、ゲート電極となるｐｏｌｙ−Ｓｉ層１１３、元素添加金属層１１０、拡散抑止層１４０Ａおよびゲート電極用金属膜１０８ならびにその下層の第１元素添加絶縁層１１１、第２元素添加絶縁層１１２および界面層１０５をエッチングする。
【０１９５】
本実施の形態において、ｎＭＯＳＦＥＴ１２０は、図２８に示す第５の実施の形態と同様に、ｐｏｌｙ−Ｓｉ層１１３、元素添加金属層１１０、第１元素添加絶縁層１１１、界面層１０５およびｐウェル１０３から成るゲートスタック構造となる。
【０１９６】
またｐＭＯＳＦＥＴ１２１Ｃのｐ側ゲート電極１１５Ｃは、ｐｏｌｙ−Ｓｉ層１１３、拡散抑止層１４０Ａおよびゲート電極用金属膜１０８によって構成され、ｐ側ゲート絶縁膜１１７は、図２８に示す第５の実施の形態と同様に、界面層１０５および第２元素添加絶縁層１１２によって構成される。したがってｐＭＯＳＦＥＴ１２１Ｃは、ｐｏｌｙ−Ｓｉ層１１３、拡散抑止層１４０Ａ、ゲート電極用金属膜１０８、第２元素添加絶縁層１１２、界面層１０５およびｎウェル１０４から成るゲートスタック構造となる。
【０１９７】
ｎ側ゲート電極１１４およびｐ側ゲート電極１１５Ｃの形成後は、前述の第５の実施の形態と同様に、通常のＣＭＯＳＦＥＴ形成プロセスフローを順次に経ることによって、ｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１Ｃを形成し、ＣＭＯＳＦＥＴ２４０を形成する。具体的には、ｎＭＯＳＦＥＴ領域Ｒｎにおいて、ｎ側ゲート電極１１４およびｎ側ゲート絶縁膜１１６の両側壁に、たとえばＳｉＯ2から成るサイドウォールスペーサ１１８を形成する。またｐＭＯＳＦＥＴ領域Ｒｐにおいて、ｐ側ゲート電極１１５Ｃおよびｐ側ゲート絶縁膜１１７の両側壁に、たとえばＳｉＯ2から成るサイドウォールスペーサ１１８を形成する。その後、イオン打込みなどによってソースドレイン領域１１９を形成することによって、ＣＭＯＳＦＥＴ２４０が形成される。
【０１９８】
このようにして形成される本実施の形態のＣＭＯＳＦＥＴ２４０において、ｎＭＯＳＦＥＴ１２０のｎ側ゲート電極１１４の実効仕事関数は、４．０ｅＶ〜４．３ｅＶであり、ｐＭＯＳＦＥＴ１２１Ｃのｐ側ゲート電極１１５Ｃの実効仕事関数は、４．９ｅＶ〜５．２ｅＶである。ゲート電極の実効仕事関数は、得られたｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１ＣにおけるＭＯＳ型キャパシタのＣ−Ｖ特性、すなわち容量−ゲート電圧特性から求められるフラットバンド電圧から求められる。
【０１９９】
本実施の形態では、拡散抑止層１４０Ａは、第２絶縁膜用キャップ層１０９の材料の拡散を防止するように形成される。本実施の形態のように、第２絶縁膜用キャップ層１０９が、たとえばＬａ酸化物などの希土類材料から成る場合、第２絶縁膜用キャップ層１０９は、潮解性を有するので、ｎＭＯＳＦＥＴ領域ＲｎおよびｐＭＯＳＦＥＴ領域Ｒｐにわたって形成した後、片側領域のみを除去する方法で、一方の領域のみに第２絶縁膜用キャップ層１０９を形成することは困難である。
【０２００】
本実施の形態では、拡散抑止層１４０Ａを形成することによって、ｐＭＯＳＦＥＴ領域Ｒｐの第２絶縁膜用キャップ層１０９を除去することなく、ｐＭＯＳＦＥＴ領域Ｒｐにおける第２絶縁膜用キャップ層１０９の材料の拡散を防止することができる。したがって、第２絶縁膜用キャップ層１０９の片側領域を除去する工程を省くことができるので、製造フローを簡略化することができる。また片側領域の除去による第２絶縁膜用キャップ層１０９の劣化が無くなるので、その後の熱処理のときに、第２絶縁膜用キャップ層１０９の材料をｎＭＯＳＦＥＴ領域Ｒｎのゲート電極用金属膜１０８および絶縁層１０６に、より確実に拡散させることができる。これによって、ｎＭＯＳＦＥＴ１２０の閾値電圧を、より確実に所望の値に制御することができる。
【０２０１】
以上のようにして形成される本実施の形態のｎＭＯＳＦＥＴ１２０は、第１元素添加絶縁層１１１に第１の元素であるＡｌおよび第２の元素であるＬａを含有し、この第１元素添加絶縁層１１１上のｎＭＯＳＦＥＴ領域Ｒｎのゲート電極用金属膜１０８に第２の元素であるＬａを含有する。またｐＭＯＳＦＥＴ１２１Ｃは、第２元素添加絶縁層１１２に第１の元素であるＡｌを含有し、この第２元素添加絶縁層１１２上に第１の元素であるＡｌおよび第２の元素であるＬａが添加されていないゲート電極用金属膜１０８を備え、このゲート電極用金属膜１０８上にゲート電極用金属膜１０８とは異なる材料から成る拡散抑止層１４０Ａを備える。
【０２０２】
これによって、それぞれに適した実効仕事関数を有するゲート電極１１４，１１５Ｃを備えるｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１Ｃを実現することができる。具体的には、ｎＭＯＳＦＥＴ１２０におけるｎ側ゲート電極１１４の実効仕事関数を４．０ｅＶ〜４．３ｅＶとし、ｐＭＯＳＦＥＴ１２１Ｃにおけるｐ側ゲート電極１１５Ｃの実効仕事関数を４．９ｅＶ〜５．２ｅＶすることができる。したがって、それぞれに適した閾値電圧を有するｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１Ｃを実現することが可能である。
【０２０３】
また第１および第２元素添加絶縁層１１１，１１２は、第１および第２元素添加絶縁層１１１，１１２となるゲート絶縁膜用絶縁層１０６上でエッチングを実施することなく形成することが可能であるので、製造過程における劣化が防止され、信頼性の低下が防止される。したがって、ｎＭＯＳＦＥＴ１２０およびｐＭＯＳＦＥＴ１２１Ｃがそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置２４０を実現することが可能である。
【０２０４】
＜第１０の実施の形態＞
次に、本発明の第１０の実施の形態である半導体装置の製造方法について説明する。図４７〜図４９は、本発明の第１０の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、前述の第５の実施の形態と同様に、半導体装置として、ＣＭＯＳＦＥＴ２５０を製造する。図４７〜図４９では、理解を容易にするために、前述の図１〜図２５に示したｐ型半導体層２については、記載を省略している。
【０２０５】
図４７は、熱処理が終了した段階の状態を示す断面図である。まず、前述の第５の実施の形態と同様にして、Ｓｉ基板１０１に素子分離膜１０２、ｐウェル１０３およびｎウェル１０４を形成し、さらにＳｉ基板１０１上に界面層１０５、絶縁層１０６、第１絶縁膜用キャップ層１０７、ゲート電極用金属膜１０８および第２絶縁膜用キャップ層１０９を順次に形成した後、熱処理を施す。これによって、図４７に示すように、ｎＭＯＳＦＥＴ領域Ｒｎでは、第２絶縁膜用キャップ層１０９に含有される元素がゲート電極用金属膜１０８に添加されて元素添加金属層１１０が形成されるとともに、第１絶縁膜用キャップ層１０７に含有される元素および第２絶縁膜用キャップ層１０９に含有される元素が絶縁層１０６に添加されて第１元素添加絶縁層１１１が形成される。またｐＭＯＳＦＥＴ領域Ｒｐでは、第１絶縁膜用キャップ層１０７に含有される元素が絶縁層１０６に添加されて、第２元素添加絶縁層１１２が形成される。
【０２０６】
図４８は、ゲート電極用金属膜１０８上および元素添加金属層１１０上への第２ゲート電極用金属膜１５０およびｐｏｌｙ−Ｓｉ層１１３の形成が終了した段階の状態を示す断面図である。熱処理後、本実施の形態では、ｐｏｌｙ−Ｓｉ層１１３を形成する前に、第２ゲート電極用金属膜１５０を、ゲート電極用金属膜１０８上および元素添加金属層１１０上に堆積する。第２ゲート電極用金属膜１５０は、第２金属膜に相当し、前述の第４の実施の形態における第２ゲート電極用金属膜Ｎに相当する。第２ゲート電極用金属膜１５０の膜厚、すなわち厚み寸法は、３ｎｍ以上２０ｎｍ以下であることが好ましい。
【０２０７】
第２ゲート電極用金属膜１５０は、導電性材料から成る。第２ゲート電極用金属膜１５０の材料は、ゲート電極用金属膜１０８と同一材料でもよいし、異なる材料でもよい。本実施の形態では、第２ゲート電極用金属膜１５０とゲート電極用金属膜１０８とは、同一の材料、具体的にはＴｉＮで構成される。第２ゲート電極用金属膜１５０を構成する導電性材料としては、ＴｉＮに限らず、ゲート電極用金属膜１０８を構成する導電性材料と同様のものが挙げられる。第２ゲート電極用金属膜１５０の形成後は、ｐｏｌｙ−Ｓｉ層１１３を、３０ｎｍ〜１２０ｎｍの範囲内で、第２ゲート電極用金属膜１５０上に堆積する。
【０２０８】
図４９は、ＣＭＯＳＦＥＴ２５０の形成が終了した段階の状態を示す断面図である。図４８のｐｏｌｙ−Ｓｉ層１１３の形成後は、前述の第５の実施の形態と同様に、ドライエッチング法などによって、ｎＭＯＳＦＥＴ１２０ＢおよびｐＭＯＳＦＥＴ１２１Ｄの各ゲート電極を形成するための加工を行う。具体的には、ゲート電極の部分とその下層が残存するように、ゲート電極となるｐｏｌｙ−Ｓｉ層１１３、第２ゲート電極用金属膜１５０、元素添加金属層１１０およびゲート電極用金属膜１０８、ならびにその下層の第１元素添加絶縁層１１１、第２元素添加絶縁層１１２および界面層１０５をエッチングする。
【０２０９】
本実施の形態において、ｎＭＯＳＦＥＴ１２０Ｂのｎ側ゲート電極１１４Ｂは、ｐｏｌｙ−Ｓｉ層１１３、第２ゲート電極用金属膜１５０および元素添加金属層１１０によって構成され、ｎ側ゲート絶縁膜１１６は、図２８に示す第５の実施の形態と同様に、界面層１０５および第１元素添加絶縁層１１１によって構成される。したがってｎＭＯＳＦＥＴ１２０Ｂは、ｐｏｌｙ−Ｓｉ層１１３、第２ゲート電極用金属膜１５０、元素添加金属層１１０、第１元素添加絶縁層１１１、界面層１０５およびｐウェル１０３から成るゲートスタック構造となる。
【０２１０】
またｐＭＯＳＦＥＴ１２１Ｄのｐ側ゲート電極１１５Ｄは、ｐｏｌｙ−Ｓｉ層１１３、第２ゲート電極用金属膜１５０およびゲート電極用金属膜１０８によって構成され、ｐ側ゲート絶縁膜１１７は、図２８に示す第５の実施の形態と同様に、界面層１０５および第２元素添加絶縁層１１２によって構成される。したがってｐＭＯＳＦＥＴ１２１Ｄは、ｐｏｌｙ−Ｓｉ層１１３、第２ゲート電極用金属膜１５０、ゲート電極用金属膜１０８、第２元素添加絶縁層１１２、界面層１０５およびｎウェル１０４から成るゲートスタック構造となる。
【０２１１】
ｎ側ゲート電極１１４Ｂおよびｐ側ゲート電極１１５Ｄの形成後は、前述の第５の実施の形態と同様に、通常のＣＭＯＳＦＥＴ形成プロセスフローを順次に経ることによって、ｎＭＯＳＦＥＴ１２０ＢおよびｐＭＯＳＦＥＴ１２１Ｄを形成し、ＣＭＯＳＦＥＴ２５０を形成する。
【０２１２】
このようにして形成される本実施の形態のＣＭＯＳＦＥＴ２５０において、ｎＭＯＳＦＥＴ１２０Ｂのｎ側ゲート電極１１４Ｂの実効仕事関数は、４．０ｅＶ〜４．３ｅＶであり、ｐＭＯＳＦＥＴ１２１Ｄのｐ側ゲート電極１１５Ｄの実効仕事関数は、４．９ｅＶ〜５．２ｅＶである。ゲート電極の実効仕事関数は、得られたｎＭＯＳＦＥＴ１２０ＢおよびｐＭＯＳＦＥＴ１２１ＤにおけるＭＯＳ型キャパシタのＣ−Ｖ特性、すなわち容量−ゲート電圧特性から求められるフラットバンド電圧から求められる。
【０２１３】
以上のように本実施の形態によれば、ｐｏｌｙ−Ｓｉ層１１３を形成する前に、ゲート電極用金属膜１０８上および元素添加金属層１１０上に第２ゲート電極用金属膜１５０が形成され、この第２ゲート電極用金属膜１５０上にｐｏｌｙ−Ｓｉ層１１３が形成される。つまり、本実施の形態では、ゲート電極用金属膜１０８とｐｏｌｙ−Ｓｉ層１１３との間、および元素添加金属層１１０とｐｏｌｙ−Ｓｉ層１１３との間には、第２ゲート電極用金属膜１５０が設けられる。
【０２１４】
ゲート電極用金属膜１０８および元素添加金属層１１０が、たとえば１０ｎｍ以下と薄いと、ｐｏｌｙ−Ｓｉ層１１３の積層によって、ゲート電極１１４Ｂ，１１５Ｄの実効仕事関数が低下する弊害が起こる場合がある。
【０２１５】
本実施の形態のように第２ゲート電極用金属膜１５０を、ゲート電極用金属膜１０８とｐｏｌｙ−Ｓｉ層１１３との間、および元素添加金属層１１０とｐｏｌｙ−Ｓｉ層１１３との間に挿入することによって、ゲート電極用金属膜１０８および元素添加金属層１１０が薄い場合でも、ｐｏｌｙ−Ｓｉ層１１３の積層の悪影響を抑え、ゲート電極１１４Ｂ，１１５Ｄの実効仕事関数が低下することを防ぐことができる。
【０２１６】
以上のように本実施の形態では、それぞれに適した実効仕事関数を有するゲート電極１１４Ｂ，１１５Ｄを備えるｎＭＯＳＦＥＴ１２０ＢおよびｐＭＯＳＦＥＴ１２１Ｄを実現することができる。具体的には、ｎＭＯＳＦＥＴ１２０Ｂにおけるｎ側ゲート電極１１４Ｂの実効仕事関数を４．０ｅＶ〜４．３ｅＶとし、ｐＭＯＳＦＥＴ１２１Ｄにおけるｐ側ゲート電極１１５Ｄの実効仕事関数を４．９ｅＶ〜５．２ｅＶすることができる。したがって、それぞれに適した閾値電圧を有するｎＭＯＳＦＥＴ１２０ＢおよびｐＭＯＳＦＥＴ１２１Ｄを実現することが可能である。
【０２１７】
本実施の形態のように第２ゲート電極用金属膜１５０を設ける場合、第１および第２絶縁膜用キャップ層１０７，１０９に含有される元素を熱拡散させるための熱処理は、本実施の形態のように第２ゲート電極用金属膜１５０およびｐｏｌｙ−Ｓｉ層１１３を形成する前に行うことが好ましい。熱処理の前に第２ゲート電極用金属膜１５０、または第２ゲート電極用金属膜１５０およびｐｏｌｙ−Ｓｉ層１１３を形成すると、前述の第５の実施の形態において熱処理の前にｐｏｌｙ−Ｓｉ層１１３を形成する場合と同様に、第２絶縁膜用キャップ層１０９の材料によっては、第２ゲート電極用金属膜１５０およびｐｏｌｙ−Ｓｉ層１１３の方に極端に拡散してしまい、ゲート電極金属層８の方に拡散されない場合がある。したがって、本実施の形態のように、第２ゲート電極用金属膜１５０およびｐｏｌｙ−Ｓｉ層１１３の形成前に、熱処理工程を行うことが好ましい。
【０２１８】
以上のように本実施の形態では、前述の第５の実施の形態におけるｐｏｌｙ−Ｓｉ層１１３の形成前に、第２ゲート電極用金属膜１５０を形成するが、前述の第６〜第９の実施の形態においても、本実施の形態と同様に、ｐｏｌｙ−Ｓｉ層１１３を形成する前に、第２ゲート電極用金属膜１５０を形成してもよい。具体的には、第６の実施の形態では、ゲート電極用金属膜１０８上および元素添加保護層１３１上に第２ゲート電極用金属膜１５０を形成した後、第２ゲート電極用金属膜１５０上にｐｏｌｙ−Ｓｉ層１１３を形成してもよい。
【０２１９】
また前述の第７の実施の形態では、元素添加金属層１１０上および元素添加金属層１４１上に第２ゲート電極用金属膜１５０を形成した後、第２ゲート電極用金属膜１５０上にｐｏｌｙ−Ｓｉ層１１３を形成してもよい。
【０２２０】
また前述の第８の実施の形態では、ｎＭＯＳＦＥＴ領域ＲｎおよびｐＭＯＳＦＥＴ領域Ｒｐの元素添加金属層１１０上に第２ゲート電極用金属膜１５０を形成した後、第２ゲート電極用金属膜１５０上にｐｏｌｙ−Ｓｉ層１１３を形成してもよい。
【０２２１】
また前述の第９の実施の形態では、拡散抑止層１４０Ａ上および元素添加金属層１１０上に第２ゲート電極用金属膜１５０を形成した後、第２ゲート電極用金属膜１５０上にｐｏｌｙ−Ｓｉ層１１３を形成してもよい。
【０２２２】
また前述の第１〜第４の実施の形態では、前述の第５〜第１０の実施の形態と同様に、Ｓｉ基板１上に、素子分離膜５、ｐウェル３およびｎウェル４が形成された表面側から、全面にわたって、絶縁性材料から成る界面層を形成してもよい。
【０２２３】
また前述の第５〜第１０の実施の形態では、前述の第３の実施の形態と同様に、第１キャップ層として機能する第２絶縁膜用キャップ層１０９の拡散後または拡散前に、第２キャップ層を形成して、ゲート電極用金属膜１０８，１０８Ａに拡散させてもよい。
【０２２４】
また前述の各実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としているが、第１導電型をｐ型とし、第２導電型をｎ型としてもよい。
【図面の簡単な説明】
【０２２５】
【図１】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図４】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置におけるｎ側キャップ層８Ａの形成領域を模式的に示す上面図である。
【図６】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図７】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図８】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図９】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１０】本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１１】本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１２】本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１３】本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１４】本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１５】本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１６】本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１７】本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１８】本発明の第４の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１９】本発明の第４の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２０】本発明の第４の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２１】本発明の第４の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２２】本発明の第４の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２３】本発明の第４の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２４】本発明の第４の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２５】本発明の第４の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２６】本発明の第５の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２７】本発明の第５の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２８】本発明の第５の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２９】本発明の第６の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３０】本発明の第６の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３１】本発明の第６の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３２】本発明の第６の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３３】本発明の第６の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３４】本発明の第７の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３５】本発明の第７の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３６】本発明の第７の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３７】本発明の第７の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３８】本発明の第８の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３９】本発明の第８の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図４０】本発明の第８の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図４１】本発明の第８の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図４２】本発明の第９の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図４３】本発明の第９の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図４４】本発明の第９の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図４５】本発明の第９の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図４６】本発明の第９の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図４７】本発明の第１０の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図４８】本発明の第１０の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図４９】本発明の第１０の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【符号の説明】
【０２２６】
１，１０１  シリコン基板、５，１０２  素子分離膜、３，１０３  ｐウェル、４，１０４  ｎウェル、６  ゲート絶縁膜、８Ａ  ｎ側キャップ層、８Ｂ  ｐ側キャップ層、８Ｃ  第２ｐ側キャップ層、１０５  界面層、１０６  ゲート絶縁膜用絶縁層、１０７  第１絶縁膜用キャップ層、１０８，１０８Ａ  ゲート電極用金属膜、１０９  第２絶縁膜用キャップ層、１１０，１４１  元素添加金属層、１１１  第１元素添加絶縁層、１１２  第２元素添加絶縁層、１０，１０Ａ，１１３  多結晶シリコン層、１１４，１１４Ａ，１１４Ｂ  ｎ側ゲート電極、１１５，１１５Ａ，１１５Ｂ，１１５Ｃ，１１５Ｄ  ｐ側ゲート電極、１１６  ｎ側ゲート絶縁膜、１１７  ｐ側ゲート絶縁膜、１２０，１２０Ａ，１２０Ｂ  ｎＭＯＳＦＥＴ、１２１，１２１Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄ  ｐＭＯＳＦＥＴ、１３０  保護層、１３１  元素添加保護層、１４０，１４０Ａ  拡散抑止層、１４２  元素未添加金属層、１５０  第２ゲート電極用金属膜、２００，２１０，２２０，２３０，２４０，２５０  ＣＭＯＳＦＥＴ、ＧＥ  ゲート電極、Ｍ  ゲート電極用金属膜、ＭＡ  ｎ側ゲート電極用金属膜、ＭＢ，ＭＣ  ｐ側ゲート電極用金属膜、Ｎ  第２ゲート電極用金属膜、Ｒｎ  ｎＭＯＳＦＥＴ領域、Ｒｐ  ｐＭＯＳＦＥＴ領域。
【図１】
0005349903.tif 000002
【図２】
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【図３】
0005349903.tif 000004
【図４】
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【図５】
0005349903.tif 000006
【図６】
0005349903.tif 000007
【図７】
0005349903.tif 000008
【図８】
0005349903.tif 000009
【図９】
0005349903.tif 000010
【図１０】
0005349903.tif 000011
【図１１】
0005349903.tif 000012
【図１２】
0005349903.tif 000013
【図１３】
0005349903.tif 000014
【図１４】
0005349903.tif 000015
【図１５】
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【図１６】
0005349903.tif 000017
【図１７】
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【図１８】
0005349903.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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