(57)【特許請求の範囲】
【請求項１】
半導体基板上にアレイ状に形成された複数のテスト素子と、
各々の前記テスト素子に対応するアドレス信号を生成するアドレス信号生成部と、
前記アドレス信号をアナログ信号に変換して出力するデジタルアナログコンバータとを備える半導体装置。
【請求項２】
前記アドレス信号が複数であって、各アドレス信号をアナログ信号に変換して出力する複数の前記デジタルアナログコンバータを備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アドレス信号が複数であって、このうちいずれか１つを選択するセレクタをさらに備え、選択された１つのアドレス信号をアナログ信号に変換して出力する１つの前記デジタルアナログコンバータを備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
複数の前記アドレス信号が、Ｘ座標のアドレス信号とＹ座標のアドレス信号とであることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記Ｘ座標のアドレス信号に応じてスイッチングするＸ座標スイッチと、前記Ｙ座標のアドレス信号に応じてスイッチングするＹ座標スイッチとを備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
アドレス信号生成部が、カウンタとデコーダとを備えることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記デコーダに対し任意のアドレス信号を入力可能であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記デジタルアナログコンバータが抵抗ストリング型であることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記デジタルアナログコンバータを構成するトランジスタの導電型と、前記Ｘ座標スイッチ及びＹ座標スイッチとを構成するトランジスタの導電型とが同一であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記テスト素子を形成する領域以外にディープＮウェルが形成され、前記テスト素子を形成する領域にはディープＮウェルが形成されていないことを特徴とする請求項１〜９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体基板上にアレイ状に形成された複数のテスト素子を備える半導体装置に関する。
【背景技術】
【０００２】
最近の微細化が進んだ半導体装置の製造プロセスでは、素子の電気特性のばらつきが大きいため、歩留まり向上のために素子の電気特性のばらつきを正確に測定する必要がある。そのため、半導体ウエハ上に多数の被試験デバイス（ＤＵＴ：Device Under Test）が形成される。
【０００３】
例えば、特許文献１の図９には、半導体ウエハ上に形成されたトランジスタの電気特性を測定するためのＤＵＴが開示されている。このＤＵＴでは、ゲート、ソース、ドレイン、基板の４端子用のパッドが必要となる。即ち、１つのＤＵＴに要する面積が非常に大きく、限られた面積に搭載できるＤＵＴの数が少ないため、微細化に対応した十分な数の測定ができない。
【０００４】
これに対し、非特許文献１の図１には、ＤＵＴ搭載密度を高めるため、多数のＤＵＴをアレイ状に配置し、測定対象となるＤＵＴを切り替え可能なＤＵＴアレイが開示されている。このＤＵＴアレイでは、アドレスをパラレルに入力しており、ビット数分の多数のパッドが必要となる。そこで、非特許文献２の図１には、クロックのみの入力により内部アドレスを生成し、ＰＡＤ数を抑制した構成が開示されている。なお、本願の他の関連技術として、特許文献２及び非特許文献３を挙げることができる。
【特許文献１】特開２００１−０４４２８５号公報
【特許文献２】特開２００７−１０３９４６号公報
【非特許文献１】K. Y. Y. Doong、外８名、「Field-Configurable Test Structure Array (FC-TSA): Enabling design for monitor, model and manufacturability」、Proc. IEEE 2006 ICMTS、２００６年、ｐ．９８−１０３
【非特許文献２】S. Saxena、外７名、「Test Structure and Analysis Techniques for Estimation of the Impact of Layout on MOSFET Performance and Variability」、Proc. IEEE 2004 ICMTS、２００４年、ｐ．２６３−２６６
【非特許文献３】J. Einfeld、外５名、「A New Test Circuit for the Matching Characterization of npn Bipolar Transistors」、Proc. IEEE 2004 ICMTS、２００４年、ｐ．１２７−１３１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１３は、本発明の課題を説明するための図である。図１３に記載の半導体装置は、アドレス信号生成部１、Ｘスイッチ４、Ｙスイッチ５、ＤＵＴアレイ６を備える。この半導体装置は、非特許文献２と同様に、アドレス信号生成部１によりクロック信号ＣＬＫからアドレス信号を生成する。このアドレス信号により、Ｘスイッチ４及びＹスイッチ５を制御し、ＤＵＴアレイ６内の測定対象となるＤＵＴを指定することができる。
【０００６】
しかしながら、図１３の構成では、実際にどのＤＵＴが測定されているのかを認識することができなかった。そのため、例えば、ＤＵＴアレイ６における全ＤＵＴが適正に検査されているか否か、あるいは、どのＤＵＴが異常な値を示したのかなどを認識することができなかった。また、例えば、アドレス信号生成部１に異常が生じた場合でも、ＤＵＴの異常であると判断するおそれがあった。
【課題を解決するための手段】
【０００７】
本発明の一態様は、
半導体基板上にアレイ状に形成された複数のテスト素子と、
各々の前記テスト素子に対応するアドレス信号を生成するアドレス信号生成部と、
前記アドレス信号をアナログ信号に変換して出力するデジタルアナログコンバータとを備える半導体装置である。
【発明の効果】
【０００８】
本発明によれば、どのＤＵＴが測定されているのかを認識可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１
以下、図面を参照して本発明の実施形態について説明する。図１は、実施の形態１に係る半導体装置のブロック図である。図１に示すように、実施の形態１に係る半導体装置は、アドレス信号生成部１０１、Ｘアドレス用スイッチ（ＸＳＷ）１０４、Ｙアドレス用スイッチ（ＹＳＷ）１０５、ＤＵＴアレイ１０６、Ｘアドレス用ＤＡＣ（ＸＤＡＣ）１０７ａ及びＹアドレス用ＤＡＣ（ＹＤＡＣ）１０７ｂを備えたＴＥＧ（Test Element Group）１００を有する。
【００１０】
ここで、図２を用いて、ＤＵＴのアナログ特性を測定するウエハ検査装置２００と上記ＴＥＧ１００とのデータの入出力関係について説明する。図２に示すように、ウエハ検査装置２００からクロック信号ＣＬＫ、リセット信号ＲＳＴＢ及びフォース信号Ｆが出力され、ＴＥＧ１００に入力される。一方、ＴＥＧ１００からセンス信号Ｓ、ＸＤＡＣ出力信号ＸＭＯＮ及びＹＤＡＣ出力信号ＹＭＯＮが出力され、ウエハ検査装置２００に入力される。ここで、ウエハ検査装置２００から出力されるバックバイアス信号やモード切替信号などは省略されている。なお、ウエハ検査装置２００の具体例としては、アジレント社製のウルトラ・アドバンスド・パラメトリック・テスタ４０７３Ｂ及びそのオプションであるアレイストラクチャ・パラメトリック・テスト・オプションＮ９２０１Ａを挙げることができる。
【００１１】
次に、ＴＥＧ１００の構成について説明する。アドレス信号生成部１０１は、カウンタ（ＣＯＵＮＴＥＲ）１０２、デコーダ（ＤＥＣＯＤＥＲ）１０３を備える。カウンタ１０２は、ウエハ検査装置２００から入力されたクロック信号ＣＬＫに基づいて、カウント値を生成する。デコーダ１０３は、カウンタ１０２に接続されている。そして、カウンタ１０２が出力したカウント値に基づいて、Ｘアドレス信号ＸＡＤＲとＹアドレス信号ＹＡＤＲを生成する。
【００１２】
Ｘスイッチ１０４は、ＤＵＴアレイ１０６におけるＸ座標即ちＸ軸方向のアドレスを指定するためのスイッチである。また、Ｙスイッチ１０５は、ＤＵＴアレイ１０６におけるＹ座標即ちＹ軸方向のアドレスを指定するためのスイッチである。ＤＵＴアレイ１０６は、Ｎ×Ｍ個のＤＵＴを備える。具体的には、Ｘ軸方向にＮ個、Ｙ軸方向にＭ個のＭＯＳＦＥＴがＤＵＴとして配列されている。そのため、Ｘスイッチ１０４はＸ座標Ｘ１、Ｘ２・・・ＸＮ−１、ＸＮに対応するＮ組のスイッチを備える。また、Ｙスイッチ１０５はＹ座標Ｙ１、Ｙ２・・・ＹＭ−１、ＹＭに対応するＭ組のスイッチを備える。Ｘスイッチ１０４、Ｙスイッチ１０５及びＤＵＴアレイ１０６の詳細な構成については後述する。
【００１３】
Ｘアドレス用ＤＡＣ（ＸＤＡＣ）１０７ａは、デジタル信号であるＸアドレス信号をアナログ信号に変換するデジタルアナログコンバータ（ＤＡＣ：Digital to Analog Converter）である。同様に、Ｙアドレス用ＤＡＣ（ＹＤＡＣ）１０７ｂも、デジタル信号であるＹアドレス信号をアナログ信号に変換するデジタルアナログコンバータ（ＤＡＣ）である。
【００１４】
実施の形態１に係る半導体装置は、Ｘアドレス用ＤＡＣ１０７ａ及びＹアドレス用ＤＡＣ１０７ｂを備えるため、どのＤＵＴが測定されているかをアナログ信号で認識することができる。また、アドレス信号生成部１０１の異常を認識することができる。ここで、ウエハ検査装置２００はＤＵＴのアナログ特性を測定するものであるから、このウエハ検査装置２００でアドレスを認識するには、デジタル信号であるアドレス信号をアナログ信号に変換する必要がある。
【００１５】
さらに、Ｘアドレス用とＹアドレス用とのＤＡＣを別々に備えるため、各ＤＡＣを小型化することができる。具体的には、例えば、パッド間にＤＡＣを配置することができ、ＤＡＣのみのためのスペースを確保する必要がない。ここで、（Ｎ＋Ｍ）ビットの信号を１つのＤＡＣで処理すると、このＤＡＣ自体が高性能で大型のものとなる。また、測定装置側も２（Ｎ＋Ｍ）ステップのアナログ信号を検出する必要があり、高性能であることが要求される。本実施の形態のように、Ｎビットの信号を処理するＸアドレス用ＤＡＣ１０７ａと、Ｍビットの信号を処理するＹアドレス用ＤＡＣ１０７ｂを設けることにより、上記問題を回避することができる。
【００１６】
なお、本発明に係るＴＥＧ１００はＤＵＴアレイ１０６を含むため、ＴＥＧとしては比較的面積が大きい。ＴＥＧは、大きさの異なる複数のＴＥＧと並べて配置されることが多い。そのため、本発明に係るＴＥＧ１００の縦横の寸法を、他の小型のＴＥＧの寸法の整数倍にするのが好ましい。これにより、半導体ウエハ上に、隙間なくＴＥＧを配置することができる。
【００１７】
次に、図１を用いてＴＥＧ１００の動作を説明する。カウンタ１０２には、ウエハ検査装置２００から出力されたクロック信号ＣＬＫ及びリセット信号ＲＳＴＢが入力される。具体的には、測定開始時にリセット信号が入力され、続けてクロック信号が入力される。入力されたクロック信号ＣＬＫに基づいて、カウンタ１０２が生成するカウント値がデコーダ１０３に入力される。入力されたカウント値に基づいて、デコーダ１０３は、Ｘアドレス信号ＸＡＤＲとＹアドレス信号ＹＡＤＲを生成する。上述の通り、ＤＵＴアレイ１０６では、Ｘ軸方向にＮ個、Ｙ軸方向にＭ個のＤＵＴが配置されている。そのため、Ｘアドレス信号ＸＡＤＲはＮビット、Ｙアドレス信号ＹＡＤＲはＭビットである。
【００１８】
Ｘアドレス信号ＸＡＤＲに応じて、Ｘスイッチ１０４が動作する。また、Ｙアドレス信号ＹＡＤＲに応じて、Ｙスイッチ１０５が動作する。具体的には、Ｘ座標Ｘ１、Ｘ２・・・ＸＮ−１、ＸＮに対応するＸスイッチのうち、いずれか１つのＸ座標に対応するＸスイッチのみをオンとする。また、Ｙ座標Ｙ１、Ｙ２・・・ＹＭ−１、ＹＭに対応するＹスイッチのうち、いずれか１つのＸ座標に対応するＹスイッチのみをオンとする。これにより測定対象となる１つのＤＵＴが指定される。
【００１９】
一方、デコーダ１０３から出力されたＸアドレス信号ＸＡＤＲはＸアドレス用ＤＡＣ１０７にも入力される。ここで、Ｎビットのデジタル信号は２Ｎステップのアナログ信号Ｘｍｏｎに変換され、出力される。そして、Ｘアドレス用ＤＡＣ１０７ａから出力されたアナログ信号Ｘｍｏｎが、ウエハ検査装置２００により検出される。同様に、デコーダ１０３から出力されたＹアドレス信号はＹアドレス用ＤＡＣ１０７ｂにも入力される。ここで、Ｍビットのデジタル信号は２Ｍステップのアナログ信号Ｙｍｏｎに変換され、出力される。そして、Ｙアドレス用ＤＡＣ１０８から出力されたアナログ信号Ｙｍｏｎが、ウエハ検査装置２００により検出される。
【００２０】
また、図１に示すように、ウエハ検査装置２００から出力されたフォース信号Ｆは、Ｘスイッチ１０４を介して、ＤＵＴアレイ１０６に入力される。一方、センス信号Ｓは、ＤＵＴアレイ１０６からＹスイッチ１０５を介して出力される。そして、センス信号Ｓはウエハ検査装置２００に入力され、検出される。
【００２１】
なお、図１では、ＤＵＴアレイ１０６が１つであるが、複数のＤＵＴアレイ１０６に対して、同じアドレス信号を入力し、同時に２つのＤＵＴアレイ１０６について検査することも可能である。
【００２２】
次に、図３を用いて、Ｘスイッチ１０４、Ｙスイッチ１０５及びＤＵＴアレイ１０６の詳細な構成について説明する。簡略化のため、図３では、ＤＵＴアレイ１０６におけるＤＵＴの配列はＮ×Ｍ＝２×２＝４としている。具体的には、図３におけるＤＵＴアレイ１０６は、いずれもＮＭＯＳトランジスタである４つのＤＵＴ１１１〜１１４により構成されている。
【００２３】
ここで、便宜的にＤＵＴ１１１はＸＹ座標（Ｘ，Ｙ）＝（１，１）に位置するものとする。同様に、ＤＵＴ１１２はＸＹ座標（Ｘ，Ｙ）＝（２，１）、ＤＵＴ１１３はＸＹ座標（Ｘ，Ｙ）＝（１，２）、ＤＵＴ１１４はＸＹ座標（Ｘ，Ｙ）＝（２，２）に位置するものとする。なお、当然のことながら、ＤＵＴ１１１〜１１４はＰＭＯＳトランジスタであってもよい。
【００２４】
Ｘスイッチ１０４は、Ｘ座標Ｘ＝１に対応する３つのスイッチＸＳＷ１ｇ、ＸＳＷ１ｄ、ＸＳＷ１ｓ及びＸ座標Ｘ＝２に対応する３つのスイッチＸＳＷ２ｇ、ＸＳＷ２ｄ、ＸＳＷ２ｓの計６つのスイッチを備える。即ち、１つのＸ座標につき３つで１組のスイッチを２組備える。
【００２５】
また、ＸＳＷ１ｇ及びＸＳＷ２ｇはウエハ検査装置２００のゲートフォース（Gate Force）に接続されている。ＸＳＷ１ｄ及びＸＳＷ２ｄはウエハ検査装置２００のドレインフォース（Drain Force）に接続されている。そして、ＸＳＷ１ｓ及びＸＳＷ２ｓはウエハ検査装置２００のドレインフォース（Source Force）に接続されている。
【００２６】
Ｙスイッチ１０５は、Ｙ座標Ｙ＝１に対応する３つのスイッチＹＳＷ１ｇ、ＹＳＷ１ｄ、ＹＳＷ１ｓ及びＹ座標Ｙ＝２に対応する３つのスイッチＹＳＷ２ｇ、ＹＳＷ２ｄ、ＹＳＷ２ｓの計６つのスイッチを備える。即ち、１つのＹ座標につき３つで１組のスイッチを２組備える。
【００２７】
また、ＹＳＷ１ｇ及びＹＳＷ２ｇはウエハ検査装置２００のゲートセンス（Gate Sense）に接続されている。ＹＳＷ１ｄ及びＹＳＷ２ｄはウエハ検査装置２００のドレインセンス（Drain Sense）に接続されている。そして、ＹＳＷ１ｓ及びＹＳＷ２ｓはウエハ検査装置２００のドレインセンス（Source Sense）に接続されている。
【００２８】
なお、図３からは明らかではないが、Ｘスイッチ１０４を構成する６つのスイッチ及びＹスイッチ１０５を構成する６つのスイッチはいずれもＮＭＯＳトランジスタである。しかしながら、ＰＭＯＳトランジスタを用いることもできる。
【００２９】
次に、ＤＵＴ１１１に注目する。ＤＵＴ１１１の周囲には６つのスイッチＳＷＤＦ、ＳＷＤＳ、ＳＷＧＦ、ＳＷＧＳ、ＳＷＳＦ及びＳＷＳＳが配置されている。具体的には、ＮＭＯＳトランジスタであるＤＵＴ１１１のドレインには、スイッチＳＷＤＦ及びＳＷＤＳが並列に接続されている。ＤＵＴ１１１のゲートには、スイッチＳＷＧＦ及びＳＷＧＳが並列に接続されている。そして、ＤＵＴ１１１のソースには、スイッチＳＷＳＦ及びＳＷＳＳが並列に接続されている。なお、図３からは明らかではないが、ＤＵＴ１１１の周囲には６つのスイッチＳＷＤＦ、ＳＷＤＳ、ＳＷＧＦ、ＳＷＧＳ、ＳＷＳＦ及びＳＷＳＳはいずれもＮＭＯＳトランジスタである。しかしながら、ＰＭＯＳトランジスタを用いることもできる。
【００３０】
スイッチＳＷＤＦは、スイッチＸＳＷ１ｄを介して、ドレインフォースに接続されている。スイッチＳＷＤＳは、スイッチＹＳＷ１ｄを介して、ドレインセンスに接続されている。スイッチＳＷＧＦは、スイッチＸＳＷ１ｇを介して、ゲートフォースに接続されている。スイッチＳＷＧＳは、スイッチＹＳＷ１ｇを介して、ゲートセンスに接続されている。スイッチＳＷＳＦは、スイッチＸＳＷ１ｓを介して、ソースフォースに接続されている。スイッチＳＷＳＳは、スイッチＹＳＷ１ｓを介して、ソースセンスに接続されている。
【００３１】
ここで、ＤＵＴ１１１のソースに接続されたスイッチＳＷＳＦ及びＳＷＳＳと、ドレインに接続されたスイッチＳＷＤＦ及びＳＷＤＳとのトランジスタの寸法及び引き回し配線抵抗を同等にすることが好ましい。このような構成とすることにより、ＤＵＴのソースとドレインを入れ替えた測定が可能となる。
【００３２】
他のＤＵＴ１１２〜１１４についても同様であるため、説明を省略する。ここで、ＤＵＴ１１１及び周囲の６つのスイッチＳＷＤＦ、ＳＷＤＳ、ＳＷＧＦ、ＳＷＧＳ、ＳＷＳＦ、ＳＷＳＳを含めてＤＵＴセル１１０とする。図３におけるＤＵＴアレイ１０６では、４つのＤＵＴセル１１０から構成される。
【００３３】
ここで、ＤＵＴアレイ１０６を構成する各ＤＵＴはＸ軸方向及びＹ軸方向に等間隔に配置されていることが好ましい。さらに、ＤＵＴセル１１０が正方形状であることがより好ましい。このような構成により、電気特性のばらつきの距離依存性を正確に見積もることができる。
【００３４】
次に、図１及び図３を用いて、詳細な動作について説明する。ここで、測定対象がＤＵＴ１１１となる場合について説明する。図１に示したように、Ｘアドレス信号ＸＡＤＲがＸスイッチ１０４に入力され、Ｘ座標Ｘ＝１が指定されると、３つのスイッチＸＳＷ１ｇ、ＸＳＷ１ｄ、ＸＳＷ１ｓがオンになる。また、Ｙアドレス信号ＹＡＤＲがＹスイッチ１０５に入力され、Ｙ座標Ｙ＝１が指定されると、３つのスイッチＹＳＷ１ｇ、ＹＳＷ１ｄ、ＹＳＷ１ｓがオンになる。
【００３５】
ここで、ＤＵＴ１１１の周囲の６つのスイッチＳＷＤＦ、ＳＷＤＳ、ＳＷＧＦ、ＳＷＧＳ、ＳＷＳＦ、ＳＷＳＳは、図示されていない論理回路により、Ｘ座標Ｘ＝１かつＹ座標Ｙ＝１となった場合にオンとなる。即ち、Ｘ座標Ｘ＝１かつＹ座標Ｙ＝１である場合、ＤＵＴ１１２〜１１４の周囲の６つのスイッチＳＷＤＦ、ＳＷＤＳ、ＳＷＧＦ、ＳＷＧＳ、ＳＷＳＦ、ＳＷＳＳは、オフとなる。
【００３６】
ゲートフォース信号は、ゲートフォースからスイッチＸＳＷ１ｇ及びＳＷＧＦを介してＤＵＴ１１１のゲートに入力される。一方、ゲートセンス信号は、スイッチＳＷＧＳ及びＹＳＷ１ｇを介してゲートセンスに入力される。
【００３７】
ドレインフォース信号は、ドレインフォースからスイッチＸＳＷ１ｄ及びＳＷＤＦを介してＤＵＴ１１１のドレインに入力される。一方、ドレインセンス信号は、スイッチＳＷＤＳ及びＹＳＷ１ｄを介してゲートセンスに入力される。
【００３８】
ソースフォース信号は、ソースフォースからスイッチＸＳＷ１ｓ及びＳＷＳＦを介してＤＵＴ１１１のソースに入力される。一方、ソースセンス信号は、スイッチＳＷＳＳ及びＹＳＷ１ｓを介してソースセンスに入力される。
【００３９】
次に、図４を用いて、ＤＵＴ周囲のスイッチの制御電位について説明する。ここで、図４は、図３におけるＤＵＴ１１１を測定する場合におけるソースフォースからドレインフォースまでの経路を示したものである。図３及び図４に示すように、ドレインフォース信号は、いずれもＮＭＯＳトランジスタであるスイッチＸＳＷ１ｄ及びＳＷＤＦを介してＤＵＴ１１１に入力される。また、ソースフォース信号は、いずれもＮＭＯＳトランジスタであるスイッチＸＳＷ１ｓ及びＳＷＳＦを介してＤＵＴ１１１に入力される。
【００４０】
ここで、図４に示すように、ＮＭＯＳトランジスタであるＤＵＴ１１１のソースにグランド電位ＧＮＤ（０Ｖ）を、ドレインに電源電位ＶＤＤ（１．２Ｖ）を、測定のために与える必要がある。スイッチによる電圧降下が生じるため、ドレインフォースにはＶＤＤより大きい電位ＶＤＤ＋α（１．２＋αＶ）を与える必要がある。また、ソースフォースにはＧＮＤより小さい電位ＧＮＤ−β（−βＶ）を与える必要がある。
【００４１】
スイッチの誤動作を防止するためには、スイッチＸＳＷ１ｄ及びＳＷＤＦについては、ゲートに与える電位（ＳＷ制御電位）をＶＤＤより大きくする必要がある。一方、スイッチＸＳＷ１ｓ及びＳＷＳＦについては、バックゲートに与える電位（基板電位）をＧＮＤ−βより小さくする必要がある。本実施の形態１では、上記４つのスイッチＸＳＷ１ｄ、ＳＷＤＦ、ＸＳＷ１ｓ及びＳＷＳＦ全てについて、基板電位を−０．３Ｖとし、ＳＷ制御電位を３．３Ｖとした。当然のことながら、これらの数値に限定されるものではない。
【００４２】
ここで、各スイッチの基板電位を負電位とするには、Ｐ基板上にディープＮウェルを形成し、ＤＵＴの基板電位と分離する必要がある。図５は、ディープＮウェルが形成された基板の断面図を示す。図５に示すように、本発明においては、ディープＮウェルＤＮＷはＤＵＴ領域には形成されておらず、ＤＵＴの周辺回路領域のみに形成されている。なお、ＤＵＴ領域とは、図３におけるＤＵＴ１１１〜１１４そのものを意味する。換言すると、ＤＵＴの周辺の６つのスイッチＳＷＤＦ、ＳＷＤＳ、ＳＷＧＦ、ＳＷＧＳ、ＳＷＳＦ、ＳＷＳＳは、ＤＵＴ領域には含まれず、周辺回路領域に含まれる。
【００４３】
図５では、周辺回路領域のＰ基板上にディープＮウェルＤＮＷが形成されている。Ｐ基板には０Ｖが与えられ、ディープＮウェルＤＮＷにはＮウェルＮＷ及びＮウェル上のタップを介し、３．３Ｖが与えられている。そのため、Ｐ基板とディープＮウェルＤＮＷとは逆バイアスとなっている。また、ディープＮウェルＤＮＷ上には、ＮウェルＮＷとＰウェルＰＷとが形成されている。このＮウェルＮＷには、タップを介して３．３Ｖが与えられている。ＰウェルＰＷには、タップを介して−０．３Ｖが与えられている。ＮウェルＮＷ上にはＰＭＯＳトランジスタが形成されている。このＰＭＯＳトランジスタのゲートには−０．３Ｖが与えられている。ＰウェルＰＷ上にはＮＭＯＳトランジスタが形成されている。このＮＭＯＳトランジスタのゲートには３．３Ｖが与えられている。
【００４４】
一方、ＤＵＴ領域にはディープＮウェルＤＮＷは形成されていない。Ｐ基板上には、ＮウェルＮＷとＰウェルＰＷとが形成されている。このＮウェルＮＷには、タップを介して１．２Ｖが与えられている。ＰウェルＰＷには、タップを介して０Ｖが与えられている。ＮウェルＮＷ上にはＰＭＯＳトランジスタが形成されている。このＰＭＯＳトランジスタのゲートには０Ｖが与えられている。ＰウェルＰＷ上にはＮＭＯＳトランジスタが形成されている。このＮＭＯＳトランジスタのゲートには１．２Ｖが与えられている。
【００４５】
以上のように、ＤＵＴ周辺領域にディープＮウェルＤＮＷを形成することにより、ＤＵＴの周辺に配置されたスイッチの基板電位を負電位とすることができる。また、ＤＵＴ領域ではなくＤＵＴの周辺領域にディープＮウェルＤＮＷを形成することにより、ディープＮウェルＤＮＷによりＤＵＴの特性が影響を受ける可能性を回避することができる。
【００４６】
なお、図３及び図４にはＰＭＯＳトランジスタは図示されていないが、図示されていない論理回路に用いられているため、図５の周辺回路領域において例示した。また、ＤＵＴ領域についても、図３に示したＮＭＯＳトランジスタとともに例示した。
【００４７】
次に、図６を用いて、１つのＤＵＴについてのレイアウト構造について説明する。図６はＤＵＴの平面配置図である。図６（ａ）に示すように、大きいサイズのＤＵＴ３０１aに合わせてＬ字型配線３０２が対向して配置されている。ここで、図６（ｂ）に示すように、配線拡張部３０３を配置することで、Ｌ字型配線３０４とし、小さいサイズのＤＵＴ３０１ｂを配置することができる。即ち、配線拡張部３０３により、種々のサイズのＤＵＴを配置することが可能である。また、ＤＵＴ３０１ｂの形状は正方形である。正方形とすることにより、ＤＵＴを９０°回転させて配置した場合の測定も行うことができる。
【００４８】
次に、図７を用いて、図６におけるＬ字型配線３０４の構造について詳細に説明する。図７（ａ）はＬ字型配線３０４の平面配置図である。図７（ａ）に示すように、Ｌ字型配線３０４は、ソース配線３０４ｓ、ドレイン配線３０４ｄ、ゲート配線３０４ｇ及びバックゲート配線３０４ｂからなる。
【００４９】
ここで、ソース配線３０４ｓ及びドレイン配線３０４ｄは同一の導電層からなり、ゲート配線３０４ｇ及びバックゲート配線３０４ｂは同一の導電層からなる。一方、上記２つの導電層は異なる導電層である。即ち、Ｌ字型配線３０４は２層構造を有する。図７（ａ）では、便宜的に、ドレイン配線３０４ｄとゲート配線３０４ｇとが重ならないように描いているが、実際には、基板の法線方向から見ると、両者の形成領域は重なっている。ソース配線３０４ｓとバックゲート配線３０４ｂとについても同様である。
【００５０】
図７（ｂ）、（ｃ）は、正方形のＤＵＴ３０１ｂの平面図である。また、図７（ｃ）は、図７（ｂ）のＤＵＴ３０１ｂを右回りに９０°回転させたものである。図７（ｂ）に示すように、ＭＯＳトランジスタである正方形のＤＵＴ３０１ｂは、ソース配線３０４ｓ、ドレイン配線３０４ｄ、ゲート配線３０４ｇ、バックゲート配線３０４ｂ、ゲート電極３０５、ドレイン領域３０６、ソース領域３０７及びコンタクト３０８を備える。ソース配線３０４ｓ、ドレイン配線３０４ｄ、ゲート配線３０４ｇ及びバックゲート配線３０４ｂは各々、コンタクトを介し、ソース領域３０７、ドレイン領域３０６、ゲート電極３０５及び基板に接続されている。
【００５１】
ここで、図７（ｂ）に示した正方形のＤＵＴ３０２ｂを図７（ａ）に示したＬ字型配線３０４のレイアウトに重ねることにより、ソース配線３０４ｓ、ドレイン配線３０４ｄ、ゲート配線３０４ｇ及びバックゲート配線３０４ｂ同士を接続することができる。また、Ｌ字配線３０４がＬ字形状であるため、図７（ｃ）に示すＤＵＴ３０１ｂについても、図７（ａ）に示したＬ字配線３０４のレイアウトに重ねることにより、同様に、ソース配線３０４ｓ、ドレイン配線３０４ｄ、ゲート配線３０４ｇ及びバックゲート配線３０４ｂ同士を接続することができる。
【００５２】
以上のように、ＤＵＴの形状を正方形とし、ＤＵＴ回りの配線をＬ字形状とすることにより、ＤＵＴを９０°回転させて配置した場合の測定も行うことができる。また、Ｌ字形状の配線を２層構造とすることにより、省スペース化することができる。
【００５３】
次に、図８を用いて、図１におけるＸアドレス用ＤＡＣ１０７ａ及びＹアドレス用ＤＡＣ１０７ｂの構成について詳細に説明する。上記２つのＤＡＣはいずれも同様の構造を有するものである。そこで、図８には、両者に共通するＤＡＣ１０７として、その構造を示した。本実施の形態１に係るＤＡＣは、１つの抵抗と１つのスイッチ用ＮＭＯＳトランジスタからなる単位セル４０１が、高電位Ｖ１と低電位Ｖ２との間において、直列に接続されている。即ち、抵抗ストリング型のＤＡＣである。
【００５４】
図８に示すように、各スイッチ用トランジスタのゲートには制御電位ＣＴＲＬが与えられている。即ち、図１に示したアドレス信号ＸＡＤＲやＹＡＤＲに応じて、Ｖ２からＶ１までの電位がＶｏｕｔとして出力される。ここで、本実施の形態１では、Ｖ１として図４のＳＷ制御電位と同電位である３．３Ｖが与えられている。一方、Ｖ２としては、図４の基板電位と同電位である−０．３Ｖが与えられている。当然のことながら、これらの数値に限定されるものではない。
【００５５】
また、図１に示したように、Ｘアドレス用ＤＡＣ１０７ａであれば、制御信号ＣＴＲＬとしてＸスイッチ１０４に入力されるＸアドレス信号ＸＡＤＲと同じ信号が入力される。同様に、Ｙアドレス用ＤＡＣ１０７ｂであれば、制御信号ＣＴＲＬとしてＹスイッチ１０５に入力されるＹアドレス信号ＹＡＤＲと同じ信号が入力される。
【００５６】
ここで、ＤＡＣを構成するスイッチ用トランジスタと、Ｘスイッチ１０４及びＹスイッチ１０５を構成するトランジスタの極性即ち導電型を合わせることで、論理反転無しで全く同じ信号を入力することができる。本実施の形態１では、いずれにおいてもＮＭＯＳトランジスタを用いることにより、これを実現している。もちろん、ＰＭＯＳトランジスタを用いて実現してもよい。
【００５７】
さらに、スイッチ用トランジスタとしてＮＭＯＳトランジスタを用いた場合、ドレイン・ソースが高電位になると、スイッチがオンしなくなる。そのため、本実施の形態１では、直列に接続されたセルの高電位側にダミーセル４０２を設けている。これにより、正常動作するトランジスタのみをスイッチとして用いることができる。スイッチ用トランジスタとしてＰＭＯＳトランジスタを用いた場合は、低電位側にダミーセル４０２を設ければよい。なお、ダミーセル４０２における抵抗のみを残し、トランジスタは除去してもよい。
【００５８】
実施の形態２
次に、他の実施の形態について説明する。図９に本発明の実施の形態２に係る半導体装置のブロック図である。実施の形態１と同一の構成要素は、同一の符号を付し、適宜その説明を省略する。
【００５９】
実施の形態２に係るＴＥＧ１００では、カウンタ１０２にモード信号ＭＯＤＥを入力することにより、カウンタ１０２の出力をハイインピーダンスにすることができる。これにより、回路の外部からアドレス信号ＡＤＲをデコーダ１０３に入力することができる。それ以外の構成は、実施の形態１と同様である。
【００６０】
具体的には、異常値を示したＤＵＴのみを再度測定したい場合、これまでは、ＤＵＴアレイ１０６上の全てのＤＵＴについて再度測定する必要があった。実施の形態１においても説明した通り、本発明では、Ｘアドレス用ＤＡＣ１０７ａ及びＹアドレス用ＤＡＣ１０７ｂにより、ＤＵＴアレイ１０６内のＤＵＴのアドレスを認識することができる。即ち、具体的にどのＤＵＴが異常値示したかを知ることができる。さらに、本実施の形態２に係る手法を用いることにより、異常値を示したＤＵＴのみのアドレスを指定することができる。そのため、測定時間を大幅に短縮することができる。
【００６１】
実施の形態３
次に、他の実施の形態について説明する。図１０に本発明の実施の形態３に係る半導体装置のブロック図である。実施の形態１と同一の構成要素は、同一の符号を付し、適宜その説明を省略する。
【００６２】
実施の形態３に係るＴＥＧ１００では、実施の形態１におけるＸアドレス用ＤＡＣ１０７ａ及びＹアドレス用ＤＡＣ１０７ｂに代えて、セレクタ１０８と１つのＤＡＣ１０７を備える。セレクタ１０８に入力されるセレクト信号ＳＥＬに基づき、デコーダ１０３から出力されるＸアドレス信号ＸＡＤＲとＹアドレス信号ＹＡＤＲとのうちいずれか一方を選択する。選択された一方のアドレス信号がＤＡＣ１０７に入力される。その他の構成は、実施の形態１と同様である。
【００６３】
本実施の形態３では、セレクタ１０８を設けることにより、１つの小型ＤＡＣ１０７のみを搭載すればよいという利点を有する。また、アドレス信号がＸアドレス信号ＸＡＤＲ及びＹアドレス信号ＹＡＤＲの２つより多くに分割してデコーダ１０３から出力される場合、その分割された信号数に応じたＤＡＣを設けるよりも端子数即ちパッド数を減らすことができる。
【００６４】
実施の形態４
次に、他の実施の形態について説明する。図１１に本発明の実施の形態４に係る半導体装置のブロック図である。実施の形態１と同一の構成要素は、同一の符号を付し、適宜その説明を省略する。
【００６５】
実施の形態４に係るＴＥＧ１００では、実施の形態１にセレクタ１０８が付加されている。具体的には、セレクタ１０８に入力されるセレクト信号ＳＥＬに基づき、セレクタ１０８は、Ｘアドレス用ＤＡＣ１０７ａ及びＹアドレス用ＤＡＣ１０７ｂから出力される信号ＸｍｏｎとＹｍｏｎとのいずれか一方を選択する。選択された一方の信号ｍｏｎがウエハ検査装置２００にて検出される。その他の構成は、実施の形態１と同様である。
【００６６】
本実施の形態４では、セレクタ１０８を設けることにより、アドレス信号がＸアドレス信号ＸＡＤＲ及びＹアドレス信号ＹＡＤＲの２つより多くに分割してデコーダ１０３から出力される場合、その分割された信号数に応じたＤＡＣを設けるよりも端子数即ちパッド数を減らすことができる。
【００６７】
実施の形態５
次に、他の実施の形態について説明する。図１２に本発明の実施の形態５に係る半導体装置のブロック図である。実施の形態１と同一の構成要素は、同一の符号を付し、適宜その説明を省略する。
【００６８】
実施の形態５に係るＴＥＧ１００では、実施の形態１におけるＸアドレス用ＤＡＣ１０７ａ及びＹアドレス用ＤＡＣ１０７ｂに代えて、ビット数分割回路１０９と１つのＤＡＣ１０７を備える。ビット数分割回路１０９に入力されるキャリブレーション信号ＣＡＬに基づき、デコーダ１０３から出力されるＸアドレス信号ＸＡＤＲとＹアドレス信号ＹＡＤＲとのうちいずれか一方を選択するとともに、ウエハ検査装置２００で測定可能な信号ｍｏｎとなるまで、ビット数を分割する。分割されたアドレス信号がＤＡＣ１０７に入力される。キャリブレーション信号ＣＡＬに基づき、ＤＡＣ１０７のステップ数も決定される。そして、ＤＡＣ１０７から出力される信号ｍｏｎがウエハ検査装置２００にて検出される。この信号ｍｏｎが測定可能であるか否かの判断に基づいて、ウエハ検査装置２００によりキャリブレーション信号ＣＡＬが生成される。即ち、ウエハ検査装置２００によるフィードバック制御が行われている。その他の構成は、実施の形態１と同様である。
【００６９】
本実施の形態５では、ビット数分割回路１０９を設けることにより、アドレス信号がＸアドレス信号ＸＡＤＲ及びＹアドレス信号ＹＡＤＲのビット数の分割が可能となる。従って、Ｘアドレス信号ＸＡＤＲ及びＹアドレス信号ＹＡＤＲのビット数が大きくなった場合にも、１つの小型ＤＡＣ１０７のみを搭載すればよいという利点がある。また、ウエハ検査装置２００の測定精度に応じた最適なＤＡＣのステップ数を測定時に選択することができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施の形態１に係る半導体装置におけるＴＥＧのブロック図である。
【図２】ＴＥＧとウエハ検査装置とのデータ入出力関係を示すブロック図である。
【図３】ＤＵＴアレイの詳細を示す回路図である。
【図４】ＤＵＴ周囲のスイッチの制御電位及び基板電位を説明するための回路図である。
【図５】ディープＮウェルが形成された基板の断面図の一例である。
【図６】ＤＵＴのレイアウトを示す模式図である。
【図７】ＤＵＴのレイアウトを示す模式図である。
【図８】ＤＡＣの内部構造を示す回路図である。
【図９】本発明の実施の形態２に係る半導体装置におけるＴＥＧのブロック図である。
【図１０】本発明の実施の形態３に係る半導体装置におけるＴＥＧのブロック図である。
【図１１】本発明の実施の形態４に係る半導体装置におけるＴＥＧのブロック図である。
【図１２】本発明の実施の形態５に係る半導体装置におけるＴＥＧのブロック図である。
【図１３】本発明の課題を説明するための図である。
【符号の説明】
【００７１】
１００  ＴＥＧ
１０１  アドレス信号生成部
１０２  カウンタ（ＣＯＵＮＴＥＲ）
１０３  デコーダ（ＤＥＣＯＤＥＲ）
１０４  Ｘアドレス用スイッチ（ＸＳＷ）
１０５  Ｙアドレス用スイッチ（ＹＳＷ）
１０６  ＤＵＴアレイ
１０７  ＤＡＣ
１０７ａ  Ｘアドレス用ＤＡＣ（ＸＤＡＣ）
１０７ｂ  Ｙアドレス用ＤＡＣ（ＹＤＡＣ）
１０８  セレクタ
１０９  ビット数分割回路
１１０  ＤＵＴセル
１１１、１１２、１１３、１１４  ＤＵＴ
２００  ウエハ検査装置
３０１ａ  ＤＵＴ
３０１ｂ  ＤＵＴ
３０２、３０４  配線
３０３  配線拡張部
３０４ｂ  バックゲート配線
３０４ｄ  ドレイン配線
３０４ｇ  ゲート配線
３０４ｓ  ソース配線
３０５  ゲート電極
３０６  ドレイン領域
３０７  ソース領域
３０８  コンタクト
４０１  単位セル
４０２  ダミーセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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