(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート酸化膜を介して形成されたゲート電極と、
前記ゲート電極に隣接するように形成されたソース・ドレイン層と、
前記ゲート電極下方に形成され、チャネルを構成する半導体層と、
前記ソース・ドレイン層にコンタクト接続された下層配線と、
前記下層配線を被覆する層間絶縁膜に形成され、パッド部に構成されるバンプ電極下以外の領域に形成された複数個のビアホールと、
前記複数個のビアホールを介して前記下層配線にコンタクト接続される上層配線と、
前記上層配線上に形成された保護膜と、
前記複数個のビアホールが形成された領域から離れた領域に延在し、前記上層配線上の保護膜を開口したパッド部上に形成されたバンプ電極とを具備し、
１つの下層配線が前記パッド部下の領域全体を覆っており、当該１つの下層配線は前記パッド部下の領域では前記上層配線と前記ビアホールを介してコンタクトしないことを特徴とする半導体装置。
【請求項２】
前記バンプ電極を介してＴＡＢに実装されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、更に言えば、バンプ電極の形成に関する。
【０００２】
【従来の技術】
以下、従来の半導体装置とその製造方法について図面を参照しながら説明する。
【０００３】
図１２及び図１３において、１は半導体基板で、当該基板１上にＬＯＣＯＳ酸化膜から成る絶縁膜２が形成され、この絶縁膜２上に下層配線３が形成されている。
【０００４】
また、前記下層配線３を被覆するように層間絶縁膜４が形成され、この層間絶縁膜４に形成されたビアホール５を介して前記下層配線３にコンタクトするように上層配線６が形成されている。
【０００５】
そして、前記上層配線６を被覆するようにパッシベーション膜７が形成され、このパッシベーション膜７が開口されて成るパッド部７Ａに金バンプ電極８が形成されている。
【０００６】
【発明が解決しようとする課題】
ここで、上記パッド部下にビアホール５があると、このビアホール５の表面段差が、金バンプ電極８の表面にも残ってしまう。そのため、金バンプ電極８の表面段差により、例えば、ＴＡＢ(Tap Automated Bonding)等の実装ポイントへの実装時の歩留まり低下の原因となっていた。
【０００７】
特に、例えば０．３５μｍ等の微細化プロセスで各種トランジスタを構成する場合、各ビアホール（コンタクト孔）の寸法は最小寸法が適用されるため、パッド部の開口径も微細な複数個のビアホールから構成されることになる。そのため、上記金バンプ電極８の表面のように表面段差が残ってしまう。
【０００８】
【課題を解決するための手段】
そこで、本発明の半導体装置は上記課題に鑑み為されたもので、半導体基板上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に隣接するように形成されたソース・ドレイン層と、前記ゲート電極下方に形成され、チャネルを構成する半導体層と、前記ソース・ドレイン層にコンタクト接続された下層配線と、前記下層配線を被覆する層間絶縁膜に形成され、パッド部に構成されるバンプ電極下以外の領域に形成された複数個のビアホールと、前記複数個のビアホールを介して前記下層配線にコンタクト接続される上層配線と、前記上層配線上に形成された保護膜と、前記複数個のビアホールが形成された領域から離れた領域に延在し、前記上層配線上の保護膜を開口したパッド部上に形成されたバンプ電極とを具備し、１つの下層配線が前記パッド部下の領域全体を覆っており、当該１つの下層配線は前記パッド部下の領域では前記上層配線と前記ビアホールを介してコンタクトしないことを特徴とする。
【００１１】
そして、前記バンプ電極を介してＴＡＢに実装されていることを特徴とする。
【００１２】
また、本発明の半導体装置の製造方法は、下層配線を被覆する層間絶縁膜に形成される複数個のビアホールを介して上層配線がコンタクト接続されて成る半導体装置の製造方法において、前記下層配線を被覆するように層間絶縁膜を形成する工程と、前記層間絶縁膜のパッド形成部以外の領域に、最小寸法に基づいた複数個のビアホールを形成した後に、当該複数個のビアホールを介して前記下層配線にコンタクトするように前記上層配線を形成する工程と、前記上層配線上に保護膜を形成する工程と、前記複数個のビアホールが形成された領域から離れた領域に延在し、前記上層配線上の保護膜を開口したパッド部上にバンプ電極を形成する工程とを具備したことを特徴とする。
【００１３】
そして、前記バンプ電極を形成する工程の後、当該バンプ電極をＴＡＢへ実装する工程を有することを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の半導体装置とその製造方法に係る一実施形態について、本発明を液晶駆動用ドライバを構成する各種ＭＯＳトランジスタが混載されて成る半導体装置に適用した実施形態について図面を参照しながら説明する。
【００１６】
上記液晶駆動用ドライバは、図１０（ａ）の左側からロジック系の（例えば、３Ｖ）Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ、レベルシフタ用の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ、高耐圧系の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ，図１０（ｂ）の左側から低オン抵抗化が図られた高耐圧系の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ、高耐圧系の（例えば、３０Ｖ）Ｐチャネル型ＭＯＳトランジスタ，及び低オン抵抗化が図られた高耐圧系の（例えば、３０Ｖ）Ｐチャネル型ＭＯＳトランジスタで構成される。尚、説明の便宜上、上記高耐圧系のＭＯＳトランジスタと低オン抵抗化が図られた高耐圧系のＭＯＳトランジスタとを差別化するため、以下の説明では低オン抵抗化が図られた高耐圧系のＭＯＳトランジスタをＳＬＥＤ（Slit channel by counter doping with extended shallow drain）ＭＯＳトランジスタと呼称する。
【００１７】
このような液晶駆動用ドライバを構成する各種ＭＯＳトランジスタが混載されて成る半導体装置では、図１０に示すように上記高耐圧系のＰチャネル型ＭＯＳトランジスタと上記低オン抵抗化が図られた高耐圧系のＰチャネル型ＳＬＥＤＭＯＳトランジスタが構成されるＮ型ウエル２３が段差高部となり、その他の各種ＭＯＳトランジスタが構成されるＰ型ウエル２２が段差低部に構成される。言い換えれば、微細なロジック系の（例えば、３Ｖ）Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタが段差低部に配置されるように構成されている。
【００１８】
以下、上記半導体装置の製造方法について説明する。
【００１９】
先ず、図１において、各種ＭＯＳトランジスタを構成するための領域を画定するために、例えばＰ型の半導体基板（Ｐ−ｓｕｂ）２１内にＰ型ウエル（ＰＷ）２２及びＮ型ウエル（ＮＷ）２３をＬＯＣＯＳ法を用いて形成する。即ち、図示した説明は省略するが、前記基板２１のＮ型ウエル形成領域上にパッド酸化膜及びシリコン窒化膜を形成し、当該パッド酸化膜及びシリコン窒化膜をマスクにして、例えばボロンイオンをおよそ８０ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注入条件でイオン注入して、イオン注入層を形成する。その後、前記シリコン窒化膜をマスクに基板表面をＬＯＣＯＳ法によりフィールド酸化してＬＯＣＯＳ膜を形成する。このとき、ＬＯＣＯＳ膜形成領域下にイオン注入されていたボロンイオンが基板内部に拡散されてＰ型層が形成される。
【００２０】
次に、前記パッド酸化膜及びシリコン窒化膜を除去した後に、前記ＬＯＣＯＳ膜をマスクに基板表面にリンイオンをおよそ８０ＫｅＶの加速電圧で、９×１０12／ｃｍ2の注入条件でイオン注入してイオン注入層を形成する。そして、前記ＬＯＣＯＳ膜を除去した後に、前記基板に注入された各不純物イオンを熱拡散させて、Ｐ型ウエル及びＮ型ウエルを形成することで、図１に示すように前記基板２１内に形成されるＰ型ウエル２２は段差低部に配置され、Ｎ型ウエル２３は段差高部に配置される。
【００２１】
そして、図２において、各ＭＯＳトランジスタ毎に素子分離するため、およそ５００ｎｍ程度の素子分離膜２４をＬＯＣＯＳ法により形成し、この素子分離膜２４以外の活性領域上におよそ８０ｎｍ程度の高耐圧用の厚いゲート酸化膜２５を熱酸化により形成する。
【００２２】
続いて、レジスト膜をマスクにして第１の低濃度のＮ型及びＰ型のソース・ドレイン層（以下、ＬＮ層２６、ＬＰ層２７と称す。）を形成する。即ち、先ず、不図示のレジスト膜でＬＮ層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１２０ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注入条件でイオン注入してＬＮ層２６を形成する。その後、レジスト膜（ＰＲ）でＬＰ層形成領域上以外の領域を被覆した状態で基板表層に、例えばボロンイオンをおよそ１２０ＫｅＶの加速電圧で、８．５×１０12／ｃｍ2の注入条件でイオン注入してＬＰ層２７を形成する。尚、実際には後工程のアニール工程（例えば、１１００℃のＮ2雰囲気中で、２時間）を経て、上記イオン注入された各イオン種が熱拡散されてＬＮ層２６及びＬＰ層２７となる。
【００２３】
続いて、図３において、Ｐチャネル型及びＮチャネル型ＳＬＥＤＭＯＳトランジスタ形成領域に形成された前記ＬＮ層２６間及びＬＰ層２７間にレジスト膜をマスクにしてそれぞれ第２の低濃度のＮ型及びＰ型のソース・ドレイン層（以下、ＳＬＮ層２８及びＳＬＰ層２９と称す。）を形成する。即ち、先ず、不図示のレジスト膜でＳＬＮ層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１２０ＫｅＶの加速電圧で、１．５×１０12／ｃｍ2の注入条件でイオン注入して前記ＬＮ層２６に連なるＳＬＮ層２８を形成する。その後、レジスト膜（ＰＲ）でＳＬＰ層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオン（49ＢＦ2+）をおよそ１４０ＫｅＶの加速電圧で、２．５×１０12／ｃｍ2の注入条件でイオン注入して前記ＬＰ層２７に連なるＳＬＰ層２９を形成する。尚、前記ＬＮ層２６と前記ＳＬＮ層２８または前記ＬＰ層２７と前記ＳＬＰ層２９の不純物濃度は、ほぼ同等であるか、どちらか一方が高くなるように設定されている。
【００２４】
更に、図４において、レジスト膜をマスクにして高濃度のＮ型及びＰ型のソース・ドレイン層（以下、Ｎ＋層３０、Ｐ＋層３１と称す。）を形成する。即ち、先ず、不図示のレジスト膜でＮ＋層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ８０ＫｅＶの加速電圧で、２×１０15／ｃｍ2の注入条件でイオン注入してＮ＋層３０を形成する。その後、レジスト膜（ＰＲ）でＰ＋層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ１４０ＫｅＶの加速電圧で、２×１０15／ｃｍ2の注入条件でイオン注入してＰ＋層３１を形成する。
【００２５】
次に、図５において、前記ＳＬＮ層２８及びＳＬＰ層２９の形成用のマスク開口径（図３参照）よりも細い開口径を有するレジスト膜をマスクにして前記ＬＮ層２６に連なるＳＬＮ層２８の中央部及び前記ＬＰ層２７に連なるＳＬＰ層２９の中央部にそれぞれ逆導電型の不純物をイオン注入することで、当該ＳＬＮ層２８及びＳＬＰ層２９を分断するＰ型ボディ層３２及びＮ型ボディ層３３を形成する。即ち、先ず、不図示のレジスト膜でＰ型層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ１２０ＫｅＶの加速電圧で、５×１０12／ｃｍ2の注入条件でイオン注入してＰ型ボディ層３２を形成する。その後、レジスト膜（ＰＲ）でＮ型層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１９０ＫｅＶの加速電圧で、５×１０12／ｃｍ2の注入条件でイオン注入してＮ型ボディ層３３を形成する。尚、上記図３〜図５に示すイオン注入工程に関する作業工程順は、適宜変更可能なものであり、前記Ｐ型ボディ層３２及びＮ型ボディ層３３の表層部にチャネルが構成される。
【００２６】
更に、図６において、前記通常耐圧用の微細化Ｎチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域の基板（Ｐ型ウエル２２）内に第２のＰ型ウエル（ＳＰＷ）３４及び第２のＮ型ウエル（ＳＮＷ）３５を形成する。
【００２７】
即ち、前記通常耐圧のＮチャネル型ＭＯＳトランジスタ形成領域上に開口を有する不図示のレジスト膜をマスクにして前記Ｐ型ウエル２２内に、例えばボロンイオンをおよそ１９０ＫｅＶの加速電圧で、１．５×１０13／ｃｍ2の第１の注入条件でイオン注入後、同じくボロンイオンをおよそ５０ＫｅＶの加速電圧で、２．６×１０12／ｃｍ2の第２の注入条件でイオン注入して、第２のＰ型ウエル３４を形成する。また、前記通常耐圧用のＰチャネル型ＭＯＳトランジスタ形成領域上に開口を有するレジスト膜（ＰＲ）をマスクにして前記Ｐ型ウエル２２内に例えばリンイオンをおよそ３８０ＫｅＶの加速電圧で、１．５×１０13／ｃｍ2の注入条件でイオン注入して、第２のＮ型ウエル３５を形成する。尚、３８０ＫｅＶ程度の高加速電圧発生装置が無い場合には、２価のリンイオンをおよそ１９０ＫｅＶの加速電圧で、１．５×１０13／ｃｍ2の注入条件でイオン注入するダブルチャージ方式でも良い。続いてリンイオンをおよそ１４０ＫｅＶの加速電圧で、４．０×１０12／ｃｍ2の注入条件でイオン注入する。
【００２８】
次に、通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上とレベルシフタ用のＮチャネル型ＭＯＳトランジスタ形成領域上の前記ゲート酸化膜２５を除去した後に、図７に示すように、この領域上に新たに所望の膜厚のゲート酸化膜を形成する。
【００２９】
即ち、先ず、全面にレベルシフタ用のＮチャネル型ＭＯＳトランジスタ用におよそ１４ｎｍ程度（この段階では、およそ７ｎｍ程度であるが、後述する通常耐圧用のゲート酸化膜形成時に膜厚が増大する。）のゲート酸化膜３６を熱酸化により形成する。続いて、通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上に形成された前記レベルシフタ用のＮチャネル型ＭＯＳトランジスタのゲート酸化膜３６を除去した後に、この領域に通常耐圧用の薄いゲート酸化膜３７（およそ７ｎｍ程度）を熱酸化により形成する。
【００３０】
続いて、図８において、全面におよそ１００ｎｍ程度のポリシリコン膜を形成し、このポリシリコン膜にＰＯＣｌ3を熱拡散源として熱拡散し導電化した後に、このポリシリコン膜上におよそ１００ｎｍ程度のタングステンシリサイド膜、更にはおよそ１５０ｎｍ程度のＳｉＯ2膜を積層し、不図示のレジスト膜を用いてパターニングして各ＭＯＳトランジスタ用のゲート電極３８Ａ，３８Ｂ，３８Ｃ，３８Ｄ，３８Ｅ，３８Ｆ，３８Ｇを形成する。尚、前記ＳｉＯ2膜は、パターニング時のハードマスクとして働く。
【００３１】
続いて、図９において、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ用に低濃度のソース・ドレイン層を形成する。
【００３２】
即ち、先ず、通常耐圧用のＮチャネル型ＭＯＳトランジスタ用の低濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばリンイオンをおよそ２０ＫｅＶの加速電圧で、６．２×１０13／ｃｍ2の注入条件でイオン注入して、低濃度のＮ−型ソース・ドレイン層３９を形成する。また、通常耐圧用のＰチャネル型ＭＯＳトランジスタ用の低濃度ソース・ドレイン層形成領域上以外の領域を被覆するレジスト膜（ＰＲ）をマスクにして、例えばニフッ化ボロンイオンをおよそ２０ＫｅＶの加速電圧で、２×１０13／ｃｍ2の注入条件でイオン注入して、低濃度のＰ−型ソース・ドレイン層４０を形成する。
【００３３】
更に、図１０において、全面に前記ゲート電極３８Ａ，３８Ｂ，３８Ｃ，３８Ｄ，３８Ｅ，３８Ｆ，３８Ｇを被覆するようにおよそ２５０ｎｍ程度のＴＥＯＳ膜４１をＬＰＣＶＤ法により形成し、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上に開口を有するレジスト膜（ＰＲ）をマスクにして前記ＴＥＯＳ膜４１を異方性エッチングする。これにより、図１０に示すように前記ゲート電極３８Ａ，３８Ｂの両側壁部にサイドウォールスペーサ膜４１Ａが形成され、前記レジスト膜（ＰＲ）で被覆された領域にはＴＥＯＳ膜４１がそのまま残る。
【００３４】
そして、前記ゲート電極３８Ａとサイドウォールスペーサ膜４１Ａ並びに、前記ゲート電極３８Ｂとサイドウォールスペーサ膜４１Ａをマスクにして、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ用に高濃度のソース・ドレイン層を形成する。
【００３５】
即ち、通常耐圧用のＮチャネル型ＭＯＳトランジスタ用の高濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばヒ素イオンをおよそ１００ＫｅＶの加速電圧で、５×１０15／ｃｍ2の注入条件でイオン注入して、高濃度のＮ＋型ソース・ドレイン層４２を形成する。また、通常耐圧用のＰチャネル型ＭＯＳトランジスタ用の高濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばニフッ化ボロンイオンをおよそ４０ＫｅＶの加速電圧で、２×１０15／ｃｍ2の注入条件でイオン注入して、高濃度のＰ＋型ソース・ドレイン層４３を形成する。
【００３６】
以下、図示した説明は省略するが、全面にＴＥＯＳ膜及びＢＰＳＧ膜等からなるおよそ６００ｎｍ程度の層間絶縁膜を形成した後に、前記各高濃度のソース・ドレイン層３０，３１，４２，４３にコンタクトする金属配線層を形成することで、前記液晶駆動用ドライバを構成する通常耐圧用のＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ、レベルシフタ用のＮチャネル型ＭＯＳトランジスタ、高耐圧用のＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ，低オン抵抗化が図られた高耐圧用のＮチャネル型ＳＬＥＤＭＯＳトランジスタ及びＰチャネル型ＳＬＥＤＭＯＳトランジスタが完成する。
【００３７】
ここで、本発明の特徴は、下層配線を被覆する層間絶縁膜に形成されるビアホールを介して上層配線がコンタクトされて成るものにおいて、前記ビアホールが、パッド部に構成されるバンプ電極下には形成しないことで、バンプ電極表面の平坦化を可能にしたことである。
【００３８】
また、前記バンプ電極下にも下層配線を形成しておくことで、パッド部周辺の平坦性を損なわないようにしたことである。
【００３９】
以下、本発明の半導体装置の構成について図１１を参照しながら説明する。尚、図１１ではＮチャネル型ＳＬＥＤＭＯＳトランジスタに本発明を適用した一例を紹介するが、他のトランジスタに対しても同様に形成されている。
【００４０】
図１１において、前記Ｎチャネル型ＳＬＥＤＭＯＳトランジスタのソース・ドレイン層３０（図１１では、ドレイン側の構成については省略してある。）上に層間絶縁膜４５に形成した第１のコンタクト孔４６を介して１層配線４７が形成され、当該１層配線４７上に第２のコンタクト孔４８を介して２層配線４９が形成され、当該２層配線４９上にビアホール５０を介して３層配線５１が形成されている。
【００４１】
そして、前記ビアホール５０が形成された領域から離れた領域に延在した当該３層配線５１上のパッシベーション膜５２を開口して形成されたパッド部に金バンプ電極５３が形成されている。
【００４２】
このとき、上記３層配線５１は電源ラインとなるため幅広に形成されており、このような幅広な配線５１とコンタクト接続する場合には、コンタクト抵抗を下げる目的で広いコンタクト孔を開口する必要があるが、例えば０．３５μｍ等の微細化プロセスで各種トランジスタを構成する場合、各ビアホール（コンタクト孔）の寸法は最小寸法が適用されるため、パッド部の開口径も微細な複数個のビアホールから構成されることになる。そのため、従来（図１２）のように金バンプ電極８下に複数の微細なビアホール５を有すると当該金バンプ電極８の表面に段差が残ってしまう。
【００４３】
そこで、本発明ではパッド部に形成される金バンプ電極５３下にはビアホール５０を形成せず、当該金バンプ電極５３から離れた領域にビアホール５０を形成するようにしたことで、従来のような金バンプ電極表面にビアホールの表面段差が反映されることがない。従って、金バンプ電極５３の表面段差によるＴＡＢ等への実装時の歩留まり低下を抑制することができる。
【００４４】
即ち、本実施形態のように液晶駆動用ドライバを構成する各トランジスタを０．３５μｍプロセスで構成した場合に、各ビアホール（コンタクト孔）の寸法は最小寸法が適用されるため、パッド部の開口径も従来の（図１２及び図１３に示す）ように微細な複数個のビアホール５から構成されることになる。そのため、本発明では微細化プロセスにおいてバンプ電極下にビアホールを形成しないことで、バンプ電極表面の平坦化を可能にしている。
【００４５】
更に言えば、上層配線（前記３層配線５１）とコンタクトしないパッド部下の領域にも下層配線（前記２層配線４９もしくは前記２層配線４９と前記１層配線４７）を形成しておくことで、このパッド部周辺において当該下層配線がないことにより段差が発生することがなく、平坦性を損なうことがない、
尚、本実施形態では３層配線構造を有する半導体装置に適用した例を紹介したが、更に多層構造の半導体装置に適用するものであっても良い。
【００４６】
【発明の効果】
本発明によれば、パッド部に形成されるバンプ電極下にビアホールを形成しないようにしたため、バンプ電極表面の平坦化が図れる。
【００４７】
また、上層配線とコンタクトしないパッド部下の領域にも下層配線を形成しておくことで、パッド部周辺の平坦性を損なうことがない。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体記憶装置の製造方法を示す断面図である。
【図２】本発明の一実施形態の半導体記憶装置の製造方法を示す断面図である。
【図３】本発明の一実施形態の半導体記憶装置の製造方法を示す断面図である。
【図４】本発明の一実施形態の半導体記憶装置の製造方法を示す断面図である。
【図５】本発明の一実施形態の半導体記憶装置の製造方法を示す断面図である。
【図６】本発明の一実施形態の半導体記憶装置の製造方法を示す断面図である。
【図７】本発明の一実施形態の半導体記憶装置の製造方法を示す断面図である。
【図８】本発明の一実施形態の半導体記憶装置の製造方法を示す断面図である。
【図９】本発明の一実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１０】本発明の一実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１１】本発明の一実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１２】従来の半導体装置の製造方法を示す断面図である。
【図１３】従来の半導体装置の製造方法を示す平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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