(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体層に形成され、第１導電型の第１のボディコンタクト、第１のドレイン、第１のゲート、第１のソース、及び第２導電型の第１のディープウェルが前記第１のボディコンタクトを内側に、前記第１のディープウェルを外側になるようにｎ（ただし、ｎは３以上の整数）角形形状或いは環状に配置され、少なくとも１つ以上から構成される第１の構造体と、
前記半導体層に形成され、前記第１の構造体を取り囲むように隣接配置され、第１導電型の第２のボディコンタクト、第２のドレイン、第２のゲート、第２のソース、及び第２導電型の第２のディープウェルが前記第２のボディコンタクトを内側に、前記第２のディープウェルを外側になるようにｎ角形形状或いは環状に配置される複数の第２の構造体と、
を具備し、
前記第１の構造体が電力増幅動作するときに、前記複数の第２の構造体に逆バイアスを印加して前記複数の第２の構造体を空乏化し、空乏化された前記複数の第２の構造体が前記第１の構造体を周囲からアイソレートすることを特徴とする電力増幅器。
【請求項２】
前記第１のディープウェルは前記第１の構造体の第１のボディの側面及び底面に設けられ、前記第１のボディと前記半導体層を分離し、
前記第２のディープウェルは前記第２の構造体の第２のボディの側面及び底面に設けられ、前記第２のボディと前記半導体層を分離する
ことを特徴とする請求項１に記載の電力増幅器。
【請求項３】
前記第１及び第２のディープウェルはディープＮウェルであり、前記第２の構造体を空乏化するときに、前記第２のディープウェルにブレークダウン電圧よりも低い電圧を印加し、前記第２のボディコンタクトを接地電位に設定することを特徴とする請求項１又は２に記載の電力増幅器。
【請求項４】
前記第１及び第２のディープウェルはディープＮウェルであり、前記第２の構造体を空乏化するときに、前記第２のドレイン及び第２のソースにブレークダウン電圧よりも低い電圧を印加し、前記第２のボディコンタクトを接地電位に設定することを特徴とする請求項１又は２に記載の電力増幅器。
【請求項５】
前記半導体層は前記第1及び第２のボディよりも不純物濃度が高いことを特徴とする請求項３又は４に記載の電力増幅器。
【請求項６】
前記電力増幅器とＣＭＯＳ回路は同じ半導体集積回路チップに設けられ、前記電力増幅器と前記ＣＭＯＳ回路は前記半導体層で分離されることを特徴とする請求項１乃至５のいずれか１項に記載の電力増幅器。
【請求項７】
第１導電型の第１の半導体層に形成され、第１導電型の第１のボディコンタクト、第１のドレイン、第１のゲート、第１のソース、及び第２導電型の第１のディープウェルが前記第１のボディコンタクトを内側に、前記第１のディープウェルを外側になるようにｎ（ただし、ｎは３以上の整数）角形形状或いは環状に配置され、少なくとも１つ以上から構成される第１の構造体と、
前記第１の半導体層に形成され、前記第１の構造体を取り囲むように隣接配置され、第１導電型の第２のボディコンタクト、第２のドレイン、第２のゲート、第２のソース、及び第２導電型の第２のディープウェルが前記第２のボディコンタクトを内側に、前記第２のディープウェルを外側になるようにｎ角形形状或いは環状に配置される複数の第２の構造体と、
第２導電型の第２の半導体層に形成され、第２導電型の第３のボディコンタクト、第３のドレイン、第３のゲート、第３のソース、及び第１導電型の第３のディープウェルが前記第３のボディコンタクトを内側に、前記第３のディープウェルを外側になるようにｎ角形形状或いは環状に配置され、前記第３のドレインが前記第１のドレインに接続され、少なくとも１つ以上から構成される第３の構造体と、
前記第２の半導体層に形成され、前記第３の構造体を取り囲むように隣接配置され、第２導電型の第４のボディコンタクト、第４のドレイン、第４のゲート、第４のソース、及び第１導電型の第４のディープウェルが前記第４のボディコンタクトを内側に、前記第４のディープウェルを外側になるようにｎ角形形状或いは環状に配置される複数の第４の構造体と、
を具備し、
前記第１及び第３の構造体がプッシュプル電力増幅動作し、前記第１の構造体が動作するときに、前記複数の第２の構造体に逆バイアスを印加して前記複数の第２の構造体を空乏化し、空乏化された前記複数の第２の構造体が前記第１の構造体を周囲からアイソレートし、前記第３の構造体が動作するときに、前記複数の第４の構造体に逆バイアスを印加して前記複数の第４の構造体を空乏化し、空乏化された前記複数の第４の構造体が前記第３の構造体を周囲からアイソレートすることを特徴とする電力増幅器。
【請求項８】
前記第１のディープウェルは前記第１の構造体の第１のボディの側面及び底面に設けられ、前記第１のボディと前記第１の半導体層を分離し、
前記第２のディープウェルは前記第２の構造体の第２のボディの側面及び底面に設けられ、前記第２のボディと前記第１の半導体層を分離し、
前記第３のディープウェルは前記第３の構造体の第３のボディの側面及び底面に設けられ、前記第３のボディと前記第２の半導体層を分離し、
前記第４のディープウェルは前記第４の構造体の第４のボディの側面及び底面に設けられ、前記第４のボディと前記第２の半導体層を分離する
ことを特徴とする請求項７に記載の電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電力増幅器に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化、低電圧化、及び高集積度化の進展に伴い、デジタル部及びアナログ部を含め、ＣＭＯＳ（complementary metal oxide semiconductor）をベースとするシステムＬＳＩやＳｏＣ（system on a chip）が多数開発されている。ＣＭＯＳをベースとするアナログ部では電力増幅器が重要な素子である。従来、ＭＯＳ型電力増幅器には、マルチフィンガーゲート構造の電力増幅器（例えば、特許文献１参照）、或いは矩形方のゲートを用いるワッフルゲート構造の電力増幅器（例えば、特許文献２参照）などが提案されている。
【０００３】
ところが、マルチフィンガーゲート構造の場合、チップ面積が増大して小型化できないという問題点がある。また、マルチフィンガーゲート構造やワッフルゲート構造の場合、発生したホットキャリアの影響を抑制することができないという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−９４５５７号公報
【特許文献２】特開平９−１３４９６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ホットキャリアの影響を抑制することができる電力増幅器を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、電力増幅器は、第１導電型の半導体層に形成され、第１導電型の第１のボディコンタクト、第１のドレイン、第１のゲート、第１のソース、及び第２導電型の第１のディープウェルが前記第１のボディコンタクトを内側に、前記第１のディープウェルを外側になるようにｎ（ただし、ｎは３以上の整数）角形形状或いは環状に配置され、少なくとも１つ以上から構成される第１の構造体と、前記半導体層に形成され、前記第１の構造体を取り囲むように隣接配置され、第１導電型の第２のボディコンタクト、第２のドレイン、第２のゲート、第２のソース、及び第２導電型の第２のディープウェルが前記第２のボディコンタクトを内側に、前記第２のディープウェルを外側になるようにｎ角形形状或いは環状に配置される複数の第２の構造体とを具備し、前記第１の構造体が電力増幅動作するときに、前記複数の第２の構造体に逆バイアスを印加して前記複数の第２の構造体を空乏化し、空乏化された前記複数の第２の構造体が前記第１の構造体を周囲からアイソレートすることを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体集積回路を示すブロック図である。
【図２】第１の実施形態に係る電力増幅器を示す平面図である。
【図３】図２（ａ）のＡ−Ａ線に沿う断面図である。
【図４】第１の実施形態に係るグロースリングゲート構造体の電界強度を示す図である。
【図５】第１の実施形態に係る電力増幅器の動作を示す図である。
【図６】第１の実施形態に係るグロースリングゲート構造体の特性を示す図である。
【図７】第１の実施形態に係る分離部を空乏化する印加条件を示す図である。
【図８】第１の実施形態に係る分離部を空乏化する印加条件を示す図である。
【図９】第２の実施形態に係る電力増幅器を示す平面図である。
【図１０】第２の実施形態に係る分離部を空乏化する印加条件を示す図である。
【図１１】グロースリングゲート構造体の変形例を示す図である。
【図１２】第３の実施形態に係る電力増幅器を示す平面図である。
【図１３】図１２（ａ）のＣ−Ｃ線に沿う断面図である。
【図１４】第４の実施形態に係る半導体集積回路を示すブロック図である。
【図１５】第４の実施形態に係る電力増幅器を示す図である。
【発明を実施するための形態】
【０００８】
以下本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第１の実施形態）
まず、本発明の第１の実施形態に係る電力増幅器について、図面を参照して説明する。図１は半導体集積回路を示すブロック図である。図２（ａ）は電力増幅器を示す平面図、図２（ｂ）はグロースリングゲート構造体を示す平面図である。図３は図２（ａ）のＡ−Ａ線に沿う断面図である。本実施形態では、電力増幅器が電力増幅動作をする第１のグロースリングゲート構造体と、第１のグロースリングゲート構造体を取り囲むように周囲に隣接配置され、第１のグロースリングゲート構造体が動作するときに空乏化領域が形成される第２のグロースリングゲート構造体とから構成される。
【００１０】
図１に示すように、半導体集積回路９０には、アナログ回路部１、デジタル回路部２、及びインターフェース部３が設けられる。半導体集積回路９０は、アナログ回路部１、デジタル回路部２、及びインターフェース部３がＣＭＯＳ（complementary metal oxide semiconductor）技術を用いて形成される１チップＳｏＣ（system on a chip）である。ＣＭＯＳ技術とは、ＣＭＯＳデジタルプロセス及び回路技術であり、比較的低電圧でトランジスタがオン・オフ動作する。アナログ回路部１には、電力増幅器１１が設けられる。
【００１１】
図２（ａ）に示すように、電力増幅器１１は、ＣＯＭＳ技術を用いて形成され、Ｎｃｈ  ＭＯＳＦＥＴ構造からなるグロースリングゲート構造体ＧＲＧＳ１乃至１５が設けられる。
【００１２】
グロースリングゲート構造体ＧＲＧＳ１乃至１５の周囲には、Ｐ＋ウェル２１が帯状に離間し、配置形成される。グロースリングゲート構造体ＧＲＧＳ１乃至１５は、例えば電力増幅器１１の出力段のトランジスタ（出力段Ｎｃｈ  ＭＯＳＦＥＴ）として用いられる。
【００１３】
ここでは、電力増幅器１１を構成する出力段以外のトランジスタ、整合回路、配線、端子、コンタクト、ビア等の図示及び説明を省略する。
【００１４】
グロースリングゲート構造体ＧＲＧＳ７乃至９（第１の構造体）は、図中の中央部に水平方向に並列配置される。グロースリングゲート構造体ＧＲＧＳ７乃至９は、活性部１２として機能して電力増幅動作する。
【００１５】
グロースリングゲート構造体ＧＲＧＳ１乃至６、ＧＲＧＳ１０乃至１５（第２の構造体）は、グロースリングゲート構造体ＧＲＧＳ７乃至９を取り囲むように周囲に隣接配置される。グロースリングゲート構造体ＧＲＧＳ１乃至６、ＧＲＧＳ１０乃至１５は、分離部１３として機能する。グロースリングゲート構造体ＧＲＧＳ７乃至９が電力増幅動作するときに、グロースリングゲート構造体ＧＲＧＳ１乃至６、ＧＲＧＳ１０乃至１５が空乏化されて空乏化領域となり、グロースリングゲート構造体ＧＲＧＳ７乃至９を周囲（電力増幅器１１を除くアナログ回路部１、デジタル回路部２、及びインターフェース部３）からアイソレートする。アイソレートの詳細は後述する。
【００１６】
図２（ｂ）に示すように、グロースリングゲート構造体ＧＲＧＳ１乃至１５は、グロースリングゲート構造体ＧＲＧＳから構成され、同一の正方形形状を有する。
【００１７】
グロースリングゲート構造体ＧＲＧＳは、Ｐ＋ウェル２１ａ（ボディコンタクト）、ドレイン２５、ゲート２４、ソース２３、及びディープＮウェル２２から構成され、Ｐ＋ウェル２１ａ（ボディコンタクト）を内側に、ディープＮウェル２２を外側になるように配置形成される。
【００１８】
より詳しくは、中央部に正方形形状を有するＰ＋ウェル２１ａ（ボディコンタクト）が配置される。Ｐ＋ウェル２１ａ（ボディコンタクト）の外側には、ドレイン２５が帯状に隣接配置される。ドレイン２５の外側には、ゲート２４が帯状に隣接配置される。ゲート２４の外側には、ソース２３が帯状に隣接配置される。ソース２３の外側には、ディープＮウェル２２が帯状に隣接配置される。
【００１９】
図３に示すように、グロースリングゲート構造体ＧＲＧＳ１乃至１５は、Ｐ＋層３０（第１の半導体層）に設けられる。グロースリングゲート構造体ＧＲＧＳ１乃至１５の周囲には、Ｐ＋ウェル２１が隣接配置される。Ｐ＋ウェル２１の両端には、シャロートレンチアイソレーション（ＳＴＩ）３１が設けられる。
【００２０】
グロースリングゲート構造体ＧＲＧＳ（ここでは、グロースリングゲート構造体ＧＲＧＳ２、７、１２で代表表示）には、側面及び底面にＰ＋層３０と分離するためのディープＮウェル２２が設けられる。ディープＮウェル２２上には、Ｐ型のボディ２０が設けられる。ボディ２０の表面部には、シャロートレンチアイソレーション（ＳＴＩ）３１、ソースとしてのＮ＋層２３ａ、ドレインとしてのＮ＋層２５ａ、及びＰ＋ウェル２１ａ（ボディコンタクト）が設けられる。
【００２１】
グロースリングゲート構造体ＧＲＧＳ２、７、１２には、ディープＮウェル２２とＮ＋層２３ａの間にシャロートレンチアイソレーション（ＳＴＩ）３１が設けられる。Ｎ＋層２３ａとＮ＋層２５ａの間のボディ２０上には、Ｎ＋層２３ａ及びＮ＋層２５ａとオーバーラップするように、ゲート絶縁膜３２及びゲート電極３３から構成されるゲート２４が設けられる。Ｎ＋層２５ａとＰ＋ウェル２１ａ（ボディコンタクト）の間には、シャロートレンチアイソレーション（ＳＴＩ）３１が設けられる。
【００２２】
次に、グロースリングゲート構造体の電界強度について図４（ａ）及び図４（ｂ）を参照して説明する。図４（ａ）はグロースリングゲート構造体の印加条件を示す平面図である。図４（ｂ）は図４（ａ）のＢ−Ｂ線に沿う電解強度を示す図である。
【００２３】
図４（ａ）に示すように、グロースリングゲート構造体ＧＲＧＳのドレイン及びゲートに＋（プラス）の電圧を印加すると、図４（ｂ）に示すように、ソースとボディの間が高電界領域となり、グロースリングゲート構造体ＧＲＧＳの中央部（ボディ）に向かって電界の勾配を持たせることができる。つまり、グロースリングゲート構造体ＧＲＧＳの周囲に向かって、ホットキャリアの広がりを抑制することができる。
【００２４】
グロースリングゲート構造体ＧＲＧＳを採用することにより、電力増幅器１１の内部で発生するホットキャリアによる寄生トランジスタ効果を抑制し、電力増幅器１１を安定動作することができる。
【００２５】
なお、マルチフィンガー構造やワッフルゲートゲート構造を採用したＭＯＳ型電力増幅器では、ホットキャリアの影響を抑制することが困難である。
【００２６】
次に、電力増幅器の動作を図５乃至８を参照して説明する。図５は電力増幅器の動作を説明する図である。
【００２７】
図５に示すように、電力増幅器１１を動作させるとき、グロースリングゲート構造体ＧＲＧＳ７乃至９（活性部１２）のボディコンタクト（Ｂ）、ドレイン（Ｄ）、ゲート（Ｇ）、ソース（Ｓ）、及びディープＮウェルをそれぞれ束ねて、出力段のＮｃｈ  ＭＯＳＦＥＴとして動作させる。
【００２８】
電力増幅器１１を動作させるとき、グロースリングゲート構造体ＧＲＧＳ１乃至６、ＧＲＧＳ１０乃至１５（分離部１３）を空乏化して空乏化領域を形成する。この空乏化領域により、グロースリングゲート構造体ＧＲＧＳ７乃至９（活性部１２）を、電力増幅器１１を除くアナログ回路部１、デジタル回路部２、インターフェース部３などからアイソレートする。
【００２９】
このため、グロースリングゲート構造体ＧＲＧＳ７乃至９（活性部１２）を出力段のＮｃｈ  ＭＯＳＦＥＴとして動作させ、しかも大電流を流すことが可能となる。
【００３０】
空乏化させるグロースリングゲート構造体ＧＲＧＳ１乃至６、ＧＲＧＳ１０乃至１５の特性について説明する。図６（ａ）はグロースリングゲート構造体の特性評価を説明する図である。図６（ｂ）はグロースリングゲート構造体の特性を示す図である。
【００３１】
図６（ａ）に示すように、グロースリングゲート構造体ＧＲＧＳのディープＮウェルとボディコンタクト（Ｂ）の間に＋（プラス）の電圧を印加し、その間に流れる電流を観測する。
【００３２】
図６（ｂ）に示すように、ディープＮウェルとボディコンタクト（Ｂ）の間の印加電圧（ダイオードとしての逆方向印加電圧）が７．５Ｖまでは、逆方向電流が略１０−１２Ａと非常に少ない。印加電圧を大きくすると逆方向電流が増加し、略９Ｖでブレークダウンする。例えば、印加電圧を２．５Ｖにした場合、ディープＮウェルとボディからなるダイオードでは空乏層が形成され、そのときの逆方向電流は非常に少ないことがわかる（アイソレーション効果大）。
【００３３】
空乏化させるグロースリングゲート構造体ＧＲＧＳ１乃至６、ＧＲＧＳ１０乃至１５の印加条件について説明する。図７はグロースリングゲート構造体ＧＲＧＳ１乃至６、ＧＲＧＳ１０乃至１５の印加条件を示す図である。図８はグロースリングゲート構造体ＧＲＧＳ１乃至６、ＧＲＧＳ１０乃至１５の他の印加条件を示す図である。
【００３４】
図７に示すように、グロースリングゲート構造体ＧＲＧＳ１乃至６、ＧＲＧＳ１０乃至１５のボディコンタクト（Ｂ）を低電位側電源（接地電位）Ｖｓｓに設定し、グロースリングゲート構造体ＧＲＧＳ１乃至６、ＧＲＧＳ１０乃至１５のディープＮウェルに＋（プラス）２．５Ｖを印加する。この設定により、グロースリングゲート構造体ＧＲＧＳ１乃至６、ＧＲＧＳ１０乃至１５を空乏化領域とすることができる。
【００３５】
図８に示すように、グロースリングゲート構造体ＧＲＧＳ１乃至６、ＧＲＧＳ１０乃至１５のボディコンタクト（Ｂ）を低電位側電源（接地電位）Ｖｓｓに設定し、グロースリングゲート構造体ＧＲＧＳ１乃至６、ＧＲＧＳ１０乃至１５のドレイン（Ｄ）及びソース（Ｓ）に＋（プラス）２．５Ｖを印加する。この設定により、グロースリングゲート構造体ＧＲＧＳ１乃至６、ＧＲＧＳ１０乃至１５を空乏化領域とすることができる。
【００３６】
グロースリングゲート構造体ＧＲＧＳ１乃至６、ＧＲＧＳ１０乃至１５を空乏化領域とすることにより、周囲に金属配線を配置形成する必要がない。また、アイソレーションとして機能するディープＮウェル２２の幅を広げる必要がないので、電力増幅器１１のレイアウト面積を大幅に低減することができる。
【００３７】
上述したように、本実施形態の電力増幅器では、Ｎｃｈ  ＭＯＳＦＥＴ構造からなり、電力増幅動作するグロースリングゲート構造体ＧＲＧＳ７乃至９と、Ｎｃｈ  ＭＯＳＦＥＴ構造からなり、グロースリングゲート構造体ＧＲＧＳ７乃至９を取り囲むように周囲に隣接配置され、電力増幅時に空乏化領域が形成されるグロースリングゲート構造体ＧＲＧＳ１乃至６、ＧＲＧＳ１０乃至１５とが設けられる。
【００３８】
このため、電力増幅器１１で発生したＡＣホットキャリアに起因するＲＦ基板電流の変動を、空乏化されたグロースリングゲート構造体ＧＲＧＳ１乃至６、ＧＲＧＳ１０乃至１５を用いて大幅に抑制することができる。したがって、電力増幅器１１を安定に動作させることができる。また、電力増幅器１１を除くアナログ回路部１、デジタル回路部２、インターフェース部３などへのＲＦ漏れ基板電流を大幅に抑制することができ、電力増幅器１１を除くアナログ回路部１、デジタル回路部２、インターフェース部３を安定に動作させることができる。更に、ＡＣホットキャリアに対応するための金属配線や幅が広いディープＮウェル層が不要なので半導体集積回路９０のチップサイズを小型化することができる。
【００３９】
なお、本実施形態では、グロースリングゲート構造体ＧＲＧＳ１乃至１５を正方形にしているが、必ずしもこれに限定されるものではない。正方形の代わりに、長方形やｎ（ただし、ｎは３以上の整数）角形などの形状にしてもよい。
【００４０】
（第２の実施形態）
次に、本発明の第２の実施形態に係る電力増幅器について、図面を参照して説明する。図９は電力増幅器を示す平面図である。本実施形態では、第２のグロースリングゲート構造体の構造を変更している。
【００４１】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４２】
図９に示すように、電力増幅器１１ａには、ＣＯＭＳ技術を用いて形成され、Ｎｃｈ  ＭＯＳＦＥＴ構造からなるグロースリングゲート構造体ＧＲＧＳ７乃至９、グロースリングゲート構造体ＧＲＧＳＬ１が設けられる。電力増幅器１１ａは、ＣＭＯＳ技術を用いて形成されるアナログ回路部、デジタル回路部、及びインターフェース部が設けられる１チップＳｏＣに搭載される。
【００４３】
グロースリングゲート構造体ＧＲＧＳ７乃至９、グロースリングゲート構造体ＧＲＧＳＬ１の周囲には、Ｐ＋ウェル２１が帯状に離間し、配置形成される。グロースリングゲート構造体ＧＲＧＳ７乃至９、グロースリングゲート構造体ＧＲＧＳＬ１は、例えば電力増幅器１１ａの出力段のトランジスタ（出力段Ｎｃｈ  ＭＯＳＦＥＴ）として用いられる。
【００４４】
ここでは、電力増幅器１１ａを構成する出力段以外のトランジスタ、整合回路、配線、端子、コンタクト、ビア等の図示及び説明を省略する。
【００４５】
グロースリングゲート構造体ＧＲＧＳＬ１（第２の構造体）は、グロースリングゲート構造体ＧＲＧＳ７乃至９を取り囲むように周囲に隣接配置される。グロースリングゲート構造体ＧＲＧＳＬ１は、分離部１４として機能する。グロースリングゲート構造体ＧＲＧＳ７乃至９が電力増幅動作するときに、グロースリングゲート構造体ＧＲＧＳＬ１が空乏化されて空乏化領域となり、グロースリングゲート構造体ＧＲＧＳ７乃至９を周囲からアイソレートする。
【００４６】
グロースリングゲート構造体ＧＲＧＳＬ１は、角が直角なドーナツ形状を有する。具体的には、グロースリングゲート構造体ＧＲＧＳ７乃至９に接するように、第１のディープＮウェル（Ｄｅｅｐ  Ｎｗｅｌｌ１）が隣接配置される。第１のディープＮウェル（Ｄｅｅｐ  Ｎｗｅｌｌ１）の外側には、第１のソース（Ｓ１）が隣接配置される。第１のソース（Ｓ１）の外側には、第１のゲート（Ｇ１）が隣接配置される。第１のゲート（Ｇ１）の外側には、第１のドレイン（Ｄ１）が隣接配置される。第１のドレイン（Ｄ１）の外側にはボディコンタクト（Ｂ）が隣接配置される。
【００４７】
ボディコンタクト（Ｂ）の外側には、第２のドレイン（Ｄ２）が隣接配置される。第２のドレイン（Ｄ２）の外側には、第２のゲート（Ｇ２）が隣接配置される。第２のゲート（Ｇ２）の外側には、第２のソース（Ｓ２）が隣接配置される。第２のソース（Ｓ２）の外側には、第２のディープＮウェル（Ｄｅｅｐ  Ｎｗｅｌｌ２）が隣接配置される。
【００４８】
次に、電力増幅器の動作について図１０を参照して説明する、図１０はグロースリングゲート構造体ＧＲＧＳＬ１の印加条件を示す図である。
【００４９】
図１０に示すように、グロースリングゲート構造体ＧＲＧＳＬ１のボディコンタクト（Ｂ）を低電位側電源（接地電位）Ｖｓｓに設定し、第１のディープＮウェル（Ｄｅｅｐ  Ｎｗｅｌｌ１）及び第２のディープＮウェル（Ｄｅｅｐ  Ｎｗｅｌｌ２）に＋（プラス）２．５Ｖを印加する。この設定によりグロースリングゲート構造体ＧＲＧＳＬ１が空乏化された空乏化領域が形成される。
【００５０】
なお、空乏化させるグロースリングゲート構造体を第１の実施形態の１２個に対し、本実施形態では１個にしているので、コンタクト、ビア、配線などの数を大幅に低減することができる。
【００５１】
上述したように、本実施形態の電力増幅器では、Ｎｃｈ  ＭＯＳＦＥＴ構造からなり、電力増幅動作するグロースリングゲート構造体ＧＲＧＳ７乃至９と、Ｎｃｈ  ＭＯＳＦＥＴ構造からなり、グロースリングゲート構造体ＧＲＧＳ７乃至９を取り囲むように周囲に隣接配置され、電力増幅時に空乏化領域が形成されるグロースリングゲート構造体ＧＲＧＳＬ１とが設けられる。
【００５２】
このため、第１の実施形態と同様な効果の他に、空乏化されるグロースリングゲート構造体の数を大幅に低減しているのでコンタクト、ビア、配線などの数を低減することができる。したがって、電力増幅器１１ａの構造を簡略化することができ、電力増幅器１１ａが搭載される半導体集積回路のチップサイズを小型化することができる。
【００５３】
なお、本実施形態では、グロースリングゲート構造体ＧＲＧＳ７乃至９を正方形形状、グロースリングゲート構造体ＧＲＧＳＬ１をドーナツ形状に配置形成しているが、必ずしもこれに限定されるものではない。図１１に示すように、例えば四隅をＲ形状にした環状形状のグロースリングゲート構造体ＧＲＧＳＲにしてもよい。また、円形や楕円形などの環状形状にしてもよい。
【００５４】
（第３の実施形態）
次に、本発明の第３の実施形態に係る電力増幅器について、図面を参照して説明する。図１２（ａ）は電力増幅器を示す平面図、図１２（ｂ）はグロースリングゲート構造体を示す平面図である。図１３は図１２（ａ）のＣ−Ｃ線に沿う断面図である。本実施形態では、第１及び第２のグロースリングゲート構造体をＰｃｈ  ＭＯＳＦＥＴ構造にしている。
【００５５】
図１２（ａ）に示すように、電力増幅器１１ｂには、ＣＯＭＳ技術を用いて形成され、Ｐｃｈ  ＭＯＳＦＥＴ構造からなるグロースリングゲート構造体ＧＲＧＳＰ１乃至１５が設けられる。電力増幅器１１ｂは、ＣＭＯＳ技術を用いて形成されるアナログ回路部、デジタル回路部、及びインターフェース部が設けられる１チップＳｏＣに搭載される。
【００５６】
グロースリングゲート構造体ＧＲＧＳＰ１乃至１５の周囲には、Ｎ＋ウェル４１が帯状に離間し、配置形成される。グロースリングゲート構造体ＧＲＧＳＰ１乃至１５は、例えば電力増幅器１１ｂの出力段のトランジスタ（出力段Ｐｃｈ  ＭＯＳＦＥＴ）として用いられる。
【００５７】
ここでは、電力増幅器１１ｂを構成する出力段以外のトランジスタ、整合回路、配線、端子、コンタクト、ビア等の図示及び説明を省略する。
【００５８】
グロースリングゲート構造体ＧＲＧＳＰ７乃至９（第１の構造体）は、図中の中央部に水平方向に並列配置される。グロースリングゲート構造体ＧＲＧＳＰ７乃至９は、活性部１２ｂとして機能して電力増幅動作する。
【００５９】
グロースリングゲート構造体ＧＲＧＳＰ１乃至６、ＧＲＧＳＰ１０乃至１５（第２の構造体）は、グロースリングゲート構造体ＧＲＧＳＰ７乃至９を取り囲むように周囲に隣接配置される。グロースリングゲート構造体ＧＲＧＳＰ１乃至６、ＧＲＧＳＰ１０乃至１５は、分離部１３ｂとして機能する。グロースリングゲート構造体ＧＲＧＳＰ７乃至９が電力増幅動作するときに、グロースリングゲート構造体ＧＲＧＳＰ１乃至６、ＧＲＧＳＰ１０乃至１５が空乏化されて空乏化領域となり、グロースリングゲート構造体ＧＲＧＳＰ７乃至９を周囲からアイソレートする。
【００６０】
図１２（ｂ）に示すように、グロースリングゲート構造体ＧＲＧＳＰ１乃至１５は、グロースリングゲート構造体ＧＲＧＳＰから構成され、同一の正方形形状を有する。
【００６１】
グロースリングゲート構造体ＧＲＧＳＰは、Ｎ＋ウェル４１ａ（ボディコンタクト）、ドレイン４６、ゲート４４、ソース４３、及びディープＰウェル４２から構成され、Ｎ＋ウェル４１ａ（ボディコンタクト）を内側に、ディープＰウェル４２を外側になるように配置形成される。
【００６２】
より詳しくは、中央部に正方形形状を有するＮ＋ウェル４１ａ（ボディコンタクト）が配置される。Ｎ＋ウェル４１ａ（ボディコンタクト）の外側には、ドレイン４６が帯状に隣接配置される。ドレイン４６の外側には、ゲート４４が帯状に隣接配置される。ゲート４４の外側には、ソース４３が帯状に隣接配置される。ソース４３の外側には、ディープＰウェル４２が帯状に隣接配置される。
【００６３】
図１３に示すように、グロースリングゲート構造体ＧＲＧＳＰ１乃至１５は、Ｎ＋層５０（第１の半導体層）に設けられる。グロースリングゲート構造体ＧＲＧＳＰ１乃至１５の周囲には、Ｎ＋ウェル４１が隣接配置される。Ｎ＋ウェル４１の両端には、シャロートレンチアイソレーション（ＳＴＩ）３１が設けられる。
【００６４】
グロースリングゲート構造体ＧＲＧＳＰ（ここでは、グロースリングゲート構造体ＧＲＧＳＰ２、７、１２で代表表示）には、側面及び底面にＮ＋層５０と分離するためのディープＰウェル４２が設けられる。ディープＰウェル４２上には、Ｎ型のボディ４０が設けられる。ボディ４０の表面部には、シャロートレンチアイソレーション（ＳＴＩ）３１、ソースとしてのＰ＋層４３ａ、ドレインとしてのＰ＋層４５ａ、及びＮ＋ウェル４１ａ（ボディコンタクト）が設けられる。
【００６５】
グロースリングゲート構造体ＧＲＧＰＳ２、７、１２には、ディープＰウェル４２とＰ＋層４３ａの間にシャロートレンチアイソレーション（ＳＴＩ）３１が設けられる。Ｐ＋層４３ａとＰ＋層４５ａの間のボディ４０上には、Ｐ＋層４３ａ及びＰ＋層４５ａとオーバーラップするように、ゲート絶縁膜３２及びゲート電極３３から構成されるゲート４４が設けられる。Ｐ＋層４５ａとＮ＋ウェル４１ａ（ボディコンタクト）の間には、シャロートレンチアイソレーション（ＳＴＩ）３１が設けられる。
【００６６】
本実施形態では、グロースリングゲート構造体ＧＲＧＳＰをＮｃｈ  ＭＯＳＦＥＴからＰｃｈ  ＭＯＳＦＥＴに変更しただけなので、グロースリングゲート構造体ＧＲＧＳＰ７乃至９の電力増幅動作と、グロースリングゲート構造体ＧＲＧＳＰ１乃至６、ＧＲＧＳＰ１０乃至１５を空乏化させて空乏化領域を形成する点については図示及び説明を省略する。
【００６７】
上述したように、本実施形態の電力増幅器では、Ｐｃｈ  ＭＯＳＦＥＴ構造からなり、電力増幅動作するグロースリングゲート構造体ＧＲＧＳＰ７乃至９と、Ｐｃｈ  ＭＯＳＦＥＴ構造からなり、グロースリングゲート構造体ＧＲＧＳＰ７乃至９を取り囲むように周囲に隣接配置され、電力増幅時に空乏化領域が形成されるグロースリングゲート構造体ＧＲＧＳＰ１乃至６、ＧＲＧＳＰ１０乃至１５とが設けられる。
【００６８】
このため、電力増幅器１１ｂで発生したＡＣホットキャリアに起因するＲＦ基板電流の変動を、空乏化されたグロースリングゲート構造体ＧＲＧＳＰ１乃至６、ＧＲＧＳＰ１０乃至１５を用いて大幅に抑制することができる。したがって、電力増幅器１１ｂを安定に動作させることができる。また、電力増幅器１１ｂと同一半導体集積回路チップに搭載される、電力増幅器１１ｂを除くアナログ回路部、デジタル回路部、インターフェース部などへのＲＦ漏れ基板電流を大幅に抑制することができ、電力増幅器１１ｂを除くアナログ回路部、デジタル回路部、インターフェース部を安定に動作させることができる。
【００６９】
（第４の実施形態）
次に、本発明の第４の実施形態に係る電力増幅器について、図面を参照して説明する。図１４は半導体集積回路を示すブロック図である。図１５（ａ）は電力増幅器を示す平面図、図１５（ｂ）は電力増幅器の動作を示す図である。本実施形態では、電力増幅器はプッシュプル動作をする。
【００７０】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７１】
図１４に示すように、半導体集積回路９１には、アナログ回路部１ａ、デジタル回路部２ａ、及びインターフェース部３ａが設けられる。半導体集積回路９１は、アナログ回路部１ａ、デジタル回路部２ａ、及びインターフェース部３ａがＣＭＯＳ技術を用いて形成される１チップＳｏＣである。アナログ回路部１ａには、電力増幅器６０が設けられる。
【００７２】
図１５（ａ）に示すように、電力増幅器６０は、ＣＯＭＳ技術を用いて形成され、Ｎｃｈ  ＭＯＳＦＥＴ構造からなるグロースリングゲート構造体ＧＲＧＳ１乃至１５とＰｃｈ  ＭＯＳＦＥＴ構造からなるグロースリングゲート構造体ＧＲＧＳＰ１乃至１５とが設けられる。
【００７３】
グロースリングゲート構造体ＧＲＧＳ１乃至１５は、Ｐ＋層３０に設けられる。グロースリングゲート構造体ＧＲＧＳＰ１乃至１５は、Ｎ＋層５０に設けられる。Ｐ＋層３０とＮ＋層５０は離間して配置される。
【００７４】
図１５（ｂ）に示すように、グロースリングゲート構造体ＧＲＧＳＰ１乃至１５は、ソースに高電位側電源Ｖｄｄが供給され、ゲートに入力信号ＳｉｎＡが入力され、入力信号ＳｉｎＡがイネーブル状態（ローレベル）のときに、ドレイン側から出力信号Ｓｏｕｔを出力する。グロースリングゲート構造体ＧＲＧＳＰ１乃至１５は、ハイサイド側の出力段Ｐｃｈ  ＭＯＳＦＥＴとして動作する。
【００７５】
グロースリングゲート構造体ＧＲＧＳ１乃至１５は、ドレインがグロースリングゲート構造体ＧＲＧＳＰ１乃至１５のドレインに接続され、ゲートに入力信号ＳｉｎＢが入力され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、入力信号ＳｉｎＢがイネーブル状態（ハイレベル）のときに、ドレイン側から出力信号Ｓｏｕｔを出力する。グロースリングゲート構造体ＧＲＧＳ１乃至１５は、ローサイド側の出力段Ｎｃｈ  ＭＯＳＦＥＴとして動作する。
【００７６】
グロースリングゲート構造体ＧＲＧＳＰ１乃至１５とグロースリングゲート構造体ＧＲＧＳ１乃至１５は、プッシュプル動作をする。即ち、グロースリングゲート構造体ＧＲＧＳＰ１乃至１５がオンしているときにグロースリングゲート構造体ＧＲＧＳ１乃至１５がオフする。グロースリングゲート構造体ＧＲＧＳ１乃至１５がオンしているときにグロースリングゲート構造体ＧＲＧＳＰ１乃至１５がオフする。出力段をプッシュプル構造にすると電力増幅器の効率を向上させることができる。
【００７７】
上述したように、本実施形態の電力増幅器では、ハイサイド側にグロースリングゲート構造体ＧＲＧＳＰ１乃至１５が設けられ、ローサイド側にグロースリングゲート構造体ＧＲＧＳ１乃至１５に設けられる。グロースリングゲート構造体ＧＲＧＳＰ１乃至１５は、出力段Ｐｃｈ  ＭＯＳＦＥＴとして動作する。グロースリングゲート構造体ＧＲＧＳ１乃至１５は、出力段Ｎｃｈ  ＭＯＳＦＥＴとして動作する。
【００７８】
このため、電力増幅器６０で発生したＡＣホットキャリアに起因するＲＦ基板電流の変動を、空乏化されたグロースリングゲート構造体ＧＲＧＳ１乃至６、ＧＲＧＳ１０乃至１５と、空乏化されたグロースリングゲート構造体ＧＲＧＳＰ１乃至６、ＧＲＧＳＰ１０乃至１５とを用いて大幅に抑制することができる。したがって、電力増幅器６０を安定に動作させることができる。また、電力増幅器６０を除くアナログ回路部１ａ、デジタル回路部２ａ、インターフェース部３ａなどへのＲＦ漏れ基板電流を大幅に抑制することができ、電力増幅器６０を除くアナログ回路部１ａ、デジタル回路部２ａ、インターフェース部３ａを安定に動作させることができる。また、ＡＣホットキャリアに対応するための金属配線や幅が広いディープＮウェル層が不要なので半導体集積回路９１のチップサイズを小型化することができる。更に、電力増幅器６０はプッシュプル動作をするので、第１の実施形態よりも効率を向上させることができる。
【００７９】
本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８０】
実施形態では、電力増幅器を構成するグロースリングゲート構造体を、ＣＭＯＳ回路を構成するＭＯＳＦＥＴと同様な構造にしているが、ＣＭＯＳ回路を構成するＭＯＳＦＥＴよりも耐圧を高くすることが出来るＬＤＭＯＳなどのパワーＭＯＳＦＥＴを代わりに用いてもよい。
【００８１】
また、グロースリングゲート構造体を電力増幅器の出力段のトランジスタに使用しているが、必ずしもこれに限定されるものではない。例えば、電力増幅器が複数段のトランジスタで構成されている場合、出力段以外のトランジスタにも適用してもよい。
【００８２】
以上、幾つかの実施形態について述べたが、これらの実施形態は単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な電力増幅器は、種々の他の形態に具体化されても良いし、更に、本発明の主旨或いはスピリットから逸脱することなく、ここにおいて述べた電力増幅器の形態における種々の省略、置き換え及び変更を行ってもよい。付随する請求項及びそれらの均等物は、本発明の範囲及び主旨或いはスピリットに入るようにそのような形態或いは変形を含むことを意図している。
【符号の説明】
【００８３】
１、１ａ  アナログ回路部
２、２ａ  デジタル回路部
３、３ａ  インターフェース部
１１、１１ａ、１１ｂ、６０  電力増幅器
１２、１２ｂ  活性部
１３、１３ｂ、１４  分離部
２０、４０  ボディ
２１、２１ａ  Ｐ＋ウェル
２２  ディープＮウェル
２３  ソース
２３ａ、２５ａ、５０  Ｎ＋層
２４  ゲート
２６  ドレイン
３０、４３ａ、４５ａ  Ｐ＋層
３１  シャロートレンチアイソレーション
３２  ゲート絶縁膜
３３  ゲート電極
４１、４１ａ  Ｎ＋ウェル
４２  ディープＰウェル
４３  ソース
４４  ゲート
４６  ドレイン
９０、９１  半導体集積回路
ＧＲＧＳ、ＧＲＧＳ１〜１５、ＧＲＧＳＬ１、ＧＲＧＳＲ、ＧＲＧＳＰ、ＧＲＧＳＰ１〜１５  グロースリングゲート構造体
ＳｉｎＡ、ＳｉｎＢ  入力信号
Ｓｏｕｔ  出力信号
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源（接地電位）
【図１】
0005269017.tif 000002
【図２】
0005269017.tif 000003
【図３】
0005269017.tif 000004
【図４】
0005269017.tif 000005
【図５】
0005269017.tif 000006
【図６】
0005269017.tif 000007
【図７】
0005269017.tif 000008
【図８】
0005269017.tif 000009
【図９】
0005269017.tif 000010
【図１０】
0005269017.tif 000011
【図１１】
0005269017.tif 000012
【図１２】
0005269017.tif 000013
【図１３】
0005269017.tif 000014
【図１４】
0005269017.tif 000015
【図１５】
0005269017.tif 000016