(57)【特許請求の範囲】
【請求項１】
ｎ型ｆｉｎＦＥＴ半導体デバイスであって、
長手方向（１１０）、横（００１）および垂直（１−１０）の結晶方位を有する少なくとも１つの半導体フィンを含む基板と、
前記半導体フィン内のチャネル領域を覆うゲート電極であって、前記ゲート電極は固有応力を有し、前記ゲート電極は、前記チャネル領域に垂直引張応力及び横圧縮応力の少なくも一つを誘発して、前記ｎ型ｆｉｎＦＥＴ半導体デバイスにおける電荷キャリア移動度を増加させる、前記ゲート電極と
を備えている、前記半導体デバイス。
【請求項２】
ｐ型ｆｉｎＦＥＴ半導体デバイスであって、
長手方向（１１０）、横（００１）および垂直（１−１０）の結晶方位を有する少なくとも１つの半導体フィンを含む基板と、
前記半導体フィン内のチャネル領域を覆うゲート電極であって、前記ゲート電極は固有応力を有し、前記ゲート電極は、前記チャネル領域に垂直引張応力を誘発して、前記ｐ型ｆｉｎＦＥＴ半導体デバイスにおける電荷キャリア移動度を増加させる、前記ゲート電極と
を備えている、前記半導体デバイス。
【請求項３】
前記基板が、バルク半導体基板を含む、請求項１又は２に記載の半導体デバイス。
【請求項４】
前記基板が、ＳＯＩ半導体基板を含む、請求項１又は２に記載の半導体デバイス。
【請求項５】
前記固有応力が、約５００〜約１５００ＭＰａの引張応力である、請求項１〜４のいずれか一項に記載の半導体デバイス。
【請求項６】
前記少なくとも１つの半導体フィンが、負である垂直のピエゾ抵抗係数を有し、且つ、正である横のピエゾ抵抗係数を有する、請求項１に記載の半導体デバイス。
【請求項７】
前記垂直のピエゾ抵抗係数が−１７．６であり、且つ、前記横のピエゾ抵抗係数が５３．４である、請求項６に記載の半導体デバイス。
【請求項８】
前記少なくとも１つの半導体フィンが、負である垂直のピエゾ抵抗係数を有し、且つ、負である横のピエゾ抵抗係数を有する、請求項２に記載の半導体デバイス。
【請求項９】
前記垂直のピエゾ抵抗係数が−６６．３であり、且つ、前記横のピエゾ抵抗係数が−１．１である、請求項８に記載の半導体デバイス。
【請求項１０】
ｎ型ｆｉｎＦＥＴデバイスの製作方法であって、
長手方向（１１０）、横（００１）および垂直（１−１０）の結晶方位を有する少なくとも１つの半導体フィンを含む基板を提供するステップと、
前記少なくとも１つの半導体フィン内のチャネル領域を覆ってゲート電極を形成するステップであって、前記ゲート電極は固有応力を有し、前記ゲート電極は、前記チャネル領域に垂直引張応力及び横圧縮応力の少なくも一つを誘発して、前記ｎ型ｆｉｎＦＥＴ半導体デバイスにおける電荷キャリア移動度を増加させる、前記形成するステップと
を含む、前記方法。
【請求項１１】
ｐ型ｆｉｎＦＥＴデバイスの製作方法であって、
長手方向（１１０）、横（００１）および垂直（１−１０）の結晶方位を有する少なくとも１つの半導体フィンを含む基板を提供するステップと、
前記少なくとも１つの半導体フィン内のチャネル領域を覆ってゲート電極を形成するステップであって、前記ゲート電極は固有応力を有し、前記ゲート電極は、前記チャネル領域に垂直引張応力を誘発して、前記ｐ型ｆｉｎＦＥＴ半導体デバイスにおける電荷キャリア移動度を増加させる、前記形成するステップと
を含む、前記方法。
【請求項１２】
前記半導体フィンが、単結晶半導体材料を含む、請求項１０又は１１に記載の方法。
【請求項１３】
前記半導体フィンが、シリコン半導体材料を含む、請求項１０〜１２のいずれか一項に記載の方法。
【請求項１４】
前記半導体フィンが、シリコン・ゲルマニウム合金半導体材料を含む、請求項１０〜１２のいずれか一項に記載の方法。
【請求項１５】
前記半導体フィンが、バルク・シリコン半導体基板に形成される、請求項１０又は１１に記載の方法。
【請求項１６】
前記半導体フィンが、シリコン・オン・インシュレータ半導体基板に形成される、請求項１３に記載の方法。
【請求項１７】
前記半導体フィンが、前記シリコン・オン・インシュレータ半導体基板の埋め込まれた絶縁体層に配置される、請求項１６に記載の方法。
【請求項１８】
前記固有応力が、約５００〜約１５００ＭＰａの引張応力である、請求項１１〜１７のいずれか一項に記載の方法。
【請求項１９】
前記少なくとも１つの半導体フィンが、負である垂直のピエゾ抵抗係数を有し、且つ、正である横のピエゾ抵抗係数を有する、請求項１０に記載の方法。
【請求項２０】
前記少なくとも１つの半導体フィンが、負である垂直のピエゾ抵抗係数を有し、且つ、負である横のピエゾ抵抗係数を有する、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には半導体構造内の物理的応力に関する。より詳細には、本発明は、少なくとも１つのｆｉｎＦＥＴを含む半導体構造内の物理的応力によって誘発される電荷キャリア移動度の変更に関する。
【背景技術】
【０００２】
半導体デバイスの設計および開発における最近の進歩により、半導体デバイス構成要素へ物理的負荷応力を導入することが必要となってきた。物理的負荷応力は、しばしば電荷キャリア移動度を変更させる。特に、向上した電荷キャリア移動度は、一般に半導体デバイス性能を向上させる。
【０００３】
半導体デバイス内での応力に誘発された性能向上には、さまざまな例がある。例えば、U.S.Publication Number 2005/0130358では、Chidambarrao等が、半導体構造内に補完的な応力レベルの相補型ｆｉｎＦＥＴデバイスを形成する方法を教示している。この方法は、相補型ｆｉｎＦＥＴデバイス内にシリコン・エピタキシャル・フィン側壁チャネル層を形成するための基材として複数の異なる原材料を使用する。
【０００４】
また、電荷キャリア移動度の変更をもたらす、半導体構造内のさまざまな場所における圧縮応力または引張応力の他の例も知られている。一般にピエゾ抵抗係数が、半導体基板のドーピングおよび結晶方位を含むがこれらには限定されない、いくつかの変数の関数として異なることから、通常、ｎ型ＦＥＴデバイスおよびｐ型ＦＥＴデバイスは、圧縮応力および引張応力に対して異なった反応をする。したがって、ｎ型ＦＥＴデバイスおよびｐ型ＦＥＴデバイス内で応力が加わる構成要素は、特別に工作され、最適化されることを必要とする場合が多い。
【特許文献１】U.S. Publication Number 2005/0130358
【特許文献２】U.S. Patent No. 6,479,166
【特許文献３】U.S. Patent No. 6,645,826
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体の設計および開発における傾向は、より小さい寸法でも向上した性能を維持することである。したがって、性能が向上した半導体デバイスを形成する新規な構造および方法の必要性が、引き続き存在するであろう。この目的のために、半導体デバイスにおいて、物理的に応力を加えられた構造が引き続き使用されるものと思われる。半導体デバイスの性能向上のために物理的応力を有利に使用する、代替の半導体デバイスおよび製作方法が望ましい。
【課題を解決するための手段】
【０００６】
本発明は、性能が向上したｆｉｎＦＥＴ構造を提供する。本発明は、この構造の製作方法も提供する。
【０００７】
本発明に従えば、この半導体構造は、結晶方位および軸方向固有のピエゾ抵抗係数を有する少なくとも１つの半導体フィンを含む基板を含む。この構造は、半導体フィン内のチャネル領域を覆うゲート電極も含む。この構造では、ゲート電極およびチャネル領域が、軸方向固有のピエゾ抵抗係数と相関する特定の応力を有する。
【０００８】
また、本発明に従えば、本方法はまず、少なくとも１つの半導体フィンが配置された基板を提供する。本方法は、半導体フィン内のチャネル領域を覆ってゲート電極を形成することも提供する。本方法では、ゲート電極は、チャネル領域内の電荷キャリア移動度に影響を及ぼすように決定される固有応力を備えて形成される。
【０００９】
本発明の一実施形態は、（００１）方位を有するシリコン表面からエッチングされるシリコン半導体フィンである半導体フィンを対象とする。これにより、以下の通りの結晶方位を有するシリコン半導体フィンが得られる。すなわち、長手方向（１１０）、横（００１）、および垂直（１−１０）である。それらのシリコン結晶方位の固有ピエゾ抵抗係数によれば、本発明は、ゲート電極が約５００〜約１５００メガパスカル（ＭＰａ）、より好ましくは約１２００〜約１５００ＭＰａの固有引張応力を備えて形成されることが望ましいと規定する。そのような固有引張応力は、半導体フィンのチャネル領域の電荷キャリア移動度を最適化する。
【００１０】
本発明は、開示された実施形態には限定されない。むしろ、当業者には、半導体フィンの代替の結晶方位および半導体材料組成を直ちに調査して、ピエゾ抵抗係数を確認することができる。それらのピエゾ抵抗係数に基づいて、半導体デバイス内における半導体フィンのチャネル領域の電荷キャリア移動度を最適化するように、特定の固有ゲート応力を導き出すことができる。この半導体デバイスは、ｆｉｎＦＥＴデバイスであってもよいが、本発明はそれに限定されない。
【発明を実施するための最良の形態】
【００１１】
本発明は、ｆｉｎＦＥＴ構造およびその製作方法を提供する。この構造および方法は、ｆｉｎＦＥＴ構造の半導体フィンのチャネル領域内における電荷キャリア移動度に影響を及ぼす（かつ、好ましくは最適化する）ように決定された固有応力を有する材料で形成されたゲート電極を使用する。電荷キャリア移動度の決定は、半導体フィンの特定結晶方位の軸方向固有の固有ピエゾ抵抗係数の大きさおよび範囲の分析を必要とする。この固有応力は、軸方向固有のピエゾ抵抗係数と相関（かつ、好ましくは補完）する軸方向固有の応力を（ゲート電極およびチャネル領域内に）発生させる。
【００１２】
以下の実施形態および例からわかるように、（００１）単結晶シリコン表面から形成される半導体フィンの場合、約５００〜約１５００ＭＰａの固有引張応力を有するゲート電極が望ましい。ゲート電極内でこのような固有引張応力を使用すると、半導体フィンのチャネル領域は、ゲート電極によってその中に誘発される向上した垂直引張応力および向上した横圧縮応力を有する。チャネル領域内において、前述のタイプの誘発された応力（すなわち、引張および圧縮）はどちらも、ｎ型ｆｉｎＦＥＴにとって有益である。また、向上した垂直引張応力は、ｐ型ｆｉｎＦＥＴにとっても有益である。ｐ型ｆｉｎＦＥＴには、はっきり認められるほどの向上した横圧縮応力による影響はない。
【００１３】
当業者には理解されるように、本発明で利用される半導体「フィン」は、上方に向かって基板上に設けられた比較的細い（すなわち約０．０１〜約０．３０ミクロン、好ましくは約０．０１〜約０．０３ミクロン）半導体材料層として意図されている。フィンは、任意で、その物理的安定性をやはり向上させることができる誘電体キャッピング層を有することもできる。
【００１４】
「ｆｉｎＦＥＴ」デバイスにおいては、少なくとも半導体フィンの側壁、および時には半導体フィンの上部が、チャネル領域として利用される。チャネル領域は通常、半導体フィンにまたがる「ｎ」字形のゲート電極によって覆われるが、ｆｉｎＦＥＴゲート電極は、このような形状には特に限定されない。
【００１５】
ｆｉｎＦＥＴが、ダブル・ゲート効果（double gate effect）により、優れた短チャネル効果抑制をもたらす限りにおいては、ｆｉｎＦＥＴは、従来の平面電界効果トランジスタと比較すると有利である。また、従来の電界効果トランジスタは、通常、平面な水平チャネル領域を提供するのみであるが、ｆｉｎＦＥＴは、垂直の側壁チャネル領域を提供する。基板上に形成される半導体フィンの高さを増すことによって、ｆｉｎＦＥＴデバイスの面密度に関して譲歩することなく、チャネル寸法が向上したｆｉｎＦＥＴデバイスを提供することができる。同様の効果は、従来の平面電界効果トランジスタによっては達成できない。通常、半導体フィンは、各々が最小フィン線幅（垂直方向）よりもかなり大きい（長手方向にゲート線幅によって画定される）チャネル長、および（横方向にフィンの高さおよび場合によっては厚さによって画定される）チャネル幅を有する。
【００１６】
以下の実施形態は、特定のシリコン半導体フィン結晶方位を提供するシリコン・オン・インシュレータ半導体基板を利用するｆｉｎＦＥＴに関連して本発明を示す。しかし、本発明はこれに限定されない。本発明は、バルク半導体基板上およびその他のＳＯＩ（semiconductor-on-insulator）基板上に配置されたｆｉｎＦＥＴデバイスにも適用できる。本発明はまた、結晶軸に依存するピエゾ抵抗効果を呈する、これらには限定されないが、シリコン・ゲルマニウム合金および化合物半導体材料などの他の半導体材料から形成されたｆｉｎＦＥＴにも適用できる。
【００１７】
図１〜図４は、本発明の一実施形態によってｆｉｎＦＥＴ構造を製作する際の漸進的な段階の結果を示す一連の概略断面図を示している。
【００１８】
図１は、半導体基板１０を示している。半導体基板１０上には、埋め込まれた絶縁体層１２が配置されている。埋め込まれた絶縁体層１２は、結晶質または非晶質の酸化物または窒化物であってもよく、酸化物が非常に好ましい。埋め込まれた絶縁体層１２上には、半導体表面層１４が配置されている。半導体表面層１４は、通常、シリコン半導体表面層である。全体として、前述の３層は、シリコン・オン・インシュレータ半導体基板を含む。前述の３層は、イオン注入およびアニーリング（すなわちＳＩＭＯＸ法）などの従来の方法を利用するか、層転写法によって形成することができる。半導体基板１０は、通常、シリコン半導体基板であるが、これは本発明において必須ではない。さらに、埋め込まれた絶縁体層１２は、一般に、埋め込まれた酸化シリコン層である。半導体表面層１４は、通常、約５００〜約２０００オングストロームの厚さを有するが、この厚さは、基板を製作する際に使用される方法、または酸化およびエッチングなどの薄形化ステップを用いることによる直接的な結果であり得る。
【００１９】
図１は、半導体表面層１４上に配置されたパッド誘電体層１６、およびパッド誘電体層１６上に整列配置されたハード・マスク層１８も示している。
【００２０】
通常、パッド誘電体層１６は、約２５〜約１５０オングストロームの厚さを有する。パッド誘電体層１６は、酸化シリコン材料を含んでいてもよい。このような酸化シリコン材料は、半導体表面層１４がシリコン材料を含む場合には、通常、半導体表面層１４の熱酸化に伴って形成される。パッド誘電体層１６を形成する際には、熱酸化を使用することができるが、その代わりに、ＣＶＤ、ＰＥＣＶＤ、または蒸着などの従来の堆積法を使用することもできる。通常、ハード・マスク層１８は、窒化シリコンまたは酸窒化シリコンなどのハード・マスク材料を含む。その代わりに、他のハード・マスク材料も利用できる。ハード・マスク層１８は、通常、約５００〜約１０００オングストロームの厚さを有する。
【００２１】
図２は、半導体フィン１４ａを形成するための半導体表面層１４の異方性エッチングを可能にする「側壁イメージ転写（sidewall image transfer）」として知られている、概ね一般的な処理の結果を示している。ハード・マスク層１８およびパッド誘電体層１６はマスクとして利用され、埋め込まれた絶縁体層１２はエッチ・ストップ層として利用される。エッチングは、通常、塩素を含むエッチャント・ガス組成物を使用するプラズマ・エッチャントを利用して行われる。特にプラズマ・エッチングについて記載しているが、半導体フィン１４ａは、例えば、反応性イオン・エッチングまたはイオン・ビーム・エッチングなどのその他の乾式エッチング法を利用して形成してもよい。
【００２２】
図３は、半導体フィン１４ａの両側の側壁に配置された一対のゲート誘電体層２０を示している。通常、ゲート誘電体層２０は、熱酸化シリコン材料を含む。ゲート誘電体層２０は、半導体フィン１４ａがシリコン半導体材料を含む場合には、半導体フィン１４ａの熱酸化に伴って形成することができる。ゲート誘電体材料として特に熱酸化シリコンについて記載しているが、本発明は、当技術で周知の従来の熱技法または堆積技法あるいはその両方によって形成された酸化物、窒化物、酸窒化物、またはそれらの組み合わせを利用することも意図している。好ましくは、真空中の測定で約４．０以上の誘電率を有する酸化物が誘電体材料として使用される。通常、一対のゲート誘電体層２０のそれぞれは、約１０〜約７０オングストロームの厚さを有する。
【００２３】
図４は、図３に示したｆｉｎＦＥＴ構造上に配置されたゲート電極２２を示している。ゲート電極２２は、半導体フィン１４ａにまたがる変形した「ｎ」字形状を有する。通常、ゲート電極２２は、高濃度にドーピング（すなわち、１立方センチメートルあたり１ｅ２０〜１ｅ２１ドーパント原子）したポリシリコン材料を含む。ゲート電極２２は、約１０００〜約２０００オングストロームの厚さを有する。ドーピングしたポリシリコンに加えて、本発明は、ゲート電極２２の材料として、ドーピングしたポリＳｉＧｅ、元素金属、元素金属の合金、金属シリサイド、金属窒化物、またはそれらの組み合わせ材料などの他の導電性材料も意図している。本発明によれば、ゲート電極２２は、半導体フィン１４ａのチャネル領域内で電荷キャリア移動度への影響（好ましくは向上または最適化）をもたらす固有応力を有する。半導体フィン１４ａのチャネル領域は、半導体フィン１４ａの、ゲート電極２２によって覆われた部分である。以下でより詳細に説明するように、半導体フィン１４ａのチャネル領域は、図５により詳細に示されている。
【００２４】
半導体製作技術では、これには限定されないが、ポリシリコン膜などの堆積膜内の固有応力に影響を及ぼすいくつかの変数がわかっている。特定の変数は、（１）Heuer等のU.S. Patent No. 6,479,166（columnar polysilicon films having tensilestress and devitrified polysilicon films having compressive stress）、および（２）Yamazaki等のU.S.Patent No. 6,645,826 (silicon nitride films having variable stress dependentupon deposition rate)で教示されている。堆積膜の応力に影響を及ぼす共通の薄膜堆積パラメータには、これらには限定されないが、堆積温度（すなわち、基板と堆積膜との熱膨張係数の不一致の結果として応力を生じさせる）、堆積膜開始材料、堆積膜結晶度、堆積膜組成、および堆積速度を含めることができる。他の薄膜堆積パラメータが、堆積層応力に影響することもある。
【００２５】
図４は、半導体フィン１４ａの基準座標軸も示している。これらの基準座標軸は、平面半導体基板上に形成された標準的なＦＥＴの基準座標軸とは異なる。垂直軸（vertical axis）は、半導体フィン１４ａの側壁の平面から延びている。横軸（transverse axis）は、半導体フィン１４ａの上部の平面から延びている。長手方向軸（longitudinalaxis）は、図４に示す半導体フィン１４ａ断面の表面の平面から延びている。
【００２６】
図５は、図４の概略断面図に対応する概略平面図を示している。図５は、開示された実施形態のｆｉｎＦＥＴデバイス用の埋め込まれた絶縁体層１２の露出部を示している。また、ハード・マスク層１８の下に整列された半導体フィン１４ａを囲むゲート誘電体層２０の輪郭も示されている。半導体フィン１４ａは、イヌ用の骨（すなわち、軸中央部と、軸中央部よりも大きい線幅の突出端部（lobed end portion）を有する構造）の形状を有する。ゲート電極２２は、イヌ用の骨（dog bone）形状の突出端間の中央で、半導体フィン１４ａを垂直に横断する。半導体フィン１４ａのチャネル領域は、ゲート電極２２の下に配置される。ゲート電極２２によって覆われていない半導体フィン１４ａの一対の両端部は、一対のソース／ドレイン領域として使用される。通常、半導体フィン１４ａの一対の両端部は、場合によってはそれらに重なっている部分のハード・マスク層１８を選択的にエッチングした後で、マスクとしてゲート電極２２を使用しながら、さらなるイオン注入を受ける。また、ソース／ドレイン領域内でより均一なドーパント分布プロファイルを提供するために、大きな傾斜角度の注入法を利用してもよい。
【００２７】
追加の図面を使用することによって特に示してはいないが、本発明の本実施形態は、特定の回路へ図５のｆｉｎＦＥＴ構造を組み込むために、このｆｉｎＦＥＴ構造の追加処理も意図している。例えば、半導体フィン１４ａに隣接してスペーサが形成できるように、半導体フィン１４ａの、ゲート電極２２によって覆われていない部分からゲート誘電体層２０を剥離することが可能である。さらに、特定の回路へ本実施形態のｆｉｎＦＥＴを完全に組み込むには、必然的にコンタクト構造も必要となる。本実施形態は、前述の追加処理および追加構造も意図している。
【００２８】
本発明の一実施形態は、どちらも（００１）表面配向を有する、バルク・シリコン半導体基板から、またはシリコン・オン・インシュレータ半導体基板内のシリコン表面層から形成することができる半導体フィン１４ａに焦点を当てている。どちらも、単一半導体材料の半導体フィン１４ａを提供する。図４によれば、半導体フィン１４ａの結晶方位は、長手方向(１１０)、横（００１）、および垂直（１−１０）のように形成される。
【００２９】
ｎ型およびｐ型シリコン両方に対する前述の結晶方位を有するシリコン半導体フィンの固有ピエゾ抵抗係数は、以下の通りである（単位はｅ−１１／パスカル）。ｎ型シリコンに対する、長手方向、垂直、および横のピエゾ抵抗係数は、−３１．６、−１７．６、および５３．４である。ｐ型シリコンに対する、長手方向、垂直、横のピエゾ抵抗係数は、７１．８、−６６．３、および−１．１である。
【００３０】
したがって、最大の電荷キャリア移動度の利益をもたらすために、前述の結晶方位およびドーピングのシリコン半導体フィン１４ａに印加される軸方向応力は、以下の通りである。ｎ型シリコンに対しては、横圧縮応力が最大効果を提供し、引張長手方向応力がそれに続き、最後に引張垂直応力が続く。ｐ型シリコンに対しては、圧縮長手方向応力および引張垂直応力が最も関連する。ｐ型シリコン半導体フィンに対しては、横方向のピエゾ抵抗効果はほとんどない。
【００３１】
開示された実施形態は、ｆｉｎＦＥＴデバイス内で半導体フィンのチャネル領域の応力（したがって、電荷キャリア移動度）を最適化しようとするものである。これは、堆積されるゲート電極内で、軸方向固有の望ましい応力をもたらすように、前述のピエゾ抵抗係数に関連して、ｆｉｎＦＥＴデバイスのゲート電極内で適切に固有応力を変更することによって達成される。ゲート電極内の軸方向固有の応力は、半導体フィンのチャネル領域へ伝わる。この結果を達成するために、ゲート電極の固有応力は、半導体フィンのチャネル領域のピエゾ抵抗係数と相関し、好ましくは補完する応力を、堆積するゲート電極に提供するように選択される。
【００３２】
本実施形態では、ｎ型およびｐ型シリコンに対する長手方向のピエゾ抵抗係数は、逆符号となる。したがって、堆積されるゲート電極が、半導体フィンに対して長手方向圧縮応力および長手方向引張応力のうちの一方を与える場合には、必然的に、チャネル領域に対して長手方向に電子移動度効果および正孔移動度効果の偏りが生じる。したがって、本実施形態は、長手方向の電荷キャリア移動度の向上は意図していない。ｎ型シリコンおよびｐ型シリコンの両方について垂直方向のピエゾ抵抗係数が負であるので、引張垂直応力は、ｎ型ｆｉｎＦＥＴおよびｐ型ｆｉｎＦＥＴデバイスの両方で垂直電荷キャリア移動度の向上に貢献する。横方向のピエゾ抵抗係数は、ｎ型シリコンについては強い正であり、ｐ型シリコンについてはほぼゼロであるので、横圧縮応力は、ｎ型ｆｉｎＦＥＴデバイス内の電子電荷キャリア移動度は向上させるが、ｐ型ｆｉｎＦＥＴデバイス内の正孔電荷キャリア移動度には、はっきり認められるほどの影響は及ぼさない。
【００３３】
前述のシリコン半導体フィン１４ａの結晶方位を有する本実施形態の場合、本発明は、約５００〜約１５００ＭＰａ、より好ましくは約１２００〜約１５００ＭＰａの固有引張応力を備えて堆積されたゲート電極２２が、ゲート電極２２および半導体フィン１４ａ内で、上記の軸方向に誘起される望ましい応力をもたらすことを支援するというものである。
【００３４】
図６は、本発明によるｆｉｎＦＥＴデバイス内の垂直応力のコンピュータ・シミュレーション応力トポグラフィ・グラフを示している。図６は、パッド誘電体層１６を有する半導体フィン１４ａ、およびパッド誘電体層１６上に整列配置されたハード・マスク層１８を示している。ゲート誘電体層２０は、半導体フィン１４ａの側壁に配置されている。ゲート電極２２が、ハード・マスク層１８、パッド誘電体層１６、半導体フィン１４ａ、およびゲート誘電体層２０を覆っている。図６の垂直応力トポグラフィ・グラフは、ゲート電極２２は１５００ＭＰａの一定の固有引張応力を備えて堆積されるが、ｆｉｎＦＥＴデバイスのその他全ての構成要素は、通常のモジュラスを有し、固有応力は有していないものと仮定している。
【００３５】
図６に示すように、いくつかの半導体構造の変数が、コンピュータ・シミュレーション応力トポグラフィ・グラフに影響を及ぼす。このような変数には、これらには限定されないが、半導体フィンおよびゲート電極を含む構成要素の寸法、モジュラス、および固有応力が含まれる。各々の変数の違いおよび変化は、図６および図７の両図に示すように、等応力線プロファイルに影響するものと思われる。
【００３６】
図６の参照符号２５は、ゲート電極２２内のゼロ応力線を示している。ゼロ応力線よりも上にあるのは、ゲート電極２２の物理的境界線である。ゼロ応力線の下にあるのは、２００ＭＰａずつ増加する引張等応力線である。図６は、先に提供された材料特性（すなわち、寸法、モジュラス、および応力）限界に明らかに制限されるが、図６は、約１５００ＭＰａの固有引張応力を備えて堆積されたゲート電極２２から、半導体フィン１４ａに引張垂直応力が誘発されることがあることも明確に示している。
【００３７】
図７は、応力が垂直方向ではなく横方向であること以外は図６の応力トポグラフィ・グラフと同様の応力トポグラフィ・グラフを示している。図７に示したｆｉｎＦＥＴの構成要素は、図６に示したｆｉｎＦＥＴの構成要素と同様である。これらの構成要素も、固有応力を有しておらす、通常のモジュラスを有しているものと仮定されている。ゲート電極２２は、やはり約１５００ＭＰａの固有引張応力を備えて形成されている。
【００３８】
図７の参照符号２５は、小さなゼロ応力領域を画定する一対のゼロ応力線を示している。ゼロ応力線の下にある残りの線は、圧縮応力が加えられたものであり、同様に、各圧縮応力トポグラフィ線が２００ＭＰａごとに画定されている。図７は、約１５００ＭＰａの固有引張応力を有するゲート電極が半導体フィン１４ａのチャネル領域上に堆積されると、本発明の本実施形態に従う半導体フィン１４ａのチャネル領域に相当な横圧縮応力が誘発されることを明確に示している。
【００３９】
図８は、図６および図７の応力トポグラフィ・データをまとめて、拡大した応力トポグラフィ・グラフを示している。
【００４０】
図８は、ＳＯＩ基板層の一部として埋め込まれた絶縁体層１２を示している。埋め込まれた絶縁体層１２上には、半導体フィン１４ａが配置されている。半導体フィン１４ａ上には、パッド誘電体層１６が配置されており、パッド誘電体層１６には、ハード・マスク層１８が配置されている。
【００４１】
参照符号２６は、半導体フィン１４ａの高さに全体にわたる垂直応力プロファイル線を示している。この垂直応力プロファイル線は、約３００〜約１２００ＭＰａに及び、おおよその平均が約９００ＭＰａの引張応力を有する。参照符号２７は、半導体フィン１４ａの高さ全体にわたる、対応する横応力プロファイルを示している。横応力プロファイルは、約−５００〜約−１５００ＭＰａに及び、おおよその平均が−１１５０ＭＰａの圧縮応力を有する。
【００４２】
（基準（baseline）に対するパーセンテージとしての）電荷キャリア移動度の向上は、結晶面の負荷応力（単位はパスカルとすることができる）掛けるその結晶面のピエゾ抵抗係数（単位は１／パスカルとすることができる）の積の長手方向、横方向、垂直方向の合計の負（negativesum）として計算される。式は、以下の通りである。
ｄμ／μ＝−（πｌσｌ＋πｖσｖ＋πｔσｔ)
ｄμ／μは、電荷キャリア移動度の向上に等しい。πｌ、πｖ、およびπｔは、ｌ、ｖ、およびｔ方向のピエゾ抵抗係数である。σｌ、σｖ、およびσｔは、やはりｌ、ｖ、およびｔ方向の軸方向固有の応力レベルである。
【００４３】
ｎ型ｆｉｎＦＥＴに関する開示された実施形態については、垂直および横応力を考慮すると、計算は以下の通りである。
−（−１７．６ｅ−１１・９００ｅ６＋５３．４ｅ−１１・−１１５０ｅ６）＝７７％
【００４４】
ｐ型ｆｉｎＦＥＴに関する開示された実施形態については、（横方向のピエゾ抵抗係数がごくわずかであるため）垂直応力だけを考慮すると、計算は以下の通りである。
−（−６６．３ｅ−１１・９００ｅ６）＝６０％
【００４５】
前述の計算は、開示された実施形態に従うｎ型およびｐ型ｆｉｎＦＥＴ両方における相当な電荷キャリア移動度の向上を示唆する。この移動度の向上は、ｆｉｎＦＥＴ内の半導体フィンのチャネル領域における適切なゲート電極に誘発された応力によるものである。
【００４６】
前述のように、本発明は、特定のシリコン半導体フィンの結晶方位およびドーピングを開示する前述の実施形態には限定されない。むしろ、本発明は、他の結晶方位および材料組成で形成された他の半導体フィンを使用できる。そのような他の半導体フィンは、本発明に従って評価することができる軸方向固有の固有ピエゾ抵抗係数を有する。そのような評価に付随して、固有ピエゾ抵抗係数に関連して電荷キャリア移動度に影響を与え、最適化するように、ゲート電極の固有応力を決定することができる。
【００４７】
本発明の好ましい実施形態は、本発明を限定するものではなく本発明を例示するものである。本発明、さらには添付の特許請求の範囲に従う一実施形態をそのまま提供しつつ、本発明の好ましい実施形態に従って、方法、材料、構造、および寸法に対して改変および修正を行うことができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施形態によってｆｉｎＦＥＴを形成する際の一段階の結果を示す概略断面図である。
【図２】本発明の一実施形態によってｆｉｎＦＥＴを形成する際の一段階の結果を示す概略断面図である。
【図３】本発明の一実施形態によってｆｉｎＦＥＴを形成する際の一段階の結果を示す概略断面図である。
【図４】本発明の一実施形態によってｆｉｎＦＥＴを形成する際の一段階の結果を示す概略断面図である。
【図５】図４の概略断面図に対応する概略平面図である。
【図６】１５００ＭＰａの固有引張応力を有するゲート電極を備えたｆｉｎＦＥＴデバイスの形成に伴うｆｉｎＦＥＴデバイス内の垂直応力に関する応力トポグラフィ・グラフである。
【図７】１５００ＭＰａの固有の引張応力を有するゲート電極を備えたｆｉｎＦＥＴデバイスの形成に伴うｆｉｎＦＥＴデバイス内の横応力に関する応力トポグラフィ・グラフである。
【図８】図６および図７で提供された情報をまとめた、ｆｉｎＦＥＴデバイス内における半導体フィン内の横応力および垂直応力のグラフである。
【符号の説明】
【００４９】
１０  半導体基板
１２  埋め込まれた絶縁体層
１４  半導体表面層
１６  パッド誘電体層
１８  ハード・マスク層
２０  ゲート誘電体層
２２  ゲート電極
２５  ゼロ応力線
２６  垂直応力プロファイル線
２７  横応力プロファイル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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