(57)【特許請求の範囲】
【請求項１】
ゲートがオンされた状態でのドレイン耐圧であるオン耐圧が低く記憶素子として用いる第１のＭＯＳトランジスタとオン耐圧の高い第２のＭＯＳトランジスタとの２つのＭＯＳトランジスタからなる不揮発性半導体記憶装置であって、
前記第２のＭＯＳトランジスタのドレインは電源ラインに接続され、ソースは前記第１のＭＯＳトランジスタのドレインと接続され、前記第１のＭＯＳトランジスタのソースはグランドラインに接続され、前記第１のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのソースとの接続点を出力とし、
前記第１のＭＯＳトランジスタのオン耐圧以上であり、前記第２のＭＯＳトランジスタのオン耐圧以下である電圧を前記電源ラインと前記グランドラインの間の電源電圧として直列接続された前記２つのＭＯＳトランジスタに印加するとともに、前記２つのＭＯＳトランジスタの両方が同時にオンするゲート電圧を印加することで、前記第１のＭＯＳトランジスタのドレインと基板間のＰＮ接合を短絡させることによってデータの書き込みをすることを特徴とする不揮発性半導体記憶装置。
【請求項２】
低濃度ドレイン領域の濃度を２種類以上つくり、この濃度差によってオン耐圧の異なる前記第１および第２のＭＯＳトランジスタを同一基板上に形成することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
低濃度ドレイン領域の深さを２種類以上つくり、この深さの違いによってオン耐圧の異なる前記第１および第２のＭＯＳトランジスタを同一基板上に形成することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
低濃度ドレイン領域の幅をチャネル幅比で２種類以上つくり、この幅の違いによってオン耐圧の異なる前記第１および第２のＭＯＳトランジスタを同一基板上に形成することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
低濃度ドレイン領域の長さを２種類以上つくり、この長さの違いによってオン耐圧の異なる前記第１および第２のＭＯＳトランジスタを同一基板上に形成することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記第１のＭＯＳトランジスタがオフとなるゲート電圧でデータの読み出しを行うことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
前記第２のＭＯＳトランジスタと並列に抵抗を前記電源ラインと前記接続点である前記出力との間に配置し、前記２つのＭＯＳトランジスタの両方がオフするゲート電圧を印加することで、データの読み出しを行うことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項８】
ゲートがオンされた状態でのドレイン耐圧であるオン耐圧が低く記憶素子として用いる第１のＭＯＳトランジスタとオン耐圧の高い第２のＭＯＳトランジスタとの２つのＭＯＳトランジスタからなる不揮発性半導体記憶装置の書き込み方法であって、
前記第２のＭＯＳトランジスタのドレインは電源ラインに接続され、ソースは前記第１のＭＯＳトランジスタのドレインと接続され、前記第１のＭＯＳトランジスタのソースはグランドラインに接続されるように直列接続し、前記第１のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのソースとの接続点を出力とし、
前記第１のＭＯＳトランジスタのオン耐圧以上であり、前記第２のＭＯＳトランジスタのオン耐圧以下である電圧を前記電源ラインと前記グランドラインの間の電源電圧として直列接続された前記２つのＭＯＳトランジスタに印加するとともに、前記２つのＭＯＳトランジスタの両方が同時にオンするゲート電圧を印加することで、前記第１のＭＯＳトランジスタのドレインと基板間のＰＮ接合を短絡させることによってデータの書き込みをすることを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項９】
ゲートがオンされた状態でのドレイン耐圧であるオン耐圧が低く記憶素子として用いる第１のＭＯＳトランジスタとオン耐圧の高い第２のＭＯＳトランジスタとの２つのＭＯＳトランジスタからなる不揮発性半導体記憶装置の読み出し方法であって、
前記第２のＭＯＳトランジスタのドレインは電源ラインに接続され、ソースは前記第１のＭＯＳトランジスタのドレインと接続され、前記第１のＭＯＳトランジスタのソースはグランドラインに接続され、前記第１のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのソースとの接続点を出力とし、
前記第２のＭＯＳトランジスタと並列に前記電源ラインと前記接続点である前記出力との間に配置された抵抗を有し、
前記第１のＭＯＳトランジスタのドレインと基板間のＰＮ接合を短絡せしめることによってデータの書き込みを行ったあとに、
前記第１のＭＯＳトランジスタがオフとなるゲート電圧を前記第１のＭＯＳトランジスタに印加し、前記第２のＭＯＳトランジスタがオフとなるゲート電圧を前記第２のＭＯＳトランジスタに印加し、データの読み出しを行うことを特徴とする不揮発性半導体記憶装置の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタを用いた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＦＮトンネル電流を利用してフローティングゲートに電荷を注入する半導体記憶装置においては、ＦＮトンネル電流を流すためのゲート絶縁膜に１０ＭＶ／ｃｍ程度の電界を加える必要があり、さらにフローティングゲートの電位をコントロールゲートの電位で制御するために、実際に必要な電界は１２ＭＶ／ｃｍ程度になる。通常の回路に用いるＭＯＳトランジスタにおいては、通常１０年間の寿命を保証するためにゲート絶縁膜に印加できる電界は最大で約４〜６ＭＶ／ｃｍである。よって、ＦＮトンネル電流を流すゲート絶縁膜は、その他の素子に用いるゲート絶縁膜とは別に強電界に耐えることのできる専用のゲート絶縁膜を成膜する必要がある。このために製造工程が増えてしまうという問題がある。こうした理由から、ＦＮトンネル電流を利用した不揮発性記憶装置は、通常、不揮発性記憶装置単体として、市場に販売されることが多い。
【０００３】
上記の他に、ＭＯＳトランジスタのホットキャリアを利用してフローティングゲートに電荷を注入し、Ｖｔｈをシフトさせることによってデータを保持する記憶装置がある。この記憶装置においては、上記ＦＮトンネル電流を利用した不揮発性半導体記憶装置のような特別な製造工程が不要であるために、トリミング用として用いられることが多い。例えば、ＬＣＤドライバ用ＩＣや電源ＩＣ等のトリミング用途に用いられる。これらの製品の製造工程に何らの追加工程無しにホットキャリアを利用した不揮発性半導体記憶装置を同一チップ上につくることが可能であるからである。
【０００４】
インパクト電離率が比較的大きいＮＭＯＳを用いた場合、フローティングゲートに電荷を注入していない、つまり書き込みしていないＮＭＯＳトランジスタのＶｔｈはデプレッションであり、ノーマリーオンである。一方、フローティングゲートに電荷を注入、つまり書き込みした場合、Ｖｔｈはエンハンスメント、つまりノーマリーオフになる。読み出しにおいて、コントロールゲートをＬｏｗにし、ドレイン／ソース間に電圧を印加すると、書き込まれているＮＭＯＳトランジスタではドレイン／ソース間電流が流れないが、書き込まれていないＮＭＯＳトランジスタではドレイン／ソース間電流が流れる。ドレイン／ソース間電流が流れると、ホットキャリアが発生し、わずかではあるがその一部がフローティングゲートに注入される。つまり、読み出しことによって、書き込みが時間とともに進行してしまうのである。この問題を解決するためにいろいろな構造上の工夫がとられている（例えば特許文献１参照）。
【０００５】
上記の他にもダイオードに接合耐圧以上の電圧を印加し、接合を短絡させることによって書き込みを行う記憶装置がある。この手法の場合、読み出しにおいて、書き込み時と同じ電圧を印加すると接合が短絡して、書き込みが行われるので、読み出し電圧を低く抑える、或いは、最大動作電圧以上の電圧を印加することによって書き込みを行う必要がある。また、上記を満たす耐圧をもつダイオードを同一基板上に製造工程の追加をしないで形成することは困難な場合が多い（特許文献２参照）。
【特許文献１】特開平１０−１８９９１８号公報
【特許文献２】特開平６−１３９７７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ホットキャリアを利用した書き込みを行う半導体記憶装置においては、読み出しにおけるフローティングゲートへの電荷の注入を回避するためにいろいろな手段がとられている。例えば、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を用いて読み出し時にドレイン近傍での電界を緩和し、ホットキャリアを抑制する手段等がとられているが、フローティングゲートへの電荷の注入が少なくなるだけで、本質的な解決までには至っていない。読み出し時に書き込み時と同じドレイン電圧を印加し続けると、書き込まれていないＭＯＳトランジスタに誤書き込みが起きるので、誤書き込みを避けるために読み出し時のドレイン電圧を書き込み時に較べて低い電圧に制限するという対策もある。或いは更に、読み出し時の電圧印加時間を短くするために、電源を投入した時にデータを読み出しにいって、そのデータをＳＲＡＭに蓄えることによって、電源を投入した際にしか、電圧がかからないように工夫されている場合もある。このような対処方法では、使用電圧範囲が狭くなる、或いは、回路の付加による面積の増大といった問題がある。
【０００７】
また、ダイオードの接合短絡を利用した半導体記憶装置においても、読み出しにおいて、書き込み時と同じ電圧を印加すると接合が短絡して、書き込みが行われるので、読み出し電圧を低く抑える、或いは、最大動作電圧以上の電圧を印加することによって書き込みを行う必要がある。
【０００８】
上記の理由により、記憶素子以外のＭＯＳトランジスタから決まる最大動作電圧以内の電圧で書き込みが行われ、記憶素子以外のＭＯＳトランジスタから決まる最大動作電圧を所望する期間、一般的には１０年間、印加し続けてもデータ反転の起きない記憶装置が望まれていた。そしてさらに、このような記憶装置を形成するために余計な工程を付加する必要がなく、低コストで実現できる手法が望まれていた。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明は以下の手段を提案している。オン耐圧の異なるＭＯＳトランジスタを同一基板上に形成し、オン耐圧の低い方のＭＯＳトランジスタを記憶素子として用い、ゲートオン状態でドレイン耐圧が低いことを利用してオン耐圧の低い方のＭＯＳトランジスタのドレイン／基板間のＰＮ接合を短絡せしめることによってデータの書き込みを行うことを特徴とする不揮発性半導体記憶装置とした。
【発明の効果】
【００１０】
本発明の記憶装置においては、記憶素子以外のＭＯＳトランジスタから決まる最大動作電圧以内の電圧で書き込みが可能で、記憶素子以外のＭＯＳトランジスタから決まる最大動作電圧を１０年間印加し続けてもデータ反転が起きない。また、記憶素子以外のＭＯＳトランジスタをつくるための工程に何らの追加工程を入れないで、本発明の記憶装置を同一基板上に形成することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下に本発明の実施するための最良の形態を説明する。
【実施例１】
【００１２】
図１に示すようにＰ型シリコン基板上にＮｗｅｌｌ７をドレイン領域に配置したロコスオフセットドレイン型ＮＭＯＳトランジスタを形成する。このトランジスタではロコス３の長さがその下のオフセット領域であるＮ−低濃度ドレイン領域４の長さを決めている。Ｎ−低濃度ドレイン領域４の一方の端には他の素子等と電気的接続を取るためのＮ＋ドレイン領域５が接続されており、他方の端にはゲート絶縁膜１を介してその一部がロコス３に乗り上げた形でゲート電極２が配置される。ゲート電極２を挟んでＮ＋ドレイン領域５と反対側にはＮ＋ソース領域６が配置される。ここで、Ｎ型領域の不純物濃度の大小については、Ｎｗｅｌｌ７がもっとも濃度が低く、Ｎ＋ドレイン領域５およびＮ＋ソース領域６がもっとも濃度が高く、Ｎ−低濃度ドレイン領域４はその中間となるように設定される。このＮＭＯＳトランジスタは次に説明する図２のＮＭＯＳトランジスタよりも高いオン耐圧をもつ。ここで述べるオン耐圧とはＮＭＯＳトランジスタのゲート電極２にＶｔｈ以上の電圧を与えて、チャネルを反転、つまりオンにした状態で、ドレインに流れる電流がチャネル電流以上に急激に増大するドレイン電圧を意味する。通常、この電流増大は１ｓｔブレークダウンと呼ばれている。
【００１３】
さらに、図２に示すように、Ｐ型シリコン基板上にＮｗｅｌｌをドレイン領域に配置していないロコスオフセットドレイン型ＮＭＯＳトランジスタを形成する。このＮＭＯＳトランジスタのＮ−低濃度ドレイン領域４の長さであるロコスオフセット長Ｌｄは図１のトランジスタより短くする。また、Ｎ−低濃度ドレイン領域４のチャネル幅方向の長さであるロコスオフセット幅Ｗｄをチャネル幅Ｗｃよりも小さくする。ドレイン／ソース間のオフ電流は、ドレイン領域にＮｗｅｌｌが配置されていないために、図１のＮＭＯＳトランジスタに較べて小さい。そのためにチャネル長Ｌｃを図１のＮＭＯＳトランジスタに較べて短くすることができる。このようにして作られた図２のＮＭＯＳトランジスタは図１のＮＭＯＳトランジスタに較べて低いオン耐圧をもつ。以降、オン耐圧の高い図１のトランジスタを高オン耐圧ＮＭＯＳトランジスタ、低い図２のトランジスタを低オン耐圧ＮＭＯＳトランジスタと呼ぶ。図２の低オン耐圧ＮＭＯＳトランジスタは、図１の高オン耐圧ＮＭＯＳトランジスタと構造や各サイズが異なるものの、製造工程の増加なしに同一基板上に形成することが出来る。ここでは、オン耐圧の異なる２種類のトランジスタの構造を示す例としてロコスオフセットドレイン型ＮＭＯＳトランジスタを挙げたが、これに限定されるものではない。
【００１４】
上記２種類のＮＭＯＳトランジスタのドレイン電流−ドレイン電圧の関係を図３および図４に示す。両図とも横軸はドレイン電圧であり、縦軸はドレイン電流である。実線は低オン耐圧ＮＭＯＳトランジスタ、一点鎖線は高オン耐圧ＮＭＯＳトランジスタの特性を示している。図３はゲートオフ時のドレイン電流−ドレイン電圧の関係を示している。図４はゲートオン時のドレイン電流−ドレイン電圧の関係を示している。低オン耐圧ＮＭＯＳトランジスタは、約３０Ｖあるゲートオフ時のドレイン耐圧に較べてゲートオン時のドレイン耐圧（オン耐圧）はほぼ半分の１５Ｖ程度しかないことが分かる。
【００１５】
また、低オン耐圧ＮＭＯＳトランジスタはドレイン電流が増加し始める１ｓｔブレークダウン時のドレイン電流とドレイン電流が急激に増加する２ｎｄブレークダウン時のドレイン電流が殆ど同じであるために、１ｓｔブレークダウンすると続けて２ｎｄブレークダウンし、ＭＯＳトランジスタは完全破壊に至り、ドレイン／基板間のＰＮ接合が短絡する。これは、Ｎ−低濃度ドレイン領域にエネルギーが集中すること、Ｎ−低濃度ドレイン領域の体積が小さいために発熱し易いことが原因と推測されている。
【００１６】
これら２種類のＮＭＯＳトランジスタを用いて図５に示す回路を組む。低オン耐圧ＮＭＯＳトランジスタ１０７が記憶素子の役割を担う。高オン耐圧ＮＭＯＳトランジスタ１０２は記憶素子のドレインと電源電圧との間のスイッチの役割を担う。書き込みは電源ライン１０１を低オン耐圧ＮＭＯＳトランジスタ１０７のゲートオン時のドレイン耐圧よりは高く、ゲートオフ時のドレイン耐圧よりは低い電圧とし、入力端子１０９および１１０がともにＨｉｇｈの時に行われる。トランジスタ１０２および１０７がオンになると電源−グランド間に電流が流れ、トランジスタ１０７は低オン耐圧であるために、この時の電流で完全破壊し、ドレイン／基板間の接合が短絡する。一方、トランジスタ１０２は高オン耐圧なので破壊することはない。
【００１７】
読み出しは入力端子１０９、１１０ともにＬｏｗで行う。書き込みが行われた場合、トランジスタ１０７のドレインは基板に短絡しているので、ノード１２０の電位はグランドレベルに近い。この電位をＰＭＯＳトランジスタ１０４およびＮＭＯＳトランジスタ１０６から形成されるインバータに入力すると、電源レベルに整形された電位が出力端子１０５から出力される。一方、書き込まれていない場合、ドレイン／基板間抵抗は非常に高いので、高抵抗素子１０３を通じて、ノード１２０の電位はほぼ電源レベルになる。この電位をトランジスタ１０４、１０６から形成されるインバータに入力すると、グランドレベルに整形された電位が出力端子１０５から出力される。ノード１２０の電位がほぼ電源レベルということは、記憶素子の役割を担う低オン耐圧ＮＭＯＳトランジスタ１０７のドレインに電源電圧とほぼ同じ電圧がかかるということを意味する。低オン耐圧ＮＭＯＳトランジスタ１０７のゲート電位はＬｏｗであり、低オン耐圧ＮＭＯＳトランジスタ１０７のドレイン耐圧は最大動作電圧よりも大きいので、１０年間印加し続けても誤書き込みが起きることは無い。
【００１８】
書き込みされた素子の読み出し時に流れる電流は、トランジスタ１０２がオフ、トランジスタ１０７のドレインが基板と短絡しているので、高抵抗素子１０３に電源電圧がかかった場合に流れる電流にほぼ等しい。その値は電源電圧が２０Ｖ、高抵抗素子１０３の抵抗値が１×１０10Ωの場合、２ｎＡとなる。書き込みされていない素子の読み出し時に流れる電流は、トランジスタ１０７はオフ状態なので、リーク電流が流れるのみである。高抵抗素子１０３の抵抗値は、トランジスタ１０７のオフ電流以上の電流が流れることを満たす範囲で、許容される消費電流や所望する応答スピードに合わせて設定すればよい。
【００１９】
以上のように、ドレイン領域の構造、サイズを工夫することで、オン耐圧が低く、且つ、１ｓｔブレークダウンとほぼ同時に２ｎｄブレークを起こし、完全破壊に至るＮＭＯＳトランジスタを工程増なしで同一基板上に作成することができ、これらＮＭＯＳトランジスタのオン耐圧の違いを利用して、１回書き込み型不揮発性半導体記憶装置を形成することが出来る。
【００２０】
これまでＰ型シリコン基板上に直接ＮＭＯＳトランジスタを形成する場合について述べてきたが、シリコン基板上にＷｅｌｌを形成し、その中にＭＯＳトランジスタを形成する場合、Ｗｅｌｌが基板の役割を担う。よって、この場合、これまで述べてきたドレイン／基板間の接合はドレイン／Ｗｅｌｌ接合となる。またＭＯＳトランジスタについて述べてきたが、ゲート絶縁膜はシリコン酸化膜に限られるものではない。以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではない。例えば、低濃度ドレイン領域の濃度を２種類以上つくり、この濃度差によってオン耐圧の異なるＭＯＳトランジスタを同一基板上に形成することが可能である。また、低濃度ドレイン領域の深さを２種類以上つくり、この深さの違いによってオン耐圧の異なるＭＯＳトランジスタを同一基板上に形成することも可能である。
【００２１】
本発明の場合、従来のフローティングゲートを利用した一回書き込み型の記憶装置では必須の書き込み前の紫外線照射工程が不要になるというメリットがある。また、記憶素子にゲートオフ時のドレイン耐圧まで電圧を印加しても書き込みが行われないので、従来のフローティングゲート型の記憶装置に較べて、読み出し条件が広いというメリットがある。また、フローティングゲート型ではデータリテンションが時間と共に少しずつ進行するので、長期信頼性確認の試験が煩わしいという問題があるが、本発明では、全ての電位が固定されているので、そのような問題が存在しない。
【００２２】
本発明と同じ破壊型では、ゲート絶縁膜を破壊する方式が存在する。絶縁膜リークの場合、リーク電流の熱によって自己修復が起き、絶縁性が回復する場合が僅かながら存在するためにデータ反転が問題となる。本発明では、このような自己修復によるデータ反転が認められないというメリットがある。
【００２３】
さらに、本発明と同じ破壊型では、ダイオードに接合耐圧以上の逆方向電圧を印加して接合破壊することで書き込みを行うものが存在する。この方式の場合、読み出しで、書き込みと同じ電圧を印加すると、接合破壊して書き込みが行われるので、読み出し時の印加電圧が書き込み時に較べてずっと低い電圧に制限される。また、回路を構成するトランジスタの耐圧以下の接合耐圧を作りこむ必要があるが、これを工程増なしで実現することは難しい。しかし、本発明ではこのような問題はない。
【００２４】
本発明は、容量の大きな記憶装置単体としての用途よりは、他の主機能を持つ半導体回路のトリミングの用途に最も適している。近年の例ではＬＣＤドライバ用ＩＣ等がトリミングを必要とする半導体回路に挙げることができる。トリミング用途に用いる場合、主となる機能を有する回路の製造工程に何らの工程を付加すること無しで記憶装置が付加できる手法が望まれる。また、ビット数はあまり必要とされないため、トリミング用途の記憶回路の面積の大部分は記憶素子ではなく、周辺回路で占められることとなる。よって、記憶素子の大きさよりも、周辺回路の大きさが重要になる。この場合、より低電圧で書き込みができ、より高電圧を長時間印加し続けてもデータが保持できる記憶素子であれば周辺回路を小さくすることが容易である。本発明は、この条件に好適な半導体記憶装置である。
【実施例２】
【００２５】
回路の最大動作電圧は、接合耐圧、寄生チャネル耐圧、ゲート絶縁膜の特性等から決まる。この中で時間の経過と共に劣化するのはゲート絶縁膜の特性である。所望する寿命、一般的には１０年間、印加し続けてもゲート絶縁膜の特性の劣化が許容範囲内であるように最大動作電圧は決められる。これを便宜上、通常の最大動作電圧と呼ぶことにする。
【００２６】
記憶素子への書き込み時間は１０年間に較べると非常に短い。せいぜい１秒程度である。よって、よってゲート絶縁膜以外の要素、例えば接合耐圧や寄生チャネル耐圧等に余裕があれば、書き込み動作にのみ使用する高い最大動作電圧を設定することが可能になる。例えば、書き込み時間＝１秒間で通常使用時における１０日分の劣化がゲート絶縁膜に生じたとしても寿命１０年から考えれば特に問題は無い。つまり、長期信頼性に問題の出ない範囲まで、書き込み時の最大動作電圧を上げることができる。これを便宜上、書き込み限定の最大動作電圧と呼ぶ。
【００２７】
オン耐圧を通常の最大動作電圧以下まで低下させることが困難な場合、書き込み動作にのみ使用する最大動作電圧を印加することで書き込みをすることが可能である。
【００２８】
従来のダイオードに接合耐圧以上の逆方向電圧を印加して接合破壊することで書き込みを行う方式の場合、通常の最大動作電圧より高く、書き込み動作にのみ使用する最大動作電圧より低い接合耐圧をもつダイオードを形成することが出来れば、読み出しに通常の最大動作電圧を印加し続けても誤書き込みが生じないという効果が得られる。しかし、この接合耐圧をもつダイオードを同一基板上に追加工程無しで形成することは困難である。一方、本発明は追加工程無しで実現できる。
【実施例３】
【００２９】
記憶素子となる低オン耐圧ＭＯＳトランジスタのソースとグランド間にスイッチを設けて、このスイッチをオフにして読み出しを行う。この場合、記憶素子となる低オン耐圧ＭＯＳトランジスタのゲート電位はオンでもオフでも構わない。これは実効的に低オン耐圧トランジスタのゲートの役割を別のスイッチに持たせたものとなっている。
【実施例４】
【００３０】
記憶装置のビット数が多い場合は、記憶素子を碁盤の目状に配置し、記憶素子、つまり低オン耐圧ＮＭＯＳトランジスタのゲートに接続される記憶素子ワード線１１１と高オン耐圧ＮＭＯＳトランジスタのゲートに接続される選択トランジスタワード線１１２、ビット線１１３を図６に示すように配線する。書き込みは記憶素子ワード線１１１、１１２、１１３全てがＨｉｇｈの素子のみに行われる。読み出しは、記憶素子ワード線１１１を全てＬｏｗの状態にて行う。読み出しを行いたい選択トランジスタワード線１１２にＨｉｇｈを印加し、ビット線１１３に読み出し電圧を印加すると、書き込みが行われていない素子では読み出し電圧がそのまま出力され、書き込みが行われている素子では、Ｌｏｗに落ちたレベルが出力される。このように構成は、碁盤の目状に記憶素子を配置した多ビットの比較的大容量な記憶装置にも適用される。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施例に用いる高オン耐圧ＮＭＯＳトランジスタの平面図および断面図
【図２】本発明の第１の実施例に用いる低オン耐圧ＮＭＯＳトランジスタの平面図および断面図
【図３】Ｖｇ＝０Ｖにおけるドレイン電流−ドレイン電圧の関係を示す図
【図４】Ｖｇ＝６Ｖにおけるドレイン電流−ドレイン電圧の関係を示す図
【図５】本発明の第１の実施例を示す回路図
【図６】本発明の第４の実施例を示す回路図
【符号の説明】
【００３２】
１  ゲート絶縁膜
２  ゲート電極
３  ロコス
４  Ｎ−低濃度ドレイン領域
５  Ｎ＋ドレイン
６  Ｎ＋ソース
７  Ｎｗｅｌｌ
１０１  電源ライン
１０２  高オン耐圧ＮＭＯＳトランジスタ
１０３  高抵抗素子
１０４  ＰＭＯＳトランジスタ
１０５  出力端子
１０６  ＮＭＯＳトランジスタ
１０７  低オン耐圧ＮＭＯＳトランジスタ
１０８  グランドライン
１０９  低オン耐圧ＮＭＯＳトランジスタの入力端子
１１０  高オン耐圧ＮＭＯＳトランジスタの入力端子
１１１  記憶素子ワード線
１１２  選択トランジスタワード線
１１３  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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