(57)【特許請求の範囲】
【請求項１】
基板と；
前記基板上に位置し、チャネル領域、ソース／ドレイン領域及びボディーコンタクト領域を含む半導体層と；
前記半導体層における前記チャネル領域の上面を覆い、前記ボディーコンタクト領域を露出させるゲート絶縁膜と；
前記ゲート絶縁膜上に位置し、前記ゲート絶縁膜により露出した前記ボディーコンタクト領域と接するゲート電極と；
前記ゲート電極上に位置する層間絶縁膜；及び
前記層間絶縁膜上に位置し、前記ソース／ドレイン領域と電気的に連結されるソース／ドレイン電極を含み、
前記ボディーコンタクト領域は前記半導体層のエッジ領域内において前記チャネル領域と連結して形成され、かつ前記ゲート絶縁膜により露出した露出面を有し、
前記ボディーコンタクト領域には前記ソース／ドレイン領域と反対型の不純物であるＮ型不純物を含み、
前記半導体層は結晶化誘導金属を利用して結晶化した多結晶シリコン層で形成され、
前記ゲート絶縁膜は前記ボディーコンタクト領域以外の前記半導体層のエッジ領域の一部または全部をさらに露出させ、
前記ゲート絶縁膜により露出した前記半導体層のエッジ領域は前記ソース／ドレイン領域と反対型の不純物を含み、
前記露出面は、前記チャネル領域の前記上面に連なる露出端面と、前記露出端面に対して起立する露出側面と、を有し、
前記ゲート電極は、前記露出端面及び前記露出側面において、前記ボディーコンタクト領域と接していることを特徴とする薄膜トランジスタ。
【請求項２】
前記チャネル領域と対応する領域に形成された前記ゲート絶縁膜の幅は前記チャネル領域の幅及び前記ボディーコンタクト領域の幅の合計より小さいことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ボディーコンタクト領域の一方向の幅は０より大きく０．１μｍ以下であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項４】
前記ゲート絶縁膜によって露出されたエッジ領域は前記チャネル領域の長さと同じであるか大きいことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項５】
請求項１に記載の薄膜トランジスタの製造方法であって、
基板を提供して、
前記基板上に位置する半導体層を形成して、
前記半導体層上に前記半導体層のエッジ領域の一部または全部を露出させるゲート絶縁膜を形成して、
前記ゲート絶縁膜上に前記ゲート絶縁膜により露出した前記半導体層のエッジ領域と接するようにゲート電極を形成して、
前記ゲート電極上に層間絶縁膜を形成して、
前記層間絶縁膜上に前記半導体層のソース／ドレイン領域と電気的に連結されるソース／ドレイン電極を形成することを含むことを特徴とする薄膜トランジスタの製造方法。
【請求項６】
前記ゲート絶縁膜により露出した前記半導体層のエッジ領域は前記半導体層のチャネル領域と連結したエッジ領域を含むことを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
【請求項７】
請求項６において、
前記ゲート絶縁膜により露出されて、前記半導体層のチャネル領域と連結したエッジ領域の一方向の幅が０より大きく０．１μｍ以下になるように前記ゲート絶縁膜を形成することを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
【請求項８】
前記ゲート絶縁膜をマスクとして、前記ゲート絶縁膜により露出した前記半導体層のエッジ領域に前記半導体層のソース／ドレイン領域と反対型の不純物を注入する工程をさらに含むことを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
【請求項９】
前記半導体層及び前記ゲート絶縁膜を形成することは
多結晶シリコン層を形成して、
前記多結晶シリコン層上に絶縁膜を蒸着して、
前記多結晶シリコン層及び前記絶縁膜を一度のパターニング工程で前記半導体層及び前記ゲート絶縁膜を形成することを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
【請求項１０】
前記多結晶シリコン層及び前記絶縁膜を一度のパターニング工程ですることは
前記絶縁膜のＣＤバイアスを前記多結晶シリコン層のＣＤバイアスより大きくすることを特徴とする請求項９に記載の薄膜トランジスタの製造方法。
【請求項１１】
前記半導体層を結晶化誘導金属を利用して結晶化した多結晶シリコン層に形成して、
前記ゲート絶縁膜をマスクとして前記ゲート絶縁膜により露出した前記半導体層のエッジ領域にＮ型不純物を注入して、
前記基板を熱処理して前記半導体層内に残存する前記結晶化誘導金属を前記Ｎ型不純物が注入された領域にゲッタリングすることを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
【請求項１２】
前記熱処理は４５０℃ないし９００℃の温度で３０秒ないし１０時間の間行うことを特徴とする請求項１１に記載の薄膜トランジスタの製造方法。
【請求項１３】
基板と；
前記基板上に位置し、チャネル領域、ソース／ドレイン領域及びボディーコンタクト領域を含む半導体層と；
前記半導体層における前記チャネル領域の上面を覆い、前記ボディーコンタクト領域を露出させるゲート絶縁膜と；
前記ゲート絶縁膜上に位置し、前記ゲート絶縁膜により露出した前記ボディーコンタクト領域と接するゲート電極と；
前記ゲート電極上に位置する層間絶縁膜と；
前記層間絶縁膜上に位置し、前記ソース／ドレイン領域と電気的に連結されるソース／ドレイン電極と；
前記ソース／ドレイン電極と電気的に連結された第１電極と；
前記第１電極上に位置し、発光層を含む有機膜層；及び
前記有機膜層上に位置する第２電極を含み、
前記ボディーコンタクト領域は前記半導体層のエッジ領域内において前記チャネル領域と連結して形成され、かつ前記ゲート絶縁膜により露出した露出面を有し、
前記ボディーコンタクト領域には前記ソース／ドレイン領域と反対型の不純物であるＮ型不純物を含み、
前記半導体層は結晶化誘導金属を利用して結晶化した多結晶シリコン層で形成され、
前記ゲート絶縁膜は前記ボディーコンタクト領域以外の前記半導体層のエッジ領域の一部または全部をさらに露出させ、
前記ゲート絶縁膜により露出した前記半導体層のエッジ領域は前記ソース／ドレイン領域と反対型の不純物を含み、
前記露出面は、前記チャネル領域の前記上面に連なる露出端面と、前記露出端面に対して起立する露出側面と、を有し、
前記ゲート電極は、前記露出端面及び前記露出側面において、前記ボディーコンタクト領域と接していることを特徴とする有機電界発光表示装置。
【請求項１４】
前記チャネル領域と対応する領域に形成された前記ゲート絶縁膜の幅は前記チャネル領域の幅及び前記ボディーコンタクト領域の幅の合計より小さいことを特徴とする請求項１３に記載の有機電界発光表示装置。
【請求項１５】
前記ボディーコンタクト領域の一方向の幅は０より大きく０．１μｍ以下であることを特徴とする請求項１３に記載の有機電界発光表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ、その製造方法、及びこれを含む有機電界発光表示装置に係り、さらに詳細には半導体層のチャネル領域と連結するエッジ領域を露出させるゲート絶縁膜を形成して、前記露出したエッジ領域を、ゲート電極とゲート−ボディーコンタクトをするためのボディーコンタクト領域として利用することによって、従来の半導体層でボディーコンタクト領域を別途に延長形成することがなくゲート−ボディーコンタクト薄膜トランジスタを具現することができる薄膜トランジスタ、その製造方法及びこれを利用する有機電界発光表示装置に関する。
【背景技術】
【０００２】
一般的に、多結晶シリコン層は高い電界効果移動度と高速動作回路に適用が可能であり、ＣＭＯＳ回路構成が可能であるという長所があって薄膜トランジスタ用半導体層の用途で多く用いられている。このような多結晶シリコン層を利用した薄膜トランジスタは主に能動マトリックス液晶ディスプレイ装置（ＡＭＬＣＤ）のスイッチング素子と能動行列有機電界発光素子（ＡＭＯＬＥＤ）のスイッチング素子及び駆動素子に用いられる。
【０００３】
前記能動マトリックス液晶ディスプレイ装置や能動行列有機電界発光素子のような能動行列平板表示装置に用いられる多結晶シリコン薄膜トランジスタは一般的に島状の半導体層がフローティングされているフローティングボディー多結晶シリコン薄膜トランジスタ（ｆｌｏａｔｉｎｇ  ｂｏｄｙ  ｐｏｌｙ−Ｓｉ  ＴＦＴ）である。前記フローティングボディー多結晶シリコン薄膜トランジスタは大きさが縮小されるに従ってドレイン電流の飽和領域が減少すると同時にドレイン電流が減少する問題点がある。
【０００４】
それでこれを解決するために半導体層とゲート電極が連結されたゲート−ボディーコンタクト薄膜トランジスタ（ｇａｔｅ−ｂｏｄｙ  ｃｏｎｔａｃｔ  ＴＦＴ）が提案された。前記ゲート−ボディーコンタクト薄膜トランジスタ構造では低いゲート電圧でしきい電圧以下の傾斜（ｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｌｏｐｅ）値が改善され、低いゲート電圧で高いドレイン電流を得ることができる。したがって低いゲート電圧でもオン／オフ特性を具現することができるため低消費電力で平板表示装置を駆動することが可能であるという長所がある。
【０００５】
従来にはゲート−ボディーコンタクト薄膜トランジスタを具現するためにボディーコンタクト領域を具備しない既存の半導体層にゲート電極とコンタクトするためのボディーコンタクト領域を別途に延長形成した。しかしこのようにボディーコンタクト領域を別途に延長形成する場合には半導体層及びボディーコンタクト領域が占める面積が広くなって素子の集積化に適切でない問題点がある。
【特許文献１】大韓民国出願公開第２００５−００３６６２５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明はゲート−ボディーコンタクト薄膜トランジスタを形成することにおいて、半導体層のエッジ領域をボディーコンタクト領域として利用して、ボディーコンタクト領域を具備しない従来の半導体層領域に別途のボディーコンタクト領域を延長形成することなくゲート−ボディーコンタクト構造を具現することによって、従来のゲート−ボディーコンタクト薄膜トランジスタ構造に比べて素子内で占める面積が減少した薄膜トランジスタ、その製造方法、及びこれを具備した有機電界発光表示装置を提供することに目的がある。
【課題を解決するための手段】
【０００７】
前記した目的を達成するために本発明は基板と；前記基板上に位置し、チャネル領域、ソース／ドレイン領域及びボディーコンタクト領域を含む半導体層と；前記半導体層上に位置し、前記ボディーコンタクト領域を露出させるゲート絶縁膜と；前記ゲート絶縁膜上に位置し、前記ゲート絶縁膜により露出した前記ボディーコンタクト領域と接するゲート電極と；前記ゲート電極上に位置する層間絶縁膜；及び前記層間絶縁膜上に位置し、前記ソース／ドレイン領域と電気的に連結されるソース／ドレイン電極を含み、前記ボディーコンタクト領域は前記半導体層のエッジ領域内に形成されたことを特徴とする薄膜トランジスタを提供する。
【０００８】
また本発明は基板を提供して、前記基板上に位置する半導体層を形成して、前記半導体層上に前記半導体層のエッジ領域の一部または全部を露出させるゲート絶縁膜を形成して、前記ゲート絶縁膜上に前記ゲート絶縁膜により露出した前記半導体層のエッジ領域と接するようにゲート電極を形成して、前記ゲート電極上に層間絶縁膜を形成して、前記層間絶縁膜上に前記半導体層のソース／ドレイン領域と電気的に連結されるソース／ドレイン電極を形成することを含むことを特徴とする薄膜トランジスタの製造方法を提供する。
【０００９】
また本発明は基板と；前記基板上に位置し、チャネル領域、ソース／ドレイン領域及びボディーコンタクト領域を含む半導体層と；前記半導体層上に位置し、前記ボディーコンタクト領域を露出させるゲート絶縁膜と；前記ゲート絶縁膜上に位置し、前記ゲート絶縁膜により露出した前記ボディーコンタクト領域と接するゲート電極と；前記ゲート電極上に位置する層間絶縁膜と；前記層間絶縁膜上に位置し、前記ソース／ドレイン領域と電気的に連結されるソース／ドレイン電極と；前記ソース／ドレイン電極と電気的に連結された第１電極と；前記第１電極上に位置し、発光層を含む有機膜層；及び前記有機膜層上に位置する第２電極を含み、前記ボディーコンタクト領域は前記半導体層のエッジ領域内に形成されたことを特徴とする有機電界発光表示装置を提供する。
【発明の効果】
【００１０】
ゲート−ボディーコンタクト薄膜トランジスタを具現することにおいて、半導体層のエッジ領域をボディーコンタクト領域で利用して、ボディーコンタクト領域を具備しない従来の半導体層領域に別途のボディーコンタクト領域を延長形成しないながらゲート−ボディーコンタクト構造を具現することによって、従来のゲート−ボディーコンタクト薄膜トランジスタ構造に比べて素子内で占める面積が減少した薄膜トランジスタ、その製造方法、及びこれを具備した有機電界発光表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明をさらに具体的に説明するために本発明による好ましい実施形態を添付した図面を参照してさらに詳細に説明する。しかし本発明はここで説明する実施形態に限定されず、他の形態に具体化することができる。
【実施例１】
【００１２】
図１Ａないし図５Ｂは本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図１Ａ、図２Ａ、図３Ａ、図４Ａ及び図５Ａは平面図であり、図１Ｂ、図２Ｂ、図３Ｂ、図４Ｂ及び図５Ｂは図１Ａ、図２Ａ、図３Ａ、図４Ａ及び図５ＡのＡ−Ａ′線による断面構造を示した断面図である。
【００１３】
まず、図１Ａ及び図１Ｂに示したようにガラスまたはプラスチックのような基板１００上にバッファー層１０１を形成する。前記バッファー層１０１は化学的気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法または物理的気相蒸着（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を利用して、また、シリコン酸化膜またはシリコン窒化膜のような絶縁膜を利用して単層またはこれらの複層で形成する。この時前記バッファー層１０１は、前記基板１００で発生する水分または不純物の拡散を防止したり、結晶化時の熱の伝達速度を調節することによって、非晶質シリコン層の結晶化を十分に行わせることができるようにする役割を果たす。
【００１４】
続いて、前記バッファー層１０１上に多結晶シリコン層１０２を形成する。前記多結晶シリコン層１０２は非晶質シリコン層をＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）工程、ＳＰＣ法（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）、ＥＬＡ法（Ｅｘｃｉｍｅｒ  Ｌａｓｅｒ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）、ＭＩＣ法（Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）、ＭＩＬＣ法（Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｌａｔｅｒａｌ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）、ＳＬＳ法（Ｓｅｑｕｅｎｔｉａｌ  Ｌａｔｅｒａｌ  Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ）、またはＳＧＳ法（Ｓｕｐｅｒ  Ｇｒａｉｎ  Ｓｉｌｉｃｏｎ）等のような結晶化法で結晶化して形成することができる。
【００１５】
続いて前記多結晶シリコン層１０２上に絶縁膜１０３を形成する。前記絶縁膜物質１０３はシリコン酸化膜、シリコン窒化膜またはこれらの二重層であることができる。
【００１６】
続いて図２Ａ及び図２Ｂを参照すると、前記多結晶シリコン層１０２及び前記絶縁膜１０３をパターニングする。前記多結晶シリコン層１０２をパターニングして半導体層１０４を形成して、前記絶縁膜１０３が前記半導体層１０４のエッジ領域１０６を露出させるようにパターニングしてゲート絶縁膜１０５を形成する。
【００１７】
ここで、前記半導体層１０４のソース領域（図３Ａの１０７）とドレイン領域（図３Ａの１０８）を結ぶ線と平行する方向を前記半導体層１０４の長さ方向といい、前記ソース領域（図３Ａの１０７）と前記ドレイン領域（図３Ａの１０８）を結ぶ線と垂直な方向を前記半導体層１０４の幅方向といい、露出させようとする前記半導体層１０４のエッジ領域１０６は前記半導体層１０４の幅を決定する端から一定幅ぐらい離れた領域をいう。そして本明細書で長さは半導体層のソース領域とドレイン領域を結ぶ線と平行な方向の距離を言って、幅といえばソース領域とドレイン領域を結ぶ線と垂直な方向の距離を言う。
【００１８】
前記絶縁膜１０３が前記多結晶シリコン層１０２よりオーバーエッチングされるようにエッチング条件を調節して、一回のパターニング工程で前記ゲート絶縁膜１０５が前記半導体層１０４のエッジ領域１０６を露出するように形成することができる。例えば、上部にある前記絶縁膜１０３のＣＤバイアスを下部にある前記多結晶シリコン層１０２のＣＤバイアスより大きくすれば、一回のパターニング工程で前記ゲート絶縁膜１０５が前記半導体層１０４のエッジ領域１０６を露出するように形成することができる。
【００１９】
前記エッジ領域１０６の一方向の幅（ａ）は０μｍより大きく０．１μｍ以下とすることができる。前記幅範囲である場合、既存の半導体層のチャネル領域の面積を大幅に減少させることなく、別途に延長形成されたボディーコンタクト領域がなくてもゲート−ボディーコンタクト薄膜トランジスタ構造を形成するのに好ましい。
【００２０】
続いて図３Ａ及び図３Ｂを参照すると、前記ゲート絶縁膜１０５により露出した前記半導体層１０４のエッジ領域１０６にＮ型またはＰ型不純物を注入する。前記エッジ領域１０６に注入される不純物は前記半導体層１０４のソース／ドレイン領域に注入される不純物とは反対導電型を有する不純物を注入する。このようにすることによって、前記半導体層１０４のソース／ドレイン領域と前記エッジ領域１０６はＰＮＰまたはＮＰＮ形態になって、前記ソースまたはドレイン領域から電流が流れる時、前記エッジ領域を介しては流れることができなくなる。前記不純物でＰ型不純物はホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）で構成される群で選択することができて、前記Ｎ型不純物は燐（Ｐ）、砒素（Ａｓ）及びアンチモン（Ｓｂ）等で構成される群で選択することができる。
【００２１】
続いて前記半導体層１０４のソース／ドレイン領域１０７、１０８が形成される領域に、前記エッジ領域１０６に注入された不純物と反対導電型を有する不純物を注入して、前記半導体層１０４のソース／ドレイン領域１０７、１０８を形成する。前記ソース領域とドレイン領域間に位置する領域のうちで、前記エッジ領域１０６以外の領域がチャネル領域１０９になる。そして前記エッジ領域１０６のうち、前記ソース領域とドレイン領域間に位置して、前記チャネル領域１０９に連結された領域がボディーコンタクト領域１１０になる。
【００２２】
不純物を注入して前記ソース／ドレイン領域１０７、１０８を形成することはソース／ドレイン領域になる領域を露出させるフォトレジストパターンを形成して、前記フォトレジストパターンをマスクとして利用して不純物を注入して形成することもでき、または後続して形成されるゲート電極をマスクとして不純物を注入して形成することもできる。
【００２３】
続いて図４Ａ及び図４Ｂを参照すると、前記ゲート絶縁膜１０５上にゲート電極物質を蒸着して、パターニングして前記半導体層１０４のチャネル領域１０９及びボディーコンタクト領域１１０と重なるようにゲート電極１１１を形成する。前記ゲート電極１１１はアルミニウム（Ａｌ）またはアルミニウム−ネオジム（Ａｌ−Ｎｄ）のようなアルミニウム合金の単一層や、クロム（Ｃｒ）またはモリブデン（Ｍｏ）合金上にアルミニウム合金が積層された多重層であることができる。ここで前記絶縁膜１０３が前記ボディーコンタクト領域１１０を露出するようにパターニングされているので、前記上部に形成されたゲート電極１１１が前記ボディーコンタクト領域１１０と接してゲート−ボディーコンタクト薄膜トランジスタを具現するようになる。本発明では前記ゲート絶縁膜１０５が前記半導体層１０４のエッジ領域１０６を露出するように形成して、前記エッジ領域１０６のうち前記チャネル領域１０９と連結したエッジ領域をボディーコンタクト領域１１０として形成することによって、前記チャネル領域１０９と対応する領域に形成された前記ゲート絶縁膜１０５の幅（ｂ）は、前記チャネル領域１０９及び前記ボディーコンタクト領域１１０の幅の合計より小さい。
【００２４】
一般的に、半導体層は、基板全面にかけて多結晶シリコン層を形成して、前記多結晶シリコン層上にフォトレジスタパターンを形成した後、前記フォトレジスタパターンをマスクとして前記多結晶シリコン層をエッチングすることによって形成されるようになるが、前記多結晶シリコン層をエッチングする時、前記半導体層のエッジ領域部分はエッチング時に用いられるエッチング溶液やプラズマにより損傷を受けるようになる。
【００２５】
また、前記エッジ領域部分のフォトレジストの残留等により前記半導体層の特性が不均一になったり悪くなったりする。これにより、前記半導体層を含む薄膜トランジスタはしきい電圧（Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ）またはＳ−ファクター（ｆａｃｔｏｒ）等のような特性が変化するようになって、薄膜トランジスタの特性を示すＩ−Ｖ曲線でハンプ（ｈｕｍｐ）等が発生する等の問題を起こすようになる。前記したような問題は、前記損傷されたエッジ領域部分がチャネル領域として利用されるために発生するものであるが、本発明では前記エッジ領域のうちチャネル領域と接する領域に前記ソース／ドレイン領域と反対導電型を有する不純物を注入して前記エッジ領域に電流が流れることをできなくして、チャネル領域として利用しないことで、上記の問題を解決することができる。また本発明では前記領域をゲート電極とコンタクトするためのボディーコンタクト領域として利用することによって、別途のボディーコンタクト領域を延長形成することなく、既存の半導体層領域でもゲート−ボディーコンタクト薄膜トランジスタを形成することができる。
【００２６】
続いて図５Ａ及び図５Ｂを参照すると、前記基板１００全面に層間絶縁膜１１２を形成する。前記層間絶縁膜１１２はシリコン窒化膜、シリコン酸化膜またはこれらの多重層でもある。
【００２７】
続いて、前記層間絶縁膜１１２及び前記ゲート絶縁膜１０５をエッチングして前記半導体層１０４のソース／ドレイン領域１０７、１０８を露出させるコンタクトホール１１３を形成する。続いて、前記コンタクトホール１１３を介して前記ソース／ドレイン領域１０７、１０８と連結するソース／ドレイン電極１１４、１１５を形成する。前記ソース／ドレイン電極１１４、１１５はモリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、アルミニウム−ネオジム（Ａｌ−Ｎｄ）、チタン（Ｔｉ）、モリブデンタングステン（ＭｏＷ）及びアルミニウム（Ａｌ）のうちから選択されるいずれか一つで形成することができる。
【実施例２】
【００２８】
図６Ａないし図８Ｂは本発明の第２実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図６Ａ、図７Ａ及び図８Ａは平面図であり、図６Ｂ、図７Ｂ及び図８Ｂは図６Ａ、図７Ａ及び図８ＡのＢ−Ｂ′線による断面構造を示した断面図である。下記で特別に言及する場合を除いては前記実施形態で言及したことを参照する。
【００２９】
まず、図６Ａ及び図６Ｂに示したように基板６００上にバッファー層６０１を形成する。続いて、前記バッファー層６０１上に多結晶シリコン層６０２を形成する。
【００３０】
続いて図７Ａ及び図７Ｂを参照すると、前記第１実施形態とは違い前記多結晶シリコン層６０２だけを先にパターニングして半導体層６０３を形成する。
【００３１】
続いて前記基板６００全面に絶縁膜を蒸着して、前記絶縁膜が前記半導体層６０３のエッジ領域を露出させるようにパターニングしてゲート絶縁膜６０４を形成する。ここで前記ゲート絶縁膜６０４は前記半導体層６０３のエッジ領域のうち少なくとも前記半導体層６０３のチャネルが形成される領域と連結するエッジ領域６０８が露出するようにしなげればならず、前記チャネル領域に連結されるエッジ領域のうち少なくとも一方向の領域６０８を露出させるようにパターニングする。露出する前記エッジ領域６０８の長さ（ｃ）は前記チャネル領域の長さと同じであるかチャネル領域の長さより大きくすることができる。
【００３２】
続いて前記ゲート絶縁膜６０４により露出した前記半導体層６０３のエッジ領域６０８にＮ型またはＰ型不純物を注入する。続いて前記半導体層６０３のソース／ドレイン領域が形成される領域に前記エッジ領域６０８に注入された不純物と反対導電型を有する不純物を注入して、前記半導体層６０３のソース／ドレイン領域６０５、６０６を形成して、チャネル領域６０７とボディーコンタクト領域６０８を定義する。
【００３３】
続いて図８Ａ及び図８Ｂを参照すると、前記ゲート絶縁膜６０４上にゲート電極物質を蒸着し、パターニングして前記半導体層６０３のチャネル領域６０７及びボディーコンタクト領域６０８と重なるようにゲート電極６０９を形成する。前記ゲート電極６０９が、前記パターニングされたゲート絶縁膜６０４により露出した前記ボディーコンタクト領域６０８と接してゲート−ボディーコンタクト薄膜トランジスタを具現するようになる。
【００３４】
続いて前記基板全面に層間絶縁膜６１０を形成する。続いて前記層間絶縁膜６１０及び前記ゲート絶縁膜６０４をエッチングして前記半導体層６０３のソース／ドレイン領域６０５、６０６を露出させるコンタクトホール６１１を形成する。続いて、前記コンタクトホール６１１を介して前記ソース／ドレイン領域６０５、６０６と連結するソース／ドレイン電極６１２、６１３を形成する。
【実施例３】
【００３５】
本発明の実施形態３では不純物が注入された前記半導体層のエッジ領域を利用して前記半導体層内の結晶化誘導金属をゲッタリングする工程を説明する。前記実施形態１及び２で前記半導体層を形成する多結晶シリコン層が、結晶化誘導金属を利用するＭＩＣ法、ＭＩＬＣ法、またはＳＧＳ法（Ｓｕｐｅｒ  Ｇｒａｉｎ  Ｓｉｌｉｃｏｎ）等を利用して結晶化した場合に、前記半導体層内に残存する結晶化誘導金属をゲッタリングするためである。
【００３６】
前記ゲッタリング工程は前記実施形態１及び２で前記エッジ領域に不純物、特にＮ型不純物が注入された後に熱処理工程を行うことによって、前記半導体層、特にチャネルが形成される領域に残存する結晶化誘導金属を前記エッジ領域にゲッタリングすることを言う。
【００３７】
本発明による実施形態では前記エッジ領域が前記チャネル領域と接するように形成されているので、前記エッジ領域を利用して前記ゲッタリング工程を行う場合、前記チャネル領域に存在する結晶化誘導金属が前記エッジ領域に移動するべき距離が短いので、ゲッタリング効率が著しく高くなる。
【００３８】
前記熱処理工程は４５０℃ないし９００℃の温度範囲で３０秒以上１０時間以下の時間の間行なう。熱処理温度を４５０℃未満とする場合には半導体層１０４、６０３に残存する結晶化誘導金属が十分に除去されにくい場合があり、前記熱処理温度を９００℃超過する場合には高温により基板の変形が生じることがある。また、熱処理時間を３０秒未満とする場合には半導体層１０４、６０３に残存する結晶化誘導金属が十分に除去されにくい場合があり、前記熱処理時間が１０時間超過する場合には長時間の熱処理による基板の変形問題と薄膜トランジスタの生産費用及び収率の問題が生じることがある。
【実施例４】
【００３９】
図９は本発明の一実施形態による薄膜トランジスタを含む有機電界発光表示装置の断面図である。
【００４０】
図９を参照すると、前記本発明の図５Ｂの実施形態による薄膜トランジスタを含む前記基板１００全面に絶縁膜１１６を形成する。前記絶縁膜１１６は無機膜であるシリコン酸化膜、シリコン窒化膜またはシリコンオンガラスの中から選択されるいずれか一つまたは有機膜であるポリイミド（ｐｏｌｙｉｍｉｄｅ）、ベンゾシクロブテン系樹脂（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ  ｓｅｒｉｅｓ  ｒｅｓｉｎ）またはアクリレート（ａｃｒｙｌａｔｅ）のうちから選択されるいずれか一つで形成することができる。また前記無機膜と前記有機膜の積層構造で形成されることもできる。
【００４１】
前記絶縁膜１１６をエッチングして前記ソースまたはドレイン電極１１４、１１５を露出させるビアホール１１７を形成する。前記ビアホール１１７を介して前記ソースまたはドレイン電極１１４、１１５のうちいずれか一つと連結される第１電極１１８を形成する。前記第１電極１１８はアノードまたはカソードで形成することができる。前記第１電極１１８がアノードである場合、前記アノードはＩＴＯ、ＩＺＯまたはＩＴＺＯのうちからいずれか一つで構成された透明導電膜で形成することができ、カソードである場合、前記カソードはＭｇ、Ｃａ、Ａｌ、Ａｇ、Ｂａまたはこれらの合金を用いて形成することができる。
【００４２】
続いて、前記第１電極１１８上に前記第１電極１１８の表面一部を露出させる開口部を有する画素定義膜１１９を形成して、前記露出した第１電極１１８上に発光層を含む有機膜層１２０を形成する。前記有機膜層１２０には正孔注入層、正孔輸送層、正孔抑制層、電子抑制層、電子注入層及び電子輸送層で構成される群から選択される一つまたは複数の層をさらに含むことができる。続いて、前記有機膜層１２０上に第２電極１２１を形成する。これで本発明の一実施形態による有機電界発光表示装置を完成する。
【図面の簡単な説明】
【００４３】
【図１Ａ】本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図１Ａ平面図であり、図１Ｂは図１ＡのＡ−Ａ′線による断面構造を示した断面図である。
【図１Ｂ】本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図１Ａ平面図であり、図１Ｂは図１ＡのＡ−Ａ′線による断面構造を示した断面図である。
【図２Ａ】本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図２Ａは平面図であり、図２Ｂは図２ＡのＡ−Ａ′線による断面構造を示した断面図である。
【図２Ｂ】本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図２Ａは平面図であり、図２Ｂは図２ＡのＡ−Ａ′線による断面構造を示した断面図である。
【図３Ａ】本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図３Ａは平面図であり、図３Ｂは図３ＡのＡ−Ａ′線による断面構造を示した断面図である。
【図３Ｂ】本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図３Ａは平面図であり、図３Ｂは図３ＡのＡ−Ａ′線による断面構造を示した断面図である。
【図４Ａ】本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図４Ａは平面図であり、図４Ｂは図４ＡのＡ−Ａ′線による断面構造を示した断面図である。
【図４Ｂ】本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図４Ａは平面図であり、図４Ｂは図４ＡのＡ−Ａ′線による断面構造を示した断面図である。
【図５Ａ】本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図５Ａは平面図であり、図５Ｂは図５ＡのＡ−Ａ′線による断面構造を示した断面図である。
【図５Ｂ】本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図５Ａは平面図であり、図５Ｂは図５ＡのＡ−Ａ′線による断面構造を示した断面図である。
【図６Ａ】本発明の第２実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図６Ａは平面図であり、図６Ｂは図６ＡのＢ−Ｂ′線による断面構造を示した断面図である。
【図６Ｂ】本発明の第２実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図６Ａは平面図であり、図６Ｂは図６ＡのＢ−Ｂ′線による断面構造を示した断面図である。
【図７Ａ】本発明の第２実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図７Ａは平面図であり、図７Ｂは図７ＡのＢ−Ｂ′線による断面構造を示した断面図である。
【図７Ｂ】本発明の第２実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図７Ａは平面図であり、図７Ｂは図７ＡのＢ−Ｂ′線による断面構造を示した断面図である。
【図８Ａ】本発明の第２実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図８Ａは平面図であり、図８Ｂは図８ＡのＢ−Ｂ′線による断面構造を示した断面図である。
【図８Ｂ】本発明の第２実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図８Ａは平面図であり、図８Ｂは図８ＡのＢ−Ｂ′線による断面構造を示した断面図である。
【図９】本発明の一実施形態による薄膜トランジスタを含む有機電界発光表示装置の断面図である。
【符号の説明】
【００４４】
１０４、６０３    半導体層
１０６    エッジ領域
１１０、６０８    ボディーコンタクト領域
１０９、６０７    チャネル領域
１０７、１０８、６０５、６０６    ソース／ドレイン領域
１０５、６０４    ゲート絶縁膜
１１１、６０９    ゲート電極
１１２、６１０    層間絶縁膜
１１４、１１５、６１２、６１３    ソース／ドレイン電極
１１８    第１電極
１２０    有機膜層
１２１    第２電極
【図１Ａ】
0005301971.tif 000002
【図１Ｂ】
0005301971.tif 000003
【図２Ａ】
0005301971.tif 000004
【図２Ｂ】
0005301971.tif 000005
【図３Ａ】
0005301971.tif 000006
【図３Ｂ】
0005301971.tif 000007
【図４Ａ】
0005301971.tif 000008
【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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