(57)【特許請求の範囲】
【請求項１】
複数の第１ボンディングリード及び複数の第２ボンディングリードが形成された主面、及び前記主面と反対側の裏面を有する配線基板と、
複数の電極パッドが形成された主面を有し、前記配線基板の前記主面上に搭載された第１半導体チップと、
複数の電極パッドが形成された主面を有し、前記配線基板の前記主面上に搭載された第２半導体チップと、
前記第１半導体チップの前記複数の電極パッドと前記配線基板の前記複数の第１ボンディングリードとをそれぞれ電気的に接続する複数の第１導電性部材と、
前記第２半導体チップの前記複数の電極パッドと前記配線基板の前記複数の第２ボンディングリードとをそれぞれ電気的に接続する複数の第２導電性部材と、
前記配線基板に形成され、前記複数の第１ボンディングリードと前記複数の第２ボンディングリードとをそれぞれ電気的に接続する複数の配線と、
前記第１半導体チップ、前記第２半導体チップ、前記複数の第１導電性部材及び前記複数の第２導電性部材を封止する封止体と、
を含み、
前記第２半導体チップにおけるＩ／Ｏの出力レベルは、前記第１半導体チップにおけるＩ／Ｏの出力レベルよりも高く、
前記複数の配線は、複数の信号線と、複数のＧＮＤ線とを有し、
前記第１半導体チップはマイコンチップであり、前記第２半導体チップはメモリチップであり、
前記複数の配線は、３本の信号線と、前記３本の信号線を挟むように、前記３本の信号線の両側に配置された２本のＧＮＤ線とを有している半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記３本の信号線のうちの真中の信号線に流れる第１信号の相と、前記真中の信号線の両側の信号線に流れる第２信号の相とが異なっている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、マイコンチップとメモリチップが搭載された半導体装置に関する。
【背景技術】
【０００２】
実装基板上に複数の半導体デバイス（半導体チップ）が搭載された半導体装置として、クロック信号に同期動作される複数個の半導体メモリデバイスと、前記半導体メモリデバイスをアクセス制御する半導体データ処理デバイスとが実装基板上に搭載されるシステム・イン・パッケージで、かつボールグリッドアレイ型の半導体装置技術がある（例えば、特許文献１参照）。
【０００３】
また、１つのパッケージ内に複数の素子チップを搭載しているマルチチップ半導体装置において、リードフレームのアイランドに複数の素子チップとフィルム回路を搭載し、フィルム回路に設けられた中間配線と素子チップおよびリードフレームの外部導出リードとを金属細線で接続する技術がある（例えば、特許文献２参照）。
【特許文献１】特開２００６−２３７３８５号公報
【特許文献２】特開平９−２３２５００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、携帯用電話器等の電子機器の小型化に伴い、電子機器の内部に搭載される半導体装置の小型化の要求も高まっている。この要求を実現するために、例えば前記特許文献１（特開２００６−２３７３８５号公報）に示すように、マイコン系の半導体チップ（マイコンチップ）とメモリ系の半導体チップ（メモリチップ）を１つのパッケージ（半導体装置）内に搭載し、システムを構成するＳＩＰ（System In Package 、システム・イン・パッケージ) 技術が提案されている。
【０００５】
また、近年では、容量の変更に容易に対応する目的や、パッケージの製造コストを低減する目的から、マイコンチップは内販品のものを搭載し、メモリチップは外販品のものを搭載する傾向にある。これにより、メモリ系の半導体チップを製造するための新規の設備投資が不要となるため、パッケージの製造コストも低減できる。
【０００６】
しかし、内販品のマイコンチップと外販品のメモリチップを１つのパッケージに混載した場合、それぞれの半導体チップ（以降、単にチップともいう）間で信号を入出力すると、内販品の半導体チップ側において信号波形が立ち上がる（又は、立ち下がる）際、図４２の比較例に示すように、リンギング（方形波などの急峻な変化をする信号が，回路網を通過したときに生じる波打った波形）が発生した。そして、このリンギングにより、前記信号波形が一時的に規定範囲（チップが正常に動作する信号レベル）９を越えるオーバーシュート（または信号波形が一時的に規定範囲９を下回るアンダーシュート）が引き起こされた。
【０００７】
そこで、本願発明者は、内販品のチップ側において前記オーバーシュート（またはアンダーシュート）が発生した理由について検討した。
【０００８】
その結果、まず、このリンギングによるオーバーシュートの発生は、特にＳＩＰ型のパッケージ（ＳＩＰ品）内に、内販品のチップと外販品のチップ（メモリチップ）を搭載した場合に発生し易いことを発見した。
【０００９】
これは、内販品のチップと外販品のチップとでは、製造プロセスや品質基準が異なっていることが、原因であることが分かった。
【００１０】
すなわち、外販品のチップは、この外販品のチップを実装する実装基板上において、離れた位置に搭載されたチップに対しても確実に信号の伝達が行えるように、Ｉ／Ｏの出力レベルが高く設計されていることが多い。しかし、ＳＩＰ品の場合、信号の供給先のチップ（マイコンチップ）とメモリチップの配置距離（伝送経路）が非常に近いため、メモリチップからマイコンチップに対して高い出力レベルの信号が供給されると、受け側のマイコンチップにおいて強いリンギングが発生し、これにより、オーバーシュート（またはアンダーシュート）が発生する。
【００１１】
オーバーシュート（またはアンダーシュート）が発生すると、チップに形成された素子（回路）が壊れる恐れがあるため、オーバーシュート（またはアンダーシュート）の発生の原因でもあるリンギングを抑制する必要がある。
【００１２】
尚、前記特許文献１や前記特許文献２（特開平９−２３２５００号公報）には、外販品のチップと内販品のチップを混載したＳＩＰ型のパッケージにおいて発生するリンギングを抑制するための、具体的な手段については記載が無い。
【００１３】
本発明の目的は、複数の半導体チップを有する半導体装置におけるチップ間の信号品質の向上を図ることができる技術を提供することにある。
【００１４】
また、本発明の他の目的は、複数の半導体チップを有する半導体装置の製造コストの低減化を図ることができる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１７】
すなわち、本発明は、複数の第1ボンディングリード及び複数の第２ボンディングリードが形成された主面、及び前記主面と反対側の裏面を有する配線基板と、複数の電極パッドが形成された主面を有し、前記配線基板の前記主面上に搭載された第１半導体チップと、複数の電極パッドが形成された主面を有し、前記配線基板の前記主面上に搭載された第２半導体チップと、前記第１半導体チップの前記複数の電極パッドと前記配線基板の前記複数の第1ボンディングリードとをそれぞれ電気的に接続する複数の第1導電性部材と、前記第２半導体チップの前記複数の電極パッドと前記配線基板の前記複数の第２ボンディングリードとをそれぞれ電気的に接続する複数の第２導電性部材と、前記配線基板に形成され、前記複数の第１ボンディングリードと前記複数の第２ボンディングリードとをそれぞれ電気的に接続する複数の配線と、前記第１半導体チップ、前記第２半導体チップ、前記複数の第1導電性部材及び前記複数の第２導電性部材を封止する封止体と、を含み、前記第２半導体チップにおけるＩ／Ｏの出力レベルは、前記第１半導体チップにおけるＩ／Ｏの出力レベルよりも高く、前記複数の配線は、複数の信号線と、複数のＧＮＤ線とを有しているものである。
【００１８】
また、本発明は、主面と裏面とを有する配線基板と、前記配線基板の前記主面上に搭載された第１半導体チップと、前記配線基板の前記主面上に搭載され、前記第１半導体チップよりＩ／Ｏの出力レベルが高い第２半導体チップと、前記配線基板に形成され、前記第１半導体チップと前記第２半導体チップとを電気的に接続する信号線とを有するものである。さらに、本発明は、前記第１半導体チップの裏面にＧＮＤ電位が供給されるメタライズ電極が形成され、前記信号線は、前記第１半導体チップの裏面側において前記メタライズ電極に対向して前記配線基板の前記主面に形成されているものである。
【００１９】
また、本発明は、主面に電極パッドが形成され、内部に前記電極パッドと電気的に接続された入出力回路を備えた第１半導体チップと、前記第１半導体チップと電気的に接続され、前記第１半導体チップよりＩ／Ｏの出力レベルが高い第２半導体チップとを有し、前記第１半導体チップにおいて、前記電極パッドと前記入出力回路との間に容量が形成されているものである。
【００２０】
また、本発明は、主面と裏面とを有する配線基板と、前記配線基板の前記主面上に搭載された第１半導体チップと、前記配線基板の前記主面上に搭載され、前記第１半導体チップよりＩ／Ｏの出力レベルが高い第２半導体チップと、前記配線基板の前記裏面側に形成され、前記第１半導体チップと前記第２半導体チップとを電気的に接続する信号用の配線とを有するものである。さらに、本発明は、前記配線基板の裏面と接合し、前記配線基板より大きな金属製のタブと、前記配線基板のＧＮＤ端子と前記タブとを接続するＧＮＤ用ワイヤとを有するものであり、前記配線基板と前記タブとが前記ＧＮＤ用ワイヤによってＧＮＤ接続されているものである。
【００２１】
また、本発明は、主面に電極パッドが形成され、前記主面と反対側の裏面にＧＮＤ電位が供給されるメタライズ電極が形成された第１半導体チップと、主面に電極パッドが形成され、前記主面に前記電極パッドと電気的に接続する信号用の引き出し配線が形成され、かつ前記主面上に前記第１半導体チップが積層され、さらに前記第１半導体チップよりＩ／Ｏの出力レベルが高い第２半導体チップとを有するものである。さらに、本発明は、前記第１半導体チップの前記電極パッドと前記第２半導体チップの前記引き出し配線とを接続するワイヤを有し、前記第１半導体チップの前記裏面の前記メタライズ電極と前記第２半導体チップの前記主面の前記信号用の引き出し配線とが対向して配置されているものである。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００２３】
第１半導体チップと第２半導体チップとを接続し、かつ配線基板に形成された第１配線が、３本の信号線と前記３本の信号線の両側に配置されたＧＮＤ線とを含み、第１配線において３本の信号線が２本のＧＮＤ線によって挟まれて配置されていることで、第１配線内の信号線のＬを低減して信号線のインピーダンスを保つことができる。これにより、複数の半導体チップを有する半導体装置の小型化を維持した上で半導体装置内のチップ間の信号品質の向上を図ることができる。
【００２４】
複数の半導体チップを有する半導体装置において、外販品等のＩ／Ｏの出力レベルが高い半導体チップでも搭載することが可能になり、半導体装置のコストの低減化を図ることができる。
【発明を実施するための最良の形態】
【００２５】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２６】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２７】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００２８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を示す断面図、図２は図１に示す半導体装置の構造の一例を示す平面図、図３は図１に示す半導体装置の配線基板における結線状態の一例を示す斜視図、図４は図１に示す半導体装置における第１配線の条件出し項目の一例を示す比較図、図５は図１に示す半導体装置によって得られる効果の一例を示すシミュレーション図である。また、図６は図１に示す半導体装置における変形例の第１配線を示す模式図、図７は図６に示す第１配線における信号線の波形の相のずれの一例を示す波形図である。
【００３０】
図１〜図３に示す本実施の形態１の半導体装置は、配線基板３上に複数の半導体チップが搭載された半導体パッケージであり、メモリ回路を有したメモリチップ２とこれらを制御するマイコンチップ（コントローラチップともいう）１とが配線基板３上に搭載されたＳＩＰ（System In Package）構造のものであり、本実施の形態１では、一例として、半導体装置の外部端子として複数の半田ボール５が設けられたＢＧＡ（Ball Grid Array)８を取り上げて説明する。すなわち、図１〜図３に示す本実施の形態１の半導体装置は、ＳＩＰ構造のＢＧＡ８である。
【００３１】
ＢＧＡ８では、その配線基板３上にマイコンチップ（第１半導体チップ）１とメモリチップ（第２半導体チップ）２とが並んで搭載されている。配線基板３は、主面（上面）３ａとこの主面３ａとは反対側に位置する裏面（下面）３ｂとを有しており、マイコンチップ１とメモリチップ２は主面３ａ上に搭載されている。マイコンチップ１もメモリチップ２もそれぞれの主面１ａ，２ａを上方に向けた、所謂フェイスアップ実装で搭載されている。
【００３２】
一方、配線基板３の裏面３ｂ側には、図１に示すように複数の外部端子である半田ボール５が格子状に配列されて設けられている。
【００３３】
さらに、マイコンチップ１及びメモリチップ２は、それぞれ導電性部材であり、例えば金から成るワイヤ４を介して配線基板３と電気的に接続されている。マイコンチップ１及びメモリチップ２は、それぞれ四角形の主面１ａ，２ａ及びその反対側の四角形の裏面１ｂ，２ｂを有しており、それぞれの主面１ａ，２ａには、複数のパッド（電極パッド）１ｃ，２ｃが設けられている。
【００３４】
また、図３に示すように、例えば、マイコンチップ１は、その主面１ａに設けられた電極パッド１ｃがこれに対応する配線基板３の主面３ａのパッド（マイコンチップ用パッド、ボンディングリード、第１ボンディングリード）３ｃとワイヤ（第１ワイヤ、第１導電性部材）４を介して電気的に接続され、一方、メモリチップ２は、その主面２ａに設けられた電極パッド２ｃがこれに対応する配線基板３の主面３ａのパッド（メモリチップ用パッド、ボンディングリード、第２ボンディングリード）３ｃとワイヤ（第２ワイヤ、第２導電性部材）４を介して電気的に接続されている。また、配線基板３の主面３ａに形成された複数のパッド（ボンディングリード）３ｃは、図示しないが、配線基板３に設けられた配線（内部配線）を介して、外部機器との信号の入出力を行うための複数の外部端子とそれぞれ電気的に接続されている。
【００３５】
図１及び図２に示すように、配線基板３の主面３ａ側において、マイコンチップ１、メモリチップ２および複数のワイヤ４が封止用樹脂から成る封止体６によって樹脂封止されている。
【００３６】
なお、本実施の形態１では、マイコンチップ１におけるＩ／Ｏの出力レベル（第１出力レベル）とメモリチップ２におけるＩ／Ｏの出力レベル（第２出力レベル）とを比較すると、メモリチップ２の方がＩ／Ｏの出力レベルが高い。これは、ＢＧＡ８の製造コストの低減化の目的で、メモリチップ２に比較的安価な外販品を採用する場合が多いためである。すなわち、マイコンチップ１と製造プロセスや品質基準が異なって製造されたメモリチップ２は、そのＩ／Ｏの出力レベルが高く設計されている。例えば、外販品のメモリチップ２では、異なった別のパッケージのマイコンチップに対して、信号を高速で供給する場合があり、これに対応可能なように、マイコンチップに比較してＩ／Ｏの出力レベルが相対的に大きく設計されている。
【００３７】
また、ＢＧＡ８に組み込まれる配線基板３は、例えば、後述する図２３に示すような２層配線基板である。すなわち、ＢＧＡ８の製造コストの低減する目的で、比較的安価な２層配線基板を採用している。配線基板３の構造は、２層配線構造であるため、コア材３ｉの表裏両面に配線３ｈが形成されており、これら配線３ｈが絶縁膜であるソルダレジスト３ｊによって覆われて絶縁、かつ保護されている。
【００３８】
なお、２層配線構造の配線基板３を安価に製造する方法として、サブトラクティブ工法が知られている。その際、配線基板３が２層配線構造（１層配線構造も含めて）であると、配線基板３の厚さが非常に薄く、反り易い。また、本実施の形態１のＢＧＡ８のような構造の場合、パッケージ本体の平面方向の面積がそれぞれの半導体チップの平面方向の面積よりも大きいため、電気的に大きなＬが発生することは避けられない。しかしながら、２層配線構造の配線基板３は薄く、かつ反り易いため、Ｌを低減するのに有効な電源プレーンを配線基板３内に形成することができない。さらに、２層配線構造の配線基板３では、２つの配線層のうちの１層を電源プレーンとして用いた場合、配線層の残りは１層のみとなるため、配線基板３上での配線の引き回しが困難になってしまう。
【００３９】
そこで、本実施の形態１のＢＧＡ８では、図３に示すように、配線基板３上に形成された、マイコンチップ１とメモリチップ２とを電気的に接続するチップ間配線である複数の配線（第１配線）３ｄが、Ａ部に示すように、３本の信号線３ｅと前記３本の信号線３ｅを挟むように、前記３本の信号線３ｅの両側に配置された２本のＧＮＤ線３ｆとを含んでいる。すなわち、配線基板３上でマイコンチップ１とメモリチップ２を電気的に接続する第１配線３ｄにおいて、３本の信号線３ｅが２本のＧＮＤ線３ｆによって挟まれて配置されている。
【００４０】
したがって、３本の信号線３ｅがＧＮＤ線３ｆによって挟まれた状態となるため、信号線３ｅのインピーダンスを保つことができ、これにより、信号品質を維持することができる。
【００４１】
ここで、図４を用いて、本実施の形態１のＢＧＡ８において、その第１配線３ｄにおいて両側のＧＮＤ線３ｆによって挟む信号線３ｅの数を３本とした理由について説明する。図４では、配線基板３上の一定面積枠３ｋ内における信号線３ｅ及びＧＮＤ線３ｆの配列とその数の条件を、一例として、タイプＡ，Ｂ，Ｃ，Ｄ，Ｅとして５種類設定した場合を示しており、この５種類で比較検討した。なお、比較項目のうち、信号品質の記号「＜」は、タイプＡからタイプＥに向かうにつれて信号品質が良いことを示している。
【００４２】
配線基板３上の一定面積条件下では、タイプＡのように有効信号の配線本数が多ければ多いほど良い。また、信号品質を有効に保つ範囲としては、タイプＥに示すようにＧＮＤ線３ｆが信号線３ｅの近傍にあればあるほど良い。すなわち、闇雲にＧＮＤ線３ｆを挿入配置すると、マイコンチップ１とメモリチップ２との間に配置される配線の数が多くなり、配線基板３の面積が大きくなってしまう（半導体装置の小型化が困難となる）。一方、配線基板３の面積を増加させない場合は、全ての配線が引き回せなくなる。
【００４３】
したがって、信号線３ｅの必要本数、信号線３ｅの近傍にＧＮＤ線３ｆ配置、面積制約の兼ね合いからＧＮＤ線３ｆの間に３本の信号線３ｅを配置するタイプＣを選択することが好ましいという結果を得た。
【００４４】
さらに、図６に示すように、ＧＮＤ線３ｆによって挟まれる３本の信号線３ｅのうちの真中の信号線３ｅ（信号Ｑ）に流れる図７の第１信号３ｍの相と、図６に示す真中の信号線３ｅの両側の信号線３ｅ（信号Ｐ）に流れる図７の第２信号３ｎの相とがずれて異なっていることが好ましい。すなわち、ＧＮＤ線３ｆによって挟まれる３本の信号線３ｅのうちの真中の信号線３ｅ（信号Ｑ）に流れる第１信号３ｍの相と、真中の信号線３ｅの両側の信号線３ｅ（信号Ｐ）に流れる第２信号３ｎの相とを、図７に示すように、時間軸方向にＴずらすことで、時間Ｔの部分において、両側の信号線３ｅ（信号Ｐ）に対して真中の信号線３ｅ（信号Ｑ）を仮想ＧＮＤ線とすることができる。これにより、時間Ｔの部分においては、両側の信号線３ｅ（信号Ｐ）それぞれがＧＮＤ線３ｆと前記仮想ＧＮＤ線とによって挟まれた状態となる。すなわち、図４のタイプＥに近い状況を作り出すことができる。
【００４５】
その結果、３本の信号線３ｅのうちの真中の信号線３ｅ（信号Ｑ）に流れる第１信号３ｍの相と、真中の信号線３ｅの両側の信号線３ｅ（信号Ｐ）に流れる第２信号３ｎの相とを、時間軸方向にずらすことで、信号品質をさらに向上させることができる。
【００４６】
本実施の形態１のＢＧＡ８によれば、マイコンチップ１とメモリチップ２とを接続し、かつ配線基板３に形成された第１配線３ｄが、３本の信号線３ｅとこの３本の信号線３ｅの両側に配置されたＧＮＤ線３ｆとを含み、第１配線３ｄにおいて３本の信号線３ｅが２本のＧＮＤ線３ｆによって挟まれて配置されていることで、第１配線３ｄの信号線３ｅのＬを低減して信号線３ｅのインピーダンスを保つことができる。
【００４７】
これにより、配線基板３の面積の増加を抑制しながら、図５に示すように、信号線３ｅの信号波形を規定範囲９に収めることができ、オーバーシュート（またはアンダーシュート）の発生を防ぐことができる。
【００４８】
したがって、マイコンチップ１やメモリチップ２等の複数の半導体チップを有するＢＧＡ８において、チップ間で入出力する信号の品質を維持することができる。すなわち、チップ間で入出力する信号波形の安定化を図ることができる。
【００４９】
その結果、マイコンチップ１及びメモリチップ２を有するＢＧＡ８の小型化を維持した上でＢＧＡ８内のチップ間の信号品質の向上を図ることができる。
【００５０】
また、マイコンチップ１及びメモリチップ２等の複数の半導体チップを有するＢＧＡ８において、安価な外販品等のＩ／Ｏの出力レベルが高い半導体チップ（メモリチップ２）であっても搭載することが可能になり、加えて、安価なサブトラクティブ工法によって形成された２層配線構造の配線基板３を採用することで、ＢＧＡ８のコストの低減化を図ることができる。
【００５１】
次に、図８〜図２１を用いて、本実施の形態１のＢＧＡ８の組み立て手順の一例を説明する。図８は図１に示す半導体装置の組み立てに用いられる配線基板の構造の一例を示す断面図、図９は図８に示す配線基板の構造の一例を示す平面図、図１０は図１に示す半導体装置の組み立てにおけるメモリチップ搭載後の構造の一例を示す断面図、図１１は図１０に示す構造の一例を示す平面図である。また、図１２は図１に示す半導体装置の組み立てにおけるマイコンチップ搭載後の構造の一例を示す断面図、図１３は図１２に示す構造の一例を示す平面図、図１４は図１に示す半導体装置の組み立てにおけるメモリチップのワイヤボンディング後の構造の一例を示す断面図、図１５は図１４に示す構造の一例を示す平面図である。また、図１６は図１に示す半導体装置の組み立てにおけるマイコンチップのワイヤボンディング後の構造の一例を示す断面図、図１７は図１６に示す構造の一例を示す平面図、図１８は図１に示す半導体装置の組み立てにおける樹脂モールド後の構造の一例を示す断面図、図１９は図１８に示す構造の一例を示す平面図である。さらに、図２０は図１に示す半導体装置の組み立てにおけるボール付け後の構造の一例を示す断面図、図２１は図２０に示す構造の一例を示す平面図である。
【００５２】
まず、図８及び図９に示す配線基板３を準備する。本実施の形態１で採用する配線基板３は、後述する図２３に示すような２層配線基板であり、その構造は、コア材３ｉの表裏両面に配線３ｈが形成され、かつこれら配線３ｈが絶縁膜であるソルダレジスト３ｊによって覆われて絶縁、かつ保護されている。また、図示しないが、配線基板３の主面３ａには、後の工程で搭載するマイコンチップ１のパッド（電極パッド）１ｃ及びメモリチップ２のパッド（電極パッド）２ｃと、導電性部材である複数のワイヤ４を介してそれぞれ電気的に接続される複数のパッド（ボンディングリード）３ｃが形成されている。また、マイコンチップ１と電気的に接続されるボンディングリード（第1ボンディングリード）３ｃとメモリチップ２と電気的に接続されるボンディングリード（第２ボンディングリード）３ｃは、複数の配線（第1配線）３ｄを介して電気的に接続されている。また、配線基板３には、図示しないが、複数のパッド（ボンディングリード）３ｃと複数の配線（内部配線）を介してそれぞれ電気的に接続され、外部機器との信号の入出力を行うための複数の外部端子を電気的に接続するための複数のパッド（ランド）が設けられている。尚、本実施の形態１では、複数のパッド（ランド）は配線基板３の裏面３ｂに設けられている。また、後の工程において、このパッド（ランド）上に、外部端子である半田ボールが接続される。
【００５３】
その後、図１０及び図１１に示すように、配線基板３の主面３ａ上にダイボンド材（図示しない）を介してメモリチップ（第２半導体チップ）２を搭載する。詳細に説明すると、メモリチップ２は、メモリチップ２の主面２ａを上方に向けた、所謂フェイスアップ実装で配線基板３の主面３ａ上に固定されており、メモリチップ２の裏面２ｂと配線基板３の主面３ａとの間にダイボンド材が配置されている。ここで、ダイボンド材は、基材上に接着層を有するテープ状の接着材、又はペースト状の接着材の何れかである。しかしながら、半導体装置の小型化を実現するためには、配線基板３の外形寸法（チップを搭載する面積）も小さくすることが必要である。そこで、テープ状の接着材を用いれば、テープ状の接着材はペースト状の接着材よりも流動性が低いことから、チップを搭載する領域（メモリチップ用のチップ搭載部）の近傍に配線基板３のパッド（ボンディングリード）３ｃを配置することができ、配線基板３の小型化が可能である。
【００５４】
その後、図１２及び図１３に示すように、配線基板３の主面３ａ上において、メモリチップ２の隣の領域（マイコンチップ用のチップ搭載部）にダイボンド材（図示しない）を介してマイコンチップ（第１半導体チップ）１を搭載する。その際、マイコンチップ１の主面１ａを上方に向けた、所謂フェイスアップ実装で配線基板３の主面３ａ上に固定されており、マイコンチップ１の裏面１ｂと配線基板３の主面３ａとの間にダイボンド材が配置されている。ここで、マイコンチップ１を固定するためのダイボンド材についても、上記したメモリチップ２を固定するためのダイボンド材と同じものである。
【００５５】
その後、図１４〜図１７に示すようにワイヤボンディングを行う。まず、図１４及び図１５に示すように、メモリチップ２のワイヤボンディングを行う。ここでは、図３に示すように、メモリチップ２の主面２ａのパッド（電極パッド）２ｃとこれに対応する配線基板３の主面３ａのパッド（ボンディングリード）３ｃとを導電性部材であるワイヤ４によって接続する。
【００５６】
その後、図１６及び図１７に示すように、マイコンチップ１のワイヤボンディングを行う。ここでは、図３に示すように、マイコンチップ１の主面１ａのパッド（電極パッド）１ｃとこれに対応する配線基板３の主面３ａのパッド（ボンディングリード）３ｃとをワイヤ４によって接続する。
【００５７】
これにより、配線基板３上に形成されたチップ間配線である複数の配線（第１配線）３ｄ及びワイヤ４を介してマイコンチップ１とメモリチップ２とが電気的に接続される。なお、複数の配線（第１配線）３ｄは、図３のＡ部に示すように、３本の信号線３ｅと前記３本の信号線３ｅの両側に配置されたＧＮＤ線３ｆとを含んでいる。すなわち、配線基板３上でマイコンチップ１とメモリチップ２を電気的に接続する第１配線３ｄにおいて、３本の信号線３ｅが２本のＧＮＤ線３ｆによって挟まれて配置されている。
【００５８】
その後、図１８及び図１９に示すように樹脂モールドを行う。ここでは、配線基板３の主面３ａ上に封止用樹脂から成る封止体６を形成し、この封止体６によってマイコンチップ１とメモリチップ２と複数のワイヤ４を樹脂封止する。
【００５９】
その後、図２０及び図２１に示すように、外部端子であるボール付けを行う。すなわち、配線基板３の裏面３ｂのパッド（ランド）に半導体装置の外部端子となる複数の半田ボール５を接合する。その際、半田ボール５を格子状に配置して設ける。
【００６０】
これにより、図１に示す本実施の形態１のＢＧＡ８の組み立てが完了する。ＢＧＡ８では、図３に示すように、配線基板３上でマイコンチップ１とメモリチップ２を電気的に接続する第１配線３ｄにおいて、３本の信号線３ｅが２本のＧＮＤ線３ｆによって挟まれて配置されている。
【００６１】
（実施の形態２）
図２２は本発明の実施の形態２の半導体装置の内部構造の一例を示す斜視図、図２３は図２２のＡ−Ａ線に沿って切断した構造の一例を示す拡大部分断面図、図２４は本発明の実施の形態２の変形例の半導体装置の内部構造を示す斜視図、図２５は図２４のＡ−Ａ線に沿って切断した構造を示す拡大部分断面図である。
【００６２】
図２２及び図２３に示す本実施の形態２の半導体装置は、実施の形態１のＢＧＡ８と同様に、配線基板３の主面３ａ上にダイボンド材１０を介してマイコンチップ（第１半導体チップ）１とメモリチップ（第２半導体チップ）２が搭載されたものである。メモリチップ２は、マイコンチップ１よりＩ／Ｏの出力レベルが高くなっており、また、マイコンチップ１の裏面１ｂにはＧＮＤ電位が供給されるメタライズ電極１ｄが形成されている。
【００６３】
配線基板３は、２層配線構造であるとともに、その主面３ａには、マイコンチップ１とメモリチップ２を電気的に接続する信号線３ｇが形成されている。この主面３ａ上の信号線３ｇは、マイコンチップ１の裏面１ｂ側においてマイコンチップ１のメタライズ電極１ｄに対応した領域にメタライズ電極１ｄに対向して配置されている。
【００６４】
すなわち、図２３に示すように、マイコンチップ１の裏面１ｂにＧＮＤ電位が供給されるメタライズ電極１ｄを形成することで、これをＧＮＤプレーンと見立て、さらにその下の配線基板３の主面３ａ上に信号線３ｇを配置することで、マイクロストリップラインを形成するものである。つまり、２層配線構造の配線基板３の場合、配線基板３だけではマイクロストリップラインの形成が困難なことに対しての対策であり、配線基板３とマイコンチップ１でマイクロストリップラインを形成するものである。
【００６５】
このように配線基板３とマイコンチップ１でマイクロストリップラインを形成することで、実施の形態１のＢＧＡ８と同様に、第１配線３ｄの信号線３ｇのＬを低減して信号線３ｇのインピーダンスを保つことができる。
【００６６】
これにより、信号線３ｇ（チップ間配線）の信号波形を規定範囲９に収めることができ、オーバーシュート（またはアンダーシュート）の発生を防ぐことができる。
【００６７】
したがって、実施の形態１と同様に、マイコンチップ１やメモリチップ２等の複数の半導体チップを有する半導体装置において、チップ間で入出力する信号の品質を維持することができる。すなわち、チップ間で入出力する信号波形の安定化を図ることができる。
【００６８】
その結果、半導体装置内のチップ間の信号品質の向上を図ることができる。
【００６９】
また、複数の半導体チップを有する半導体装置において、安価な外販品等のＩ／Ｏの出力レベルが高い半導体チップ（メモリチップ２）であっても搭載することが可能になり、加えて、安価なサブトラクティブ工法によって形成された２層配線構造の配線基板３を採用することで、半導体装置のコストの低減化を図ることができる。
【００７０】
次に、図２４及び図２５に示す半導体装置は、本実施の形態２の変形例の半導体装置であり、マイコンチップ１の下に容量（Ｃ）を形成することで容量（Ｃ）を増やして信号品質を保つものである。
【００７１】
すなわち、マイコンチップ１の裏面１ｂにＧＮＤ電位が供給されるメタライズ電極１ｄを形成することで、これをＧＮＤプレーンと見立て、さらにその下の配線基板３の主面３ａ上に信号線３ｇを配置し、かつ信号線３ｇのマイコンチップ１のメタライズ電極１ｄと対向する位置に、この信号線３ｇより幅広の平板部（幅広部）３ｐを形成したものである。つまり、マイコンチップ１の裏面１ｂのＧＮＤ電位が供給されるメタライズ電極１ｄの下の配線基板３の主面３ａ上に、広面積のメタル平板（平板部３ｐ）を配置することで、ＧＮＤ電位のメタライズ電極１ｄとメタル平板（平板部３ｐ）とでマイコンチップ１の下に容量（Ｃ）を形成するものである。
【００７２】
このようにマイコンチップ１の裏面１ｂのメタライズ電極１ｄと配線基板３の平板部３ｐとによりマイコンチップ１の下に容量（Ｃ）を形成することで、チップ間の信号線３ｇの容量（Ｃ）を増やしてインピーダンスを保つことができる。
【００７３】
これにより、信号線３ｇ（チップ間配線）の信号波形を規定範囲９に収めることができ、オーバーシュート（またはアンダーシュート）の発生を防ぐことができる。
【００７４】
したがって、実施の形態１と同様に、マイコンチップ１やメモリチップ２等の複数の半導体チップを有する半導体装置において、チップ間で入出力する信号の品質を維持することができる。すなわち、チップ間で入出力する信号波形の安定化を図ることができる。
【００７５】
その結果、半導体装置内のチップ間の信号品質の向上を図ることができる。
【００７６】
また、複数の半導体チップを有する半導体装置において、安価な外販品等のＩ／Ｏの出力レベルが高い半導体チップ（メモリチップ２）であっても搭載することが可能になり、加えて、安価なサブトラクティブ工法によって形成された２層配線構造の配線基板３を採用することで、半導体装置のコストの低減化を図ることができる。
【００７７】
（実施の形態３）
図２６は本発明の実施の形態３の半導体装置に搭載されるマイコンチップのＩ／Ｏ回路のレイアウトの一例を示す模式図、図２７は図２６に示すマイコンチップのＩ／Ｏ回路の一例を示す回路ブロック図、図２８は図２６に示すマイコンチップのＩ／Ｏ回路が適用されたＩ／Ｏセル領域の具体例を示す部分平面図である。
【００７８】
本実施の形態３の半導体装置は、マイコンチップ（第１半導体チップ）１と、マイコンチップ１よりＩ／Ｏの出力レベルが高いメモリチップ（第２半導体チップ）２を有するものであり、マイコンチップ１内に容量（Ｃ）を形成してマイコンチップ１において入出力する信号の品質を維持するものである。
【００７９】
すなわち、本実施の形態３の半導体装置は、主面１ａに電極パッド１ｃが形成され、かつ内部に電極パッド１ｃと電気的に接続された入出力回路１ｊを備えた第１半導体チップであるマイコンチップ１と、マイコンチップ１と電気的に接続され、かつマイコンチップ１よりＩ／Ｏの出力レベルが高い第２半導体チップであるメモリチップ２（図２４参照）とを有するものである。なお、本実施の形態３では、マイコンチップ１において、電極パッド１ｃと入出力回路１ｊとの間に容量（Ｃ）が形成されている。
【００８０】
すなわち、図２６〜図２８に示すように、マイコンチップ１のＩ／Ｏ系回路には、例えば、電極パッド１ｃとこれに接続する保護回路１ｉ、さらにこれら電極パッド１ｃと保護回路１ｉに電気的に接続されるＩ／Ｏセル領域１ｅの入出力回路１ｊ（ただし、入力のみもしくは出力のみであってもよい）が設けられているが、本実施の形態３では、図２６及び図２８に示すように、前記容量（Ｃ）は、Ｉ／Ｏセル領域１ｅ内の出力トランジスタ領域１ｈに形成されている。
【００８１】
これは、Ｉ／Ｏセル領域１ｅの入出力回路１ｊでは、内部信号間の伝達のため、ドライブ能力は弱くてよく、したがって、ｎＭＯＳ１ｆとｐＭＯＳ１ｇから成る出力トランジスタのサイズが小さくて済む。これにより、出力トランジスタ領域１ｈの一部の空いた領域を容量（Ｃ）として活用することができ、スペース的に有効となるためである。容量（Ｃ）は、例えば、メタル層やゲート層を形成することで形成可能であり、これにより、コスト上昇を抑えて容量（Ｃ）を形成できる。
【００８２】
つまり、本実施の形態３の半導体装置では、マイコンチップ１内のＩ／Ｏセル領域１ｅにおいて、敢えて容量（Ｃ）の領域を確保せずに、不要となった出力トランジスタ領域１ｈを利用してそこにメタル層やゲート層等で容量（Ｃ）を形成することで、コスト上昇を抑えて容量（Ｃ）を形成することができる。なお、プロセス的には、どのような容量（Ｃ）を形成してもよく、また、この設定の切り換えは、メタルやレジスタ設定の形でも可能である。
【００８３】
本実施の形態３の半導体装置においても、マイコンチップ１のＩ／Ｏセル領域１ｅに容量（Ｃ）を形成することで、マイコンチップ１において入出力する信号の品質を維持することができる。これにより、チップ間で入出力する信号波形の安定化を図ることができ、半導体装置内のチップ間の信号品質の向上を図ることができる。
【００８４】
（実施の形態４）
図２９は本発明の実施の形態４の半導体装置の構造の一例を示す平面図、図３０は図２９に示す構造の一例を示す正面図、図３１は図２９に示す半導体装置の内部構造の一例を封止体を透過して示す平面図、図３２は図２９に示す半導体装置の長手方向に沿って切断した断面の構造の一例を示す断面図、図３３は図３２に示す断面の詳細構造を示す断面図である。さらに、図３４は図２９に示す半導体装置の組み立て手順の一例を示す製造プロセスフロー図、図３５は本発明の実施の形態４の変形例の半導体装置の構造を示す断面図、図３６は図３５に示す半導体装置の組み立て手順におけるマイコンチップ搭載までの一例を示す製造プロセスフロー図、図３７は図３５に示す半導体装置の組み立て手順における第２ワイヤボンディング〜樹脂モールドまでの一例を示す製造プロセスフロー図である。
【００８５】
図２９〜図３３に示す本実施の形態４の半導体装置は、リードフレーム７を用いて組み立てられ、かつ小型で、さらに樹脂封止型の半導体パッケージであり、本実施の形態４では、チップ搭載部であるタブ７ｃ上にマイコンチップ（第１半導体チップ）１とメモリチップ（第２半導体チップ）２が搭載されたＳＳＯＰ（Shrink Small Outline Package) １１を取り上げて説明する。
【００８６】
なお、ＳＳＯＰ１１では、図３１及び図３２に示すように、タブ（ダイパッド）７ｃ上に配線基板３が搭載され、さらにこの配線基板３上にマイコンチップ１とメモリチップ２が横に並んだ状態で配置されている。
【００８７】
ＳＳＯＰ１１の全体構成について説明すると、主面３ａと主面３ａの反対側に設けられた裏面３ｂとを有する配線基板３と、配線基板３の主面３ａ上に搭載されたマイコンチップ（第１半導体チップ）１と、配線基板３の主面３ａ上に搭載され、かつマイコンチップ１よりＩ／Ｏの出力レベルが高いメモリチップ（第２半導体チップ）２と、配線基板３の裏面３ｂと接合し、かつ配線基板３より大きな金属製のタブ７ｃとを有している。
【００８８】
すなわち、タブ７ｃ上に配線基板３が搭載され、この配線基板３上にマイコンチップ１とメモリチップ２が搭載されている。
【００８９】
さらに、タブ７ｃは吊りリード７ｄによって支持され、タブ７ｃの周囲には、複数のリードであるインナリード７ａが配置されている。また、それぞれのインナリード７ａは、ＳＳＯＰ１１の外部端子となるアウタリード７ｂと一体で形成されている。なお、タブ７ｃ、吊りリード７ｄ、配線基板３、マイコンチップ１、メモリチップ２、複数のワイヤ４及び複数のインナリード７ａは、封止用樹脂によって形成された封止体６によって樹脂封止されている。また、それぞれのインナリード７ａと繋がる複数のアウタリード７ｂは、図２９及び図３０に示すように、封止体６の対向する２つの側部６ａから突出しており、これらアウタリード７ｂが外部端子としてガルウィング状に曲げ成形されている。
【００９０】
また、マイコンチップ１及びメモリチップ２は、それぞれワイヤ４を介して配線基板３と電気的に接続し、さらに、配線基板３と複数のインナリード７ａとがそれぞれワイヤ４を介して電気的に接続している。したがって、マイコンチップ１やメモリチップ２は、ワイヤ４及び配線基板３を介してそれぞれ対応するインナリード７ａと電気的に接続している。
【００９１】
また、本実施の形態４のＳＳＯＰ１１では、図３３に示すように、配線基板３のＧＮＤ端子３ｒとタブ７ｃとがＧＮＤ用ワイヤ４ａによって電気的に接続されている。すなわち、配線基板３とタブ７ｃとがＧＮＤ用ワイヤ４ａによってＧＮＤ接続されており、タブ７ｃがＧＮＤ電位となっている。
【００９２】
さらに、図３３に示すように、マイコンチップ１とメモリチップ２を電気的に接続する信号用の配線（第２配線）３ｑが、配線基板３の裏面３ｂ側に形成されている。これにより、図３３のＡ部に示すようにマイクロストリップライン構造を形成することができる。
【００９３】
したがって、本実施の形態４のＳＳＯＰ１１によれば、チップ間を接続する信号用の第２配線３ｑにおいて、マイクロストリップラインを形成することで、実施の形態１のＢＧＡ８と同様に、第２配線３ｑのインピーダンスを保つことができ、信号品質を保つことができる。
【００９４】
すなわち、マイコンチップ１やメモリチップ２が搭載されたリードフレームタイプのＳＳＯＰ１１においても、チップ間の信号においてオーバーシュート（またはアンダーシュート）の発生を防ぐことができる。つまり、チップ間で入出力する信号波形の安定化を図ることができ、半導体装置内のチップ間の信号品質の向上を図ることができる。
【００９５】
次に、図３４を用いて本実施の形態４のＳＳＯＰ１１の組み立て手順について説明する。
【００９６】
まず、ステップＳ１に示す基板実装を行う。ここでは、リードフレーム７のタブ７ｃ上に配線基板３を搭載する。
【００９７】
その後、ステップＳ２に示す第１ワイヤボンディングを行う。ここでは、インナリード７ａと配線基板３とをワイヤ４によって電気的に接続するとともに、図３３に示すように配線基板３のＧＮＤ端子３ｒとタブ７ｃとをＧＮＤ用ワイヤ４ａによって電気的に接続する。
【００９８】
その後、ステップＳ３に示すメモリチップ搭載を行う。ここでは、メモリチップ２をその主面２ａを上方に向けて配線基板３上に搭載する。その際、メモリチップ２と配線基板３をフィルム状接着材によって接合する。
【００９９】
その後、ステップＳ４に示すマイコンチップ搭載を行う。ここでは、メモリチップ２の横に、マイコンチップ１をその主面１ａを上方に向けて配線基板３上に搭載する。その際、マイコンチップ１と配線基板３をフィルム状接着材によって接合する。
【０１００】
その後、ステップＳ５に示す第２ワイヤボンディングを行う。ここでは、マイコンチップ１と配線基板３とを、さらに、メモリチップ２と配線基板３とを、あるいはマイコンチップ１とインナリード７ａとをそれぞれワイヤ４によって電気的に接続する。
【０１０１】
その後、ステップＳ６に示す樹脂モールドを行う。ここでは、インナリード７ａ、タブ７ｃ、配線基板３、マイコンチップ１、メモリチップ２及び複数のワイヤ４を封止用樹脂によって樹脂成形して封止体６を形成し、封止体６によって樹脂封止する。
【０１０２】
その後、封止体６から突出しているアウタリード７ｂを切断・成形してガルウィング状に形成する。これにより、本実施の形態４のＳＳＯＰ１１の組み立てが完了となる。
【０１０３】
次に、本実施の形態４の変形例について説明する。図３５は変形例の半導体装置の構造を示すものであり、メモリチップ２を積層したものである。すなわち、メモリチップ２の上に上段メモリチップ１３を積層して成るＳＳＯＰ１４である。なお、上段メモリチップ１３は、スペーサ１２を介して１段目のメモリチップ２上に積層されている。
【０１０４】
すなわち、変形例の半導体装置であるＳＳＯＰ１４では、タブ７ｃ上の配線基板３上に、１つのマイコンチップ１と、メモリチップ２とこれに積層された上段メモリチップ１３が搭載されている。
【０１０５】
なお、変形例のＳＳＯＰ１４の他の構造及びＳＳＯＰ１４によって得られる効果については、ＳＳＯＰ１１と同様のため、その重複説明は省略する。
【０１０６】
次に、図３６及び図３７を用いてＳＳＯＰ１４の組み立て手順について説明する。
【０１０７】
まず、ステップＳ１１に示す基板実装を行う。ここでは、リードフレーム７のタブ７ｃ上に配線基板３を搭載する。
【０１０８】
その後、ステップＳ１２に示す第１ワイヤボンディングを行う。
【０１０９】
ここでは、インナリード７ａと配線基板３とをワイヤ４によって電気的に接続するとともに、図３３に示すように配線基板３のＧＮＤ端子３ｒとタブ７ｃとをＧＮＤ用ワイヤ４ａによって電気的に接続する。
【０１１０】
その後、ステップＳ１３に示す１段目メモリチップ搭載を行う。ここでは、メモリチップ２をその主面２ａを上方に向けて配線基板３上に搭載する。その際、メモリチップ２と配線基板３をフィルム状接着材によって接合する。
【０１１１】
その後、ステップＳ１４に示すスペーサ搭載を行う。ここでは、メモリチップ２の主面２ａ上にスペーサ１２を積層する。その際、メモリチップ２とスペーサ１２をフィルム状接着材によって接合する。
【０１１２】
その後、ステップＳ１５に示すマイコンチップ搭載を行う。ここでは、メモリチップ２の横に、マイコンチップ１をその主面１ａを上方に向けて配線基板３上に搭載する。その際、マイコンチップ１と配線基板３をフィルム状接着材によって接合する。
【０１１３】
その後、ステップＳ１６に示す第２ワイヤボンディングを行う。ここでは、マイコンチップ１と配線基板３とを、さらに、メモリチップ２と配線基板３とを、あるいはマイコンチップ１とインナリード７ａとをそれぞれワイヤ４によって電気的に接続する。
【０１１４】
その後、ステップＳ１７に上段メモリチップ搭載を行う。ここでは、上段メモリチップ１３をその主面１３ａを上方に向けてスペーサ１２上に搭載する。その際、上段メモリチップ１３とスペーサ１２をフィルム状接着材によって接合する。
【０１１５】
その後、ステップＳ１８に示す第３ワイヤボンディングを行う。ここでは、上段メモリチップ１３と配線基板３とをワイヤ４によって電気的に接続する。
【０１１６】
その後、ステップＳ１９に示す樹脂モールドを行う。ここでは、インナリード７ａ、タブ７ｃ、配線基板３、マイコンチップ１、メモリチップ２、上段メモリチップ１３、複数のワイヤ４及びＧＮＤ用ワイヤ４ａを封止用樹脂によって樹脂成形して封止体６を形成し、封止体６によって樹脂封止する。
【０１１７】
その後、封止体６から突出しているアウタリード７ｂを切断・成形してガルウィング状に形成する。これにより、本実施の形態４のＳＳＯＰ１４の組み立てが完了となる。
【０１１８】
（実施の形態５）
図３８は本発明の実施の形態５の半導体装置に組み込まれたチップ積層構造の一例を示す断面図、図３９は本発明の実施の形態５の半導体装置に組み込まれた第１変形例のチップ積層構造を示す斜視図、図４０は図３９のＡ−Ａ線に沿って切断した構造を示す拡大断面図、図４１は本発明の実施の形態５の第２変形例の半導体装置の構造を示す断面図である。
【０１１９】
本実施の形態５は、半導体チップを積層して成るものであり、少なくとも一方の半導体チップの主面上に再配線を形成し、この再配線を利用してチップ間の信号配線の品質を保つようにするものである。
【０１２０】
図３８に示すチップ積層構造は、メモリチップ（第２半導体チップ）２を下段に配置し、マイコンチップ（第１半導体チップ）１をその上に積層した構造を示すものである。
【０１２１】
なお、マイコンチップ１は、その主面１ａに電極パッド１ｃが形成され、かつ主面１ａと反対側の裏面１ｂにＧＮＤ電位が供給されるメタライズ電極１ｄを有している。
【０１２２】
一方、メモリチップ２は、主面２ａに電極パッド２ｃが形成されているとともに、電極パッド２ｃと電気的に接続する信号用の再配線（引き出し配線）２ｄが主面２ａに形成され、かつマイコンチップ１よりＩ／Ｏの出力レベルが高く設定されている。
【０１２３】
マイコンチップ１は、メモリチップ２の主面２ａ上にダイボンド材１０を介して積層されており、マイコンチップ１の電極パッド１ｃと、メモリチップ２の再配線２ｄと接続する再配置パッド２ｅとがワイヤ４によって電気的に接続されているとともに、マイコンチップ１の裏面１ｂのメタライズ電極１ｄとメモリチップ２の主面２ａの信号用の再配線２ｄとが対向して配置されている。
【０１２４】
つまり、メモリチップ２には、信号用の本来の電極パッド２ｃを再配線２ｄによって引き出して再配置した再配置パッド２ｅが主面２ａに形成されている。また、メモリチップ２上のマイコンチップ１の裏面１ｂには、ＧＮＤ電位が供給されるメタライズ電極１ｄが形成されている。さらに、マイコンチップ１の主面１ａの電極パッド１ｃとメモリチップ２の主面２ａの再配置パッド２ｅとがワイヤ４で接続されており、これにより、マイコンチップ１の電極パッド１ｃとメモリチップ２の本来の電極パッド２ｃとが再配線２ｄを介して電気的に接続される。その際、マイコンチップ１のＧＮＤ電位が供給される裏面１ｂのメタライズ電極１ｄと、メモリチップ２の主面２ａの信号用の引き出し配線である再配線２ｄとが再配線２ｄを覆う絶縁膜２ｆを介して対向して配置されているため、図３８のＡ部においてマイクロストリップライン構造を形成することができる。
【０１２５】
したがって、図３８に示す本実施の形態５のチップ積層構造によれば、マイクロストリップライン構造を形成することで、再配線２ｄのインピーダンスを保つことができ、信号品質を保つことができる。
【０１２６】
すなわち、図３８に示すようなチップ積層構造のチップ間の信号においてもオーバーシュート（またはアンダーシュート）の発生を防ぐことができ、チップ間で入出力する信号波形の安定化を図ることができる。その結果、チップ間の信号品質の向上を図ることができる。
【０１２７】
次に、本実施の形態５の変形例について説明する。図３９及び図４０に示す第１変形例は、図３８に示すチップ積層構造と同様の構造において、メモリチップ２の主面２ａの再配線２ｄが、マイコンチップ１の裏面１ｂのメタライズ電極１ｄと対向する領域に、再配線２ｄより幅広の平板部（幅広部）２ｇを有しているものである。
【０１２８】
すなわち、マイコンチップ１の裏面１ｂのＧＮＤ電位が供給されるメタライズ電極１ｄの下のメモリチップ２の主面２ａ上に、図３９に示すように広面積のメタル平板（平板部２ｇ）を配置することで、ＧＮＤ電位のメタライズ電極１ｄとメタル平板（平板部２ｇ）とでメモリチップ２の信号用の再配線２ｄ上に容量（Ｃ）を形成することができる。
【０１２９】
したがって、チップ間の配線（再配線２ｄ）上に容量（Ｃ）を増やすことでインピーダンスを保つことができ、その結果、チップ間の配線でのオーバーシュート（またはアンダーシュート）の発生を防ぐことができる。
【０１３０】
これにより、チップ間で入出力する信号波形の安定化を図ることができる。その結果、チップ間の信号品質の向上を図ることができる。
【０１３１】
次に、図４１に示す第２変形例は、第１変形例のさらに応用例であり、積層されたマイコンチップ（第１半導体チップ）１とメモリチップ（第２半導体チップ）２を有する半導体パッケージ（半導体装置）１５において、マイコンチップ１とメモリチップ２のそれぞれの再配線１ｋ，２ｄにマイクロストリップライン構造を形成するものである。
【０１３２】
図４１に示す半導体パッケージ１５の構造について説明すると、信号用の電極パッド２ｃを再配線（引き出し配線）２ｄによって引き出して再配置した再配置パッド２ｅが主面２ａに形成されたメモリチップ２と、同じく信号用の電極パッド１ｃを再配線（引き出し配線）１ｋによって引き出して再配置した再配置パッド１ｍが主面１ａに形成され、かつメモリチップ２の主面２ａ上に積層されたマイコンチップ１とを有している。さらにマイコンチップ１の主面１ａとタブ７ｃとが接合している。なお、マイコンチップ１の主面１ａに形成された再配線１ｋは、絶縁膜１ｎによって覆われており、一方、裏面１ｂには、ＧＮＤ電位が供給されるメタライズ電極１ｄが形成されている。また、メモリチップ２においてもその主面２ａ上の再配線２ｄは、絶縁膜２ｆによって覆われている。
【０１３３】
なお、マイコンチップ１は、その主面１ａを上方に向けてメモリチップ２の主面２ａ上に積層されており、さらにマイコンチップ１の主面１ａにはタブ７ｃが積層されてタブ７ｃとマイコンチップ１の主面１ａとが接合している。したがって、１段目にメモリチップ２がフェイスアップ実装で配置され、かつ２段目にマイコンチップ１が同じくフェイスアップ実装で積層され、さらに３段目にタブ７ｃが積層された構造となっている。なお、タブ７ｃにはワイヤ４等によってＧＮＤ電位が供給されるため、タブ７ｃはＧＮＤ接続となっている。
【０１３４】
また、マイコンチップ１とインナリード７ａ、メモリチップ２とインナリード７ａ、およびマイコンチップ１とメモリチップ２が、それぞれワイヤ４によって電気的に接続されている。
【０１３５】
また、マイコンチップ１、メモリチップ２、タブ７ｃ、複数のワイヤ４が封止用樹脂から成る封止体６によって樹脂封止されている。さらに、封止体６の側部６ａからインナリード７ａと一体で繋がった複数のアウタリード７ｂが突出しており、これら複数のアウタリード７ｂはガルウィング状に曲げ成形されている。
【０１３６】
なお、図４１のＡ部に示すように、ＧＮＤ電位が供給されるタブ７ｃの下に絶縁膜１ｎを介してマイコンチップ１の主面１ａ上の信号用の再配線１ｋが配置されているため、マイクロストリップライン構造を形成することができる。
【０１３７】
さらに、図４１のＢ部に示すように、ＧＮＤ電位が供給されるマイコンチップ１の裏面１ｂのメタライズ電極１ｄの下に絶縁膜２ｆを介してメモリチップ２の主面２ａ上の信号用の再配線２ｄが配置されているため、ここでもマイクロストリップライン構造を形成することができる。
【０１３８】
したがって、半導体パッケージ１５においも、再配線１ｋや再配線２ｄのインピーダンスを保つことができ、信号品質を保つことができる。すなわち、半導体パッケージ１５のチップ間の信号においてもオーバーシュート（またはアンダーシュート）の発生を防ぐことができ、チップ間で入出力する信号波形の安定化を図ることができる。その結果、チップ間の信号品質の向上を図ることができる。
【０１３９】
また、タブ７ｃの下の再配線１ｋやマイコンチップ１のメタライズ電極１ｄの下の再配線２ｄに、それぞれの配線より広面積のメタル平板を配置することで、再配線１ｋの前記メタル平板上あるいは再配線２ｄの前記メタル平板上に容量（Ｃ）を形成することができる。
【０１４０】
これにより、チップ間の配線（再配線１ｋや再配線２ｄ）上に容量（Ｃ）を増やすことでインピーダンスを保つことができ、その結果、チップ間の配線でのオーバーシュート（またはアンダーシュート）の発生を防ぐことができる。これにより、チップ間で入出力する信号波形の安定化を図ることができ、その結果、チップ間の信号品質の向上を図ることができる。
【０１４１】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１４２】
例えば、前記実施の形態１〜５では、第１半導体チップがマイコンチップ１であり、第２半導体チップがメモリチップ２である場合を一例として説明したが、第１および第２半導体チップについては、第２半導体チップの方が第１半導体チップよりＩ／Ｏの出力レベルが高ければ、それぞれの半導体チップの機能については特に限定されるものではなく、例えば、第１および第２半導体チップともメモリチップであってもよい。
【０１４３】
また、前記実施の形態１〜５で説明したＧＮＤ線、ＧＮＤ端子及びＧＮＤ用ワイヤ等は、電源線、電源端子及び電源用ワイヤであってもよい。すなわち、前記実施の形態１〜５で説明したＧＮＤを電源に置き換えてもよい。
【０１４４】
また、前記実施の形態１〜５では、複数の半導体チップ（マイコンチップ１、メモリチップ２）のパッドと配線基板３のパッドとを複数のワイヤ４を介してそれぞれ電気的に接続することについて説明したが、これに限定されるものではなく、複数のバンプ電極を介してそれぞれ接続してもよい。すなわち、半導体チップの主面が配線基板３の主面３ａと対向するように、半導体チップを配線基板３の主面３ａ上に搭載する、所謂フリップチップ接続である。バンプ電極を介して電気的に接続することで、ワイヤの長さよりも電流経路が短くなった分、半導体装置の信号処理の高速化が可能となる。
【０１４５】
また、前記実施の形態１では、ＢＧＡ型の半導体装置（パッケージ）について説明したが、これに限定されるものではなく、前記実施の形態４で説明したリードフレーム７のタブ７ｃ上に配線基板３が搭載されたＳＳＯＰ型の半導体装置（パッケージ）であってもよい。この場合、前記実施の形態１で説明した配線基板３が、前記実施の形態４で説明した配線基板３に相当するものである。尚、前記実施の形態２及び３についても、同様である。
【産業上の利用可能性】
【０１４６】
本発明は、複数の半導体チップを有する電子装置に好適である。
【図面の簡単な説明】
【０１４７】
【図１】本発明の実施の形態１の半導体装置の構造の一例を示す断面図である。
【図２】図１に示す半導体装置の構造の一例を示す平面図である。
【図３】図１に示す半導体装置の配線基板における結線状態の一例を示す斜視図である。
【図４】図１に示す半導体装置における第１配線の条件出し項目の一例を示す比較図である。
【図５】図１に示す半導体装置によって得られる効果の一例を示すシミュレーション図である。
【図６】図１に示す半導体装置における変形例の第１配線を示す模式図である。
【図７】図６に示す第１配線における信号線の波形の相のずれの一例を示す波形図である。
【図８】図１に示す半導体装置の組み立てに用いられる配線基板の構造の一例を示す断面図である。
【図９】図８に示す配線基板の構造の一例を示す平面図である。
【図１０】図１に示す半導体装置の組み立てにおけるメモリチップ搭載後の構造の一例を示す断面図である。
【図１１】図１０に示す構造の一例を示す平面図である。
【図１２】図１に示す半導体装置の組み立てにおけるマイコンチップ搭載後の構造の一例を示す断面図である。
【図１３】図１２に示す構造の一例を示す平面図である。
【図１４】図１に示す半導体装置の組み立てにおけるメモリチップのワイヤボンディング後の構造の一例を示す断面図である。
【図１５】図１４に示す構造の一例を示す平面図である。
【図１６】図１に示す半導体装置の組み立てにおけるマイコンチップのワイヤボンディング後の構造の一例を示す断面図である。
【図１７】図１６に示す構造の一例を示す平面図である。
【図１８】図１に示す半導体装置の組み立てにおける樹脂モールド後の構造の一例を示す断面図である。
【図１９】図１８に示す構造の一例を示す平面図である。
【図２０】図１に示す半導体装置の組み立てにおけるボール付け後の構造の一例を示す断面図である。
【図２１】図２０に示す構造の一例を示す平面図である。
【図２２】本発明の実施の形態２の半導体装置の内部構造の一例を示す斜視図である。
【図２３】図２２のＡ−Ａ線に沿って切断した構造の一例を示す拡大部分断面図である。
【図２４】本発明の実施の形態２の変形例の半導体装置の内部構造を示す斜視図である。
【図２５】図２４のＡ−Ａ線に沿って切断した構造を示す拡大部分断面図である。
【図２６】本発明の実施の形態３の半導体装置に搭載されるマイコンチップのＩ／Ｏ回路のレイアウトの一例を示す模式図である。
【図２７】図２６に示すマイコンチップのＩ／Ｏ回路の一例を示す回路ブロック図である。
【図２８】図２６に示すマイコンチップのＩ／Ｏ回路が適用されたＩ／Ｏセル領域の具体例を示す部分平面図である。
【図２９】本発明の実施の形態４の半導体装置の構造の一例を示す平面図である。
【図３０】図２９に示す構造の一例を示す正面図である。
【図３１】図２９に示す半導体装置の内部構造の一例を封止体を透過して示す平面図である。
【図３２】図２９に示す半導体装置の長手方向に沿って切断した断面の構造の一例を示す断面図である。
【図３３】図３２に示す断面の詳細構造を示す断面図である。
【図３４】図２９に示す半導体装置の組み立て手順の一例を示す製造プロセスフロー図である。
【図３５】本発明の実施の形態４の変形例の半導体装置の構造を示す断面図である。
【図３６】図３５に示す半導体装置の組み立て手順におけるマイコンチップ搭載までの一例を示す製造プロセスフロー図である。
【図３７】図３５に示す半導体装置の組み立て手順における第２ワイヤボンディング〜樹脂モールドまでの一例を示す製造プロセスフロー図である。
【図３８】本発明の実施の形態５の半導体装置に組み込まれたチップ積層構造の一例を示す断面図である。
【図３９】本発明の実施の形態５の半導体装置に組み込まれた第１変形例のチップ積層構造を示す斜視図である。
【図４０】図３９のＡ−Ａ線に沿って切断した構造を示す拡大断面図である。
【図４１】本発明の実施の形態５の第２変形例の半導体装置の構造を示す断面図である。
【図４２】比較例の半導体装置によって得られるシミュレーション図である。
【符号の説明】
【０１４８】
１  マイコンチップ（第１半導体チップ）
１ａ  主面
１ｂ  裏面
１ｃ  パッド（電極パッド）
１ｄ  メタライズ電極
１ｅ  Ｉ／Ｏセル領域
１ｆ  ｎＭＯＳ
１ｇ  ｐＭＯＳ
１ｈ  出力トランジスタ領域
１ｉ  保護回路
１ｊ  入出力回路
１ｋ  再配線（引き出し配線）
１ｍ  再配置パッド
１ｎ  絶縁膜
２  メモリチップ（第２半導体チップ）
２ａ  主面
２ｂ  裏面
２ｃ  パッド（電極パッド）
２ｄ  再配線（引き出し配線）
２ｅ  再配置パッド
２ｆ  絶縁膜
２ｇ  平板部（幅広部）
３  配線基板
３ａ  主面（上面）
３ｂ  裏面（下面）
３ｃ  パッド（ボンディングリード）
３ｄ  配線（第１配線）
３ｅ  信号線
３ｆ  ＧＮＤ線
３ｇ  信号線
３ｈ  配線
３ｉ  コア材
３ｊ  ソルダレジスト
３ｋ  一定面積枠
３ｍ  第１信号
３ｎ  第２信号
３ｐ  平板部（幅広部）
３ｑ  配線（第２配線）
３ｒ  ＧＮＤ端子
４  ワイヤ
４ａ  ＧＮＤ用ワイヤ
５  半田ボール
６  封止体
６ａ  側部
７  リードフレーム
７ａ  インナリード（リード）
７ｂ  アウタリード
７ｃ  タブ（ダイパッド）
７ｄ  吊りリード
８  ＢＧＡ（半導体装置）
９  規定範囲
１０  ダイボンド材
１１  ＳＳＯＰ（半導体装置）
１２  スペーサ
１３  上段メモリチップ
１３ａ  主面
１４  ＳＳＯＰ（半導体装置）
１５  半導体パッケージ（半導体装置）
【図１】
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【図２】
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【図３】
0005378693.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005378693.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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