(57)【特許請求の範囲】
【請求項１】
半導体装置の作製方法であって、
表面に、導電膜及び前記導電膜を覆う第１の絶縁膜を有する凸部が設けられた絶縁性基板を形成する工程と、
前記凸部が設けられた基板表面に、厚さが前記凸部の高さより薄い半導体膜を成膜する工程と、
前記基板の凸部及びその両側に隣接する領域を覆う前記半導体膜の上に第１のレジストを形成する工程と、
前記第１のレジストをマスクとして前記半導体膜をエッチングし、前記基板の前記凸部及びその両側に隣接する前記領域を覆う島状半導体膜を形成する工程と、
前記第１のレジストをエッチングして前記基板の前記凸部の上面を覆う前記半導体膜を露出させるとともに、前記基板の前記凸部の両側に隣接する前記領域上に位置する前記半導体膜は前記第１のレジストで覆われたままとする工程と、
前記凸部の前記上面を覆う露出された前記半導体膜をエッチングして薄膜化する工程と、
前記第１のレジストを除去する工程と、
前記基板の前記凸部の両側に隣接する前記領域上に位置する前記半導体膜に不純物を注入してソース領域及びドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の作製方法。
【請求項２】
前記第１のレジストを除去する工程の後、
少なくとも前記薄膜化された半導体膜を覆う第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第２のレジストを形成する工程とを有し、
前記不純物の注入は前記第２の絶縁膜上の前記第２のレジストをマスクとして行われ、
前記第２の絶縁膜の厚さ及び前記第２のレジストの幅は、前記第２のレジストをマスクとした不純物の注入において、前記凸部の側面に沿って延在する前記半導体膜の少なくとも一部に前記第２の絶縁膜を介して不純物が注入されるように定められていることを特徴とする請求項１に記載の半導体装置の作製方法。
【請求項３】
前記第２の絶縁膜上への前記第２のレジストの形成工程は、
前記第２の絶縁膜上に堆積された前記第２のレジストを前記凸部が有する前記導電膜をマスクとして裏面露光する工程と、
前記第２のレジストの露光された部分を除去する工程と、
を有することを特徴とする請求項２に記載の半導体装置の作製方法。
【請求項４】
前記絶縁性基板を形成する工程において、
前記導電膜を、側面がテーパ形状となるように形成することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の作製方法。
【請求項５】
半導体装置であって、
表面に、導電膜及び前記導電膜を覆う第１の絶縁膜を有する凸部が設けられた絶縁性基板と、
前記絶縁性基板の前記凸部とその両側に隣接する領域を覆う島状半導体膜と、
前記基板の前記凸部の両側に隣接する前記領域を覆う前記半導体膜に不純物を注入することにより形成されたソース領域及びドレイン領域とを有し、
前記半導体膜は、その全体の厚さが前記凸部の高さより小さく、且つ前記絶縁性基板の前記凸部の上面を覆う部分の厚さは、前記絶縁性基板の前記凸部の両側に隣接する領域を覆う部分より薄いことを特徴とする半導体装置。
【請求項６】
前記凸部の側面に沿って延在する前記半導体膜の少なくとも一部に前記ソース領域及びドレイン領域より低濃度に不純物が注入された領域を有することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記導電膜は、側面がテーパ形状であることを特徴とする請求項５または請求項６のいずれかに記載の半導体装置。
【請求項８】
請求項５乃至請求項７のいずれか一項に記載の半導体装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその作製方法に関する。特に、ソース領域及びドレイン領域よりチャネル形成領域の膜厚が薄い半導体装置及びその作製方法に関する。より詳細には、ソース領域及びドレイン領域よりチャネル形成領域の膜厚が薄く且つチャネル形成領域とドレイン領域との間に低ドープドレイン（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ：以下、ＬＤＤと言う）領域を有する半導体装置及びその作製方法に関する。また、そのような半導体装置を用いた電子機器に関する。
【背景技術】
【０００２】
薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴという）では、チャネル形成領域を薄くすることで、トランジスタのスイッチング特性（サブスレッショルド特性）を示すＳ値を改善することができることが知られている。ここで、Ｓ値とはソース電極とドレイン電極との間の電流（サブスレッショルド電流）が一桁増加するために必要なゲート電圧であり、Ｓ値が小さいほどゲート電圧に対するサブスレッショルド電流の傾きが大きく、スイッチング特性に優れている。Ｓ値の小さいＴＦＴを用いることで、動作電圧の低減による消費電力の抑制やオフリーク電流の低減といった利点が得られる。しかしながら、チャネル形成領域を薄くするべくチャネル形成領域が形成される半導体膜全体を薄くするとソース領域及びドレイン領域も薄くなってしまい、ソース領域及びドレイン領域におけるシート抵抗の増加、並びにソース領域及びドレイン領域とソース電極及びドレイン電極との界面におけるコンタクト抵抗の増加という問題が生じる。従って、ソース領域及びドレイン領域の適切な厚さを確保しつつチャネル形成領域の厚さを薄くすることが好ましい。
【０００３】
そのようなチャネル形成領域のみを薄膜化する技術の一例が特許文献１に記載されている。特許文献１に記載の技術によると、チャネル形成領域は次のような手順で薄膜化される。まず、絶縁基板上のチャネル形成領域に対応する箇所に突起を形成する。このような突起は絶縁基板の表面の一部をエッチングにより除去することで形成することができる。続いて、突起を含む絶縁基板上にシリコン等からなる半導体層を所定の厚さに堆積して半導体層の突起に対応する部分が隆起状になるようにした後、この半導体層上に表面が平坦な絶縁膜を形成する。そして、突起に対応する位置の絶縁膜上にフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして半導体層にイオンを注入することで突起の両側の半導体層にソース領域及びドレイン領域を形成し、その後フォトレジスト膜を除去する。そうして、絶縁膜とともに半導体層の隆起状部分（即ちチャネル形成領域）の上層部をエッチングして除去し半導体層の表面を平坦化することで、チャネル形成領域が薄膜化される。絶縁膜と半導体層のエッチングはＳＦ６とＣＨＦ３との混合ガス雰囲気中でプラズマエッチングによりなされる。このような特許文献１に記載の技術では、絶縁体表面上の突部に対応した半導体層の隆起状部分を薄膜化する際、半導体層の表面全体が露出し平坦化されるまでエッチングがなされる。そのため、隆起状部分（チャネル形成領域）と一緒にソース領域及びドレイン領域もエッチングされる恐れがある。またプラズマエッチングを用いているため、半導体層の上部の損傷、非晶質化及びそれによる抵抗の増大といった特性の劣化が生じ得る。
【０００４】
特許文献２にはチャネル形成領域を薄膜化するための別の技術が開示されている。それによると、ハーフトーンマスクを用いて半導体層（動作層）の上方に設けられた感光性レジストを露光し、ＴＦＴ形成領域のうちチャネル形成領域の感光性レジストの膜厚が、チャネル形成領域以外の領域の感光性レジストの膜厚よりも薄くなるようにする。そして、感光性レジストを更に処理してチャネル形成領域上の感光性レジストを除去し、残った感光性レジストをマスクとしてウェットエッチングまたはドライエッチングすることでチャネル形成領域を薄膜化する。しかしながら、そのようなハーフトーンマスクを用いた感光性レジストの選択的な露光は工程を複雑化し、製造コストの増加につながり得る。
【０００５】
一方、ＴＦＴのオフ電流値を低減し、ホットキャリアによる劣化を防いだりするため、チャネル形成領域とドレイン領域及び／またはソース領域との間に低濃度不純物領域（またはＬＤＤ領域）を設けた、ＬＤＤ構造のＴＦＴが知られている。そのようなＬＤＤ領域は、ソース領域及びドレイン領域への不純物ドーピングを２回に分けて行うことで形成することができる。より具体的には、まずゲート電極をマスクとした低濃度ドーピングを行う。そして、ゲート電極の側面にサイドウォール（例えば酸化シリコン）を形成し、ゲート電極及びサイドウォールをマスクとして高濃度ドーピングを行うことで、サイドウォールの下に位置する半導体層の部分をＬＤＤ領域とすることができる。しかしながら、ＬＤＤ領域形成のためにサイドウォールを形成すると、その分ＴＦＴの製造工程数が増加する。また、サイドウォールとゲート絶縁膜は、通常、同じ主成分なので、サイドウォール形成のためのエッチングによりゲート絶縁膜も同時にエッチングされ、ゲート絶縁膜が不所望に薄くなりリーク電流が発生するという問題が発生することがある。また、ＬＤＤ領域を設けた分、ＴＦＴのサイズ（面積）が増大し、集積度が低下するという問題がある。
【０００６】
特許文献３には、サイドウォールを設けることなくＬＤＤ領域を形成することができ、且つ素子サイズの増大を防止可能な技術の一例が記載されている。それによると、石英基板上に遮光層を所定の隙間をおいて形成し、これら石英基板及び遮光層上に多結晶Ｓｉ層を成膜することで、凹凸形状を有する半導体層を形成する。次いで、この半導体層上にゲート絶縁膜及びゲート電極を順に形成する。次いで、ゲート電極上にレジストを塗布し、遮光層をマスクとして石英基板の裏面から裏面露光を行い遮光層が存在しない領域にのみレジストを残存させる。続いて、残ったレジストをマスクとして用いゲート電極及びゲート絶縁膜をエッチングして不要な部分を除去して、石英基板上部の凹部の半導体層上にゲート絶縁膜を介してゲート電極を形成する。そして、このゲート電極をマスクとして用いてイオンシャワー法により半導体層に不純物を打ち込む。このとき、高濃度で浅い打ち込みと低濃度で深い打ち込みの２回のイオン打ち込みを行う。それにより、遮光層上の凸部の半導体層（ソース領域及びドレイン領域）には高濃度に不純物が注入される。また、ゲート電極の下の凹部の半導体層（チャネル形成領域）と凸部の半導体層（ソース領域及びドレイン領域）とを結ぶ段差部には、注入された不純物が表面から深さ方向に次第に低濃度となる濃度勾配が形成され、その結果、段差部がＬＤＤ領域となる。
【０００７】
しかしながら、特許文献３に記載の半導体装置及びその製造方法では、チャネル形成領域が半導体層の凹部に形成されソース領域及びドレイン領域が半導体層の凸部に形成されることから、チャネル形成領域よりもソース領域及びドレイン領域が高い位置にあるため、ソース領域及びドレイン領域に悪影響を与えることなくチャネル形成領域のみを薄膜化するのが困難である。
【０００８】
特許文献４には、ＴＦＴ形成のため半導体膜にレーザ光を照射する際の温度上昇を適切に制御して半導体膜中の結晶粒の位置と大きさを制御する目的で、基板の所望の領域に熱伝導性に優れる島状絶縁膜を形成し、この島状絶縁膜上に位置する半導体膜の段差領域（凸部）をチャネル形成領域とすることが記載されている。また特許文献５には、チャネル形成領域の上側と下側の両方にゲート電極を設けたデュアルゲート構造のＴＦＴが記載されている。特許文献６には、基板表面に多数の凹凸を設けその上に多結晶半導体膜を形成することが記載されている。
【特許文献１】特開平５−１１００９９号公報
【特許文献２】特開２００４−２８１６８７号公報
【特許文献３】特開平５−１９８５９４号公報
【特許文献４】特開２００１−２３０４２０号公報
【特許文献５】特開２００２−３５９３７６号公報
【特許文献６】特開平７−２８８２２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の第１の目的は、簡単な工程でソース領域及びドレイン領域に悪影響を与えることなくチャネル形成領域の薄膜化が可能な半導体装置及びその作製方法を提供することである。
【００１０】
本発明の第２の目的は、簡単な工程でソース領域及びドレイン領域に悪影響を与えることなくチャネル形成領域の薄膜化及びＬＤＤ領域の形成が可能な半導体装置及びその作製方法を提供することである。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明の一側面に基づくと、半導体装置の作製方法であって、表面に凸部が設けられた基板を形成する工程と、前記凸部が設けられた基板表面に、厚さが前記凸部の高さより小さい半導体膜を成膜する工程と、前記基板の凸部及びその両側に隣接する領域を覆う前記半導体膜の部分の上にレジストを形成する工程と、前記レジストをマスクとして前記半導体膜をエッチングし、前記基板の前記凸部及びその両側に隣接する前記領域を覆う島状半導体膜を形成する工程と、前記レジストをエッチングして前記基板の前記凸部の上面を覆う前記半導体膜の部分を露出させるとともに、前記基板の前記凸部の両側に隣接する前記領域上に位置する前記半導体膜の部分は前記レジストで覆われたままとする工程と、前記凸部の前記上面を覆う露出された前記半導体膜の前記部分をエッチングして薄膜化する工程と、前記レジストを除去する工程と、前記基板の前記凸部の両側に隣接する前記領域上に位置する前記半導体膜の前記部分に不純物を注入してソース領域及びドレイン領域を形成する工程と、前記凸部の前記上面を覆う前記半導体膜の前記部分に絶縁膜を介して近接するゲート電極を形成し、前記凸部の前記上面を覆う前記半導体膜の前記部分をチャネル形成領域とする工程とを有する半導体装置の作製方法が提供される。尚、基板は、表面に凸部が設けられ、且つ、その上に半導体膜を成膜可能なように表面が絶縁性を有していればよく、その作製方法は様々である。
【００１２】
上記のような本発明の半導体装置の作製方法によれば、凸部を有する絶縁性基板の表面に凸部の高さより小さい厚さを有する半導体膜を形成し、この半導体膜をレジストをマスクにして島状にエッチングした後、レジストをエッチングして凸部上面を覆う半導体膜の部分を露出し、この露出された半導体膜の部分をエッチングにより薄膜化する際、凸部の両側に隣接する部分を覆う半導体膜がレジストに覆われたままとすることにより、チャネル形成領域となる凸部上面の半導体膜を薄膜化し、ソース領域及びドレイン領域となる凸部の両側に隣接する領域の半導体膜を不所望に薄膜化するのを防止することができる。従って、ソース領域及びドレイン領域に悪影響を与えることなくチャネル形成領域を薄膜化して、Ｓ値の小さいスイッチング特性に優れた低動作電圧の半導体装置（ＴＦＴ）を作製することができる。また上記方法によれば、ハーフトーンマスク等の特殊なマスクを用いることなく、簡単な工程で半導体膜のチャネル形成領域の薄膜化が可能であるので、製造コストを抑制することができる。
【００１３】
好ましくは、前記凸部の前記上面を覆う前記半導体膜の前記部分を薄膜化する工程の後、少なくとも前記薄膜化された半導体膜を覆う絶縁膜を形成する工程を更に有し、前記ゲート電極は前記絶縁膜上に形成され、前記不純物の注入は前記ゲート電極をマスクとして行われ、前記絶縁膜の厚さ及び前記ゲート電極の幅は、前記ゲート電極をマスクとした不純物の注入において、前記凸部の側面に沿って延在する前記半導体膜の少なくとも一部に前記絶縁膜を介して不純物が注入されるように定められているとよい。これにより、基板の凸部の側面に沿って延在する半導体膜の部分を、低濃度に不純物が注入されたＬＤＤ領域とすることができるため、ＬＤＤ領域を設けても素子面積の増大を抑制することができる。また凸部の高さを変えることでＬＤＤ領域の長さを容易に調節することも可能である。更に、サイドウォールを形成することなく一度の不純物注入でＬＤＤ領域を形成することができることから工程数を低減し歩留りを向上することができる。サイドウォールの形成が不要であることから、サイドウォール形成のためのエッチング時にゲート電極と半導体膜の間の絶縁膜が同時にエッチングされ、絶縁膜が不所望に薄くなりリーク電流が発生するという問題を回避することができる。尚、凸部の側面は基板の主面（即ち水平方向）に対して垂直でもよく、或いは、傾斜したテーパ形状となっていてもよい。
【００１４】
一実施例では、表面に凸部が設けられた絶縁性基板を形成する前記工程が、平坦な表面を有する基板上に下地膜を形成する工程と、前記下地膜上に更なるゲート電極を形成する工程と、前記更なるゲート電極を覆う絶縁膜を形成する工程とを有してもよい。これにより、デュアルゲート構造の半導体装置とすることができる。デュアルゲート構造とすることで半導体膜の厚さを半分にしたのと同等の効果を得ることができ、Ｓ値を一層改善する（即ち、低下させる）ことができる。また、半導体装置の閾値電圧のばらつきを小さくするとともに、オフ電流を低減する効果も得られる。Ｓ値を低下させることで、低い閾値電圧で半導体装置を動作させることができる。従って、半導体装置の動作速度を維持したまま電源電圧を下げることで消費電力を抑制することができる。
【００１５】
別の実施例では、表面に凸部が設けられた絶縁性基板を形成する前記工程が、平坦な表面を有する基板上に下地膜を形成する工程と、前記下地膜上に前記ゲート電極を形成する工程と、前記ゲート電極を覆う絶縁膜を形成する工程とを有するものとしてもよい。これにより、ボトムゲート構造の半導体装置とすることができる。
【００１６】
ボトムゲート構造の半導体装置とする場合、前記方法は、前記凸部の前記上面を覆う前記半導体膜の前記部分を薄膜化する工程の後、少なくとも前記薄膜化された半導体膜を覆う絶縁膜を形成する工程と、前記絶縁膜上にレジストを形成する工程とを有し、前記不純物の注入は前記絶縁膜上の前記レジストをマスクとして行われ、前記絶縁膜の厚さ及び前記レジストの幅は、前記レジストをマスクとした不純物の注入において、前記凸部の側面に沿って延在する前記半導体膜の少なくとも一部に前記絶縁膜を介して不純物が注入されるように定められているものとすることができる。この場合も、基板の凸部の側面に沿って延在する半導体膜の部分を、低濃度に不純物が注入されたＬＤＤ領域とすることができるので、ＬＤＤ領域を設けても素子面積の増大を抑制することが可能である。尚、このようなレジストをマスクとした不純物の注入は、ボトムゲート構造の場合に限らず、凸部を覆う半導体膜の上方にゲート電極が形成される場合（トップゲート構造）にも用いることが可能である。
【００１７】
また、ボトムゲート構造の半導体装置とする場合、前記絶縁膜上への前記レジストの形成工程が、前記絶縁膜上に堆積された前記レジストを前記凸部内に形成された前記ゲート電極をマスクとして裏面露光する工程と、前記レジストの露光された部分を除去する工程とを有するものとすると、レジストをパターニングするためのマスクを別途必要としないため製造プロセスを簡略化しコストを低減できる。
【００１８】
本発明の別の側面に基づくと、半導体装置であって、表面に凸部を有する絶縁性基板と、前記絶縁性基板の前記凸部とその両側に隣接する領域を覆う、厚さが前記凸部の高さより小さい島状半導体膜と、前記基板の前記凸部の上面を覆う前記半導体膜の部分に絶縁膜を介して近接するゲート電極と、前記基板の前記凸部の両側に隣接する前記領域を覆う前記半導体膜の部分に不純物を注入することにより形成されたソース領域及びドレイン領域とを有し、前記基板の前記凸部の上面を覆う前記半導体膜の部分は、前記基板の前記凸部の両側に隣接する前記領域を覆う前記半導体膜の部分より薄いことを特徴とする半導体装置が提供される。
【００１９】
このように、ゲート電極に近接しチャネル形成領域として機能する基板の凸部の上面を覆う半導体膜の部分が、基板の凸部の両側に隣接する領域を覆うソース領域及びドレイン領域より薄いことにより、Ｓ値を低減してスイッチング特性に優れた半導体装置を実現することができる。また、凸部を有する絶縁性基板上に成膜される半導体膜の厚さが凸部の高さより小さいことから、凸部の両側に隣接する部分を覆う半導体膜の部分は、凸部上面よりも低い位置にあるので、凸部上面を覆う半導体膜の部分（即ち、チャネル形成領域）を薄膜化する際、凸部の両側に隣接する領域を覆う半導体膜の部分（即ち、ソース領域及びドレイン領域）をレジストで覆った状態とすることが容易に可能である。従って、ソース領域及びドレイン領域に悪影響を与えることなく（即ち、不所望に薄膜化することなく）チャネル形成領域のみが薄膜化された半導体装置を実現することができる。
【００２０】
好適には、本半導体装置は、前記凸部の側面に沿って延在する前記半導体膜の少なくとも一部に前記ソース領域及びドレイン領域より低濃度に不純物が注入されたＬＤＤ領域を有する。このように凸部の側面に沿って延在する半導体膜の部分をＬＤＤ領域とすることで、素子面積を増大することなくＬＤＤ領域を設けて半導体装置の信頼性を高めることができる。また凸部の高さを変えることでＬＤＤ領域の長さを容易に調節することが可能である。
【００２１】
ゲート電極は、凸部上面の上方に設けてもよく、凸部内に設けてもよく（ボトムゲート構造）、或いは凸部上面の上方と凸部内の両方に設けてもよい（デュアルゲート構造）。
【００２２】
また本発明に基づく半導体装置は、様々な電子機器に用いることが可能である。例えば電子機器の液晶表示装置の画素トランジスタや周辺駆動回路のスイッチング用ＴＦＴとして用いることができる。それによって動作電圧低下による消費電力の低減、信頼性の向上を機器の大型化を伴うことなく実現することができる。
【発明の効果】
【００２３】
本発明に基づく半導体装置の作製方法によれば、ソース領域及びドレイン領域に悪影響を与えることなくチャネル形成領域を薄膜化して、Ｓ値の小さいスイッチング特性に優れた低動作電圧の半導体装置（ＴＦＴ）を作製することができる。また、ハーフトーンマスク等の特殊なマスクを用いることなく、簡単な工程で半導体膜のチャネル形成領域の薄膜化が可能であるので、製造コストを抑制することができる。
【００２４】
また本発明に基づく半導体装置によれば、ソース領域及びドレイン領域に悪影響を与えることなく（即ち、不所望に薄膜化することなく）チャネル形成領域のみが薄膜化された半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２５】
図１（ａ）〜（ｊ）は、本発明の好適実施例に基づく半導体装置（ＴＦＴ）の作製方法を示す断面図である。
【００２６】
まず図１（ａ）に示すように、表面に凸部が設けられた絶縁性基板１を形成する。図では３つの凸部４が形成され、隣接する凸部４の間に凹部５が形成されている。即ち、中央の凸部４の両側に隣接して凹部５が位置している。このような凸部４を有する絶縁性基板１は、例えば表面が平坦な基板２の上面に下地膜（絶縁膜）３を形成し、下地膜３の上に凸部４をなす材料を成膜することで形成することができる。表面が平坦な基板２としては、例えば、ガラス基板、石英基板、シリコン単結晶基板、金属基板、耐熱性プラスチック基板などを用いることができる。絶縁性基板１は、後の工程でその上に半導体膜を成膜できるように表面（凸部４の表面を含む）が絶縁性であればよく、絶縁性基板１の全体が絶縁性材料からなる必要はない。
【００２７】
下地膜３は後の成膜プロセスで求められる耐熱性及び耐薬品性を有し且つ絶縁性の材料であればよく、例えば、窒化シリコン（ＳｉＮｘ）、酸窒化シリコン（ＳｉＯｘＮｙ）、酸化シリコン（ＳｉＯｘ）等を用いることができる。これらは例えばＣＶＤ法（化学気相成長法）により好適に形成することができる。また単層ではなく複数層からなる積層膜としてもよい。例えば、ソース領域やドレイン領域が形成される半導体層が多結晶シリコンからなる場合、多結晶シリコンと窒化シリコンの整合性が悪いため、基板表面に窒化シリコン膜を形成した後、その上に酸化シリコン膜を形成し、この酸化シリコン膜の上に多結晶シリコン膜を形成するとよい。下地膜３の厚さは通常３０ｎｍ〜３００ｎｍが好ましい。尚、石英基板のように不純物が半導体層に入り込む心配がない場合など、表面が平坦な基板２の種類によっては下地膜の形成を省略することもできる。
【００２８】
凸部４を形成する材料としては、窒化シリコン、酸窒化シリコン、酸化シリコン等を用いることができる。これらを例えばＣＶＤ法により下地膜３上に成膜した後、パターニングされたフォトレジスト（単にレジストとも言う）などをマスクとして用いてエッチングすることで所定の位置に凸部４を形成することができる。凸部４の高さは形成すべきＴＦＴの大きさ（特に、後に説明するようにＬＤＤ領域の長さ）に依存するが、例えば１００ｎｍ〜１．５μｍとすることができる。
【００２９】
続いて図１（ｂ）に示すように、凸部４が設けられた基板表面に結晶性の半導体膜６を成膜する。この半導体膜６の材料としては様々なものを用いることができるが、例えば多結晶シリコンを用いることができる。多結晶シリコンはシラン（ＳｉＨ４）等の半導体材料ガスを用いてＣＶＤ法等でアモルファスシリコン膜を形成した後、このアモルファスシリコン膜をレーザ結晶化法などにより結晶化することにより得ることができる。そのようなレーザ結晶化法では、半導体膜６の膜厚が変化しないように半導体膜６が完全溶融することなく部分溶融状態となるようにまたは溶融しないようにレーザを照射する必要がある。そのためのレーザとしてはパルス発振のレーザ、例えばエキシマレーザを用いることが好ましい。尚、完全溶融状態とは、半導体膜６の表面から底面まで溶融し、溶融した部分が全て液体になっている状態をいい、部分溶融状態とは、半導体膜６の上面からある一定の厚さまでが溶融し、主に底面部分に固体の部分が残っている状態を言う。基板２として石英基板を用いた場合のように基板の耐熱性が高い場合、レーザ結晶化法の代わりに熱結晶化法を用いることもできる。結晶化を促進するためのＮｉ等の触媒元素を用いて固相成長させることもできる。半導体膜６の膜厚は通常５０ｎｍ以上であるが、後に述べるように凸部４の高さより小さいことが好ましい。
【００３０】
続いて図１（ｃ）に示すように、半導体膜６上にレジスト７を被着し露光装置等を用いてパターニングして、基板１の凸部４及びその両側に隣接する領域（この実施例では凹部５）を覆う半導体膜６の部分の上にのみレジスト７を形成した後、このレジスト７をマスクとして半導体膜６をエッチングすることで島状の半導体膜６にする。島状の半導体膜６において、凸部４の上面を覆う部分と凸部４の両側に隣接する領域５を覆う部分は、凸部４の側面に沿って垂直に延在する部分を介してつながっている。
【００３１】
島状の半導体膜６を形成した後、図１（ｄ）に示すように、レジスト７をエッチバックして、基板１の凸部４の上面を覆う半導体膜６の部分を露出させる。このとき、基板１の凹部５上の半導体膜６はレジスト７に覆われたままとなるように、凹部５内のレジスト７が除去される前にエッチングを停止する。本発明によれば、島状の半導体膜６の厚さが基板１の凸部４の高さより小さく、凸部４の両側に隣接する凹部５を覆う島状の半導体膜６の部分は、凸部４の上面よりも低い位置にあるので、レジスト７をエッチングして凸部４の上面を覆う半導体膜６が露出されたとき凹部５上の半導体膜６上には十分な厚さのレジスト７が残っている。従って、基板１の凸部４の上面を覆う半導体膜６の部分のみを露出させつつ、基板１の凹部５上の半導体膜６はレジスト７に覆われたままとすることが容易且つ確実に実現できる。
【００３２】
図１（ｅ）に示す工程では、基板１の凸部４の上面を覆う露出された半導体膜６の部分をエッチングして薄膜化し、薄膜化後の膜厚が概ね１０ｎｍ〜５０ｎｍとなるようにする。このとき基板１の凹部５上の半導体膜６はレジスト７に覆われているため、エッチングにより不所望に薄膜化される心配がない。尚、この半導体膜６の薄膜化工程では、まずドライエッチングによりエッチバックした後、表面に形成されるダメージを含む部分をウェットエッチングにより除去することが好ましい。後に説明するように、中央の凸部４上の薄膜化された半導体膜６はＴＦＴのチャネル形成領域となる。
【００３３】
続いて、図１（ｆ）に示すように、凹部５内のレジスト７を除去し、中央の凸部４上の薄膜化した半導体膜６の上面を覆うべく絶縁膜（ゲート絶縁膜）８を形成し、凹部５上の絶縁膜８を除去する。その結果、凸部４上の半導体膜６の上面は絶縁膜８で覆われ、中央の凸部４の両側に隣接する領域（凹部５）上の半導体膜６の表面は露出される。この絶縁膜８は下地膜３について上記したのと同様の材料から形成することができ、その膜厚はリーク電流が生じない範囲で薄いほど好ましい。例えば１ｎｍ程度とすることも可能である。下地膜３とは異なる絶縁材料で絶縁膜８を形成することも勿論可能である。尚、図１（ｆ）では、上面の薄膜化された半導体膜６がチャネル形成領域となる中央の凸部４だけでなくチャネル形成領域が形成されない両端の凸部４上にも絶縁膜８が形成されているが、絶縁膜８は半導体膜６のチャネル形成領域となる部分とＬＤＤ領域となる部分とを覆っていればよく、チャネル形成領域が形成されない凸部４（図１（ｆ）の両端の凸部４）上は絶縁膜８で覆わないものとしてもよい。または、凹部５内のレジスト７を除去することなく絶縁膜８を形成し、その後レジスト７を除去してもよい。
【００３４】
続いて、図１（ｇ）に示すように、中央の凸部４上の半導体膜６を覆う絶縁膜８上にゲート電極９を形成する。ゲート電極９は導電性を有する材料から形成することができる。例えば、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金若しくは化合物材料から形成することができる。導電性を有する結晶性シリコンを用いることも可能である。また、これらの材料は単層で形成しても良いし、積層して形成してもよい。ゲート電極９を形成するには、まず上記の材料を例えばスパッタリング法で成膜する。続いて、その上にフォトレジスト（図示せず）を塗布し露光・現像してパターニングした後、パターニングされたフォトレジストをマスクとしてドライエッチングまたはウェットエッチング等でゲート材料の膜をエッチングする。エッチング後フォトレジストは除去される。フォトレジストを露光・現像する代わりにインクジェット装置等を用いてパターニングを行うこともできる。ゲート電極９の厚さは、通常、概ね１００ｎｍ〜４００ｎｍである。またゲート電極９のチャネル長方向の寸法Ｌ１（即ち、図における水平方向の寸法）は基板１の凸部４のチャネル長方向の寸法Ｌ２と同じ、即ち、基板１の凸部４の側面に沿って垂直に延在する半導体膜６の厚みだけゲート絶縁膜８のチャネル長方向の寸法Ｌ３より小さいことが好ましい。
【００３５】
図１（ｈ）に示す工程では、ゲート電極９をマスクとして、例えばプラズマドーピング法やイオンプランテーション法により、半導体膜６への不純物の注入を行う。基板１の凹部５上に位置する半導体膜６は露出されているため不純物が高濃度に注入されソース領域１０及びドレイン領域１１を形成する。一方、基板１の中央の凸部４の側面に沿って垂直に延在する半導体膜６には上部の絶縁膜８を介して不純物が注入されるため、不純物が低濃度に注入されたＬＤＤ領域１２が形成される。ゲート電極９下方の半導体膜６の部分（即ち、薄膜化された半導体膜６）には不純物は注入されず、この部分はチャネル形成領域１３となる。半導体膜６に導入する不純物は、所望の導電型に適した材料とする。Ｎ型を付与する不純物元素としては、１５族に属する元素を用いればよく、例えばリン（Ｐ）、砒素（Ａｓ）を用いることができる。Ｐ型を付与する不純物元素としては、ボロン（Ｂ）を用いるのが一般的である。尚、基板１の凹部５上に位置する半導体膜６は十分な濃度で不純物が注入できれば、自然酸化膜等の極薄の酸化膜が表面に形成されていてもよい。
【００３６】
続いて図１（ｉ）に示すように、表面に層間絶縁膜１５を形成した後、例えばエッチングにより基板１の凹部５上の半導体膜６（ソース領域１０及びドレイン領域１１）まで達する開口部（コンタクトホール）１６を形成する。この層間絶縁膜１５は例えば下地膜３やゲート絶縁膜８について述べたのと同様の材料により形成することができる。或いは、液滴吐出法（インクジェット法）やスピンコート法により有機材料（例えば、ポリイミドやポリアミド等）から形成することもできる。スピンコート法を用いると層間絶縁膜１５の表面を容易に平坦化できるという利点がある。ＣＶＤ法により無機材料を層間絶縁膜１５として被着した後、ＣＭＰ法（化学機械研磨法）により層間絶縁膜１５の表面を平坦化することも可能である。または、無機材料と有機材料とを積層で形成して層間絶縁膜１５を設けてもよい。液滴吐出法を用いると開口部１６を直接形成することができるため、別途開口部１６を形成する工程を省略することができる。層間絶縁膜１５の膜厚は概ね７５０ｎｍ〜３μｍとするのが一般的である。
【００３７】
そして、図１（ｊ）に示すように、ソース領域１０及びドレイン領域１１に接続する配線をなす導電層１７を形成することでＴＦＴ２０が得られる。この導電層１７の材料は導電性を有していればよく、例えばゲート電極９について上記した材料をスパッタリング法により被着し適切にパターニングすることで導電層１７を形成することができる。
【００３８】
このように本発明の好適実施例によると、凸部４を有する絶縁性基板１の表面に厚さが凸部４の高さより小さい半導体膜６を形成して、チャネル形成領域１３となる半導体膜６の部分が絶縁性基板１の凸部４の上面に配置され、ソース領域１０及びドレイン領域１１となる半導体膜６の部分が絶縁性基板１の凸部４の両側に隣接する領域５上に配置されるようにし、チャネル形成領域１３となる半導体膜６をエッチングにより薄膜化する際、ソース領域１０及びドレイン領域１１となる半導体膜６がレジスト７で覆われるようにしたので、ソース領域１０及びドレイン領域１１となる半導体膜６を不所望に薄膜化することなく、チャネル形成領域１３となる部分を薄膜化し、Ｓ値の小さいスイッチング特性に優れた低動作電圧の半導体装置（ＴＦＴ）２０を作製することができる。またハーフトーンマスク等の特殊なマスクを用いることなく、簡単な工程で半導体膜６のチャネル形成領域１３の薄膜化が可能であるので、製造コストを抑制することができる。
【００３９】
また、半導体膜６とゲート電極９を隔離するゲート絶縁膜８及びゲート電極９の大きさが、ゲート電極９をマスクとした半導体膜６への不純物の注入において、基板１の凸部４の側面に沿って延在する半導体膜６の少なくとも一部に絶縁膜８を介して不純物が注入されるように定められているため、凸部４の側面に沿って延在する半導体膜６をＬＤＤ領域１２とすることができる。これにより、ＬＤＤ領域１２を設けてもＴＦＴ２０の面積を増大することがなく、従って、小形で信頼性の高いＴＦＴ２０を実現することができる。また凸部４の高さを変えることでＬＤＤ領域１２の長さを容易に調節することも可能である。更に、サイドウォールを形成することなく一度の不純物注入でＬＤＤ領域１２を形成することができることから工程数を低減し歩留りを向上させることができる。サイドウォールの形成が不要であることから、サイドウォール形成のためのエッチング時にゲート絶縁膜８が同時にエッチングされ、ゲート絶縁膜８が不所望に薄くなりリーク電流が発生するという問題を回避することができる。また、ゲート電極をマスクとして不純物の注入を行うことで、別途マスクを設ける必要がなく、プロセスを簡略化できる。
【００４０】
図１（ａ）〜（ｊ）の実施例では、凸部４を有する絶縁性基板１を、表面が平坦な基板２の上面に下地膜（絶縁膜）３を形成し、下地膜３の上に凸部４をなす材料を被着することで形成した。しかしながら、凸部を有する絶縁性基板を別の方法で形成することも可能である。図２（ａ）〜（ｃ）は、凸部を有する絶縁性基板の別の形成方法を示す断面図である。
【００４１】
まず図２（ａ）に示すように表面が平坦な絶縁材料からなる基板２２上にレジスト２３を塗布し、レジスト２３をパターニングして凸部を形成すべき領域上にレジスト２３が残るようにする。続いて図２（ｂ）に示すようにレジスト２３をマスクとして基板２２をエッチングし凹部２５を形成すると、凹部２５に隣接して凸部２４が形成される。そして図２（ｃ）に示すようにレジスト２３を除去する。このようにして表面に凸部２４を有する絶縁性基板２６を形成することができる。このような凸部２４の製造方法に適した基板２２としては、例えば、ガラス基板、石英基板、シリコン基板が含まれる。尚、ガラス基板を用いる場合、エッチングにより生じたガラス中の不純物（例えば、Ｎａ等のアルカリ金属）が、後の工程で形成される半導体膜内に進入する可能性があるため、加工後に基板の洗浄を入念に行う必要がある。また、図２（ａ）〜（ｃ）の工程で形成した凸部を有する基板２６の表面に下地膜を形成してもよい。このように表面に凸部を有する絶縁性基板は様々な方法により形成することが可能である。
【００４２】
図３は、図１（ｊ）に示したＴＦＴ２０の変形実施例を示す断面図である。図１（ｊ）のＴＦＴ２０は、絶縁性基板表面の凸部４は基板表面に対して垂直な側面を有しているのに対し、図３のＴＦＴ４０では、凸部４の側面が傾斜したテーパ形状となっている点が異なる。図３のＴＦＴ４０は、図１（ａ）の工程で基板表面の凸部４を形成する際に凸部４の側面が傾斜するようにエッチング等を行うことを除いて、図１（ａ）〜（ｊ）に示したのと同様のプロセスで作製することができる。従って、ソース領域１０及びドレイン領域１１の膜厚を不所望に薄くする心配なしにチャネル形成領域１３を薄膜化してトランジスタ特性の向上を図ることができる。また、図３のＴＦＴ４０も、基板１の凸部４の上面を覆う絶縁膜８のチャネル長方向の寸法Ｌ３よりゲート電極９のチャネル長方向の寸法Ｌ１が小さいため、ゲート電極９をマスクとした不純物の注入工程において、凸部４の側面に沿って延在する半導体膜６の一部に絶縁膜８を通じて不純物が低濃度に注入され、ＬＤＤ領域１２が形成される。従って、ＬＤＤ領域１２を設けても素子サイズの増大を抑制することができる。このように、本発明は基板表面の凸部４の側面が傾斜したテーパ形状の場合にも適用可能である。尚、凸部４の側面の傾斜が小さいと側面に沿った半導体膜６に絶縁膜８を通過せずに直接進入する不純物が増えＬＤＤ領域が形成されにくくなるため、ＬＤＤ領域形成のためには側面の傾斜が大きいほど（即ち垂直に近いほど）好ましい。
【００４３】
図４（ａ）及び（ｂ）は、凸部を有する絶縁性基板の更に別の形成方法を示す断面図である。
【００４４】
図４（ａ）及び（ｂ）の実施例では、まず図４（ａ）に示すように、表面が平坦な基板５２上に形成された下地膜５３上に導電膜５４を形成し、エッチング等によりパターニングして互いに離間した島状の導電膜５４を形成する。基板５２及び下地膜５３は図１（ａ）に示した基板２及び下地膜３と同様である。導電膜５４の材料としては、例えば、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金若しくは化合物材料を用いることができる。これらの材料は単層で形成しても良いし、積層して形成してもよい。
【００４５】
続いて図４（ｂ）に示すように、島状導電膜５４のそれぞれを覆うように絶縁膜５５を形成することで、凸部５６を有する表面が絶縁性の絶縁性基板５１が得られる。導電膜５４を覆う絶縁膜５５の材料としては下地膜５３と同様（即ち、図１（ａ）の下地膜３と同様）の材料を用いることができる。絶縁膜５５の膜厚は概ね１ｎｍ〜１０ｎｍであり、１ｎｍ〜５ｎｍとすることが好ましい。尚、絶縁膜５５を積層膜とすることも可能であるが、積層した界面において電荷のトラップが生じ得るため、単層膜とすることが好ましい。
【００４６】
その後、図４（ｂ）に示した凸部５６を有する絶縁性基板５１を用いて、図１（ａ）〜（ｊ）に示したのと同様の工程を行うことにより、図４（ｃ）に示すＴＦＴ６０が得られる。尚、図４（ｃ）において図１（ｊ）と共通する部分については同じ符号を付した。図４（ｃ）のＴＦＴ６０では、各凸部５６内の導電膜５４はボトムゲートとして働き、凸部４上のゲート電極９と共にデュアルゲート構造をなしている。このようにデュアルゲート構造とすることで半導体膜６の厚さを半分にしたのと同等の効果を得ることができ、Ｓ値を一層改善する（即ち、低下させる）ことができる。また、ＴＦＴ６０の閾値電圧のばらつきを小さくするとともに、オフ電流を低減する効果も得られる。Ｓ値を低下させることで、低い閾値電圧でＴＦＴ６０を動作させることができる。従って、ＴＦＴ６０の動作速度を維持したまま電源電圧を下げることで消費電力を抑制することができる。
【００４７】
尚、図４（ｃ）のＴＦＴ６０では各凸部５６内に導電膜５４が形成されているが、必ずしも各凸部５６内に導電膜５４を形成する必要はない。例えば、図５に示すＴＦＴ６０ａのように、上面の半導体膜６にチャネル形成領域１３が形成される凸部（この例では中央の凸部）５６内にのみ導電膜５４を形成し、他の凸部５６は図１（ａ）の凸部４と同様に窒化シリコン、酸窒化シリコン、酸化シリコン等の絶縁材料で形成し内部に導電膜５４を有さないものとしてもよい。
【００４８】
図４（ｂ）に示した凸部５６内に導電膜５４を有する絶縁性基板５１を用いて、凸部５６上のゲート電極９を有さない、いわゆるボトムゲート構造のＴＦＴを形成することもできる。図６は、そのようなボトムゲート構造のＴＦＴ６０ｂを示す。
【００４９】
図６のＴＦＴ６０ｂを形成するには、まず、図４（ｂ）に示した凸部５６を有する絶縁性基板上５１に、図１（ｂ）〜（ｆ）の工程を用いて、島状半導体膜６を形成し、チャネル形成領域となる部分を薄膜化し、凸部５６上の薄膜化された半導体膜６の上面を覆う絶縁膜８を形成する（図７（ａ））。次に、図７（ｂ）に示すように、表面にレジスト６１を堆積した後、凸部５６内の導電膜（ゲート電極）５４をマスクとして下面から光を照射する裏面露光によりレジスト６１をパターニングする。続いて図７（ｃ）に示すように、露光されたレジスト６１の部分を除去して絶縁膜８上において導電膜５４と整合した位置にのみレジスト６１が残るようにする。このような裏面露光によりレジスト６１をパターニングするためのマスクを別途用意するのを不要とすることができる。そして図７（ｄ）に示すように、残ったレジスト６１をマスクとして半導体膜６への不純物の注入を行いソース領域１０、ドレイン領域１１、ＬＤＤ領域１２及びチャネル形成領域１３を形成する。その後、図７（ｅ）の工程で、レジスト６１を除去して層間絶縁膜１５を塗布し、コンタクト開口１６を形成する。最後に、図７（ｆ）の工程でコンタクト開口１６を通じてソース領域１０及びドレイン領域１１に接続する導電膜１７を形成する。これら図７（ｅ）及び（ｆ）に示した工程は、図１（ｉ）及び（ｊ）に示した工程と同様である。
【００５０】
このように凸部５６内の導電膜（ゲート電極）５４をマスクとして裏面露光によりレジスト６１をパターニングすることにより、自己整合的にレジスト６１のサイズを凸部５６内のゲート電極５４と概ね同じサイズとすることができる。即ち、レジスト６１のチャネル長方向の寸法Ｌ４は凸部５６上面の半導体膜６上の絶縁膜８のチャネル長方向の寸法Ｌ３よりも、半導体膜６の厚さ及び凸部５６内のゲート電極５４を覆う絶縁膜５５の厚さの分だけ小さい。これにより、レジスト６１をマスクとして不純物を注入する際、半導体膜６上の絶縁膜８を通じて凸部５６の側面に沿って延在する半導体膜６に不純物を注入し、ＬＤＤ領域１２を形成することができる。
【００５１】
図６に示したＴＦＴ６０ｂでは各凸部５６内に導電膜５４が形成されているが、必ずしも各凸部５６内に導電膜５４を形成する必要はない。例えば、図８に示すＴＦＴ６０ｃのように、上面の半導体膜６にチャネル形成領域１３が形成される凸部（この例では中央の凸部）５６内にのみ導電膜５４を形成し、他の凸部５６は図１（ａ）の凸部４と同様に窒化シリコン、酸窒化シリコン、酸化シリコン等の絶縁材料で形成し内部に導電膜５４を有さないものとしてもよい。この図８のＴＦＴ６０ｃは、図５のＴＦＴ６０ａにおいて上側のゲート電極９を除いたボトムゲート型の変形実施例と言うこともできる。
【００５２】
図９（ａ）は、図６に示したＴＦＴ６０ｂの変形実施例を示す断面図である。図９（ａ）のＴＦＴ６０ｄでは、凸部５６の側面が傾斜したテーパ形状となっている点が図６のＴＦＴ６０ｂと異なる。図９（ａ）のＴＦＴ６０ｄは、図４（ａ）の工程で島状導電膜５４を側面が傾斜したテーパ形状となるように形成することを除いて、図４（ａ）及び（ｂ）、図１（ｂ）〜（ｆ）、及び図７（ｂ）〜（ｅ）に示したのと同様の工程で作製することができる。尚、凸部５６内の導電膜（ゲート電極）５４の底部のチャネル長方向の寸法と凸部５６の上面上の半導体膜６を覆う絶縁膜８のチャネル長方向の寸法とが概ね同じとなる場合は、図７（ｃ）に示したような裏面露光を用いて絶縁膜８より小さいチャネル長方向の寸法を有するように不純物注入時のマスクとして働くレジスト６１をパターニングすることが困難である。従って、その場合、凸部５６の側面に沿って延在する半導体膜６の一部をＬＤＤ領域１２とするには、不純物注入時のマスクとして働くレジスト６１を露光・現像するためのマスクを別途用意する必要がある。
【００５３】
図９（ｂ）は図９（ａ）のＴＦＴ６０ｄの変形実施例を示す断面図である。図９（ｂ）のＴＦＴ６０ｅでは、上面の半導体膜６にチャネル形成領域１３が形成される中央の凸部５６内にのみ導電膜５４を形成し、他の凸部５６は図１（ａ）の凸部４と同様に窒化シリコン、酸窒化シリコン、酸化シリコン等の絶縁材料で形成し内部に導電膜５４を有さない点が、図９（ａ）のＴＦＴ６０ｄと異なる。尚、内部に導電膜５４を有さない凸部５６はテーパ形状にしなくてもよく、側面が基板５２の平坦な表面（主面）に対して垂直であってもよい。
【００５４】
図１（ｊ）のＴＦＴ２０、図３のＴＦＴ４０、図４（ｃ）のＴＦＴ６０及び図５のＴＦＴ６０ａは、凸部４、５６の上方にゲート電極９が設けられているが、このような上部ゲート電極９を側面が傾斜したテーパ形状としてもよい。図１０（ａ）のＴＦＴ２０ａ、図１０（ｂ）のＴＦＴ４０ａ、図１０（ｃ）のＴＦＴ６０ｆ及び図１０（ｄ）のＴＦＴ６０ｇは、それぞれ、図１（ｊ）のＴＦＴ２０、図３のＴＦＴ４０、図４（ｃ）のＴＦＴ６０及び図５のＴＦＴ６０ａの変形実施例であり、中央の凸部４または５６上に、側面が傾斜したテーパ形状のゲート電極９ａを有している。このようなテーパ形状のゲート電極９ａは、例えば図１（ｇ）に示した工程において、導電性を有する材料を成膜した後に、パターニングされたフォトレジストをマスクとしてエッチングする際、側面が傾斜するように適切なエッチング剤を用いることで形成することができる。このようなテーパ形状の上部ゲート電極９ａは、その上に設けられる絶縁膜との接合性がよくなるという利点を有する。
【００５５】
本発明の半導体装置（ＴＦＴ）及びその作製方法は、例えば、液晶表示装置の画素トランジスタや周辺駆動回路のスイッチング用ＴＦＴとして用いることができる。他の一般的な半導体集積回路内のスイッチングＴＦＴとして用いることもできる。本発明を適用可能な電子機器として、デスクトップ、床置き、または壁掛け型ディスプレイ、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体に記録された映像や静止画を再生し、それを表示し得るディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１１（Ａ）〜図１１（Ｈ）に示す。
【００５６】
図１１（Ａ）はデスクトップ、床置き、または壁掛け型ディスプレイであり、筐体３０１、支持台３０２、表示部３０３、スピーカー部３０４、ビデオ入力端子３０５等を含む。このようなディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用など任意の情報表示用表示装置として用いることができる。本発明の半導体装置は、このようなディスプレイの画素トランジスタ及び周辺駆動回路のスイッチングトランジスタとして用いることができ、それによって動作電圧低下による消費電力の低減、信頼性の向上を装置の大型化を伴うことなく実現することができる。
【００５７】
図１１（Ｂ）はデジタルカメラであり、本体３１１、表示部３１２、受像部３１３、操作キー３１４、外部接続ポート３１５、シャッター３１６等を有する。本発明の半導体装置は、このようなデジタルカメラの表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタとして用いることができ、それによって動作電圧低下による消費電力の低減、信頼性の向上を装置の大型化を伴うことなく実現することができる。
【００５８】
図１１（Ｃ）はコンピュータであり、本体３２１、筐体３２２、表示部３２３、キーボード３２４、外部接続ポート３２５、ポインティングマウス３２６等を有する。なおコンピュータには、中央演算装置（ＣＰＵ）、記録媒体等を搭載した所謂ノート型コンピュータ、別体化された所謂デスクトップ型コンピュータが含まれる。本発明の半導体装置は、このようなコンピュータの表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタとして用いることができ、それによって動作電圧低下による消費電力の低減、信頼性の向上を装置の大型化を伴うことなく実現することができる。
【００５９】
図１１（Ｄ）はモバイルコンピュータであり、本体３３１、表示部３３２、スイッチ３３３、操作キー３３４、赤外線ポート３３５等を有する。本発明の半導体装置は、このようなモバイルコンピュータの表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタとして用いることができ、それによって動作電圧低下による消費電力の低減、信頼性の向上を装置の大型化を伴うことなく実現することができる。
【００６０】
図１１（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３４１、筐体３４２、第１表示部３４３、第２表示部３４４、記録媒体（ＤＶＤ等）読み込み部３４５、操作キー３４６、スピーカー部３４７等を有する。第１表示部３４３は主として画像情報を表示し、第２表示部３４４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の半導体装置は、このような携帯型画像再生装置の第１及び第２表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタとして用いることができ、それによって動作電圧低下による消費電力の低減、信頼性の向上を装置の大型化を伴うことなく実現することができる。
【００６１】
図１１（Ｆ）はゴーグル型ディスプレイであり、本体３５１、表示部３５２、アーム部３５３等を有する。本発明の半導体装置は、このようなゴーグル型ディスプレイの表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタとして用いることができ、それによって動作電圧低下による消費電力の低減、信頼性の向上を装置の大型化を伴うことなく実現することができる。
【００６２】
図１１（Ｇ）はビデオカメラであり、本体３６１、表示部３６２、筐体３６３、外部接続ポート３６４、リモコン受信部３６５、受像部３６６、バッテリー３６７、音声入力部３６８、操作キー３６９等を有する。本発明の半導体装置は、このようなビデオカメラの表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタとして用いることができ、それによって動作電圧低下による消費電力の低減、信頼性の向上を装置の大型化を伴うことなく実現することができる。
【００６３】
図１１（Ｈ）は携帯電話機であり、本体３７１、筐体３７２、表示部３７３、音声入力部３７４、音声出力部３７５、操作キー３７６、外部接続ポート３７７、アンテナ３７８等を有する。本発明の半導体装置は、このような携帯電話機の表示部の画素トランジスタ及び周辺駆動回路のスイッチングトランジスタとして用いることができ、それによって動作電圧低下による消費電力の低減、信頼性の向上を装置の大型化を伴うことなく実現することができる。
【００６４】
尚、上記したような電子機器の表示部は、例えば各画素にＬＥＤや有機ＥＬなどの発光素子を用いた自発光型とすることも、或いは、液晶ディスプレイのようにバックライトなど別の光源を用いたものとすることもできるが、自発光型の場合、バックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。
【００６５】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示し、ＴＶ受像器として用いられたりすることが多くなり、特に動画情報を表示する機会が増してきている。表示部が自発光型の場合、有機ＥＬ等の発光材料の応答速度は液晶に比べて非常に速いため、そのような動画表示に好適である。また、時間分割駆動を行う上でも好ましい。発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【００６６】
自発光型の表示部では発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部を自発光型とする場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【００６７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【図面の簡単な説明】
【００６８】
【図１（ａ）】本発明に基づく半導体装置の作製方法の一実施例を示す断面図。
【図１（ｂ）】本発明に基づく半導体装置の作製方法の一実施例を示す断面図。
【図１（ｃ）】本発明に基づく半導体装置の作製方法の一実施例を示す断面図。
【図１（ｄ）】本発明に基づく半導体装置の作製方法の一実施例を示す断面図。
【図１（ｅ）】本発明に基づく半導体装置の作製方法の一実施例を示す断面図。
【図１（ｆ）】本発明に基づく半導体装置の作製方法の一実施例を示す断面図。
【図１（ｇ）】本発明に基づく半導体装置の作製方法の一実施例を示す断面図。
【図１（ｈ）】本発明に基づく半導体装置の作製方法の一実施例を示す断面図。
【図１（ｉ）】本発明に基づく半導体装置の作製方法の一実施例を示す断面図。
【図１（ｊ）】本発明に基づく半導体装置の作製方法の一実施例を示す断面図。
【図２（ａ）】表面に凸部を有する絶縁性基板の形成方法の別実施例を示す断面図。
【図２（ｂ）】表面に凸部を有する絶縁性基板の形成方法の別実施例を示す断面図。
【図２（ｃ）】表面に凸部を有する絶縁性基板の形成方法の別実施例を示す断面図。
【図３】本発明に基づく半導体装置の別の実施例を示す断面図。
【図４（ａ）】表面に凸部を有する絶縁性基板の形成方法の更に別実施例を示す断面図。
【図４（ｂ）】表面に凸部を有する絶縁性基板の形成方法の更に別実施例を示す断面図。
【図４（ｃ）】図４（ｂ）に示した表面に凸部を有する絶縁性基板を用いて作製した半導体装置の断面図。
【図５】図４（ｃ）に示した半導体装置の変形実施例を示す断面図。
【図６】本発明に基づく半導体装置の更に別の実施例を示す断面図。
【図７（ａ）】図６に示した半導体装置の作製プロセスの一工程を示す断面図。
【図７（ｂ）】図６に示した半導体装置の作製プロセスの一工程を示す断面図。
【図７（ｃ）】図６に示した半導体装置の作製プロセスの一工程を示す断面図。
【図７（ｄ）】図６に示した半導体装置の作製プロセスの一工程を示す断面図。
【図７（ｅ）】図６に示した半導体装置の作製プロセスの一工程を示す断面図。
【図７（ｆ）】図６に示した半導体装置の作製プロセスの一工程を示す断面図。
【図８】図５に示した半導体装置の変形実施例を示す断面図。
【図９（ａ）】図６に示した半導体装置の変形実施例を示す断面図。
【図９（ｂ）】図８に示した半導体装置の変形実施例を示す断面図。
【図１０（ａ）】図１（ｊ）に示した半導体装置の変形実施例を示す断面図。
【図１０（ｂ）】図３に示した半導体装置の変形実施例を示す断面図。
【図１０（ｃ）】図４（ｃ）に示した半導体装置の変形実施例を示す断面図。
【図１０（ｄ）】図５に示した半導体装置の変形実施例を示す断面図。
【図１１】本発明が適用される電子機器を示す斜視図。
【符号の説明】
【００６９】
１、２６、５１  凸部を有する絶縁性基板
４、２４、５６  凸部
５、２５  凹部
２、２２、５２  表面が平坦な基板
３、５３  下地膜
６  半導体膜
７、２３、６１  レジスト
８  絶縁膜
９  ゲート電極
１０  ソース領域
１１  ドレイン領域
１２  ＬＤＤ領域
１３  チャネル形成領域
１５  層間絶縁膜
１６  開口部
１７  導電層
５４  導電膜
５５  絶縁膜
２０、２０ａ、４０、４０ａ、６０、６０ａ〜６０ｇ  ＴＦＴ
【図１（ａ）】
0005371144.tif 000002
【図１（ｂ）】
0005371144.tif 000003
【図１（ｃ）】
0005371144.tif 000004
【図１（ｄ）】
0005371144.tif 000005
【図１（ｅ）】
0005371144.tif 000006
【図１（ｆ）】
0005371144.tif 000007
【図１（ｇ）】
0005371144.tif 000008
【図１（ｈ）】
0005371144.tif 000009
【図１（ｉ）】
0005371144.tif 000010
【図１（ｊ）】
0005371144.tif 000011
【図２（ａ）】
0005371144.tif 000012
【図２（ｂ）】
0005371144.tif 000013
【図２（ｃ）】
0005371144.tif 000014
【図３】
0005371144.tif 000015
【図４（ａ）】
0005371144.tif 000016
【図４（ｂ）】
0005371144.tif 000017
【図４（ｃ）】
0005371144.tif 000018
【図５】
0005371144.tif 000019
【図６】
0005371144.tif 000020
【図７（ａ）】
0005371144.tif 000021
【図７（ｂ）】
0005371144.tif 000022
【図７（ｃ）】
0005371144.tif 000023
【図７（ｄ）】
0005371144.tif 000024
【図７（ｅ）】
0005371144.tif 000025
【図７（ｆ）】
0005371144.tif 000026
【図８】
0005371144.tif 000027
【図９（ａ）】
0005371144.tif 000028
【図９（ｂ）】
0005371144.tif 000029
【図１０（ａ）】
0005371144.tif 000030
【図１０（ｂ）】
0005371144.tif 000031
【図１０（ｃ）】
0005371144.tif 000032
【図１０（ｄ）】
0005371144.tif 000033
【図１１】
0005371144.tif 000034