(57)【特許請求の範囲】
【請求項１】
第１のソース配線層、第２のソース配線層、及び、前記第１のソース配線層と前記第２のソース配線層とに挟まれたゲート配線層を同じ工程で形成し、
前記第１のソース配線層、前記第２のソース配線層、及び前記ゲート配線層上にゲート絶縁層を形成し、
前記ゲート絶縁層上に第１の半導体膜及び一導電型を付与する不純物が添加された第２の半導体膜を積層し、
前記第２の半導体膜上に第１のマスク層を形成し、
前記第１のマスク層を用いて前記ゲート絶縁層、前記第１の半導体膜及び前記第２の半導体膜をエッチングして、前記第１のソース配線層に達する第１の開口、及び前記第２のソース配線層に達する第２の開口を形成し、
前記第１のマスク層をアッシングして第２のマスク層を形成し、
前記第２のマスク層を用いて前記第１の半導体膜及び前記第２の半導体膜をエッチングして、第１の半導体層及び一導電型を付与する不純物が添加された第２の半導体層を形成し、
前記ゲート配線層、前記第１のソース配線層、前記第２のソース配線層、前記ゲート絶縁層、前記第１の半導体層及び前記第２の半導体層上に透光性導電膜及び導電膜の積層を形成し、
前記透光性導電膜及び前記導電膜上に第３のマスク層を形成し、
前記第３のマスク層を用いて前記第１の半導体層、前記第２の半導体層、前記透光性導電膜及び前記導電膜をエッチングして、凹部を有する半導体層、ソース領域、ドレイン領域、並びに透光性導電層と導電層との積層を形成し、
前記第３のマスク層をアッシングして第４のマスク層を形成し、
前記第４のマスク層を用いて、前記導電層を選択的にエッチングして前記透光性導電層を露出させて画素電極層を形成するとともに、前記第１の開口及び前記第２の開口を介して前記第１のソース配線層及び前記第２のソース配線層を電気的に接続するソース電極層又はドレイン電極層を形成し、
前記第１のマスク層及び前記第３のマスク層は、透過した光が複数の強度となる露光マスクを用いて形成し、
前記凹部を有する半導体層は、前記ソース領域及び前記ドレイン領域と重なる領域の膜厚より薄い膜厚の領域を有することを特徴とする表示装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも画素部に薄膜トランジスタを用いた表示装置及び表示装置の作製方法に関する。
【背景技術】
【０００２】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００３】
画像表示装置のスイッチング素子として、非晶質半導体膜を用いた薄膜トランジスタ、または多結晶半導体膜を用いた薄膜トランジスタ等が用いられている。
【０００４】
薄膜トランジスタの作製には、多数の露光マスク（フォトマスクともいう）を用い、フォトリソグラフィ工程によって積層構造を形成する方法が用いられる。しかし、製造コストの削減や歩留まりの向上のためには工程数を減少させることが重要であり、フォトリソグラフィ工程数、すなわち、露光マスク数を削減する技術が考えられている（例えば、特許文献１及び特許文献２参照。）。
【特許文献１】特開２００１−３１３３９７号公報
【特許文献２】特開２００７−１３３３７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献が着目するように、フォトリソグラフィ工程は、フォトレジストの形成、露光マスクを用いた露光処理、現像処理などからなる。更にこれらに加えて洗浄処理や検査なども含み得る、多数の工程を含む工程であり、製造コストや歩留まり、生産性などに大きく影響を与える要因の１つである。中でも設計や製造コストが高い露光マスク数の削減は大きな課題である。
【０００６】
上述した問題に鑑み、本発明は、露光マスク数を削減することでフォトリソグラフィ工程を簡略化し、信頼性のある表示装置を低コストで生産性よく作製することを課題の一とする。
【課題を解決するための手段】
【０００７】
チャネルエッチ構造の逆スタガ型薄膜トランジスタを有する表示装置の作製方法において、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたマスク層を用いてエッチング工程を行う。さらに、基板上にゲート配線層とソース配線層を同工程で形成し、ゲート配線層とソース配線層の交差部においてはソース配線層を分断（切断）した形状とする。分断されたソース配線層は開口（コンタクトホール）を介してゲート絶縁層上にソース電極層及びドレイン電極層と同工程で形成された配線層を介して電気的に接続する。
【０００８】
ソース電極層及びドレイン電極層は透光性導電層と導電層との積層で形成し、画素電極層は導電層を選択的に除去し、透光性導電層を露出させて形成する。
【０００９】
多階調マスクを用いて形成したマスク層は複数の膜厚を有する形状となり、アッシングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するマスク層を形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【００１０】
ゲート配線層、ソース配線層、ソース電極層及びドレイン電極層として用いる導電層は、光に対して反射性を有する導電性材料を用い、一方基板や画素電極層は透光性を有する材料を用いる。薄膜トランジスタの保護膜として機能する絶縁膜のエッチング工程に用いるマスク層を形成する露光工程において、基板の素子形成側の反対側（裏側ともいう）より光を照射して、反射性を有するゲート配線層、ソース配線層、ソース電極層及びドレイン電極層として用いる導電層をマスクとして用いる裏面露光を行うことができる。従って、絶縁膜のエッチング用の露光マスクを形成しなくてもよいため、さらにフォトリソグラフィ工程の回数を削減することができる。
【００１１】
さらにフォトリソグラフィ工程によって形成されたマスク層は、加熱処理（リフローともいう）によって形状を加工することができる。加熱処理によってマスク層は、その周辺が拡大するように延長し、より絶縁膜上の広い領域を覆う形状となる。
【００１２】
ソース電極層又はドレイン電極層と画素電極層とが絶縁膜を介さずに直接接して設けられる構成であるため、ソース電極層又はドレイン電極層と画素電極層間に形成される寄生容量を低減できる。一方、ソース配線層は画素電極層とゲート絶縁層を介して形成されるため、微細な設計であっても形状不良によるソース配線層と画素電極層とのショートなどの電気的不良を防ぐことができる。
【００１３】
従って、露光マスク数を削減することでフォトリソグラフィ工程を簡略化し、信頼性のある表示装置を低コストで生産性よく作製することができる。
【００１４】
本発明の表示装置の作製方法の一は、透光性基板上にゲート配線層、ゲート配線層を挟んで第１のソース配線層及び第２のソース配線層を形成する。ゲート配線層、第１のソース配線層及び第２のソース配線層上にゲート絶縁層を形成する。ゲート絶縁層上に半導体膜及び一導電型を付与する不純物が添加された半導体膜を積層する。一導電型を付与する不純物が添加された半導体膜上に第１のマスク層を形成する。第１のマスク層を用いてゲート絶縁層、半導体膜及び一導電型を付与する不純物が添加された半導体膜をエッチングして、第１のソース配線層に達する第１の開口、及び第２のソース配線層に達する第２の開口を形成する。第１のマスク層をアッシングして第２のマスク層を形成する。第２のマスク層を用いて半導体膜及び一導電型を付与する不純物が添加された半導体膜をエッチングして、半導体層及び一導電型を付与する不純物が添加された半導体層を形成する。ゲート配線層、第１のソース配線層、第２のソース配線層、ゲート絶縁層、半導体層及び一導電型を付与する不純物が添加された半導体層上に透光性導電膜及び導電膜の積層を形成する。透光性導電膜及び導電膜上に第３のマスク層を形成する。第３のマスク層を用いて透光性導電膜及び導電膜をエッチングして、凹部を有する半導体層、ソース領域、ドレイン領域、透光性導電層と導電層との積層であるソース電極層及びドレイン電極層を形成する。第３のマスク層をアッシングして第４のマスク層を形成する。第４のマスク層を用いてソース電極層又はドレイン電極層の導電層を選択的にエッチングして透光性導電層を露出させ画素電極層を形成する。第１の開口及び第２の開口を介して第１のソース配線層及び第２のソース配線層を電気的に接続するソース電極層又はドレイン電極層を形成する。第１のマスク層及び第３のマスク層は透過した光が複数の強度となる露光マスクを用いて形成する。凹部を有する半導体層において、ソース領域及びドレイン領域と重なる領域の膜厚より薄い膜厚の領域を有する。
【００１５】
上記構成において、画素電極として機能する透光性導電層上に液晶層を形成し、液晶表示装置を作製することができる。画素電極層として用いる領域を透光性導電層とすることで透過型液晶表示装置を作製することができ、画素電極層として用いる領域に一部反射性の導電層を有することで半透過型液晶表示装置を作製することができる。
【発明の効果】
【００１６】
本発明により、露光マスク数を削減することでフォトリソグラフィ工程を簡略化し、信頼性のある表示装置を低コストで生産性よく作製することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、薄膜トランジスタを有する表示装置及びその作製工程について、図１乃至図７を用いて説明する。
【００１８】
薄膜トランジスタはｐ型よりもｎ型の方が、移動度が高いので駆動回路に用いるのにより適しているが、本発明では、薄膜トランジスタはｎ型であってもｐ型であってもどちらでも良い。いずれの極性の薄膜トランジスタを用いる場合でも、同一の基板上に形成する薄膜トランジスタを全て同じ極性にそろえておくことが、工程数を抑えるためにも望ましい。ここでは、ｎチャネル型の薄膜トランジスタを用いて説明する。
【００１９】
図１（Ａ）乃至（Ｃ）及び図２（Ａ）乃至（Ｃ）は本発明のアクティブマトリックス基板を用いた薄膜トランジスタを有する表示装置の平面図の一例であり、図１（Ａ）及び図２（Ａ）では簡略化のため、マトリックス状に配置された複数の画素のうち１つの画素構成を示している。図１（Ｂ）（Ｃ）及び図２（Ｂ）（Ｃ）は、外部回路とアクティブマトリックス基板とを電気的に接続するための端子部を示している。また、図３乃至図６は、薄膜トランジスタを有する表示装置の作製工程を示す図である。図３乃至図６において、Ｘ−Ｘ’、Ｙ−Ｙ’、Ｚ−Ｚ’はそれぞれ図１及び図２における線Ｘ−Ｘ’、Ｙ−Ｙ’、Ｚ−Ｚ’の断面に対応する。
【００２０】
図１（Ａ）に示すように、アクティブマトリックス基板には、互いに並行に配置された複数のゲート配線層（ゲート信号線ともいう）と、各ゲート配線層に交差するソース配線層（ソース信号線ともいう）を複数有している。基板上にゲート配線層とソース配線層を同工程で形成し、ゲート配線層とソース配線層の交差部においてはソース配線層を分断（切断）した形状とする。分断されたソース配線層は開口（コンタクトホール）を介してゲート絶縁層上にソース電極層及びドレイン電極層と同工程で形成された配線層を介して電気的に接続する。
【００２１】
ソース電極層及びドレイン電極層は透光性導電層と導電層（金属膜）との積層で形成し、画素電極層は導電層を選択的に除去し、透光性導電層を露出させて形成する。
【００２２】
ゲート配線層とソース配線層とで囲まれた領域には、画素電極として機能する透光性導電層が配置しており、透光性導電層を一部隣接するゲート配線層に重畳して設け、保持容量を形成している。
【００２３】
さらにゲート配線層とソース配線層の交差部付近には、スイッチング素子として薄膜トランジスタ（ＴＦＴともいう）が設けられている。この薄膜トランジスタは、チャネルエッチ構造の逆スタガ型薄膜トランジスタである。
【００２４】
本発明では、分断されたソース配線層は開口（コンタクトホール）を介してゲート絶縁層上にソース電極層及びドレイン電極層と同工程で形成された配線層を介して電気的に接続する。そのため、接続点である開口において接触不良が発生した場合には、ソース配線層として機能しなくなってしまう。ソース配線層と開口における接続方法の例を図７（Ａ）（Ｂ）に示す。
【００２５】
図７（Ａ）は、接触不良の可能性を低減するため、接続のためのゲート絶縁層の開口を複数個設けた例である。ソース配線層２３６とソース配線層２０２は、開口２５１ａ１、２５１ａ２、開口２５１ｂ１、２５１ｂ２に形成される透光性導電層２１８ａ及び導電層２２５ａによって電気的に接続されている。この場合、一方の開口でコンタクト不良が発生した場合にも、他方の開口で接続されるため信号線としての機能が維持される。また図７（Ｂ）は、ソース配線層２３６とソース配線層２０２の端部も含めた位置にゲート絶縁層の開口２５２ａ、２５２ｂを形成する例である。これにより、ソース配線層２３６及びソース配線層２０２と、透光性導電層２１８ａ及び導電層２２５ａとの接続をソース配線層２３６とソース配線層２０２端部でも行うことで断線不良の可能性を低減することができる。
【００２６】
図１乃至図６において、Ｙ−Ｙ’、Ｚ−Ｚ’は端子部の構造である。Ｙ−Ｙ’は画素周辺部に引き回されたゲート配線層と同工程で形成される配線が端子と接続する箇所の断面構造を示す。ゲート配線層と同工程で形成される配線はゲート絶縁層に形成された開口を介してソース電極層及びドレイン電極層と同工程で形成された透光性導電層及び導電層の積層に接続し、積層は端子部手前で透光性導電層単層の層構造となり、端子部へと伸びる。Ｚ−Ｚ’は画素周辺部に引き回されたソース電極層及びドレイン電極層と同工程で形成される配線が端子と接続する箇所の断面構造を示す。引き回されたソース電極層及びドレイン電極層と同工程で形成される配線は透光性導電層及び導電層の積層であり、端子部では透光性導電層の単層となる。図１（Ｂ）（Ｃ）及び図２（Ｂ）（Ｃ）で示す端子部において、露出した透光性導電層は異方性導電層などの導電性接着剤を介して、基板外部の駆動回路と電気的に接続する。
【００２７】
図２（Ａ）乃至（Ｃ）は、図１（Ａ）乃至（Ｃ）の工程後、保護膜として、画素領域に開口を有する絶縁膜２３１を形成する工程を示す。絶縁膜２３１により薄膜トランジスタ２３５は汚染物質による特性低下を防止することができる。
【００２８】
以下、作製方法を詳細に説明する。透光性基板２００上にソース配線層２０１、２０２、ゲート配線層２０３を形成する（図３（Ａ）。透光性基板２００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。透光性基板２００の大きさは、３２０ｍｍ×４００ｍｍ、３７０ｍｍ×４７０ｍｍ、５５０ｍｍ×６５０ｍｍ、６００ｍｍ×７２０ｍｍ、６８０ｍｍ×８８０ｍｍ、７３０ｍｍ×９２０ｍｍ、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５０ｍｍ、１１５０ｍｍ×１３００ｍｍ、１５００ｍｍ×１８００ｍｍ、１９００ｍｍ×２２００ｍｍ、２１６０ｍｍ×２４６０ｍｍ、２４００ｍｍ×２８００ｍｍ、又は２８５０ｍｍ×３０５０ｍｍ等を用いることができる。
【００２９】
ソース配線層２０１、２０２、ゲート配線層２０３は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウムなどの金属材料またはその合金材料を用いて形成する。ソース配線層２０１、２０２、ゲート配線層２０３は、スパッタリング法や真空蒸着法で透光性基板２００上に導電膜を形成し、当該導電膜上にフォトリソグラフィ技術またはインクジェット法によりマスク層を形成し、当該マスク層を用いて導電膜をエッチングすることで、形成することができる。また、銀、金、銅などの導電性ナノペーストを用いてインクジェット法により吐出し焼成して、ソース配線層２０１、２０２、ゲート配線層２０３を形成することができる。なお、ソース配線層２０１、２０２、ゲート配線層２０３の密着性向上や拡散を防ぐバリアメタルとして、上記金属材料の窒化物膜を、透光性基板２００及びソース配線層２０１、２０２、ゲート配線層２０３の間に設けてもよい。
【００３０】
また、ソース配線層２０１、２０２、ゲート配線層２０３は積層構造としてもよく、上層にバリアメタルとして高融点金属膜を形成してもよい。透光性基板２００側からアルミニウム膜とモリブデン膜の積層、銅膜とモリブデン膜との積層、銅膜と窒化チタン膜との積層、銅膜と窒化タンタル膜との積層などを用いることができる。ソース配線層２０１、２０２、ゲート配線層２０３はアルミニウムなどの低抵抗金属材料が好ましい。上記積層構造において、上層に形成される高融点金属であるモリブデン膜や、窒化チタン膜、窒化タンタル膜などの窒化物膜はバリアメタルとしての効果を有する。
【００３１】
なお、ソース配線層２０１、２０２、ゲート配線層２０３上には半導体膜や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。
【００３２】
次に、ソース配線層２０１、２０２、ゲート配線層２０３上に、ゲート絶縁層２０４、半導体膜２０５、一導電型を付与する不純物が添加された半導体膜２０６を順に形成する（図３（Ｂ）参照。）。
【００３３】
なお、ゲート絶縁層２０４、半導体膜２０５、一導電型を付与する不純物が添加された半導体膜２０６を大気に触れさせることなく連続的に形成してもよい。ゲート絶縁層２０４、半導体膜２０５、一導電型を付与する不純物が添加された半導体膜２０６を大気に触れさせることなく連続成膜することで、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
【００３４】
ゲート絶縁層２０４は、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。本実施の形態では、ゲート絶縁層２０４として、窒化珪素膜または窒化酸化珪素膜と、酸化珪素膜または酸化窒化珪素膜との順に積層して形成する形態を示す。なお、ゲート絶縁層を２層とせず、基板側から窒化珪素膜または窒化酸化珪素膜と、酸化珪素膜または酸化窒化珪素膜と、窒化珪素膜または窒化酸化珪素膜との順に３層積層して形成することができる。また、ゲート絶縁層を、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜の単層で形成することができる。更には、周波数が１ＧＨｚのマイクロ波プラズマＣＶＤ装置を用いてゲート絶縁層を形成することが好ましい。マイクロ波プラズマＣＶＤ装置で形成した酸化窒化珪素膜、窒化酸化珪素膜は、耐圧が高く、後に形成される薄膜トランジスタの信頼性を高めることができる。
【００３５】
ゲート絶縁層の３層積層構造の例として、ゲート電極層上に１層目として窒化珪素膜または窒化酸化珪素膜と、２層目として酸化窒化珪素膜と、３層目として窒化珪素膜とを積層とし、最上層の窒化珪素膜上に半導体膜を形成してもよい。この場合、１層目の窒化珪素膜または窒化酸化珪素膜は膜厚が５０ｎｍより厚い方がよく、ナトリウムなどの不純物を遮断するバリア、ゲート電極のヒロックの防止、ゲート電極の酸化防止などの効果を奏する。３層目の窒化珪素膜は半導体膜の密着性向上、酸化防止としての効果を奏する。
【００３６】
このようにゲート絶縁層表面に極薄膜の窒化珪素膜のような窒化膜を形成することで半導体膜の密着性を向上することができる。窒化膜はプラズマＣＶＤ法により成膜してもよく、マイクロ波による高密度で低温なプラズマ処理によって窒化処理を行ってもよい。また、反応室にシランフラッシュ処理を行う際に窒化珪素膜、窒化酸化珪素膜を形成してもよい。
【００３７】
ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれるものをいう。
【００３８】
一導電型を付与する不純物が添加された半導体膜２０６は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素にＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にＢ２Ｈ６などの不純物気体を加えれば良い。一導電型を付与する不純物が添加された半導体膜２０６は、非晶質半導体、微結晶半導体、または多結晶半導体で形成することができる。一導電型を付与する不純物が添加された半導体膜２０６は膜厚２〜５０ｎｍ（好ましくは１０〜３０ｎｍ）とすればよい。
【００３９】
半導体膜２０５及び一導電型を付与する不純物が添加された半導体膜２０６上にマスク層２０７ａ乃至２０７ｅを形成する（図３（Ｃ）参照。）。
【００４０】
本実施の形態では、マスク層２０７ａ乃至２０７ｅを形成するために多階調（高階調）マスクを用いた露光を行う例を示す。マスク層２０７ａ乃至２０７ｅを形成するためレジストを形成する。レジストは、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。
【００４１】
次に、露光マスクとして多階調マスク５９を用いて、レジストに光を照射して、レジストを露光する。
【００４２】
ここで、多階調マスク５９を用いた露光について、図１３を用いて説明する。
【００４３】
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行うことが可能なマスクであり、透過した光が複数の強度となる露光マスクである。一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、露光マスクの枚数を削減することが可能である。
【００４４】
多階調マスクの代表例としては、図１３（Ａ）に示すようなグレートーンマスク５９ａ、図１３（Ｃ）に示すようなハーフトーンマスク５９ｂがある。
【００４５】
図１３（Ａ）に示すように、グレートーンマスク５９ａは、透光性基板１６３及びその上に形成される遮光部１６４並びに回折格子１６５で構成される。遮光部１６４においては、光の透過率が０％である。一方、回折格子１６５はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子１６５は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
【００４６】
透光性基板１６３としては、石英等の透光性基板を用いることができる。遮光部１６４及び回折格子１６５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
【００４７】
グレートーンマスク５９ａに露光光を照射した場合、図１３（Ｂ）に示すように、遮光部１６４においては、光透過率１６６は０％であり、遮光部１６４及び回折格子１６５が設けられていない領域では光透過率１６６は１００％である。また、回折格子１６５においては、１０〜７０％の範囲で調整可能である。回折格子１６５における光の透過率の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
【００４８】
図１３（Ｃ）に示すように、ハーフトーンマスク５９ｂは、透光性基板１６３及びその上に形成される半透過部１６７並びに遮光部１６８で構成される。半透過部１６７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部１６８は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
【００４９】
ハーフトーンマスク５９ｂに露光光を照射した場合、図１３（Ｄ）に示すように、遮光部１６８においては、光透過率１６９は０％であり、遮光部１６８及び半透過部１６７が設けられていない領域では光透過率１６９は１００％である。また、半透過部１６７においては、１０〜７０％の範囲で調整可能である。半透過部１６７に於ける光の透過率の調整は、半透過部１６７の材料により調整により可能である。
【００５０】
多階調マスクを用いて露光した後、現像することで、図３（Ｃ）に示すように膜厚の異なる領域を有するマスク層２０７ａ乃至２０７ｅを形成することができる。
【００５１】
次に、マスク層２０７ａ乃至２０７ｅを用いて、ゲート絶縁層２０４、半導体膜２０５、一導電型を付与する不純物が添加された半導体膜２０６をエッチングし、ソース配線層２３６に達する開口２０８ａ、ソース配線層２０２に達する開口２０８ｂ、ソース配線層２０１に達する開口２０９を形成する（図３（Ｄ）参照。）。
【００５２】
次に、マスク層２０７ａ乃至２０７ｅをアッシングする。この結果、マスク層２０７ａ乃至２０７ｅの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のマスク層２０７ａ乃至２０７ｅのレジストは除去され、マスク層２１０を形成することができる（図４（Ａ）参照。）。
【００５３】
マスク層２１０を用いて、半導体膜２０５、一導電型を付与する不純物が添加された半導体膜２０６をエッチングし、半導体層２１１、一導電型を付与する不純物が添加された半導体層２１２を形成する（図４（Ｂ）参照。）。この後、マスク層２１０を除去する。
【００５４】
露光マスクとして多階調マスクを用いて形成したマスク層は複数の膜厚を有する形状となり、アッシングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するマスク層を形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【００５５】
開口２０８ｂ、２０９、ゲート絶縁層２０４、半導体層２１１、一導電型を付与する不純物が添加された半導体層２１２上に透光性導電膜２１３及び導電膜２１４を順に積層して形成する（図４（Ｃ）参照。）。本実施の形態では導電膜２１４は金属膜であり、光に対して反射性を有する。
【００５６】
透光性導電膜２１３は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【００５７】
また、透光性導電膜２１３として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した透光性導電膜は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【００５８】
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
【００５９】
導電膜２１４としては、反射性を有する金属膜を用いることができ、チタン、タングステン、ニッケル、金、白金、銀、銅、タンタル、モリブデン、アルミニウム、マグネシウム、カルシウム、リチウム、などの材料、又は上記材料の合金、若しくはその窒化物を用いて単層または積層で形成することが好ましい。また、一導電型を付与する不純物が添加された半導体膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。
【００６０】
導電膜２１４は、スパッタリング法や真空蒸着法で形成すればよい。また、導電膜２１４は、銀、金、銅などの導電性ナノペーストを用いてスクリーン印刷法、インクジェット法等を用いて吐出し焼成して形成しても良い。
【００６１】
透光性導電膜２１３及び導電膜２１４上にマスク層２１５ａ乃至２１５ｄを形成する（図４（Ｄ）参照。）。本実施の形態では、マスク層２１５ａ乃至２１５ｄは、マスク層２０７ａ乃至２０７ｄと同様に多階調（高階調）マスクを用いた露光を行って形成する。
【００６２】
多階調マスクを用いて露光した後、現像することで、図４（Ｄ）に示すように膜厚の異なる領域を有するマスク層２１５ａ乃至２１５ｄを形成することができる。
【００６３】
マスク層２１５ａ乃至２１５ｄを用いて、半導体層２１１、一導電型を付与する不純物が添加された半導体層２１２、透光性導電膜２１３及び導電膜２１４をエッチングし、凹部を有する半導体層２１６、一導電型を付与する不純物が添加された半導体層であるソース領域又はドレイン領域２１７ａ、２１７ｂ、透光性導電層２１８ａ、２１８ｂ、２１９、２２０、導電層２２１ａ、２２１ｂ、２２２、２２３を形成する（図５（Ａ）参照。）。
【００６４】
次に、マスク層２１５ａ乃至２１５ｄをアッシングする。この結果、マスク層２１５ａ乃至２１５ｄの面積が縮小し、厚さが薄くなる。このとき、マスク層２１５ａ乃至２１５ｄの膜厚の薄い領域のレジストは除去され、マスク層２２４ａ乃至２２４ｄを形成することができる（図５（Ｂ）参照。）。また、マスク層２１５ａ乃至２１５ｄは等方的にアッシングされるため、マスク層２２４ａ乃至２２４ｄの端部は、マスク層２１５ａ乃至２１５ｄの端部と一致せずより後退し縮小する。
【００６５】
マスク層２２４ａ乃至２２４ｄを用いて、導電層２２１ａ、２２１ｂ、２２２、２２３をエッチングし、ソース電極層又はドレイン電極層として機能する導電層２２５ａ、２２５ｂ、導電層２２６、導電層２２７を形成する（図５（Ｃ）参照。）。
【００６６】
透光性導電層２１８ｂ上の導電層２２１ｂを選択的に除去し、透光性導電層２１８ｂを露出させることで、画素電極層を形成する。画素電極層として用いる領域を透光性導電層とすることで透過型液晶表示装置を作製することができ、画素電極層として用いる領域に一部反射性の導電層を残存させると半透過型液晶表示装置を作製することができる。
【００６７】
マスク層２２４ａ乃至２２４ｄの形状を反映し、導電層２２５ａ、２２５ｂの端部は、積層する透光性導電層２１８ａ、２１８ｂ及びソース領域又はドレイン領域２１７ａ、２１７ｂの端部と一致せずより縮小して後退し、導電層２２５ａ、２２５ｂの外側に透光性導電層２１８ａ、２１８ｂ及びソース領域又はドレイン領域２１７ａ、２１７ｂが突出した形状となる。同様に導電層２２６、２２７の外側に透光性導電層２１９、２２０が突出した形状となる。この後、マスク層２２４ａ乃至２２４ｄを除去する。
【００６８】
次に、導電層２２５ａ、２２５ｂ、導電層２２６、２２７、透光性導電層２１８ａ、２１８ｂ、２１９、２２０、ソース領域又はドレイン領域２１７ａ、２１７ｂ、凹部を有する半導体層２１６、及びゲート絶縁層２０４上に絶縁膜２２８を形成する（図５（Ｄ）参照。）。
【００６９】
絶縁膜２２８は、ゲート絶縁層２０４と同様に形成することができる。なお、絶縁膜２２８は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。本実施の形態では窒化珪素膜を用いる。
【００７０】
絶縁膜２２８上にマスク層２２９ａ乃至２２９ｃを形成する（図６（Ａ）参照。）。
【００７１】
ゲート配線層２０３、ソース配線層２０１、２０２、導電層２２５ａ、２２５ｂ、導電層２２６、２２７として用いる導電層は、光に対して反射性を有する導電性材料を用い、一方透光性基板２００や透光性導電層２１８ａ、２１８ｂ、２１９、２２０には透光性を有する材料を用いる。薄膜トランジスタの保護膜として機能する絶縁膜２２８のエッチング工程に用いるマスク層２２９ａ乃至２２９ｃを形成する露光工程において、透光性基板２００の素子形成側の反対側（裏側ともいう）より光を照射して、反射性を有するゲート配線層２０３、ソース配線層２０１、２０２、導電層２２５ａ、２２５ｂ、導電層２２６、２２７として用いる導電層をマスクとして裏面露光を行うことができる。従って、絶縁膜２２８のエッチング用の露光マスクを形成しなくてもよいため、さらにフォトリソグラフィ工程の回数を削減することができる。
【００７２】
さらにフォトリソグラフィ工程によって形成されたマスク層は、加熱処理（リフローともいう）によって形状を加工することができる。本実施の形態では、マスク層２２９ａ乃至２２９ｃに加熱処理を行い、マスク層２３０ａ乃至２３０ｃを形成する（図６（Ｂ）参照。）。加熱処理によってマスク層２２９ａ乃至２２９ｃは、その周辺が拡大するように延長し、面積が大きくなるためより絶縁膜２２８上の広い領域を覆うマスク層２３０ａ乃至２３０ｃとなる。マスク層２３０ａ乃至２３０ｃは少なくともゲート配線層２０３、ソース配線層２０１、２０２、導電層２２５ａ、２２５ｂ、導電層２２６、２２７の端部より外側まで面積が広がればよい。画素電極として機能する透光性導電層２１８ｂを覆う導電層２２５ｂ上のマスク層２３０ｂにおいては、加熱処理によってあまりマスク層２３０ｂの面積を大きくすると開口率が低下してしまうため加熱条件を制御する。
【００７３】
マスク層２３０ａ乃至２３０ｃをマスクとして絶縁膜２２８をエッチングし、絶縁膜２３１ａ乃至２３１ｃを形成する（図６（Ｃ）参照。）。絶縁膜２３１ａ乃至２３１ｃはマスク層２３０ａ乃至２３０ｃの形状を反映するため、ゲート配線層２０３、ソース配線層２０１、２０２、導電層２２５ａ、２２５ｂ、導電層２２６、２２７の端部を覆う形状となる。
【００７４】
ソース電極層又はドレイン電極層として機能する導電層２２５ｂと画素電極層として機能する透光性導電層２１８ｂとが絶縁膜２３１ａを介さずに直接接して設けられる構成であるため、ソース電極層又はドレイン電極層と画素電極層間に形成される寄生容量を低減できる。ゲート配線層２０３上のみに反射性の導電層２２５ｂを残存させることで、開口率を向上させることができる。また、導電層２２５ｂは完全に除去して設けなくてもよいが、その場合導電層２２５ｂの形成領域下のゲート配線層をブラックマトリクスなどの遮光膜によって隠す（覆う）ことが好ましい。一方、ソース配線層は画素電極層とゲート絶縁層を介して形成されるため、微細な設計であっても形状不良によるソース配線層と画素電極層とのショートなどの電気的不良を防ぐことができる。
【００７５】
以上の工程で、本実施の形態のチャネルエッチ構造の逆スタガ型薄膜トランジスタである薄膜トランジスタ２３５を形成する（図６（Ｃ）及び図２（Ａ）参照。）。端子部であるＹ−Ｙ’、Ｚ−Ｚ’においても、透光性導電層２１９、２２０が露出する。露出した透光性導電層２１９、２２０は異方性導電膜などの導電性接着剤を介して、外部の駆動回路と電気的に接続することができる。
【００７６】
画素電極層として機能する透光性導電層２１８ｂの露出領域に接するように液晶素子を形成し、薄膜トランジスタ２３５と液晶素子を電気的に接続することができる。例えば、透光性導電層２１８ｂ上に配向膜を形成し、同様に配向膜を設けた対向電極を対峙させ配向膜間に液晶層を形成すればよい。本実施の形態では画素電極層として透光性導電層２１８ｂのみを用いるため、透過型液晶表示装置を作製することができる。
【００７７】
このように、本実施の形態により露光マスク数を削減することでフォトリソグラフィ工程を簡略化し、信頼性のある表示装置を低コストで生産性よく作製することができる。
【００７８】
本発明において、表示装置は表示素子を含む。表示素子としては本実施の形態で示すように液晶素子（液晶表示素子）を好適に用いることができる。また、エレクトロルミネセンス（以下「ＥＬ」ともいう。）と呼ばれる発光を発現する有機物、無機物、若しくは有機物と無機物の混合物を含む層を、電極間に介在させた発光素子（ＥＬ素子）を用いてもよい。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプレイ、液晶素子を用いた表示装置としては液晶ディスプレイ、透過型液晶ディスプレイ、半透過型液晶ディスプレイ、電子インクを用いた表示装置としては電子ペーパーがある。
【００７９】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明は、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極層のみが形成された状態であっても良いし、画素電極層となる導電膜を成膜した後であって、エッチングして画素電極層を形成する前の状態であっても良いし、あらゆる形態があてはまる。
【００８０】
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
【００８１】
（実施の形態２）
本実施の形態は、実施の形態１において、薄膜トランジスタの形状が異なる例である。従って、他は実施の形態１と同様に行うことができ、実施の形態１と同一部分又は同様な機能を有する部分、及び工程の繰り返しの説明は省略する。
【００８２】
本実施の形態のチャネルエッチ構造の逆スタガ型薄膜トランジスタである薄膜トランジスタ２４０を図８に示す。
【００８３】
図８において、基板２４８上に、ゲート電極層２４１、ゲート絶縁層２４２、微結晶半導体膜である半導体層２４３、バッファ層２４４、ソース領域又はドレイン領域２４５ａ、２４５ｂ、透光性導電層２４６ａ、２４６ｂ、導電層２４７ａ、２４７ｂを含む薄膜トランジスタ２４０が設けられており、薄膜トランジスタ２４０を覆うように絶縁膜２４９が設けられている。透光性導電層２４６ａと導電層２４７ａの積層、透光性導電層２４６ｂと導電層２４７ｂの積層とはソース電極層又はドレイン電極層として機能する。また透光性導電層２４６ｂは絶縁膜２４９より露出しており画素電極層として機能する。
【００８４】
本実施の形態では、半導体層２４３として微結晶半導体膜を用いて、半導体層２４３とソース領域又はドレイン領域２４５ａ、２４５ｂとの間にバッファ層２４４を形成する。
【００８５】
半導体層２４３上にバッファ層２４４を設ける構造であるため、半導体層２４３に対する工程時におけるダメージ（エッチング時のプラズマによるラジカルやエッチング剤による膜減りや、酸化など）を防ぐことができる。従って薄膜トランジスタ２４０の信頼性を向上させることができる。
【００８６】
半導体層２４３に用いる微結晶半導体膜を、水素プラズマを作用させつつ（作用させた）ゲート絶縁層２４２表面に形成してもよい。水素プラズマを作用させたゲート絶縁層上に微結晶半導体膜を形成すると、微結晶の結晶成長を促進することができる。また、ゲート絶縁層及び微結晶半導体膜の界面における格子歪を低減することが可能であり、ゲート絶縁層及び微結晶半導体膜の界面特性を向上させることができる従って得られる微結晶半導体膜は電気特性が高く信頼性のよいものとすることができる。
【００８７】
ゲート絶縁層、微結晶半導体膜、バッファ層、ソース領域及びドレイン領域を形成する一導電型を付与する不純物が添加された半導体膜を形成する反応室は、同一の反応室を用いて行っても良いし、膜種ごとに異なる反応室で行ってもよい。
【００８８】
反応室は基板を搬入して成膜する前に、クリーニング、フラッシング（洗浄）処理（水素をフラッシュ物質として用いた水素フラッシュ、シランをフラッシュ物質として用いたシランフラッシュなど）、各反応室の内壁を保護膜でコーティングする（プリコート処理ともいう）を行うと好ましい。プリコート処理は反応室内に成膜ガスを流しプラズマ処理することによって、あらかじめ反応室内側を成膜する膜による保護膜によって薄く覆う処理である。フラッシング処理、プリコート処理により、反応室の酸素、窒素、フッ素などの不純物による成膜する膜への汚染を防ぐことができる。
【００８９】
なお、ゲート絶縁層、微結晶半導体膜、バッファ層、及びソース領域及びドレイン領域を形成する一導電型を付与する不純物が添加された半導体膜を大気に触れさせることなく連続的に形成してもよい。ゲート絶縁層、微結晶半導体膜、バッファ層、及びソース領域及びドレイン領域を形成する一導電型を付与する不純物が添加された半導体膜を大気に触れさせることなく連続成膜することで、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
【００９０】
ゲート絶縁層２４２の３層積層構造の例として、ゲート電極層２４１上に１層目として窒化珪素膜または窒化酸化珪素膜と、２層目として酸化窒化珪素膜と、３層目として窒化珪素膜とを積層とし、最上層の窒化珪素膜上に微結晶半導体膜を形成してもよい。この場合、１層目の窒化珪素膜または窒化酸化珪素膜は膜厚が５０ｎｍより厚い方がよく、ナトリウムなどの不純物を遮断するバリア、ゲート電極のヒロックの防止、ゲート電極の酸化防止などの効果を奏する。３層目の窒化珪素膜は微結晶半導体膜の密着性向上、微結晶半導体膜にレーザ照射を行うＬＰ処理の際に酸化防止としての効果を奏する。
【００９１】
このようにゲート絶縁層表面に極薄膜の窒化珪素膜のような窒化膜を形成することで微結晶半導体膜の密着性を向上することができる。窒化膜はプラズマＣＶＤ法により成膜してもよく、マイクロ波による高密度で低温なプラズマ処理によって窒化処理を行ってもよい。また、反応室にシランフラッシュ処理を行う際に窒化珪素膜、窒化酸化珪素膜を形成してもよい。
【００９２】
また、微結晶半導体膜は、価電子制御を目的とした不純物元素を意図的に添加しないときに弱いｎ型の電気伝導性を示すので、薄膜トランジスタのチャネル形成領域として機能する微結晶半導体膜に対しては、ｐ型を付与する不純物元素を、成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。ｐ型を付与する不純物元素としては、代表的には硼素であり、Ｂ２Ｈ６、ＢＦ３などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化珪素に混入させると良い。そしてボロンの濃度を、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とすると良い。また、微結晶半導体膜にｎ型を付与する不純物元素であるリンを含ませてもよい。
【００９３】
微結晶半導体膜は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その膜表面より見た粒径が０．５〜２０ｎｍの柱状または針状結晶が基板表面に対して法線方向に成長している。また、微結晶半導体と非単結晶半導体とが混在している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２１ｃｍ−１よりも低周波数側に、シフトしている。即ち、単結晶シリコンを示す５２１ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。このような微結晶半導体膜に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
【００９４】
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などの水素化珪素を水素で希釈して形成することができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪素に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍とする。
【００９５】
また、微結晶半導体膜の酸素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、窒素及び炭素の濃度それぞれを１×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸素、窒素、及び炭素が微結晶半導体膜に混入する濃度を低減することで、微結晶半導体膜がｎ型化になることを防止することができる。
【００９６】
微結晶半導体膜は、０ｎｍより厚く５０ｎｍ以下、好ましくは０ｎｍより厚く２０ｎｍ以下で形成する。
【００９７】
微結晶半導体膜は後に形成される薄膜トランジスタのチャネル形成領域として機能する。微結晶半導体膜の厚さを上記の範囲内とすることで、後に形成される薄膜トランジスタは、完全空乏型となる。また、微結晶半導体膜は微結晶で構成されているため、非晶質半導体膜と比較して抵抗が低い。このため、微結晶半導体膜を用いた薄膜トランジスタは、電流電圧特性を示す曲線の立ち上がり部分の傾きが急峻となり、スイッチング素子としての応答性が優れ、高速動作が可能となる。また、薄膜トランジスタのチャネル形成領域に微結晶半導体膜を用いることで、薄膜トランジスタのしきい値電圧の変動を抑制することが可能である。このため、電気特性のばらつきの少ない表示装置を作製することができる。
【００９８】
また、微結晶半導体膜は非晶質半導体膜と比較して移動度が高い。このため、表示素子のスイッチングとして、チャネル形成領域が微結晶半導体膜で形成される薄膜トランジスタを用いることで、チャネル形成領域の面積、即ち薄膜トランジスタの面積を縮小することが可能である。このため、一画素あたりに示す薄膜トランジスタの面積が小さくなり、画素の開口率を高めることが可能である。この結果、解像度の高い装置を作製することができる。
【００９９】
また、微結晶半導体膜は下側から縦方向に成長し、針状結晶である。微結晶半導体膜には非晶質と結晶構造が混在しており、結晶領域と非晶質領域との間に局部応力でクラックが発生し、隙間ができやすい。この隙間に新たなラジカルが介入して結晶成長を起こしうる。しかし上方の結晶面が大きくなるため、針状に上方に成長しやすい。このように微結晶半導体膜は縦方向に成長しても、非晶質半導体膜の成膜速度に比べて１／１０〜１／１００の早さである。
【０１００】
バッファ層は、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などの珪素気体（水素化珪素気体、ハロゲン化珪素気体）を用いて、プラズマＣＶＤ法により形成することができる。また、上記シランに、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して非晶質半導体膜を形成することができる。水素化珪素の流量の１倍以上２０倍以下、好ましくは１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と窒素またはアンモニアとを用いることで、窒素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と、フッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を用いることで、フッ素、塩素、臭素、またはヨウ素を含む非晶質半導体膜を形成することができる。
【０１０１】
また、バッファ層は、ターゲットに非晶質半導体を用いて水素、または希ガスでスパッタリングして非晶質半導体膜を形成することができる。このとき、アンモニア、窒素、またはＮ２Ｏを雰囲気中に含ませることにより、窒素を含む非晶質半導体膜を形成することができる。また、雰囲気中にフッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を含ませることにより、フッ素、塩素、臭素、またはヨウ素を含む非晶質半導体膜を形成することができる。
【０１０２】
また、バッファ層として、微結晶半導体膜の表面にプラズマＣＶＤ法またはスパッタリング法により非晶質半導体膜を形成した後、非晶質半導体膜の表面を水素プラズマ、窒素プラズマ、またはハロゲンプラズマ、希ガス（ヘリウム、アルゴン、クリプトン、ネオン）によるプラズマで処理して、非晶質半導体膜の表面を水素化、窒素化、またはハロゲン化してもよい。
【０１０３】
バッファ層は、非晶質半導体膜で形成することが好ましい。このため、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、またはマイクロ波プラズマＣＶＤ法で形成する場合は、非晶質半導体膜となるように、成膜条件を制御することが好ましい。
【０１０４】
バッファ層は、代表的には、１０ｎｍ以上５０ｎｍ以下の厚さで形成することが好ましい。また、バッファ層に含まれる窒素、炭素、及び酸素の総濃度を１×１０２０ａｔｏｍｓ／ｃｍ３〜１５×１０２０ａｔｏｍｓ／ｃｍ３とすることが好ましい。上記濃度であれば膜厚が１０ｎｍ以上５０ｎｍ以下であってもバッファ層を、高抵抗領域として機能させることできる。
【０１０５】
バッファ層を、膜厚を１５０ｎｍ以上２００ｎｍ以下とし、含まれる炭素、窒素、酸素のそれぞれの濃度は、３×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下としてもよい。
【０１０６】
微結晶半導体膜の表面に、バッファ層として非晶質半導体膜、又は水素、窒素、またはハロゲンを含む非晶質半導体膜を形成することで、微結晶半導体膜に含まれる結晶粒の表面の自然酸化を防止することが可能である。微結晶半導体膜の表面にバッファ層を形成することで、微結晶粒の酸化を防ぐことができる。バッファ層には水素、及び／又は、フッ素が混入していることにより、酸素が微結晶半導体膜に進入することを防止する効果がある。
【０１０７】
また、バッファ層は、非晶質半導体膜を用いて、または、水素、窒素、若しくはハロゲンを含む非晶質半導体膜を用いて形成するため、チャネル形成領域として機能する微結晶半導体膜よりも抵抗が高い。このため、後に形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、微結晶半導体膜との間に形成されるバッファ層は高抵抗領域として機能する。このため、薄膜トランジスタのオフ電流を低減することができる。当該薄膜トランジスタを表示装置のスイッチング素子として用いた場合、表示装置のコントラストを向上させることができる。
【０１０８】
半導体層、バッファ層、ソース領域及びドレイン領域の端部をテーパーを有する形状にエッチングすることで、一導電型を付与する不純物が添加された半導体膜であるソース領域及びドレイン領域と半導体層とが直接接することを防ぐことができる。端部のテーパー角は９０°〜３０°、好ましくは８０°〜４５°とする。これにより、ソース領域及びドレイン領域と半導体層間が長くなりリーク電流の発生を防ぐことができる。また、段差形状による配線の段切れを防ぐことができる。
【０１０９】
バッファ層は、ソース領域及びドレイン領域下のバッファ層と半導体層のチャネル形成領域上のバッファ層は同一材料であり同時に形成される連続膜である。半導体層上のバッファ層は含まれる水素によって外部の空気、エッチング残渣を遮断し、半導体層を保護する。
【０１１０】
一導電型を付与する不純物を含まないバッファ層を設けることによって、ソース領域及びドレイン領域に含まれる一導電型を付与する不純物と微結晶半導体膜である半導体層のしきい値電圧制御用の一導電型を付与する不純物が相互に混ざらないようにすることができる。一導電型を付与する不純物が混ざると再結合中心ができ、リーク電流が流れてしまい、オフ電流低減の効果が得られなくなってしまう。
【０１１１】
以上のようにバッファ層を設けることにより、リーク電流が低減された高耐圧の薄膜トランジスタを作製することができる。従って、１５Ｖの電圧を印加する液晶表示装置に用いる薄膜トランジスタの場合でも信頼性が高く好適に用いることができる。
【０１１２】
微結晶半導体膜でチャネル形成領域を構成することにより１〜２０ｃｍ２／Ｖ・ｓｅｃの電界効果移動度を得ることができる。従って、この薄膜トランジスタを画素部の画素のスイッチング用素子として、さらに走査線（ゲート線）側の駆動回路を形成する素子として利用することができる。
【０１１３】
本実施の形態により、電気特性が高く信頼性のよい薄膜トランジスタを有する表示装置を作製することができる。また露光マスク数を削減することでフォトリソグラフィ工程を簡略化し、信頼性のある表示装置を低コストで生産性よく作製することができる。
【０１１４】
（実施の形態３）
本実施の形態では、実施の形態２において微結晶半導体膜にレーザ光を照射する作製工程例を説明する。
【０１１５】
透光性基板上にゲート電極層を形成し、ゲート電極層を覆うようにゲート絶縁層を形成する。そしてゲート絶縁層上に微結晶半導体膜として微結晶シリコン（ＳＡＳ）膜を堆積する。微結晶半導体膜の膜厚は１ｎｍ以上１５ｎｍ未満、より好ましくは２ｎｍ以上１０ｎｍ以下とすればよい。特に膜厚５ｎｍ（４〜８ｎｍ）であると、レーザ光に対して吸収率が高いため、生産性が向上する。
【０１１６】
ゲート絶縁層上にプラズマＣＶＤ法等で微結晶半導体膜を成膜しようとする場合、ゲート絶縁層と、結晶を含む半導体膜との界面付近に、半導体膜よりも非晶質成分を多く含む領域（ここでは界面領域と呼ぶ）が形成されることがある。また、プラズマＣＶＤ法等で膜厚１０ｎｍ程度以下の極薄い微結晶半導体膜を成膜しようとする場合、微結晶粒を含む半導体膜を形成することはできるが、膜全体に渡って均一に良質の微結晶粒を含む半導体膜を得ることは困難である。これらの場合において、以下に示すレーザ光を照射するレーザ処理は有効である。
【０１１７】
次いで、微結晶シリコン膜の表面側からレーザ光を照射する。レーザ光は、微結晶シリコン膜が溶融しないエネルギー密度で照射する。すなわち、本実施の形態によるレーザ処理（Ｌａｓｅｒ  Ｐｒｏｃｅｓｓ、以下「ＬＰ」ともいう。）は、輻射加熱により微結晶シリコン膜を溶融させないで行う固相結晶成長によるものである。すなわち、堆積された微結晶シリコン膜が液相にならない臨界領域を利用するものであり、その意味において「臨界成長」ともいうことができる。
【０１１８】
レーザ光は微結晶シリコン膜とゲート絶縁層の界面にまで作用させることができる。それにより、微結晶シリコン膜の表面側における結晶を種として、該表面からゲート絶縁層の界面に向けて固相結晶成長が進み略柱状の結晶が成長する。ＬＰ処理による固相結晶成長は、結晶粒径を拡大させるものではなく、むしろ膜の厚さ方向における結晶性を改善するものである。
【０１１９】
ＬＰ処理は矩形長尺状に集光（線状レーザ光）することで、例えば７３０ｍｍ×９２０ｍｍのガラス基板上の微結晶シリコン膜を１回のレーザ光スキャンで処理することができる。この場合、線状レーザ光を重ね合わせる割合（オーバーラップ率）を０〜９０％（好ましくは０〜６７％）として行う。これにより、基板１枚当たりの処理時間が短縮され、生産性を向上させることができる。レーザ光の形状は線状に限定されるものでなく面状としても同様に処理することができる。また、本ＬＰ処理は前記ガラス基板のサイズに限定されず、さまざまなものに適用することができる。
【０１２０】
ＬＰ処理により、ゲート絶縁層界面領域の結晶性が改善され、本実施の形態の薄膜トランジスタのようなボトムゲート構造を有する薄膜トランジスタの電気的特性を向上させる作用を奏する。
【０１２１】
このような臨界成長においては、従来の低温ポリシリコンで見られた表面の凹凸（リッジと呼ばれる凸状体）が形成されず、ＬＰ処理後のシリコン表面は平滑性が保たれていることも特徴である。
【０１２２】
本実施の形態におけるように、成膜後の微結晶シリコン膜に直接的にレーザ光を作用させて得られる結晶性のシリコン膜は、従来における堆積されたままの微結晶シリコン膜、伝導加熱により改質された微結晶シリコン膜とは、その成長メカニズム及び膜質が明らかに異なっている。本明細書では、成膜後の微結晶半導体膜にＬＰ処理を行って得られる結晶性の半導体膜をＬＰＳＡＳ膜と呼ぶ。
【０１２３】
ＬＰＳＡＳ膜などの微結晶半導体膜を形成した後、プラズマＣＶＤ法によりバッファ層として非晶質シリコン（ａ−Ｓｉ：Ｈ）膜を３００℃〜４００℃の温度にて成膜する。この成膜処理により水素がＬＰＳＡＳ膜に供給され、ＬＰＳＡＳ膜の水素化をしたのと同等の効果が得られる。すなわち、ＬＰＳＡＳ膜上に非晶質シリコン膜を堆積することにより、ＬＰＳＡＳ膜に水素を拡散させてダングリングボンドの終端をすることができる。
【０１２４】
以降の工程は、実施の形態１と同様に薄膜トランジスタを有する表示装置を作製する。
【０１２５】
また、本実施の形態は、実施の形態２と適宜組み合わせることができる。
【０１２６】
（実施の形態４）
次に、本発明の表示装置の一形態である表示パネルの構成について、以下に示す。本実施の形態の表示装置は液晶表示素子を有する液晶表示装置の一形態である液晶表示パネルの例を示す。
【０１２７】
図９に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された画素部６０１２と接続している表示パネルの形態を示す。本実施の形態では、画素部６０１２及び走査線駆動回路６０１４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。微結晶半導体膜を用いた薄膜トランジスタよりも高い移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路６０１３は、単結晶の半導体を用いたトランジスタ、多結晶の半導体を用いた薄膜トランジスタ、またはＳＯＩを用いたトランジスタであっても良い。画素部６０１２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介して供給される。
【０１２８】
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。
【０１２９】
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図９（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形成された画素部６０２２及び走査線駆動回路６０２４と接続している表示パネルの形態を示す。本実施の形態では、画素部６０２２及び走査線駆動回路６０２４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５を介して画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。
【０１３０】
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜を用いた薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図９（Ｃ）に、信号線駆動回路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わせる表示パネルの形態を示す。本実施の形態では、画素部６０３２及び走査線駆動回路６０３４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３５を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。
【０１３１】
図９に示すように、本発明の表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、微結晶半導体膜を用いた薄膜トランジスタを用いて形成することができる。
【０１３２】
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図９に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
【０１３３】
なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。
【０１３４】
次に、本発明の表示装置の一形態に相当する表示パネルの外観及び断面について、図１０を用いて説明する。図１０（Ａ）は、第１の基板４００１上に形成された薄膜トランジスタ４０１０及び液晶素子４０１３を、第２の基板４００６との間にシール材４００５によって封止した、パネルの上面図であり、図１０（Ｂ）は、図１０（Ａ）のＭ−Ｎにおける断面図に相当する。
【０１３５】
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。なお本実施の形態では、多結晶半導体膜を用いた薄膜トランジスタを有する信号線駆動回路を、第１の基板４００１に貼り合わせる例について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路を形成し、貼り合わせるようにしても良い。図１０では、信号線駆動回路４００３に含まれる、多結晶半導体膜で形成された薄膜トランジスタ４００９を例示する。
【０１３６】
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図１０（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０とを例示している。薄膜トランジスタ４０１０は実施の形態１に示す薄膜トランジスタに相当し、実施の形態１に示す工程で同様に作製することができる。
【０１３７】
画素電極層として機能する透光性導電層４０３０によって、液晶素子４０１３と薄膜トランジスタ４０１０とは電気的に接続されている。そして液晶素子４０１３の対向電極４０３１は第２の基板４００６上に形成されている。透光性導電層４０３０と対向電極４０３１と液晶４００８とが重なっている部分が、液晶素子４０１３に相当する。
【０１３８】
なお、第１の基板４００１、第２の基板４００６としては、ガラス、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。透過型の液晶表示装置の場合は、第１の基板及び第２の基板は透光性を有する必要があるが、半透過型の場合は反射領域に対応する部分は反射性の材料を用いてもよい。
【０１３９】
また４０３５は球状のスペーサであり、透光性導電層４０３０と対向電極４０３１との間の距離（セルギャップ）を制御するために設けられている。なお絶縁膜を選択的にエッチングすることで得られるスペーサを用いていても良い。
【０１４０】
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、配線４０１４、４０１５を介して、ＦＰＣ４０１８から供給されている。
【０１４１】
本実施の形態では、接続端子４０１６が、ＴＦＴ４０１０が有するゲート電極と同じ導電膜から形成されている。また、配線４０１４、４０１５は、液晶素子４０１３が有する透光性導電層４０３０と同じ導電膜で形成されている。
【０１４２】
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
【０１４３】
なお図示していないが、本実施の形態に示した液晶表示装置は第２の基板４００６側にも配向膜を有し、また第１の基板４００１及び第２の基板４００６側に偏光板を有している。更にカラーフィルタや遮蔽膜を有していても良い。
【０１４４】
また図１０において、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
【０１４５】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１４６】
本発明を用いた本実施の形態により、露光マスク数を削減することでフォトリソグラフィ工程を簡略化し、信頼性のある表示装置を低コストで生産性よく作製することができる。
【０１４７】
（実施の形態５）
本発明により得られる表示装置等によって、表示モジュールに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１４８】
その様な電子機器としては、ビデオカメラ、デジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１１に示す。
【０１４９】
図１１（Ａ）はテレビジョン装置である。表示モジュールを、図１１（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。ＦＰＣまで取り付けられた表示パネルのことを表示モジュールとも呼ぶ。表示モジュールにより主画面２００３が形成され、その他付属設備としてスピーカー部２００９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。
【０１５０】
図１１（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部２００７が設けられていても良い。表示用パネル２００２に、上記実施の形態に示す表示装置を適用することにより、低コストでかつ量産性を高めることができる。
【０１５１】
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。
【０１５２】
図１２はテレビ装置の主要な構成を示すブロック図を示している。表示パネルには、画素部９０１が形成されている。信号線駆動回路９０２と走査線駆動回路９０３は、表示パネルにＣＯＧ方式により実装されていても良い。
【０１５３】
その他の外部回路の構成として、映像信号の入力側では、チューナ９０４で受信した信号のうち、映像信号を増幅する映像信号増幅回路９０５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路９０６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路９０７などを有している。コントロール回路９０７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路９０８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
【０１５４】
チューナ９０４で受信した信号のうち、音声信号は、音声信号増幅回路９０９に送られ、その出力は音声信号処理回路９１０を経てスピーカ９１３に供給される。制御回路９１１は受信局（受信周波数）や音量の制御情報を入力部９１２から受け、チューナ９０４や音声信号処理回路９１０に信号を送出する。
【０１５５】
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
【０１５６】
図１１（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２に、上記実施の形態に示す表示装置を適用することにより、低コストでかつ量産性を高めることができる。
【０１５７】
図１１（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含んでいる。表示部２４０２に、上記実施の形態に示す表示装置を適用することにより、低コストでかつ量産性を高めることができる。
【０１５８】
図１１（Ｄ）に示す遊技機の一例であるスロットマシンは、本体２５０１、表示部２５０２等を含んでいる。表示部２５０２に、上記実施の形態に示す表示装置を適用することにより、低コストでかつ量産性を高めることができる。
【図面の簡単な説明】
【０１５９】
【図１】本発明の表示装置を説明する図。
【図２】本発明の表示装置の作製方法を説明する図。
【図３】本発明の表示装置の作製方法を説明する図。
【図４】本発明の表示装置の作製方法を説明する図。
【図５】本発明の表示装置の作製方法を説明する図。
【図６】本発明の表示装置の作製方法を説明する図。
【図７】本発明の表示装置を説明する図。
【図８】本発明の表示装置を説明する図。
【図９】本発明の表示装置を説明する図。
【図１０】本発明の表示装置を説明する図。
【図１１】本発明が適用される電子機器を示す図。
【図１２】本発明が適用される電子機器の主要な構成を示すブロック図。
【図１３】本発明に適用可能な多階調マスクを説明する図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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