(57)【特許請求の範囲】
【請求項１】
表示部と、
前記表示部に表示される表示情報が書き込まれる記憶部と、
前記記憶部に書き込まれた表示情報を読み出し前記表示部に表示する表示制御部と、
前記表示情報を生成するとともに、前記表示部の領域を更新する際の画素数が、所定の閾値以上の場合に前記表示制御部により生成される垂直同期信号に同期して記憶部の表示情報を更新し、前記所定の閾値未満の場合に前記垂直同期信号に非同期に前記記憶部の表示情報を更新する制御部と、を有し、
前記所定の閾値は、前記表示部の領域を更新する際の当該領域の画素数に対応してティアリングが発生する確率に基づいて設定される
ことを特徴とする表示装置。
【請求項２】
前記制御部は、
前記ティアリングが発生する確率を、（前記記憶部の更新時間×前記表示部の更新画素数÷前記表示部の画面の全ての有効画素数÷（前記表示部の画面更新時間×２））の演算を実行することにより求める
ことを特徴とする請求項１に記載の表示装置。
【請求項３】
制御部により生成され表示制御部により記憶部から読み出される表示情報を表示部に表示する表示装置を備えた電子機器に用いられる表示プログラムであって、
前記表示部の領域を更新する際の画素数に対応してティアリングが発生する確率に基づいて設定される画素数の閾値と比較して、前記表示部の領域を更新する際に更新領域の画素数が前記閾値以上である場合に前記表示制御部により生成される垂直同期信号に同期して前記記憶部の表示情報を更新し、当該更新領域の画素数が前記閾値未満の場合に前記垂直同期信号に非同期に前記記憶部の表示情報を更新する処理と、
をコンピュータに実行させる表示プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話等、電子機器のＧＵＩ（Graphical User Interface）ツールとして用いられる、表示装置および表示プログラムに関する。
【背景技術】
【０００２】
携帯電話に使用される表示装置は、例えば、ＬＣＤ（Liquid Crystal Display）パネルや有機ＥＬ（Electro-Luminescence）パネルなどの表示デバイスを用いて構成されており、制御部から供給される映像信号に応じた画像を表示する。
【０００３】
このような表示装置は、例えば、発信時における発信先の電話番号、着信時における着信相手の電話番号、受信メールや送信メール、Ｗｅｂ（World Wide Web）を介して取得した各種画像等を表示する。また、このような表示装置は、軽量、薄型化は勿論のこと、最近では高精細化が要求され、３２０×２４０画素のＱＶＧＡ（Quarter Video Graphics Array）タイプのものが出現するに至っている。
【０００４】
ところで、ＬＣＤパネルは、例えば、図８に示されるように、画面を上から横１ラインずつ右下へ向かって画面内容の更新（リフレッシュ）を行う。
このとき、ＬＣＤコントローラは、画面左上の書き出しタイミング時に、垂直同期信号（ＶＳＹＮＣ）をホスト装置（例えば、携帯電話の制御部）へ出力する。制御部は、通常、画面のちらつき（以下、ティアリングという）を抑えるように制御するため、ＬＣＤコントローラにより生成されるＶＳＹＮＣのタイミングに合わせて、表示情報を記憶するＶＲＡＭ等の記憶部の内容を更新する。
【０００５】
上記したティアリング対策のための提案が従来から多数なされている（例えば、特許文献１、２、３、４参照）。
【特許文献１】特開平７−１７５４５４号公報
【特許文献２】特開平８−２３４１６９号公報
【特許文献３】特開平９−６２２２８号公報
【特許文献４】特開平１０−３０４３１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記したＬＣＤコトローラは、ＶＳＹＮＣ信号の制御方法の違いにより、以下の２種類のタイプに大別される。一つは、ＶＳＹＮＣに同期して記憶部を更新するタイプであり、他の一つはＶＳＹＮＣと非同期に記憶部を更新するタイプである。
【０００７】
前者は、ティアリングの発生を抑えられる反面、画面更新時にＶＳＹＮＣ信号の出力待ちになるため記憶部の更新速度が低下する。仮に、ＬＣＤパネルのリフレッシュレートが６０Ｈｚの場合、一画面の更新サイクルは１／６０＝１６．６ｍｓになる。したがって、ＶＳＹＮＣ信号発生直後に記憶部の更新をおこなうと、最悪、１６．６ｍｓの時間信号待ちになる。
また、後者は、ＶＳＹＮＣ信号の同期待ちがないため前者に比べて更新速度が速いが、更新と表示が重複することが多々あり、したがって、ＶＲＡＭへの書き込みのタイミングによってはティアリングが発生する。
【０００８】
本発明は、ティアリングの発生を抑えながら記憶部の更新速度の低下を軽減することのできる表示装置および表示プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記した課題を解決するために本発明の表示装置は、表示部と、前記表示部に表示される表示情報が書き込まれる記憶部と、前記記憶部に書き込まれた表示情報を読み出し前記表示部に表示する表示制御部と、前記表示情報を生成するとともに、前記表示部の領域を更新する際の画素数が、所定の閾値以上の場合に前記表示制御部により生成される垂直同期信号に同期して記憶部の表示情報を更新し、前記所定の閾値未満の場合に前記垂直同期信号に非同期に前記記憶部の表示情報を更新する制御部と、を有し、前記所定の閾値は、前記表示部の領域を更新する際の当該領域の画素数に対応してティアリングが発生する確率に基づいて設定される。
【００１１】
また、本発明の表示装置において、好適には、前記制御部は、前記ティアリングが発生する確率を、（前記記憶部の更新時間×前記表示部の更新画素数÷前記表示部の画面の全ての有効画素数÷（前記表示部の画面更新時間×２））の演算を実行することにより求める。
【００１２】
上記した課題を解決するために本発明の表示プログラムは、制御部により生成され表示制御部により記憶部から読み出される表示情報を表示部に表示する表示装置を備えた電子機器に用いられる表示プログラムであって、前記表示部の領域を更新する際の画素数に対応してティアリングが発生する確率に基づいて設定される画素数の閾値と比較して、前記表示部の領域を更新する際に更新領域の画素数が前記閾値以上である場合に前記表示制御部により生成される垂直同期信号に同期して前記記憶部の表示情報を更新し、当該更新領域の画素数が前記閾値未満の場合に前記垂直同期信号に非同期に前記記憶部の表示情報を更新する処理と、をコンピュータに実行させる表示プログラムである。
【発明の効果】
【００１３】
本発明によれば、ティアリングの発生を抑えながら記憶部の更新速度の低下を軽減することのできる表示装置ならびに表示プログラムを提供することができる。
【発明を実施するための最良の形態】
【００１４】
図１は、本発明の実施の形態に係る表示装置の動作原理を説明するために示したグラフであり、（ａ）ＶＳＹＮＣに同期しない場合、（ｂ）ＶＳＹＮＣに同期する場合、（ｃ）ＶＳＹＮＣ同期を切替える場合のそれぞれにおける更新画素数と時間との関係が示されている。図１（ａ）〜（ｃ）中、太線矢印はＶＲＡＭ描画内容更新動作、細線矢印はＬＣＤの表示内容更新動作を示す。
【００１５】
図１（ａ）によれば、記憶部（以下、ＶＲＡＭともいう）の更新がＶＳＹＮＣと非同期に動作することで、ＶＲＡＭの更新動作がＬＣＤパネルの更新動作を追い抜くケースが発生する。
このとき、ＶＲＡＭの更新が追いついていない部分は、一瞬、直前のフレーム画像が残像として見えるためティアリングが発生する。一方、図１（ｂ）によれば、ＶＳＹＮＣに同期して動作することで、ＶＲＡＭ更新動作がＬＣＤパネルの更新動作を追い抜かないように制御することが可能である。
このように同期させることで、ＶＲＡＭに描画された内容が次のフレームで画面上更新されるようになるためティアリングは発生しない。しかしながらＶＳＹＮＣ待ちで動作するため更新速度が低下することは上記した通りである。
【００１６】
更新速度を優先させたい場合、記憶部の更新をＶＳＹＮＣ同期させないほうが有利であるが、ティアリングの発生はある程度回避したい。
このため、本発明の実施の形態に係る表示装置は、ティアリングの発生頻度を低減させるために、ＶＳＹＮＣに同期して記憶部の更新を行うか否かを判定し、切替え動作させることとした。この判定条件としては、画面が書替わる画像領域の大きさを示す画素数（更新画素数）とする。
すなわち、図１（ｃ）に示されるように、更新画素数が閾値（図中、点線表示）以上の場合はＶＳＹＮＣに同期させ、閾値未満の場合はＶＳＹＮＣに非同期に記憶部（ＶＲＡＭ）の更新を行うこととした。更新画素数が少ない場合、ＶＲＡＭの更新とＬＣＤバネルの更新動作とが交差する確率が低くなるためティアリングが発生しにくいことが理解できる。
【００１７】
すなわち、本発明では、図２（ａ）に示されるように、更新画素数（書替え領域）が比較的大きい場合は、記憶部（ＶＲＡＭ）の更新をＶＳＹＮＣ同期とし、図２（ｂ）に示されるように更新画素数が比較的少ない場合はＶＳＹＮＣに非同期に記憶部（ＶＲＡＭ）の更新を行うこととした。
【００１８】
以下、図３以降を参照しながら本発明の実施の形態に係る表示装置の構成および動作について詳細に説明する。
【００１９】
図３は、本発明の実施の形態に係る表示装置の内部構成を示すブロック図である。
【００２０】
図３に示されるように、本発明の実施の形態に係る表示装置は、表示部１１と、記憶部（ＶＲＡＭ）１２と、表示制御部（ＬＣＤコントローラ）１３と、制御部１４とにより構成される。ＬＣＤコントローラ１３と制御部１４とは、アドレス、データ、コントロールのためのラインが複数本で構成されるシステムバス１５経由で接続されている。
【００２１】
表示部１１は、例えば、ＬＣＤモジュールから構成され、３２０×２４０画素からなるＬＣＤパネル１１０と、ラインバッファ１１１と、ラッチ＆カラムドライバ１１２と、ロウドライバ１１３と、により構成される。
【００２２】
垂直表示期間において、ＬＣＤコントローラ１３は、ＬＣＤモジュール１１の表示対象ラインに表示すべき３２０画素のＶＩＤＥＯデータをクロックＣＬＫとともに出力する。このクロックに同期してＶＩＤＥＯデータが順次ラインバッファ１１１に取り込まれる。
１表示ライン分のＶＩＤＥＯデータの転送が終了すると、次にＬＣＤコントローラ１３から発せられるラッチパルス（ＨＳＹＮＣ）により、ラインバッファ１１１の３２０画素のＶＩＤＥＯデータがラッチ＆カラムドライバ１１２にラッチされ、ＶＩＤＥＯデータに対応するデータ信号が３２０本のセグメント電極に並列に供給される。
このとき、表示対象ラインのコモン電極がロウドライバ１１３によって選択されており、その表示対象ラインの表示が開始される。
【００２３】
表示対象ラインにデータが表示されている期間においては、表示制御部１３は、次の表示対象ラインに表示すべき３２０画素のＶＩＤＥＯデータをクロックパルスＣＬＫとともに出力する。これにより、表示対象ラインの表示動作中に、次の表示ラインのＶＩＤＥＯデータが順次ラインバッファ１１１に取り込まれる。
【００２４】
なお、記憶部１２は、ＬＣＤモジュール１１に表示される表示情報が書き込まれるＶＲＡＭである。制御部１４は、表示情報を生成するとともに、ＬＣＤモジュール１１の更新領域の画素数が所定量以上となった場合にＬＣＤコントローラ１３により生成されるＶＳＹＮＣに同期して記憶部１２の表示内容を更新し、所定量未満の場合にＶＳＹＮＣに非同期に記憶部１２の表示内容を更新する。
【００２５】
制御部１４は、上記した画素数の所定量（閾値）を決定するためにティアリングが発生する確率を用いることとし、このティアリングが発生する確率を、（記憶部（ＶＲＡＭ）の更新時間×（更新画素数÷画面の全ての有効画素数））÷（画面（ＬＣＤ）更新時間×２）を演算することにより求める。
ここで、画面更新時間が２倍とされているのは、画面更新の２周期分の時間を使用していることを意味する。そして画面更新の２周期分の時間を使用しているのは、図１（ｃ）のＶＳＹＮＣ同期を切替える場合に示されるように、画面更新の２周期分の時間が長ければ、ＬＣＤとＶＲＡＭの更新ラインが交差する確率が低減するためである。
【００２６】
このため、制御部１４は、図４に、その内部構成が機能展開され示されているように、ＶＳＹＮＣ同期切り替え部１４０と、ＶＲＡＭ更新時間算出部１４１と、リフレッシュレート算出部１４２と、ティアリング発生確率算出部１４３と、閾値格納部１４４と、差分演算部１４５と、閾値設定部１４６と、により構成される。
【００２７】
ＶＲＡＭ更新時間算出部１４１は、ＶＲＡＭ１２の１フレームあたりの更新時間を算出する機能を有し、また、リフレッシュレート算出部１４２は、ＬＣＤモジュール１１の１フレームあたりの更新時間を算出する機能を有する。
【００２８】
ティアリング発生確率算出部１４３は、入力した全ての有効画素数の情報を用いて、上記した（記憶部（ＶＲＡＭ）の更新時間×（更新画素数÷画面の全ての有効画素数））÷（画面（ＬＣＤ）更新時間×２）を演算することにより、ＶＳＹＮＣと同期せずにちらつきが発生する確率を求める機能を有する。
【００２９】
なお、ＶＳＹＮＣ同期切替え部１４０に入力する更新画素数は、差分演算部１４５により算出される。差分演算部１４５は、直前（ｎ−１）のフレーム画像の画素数と更新フレーム画像（ｎ）の画素数とを差分演算することにより更新画素数を算出する。
【００３０】
閾値設定部１４６は、ティアリング発生確率算出部１４３により算出された、更新画像領域の各画素数に対応したティアリングの発生確率に基づいて、ユーザにより設定されたティアリングの発生確率以下の値となる更新画像領域の画素数を閾値として、閾値格納部１４４に格納する。閾値格納部１４４は、閾値設定部１４６により設定された閾値としての画素数を格納する。
ＶＳＹＮＣ同期切替え部１４０は、ＬＣＤモジュール１１の更新領域の画素数が、閾値格納部１４４に格納された閾値以上の場合にＬＣＤコントローラ１３により生成されるＶＳＹＮＣに同期して記憶部１２の表示内容を更新し、ＬＣＤモジュール１１の更新領域の画素数が、閾値格納部１４４に格納された閾値未満の場合に、ＶＳＹＮＣに非同期して記憶部１２の表示内容を更新する。なお、閾値格納部１４４には、ユーザにより設定された閾値としての画素数が、上述の閾値設定部１４６により設定された閾値としての画素数に代えて格納されるとしても良い。この場合、ＶＳＹＮＣ同期切替え部１４０は、ユーザにより格納された閾値としての画素数を用いて、ＶＳＹＮＣの同期の切替えを行う。
【００３１】
図５は、本発明の実施の形態に係る表示装置の動作を説明するために引用したフローチャートである。
以下、図５に示すフローチャートを参照しながら、閾値の算出からＶＳＹＮＣ同期切替えに至る本発明の実施の形態に係る表示装置の動作について詳細に説明する。
図５に示されるように、まず、差分演算部１４５は、更新する画像領域の画素数αを算出して、ＶＳＹＮＣ同期切替え部１４０に出力する（Ｓ５０１）。次に、ＶＳＹＮＣ同期切替え部１４０は、閾値格納部１４４に格納された閾値βを抽出する（Ｓ５０２）。
次に、ＶＳＹＮＣ同期切替え部１４０は、差分演算部１４５が算出した更新画像の画素数αと、閾値格納部１４４に格納された閾値βとを比較する（Ｓ５０３）。そして、ＶＳＹＮＣ同期切替え部１４０は、差分演算部１４５が算出した更新画像の画素数αが、閾値格納部１４４に格納された閾値β以上である場合は（α≧β）、ＶＳＹＮＣに同期して記憶部１２の表示内容を更新する（Ｓ５０４）。
他方、ＶＳＹＮＣ同期切替え部１４０は、差分演算部１４５が算出した更新画像の釘素数αが、閾値格納部１４４に格納された閾値βより小さい場合は（α〈β）、ＶＳＹＮＣに非同期して記憶部１２の表示内容を更新する（Ｓ５０５）。
次に、本発明の表示装量における、閾値βの設定方法について、図６を参照して説明する。図６は、本発明の実施の形態に係る表示装置の動作を説明するために引用してフローチャートである。
【００３２】
まず、制御部１４（ＶＲＡＭ更新時間算出部１４１）は、記憶部１２の１フレームあたりの更新時間を算出してティアリング発生確率算出部１４３へ供給する（ステップＳ６０１）。例えば、ＱＶＧＡの場合、更新時間＝画素数（２４０×３２０ドット）×１画素あたりのデータ量（２バイト）÷記憶部（ＶＲＡＭ）１２データ転送速度（６０Ｍｂｐｓ）、とした場合、この更新時間は２０ｍｓとなる。
次に、制御部１４は、リフレッシュレート算出部１４２に制御を移し、リフレッシュレート算出部１４２は、ＬＣＤの１フレームあたりの更新時間、例えば、６０Ｈｚで動作する場合、１／６０＝１６．６ｍｓを算出してティアリング発生確率算出部１４３へ供給する（ステップＳ６０２）。
【００３３】
そして、ＶＲＡＭ更新時間とリフレッシュレートとに基づいて、ティアリング発生確率算出部１４３は、いくつかの更新画素数のそれぞれについて（ＶＲＡＭの更新時間×（更新画素数÷画面の全ての有効画素数））÷（画面更新時間×２）を演算する。例えば、ＬＣＤモジュール１１の画面全体を更新する場合は、２０ｍｓ÷（１６．６ｍｓ×２）＝６０．２％といったティアリング発生確率を算出することができる（ステップＳ６０３）。
なお、ティアリング発生確率算出部１４３は、例えばＬＣＤの全画素を更新する場合、全画素の９／１０を更新する場合、全画素の８／１０を更新する場合、・・・というように、全画素の１／１０ずつを減少していった、１０個の更新画素数のティアリング発生確率を算出するとして良い（図７参照）。もちろん本発明では、全画素の１／１０ずつではなく、任意の分割割合であって良いし、分割数も１０個以外の数であってよい。
次に、閾値設定部１４６は、ユーザにより設定されたティアリング発生確率以下となる更新画素数を、閾値βとして、閾値格納部１４４に格納する。
【００３４】
このように本発明の表示装置は、更新画素数によりティアリング（ちらつき）が発生する確率が変化する。更新画素数を変更した場合のティアリング発生確率の一例について図７に＜表１＞として示す。
図７に示される例では、画面全体のピクセルが２４０×３２０＝７６，８００ｄｏｔであり、１ピクセルあたりのデータ量が２ｂｙｔｅ、ＶＲＡＭデータ転送速度が６０Ｍｂｐｓ、ＶＲＡＭの１フレームあたりの更新時間が２０ｍｓ、ＬＣＤの１フレームあたりの更新時間（リフレッシュレート）を１／６０＝１６．６ｍｓとしている。図７から明らかなように、ティアリング発生確率を、仮に、２０％以下に抑えたい場合、閾値となる更新画素数は、例えば２３，０４０に設定することになる。
【００３５】
以上説明のように本発明の実施の形態に係る表示装置によれば、更新画素数の閾値（ティアリング発生確率）を設けることで、ＶＳＹＮＣに同期する記憶部の更新の有無を切り替える仕組みを持つことにより、更新領域が小さい場合は、記憶部の更新がＶＳＹＮＣに同期しなくてもＬＣＤモジュール１１のリフレッシュ間隔をまたぐ確率が低くなるため、ティアリングの発生頻度を抑えることができる。ＶＳＹＮＣに同期する記憶部の更新の有無を切替えることにより、あるアプリケーション表示プログラムから別のアプリケーション表示プログラムの実行へ遷移するような更新領域が大きな画面変更の場合ちらつきが低減され、また、ゲームのような画面の一部のみが頻繁に更新されるようなアプリケーション表示プログラムの場合、ＶＳＹＮＣ同期待ちによる更新速度の劣化が軽減される。
【００３６】
なお、本発明の表示プログラムは、例えば、図３に示されるように、制御部１４により生成され表示制御部１３により読み出される表示情報を表示部１１に表示する表示装置を備えた電子機器に用いられる表示プログラムであって、例えば、図６に示されるように、更新領域の画素数に基づきティアリングが発生する確率を算出して閾値を設定する処理（ステップＳ６０１〜Ｓ６０４）と、表示部１１の更新領域の画素数が閾値以上となった場合に表示制御部１３により生成される垂直同期信号に同期して記憶部の表示情報を更新する処理（Ｓ５０３、Ｓ５０４）と、閾値未満の場合に垂直同期信号に非同期に記憶部の表示情報を更新する処理（Ｓ５０３、Ｓ５０５）と、をコンピュータに実行させるものである。
【００３７】
上記した本発明の実施の形態に係る表示プログラムによれば、閾値を設けることで、ＶＳＹＮＣに同期する記憶部の更新の有無を切り替える仕組みを持つことにより、ティアリングの発生を抑えながら画面の更新速度の低下を回避することができる。
【００３８】
なお、例えば高機能な携帯電話のモデルであればティアリングを発生させないためのＶＳＹＮＣの同期処理は、制御部１４が内蔵するプロセッサから機能分散されたコプロセッサを用いることで実現する場合も多い。
但し、コストを優先するロースベックモデルの場合、コプロセッサが搭載できないため上記した同期処理が必要となり、本発明により得られる効果は大きい。
【００３９】
また、上記した表示装置は、ＬＣＤデバイスのみ例示したが、他に、有機ＥＬ等のフラットパネルあるいはＣＲＴ等、リフレッシュを有する表示デバイス全般に適用が可能である。
また、本発明の実施形態に係る表示装置が携帯電話に搭載される場合のみ例示して説明したが、同様の構成を有する、例えば、ＰＤＡ（Personal Digital Assistants）、や電子手帳、ゲーム機、あるいはノートＰＣ等に搭載される場合も同様に適用が可能である。
【００４０】
なお、図４に示す制御部１４が有する機能は、全てをソフトウェアによって実現しても、あるいはその少なくとも一部をハードウェアで実現してもよい。
例えば、ＶＳＹＮＣ同期切り替え部１４０、ＶＲＡＭ更新時間算出部１４１、リフレッシュレート算出部１４２、ティアリング発生確率算出部１４３、閾値格納部１４４、差分演算部１４５におけるデータ処理は、１または複数の表示プログラムによりコンピュータ上で実現してもよく、また、その少なくとも一部をハードウェアで実現してもよい。
【００４１】
さらに、本発明の表示装置及び表示プログラムは上述の実施形態に限定されるものではない。例えば、閾値設定部１４６が、入力されたティアリング発生確率に基づいて、ティアリング発生確率＝（ＶＲＡＭ更新時間×（更新画素数÷画面の全ての有効画素数））÷（ＬＣＤ画面更新時間×２）という式から、閾値となる更新画素数をティアリング発生確率算出部１４３に算出させ、この算出された更新画素数の値を閾値として設定するとしても良い。この場合、正確な閾値の設定が可能となる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態に係る表示装置の動作原理を説明するために示したグラフである。
【図２】本発明の実施の形態に係る表示装置の動作原理を画面上で説明するために示した図である。
【図３】本発明の実施の形態に係る表示装置の内部構成を示すブロック図である。
【図４】図３に示す制御部の内部構成を機能展開して示したブロック図である。
【図５】本発明の実施の形態に係る表示装置の動作を説明するために引用したフローチャートである。
【図６】本発明の実施の形態に係る表示装置の動作を説明するために引用したフローチャートである。
【図７】更新画素数を変更した場合のティアリング発生確率について表形式で示した図である。
【図８】ＬＣＤパネルのリフレッシュ動作をＶＲＡＭおよびＬＣＤパネル上で示した動作概念図である。
【符号の説明】
【００４３】
１１…ＬＣＤモジュール（表示部）、１２…ＶＲＡＭ（記憶部）、１３…ＬＣＤコントローラ（表示制御部）、１４…制御部、１５…システムバス、１１０…ＬＣＤパネル、１１１…ラインバッファ、１１２…ラッチ＆カラムドライバ、１１３…ロウドライバ、１４０…ＶＳＹＮＣ同期切り替え部、１４１…ＶＲＡＭ更新時間算出部、１４２…リフレッシュレート算出部、１４３…ティアリング発生確率算出部、１４４…閾値格納部、１４５…差分演算部、１４６…閾値設定部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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