(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳスタティック論理回路の直流電源を台形波電源へ、グランドを三角波電源へ置換し、
前記直流電源の電源電圧を第1電源電圧とし、前記第1電源電圧の１／２の電圧を第２電源電圧とし、前記グランドの電源電圧を第３電源電圧としたときに、
前記台形波電源は前記第１電源電圧と前記第２電源電圧との間で振幅する形状を有し、
前記三角波電源は前記第２電源電圧と前記第３電源電圧との間で振幅する形状を有し、
前記台形波電源と前記三角波電源との２相の電源で駆動した断熱的論理回路。
【請求項２】
前記三角波電源は論理回路の入力信号と同じ周期であり、前記台形波電源は論理回路の入力信号と同じ周期である、請求項１の断熱的論理回路。
【請求項３】
前記三角波電源と前記台形波電源は、前記第２電源電圧に対して対称的な波形形状を有することを特徴とする請求項１の断熱的論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＡＬ回路（クロックドＣＭＯＳ断熱的論理回路、Ｃｌｏｃｋｅｄ  ＣＭＯＳ  Ａｄｉａｂａｔｉｃ  Ｌｏｇｉｃ）を改良した断熱的論理回路に関するものである。
【背景技術】
【０００２】
ＬＳＩの高集積化、小型携帯端末機器の進展にともない、省エネルギー動作が要望されさまざまな回路が提案されているが、その中でも、超低電力動作が可能なものとして、断熱的論理回路が注目されている（例えば、非特許文献１から５参照）。
【０００３】
【非特許文献１】D. Maksimovic, V. G. Oklobdzija, B. Nikolic, and K. W. Current, “Clocked CMOS adiabatic logic with integrated single-phase power-clock supply,” IEEE Trans. Very Large Scale Intgr. (VLSI) Syst., vol. 8, no. 4, pp. 460-463, Aug. 2000.
【非特許文献２】W. C. Athas, L. J. Svensson, J. G. Koller, N. Tzartzains, and E. Y-C. Chou, “Low-power digital systems based on adiabatic-switching principles,” IEEE Trans. VLSI Syst., vol. 2, no. 4, pp. 398-407, Dec. 1994.
【非特許文献３】A. G. Dickinson and J. S. Denker, “Adiabatic dynamic logic,” IEEE J. Solid-States Circuits, vol. 30, no. 4, pp. 311-315, March 1995.
【非特許文献４】Y. Ye and K. Roy, “QSERL: Quasi-static energy recovery logic,” IEEE J. Solid-States Circuits, vol. 36, no. 2, pp. 239-248, Feb. 2001.
【非特許文献５】Y. Takahashi, T. Sekine, and M. Yokoyama, “VLSI implementation of a 4×4-bit multiplier in a two phase drive adiabatic dynamic CMOS logic,” IEICE Trans. Electron., vol. E90-C, no. 10, pp. 2002-2006, Oct. 2007.
【０００４】
ＣＡＬ回路は、断熱的論理回路である。その特徴は、超低消費電力が可能な論理回路で、ＬＳＩとして集積可能なところにある。ＣＡＬ回路は非特許論文１に記載されるとおり、図１の基本構成を有する。
【０００５】
図１に示すように、ＣＡＬ回路はクロスカップルインバータ接続されたトランジスタＭ１からＭ４のメモリ効果と繰り返し波電源の同期により充放電を行う回路である。ここで繰り返し波電源とは、出力電圧波形が台形波、正弦波等の繰り返し波形を有する電源である。また、トランジスタＭ５とＭ６は入力信号を制御し、論理木を構成するトランジスタＭ７とＭ８に縦続接続される。
【０００６】
図２は、ＣＡＬ回路の動作を説明するタイムチャートで、（ａ）に繰り返し波源電圧Ｐｃｋ、（ｂ）に入力端子から入力される入力信号電圧Ｃｘ、（ｃ）に出力端子に出力される出力信号電圧Ｆ０、Ｆ１を、横軸に時刻、縦軸に電圧を取って示す。ＣＡＬ回路においては、入力信号電圧Ｃｘを「Ｈレベル」から「Ｌレベル」に遷移させるタイミングを、繰り返し波電源電圧Ｐｃｋの立ち下がりのタイミングに同期させる。また、入力信号電圧Ｃｘを「Ｌレベル」から「Ｈレベル」に遷移させるタイミングを、繰り返し波電源電圧Ｐｃｋの立ち上がりのタイミングに同期させる。
【０００７】
入力信号電圧Ｃｘが「Ｈレベル」から「Ｌレベル」に遷移したときは、トランジスタＭ１がＯＮして充電電流パスが導通し、繰り返し波電源電圧Ｐｃｋが谷から山に遷移するにつれてトランジスタＭ３のドレイン−ソース間容量に電荷が充電され、出力端子Ｆ１の電圧が「Lレベル」から「Hレベル」に遷移する。このとき、繰り返し波電源電圧Ｐｃｋの周期は、トランジスタのＯＮ抵抗と電圧保持容量とで定まる充電時定数より十分長いので、トランジスタＭ１のドレイン−ソース間の電圧差は殆ど生じない。すなわち充電に伴って消費する電力は極めて少ないものとなる。
【０００８】
このように、ＣＡＬ回路は、Ｃｘの「Ｈレベル」と「Ｌレベル」の電圧変化に応じ、Ｆ０およびＦ１にその反転した「Ｌレベル」と「Ｈ レベル」の電圧変化を出力する反転論理回路（インバータ回路）の働きをする。そして、この反転動作において、ｐチャネルＭＯＳトランジスタのON抵抗及びｎチャネルＭＯＳトランジスタのＯＮ抵抗で消費する電力、すなわち熱となって失われる電力損失はきわめて小さく、いわゆる断熱的な論理遷移が可能となる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＣＡＬ回路は従来のクロスカップル型論理回路を繰り返し波電源により駆動し断熱動作を達成するものである。しかし、論理ＬＳＩの設計において論理ゲートは論理木構成によるものが多数を占めるために、ＣＡＬ回路を論理ゲートに使用した場合はＬＳＩとして集積可能ではあるものの、従来の設計資産を活用することはできない。
【００１０】
図３は従来のＣＭＯＳ論理インバータゲートである。この論理インバータゲートは実線で囲まれたＰＭＯＳと点線で囲まれたＮＭＯＳより論理ゲートが構成され、クロスカップル型を有することはない。他の論理ゲートを設計する際には、ＰＭＯＳおよびＮＭＯＳを縦続もしくは並列接続することで構成できる。これを論理木構成によるＣＭＯＳ論理ゲートと呼ぶ。ゆえに、この論理木構成によるＣＭＯＳ論理ゲートはＣＡＬ回路のようにクロスカップル型論理回路を有することはない。
【００１１】
本発明は上述した問題点を解決するためになされたものであり、クロスカップル型の論理ゲートを有することなく、ＣＭＯＳスタティック論理回路にて断熱的論理回路を実現し従来の設計資産を活用できることを目的とする。
【課題を解決するための手段】
【００１２】
この回路は従来の断熱的論理回路と異なり、ＣＭＯＳスタティック論理回路から構成を変更することなく２つの電源クロックによって断熱動作を行っている。図４に提案する２相の電源クロックとそれを用いた２相駆動ＣＭＯＳ断熱的論理回路(２-ｐｈａｓｅ Ｃｌｏｃｋｅｄ  ＣＭＯＳ Ａｄｉａｂａｔｉｃ  Ｌｏｇｉｃ  Ｃｉｒｃｕｉｔ、以下２ＰＣＡＬ回路と称する)の例を示す。
【００１３】
これはＣＭＯＳスタティックインバータに接続されている直流電源ＶｄｄおよびＧＮＤの代わりに電源クロックＶｐとそれをＶｄｄ／２を中心に上下対称に反転したＶｐ−をそれぞれＰＭＯＳ、ＮＭＯＳのソースに接続している。これにより、まず充電された電荷が放電時にＧＮＤに捨てられることなく電源に回収されるので、電荷の再利用が行える。また、出力波形Ｖｏｕｔの立ち上がり、立ち下り時間が長くなり、断熱的論理回路の原理によりオン抵抗による熱損失を抑えることができる。さらに「Ｈレベル」と「Lレベル」（もしくは「Lレベル」と「Hレベル」）の切り替わり時のＭＯＳ両端の電位差が小さいために、貫通電流によるエネルギー損失も抑えることができる回路である。
【００１４】
回路の動作は以下のようになる。
(１) 区間Ｔ１ではＰＭＯＳ２がＯＮであるから、Ｖｏｕｔ１はＶｐにしたがいＶｄｄからＶｄｄ／２まで下降する。
(２) 区間Ｔ２になるとＶｉｎ１が「Ｈレベル」になるため、ＰＭＯＳがＯＦＦ、ＮＭＯＳがＯＮとなり、ＶｏｕｔはＶｐ−の下降にともない、Ｖｄｄ／２から０まで下降する。
(３) 区間Ｔ３ではＮＭＯＳ２がＯＮであるがＶｐ−に変化が無いのでＶｏｕｔ１も０のまま保持される。
(４) 区間Ｔ４ではＶｐ−の上昇にともない、Ｖｏｕｔ１は０からＶｄｄ／２まで上昇する。
(５) 区間Ｔ５になるとＶｉｎ１が「Ｌレベル」になるためＰＭＯＳ２がＯＮ、ＮＭＯＳ２がＯＦＦとなり、Ｖｏｕｔ１はＶｐにしたがいＶｄｄ／２からＶｄｄまで上昇する。
【００１５】
この２つの電源クロックＶｐとＶｐ−において重要なことは、入力Ｖｉｎ１が切り替わるタイミングに一致させＶｐとＶｐ−の電位差を小さくするということと、それにともなうＶｐとＶｐ−の立ち上がり、立下がり時間の区間をできるだけ長く取る方が良いということである。前者の場合は、タイミングがずれるにしたがい貫通電流が発生し、消費電力が大きくなるためである。後者についてはＶｐとＶｐ−の立ち上がり、立下がりが急峻になるにつれてＯＮ抵抗による消費電力が増大するためである。ただし、ＶｐとＶｐ−の立ち上がり、立下がりを変更することにより、出力波形のデューティ比も変化する。
【発明の効果】
【００１６】
本発明は、従来のＣＭＯＳ基本論理ゲートを直ちに断熱的論理回路に変更できる。本回路を１．２μｍＣＭＯＳプロセスにより製造した場合、従来のＣＭＯＳ論理回路と比較して５０％電力を削減できることがＳＰＩＣＥシミュレーションより確認できる。
【発明を実施するための最良の形態】
【００１７】
本発明による回路を用いて論理ゲートを構成する場合には、図５に示すように論理ゲートのＰＭＯＳ群（いわゆるＰＭＯＳ木）のソースに電源クロックＶｐを論理ゲートのＮＭＯＳ群（いわゆるＮＭＯＳ木）に電源クロックＶｐ−を接続する。したがって、このような構成となる論理ゲートはすべて２ＰＣＡＬにより構成可能であり、２入力ゲートのみならず、多入力ゲートや複合ゲートすべてを設計できる。
【００１８】
電源クロックＶｐおよびＶｐ−は図６に示される台形波と三角波のときにきれいな出力波形を得ることができるが、図７から図１１に示す波形で駆動した場合でも正しい出力結果が得られ断熱動作している、すなわち低消費電力特性を示すことが確認できている。なお、図７から図１０は波形の形状の違いによる動作出力の確認、図１１は図７の波形においてデューティ比を変化させた場合の動作出力の確認である。
【００１９】
三角波もしくは台形波の立下り（もしくは立ち上がり）の傾きは、図４（ｄ）のＴ２とＴ３の比が１：４となる場合、断熱動作の上で好ましいことが図６から図１１のシミュレーションより確認できた。加えて、図４（ｄ）のＴ１、Ｔ２、Ｔ４およびＴ５の比はそれぞれ１：１：１：１とした場合に論理出力波形がきれいな状態となる。以上のことから、三角波と台形波の周期はＴ１：Ｔ２：Ｔ３：Ｔ４：Ｔ５＝１：１：４：１：１となる比率を有することが好ましい。
【００２０】
電源クロックは図６に示されるように台形波と三角波が望ましいが、このような波形を生成する回路はＬＳＩ製造の上で非常にコスト高となる。そこで、スイッチト・キャパシタ・レギュレータ回路（以下、ＳＣＲ回路）呼ばれる回路を用いて階段状の波形として発生させることがＬＳＩ製造のうえでコスト減につながる。図１２はその電源回路の構成図で電源回路はパルス発生回路とＳＣＲ回路からなる。ＳＣＲ回路は図１３および図１４に示されるように、トランジスタの切り替えによりコンデンサの充放電を制御して擬似的に三角波や台形波を作り出すことができる。図１５は図１３および図１４のＣｌｋ０からＣｌｋ４の信号を得るためのパルス発生回路である。この回路は入力の方形波をバッファで遅延させ、それと元の入力波との排他的論理（ＥｘＯＲ）をとることを繰り返し、最終的に合成して求めるパルス波形を発生させている。なお、バッファは論理インバータの2段接続にて構成されている。
【００２１】
図１４は非特許文献６で述べられているＳＣＲ回路（図１３）を台形波が発生するように改良した回路である。図１４（ａ）に示すように、Ｃｌｋ０で駆動されるＭＯＳトランジスタのソース側の電位をＶｄｄ／２へとＣｌｋ４で駆動されるＭＯＳトランジスタのドレイン側の電位をＶｄｄへと変更するにすることにより台形波を生成できる回路へ変更できる。
【００２２】
【非特許文献６】L. J. Svensson, J. G. Koller, “Driving a capacitive load without dissipating fCV2,” in Proc. of 1994 IEEE Symp. Low Power Electronics , Oct. 10-12, San Diego, CA, 1994, pp. 100-101.
【産業上の利用可能性】
【００２３】
本発明はCMOSスタティック論理回路の設計資産を活用できる断熱的論理回路そのものである。
【図面の簡単な説明】
【００２４】
【図１】従来の断熱的論理回路であるＣＡＬ回路を用いたインバータである。
【図２】ＣＡＬ回路インバータのタイミング波形である。
【図３】ＣＭＯＳ論理インバータゲートである。
【図４】本発明にかかる断熱的論理回路および動作状態を示すタイミング波形の模式図である。（ａ）は本発明によるインバータ回路である。（ｂ）はインバータに入力するクロックのタイミング波形の図である。（ｃ）はインバータから出力されるクロックのタイミング波形の図である。（ｄ）はインバータを駆動するために必要な電源クロックのタイミング波形の図である。
【図５】本発明を使用して論理ゲートを構成する場合の接続方法を述べた図である。
【図６】電源クロックの波形変化にともなう出力変化をシミュレーションより示した図である。（ａ）は本発明において最も望ましい条件における電源クロックの波形図である。（ｂ）は２入力ＮＡＮＤに印加される入力信号である。（ｃ）は２入力ＮＡＮＤに印加される入力信号の他方である。（ｄ）は２入力ＮＡＮＤの出力信号である。（ｅ）は（ｄ）の反転出力である。
【図７】電源クロックの波形変化にともなう出力変化をシミュレーションより示した図である。（ａ）は電源の波高値を変化させた場合の電源クロックの波形図である。（ｂ）は２入力ＮＡＮＤの出力信号である。（ｃ）は（ｂ）の反転出力である。
【図８】電源クロックの波形変化にともなう出力変化をシミュレーションより示した図である。（ａ）は図７の電源のデューティ比を変化させた場合の電源クロックの波形図である。（ｂ）は２入力ＮＡＮＤの出力信号である。（ｃ）は（ｂ）の反転出力である。
【図９】電源クロックの波形変化にともなう出力変化をシミュレーションより示した図である。（ａ）は図６の電源の波高値を変化させた場合の電源クロックの波形図である。（ｂ）は２入力ＮＡＮＤの出力信号である。（ｃ）は（ｂ）の反転出力である。
【図１０】電源クロックの波形変化にともなう出力変化をシミュレーションより示した図である。（ａ）は図６の電源のパルス波形を変化させた場合の電源クロックの波形図である。（ｂ）は２入力ＮＡＮＤの出力信号である。（ｃ）は（ｂ）の反転出力である。
【図１１】電源クロックの波形変化にともなう出力変化をシミュレーションより示した図である。（ａ）は図６の電源のデューティ比を変化させた場合の電源クロックの波形図である。（ｂ）は２入力ＮＡＮＤの出力信号である。（ｃ）は（ｂ）の反転出力である。
【図１２】本発明の論理回路を駆動するための電源回路構成を示した図である。
【図１３】ＳＣＲ回路の回路構成で三角波を生成する回路である。
【図１４】図１３のＳＣＲ回路を台形波を生成するように改良した回路である。
【図１５】ＳＣＲ回路を駆動するためのパルス発生回路の図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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