(57)【特許請求の範囲】
【請求項１】
シリアルデータを受け取るシフトレジスタを含む多出力回路と、Ｍ個の出力ドライバと、を備えるサーマルヘッドドライバであって、
前記シフトレジスタは、前記シリアルデータを第１の方向の一端より他端に転送するＮ（３≦Ｎ、Ｎ＜Ｍ）個のフリップフロップを含み、前記Ｎ個のフリップフロップのそれぞれは、対応する１つの単位回路に含まれ、
前記Ｎ個の単位回路のそれぞれの前記第１の方向の長さは、Ｗ１であり、前記Ｎ個の単位回路のそれぞれの前記第１の方向と直交する第２の方向の長さは、Ｌ１であり、
前記Ｎ個の単位回路のうち、Ｌ（Ｎ／２≦Ｌ≦Ｎ−１）個の単位回路は、前記第１の方向にて隣接する第１の列上の所与の領域に配置され、（Ｎ−Ｌ）個の単位回路は、前記第１の列に平行な第２列に配置され、
前記所与の領域で、Ｎ個の単位回路が互いに隣接して配置されることを想定したとき、前記想定される単位回路の前記第１および第２の方向の長さは、それぞれ、Ｗ０およびＬ０であり、
Ｌ１＜Ｌ０およびＷ１＞Ｗ０の関係式が満たされ、
さらに、前記第１の列に配置される前記Ｌ個の単位回路および前記第２列に配置される前記（Ｎ−Ｌ）個の単位回路中の各１つの単位回路と、前記各１つの単位回路に対応する各１つの出力ドライバとは、それぞれ、１つの信号線で接続され、
前記Ｎ個の信号線のそれぞれは、各１つの信号線を含む方形の領域内に配置され、前記Ｎ個の方形の領域は、互いに重ならない、サーマルヘッドドライバ。
【請求項２】
請求項１において、
前記Ｍ個の出力ドライバは、前記第１の列と平行であって、かつ、前記第１の列に対して前記第２の方向にて配置される前記第２の列とは反対側に配置される第３の列にて、互いに隣接して配置される、サーマルヘッドドライバ。
【請求項３】
請求項２において、
それぞれが、前記第１の列に配置され、かつ、互いに接続される複数の電源パッドを、
さらに備え、
前記複数の電源パッドのそれぞれは、前記Ｍ個の出力ドライバの少なくとも１つに接続される、サーマルヘッドドライバ。
【請求項４】
請求項３において、
前記複数の電源パッドの中の１つの電源パッドは、前記Ｌ個の単位回路の一端に配置される、サーマルヘッドドライバ。
【請求項５】
請求項４において、
前記第１の列にて隣接して配置される前記Ｌ個の前記単位回路の一端に配置される前記電源パッドの前記第２の方向の長さは、ＬＧであり、Ｌ１≧ＬＧの関係式を満たすサーマルヘッドドライバ。
【請求項６】
請求項５において、
前記（Ｎ−Ｌ）個の単位回路とともに、前記第２の列に配置される入出力回路を、
さらに備え、
前記入出力回路は、外部からの信号に基づいて、前記Ｍ個の単位回路を制御し、前記信号を外部に出力する、サーマルヘッドドライバ。
【請求項７】
請求項６において、
前記電源パッドおよび前記入出力回路が前記第２の方向に占める長さは、Ｌ２であり、
前記Ｌ個の単位回路および前記（Ｎ−Ｌ）個の単位回路が前記第２の方向に占める長さは、Ｌ３であり、
Ｌ２≧Ｌ３の関係式を満たすサーマルヘッドドライバ。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記Ｎ個の方形の領域は、前記Ｍ個の出力ドライバと前記Ｌ個の単位回路との間に存在する、サーマルヘッドドライバ。
【請求項９】
請求項８において、
前記Ｎ個の方形の領域のそれぞれにおいて、前記Ｎ個の信号線のそれぞれは、曲部を有しない、または、２つの曲部を有する、サーマルヘッドドライバ。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記（Ｎ−Ｌ）個の単位回路とともに、前記第２の列に配置される入力パッドおよび出力パッドを、
さらに備えるサーマルヘッドドライバ。
【請求項１１】
請求項１乃至１０のいずれかにおいて、
前記Ｌ個の単位回路の中の少なくとも１つの単位回路と、前記少なくとも１つの単位回路に対して前記第２の方向にて隣接する、前記（Ｎ−Ｌ）個の単位回路中の少なくとも１つの単位回路は、前記第１の方向に平行なミラー反転基準線に対して、ミラー配置される、サーマルヘッドドライバ。
【請求項１２】
請求項１１において、
前記Ｌ個の単位回路の中の少なくとも１つの単位回路が形成される第１の不純物拡散領域は、第１の第１導電型不純物領域と第１の第２導電型不純物領域とを含み、
前記少なくとも１つの単位回路に対して前記第２の方向にて隣接する、前記（Ｎ−Ｌ）個の単位回路中の少なくとも１つの単位回路が形成される第２の不純物拡散領域は、第２の第１導電型不純物領域と第２の第２導電型不純物領域とを含み、
前記第１および第２の不純物拡散領域に関して、前記第１の方向の方向に平行な前記軸を基準として、同一の導電型不純物領域が、素子分離領域を介さず連続形成されている、
サーマルヘッドドライバ。
【請求項１３】
請求項１乃至１２のいずれかのサーマルヘッドドライバを備えるサーマルヘッド。
【請求項１４】
請求項１乃至１２のいずれかのサーマルヘッドドライバを備える電子機器。
【請求項１５】
請求項１乃至１２のいずれかのサーマルヘッドドライバを含むプリンタ装置を備える印刷システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サーマルヘッドドライバ、サーマルヘッド、電子機器および印刷システムに関する。
【背景技術】
【０００２】
幾つかの電子機器は、ドライバ回路（たとえば、サーマルヘッドドライバ（たとえば、特許文献１））を備えることができる。
【０００３】
図１は、従来のサーマルヘッドドライバの概略構成図の１例を示す。図１に示されるサーマルヘッドドライバ１０は、Ｍ個の単位回路１２と、Ｍ個の出力ドライバ１４と、複数の電源パッド１６と、少なくとも１つの入力出回路１８と、を備える。
Ｍ個の単位回路１２のそれぞれは、フリップフロップを含み、Ｍ個のフリップフロップは、シリアルデータを受け取るシフトレジスタを構成し、シフトレジスタにおいて、シリアルデータは、第１の方向（ＳＤＲ）に転送される。Ｍ個の単位回路１２のそれぞれは、フリップフロップからの信号に基づく制御信号を出力ドライバ１４に出力する。従来のサーマルヘッドドライバにおいて、Ｍ個の単位回路１２のすべてが、すなわち、Ｍ個のフリップフロップのすべてが、第１の方向（ＳＤＲ）と平行な第１の列（Ｒ１）に、配置される。
Ｍ個の出力ドライバ１４のそれぞれは、複数の電源パッド１６の１つと接続され、かつ、対応する単位回路１２からの制御信号によって制御される。複数の電源パッド１６は、Ｍ個の単位回路１２が配置される第１の列に配置される。入出力回路１８は、入力パッドを介して、少なくともシリアルデータを入力し、Ｍ個の単位回路１２を制御するとともに、シリアルデータを出力パッドを介して出力する。
【０００４】
Ｍ個の単位回路１２中の各１つの単位回路１２と、各１つの単位回路に対応する各１つの出力ドライバ１４とは、それぞれ、１つの信号線で接続される。図１の矢印１９で示されるように、信号線は、３つのＬ字コーナを有する。
なお、Ｍ個の単位回路１２のすべてが第１の方向（ＳＤＲ）と平行な第１の列（Ｒ１）に配置されるので、電源パッド１６の数を多く配置する必要がある場合、信号線は、より多くのＬ字コーナを有することもあり得る。
【特許文献１】特開２００１−３０１２１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一般に、電子機器又はそれに含まれる回路（たとえば、サーマルヘッドドライバ）は、小さいサイズを有することが望ましい。しかしながら、小さいサイズを有する回路を設計することは、当業者にとって困難である。
本発明に従う複数の形態のうち少なくとも１つの形態において、小さいサイズを有する回路が提供される。当業者は、（必要に応じて、本明細書およびそれに添付される図面（および、場合によって技術常識）を参照することによって、）本発明に従う各形態によって提供される少なくとも１つのさらなる利点を容易に理解することができるであろう。
【課題を解決するための手段】
【０００６】
以下に、本発明に従う複数の形態を例示する。以下に例示される複数の形態において、添付の図面で示される参照符号は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、参照符号によって不当に限定されないことを留意すべきである。
【０００７】
本発明に従う第１の形態は、シリアルデータ（ＳＩ）を受け取るシフトレジスタ（２２）を含む多出力回路（２２）と、Ｍ個の出力ドライバ（１４）と、を備えるドライバ回路（２０）に関係する。たとえば、シフトレジスタ（２２）は、シリアルデータ（ＳＩ）を第１の方向（ＳＤＲ、ＤＲ１）の一端より他端に転送するＮ（３≦Ｎ、Ｎ＜Ｍ）個のフリップフロップ（ＤＦＦ１〜ＤＦＦＮ）を含む。Ｎ個のフリップフロップ（ＤＦＦ１〜ＤＦＦＮ）のそれぞれは、対応する１つの単位回路（２２−１、２２−２）に含まれる。
Ｎ個の単位回路（２２−１、２２−２）のそれぞれの第１の方向（ＤＲ１）の長さは、Ｗ１である。Ｎ個の単位回路（２２−１、２２−２）のそれぞれの第１の方向（ＤＲ１）と直交する第２の方向（ＤＲ２）の長さは、Ｌ１である。
Ｎ個の単位回路（２２−１、２２−２）のうち、Ｌ（Ｎ／２≦Ｌ≦Ｎ−１）個の単位回路（２２−１）は、第１の方向（ＤＲ１）にて隣接する第１の列（Ｒ１）に配置される。（Ｎ−Ｌ）個の単位回路は、第１の列に平行な第２列（Ｒ２）に配置される。
第１の列（Ｒ１）にて隣接して配置されるＬ個の単位回路（２２−１）の第２の方向（ＤＲ２）の総長さは、Ｌ×Ｗ１である。
Ｌ×Ｗ１の範囲で、Ｎ個の単位回路（１２；２２−１、２２−２）が互いに隣接して配置されることを想定したとき、想定される単位回路（１２）の第１および第２の方向（ＤＲ１、ＤＲ２）の長さは、それぞれ、Ｗ０およびＬ０である。
Ｌ１＜Ｌ０およびＷ１＞Ｗ０の関係式が満たされる。
第１の列（Ｒ１）に配置されるＬ個の単位回路（２２−１）および第２列（Ｒ２）に配置される（Ｎ−Ｌ）個の単位回路（２２−２）中の各１つの単位回路（２２−１、２２−２）と、各１つの単位回路に対応する各１つの出力ドライバ（１４）とは、それぞれ、１つの信号線で接続される。
Ｎ個の信号線のそれぞれは、各１つの信号線を含む方形の領域（２０２）内に配置される。Ｎ個の方形の領域（２０２）は、互いに重ならない。
Ｎ個の単位回路（２２−１、２２−２）は、２つの列に配置されるので、各単位回路（２２−１、２２−２）と対応する出力ドライバ（１４）との間の第１の方向（ＤＲ１）の位置ずれを小さくすることができる。したがって、各単位回路（２２−１、２２−２）と対応する出力ドライバ（１４）とを接続する各１つの信号線を占有する領域は、互いに重ならないように配置することが可能となる。その結果、各信号線を占有する領域の面積は、小さくすることができる。このように、本発明の第１の形態において、ドライバ回路（２０）は、小さいサイズを有することが可能になる。
【０００８】
本発明の第１の形態において、たとえば、Ｎ個の方形の領域（２０２）は、Ｍ個の出力ドライバ（１４）とＬ個の単位回路（２２−１）との間に存在する。
【０００９】
本発明の第１の形態において、たとえば、Ｎ個の方形の領域（２０２）のそれぞれにおいて、Ｎ個の信号線のそれぞれは、曲部を有しない、または、２つの曲部を有する。
【００１０】
本発明の第１の形態において、たとえば、Ｍ個の出力ドライバ（１４）は、第１の列（Ｒ１）と平行であって、かつ、第１の列（２２−１）に対して第２の方向（ＤＲ２）にて配置される第２の列（Ｒ２）とは反対側に配置される第３の列（Ｒ３）にて、互いに隣接して配置される。
【００１１】
本発明の第１の形態において、たとえば、ドライバ回路（２０）は、それぞれ（１６）が、第１の列（Ｒ１）に配置され、かつ、互いに接続される複数の電源パッド（１６）を、さらに備える。複数の電源パッド（１６）のそれぞれは、Ｍ個の出力ドライバ（１４）の少なくとも１つに接続される。
【００１２】
本発明の第１の形態において、たとえば、複数の電源パッド（１６）の中の１つの電源パッドは、Ｌ個の単位回路（２２−１）の一端に配置される。
【００１３】
本発明の第１の形態において、たとえば、第１の列（Ｒ１）にて隣接して配置されるＬ個の単位回路（２２−１）の一端に配置される電源パッド（１６）の第２の方向（ＤＲ２）の長さは、ＬＧであり、Ｌ１≧ＬＧの関係式を満たすことができる。
【００１４】
本発明の第１の形態において、たとえば、ドライバ回路（２０）は、（Ｎ−Ｌ）個の単位回路（２２−２）とともに、第２の列（Ｒ２）に配置される入力パッドおよび出力パッド（１８）を、さらに備える。
入力パッドおよび出力パッド（１８）が（Ｎ−Ｌ）個の単位回路と一緒に配置されることで、ドライバ回路（２０）の第２の方向の長さ（Ｌ２０）が長くなることを防ぐことができる。
【００１５】
本発明の第１の形態において、たとえば、ドライバ回路（２０）は、（Ｎ−Ｌ）個の単位回路（２２−２）とともに、第２の列（Ｒ２）に配置される入出力回路（１８）を、さらに備える。入出力回路（１８）は、外部からの信号（ＳＩ）に基づいて、Ｍ個の単位回路（２２−１、２２−２）を制御し、信号（ＳＩ）を外部に出力する。
入出力回路（１８）が（Ｎ−Ｌ）個の単位回路と一緒に配置されることで、ドライバ回路（２０）の第２の方向の長さ（Ｌ２０）が長くなることを防ぐことができる。
【００１６】
本発明の第１の形態において、たとえば、電源パッド（１６）および入出力回路（１８）が第２の方向（ＤＲ２）に占める長さは、Ｌ２である。
Ｌ個の単位回路（２２−１）および（Ｎ−Ｌ）個の単位回路（２２−２）が第２の方向（ＤＲ２）に占める長さは、Ｌ３である。
Ｌ２≧Ｌ３の関係式が満たされることにより、ドライバ回路（２０）の第２の方向の長さ（Ｌ２０）が長くなることを防ぐことができる。
【００１７】
本発明の第１の形態において、たとえば、Ｌ個の単位回路（２２−１）の中の少なくとも１つの単位回路（２２−１）と、該少なくとも１つの単位回路に対して第２の方向（ＤＲ２）にて隣接する、（Ｎ−Ｌ）個の単位回路（２２−２）中の少なくとも１つの単位回路（２２−２）は、第１の方向（ＳＤＲ）に平行な軸に対して、ミラー配置される。また、Ｌ個の単位回路（２２−１）の中の少なくとも１つの単位回路（２２−１）が形成される第１の不純物拡散領域は、第１の第１導電型不純物領域と第１の第２導電型不純物領域とを含み、該少なくとも１つの単位回路に対して第２の方向（ＤＲ２）にて隣接する、（Ｎ−Ｌ）個の単位回路（２２−２）中の少なくとも１つの単位回路（２２−２）が形成される第２の不純物拡散領域は、第２の第１導電型不純物領域と第２の第２導電型不純物領域とを含み、第１および第２の不純物拡散領域に関して、第１の方向（ＳＤＲ）に平行な軸を基準として、同一の導電型不純物領域が、素子分離領域を介さず連続形成されている。
第１の列の少なくとも１つの単位回路（２２−１）、および、第２の列の少なくとも１つの単位回路（２２−２）は、共有する構成を有する、あるいは、素子分離領域を介さず配置することが可能になるので、ドライバ回路（２０）は、さらに小さいサイズを有することが可能になる。
【００１８】
本発明に従う第１の形態のドライバ回路（２０）は、たとえば、サーマルヘッドドライバ（９０）、サーマルヘッド（８０）、電子機器（１７０、１８４）、および、印刷システム（１８０）に適用することができる。
したがって、サーマルヘッドドライバ（９０）、サーマルヘッド（８０）、電子機器（１７０、１８４）、および、印刷システム（１８０）を低コストで提供することができる。
【００１９】
当業者は、上述した本発明に従う各形態が、本発明の精神を逸脱することなく、変形され得ることを容易に理解できるであろう。たとえば、本発明に従うある形態を構成する少なくとも１つの要素は、本発明に従う他の形態に加えることができる。代替的に、本発明に従うある形態を構成する少なくとも１つの要素は、本発明に従う他の形態を構成する少なくとも１つの要素に組み替えることができる。
【発明を実施するための最良の形態】
【００２０】
以下に、添付の図面を参照しながら、本発明に従う複数の実施形態を説明する。以下に説明する各実施形態は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、以下に説明される各実施形態によって不当に限定されないことを留意すべきである。
【００２１】
１．ドライバ回路、多出力回路
図２は、本発明に従うドライバ回路の概略ブロック図の１例を示す。
図２に示されるドライバ回路２０は、Ｍ個の単位回路２２を備える。Ｍ個の単位回路２２のそれぞれは、１つのフリップフロップ２２を含む。Ｍ個のフリップフロップは、１つのシフトレジスタ２２を構成し、シフトレジスタ２２において、シリアルデータは、シフトレジスタ２２の一端から他端に、第１の方向（ＳＤＲ）に転送される。シフトレジスタ２２の一部の領域は、Ｎ個のフリップフロップ２２−１、２２−２から構成される。Ｎ個のフリップフロップ２２−１、２２−２は、互いに隣接する。なお、図２において、Ｎ個の単位回路２２−１、２２−２のみが示され、その他のＭ−Ｎ個の単位回路は、図示されていない。
【００２２】
第１の列（Ｒ１）に配置されるＬ個（図２において、Ｌ＝５）の単位回路２２−１および第２列（Ｒ２）に配置される（Ｎ−Ｌ）個（図２において、Ｎ＝６）の単位回路２２−２中の各１つの単位回路と、各１つの単位回路に対応する各１つの出力ドライバ１４とは、それぞれ、１つの信号線２８で接続される。なお、その他のＭ−Ｎ個の単位回路の信号線も、対応する出力ドライバ１４と接続されている。
図２の矢印２９で示されるように、信号線２８は、２つのＬ字コーナを有する。
【００２３】
図２０は、図２に示されるドライバ回路２０の信号線２８の構造を説明するための図である。
図２０において、Ｎ個の信号線２８のそれぞれは、各１つの信号線２８を含む方形の領域２０２内に配置され、Ｎ個の方形の領域２０２は、互いに重ならない。Ｎ個の方形の領域２０２は、Ｍ個の出力ドライバ１４とＬ個の単位回路２２−１との間に存在する。Ｎ個の方形の領域２０２のそれぞれにおいて、Ｎ個の信号線２８のそれぞれは、曲部を有しない、または、２つの曲部（図２０において、２つのＬ字コーナ２０４）を有する。
【００２４】
信号線２８を占有する領域２０２は、互いに重ならないように配置される。その結果、各信号線２８を占有する領域２０２の面積は、小さくすることができる。したがって、ドライバ回路２０は、小さいサイズを有することが可能になる。言い換えれば、ドライバ回路２０は、Ｍ個の出力ドライバ１４とＬ個の単位回路２２−１との間に、２つのＬ字コーナが収まる領域を確保すればよい。
【００２５】
図２１は、図１に示される従来のドライバ回路１０の信号線の構造を説明するための図である。なお、
図２１において、Ｎ個の信号線のそれぞれは、各１つの信号線を含む方形の領域２１２内に配置され、Ｎ個の方形の領域２１２は、互いに重なる。より詳細には、Ｎ＝４の出力ドライバ１４に対応する信号線を占有する方形の領域２１２は、Ｎ＝５の出力ドライバ１４に対応する信号線を占有する方形の領域２１２と重なる。また、Ｎ＝５の出力ドライバ１４に対応する信号線を占有する方形の領域２１２は、Ｎ＝４の出力ドライバ１４に対応する信号線を占有する方形の領域２１２と、Ｎ＝６の出力ドライバ１４に対応する信号線を占有する方形の領域２１２とに重なる。その結果、Ｎ＝４、５、６に対応する信号線のそれぞれは、３つの曲部（３つのＬ字コーナ）を有する。したがって、ドライバ回路１０は、ドライバ回路２０のように、小さいサイズを有することができない。言い換えれば、ドライバ回路１０は、Ｍ個の出力ドライバ１４とＭ個の単位回路１２との間に、３つのＬ字コーナが収まる領域を確保する必要がある。
【００２６】
図３は、図２に示されるＮ個のフリップフロップ２２−１、２２−２におけるデータ転送方向を説明するための図である。
図３において、１番目（Ｎ＝１）のフリップフロップ２２−１（ＤＦＦ１）は、クロック信号（ＣＬＫ）の変化タイミングに同期して、図示されない前段のフリップフロップの出力（シリアルデータ（ＳＩ））を受け取るとともに、１番目のフリップフロップ２２−１（ＤＦＦ１）内で保持するデータを後段のフリップフロップ（２番目（Ｎ＝２）のフリップフロップ２２−１（ＤＦＦ２））に出力する。１番目のフリップフロップ２２−１（ＤＦＦ１）のデータ転送方向３２は、第１の方向（ＳＤＲ、ＤＲ１）である。
２番目（Ｎ＝２）のフリップフロップ２２−１（ＤＦＦ２）は、１番目のフリップフロップ２２−１（ＤＦＦ１）のデータ転送方向３２に、１番目のフリップフロップ２２−１（ＤＦＦ１）に隣接する。２番目のフリップフロップ２２−１（ＤＦＦ２）のデータ転送方向３２も、第１の方向（ＤＲ１）である。
【００２７】
３、４および５番目（Ｎ＝３、４、５）のフリップフロップ２２−１（ＤＦＦ３、ＤＦＦ４、ＤＦＦ５）は、それぞれ、２、３および４番目のフリップフロップ２２−１（ＤＦＦ２、ＤＦＦ３、ＤＦＦ４）のデータ転送方向３２に、２、３および４番目のフリップフロップ２２−１（ＤＦＦ２、ＤＦＦ３、ＤＦＦ４）に隣接する。３および４番目のフリップフロップ２２−１（ＤＦＦ３、ＤＦＦ４）のデータ転送方向３２も、第１の方向（ＤＲ１）である。他方、５番目のフリップフロップ２２−１（ＤＦＦ５）のデータ転送方向３４は、第１の方向（ＤＲ１）と直交する第２の方向（ＤＲ２）である。
【００２８】
６番目（Ｎ＝６）のフリップフロップ２２−２（ＤＦＦ６）は、５番目のフリップフロップ２２−１（ＤＦＦ５）のデータ転送方向３４に、５番目のフリップフロップ２２−１（ＤＦＦ５）に隣接する。６番目（Ｎ＝６）のフリップフロップ２２−２（ＤＦＦ６）は、６番目のフリップフロップ２２−２（ＤＦＦ６）内で保持するデータを、図示されない後段のフリップフロップに出力する。
シフトレジスタ２２の一部の領域において、５個のフリップフロップ２２−１は、第１の方向（ＤＲ１）と平行な第１の列（Ｒ１）に、互いに隣接して配置される。１個のフリップフロップ２２−２は、第１の列（Ｒ１）と平行な第２の列（Ｒ２）に、配置される。
【００２９】
図２において、Ｍ個の単位回路２２−１、２２−２のそれぞれは、１つのフリップフロップ２２−１、２２−２を含み、１つのフリップフロップ２２−１、２２−２からの信号に基づく制御信号を、対応する出力ドライバ１４に出力する。言い換えれば、Ｍ個のフリップフロップ２２−１、２２−２から構成されるシフトレジスタ２２は、Ｍ個の制御信号を出力する多出力回路である。
【００３０】
図２に示されるドライバ回路２０は、Ｍ個の出力ドライバ１４を備える。Ｍ個の出力ドライバ１４のそれぞれは、対応する単位回路２２−１、２２−２からの制御信号によって、制御される。Ｍ個の出力ドライバ１４は、第１の方向（ＤＲ１）と平行な第３の列（Ｒ３）に、互いに隣接して配置される。さらに、Ｍ個の出力ドライバ１４は、第１の列（Ｒ１）に互いに隣接して配置される単位回路２２−１に対して、第１の列（Ｒ１）に配置されない第２の列（Ｒ２）の単位回路２２−２とは反対側にて、第２の方向（ＤＲ２）に、配置される。
【００３１】
図２に示されるドライバ回路２０はさらに、複数の電源パッド１６を備える。複数の電源パッド１６のそれぞれは、第１の方向（ＤＲ１）と平行な第１の列（Ｒ１）に、配置される。複数の電源パッド１６のそれぞれは、複数の出力ドライバ１４と対応するように、配置される。言い換えれば、Ｍ個の出力ドライバを電源パッド１６の総数の領域に分け、それぞれの領域に配置される複数の出力ドライバ１４と、１つの電源パッドとが接続される。また、複数の電源パッド１６のそれぞれは、互いに接続される。このように、Ｍ個の出力ドライバ１４のそれぞれが、複数の電源パッド１６のいずれかと接続され、電源パッド１６の電位に接続される。
【００３２】
図４は、図２に示されるドライバ回路２０の構造を説明するための図の１例である。
図４に示されるドライバ回路２０は、第１の方向（ＤＲ１）と平行な第１の列（Ｒ１）に配列される単位回路２２−１および複数の電源パッド１６と、第１の方向（ＤＲ１）と平行な第３の列（Ｒ３）に配置されるＭ個の出力ドライバ１４と、を備える。
図４に示されるように、複数の電源パッド１６のそれぞれは、たとえば、ほぼ所定の間隔で配置され、また、電源パッド１６の間には、第１の列（Ｒ１）に互いに隣接して配置される単位回路２２−１が、配置される。第１の列（Ｒ１）に互いに隣接して配置される単位回路２２−１の例は、たとえば、図２および図３に示される。
【００３３】
図４において、第１の列（Ｒ１）に隣接して配置される単位回路２２−１群のいずれの両端にも、電源パッド１６が配置されている。図２は、図４に示される第１の列（Ｒ１）に隣接して配置されるある１つの群の単位回路２２−１（すなわち、第１の列（Ｒ１）に隣接して配置されるＬ個の単位回路２２−１）を示し、図２において、第１の列（Ｒ１）に隣接して配置されるＬ個の単位回路２２−１の一端に、１つの電源パッド１６が配置される。
【００３４】
図５は、本発明に従うドライバ回路の概略ブロック図のもう１つの例である。
図４を参酌すると、図２に示される第１の列（Ｒ１）に隣接して配置されるＬ個の単位回路（２２−１）の他端にも、図２に図示されない１つの電源パッド１６が配置される。しかしながら、図２の電源パッド１６の配置を変更することによって、図５において、第１の列（Ｒ１）に隣接して配置されるＬ個の単位回路（２２−１）の他端には、電源パッド１６を配置しなくてもよい。
【００３５】
図６は、図２に示されるドライバ回路２０の大きさを説明するための図である。
図６に示されるように、シフトレジスタ２２の一部の領域において、Ｎ個の単位回路２２−１、２２−２のそれぞれの第１および第２の方向（ＤＲ１、ＤＲ２）の長さは、それぞれ、Ｗ１およびＬ１である。したがって、Ｎ個の単位回路２２−１、２２−２のそれぞれの面積は、Ｌ１×Ｗ１である。なお、図６に示されていない、その他のＭ−Ｎ個の単位回路２２−１、２２−２のそれぞれの第１および第２の方向（ＤＲ１、ＤＲ２）の長さも、それぞれ、Ｌ１およびＷ１である。
【００３６】
図６において、第１の列（Ｒ１）に隣接して配置されるＬ個の単位回路２２−１の第１の方向（ＤＲ１）の総長さは、Ｌ×Ｗ１である。これに対し、図１の従来の単位回路１２の配置を考慮すれば、Ｍ個の単位回路１２のすべてが、第１の列（Ｒ１）に配置される。したがって、従来の配置において、Ｌ×Ｗ１の範囲に、Ｎ個の単位回路１２が、配置されていた。
【００３７】
図７は、図１に示される従来のドライバ回路１０の大きさを説明するための図である。
図７に示されるように、シフトレジスタ１２の一部の領域において、Ｌ×Ｗ１の範囲に、Ｎ個の単位回路１２が、配置される。また、Ｎ個の単位回路１２のそれぞれの第１および第２の方向（ＤＲ１、ＤＲ２）の長さは、それぞれ、Ｗ０およびＬ０である。したがって、単位回路１２の第１の方向（ＤＲ１）の長さＷ０は、Ｌ×Ｗ１／Ｎである。
【００３８】
ところで、図６に示される単位回路２２−１、２２−２は、図７に示される単位回路１２と同等の機能を有し、各単位回路１２、２２−１、２２−２は、複数のトランジスタで構築される。言い換えれば、各単位回路１２、２２−１、２２−２は、同じ数のトランジスタで構成される。したがって、図６に示される単位回路２２−１、２２−２の各面積は、図７に示される単位回路１２の各面積と、ほぼ等しい。すなわち、Ｌ１×Ｗ１≒Ｌ０×Ｗ０が、経験的に、成り立つ。
【００３９】
したがって、図７において、単位回路１２の第２の方向（ＤＲ２）の長さＬ０は、Ｌ０≒Ｌ１×Ｗ１／Ｗ０である。ここで、前述のとおり、単位回路１２の第１の方向（ＤＲ１）の長さＷ０は、Ｌ×Ｗ１／Ｎである。よって、図７において、Ｌ０≒Ｌ１×Ｎ／Ｌである。なお、図６において、少なくとも１つの単位回路２２−２が第１の列（Ｒ１）に配置されていないので、Ｌ＜Ｎの関係式が成り立つ。その結果、図７において、Ｌ０＞Ｌ１の関係式が成り立ち、図６において、Ｌ１＜Ｌ０の関係式が成り立つ。このように、本発明に従うドライバ回路２０の第２の方向（ＤＲ２）の長さＬ２０は、従来のドライバ回路１０の第２の方向（ＤＲ２）の長さＬ１０と比べて、短くなり得る。すなわち、本発明に従うドライバ回路２０は、小さいサイズを有することが可能になる。
【００４０】
なお、単位回路２２−１、２２−２の第２の方向（ＤＲ２）の長さＬ１をさらに小さくすることが可能であるが、たとえば、Ｌ１≧ＬＧの関係式を満たす範囲で、Ｌ１を小さくしてもよい。
【００４１】
図２を再び参照すると、図２に示されるドライバ回路２０はさらに、入出力回路１８を備える。
入出力回路１８は、外部から、シリアルデータ（ＳＩ）を受け取り、Ｍ個の単位回路２２−１、２２−２から構成されるシフトレジスタ２２に渡す。入出力回路１８は、外部から、クロック信号（ＣＬＫ）を受け取り、Ｍ個の単位回路２２−１、２２−２に渡すことができる。入出力回路１８は、シリアルデータ（ＳＩ）を入力するためのパッドを含む。入出力回路１８は、クロック信号（ＣＬＫ）を入力するためのパッドを含むことができる。入出力回路１８は、ドライバ回路２０の電源を入力するためのパッドを含むことができる。入出力回路１８は、シリアルデータ（ＳＩ）を出力するためのパッドを含む。これらの入力パッドおよび出力パッド、したがって、入出力回路１８は、第１の列（Ｒ１）に配置されない単位回路２２−２とともに、第２の列（Ｒ２）に、配置される。入出力回路１８が単位回路２２−２と一緒に配置されることで、ドライバ回路２０の第２の方向（ＤＲ２）の長さＬ２０が長くなることを防ぐことができる。
【００４２】
図４を再び参照すると、図４に示されるドライバ回路２０はさらに、第１の方向（ＤＲ１）と平行な第２の列（Ｒ２）に配置される単位回路２２−２および入出力回路１８を備える。
図４において、第１の列（Ｒ１）の電源パッド１６および第２の列（Ｒ２）の入力回路１８が第２の方向（ＤＲ２）に占める長さは、Ｌ２である。また、第１の列（Ｒ１）の単位回路２２−１および第２の列（Ｒ２）の単位回路２２−２が第２の方向（ＤＲ２）に占める長さは、Ｌ３である。
Ｌ２≧Ｌ３の関係式を満たすことで、ドライバ回路２０の第２の方向（ＤＲ２）の長さＬ２０が長くなることを防ぐことができる。
【００４３】
２．  サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム
２．１  サーマルヘッド
図８は、本発明に従うサーマルヘッドの概略ブロック図を示す。
図８に示されるサーマルヘッド８０は、セラミック板８２の上に、複数のサーマル抵抗素子（広義には発熱素子、発熱抵抗体）が形成されている。図８において、セラミック板８２の長辺の１つの縁部に、画素の間隔に合わせて複数のサーマル抵抗素子が配列されている。複数のサーマル抵抗素子の一端には、電源電圧ＶＨが供給されている。この電源電圧は、サーマルヘッド８０（セラミック板８２）の外部から供給される、例えば２４Ｖや１８Ｖといった高電圧である。また、サーマルヘッド８０は、第１〜第Ｐ（Ｐは２以上の整数）のサーマルヘッドドライバ９０−１、９０−２、…、９０−Ｐを含む。複数のサーマル抵抗素子の他端には、第１〜第Ｐのサーマルヘッドドライバ９０−１、９０−２、…、９０−Ｐの出力が電気的に接続される。
【００４４】
第１〜第Ｐのサーマルヘッドドライバ９０−１、９０−２、…、９０−Ｐの各サーマルヘッドドライバは、サーマル抵抗素子に接続される出力ドライバの出力を例えば接地電源電圧に設定することで、該サーマル抵抗素子に電流を流す（駆動する）ことができる。
【００４５】
２．２  サーマルヘッドドライバ
図９は、図８に示される各サーマルヘッドドライバ９０の具体例を示す。
図９に示されるサーマルヘッドドライバ９０は、上述の出力ドライバ回路、たとえば、図２に示される出力ドライバ回路２０の適用例である。出力ドライバ回路２０は、小さいチップサイズを有することが可能であり、したがって、小型なサーマルヘッドドライバを低コストで提供することができる。
【００４６】
図９において、サーマルヘッドドライバ９０の単位回路２２１〜２２Ｍは、１つの列に配置されているように示されているが、実際には、図２又は図５に示したように、Ｍ個の単位回路２２１〜２２Ｍは、２つの列（Ｒ１、Ｒ２）に配置される。また、図９に示されるＭ個の単位回路２２１〜２２Ｍのそれぞれは、ラッチＬＴと、出力制御回路ＯＣと、をさらに備える。加えて、図９に示される入出力回路１８は、さらに、ラッチ信号ＬＡＴおよび反転ストローブ信号ＸＳＴＢを、入力パッドを介して入力する。図９に示される入出力回路１８は、シリアルデータ（ＳＩ）を、出力パッドを介して出力することができる。図９において、入力パッドおよび出力パッドを含む入出力回路１８は、Ｍ個の単位回路２２１〜２２Ｍとともに、１つの列に配置されているように示されているが、実際には、図２又は図５に示したように、入出力回路１８は、第１の列（Ｒ１）に配置されない単位回路２２−２とともに、配置される。
【００４７】
サーマルヘッドドライバ９０は、複数のドライバブロックＤＢ１〜ＤＢＭ（Ｍは２以上の整数）で構成される。ドライバブロックＤＢｊ（１≦ｊ≦Ｍ、ｊは整数）は、出力トランジスタＯＤｊ（出力ドライバ１４ｊ）と、単位回路２２ｊと、を含む。
【００４８】
サーマルヘッドドライバ９０には、クロック信号ＣＬＫ、シリアルデータＳＩ、ラッチ信号ＬＡＴおよび反転ストローブ信号ＸＳＴＢが、入力される。画素データは、シリアルデータＳＩとして、クロック信号ＣＬＫに同期してシリアルに入力される。ラッチ信号ＬＡＴは、ラッチＬＴ１〜ＬＴＭに１ライン分の画素データを取り込むための信号である。反転ストローブ信号ＸＳＴＢは、負論理の信号であり、たとえば、正論理のストローブ信号ＳＴＢが、順次ドライバブロックＤＢ１〜ＤＢＭに供給される。
【００４９】
ドライバブロックＤＢ１〜ＤＢＭのフリップフロップＤＦＦ１〜ＤＦＦＭは、シリアルデータＳＩとして入力される画素データがシフト方向ＳＤＲにシフトされるシフトレジスタを構成する。シフトレジスタを構成する各フリップフロップは、クロック信号ＣＬＫの変化タイミングに同期して、前段のフリップフロップの出力を取り込むと共に、フリップフロップに取り込んだデータを出力する。
【００５０】
ラッチＬＴｊは、ラッチ信号ＬＡＴが例えばＨレベルのとき、フリップフロップＤＦＦｊに取り込んだデータをラッチ（保持）する。ラッチＬＴｊにラッチされたデータは、出力制御回路ＯＣｊに入力される。出力制御回路ＯＣｊは、出力トランジスタＯＤｊ（出力ドライバ１４ｊ）の出力制御を行う出力制御信号ｃｎｔｊを生成する。
【００５１】
出力トランジスタＯＤｊ（出力ドライバ１４ｊ）は、Ｎ型金属酸化膜半導体（Metal Oxide Semiconductor:ＭＯＳ）トランジスタ（以下、単にＭＯＳトランジスタと略す）により構成される。このＭＯＳトランジスタのドレインが、ドライバ出力ＤＯｊとなる。ドライバブロックＤＢ１〜ＤＢＭの出力トランジスタＯＤ１〜ＯＤＭ（出力ドライバ１４１〜１４Ｍ）を構成するＭＯＳトランジスタのソースには、複数の電源ＧＮＤパッド１６を介して、接地電源電圧ＧＮＤが供給される。出力トランジスタＯＤｊ（出力ドライバ１４ｊ）を構成するＭＯＳトランジスタのゲートには、出力制御回路ＯＣｊからの出力制御信号ｃｎｔｊが供給される。図９では、出力制御信号ｃｎｔｊにより、出力トランジスタＯＤｊ（出力ドライバ１４ｊ）を構成するＭＯＳトランジスタのソース・ドレイン間が電気的に導通することで、ドライバ出力ＤＯｊが接地電源電圧ＧＮＤに設定される。
【００５２】
出力制御回路ＯＣｊは、ストローブ信号ＳＴＢと、ドライバブロックＤＢｊに対応した画素データ（ラッチＬＴｊにラッチされた画素データ）とに基づいて、出力制御信号ｃｎｔｊを生成する。
【００５３】
図１０は、図９に示されるフリップフロップＤＦＦｊの具体例を示す。
図１０に示されるように、フリップフロップＤＦＦｊは、たとえば、１０個のＮ型のトランジスタＮ１〜Ｎ１０と、１０個のＰ型のトランジスタＰ１〜Ｐ１０とで、構成される。トランジスタＰ２、Ｎ２のゲートは、シリアルデータ（ＳＩ）または前段のフリップフロップＤＦＦｊ−１に保持されるデータを受け取る。トランジスタＰ２、Ｎ２のドレインは、クロック信号（ＣＬＫ）または反転クロック信号（ＸＣＬＫ）の変化タイミングに同期して、フリップフロップＤＦＦｊ内で保持するデータを後段のフリップフロップＤＦＦｊ＋１に出力し、または、シリアルデータ（ＳＩ）として出力パッドに出力する。
【００５４】
図１１は、図９に示されるラッチＬＴｊの具体例を示す。
図１１に示されるように、ラッチＬＴｊは、たとえば、５個のＮ型のトランジスタＮ１１〜Ｎ１５と、５個のＰ型のトランジスタＰ１１〜Ｐ１５とで、構成される。トランジスタＰ１２、Ｎ１２のゲートは、フリップフロップＤＦＦｊ内で保持するデータを受け取る。トランジスタＰ１３、Ｎ１３のドレインは、ラッチ信号（ＬＡＴ）または反転ラッチ信号（ＸＬＡＴ）の変化タイミングに同期して、ラッチＬＴｊ内で保持するデータを出力制御回路ＯＣｊに出力する。
【００５５】
図１２は、図９に示される出力制御回路ＯＣｊの具体例を示す。
図１２に示されるように、出力制御回路ＯＣｊは、たとえば、２個のＮ型のトランジスタＮ２１〜Ｎ２２と、２個のＰ型のトランジスタＰ２１〜Ｐ２２とで、構成される。なお、図９に示される出力制御回路ＯＣｊは、ＡＮＤ回路であるが、図１２に示すように、ＮＯＲ回路で構成することもできる。代替的に、出力制御回路ＯＣｊは、ＮＡＮＤ回路とインバータ回路との組み合わせで構成することもできる。
トランジスタＰ２１、Ｎ２１のゲートは、ラッチＬＴｊ内で保持するデータを受け取る。トランジスタＰ２２、Ｎ２１のゲートは、反転ストローブ信号ＸＳＴＢを受け取る。トランジスタＰ２２、Ｎ２１、Ｎ２２のドレインは、論理演算結果を出力トランジスタＯＤｊに出力する。
【００５６】
図１３は、図１０〜図１２の具体例から構成される単位回路２２ｊの拡散層の１例を示す。
図１３は、２つの単位回路（たとえば図２で示される２つの列（Ｒ１、Ｒ２）に配置される２つの単位回路２２−１、２２−２）を示す。図１３において、単位回路２２−２は、第１の方向（ＳＤＲ、ＤＲ１）に平行なミラー反転基準線に対して、単位回路２２−１をミラー配置したものである。２つの単位回路２２−１、２２−２は、互いにミラー配置されるので、同じ型（たとえば、Ｐ型）の拡散層を共有することができる。言い換えれば、２つの単位回路２２−１、２２−２が形成される不純物拡散領域は、それぞれ、Ｐ型の不純物領域とＮ型の不純物領域とを含み、第１の方向（ＳＤＲ、ＤＲ１）に平行なミラー反転基準線を基準として、同じ型（たとえば、Ｐ型）の不純物領域が、素子分離領域を介さず連続形成されている。その結果、本発明に従うドライバ回路２０は、さらに小さいサイズを有することが可能になる。
なお、図１３中のＮ１〜Ｎ１０、Ｎ１１〜Ｎ１５、Ｎ２１〜Ｎ２２、Ｐ１〜Ｐ１０、Ｐ１１〜Ｐ１５、Ｐ２１〜Ｎ２２は、図１０〜図１２中の参照符号に対応する。
【００５７】
図１４は、図１０〜図１２の具体例から構成される単位回路２２ｊのポリシリコン層の１例を示す。
【００５８】
図１５は、図１０〜図１２の具体例から構成される単位回路２２ｊのアルミニウム層の１例を示す。
図１５は、２つの単位回路を示す。２つの単位回路は、第１の方向（ＳＤＲ）の方向に平行な軸（たとえば、電源電圧ＶＤＤのラインによって形成される軸）に対して、ミラー配置される。２つの単位回路は、電源電圧ＶＤＤを構成するアルミニウム層を共有することができるので、本発明に従うドライバ回路２０は、さらに小さいサイズを有することが可能になる。
【００５９】
図１６は、図１３〜図１５の各層を重ね合わせた図を示す。なお、実際の単位回路２２ｊは、図示されない拡散層を貫くビアホール、およびポリシリコン層を貫くビアホール等を含み、図１０〜図１２に示されるフリップフロップＤＦＦｊ、ラッチＬＴｊおよび出力制御回路ＯＣｊが実現される。
【００６０】
２．３  電子機器
図１７は、図８に示されるサーマルヘッド８０を備えるサーマルプリンタの具体例の主要部分のみの縦断面図を示す。
プリンタ装置１７０内には、感熱紙がロール紙１７２としてセットされる様に構成されている。ロール紙１７２の印刷対象部分は、所与の紙送り機構（紙送り手段）により１ラインずつ紙送り方向１７３の方向に送り出される。そして、この印刷対象部分は、ハウジング１７４内で印刷ヘッド１７５の方に導かれる。印刷ヘッド１７５は、図８のサーマルヘッド８０を搭載する。ロール紙１７２の印刷対象部分が、印刷ヘッド１７５およびプラテン１７６の間を通過する際に、印刷ヘッド１７５により該印刷対象部分に所定の印刷が行われる。
【００６１】
紙送り機構は、印刷対象部分を更に紙送り方向１７３に送り出し、カッター１７７によりロール紙１７２が切断されて、切断後の用紙がレシート１７８として取り出し可能となる。
【００６２】
またハウジング１７４内には、印刷ヘッド１７５の前段に、用紙エンドセンサ１７９が設けられており、ロール紙１７２が紙送り方向１７３に送られる際にロール紙１７２の端を検知できる。
【００６３】
なお、サーマルプリンタ１７０以外の電子機器（たとえば、液晶装置）も、上述の出力ドライバ回路を備えることができる。
【００６４】
２．４  印刷システム
図１８は、図８に示されるサーマルヘッド８０を含む印刷システムの具体例を示す。
図１８に示される印刷システム１８０は、ホストコンピュータ１８２（広義には制御部）と、レシート１７８等を発行するプリンタ装置１８４とを含む。ホストコンピュータ１８２は、本体１８５と、表示装置１８６と、キーボード１８７と、ポインティングデバイスとしてのマウス１８８とを含む。
プリンタ装置１８４は、たとえば、図１７に示されるプリンタ装置１７０で構成される。
【００６５】
図１９は、図１８に示されるホストコンピュータ１８２の概略ブロック図を示す。
ホストコンピュータ１８２では、ＣＰＵ（Central Processing Unit)１９１に、バスライン１９２を介して、プログラムデータ等が格納されたＲＯＭ（Read Only Memory）１９３、データ処理の作業エリアや印刷データがバッファリングされるＲＡＭ（Random Access Memory）１９４、プリンタ装置１８４に印刷データや印刷コマンド等を送信する通信インタフェース１９５、表示装置１８６を駆動制御して表示データに対応する文字等を表示させるディスプレイコントローラ１９６、キーボード１８７から入力キーに対応するキー信号を取り込むキーボードコントローラ１９７、マウス１８８とのデータ等のやり取りを制御するマウスコントローラ１９８が接続されている。また、プリンタ装置１８４は、通信インタフェース１９５からの印刷データ等を受信する通信インタフェース１９９を含む。
【００６６】
ＣＰＵ１９１は、ＲＯＭ１９３又はＲＡＭ１９４に格納されたプログラムに従って所定の印刷処理を実行し、印刷データをＲＡＭ１９４に展開したり、ＲＡＭ１９４の印刷データを、通信インタフェース１９５を介してプリンタ装置１８４に転送したりすることができる。
【００６７】
当業者は、上述した本発明に従う各実施形態が、本発明の精神を逸脱することなく、（場合によって技術常識を参照することによって、）変形され得ることを容易に理解できるであろう。
【図面の簡単な説明】
【００６８】
【図１】従来のサーマルヘッドドライバの概略構成図の１例。
【図２】本発明に従うドライバ回路の概略ブロック図の１例。
【図３】図２に示されるＮ個のフリップフロップ２２−１、２２−２におけるデータ転送方向を説明するための図。
【図４】図２に示されるドライバ回路２０の構造を説明するための図の１例。
【図５】本発明に従うドライバ回路の概略ブロック図のもう１つの例。
【図６】図２に示されるドライバ回路２０の大きさを説明するための図。
【図７】図１に示される従来のドライバ回路１０の大きさを説明するための図
【図８】本発明に従うサーマルヘッドの概略ブロック図。
【図９】図８に示される各サーマルヘッドドライバ９０の具体例。
【図１０】図９に示されるフリップフロップＤＦＦｊの具体例。
【図１１】図９に示されるラッチＬＴｊの具体例。
【図１２】図９に示される出力制御回路ＯＣｊの具体例。
【図１３】図１０〜図１２の具体例から構成される単位回路２２ｊの拡散層の１例。
【図１４】図１０〜図１２の具体例から構成される単位回路２２ｊのポリシリコン層の１例。
【図１５】図１０〜図１２の具体例から構成される単位回路２２ｊのアルミニウム層の１例。
【図１６】図１３〜図１５の各層を重ね合わせた図。
【図１７】図８に示されるサーマルヘッド８０を備えるサーマルプリンタの具体例の主要部分のみの縦断面図。
【図１８】図８に示されるサーマルヘッド８０を含む印刷システムの具体例。
【図１９】図１８に示されるホストコンピュータ１８２の概略ブロック図。
【図２０】図２に示されるドライバ回路２０の信号線の構造を説明するための図。
【図２１】図１に示される従来のドライバ回路１０の信号線の構造を説明するための図。
【符号の説明】
【００６９】
１０  サーマルヘッドドライバ、  １２、２２−１、２２−２  単位回路、
１４  出力ドライバ、  １６  電源ＧＮＤパッド  、  １８  入出力回路、
１９、２８、２９  信号線、  ２０  ドライバ回路、  ３２  第１の方向、
３４  第２の方向、  ８０  サーマルヘッド、  ８２  セラミック板、
９０  サーマルヘッドドライバ、  １７０  プリンタ装置、  １７２  ロール紙、
１７３  紙送り方向、  １７４  ハウジング、  １７５  印刷ヘッド、
１７６  プラテン、  １７７  カッター、  １７８  レシート、
１７９  用紙エンドセンサ、  １８０  印刷システム、  １８２  ホストコンピュータ、
１８４  プリンタ装置、  １８５  本体、  １８６  表示装置、  １８７  キーボード、
１８８  マウス  、２０２、２１２  方形の領域、  ２０４  Ｌ字コーナ、
ＣＬＫ  クロック信号、  ＤＢ  ドライバブロック、  ＤＦＦ  フリップフロップ、
ＤＯ  ドライバ出力、  ＤＲ１  第１の方向、  ＤＲ２  第２の方向、
ＧＮＤ  接地電源電圧、  Ｌ０、Ｌ１  単位回路の縦の長さ、
Ｌ１０、Ｌ２０  ドライバ回路の縦の長さ、
Ｌ２  電源ＧＮＤパッドおよび入出力回路の縦の長さ、
Ｌ３  第１の列の単位回路および第２の列の単位回路の縦の長さ、
ＬＡＴ  ラッチ信号、  ＬＧ  電源ＧＮＤパッドの縦の長さ、  ＬＴ  ラッチ、
Ｎ１〜Ｎ１０、Ｎ１１〜Ｎ１５、Ｎ２１〜Ｎ２２  Ｎ型トランジスタ、
Ｐ１〜Ｐ１０、Ｐ１１〜Ｐ１５、Ｐ２１〜Ｐ２２  Ｐ型トランジスタ
ＳＤＲ  シフトレジスタ内のシリアルデータの流れ方向、  ＳＩ  シリアルデータ、
ＳＴＢ  ストローブ信号、  ＯＣ  出力制御回路、  Ｒ１  第１の列、
Ｒ２  第２の列、  Ｒ３  第３の列、  ＶＤＤ、ＶＨ、ＶＳＳ  電源電圧、
Ｗ０、Ｗ１  単位回路の横の長さ、  Ｗ１０  ドライバ回路の横の長さ、
ＸＣＬＫ  反転クロック信号、  ＸＬＡＴ  反転ラッチ信号、
ＸＳＴＢ  反転ストローブ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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