(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された複数の半導体素子をトレンチ分離領域により分離した半導体装置を製造する方法であって、
該半導体装置は、該複数の半導体素子として、
高電圧で動作する高電圧半導体素子と、
低電圧で動作する低電圧半導体素子とを含み、
該半導体基板の表面に、該半導体素子が形成されるべき素子領域を分離するようトレンチ分離溝を形成するステップと、
該トレンチ分離溝に誘電体材料を埋め込んでトレンチ分離領域を形成するステップと、
該半導体基板の表面に、該トレンチ分離領域を覆い、かつ該トレンチ分離領域からはみ出して該トレンチ分離領域に接する素子領域に所定のオーバーラップ量で重なるよう選択的に酸化防止膜を形成するステップと、
該酸化防止膜をマスクとして、該高電圧半導体素子が形成されるべき高電圧素子領域および該低電圧半導体素子が形成されるべき低電圧素子領域のいずれにも、該高電圧半導体素子で必要となる耐圧を満たす厚い熱酸化膜を形成するステップと、
該低電圧素子領域に形成した厚い熱酸化膜を除去して、該低電圧半導体素子で必要となる耐圧を満たす薄い熱酸化膜を形成するステップと
を含み、
該酸化防止膜と該素子領域とがオーバーラップするオーバーラップ領域では、該酸化防止膜の下側に、該酸化防止膜の下側以外の素子領域に形成される熱酸化膜の膜厚より厚い酸化物層が形成されている、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記トレンチ分離領域を形成するステップは、
前記半導体基板であるシリコン基板に形成したトレンチ分離溝内面に熱酸化によりトレンチ内熱酸化膜を形成するステップを有し、
該レンチ内熱酸化膜を形成した後に、該トレンチ分離溝内に誘電体材料を埋め込んでトレンチ分離領域を形成するステップである、半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記トレンチ分離領域を形成するステップは、
前記トレンチ分離溝内面のエッチングダメージが吸収されるよう該トレンチ分離溝内面に熱酸化により犠牲熱酸化膜を形成するステップを含み、
該犠牲熱酸化膜を除去した後、該トレンチ分離溝内面に前記トレンチ内熱酸化膜を形成し、その後、該トレンチ分離溝内に誘電体材料を埋め込んでトレンチ分離領域を形成するステップである、半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記トレンチ分離溝を形成するステップは、
前記半導体基板であるシリコン基板上に第１の熱酸化膜を形成するステップと、
該第１の熱酸化膜上に第１のシリコン窒化膜を形成するステップと、
該第１のシリコン窒化膜を、前記素子領域に対応する部分に開口が形成されるようパターニングするステップと、
該パターニングした第１のシリコン窒化膜をマスクとして、該第１の熱酸化膜および該シリコン基板を選択的にエッチングして該トレンチ分離溝を形成するステップとを含み、
該第１の熱酸化膜の一部が、前記オーバーラップ領域で前記酸化防止膜の下側に位置する前記酸化物層となっている、半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記低電圧半導体素子で必要となる熱酸化膜の厚さより厚い熱酸化膜は１０ｎｍ以上の膜厚を有する、半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記酸化防止膜の厚さは、０．０２ｕｍ以上である、半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
前記オーバーラップ量は、０．２ｕｍ以上である、半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法において、
前記高電圧半導体素子は、５Ｖ以上かつ４０Ｖ以下の範囲内のゲート電圧で動作する、該半導体装置の入出力部を構成する高電圧ＭＯＳトランジスタであり、
前記低電圧半導体素子は、１．２Ｖ以上かつ３．３Ｖ以下の範囲内のゲート電圧で動作する低電圧ＭＯＳトランジスタである、半導体装置の製造方法。
【請求項９】
半導体装置を搭載した電気機器であって、
該半導体装置は、請求項１〜８のいずれかに記載の半導体装置の製造方法により製造されたものである、電機機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、および電気機器に関し、特に、半導体基板に形成した素子領域を分離する構造としてトレンチ分離構造を用いた半導体装置を製造する方法、およびこの方法により製造された半導体装置を搭載した電気機器に関するものである。
【背景技術】
【０００２】
半導体装置の素子間分離法は局部的酸化法（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ、以下、ＬＯＣＯＳ法と称す）とトレンチ素子分離法とに大別される。
【０００３】
図６は、従来の半導体装置を説明する図であり、図６（ａ）および図６（ｂ）は、ＬＯＣＯＳ法で形成した素子分離領域により分離されたトランジスタを示す平面図および断面図（図６（ａ）のＸ−Ｘ線断面図）である。
【０００４】
この半導体装置１０では、隣接する素子領域１０ａおよび１０ｂが、素子分離領域１０ｃを形成するフィールド酸化膜１２により分離されている。
【０００５】
各素子領域１０ａおよび１０ｂには、ゲート絶縁膜１６を介してゲート電極１７が形成され、該ゲート電極１７の両側にはソース領域１５ａおよびドレイン領域１５ｂが形成されている。
【０００６】
図７は、ＬＯＣＯＳ法を用いた従来の半導体装置の製造方法を、工程順（図７（ａ）〜図７（ｃ））に説明する図である。
【０００７】
まず、シリコン基板１１上に熱酸化膜１２ａを形成し、該シリコン基板１１の素子分離領域１０ｃとなる部分に開口を有する窒化膜１３を形成する（図７（ａ））。
【０００８】
次に、該窒化膜１３をマスクとする熱酸化処理により、素子領域１０ａおよび１０ｂの間に位置する該素子分離領域１０ｃにフィールド熱酸化膜１２を形成する（図７（ｂ））。
【０００９】
続いて、該素子領域１０ａおよび１０ｂ内に、ゲート絶縁膜１６およびゲート電極１７を形成し、さらに、該ゲート電極１７の両側にソース領域１５ａおよびドレイン領域１５ｂを形成する。
【００１０】
図６（ｃ）は、従来の半導体装置における、トレンチ分離法で形成した素子分離領域により素子領域を分離した構造を示す断面図であり、図６（ａ）のＸ−Ｘ線断面に相当する部分を示している。
【００１１】
この半導体装置２０では、隣接する素子領域２０ａおよび２０ｂが、素子分離領域２０ｃとしてのトレンチ分離部により分離されている。
【００１２】
ここで、トレンチ分離部は、シリコン基板２１に形成したトレンチ溝に熱酸化膜２２を介して絶縁物２４を埋め込んだ構造となっている。また、各素子領域２０ａおよび２０ｂには、ゲート絶縁膜２６を介してゲート電極２７が形成され、該ゲート電極２７の両側にはソース領域２５ａおよびドレイン領域２５ｂが形成されている。
【００１３】
図８は、トレンチ分離法を用いた従来の半導体装置の製造方法を、工程順（図８（ａ）〜図８（ｄ））に説明する図である。
【００１４】
まず、シリコン基板２１上に熱酸化膜２８を形成し、該シリコン基板２１の素子分離領域となる部分に開口を有する窒化膜２９を形成する（図８（ａ））。
【００１５】
次に、該窒化膜２９をエッチングマスクとして、該熱酸化膜２８およびシリコン基板２１をエッチングしてトレンチ溝２１ａを形成し（図８（ｂ））、続いて、該トレンチ溝２１ａ内面に熱酸化膜２２を形成した後、該トレンチ溝内２１ａに誘電体２４を埋め込んで素子分離領域２０ｃを形成する（図８（ｃ））。なお、窒化膜２９は、誘電体２４をトレンチ溝２１ａ内に埋め込む処理で、全面に形成した誘電体２４をエッチングする際のエッチングストッパーとして用いられるものであり、トレンチ分離領域２０ｃの形成後に除去される。
【００１６】
次に、熱酸化膜２８を除去した後、該素子領域２０ａおよび２０ｂ内に、ゲート絶縁膜２６およびゲート電極２７を形成し、さらに、該ゲート電極２７の両側にソース領域２５ａおよびドレイン領域２５ｂを形成する（図８（ｄ））。
【００１７】
上述したＬＯＣＯＳ法は、シリコン基板の表面領域を選択的に熱酸化することにより素子分離領域を形成するものであり、素子分離領域の形成処理は選択的な熱酸化という簡単なものであるが、図９（ａ）に示すように、素子分離領域の側部でバーズビーク（ｂｉｒｄ'ｓ  ｂｅａｋ）Ｂが形成され、ソースおよびドレイン領域となる素子領域の幅を正確に制御することができないという短所がある。なお、図９（ａ）中、１２はシリコン基板１１上に形成されたフィールド酸化膜、１３はフィールド酸化膜１２を形成するためのマスクとしての窒化膜である。
【００１８】
一方、トレンチ分離法は、シリコン基板の表面領域に選択的にトレンチを形成し、その内部を酸化物などの絶縁物質で充填することにより素子分離領域を形成するものであり、、上記ＬＯＣＯＳ法に比べて小さな素子分離領域を精度よく形成でき、微細な素子領域を分離する素子分離領域を形成するのに適したものである。
【００１９】
ところで、半導体装置の高性能化，高機能化に伴い、半導体装置に搭載する素子数は近年飛躍的な増加傾向にある。これを実現すべく微細な加工技術が必要となり、０．２５ｕｍ以降の加工ルールにおいては、トレンチ分離技術が主流となっている。
【００２０】
しかしながら、トレンチ分離技術の課題として、Ｓｉ溝（シリコン基板に形成したトレンチ溝）を誘電体で埋め込む処理の完了後に実施される、ゲート絶縁膜を形成する熱酸化工程により、トレンチ溝側壁のシリコンが酸化され、Ｓｉ溝内の体積が増加し、活性領域（素子領域）を構成するシリコンに圧縮応力が加わり、トレンチ溝近傍でシリコンの結晶欠陥が発生するということがある。
【００２１】
このため、トレンチ分離領域と素子領域（活性化領域）との境界部ではジャンクションリーク等の問題を招いていた。
【００２２】
このトレンチ溝側壁でのシリコンの熱酸化に起因する結晶欠陥は、同一のシリコン基板上にサイズの大きい高電圧トランジスタとサイズの小さい低電圧トランジスタとが形成されている半導体装置において、低電圧トランジスタの素子領域で生ずるものである。
【００２３】
この結晶欠陥は、特にＳＲＡＭ等の高密度パターンを有する半導体装置で顕著に現れ、又、酸化膜を形成する際の熱酸化量が多い場合、例えば、５ｖ〜４０ｖの高電圧動作用のゲート酸化膜を成長する場合は、リーク電流増大等のＬＳＩ動作上重大な不具合を生じる。
【００２４】
この問題を回避する方法として、図１０（ａ）に示すように、シリコン基板２１に形成されたトレンチの側面に酸化膜２２を形成した後、窒化膜２３を形成し、その後、トレンチ溝内に誘電体２４を埋め込む方法が知られている（例えば、特許文献１を参照）。
【００２５】
この構造では、トレンチ溝の形成後の熱酸化によるトレンチ溝側壁の酸化は、前記窒化膜２３により防止され、トレンチ溝内での体積増加は抑制される。
【００２６】
また、上記の結晶欠陥の問題とは別に、トレンチ分離溝と素子領域（活性化領域）との境界にて、酸化膜が薄膜化すると言う問題もある。これは、トレンチ溝に絶縁膜を埋め込み（図８（ｃ））、酸化膜２８を除去した後、シリコン基板表面の熱酸化によりゲート酸化膜を形成する際には、トレンチ溝の上側角部にストレスがかかり、このストレスの影響で、トレンチ分離溝と素子領域（活性化領域）との境界では、熱酸化により形成される酸化膜の膜厚が素子領域の端部以外の領域や素子分離領域の端部以外の領域に比べて薄くなるためである。例えば、高電圧トランジスタで用いるゲート絶縁膜は１４ｎｍ以上の膜厚を有しているが、これがトレンチ分離溝と素子領域（活性化領域）との境界で薄くなることで、耐圧の低下につながるだけでなく、ダブルスレッショルドの問題も生ずる。
【００２７】
図９（ｂ）は、このダブルスレッショルドの問題を説明する図である。
【００２８】
つまり、通常のスレッショルド特性を有するトランジスタでは、グラフ（実線）Ｌ１で示すように、ゲート電圧Ｖｇの増加に従って、ドレイン電流Ｉｄが所定のゲート電圧値から滑らかに立ち上がる。これに対して、ダブルスレッショルドを有するトランジスタでは、グラフ（点線）Ｌ２で示すように、ゲート電圧Ｖｇの増加に従って、通常よりは低いゲート電圧値でドレイン電流Ｉｄが立ち上がり始め、一旦ドレイン電流は飽和状態となった後に、ゲート電圧の増加に応じて、再度ドレイン電流が立ち上がり始める。このようなダブルスレッショルドを有するトランジスタでは、駆動電流などの線形制御は不可能となる。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】特開２００1−１６０５８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００３０】
以上説明したように、特許文献１では、トレンチ溝の形成後の熱酸化によるトレンチ溝側壁の酸化は、前記窒化膜２３により防止され、トレンチ溝内での体積増加は抑制されるが、この特許文献１に開示のトレンチ分離領域の形成方法では、図１０（ｂ）に示すように、トレンチ分離領域２４と素子領域（活性領域）２５との境界Ａに窒化膜２３を形成することにより、活性領域２５に形成するゲート酸化膜２６の膜厚が境界Ａ付近で薄くなってしまう場合がある。このゲート絶縁膜の薄膜化の問題は、従来のトレンチプロセスで発生していた、ゲート絶縁膜の薄膜化よりも顕著な問題となり得る。
【００３１】
本発明は、上記のような問題点に鑑みてなされたものであり、高電圧トランジスタのゲート耐圧を確保し得る程度の厚いゲート酸化膜の形成時に、この厚いゲート酸化膜が素子領域とトレンチ分離領域との境界で薄膜化するのを抑制することができ、しかも、サイズの小さい低電圧トランジスタの活性領域で、トレンチ分離溝の側壁部分での基板材料の酸化に起因した結晶欠陥が発生するのを防止することができる半導体装置の製造方法、およびこのような半導体装置の製造方法により得られた半導体装置を搭載した電気機器を提供することを目的とする。
【課題を解決するための手段】
【００３２】
本発明に係る半導体装置の製造方法は、半導体基板上に形成された複数の半導体素子をトレンチ分離領域により分離した半導体装置を製造する方法であって、該半導体基板の表面に、該半導体素子が形成されるべき素子領域を分離するようトレンチ分離溝を形成するステップと、該トレンチ分離溝に誘電体材料を埋め込んでトレンチ分離領域を形成するステップと、該半導体基板の表面に、該トレンチ分離領域を覆うよう選択的に酸化防止膜を形成するステップと、該酸化防止膜をマスクとして、該複数の半導体素子のうちの最大サイズ以外の所定サイズの半導体素子で必要となる熱酸化膜の厚さより厚い熱酸化膜を、該所定サイズの半導体素子の素子領域に形成するステップとを含むものであり、そのことにより上記目的が達成される。
【００３３】
本発明は、上記半導体装置の製造方法において、前記半導体装置は、前記複数の半導体素子として、高電圧で動作する高電圧半導体素子と、低電圧で動作する低電圧半導体素子とを含み、該低電圧半導体素子は、前記所定サイズの半導体素子であり、前記厚い熱酸化膜は、該高電圧半導体素子で必要となる耐圧を満たす膜厚を有していることが好ましい。
【００３４】
本発明は、上記半導体装置の製造方法において、前記酸化防止膜は、前記トレンチ分離領域からはみ出して該トレンチ分離領域に接する素子領域に所定のオーバーラップ量で重なるよう形成されることが好ましい。
【００３５】
本発明は、上記半導体装置の製造方法において、前記酸化防止膜と前記素子領域とがオーバーラップするオーバーラップ領域では、該酸化防止膜の下側に、該素子領域に形成されるべき半導体素子で必要となる熱酸化膜の膜厚より厚い酸化物層が形成されていることが好ましい。
【００３６】
本発明は、上記半導体装置の製造方法において、前記素子領域上に前記熱酸化膜を形成するステップは、前記酸化防止膜を形成した後、前記高電圧半導体素子が形成されるべき高電圧素子領域および前記低電圧半導体素子が形成されるべき低電圧素子領域のいずれにも、該高電圧半導体素子で必要となる耐圧を満たす厚い熱酸化膜を形成するステップと、該低電圧素子領域に形成した厚い熱酸化膜を除去して、該低電圧半導体素子で必要となる耐圧を満たす薄い熱酸化膜を形成するステップとを含むことが好ましい。
【００３７】
本発明は、上記半導体装置の製造方法において、前記トレンチ分離領域を形成するステップは、前記半導体基板であるシリコン基板に形成したトレンチ分離溝内面に熱酸化によりトレンチ内熱酸化膜を形成するステップを有し、該レンチ内熱酸化膜を形成した後に、該トレンチ分離溝内に誘電体材料を埋め込んでトレンチ分離領域を形成するステップであることが好ましい。
【００３８】
本発明は、上記半導体装置の製造方法において、前記トレンチ分離領域を形成するステップは、前記トレンチ分離溝内面のエッチングダメージが吸収されるよう該トレンチ分離溝内面に熱酸化により犠牲熱酸化膜を形成するステップを含み、該犠牲熱酸化膜を除去した後、該トレンチ分離溝内面に前記トレンチ内熱酸化膜を形成し、その後、該トレンチ分離溝内に誘電体材料を埋め込んでトレンチ分離領域を形成するステップであることが好ましい。
【００３９】
本発明は、上記半導体装置の製造方法において、前記トレンチ分離溝を形成するステップは、前記半導体基板であるシリコン基板上に第１の熱酸化膜を形成するステップと、該第１の熱酸化膜上に第１のシリコン窒化膜を形成するステップと、該第１のシリコン窒化膜を、前記素子領域に対応する部分に開口が形成されるようパターニングするステップと、該パターニングした第１のシリコン窒化膜をマスクとして、該第１の熱酸化膜および該シリコン基板を選択的にエッチングして該トレンチ分離溝を形成するステップとを含むことが好ましい。
【００４０】
本発明は、上記半導体装置の製造方法において、前記所定サイズの半導体素子で必要となる熱酸化膜の厚さより厚い熱酸化膜は１０ｎｍ以上の膜厚を有することが好ましい。
【００４１】
本発明は、上記半導体装置の製造方法において、前記酸化防止膜の厚さは、０．０２ｕｍ以上であることが好ましい。
【００４２】
本発明は、前記半導体装置の製造方法において、前記オーバーラップ量は、０．２ｕｍ以上であることが好ましい。
【００４３】
本発明は、上記半導体装置の製造方法において、前記高電圧半導体素子は、５Ｖ以上かつ４０Ｖ以下の範囲内のゲート電圧で動作する、該半導体装置の入出力部を構成する高電圧ＭＯＳトランジスタであり、前記低電圧半導体素子は、１．２Ｖ以上かつ３．３Ｖ以下の範囲内のゲート電圧で動作する低電圧ＭＯＳトランジスタであることが好ましい。
【００４４】
本発明に係る電気機器は、半導体装置を搭載した電気機器であって、該半導体装置は、上述した本発明に係る半導体装置の製造方法により製造されたものであり、そのことにより上記目的が達成される。
【００４５】
次に、作用について説明する。
【００４６】
本発明においては、トレンチ分離領域を形成した後に熱酸化膜を形成する際には、熱酸化をトレンチ分離領域を酸化防止膜で覆った状態で行うので、トレンチ分離領域におけるトレンチ溝側面のシリコンが酸化されるのを回避できる。このため、トレンチ溝側面でのシリコンの酸化によりトレンチ溝内での体積増加に起因して素子領域に圧縮応力が加わり、トレンチ分離領域近傍の素子領域でシリコンの結晶欠陥が発生するのを回避できる。
【００４７】
また、本発明においては、素子分離領域を覆う酸化防止膜の、素子領域側部とオーバーラップした部分の下側には、熱酸化膜を形成する前に、この熱酸化膜の膜厚以上の厚さの酸化膜がすでに形成されているので、トレンチ分離領域と素子領域の境界部で、熱酸化膜の成長が活性領域の上端隅部でのストレスにより抑制されても、この境界部分での熱酸化膜の薄膜化を回避することができる。
【発明の効果】
【００４８】
以上のように、本発明によれば、高電圧トランジスタのゲート耐圧を確保し得る程度の厚いゲート酸化膜の形成時に、この厚いゲート酸化膜が素子領域とトレンチ分離領域との境界で薄膜化するのを抑制することができ、しかも、サイズの小さい低電圧トランジスタの活性領域で、トレンチ分離溝の側壁部分での基板材料の酸化に起因した結晶欠陥が発生するのを防止することができる。
【図面の簡単な説明】
【００４９】
【図１】図１は、本発明の実施形態１による半導体装置の製造方法を説明する断面図であり、エッチングマスクの形成（図１（ａ））、トレンチ溝の形成（図１（ｂ））、および誘電体の埋め込み（図１（ｃ））を工程順に示している。
【図２】図２は、本発明の実施形態１による半導体装置の製造方法を説明する断面図であり、高電圧トランジスタのＰウェルの形成（図２（ａ））およびＮウエル領域の形成（図２（ｂ））を工程順に示している。
【図３】図３は、本発明の実施形態１による半導体装置の製造方法を説明する断面図であり、低電圧トランジスタのＰウェルの形成（図３（ａ））およびＮウエル領域の形成（図３（ｂ））を工程順に示している。
【図４】図４は、本発明の実施形態１による半導体装置の製造方法を説明する断面図であり、トレンチ分離領域の窒化膜による被覆（図４（ａ））、素子領域での厚いゲート酸化膜の形成（図４（ｂ））を工程順に示している。
【図５】図５は、本発明の実施形態１による半導体装置の製造方法を説明する断面図であり、低電圧トランジスタ領域での厚いゲート酸化膜の除去（図５（ａ））、低電圧トランジスタ領域での薄いゲート酸化膜の形成（図５（ｂ））、高電圧および低電圧トランジスタの形成（図５（ｃ））を工程順に示している。
【図６】図６は、従来の半導体装置を説明する図であり、図６（ａ）および図６（ｂ）は、ＬＯＣＯＳ法で素子領域を分離したものを示す平面図および断面図であり、図６（ｃ）は、従来の半導体装置として、トレンチ分離法で素子分離領域を分離したものを示す断面図である。
【図７】図７は、ＬＯＣＯＳ法を用いた従来の半導体装置の製造方法を工程順（図７（ａ）〜図７（ｃ））に説明する図である。
【図８】図８は、トレンチ分離法を用いた従来の半導体装置の製造方法を工程順（図８（ａ）〜図８（ｄ））に説明する図である。
【図９】図９は、図６に示す従来の素子分離構造における問題点を説明する図であり、図９（ａ）は、図６（ａ）および（ｂ）におけるＬＯＣＯＳ分離におけるバーズビークの問題を説明する図、図９（ｂ）は、図６（ｃ）に示すトレンチ分離におけるダブルスレショルドの問題を説明する図である。
【図１０】図１０は、特許文献１に開示の半導体装置におけるトレンチ素子分離構造を説明する図であり、図１０（ａ）は、該トレンチ素子分離構造の断面構造を示し、図１０（ｂ）は該トレンチ素子分離構造における課題を説明する断面図である。
【発明を実施するための形態】
【００５０】
以下、本発明の実施形態について図面を参照しながら説明する。
【００５１】
（実施形態１）
図１〜図５は、本発明の実施形態１による半導体装置の製造方法を説明する図であり、図５（ｃ）は、この実施形態１の半導体装置の製造方法により得られる半導体装置の断面構造を示している。なお、図５（ｃ）に示す断面構造における隣接するＭＯＳトランジスタの平面レイアウトは、図６（ａ）に示す隣接するトランジスタのレイアウトと同様なものである。
【００５２】
この実施形態１の半導体装置１００は、ＣＭＯＳ構成のトランジスタ構造を有しており、半導体基板としてのシリコン基板１０１上には、Ｐウエル領域１０８ａ、１０８ｃおよびＮウエル領域１０８ｂ、１０８ｄが形成されており、各ウエル領域では、複数のＭＯＳトランジスタ（半導体素子）がそれぞれの素子領域１００ａ、１００ｂ、１００ｄ、１００ｅ内に形成されている。
【００５３】
なお、ここでは、説明の都合上、高電圧トランジスタの形成領域１１１ａと低電圧トランジスタの形成領域１１１ｂとがトレンチ分離領域１００ｇにより分離されており、高電圧トランジスタの形成領域１１１ａ内では、Ｐウエル領域１０８ａとＮウエル領域１０８ｂとがトレンチ分離領域１００ｃにより分離され、低電圧トランジスタの形成領域１１１ｂ内では、Ｐウエル領域１０８ｃとＮウエル領域１０８ｄとがトレンチ分離領域１００ｆにより分離されている構造を示している。
【００５４】
ここで、トレンチ分離領域１００ｇ、１００ｃ、１００ｆはそれぞれ、シリコン基板１０１の表面に形成したトレンチ分離溝に側壁熱酸化膜１０６を介して酸化膜（以下埋め込み酸化膜ともいう。）１０７を埋め込んだ構造となっている。
【００５５】
また、高電圧トランジスタは高電圧で動作するＭＯＳトランジスタであり、低電圧トランジスタは低電圧で動作するＭＯＳトランジスタであり、例えば、液晶表示装置などで液晶パネルの駆動に用いられるドライバ回路を構成する高電圧トランジスタは、５Ｖ以上かつ４０Ｖ以下の範囲内のゲート電圧で動作する。また、このようなドライバ回路に制御信号を供給するロジック回路を構成する低電圧トランジスタは、１．２Ｖ以上かつ３．３Ｖ以下の範囲内のゲート電圧で動作する。
【００５６】
また、高電圧トランジスタの形成領域１１１ａに含まれる素子領域１００ａおよび１００ｂにはそれぞれ、厚いゲート絶縁膜１１６を介してゲート電極１１７が形成され、該ゲート電極１１７の両側にサイドウォール１１８が形成されている。ここで、素子領域１００ａはＰウエル領域１０８ａ内に形成され、素子領域１００ｂはＮウエル領域１０８ｂ内に形成されており、素子領域１００ａでは、ゲート電極の両側部分にはＮ型ソース拡散領域１１２ａおよびＮ型ドレイン拡散領域１１２ｂが形成され、素子領域１００ｂでは、ゲート電極の両側部分には、Ｐ型ソース拡散領域１１５ａおよびＰ型ドレイン拡散領域１１５ｂが形成されている。ここでは、上記厚いゲート絶縁膜１１６、ゲート電極１１７、Ｎ型ソース拡散領域１１２ａおよびＮ型ドレイン拡散領域１１２ｂは、高電圧Ｎ型ＭＯＳトランジスタを構成している。また、上記厚いゲート絶縁膜１１６、ゲート電極１１７、Ｐ型ソース拡散領域１１５ａおよびＰ型ドレイン拡散領域１１５ｂは、高電圧Ｐ型ＭＯＳトランジスタを構成している。
【００５７】
また、低電圧トランジスタの形成領域１１１ｂに含まれる素子領域１００ｄおよび１００ｅにはそれぞれ、薄いゲート絶縁膜１１６ａを介してゲート電極１１７ａが形成され、該ゲート電極１１７ａの両側にサイドウォール１１８ａが形成されている。素子領域１００ｄはＰウエル領域１０８ｃ内に形成され、素子領域１００ｅはＮウエル領域１０８ｄ内に形成されており、素子領域１００ｄでは、ゲート電極の両側部分にはＮ型ソース拡散領域１１２ｃおよびＮ型ドレイン拡散領域１１２ｄが形成され、素子領域１００ｅでは、ゲート電極の両側部分には、Ｐ型ソース拡散領域１１５ｃおよびＰ型ドレイン拡散領域１１５ｄが形成されている。ここでは、上記薄いゲート絶縁膜１１６ａ、ゲート電極１１７ａ、Ｎ型ソース拡散領域１１２ｃおよびＮ型ドレイン拡散領域１１２ｄは、低電圧Ｎ型ＭＯＳトランジスタを構成している。また、上記薄いゲート絶縁膜１１６ａ、ゲート電極１１７ａ、Ｐ型ソース拡散領域１１５ｃおよびＰ型ドレイン拡散領域１１５ｄは、低電圧Ｐ型ＭＯＳトランジスタを構成している。
【００５８】
また、各トランジスタのゲート長については、低電圧トランジスタのゲート長は高電圧トランジスタのゲート長よりも短くなっており、また素子領域のサイズについても、低電圧トランジスタの素子領域１００ｄ及び１００ｅは、高電圧トランジスタの素子領域１００ａ及び１００ｂに比べて小さくなっている。
【００５９】
そして、上記素子領域およびトレンチ分離領域上には全面に層間絶縁膜１１９が形成されており、該層間絶縁膜１１９上には、素子領域１００ａおよび１００ｂにおけるＮ型ソース拡散領域１１２ａおよびＰ型ソース拡散領域１１５ａにコンタクト電極１１３を介して接続されたメタル配線１１４、および素子領域１００ｄおよび１００ｅにおけるＮ型ソース拡散領域１１２ｃおよびＰ型ソース拡散領域１１５ｃにコンタクト電極１１３ａを介して接続されたメタル配線１１４ａが形成されている。
【００６０】
次に、このようなトレンチ分離により素子領域を分離した構造を有する半導体装置の製造方法について説明する。
【００６１】
以下、具体的に、５Ｖ以上の動作電圧のＰ型及びＮ型ＭＯＳトランジスタである高電圧Ｐ型及びＮ型ＭＯＳトランジスタと、１．２Ｖ以上の動作電圧のＰ型及びＮ型ＭＯＳトランジスタである低電圧Ｐ型及びＮ型ＭＯＳトランジスタとを有するＣＭＯＳ−ＬＳＩを製造する方法を工程順に説明する。
【００６２】
（１）まず、シリコン基板１０１の表面を熱酸化し、２０〜１００ｎｍの熱酸化膜１０３を形成する。この熱酸化膜１０３は、シリコン基板１０１上に直接、エッチングマスクとしてのシリコン窒化膜を形成すると、シリコン基板１０１に歪みがかかるため、このような歪の発生が回避されるよう形成されている。また、この熱酸化膜１０３は、トレンチ分離領域の形成後に熱酸化により形成される熱酸化膜（例えば、高電圧ＭＯＳトランジスタのゲート酸化膜）の膜厚以上の厚さに形成される。
【００６３】
続いて、上記熱酸化膜１０３上に、例えばＣＶＤ法により、上記エッチングマスクとして用いられる１００ｎｍ〜２００ｎｍの第１のシリコン窒化膜１０４を堆積し、その後、所定のパターンのフォトレジスト層（図示せず）をマスクとして第１シリコン窒化膜１０４をエッチングして、トレンチ分離領域となるべき領域に開口部１０４ａを形成する。その後、パターニングに用いたフォトレジスト層は除去する。これにより図１（ａ）に示す断面構造が得られる。
【００６４】
（２）次に、パターニングした第１のシリコン窒化膜１０４をマスクとして、熱酸化膜１０３及びシリコン基板１０１をエッチングし、約０．２ｕｍ〜３．０ｕｍの深さのトレンチ溝１０５を形成する。これにより図１（ｂ）に示す断面構造が得られる。
【００６５】
（３）次に、トレンチ溝１０５の内壁を熱酸化し、５ｎｍ〜５０ｎｍの側壁熱酸化膜１０６を形成し、その後、ＣＶＤ法により、埋め込み酸化膜１０７を、トレンチ溝１０５がこの埋め込み酸化膜１０７により完全に埋め込まれるよう堆積させる。その後、ＣＭＰ(Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、第１のシリコン窒化膜１０４をストッパーとして、堆積した酸化膜１０７を研磨して表面の平坦化を行ない、トレンチ分離領域１００ｃ、１００ｆ、１００ｇを形成する。次に、ＣＭＰ法による処理のストッパとして用いた第１のシリコン窒化膜１０４を、例えば熱リン酸等により選択的に除去する。これにより、図１（ｃ）に示す断面構造が得られる。
【００６６】
なお、ここでは、シリコン基板１０１にトレンチ溝１０５を形成した後、トレンチ溝１０５の内壁面に側壁熱酸化膜１０６を形成しているが、この側壁熱酸化膜１０６は、トレンチ溝１０５の内面のエッチングダメージを除去した後にトレンチ溝の内面に形成するのが望ましい。つまり、エッチングにより形成したトレンチ溝１０５の内面のエッチングダメージが吸収されるよう、該トレンチ溝内面に熱酸化により犠牲熱酸化膜を形成し、この犠牲熱酸化膜を除去した後に、トレンチ溝内面に上記側壁熱酸化膜１０６を形成するのが望ましい。
【００６７】
（４）次に、残存する熱酸化膜１０３をスルー酸化膜として、所定のパターニングとイオン注入を繰り返すことにより、Ｐウェル領域１０８ａ、１０８ｃおよびＮウェル領域１０８ｂ、１０８ｄを形成し、その後に形成されるＮ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタの閾値（Ｖｔｈ）の調整を行ない、各トランジスタのチャンネルプロファイルを決定する。
【００６８】
具体的には、図１（ｃ）に示す断面構造を有するシリコン基板１０１上に、イオン注入マスクとして、高電圧Ｎ型ＭＯＳトランジスタのためのＰウエル領域１０８ａを形成すべき領域にレジスト開口を有するレジスト膜Ｒ１を形成し、このレジスト膜Ｒ１をマスクとしてイオン注入を行ってＰウエル領域１０８ａを形成する。これにより図２（ａ）に示す断面構造が得られる。
【００６９】
（５）続いて、上記レジスト膜Ｒ１を除去した後、シリコン基板１０１上に、イオン注入マスクとして、高電圧Ｐ型ＭＯＳトランジスタのためのＮウエル領域１０８ｂを形成すべき領域にレジスト開口を有するレジスト膜Ｒ２を形成し、このレジスト膜Ｒ２をマスクとしてイオン注入を行ってＮウエル領域１０８ｂを形成する。これにより図２（ｂ）に示す断面構造が得られる。
【００７０】
（６）さらに、上記レジスト膜Ｒ２を除去した後、シリコン基板１０１上に、イオン注入マスクとして、低電圧Ｎ型ＭＯＳトランジスタのためのＰウエル領域１０８ｃを形成すべき領域にレジスト開口を有するレジスト膜Ｒ３を形成し、このレジスト膜Ｒ３をマスクとしてイオン注入を行ってＰウエル領域１０８ｃを形成する。これにより図３（ａ）に示す断面構造が得られる。
【００７１】
（７）続いて、上記レジスト膜Ｒ３を除去した後、シリコン基板１０１上に、イオン注入マスクとして、低電圧Ｐ型ＭＯＳトランジスタのためのＮウエル領域１０８ｄを形成すべき領域にレジスト開口を有するレジスト膜Ｒ４を形成し、このレジスト膜Ｒ４をマスクとしてイオン注入を行ってＮウエル領域１０８ｄを形成する。これにより図３（ｂ）に示す断面構造が得られる。
【００７２】
（８）次に、上記レジスト膜Ｒ４を除去した後、ＣＶＤ法により第２のシリコン窒化膜１０９を２０ｎｍ〜１００ｎｍの厚さに堆積し、所定のパターンのマスクを用いて第２のシリコン窒化膜１０９を選択的にエッチングして、素子領域１００ａ、１００ｂ、１００ｄ、１００ｅに対応する部分に開口１０９ａを形成する。このとき、第２のシリコン窒化膜１０９のパターニングは、第２のシリコン窒化膜１０９がトレンチ分離領域１００ｃ、１００ｆ、１００ｇを覆い、かつ該トレンチ分離領域１００ｃ、１００ｆ、１００ｇからはみ出して該トレンチ分離領域に接する素子領域１００ａ、１００ｂ、１００ｄおよび１００ｅの周辺部に所定のオーバーラップ量（０．２ｕｍ幅）で重なるよう行われる。これにより、図４（ａ）に示す断面構造が得られる。
【００７３】
（９）次に、第２のシリコン窒化膜１０９の開口１０９ａ内に露出する熱酸化膜１０３を希弗酸処理によりエッチング除去し、シリコン基板の表面を露出させる。このとき、第２のシリコン窒化膜１０９が、素子領域１００ａ、１００ｂ、１００ｄおよび１００ｅの周辺部に重なる部分では、該シリコン窒化膜１０９の下側に、熱酸化膜１０３が熱酸化物層１０３ａとして残る。その後、熱酸化により上記熱酸化膜１０３（つまり熱酸化物層１０３ａ）より薄い１５ｎｍ〜６０ｎｍの熱酸化膜１１０を、高電圧Ｐ型及びＮ型ＭＯＳトランジスタのゲート酸化膜として第２のシリコン窒化膜１０９の開口１０９ａ内に形成する。これにより図４（ｂ）に示す断面構造が得られる。
【００７４】
この熱酸化の際には、トレンチ分離領域１００ｃ、１００ｆ、１００ｇは、第２のシリコン窒化膜１０９でカバーされており、このため、基板表面が結晶欠陥の原因である高温の酸化性雰囲気に晒されても、トレンチ溝内のシリコン側壁面での酸化膜の成長は起こり得ない。また、第２シリコン窒化膜１０９の、素子領域側部とオーバーラップした部分の下側には、熱酸化膜１１０を形成する前に、該熱酸化膜１１０の膜厚以上の厚さの酸化物層１０３ａがすでに形成されているので、トレンチ分離領域と素子領域（活性領域）の境界部で、熱酸化膜１１０の成長が素子領域（活性領域）の上端隅部でのストレスにより抑制されても、この境界部分での熱酸化膜の薄膜化は回避される。
【００７５】
（１０）続いて、高電圧Ｎ型およびＰ型ＭＯＳトランジスタが形成される素子領域１０８ａおよび１０８ｂを覆うよう選択的にレジスト膜Ｒ５を形成し、該レジスト膜Ｒ５をエッチングマスクとして、低電圧Ｎ型およびＰ型ＭＯＳトランジスタが形成される素子領域１０８ｃおよび１０８ｄの熱酸化膜１１０を除去する。これにより、図５（ａ）に示す断面構造が得られる。
【００７６】
（１１）次に、上記レジスト膜Ｒ５を除去した後、熱酸化により上記熱酸化膜１１０より薄い熱酸化膜１１０ａ（膜厚２ｎｍ〜８ｎｍ、典型的には６ｎｍ）を、低電圧Ｎ型およびＰ型ＭＯＳトランジスタのゲート酸化膜として素子領域１０８ｃおよび１０８ｄに形成する。このとき、素子領域１０８ａおよび１０８ｂでの熱酸化膜１１０は元々厚い熱酸化膜であるので、その膜厚に大きな変化は生じない。これにより図５（ｂ）に示す断面構造が得られる。
【００７７】
（１２）その後、第２のシリコン窒化膜１０９を熱リン酸等により選択的に除去し、周知の技術により、ＣＭＯＳ−ＬＳＩを完成する。
【００７８】
つまり、高電圧Ｎ型ＭＯＳトランジスタの形成領域であるＰウエル領域１０８ａ内の素子領域１００ａおよび高電圧Ｐ型ＭＯＳトランジスタの形成領域であるＮウエル領域１０８ｂ内の素子領域１００ｂ上に、ゲート絶縁膜１１６を介して、サイドウォール１１８を有するゲート電極１１７を形成する。そして、Ｐウエル領域１０８ａ内の素子領域１００ａでは、該ゲート電極の両側にはＮ型ソース拡散領域１１２ａおよびＮ型ドレイン拡散領域１１２ｂを形成する。また、Ｎウエル領域１０８ｂ内の素子領域１００ｂでは、該ゲート電極の両側にはＰ型ソース拡散領域１１５ａおよびＰ型ドレイン拡散領域１１５ｂを形成する。
【００７９】
また、低電圧Ｎ型ＭＯＳトランジスタの形成領域であるＰウエル領域１０８ｃ内の素子領域１００ｄおよび低電圧Ｐ型ＭＯＳトランジスタの形成領域であるＮウエル領域１０８ｄ内の素子領域１００ｅ上に、ゲート絶縁膜１１６ａを介して、サイドウォール１１８ａを有するゲート電極１１７ａを形成する。そして、Ｐウエル領域１０８ｃ内の素子領域１００ｄでは、該ゲート電極の両側にはＮ型ソース拡散領域１１２ｃおよびＮ型ドレイン拡散領域１１２ｄを形成する。また、Ｎウエル領域１０８ｄ内の素子領域１００ｅでは、該ゲート電極の両側にはＰ型ソース拡散領域１１５ｃおよびＰ型ドレイン拡散領域１１５ｄを形成する。ここで、ゲート絶縁膜１１６および１１６ａは、それぞれのゲート電極１１７および１１７ａのパターンに合わせて熱酸化膜１１０および１１０ａをパターニングすることで得られる。
【００８０】
さらに、全面に層間絶縁膜１１９を形成した後、メタル配線１１４および１１４ａを形成し、該メタル配線１１４を、該層間絶縁膜１１９を貫通するコンタクト電極１１３により対応する高電圧のＮ型およびＰ型ＭＯＳトランジスタのＮ型およびＰ型ソース拡散領域１１２ａおよび１１５ａに接続し、また、該メタル配線１１４ａを、該層間絶縁膜１１９を貫通するコンタクト電極１１３ａにより対応する低電圧のＮ型およびＰ型ＭＯＳトランジスタのＮ型およびＰ型ソース拡散領域１１２ｃおよび１１５ｃに接続する。これにより、図５（ｃ）に示す断面構造が得られる。
【００８１】
なお、ここでは、メタル配線１１４、１１４ａをソース拡散領域１１２ａ、１１２ｃ、１１５ａ、および１１５ｃと接続した例を示しているが、メタル配線１１４、１１４ａはドレイン拡散領域１１２ｂ、１１２ｄ、１１５ｃ、および１１５ｄと接続してもよい。
【００８２】
さらに、その後のＣＭＯＳ−ＬＳＩの製造プロセスで必要な処理を行って、半導体装置としてのＣＭＯＳ−ＬＳＩを完成させる。
【００８３】
このように本実施形態の半導体装置の製造方法によれば、シリコン基板１０１の表面領域にトレンチ分離領域１００ｃ、１００ｆ、および１００ｇを形成した後に、高電圧トランジスタのゲート絶縁膜としての膜厚を有する熱酸化膜１１０を形成する際には、熱酸化をトレンチ分離領域１００ｃ、１００ｆ、および１００ｇを第２のシリコン窒化膜１０９で覆った状態で行うので、トレンチ分離領域１００ｃ、１００ｆ、および１００ｇにおけるトレンチ溝側面のシリコンが酸化されるのを回避できる。このため、トレンチ溝側面でのシリコンの酸化によりトレンチ溝内での体積増加に起因して素子領域に圧縮応力が加わり、トレンチ分離領域近傍のサイズの小さい素子領域（つまり低電圧トランジスタの素子領域）でシリコンの結晶欠陥が発生するのを回避できる。
【００８４】
また、本実施形態の半導体装置の製造方法では、第２のシリコン窒化膜１０９の、素子領域側部とオーバーラップした部分の下側には、高電圧トランジスタのゲート絶縁膜としての熱酸化膜１１０を形成する前に、該熱酸化膜１１０の膜厚以上の厚さの熱酸化物層１０３ａがすでに形成されているので、トレンチ分離領域１００ｃ、１００ｆ、および１００ｇと素子領域（活性領域）１００ａ、１００ｂ、１００ｄおよび１００ｅの境界部で、熱酸化膜１１０の成長が素子領域（活性領域）の上端隅部でのストレスにより抑制されても、この境界部分での熱酸化膜の薄膜化を回避することができる。
【００８５】
なお、上記実施形態１の半導体装置では、半導体基板としてシリコン基板を用いているが、半導体基板は熱酸化可能なものであればよく、本発明の目的を達成可能な種々の半導体基板を用いることができる。
【００８６】
また、上記実施形態１の半導体装置の製造方法では、基板表面に形成するトレンチ溝の断面形状は、トレンチ溝側面が平面状態であり、かつ、基板の表面側ほどトレンチ溝の幅が広がるテーパー状になっているものとしているが、本発明は、基板表面の熱酸化時にトレンチ溝側壁のシリコンが酸化されるという課題を解決するものであることから、本発明のトレンチ分離領域には、上記酸化が問題となり得る種々の形状のものが含まれる。例えば、トレンチ溝の断面形状は、基板表面に対してトレンチ側壁が垂直になっているものでもよく、またトレンチ側壁が平面であるものに限らず、曲面であるものでもよい。
【００８７】
また、上記実施形態１の半導体装置の製造方法では、トレンチ分離領域およびその周辺を覆う酸化防止膜として窒化シリコン膜を用いているが、この酸化防止膜は、トレンチ溝側壁のシリコンが酸化されるのを防止するための膜であり、例えば、外気中の酸素に対する透過性が小さい膜であればよい。従って、酸化防止膜は窒化シリコン膜に限定されるものではなく、酸化防止膜の厚さは、酸化防止効果を発揮できる程度であればよい。ただし、例えば窒化シリコン膜を用いる場合には、上述したように、この窒化シリコン膜は２０ｎｍ以上の膜厚とすることが好ましい。
【００８８】
さらに、上記実施形態１では、特に説明しなかったが、上記実施形態１の半導体装置であるＣＭＯＳ−ＬＳＩは、例えば、液晶テレビジョンの表示パネルの入出力部などに用いられるものであり、また、その他の電気機器、例えば、ビデオカメラ、スキャナ、ファクシミリ、コピー機などの信号の入出力部、さらに、家電製品の駆動部を駆動制御する駆動制御部などに用いられるものである。この場合、ロジック回路を構成する低電圧トランジスタは、入出力回路を構成する高電圧トランジスタの動作を制御する制御回路などに用いられる。
【００８９】
また、上記高電圧ＭＯＳトランジスタのゲート酸化膜として１５ｎｍ〜６０ｎｍ程度の厚さの酸化膜１１０を形成する場合を示したが、例えば、５．０Ｖ程度で動作する高電圧トランジスタでは、通常ゲート絶縁膜の膜厚は１４ｎｍ程度必要となり、この程度の厚さの熱酸化膜を形成すると、１．８Ｖ程度で動作する低電圧トランジスタを構成するサイズの小さい素子領域では結晶欠陥が生ずる。従って、例えば、ＬＳＩにおいて、レジスタ回路など記憶回路を構成する最小サイズのトランジスタでは、膜厚１４ｎｍ以下の熱酸化膜の形成時にも、トレンチ分離溝側面でのシリコンの酸化による応力により結晶欠陥が生ずる恐れがあり、１０ｎｍ以上の厚さの熱酸化膜の形成時には、トランジスタの素子領域で結晶欠陥が生ずる可能性がある。
【００９０】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００９１】
本発明は、半導体装置の製造方法および電気機器の分野において、高電圧トランジスタのゲート耐圧を確保し得る程度の厚いゲート酸化膜の形成時に、この厚いゲート酸化膜が素子領域とトレンチ分離領域との境界で薄膜化するのを抑制することができ、しかも、厚いゲート酸化膜の形成時に、サイズの小さい低電圧トランジスタの活性領域で、トレンチ分離溝の側壁部分での基板材料の酸化に起因した結晶欠陥が発生するのを防止することができる半導体装置の製造方法およびこのような半導体装置の製造方法により得られた半導体装置を搭載した電気機器を提供することができる。
【符号の説明】
【００９２】
１００  半導体装置
１００ａ、１００ｂ  素子領域
１００ｃ、１００ｆ、１００ｇ  トレンチ分離領域
１０１  シリコン基板
１０３  熱酸化膜
１０３ａ  熱酸化物層
１０４  第１のシリコン窒化膜
１０５  トレンチ溝
１０６  側壁熱酸化膜
１０７  埋め込み酸化膜
１０８ａ、１０８ｃ  Ｐウエル領域
１０８ｂ、１０８ｄ  Ｎウェル領域
１０９  第２のシリコン窒化膜
１１０  厚い熱酸化膜
１１０ａ  薄い熱酸化膜
１１１ａ  高電圧トランジスタの形成領域
１１１ｂ  低電圧トランジスタの形成領域
１１２ａ、１１２ｃ  Ｎ型ソース拡散領域
１１２ｂ、１１２ｄ  Ｎ型ドレイン拡散領域
１１５ａ、１１５ｃ  Ｐ型ソース拡散領域
１１５ｂ、１１５ｄ  Ｐ型ドレイン拡散領域
１１３、１１３ａ  コンタクト電極
１１４、１１４ａ  メタル配線
１１６、１１６ａ  ゲート絶縁膜
１１７、１１７ａ  ゲート電極
１１８、１１８ａ  サイドウォール
Ｒ１〜Ｒ５  レジスト膜
【図１】
0005357121.tif 000002
【図２】
0005357121.tif 000003
【図３】
0005357121.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0005357121.tif 000008
【図８】
0005357121.tif 000009
【図９】
0005357121.tif 000010
【図１０】
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