(57)【特許請求の範囲】
【請求項１】
縦型のトレンチ絶縁ゲートトランジスタが、セルの集合体として、第１導電型半導体基板の内側部分に形成され、
ＬＯＣＯＳ酸化膜が、
前記セルの集合体を取り囲む最外周トレンチ絶縁ゲートと分離して、該最外周トレンチ絶縁ゲートの外側の前記第１導電型半導体基板上に形成され、
第２導電型半導体領域が、前記最外周トレンチ絶縁ゲートの下部から前記ＬＯＣＯＳ酸化膜の下部に亘って、前記第１導電型半導体基板の表層部に形成されてなり、
前記第２導電型半導体領域が、前記最外周トレンチ絶縁ゲートの下部から角部を覆う第１濃度領域と、前記ＬＯＣＯＳ酸化膜の下部を覆う第２濃度領域とからなり、
前記第２濃度領域の不純物濃度が、前記第１濃度領域の不純物濃度より低く設定され、
前記第２濃度領域の拡散深さが、前記第１濃度領域の拡散深さより浅く設定されてなる半導体装置の製造方法であって、
前記第１導電型半導体基板における前記第２導電型半導体領域の形成予定領域に、第２導電型不純物をイオン注入するイオン注入工程と、
前記イオン注入工程後、前記ＬＯＣＯＳ酸化膜を形成するＬＯＣＯＳ酸化膜形成工程と、
前記ＬＯＣＯＳ酸化膜形成工程後、前記イオン注入した第２導電型不純物を熱拡散させて、前記第１濃度領域と第２濃度領域とからなる第２導電型半導体領域を形成する熱拡散工程とを有してなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型のトレンチ絶縁ゲートトランジスタが、セルの集合体として、半導体基板の内側部分に形成されてなる半導体装置の製造方法に関する。
【背景技術】
【０００２】
縦型のトレンチ絶縁ゲートトランジスタがセルの集合体として半導体基板の内側部分に形成されてなる半導体装置およびその製造方法が、特開平６−４５６１２号公報（特許文献１）に開示されている。
【０００３】
図１３（ａ），（ｂ）は、特許文献１に開示された半導体装置で、それぞれ、半導体装置９１，９２の模式的な断面図である。
【０００４】
図１３（ａ），（ｂ）に示す半導体装置９１，９２は、トレンチＭＯＳゲート構造のＩＧＢＴ（縦型のトレンチ絶縁ゲートトランジスタ）が、セルの集合体として、半導体基板１の内側部分に形成されてなる半導体装置である。同図に示すように、Ｐ＋ 基板１の表面上にＮエピタキシャル層２が形成され、Ｎエピタキシャル層２上にＮ−エピタキシャル層３が形成される。そして、Ｎ−エピタキシャル層３上に、ゲートポリシリコン７及びその周囲に形成された酸化膜７からなる複数のトレンチ分離層（トレンチ絶縁ゲート）１０により、絶縁分離されて複数のＰウェル領域４及びＰウェル領域４１，４２が形成されている。これらのトレンチ分離層１０は、所定間隔で規則性よく形成され、その形成深さも同一レベルに設定されている。各Ｐウェル領域４及び４１，４２の表面には、それぞれＮ＋エミッタ領域５が形成される。そして、Ｎ＋エミッタ領域５及びトレンチ分離層１０を含むＰウェル領域４及び４１上の全面にエミッタ電極８が形成され、Ｐ＋基板１の裏面上にコレクタ電極９が形成されている。
【０００５】
図１３（ａ）の半導体装置９１においては、最外のトレンチ分離層１０Ａに隣接して形成された最外のＰウェル領域４１の形成深さを、トレンチ分離層１０の形成深さと同じにすることにより、最外Ｐウェル領域４１以外のＰウェル領域であるＰウェル領域４の形成深さより深く設定している。図１３（ｂ）の半導体装置９２においては、最外のＰウェル領域４２が、最外のトレンチ分離層１０Ａを覆って、所定の深さで形成されている。そして、Ｐウェル領域４２は、最外のトレンチ分離層１０Ａから外部方向（トレンチ分離層１０が形成されていない領域側の方向）の領域においても、その形成深さが前記所定の深さで、トレンチ分離層１０の形成深さより深く一定に形成されている。図１３（ａ），（ｂ）に示す半導体装置９１，９２においては、最外のＰウェル領域４１，４２を他のＰウェル領域４より深く形成することで、最外のトレンチ分離層１０Ａのボトムエッジ近傍領域での電界集中を緩和して、耐圧を向上することができる。
【特許文献１】特開平６−４５６１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１では、図１３（ａ），（ｂ）の半導体装置９１，９２において、最外のトレンチ分離層１０Ａのボトムエッジ近傍領域での電界集中を緩和でき、それによって耐圧を向上できることが示されている。しかしながら、特許文献１では、その他の耐圧に影響する部位（例えば図右端の基板１の端部）については考慮されていない。また、最外のＰウェル領域４１，４２を他のＰウェル領域４より深く形成するためには、これらを別工程で形成する必要があり、コストアップの要因となる。
【０００７】
そこで本発明は、縦型のトレンチ絶縁ゲートトランジスタが、セルの集合体として、半導体基板の内側部分に形成されてなる半導体装置の製造方法であって、高耐圧であり、かつ安価に製造することのできる半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
請求項１に記載の発明は、縦型のトレンチ絶縁ゲートトランジスタが、セルの集合体として、第１導電型半導体基板の内側部分に形成され、ＬＯＣＯＳ酸化膜が、前記セルの集合体を取り囲む最外周トレンチ絶縁ゲートと分離して、該最外周トレンチ絶縁ゲートの外側の前記第１導電型半導体基板上に形成され、第２導電型半導体領域が、前記最外周トレンチ絶縁ゲートの下部から前記ＬＯＣＯＳ酸化膜の下部に亘って、前記第１導電型半導体基板の表層部に形成されてなり、前記第２導電型半導体領域が、前記最外周トレンチ絶縁ゲートの下部から角部を覆う第１濃度領域と、前記ＬＯＣＯＳ酸化膜の下部を覆う第２濃度領域とからなり、前記第２濃度領域の不純物濃度が、前記第１濃度領域の不純物濃度より低く設定され、前記第２濃度領域の拡散深さが、前記第１濃度領域の拡散深さより浅く設定されてなる半導体装置の製造方法であって、前記第１導電型半導体基板における前記第２導電型半導体領域の形成予定領域に、第２導電型不純物をイオン注入するイオン注入工程と、前記イオン注入工程後、前記ＬＯＣＯＳ酸化膜を形成するＬＯＣＯＳ酸化膜形成工程と、前記ＬＯＣＯＳ酸化膜形成工程後、前記イオン注入した第２導電型不純物を熱拡散させて、前記第１濃度領域と第２濃度領域とからなる第２導電型半導体領域を形成する熱拡散工程とを有してなることを特徴としている。
【０００９】
上記半導体装置においては、最外周トレンチ絶縁ゲートの下部からＬＯＣＯＳ酸化膜の下部に亘って、第２導電型半導体領域が形成されており、該第２導電型半導体領域の第１濃度領域によって、前記最外周トレンチ絶縁ゲートの下部から角部が覆われることとなる。従って、上記半導体装置では、最外周トレンチ絶縁ゲートの角部近傍における電界集中が緩和され、これによって耐圧を向上することができる。また、最外周トレンチ絶縁ゲートの外側に分離して配置されたＬＯＣＯＳ酸化膜の下部を覆う第２導電型半導体領域の第２濃度領域は、前記最外周トレンチ絶縁ゲートの角部を覆う第１濃度領域に較べて、低い不純物濃度に設定されている。このため、第２濃度領域の周りは、第１濃度領域の周りに較べて、空乏層が広がり易い構造となっている。これを利用して、上記半導体装置においては、最外周トレンチ絶縁ゲートの外側部分の耐圧を、内側部分（セル形成部分）に較べて、高く設定することができる。
【００１０】
また、上記半導体装置においては、前記第２濃度領域の拡散深さが、前記第１濃度領域の拡散深さより浅く、前記第２濃度領域の不純物濃度が、前記第１濃度領域の不純物濃度に較べて低く設定されている。この不純物濃度と拡散深さの異なる第１濃度領域と第２濃度領域とからなる構造は、後述する製造方法によって一工程で形成することができるため、当該半導体装置を安価な半導体装置とすることができる。
【００１１】
以上のようにして、上記半導体装置は、縦型のトレンチ絶縁ゲートトランジスタが、セルの集合体として、半導体基板の内側部分に形成されてなる半導体装置であって、高耐圧であり、かつ安価に製造することのできる半導体装置となっている。
【００１２】
上記半導体装置においては、特に、前記第２濃度領域の不純物濃度を前記第１導電型半導体基板に対応させて適宜低く設定し、ＬＯＣＯＳ酸化膜の下部において、前記第１導電型半導体基板と前記第２濃度領域により、いわゆるＲＥＳＵＲＦ（Reduced Surface electric field）構造が構成されてなることが好ましい。これによって、逆電圧の印加時にＬＯＣＯＳ酸化膜の下部の第１導電型半導体基板と第２濃度領域を所定の範囲において完全空乏化することで、当該半導体装置の耐圧をより高めることができる。
【００１３】
上記半導体装置においては、前記最外周トレンチ絶縁ゲートの角部から前記第１濃度領域と第２濃度領域の境界面までの最短間隔が、前記第１濃度領域の拡散深さより大きく設定されてなることが好ましい。
【００１４】
これによれば、第２導電型半導体領域における第２濃度領域が最外周トレンチ絶縁ゲートの角部から十分に離れて、該角部が不純物濃度の高い第１濃度領域により十分に覆われることとなる。このため、不純物濃度の低い第２濃度領域の影響を排除した状態で、前述した第１濃度領域による最外周トレンチ絶縁ゲートの角部近傍における電界集中の緩和効果を発揮させることができる。
【００１５】
請求項１に記載の発明は、上記半導体装置の製造方法に関する発明である。
【００１６】
請求項１に記載の発明は、前記第１導電型半導体基板における前記第２導電型半導体領域の形成予定領域に、第２導電型不純物をイオン注入するイオン注入工程と、前記イオン注入工程後、前記ＬＯＣＯＳ酸化膜を形成するＬＯＣＯＳ酸化膜形成工程と、前記ＬＯＣＯＳ酸化膜形成工程後、前記イオン注入した第２導電型不純物を熱拡散させて、前記第１濃度領域と第２濃度領域とからなる第２導電型半導体領域を形成する熱拡散工程とを有してなることを特徴としている。
【００１７】
上記半導体装置の製造方法においては、第２導電型半導体領域の形成予定領域にイオン注入した後、ＬＯＣＯＳ酸化膜を形成し、その後にイオン注入した第２導電型不純物を熱拡散させている。上記イオン注入後においては、最外周トレンチ絶縁ゲートの形成予定領域からＬＯＣＯＳ酸化膜の形成予定領域に亘って、第１導電型半導体基板の極浅い表面近くに、第２導電型不純物のイオン注入層が形成される。この第１導電型半導体基板の表面近くに形成されたイオン注入層は、次のＬＯＣＯＳ酸化膜形成後において、濃度分布の異なる２つの領域に分割されることとなる。すなわち、ＬＯＣＯＳ酸化膜の形成時にイオン注入層から第２導電型不純物がＬＯＣＯＳ酸化膜中に取り込まれる。このため、ＬＯＣＯＳ酸化膜の下部領域においては、第２導電型不純物が減少して濃度が低いイオン注入領域となり、ＬＯＣＯＳ酸化膜が形成されない最外周トレンチ絶縁ゲートの形成予定領域においては、第２導電型不純物の量に変化がなくイオン注入時の状態が維持されて濃度が高いイオン注入領域となる。これによって、次の熱拡散工程により、最外周トレンチ絶縁ゲートの形成予定領域において、不純物濃度が高くて拡散深さが深い第１濃度領域が形成され、ＬＯＣＯＳ酸化膜の下部において、不純物濃度が低くて拡散深さが浅い第２濃度領域が形成される。
【００１８】
上記した第２導電型半導体領域の形成は、第１濃度領域と第２濃度領域の不純物濃度と拡散深さが異なるにもかかわらず、第１濃度領域と第２濃度領域を一工程で形成することが可能である。従って、不純物濃度と拡散深さが異なる第１濃度領域と第２濃度領域をそれぞれ別工程で形成する場合に較べて、当該半導体装置を安価に製造することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００２０】
図１は、本発明の製造対象とする半導体装置の一例で、半導体装置１００の模式的な断面図である。また、図２は、図１の半導体装置１００における要部の寸法関係を示す図である。
【００２１】
図１に示す半導体装置１００においては、縦型のトレンチ絶縁ゲートトランジスタ３０が、セルの集合体として、第１Ｎ導電型（Ｎ−）層２１と第２Ｎ導電型（Ｎ＋）層２２とからなるＮ導電型半導体基板２０の内側部分に形成されている。トレンチ絶縁ゲートトランジスタ３０は、側壁酸化膜３１と多結晶シリコン３２とからなるトレンチ絶縁ゲートＴＧを有しており、キャリアがＮ導電型半導体基板２０の縦方向に流れる、縦型のＭＯＳトランジスタである。Ｎ導電型半導体基板２０における裏面側の第２Ｎ導電型（Ｎ＋）層２２は、トレンチ絶縁ゲートトランジスタ３０のドレイン領域として機能し、第１Ｎ導電型（Ｎ−）層２１は、キャリアのドリフト領域として機能する。尚、符号３３の部分は、トレンチ絶縁ゲートトランジスタ３０のソース領域であり、符号３４の部分は、チャネル形成領域である。Ｎ導電型半導体基板２０の端部における符号３５の部分は、主面側のソース領域３３と同時に形成されるＮ導電型（Ｎ＋）領域で、裏面側の第２Ｎ導電型（Ｎ＋）層２２と接続される。また、符号２３の部分は、層間絶縁膜であり、符号２４の部分は、アルミニウム（Ａｌ）電極層である。
【００２２】
図１の半導体装置１００においては、ＬＯＣＯＳ酸化膜４０が、トレンチ絶縁ゲートトランジスタ３０のセルの集合体を取り囲む最外周トレンチ絶縁ゲートＴＧ１と分離して、該最外周トレンチ絶縁ゲートＴＧ１の外側のＮ導電型半導体基板２０上に形成されている。また、Ｐ導電型半導体領域５０が、最外周トレンチ絶縁ゲートＴＧ１の下部からＬＯＣＯＳ酸化膜４０の下部に亘って、Ｎ導電型半導体基板２０の表層部に形成されている。Ｐ導電型半導体領域５０は、最外周トレンチ絶縁ゲートＴＧ１の下部から角部ＴＧ１ｃを覆う第１濃度（Ｐ）領域５１と、ＬＯＣＯＳ酸化膜４０の下部を覆う第２濃度（Ｐ−）領域５２とからなる。
【００２３】
図２に示すように、Ｐ導電型半導体領域５０における第２濃度領域５２の拡散深さｄ２は、第１濃度領域５１の拡散深さより浅く設定されている。また、第２濃度領域５２の不純物濃度（Ｐ−）は、第１濃度領域５１の不純物濃度（Ｐ）に較べて低く設定されている。
【００２４】
図１の半導体装置１００においては、最外周トレンチ絶縁ゲートＴＧ１の下部からＬＯＣＯＳ酸化膜４０の下部に亘って、Ｐ導電型半導体領域５０が形成されており、該Ｐ導電型半導体領域５０における不純物濃度（Ｐ）が高い第１濃度領域５１によって、最外周トレンチ絶縁ゲートＴＧ１の下部から角部ＴＧ１ｃが覆われることとなる。従って、半導体装置１００では、図１３（ｂ）に示した半導体装置９２と同様にして、最外周トレンチ絶縁ゲートＴＧ１の角部ＴＧ１ｃ近傍における電界集中が緩和され、これによって耐圧を向上することができる。
【００２５】
図３〜図５は、上記した第１濃度領域５１によって最外周トレンチ絶縁ゲートＴＧ１の下部から角部ＴＧ１ｃが覆われた場合の効果を検証するためにおこなった、シミュレーション結果を示す図である。図３は、角部ＴＧ１ｃ周りの拡大断面において、不純物濃度分布を示した図である。図４は、電界強度分布を示した図であり、図５は、降伏（ブレークダウン）時の電流密度分布を示した図である。また、図３〜図５の（ａ）は、図１３（ａ）に示した半導体装置９１と同様で、第１濃度（Ｐ）領域５１ｓの先端が最外周トレンチ絶縁ゲートＴＧ１の角部ＴＧ１ｃにある半導体装置１００ｓについてのものである。図３〜図５の（ｂ）は、図１３（ｂ）に示した半導体装置９２と同様で、第１濃度（Ｐ）領域５１ｄの先端が最外周トレンチ絶縁ゲートＴＧ１の下部まで回り込んだ半導体装置１００ｄについてのものである。
【００２６】
図４（ａ）に示すように、半導体装置１００ｓにおいては、第１濃度領域５１ｓにある等電界強度線だけでなく第１Ｎ導電型層２１にある等電界強度線も最外周トレンチ絶縁ゲートＴＧ１の角部ＴＧ１ｃに収斂し、角部ＴＧ１ｃにおける電界集中が大きい。これに伴って、図５（ａ）に示すように、降伏時の電流密度最大部も角部ＴＧ１ｃの下方に形成されるが、耐圧が２５６．７Ｖと小さく、降伏時にトレンチ角部ＴＧ１ｃに電流集中するために、最大電流密度は小さな値となる。
【００２７】
これに対して、図４（ｂ）に示すように、半導体装置１００ｄにおいては、第１濃度領域５１ｄにある等電界強度線の一部が最外周トレンチ絶縁ゲートＴＧ１の角部ＴＧ１ｃに収斂し、角部ＴＧ１ｃにおける電界集中が小さい。これに伴って、図５（ｂ）に示すように、降伏時の電流密度最大部は角部ＴＧ１ｃと異なる最外周トレンチ絶縁ゲートＴＧ１底部の下方に形成され、耐圧が２８７．８Ｖと大きく、降伏時に電流が分散され、最大電流密度を大きくできる。
【００２８】
このように、図３（ｂ）〜図５（ｂ）に示す半導体装置１００ｄでは、最外周トレンチ絶縁ゲートＴＧ１の下部から角部ＴＧ１ｃが第１濃度領域５１ｄで覆われることによって、最外周トレンチ絶縁ゲートＴＧ１の角部ＴＧ１ｃ近傍における電界集中が緩和される。これによって、図３（ｂ）〜図５（ｂ）に示す半導体装置１００ｄでは、図３（ａ）〜図５（ａ）に示す半導体装置１００ｓに較べて、耐圧を向上することができる。
【００２９】
また、図１の半導体装置１００において、最外周トレンチ絶縁ゲートＴＧ１の外側に分離して配置されたＬＯＣＯＳ酸化膜４０の下部を覆うＰ導電型半導体領域５０の第２濃度（Ｐ−）領域５２は、最外周トレンチ絶縁ゲートＴＧ１の角部ＴＧ１ｃを覆う第１濃度（Ｐ）領域５１に較べて、低い不純物濃度に設定されている。このため、第２濃度領域の周りは、第１濃度領域の周りに較べて、空乏層が広がり易い構造となっている。これを利用して、半導体装置１００においては、最外周トレンチ絶縁ゲートＴＧ１の外側部分の耐圧を、内側部分（セル形成部分）に較べて、高く設定することができる。
【００３０】
図１の半導体装置１００においては、特に、第２濃度領域５２の不純物濃度をＮ導電型半導体基板２０（第１Ｎ導電型層２１）に対応させて適宜低く設定し、ＬＯＣＯＳ酸化膜４０の下部において、Ｎ導電型半導体基板２０（第１Ｎ導電型層２１）と第２濃度領域５２により、いわゆるＲＥＳＵＲＦ（Reduced Surface electric field）構造が構成されてなることが好ましい。これによって、逆電圧の印加時にＬＯＣＯＳ酸化膜４０の下部のＮ導電型半導体基板２０（第１Ｎ導電型層２１）と第２濃度領域５２を所定の範囲で完全空乏化することで、当該半導体装置１００の耐圧をより高めることができる。
【００３１】
半導体装置１００においは、図２の最外周トレンチ絶縁ゲートＴＧ１の角部ＴＧ１ｃから第１濃度領域５１と第２濃度領域５２の点線で示した境界面までの最短間隔ｗが、第１濃度領域５１の拡散深さｄ１より大きく設定されてなることが好ましい。これによれば、Ｐ導電型半導体領域５０における第２濃度領域５２が最外周トレンチ絶縁ゲートＴＧ１の角部ＴＧ１ｃから十分に離れて、該角部ＴＧ１ｃが不純物濃度の高い第１濃度領域５１により十分に覆われることとなる。このため、不純物濃度の低い第２濃度領域５２の影響を排除した状態で、前述した第１濃度領域５１による最外周トレンチ絶縁ゲートＴＧ１の角部ＴＧ１ｃ近傍における電界集中の緩和効果を発揮させることができる。
【００３２】
また、半導体装置１００においては、図２に示すように、第２濃度領域５２の不純物濃度（Ｐ−）が、第１濃度領域５１の不純物濃度（Ｐ）より低く設定され、第２濃度領域５２の拡散深さｄ２が、第１濃度領域５１の拡散深さｄ１より浅く設定されている。この不純物濃度と拡散深さの異なる第１濃度領域５１と第２濃度領域５２とからなる構造は、以下に示す製造方法によって一工程で形成することができる。このため、当該半導体装置１００を安価な半導体装置とすることができる。
【００３３】
次に、図１の半導体装置１００の製造方法について説明する。
【００３４】
図６〜図９は、本発明に係る半導体装置１００の製造方法に関する工程別の断面図である。
【００３５】
最初に、図６（ａ）に示すように、第１Ｎ導電型（Ｎ−）層２１と第２Ｎ導電型（Ｎ＋）層２２とからなるＮ導電型半導体基板２０を準備する。次に、半導体基板２０を表面酸化して、酸化シリコン（ＳｉＯ２）膜６１を形成する。次に、酸化シリコン膜６１上に、窒化シリコン（ＳｉＮ）膜６２を堆積する。
【００３６】
次に、図１のＬＯＣＯＳ酸化膜４０を形成するため、図６（ｂ）に示すように、所定の開口部Ｋ１を有する第１レジストマスクＭ１を形成し、酸化シリコン膜６１をストッパとして、開口部Ｋ１を介して窒化シリコン膜６２をエッチングする。これによって、窒化シリコン膜６２に、予め開口部Ｋ１を形成しておく。
【００３７】
次に、第１レジストマスクＭ１を除去した後、図１のＰ導電型半導体領域５０を形成するため、図６（ｃ）に示すように、所定の開口部Ｋ２を有する第２レジストマスクＭ２を形成する。
【００３８】
次に、図６（ｄ）に示すイオン注入工程において、ホウ素（Ｂ）等のＰ導電型不純物を、第２レジストマスクＭ２の開口部Ｋ２を介してイオン注入する。これによって、Ｎ導電型半導体基板２０（第１Ｎ導電型層２１）における図１のＰ導電型半導体領域５０の形成予定領域に、Ｐ導電型不純物のイオン注入層５０ａを形成する。このＰ導電型不純物のイオン注入層５０ａは、図１に示す最外周トレンチ絶縁ゲートＴＧ１の形成予定領域からＬＯＣＯＳ酸化膜４０の形成予定領域に亘って、Ｎ導電型半導体基板２０（第１Ｎ導電型層２１）の極浅い表面近くに形成される。
【００３９】
次に、第２レジストマスクＭ２を除去した後、図７（ａ）に示すＬＯＣＯＳ酸化膜形成工程において、例えば１０５０℃、３０分の条件で熱処理し、窒化シリコン（ＳｉＮ）膜６２の開口部Ｋ１に露出する半導体基板２０（第１Ｎ導電型層２１）を酸化して、ＬＯＣＯＳ酸化膜４０を形成する。
【００４０】
これに伴って、図６（ｄ）のイオン注入工程においてＮ導電型半導体基板２０（第１Ｎ導電型層２１）の表面近くに形成されたイオン注入層５２ａは、ＬＯＣＯＳ酸化膜４０の形成後において、図７（ａ）に示す濃度分布の異なる２つの領域５１ａ，５２ａに分割されることとなる。すなわち、図７（ａ）に示すＬＯＣＯＳ酸化膜４０の形成時には、図６（ｄ）に示すイオン注入層５０ａから、Ｐ導電型不純物がＬＯＣＯＳ酸化膜４０中に取り込まれる。このため、ＬＯＣＯＳ酸化膜４０の下部領域においては、Ｐ導電型不純物の量が減少して濃度が低いイオン注入領域５２ａとなり、ＬＯＣＯＳ酸化膜４０が形成されない領域の下部においては、Ｐ導電型不純物の量に変化がなくイオン注入時の状態が維持されて濃度が高いイオン注入領域５１ａとなる。
【００４１】
次に、図７（ｂ）に示す熱拡散工程において、例えば１１７０℃、２４０分の条件で熱処理し、イオン注入したＰ導電型不純物を、図７（ａ）のイオン注入領域５１ａ，５２ａからそれぞれ熱拡散させる。この時、Ｐ導電型不純物の濃度が高いイオン注入領域５１ａから、図１の不純物濃度が高くて拡散深さが深い第１濃度領域５１が形成され、ＬＯＣＯＳ酸化膜４０下のＰ導電型不純物の濃度が低いイオン注入領域５２ａから、不純物濃度が低くて拡散深さが浅い図１の第２濃度領域５２が形成される。これによって、図１に示す第１濃度領域５１と第２濃度領域５２とからなるＰ導電型半導体領域５０が形成される。
【００４２】
次に、図７（ｃ）に示すように、窒化シリコン膜６２を除去して、トレンチ絶縁ゲートトランジスタ形成前のＮ導電型半導体基板２０の準備が完了する。
【００４３】
次に、図８（ａ）に示すように、図１の層間絶縁膜（下層）２３および次のトレンチＴ，Ｔ１形成のためマスクとなる、酸化シリコン膜２３を形成する。次に、所定の開口部を有するレジストマスク（図示省略）を酸化シリコン膜２３上に形成し、該開口部を介して酸化シリコン膜２３、酸化シリコン膜６１およびＮ導電型半導体基板２０（第１Ｎ導電型層２１）を続けてエッチングして、図８（ｂ）に示すトレンチＴ，Ｔ１を所定の位置に形成する。次に、図８（ｃ）に示すように、熱酸化してトレンチＴ，Ｔ１に側壁酸化膜３１を形成した後、多結晶シリコン３２を堆積してトレンチＴを埋め込みパターニングする。これによって、図１の側壁酸化膜３１と多結晶シリコン３２からなるトレンチ絶縁ゲートＴＧおよび最外周トレンチ絶縁ゲートＴＧ１が形成される。次に、図８（ｄ）に示すように、多結晶シリコン３２の表面に熱酸化膜６３を形成する。次に、トレンチＴ，Ｔ１形成のためマスクとして使われた酸化シリコン膜２３を除去するため、所定の開口部を有するレジストマスクＭ３を形成する。
【００４４】
次に、図９（ａ）に示すように、図８（ｄ）のレジストマスクＭ３を介してエッチングし、ＬＯＣＯＳ酸化膜４０および酸化シリコン膜２３と熱酸化膜６３の一部を残して、Ｎ導電型半導体基板２０（第１Ｎ導電型層２１）の表面に形成されている酸化膜を除去する。次に、図９（ｂ）に示すように、イオン注入を実施して、図１のチャネル形成領域３４およびソース領域３３と主面側のＮ導電型（Ｎ＋）領域３５を順次形成する。次に、図９（ｃ）に示すように、図１の層間絶縁膜（上層）２３を形成し、電極接続のための開口部を設ける。次に、図９（ｄ）に示すように、図１のアルミニウム（Ａｌ）電極層２４を形成して、所定のパターンに加工する。
【００４５】
これによって、図１に示す半導体装置１００が完成する。
【００４６】
以上の図６〜図９に示した半導体装置１００の製造工程は、図６（ｄ）に示したイオン注入工程後に図７（ａ）に示したＬＯＣＯＳ酸化膜形成工程を実施し、該ＬＯＣＯＳ酸化膜形成工程後に図７（ｂ）に示した熱拡散工程を実施する点に特徴がある。すなわち、上記半導体装置１００の製造方法においては、図６（ｄ）に示したイオン注入工程においてＰ導電型半導体領域５０の形成予定領域にイオン注入した後、図７（ａ）に示したＬＯＣＯＳ酸化膜形成工程においてＬＯＣＯＳ酸化膜４０を形成し、その後に図７（ｂ）に示した熱拡散工程においてイオン注入したＰ導電型不純物を熱拡散させている。図６（ｄ）のイオン注入後においては、最外周トレンチ絶縁ゲートＴＧ１の形成予定領域からＬＯＣＯＳ酸化膜４０の形成予定領域に亘って、Ｎ導電型半導体基板２０（第１Ｎ導電型層２１）の極浅い表面近くに、Ｐ導電型不純物のイオン注入層５０ａが形成される。このＮ導電型半導体基板２０（第１Ｎ導電型層２１）の表面近くに形成されたイオン注入層５０ａは、次の図７（ａ）に示すＬＯＣＯＳ酸化膜４０の形成後において、濃度分布の異なる２つの領域５１ａ，５２ａに分割されることとなる。このため、次の図７（ｂ）に示す熱拡散工程により、最外周トレンチ絶縁ゲートＴＧ１の形成予定領域において、不純物濃度が高く拡散深さが深い第１濃度領域５１が形成され、ＬＯＣＯＳ酸化膜４０の下部において、不純物濃度が低く拡散深さが浅い第２濃度領域５２が形成される。
【００４７】
上記したＰ導電型半導体領域５０の形成は、第１濃度領域５１と第２濃度領域５２の不純物濃度と拡散深さが異なるにもかかわらず、第１濃度領域５１と第２濃度領域５２を一工程で形成することが可能である。従って、不純物濃度と拡散深さが異なる第１第１濃度領域５１と第２濃度領域５２をそれぞれ別工程で形成する場合に較べて、上記した製造方法によれば図１の半導体装置１００を安価に製造することができる。
【００４８】
以上のようにして、図６〜図９に示した半導体装置１００の製造工程によれば、一工程で形成した不純物濃度の高い第１濃度領域５１を最外周トレンチ絶縁ゲートＴＧ１の角部ＴＧ１ｃを覆うために用い、不純物濃度の低い第２濃度領域５２をＲＥＳＵＲＦ構造の構成のために用いることができる。
【００４９】
一方、従来の半導体装置では、最外周トレンチ絶縁ゲートの外側に形成するＰ導電型半導体領域の濃度分布を一定としている。このため、従来の半導体装置の製造工程は、図６（ａ）から図７（ｂ）に示した工程順序と異なり、通常、イオン注入工程後に、例えば１１７０℃、４８０分の長い熱処理条件で熱拡散工程を実施し、その後にＬＯＣＯＳ酸化膜形成工程を実施する。
【００５０】
図１０は、上記従来の工程順序と熱処理条件によって試作した半導体装置について、イオン注入のドーズ量をパラメータとし、トレンチ絶縁ゲート深さと耐圧の関係を調べた結果である。尚、図中の菱形で示したデータは、いずれもＰ導電型半導体領域の不純物濃度が９．６×１０１４ｃｍ−３で拡散深さが２６μｍであり、四角形で示したデータは、いずれもＰ導電型半導体領域の不純物濃度が９．４×１０１４ｃｍ−３で拡散深さが２５μｍである。これら、菱形で示したデータと四角形で示したデータは、ほぼ同じ不純物濃度と拡散深さのデータであり、上記Ｐ導電型半導体領域の不純物濃度はＲＥＳＵＲＦ条件を満足できる値となっているが、拡散深さはトレンチ絶縁ゲート深さより浅くなっている。
【００５１】
図１０に示すように、従来の工程順序で製造した半導体装置は、ドーズ量の低い３×１０１２ｄｏｓｅのデータでばらつきがあるものの、大部分が２２０Ｖ付近の低い耐圧となった。これは、図３（ａ）〜図５（ａ）で示したように、Ｐ導電型半導体領域の不純物濃度が低く拡散深さが最外周トレンチ絶縁ゲートより浅いため、最外周トレンチ絶縁ゲートの角部がＰ導電型半導体領域で覆われず、角部で電界集中が起きここで耐圧が決まるためである。
【００５２】
一方、図１１は、図６〜図９に示した製造工程によって試作した半導体装置１００について、ＬＯＣＯＳ形成後の熱処理条件をパラメータとし、トレンチ絶縁ゲート深さと耐圧の関係を調べた結果である。尚、図中の菱形で示したデータは、いずれも第２濃度領域５２の不純物濃度が９．６×１０１４ｃｍ−３で拡散深さが２６μｍであり、四角形で示したデータは、いずれも第２濃度領域５２の不純物濃度が９．４×１０１４ｃｍ−３で拡散深さが２５μｍである。また、比較のため、ＬＯＣＯＳ形成後に熱処理を行わなかった場合のデータを、白抜きの丸印で示した。尚、この場合も、菱形で示したデータと四角形で示したデータは、ほぼ同じ不純物濃度と拡散深さのデータであり、上記第２濃度領域５２の不純物濃度はＲＥＳＵＲＦ条件を満足できる値となっているが、拡散深さはトレンチ絶縁ゲート深さより浅くなっている。
【００５３】
図１１に示すように、図６（ａ）から図７（ｂ）に示した工程順序で製造した半導体装置１００は、ＬＯＣＯＳ形成後に熱処理を行わなかった白抜きの丸印で示したデータを除いて、ばらつきなく、大部分が２８０Ｖ付近の高い耐圧となった。これは、図３（ｂ）〜図５（ｂ）で示したように、第２濃度領域５２とＮ導電型半導体基板２０（第１Ｎ導電型層２１）でＲＥＳＵＲＦ構造が構成されると共に、不純物濃度が高くて拡散深さが大きい第１濃度領域５１が最外周トレンチ絶縁ゲートＴＧ１の角部ＴＧ１ｃを覆って、角部での電界集中が緩和されるためである。
【００５４】
図１２は、１２０ｋＶ，１．１×１０１３ｄｏｓｅの条件でＰ導電型不純物をイオン注入した後、各条件で熱処理した試料のＰ導電型不純物の分布を、ＳＩＭＳ（Secondary Ionization Mass Spectrometer）によって図の一点鎖線Ａ，Ｂで評価した結果である。
【００５５】
図１２に示すように、ＬＯＣＯＳ形成前に熱拡散工程を行った（ｂ）の試料については、第１拡散領域５１と第２拡散領域５２の不純物濃度比が１．５倍程度で小さいのに対し、ＬＯＣＯＳ形成後に熱拡散工程を行った（ｃ），（ｄ）の試料および熱拡散工程を行わない（ａ）の試料については、第１拡散領域５１と第２拡散領域５２の不純物濃度比が３〜４倍に大きくなっている。これに伴って、これらＬＯＣＯＳ形成後に熱拡散工程を行った（ｃ），（ｄ）の試料および熱拡散工程を行わない（ａ）の試料については、（ＬＯＣＯＳ形成前に熱拡散工程を行った（ｂ）の試料に較べて、耐圧が向上している。
【００５６】
以上のようにして、上記した本発明の半導体装置の製造方法は、縦型のトレンチ絶縁ゲートトランジスタが、セルの集合体として、半導体基板の内側部分に形成されてなる半導体装置の製造方法であって、高耐圧であり、かつ安価に製造することのできる半導体装置の製造方法となっている。
【図面の簡単な説明】
【００５７】
【図１】本発明の製造対象とする半導体装置の一例で、半導体装置１００の模式的な断面図である。
【図２】図１の半導体装置１００における要部の寸法関係を示す図である。
【図３】（ａ），（ｂ）は、それぞれ半導体装置１００ｓ，１００ｄのシミュレーション結果を示す図で、角部ＴＧ１ｃ周りの拡大断面において、不純物濃度分布を示した図である。
【図４】（ａ），（ｂ）は、それぞれ半導体装置１００ｓ，１００ｄのシミュレーション結果を示す図で、電界強度分布を示した図である。
【図５】（ａ），（ｂ）は、それぞれ半導体装置１００ｓ，１００ｄのシミュレーション結果を示す図で、降伏（ブレークダウン）時の電流密度分布を示した図である。
【図６】（ａ）〜（ｄ）は、本発明に係る半導体装置１００の製造方法に関する工程別の断面図である。
【図７】（ａ）〜（ｃ）は、本発明に係る半導体装置１００の製造方法に関する工程別の断面図である。
【図８】（ａ）〜（ｄ）は、本発明に係る半導体装置１００の製造方法に関する工程別の断面図である。
【図９】（ａ）〜（ｄ）は、本発明に係る半導体装置１００の製造方法に関する工程別の断面図である。
【図１０】従来の工程順序と熱処理条件によって試作した半導体装置について、イオン注入のドーズ量をパラメータとし、トレンチ絶縁ゲート深さと耐圧の関係を調べた結果である。
【図１１】図６〜図９に示した製造工程によって試作した半導体装置１００について、ＬＯＣＯＳ形成後の熱処理条件をパラメータとし、トレンチ絶縁ゲート深さと耐圧の関係を調べた結果である。
【図１２】Ｐ導電型不純物をイオン注入した後、各条件で熱処理した試料のＰ導電型不純物の分布を、ＳＩＭＳによって図の一点鎖線Ａ，Ｂで評価した結果である。
【図１３】（ａ），（ｂ）は、特許文献１に開示された半導体装置で、それぞれ、半導体装置９１，９２の模式的な断面図である。
【符号の説明】
【００５８】
９１，９２，１００，１００ｓ，１００ｄ  半導体装置
３０  トレンチ絶縁ゲートトランジスタ
２０  Ｎ導電型半導体基板
２１  第１Ｎ導電型（Ｎ−）層
２２  第２Ｎ導電型（Ｎ＋）層
ＴＧ  トレンチ絶縁ゲート
ＴＧ１  最外周トレンチ絶縁ゲート
ＴＧ１ｃ  角部
４０  ＬＯＣＯＳ酸化膜
５０  Ｐ導電型半導体領域
５１，５１ｓ，５１ｄ  第１濃度（Ｐ）領域
５２  第２濃度（Ｐ−）領域
【図１】
0005135920.tif 000002
【図２】
0005135920.tif 000003
【図３】
0005135920.tif 000004
【図４】
0005135920.tif 000005
【図５】
0005135920.tif 000006
【図６】
0005135920.tif 000007
【図７】
0005135920.tif 000008
【図８】
0005135920.tif 000009
【図９】
0005135920.tif 000010
【図１０】
0005135920.tif 000011
【図１１】
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【図１２】
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【図１３】
0005135920.tif 000014