(57)【特許請求の範囲】
【請求項１】
第１電源電圧と、第２電源電圧と、前記第１電源電圧と前記第２電源電圧との間の電位である基準電位とによって動作するスイッチングアンプであって、
入力信号に応じてパルス幅変調信号を出力するパルス幅変調回路と、
前記基準電位に対する前記第１電源電圧から、前記基準電位に対するロジック電源電圧を生成し、前記パルス幅変調回路に供給するロジック電源回路と、
前記パルス幅変調信号に応じてオンオフ動作されるスイッチング出力回路と、前記基準電位に対する前記第１電源電圧を決定する第１コンデンサと、前記第２電源電圧に対する前記基準電位を決定する第２コンデンサと、を備え、
前記パルス幅変調回路が、
前記基準電位と前記ロジック電源電圧とによって動作し、第１蓄積手段、第２蓄積手段、第１出力素子および第２出力素子を有し、第１の電流により前記第１蓄積手段が充電され、かつ、第２の電流により前記第２蓄積手段が充電されることにより、前記第１出力素子および前記第２出力素子の少なくとも一方から前記パルス幅変調信号を出力するパルス発生手段と、
定電流を生成し、前記スイッチングアンプがオフ状態に移行される場合に前記第２電源電圧に対する前記基準電位の低下に伴い前記定電流を減少させる定電流回路と、
前記入力信号と前記定電流とに基づいて、前記第１の電流と前記第２の電流との分配比を制御し、前記第１の電流による前記第１蓄積手段の充電時間、および、前記第２の電流による前記第２蓄積手段の充電時間を制御することにより、前記パルス幅変調信号のパルス幅を制御する電流分配手段とを含み、
前記スイッチングアンプが電源オフ状態に移行される場合に、前記第２コンデンサの充電電圧を強制的に放電させて前記第２電源電圧に対する前記基準電位を強制的に低下させる電源制御手段をさらに備える、スイッチングアンプ。
【請求項２】
前記電源制御手段が、前記第２コンデンサの前記基準電位に接続された端と、前記第２電源電圧のラインとの間に接続された第１トランジスタを含み、前記スイッチングアンプが電源オフ状態に移行される場合に、前記第１トランジスタがオン状態とされることにより、前記第２コンデンサの前記基準電位に接続された端を、前記第１トランジスタを介して前記第２電源電圧のラインに接続させる、請求項１に記載のスイッチングアンプ。
【請求項３】
前記定電流回路が、第２トランジスタと、第３コンデンサと、ツェナーダイオードとを含み、
前記第２トランジスタの第１端子が前記第２電源電圧のラインに接続され、前記第２トランジスタの第２端子が前記電流分配手段に接続され、前記第２トランジスタの制御端子が前記第３コンデンサを介して前記第２電源電圧のラインに接続され、かつ、前記ツェナーダイオードのカソードと前記基準電位とに接続され、前記ツェナーダイオードのアノードが前記第２電源電圧のラインに接続され、
前記第２トランジスタの第２端子を流れる電流が前記定電流であり、前記基準電位が前記ツェナーダイオードのツェナー電圧によって決定される所定電圧未満であるとき、前記第２トランジスタの制御端子の電圧が前記第２電源電圧に対する前記基準電位の低下と共に低下し、前記定電流を減少させる、請求項１または２のいずれかに記載のスイッチングアンプ。
【請求項４】
前記第１蓄積手段および前記第２蓄積手段がコンデンサであり、前記第１出力素子および第２出力素子がインバータであり、前記第１蓄積手段の一端が前記第１出力素子の入力に接続され、前記第１出力素子の出力が前記第２蓄積手段の一端に接続され、前記第２蓄積手段の他端が前記第２出力素子の入力に接続され、前記第２出力素子の出力が前記第１蓄積手段の他端に接続されており、
前記スイッチングアンプが電源オフ状態に移行される場合に前記第２電源電圧に対する前記基準電位を強制的に低下させることにより、前記ロジック電源電圧が低下して前記１出力素子および前記第２出力素子の閾値電圧が前記第１蓄積手段および前記第２蓄積手段の放電時の最低電圧未満となる前に、前記定電流回路が前記定電流を減少させる、請求項１〜３のいずれかに記載のスイッチングアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス幅変調回路を備えるスイッチングアンプに関する。
【背景技術】
【０００２】
図５は、本出願人が提案するパルス幅変調回路を示す回路図である。但し、この回路が出願時において公知であるわけではなく、出願時の公知資料としては下記特許文献１〜３が存在する。パルス幅変調回路は、コンデンサＣ１、Ｃ２をトランジスタＱ１、Ｑ２のコレクタ電流Ｉ１、Ｉ２によって充放電することにより、インバータＩＮＶ１、ＩＮＶ２からハイレベルまたはローレベルの２つのレベルを有するパルスを出力する。そして、入力信号であるオーディオ信号ｉｎを入力し、定電流からのトランジスタＱ１、Ｑ２のコレクタ電流の分配比を制御し、コンデンサＣ１、Ｃ２の充電時間を制御することによって、出力パルスのパルス幅を変調する。その結果、パルス幅変調回路は、インバータＩＮＶ１、ＩＮＶ２からそれぞれＰＷＭ（パルス幅変調）信号を出力する。
【０００３】
パルス幅変調回路は、インバータＩＮＶ１、ＩＮＶ２の入力が、一方がハイレベルであり、他方がローレベルである状態を交互に繰り返すことにより、ＰＷＭ信号を出力することができる。しかし、コンデンサＣ１、Ｃ２の両方が充電された状態になり、インバータＩＮＶ１、ＩＮＶ２の入力が共にハイレベルになると、ＰＷＭ信号を出力できなくなるという問題がある。以下詳細に説明する。
【０００４】
図３は、パルス幅変調回路の各点の電圧波形を示すタイムチャートである。インバータＩＮＶ１、ＩＮＶ２の電源電圧は、基準電位Ｖ３に対するロジック電源電圧Ｖｄｄ（例えば５Ｖ）である。インバータＩＮＶ１、ＩＮＶ２の閾値電圧Ｖｔｈは、約Ｖｄｄ／２である。時刻ｔ１〜ｔ２において、電流Ｉ１はコンデンサＣ１へと流れ、コンデンサＣ１を充電する。コンデンサＣ１が充電されることにより、Ａ点電圧は徐々に上昇していく。時刻ｔ２において、インバータＩＮＶ１の入力（Ａ点電圧）がインバータＩＮＶ１の閾値電圧Ｖｔｈ以上になると、インバータＩＮＶ１の出力（Ｂ点電圧）がハイレベルからローレベルに反転する。インバータＩＮＶ１の出力がローレベルになると、コンデンサＣ２が放電し（なお、コンデンサＣ２の放電は、Ｂ点電圧が５Ｖになったとき（ｔ１〜ｔ２）、５．６Ｖ以上の電荷がダイオードＤ２を介してロジック電源へと抜けることで実行される）、コンデンサＣ２を介してインバータＩＮＶ１の出力に接続されているインバータＩＮＶ２の入力（Ｃ点電圧）がローレベルになり、インバータＩＮＶ２の出力（Ｄ点電圧）がローレベルからハイレベルに反転する。インバータＩＮＶ２の出力がハイレベルに反転すると、インバータＩＮＶ１の入力（Ａ点電圧）がハイレベルになる。この後、電流Ｉ２によってコンデンサＣ２が充電されることによって、上記と逆の動作が行われる（時刻ｔ２〜ｔ３）。
【０００５】
コンデンサＣ１の充電によりインバータＩＮＶ１の入力がローレベルから閾値電圧Ｖｔｈまで達する時間は電流Ｉ１の大きさによって制御され、コンデンサＣ２の充電によりインバータＩＮＶ２の入力がローレベルから閾値電圧Ｖｔｈまで達する時間は電流Ｉ２の大きさによって制御される。この動作を繰り返すことにより、インバータＩＮＶ１、ＩＮＶ２からはハイレベルまたはローレベルのパルスが交互に出力される。
【０００６】
なお、時刻ｔ２において、インバータＩＮＶ１の入力（Ａ点電圧）がローレベルからハイレベルに反転するが、このときの電圧値は閾値電圧Ｖｔｈにロジック電源電圧Ｖｄｄを加算した電圧値となる（例えば５＋２．５＝７．５Ｖ）。但しこの電圧は基準電位Ｖ３から見た電圧値である。そして、時刻ｔ２〜ｔ３の期間に、インバータＩＮＶ１の入力（Ａ点）の電圧は、ダイオードＤ１を介してロジック電源電圧Ｖｄｄへと放電されるので、ロジック電源電圧ＶｄｄにダイオードＤ１の両端電圧（例えば０．６Ｖ）を加算した電圧（例えば５．６Ｖ）に落ち着く。時刻ｔ３において、インバータＩＮＶ１の入力（Ａ点）の電圧は、ハイレベルからローレベルに反転するが、完全に基準電位Ｖ３まで低下せず、基準電位Ｖ３＋ダイオードＤ１の両端電圧（例えば０．６Ｖ）までしか低下しない。
【０００７】
ここで、パルス幅変調回路が適用されるスイッチングアンプが電源オン状態から電源オフ状態に移行する際に、上記に示すように、インバータＩＮＶ１、ＩＮＶ２の入力が共にハイレベルになり、ＰＷＭ信号を出力できなくなるという問題が生じる。すなわち、電源オフ状態に移行する過渡状態において、第１電源電圧Ｖ１が低下するのに従い、第１電源電圧Ｖ１から生成されているロジック電源電圧Ｖｄｄが低下する。基準電位Ｖ３に対するロジック電源電圧ＶｄｄがダイオードＤ１、Ｄ２の両端電圧の２倍の電圧（例えば１．２Ｖ）未満まで低下すると、インバータＩＮＶ１、ＩＮＶ２の閾値電圧ＶｔｈがダイオードＤ１、Ｄ２の両端電圧（例えば０．６Ｖ）未満になる。従って、この状態で、電流Ｉ１、Ｉ２がコンデンサＣ１、Ｃ２に供給され、コンデンサＣ１、Ｃ２の充放電が繰り返されると、図３の（Ａ）（Ｃ）において、インバータＩＮＶ１、ＩＮＶ２の入力がハイレベルからローレベルに反転した際に、インバータＩＮＶ１、ＩＮＶ２の入力の最低電圧がインバータＩＮＶ１、ＩＮＶ２の閾値電圧以下となることができなくなる。これは、インバータＩＮＶ１、ＩＮＶ２の入力の電圧は、基準電位Ｖ３＋ダイオードＤ１、Ｄ２の両端電圧（例えば０．６Ｖ）までしか低下しないにかかわらず、インバータＩＮＶ１、ＩＮＶ２の閾値電圧Ｖｔｈが基準電位Ｖ３＋ダイオードＤ１、Ｄ２の両端電圧未満に低下しているからである。その結果、インバータＩＮＶ１、ＩＮＶ２の入力が共にハイレベルになる状態が生じてしまい、パルス幅変調回路はＰＷＭ信号を出力できなくなる。
【０００８】
スイッチングアンプが電源オフ状態になった後、十分に時間が経過してから、電源オン状態に移行する場合には、コンデンサＣ１、Ｃ２の充電電圧が放電されている、又は、インバータＩＮＶ１、ＩＮＶ２が動作を停止し、共にローレベルを出力していないので、パルス幅変調回路は正常に動作を開始することができる。しかし、第１電源電圧Ｖ１および基準電位Ｖ３が未だ０Ｖになっておらず、インバータＩＮＶ１、ＩＮＶ２が未だ動作を継続し、入力が共にハイレベルであり、出力が共にローレベルである時間に、再度電源オン状態に移行する場合、パルス幅変調回路が動作を開始できずに、停止してしまう。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７―２８４５５号公報
【特許文献２】特開２００６―３５２２６９号公報
【特許文献３】特開２０１１―６１３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は上記従来の課題を解決するためになされたものであり、その目的は、電源オフ状態に移行する際に、２つの出力素子の入力が共にハイレベルになり、次に電源オン状態に移行する際に、動作を開始することができないという問題を解決するスイッチングアンプを提供することである。
【課題を解決するための手段】
【００１１】
本発明の好ましい実施形態によるスイッチングアンプは、第１電源電圧と、第２電源電圧と、前記第１電源電圧と前記第２電源電圧との間の電位である基準電位とによって動作するスイッチングアンプであって、入力信号に応じてパルス幅変調信号を出力するパルス幅変調回路と、前記基準電位に対する前記第１電源電圧から、前記基準電位に対するロジック電源電圧を生成し、前記パルス幅変調回路に供給するロジック電源回路と、前記パルス幅変調信号に応じてオンオフ動作されるスイッチング出力回路とを備える。前記パルス幅変調回路は、パルス発生手段と、定電流回路と、電流分配手段とを備える。前記パルス発生手段は、前記基準電位と前記ロジック電源電圧とによって動作し、第１蓄積手段、第２蓄積手段、第１出力素子および第２出力素子を有し、第１の電流により前記第１蓄積手段が充電され、かつ、第２の電流により前記第２蓄積手段が充電されることにより、前記第１出力素子および前記第２出力素子の少なくとも一方から前記パルス幅変調信号を出力する。前記定電流回路は、定電流を生成し、前記スイッチング電源がオフ状態に移行される場合に前記第２電源電圧に対する前記基準電位の低下に伴い前記定電流を減少させる。前記電流分配手段は、前記入力信号と前記定電流とに基づいて、前記第１の電流と前記第２の電流との分配比を制御し、前記第１の電流による前記第１蓄積手段の充電時間、および、前記第２の電流による前記第２蓄積手段の充電時間を制御することにより、前記パルス幅変調信号のパルス幅を制御する。前記スイッチングアンプは、前記スイッチングアンプが電源オフ状態に移行される場合に、前記第２電源電圧に対する前記基準電位を強制的に低下させる電源制御手段をさらに備える。
【００１２】
電源制御手段は、スイッチングアンプが電源オフ状態に移行する場合に、第２電源電圧に対する基準電位を強制的に低下させる。強制的に低下とは、スイッチングアンプを電源オフ状態にすることによって自然に第２電源電圧に対する基準電位が低下するのを待つことなく、直ちに第２電源電圧に対する基準電位を低下させることを意味する。一方、基準電位に対する第１電源電圧は、強制的には低下させずに、スイッチングアンプを電源オフ状態にすることによって従来通り自然に低下する。従って、基準電位に対する第１電源電圧によって生成される基準電位に対するロジック電源電圧は、基準電位と同じだけ低下していくので、基準電位から見たロジック電源電圧は固定された電圧値を維持する。ここで、第２電源電圧に対する基準電位を強制的に低下させると、定電流回路は、第２電源電圧に対する基準電位の低下に伴い、定電流を減少させる。これにより、第１蓄積手段および第２蓄積手段へ供給される第１の電流および第２の電流を減少させる。従って、基準電位から見たロジック電源電圧が低下しないうちに（つまり第１出力素子および第２出力素子の閾値電圧が、第１蓄積手段および第２蓄積手段の放電時の最低電圧未満となってしまう前に）、第１の電流および第２の電流を減少させることで、パルス発生手段の動作を正常な状態で終了させることができる。つまり、第１の出力素子および第２の出力素子の両入力が共にハイレベルとなることが防止され、パルス幅変調回路が動作できなくなることを防止できる。
【００１３】
好ましい実施形態においては、前記基準電位に対する前記第１電源電圧を決定する第１コンデンサと、前記第２電源電圧に対する前記基準電位を決定する第２コンデンサとをさらに備え、前記電源制御手段が、前記スイッチングアンプが電源オフ状態に移行される場合に、前記第２コンデンサの充電電圧を強制的に放電させる。
【００１４】
電源制御手段は、スイッチングアンプが電源オフ状態に移行される場合に、第２コンデンサの充電電圧を強制的に放電させるので、第２電源電圧に対する基準電位を強制的に低下させることができる。
【００１５】
好ましい実施形態においては、前記電源制御手段が、前記第２コンデンサの前記基準電位に接続された端と、前記第２電源電圧のラインとの間に接続された第１トランジスタを含み、前記スイッチングアンプが電源オフ状態に移行される場合に、前記第１トランジスタがオン状態とされることにより、前記第２コンデンサの前記基準電位に接続された端を、前記第１トランジスタを介して前記第２電源電圧のラインに接続させる。
【００１６】
スイッチングアンプが電源オフ状態に移行する場合に、第１トランジスタがオン状態になり、第２コンデンサの基準電位に接続された端が、第１トランジスタを介して第２電源電圧のラインに接続されるので、第２コンデンサの電圧が第１トランジスタを介して第２電源電圧のラインに放電される。従って、第２電源電圧に対する基準電位を強制的に低下させることができる。
【００１７】
好ましい実施形態においては、前記定電流回路が、第２トランジスタと、第３コンデンサと、ツェナーダイオードとを含み、前記第２トランジスタの第１端子が前記第２電源電圧のラインに接続され、前記第２トランジスタの第２端子が前記電流分配手段に接続され、前記第２トランジスタの制御端子が前記第３コンデンサを介して前記第２電源電圧のラインに接続され、かつ、前記ツェナーダイオードのカソードと前記基準電位とに接続され、前記ツェナーダイオードのアノードが前記第２電源電圧のラインに接続され、前記第２トランジスタの第２端子を流れる電流が前記定電流であり、前記基準電位が前記ツェナーダイオードのツェナー電圧によって決定される所定電圧未満であるとき、前記第２トランジスタの制御端子の電圧が前記第２電源電圧に対する前記基準電位の低下と共に低下し、前記定電流を減少させる。
【００１８】
定電流回路は、ツェナーダイオードがオン状態であるときに、第２トランジスタの制御端子にツェナーダイオードのカソード電圧が供給されることにより、定電流を発生させる。第２電源電圧に対する基準電位が強制的に低下され、ツェナーダイオードのツェナー電圧によって決定される所定電圧未満になると、第３コンデンサの電圧が基準電位のラインへと放電されることにより、第２トランジスタの制御端子に供給される電圧が第２電源電圧に対する基準電位の低下に伴い低下する。従って、第２電源電圧に対する基準電位の低下に伴い、定電流を減少させることができる。
【００１９】
好ましい実施形態においては、前記第１蓄積手段および前記第２蓄積手段がコンデンサであり、前記第１出力素子および第２出力素子がインバータであり、前記第１蓄積手段の一端が前記第１出力素子の入力に接続され、前記第１出力素子の出力が前記第２蓄積手段の一端に接続され、前記第２蓄積手段の他端が前記第２出力素子の入力に接続され、前記第２出力素子の出力が前記第１蓄積手段の他端に接続されており、前記スイッチングアンプが電源オフ状態に移行される場合に前記第２電源電圧に対する前記基準電位を強制的に低下させることにより、前記ロジック電源電圧が低下して前記１出力素子および前記第２出力素子の閾値電圧が前記第１蓄積手段および前記第２蓄積手段の放電時の最低電圧未満となる前に、前記定電流回路が前記定電流を減少させる。
【００２０】
基準電位から見たロジック電源電圧が低下しないうちに（つまり第１出力素子および第２出力素子の閾値電圧が、第１蓄積手段および第２蓄積手段の放電時の最低電圧未満となってしまう前に）、第１の電流および第２の電流を減少させることで、パルス発生手段の動作を正常な状態で終了させることができる。つまり、第１の出力素子および第２の出力素子の両入力が共にハイレベルとなることが防止され、パルス幅変調回路が動作できなくなることを防止できる。
【発明の効果】
【００２１】
本発明の好ましい実施形態によると上記いずれかの構成を有することにより、電源オフ状態に移行する際に、２つの出力素子の入力が共にハイレベルになり、次に電源オン状態に移行する際に、動作を開始することができないとい問題を解決するスイッチングアンプを提供することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の好ましい実施形態によるスイッチングアンプ１０を示す概略ブロック図である。
【図２】本発明の好ましい実施形態によるパルス幅変調回路１１およびロジック電源回路１２を示す回路図である。
【図３】パルス幅変調回路１１の動作を示す電圧波形図である。
【図４】スイッチングアンプ１０を電源オフ状態に移行させる際の各電圧の変化を測定したシミュレーション結果である。
【図５】背景技術で説明するパルス幅変調回路を示す回路図である。
【発明を実施するための形態】
【００２３】
以下、本発明の好ましい実施形態について、図面を参照して具体的に説明するが、本発明はこれらの実施形態には限定されない。図１は、本発明の好ましい実施形態によるスイッチングアンプ１０を示す概略回路ブロック図である。スイッチングアンプ１０は、パルス幅変調回路１１、ロジック電源回路１２、ドライバ１３、スイッチング出力回路１４、ＬＰＦ（Low Pass Filter）１５、および、電源制御手段１６を概略備える。
【００２４】
スイッチングアンプ１０は、例えば単電源によって動作する。すなわち、スイッチングアンプ１０は、第１電源電圧Ｖ１（例えば＋２４Ｖ）と、第２電源電圧Ｖ２（例えば０Ｖ（接地電位））と、基準電位Ｖ３とによって動作する。基準電位Ｖ３は、第１電源電圧Ｖ１と第２電源電圧Ｖ２との間の電位であり、第２電源電圧Ｖ２に対する第１電源電圧Ｖ１を抵抗Ｒ１０１とＲ１０２とによって分圧することによって生成される。基準電位Ｖ３は、例えば＋１２Ｖである。なお、これに限定されず、正負電源が採用される場合、第１電源電圧Ｖ１が＋１２Ｖ、第２電源電圧Ｖ２が−１２Ｖ、基準電位Ｖ３が０Ｖ（接地電位）であってもよい。
【００２５】
詳細には、コンデンサＣ１０１は、基準電位Ｖ３に対する第１電源電圧Ｖ１を決定するためのコンデンサであり、一端が第１電源電圧Ｖ１ラインに接続され、他端が基準電位Ｖ３ラインに接続されている。コンデンサＣ１０２は、第２電源電圧Ｖ２に対する基準電位Ｖ３を決定するためのコンデンサであり、一端が基準電位Ｖ３ラインに接続され、他端が第２電源電圧Ｖ２ラインに接続されている。第１電源電圧Ｖ１ラインには図示しない電源回路から第１電源電圧Ｖ１が供給され、第２電源電圧Ｖ２ラインには図示しない電源回路から第２電源電圧Ｖ２が供給されている。第１電源電圧Ｖ１から第２電源電圧Ｖ２を減算した電圧が抵抗Ｒ１０１、Ｒ１０２によって分圧され、基準電位Ｖ３として、基準電位Ｖ３ラインに供給される。
【００２６】
パルス幅変調回路１１は、入力信号であるオーディオ信号ｉｎをパルス幅変調して第１のＰＷＭ信号ＯＵＴ１および第２のＰＷＭ信号ＯＵＴ２を生成する。第１のＰＷＭ信号ＯＵＴ１および第２のＰＷＭ信号ＯＵＴ２は、通常、一方がハイレベルの信号である場合に他方がローレベルの信号である。パルス幅変調回路１１は、第１電源電圧Ｖ１と、基準電位Ｖ３と、第２電源電圧Ｖ２とによって動作する。パルス幅変調回路１１のインバータＩＮＶ１、ＩＮＶ２（後述）は、ロジック電源回路１２からのロジック電源電圧Ｖｄｄと基準電位Ｖ３とによって動作する。なお、パルス幅変調回路１１は、ＰＷＭ信号ＯＵＴ１およびＰＷＭ信号ＯＵＴ２の少なくとも一方を出力すればよい。
【００２７】
ロジック電源回路１２は、第１電源電圧Ｖ１と基準電位Ｖ３とによって動作し、基準電位Ｖ３に対する第１電源電圧Ｖ１から、パルス幅変調回路１１のインバータＩＮＶ１、ＩＮＶ２の動作電圧である基準電位Ｖ３に対するロジック電源電圧Ｖｄｄを生成し、パルス幅変調回路１１に供給する。なお、パルス幅変調回路１１と、ロジック電源回路１２との詳細は、図２を参照して後述する。
【００２８】
ドライバ１３は、第１のＰＷＭ信号ＯＵＴ１および第２のＰＷＭ信号ＯＵＴ２が入力され、スイッチング出力回路１４の各スイッチ素子を駆動するための駆動信号ＤＲＶ１およびＤＲＶ２を出力する。ドライバ１３は、第１電源電圧Ｖ１と第２電源電圧Ｖ２とによって動作する。
【００２９】
スイッチング出力回路１４は、第１電源電圧Ｖ１と第２電源電圧Ｖ２との間に接続され、駆動信号ＤＲＶ１、ＤＲＶ２に応答して、第１電源電圧Ｖ１または第２電源電圧Ｖ２をＬＰＦ１５に出力する。スイッチング出力回路１４は、第１電源電圧Ｖ１と第２電源電圧Ｖ２との間に接続された２つのスイッチ素子（特に限定されないが、例えば、ｎｃｈ  ＭＯＳＦＥＴ、ｐｃｈ  ＭＯＳＦＥＴ）を有する。
【００３０】
ＬＰＦ１５は、スイッチング出力回路１４の出力端とスイッチングアンプ１０の出力端との間に接続され、スイッチング出力回路１４から出力される電圧から高周波成分を除去し、外部接続されるスピーカー等の負荷に音声信号を出力する。ＬＰＦ１５は、図示しないコイルおよびコンデンサを含む。
【００３１】
図２は、パルス幅変調回路１１およびロジック電源回路１２を示す回路図である。パルス幅変調回路１１は、パルス発生手段２１、および、変調手段２２を含む。パルス発生手段２１および変調手段２２は、無安定マルチバイブレータを使用したＰＷＭ回路を構成する。
【００３２】
パルス発生手段２１は、電流Ｉ１および電流Ｉ２により、コンデンサ（第１蓄積手段）Ｃ１、コンデンサ（第２蓄積手段）Ｃ２を充放電し、第１出力素子および第２出力素子からハイレベルまたはローレベルの２つのレベルを有するパルスを出力する。第１出力素子、第２出力素子は、本例では、インバータＩＮＶ１、ＩＮＶ２である。インバータＩＮＶ１、ＩＮＶ２は、入力電圧が閾値電圧以上になるとローレベルの信号を出力し、入力電圧が閾値未満になるとハイレベルの信号を出力する素子である。インバータＩＮＶ１、ＩＮＶ２は、一方のインバータがハイレベルを出力するときに、他方のインバータがローレベルを出力する動作を繰り返すことにより、それぞれパルスを出力する。
【００３３】
パルス発生手段２１は、インバータＩＮＶ１、ＩＮＶ２、コンデンサＣ１、Ｃ２、ダイオードＤ１、Ｄ２を含み、コンデンサＣ１、Ｃ２の充電時間に対応した幅のパルスを出力する。インバータＩＮＶ１、ＩＮＶ２は、ロジック電源回路１２からのロジック電源電圧Ｖｄｄと基準電位Ｖ３とによって動作する。インバータＩＮＶ１、ＩＮＶ２の閾値電圧はＶｄｄ／２である。インバータＩＮＶ１は、出力がコンデンサＣ２の一端に接続され、入力がコンデンサＣ１の一端とトランジスタＱ１のコレクタとに接続されている。インバータＩＮＶ２は、出力がコンデンサＣ１の他端に接続され、入力がコンデンサＣ２の他端とトランジスタＱ２のコレクタとに接続されている。ダイオードＤ１は、ロジック電源電圧ＶｄｄのラインとコンデンサＣ１の一端との間に接続され、ダイオードＤ２は、ロジック電源電圧ＶｄｄのラインとコンデンサＣ２の他端との間に接続されている。
【００３４】
変調手段２２は、入力信号（例えば、オーディオ信号）ｉｎに基づいて電流Ｉ１と電流Ｉ２との分配比を制御することにより、インバータＩＮＶ１、ＩＮＶ２の出力パルスのパルス幅を変化させる。変調手段２２は、定電流回路２３と、第１電流分配回路２４と、第２電流分配回路２５とを含む。第１電流分配回路２４と第２電流分配回路２５とは、電流分配手段を構成する。
【００３５】
定電流回路２３は、第１電源電圧Ｖ１、第２電源電圧Ｖ２、および基準電位Ｖ３に接続されており、トランジスタＱ３のベース電圧、第２電源電圧Ｖ２および抵抗Ｒ１によって、定電流Ｉを発生させる。定電流回路２３は、第２電源電圧Ｖ２に対する基準電位Ｖ３が所定電圧未満になると、第２電源電圧Ｖ２に対する基準電位Ｖ３の低下に伴い、トランジスタＱ３のベース電圧が低下し、定電流Ｉを減少させる。
【００３６】
定電流回路２３は、トランジスタＱ３、Ｑ４、Ｑ５、Ｑ９と、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ１８と、コンデンサＣ３と、ツェナーダイオードＤ３とを含む。トランジスタＱ３は、エミッタが抵抗Ｒ１を介して第２電源電圧Ｖ２ラインに接続され、コレクタが第１電流分配回路２４に接続され、ベースが抵抗Ｒ２とツェナーダイオードＤ３のカソードとコンデンサＣ３とトランジスタＱ９のベースとの接続点に接続されている。トランジスタＱ４は、エミッタが第１電源電圧Ｖ１ラインに接続され、コレクタが抵抗Ｒ２に接続され、ベースがトランジスタＱ５のコレクタに接続されている。トランジスタＱ５は、エミッタが基準電位Ｖ３ラインに接続され、ベースが抵抗Ｒ３を介して基準電位Ｖ３ラインに接続され、かつ、抵抗Ｒ４を介してロジック電源電圧Ｖｄｄラインに接続されている。トランジスタＱ９は、エミッタが抵抗Ｒ１８を介して第２電源電圧Ｖ２ラインに接続され、コレクタが基準電位Ｖ３ラインに接続されている。
【００３７】
トランジスタＱ５はベースにロジック電源電圧Ｖｄｄが供給されオン状態となり、トランジスタＱ４がオン状態になるので、第１電源電圧Ｖ１が抵抗Ｒ２を介してツェナーダイオードＤ３のカソードに供給され、ツェナーダイオードＤ３がオン状態となる。これにより、ツェナーダイオードＤ３のツェナー電圧（例えば５Ｖ）がトランジスタＱ３のベースに供給される。トランジスタＱ３は、ベースに供給される電圧に応じてコレクタ電流である定電流Ｉを生成する。
【００３８】
スイッチング電源１０が電源オフ状態に移行する際に、定電流回路２３は、電源制御手段１６によって第２電源電圧Ｖ２に対する基準電位Ｖ３が強制的に低下され、基準電位Ｖ３がツェナーダイオードＤ３のツェナー電圧からトランジスタＱ９のベース−コレクタ間電位を差し引いた電圧に達すると、コンデンサＣ３の電圧がトランジスタＱ９のベース−コレクタを介して基準電位Ｖ３ラインへと放電される。同様に、コンデンサＣ３の電圧は、抵抗Ｒ２、トランジスタＱ４、Ｑ５を介して基準電位Ｖ３ラインへと放電される。その結果、トランジスタＱ３のベースに供給される電圧が、基準電位Ｖ３の低下と共に低下して、定電流Ｉが減少する。
【００３９】
第１電流分配回路２４は、トランジスタＱ６、Ｑ７と、抵抗Ｒ８〜Ｒ１１とを含む。トランジスタＱ６は、ベースに入力信号ｉｎが入力され、コレクタが抵抗Ｒ１０を介して第１電源電圧Ｖ１ラインに接続され、かつ、トランジスタＱ１のベースに接続され、エミッタが抵抗Ｒ８に接続されている。トランジスタＱ７は、ベースが基準電位Ｖ３ラインに接続され、コレクタが抵抗Ｒ１１を介して第１電源電圧Ｖ１ラインに接続され、かつ、トランジスタＱ２のベースに接続され、エミッタが抵抗Ｒ９に接続されている。
【００４０】
電流Ｉ１ａはトランジスタＱ６のコレクタ電流であり、電流Ｉ２ａはトランジスタＱ７のコレクタ電流であり、電流Ｉ１ａと電流Ｉ２ａとの和は、定電流回路２３で発生される定電流Ｉに等しい。トランジスタＱ６のベースに入力信号ｉｎが与えられることにより、電流Ｉ１ａと電流Ｉ２ａとの定電流Ｉからの分配比が入力信号ｉｎに応じて制御される。
【００４１】
第２電流分配回路２５は、トランジスタＱ１、Ｑ２と、抵抗Ｒ１２、Ｒ１３、Ｒ１４とを含む。トランジスタＱ１は、ベースがトランジスタＱ６のコレクタと抵抗Ｒ１０との接続点に接続され、エミッタが抵抗Ｒ１２に接続され、コレクタがコンデンサＣ１の一端とインバータＩＮＶ１の入力とに接続されている。トランジスタＱ２は、ベースがトランジスタＱ７のコレクタと抵抗Ｒ１１との接続点に接続され、エミッタが抵抗Ｒ１３に接続され、コレクタがコンデンサＣ２の他端とインバータＩＮＶ２の入力とに接続されている。抵抗Ｒ１４は、一端が抵抗Ｒ１２とＲ１３とに接続され、他端が第１電源電圧Ｖ１ラインに接続されている。
【００４２】
電流Ｉ１はトランジスタＱ１のコレクタ電流であり、電流Ｉ２はトランジスタＱ２のコレクタ電流である。電流Ｉ１は、トランジスタＱ６のコレクタ電流である電流Ｉ１ａに応じて（すなわち比例して）変化する。電流Ｉ２は、トランジスタＱ７のコレクタ電流である電流Ｉ２ａに応じて（すなわち比例して）変化する。従って、電流Ｉ１、Ｉ２は、実質的に、第１電源電圧Ｖ１に基づく電流が、入力信号ｉｎに応じて分配比が決定されていると言える。その結果、入力信号ｉｎの振幅によって、コンデンサＣ１およびＣ２の第１電流Ｉ１および第２電流Ｉ２による充電時間が制御され、インバータＩＮＶ１、ＩＮＶ２の出力パルスのパルス幅を変化させることができる。
【００４３】
ロジック電源回路１２は、トランジスタＱ８と、抵抗Ｒ１５と、コンデンサＣ４、Ｃ５、Ｃ６と、ツェナーダイオードＤ４とを含む。トランジスタＱ８は、ベースがコンデンサＣ５を介して基準電位Ｖ３ラインに接続され、かつ、抵抗Ｒ１５とツェナーダイオードＤ４のカソードとの接続点に接続され、エミッタがコンデンサＣ４に接続され、コレクタが抵抗Ｒ１５を介してツェナーダイオードＤ４のカソードに接続され、かつ、第１電源電圧Ｖ１ラインとコンデンサＣ６とに接続されている。ツェナーダイオードＤ４のアノードは、基準電位Ｖ３ラインに接続されている。コンデンサＣ５の他端とコンデンサＣ６の他端とは、基準電位Ｖ３ラインに接続されている。
【００４４】
ロジック電源回路１２は、第１電源電圧Ｖ１および基準電位Ｖ３が供給され、ツェナーダイオードＤ４のカソードにツェナー電圧（例えば５．６Ｖ）以上の電圧が供給されると、ツェナーダイオードＤ４がオン状態となり、ツェナー電圧がトランジスタＱ８のベースに供給される。これにより、トランジスタＱ８はオン状態になり、コンデンサＣ４には、ツェナー電圧からトランジスタＱ８の電圧を減算した電圧（例えば基準電位Ｖ３＋５Ｖ＝１７Ｖであり）が充電され、ロジック電源電圧Ｖｄｄとしてパルス幅変調回路１１の各部へと供給される。なお、ロジック電源電圧Ｖｄｄは、（コンデンサＣ４の電圧−トランジスタＱ８のベース−エミッタ間電圧）＝（（Ｖ３＋５）−０．６）Ｖである。
【００４５】
図１に示すように、電源制御手段１６は、スイッチングアンプ１０が電源オン状態から電源オフ状態に移行する際に、第２電源電圧Ｖ２に対する基準電位Ｖ３を強制的に低下させる。電源オフ状態は、マイコン等の制御手段のみに電源電圧を供給するスタンバイ状態であってもよい。「強制的に低下」とは、スイッチングアンプ１０を電源オフ状態にすることによって自然に第２電源電圧Ｖ２に対する基準電位Ｖ３が放電されて低下するのを待つことなく、直ちに第２電源電圧Ｖ２に対する基準電位を放電させて低下させることを意味する。詳細には、電源制御手段１６は、第２電源電圧Ｖ２に対する基準電位Ｖ３を決定するコンデンサＣ１０２の電圧を強制的に放電させることにより、第２電源電圧Ｖ２に対する基準電位Ｖ３を強制的に低下させる。
【００４６】
電源制御手段１６は、トランジスタＱ１０１と、ダイオードＤ１０１と、抵抗Ｒ１０３、Ｒ１０４、Ｒ１０５と、スイッチ手段ＳＷとを概略含む。トランジスタＱ１０１は、ベースが抵抗Ｒ１０３を介して基準電位Ｖ３ラインに接続され、かつ、ダイオードＤ１０１のアノードに接続され、エミッタが抵抗Ｒ１０５を介して基準電位Ｖ３ラインに接続され、コレクタが第２電源電圧Ｖ２ラインに接続されている。ダイオードＤ１０１のカソードは、抵抗Ｒ１０４を介して第２電源電圧Ｖ２ラインに接続され、かつ、スイッチ手段ＳＷを介して第１電源電圧Ｖ１ラインに接続されている。
【００４７】
スイッチＳＷは、例えば、ユーザ操作によって電源スイッチがオン状態／オフ状態に切り換えられることに連動して、オン状態／オフ状態に制御される機械式スイッチであるが、これに限定されず、マイコン等の制御手段からの制御信号によってオン状態／オフ状態に制御されるものでもよい。スイッチ手段ＳＷは、スイッチングアンプ１０が電源オン状態のときにオン状態となり、ダイオードＤ１０１のカソードに第１電源電圧Ｖ１（つまりハイレベルの電圧）を供給する。従って、ダイオードＤ１０１はオフ状態となり、トランジスタＱ１０１はベースに基準電位Ｖ３が供給されて、オフ状態になる。従って、コンデンサＣ１０２は強制的に放電されない。一方、スイッチ手段ＳＷは、スイッチングアンプ１０が電源オフ状態のときにオフ状態となり、ダイオードＤ１０１のカソードに第２電源電圧Ｖ２（つまりローレベルの電圧）を供給する。従って、ダイオードＤ１０１はオン状態になり、トランジスタＱ１０１はベースに第２電源電圧Ｖ２が供給され、オン状態になる。従って、コンデンサＣ１０２は、抵抗Ｒ１０５、トランジスタＱ１０１のエミッタ−コレクタを介して第２電源電圧Ｖ２ラインに接続された状態になるので、強制的に放電される。
【００４８】
一方、基準電位Ｖ３に対する第１電源電圧Ｖ１は、強制的には低下せずに、スイッチングアンプ１０を電源オフ状態にすることによって自然に低下する。つまり、コンデンサＣ１０１は強制的には放電されない。従って、ロジック電源電圧Ｖｄｄは、基準電位Ｖ３と同じだけ低下していくので、基準電位Ｖ３から見ると固定した値を維持する。例えば、基準電位Ｖ３から見たロジック電源電圧Ｖｄｄは５Ｖに維持される。
【００４９】
第２電源電圧Ｖ２に対する基準電位Ｖ３を強制的に低下させ、基準電位Ｖ３に対する第１電源電圧Ｖ１を強制的には低下させないことによって、基準電位Ｖ３から見たロジック電源電圧Ｖｄｄが低下しないうちに（つまり、基準電位Ｖ３から見たロジック電源電圧ＶｄｄがダイオードＤ１、Ｄ２の両端電圧の２倍の電圧未満になるよりも前に）、定電流回路２３が生成する定電流Ｉを十分に減少させ、コンデンサＣ１、Ｃ２へと供給される電流Ｉ１、Ｉ２を十分に減少させることができる。その結果、コンデンサＣ１、Ｃ２の充電電圧が共にインバータＩＮＶ１、ＩＮＶ２の閾値電圧Ｖｔｈ未満にならないことを防止し、インバータＩＮＶ１の入力、インバータＩＮＶ２の入力が共にハイレベルとなることを防止することができる。
【００５０】
以上の構成を有するスイッチングアンプ１０についてその動作を説明する。まず、図３を参照してパルス幅変調回路１１の基本的な動作を説明する。図３における（Ａ）〜（Ｄ）の各電圧波形は、図２のパルス幅変調回路１１の各点Ａ〜Ｄの電圧波形を示している。時刻ｔ１〜ｔ２において、電流Ｉ１はコンデンサＣ１へと流れ、コンデンサＣ１を充電する。コンデンサＣ１が充電されることにより、Ａ点電圧は徐々に上昇していく。時刻ｔ２において、インバータＩＮＶ１の入力（Ａ点電圧）がインバータＩＮＶ１の閾値電圧Ｖｔｈ以上になり、インバータＩＮＶ１の出力（Ｂ点電圧）がハイレベルからローレベルに反転する。インバータＩＮＶ１の出力がローレベルになると、コンデンサＣ２が瞬間的に放電し、コンデンサＣ２を介してインバータＩＮＶ１の出力に接続されているインバータＩＮＶ２の入力（Ｃ点電圧）がローレベルになり、インバータＩＮＶ２の出力（Ｄ点電圧）がローレベルからハイレベルに反転する。インバータＩＮＶ２の出力がハイレベルに反転すると、インバータＩＮＶ１の入力（Ａ点電圧）がハイレベルになる。
【００５１】
時刻ｔ２〜ｔ３において、電流Ｉ２はコンデンサＣ２へと流れ、コンデンサＣ２を充電する。コンデンサＣ２が充電されることにより、Ｃ点電圧は徐々に上昇していく。時刻ｔ３において、インバータＩＮＶ２の入力（Ｃ点電圧）がインバータＩＮＶ２の閾値電圧Ｖｔｈ以上になり、インバータＩＮＶ２の出力（Ｄ点電圧）がハイレベルからローレベルに反転する。インバータＩＮＶ２の出力がローレベルになると、コンデンサＣ１が瞬間的に放電し（なお、実際にはコンデンサＣ２の放電は、Ｂ点電圧が５Ｖになったとき（ｔ１〜ｔ２）、５．６Ｖ以上の電荷がダイオードＤ２を介してロジック電源へと抜けることで実行される）、コンデンサＣ１を介してインバータＩＮＶ２の出力に接続されているインバータＩＮＶ１の入力（Ａ点電圧）がローレベルになり、インバータＩＮＶ１の出力（Ｂ点電圧）がローレベルからハイレベルに反転する。インバータＩＮＶ１の出力がハイレベルに反転すると、インバータＩＮＶ２の入力（Ｃ点電圧）がハイレベルになる。
【００５２】
コンデンサＣ１の充電によりインバータＩＮＶ１の入力がローレベルから閾値電圧Ｖｔｈまで達する時間は電流Ｉ１の大きさによって制御され、コンデンサＣ２の充電によりインバータＩＮＶ２の入力がローレベルから閾値電圧Ｖｔｈまで達する時間は電流Ｉ２の大きさによって制御される。この動作を繰り返すことにより、インバータＩＮＶ１、ＩＮＶ２からはハイレベルまたはローレベルのパルスを交互に出力する。
【００５３】
なお、例えば時刻ｔ２において、インバータＩＮＶ１の入力（Ａ点電圧）がハイレベルに反転するが、このときの電圧値は、閾値電圧Ｖｔｈにロジック電源電圧Ｖｄｄを加算した電圧値となる（例えば基準電位Ｖ３から見た場合に２．５＋５＝７．５Ｖ）。そして、時刻ｔ２〜ｔ３の期間に、インバータＩＮＶ１の入力（Ａ点電圧）は、ダイオードＤ１を介してロジック電源電圧Ｖｄｄラインへと放電されるので、ロジック電源電圧ＶｄｄにダイオードＤ１の両端電圧（例えば０．６Ｖ）を加算した電圧（例えば基準電位Ｖ３から見た場合に５．６Ｖ）に落ち着く。従って、時刻ｔ３において、インバータＩＮＶ１の入力（Ａ点電圧）は、ハイレベルからローレベルに瞬間的に反転するが、完全に基準電位Ｖ３まで低下せず、基準電位Ｖ３＋ダイオードＤ１の両端電圧（例えば０．６Ｖ）までしか低下しない。
【００５４】
次に、スイッチングアンプ１０を電源オフ状態に移行させる場合に、コンデンサＣ１０２の電圧を強制的に放電させる動作を説明する。図４は、スイッチングアンプ１０を電源オフ状態にする場合における、第１電源電圧Ｖ１、ロジック電源電圧Ｖｄｄ、基準電位Ｖ３、トランジスタＱ３のベース電圧、および、第２電源電圧Ｖ２の変化を示す実測値である。図４において横軸は時刻、縦軸は電圧値である。
【００５５】
スイッチングアンプ１０が電源オフ状態にされるとき、図１の電源制御手段１６において、スイッチ手段ＳＷがオフ状態とされる。従って、ダイオードＤ１０１のカソードは、第１電源電圧Ｖ１ラインから開放され、抵抗Ｒ１０４を介して第２電源電圧Ｖ２に電圧が引き下げられる。ダイオードＤ１０１は、アノードがカソードに対して電位が高くなるので、オン状態となる。トランジスタＱ１０１は、ベース−エミッタにダイオードＤ１０１、抵抗Ｒ１０４を介して電流が流れ、オン状態になる。その結果、コンデンサＣ１０２の基準電位Ｖ３に接続されている端は、抵抗Ｒ１０５、トランジスタＱ１０１のエミッタ−コレクタを介して、第２電源電圧Ｖ２ラインに接続される。従って、コンデンサＣ１０２の電圧は、第２電源電圧Ｖ２ラインに対して、強制的に放電される。一方、コンデンサＣ１０１は、電源制御手段１６によっても、強制的に放電される経路が形成されず、従来通り自然に放電されて低下していくだけであるので、その結果、コンデンサＣ１０２の電圧がコンデンサＣ１０１の電圧よりも先に放電されて低下される。
【００５６】
図４に示すように、コンデンサＣ１０２の電圧が強制的に放電され低下することによって、第１電源電圧Ｖ１と、基準電位Ｖ３とが共に低下する。第１電源電圧Ｖ１は、コンデンサＣ１０１の電圧とコンデンサＣ１０２の電圧との和に相当し、基準電位Ｖ３はコンデンサＣ１０２の電圧に相当するからである。
【００５７】
図２に示すように、定電流回路２３は第２電源電圧Ｖ２に対する第１電源電圧Ｖ１によって定電流Ｉを生成している。すなわち、ツェナーダイオードＤ３はアノードが第２電源電圧Ｖ２ラインに接続され、カソードが第１電源電圧Ｖ１ラインに接続されている。しかしながら、ツェナーダイオードＤ３のカソードは、トランジスタＱ９のベース−コレクタを介して基準電位Ｖ３にも接続されている。従って、第２電源電圧Ｖ２に対する基準電位Ｖ３が低下して、基準電位Ｖ３がツェナーダイオードＤ３のツェナー電圧からトランジスタＱ９のベース−コレクタ間電位を差し引いた電圧に達すると、コンデンサＣ３の電圧がトランジスタＱ９のベース−コレクタを介して基準電位Ｖ３ラインへと放電される。同様に、コンデンサＣ３の電圧は、抵抗Ｒ２、トランジスタＱ４、Ｑ５を介して基準電位Ｖ３ラインへと放電される。その結果、トランジスタＱ３のベースに供給される電圧が、基準電位Ｖ３の低下と共に低下して、定電流Ｉが減少する。
【００５８】
一方、ロジック電源回路１２は基準電位Ｖ３に対する第１電源電圧Ｖ１によってロジック電源電圧Ｖｄｄを生成している。図４に示すように、ロジック電源電圧Ｖｄｄは、基準電位Ｖ３にツェナーダイオードＤ４のツェナー電圧を加算し、トランジスタＱ８での電圧を減算した電圧となる（ロジック電源電圧Ｖｄｄは、（コンデンサＣ４の電圧−トランジスタＱ８のベース−エミッタ間電圧）＝（（Ｖ３＋５）−０．６）Ｖ）。つまり、コンデンサＣ１０２の電圧が強制的に放電されても、コンデンサＣ１０１の電圧が強制的には放電されないので、（ツェナーダイオードＤ４のカソード電圧がツェナー電圧未満にならない限り）基準電位Ｖ３から見たロジック電源電圧Ｖｄｄは固定され、低下してない。インバータＩＮＶ１、ＩＮＶ２は、ロジック電源電圧Ｖｄｄと基準電位Ｖ３とによって動作し、閾値電圧Ｖｔｈは基準電位Ｖ３に対するロジック電源電圧Ｖｄｄの１／２である。従って、インバータＩＮＶ１、ＩＮＶ２の閾値電圧Ｖｔｈも低下しない。例えば、基準電位Ｖ３から見たロジック電源電圧Ｖｄｄは例えば５Ｖに固定されているので、閾値電圧Ｖｔｈは２．５Ｖを維持する。
【００５９】
従って、コンデンサＣ１０２を強制的に放電させ、コンデンサＣ１０１を強制的には放電させないことにより、インバータＩＮＶ１、ＩＮＶ２の閾値電圧ＶｔｈをダイオードＤ１、Ｄ２の両端電圧未満に低下させることなく、コンデンサＣ１、Ｃ２へと流れる電流Ｉ１、Ｉ２を減少させることができる。その結果、基準電位Ｖ３から見たロジック電源電圧Ｖｄｄが低下しないうちに（つまりインバータＩＮＶ１、ＩＮＶ２の閾値電圧Ｖｔｈが、コンデンサＣ１、Ｃ２の放電時の最低電圧（ダイオードのＤ１、Ｄ２の両端電圧）未満となってしまう前に）、第１の電流Ｉ１および第２の電流Ｉ２を減少させることで、パルス発生手段２１の動作を正常な状態で終了させることができる。つまり、インバータＩＮＶ１、ＩＮＶ２の両入力が共にハイレベルとなることが防止され、パルス幅変調回路が動作できなくなることを防止できる。
【００６０】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態には限定されない。例えば、第１および第２の出力素子は、トランジスタやＭＯＳＦＥＴ等のスイッチ素子でもよい。さらに、第１の出力素子および第２の出力素子の入力が共にローレベルのときに発振が停止する構成にも、本発明が適用される。つまり、本実施形態のハイレベルとローレベルとを入れ替えた場合にも適用され得る。
【産業上の利用可能性】
【００６１】
本発明は、例えばオーディオ用のスイッチングアンプに用いられるパルス幅変調回路として特に好適に採用され得る。
【符号の説明】
【００６２】
１０      スイッチングアンプ
１１      パルス幅変調回路
１２      ロジック電源
１３      ドライバ
１４      スイッチング出力回路
１５      ＬＰＦ
１６      電源制御手段
２１      パルス発生手段
２２      変調手段
２３      定電流回路
２４      第１電流分配回路
２５      第２電流分配回路
【図１】
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【図２】
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【図３】
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【図５】
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【図４】
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