(57)【特許請求の範囲】
【請求項１】
メモリセル領域外に対応する第１領域とメモリセル領域に対応する第２領域を含むシリコン基板上に窒化膜を形成するステップと、
前記窒化膜から前記シリコン基板に達する溝を形成するステップと、
前記溝の前記窒化膜における幅が広がるように前記窒化膜を後退させるステップと、
前記窒化膜を後退させるステップの後、前記溝を埋めるように埋め込み酸化膜を形成するステップと、
前記窒化膜をストッパーとして用いて前記埋め込み酸化膜を研磨するステップと、
前記埋め込み酸化膜を研磨するステップの後、前記窒化膜を除去するステップと、
前記窒化膜を除去するステップの後の第１不純物注入ステップと、
前記第１不純物注入ステップの後のゲート電極形成ステップと、
前記ゲート電極形成ステップの後の第２不純物注入ステップとを具備し、
前記溝は、前記第１領域に形成される隣り合う２つの第１溝と、前記第２領域に形成される隣り合う２つの第２溝とを含み、
前記窒化膜を後退させるステップにおいて、前記シリコン基板の前記２つの第１溝に挟まれた第１部分上の前記窒化膜を残し、前記シリコン基板の前記２つの第２溝に挟まれた第２部分上の前記窒化膜を除去し、
前記第１不純物注入ステップにおいて、前記メモリセル領域外に形成される第１トランジスタのしきい値電圧を調整するための不純物を、前記第２部分に注入することなく、前記第１部分に注入し、
前記ゲート電極形成ステップにおいて、前記第１部分上に第１ゲート電極を形成し、前記第２部分上に第２ゲート電極を形成する
半導体装置の製造方法。
【請求項２】
前記第２不純物注入ステップにおいて、前記メモリセル領域に形成される第２トランジスタのしきい値電圧を調整するための不純物を前記第２部分に斜めイオン注入法により注入する
請求項１の半導体装置の製造方法。
【請求項３】
前記第２トランジスタのチャネル幅及びチャネル長は、前記第１トランジスタのチャネル幅及びチャネル長より小さい
請求項１の半導体装置の製造方法。
【請求項４】
前記第１不純物注入ステップにおいて、前記第２部分に不純物が注入されることが前記第２部分上の前記埋め込み酸化膜によって防がれ、
前記第２不純物注入ステップにおいて、前記第１部分に不純物を注入しない
請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、素子分離としてシャロートレンチ分離（ＳＴＩ）が形成された半導体装置に関する。
【背景技術】
【０００２】
半導体装置の高集積化を進めるため、素子分離領域を狭くできるＳＴＩが採用されている。しかし、溝（トレンチ）に埋め込んだ絶縁膜にディボット（溝状の段差又は凹み）が発生する問題が指摘されている。
【０００３】
特許文献１は、ディボットの発生を防ぐための半導体装置の製造方法を開示している。この製造方法において、シリコン基板の上に酸化膜を形成し、酸化膜の上にシリコン窒化膜のような酸化防止膜を形成し、酸化防止膜及び酸化膜を通してシリコン基板に素子分離のための溝を形成し、酸化防止膜を等方的エッチングにより後退させてから絶縁膜を溝に埋め込むように形成する。酸化防止膜は、絶縁膜の化学的機械研磨（ＣＭＰ）の際にストッパーとして用いられる。ＣＭＰの後、酸化防止膜が除去され、酸化膜に対してウエットエッチングが行われる。この製造方法においては、酸化防止膜を後退させてから絶縁膜を形成しているため、酸化防止膜の後退により露出した酸化膜上にも絶縁膜が形成される。その結果、絶縁膜の下の酸化膜がウエットエッチングにおいて除去されることが防がれて溝に埋め込まれた絶縁膜にディボットが発生することが防がれる。
【０００４】
また、特許文献２は、斜め方向から不純物を注入する方法を開示している。この斜め注入法において、ゲートがマスクとして用いられて基板不純物と同じタイプの不純物が斜め方向から基板に注入される。斜め注入法は、短チャネル効果を有効に抑制する。
【０００５】
【特許文献１】特開２０００−３２３５６３号公報
【特許文献２】特開２００３−７７９３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者の検討によれば、メモリセルが形成されるメモリセル領域とメモリセル領域外とを含む半導体装置の製造に酸化防止膜を後退させてから絶縁膜を形成する技術を適用すると、以下の問題が発生する可能性がある。一般的に素子分離のための溝どうしの間隔はメモリセル領域よりもメモリセル領域外で広いため、シリコン基板の溝の間の部分上の酸化防止膜の幅はメモリセル領域において狭くメモリセル領域外において広い。ここで、溝どうしの間隔は、トランジスタのチャネル幅に対応する。酸化防止膜を後退させると、メモリセル領域における酸化防止膜の幅（Ｗ１）のメモリセル領域外における酸化防止膜の幅（Ｗ２）に対する比（Ｗ１／Ｗ２）が減少する。そのため、酸化防止膜が除去されることで形成される開口からシリコン基板に不純物を注入してトランジスタのしきい値電圧を調整する場合、メモリセル領域外における不純物の注入量が適切になるように不純物を注入するとメモリセル領域における不純物の注入量が不足する。すなわち、酸化防止膜を後退させてから絶縁膜を形成することでディボットの発生を防ぐことができるが、メモリセル領域とメモリセル領域外の両方においてトランジスタのしきい値電圧を所望の値に調整することが困難である。
【課題を解決するための手段】
【０００７】
以下に、（発明を実施するための最良の形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための最良の形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
本発明による半導体装置に製造方法は、メモリセル領域外（３）に対応する第１領域とメモリセル領域（４）に対応する第２領域を含むシリコン基板（１０）上に窒化膜（３０）を形成するステップと、窒化膜（３０）からシリコン基板（１０）に達する溝（４１、４２）を形成するステップと、溝（４１、４２）の窒化膜（３０）における幅（Ｗ４１、Ｗ４２）が広がるように窒化膜（３０）を後退させるステップと、窒化膜（３０）を後退させるステップの後に溝（４１、４２）を埋めるように埋め込み酸化膜（５０）を形成するステップと、窒化膜（３０）をストッパーとして用いて埋め込み酸化膜（５０）を研磨するステップと、埋め込み酸化膜（５０）を研磨するステップの後に窒化膜（３０）を除去するステップと、窒化膜（３０）を除去するステップの後の第１不純物注入ステップと、第１不純物注入ステップの後のゲート電極形成ステップと、ゲート電極形成ステップの後の第２不純物注入ステップとを具備する。溝（４１、４２）は、第１領域に形成される隣り合う２つの第１溝（４１）と、第２領域に形成される隣り合う２つの第２溝（４２）とを含む。窒化膜（３０）を後退させるステップにおいて、シリコン基板（１０）の２つの第１溝（４１）に挟まれた第１部分（１１）上の窒化膜（３０）を残し、シリコン基板（１０）の２つの第２溝（４２）に挟まれた第２部分（１２）上の窒化膜（３０）を除去する。第１不純物注入ステップにおいて、メモリセル領域外（３）に形成される第１トランジスタのしきい値電圧を調整するための不純物を第１部分（１１）に注入する。ゲート電極形成ステップにおいて、第１部分（１１）上に第１ゲート電極（７１）を形成し、第２部分（１２）上に第２ゲート電極（７２）を形成する。
【発明の効果】
【０００９】
本発明によれば、埋め込み酸化膜にディボットが発生することが防がれ、メモリセル領域外に形成される第１トランジスタのしきい値電圧とメモリセル領域に形成される第２トランジスタのしきい値電圧の両方が所望の値に調整される。
【発明を実施するための最良の形態】
【００１０】
添付図面を参照して、本発明による半導体装置の製造方法を実施するための最良の形態を以下に説明する。
【００１１】
図１は、本発明の実施形態に係る半導体ウエハ１の平面図である。半導体ウエハ１は、複数のペレット対応領域２を含む。各ペレット対応領域２は、メモリセルが形成されるメモリセル領域４と、メモリセル領域４以外の領域としてのメモリセル領域外３とを含む。各ペレット対応領域２は一つのペレットに対応する。各ペレットがパッケージされて半導体装置が製造される。半導体装置としてはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が例示される。
【００１２】
図２は、メモリセル領域外３に形成されるトランジスタの平面図を示す。図２に、互いに直交するＸ１軸及びＹ１軸が示されている。トランジスタのチャネル長の方向はＸ１軸に平行である。トランジスタのチャネル幅の方向はＹ１軸に平行である。メモリセル領域外３において、拡散層８１の上にトランジスタのゲート電極７１が設けられている。ゲート電極７１は、Ｙ１軸に平行な直線に沿って延びている。
【００１３】
図３は、メモリセル領域４に形成されるトランジスタの平面図を示す。図３に、互いに直交するＸ２軸及びＹ２軸が示されている。トランジスタのチャネル長の方向はＸ２軸に平行である。トランジスタのチャネル幅の方向はＹ２軸に平行である。メモリセル領域４において、拡散層８２の上にトランジスタのゲート電極７２が設けられている。ゲート電極７２は、Ｙ２軸に平行な直線に沿って延びている。拡散層８２は、Ｘ２軸に平行な直線に沿って延びている。
【００１４】
以下、図４（ａ）〜（ｅ）及び図５（ａ）〜（ｅ）を参照して、図１乃至３に示す半導体ウエハ１を製造する工程を説明する。図４（ａ）〜（ｅ）は、半導体ウエハ１のメモリセル領域外３における断面図を工程順に示す。図５（ａ）〜（ｅ）は、半導体ウエハ１のメモリセル領域４における断面図を工程順に示す。
【００１５】
ここで、図４（ａ）〜（ｄ）は、図２に示す切断線Ａ−Ａ’における断面図である。切断線Ａ−Ａ’は、Ｙ１軸に平行である。図４（ｅ）は、図２に示す切断線Ｃ−Ｃ’における断面図である。切断線Ｃ−Ｃ’は、Ｘ１軸に平行である。図５（ａ）〜（ｄ）は、図３に示す切断線Ｂ−Ｂ’における断面図である。切断線Ｂ−Ｂ’は、Ｙ２軸に平行である。図５（ｅ）は、図３に示す切断線Ｄ−Ｄ’における断面図である。切断線Ｄ−Ｄ’は、Ｘ２軸に平行である。
【００１６】
図４（ａ）及び図５（ａ）に示すように、シリコン基板１０の上にシリコン酸化膜２０を形成し、シリコン酸化膜２０の上にシリコン窒化膜３０を形成する。シリコン酸化膜２０は、例えば、シリコン基板１０を熱酸化することにより形成される。シリコン基板１０は、メモリセル領域外３に対応する第１領域と、メモリセル領域４に対応する第２領域とを含む。第１領域は、メモリセル領域外３の一部となるべき領域である。第２領域は、メモリセル領域４の一部となるべき領域である。そして、シリコン窒化膜３０からシリコン基板１０に達するように溝４１及び４２を形成する。
【００１７】
図４（ａ）に示すように、シリコン基板１０の第１領域には、溝４１が形成される。２つの溝４１がＹ１軸方向に隣り合って設けられる。シリコン基板１０の第１領域は、隣り合う２つの溝４１に挟まれた部分としての第１部分１１を含む。第１部分１１上のシリコン窒化膜３０のＹ１軸に沿う幅Ｗ１１は、第１部分１１のＹ１軸に沿う幅にほぼ等しい。第１部分１１のＹ１軸に沿う幅は、メモリセル領域外３に形成されるトランジスタのチャネル幅にほぼ等しい。
【００１８】
図５（ａ）に示すように、シリコン基板１０の第２領域には、溝４２が形成される。２つの溝４２がＹ２軸方向に隣り合って設けられる。シリコン基板１０の第２領域は、隣り合う２つの溝４２に挟まれた部分としての第２部分１２を含む。第２部分１２上のシリコン窒化膜３０のＹ２軸に沿う幅Ｗ１２は、第２部分１２のＹ２軸に沿う幅にほぼ等しい。第２部分１２のＹ２軸に沿う幅は、メモリセル領域４に形成されるトランジスタのチャネル幅にほぼ等しい。
【００１９】
メモリセル領域外３に形成されるトランジスタのチャネル幅は、メモリセル領域４に形成されるトランジスタのチャネル幅より広い。
【００２０】
その後、図４（ｂ）及び図５（ｂ）に示すように、シリコン窒化膜３０を後退させ、溝４１及び溝４２を埋めるように埋め込み酸化膜５０を形成し、シリコン窒化膜３０をストッパーとして用いて埋め込み酸化膜５０をＣＭＰにより研磨し、そして、埋め込み酸化膜５０に対してウエットエッチングを行う。埋め込み酸化膜５０は、例えば、シリコン酸化膜のような絶縁膜である。溝４１に埋め込まれた埋め込み酸化膜５０及び溝４２に埋め込まれた埋め込み酸化膜５０は、素子分離として機能する。
【００２１】
シリコン窒化膜３０の後退は、溝４１のシリコン窒化膜３０におけるＹ１方向の幅Ｗ４１が広がり、且つ、溝４２のシリコン窒化膜３０におけるＹ２方向の幅Ｗ４２が広がるように行う。例えば、等方的ドライエッチングによりシリコン窒化膜３０を後退させる。このとき、第１部分１１上のシリコン窒化膜３０を残し、第２部分１２上のシリコン窒化膜３０を除去する。すなわち、第１部分１１上のシリコン窒化膜３０のＹ１軸に沿う後退長さδの２倍が後退前の第２部分１２上のシリコン窒化膜３０のＹ２軸に沿う幅Ｗ１２（図５（ａ））より大きくなるようにシリコン窒化膜３０を後退させる。ここで、図４（ｂ）に示された後退後の第１部分１１上のシリコン窒化膜３０のＹ１軸に沿う幅Ｗ１１は、図４（ａ）に示された後退前の幅Ｗ１１より２δだけ小さい。
【００２２】
メモリセル領域外３に形成されるトランジスタのチャネル幅がメモリセル領域４に形成されるトランジスタのチャネル幅より大きいため、第１部分１１上にシリコン窒化膜３０を残し、第２部分１２上からシリコン窒化膜３０を除去することが容易である。
【００２３】
埋め込み酸化膜５０のウエットエッチングにより、埋め込み酸化膜５０のシリコン酸化膜２０上にある部分の厚さＨを所望の値に調節する。
【００２４】
図４（ｂ）に示すように、第１部分１１上のシリコン酸化膜２０は、溝４１に隣接している部分が埋め込み酸化膜５０で覆われ、溝４１から遠い中央部分が後退したシリコン窒化膜３０で覆われる。一方、図５（ｂ）に示すように、第２部分１２上のシリコン酸化膜２０は、溝４２に隣接している部分と溝４２から遠い中央部分を含む全体が埋め込み酸化膜５０で覆われる。
【００２５】
その後、図４（ｃ）及び図５（ｃ）に示すように、第１部分１１上のシリコン窒化膜３０及びその下のシリコン酸化膜２０を除去し、メモリセル領域外３に形成されるトランジスタのしきい値電圧を調整するための不純物を第１部分１１に注入して第１部分１１に拡散層８１を形成する。
【００２６】
第１部分１１上のシリコン窒化膜３０及びその下のシリコン酸化膜２０は、例えば、ウエットエッチングにより除去される。このとき、第１部分１１上の埋め込み酸化膜５０及びその下のシリコン酸化膜２０は除去されず、第２部分１２上の埋め込み酸化膜５０及びその下のシリコン酸化膜２０は除去されない。その結果、第１部分１１上には、シリコン窒化膜３０及びその下のシリコン酸化膜２０が除去されることにより開口が形成される。一方、第２部分１２上には、開口が形成されない。
【００２７】
不純物は、開口から第１部分１１に注入される。このとき、第２部分１２に不純物が注入されることが第２部分１２上の埋め込み酸化膜５０により防がれる。
【００２８】
その後、図４（ｄ）及び図５（ｄ）に示すように、新たな酸化膜の形成とウエットエッチングとを行ってから、第１部分１１上にゲート電極７１を形成し、第２部分１２上にゲート電極７２を形成する。新たな酸化膜、シリコン酸化膜２０、及び埋め込み酸化膜５０は、シリコン酸化膜６０として示されている。シリコン酸化膜６０の第１部分１１とゲート電極７１とに挟まれた部分、及び、シリコン酸化膜６０の第２部分１２とゲート電極７２とに挟まれた部分は、ゲート絶縁膜として機能する。
【００２９】
その後、図５（ｅ）に示すように、メモリセル領域４に形成されるトランジスタのしきい値電圧を調整するための不純物を第２部分１２に注入して第２部分１２に拡散層８２を形成する。不純物は、（回転）斜めイオン注入法により第２部分１２に注入される。斜めイオン注入法においては、ゲート電極７２がマスクとして用いられて不純物が斜めに注入される。その結果、拡散層８２における不純物の濃度分布は、チャネルのソース端及びドレイン端の下方の深い場所にピークを持つ。このため、短チャネル効果が抑制される。
【００３０】
ゲート電極７１のＸ１軸方向の幅Ｗ７１は、メモリセル領域外３に形成されるトランジスタのチャネル長にほぼ等しい。ゲート電極７２のＸ２軸方向の幅Ｗ７２は、メモリセル領域４に形成されるトランジスタのチャネル長にほぼ等しい。
【００３１】
メモリセル領域４に形成されるトランジスタのチャネル長がメモリセル領域外３に形成されるトランジスタのチャネル長より短い場合、斜めイオン注入法により不純物を第２部分１２に注入することが比較的容易である。
【００３２】
図５（ｅ）に示すように第２部分１２に不純物を注入するとき、図４（ｅ）に示すように第１部分１１には不純物を注入しない。
【００３３】
本発明の実施形態においては、シリコン窒化膜３０を後退させているため、溝４１や溝４２に埋め込まれた酸化膜にディボットが発生することが防がれる。
【００３４】
更に、第１部分１１への不純物の注入と第２部分１２への不純物の注入とを別々のプロセスで行うため、メモリセル領域外３に形成されるトランジスタのしきい値電圧とメモリセル領域４に形成されるトランジスタのしきい値電圧の両方を所望の値に調整することが容易である。
【図面の簡単な説明】
【００３５】
【図１】図１は、本発明の実施形態に係る半導体ウエハの平面図である。
【図２】図２は、半導体ウエハのメモリ領域外に形成されるトランジスタの平面図である。
【図３】図３は、半導体ウエハのメモリ領域に形成されるトランジスタの平面図である。
【図４】図４は、本実施形態に係る半導体装置の製造方法の工程順に半導体ウエハのメモリ領域外における断面図を示す。
【図５】図５は、本実施形態に係る半導体装置の製造方法の工程順に半導体ウエハのメモリ領域における断面図を示す。
【符号の説明】
【００３６】
１…半導体ウエハ
２…ペレット対応領域
３…メモリセル領域外
４…メモリセル領域
１０…シリコン基板
１１…第１部分
１２…第２部分
２０…シリコン酸化膜
３０…シリコン窒化膜
４１、４２…溝
５０…埋め込み酸化膜
６０…シリコン酸化膜
７１、７２…ゲート電極
８１、８２…拡散層
【図１】
0005242114.tif 000002
【図２】
0005242114.tif 000003
【図３】
0005242114.tif 000004
【図４】
0005242114.tif 000005
【図５】
0005242114.tif 000006