(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に第１方向に延在し、トランジスタ領域とキャパシタ領域を含む活性領域と、
前記トランジスタ領域の周辺に形成された第１溝と、
前記第１溝に形成された素子分離膜と、
前記キャパシタ領域の周辺に形成された第２溝と、
前記トランジスタ領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１導電層とを含む第１トランジスタと、
前記キャパシタ領域上及び前記第２溝の壁面に形成された第２絶縁膜と、前記第２絶縁膜上であって前記活性領域の前記第１方向の端部を露出するように形成された第２導電層とを含む第１キャパシタと、
を有することを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に第１方向に延在し、トランジスタ領域とキャパシタ領域を含む活性領域と、
前記トランジスタ領域の周辺に形成された第１溝と、
前記第１溝に形成された素子分離膜と、
前記キャパシタ領域の周辺に形成された第２溝と、
前記トランジスタ領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１導電層とを含む第１トランジスタと、
前記キャパシタ領域上及び前記第２溝の壁面に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第２導電層とを含む第１キャパシタと、
を有し、前記活性領域の前記第１方向の端部は、前記第２導電層の前記第１方向の端部より前記第１方向に突出していることを特徴とする半導体装置。
【請求項３】
前記活性領域の平面視形状の側辺が直線状であり、前記トランジスタ領域と前記キャパシタ領域とが同じ幅を有する請求項１または２記載の半導体装置。
【請求項４】
前記第２溝の側壁に第３絶縁膜を有し、前記第２溝の底部に第４絶縁膜を有し、前記第４絶縁膜は前記第３絶縁膜より厚いことを特徴とする請求項１〜３のいずれか１項記載の半導体装置。
【請求項５】
前記第１導電層は、前記第１方向に直交する方向に延在することを特徴とする請求項１〜４のいずれか１項記載の半導体装置。
【請求項６】
前記活性領域は、前記第１方向中央部にコンタクト領域を有し、前記コンタクト領域に対して前記第１トランジスタと反対側に第２トランジスタを有し、前記コンタクト領域に対して前記第１キャパシタと反対側に第２キャパシタを有する請求項１〜５のいずれか１項記載の半導体装置。
【請求項７】
前記活性領域は前記第１方向に直交する第２方向に複数形成され、複数の前記活性領域の内、前記第２方向で隣接する２つの前記活性領域は前記第１方向に互いにずれた位置に配置され、前記ずれた位置の間の長さは、前記活性領域の前記第１方向の長さより小さく、前記活性領域の前記第１方向の長さの半分より大きい、請求項６記載の半導体装置。
【請求項８】
半導体基板に第１方向に延在し、トランジスタ領域とキャパシタ領域を含む活性領域を画定する溝を形成する工程と、
前記溝に第１絶縁膜を埋め込む工程と、
前記キャパシタ領域を囲う前記溝に形成された前記第１絶縁膜の少なくとも一部を除去する工程と、
前記活性領域上及び、前記第１絶縁膜の少なくとも一部が除去された前記溝の側壁に、第２絶縁膜及び第１導電膜を形成する工程と、
前記第１導電膜をエッチングして、前記トランジスタ領域に第１導電パターンを形成するとともに、前記活性領域の前記第１方向の端部を露出させるように前記キャパシタ領域に第２導電パターンを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記第２導電パターンを形成する工程は、前記第１導電膜上に、前記活性領域の前記第１方向の端部を露出させるマスク層を形成し、前記マスク層をマスクとして前記第１導電膜をエッチングする工程であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記溝を形成する工程は、平面視形状の側辺が直線状であり、前記トランジスタ領域と前記キャパシタ領域とが同じ幅を有する活性領域を囲う溝を形成することを特徴とする請求項８または９記載の半導体装置の製造方法。
【請求項１１】
前記絶縁膜の少なくとも一部を除去する工程は、前記溝の底部に形成された前記絶縁膜を残し、前記溝で画定された前記活性領域の壁面を露出させることを特徴とする請求項８〜１０のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特にトランジスタとキャパシタを有するメモリセルを備えた半導体装置とその製造方法に関する。
【背景技術】
【０００２】
１トランジスタ／１キャパシタ構成のダイナミックランダムアクセスメモリセルは、アクセストランジスタの１方の電流端子がビット線に接続され、他方の電流端子がキャパシタの蓄積電極に接続される。通常、１つの活性領域上に２本のゲート電極を配置して、中間、両側に３つのソース／ドレイン領域を形成して２つのトランジスタを形成し、中間のソース／ドレイン領域を共通のビット線接続領域とし、両側のソース／ドレイン領域をそれぞれキャパシタに接続して２つのメモリセルを形成する。
【０００３】
キャパシタの構造として、プレーナ型、トレンチ型、スタック型などが知られている。素子分離構造としては、局所酸化（ＬＯＣＯＳ）とトレンチ分離が知られている。
【０００４】
メモリセル集積密度の向上のため、１メモリセルの占有面積を減少しようとすると、トランジスタの占有面積を減少すると共にキャパシタの占有面積を減少することが望まれる。
【０００５】
特開平３−１４２８７２号は、アクセストランジスタを分離するトレンチの側壁にキャパシタを設け、トレンチを素子分離と、キャパシタとの２つの用途に使用することを提案する。
【０００６】
特開平６−３１８６７９号は、活性領域を画定する局所酸化（ＬＯＣＯＳ）型のフィールド絶縁層を形成し、活性領域内にトランジスタを形成した後、トランジスタに隣接する活性領域に各メモリセル毎にトレンチを形成し、トレンチ表面に不純物拡散領域を形成し、誘電体膜で覆い、対向電極を形成し、さらに誘電体膜、蓄積電極を積層して、拡散領域と蓄積電極とが対向電極を両側から挟むキャパシタ構成を提案する。
【０００７】
【特許文献１】特開平３−１４２８７２号公報
【特許文献２】特開平６−３１８６７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、立体構造を有するメモリセルを含む半導体装置及びその製造方法を提供することである。
【０００９】
本発明の他の目的は、ロジックプロセスとの整合性の高い、メモリセルを含む半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の１観点によれば、
半導体基板と、
前記半導体基板上に第１方向に延在し、トランジスタ領域とキャパシタ領域を含む活性領域と、
前記トランジスタ領域の周辺に形成された第１溝と、
前記第１溝に形成された素子分離膜と、
前記キャパシタ領域の周辺に形成された第２溝と、
前記トランジスタ領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１導電層とを含む第１トランジスタと、
前記キャパシタ領域上及び前記第２溝の壁面に形成された第２絶縁膜と、前記第２絶縁膜上であって前記活性領域の前記第１方向の端部を露出するように形成された第２導電層とを含む第１キャパシタと、
を有することを特徴とする半導体装置
が提供される。
【００１１】
本発明の他の観点によれば、
半導体基板に第１方向に延在し、トランジスタ領域とキャパシタ領域を含む活性領域を画定する溝を形成する工程と、
前記溝に第１絶縁膜を埋め込む工程と、
前記キャパシタ領域を囲う前記溝に形成された前記第１絶縁膜の少なくとも一部を除去する工程と、
前記活性領域上及び、前記第１絶縁膜の少なくとも一部が除去された前記溝の側壁に、第２絶縁膜及び第１導電膜を形成する工程と、
前記第１導電膜をエッチングして、前記トランジスタ領域に第１導電パターンを形成するとともに、前記活性領域の前記第１方向の端部を露出させるように前記キャパシタ領域に第２導電パターンを形成する工程と、
を含むことを特徴とする半導体装置の製造方法
が提供される。
【発明の効果】
【００１２】
キャパシタ特性のプロセスばらつきを抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施例を説明する。
【００１４】
図１Ａは、メモリ混載ロジック半導体装置ＩＣの平面構成を概略的に示す。半導体装置ＩＣの周辺部には入出力回路Ｉ／Ｏが配置され、中央部にメモリ回路ＭＧを分散配置した論理回路ＬＧが配置されている。
【００１５】
図１Ｂは、メモリ回路ＭＧの構成例を示す。ワードデコーダＤＣの両側にセンスアンプＳＡを分散配置したメモリセル群ＭＣＧが配置され、一端（図では下端）にセカンドアンプＡＭと入出力・アドレスコントローラＩ／Ｏ・ＡＤＣが配置されている。
【００１６】
図１Ｃは、メモリセル群ＭＣＧの等価回路の例を示す。４本づつのワード線ＷＬが水平方向に配置され、ビット線ＢＬが垂直方向に配置されている。ワード線群ＷＬとビット線ＢＬの各交差部に２つのメモリセルＭＣが接続されている。各メモリセルＭＣは、ビット線ＢＬに接続された１方の電流端子と所定のワード線ＷＬに接続されたゲート電極とを有する１つのアクセストランジスタＴｒとアクセストランジスタの他方の電流端子に接続された蓄積電極を有する１つのキャパシタＣａｐで構成される。キャパシタの他方の電極（対向電極）は複数のキャパシタに共通の電極として実施例を記載するが、この構成は必須ではない。ワード線ＷＬが複数本に分断された構成とすることにより、寄生容量を小さくしている。１つのビット線ＢＬに接続されるトランジスタの数も少なくして寄生容量を小さくしている。ビット線を中間で折り返して折り返しビット線構造とするとノイズ抑制に有効である。これらの内容も本願に必須の構成要件ではない。
【００１７】
図２Ａは、メモリセル群内の平面配置の例を示す。図２Ｂはその一部を示す。複数の細長い活性領域ＡＲが、長さ方向を水平方向に向け、一定の垂直方向ピッチで配列されている。活性領域ＡＲの水平（行）方向位置は、１行ごとに交互に変化している。
【００１８】
ロジック回路を形成するシリコン基板は、通常（００１）面を主面とする（００１）基板である。メモリセルの活性領域は長さ方向を＜０１０＞方向または＜１００＞方向に沿わせるのが好ましい。
【００１９】
１つの活性領域ＡＲは、中央にビット線コンタクト領域ＢＣを有し、両側にそれぞれトランジスタ部Ｔｒとキャパシタ部Ｃａｐを有するメモリセルＭＣを備える。垂直方向に並ぶ活性領域ＡＲは、交互に左右に位置を代えて、１つおきの活性領域が垂直方向に位置を揃えている。各活性領域は、直線状の側辺を有し、トランジスタ部の幅とキャパシタ部の幅は等しい。＜０１０＞方向または＜１００＞方向に沿う長さ方向を有する活性領域の周囲を表面に対してほぼ垂直にエッチングすると、側壁にほぼ（１００）面または（０１０）面が現れる。
【００２０】
対向電極ＣＥが活性領域ＡＲの一部と重なるように配置され、下方に列方向に整列した複数のキャパシタＣａｐを構成する。対向電極ＣＥは活性領域ＡＲの端部を残して配置される。キャパシタ部Ｃａｐは行方向位置を揃えて、列方向に整列している。ビットコンタクト領域ＢＣは、キャパシタ部Ｃａｐの左右に交互に配置されている。ビットコンタクト領域の列方向上下は、活性領域の長さ方向を分離するＳＴＩ領域となっている。
【００２１】
ビット線を行方向に配線し、２行１単位で折り返しビット線構造とすることができる。図中Ａ−Ａ、Ｂ−Ｂのように同じ字で表わした隣接２行のビットコンタクト領域が同一ビット線に接続される。
【００２２】
活性領域ＡＲの水平方向位置の交互変位に従い、ビット線コンタクト領域ＢＣが交互に対向電極ＣＥの左右に配置される。即ち、列方向に並んだキャパシタＣａｐは、交互に左側のトランジスタ、右側のトランジスタに接続される。２行毎に配置されたビット線コンタクト領域に付されたＡ，Ｂ，Ｃ，Ｄの符号は折り返しビット線Ａ，Ｂ，Ｃ，Ｄに接続されることを示す。
【００２３】
ビット線コンタクト領域ＢＣの左右両側にワード線ＷＬが配置され、トランジスタのゲート電極ＧＥを構成して、下方にトランジスタＴｒを形成する。各ワード線ＷＬには、ワード線コンタクト領域ＷＣが画定される。
【００２４】
図２Ｂは、列方向に並んだ２つのメモリセル部分の平面図である。活性領域はその長さ方向の約半分、中央のビット線コンタクト領域から一方の端部まで、が図示されている。図２Ｃは図２ＢのＩＩＣ−ＩＩＣ線に沿う活性領域の長さ方向の断面図、図２Ｄは図２ＢのＩＩＤ−ＩＩＤ線に沿うキャパシタ部の活性領域幅方向に沿う断面図である。
【００２５】
図２Ｃに示すように、シリコン基板１に形成したｐ型（ｐ型のセルではｎ型）の活性領域ＡＲのほぼ中央にｎ型（ｐ型のセルではｐ型）ビット線コンタクト領域ＢＣが配置され、一方のソース／ドレイン領域を構成する。ビットコンタクト領域ＢＣの右側に、ゲート絶縁膜３ｔ、その上に形成されたゲート電極４ｔを含む絶縁ゲート電極が形成されている。絶縁ゲート電極の右側には、他方のｎ型（ｐ型のセルではｐ型）ソース／ドレイン領域７が形成されている。
【００２６】
より詳細には、ゲート絶縁膜３ｔ、ゲート電極４ｔの積層を含む絶縁ゲート電極を形成し、その両側の活性領域に、ｎ型（ｐ型のセルではｐ型）エクステンション５を形成し、ゲート電極４ｔ側壁上にサイドウォールスペーサ６を形成した後のイオン注入でソース／ドレイン領域ＢＣ，７を形成する。  
【００２７】
ソース／ドレイン領域７のゲート電極４ｔと逆の側には、キャパシタ誘電体膜３ｃ、対向電極４ｃが配置される。ソース／ドレイン領域ＢＣ、７、対向電極ＣＥの上には、Ｃｏ−Ｓｉのようなシリサイド領域８が形成される。メモリセルＭＣを覆う下部層間絶縁膜９を堆積した後、ビット線コンタクト領域ＢＣを露出するコンタクト孔がエッチングされ、タングステンプラグなどの導電性プラグ１０が埋め込まれる。
【００２８】
なお、以上説明したメモリセルのアクセストランジスタは、ロジック回路のｎ型ＭＯＳトランジスタＮＭＯＳ（ｐ型のセルではｐ型ＭＯＳトランジスタＰＭＯＳ）と同一工程で作成できる。アクセストランジスタのソース／ドレイン領域を、ロジックトランジスタのエクステンションと同一工程で作成し、ロジックトランジスタのソース／ドレイン領域形成用イオン注入は、メモリセルでは行なわないようにしてもよい。
【００２９】
図２Ｄに示すように、活性領域ＡＲの周囲にはトレンチが形成され、ＳＴＩ用の絶縁膜２が埋め込まれている。キャパシタ領域では、ＳＴＩ絶縁膜２をエッチバックし、底部に素子分離に必要な厚さを残すとともに、活性領域の側壁を露出する凹部が形成されている。凹部の深さは、活性領域の幅以上が好ましく、活性領域の幅の２倍以上がより好ましい。活性領域表面、及び凹部に露出した活性領域側壁にキャパシタ誘電体膜３ｃが形成される。キャパシタ誘電体膜３ｃ上に対向電極４ｃが形成される。ゲート電極同様、対向電極表面にもシリサイド層８が形成される。
【００３０】
キャパシタ領域は対向電極４ｃで覆われるため、エクステンション、ソース／ドレイン領域形成用のイオン注入は行なわれない。従って、動作としては、キャパシタ部がトランジスタ的にＯＮするのに十分な電圧を対向電極４ｃに印加することでチャネルを誘起し、チャネルと対向電極との間で容量を作り出すこととなる。キャパシタ用の別のイオン注入も行なわないので、キャパシタ部の活性領域ＡＲの不純物密度は低い。活性領域の幅を対向電極４ｃを形成した対向する側壁からの空乏層が互いに連続するように選択してもよい。この場合には、幅方向に空乏層が連続する。
【００３１】
ここまで実施例について説明したが、この実施例によれば、対向電極は第１の方向に延在する活性領域の端部を残して配置されるため、対向電極パターニングのマスクが位置ずれを起こしても、形成されるキャパシタの容量バラツキを抑えることができる。直線状の側辺を有する長方形活性領域を採用した場合には、丸め込みを生じる角部の数を抑制することができ、エッチング加工の精度を高くすることが容易になる。また、パターニングを容易とすることができる。
【００３２】
活性領域の幅以上の深さを有する凹部にキャパシタを形成した場合には、活性領域表面にのみキャパシタを形成したときよりも容量を増加させることができる。凹部の深さを活性領域の幅の２倍以上とすれば、活性領域表面にのみキャパシタを形成したときの５倍以上の容量を実現することが可能となる。
【００３３】
（００１）面シリコン基板表面と、ほぼ（１００）面または（０１０）面である活性領域側面に熱酸化でキャパシタ誘電体膜を形成すると、（１００）面、（０１０）面、（００１）面は他の面方位と較べて、酸化速度が低いので、薄い絶縁膜を精度良く形成することができる。
【００３４】
各ビットコンタクト領域ＢＣは列方向上下に空所を備えることになり、ビットコンタクト形成の位置的余裕が大きい。また、上層配線の間隔もあけられ、配線間容量を低減することができるようにもなる。
【００３５】
又、活性領域の両側壁に形成されるキャパシタ間において、両キャパシタ部に存在する空乏層が接触する完全空乏型キャパシタを採用した場合には、次のメリットをもたらす。
【００３６】
まずはキャパシタ部の閾値電圧の低下である。先に説明したように対向電極に電圧をかけ、キャパシタ部にチャネルを形成することで容量を作り出すが、閾値を低く抑えることで対向電極にかける電位を低く抑えることができる。対向電極の電位を低くできることは容量に用いているキャパシタ誘電体膜３ｃを薄くできる可能性につなげられる。
【００３７】
また、リフレッシュ時間の伸張も効果となる。蓄えられた電荷はリーク電流などにより徐々に減っていくが、一部のセルでは金属不純物や結晶欠陥の影響で特に電荷が失われる速度が速いことが知られる。完全空乏化キャパシタを用いると、金属不純物や結晶欠陥があった場合も電荷が空乏層内に止まり、基板への電荷の流失を短く抑えることができる。
【００３８】
以下、図２Ａ〜２Ｄに示したメモリセルの製造工程を説明する。
【００３９】
図３Ａは、図２Ｂ同様のメモリセル部の一部平面図である。縦方向に並んだ２つの活性領域ＡＲ，その周囲のＳＴＩ，キャパシタ部の対向電極ＣＥが示されている。各活性領域は、例えば７０ｎｍ〜１１０ｎｍ程度の幅、１０００ｎｍ〜２０００ｎｍ程度の長さを有する。活性領域ＡＲの周囲は、シャロートレンチアイソレーション（ＳＴＩ）の分離領域である。幅方向の活性領域間のＳＴＩの寸法は、例えば７０ｎｍ〜１１０ｎｍ、長さ方向の活性領域間のＳＴＩの寸法は、例えば、３００ｎｍ〜７００ｎｍ程度である。Ａ−Ａ線、Ｂ−Ｂ線，Ｃ−Ｃ線は３つの断面方向を示す。以下、各図にこれら３方向の断面図を示す。
【００４０】
図３Ｂに示すように、（００１）シリコン基板９の表面を熱酸化し、厚さ５ｎｍ〜２０ｎｍのバッファ酸化膜２１を形成し、その上に例えばソースガスとしてシラン系ガスとアンモニアを用い、厚さ５０ｎｍ〜２００ｎｍの窒化シリコン膜２２を６００℃〜８００℃の熱−化学気相堆積（ＣＶＤ）で堆積する。この段階ではシリコン基板は全面同一構造である。
【００４１】
図３Ｃに示すように、窒化シリコン膜２２上に、活性領域形状のレジストパターンＰＲ１を形成し、窒化シリコン膜２２、酸化シリコン膜２１を、例えば、テトラフルオロカーボン（ＣＦ４）をエッチングガスとしたドライエッチングでパターニングしてハードマスクを形成する。この段階でレジストパターンＰＲ１を除去して、ハードマスクのみを残してもよい。マスクから露出したシリコン基板を例えば臭化水素（ＨＢｒ）と塩素（Ｃｌ２）をエッチングガスとしてドライエッチングし、活性領域ＡＲを取り囲む、深さ１５０ｎｍ〜３５０ｎｍ程度のトレンチＴを形成する。レジストパターンが残っている場合は、レジスト除去液、アッシング等により除去する。Ｃ−Ｃ断面に示すように、トレンチＴの深さは、活性領域ＡＲの幅よりも大きいことが望ましく、例えばＡＲの幅の２倍以上がよい。
【００４２】
図３Ｄに示すように、必要に応じて、露出したシリコン表面に厚さ２ｎｍ〜１０ｎｍ程度の酸化シリコン膜ライナ２３を熱酸化で形成し、その上にシラン系ガスと酸素を用いた高密度プラズマ（ＨＤＰ）ＣＶＤでＨＤＰ酸化シリコン膜を、又はテトラエトキシシラン（ＴＥＯＳ）と酸素を用いたＣＶＤによりＴＥＯＳ酸化シリコン膜を（以下単に酸化シリコン膜２４と呼ぶ）堆積し、トレンチを埋め戻す。上方より化学機械研磨（ＣＭＰ）を行い、ＣＭＰストッパとして機能する窒化シリコン膜２２を露出する。以下、酸化シリコン膜ライナ２３は図示を省略する。
【００４３】
図３Ｅに示すように、図３Ａに示した対向電極ＣＥとほぼ同一形状の開口を有するレジストパターンＰＲ２を形成し、例えばヘキサフルオロブタジェン（Ｃ４Ｆ６）をエッチングガスとして、開口内に露出した酸化シリコン膜２４を、底部に素子分離に必要な厚さ５０ｎｍ〜１５０ｎｍを残して、エッチングし、活性領域の側壁を露出する。このエッチングにおいて、窒化シリコン膜２２はエッチングマスクとして機能する。その後、レジストパターンＰＲ２は除去する。
【００４４】
図３Ｆに示すように、燐酸又は燐酸とフッ酸の混合溶液でボイルすることにより窒化シリコン膜２２をウォッシュアウトする。さらに希フッ酸又は上記混合溶液で酸化シリコン膜２１もウォッシュアウトする。酸化シリコン膜２４も若干エッチされるが、その大部分は残る。
【００４５】
図３Ｇに示すように、露出したシリコン表面を熱酸化し、イオン注入用の犠牲酸化シリコン膜２５を厚さ５ｎｍ〜１０ｎｍ程度形成する。
【００４６】
図３Ｈに示すように、犠牲酸化シリコン膜２５を介して、加速エネルギを変えた複数回のｐ型不純物（ｐ型のセルではｎ型不純物）のイオン注入をシリコン基板に行ない、ｐ型ウェルＰＷ（ｐ型セルではｎ型ウェルＮＷ）を形成する。その後、犠牲酸化シリコン膜２５は除去する。
【００４７】
図３Ｉに示すように、露出したシリコン表面を清浄化、熱酸化して、厚さ２ｎｍ〜７ｎｍ程度のゲート酸化膜２６を形成する。ゲート酸化膜２６の上に、基板温度４００℃〜７５０℃、シラン系ガスと水素を用いた熱ＣＶＤにより多結晶シリコン膜２７を厚さ７０ｎｍ〜１５０ｎｍ程度堆積する。アモルファスシリコンを堆積させた後、熱処理を行なって結晶化を行ってもよい。多結晶シリコン膜２７の上にワード線及び対向電極の形状のレジストパターンＰＲ３を形成する。対向電極用パターンはキャパシタ用凹部形成用開口とほぼ同じ寸法である。しかし、凹部形成後酸化シリコン膜２４は若干エッチングされており、凹部の幅は拡大している。この拡大分が位置合わせ誤差を拡大している。なお、多結晶シリコン膜２７の厚さは、トレンチＴを埋め戻せるように選択するのが好ましい。レジストパターンＰＲ３をエッチングマスクとし、多結晶シリコン膜２７をエッチングし、ゲート電極Ｇ（ワード線ＷＬ）及び対向電極ＣＥをパターニングする。その後、レジストパターンＰＲ３を除去する。なお、レジストパターンの下に窒化シリコン膜などを形成し、ハードマスクを形成してもよい。
【００４８】
図３Ｊに示すように、ゲート電極Ｇ、対向電極ＣＥをマスクとしてＡｓ等のｎ型不純物（ｐ型のセルではＢ等のｐ型不純物）をイオン注入し、エクステンションＥｘｎを形成する。斜めイオン注入によりＩｎ等のｐ型不純物をイオン注入してｎ型エクステンションを囲むｐ型ポケット領域Ｐｋｔを形成してもよい（ｐ型のセルでは、Ｐ等のｎ型不純物をイオン注入してｎ型ポケット領域を形成してもよい）。ポケット領域はウェルと同導電型なので、以下図示は省略する。対向電極ＣＥに覆われたキャパシタ部の活性領域にはイオン注入は行なわれない。９００℃〜１１００℃、１秒以下の短時間から１５秒程度までの急速熱アニール（ＲＴＡ）を行ない、注入した不純物を活性化する。
【００４９】
図３Ｋに示すように、ゲート電極Ｇを覆って半導体基板上に酸化シリコン、窒化シリコン等の絶縁膜を厚さ３０ｎｍ〜８０ｎｍ程度堆積し、リアクティブイオンエッチング等の異方性エッチングを行って、ゲート電極Ｇ（及び対向電極ＣＥ）側壁上にのみサイドウォールスペーサＳＷを残す。なお、積層サイドウォールスペーサなど公知の他の構成のサイドウォールスペーサを形成してもよい。
【００５０】
図３Ｌに示すように、サイドウォールスペーサＳＷもマスクとし、Ｐ等のｎ型不純物をイオン注入し（ｐ型のセルではＢ等のｐ型不純物をイオン注入し）、低抵抗のソース／ドレイン領域ＳＤｎを形成する。必要に応じて活性化処理を行なう。シリコン表面の酸化膜を除去した後、基板表面にＣｏ膜またはＮｉ膜をスパッタリング等で形成し、熱処理してシリサイド化反応を生じさせ、未反応部をウォッシュアウトし、必要に応じて再度熱処理してシリサイド膜２８を形成する。
【００５１】
このようにして、メモリセルが形成される。ＣＭＯＳロジック回路と集積する場合は、ロジック回路のＮＭＯＳ（ｐ型のセルではＰＭＯＳ）トランジスタとメモリセルのアクセストランジスタとを共通工程で形成できる。本実施例では、キャパシタ領域に形成されたポリシリコン層４ｃに所定の電位を印加して、シリコン基板表面にチャネルを形成することによって、トランジスタとキャパシタが接続される。他の方法として、キャパシタ領域のシリコン基板表面に、トランジスタのソース／ドレインと電気的接続がなされるように不純物注入を行ってもよい。その後、メモリセル（及びロジック回路のＭＯＳトランジスタ）を覆うように下部層間絶縁膜を形成し、コンタクト孔をエッチングし、導電性プラグを埋め込んで、図２Ｃに示すような構成を得る。
【００５２】
さらに、例えば特開２００４−１７２５９０号（ＵＳＰ６，９４９，８３０）の実施例の爛に開示された工程により、多層配線を形成する。
【００５３】
以上、実施例に沿って説明したが、本発明はこれに限るものではない。例えば、種々の変形、改良、置換、組み合わせ等が可能なことは当業者に自明であろう。
【００５４】
図２Ａに示した平面構成では、活性領域は１行ごとにその行方向位置を変化させた。
【００５５】
図４は、平面構成の他の例を示す。活性領域ＡＲは２行ごとにその行方向位置を変化させている。この場合もビットコンタクト領域ＢＣの上または下には空所が生じるので、コンタクト形成の余裕度は図２Ａの平面構成と同等である。キャパシタの構成は前述の実施例と同様である。
【００５６】
以下、本発明の特徴を付記する。
（付記１）  
半導体基板と、
前記半導体基板上に第１方向に延在し、トランジスタ領域とキャパシタ領域を含む活性領域と、
前記トランジスタ領域の周辺に形成された第１溝と、
前記第１溝に形成された素子分離膜と、
前記キャパシタ領域の周辺に形成された第２溝と、
前記トランジスタ領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１導電層とを含む第１トランジスタと、
前記キャパシタ領域上及び前記第２溝の壁面に形成された第２絶縁膜と、前記第２絶縁膜上であって前記活性領域の前記第１方向の端部を露出するように形成された第２導電層とを含む第１キャパシタと、
を有することを特徴とする半導体装置。
（付記２）  
半導体基板と、
前記半導体基板上に第１方向に延在し、トランジスタ領域とキャパシタ領域を含む活性領域と、
前記トランジスタ領域の周辺に形成された第１溝と、
前記第１溝に形成された素子分離膜と、
前記キャパシタ領域の周辺に形成された第２溝と、
前記トランジスタ領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１導電層とを含む第１トランジスタと、
前記キャパシタ領域上及び前記第２溝の壁面に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第２導電層とを含む第１キャパシタと、
を有し、前記活性領域の前記第１方向の第１端部は、前記第２導電層の第２端部より突出していることを特徴とする半導体装置。
（付記３）
前記活性領域の平面視形状の側辺が直線状であり、前記トランジスタ領域と前記キャパシタ領域とが同じ幅を有する付記１または２記載の半導体装置。
（付記４）  
前記第２溝の側壁に第３絶縁膜を有し、前記第２溝の底部に第４絶縁膜を有し、前記第４絶縁膜は前記第３絶縁膜より厚いことを特徴とする付記１〜３のいずれか１項記載の半導体装置。
（付記５）
前記第１導電層は、前記第１方向に直交する方向に延在することを特徴とする付記１〜４のいずれか１項記載の半導体装置。
（付記６）  
前記活性領域は、前記第１方向中央部にコンタクト領域を有し、前記コンタクト領域に対して前記第１トランジスタと反対側に第２トランジスタを有し、前記コンタクト領域に対して前記第１キャパシタと反対側に第２キャパシタを有する付記１〜５のいずれか１項記載の半導体装置。
（付記７）  
前記半導体基板の主面が（００１）面であり、前記活性領域側壁が（１００）面または（０１０）面である付記１〜６のいずれか１項記載の半導体装置。
（付記８）
前記第１絶縁膜、第２絶縁膜の厚さは、２ｎｍ〜７ｎｍの範囲内である付記７記載の半導体装置。
（付記９）  
半導体基板に第１方向に延在し、トランジスタ領域とキャパシタ領域を含む活性領域を画定する溝を形成する工程と、
前記溝に第１絶縁膜を埋め込む工程と、
前記キャパシタ領域を囲う前記溝に形成された前記第１絶縁膜の少なくとも一部を除去する工程と、
前記活性領域上及び、前記第１絶縁膜の少なくとも一部が除去された前記溝の側壁に、第２絶縁膜及び第１導電膜を形成する工程と、
前記第１導電膜をエッチングして、前記トランジスタ領域に第１導電パターンを形成するとともに、前記活性領域の前記第１方向の端部を露出させるように前記キャパシタ領域に第２導電パターンを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記１０）  
前記第２導電パターンを形成する工程は、前記第１導電膜上に、前記活性領域の前記第１方向の端部を露出させるマスク層を形成し、前記マスク層をマスクとして前記第１導電膜をエッチングする工程であることを特徴とする付記９記載の半導体装置の製造方法。
（付記１１）
前記溝を形成する工程は、平面視形状の側辺が直線状であり、前記トランジスタ領域と前記キャパシタ領域とが同じ幅を有する活性領域を囲う溝を形成することを特徴とする付記９または１０記載の半導体装置の製造方法。
（付記１２）  
前記絶縁膜の少なくとも一部を除去する工程は、前記溝の底部に形成された前記絶縁膜を残し、前記溝で画定された前記活性領域の壁面を露出させることを特徴とする付記９〜１１のいずれか１項記載の半導体装置の製造方法。
（付記１３）  
前記溝を形成する工程は、（００１）面の前記半導体基板の主面に、前記側壁が（１００）面または（０１０）面である前記溝を形成し、
前記第１絶縁膜の少なくとも一部を除去する工程は、（１００）面または（０１０）面である前記側壁を露出する付記９〜１２のいずれか１項記載の半導体装置の製造方法。
（付記１４）
前記第２絶縁膜を形成する工程は、前記側壁を熱酸化する付記１３記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５７】
【図１】図１Ａは、メモリ混載ロジック半導体装置ＩＣの平面構成を概略的に示す平面図、図１Ｂは、メモリ回路ＭＧの構成例を示す平面図、図１Ｃは、メモリセル群ＭＣＧの等価回路図である。
【図２】図２Ａは、メモリセル群内の平面配置の例を示す平面図、図２Ｂはその一部を示す平面図、図２Ｃは図２ＢのＩＩＣ−ＩＩＣ線に沿う活性領域の長さ方向の断面図、図２Ｄは図２ＢのＩＩＤ−ＩＩＤ線に沿うキャパシタ部の活性領域幅方向に沿う断面図である。
【図３−１】／
【図３−２】／
【図３−３】図３Ａは、メモリセルの平面図、図３Ｂ−３Ｌは、図２Ａ〜２Ｄに示したメモリセルの製造工程を示す断面図である。
【図４】図４は、変形例を示す基板の平面図である。
【符号の説明】
【００５８】
１          シリコン基板、
２，２４    絶縁膜（ＳＴＩ）
３，２６    絶縁膜、
３ｔ        ゲート絶縁膜、
３ｃ        キャパシタ誘電体膜、
４，２７    導電層、
４ｔ、Ｇ    ゲート電極、
４ｃ、ＣＥ  対向電極、
ＰＷ          ｐ型ウェル、
ＡＲ          活性領域、
ＢＣ          ビットコンタクト領域、
ＷＬ          ワード線、
ＷＣ          ワードコンタクト領域、
ＭＣ          メモリセル、
Ｃａｐ          キャパシタ、
Ｔｒ          トランジスタ、
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図４】
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