(57)【特許請求の範囲】
【請求項１】
半導体装置のモデルの動作をコンピュータがシミュレーションにより解析することで、前記半導体装置のジッタ量を見積るジッタ量見積り方法であって、
前記コンピュータが、
前記電源電圧ピンを中心とした周囲の入出力ピンの内の同時出力ピン数と電源電圧の変動により生じるジッタ量との第一の相関関係を算出するステップと、
前記電源電圧ピンを中心とした周囲の入出力ピンの内の同時出力ピン数と前記同時出力ピンが発する同時動作信号ノイズ量との第二の相関関係、及び前記第一の相関関係に基づいて、前記同時動作信号ノイズ量と前記ジッタ量との第三の相関関係を算出するステップと、
を含むステップを実行することを特徴とするジッタ量見積り方法。
【請求項２】
前記ジッタ量は、位相ロックループにおけるジッタ量であり、
前記同時動作信号ノイズ量は、同じユーザ設定情報が設定された前記入出力ピンが同時動作することによって発生する同時動作信号ノイズ量である、
ことを特徴とする請求項１に記載のジッタ量見積り方法。
【請求項３】
半導体装置のジッタ量の見積りのための、前記半導体装置のモデルの動作をコンピュータがシミュレーションにより解析することによる、前記同時動作信号ノイズ量対ジッタ量相関関係の算出方法であって、
前記コンピュータが、
前記電源電圧ピンを中心とした周囲の入出力ピンの同時動作ピン数と電源電圧の変動により生じるジッタ量との第一の相関関係を、所定のユーザ設定情報が設定された入出力ピンについて算出するステップと、
前記電源電圧ピンを中心とした周囲の入出力ピンの同時動作ピン数と該同時動作する入出力ピンが発する同時動作信号ノイズ量との第二の相関関係を、前記所定のユーザ設定情報が設定された入出力ピンについて算出するステップと、
前記第一の相関関係及び前記第二の相関関係に基づいて、前記同時動作信号ノイズ量と前記ジッタ量との第三の相関関係を算出するステップと、
を含むステップを実行することを特徴とするジッタ量見積りのための同時動作信号ノイズ量対ジッタ量相関関係算出方法。
【請求項４】
前記ジッタ量は位相ロックループにおけるジッタ量であることを特徴とする請求項３に記載のジッタ量見積りのための同時動作信号ノイズ量対ジッタ量相関関係算出方法。
【請求項５】
請求項３または４に記載の同時動作信号ノイズ量対ジッタ量相関関係算出方法により算出された同時動作信号ノイズ量対ジッタ量相関関係に基づき、半導体装置のモデルの動作をコンピュータがシミュレーションにより解析することで、前記半導体装置のジッタ量を見積るジッタ量見積り方法であって、
前記コンピュータが、
前記電源電圧ピンを中心とした周囲の入出力ピンが同時動作することによって発生する同時動作信号ノイズ量を見積るステップと、
該見積られた同時動作信号ノイズ量を入力として、前記同時動作信号ノイズ量対ジッタ量相関関係を参照することによって、前記発生するジッタ量を見積るステップと、
を含むステップを実行することを特徴とするジッタ量見積り方法。
【請求項６】
請求項５に記載のジッタ量見積り方法を用いて半導体装置及びそれが搭載されたプリント回路基板を設計する方法であって、
前記コンピュータが、
前記見積られたジッタ量に基づいて、半導体装置のピン配置設計若しくは信号タイミング設計、又はその半導体装置が搭載されるプリント回路基板のレイアウト設計、半導体装置間結線設計、若しくは信号タイミング設計を行う
ことを特徴とする半導体装置及びそれが搭載されたプリント回路基板の設計方法。
【請求項７】
半導体装置のモデルの動作をシミュレーションにより解析することで、前記半導体装置のジッタ量の見積りを行うコンピュータに、
前記電源電圧ピンを中心とした周囲の入出力ピンの内の同時出力ピン数と前記電源電圧の変動によるジッタ量との第一の相関関係を算出する機能と、
前記電源電圧ピンを中心とした周囲の入出力ピンの内の同時出力ピン数と前記同時出力ピンが発する同時動作信号ノイズ量との第二の相関関係、及び前記第一の相関関係に基づいて、前記同時動作信号ノイズ量と前記ジッタ量との第三の相関関係を算出する機能と、
を実現させるためのプログラム。
【請求項８】
半導体装置のモデルの動作をシミュレーションにより解析することで、前記半導体装置のジッタ量の見積りのための同時動作信号ノイズ量対ジッタ量相関関係を算出するコンピュータに、
前記電源電圧ピンを中心とした周囲の入出力ピンの同時動作ピン数と前記電源電圧の変動により生じるジッタ量との第一の相関関係を、所定のユーザ設定情報が設定された入出力ピンについて算出する機能と、
前記電源電圧ピンを中心とした周囲の入出力ピンの同時動作ピン数と該同時動作する入出力ピンが発する同時動作信号ノイズ量との第二の相関関係を、前記所定のユーザ設定情報が設定された入出力ピンについて算出する機能と、
前記第一の相関関係及び前記第二の相関関係に基づいて、前記同時動作信号ノイズ量と前記ジッタ量との第三の相関関係を算出する機能と、
を実現させるためのプログラム。
【請求項９】
請求項８に記載のプログラムにより算出された同時動作信号ノイズ量対ジッタ量相関関係に基づき、半導体装置のモデルの動作をシミュレーションにより解析することで、前記半導体装置のジッタ量を見積るコンピュータに、
前記電源電圧ピンを中心とした周囲の入出力ピンが同時動作することによって発生する同時動作信号ノイズ量を見積る機能と、
該見積られた同時動作信号ノイズ量を入力として、前記同時動作信号ノイズ量対ジッタ量相関関係を参照することによって、前記電源電圧ピンに関し発生するジッタ量を見積る機能と、
を実現させるためのプログラム。
【請求項１０】
請求項９に記載のプログラムにより半導体装置及びそれが搭載されたプリント回路基板を設計する機能が実現されたコンピュータに、
見積られたジッタ量に基づいて、半導体装置のピン配置設計若しくは信号タイミング設計、又はその半導体装置が搭載されるプリント回路基板のレイアウト設計、半導体装置間結線設計、若しくは信号タイミング設計を行う機能を、
実現させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置における、複数のピンの入出力信号が同時動作することで発生する同時動作信号ノイズに基づいて、ＰＬＬジッタ量を見積る技術に関する。
【背景技術】
【０００２】
従来より、デバイスパッケージのグランド又は電源のピンとデバイス内部ダイ（die ）のグランド又は電源の基準レベルとの間で起こる電源発振は、グランドバウンス（Ground
Bounce ）又は電源サグ（Power Supply Sag）と呼ばれ、高速デバイスにおける誤スイッチングの主な原因の１つのとなっている。
【０００３】
最近では、ＦＰＧＡ（Field Programmable Gate Array ）が、ピンの配置、回路構成、Ｉ／Ｏ信号のスタンダード（ＬＶＴＴＬ／ＬＶＣＭＯＳ／ＨＳＴＬ等）、出力電流値（１２ｍＡ／８ｍＡ／４ｍＡ等）、スルーレート制御（ＦＡＳＴ／ＳＬＯＷ）等をユーザが自由に設定できる半導体装置として注目されているが、ＦＰＧＡのＩ／Ｏピン数の増加やインタフェース信号の高速化に伴い、多数の出力ピンが同時動作することにより上記のグランドバウンス又は電源サグが顕著になる。このため、これらの現象は、同時動作信号ノイズ（ＳＳＮ（Simultaneous Switching Noise）又はＳＳＯノイズ（Simultaneous Switching Output Noise ））又はクロストークノイズと総称されている。
【０００４】
また、ＦＰＧＡには、内部クロックの安定発振を制御するためのＰＬＬ（位相ロックループ：Phase Locked Loop ）が搭載され、専用あるいは兼用で、ＰＬＬ電源端子が設置されている。このＰＬＬ電源端子及びパッケージ内配線へのＩ／Ｏ信号のクロストークノイズ（ＳＳＯノイズ）により、デバイス内部ダイのＰＬＬ電源電圧が変動し、ＰＬＬジッタ量が増加する。
【０００５】
発生するＳＳＯノイズやＰＬＬジッタの量はＦＰＧＡのピン配置によって変動する。そこで、ＦＰＧＡを搭載するＰＣＢ（Printed Circuit Board ：プリント回路基板）の設計段階においては、ＦＰＧＡデバイスを適切なタイミングで動作させるために、ＦＰＧＡのピン配置に基づき発生するＳＳＯノイズ量及びＰＬＬジッタ量を見積る必要がある。
【０００６】
ＳＳＯノイズのシミュレーションを行う従来技術としては、エレクトロニクス研究所(Electronics Research Laboratory)の集積回路グループとカリフォルニア大学バークレー校の電気工学・コンピュータ・サイエンス学科(EECS)によって開発された、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis ）と呼ばれる汎用回路解析シミュレータソフト等が知られている。
【０００７】
また、関連する従来技術として、下記特許文献１、２等がある。
【特許文献１】特開平１０−１２７０８９号公報
【特許文献２】特開２００４−２０５０９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、ＳＰＩＣＥ等のシミュレータは、ＳＳＯノイズのシミュレーションを比較的正確に行うことができるが、そのシミュレーションには膨大な時間を要するという問題点を
有している。
また、従来、ＦＰＧＡにおけるＰＬＬジッタ規格はピン配置や動作状態が明確になっておらず、ピン配置や動作状態の変動に対して、ＰＬＬジッタ量がどのように変動するかも規定されていない。そのため、ピン配置や動作状態によっては、ＰＬＬ及びＦＰＧＡデバイスを正常に動作させることができない場合があるという問題点を有している。
【課題を解決するための手段】
【０００９】
本発明の課題は、ＦＰＧＡ等の半導体装置において、その複数のピンに入出力信号が入出力することで発生する同時動作信号ノイズに基づき、任意のピン配置や動作状態におけるＰＬＬジッタ量を、短時間でかつ精度良く見積る方法を確立することにある。
【００１０】
本発明の第１の態様は、半導体装置のジッタ量の見積りのための同時動作信号ノイズ量対ジッタ量相関関係の算出方法又はその方法に基づいて実行されるプログラムを前提とする。
【００１１】
まず、電源電圧ピンを中心とした周囲の入出力ピンの同時動作ピン数と電源電圧の変動により生じるジッタ量との第一の相関関係が、所定のユーザ設定情報が設定された入出力ピンについて算出される。
【００１２】
次に、電源電圧ピンを中心とした周囲の入出力ピンの同時動作ピン数とその同時動作する入出力ピンが発する同時動作信号ノイズ量との第二の相関関係が、所定のユーザ設定情報が設定された入出力ピンについて算出される。
【００１３】
そして、第一の相関関係及び第二の相関関係に基づいて、同時動作信号ノイズ量とジッタ量との第三の相関関係が算出される。
本発明の第２の態様は、半導体装置のジッタ量を見積るジッタ量見積り方法又はその方法に基づいて実行されるプログラムを前提とする。
【００１４】
まず、電源電圧ピンを中心とした周囲の入出力ピンが同時動作することによって発生する同時動作信号ノイズ量が見積られる。
そして、その見積られた同時動作信号ノイズ量を入力として、予め算出されている同時動作信号ノイズ量とジッタ量との相関を示す同時動作信号ノイズ量対ジッタ量相関関係が参照されることによって、電源電圧ピンに関し発生するジッタ量が見積られる。
【００１５】
本発明の第３の態様は、上記本発明の第２の態様のジッタ量見積り方法を用いて半導体装置及びそれが搭載されたプリント回路基板を設計する方法又はその方法に基づいて実行されるプログラムを前提とする。
【００１６】
この態様においては、見積られたジッタ量に基づいて、半導体装置のピン配置設計若しくは信号タイミング設計、又はその半導体装置が搭載されるプリント回路基板のレイアウト設計、半導体装置間結線設計、若しくは信号タイミング設計が行われる。
【００１７】
以上の本発明の第１〜第３の態様において、ジッタ量は位相ロックループ（ＰＬＬ）におけるジッタ量であるように構成することができる。
【発明の効果】
【００１８】
上述の本発明の態様の構成により、任意のピン配置と動作状態でのジッタ量を見積る手法を確立できるため、ＦＰＧＡ等の半導体装置、及びそれを搭載するプリント回路基板の設計品質が向上する。
【００１９】
本発明で算出することのできる同時動作信号ノイズ量対ジッタ量相関関係は、各半導体ピンのユーザ設定情報によらないため、電源電圧ピンを中心とした周囲の入出力ピンが同時動作することによって発生する同時動作信号ノイズ量からジッタ量を算出できるという画期的な方法が実現できる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照しながら、本発明を実施するための最良の形態を詳細に説明する。
本発明の実施形態の基本原理
本発明の実施形態の具体的な構成及び動作について説明する前に、まず、本発明の実施形態の基本原理について説明する。
【００２１】
まず、ＦＰＧＡ等の半導体装置のＳＳＯノイズを評価する場合、その半導体装置が有する信号入出力ピン（Ｉ／Ｏピン、以下単に「ピン」という）のそれぞれについて（これを「処理対象ピン」と呼ぶ）、処理対象ピンの周囲のピンの信号が同時に動作するときの、処理対象ピンの信号に重畳されるノイズを、ＳＳＯノイズとして見積る必要がある。そして、全ての処理対象ピンのＳＳＯノイズ量が規格内に収まれば、設計したピン配置が適切であると判断することができる。
【００２２】
１つの処理対象ピンのＳＳＯノイズを見積るためには、処理対象ピンの周囲のピンの配置とその入出力信号に関するユーザの設定情報（以下、「Ｉ／Ｏユーザ設定情報」という）が重要な要素である。ここで、Ｉ／Ｏユーザ設定情報とは、入出力信号のスタンダード（ＬＶＴＴＬ、ＬＶＣＭＯＳ、ＨＳＴＬ、等）、出力電流値（１２ｍＡ、８ｍＡ、４ｍＡ、等）、スルーレート（ＦＡＳＴ／ＳＬＯＷ）等の情報である。
【００２３】
本発明の実施形態における半導体のＩ／ＯピンのＳＳＯノイズの見積りにおいては、処理対象ピンの近傍のエリアに位置する複数のピンが、処理対象ピンへのリターン電流の結合インダクタンスの大小に応じて、具体的には、処理対象ピンまでの距離に応じて、複数のグループに分類される。
【００２４】
本発明の実施形態では、処理対象ピンまでの距離を考慮したグループの分類として、例えば図１に示される分類が採用される。即ち、図１の１０１として示される処理対象ピンに対して、エリア１０２にて示される８個のピンをグループ１（G_1 ）に属するピンとし、エリア１０３にて示される１６個のピンをグループ２（G_2 ）に属するピンとし、エリア１０４にて示される２４個のピンをグループ３（G_3 ）に属するピンとする分類が行われる。
【００２５】
このような分類に基づいて汎用の回路解析シミュレータソフトを用いて処理対象ピンに対するＳＳＯノイズを測定すると、図２のプロット「●」とそれを補間した直線で示されるようなＳＳＯノイズ基礎特性が得られる。
【００２６】
図中、Noise_i_j は、グループｉ（= G_i ）に属しＩ／Ｏユーザ設定情報ｊを有するピンのＳＳＯノイズ量を示すものとする。
実Noise_1_1 は、グループ１（= G_1 ）に属する８本のピンが全てＩ／Ｏユーザ設定情報１（＝Ａ）の信号特性を有している場合のＳＳＯノイズ量の実シミュレーション値である。
【００２７】
実Noise_2_1 は、グループ２（= G_2 ）の内側、即ち、G_1 に属する８本のピンとG_2 に属する１６本のピンの合計２４本のピンが全てＩ／Ｏユーザ設定情報１（＝Ａ）の信号特性を有している場合のＳＳＯノイズ量の実シミュレーション値である。
【００２８】
実Noise_3_1 は、グループ３（= G_3 ）の内側、即ち、G_1 に属する８本のピンとG_2 に属する１６本のピンとG_3 に属する２４本のピンの合計４８本のピンが全てＩ／Ｏユーザ設定情報１（＝Ａ）の信号特性を有している場合のＳＳＯノイズ量の実シミュレーション値である。
【００２９】
同様に、実Noise_1_2 は、G_1 に属する８本のピンが全てＩ／Ｏユーザ設定情報２（＝Ｂ）の信号特性を有している場合のＳＳＯノイズ量の実シミュレーション値、実Noise_2_2 は、G_2 の内側２４本のピンが全てＩ／Ｏユーザ設定情報２（＝Ｂ）の信号特性を有している場合のＳＳＯノイズ量の実シミュレーション値、実Noise_3_2 は、G_3 の内側４８本のピンが全てＩ／Ｏユーザ設定情報２（＝Ｂ）の信号特性を有している場合のＳＳＯノイズ量の実シミュレーション値である。
【００３０】
同じく、実Noise_1_3 は、G_1 に属する８本のピンが全てＩ／Ｏユーザ設定情報３（＝Ｃ）の信号特性を有している場合のＳＳＯノイズ量の実シミュレーション値、実Noise_2_3 は、G_2 の内側２４本のピンが全てＩ／Ｏユーザ設定情報３（＝Ｃ）の信号特性を有している場合のＳＳＯノイズ量の実シミュレーション値、実Noise_3_3 は、G_3 の内側４８本のピンが全てＩ／Ｏユーザ設定情報３（＝Ｃ）の信号特性を有している場合のＳＳＯノイズ量の実シミュレーション値である。
【００３１】
図１及び図２から理解されるように、Ｉ／Ｏユーザ設定情報が異なれば、各ピンの信号特性が異なるため、ＳＳＯノイズ量は異なる。また、グループが異なると、処理対象ピンに対する距離関係が大きく変化するため、同時動作信号本数に対するＳＳＯノイズ量の変化量（＝基礎特性の傾き）が異なる。
【００３２】
しかし、ある１種類のＩ／Ｏユーザ設定情報に着目したときに、同じグループ内のピンは処理対象ピンに対してほぼ同じ距離関係（≒結合インダクタンス値）を有するため、同じグループ内でそのＩ／Ｏユーザ設定情報を有するピンが増加したときのＳＳＯノイズ量の増加率はほぼ一定とみなすことができる。言い換えれば、或るグループ内の或るＩ／Ｏユーザ設定情報に対するＳＳＯノイズ基礎特性は、一次直線で近似できる。
【００３３】
この特性より、グループｉ（G_i ）に属しＩ／Ｏユーザ設定情報ｊを有するピンの数をx_i_j とするとき、それらx_i_j 個のピンにより発生するＳＳＯノイズ量Noise_i_j は、G_i に属する全てのピンがＩ／Ｏユーザ設定情報ｊを有する場合のノイズ量の実測値＝実Noise_i_j と、G_i にはＩ／Ｏユーザ設定情報ｊを有するピンは無くその内側のグループｉ−１以下のグループに属する全てのピンがＩ／Ｏユーザ設定情報ｊを有する場合のノイズ量の実測値＝実Noise_i-1_j とから、直線補間により簡易的に算出することができる。
【００３４】
なお、ＳＳＯノイズ基礎特性が１次直線で近似されない場合には、そのＳＳＯノイズ基礎特性のx_i_j における微分係数（直線補間の場合は直線の傾き）をx_i_j に乗算して得られる値を、ＳＳＯノイズ量Noise_i_j として算出すればよい。
【００３５】
実際には図３に示されるように、各グループG_1 、G_2 、G_3 等には、それぞれ異なるＩ／Ｏユーザ設定情報１〜３等を有するピンが混在する。このため、１つの処理対象ピンに対する総ＳＳＯノイズ量は、図４に示されるように、各グループｉごとに全てのＩ／Ｏユーザ設定情報１〜３に対するＳＳＯノイズ量Noise_i_1 〜Noise_i_3 のＳＳＯノイズ量グループ内合計Noise_i を計算し、更に、全グループG_1 〜G_3 に対応するＳＳＯノイズ量グループ内合計Noise_1 〜Noise_3 の総和を計算することにより、算出される。
【００３６】
なお、グループ分けとしては、例えば、処理対象とするピンからの距離をより細かく判定することで、図１に示す以外のグループ分けも可能である。このため、図２及び図４等
では、G_1 、G_1 + G_2 、G_1 + G_2 + G_3 とも表記している。
【００３７】
ここで、図２又は図４に示されるＳＳＯノイズ基礎特性データは、標準的な評価基板を用いてＳＳＯノイズ量を実測して取得することが前提となっている。しかし、ＳＳＯノイズ基礎特性は、ＦＰＧＡが搭載されるＰＣＢ（プリント回路基板）により変動する。従って、ＳＳＯノイズ量を正確に見積るには、ＦＰＧＡの特性だけでなく、ＦＰＧＡを搭載するＰＣＢを含んだ解析モデルを考える必要がある。ＦＰＧＡを搭載するＰＣＢは設計ごとにユニークであるため、これを実測ベースで求めることは現実的に不可能である。このため、ＳＳＯノイズ基礎特性データを取得する評価基板と実装置のＰＣＢでは条件（層数、ｖｉａ長、配線パターン等）が異なり、ＳＳＯノイズ基礎特性が変動するため、結果として算出したノイズ量に誤差が生じる。
【００３８】
そこで、本発明の実施形態では、図５に示されるように、設計初期段階では、従来の標準的評価基板で実測されたＳＳＯノイズ基礎特性データを用いてラフな解析が実施され、設計が進捗してＰＣＢのパラメータが決定した後には、汎用回路解析シミュレータソフトによって実装置ＰＣＢ条件のもとでＳＳＯノイズ基礎特性データが取得され、その新たに取得したＳＳＯノイズ基礎特性データを用いて半導体ピンに対するＳＳＯノイズ量の詳細な解析が実施される。
【００３９】
次に、ＰＬＬジッタについて考察する。
まず、汎用回路シミュレータソフトウェアにおいて、ＦＰＧＡのＰＬＬ電源端子を中心（これを「Victimピン」と呼ぶ）として、周囲のピンが特定のＩ／Ｏスタンダードに設定され（特定のＩ／Ｏユーザ設定情報が適用され）、同時出力ピン数＝同時動作信号本数が増加させられながらＰＬＬジッタ量が測定される。この結果、図６のプロット「●」とそれを補間した直線で示されるような、同時動作信号本数対ＰＬＬジッタ量の相関図が得られる。
【００４０】
図中、Jitter_iは、グループｉ（= G_i ）に属するピンによりVictimピンにおいて発生するＰＬＬジッタ量を示すものとする。
実Jitter_1は、グループ１（= G_1 ）に属する８本のピンが前記特定のＩ／Ｏユーザ設定情報の信号特性を有している場合のＰＬＬジッタ量の実シミュレーション値である。
【００４１】
実Jitter_2は、グループ２（= G_2 ）の内側、即ち、G_1 に属する８本のピンとG_2 に属する１６本のピンの合計２４本のピンが全て前記特定のＩ／Ｏユーザ設定情報の信号特性を有している場合のＰＬＬジッタ量の実シミュレーション値である。
【００４２】
実Jitter_3は、グループ３（= G_3 ）の内側、即ち、G_1 に属する８本のピンとG_2 に属する１６本のピンとG_3 に属する２４本のピンの合計４８本のピンが全て前記特定のＩ／Ｏユーザ設定情報の信号特性を有している場合のＰＬＬジッタ量の実シミュレーション値である。
【００４３】
図６の同時動作信号本数対ＰＬＬジッタ量の相関図に対して、その測定に用いられたものと同じＩ／Ｏユーザ設定情報に関するＳＳＯノイズ基礎特性が取得される。このＩ／Ｏユーザ設定情報が、例えば前述したＩ／Ｏユーザ設定情報１（＝Ａ）であると仮定すれば、図２に示される、Ｉ／Ｏユーザ設定情報１（＝Ａ）についてのＳＳＯノイズ基礎特性が取得される。ここで、同時動作信号本数＝１、８、２４、及び４８の各プロット位置で、図２及び図６を参照することにより、図７に示されるＳＳＯノイズ量対ＰＬＬジッタ量の相関図を作成することができる。そして、この相関図は、どのＩ／Ｏユーザ設定情報が選択されたとしても、測定誤差を許容した上で、同じ相関特性を有することが特徴である。
【００４４】
この特徴により、予め図７に示されるのと同様のＳＳＯノイズ量対ＰＬＬジッタ量の相関特性データを作成しておくことにより、任意のピン位置に配置されるVictimピンを処理対象ピンとしてＳＳＯノイズ量を見積り、上記ＳＳＯノイズ量対ＰＬＬジッタ量の相関特性データを参照することにより、VictimピンにおけるＰＬＬジッタ量を見積ることが可能となる。
【００４５】
なお、ＰＬＬ電源のパッケージ内配線と信号のパッケージ配線は異なるので、Victimピンに対して見積られるＳＳＯノイズ量は、実際にそのピンにおいて発生するＳＳＯノイズ量の絶対値にはならず、あくまでもそのピンにおけるＰＬＬジッタ量を算出するために便宜的に算出される指標量であるが、それから算出されるＰＬＬジッタ量はそのピンにおいて実際に発生するＰＬＬジッタ量に的確に対応するものとなる。
【００４６】
ここで、実設計上は、図８の８０１として示されるように、ＰＬＬ電源端子VCCpllを中心とした仮想的なバンクが構成され、ＰＬＬ電源端子VCCpllをVictimピンとしてＳＳＯノイズ量が見積られる。そして、ＳＳＯノイズ量対ＰＬＬジッタ量の相関特性データが参照されることにより、そのＰＬＬ電源端子VCCpllにおけるＰＬＬジッタ量が見積られることになる。
【００４７】
本発明の実施形態の構成
上記の基本原理に基づく本発明の実施形態の構成について、以下に説明する。
本発明の実施形態では、ＬＳＩ（大規模集積回路）を構成するＦＰＧＡのピン配置を、それが搭載されるＰＣＢの設計と連携させながらＳＳＯノイズ量及びＰＬＬジッタ量を見積ることにより、決定することができる。
【００４８】
図９は、ＬＳＩ（ＦＰＧＡ）とそれが搭載されるＰＣＢによって構成される装置を設計及び製造する機能を有する本発明の実施形態の全体ブロック図である。
まず、装置仕様決定部９０１は、ＬＳＩを構成するＦＰＧＡとそれが搭載されるＰＣＢにより構成される装置（製品）の全体仕様を決定する。
【００４９】
次に、ＬＳＩ分割部９０２は、上記の決定された仕様に基づいて必要なＬＳＩ機能を決定し、そのＬＳＩをＦＰＧＡ側又はＰＣＢ側の何れに搭載させるかを決めるマッピングを行う。
【００５０】
その後、ＬＳＩ外部インタフェース（Ｉ／Ｆ）仕様決定部９０３は、ＦＰＧＡとＰＣＢ間、ＰＣＢと外部接続機器間のインターフェース仕様を決定する。
これ以降は、半導体装置、ＰＣＢのそれぞれについて設計が進められる。
【００５１】
９０４〜９０９で示される各機能部は、ＦＰＧＡによるＬＳＩ設計を行う機能ブロックである。
まず、ＬＳＩ仕様設計部９０４は、ＦＰＧＡによって構成されるＬＳＩの基本的な仕様の設計を行う。
【００５２】
次に、ＬＳＩ機能設計部９０５は、９０１及び９０２の各機能部での設計結果を反映したＬＳＩの機能設計を行う。
その後、ピン配置決定部９０６が、ＬＳＩを構成するＦＰＧＡのピン配置を決定し、配置配線設計部９０７が決定されたピン配置での配線設計を行い、タイミング検証部９０８がそれらのピン配置及び配線でＬＳＩが適切に動作するか否かを確認するためのタイミング検証を行う。
【００５３】
そして、上記タイミング検証の結果がＯＫである場合に、ＬＳＩ製造部９０９が、ＦＰ
ＧＡによるＬＳＩの製造を実行する。
一方、９１０〜９１３で示される各機能部は、ＰＣＢ設計を行う機能ブロックである。
【００５４】
まず、ＰＣＢ基本設計部９１０は、９０１及び９０２の各機能部での設計結果を反映した、ＰＣＢの大きさやタイプ等の基本設計を行う。
次に、ＬＳＩ配置決定部９１１は、ＰＣＢに搭載すべきＬＳＩの配置（コネクタや電源回路の配置）を決定する。
【００５５】
更に、ＬＳＩ間結線決定部９１２が、上記決定されたＬＳＩ配置でのＬＳＩ間の結線を決定する。
後述するＳＳＮ・ＰＬＬジッタチェック部９１４によるＳＳＯノイズ量及びＰＬＬジッタ量のチェック、及び外部インタフェース（Ｉ／Ｆ）タイミング検証部９１５による外部インタフェースタイミングのチェックの結果、ＬＳＩ配置及びＬＳＩ間結線が適切であると検証されると、ＰＣＢ製造部９１３が、ＰＣＢの製造を実行する。
【００５６】
ＬＳＩ製造部９０９によるＬＳＩの製造、及びＰＣＢ製造部９１３によるＰＣＢの製造が完了すると、装置製造部９１６が、これらのＬＳＩ群及びＰＣＢ群から、最終的な製品装置を組み上げる。
【００５７】
ここで、製品装置におけるＳＳＯノイズ量及びＰＬＬジッタ量は、ＬＳＩを構成するＦＰＧＡのピン配置、ピン配置に基づく配線、ＰＣＢでのＬＳＩの配置により変化する可能性がある。そこで、本発明に特に関わる部分として、ＳＳＮ・ＰＬＬジッタチェック部９１４は、ピン配置決定部９０６及び配置配線設計部９０７によるＬＳＩに関するピン配置とそれに基づく配線の設計が行われ、かつＬＳＩ配置決定部９１１によるＰＣＢ上でのＬＳＩ配置の設計が行われた時点で、各ＬＳＩを構成するＦＰＧＡの全てのピンについて、ＳＳＯノイズの見積り処理を実行し、それらのＳＳＯノイズ量が許容範囲内か否かを確認する。また、ＳＳＮ・ＰＬＬジッタチェック部９１４は、ＰＬＬジッタ量の概算量を見積る。
【００５８】
そして、そのＳＳＮチェックにより、許容範囲内でないＳＳＯノイズが発生するピンの存在が明らかになれば、ピン配置決定部９０６及び配置配線設計部９０７によるＬＳＩに関するピン配置とそれに基づく配線の再設計、或いは、ＬＳＩ配置決定部９１１によるＰＣＢ上でのＬＳＩ配置、電源回路の配置又は数の変更等の再設計が行われる。また、上記ジッタチェックにより、ＰＬＬジッタ量の概算が見積られ、それに基づいて許容ＰＬＬジッタの設定とＬＳＩ／ＰＣＢのタイミング設定が行われる。
【００５９】
図１０は、本発明の実施形態としての、図９のＳＳＮ・ＰＬＬジッタチェック部９１４の構成を示すブロック図である。
「本発明の実施形態の基本原理」にて前述したように、本発明の実施形態では、装置設計の初期段階では、従来の標準的評価基板で実測されたＳＳＯノイズ基礎特性データを用いてラフな解析が実施され、設計が進捗してＰＣＢのパラメータが決定した後には、汎用回路解析シミュレータソフトによって実装置ＰＣＢ条件のもとでＳＳＯノイズ基礎特性データが取得され、その新たに取得したＳＳＯノイズ基礎特性データを用いて半導体ピンに対するＳＳＯノイズ量の詳細な解析が実施される。
【００６０】
そこでまず、評価基板での回路解析制御部１００１が、従来の標準的評価基板で実測されたＳＳＯノイズ基礎特性データを、ＳＳＯノイズ基礎特性データ記憶部１００４に記憶させる。
【００６１】
その上で、ＳＳＯノイズ算出部１００２が、ピン情報記憶部１００５に記憶されている
各ピンの配置情報及びＩ／Ｏユーザ設定情報と、ＳＳＯノイズ基礎特性データ記憶部１００４に記憶されている評価基板に基づいて得られているＳＳＯノイズ基礎特性データとに基づいて、ＳＳＯノイズ量を算出する処理を実行する。この部分の動作の詳細については後述するが、「本発明の実施形態の基本原理」にて前述した基本原理に従って動作する。
【００６２】
上記ＳＳＯノイズ算出部１００２でのＳＳＮチェック結果がＯＫの場合には、続いて、ＰＬＬジッタ算出部１００７が、ＳＳＯノイズ算出部１００２にて算出されているＰＬＬ電源電圧ピンに対するＳＳＯノイズ量を入力として、予め内部に保持しているＳＳＯノイズ量対ＰＬＬジッタ量の相関特性データ（図７参照）を参照することにより、当該ＰＬＬジッタ量を算出する。
【００６３】
上述のＳＳＯノイズ算出部１００２でのＳＳＮチェック結果及びＰＬＬジッタ算出部１００７でのジッタチェック結果がＯＫとなると、図９のＬＳＩ配置決定部９１１及びＬＳＩ間結線決定部９１２での前述した動作の後に、ＰＣＢの実装置設計がひとまず確定する。
【００６４】
これを受けて、図１０の実装置ＰＣＢでの回路解析制御部１００３が、上述の確定した実装置ＰＣＢ設計情報に基づき、特には図示しない汎用の回路解析シミュレータソフトを実行させることにより、その実装置ＰＣＢに対応するＳＳＯノイズ基礎特性データを取得し、ＳＳＯノイズ基礎特性データ記憶部１００４に記憶されているＳＳＯノイズ基礎特性データを補正する。
【００６５】
その上で再度、ＳＳＯノイズ算出部１００２が、ピン情報記憶部１００５に記憶されている各ピンの配置情報及びＩ／Ｏユーザ設定情報と、ＳＳＯノイズ基礎特性データ記憶部１００４に記憶されている実装置ＰＣＢに基づいて補正されたＳＳＯノイズ基礎特性データとに基づいて、ＳＳＯノイズ量を算出する処理を再実行する。
【００６６】
上記ＳＳＯノイズ算出部１００２での再度のＳＳＮチェック結果がＯＫの場合には、続いて、ＰＬＬジッタ算出部１００７が、ＳＳＯノイズ算出部１００２にて正確に算出されたＰＬＬ電源電圧ピンに対するＳＳＯノイズ量を入力として、ＳＳＯノイズ量対ＰＬＬジッタ量の相関特性データを参照することにより、当該ＰＬＬジッタ量を再度算出する。
【００６７】
上述のＳＳＯノイズ算出部１００２での詳細動作により得られるＳＳＮチェック最終結果１００６と、ＰＬＬジッタ算出部１００７での詳細動作により得られるジッタチェック最終結果１００８が、図９のピン配置決定部９０６及び配置配線設計部９０７によるＬＳＩに関するピン配置とそれに基づく配線の設計、ＬＳＩ配置決定部９１１によるＰＣＢ上でのＬＳＩ配置の設計を確定させる。
【００６８】
このように本発明の実施形態では、より実設計に近いＳＳＯノイズ基礎特性データに基づいてＳＳＯノイズ量が見積られるため、その見積りに基づいて決定されたピン配置のＬＳＩとそれが実装されるＰＣＢとで構成される装置がＳＳＯノイズによって誤動作することを的確に防ぐことができる。
【００６９】
また、ＰＬＬ電源電圧ピンに対して算出されるＳＳＯノイズ量からＰＬＬジッタ量を見積ることができるため、より厳密なタイミング設計が可能となる。
本発明の実施形態の動作
上述の構成を有する本発明の実施形態の動作について、以下に説明する。
【００７０】
図１１は、図１０のピン情報記憶部１００５のデータ構造の例を示す図である。
ＦＰＧＡによって構成される各ＬＳＩの各ピンごとに、ＬＳＩとピンを識別する識別子
情報と、ピンのＬＳＩ上での行位置及び列位置を示す情報と、そのピンに適用されるＩ／Ｏユーザ設定情報とが記憶される。
【００７１】
これによって、「本発明の実施形態の基本原理」にて前述した、各ＬＳＩ上の各処理対象ピンごとに、図１のようなグルーピングと、図３のような、どのグループ内のどのピンがどのＩ／Ｏユーザ設定情報を有するかの特定が可能となる。
【００７２】
図１２は、図１０のＳＳＯノイズ基礎特性データ記憶部１００４のデータ構造の例を示す図である。
Ｉ／Ｏユーザ設定情報ごとに、同時動作信号数（０、８、２４、４８の何れか）と、それぞれに対応するＳＳＯノイズ量（単位はミリボルト＝ｍＶ）が記憶される。これらは、図２及び図４の横軸の各同時動作信号数と、それぞれにおける実Noise_1_1 、実Noise_2_1 ・・・等のＳＳＯノイズ量に対応している。図１２中「サフィックス（参考）」列に、図２との関係を示している。
【００７３】
なお、図１２では、各Ｉ／Ｏユーザ設定情報が設定されたピンが、グランド側（ＧＮＤ側）のピンとして動作した場合と、電源側（ＶＣＣ側）のピンとして動作した場合のそれぞれについて、ＳＳＯノイズ量が記憶される。
【００７４】
また、図２及び図４では、同時動作信号数＝０、即ち、処理対象ピンが単独で動作した場合のＳＳＯノイズ量はゼロになっているが、実際には若干のノイズがあるため、図１２には、ＳＳＯ本数が１の場合のＳＳＯノイズ量も記憶されている。
【００７５】
図１０のＳＳＯノイズ基礎特性データ記憶部１００４に記憶される図１２に示される関数テーブルデータによって、図２や図４に示されるＳＳＯノイズ基礎特性が表現されることになる。
【００７６】
前述したＳＳＯノイズ量対ＰＬＬジッタ量の相関特性データ（図７参照）は、Ｉ／Ｏユーザ設定情報によらず予め固定的に求まるため、図１０のＰＬＬジッタ算出部１００７内に固定的な変換データ（例えば連想配列データ）として保持すればよい。
【００７７】
図１３は、図１０に示される機能構成を有する図９のＳＳＮ・ＰＬＬジッタチェック部９１４の動作を示す動作フローチャートである。
まず、図１３のステップＳ１３０１は、図１０の評価基板での回路解析制御部１００１によって実行される。このステップでは、ＦＰＧＡ評価用ＰＣＢ環境の条件下で、汎用の回路解析シミュレータソフトウェアが実行され、全てのＩ／Ｏユーザ設定情報に対しＳＳＯノイズ基礎特性データが取得され、その関数テーブルデータが作成される。当該ソフトウェアとしては、エレクトロニクス研究所(Electronics Research Laboratory)の集積回路グループとカリフォルニア大学バークレー校の電気工学・コンピュータ・サイエンス学科(EECS)によって開発されたＳＰＩＣＥ（Simulation Program with Integrated Circuit
Emphasis ）ソフトウェア、又はそれから派生したＨＳＰＩＣＥ（Synopsys社製）ソフトウェア等を用いることができる。このとき回路解析シミュレータに与えられるパラメータとしては、下記のものが使用される。
【００７８】
１．評価用ＰＣＢのパターンデータ（特にVia 長）
２．評価用ＰＣＢの電源、およびＧＮＤモデル
３．デバイスのパッケージモデル
４．デバイスのバッファモデル
上記動作の結果、図１２に示されるＳＳＯノイズ量の各値が得られ、これが図１０のＳＳＯノイズ基礎特性データ記憶部１００４に図１２の関数テーブルデータの形式で記憶さ
れる。
【００７９】
次に、図１３のステップＳ１３０２のＳＳＯノイズ算出サブルーチンは、図１４の動作フローチャートによって更に詳細に示され、図１０のＳＳＯノイズ算出部１００２によって実行される。
【００８０】
図１４の動作フローチャートにおいて、まず、ピン情報記憶部１００５に記憶されている１つのＬＳＩの先頭ピンが処理対象ピンとして選択される（ステップＳ１４０１）。
次に、グループ番号を示す変数ｉの値が１にセットされる（ステップＳ１４０２）。
【００８１】
次に、ピン情報記憶部１００５に記憶されている処理対象ＬＳＩの各ピンの行位置と列位置、及びＩ／Ｏユーザ設定情報が判定されながら、処理対象ピンの近傍のグループｉ（= G_i ）＝グループ１(= G_1 )のエリア（図１の１０２）に属する８個のピンにつき、例えばＩ／Ｏユーザ設定情報Ａ、Ｂ、Ｃの各々ごとのピン本数が各同時動作信号本数として集計される（ステップＳ１４０３）（図３参照）。
【００８２】
例えば、G_1 エリアについて、Ｉ／Ｏユーザ設定情報Ａのピン本数=2本、Ｉ／Ｏユーザ設定情報Ｂのピン本数=4本、Ｉ／Ｏユーザ設定情報Ｃのピン本数=2本と算出される（図３のG_1 のエリアを参照）。
【００８３】
次に、G_i = G_1 （グループ１）のエリアについて、ＳＳＯノイズ基礎特性F_j(x)が大きい順のＩ／Ｏユーザ設定情報ｊごとに、その同時動作信号本数x_i_j に対応する始点位置s_i_j が下記数１式によって決定される（ステップＳ１４０４）。
【００８４】
s_i_j = 0                                 （j = 1 かつ i = 1）
s_i_j = G_i 以下のピン総数（=8,24,or48）  （j = 1 かつ i > 1）
s_i_j = s_i_j-1 + x_i_j-1                 （j > 1 ）
・・・（数１）
今、i = 1 であり、Ｉ／Ｏユーザ設定情報ごとのＳＳＯノイズ基礎特性は、図２〜図４及び図１２の例の場合、
Ｉ／Ｏユーザ設定情報Ａ＞Ｉ／Ｏユーザ設定情報Ｂ＞Ｉ／Ｏユーザ設定情報Ｃ
となるため、下記の計算がなされる。
【００８５】
Ｉ／Ｏユーザ設定情報１＝Ｉ／Ｏユーザ設定情報Ａ、x_1_1 = 2
Ｉ／Ｏユーザ設定情報２＝Ｉ／Ｏユーザ設定情報Ｂ、x_1_2 = 4
Ｉ／Ｏユーザ設定情報３＝Ｉ／Ｏユーザ設定情報Ｃ、x_1_3 = 2
この結果、始点位置は、数１式より、下記のように計算される。
【００８６】
s_1_1 = 0 
s_1_2 = s_1_1 + x_1_1 = 0 + 2 = 2
s_1_3 = s_1_2 + x_1_2 = s_1_1 + x_1_1 + x_1_2 = 0 + 2 + 4 = 6
と算出される。
【００８７】
次に、G_i = G_1 （グループ１）のエリアについて、SSOノイズ基礎特性F_j(x)が大きい順のＩ／Ｏユーザ設定情報ｊごとに、x_i_j 、s_i_j 、及びF_j(x)に基づいて、ノイズ量Noise_i_j が、下記数２式により算出される（ステップＳ１４０５）。
【００８８】
Noise_i_j = F_j (s_i_j + x_i_j ) - F_j (s_i_j )           ・・・（数２）
今、図２〜図４及び図１２の例では、
Ｉ／Ｏユーザ設定情報１：x_1_1 = 2 、s_1_1 = 0
Ｉ／Ｏユーザ設定情報２：x_1_2 = 4 、s_1_2 = 2
Ｉ／Ｏユーザ設定情報３：x_1_3 = 2 、s_1_3 = 6
である。また、ＳＳＯノイズ基礎特性F_j(x)、即ち、F_1(x)、F_2(x)、F_3(x)は、図２又は図４からわかるように、G_i = G_1 のエリアにおいては、Ｉ／Ｏユーザ設定情報１（＝Ａ）、Ｉ／Ｏユーザ設定情報２（＝Ｂ）、Ｉ／Ｏユーザ設定情報３（＝Ｃ）のそれぞれについて、図１２の関数テーブル上（ＧＮＤ側）上の同時動作信号本数（ＳＳＯ本数）＝１におけるＳＳＯノイズ量と、ＳＳＯ本数＝８におけるＳＳＯノイズ量とを直線補間して得られる一次直線関数として算出でき、以下のように計算される。
【００８９】
F_1(x)= {(380-50)/(8-0)}x+ {(8*50-1*380)/(8-0)} = 41.25*x + 2.5
F_2(xf)= {(305-40)/(8-0)}x+ {(8*40-1*305)/(8-0)} = 33.125*x + 1.875
F_3(x)= {(214-30)/(8-0)}x+ {(8*30-1*214)/(8-0)} = 23*x + 3.25
これらより、G_i = G_1 のエリアにおけるＩ／Ｏユーザ設定情報１（＝Ａ）、Ｉ／Ｏユーザ設定情報２（＝Ｂ）、Ｉ／Ｏユーザ設定情報３（＝Ｃ）のそれぞれにおけるＳＳＯノイズ量Noise_1_1 、Noise_1_2 、及びNoise_1_3 は、数２式より、以下のように計算される。
【００９０】
Noise_1_1 = F_1 (s_1_1 + x_1_1 ) - F_1 (s_1_1 ) 
={41.25*(0+2)+2.5}-(41.25*0+2.5)=41.25*2=82.5(mV)
Noise_1_2 = F_2 (s_1_2 + x_1_2 ) - F_2 (s_1_2 ) 
={33.125*(2+4)+1.875}-(33.125*2+1.875)=33.125*4=132.5(mV)
Noise_1_3 = F_3 (s_1_3 + x_1_3 ) - F_3 (s_1_3 ) 
={23*(6+2)+3.25}-(23*6+3.25)=23*2=46(mV)
前述の数２式と図４とからわかるように、G_i エリア内でのＩ／Ｏユーザ設定情報ｊごとのＳＳＯノイズ量Noise_i_j は、Ｉ／Ｏユーザ設定情報ｊごとのG_i エリア内での同時動作信号本数x_i_j の増分に対するSSOノイズ基礎特性F_j(x)の増分に等しい。従って、ＳＳＯノイズ基礎特性F_j(x)が一次直線によって表されるときには、数２式は、下記数３式のように簡略化してもよい。
【００９１】
Noise_i_j = a_j * x_i_j               ・・・（数３）
ただし、a_j は、G_i エリア内でのSSOノイズ基礎特性の直線の傾きである。ＳＳＯノイズ基礎特性F_j(x)が一次直線によって表されないような場合には、数２式を厳密に計算するのがよい。
【００９２】
このようにして、G_i = G_1 のエリア内でのＩ／Ｏユーザ設定情報ｊごとのＳＳＯノイズ量Noise_i_j 、即ち、Noise_1_1 、Noise_1_2 、及びNoise_1_3 が計算できたら、それらの総和として、G_i = G_1 のエリア内の総ＳＳＯノイズ量Noise_i = Noise_1 が計算される（ステップＳ１４０６）。
【００９３】
Noise_1 = Noise_1_1 + Noise_1_2 + Noise_1_3 
= 82.5+132.5+46=261(mV)
以上のようにして、１つのグループエリアに対する処理が終了したら、全てのG_i エリアについての処理が終了したか否かが判定される（ステップＳ１４０７）。
【００９４】
今、例えばG_i = G_1 であって、図２〜図４に示されるように、他にG_2 エリアとG_3 エリアが存在するような場合には、ステップＳ１４０７の判定はＮＯとなって、グループ識別変数ｉの値が＋１されてi = 2 にされた後（ステップＳ１４０８）、ステップＳ１４０３の処理に戻って、G_2 のエリアに対する処理が繰り返し実行される。
【００９５】
G_2 エリアに関しては、まず、ステップＳ１４０３において、例えば、Ｉ／Ｏユーザ設
定情報Ａのピン本数=5本、Ｉ／Ｏユーザ設定情報Ｂのピン本数=5本、Ｉ／Ｏユーザ設定情報Ｃのピン本数=5本と算出される（図３のG_2 のエリアを参照）。
【００９６】
次に、ステップＳ１４０４において、G_2 エリアに関しては、i = 2 であり、Ｉ／Ｏユーザ設定情報ごとのＳＳＯノイズ基礎特性は、図２〜図４及び図１２の例の場合、
Ｉ／Ｏユーザ設定情報Ａ＞Ｉ／Ｏユーザ設定情報Ｂ＞Ｉ／Ｏユーザ設定情報Ｃ
となるため、下記の計算がなされる。
【００９７】
Ｉ／Ｏユーザ設定情報１＝Ｉ／Ｏユーザ設定情報Ａ、x_2_1 = 5
Ｉ／Ｏユーザ設定情報２＝Ｉ／Ｏユーザ設定情報Ｂ、x_2_2 = 5
Ｉ／Ｏユーザ設定情報３＝Ｉ／Ｏユーザ設定情報Ｃ、x_2_3 = 5
この結果、始点位置は、数１式より、下記のように計算される。
【００９８】
s_2_1 = G_1 のピン数 = 8
s_2_2 = s_2_1 + x_2_1 = 8 + 5 = 13
s_2_3 = s_2_2 + x_2_2 = s_2_1 + x_2_1 + x_2_2 = 8 + 5 + 5 = 18
と算出される。
【００９９】
次に、ステップＳ１４０５において、まず、ＳＳＯノイズ基礎特性F_j(x)、即ち、F_1(x)、F_2(x)、F_3(x)は、図２又は図４からわかるように、G_i = G_2 のエリアにおいては、Ｉ／Ｏユーザ設定情報１（＝Ａ）、Ｉ／Ｏユーザ設定情報２（＝Ｂ）、Ｉ／Ｏユーザ設定情報３（＝Ｃ）のそれぞれについて、図１２の関数テーブル上（ＧＮＤ側）上の同時動作信号本数（ＳＳＯ本数）＝８におけるＳＳＯノイズ量と、ＳＳＯ本数＝２４におけるＳＳＯノイズ量とを直線補間して得られる一次直線関数として算出でき、以下のように計算される。
【０１００】
F_1(x)= {(990-380)/(24-8)}x+ {(24*380-8*990)/(24-8)} = 38.125*x + 0.072
F_2(x)= {(786-305)/(24-8)}x+ {(24*305-8*786)/(24-8)} = 30.063*x + 0.073
F_3(x)= {(524-214)/(24-8)}x+ {(24*214-8*524)/(24-8)} = 19.375*x + 0.077
これらより、G_i = G_2 のエリアにおけるＩ／Ｏユーザ設定情報１（＝Ａ）、Ｉ／Ｏユーザ設定情報２（＝Ｂ）、Ｉ／Ｏユーザ設定情報３（＝Ｃ）のそれぞれにおけるＳＳＯノイズ量Noise_2_1 、Noise_2_2 、及びNoise_2_3 は、数２式より、以下のように計算される。
【０１０１】
Noise_2_1 = F_1 (s_2_1 + x_2_1 ) - F_2 (s_2_1 ) 
=38.125*5=190.625(mV)
Noise_2_2 = F_2 (s_2_2 + x_2_2 ) - F_2 (s_2_2 ) 
=30.063*5=150.315(mV)
Noise_2_3 = F_3 (s_2_3 + x_2_3 ) - F_3 (s_2_3 ) 
=19.375*5=96.875(mV)
このようにして、G_i = G_2 のエリア内でのＩ／Ｏユーザ設定情報ｊごとのＳＳＯノイズ量Noise_i_j 、即ち、Noise_2_1 、Noise_2_2 、及びNoise_2_3 が計算できたら、それらの総和として、G_i = G_2 のエリア内の総ＳＳＯノイズ量Noise_i = Noise_2 が計算される（ステップＳ１４０６）。
【０１０２】
Noise_2 = Noise_2_1 + Noise_2_2 + Noise_2_3 
= 190.625+150.315+96.875=437.82(mV)
以上のようにして、G_2 のエリアに対する処理が終了したら、まだ、G_3 のエリアの処理が残っているため、ステップＳ１４０７の判定はＮＯとなって、グループ識別変数ｉの値が＋１されてi = 3 にされたた後（ステップＳ１４０８）、ステップＳ１４０３の処理
に戻って、G_3 のエリアに対する処理が繰り返し実行される。
【０１０３】
G_3 エリアに関しては、まず、ステップＳ１４０３において、例えば、Ｉ／Ｏユーザ設定情報Ａのピン本数=7本、Ｉ／Ｏユーザ設定情報Ｂのピン本数=7本、Ｉ／Ｏユーザ設定情報Ｃのピン本数=7本と算出される（図３のG_3 のエリアを参照）。
【０１０４】
次に、ステップＳ１４０４において、G_3 エリアに関しては、i = 3 であり、Ｉ／Ｏユーザ設定情報ごとのＳＳＯノイズ基礎特性は、図２〜図４及び図１２の例の場合、
Ｉ／Ｏユーザ設定情報Ａ＞Ｉ／Ｏユーザ設定情報Ｂ＞Ｉ／Ｏユーザ設定情報Ｃ
となるため、下記の計算がなされる。
【０１０５】
Ｉ／Ｏユーザ設定情報１＝Ｉ／Ｏユーザ設定情報Ａ、x_3_1 = 7
Ｉ／Ｏユーザ設定情報２＝Ｉ／Ｏユーザ設定情報Ｂ、x_3_2 = 7
Ｉ／Ｏユーザ設定情報３＝Ｉ／Ｏユーザ設定情報Ｃ、x_3_3 = 7
この結果、始点位置は、数１式より、下記のように計算される。
【０１０６】
s_3_1 = G_2 以下のピン総数 = 8 + 16 = 24
s_3_2 = s_3_1 + x_3_1 = 24 + 7 = 31
s_3_3 = s_3_2 + x_3_2 = s_3_1 + x_3_1 + x_3_2 = 24 + 7 + 7 = 38
と算出される。
【０１０７】
次に、ステップＳ１４０５において、まず、ＳＳＯノイズ基礎特性F_j(x)、即ち、F_1(x)、F_2(x)、F_3(x)は、図２又は図４からわかるように、G_i = G_3 のエリアにおいては、Ｉ／Ｏユーザ設定情報１（＝Ａ）、Ｉ／Ｏユーザ設定情報２（＝Ｂ）、Ｉ／Ｏユーザ設定情報３（＝Ｃ）のそれぞれについて、図１２の関数テーブル上（ＧＮＤ側）上の同時動作信号本数（ＳＳＯ本数）＝２４におけるＳＳＯノイズ量と、ＳＳＯ本数＝４８におけるＳＳＯノイズ量とを直線補間して得られる一次直線関数として算出でき、以下のように計算される。
【０１０８】
F_1(x)= {(1455-990)/(48-24)}x+ {(48*990-24*1455)/(48-24)}
= 19.375*x + 0.057
F_2(x)= {(1245-786)/(48-24)}x+ {(48*786-24*1245)/(48-24)}
= 19.125*x + 0.053
F_3(x)= {(853-524)/(48-24)}x+ {(48*524-24*853)/(48-24)}
= 13.708*x + 0.051
これらより、G_i = G_3 のエリアにおけるＩ／Ｏユーザ設定情報１（＝Ａ）、Ｉ／Ｏユーザ設定情報２（＝Ｂ）、Ｉ／Ｏユーザ設定情報３（＝Ｃ）のそれぞれにおけるＳＳＯノイズ量Noise_3_1 、Noise_3_2 、及びNoise_3_3 は、数２式より、以下のように計算される。
【０１０９】
Noise_3_1 = F_1 (s_3_1 + x_3_1 ) - F_2 (s_3_1 ) 
=19.375*7=135.625(mV)
Noise_2_2 = F_2 (s_3_2 + x_3_2 ) - F_2 (s_3_2 ) 
=19.125*7=133.875(mV)
Noise_2_3 = F_3 (s_3_3 + x_3_3 ) - F_3 (s_3_3 ) 
=13.708*7=95.956(mV)
このようにして、G_i = G_3 のエリア内でのＩ／Ｏユーザ設定情報ｊごとのＳＳＯノイズ量Noise_i_j 、即ち、Noise_3_1 、Noise_3_2 、及びNoise_3_3 が計算できたら、それらの総和として、G_i = G_3 のエリア内の総ＳＳＯノイズ量Noise_i = Noise_3 が計算される（ステップＳ１４０６）。
【０１１０】
Noise_3 = Noise_3_1 + Noise_3_2 + Noise_3_3 
= 135.625+133.875+95.956=365.46(mV)
以上のようにして、G_3 のエリアに対する処理が終了したら、全てのグループのエリアの処理が終了したため、ステップＳ１４０７の判定はＹＥＳとなって、全てのグループG_i のＳＳＯノイズ量Noise_i の総和が計算されることにより、最終的なNoise が算出される
Noise = Noise_1 + Noise_2 + Noise_3 
= 261 + 437.82 + 365.46 = 1064.28(mV)
以上のようにして計算された全グループに対する総ＳＳＯノイズ量Noise が算出されたら、それが予め設定された許容閾値よりも大きいか否かが判定される（ステップＳ１４１０）。
【０１１１】
総ＳＳＯノイズ量Noise が許容閾値よりも大きくてステップＳ１４１０の判定がＹＥＳとなったら、設計変更を促すメッセージが特には図示しないディスプレイ装置、プリンタ装置、又はログファイル等に出力され、図１３のステップＳ１３０２のＳＳＯノイズ算出サブルーチンを終了する。
【０１１２】
一方、総ＳＳＯノイズ量Noise が許容閾値以下であってステップＳ１４１０の判定がＮＯならば、１つのＬＳＩ上の全てのピンを処理対象ピンとする処理が終了したか否かが判定される（ステップＳ１４１２）。
【０１１３】
全てのピンに対する処理が終了していなければ、ピン情報記憶部１００５に記憶されている１つのＬＳＩの今までの処理対象ピンの次のピンが新たな処理対象ピンとして選択される（ステップＳ１４０１）。
【０１１４】
その後、以下同様にして、その処理対象ピンに対するＳＳＯノイズ量の処理が同様にして実行され、その結果求まる総ＳＳＯノイズ量が許容閾値より大きいか否かが判定される。これらの処理の中で、１ピンでも総ＳＳＯノイズ量が許容閾値より大きいと判定されれば、ステップＳ１４１１の処理が実行されて、設計変更を促すメッセージが出力される。
【０１１５】
全ての処理対象ピンに対して処理が終了し、ステップＳ１４１２の判定がＹＥＳとなった時点で、図１３のステップＳ１３０２の処理が正常に終了し、図１３の次のステップＳ１３０３の処理が実行される。
【０１１６】
なお、以上の一連の処理は、実際には、ピン情報記憶部１００５に記憶されている全てのＬＳＩに対して繰り返し実行され、全てのＬＳＩに対するチェックが実行される。
また、図１２の関数テーブル例では、各Ｉ／Ｏユーザ設定情報が設定されたピンが、グランド側（ＧＮＤ側）のピンとして動作した場合と、電源側（ＶＣＣ側）のピンとして動作した場合のそれぞれについて、ＳＳＯノイズ量が記憶されているため、グランド側と電源側のそれぞれのＩ／Ｏユーザ設定情報について、上記と同様の処理が繰り返し実行されることになる。
【０１１７】
以上詳細に説明した図１３のステップＳ１３０２のＳＳＯノイズ算出サブルーチンは、ステップＳ１３０１において図１０の評価基板での回路解析制御部１００１によって、図１０のＳＳＯノイズ基礎特性データ記憶部１００４に図１２の関数テーブルデータの形式で記憶された、評価用ＰＣＢについてのＳＳＯノイズ基礎特性データを用いてＳＳＯノイズ量のラフな解析を行うための処理である。
【０１１８】
このサブルーチンでの処理がＯＫとなると、図１３のステップＳ１３０３〜Ｓ１３０５
のＰＬＬジッタに関する処理が実行される。これらの処理は、図１０のＰＬＬジッタ算出部１００７によって実行される。
【０１１９】
まず、ＰＬＬジッタ量の概算値が算出される（図１３のステップＳ１３０３）。具体的には、ステップＳ１３０２にて算出されている、現時点での設計段階で決定されているピン位置のＰＬＬ電源電圧ピンに対するＳＳＯノイズ量が入力とされて、予めＰＬＬジッタ算出部１００７（図１０）の内部に保持されているＳＳＯノイズ量対ＰＬＬジッタ量の相関特性データ（図７参照）が参照されることにより、当該ＰＬＬジッタ量の概算値が算出される。
【０１２０】
次に、上記ＰＬＬジッタ量の概算値に基づき、許容すべきＰＬＬジッタ量が、許容ＰＬＬジッタとして設定される（図１３のステップＳ１３０４）。
そして、上記許容ＰＬＬジッタのもとで、ＦＰＧＡによって構成されるＬＳＩ及びそれらが搭載されるＰＣＢにおけるタイミング設計が行われる（図１３のステップＳ１３０５）。
【０１２１】
上述のＰＬＬジッタ関連の処理の後、図９のＬＳＩ配置決定部９１１及びＬＳＩ間結線決定部９１２での前述した動作の後に、ＰＣＢの実装置設計がひとまず確定する（図１３のステップＳ１３０６）。
【０１２２】
この時点において、以下の条件が決まる（図１３のステップＳ１３０７）。
・ＰＣＢのパターンデータ（特にVia 長）
・ＰＣＢの電源、およびＧＮＤモデル
これを受けて、図１３のステップＳ１３０８が、図１０の実装置ＰＣＢでの回路解析制御部１００３によって実行される。このステップでは、上述の確定した実装置ＰＣＢ環境の条件下で、汎用の回路解析シミュレータソフトウェア（ＳＰＩＣＥ、ＨＳＰＩＣＥ等）が実行され、全てのＩ／Ｏユーザ設定情報に対し再度ＳＳＯノイズ基礎特性データが取得され、その関数テーブルデータが作成される。このとき回路解析シミュレータに与えられるパラメータとしては、下記のものが使用される。
【０１２３】
１．実装置ＰＣＢのパターンデータ（特にVia 長）
２．実装置ＰＣＢの電源、およびＧＮＤモデル
３．デバイスのパッケージモデル
４．デバイスのバッファモデル
上記動作の結果、図１２に示されるＳＳＯノイズ量の各補正値が得られ、これらの補正値によって、図１０のＳＳＯノイズ基礎特性データ記憶部１００４に記憶される図１２の関数テーブルデータの形式の内容が書き換えられる（ステップＳ１３０９）。
【０１２４】
以上のようにして、より実装状態に近い状態で得られたＳＳＯノイズ基礎特性データを使って、図１３のステップＳ１３１０のＳＳＯノイズ算出サブルーチンが、再度、図１０のＳＳＯノイズ算出部１００２によって実行される。この動作は、前述した図１４の動作フローチャートによるものと全く同じである。前述のステップＳ１３０２と異なる点は、ＳＳＯノイズ基礎特性データとして補正された内容のものが使用されるという点である。
【０１２５】
以上のようにして、全ての処理対象ピンに対してＳＳＯノイズ量の的確な見積りが行われ、そのチェック結果がＯＫとなると、図１３のステップＳ１３１１及びＳ１３１２のＰＬＬジッタに関する処理が実行される。これらの処理は、図１０のＰＬＬジッタ算出部１００７によって実行される。
【０１２６】
まず、ＰＬＬジッタ量が算出される（図１３のステップＳ１３１１）。ここで算出され
るＰＬＬジッタ量は、ステップ１３０３にて算出されたＰＬＬジッタ量の概算値とは異なり、ステップＳ１３１０にて的確に見積られたＳＳＯノイズ量が用いられる。即ち、ステップＳ１３１０にて的確に見積られたＰＬＬ電源電圧ピンに対するＳＳＯノイズ量が入力とされて、前述のＳＳＯノイズ量対ＰＬＬジッタ量の相関特性データが参照されることにより、当該ＰＬＬジッタ量が的確に算出される。
【０１２７】
そして、上述の算出されたＰＬＬジッタ量が、ステップＳ１３０４にて設定された許容ジッタ量以下であるか否かが判定される（図１３のステップＳ１３１２）。
算出されたＰＬＬジッタ量が許容ジッタ量よりも大きく、ステップＳ１３１２の判定がＮＯとなった場合には、図９のピン配置決定部９０６、配置配線設計部９０７、ＬＳＩ配置決定部９１１等にて、ピン配置の変更又は各ピンに対するＩ／Ｏスタンダード（Ｉ／Ｏユーザ設定情報）の変更が行われ（図１３のステップＳ１３１３）、再度ステップＳ１３１０の処理に戻されて、ＳＳＯノイズ量の再見積りからやり直される。
【０１２８】
算出されたＰＬＬジッタ量が許容ジッタ量以下で、ステップＳ１３１２の判定がＹＥＳとなった場合に、図９のＳＳＮ・ＰＬＬジッタチェック部９１４での処理が完了する。
このように、ＳＳＯノイズ量及びＰＬＬジッタ量に関するラフ解析の後に、ＰＣＢの実設計シミュレーションに基づいてＳＳＯノイズ基礎特性データが補正され、ＳＳＯノイズ量及びＰＬＬジッタ量に関する詳細解析が更に行われることにより、同時動作信号ノイズ及びＰＬＬジッタの非常に正確な見積りが可能となる。
【０１２９】
本発明の実施形態がコンピュータプログラムとして実現される場合の構成
図１５は、上記本発明の実施形態の装置を実現できるコンピュータのハードウェア構成の一例を示す図である。
【０１３０】
図１５に示されるコンピュータは、ＣＰＵ１５０１、メモリ１５０２、入力装置１５０３、出力装置１５０４、外部記憶装置１５０５、可搬記録媒体１５０９が挿入される可搬記録媒体駆動装置１５０６、及びネットワーク接続装置１５０７を有し、これらがバス１５０８によって相互に接続された構成を有する。同図に示される構成は上記システムを実現できるコンピュータの一例であり、そのようなコンピュータはこの構成に限定されるものではない。
【０１３１】
ＣＰＵ１５０１は、当該コンピュータ全体の制御を行う。メモリ１５０２は、プログラムの実行、データ更新等の際に、外部記憶装置１５０５（或いは可搬記録媒体１５０９）に記憶されているプログラム又はデータを一時的に格納するＲＡＭ等のメモリである。ＣＵＰ１５０１は、プログラムをメモリ１５０２に読み出して実行することにより、全体の制御を行う。
【０１３２】
入力装置１５０３は、例えば、キーボード、マウス等及びそれらのインタフェース制御装置とからなる。入力装置１５０３は、ユーザによるキーボードやマウス等による入力操作を検出し、その検出結果をＣＰＵ１５０１に通知する。
【０１３３】
出力装置１５０４は、表示装置、印刷装置等及びそれらのインタフェース制御装置とからなる。出力装置１５０４は、ＣＰＵ１５０１の制御によって送られてくるデータを表示装置や印刷装置に出力する。
【０１３４】
外部記憶装置１５０５は、例えばハードディスク記憶装置である。主に各種データやプログラムの保存に用いられる。
可搬記録媒体駆動装置１５０６は、光ディスクやＳＤＲＡＭ、コンパクトフラッシュ等の可搬記録媒体１５０９を収容するもので、外部記憶装置１５０５の補助の役割を有する
。
【０１３５】
ネットワーク接続装置１５０７は、例えばＬＡＮ（ローカルエリアネットワーク）又はＷＡＮ（ワイドエリアネットサーク）の通信回線を接続するための装置である。
本実施形態によるシステムは、それに必要な図９及び図１０等で説明した機能を実現するプログラムをＣＰＵ１５０１が実行することで実現される。そのプログラムは、例えば外部記憶装置１５０５や可搬記録媒体１５０９に記録して配布してもよく、或いはネットワーク接続装置１５０７によりネットワークから取得できるようにしてもよい。
本発明の実施形態に関するその他の補足
出力同時動作により、位相ロックループにおけるジッタ以外にタイミング・プッシュアウト、タイミング・プルインと呼ばれる論理信号の遅延時間の増減が発生する。これについても同様の方法にて見積もることが可能である。
【０１３６】
以上の第１〜第＊の実施形態に関して、更に以下の付記を開示する。
（付記１）
半導体装置のジッタ量を見積るジッタ量見積り方法であって、
前記電源電圧ピンを中心とした周囲の入出力ピンの内の同時出力ピン数と電源電圧の変動により生じるジッタ量との第一の相関関係を算出するステップと、
前記電源電圧ピンを中心とした周囲の入出力ピンの内の同時出力ピン数と前記同時出力ピンが発するノイズ量との第二の相関関係、及び前記第一の相関関係に基づいて、前記ノイズ量と前記ジッタ量との第三の相関関係を算出するステップと、
を含むことを特徴とするジッタ量見積り方法。
（付記２）
前記ジッタ量は、位相ロックループにおけるジッタ量であり、
前記ノイズ量は、同じユーザ設定情報が設定された前記入出力ピンが同時動作することによって発生する同時動作信号ノイズ量である、
ことを特徴とする付記１に記載のジッタ量見積り方法。
（付記３）
半導体装置のジッタ量の見積りのための同時動作信号ノイズ量対ジッタ量相関関係の算出方法であって、
前記電源電圧ピンを中心とした周囲の入出力ピンの同時動作ピン数と電源電圧の変動により生じるジッタ量との第一の相関関係を、所定のユーザ設定情報が設定された入出力ピンについて算出するステップと、
前記電源電圧ピンを中心とした周囲の入出力ピンの同時動作ピン数と該同時動作する入出力ピンが発する同時動作信号ノイズ量との第二の相関関係を、前記所定のユーザ設定情報が設定された入出力ピンについて算出するステップと、
前記第一の相関関係及び前記第二の相関関係に基づいて、前記同時動作信号ノイズ量と前記ジッタ量との第三の相関関係を算出するステップと、
を含むことを特徴とするジッタ量見積りのための同時動作信号ノイズ量対ジッタ量相関関係算出方法。
（付記４）
半導体装置のジッタ量を見積るジッタ量見積り方法であって、
前記電源電圧ピンを中心とした周囲の入出力ピンが同時動作することによって発生する同時動作信号ノイズ量を見積るステップと、
該見積られた同時動作信号ノイズ量を入力として、予め算出されている前記同時動作信号ノイズ量と前記ジッタ量との相関を示す同時動作信号ノイズ量対ジッタ量相関関係を参照することによって、前記発生するジッタ量を見積るステップと、
を含むことを特徴とするジッタ量見積り方法。
（付記５）
付記４に記載のジッタ量見積り方法を用いて半導体装置及びそれが搭載されたプリント
回路基板を製造する方法であって、
前記見積られたジッタ量に基づいて設計された半導体装置のピン配置若しくは信号タイミング、又はその半導体装置が搭載されるプリント回路基板のレイアウト、半導体装置間結線、若しくは信号タイミングに基づき半導体装置及びそれが搭載されたプリント回路基板を製造する
ことを特徴とする半導体装置及びそれが搭載されたプリント回路基板の製造方法。
（付記６）
前記ジッタ量は位相ロックループにおけるジッタ量であることを特徴とする付記３乃至５の何れか１項に記載のジッタ量見積りのための同時動作信号ノイズ量対ジッタ量相関関係算出方法、ジッタ量見積り方法、又は半導体装置及びそれが搭載されたプリント回路基板の製造方法。
（付記７）
半導体装置のジッタ量の見積りを行うコンピュータに、
前記電源電圧ピンを中心とした周囲の入出力ピンの内の同時出力ピン数と前記電源電圧の変動によるジッタ量との第一の相関関係を算出する機能と、
前記電源電圧ピンを中心とした周囲の入出力ピンの内の同時出力ピン数と前記同時出力ピンが発するノイズ量との第二の相関関係、及び前記第一の相関関係に基づいて、前記ノイズ量と前記ジッタ量との第三の相関関係を算出する機能と、
を実行させるためのプログラム。
（付記８）
半導体装置のジッタ量の見積りのための同時動作信号ノイズ量対ジッタ量相関関係を算出するコンピュータに、
前記電源電圧ピンを中心とした周囲の入出力ピンの同時動作ピン数と前記電源電圧の変動により生じるジッタ量との第一の相関関係を、所定のユーザ設定情報が設定された入出力ピンについて算出する機能と、
前記電源電圧ピンを中心とした周囲の入出力ピンの同時動作ピン数と該同時動作する入出力ピンが発する同時動作信号ノイズ量との第二の相関関係を、前記所定のユーザ設定情報が設定された入出力ピンについて算出する機能と、
前記第一の相関関係及び前記第二の相関関係に基づいて、前記同時動作信号ノイズ量と前記ジッタ量との第三の相関関係を算出する機能と、
を実行させるためのプログラム。
（付記９）
半導体装置のジッタ量を見積るコンピュータに、
前記電源電圧ピンを中心とした周囲の入出力ピンが同時動作することによって発生する同時動作信号ノイズ量を見積る機能と、
該見積られた同時動作信号ノイズ量を入力として、予め算出されている前記同時動作信号ノイズ量と前記ジッタ量との相関を示す同時動作信号ノイズ量対ジッタ量相関関係を参照することによって、前記電源電圧ピンに関し発生するジッタ量を見積る機能と、
を実行させるためのプログラム。
（付記１０）
付記９に記載のプログラムを用いて半導体装置及びそれが搭載されたプリント回路基板を設計するコンピュータに、
見積られたジッタ量に基づいて、半導体装置のピン配置設計若しくは信号タイミング設計、又はその半導体装置が搭載されるプリント回路基板のレイアウト設計、半導体装置間結線設計、若しくは信号タイミング設計を行う機能を、
実行させるためのプログラム。
【図面の簡単な説明】
【０１３７】
【図１】ＦＰＧＡチップ上の処理対象ピン近傍のピン配置のグループ分けの一例を示す図である。
【図２】ＳＳＯノイズ基礎特性の説明図である。
【図３】ＦＰＧＡチップ上の処理対象ピン近傍のＩ／Ｏユーザ設定情報ごとのピン配置の一例を示す図である。
【図４】ＳＳＯノイズ量の算出動作の原理説明図である。
【図５】回路解析シミュレーションに基づくＳＳＯノイズ基礎特性の補正動作の説明図である。
【図６】同時動作信号数対ＰＬＬジッタ量の相関図である。
【図７】ＳＳＯノイズ量対ＰＬＬジッタ量の相関図である。
【図８】ＰＬＬ電源端子を中心とした仮想バンクの概念図である。
【図９】ＦＰＧＡによるＬＳＩとそれが搭載されるＰＣＢによって構成される装置を設計及び製造する機能を有する本発明の実施形態の全体ブロック図である。
【図１０】本発明の実施形態においてＳＳＯノイズ量を見積る機能を有するＳＳＮチェック部のブロック図である。
【図１１】ピン情報記憶部のデータ構造の例を示す図である。
【図１２】ＳＳＯノイズ基礎特性データ記憶部のテーブル構造の例を示す図である。
【図１３】ＳＳＯノイズ算出処理の全体動作フローチャートである。
【図１４】ＳＳＯノイズ算出サブルーチンの動作フローチャートである。
【図１５】本発明の実施形態の装置を実現できるコンピュータのハードウェア構成の一例を示す図である。
【符号の説明】
【０１３８】
９０１  装置仕様決定部
９０２  ＬＳＩ分割部
９０３  ＬＳＩ外部インタフェース（Ｉ／Ｆ）仕様決定部
９０４  ＬＳＩ仕様設計部
９０５  ＬＳＩ機能設計部
９０６  ピン配置決定部
９０７  配置配線設計部
９０８  タイミング検証部
９０９  ＬＳＩ製造部
９１０  ＰＣＢ基本設計部
９１１  ＬＳＩ配置決定部
９１２  ＬＳＩ間結線決定部
９１３  ＰＣＢ製造部
９１４  ＳＳＮ・ＰＬＬジッタチェック部
９１５  外部インタフェース（Ｉ／Ｆ）タイミング検証部
９１６  装置製造部
１００１  評価基板での回路解析制御部
１００２  ＳＳＯノイズ算出部
１００３  実装置ＰＣＢでの回路解析制御部
１００４  ＳＳＯノイズ基礎特性データ記憶部
１００５  ピン情報記憶部
１００６  ＳＳＮチェック最終結果
１００７  ＰＬＬジッタ算出部
１００８  ジッタチェック最終結果
【図１】
0005228481.tif 000002
【図２】
0005228481.tif 000003
【図３】
0005228481.tif 000004
【図４】
0005228481.tif 000005
【図５】
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【図６】
0005228481.tif 000007
【図７】
0005228481.tif 000008
【図８】
0005228481.tif 000009
【図９】
0005228481.tif 000010
【図１０】
0005228481.tif 000011
【図１１】
0005228481.tif 000012
【図１２】
0005228481.tif 000013
【図１３】
0005228481.tif 000014
【図１４】
0005228481.tif 000015
【図１５】
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