(57)【特許請求の範囲】
【請求項１】
不揮発にデータを保持するメモリセルを配列してなるメモリセルアレイと、
前記メモリセルでのデータの読み出し、書き込み及び消去を行うために供給される電圧を前記メモリセルに転送するための複数の転送トランジスタと
を備え、
複数の前記転送トランジスタは、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟むように形成されドレイン／ソース層として機能する拡散層と
を備え、
前記拡散層の上部には、少なくとも前記転送トランジスタが導通する際に前記拡散層が空乏化することを防止するため所定の電圧を与えられる上層配線が配線され、
前記上層配線は、前記ゲート電極の電圧と同じ電圧を与えられる
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
不揮発にデータを保持するメモリセルを配列してなるメモリセルアレイと、
前記メモリセルでのデータの読み出し、書き込み及び消去を行うために供給される電圧を前記メモリセルに転送するための複数の転送トランジスタと
を備え、
複数の前記転送トランジスタは、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟むように形成されドレイン／ソース層として機能する拡散層と
を備え、
前記拡散層の上部には、少なくとも前記転送トランジスタが導通する際に前記拡散層が空乏化することを防止するため所定の電圧を与えられる上層配線が配線され、
前記上層配線は、前記拡散層と同じ電圧を与えられる
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
不揮発にデータを保持するメモリセルを配列してなるメモリセルアレイと、
前記メモリセルでのデータの読み出し、書き込み及び消去を行うために供給される電圧を前記メモリセルに転送するための複数の転送トランジスタと
を備え、
複数の前記転送トランジスタは、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟むように形成されドレイン／ソース層として機能する拡散層と
を備え、
前記拡散層の上部には、少なくとも前記転送トランジスタが導通する際に前記拡散層が空乏化することを防止するため所定の電圧を与えられる上層配線が配線され、
前記転送トランジスタは、エンハンスメント型トランジスタと、デプレッション型トランジスタとを含み、
エンハンスメント型トランジスタである前記転送トランジスタの上方に配線された前記上層配線は、少なくとも前記転送トランジスタが導通する際に前記所定の電圧を与えられ、
デプレッション型トランジスタである前記転送トランジスタの上方に配線された前記上層配線は、そのゲートに印加される電圧よりも小さい固定電圧を供給される
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
エンハンスメント型トランジスタである前記転送トランジスタの上方に配線された前記上層配線は、前記ゲート電極の電圧と同じ電圧を与えられる
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
エンハンスメント型トランジスタである前記転送トランジスタの上方に配線された前記上層配線は、前記拡散層と同じ電圧を与えられる
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、より詳しくは、高電圧を転送する転送トランジスタを含む不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、半導体記憶装置の一つとして、不揮発に情報を記憶することが可能なメモリセルを複数個直列接続してＮＡＮＤセルブロックを構成するＮＡＮＤセル型フラッシュメモリは、高集積化ができるものとして注目されている。ＮＡＮＤセル型フラッシュメモリの一つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有する。そして、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてＮＡＮＤセルを構成し、これを一単位としてビット線に接続するものである。このようなＮＡＮＤセルがマトリックス配列されてメモリセルアレイが構成される。メモリセルアレイは、ｐ型半導体基板、又はｐ型ウェル領域内に集積形成される。メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリトランジスタの制御ゲート及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれ制御ゲート線（ワード線）、選択ゲート線として共通接続される。
【０００３】
ＮＡＮＤセル型フラッシュメモリでは、データ書き込み動作時、データ消去動作時等には、選択ブロック内の選択された制御ゲート線、選択ブロック内の非選択の制御ゲート線に電源電圧より高い電圧を転送する必要がある。このような高電をメモリセルに転送するため、従来のＮＡＮＤセル型フラッシュメモリは、高耐圧の転送トランジスタを含むロウデコーダ回路を備えている（例えば、特許文献１参照）。ロウデコーダ以外の周辺回路にも、このような高電圧を転送する転送トランジスタが多数設けられている。
【０００４】
フラッシュメモリでは、微細化の要求、多値化（ＭＬＣ：マルチレベルセル）の要求に対応するため、セルアレイ以外の周辺回路の面積も極力小さくし、また、多値書き込みに対応するために所望の書き込み電位を十分に転送できなければならない。
【０００５】
しかし、このような高耐圧の転送トランジスタにおいて、転送しようとする高電圧を十分に転送できず、誤動作等が生じている。
【特許文献１】特開２００２−６３７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、高電圧を支障なく転送可能とした不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一の態様に係る不揮発性半導体記憶装置は、不揮発にデータを保持するメモリセルを配列してなるメモリセルアレイと、前記メモリセルでのデータの読み出し、書き込み及び消去を行うために供給される電圧を前記メモリセルに転送するための複数の転送トランジスタとを備え、複数の前記転送トランジスタは、  半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟むように形成されドレイン／ソース層として機能する拡散層とを備え、前記拡散層の上部には、少なくとも前記転送トランジスタが導通する際に前記拡散層が空乏化することを防止するため所定の電圧を与えられる上層配線が配線されていることを特徴とする。
【発明の効果】
【０００８】
この発明によれば、高電圧を支障なく転送可能とした不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。
【００１０】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係わるＮＡＮＤセル型フラッシュメモリの概略構成を示すブロック図である。
【００１１】
メモリセルアレイ１０１に対して、データ書き込み・読み出し・再書き込み及びベリファイ読み出しを行うためのビット線制御回路（センスアンプ兼データラッチ）１０２が設けられている。このビット線制御回路１０２はデータ入出力バッファ１０６につながり、アドレスバッファ１０４からのアドレス信号を受けるカラムデコーダ１０３の出力を入力として受ける。
【００１２】
また、上記メモリセルアレイ１０１に対して、制御ゲート及び選択ゲートを制御するためのロウデコーダ１０５、及びこのメモリセルアレイ１０１が形成されるｐ型シリコン基板（または、ｐ型ウェル領域）の電位を制御するための基板電位制御回路１０７が設けられている。また、メモリセル等に供給される、書き込み、読出し等に必要な電圧を発生する回路として、電圧発生回路１２０が設けられている。
【００１３】
ビット線制御回路１０２は主にＣＭＯＳフリップフロップからなり、書き込みのためのデータのラッチやビット線の電位を読むためのセンス動作、また書き込み後のベリファイ読み出しのためのセンス動作、さらに再書き込みデータのラッチを行う。
【００１４】
図２Ａ、図２Ｂはそれぞれ、上記メモリセルアレイ１０１における一つのＮＡＮＤセル部分の平面図と等価回路図であり、図３Ａ、図３Ｂはそれぞれ図２ＡのＡ−Ａ’、及びＢ−Ｂ’断面図である。素子分離酸化膜１２で囲まれたｐ型シリコン基板（又はｐ型ウェル領域）１１に、複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。一つのＮＡＮＤセルに着目して説明すると、この実施の形態では、例えば、ｎ個のメモリセルＭ１〜Ｍｎが直列接続されて一つのＮＡＮＤセルを構成している。
【００１５】
メモリセルＭ１〜Ｍｎはそれぞれ、基板１１にゲート絶縁膜１３を介して浮遊ゲート１４（１４１、１４２、・・・、１４ｎ）が形成され、この上に絶縁膜１５を介して制御ゲート１６（＝ワード線：１６１、１６２、・・・、１６ｎ）が形成されて構成されている。これらのメモリセルのソース、ドレインであるｎ型拡散層１９は隣接するもの同士共用する形で接続され、これによりメモリセルが直列接続されている。
【００１６】
ＮＡＮＤセルのドレイン側、ソース側にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に形成された選択ゲート１４Ｄ、１６Ｄ及び１４Ｓ、１６Ｓが設けられ、これにより選択トランジスタＳ１、Ｓ２が形成されている。
【００１７】
素子形成された基板１１上は絶縁膜１７により覆われ、この上にビット線１８が配設されている。ビット線１８はＮＡＮＤセルの一端のドレイン側拡散層１９に接続されている。ロウ方向に並ぶＮＡＮＤセルの制御ゲート１６は、共通に制御ゲート線ＣＧ（１）、ＣＧ（２）、・・・、ＣＧ（ｎ）として配設されている。これら制御ゲートはワード線となる。選択ゲート１４Ｄ、１６Ｄ及び１４Ｓ、１６Ｓもそれぞれ行方向に連続的に選択ゲート線ＳＧ（１）、ＳＧ（２）として配設されている。
【００１８】
図４は、このようなＮＡＮＤセルがマトリクス配列されたメモリセルアレイ１０１の等価回路を示している。同一のワード線や選択ゲート線を共有するＮＡＮＤセル群で、図４中の破線で囲まれた領域を１個のブロックと呼ぶ。通常の読み出し・書き込み動作時には、複数のブロックのうち１個だけが選択（選択ブロックと呼ぶ）される。
【００１９】
図５に、ロウデコーダ１０５の構成例を示す。図５では、メモリセルアレイ１０１中の１つのメモリセルブロック２の片側に、ロウデコーダ１０５を構成するロウデコーダ回路を配置した場合を示している。ロウデコーダ回路１０５は、制御ゲート線ＣＧ（１）〜ＣＧ（ｎ）及び選択ゲート線ＳＧ（１）、ＳＧ（２）に接続される転送トランジスタＱＮ０〜ＱＮｎ、ＱＮＤ，ＱＮＳを備えている。また、制御ゲート線ＣＧ（１）〜ＣＧ（ｎ）には、それぞれ転送トランジスタＱＮ１〜ＱＮｎが１個ずつ接続されている。
【００２０】
即ち、制御ゲート線ＣＧ（１）〜ＣＧ（ｎ）とその信号入力ノードＣＧＤ１〜ＣＧＤｎ間にはそれぞれ、転送トランジスタＱＮ１〜ＱＮｎの電流通路が接続される。また、選択ゲート線ＳＧ（１）とその信号入力ノードＳＧＤとの間には転送トランジスタＱＮＤの電流通路が接続される。更に、選択ゲート線ＳＧ（２）とその信号入力ノードＳＧＳとの間には、転送トランジスタＱＮＳの電流通路が接続される。  また、転送トランジスタＱＮ０〜ＱＮｎ、ＱＮＤ，ＱＮＳのゲート電圧を設定して制御ゲート線ＣＧ（１）〜（ｎ）、選択ゲート線ＳＧ（１）及びＳＧ（２）の電圧を切換えるため、電圧切換回路５４Ａが備えられている。なお、転送トランジスタＱＮ０〜ＱＮｎ、ＱＮＤ，ＱＮＳはいずれもエンハンスメント型のｎ型ＭＯＳトランジスタであるものとする。
【００２１】
前述のように、ロウデコーダ回路５は、ワード線ＷＬ、選択ゲート線ＳＧ（１）、ＳＧ（２）に書き込み用高電圧（２０Ｖ以上）等の高電圧を転送するための転送トランジスタＱＮ０〜ＱＮｎ、ＱＮＤ、ＱＮＳを備えている。このような高電圧を転送するトランジスタは、ロウデコーダ回路５にだけでなく、例えば前述した基板電位制御回路１０７や、電圧切換回路５４Ａ等にも設けられている。
【００２２】
このような転送トランジスタＱＮ０〜ＱＮｎ、ＱＮＤ，ＱＮＳにより、高電圧ＶＤをドレイン側のノード（ｎチャネル型のＭＯＳＦＥＴの場合）から転送しようとする場合には、ゲート電極に電圧ＶＤに閾値電圧Ｖｔｈを加えた電圧（ＶＤ＋Ｖｔｈ）を印加する。これにより、トランジスタのソース側の電位は所望の電位ＶＤとなる。
【００２３】
図６Ａ、図６Ｂは、一般的な転送トランジスタＱＮｉ（ｉ＝１〜ｎ、以下同じ）の平面図、及び断面図である。転送トランジスタＱＮｉは、ｐ型シリコン基板１１上にｎ型のドレイン拡散領域２０１ａ、ソース拡散領域２０１ｂを備えている。なお、ドレイン拡散領域２０１ａは、それぞれ高濃度領域２０１ａ１と、ＬＤＤ領域２０１ａ２とを有している。同様にソース拡散領域２０１ｂは、高濃度領域２０１ｂ１と、ＬＤＤ領域２０１ｂ２とを有している。
【００２４】
このドレイン拡散領域２０１ａには信号入力ノードＣＧＤｉがコンタクトを介して接続され、ソース拡散領域２０１ｂには制御ゲート線ＣＧ（ｉ）が接続されている。このドレイン拡散領域２０１ａ、ソース拡散領域２０１ｂに挟まれる位置に、ゲート絶縁膜２０２を介してゲート電極２０３が形成されている。
【００２５】
転送トランジスタＱＮｉ上には、この転送トランジスタＱＮｉとは無関係の配線３０１が多数配設されている。配線３０１の例としては、制御ゲートＣＧ（ｉ）の引き出し配線等を挙げることができる。このような配線３０１は、印加電圧の大きさによっては、転送トランジスタＱＮｉの動作に悪影響を与える。特に、配線３０１のうち、ドレイン拡散領域２０１ａ、及びソース拡散領域２０１ｂの上方を通る配線３０１ａの印加電圧が、転送トランジスタＱＮｉにより転送される高電圧に比べ小さい電圧（例えば０Ｖ）である場合には、このような電圧の転送が十分に行われず、フラッシュメモリの誤動作を生じさせ得る。
【００２６】
すなわち、転送トランジスタＱＮｉのゲート電極２０３に所定のゲート電圧（ＶＤ＋Ｖｔｈ）が与えられ、ドレインから高電圧ＶＤが供給され、これがソース側に転送される場合において、０Ｖが印加された配線３０１ａの影響により、ドレイン拡散領域２０１ａ、及びソース拡散領域２０１ｂが空乏化する。これにより、ドレイン拡散領域２０１ａ、ソース拡散領域２０１ｂの抵抗が増加し、ソース側に所望の電圧ＶＤが転送できなくなる虞がある。特に、１つのメモリセルＭＣに多値データの書き込みを行う場合、十分なマージンが取れなくなってしまう。
【００２７】
この問題を解決するため、ドレイン拡散領域２０１ａ，ソース拡散領域２０１ｂ上を回避して配線３０１を配線する方法も考えられる。しかし、さらにその上層にも低電位配線があった場合、この配線による前述のような影響も無視できない。
【００２８】
図７Ａ及び図７Ｂは、本実施の形態における転送トランジスタＱＮｉの構成を示す平面図及び断面図である。この実施の形態では、ドレイン拡散領域２０１ａ、ソース拡散領域２０１ｂ（特にＬＤＤ領域２０１ａ２、２０１ｂ２）の上方に位置する配線３０１ａは、短絡配線３０２によりゲート電極２０３と短絡されてダミー配線とされている。このため、ゲート電極２０３に所定のゲート電圧が供給される場合には、配線３０１ａにも同じ電圧が供給される。これにより、転送トランジスタＱＮｉによる高電圧の転送時において、ドレイン拡散領域２０１ａ、ソース拡散領域２０１ｂの空乏化を防止することができ、高電圧を支障なく転送することが可能になる。また、このようにゲート電極２０３に短絡された配線３０１ａが形成されると、その配線３０１は、その更に上層の配線に関してシールド線として働く。従って、上層配線における配線レイアウトの自由度を増すことができる。
【００２９】
なお、ゲート電極２０３に短絡された配線３０１ａと、それ以外の配線とは、カップリングによる寄生容量の増加を防ぐため、十分に距離を空けておくのが好ましい。
【００３０】
図８は、複数の転送トランジスタＱＮｉの上方における配線レイアウトの例を示している。転送トランジスタＱＮｉは、１つのゲート電極２０３を共有している。この図８において、各配線は、最下層のＭ０配線、その上層のＭ１配線、さらにその上層のＭ２配線からなっている。
【００３１】
前述の配線３０１ａ、及び短絡配線３０２は、最下層のＭ０配線により構成されている。短絡配線３０２は、コンタクトを介してゲート電極２０３と電気的に接続されている。ダミー配線である配線３０１ａは、複数の転送トランジスタＱＮｉを跨るように形成されており、１か所において短絡配線３０２と接続され、ゲート電極２０３の電圧を与えられている。
【００３２】
信号入力ノードＣＧＤｉは、各転送トランジスタＱＮｉのドレイン拡散領域２０１ａに接続され、Ｍ０配線、Ｍ１配線、Ｍ２配線の３層の配線から構成されている。また、制御ゲート線ＣＧ（０）、ＣＧ（１）は、Ｍ０配線とソース拡散領域２０１ｂとをコンタクトにより接続して引き出されている。制御ゲート線ＣＧ（２）、ＣＧ（３）は、Ｍ０配線とＭ１配線３０３とをコンタクトを介して接続して引き出され、更にＭ１配線３０３を別のＭ１配線に接続して引き出されている。
【００３３】
なお、本実施の形態では、転送トランジスタＱＮｉのゲートに所定のゲート電圧が与えられる場合に所定の電圧を与えられる配線３０１ａを設けている（図７Ａ）。しかし、この図７Ａのような構成は、転送トランジスタＱＮｉがエンハンスメント型のｎ型ＭＯＳトランジスタである場合に有効となる。もし、転送トランジスタＱＮｉがデプレッション型のｎチャネル型ＭＯＳトランジスタであれば、むしろ図７Ａのような構成ではなく、図６Ａに示すような構成が好ましいことが多い。すなわち、デプレッション型の場合、図６Ａに示すように、拡散層２０１ａ、２０１ｂ上に、ゲート電圧よりも小さい電圧たとえば０Ｖを固定的に印加される配線３０１ａを配列するのが好ましい場合が多い。その理由は、次の通りである。
【００３４】
デプレッション型のＭＯＳトランジスタは、大電流を流すためチャネル部の不純物濃度が、エンハンスメント型に比べ濃くなっている。一方で、高電圧をカットオフする際に表面耐圧（サーフェス耐圧）も必要とされる。この点、デプレッション型のＭＯＳトランジスタは、チャネル不純物濃度が濃い分、サーフェス耐圧がエンハンスメント型ＭＯＳトランジスタに比べ弱くなる傾向にある。このため、デプレッション型ＭＯＳトランジスタの拡散層２０１ａ、２０１ｂ上に配設される配線３０１ａには、常にゲート電極２０３への印加電圧よりも低い電圧、例えば０Ｖが常に印加されているのが好ましい。これにより、拡散層２０１ａ、２０１ｂの拡散層抵抗が高くなり、その結果、サーフェス耐圧を向上させることができる。その他、高電圧が印加される配線（特にＭ０配線）は、拡散層２０１ａ、２０１ｂの近傍には配置しないようにすれば、更に効果を高めることができる。
【００３５】
１つのメモリチップ中に、転送トランジスタとしてエンハンスメント型のｎ型ＭＯＳトランジスタとデプレッション型のｎ型ＭＯＳトランジスタが混在されている場合、後者には適宜図６Ａのような配線レイアウトを採用し、前者には図７Ａに示すような配線レイアウトを採用するのが好ましい。
【００３６】
[第２の実施の形態]
次に、本発明の第２の実施の形態を、図９を参照して説明する。この第２の実施の形態は、転送トランジスタＱＮｉに対する配線レイアウトが第１の実施の形態と異なっており、その他は第１の実施の形態と同様である。
【００３７】
図９は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の中に設けられる転送トランジスタＱＮｉの配線レイアウトを説明した平面図である。なお、図９において、第１の実施の形態と同一の構成に関しては同一の符号を付し、以下ではその詳細な説明は省略する。
【００３８】
なお、この実施の形態の構成も、エンハンスメント型のＭＯＳトランジスタに適用して好適なものであり、デプレッション型のＭＯＳトランジスタに対しては、第１の実施の形態と同様に、図６Ａの構成を適用するのが好ましい場合が多い。
【００３９】
さらに、１つのメモリチップ中に、転送トランジスタとしてエンハンスメント型のｎ型ＭＯＳトランジスタとデプレッション型のｎ型ＭＯＳトランジスタが混在されている場合、後者には適宜図６Ａのような配線レイアウトを採用し、前者には図９に示すような配線レイアウトを採用するのが好ましい。
【００４０】
この実施の形態では、配線３０１ａが、複数の転送トランジスタＱＮｉに共通に配設されているのではなく、１つまたは２つの転送トランジスタＱＮｉ毎に分断して配置されている。そして、この分断された配線３０１ａ毎に、短絡配線３０２によりゲート電極２０３に短絡されている。このように、配線３０１ａが適宜分断されているため、分断された部分において他の配線を形成することが可能になり、配線レイアウトの自由度が向上する。
【００４１】
[第３の実施の形態]
次に、本発明の第３の実施の形態を、図１０を参照して説明する。この第３の実施の形態は、転送トランジスタＱＮｉに対する配線レイアウトが第１の実施の形態と異なっており、その他は第１の実施の形態と同様である。
【００４２】
図１０は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の中に設けられる転送トランジスタＱＮｉの配線レイアウトを説明した平面図である。なお、図１０において、第１の実施の形態と同一の構成に関しては同一の符号を付し、以下ではその詳細な説明は省略する。なお、この実施の形態の構成も、エンハンスメント型のＭＯＳトランジスタに適用して好適なものであり、デプレッション型のＭＯＳトランジスタに対しては、第１の実施の形態と同様に、適宜図６Ａの構成を適用するのが好ましい場合が多い。１つのメモリチップ中に、転送トランジスタとしてエンハンスメント型のＭＯＳトランジスタとデプレッション型のＭＯＳトランジスタが混在されている場合、後者には適宜図６Ａのような配線レイアウトを採用し、前者には図１０に示すような配線レイアウトを採用するのが好ましい。
【００４３】
この実施の形態は、図１０に示すように、ダミー配線となる配線３０１ａが、ゲート電極２０３には接続されず、代わりに、制御ゲート線ＣＧ（ｉ）、又は信号入力ノードＣＧＤｉに短絡配線３０２を介して接続されている。このような構成であっても、転送トランジスタＱＮｉが導通している場合、拡散領域２０１ａ、２０１ｂの空乏化を防止することができ、前述の実施の形態と同様の効果を得ることができる。
【００４４】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。たとえば、上記の実施の形態では、ロウデコーダ中の転送トランジスタを例として説明しているが、本発明はこれに限定されず、あらゆる高電圧を転送する転送トランジスタに適用可能である。また、上記の実施の形態を適宜組み合わせることも可能である。例えば、図１１に示すように、ドレイン拡散領域２０１ａ上の配線３０１ａは、ゲート電極２０３と短絡する一方、ソース拡散領域２０１ｂ上の配線３０１ａは、制御ゲート線ＣＧ（ｉ）に短絡させるようにしてもよい。逆に、図１２に示すように、ドレイン拡散領域２０１ａ上の配線３０１ａは、信号入力ノードＣＧＤｉと短絡する一方、ソース拡散領域２０１ｂ上の配線３０１ａは、ゲート電極２０３に短絡させるようにしてもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施の形態に係るＮＡＮＤセル型フラッシュメモリの概略構成を示すブロック図である。
【図２Ａ】図１のメモリセルアレイ１０１における一つのＮＡＮＤセル部分の平面図である。
【図２Ｂ】メモリセルアレイ１０１における一つのＮＡＮＤセル部分の等価回路図である。
【図３Ａ】図２ＡのＡ−Ａ’断面図である。
【図３Ｂ】図２ＡのＢ−Ｂ’断面図である。
【図４】ＮＡＮＤセルがマトリクス配列されたメモリセルアレイ１０１の等価回路を示している。
【図５】図１に示すロウデコーダ１０５の構成例を示す
【図６Ａ】一般的な転送トランジスタＱＮｉの平面図である。
【図６Ｂ】一般的な転送トランジスタＱＮｉの断面図である。
【図７Ａ】本実施の形態における転送トランジスタＱＮｉの構成を示す平面図である。
【図７Ｂ】本実施の形態における転送トランジスタＱＮｉの構成を示す断面図である。
【図８】複数の転送トランジスタＱＮｉの上方における配線レイアウトの例を示している。
【図９】本発明の第２の実施の形態における配線レイアウトの例を示している。
【図１０】本発明の第３の実施の形態における配線レイアウトの例を示している。
【図１１】本発明の実施の形態の変形例を示している。
【図１２】本発明の実施の形態の変形例を示している。
【符号の説明】
【００４６】
１０１・・・メモリセルアレイ、１０２・・・ビット線制御回路（センスアンプ兼データラッチ）、１０６・・・データ入出力バッファ、１０４・・・アドレスバッファ、１０３・・・カラムデコーダ、１０５・・・ロウデコーダ、１０７・・・基板電位制御回路、１２０・・・電圧発生回路、１１・・・ｐ型シリコン基板、  １２・・・素子分離酸化膜、１３・・・ゲート絶縁膜、１４・・・浮遊ゲート、１５、１７・・・絶縁膜、１６・・・制御ゲート、１８・・・ビット線、Ｍｉ（ｉ＝１〜ｎ）・・・メモリセル、Ｓ１、Ｓ２・・・選択トランジスタ、ＣＧＤｉ、ＳＧＤ，ＳＧＳ・・・信号入力ノード、５４Ａ・・・電圧切換回路、  ２０１ａ・・・ドレイン拡散領域、  ２０１ｂ・・・ソース拡散領域、  ２０２・・・ゲート絶縁膜、  ２０３・・・ゲート電極、  ３０１、３０１ａ・・・配線、  ３０２・・・短絡配線。
【図１】
0005159289.tif 000002
【図２Ａ】
0005159289.tif 000003
【図２Ｂ】
0005159289.tif 000004
【図３Ａ】
0005159289.tif 000005
【図３Ｂ】
0005159289.tif 000006
【図４】
0005159289.tif 000007
【図５】
0005159289.tif 000008
【図６Ａ】
0005159289.tif 000009
【図６Ｂ】
0005159289.tif 000010
【図７Ａ】
0005159289.tif 000011
【図７Ｂ】
0005159289.tif 000012
【図８】
0005159289.tif 000013
【図９】
0005159289.tif 000014
【図１０】
0005159289.tif 000015
【図１１】
0005159289.tif 000016
【図１２】
0005159289.tif 000017