(57)【特許請求の範囲】
【請求項１】
上面、下面および４つの側面を有する本体と、
前記本体の少なくとも１つの側面に配置された複数の導電層を含む配線とを備え、
前記本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、前記主要部分の上面に配置されて前記複数の導電層に電気的に接続された複数の第１の端子と、前記主要部分の下面に配置されて前記複数の導電層に電気的に接続された複数の第２の端子とを有し、
前記本体の上面に垂直な方向から見たときに、前記複数の第２の端子は、前記複数の第１の端子とオーバーラップする位置に配置され、
前記複数の階層部分の各々は、半導体チップを含み、
前記複数の階層部分のうちの少なくとも１つにおいて、前記半導体チップは、前記複数の導電層のうちの２つ以上の導電層に電気的に接続され、
前記複数の第２の端子が、それぞれ対応する第１の端子に前記導電層を介して電気的に接続されることによって、互いに電気的に接続された第１の端子と第２の端子の複数の対が形成され、
前記複数の対は、複数の非オーバーラップ端子対を含み、前記非オーバーラップ端子対の各々は、互いに電気的に接続され且つ前記本体の上面に垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか１つの第１の端子といずれか１つの第２の端子からなり、
前記複数の導電層は、いずれか１つの非オーバーラップ端子対に電気的に接続され且つ複数の階層部分のうちの少なくとも１つにおける半導体チップとの電気的接続に用いられるチップ接続導電層と、いずれか１つの非オーバーラップ端子対に電気的に接続され且つ複数の階層部分における複数の半導体チップのいずれにも電気的に接続されていないバイパス導電層とを含むことを特徴とする積層チップパッケージ。
【請求項２】
前記複数の対は、更に、複数のオーバーラップ端子対を含み、前記オーバーラップ端子対の各々は、互いに電気的に接続され且つ前記本体の上面に垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか１つの第１の端子といずれか１つの第２の端子からなることを特徴とする請求項１記載の積層チップパッケージ。
【請求項３】
前記複数の階層部分の各々は、更に、前記複数の導電層に電気的に接続された複数の電極を含み、
前記複数の第１の端子は、最も上に位置する階層部分における前記複数の電極を用いて構成されていることを特徴とする請求項１記載の積層チップパッケージ。
【請求項４】
前記半導体チップは、複数のメモリセルを含むことを特徴とする請求項１記載の積層チップパッケージ。
【請求項５】
前記半導体チップは、４つの側面を有し、
前記階層部分は、更に、前記半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含み、
前記絶縁部は、前記複数の導電層が配置された前記本体の前記少なくとも１つの側面に配置された少なくとも１つの端面を有することを特徴とする請求項１記載の積層チップパッケージ。
【請求項６】
前記複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含み、
前記第１の種類の階層部分では、前記半導体チップは、前記複数の導電層のうちの２つ以上の導電層に電気的に接続され、
前記第２の種類の階層部分では、前記半導体チップは、いずれの導電層にも電気的に接続されていないことを特徴とする請求項１記載の積層チップパッケージ。
【請求項７】
前記第１の種類の階層部分における前記半導体チップは正常に動作するものであり、前記第２の種類の階層部分における前記半導体チップは正常に動作しないものであることを特徴とする請求項６記載の積層チップパッケージ。
【請求項８】
請求項１記載の積層チップパッケージを複数個製造する方法であって、
各々が前記主要部分に含まれる階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、
前記積層基礎構造物を用いて、前記積層チップパッケージを複数個作製する工程とを備えたことを特徴とする積層チップパッケージの製造方法。
【請求項９】
前記複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含み、
前記第１の種類の階層部分では、前記半導体チップは、前記複数の導電層のうちの２つ以上の導電層に電気的に接続され、
前記第２の種類の階層部分では、前記半導体チップは、いずれの導電層にも電気的に接続されていないことを特徴とする請求項８記載の積層チップパッケージの製造方法。
【請求項１０】
前記第１の種類の階層部分における前記半導体チップは正常に動作するものであり、前記第２の種類の階層部分における前記半導体チップは正常に動作しないものであることを特徴とする請求項９記載の積層チップパッケージの製造方法。
【請求項１１】
前記積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
それぞれ前記半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、
前記基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
前記基礎構造物前ウェハが前記基礎構造物になるように、正常に動作する半導体チップ予定部では半導体チップ予定部と前記複数の導電層のうちの２つ以上の導電層とを電気的に接続するための複数の電極を形成し、正常に動作しない半導体チップ予定部では前記複数の電極を形成しない工程とを含むことを特徴とする請求項１０記載の積層チップパッケージの製造方法。
【請求項１２】
積層された複数のサブパッケージを備え、上下に隣接する２つのサブパッケージが電気的に接続された複合型積層チップパッケージであって、
前記複数のサブパッケージの各々は、上面、下面および４つの側面を有する本体と、前記本体の少なくとも１つの側面に配置された複数の導電層を含む配線とを備え、
前記本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、前記主要部分の上面に配置されて前記複数の導電層に電気的に接続された複数の第１の端子と、前記主要部分の下面に配置されて前記複数の導電層に電気的に接続された複数の第２の端子とを有し、
前記本体の上面に垂直な方向から見たときに、前記複数の第２の端子は、前記複数の第１の端子とオーバーラップする位置に配置され、
前記複数の階層部分の各々は、半導体チップを含み、
前記複数の階層部分のうちの少なくとも１つにおいて、前記半導体チップは、前記複数の導電層のうちの２つ以上の導電層に電気的に接続され、
前記複数の第２の端子が、それぞれ対応する第１の端子に前記導電層を介して電気的に接続されることによって、互いに電気的に接続された第１の端子と第２の端子の複数の対が形成され、
前記複数の対は、複数の非オーバーラップ端子対を含み、前記非オーバーラップ端子対の各々は、互いに電気的に接続され且つ前記本体の上面に垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか１つの第１の端子といずれか１つの第２の端子からなり、
前記複数の導電層は、いずれか１つの非オーバーラップ端子対に電気的に接続され且つ複数の階層部分のうちの少なくとも１つにおける半導体チップとの電気的接続に用いられるチップ接続導電層と、いずれか１つの非オーバーラップ端子対に電気的に接続され且つ複数の階層部分における複数の半導体チップのいずれにも電気的に接続されていないバイパス導電層とを含み、
上下に隣接する任意の２つのサブパッケージにおいて、上側のサブパッケージにおける複数の第２の端子は、下側のサブパッケージにおける複数の第１の端子に電気的に接続されていることを特徴とする複合型積層チップパッケージ。
【請求項１３】
前記複数の対は、更に、複数のオーバーラップ端子対を含み、前記オーバーラップ端子対の各々は、互いに電気的に接続され且つ前記本体の上面に垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか１つの第１の端子といずれか１つの第２の端子からなることを特徴とする請求項１２記載の複合型積層チップパッケージ。
【請求項１４】
前記複数の階層部分の各々は、更に、前記複数の導電層に電気的に接続された複数の電極を含み、
前記複数の第１の端子は、前記主要部分において最も上に位置する階層部分における前記複数の電極を用いて構成されていることを特徴とする請求項１２記載の複合型積層チップパッケージ。
【請求項１５】
前記半導体チップは、複数のメモリセルを含むことを特徴とする請求項１２記載の複合型積層チップパッケージ。
【請求項１６】
前記複数のサブパッケージのうちの少なくとも１つにおいて、前記複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含み、
前記第１の種類の階層部分では、前記半導体チップは、前記複数の導電層のうちの２つ以上の導電層に電気的に接続され、
前記第２の種類の階層部分では、前記半導体チップは、いずれの導電層にも電気的に接続されておらず、
複合型積層チップパッケージは、更に、複数のサブパッケージのうちのいずれかに電気的に接続された追加部分を備え、
前記追加部分は、
少なくとも１つの追加半導体チップと、
前記少なくとも１つの追加半導体チップが前記少なくとも１つの第２の種類の階層部分における半導体チップの代替となるように、前記複数のサブパッケージのうちのいずれかにおける複数の第１の端子または複数の第２の端子と前記少なくとも１つの追加半導体チップとの電気的接続関係を規定する追加部分配線とを備えたことを特徴とする請求項１２記載の複合型積層チップパッケージ。
【請求項１７】
前記追加部分は、上面、下面および４つの側面を有する追加部分本体を備え、
前記追加部分本体は、前記少なくとも１つの追加半導体チップを含み、
前記追加部分配線は、前記追加部分本体の少なくとも１つの側面に配置された複数の追加部分導電層と、前記追加部分本体の上面に配置されて前記複数の追加部分導電層に電気的に接続された複数の第１の追加部分端子と、前記追加部分本体の下面に配置されて前記複数の追加部分導電層に電気的に接続された複数の第２の追加部分端子とを含むことを特徴とする請求項１６記載の複合型積層チップパッケージ。
【請求項１８】
前記階層部分内の半導体チップおよび前記追加半導体チップは、それぞれ、複数のメモリセルを含むことを特徴とする請求項１６記載の複合型積層チップパッケージ。
【請求項１９】
請求項１２記載の複合型積層チップパッケージを製造する方法であって、
前記複数のサブパッケージを作製する工程と、
前記複数のサブパッケージを積層し且つ互いに電気的に接続する工程と
を備えたことを特徴とする複合型積層チップパッケージの製造方法。
【請求項２０】
請求項１６記載の複合型積層チップパッケージを製造する方法であって、
前記複数のサブパッケージを作製する工程と、
前記追加部分を作製する工程と、
前記複数のサブパッケージと追加部分とを積層し且つ互いに電気的に接続する工程と
を備えたことを特徴とする複合型積層チップパッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層された複数の半導体チップを含む積層チップパッケージおよびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、デジタルカメラや映像記録装置等の画像・映像関連機器の発達に伴い、半導体メモリの大容量化、高集積化が求められている。
【０００３】
近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数の半導体チップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数の半導体チップ（以下、単にチップとも記す。）を含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。
【０００４】
積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。
【０００５】
ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。
【０００６】
貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。しかし、貫通電極方式では、チップに貫通電極を形成するために多くの工程が必要であることから、積層チップパッケージのコストが高くなるという問題点がある。すなわち、貫通電極方式では、チップに貫通電極を形成するために、後に切断されることによって複数のチップとなるウェハに、複数の貫通電極用の複数の穴を形成し、次に、この複数の穴内およびウェハの上面上に絶縁層とシード層を形成し、次に、めっき法によって複数の穴内にＣｕ等の金属を充填して複数の貫通電極を形成し、次に、余分なシード層を除去するという一連の工程が必要である。
【０００７】
また、貫通電極方式では、比較的大きなアスペクト比の穴に金属を充填して貫通電極を形成する。そのため、貫通電極方式では、穴への金属の充填の不良によって貫通電極にボイドやキーホールが発生しやすく、そのため、貫通電極による配線の信頼性が低下しやすいという問題点がある。
【０００８】
また、貫通電極方式では、上下のチップの貫通電極同士を例えば半田により接続することによって、上下のチップを物理的に接合する。そのため、貫通電極方式では、上下のチップを正確に位置合わせした上で、高温下で上下のチップを接合する必要がある。しかし、高温下で上下のチップを接合する際には、チップの伸縮によって、上下のチップ間の位置ずれが生じて、上下のチップ間の電気的接続の不良が発生しやすい。
【０００９】
特許文献１には、以下のような積層チップパッケージの製造方法が記載されている。この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成して、Neo-Wafer（ネオ・ウエハ）と呼ばれる構造物を作製する。次に、このNeo-Waferを切断して、それぞれ、１つ以上のチップとこのチップの周囲を囲む樹脂と複数のリードとを含むNeo-chip（ネオ・チップ）と呼ばれる複数の構造物を作製する。チップに接続された複数のリードの端面は、Neo-chipの側面において露出する。次に、複数種類のNeo-chipを積層して積層体を作製する。この積層体において、各層毎のチップに接続された複数のリードの端面は、積層体の同じ側面において露出している。
【００１０】
非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造すると共に、この積層体の２つの側面に配線を形成することが記載されている。
【００１１】
特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。
【００１２】
特許文献３には、複数のフラッシュメモリダイを有するフラッシュメモリデバイスにおいて、１つ以上の欠陥フラッシュメモリダイを特定し、その特定されたダイへのメモリアクセスを不能化する技術が記載されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第５，９５３，５８８号明細書
【特許文献２】米国特許第７，１２７，８０７  Ｂ２号明細書
【特許文献３】米国特許出願公開第ＵＳ２００７／０１６５４６１  Ａ１号明細書
【非特許文献】
【００１４】
【非特許文献１】Keith D. Gann，“Neo-Stacking Technology”，HDI Magazine，１９９９年１２月
【発明の概要】
【発明が解決しようとする課題】
【００１５】
特許文献１に記載された製造方法では、工程数が多く、積層チップパッケージのコストが高くなるという問題点がある。また、この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成してNeo-Waferを作製するため、Neo-Waferを作製する際に複数のチップの正確な位置合わせが必要になる。この点からも、積層チップパッケージのコストが高くなる。
【００１６】
前述のように、特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。また、特許文献２には、以下のような多層モジュールの製造方法が記載されている。この製造方法では、まず、複数の多層モジュールが直交する２方向に配列されてなるモジュールアレイを複数個積層して、モジュールアレイ積層体を作製する。次に、モジュールアレイ積層体を切断して、複数の多層モジュールが積層されてなるモジュール積層体を作製する。次に、モジュール積層体に含まれる複数の多層モジュールの各々の側面に、複数の導電線を形成する。次に、モジュール積層体を個々の多層モジュールに分離する。
【００１７】
特許文献２に記載された多層モジュールでは、１つの能動層において電子的要素が占める領域の割合を大きくすることができず、その結果、集積度を大きくすることが困難である。
【００１８】
ところで、後に切断されることによって複数のチップとなるウェハにおいて、チップの歩留まり、すなわちウェハ内の全チップに対する良品のチップの割合は、９０〜９９％である場合が多い。ここで、積層チップパッケージは、複数のチップを含むことから、積層チップパッケージに含まれる全てのチップが良品である割合は、チップの歩留まりよりも小さくなる。積層チップパッケージに含まれるチップの数が多くなるほど、積層チップパッケージに含まれる全てのチップが良品である割合は小さくなる。
【００１９】
以下、積層チップパッケージによってフラッシュメモリ等のメモリデバイスを構成する場合について考える。一般的に、フラッシュメモリ等のメモリデバイスでは、欠陥のあるメモリセル列を冗長メモリセル列に置換する冗長技術によって、ある程度の数のメモリセルに欠陥があっても、メモリデバイスを正常に動作させることができるようになっている。積層チップパッケージによってメモリデバイスを構成する場合にも、複数のメモリセルを含むチップ中において、ある程度の数のメモリセルに欠陥があっても、冗長技術によって、欠陥のあるメモリセルを含むチップも使用しながら、メモリデバイスを正常に動作させることが可能である。しかし、例えば、複数のメモリセルとコントロール回路とを含むチップにおいてコントロール回路に配線不良が生じて、冗長技術を用いても正常に動作しない不良チップが生じた場合には、その不良チップは使用することができない。この場合、不良チップを良品のチップと交換することが考えられるが、その場合には、積層チップパッケージの製造コストが高くなる。
【００２０】
１つの積層チップパッケージに不良チップが含まれる可能性を低くするために、１つの積層チップパッケージに含まれるチップの数を少なくすることが考えられる。この場合、それぞれ積層チップパッケージに含まれる全てのチップが良品である複数の積層チップパッケージを電気的に接続して、所望の数のチップを含むメモリデバイスを構成することが考えられる。しかし、この場合には、複数の積層チップパッケージの同じ階層にあるチップに対応付けられる複数の信号のうちのいくつかを、積層チップパッケージ毎に変えなければならない場合が生じる。そのため、この場合には、複数の積層チップパッケージを含むメモリデバイスの配線が複雑になるという問題が生じる。
【００２１】
前述のように、特許文献３には、複数のフラッシュメモリダイを有するフラッシュメモリデバイスにおいて、１つ以上の欠陥フラッシュメモリダイを特定し、その特定されたダイへのメモリアクセスを不能化する技術が記載されている。
【００２２】
積層チップパッケージによってメモリデバイスを構成する場合においても、特許文献３に記載された技術のように、積層チップパッケージに含まれる１つ以上の不良チップを特定し、この１つ以上の不良チップへのアクセスを不能化することが考えられる。
【００２３】
しかし、積層チップパッケージにおいて、不良チップへのアクセスを不能化する場合には、以下のような２つの問題が生じる。第１の問題は、不良チップと積層チップパッケージの複数の端子が配線によって電気的に接続されているため、このことが、積層チップパッケージの誤動作の原因となり得るということである。
【００２４】
第２の問題は、所定の数のチップを含む積層チップパッケージにおいて、積層チップパッケージに含まれる全てのチップが良品である場合において所望のメモリ容量のメモリデバイスを実現できる場合には、積層チップパッケージに含まれる不良チップへのアクセスを不能化しただけでは、所望のメモリ容量のメモリデバイスを実現することができないということである。
【００２５】
本発明はかかる問題点に鑑みてなされたもので、その第１の目的は、積層された複数の半導体チップを含む同じ構成の複数の積層チップパッケージを積層し互いに電気的に接続した場合に、複数の積層チップパッケージの同じ階層にある半導体チップに対応付けられる複数の信号のうちのいくつかを、積層チップパッケージ毎に容易に変えることができるようにした積層チップパッケージおよび複合型積層チップパッケージならびにそれらの製造方法を提供することにある。
【００２６】
本発明の第２の目的は、上記第１の目的に加え、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現できるようにした複合型積層チップパッケージおよびその製造方法を提供することにある。
【課題を解決するための手段】
【００２７】
本発明の積層チップパッケージは、上面、下面および４つの側面を有する本体と、本体の少なくとも１つの側面に配置された複数の導電層を含む配線とを備えている。本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、主要部分の上面に配置されて複数の導電層に電気的に接続された複数の第１の端子と、主要部分の下面に配置されて複数の導電層に電気的に接続された複数の第２の端子とを有している。本体の上面に垂直な方向から見たときに、複数の第２の端子は、複数の第１の端子とオーバーラップする位置に配置されている。
【００２８】
複数の階層部分の各々は、半導体チップを含んでいる。複数の階層部分のうちの少なくとも１つにおいて、半導体チップは、複数の導電層のうちの２つ以上の導電層に電気的に接続されている。複数の第２の端子が、それぞれ対応する第１の端子に導電層を介して電気的に接続されることによって、互いに電気的に接続された第１の端子と第２の端子の複数の対が形成されている。複数の対は、複数の非オーバーラップ端子対を含んでいる。非オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体の上面に垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか１つの第１の端子といずれか１つの第２の端子からなる。
【００２９】
本発明の積層チップパッケージにおいて、複数の対は、更に、複数のオーバーラップ端子対を含んでいてもよい。オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体の上面に垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか１つの第１の端子といずれか１つの第２の端子からなる。
【００３０】
また、本発明の積層チップパッケージにおいて、複数の導電層は、いずれか１つの非オーバーラップ端子対に電気的に接続され且つ複数の階層部分のうちの少なくとも１つにおける半導体チップとの電気的接続に用いられるチップ接続導電層と、いずれか１つの非オーバーラップ端子対に電気的に接続され且つ複数の階層部分における複数の半導体チップのいずれにも電気的に接続されていないバイパス導電層とを含んでいてもよい。
【００３１】
また、本発明の積層チップパッケージにおいて、複数の階層部分の各々は、更に、複数の導電層に電気的に接続された複数の電極を含み、複数の第１の端子は、最も上に位置する階層部分における複数の電極を用いて構成されていてもよい。
【００３２】
また、本発明の積層チップパッケージにおいて、半導体チップは、複数のメモリセルを含んでいてもよい。
【００３３】
また、本発明の積層チップパッケージにおいて、半導体チップは、４つの側面を有し、階層部分は、更に、半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含んでいてもよい。この場合、絶縁部は、複数の導電層が配置された本体の少なくとも１つの側面に配置された少なくとも１つの端面を有していてもよい。
【００３４】
また、本発明の積層チップパッケージにおいて、複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含んでいてもよい。第１の種類の階層部分では、半導体チップは、複数の導電層のうちの２つ以上の導電層に電気的に接続されている。第２の種類の階層部分では、半導体チップは、いずれの導電層にも電気的に接続されていない。第１の種類の階層部分における半導体チップは正常に動作するものであってもよい。第２の種類の階層部分における半導体チップは正常に動作しないものであってもよい。
【００３５】
本発明の積層チップパッケージの製造方法は、本発明の積層チップパッケージを複数個製造する方法である。この製造方法は、各々が主要部分に含まれる階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、積層基礎構造物を用いて、積層チップパッケージを複数個作製する工程とを備えている。
【００３６】
本発明の積層チップパッケージの製造方法において、複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含んでいてもよい。第１の種類の階層部分では、半導体チップは、複数の導電層のうちの２つ以上の導電層に電気的に接続されている。第２の種類の階層部分では、半導体チップは、いずれの導電層にも電気的に接続されていない。第１の種類の階層部分における半導体チップは正常に動作するものであってもよい。第２の種類の階層部分における半導体チップは正常に動作しないものであってもよい。
【００３７】
本発明の積層チップパッケージの製造方法において、積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
それぞれ半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、
基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
基礎構造物前ウェハが基礎構造物になるように、正常に動作する半導体チップ予定部では半導体チップ予定部と複数の導電層のうちの２つ以上の導電層とを電気的に接続するための複数の電極を形成し、正常に動作しない半導体チップ予定部では複数の電極を形成しない工程とを含んでいてもよい。
【００３８】
本発明の複合型積層チップパッケージは、積層された複数のサブパッケージを備え、上下に隣接する２つのサブパッケージが電気的に接続されたものである。複数のサブパッケージの各々は、上面、下面および４つの側面を有する本体と、本体の少なくとも１つの側面に配置された複数の導電層を含む配線とを備えている。本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、主要部分の上面に配置されて複数の導電層に電気的に接続された複数の第１の端子と、主要部分の下面に配置されて複数の導電層に電気的に接続された複数の第２の端子とを有している。本体の上面に垂直な方向から見たときに、複数の第２の端子は、複数の第１の端子とオーバーラップする位置に配置されている。複数の階層部分の各々は、半導体チップを含んでいる。複数の階層部分のうちの少なくとも１つにおいて、半導体チップは、複数の導電層のうちの２つ以上の導電層に電気的に接続されている。複数の第２の端子が、それぞれ対応する第１の端子に導電層を介して電気的に接続されることによって、互いに電気的に接続された第１の端子と第２の端子の複数の対が形成されている。複数の対は、複数の非オーバーラップ端子対を含んでいる。非オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体の上面に垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか１つの第１の端子といずれか１つの第２の端子からなる。上下に隣接する任意の２つのサブパッケージにおいて、上側のサブパッケージにおける複数の第２の端子は、下側のサブパッケージにおける複数の第１の端子に電気的に接続されている。
【００３９】
本発明の複合型積層チップパッケージにおいて、複数の対は、更に、複数のオーバーラップ端子対を含んでいてもよい。オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体の上面に垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか１つの第１の端子といずれか１つの第２の端子からなる。
【００４０】
また、本発明の複合型積層チップパッケージにおいて、複数の導電層は、いずれか１つの非オーバーラップ端子対に電気的に接続され且つ複数の階層部分のうちの少なくとも１つにおける半導体チップとの電気的接続に用いられるチップ接続導電層と、いずれか１つの非オーバーラップ端子対に電気的に接続され且つ複数の階層部分における複数の半導体チップのいずれにも電気的に接続されていないバイパス導電層とを含んでいてもよい。
【００４１】
また、本発明の複合型積層チップパッケージにおいて、複数の階層部分の各々は、更に、複数の導電層に電気的に接続された複数の電極を含み、複数の第１の端子は、主要部分において最も上に位置する階層部分における複数の電極を用いて構成されていてもよい。
【００４２】
また、本発明の複合型積層チップパッケージにおいて、半導体チップは、複数のメモリセルを含んでいてもよい。
【００４３】
また、本発明の複合型積層チップパッケージにおいて、複数のサブパッケージのうちの少なくとも１つにおいて、複数の階層部分は、少なくとも１つの第１の種類の階層部分と、少なくとも１つの第２の種類の階層部分とを含んでいてもよい。第１の種類の階層部分では、半導体チップは、複数の導電層のうちの２つ以上の導電層に電気的に接続されている。第２の種類の階層部分では、半導体チップは、いずれの導電層にも電気的に接続されていない。この場合、複合型積層チップパッケージは、更に、複数のサブパッケージのうちのいずれかに電気的に接続された追加部分を備えていてもよい。追加部分は、少なくとも１つの追加半導体チップと、少なくとも１つの追加半導体チップが少なくとも１つの第２の種類の階層部分における半導体チップの代替となるように、複数のサブパッケージのうちのいずれかにおける複数の第１の端子または複数の第２の端子と少なくとも１つの追加半導体チップとの電気的接続関係を規定する追加部分配線とを備えている。
【００４４】
追加部分は、上面、下面および４つの側面を有する追加部分本体を備え、追加部分本体は、少なくとも１つの追加半導体チップを含んでいてもよい。この場合、追加部分配線は、追加部分本体の少なくとも１つの側面に配置された複数の追加部分導電層と、追加部分本体の上面に配置されて複数の追加部分導電層に電気的に接続された複数の第１の追加部分端子と、追加部分本体の下面に配置されて複数の追加部分導電層に電気的に接続された複数の第２の追加部分端子とを含んでいてもよい。また、階層部分内の半導体チップおよび追加半導体チップは、それぞれ、複数のメモリセルを含んでいてもよい。
【００４５】
本発明の第１の複合型積層チップパッケージの製造方法は、複数のサブパッケージを備えた複合型積層チップパッケージを製造する方法であって、複数のサブパッケージを作製する工程と、複数のサブパッケージを積層し且つ互いに電気的に接続する工程とを備えている。
【００４６】
本発明の第２の複合型積層チップパッケージの製造方法は、複数のサブパッケージと追加部分とを備えた複合型積層チップパッケージを製造する方法であって、複数のサブパッケージを作製する工程と、追加部分を作製する工程と、複数のサブパッケージと追加部分とを積層し且つ互いに電気的に接続する工程とを備えている。
【発明の効果】
【００４７】
本発明の積層チップパッケージ、複合型積層チップパッケージまたはそれらの製造方法によれば、積層チップパッケージ（サブパッケージ）における第１の端子と第２の端子の複数の対は、複数の非オーバーラップ端子対を含む。これにより、本発明によれば、同じ構成の複数の積層チップパッケージ（サブパッケージ）を積層し互いに電気的に接続した場合に、複数の積層チップパッケージ（サブパッケージ）の同じ階層にある半導体チップに対応付けられる複数の信号のうちのいくつかを、積層チップパッケージ（サブパッケージ）毎に容易に変えることが可能になるという効果を奏する。
【００４８】
また、本発明の複合型積層チップパッケージまたはその製造方法によれば、複数のサブパッケージと追加部分とを積層し、追加部分を、複数のサブパッケージのうちのいずれかに電気的に接続することにより、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現することが可能になるという効果を奏する。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施の形態に係る複合型積層チップパッケージの斜視図である。
【図２】本発明の第１の実施の形態に係る積層チップパッケージの斜視図である。
【図３】下側から見た図２の積層チップパッケージを示す斜視図である。
【図４】図２に示した積層チップパッケージに含まれる１つの階層部分を示す平面図である。
【図５】図４に示した階層部分を示す斜視図である。
【図６】本発明の第１の実施の形態に係る積層チップパッケージにおける複数の第２の端子と下面配線を上から見た状態で示す平面図である。
【図７】本発明の第１の実施の形態における追加部分の第１の例を示す斜視図である。
【図８】下側から見た図７の追加部分を示す斜視図である。
【図９】本発明の第１の実施の形態における追加部分の第２の例を示す斜視図である。
【図１０】本発明の第１の実施の形態における追加部分の第３の例を示す斜視図である。
【図１１】本発明の第１の実施の形態における追加部分の第４の例を示す斜視図である。
【図１２】本発明の第１の実施の形態における、１つの追加部分を含む複合型積層チップパッケージの第１の例を示す斜視図である。
【図１３】本発明の第１の実施の形態における、１つの追加部分を含む複合型積層チップパッケージの第２の例を示す斜視図である。
【図１４】本発明の第１の実施の形態における、１つの追加部分を含む複合型積層チップパッケージの第３の例を示す斜視図である。
【図１５】本発明の第１の実施の形態における、２つの追加部分を含む複合型積層チップパッケージの例を示す斜視図である。
【図１６】本発明の第１の実施の形態に係る複合型積層チップパッケージを用いたメモリデバイスの構成を示すブロック図である。
【図１７】図１６に示したメモリデバイスにおいて不良の半導体チップが存在する場合の対処方法を示すブロック図である。
【図１８】半導体チップに含まれるメモリセルの一例を示す断面図である。
【図１９】本発明の第１の実施の形態に係る複合型積層チップパッケージの製造方法における一工程で作製される基礎構造物前ウェハを示す平面図である。
【図２０】図１９に示した基礎構造物前ウェハの一部を拡大して示す平面図である。
【図２１】図２０における２１−２１線断面図である。
【図２２】図２０に示した工程に続く工程を示す平面図である。
【図２３】図２２における２３−２３線断面図である。
【図２４】図２３に示した工程に続く工程を示す断面図である。
【図２５】図２４に示した工程に続く工程を示す断面図である。
【図２６】図２５に示した工程に続く工程を示す断面図である。
【図２７】図２６に示した工程に続く工程を示す断面図である。
【図２８】図２７に示した工程を示す平面図である。
【図２９】図２７に示した工程に続く工程を示す断面図である。
【図３０】図２９に示した工程に続く工程を示す断面図である。
【図３１】図３０に示した工程に続く工程を示す断面図である。
【図３２】図３１に示した工程に続く工程で作製される第１の積層基礎構造物の一部を示す断面図である。
【図３３】図３２に示した工程に続く工程で作製される第２の積層基礎構造物を示す斜視図である。
【図３４】図３３に示した第２の積層基礎構造物の側面図である。
【図３５】第２の積層基礎構造物を切断して得られたブロックの一例を示す斜視図である。
【図３６】図３５に示した工程に続く工程を示す説明図である。
【図３７】図３６に示した工程に続く工程において並べられた複数のブロック集合体を示す斜視図である。
【図３８】本発明の第１の実施の形態における配線を形成する工程中の一工程を示す断面図である。
【図３９】図３８に示した工程に続く工程を示す断面図である。
【図４０】図３９に示した工程に続く工程を示す断面図である。
【図４１】図４０に示した工程に続く工程を示す断面図である。
【図４２】図４１に示した工程に続く工程を示す断面図である。
【図４３】図４２に示した工程に続く工程を示す説明図である。
【図４４】上下に隣接する２つのサブパッケージの端子同士の接続部分を示す側面図である。
【図４５】上下に隣接する２つのサブパッケージの端子間の位置ずれについて説明するための説明図である。
【図４６】２つのサブパッケージを積層する方法の一例を示す斜視図である。
【図４７】本発明の第２の実施の形態に係る積層チップパッケージの斜視図である。
【図４８】本発明の第３の実施の形態に係る複合型積層チップパッケージの斜視図である。
【図４９】本発明の第３の実施の形態に係る積層チップパッケージの斜視図である。
【図５０】下側から見た図４９の積層チップパッケージを示す斜視図である。
【図５１】図４９に示した積層チップパッケージに含まれる１つの階層部分を示す平面図である。
【図５２】図５１に示した階層部分を示す斜視図である。
【図５３】本発明の第４の実施の形態に係る複合型積層チップパッケージの斜視図である。
【図５４】本発明の第４の実施の形態に係る積層チップパッケージの斜視図である。
【図５５】下側から見た図５４の積層チップパッケージを示す斜視図である。
【図５６】図５４に示した積層チップパッケージに含まれる１つの階層部分を示す平面図である。
【図５７】図５６に示した階層部分を示す斜視図である。
【図５８】本発明の第４の実施の形態に係る積層チップパッケージにおける複数の第２の端子と下面配線を上から見た状態で示す平面図である。
【図５９】本発明の第４の実施の形態における追加部分の第１の例を示す斜視図である。
【図６０】下側から見た図５９の追加部分を示す斜視図である。
【図６１】本発明の第４の実施の形態における追加部分の第２の例を示す斜視図である。
【図６２】本発明の第４の実施の形態における、１つの追加部分を含む複合型積層チップパッケージの第１の例を示す斜視図である。
【図６３】本発明の第４の実施の形態における、１つの追加部分を含む複合型積層チップパッケージの第２の例を示す斜視図である。
【発明を実施するための形態】
【００５０】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１ないし図６を参照して、本発明の第１の実施の形態に係る積層チップパッケージおよび複合型積層チップパッケージの構成について説明する。図１は、本実施の形態に係る複合型積層チップパッケージの斜視図である。図２は、本実施の形態に係る積層チップパッケージの斜視図である。図３は、下側から見た図２の積層チップパッケージを示す斜視図である。図４は、図２に示した積層チップパッケージに含まれる１つの階層部分を示す平面図である。図５は、図４に示した階層部分を示す斜視図である。図６は、本実施の形態に係る積層チップパッケージにおける複数の第２の端子と下面配線を上から見た状態で示す平面図である。
【００５１】
図１に示したように、本実施の形態に係る複合型積層チップパッケージ１は、積層された複数のサブパッケージを備え、上下に隣接する２つのサブパッケージが電気的に接続されたものである。図１には、複合型積層チップパッケージ１が２つのサブパッケージ１Ａ，１Ｂを備え、サブパッケージ１Ａがサブパッケージ１Ｂの上に配置された例を示している。以下、任意のサブパッケージに関しては、符号１Ｓを付して表す。サブパッケージ１Ｓは、本実施の形態に係る積層チップパッケージである。
【００５２】
図２および図３に示したように、サブパッケージ１Ｓは、上面２ａ、下面２ｂ、および４つの側面２ｃ，２ｄ，２ｅ，２ｆを有する本体２を備えている。側面２ｃ，２ｄは互いに反対側を向き、側面２ｅ，２ｆは互いに反対側を向いている。サブパッケージ１Ｓは、更に、本体２の少なくとも１つの側面に配置された複数の導電層Ｗを含む配線３を備えている。図２および図３に示した例では、複数の導電層Ｗは、側面２ｃにのみ配置されている。本体２は、積層された複数の階層部分１０を含むと共に上面２Ｍａと下面２Ｍｂを有する主要部分２Ｍを有している。
【００５３】
本体２は、更に、主要部分２Ｍの上面２Ｍａに配置されて複数の導電層Ｗに電気的に接続された複数の第１の端子４と、主要部分２Ｍの下面２Ｍｂに配置されて複数の導電層Ｗに電気的に接続された複数の第２の端子５とを含んでいる。本体２は、更に、上面配線４Ｗと、下面配線５Ｗと、絶縁層８とを含んでいる。上面配線４Ｗは、主要部分２Ｍの上面２Ｍａにおいて複数の第１の端子４と複数の導電層Ｗとを電気的に接続する。下面配線５Ｗは、主要部分２Ｍの下面２Ｍｂにおいて複数の第２の端子５と複数の導電層Ｗとを電気的に接続する。絶縁層８は、主要部分２Ｍの下面２Ｍｂにおいて複数の第２の端子５の周囲に配置されて、下面配線５Ｗを覆っている。図２および図３では、絶縁層８を破線で示している。
【００５４】
本体２の上面２ａに垂直な方向から見たときに、複数の第２の端子５は、複数の第１の端子４とオーバーラップする位置に配置されている。従って、２つのサブパッケージ１Ｓを上下に配置した場合、上側のサブパッケージ１Ｓにおける複数の第２の端子５は、下側のサブパッケージ１Ｓにおける複数の第１の端子４に対向する。本実施の形態では、複数のサブパッケージ１Ｓを積層する場合、上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、上側のサブパッケージ１Ｓにおける複数の第２の端子５は、下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続される。
【００５５】
端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。この場合には、半田層が加熱により溶融された後、固化することによって、上側のサブパッケージ１Ｓにおける複数の第２の端子５が下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続される。
【００５６】
複数の階層部分１０は、主要部分２Ｍの上面２Ｍａと下面２Ｍｂの間において積層されている。上下に隣接する２つの階層部分１０は、例えば接着剤によって接合されている。図２および図３には、一例として、主要部分２Ｍが、４つの階層部分１０を含んでいる例を示している。しかし、主要部分２Ｍに含まれる階層部分１０の数は４つに限らず、複数であればよい。以下、図２および図３に示したサブパッケージ１Ｓに含まれる４つの階層部分１０を互いに区別して表す場合には、４つの階層部分１０を上から順に符号１０Ｓ１，１０Ｓ２，１０Ｓ３，１０Ｓ４を付して表す。
【００５７】
次に、図４および図５を参照して、階層部分１０について説明する。階層部分１０は、半導体チップ３０を含んでいる。半導体チップ３０は、デバイスが形成された第１の面３０ａと、その反対側の第２の面３０ｂと、互いに反対側を向いた第１の側面３０ｃおよび第２の側面３０ｄ、ならびに互いに反対側を向いた第３の側面３０ｅおよび第４の側面３０ｆを有している。側面３０ｃ，３０ｄ，３０ｅ，３０ｆは、それぞれ、本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向いている。
【００５８】
階層部分１０は、更に、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１と、複数の導電層Ｗに電気的に接続された複数の電極３２とを含んでいる。絶縁部３１は、複数の導電層Ｗが配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面３１ａを有している。図４および図５に示した例では、絶縁部３１は、半導体チップ３０の４つの側面の全てを覆い、絶縁部３１は、本体２の４つの側面に配置された４つの端面３１ａを有している。電極３２は、複数の導電層Ｗが配置された本体２の少なくとも１つの側面に配置された端面３２ｃを有し、この端面３２ｃに導電層Ｗが電気的に接続されている。
【００５９】
１つのサブパッケージ１Ｓにおける複数の階層部分１０のうちの少なくとも１つにおいて、半導体チップ３０は、複数の電極３２のうちの２つ以上の電極３２を介して、複数の導電層Ｗのうちの２つ以上の導電層Ｗに電気的に接続されている。
【００６０】
以下、本実施の形態における複数の端子４，５、複数の導電層Ｗおよび複数の電極３２について詳しく説明する。本実施の形態では、複数の第２の端子５が、それぞれ対応する第１の端子４に導電層Ｗを介して電気的に接続されることによって、互いに電気的に接続された第１の端子４と第２の端子５の複数の対が形成されている。複数の対は、複数の非オーバーラップ端子対を含み、非オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか１つの第１の端子４といずれか１つの第２の端子５からなる。複数の対は、更に、複数のオーバーラップ端子対を含み、オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか１つの第１の端子４といずれか１つの第２の端子５からなる。
【００６１】
図２および図３に示した例では、複数の第１の端子４は、第１の種類の端子４Ａ１，４Ａ２，４Ａ３，４Ａ４と、第２の種類の端子４Ｂ１，４Ｂ２，４Ｂ３，４Ｂ４，４Ｂ５，４Ｂ６と、第３の種類の端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４，４Ｃ５，４Ｃ６とを含んでいる。同様に複数の第２の端子５は、第１の種類の端子５Ａ１，５Ａ２，５Ａ３，５Ａ４と、第２の種類の端子５Ｂ１，５Ｂ２，５Ｂ３，５Ｂ４，５Ｂ５，５Ｂ６と、第３の種類の端子５Ｃ１，５Ｃ２，５Ｃ３，５Ｃ４，５Ｃ５，５Ｃ６とを含んでいる。端子５Ａ１〜５Ａ４，５Ｂ１〜５Ｂ６，５Ｃ１〜５Ｃ６は、それぞれ、端子４Ａ１〜４Ａ４，４Ｂ１〜４Ｂ６，４Ｃ１〜４Ｃ６と対を形成している。
【００６２】
端子の対（４Ａ１，５Ａ１）、（４Ａ２，５Ａ２）、（４Ａ３，５Ａ３）、（４Ａ４，５Ａ４）の各々における第１の端子４と第２の端子５は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップする位置にある。従って、これらの対は、オーバーラップ端子対である。
【００６３】
端子の対（４Ｂ１，５Ｂ１）、（４Ｂ２，５Ｂ２）、（４Ｂ３，５Ｂ３）、（４Ｂ４，５Ｂ４）、（４Ｂ５，５Ｂ５）、（４Ｂ６，５Ｂ６）、（４Ｃ１，５Ｃ１）、（４Ｃ２，５Ｃ２）、（４Ｃ３，５Ｃ３）、（４Ｃ４，５Ｃ４）、（４Ｃ５，５Ｃ５）、（４Ｃ６，５Ｃ６）の各々における第１の端子４と第２の端子５は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップしない位置にある。従って、これらの対は、非オーバーラップ端子対である。
【００６４】
本体２の上面２ａに垂直な方向から見たときに、端子５Ｂ１，５Ｂ２，５Ｂ３，５Ｂ４，５Ｂ５，５Ｂ６，５Ｃ１，５Ｃ２，５Ｃ３，５Ｃ４，５Ｃ５，５Ｃ６は、それぞれ、端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４，４Ｃ５，４Ｃ６，４Ｂ１，４Ｂ２，４Ｂ３，４Ｂ４，４Ｂ５，４Ｂ６とオーバーラップする位置にある。
【００６５】
複数の導電層Ｗは、第１の種類の導電層ＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４と、第２の種類の導電層ＷＢ１，ＷＢ２，ＷＢ３，ＷＢ４，ＷＢ５，ＷＢ６と、第３の種類の導電層ＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４，ＷＣ５，ＷＣ６とを含んでいる。第１の種類の導電層ＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４は、それぞれ、オーバーラップ端子対（４Ａ１，５Ａ１）、（４Ａ２，５Ａ２）、（４Ａ３，５Ａ３）、（４Ａ４，５Ａ４）の各々における第１の端子４と第２の端子５を電気的に接続している。第１の種類の複数の導電層ＷＡ１〜ＷＡ４は、主要部分２Ｍ内の全ての階層部分１０に共通する用途を有するものである。
【００６６】
第２の種類の導電層ＷＢ１，ＷＢ２，ＷＢ３，ＷＢ４，ＷＢ５，ＷＢ６は、それぞれ、非オーバーラップ端子対（４Ｂ１，５Ｂ１）、（４Ｂ２，５Ｂ２）、（４Ｂ３，５Ｂ３）、（４Ｂ４，５Ｂ４）、（４Ｂ５，５Ｂ５）、（４Ｂ６，５Ｂ６）の各々における第１の端子４と第２の端子５を電気的に接続している。第２の種類の導電層ＷＢ１〜ＷＢ６は、主要部分２Ｍ内の複数の階層部分１０における複数の半導体チップ３０のいずれにも電気的に接続されていない。従って、第２の種類の導電層ＷＢ１〜ＷＢ６は、本発明におけるバイパス導電層である。
【００６７】
第３の種類の導電層ＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４，ＷＣ５，ＷＣ６は、それぞれ、非オーバーラップ端子対（４Ｃ１，５Ｃ１）、（４Ｃ２，５Ｃ２）、（４Ｃ３，５Ｃ３）、（４Ｃ４，５Ｃ４）、（４Ｃ５，５Ｃ５）、（４Ｃ６，５Ｃ６）の各々における第１の端子４と第２の端子５を電気的に接続している。第３の種類の導電層ＷＣ１〜ＷＣ６は、主要部分２Ｍ内の複数の階層部分１０のうちの少なくとも１つにおける半導体チップ３０との電気的接続に用いられる。従って、第３の種類の導電層ＷＣ１〜ＷＣ６は、本発明におけるチップ接続導電層である。
【００６８】
図２に示したように、主要部分２Ｍの上面２Ｍａにおいて、第１の端子４Ａ１〜４Ａ４，４Ｂ１〜４Ｂ６，４Ｃ１〜４Ｃ６は、それぞれ、それらに最も近い位置にある導電層ＷＡ１〜ＷＡ４，ＷＢ１〜ＷＢ６，ＷＣ１〜ＷＣ６に電気的に接続されている。また、図３に示したように、主要部分２Ｍの下面２Ｍｂにおいて、複数の第２の端子５のうちの端子５Ａ１〜５Ａ４は、それぞれ、それらに最も近い位置にある導電層ＷＡ１〜ＷＡ４に電気的に接続されている。しかし、複数の第２の端子５のうちの端子５Ｂ１〜５Ｂ６，５Ｃ１〜５Ｃ６は、それぞれ、それらに最も近い位置にある導電層に隣接する導電層ＷＢ１〜ＷＢ６，ＷＣ１〜ＷＣ６に電気的に接続されている。
【００６９】
図４および図５に示したように、複数の電極３２は、以下の第１ないし第４の種類の電極を含んでいる。第１の種類の電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、それぞれ、本体２の上面２ａに垂直な方向から見たときに端子４Ａ１，４Ａ２，４Ａ３，４Ａ４に対応する位置にある。また、第１の種類の電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、第１の種類の導電層ＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４に電気的に接続されている。主要部分２Ｍ内の複数の階層部分１０のうちの少なくとも１つにおいて、第１の種類の電極３２Ａ１〜３２Ａ４は、半導体チップ３０に接触してこれに電気的に接続されている。図４において、電極３２Ａ１〜３２Ａ４中の破線の四角は、電極３２Ａ１〜３２Ａ４のうち半導体チップ３０に接触している部分を表している。
【００７０】
第２の種類の電極３２Ｂ１，３２Ｂ２，３２Ｂ３，３２Ｂ４，３２Ｂ５，３２Ｂ６は、それぞれ、本体２の上面２ａに垂直な方向から見たときに端子４Ｂ１，４Ｂ２，４Ｂ３，４Ｂ４，４Ｂ５，４Ｂ６に対応する位置にある。また、第２の種類の電極３２Ｂ１，３２Ｂ２，３２Ｂ３，３２Ｂ４，３２Ｂ５，３２Ｂ６は、それぞれ、第２の種類の導電層ＷＢ１，ＷＢ２，ＷＢ３，ＷＢ４，ＷＢ５，ＷＢ６に電気的に接続されている。
【００７１】
第３の種類の電極３２Ｃ１，３２Ｃ２，３２Ｃ３，３２Ｃ４，３２Ｃ５，３２Ｃ６は、それぞれ、本体２の上面２ａに垂直な方向から見たときに端子４Ｃ１，４Ｃ２，４Ｃ３，４Ｃ４，４Ｃ５，４Ｃ６に対応する位置にある。また、第３の種類の電極３２Ｃ１，３２Ｃ２，３２Ｃ３，３２Ｃ４，３２Ｃ５，３２Ｃ６は、それぞれ、第３の種類の導電層ＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４，ＷＣ５，ＷＣ６に電気的に接続されている。第２の種類の電極３２Ｂ１〜３２Ｂ６と第３の種類の電極３２Ｃ１〜３２Ｃ６は、半導体チップ３０に接触しない。
【００７２】
第４の種類の電極３２Ｄ１，３２Ｄ２は、階層部分１０毎に異なる信号が対応付けられる電極である。第４の種類の電極３２Ｄ１は、分岐した２つの枝部を有している。２つの枝部は、本体２の側面２ｃに配置された２つの端面を有している。この２つの端面は、それぞれ、２つの電極３２Ｃ１，３２Ｃ２の端面の近傍に配置されている。第４の種類の電極３２Ｄ２は、分岐した４つの枝部を有している。４つの枝部は、本体２の側面２ｃに配置された４つの端面を有している。この４つの端面は、それぞれ、４つの電極３２Ｃ３，３２Ｃ４，３２Ｃ５，３２Ｃ６の端面の近傍に配置されている。また、主要部分２Ｍ内の複数の階層部分１０のうちの少なくとも１つにおいて、第４の種類の電極３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触してこれに電気的に接続されている。図４において、電極３２Ｄ１，３２Ｄ２中の破線の四角は、電極３２Ｄ１，３２Ｄ２のうち半導体チップ３０に接触している部分を表している。
【００７３】
階層部分１０Ｓ１，１０Ｓ２では、導電層ＷＣ１が部分的に幅広に形成されることによって、導電層ＷＣ１は電極３２Ｄ１の１つの枝部の端面に接している。これにより、階層部分１０Ｓ１，１０Ｓ２の電極３２Ｄ１は、導電層ＷＣ１に電気的に接続されている。また、階層部分１０Ｓ１では、導電層ＷＣ３が部分的に幅広に形成されることによって、導電層ＷＣ３は電極３２Ｄ２の１つの枝部の端面に接している。これにより、階層部分１０Ｓ１の電極３２Ｄ２は、導電層ＷＣ３に電気的に接続されている。また、階層部分１０Ｓ２では、導電層ＷＣ４が部分的に幅広に形成されることによって、導電層ＷＣ４は電極３２Ｄ２の１つの枝部の端面に接している。これにより、階層部分１０Ｓ２の電極３２Ｄ２は、導電層ＷＣ４に電気的に接続されている。
【００７４】
階層部分１０Ｓ３，１０Ｓ４では、導電層ＷＣ２が部分的に幅広に形成されることによって、導電層ＷＣ２は電極３２Ｄ１の１つの枝部の端面に接している。これにより、階層部分１０Ｓ３，１０Ｓ４の電極３２Ｄ１は、導電層ＷＣ２に電気的に接続されている。また、階層部分１０Ｓ３では、導電層ＷＣ５が部分的に幅広に形成されることによって、導電層ＷＣ５は電極３２Ｄ２の１つの枝部の端面に接している。これにより、階層部分１０Ｓ３の電極３２Ｄ２は、導電層ＷＣ５に電気的に接続されている。また、階層部分１０Ｓ４では、導電層ＷＣ６が部分的に幅広に形成されることによって、導電層ＷＣ６は電極３２Ｄ２の１つの枝部の端面に接している。これにより、階層部分１０Ｓ４の電極３２Ｄ２は、導電層ＷＣ６に電気的に接続されている。
【００７５】
主要部分２Ｍにおいて最も上に位置する階層部分１０以外の階層部分１０では、絶縁部３１は、半導体チップ３０の第１の面３０ａおよび複数の電極３２も覆っている。主要部分２Ｍにおいて最も上に位置する階層部分１０では、絶縁部３１は、電極３２Ｄ１，３２Ｄ２以外の複数の電極３２の一部を覆わずに、半導体チップ３０の第１の面３０ａと電極３２の他の部分を覆っている。絶縁部３１によって覆われていない電極３２の一部は、導体パッドを形成している。この導体パッドの上には導体層が形成されている。これら導体パッドおよび導体層は、第１の端子４を構成している。このように、本実施の形態では、複数の第１の端子４は、主要部分２Ｍにおいて最も上に位置する階層部分１０における電極３２Ｄ１，３２Ｄ２以外の複数の電極３２を用いて構成されている。主要部分２Ｍにおいて最も上に位置する階層部分１０の複数の電極３２における絶縁部３１に覆われた部分は、上面配線４Ｗとなる。図１ないし図３では、最も上に位置する階層部分１０における絶縁部３１の一部を破線で表している。
【００７６】
サブパッケージ１Ｓ内の複数の階層部分１０は、少なくとも１つの第１の種類の階層部分を含んでいる。サブパッケージ１Ｓ内の複数の階層部分１０は、更に、少なくとも１つの第２の種類の階層部分を含んでいてもよい。第１の種類の階層部分における半導体チップ３０は正常に動作するものであり、第２の種類の階層部分における半導体チップ３０は正常に動作しないものである。以下、正常に動作する半導体チップ３０を良品の半導体チップ３０と言い、正常に動作しない半導体チップ３０を不良の半導体チップ３０と言う。以下、第１の種類の階層部分と第２の種類の階層部分とを区別する場合には、第１の種類の階層部分については符号１０Ａで表し、第２の種類の階層部分については符号１０Ｂで表す。
【００７７】
第１の種類の階層部分１０Ａでは、半導体チップ３０は、複数の導電層Ｗのうちの２つ以上の導電層Ｗに電気的に接続されている。具体的には、第１の種類の階層部分１０Ａでは、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触してこれに電気的に接続されている。これにより、第１の種類の階層部分１０Ａでは、半導体チップ３０は、導電層ＷＡ１〜ＷＡ４と、導電層ＷＣ１，ＷＣ２の一方と、導電層ＷＣ３〜ＷＣ６のいずれかに電気的に接続されている。第２の種類の階層部分１０Ｂでは、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触していない。従って、第２の種類の階層部分１０Ｂでは、半導体チップ３０は、いずれの導電層Ｗにも電気的に接続されていない。
【００７８】
複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合には、複数のサブパッケージ１Ｓに後で説明する追加部分を加えて、複合型積層チップパッケージ１を構成する。これについては、後で詳しく説明する。
【００７９】
半導体チップ３０は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリを構成するメモリチップであってもよい。この場合、半導体チップ３０は、複数のメモリセルを含んでいる。この場合には、複数の半導体チップ３０を含む複合型積層チップパッケージ１によって、大容量のメモリデバイスを実現することができる。また、本実施の形態に係る複合型積層チップパッケージ１によれば、複合型積層チップパッケージ１に含まれる半導体チップ３０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリデバイスを容易に実現することができる。
【００８０】
半導体チップ３０が複数のメモリセルを含んでいる場合、半導体チップ３０が１つ以上の欠陥のあるメモリセルを含んでいても、冗長技術によって正常に動作させることができる場合には、その半導体チップ３０は、良品の半導体チップである。
【００８１】
半導体チップ３０は、メモリチップに限らず、ＣＰＵ、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。
【００８２】
本実施の形態に係る積層チップパッケージであるサブパッケージ１Ｓは、それぞれ導電層Ｗによって互いに電気的に接続された第１の端子４と第２の端子５の複数の対を含んでいる。この複数の対は、複数の非オーバーラップ端子対を含んでいる。これにより、本実施の形態によれば、同じ構成の複数のサブパッケージ１Ｓを積層し互いに電気的に接続した場合に、複数のサブパッケージ１Ｓの同じ階層にある半導体チップ３０に対応付けられる複数の信号のうちのいくつかを、サブパッケージ１Ｓ毎に容易に変えることができる。
【００８３】
以下、本実施の形態に係る複合型積層チップパッケージ１を用いてメモリデバイスを実現する場合を例にとって、積層チップパッケージおよび複合型積層チップパッケージ１について更に詳しく説明する。図１６は、本実施の形態に係る複合型積層チップパッケージ１を用いたメモリデバイスの構成を示すブロック図である。このメモリデバイスは、８つのメモリチップＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８と、これらのメモリチップを制御するコントローラ９０とを備えている。
【００８４】
メモリチップＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８は、それぞれ、図１に示したサブパッケージ１Ａにおける階層部分１０Ｓ１，１０Ｓ２，１０Ｓ３，１０Ｓ４ならびにサブパッケージ１Ｂにおける階層部分１０Ｓ１，１０Ｓ２，１０Ｓ３，１０Ｓ４内の半導体チップ３０である。各メモリチップは、複数のメモリセルと、アドレスデコーダ等の周辺回路とを含んでいる。コントローラ９０は、複合型積層チップパッケージ１とは別に設けられ、サブパッケージ１Ａの複数の第１の端子４またはサブパッケージ１Ｂの複数の第２の端子５に電気的に接続される。
【００８５】
メモリデバイスは、更に、コントローラ９０と８つのメモリチップを電気的に接続するデータバス９１と、コントローラ９０と８つのメモリチップを電気的に接続する１つ以上の共通線９２とを備えている。８つのメモリチップは、それぞれ、データバス９１が電気的に接続される複数の電極パッドと、１つ以上の共通線９２が電気的に接続される１つ以上の電極パッドとを有している。データバス９１は、アドレス、コマンド、データ等を伝達する。１つ以上の共通線９２には、電源線や、データバス９１が伝達する信号以外の信号であって８つのメモリチップで共通に利用される信号を伝達する信号線がある。
【００８６】
８つのメモリチップは、それぞれ、更に、チップイネーブル信号が入力される電極パッドＣＥと、レディー／ビジー信号を出力する電極パッドＲ／Ｂを有している。チップイネーブル信号は、メモリチップの選択と非選択を制御する信号である。レディー／ビジー信号は、メモリチップの動作状態を示す信号である。
【００８７】
図１６に示したメモリデバイスは、更に、信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４を備えている。信号線９３Ｃ１は、コントローラ９０とメモリチップＭＣ１，ＭＣ２の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ１を伝達する。信号線９３Ｃ２は、コントローラ９０とメモリチップＭＣ３，ＭＣ４の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ２を伝達する。信号線９３Ｃ３は、コントローラ９０とメモリチップＭＣ５，ＭＣ６の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ３を伝達する。信号線９３Ｃ４は、コントローラ９０とメモリチップＭＣ７，ＭＣ８の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ４を伝達する。このように、図１６に示した例では、信号線９３Ｃ１をメモリチップＭＣ１，ＭＣ２で共用し、信号線９３Ｃ２をメモリチップＭＣ３，ＭＣ４で共用し、信号線９３Ｃ３をメモリチップＭＣ５，ＭＣ６で共用し、信号線９３Ｃ４をメモリチップＭＣ７，ＭＣ８で共用している。しかし、信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４の代りに、メモリチップ毎に異なるチップイネーブル信号を伝達する８つの信号線を設けてもよい。
【００８８】
図１６に示したメモリデバイスは、更に、信号線９３Ｒ１，９３Ｒ２，９３Ｒ３，９３Ｒ４，９３Ｒ５，９３Ｒ６，９３Ｒ７，９３Ｒ８を備えている。信号線９３Ｒ１〜９３Ｒ８の各一端はコントローラ９０に電気的に接続されている。信号線９３Ｒ１〜９３Ｒ８の他端は、それぞれ、メモリチップＭＣ１〜ＭＣ８の電極パッドＲ／Ｂに電気的に接続されている。信号線９３Ｒ１〜９３Ｒ８は、それぞれ、レディー／ビジー信号Ｒ／Ｂ１〜Ｒ／Ｂ８を伝達する。
【００８９】
以下、図２に示したサブパッケージ１Ｓを図１における上側のサブパッケージ１Ａとみなし、図３に示したサブパッケージ１Ｓを図１における下側のサブパッケージ１Ｂとみなして、サブパッケージ１Ａ，１Ｂにおける複数の導電層Ｗと、図１６に示した複数の信号線との関係について説明する。
【００９０】
サブパッケージ１Ａの端子４Ａ１〜４Ａ４は、サブパッケージ１Ａの導電層ＷＡ１〜ＷＡ４を介して、サブパッケージ１Ａの端子５Ａ１〜５Ａ４に電気的に接続されている。サブパッケージ１Ａの端子５Ａ１〜５Ａ４は、サブパッケージ１Ｂの端子４Ａ１〜４Ａ４に電気的に接続されている。サブパッケージ１Ｂの端子４Ａ１〜４Ａ４は、サブパッケージ１Ｂの導電層ＷＡ１〜ＷＡ４を介して、サブパッケージ１Ｂの端子５Ａ１〜５Ａ４に電気的に接続されている。このようして形成されたサブパッケージ１Ａの端子４Ａ１〜４Ａ４からサブパッケージ１Ｂの端子５Ａ１〜５Ａ４に至る複数の電気的経路は、データバス９１と１つ以上の共通線９２の一部を構成する。
【００９１】
サブパッケージ１Ａの端子４Ｃ１は、サブパッケージ１Ａの導電層ＷＣ１を介して、サブパッケージ１Ａの端子５Ｃ１に電気的に接続されている。サブパッケージ１Ａの端子５Ｃ１は、サブパッケージ１Ｂの端子４Ｂ１に電気的に接続されている。サブパッケージ１Ｂの端子４Ｂ１は、サブパッケージ１Ｂの導電層ＷＢ１を介して、サブパッケージ１Ｂの端子５Ｂ１に電気的に接続されている。このようにして、サブパッケージ１Ａの端子４Ｃ１、サブパッケージ１Ａの導電層ＷＣ１、サブパッケージ１Ａの端子５Ｃ１、サブパッケージ１Ｂの端子４Ｂ１、サブパッケージ１Ｂの導電層ＷＢ１およびサブパッケージ１Ｂの端子５Ｂ１を経由する電気的経路が形成される。この電気的経路は、図１６に示した信号線９３Ｃ１の一部を構成する。この電気的経路には、サブパッケージ１Ａの端子４Ｃ１またはサブパッケージ１Ｂの端子５Ｂ１を介して、チップイネーブル信号ＣＥ１が与えられる。上記電気的経路は、サブパッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップ３０のうち、サブパッケージ１Ａの階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０すなわちメモリチップＭＣ１，ＭＣ２にのみ電気的に接続されている。なぜならば、この電気的経路は、サブパッケージ１Ａでは階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０に電気的に接続されたチップ接続導電層ＷＣ１を経由するが、サブパッケージ１Ｂではバイパス導電層ＷＢ１を経由するからである。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ１，ＭＣ２にのみチップイネーブル信号ＣＥ１を与えることのできる電気的経路が形成される。
【００９２】
同様にして、サブパッケージ１Ａの端子４Ｃ２、サブパッケージ１Ａの導電層ＷＣ２、サブパッケージ１Ａの端子５Ｃ２、サブパッケージ１Ｂの端子４Ｂ２、サブパッケージ１Ｂの導電層ＷＢ２およびサブパッケージ１Ｂの端子５Ｂ２を経由する電気的経路が形成される。この電気的経路は、図１６に示した信号線９３Ｃ２の一部を構成する。この電気的経路には、サブパッケージ１Ａの端子４Ｃ２またはサブパッケージ１Ｂの端子５Ｂ２を介して、チップイネーブル信号ＣＥ２が与えられる。上記電気的経路は、サブパッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップのうち、サブパッケージ１Ａの階層部分１０Ｓ３，１０Ｓ４内の半導体チップすなわちメモリチップＭＣ３，ＭＣ４にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ３，ＭＣ４にのみチップイネーブル信号ＣＥ２を与えることのできる電気的経路が形成される。
【００９３】
また、サブパッケージ１Ａの端子４Ｂ１、サブパッケージ１Ａの導電層ＷＢ１、サブパッケージ１Ａの端子５Ｂ１、サブパッケージ１Ｂの端子４Ｃ１、サブパッケージ１Ｂの導電層ＷＣ１およびサブパッケージ１Ｂの端子５Ｃ１を経由する電気的経路が形成される。この電気的経路は、図１６に示した信号線９３Ｃ３の一部を構成する。この電気的経路には、サブパッケージ１Ａの端子４Ｂ１またはサブパッケージ１Ｂの端子５Ｃ１を介して、チップイネーブル信号ＣＥ３が与えられる。上記電気的経路は、サブパッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップのうち、サブパッケージ１Ｂの階層部分１０Ｓ１，１０Ｓ２内の半導体チップすなわちメモリチップＭＣ５，ＭＣ６にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ５，ＭＣ６にのみチップイネーブル信号ＣＥ３を与えることのできる電気的経路が形成される。
【００９４】
同様にして、サブパッケージ１Ａの端子４Ｂ２、サブパッケージ１Ａの導電層ＷＢ２、サブパッケージ１Ａの端子５Ｂ２、サブパッケージ１Ｂの端子４Ｃ２、サブパッケージ１Ｂの導電層ＷＣ２およびサブパッケージ１Ｂの端子５Ｃ２を経由する電気的経路が形成される。この電気的経路は、図１６に示した信号線９３Ｃ４の一部を構成する。この電気的経路には、サブパッケージ１Ａの端子４Ｂ２またはサブパッケージ１Ｂの端子５Ｃ２を介して、チップイネーブル信号ＣＥ４が与えられる。上記電気的経路は、サブパッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップのうち、サブパッケージ１Ｂの階層部分１０Ｓ３，１０Ｓ４内の半導体チップすなわちメモリチップＭＣ７，ＭＣ８にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ７，ＭＣ８にのみチップイネーブル信号ＣＥ４を与えることのできる電気的経路が形成される。
【００９５】
また、サブパッケージ１Ａの端子４Ｃ３、サブパッケージ１Ａの導電層ＷＣ３、サブパッケージ１Ａの端子５Ｃ３、サブパッケージ１Ｂの端子４Ｂ３、サブパッケージ１Ｂの導電層ＷＢ３およびサブパッケージ１Ｂの端子５Ｂ３を経由する電気的経路が形成される。この電気的経路は、図１６に示した信号線９３Ｒ１の一部を構成する。上記電気的経路は、サブパッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップのうち、サブパッケージ１Ａの階層部分１０Ｓ１内の半導体チップすなわちメモリチップＭＣ１にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ１のみのレディー／ビジー信号を伝達して、サブパッケージ１Ａの端子４Ｃ３またはサブパッケージ１Ｂの端子５Ｂ３より出力することのできる電気的経路が形成される。
【００９６】
以下、同様にして、メモリチップＭＣ２〜ＭＣ４のうちの１つにのみ電気的に接続され、そのメモリチップのみのレディー／ビジー信号を伝達し、出力することのできる３つの電気的経路も形成される。
【００９７】
また、サブパッケージ１Ａの端子４Ｂ３、サブパッケージ１Ａの導電層ＷＢ３、サブパッケージ１Ａの端子５Ｂ３、サブパッケージ１Ｂの端子４Ｃ３、サブパッケージ１Ｂの導電層ＷＣ３およびサブパッケージ１Ｂの端子５Ｃ３を経由する電気的経路が形成される。この電気的経路は、図１６に示した信号線９３Ｒ５の一部を構成する。上記電気的経路は、サブパッケージ１Ａ，１Ｂ内の全ての階層部分１０内の半導体チップのうち、サブパッケージ１Ｂの階層部分１０Ｓ１内の半導体チップすなわちメモリチップＭＣ５にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ５のみのレディー／ビジー信号を伝達して、サブパッケージ１Ａの端子４Ｂ３またはサブパッケージ１Ｂの端子５Ｃ３より出力することのできる電気的経路が形成される。
【００９８】
以下、同様にして、メモリチップＭＣ６〜ＭＣ８のうちの１つにのみ電気的に接続され、そのメモリチップのみのレディー／ビジー信号を伝達し、出力することのできる３つの電気的経路も形成される。
【００９９】
以上説明した例によれば、同じ構成のサブパッケージ１Ａ，１Ｂの同じ階層にある半導体チップ３０（メモリチップ）に対応付けられるチップイネーブル信号またはレディー／ビジー信号を、サブパッケージ１Ａ，１Ｂ毎に容易に変えることができる。
【０１００】
次に、複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合の本実施の形態における対処方法について説明する。この場合、本実施の形態では、複数のサブパッケージ１Ｓに追加部分を加えて、複合型積層チップパッケージ１を構成する。
【０１０１】
追加部分は、少なくとも１つの追加半導体チップと、追加部分配線とを備えている。追加部分配線は、少なくとも１つの追加半導体チップが少なくとも１つの第２の種類の階層部分１０Ｂにおける半導体チップ３０の代替となるように、複数のサブパッケージ１Ｓのうちのいずれかにおける複数の第１の端子４または複数の第２の端子５と少なくとも１つの追加半導体チップとの電気的接続関係を規定する。
【０１０２】
図７は、追加部分の第１の例を示す斜視図である。図８は、下側から見た図７の追加部分を示す斜視図である。図９ないし図１１は、それぞれ追加部分の第２ないし第４の例を示す斜視図である。第１ないし第４の例の追加部分５１Ａ，５１Ｂ，５１Ｃ，５１Ｄは、いずれも、上面、下面および４つの側面を有する追加部分本体６０と、追加部分配線５３とを備えている。追加部分本体６０は、１つの追加半導体チップ８０を含んでいる。追加半導体チップ８０の構成は、良品の半導体チップ３０と同じである。追加部分本体６０は、１つの第１の種類の階層部分１０Ａに相当する。以下、任意の追加部分については、符号５１で表す。
【０１０３】
追加部分配線５３は、追加部分本体６０の少なくとも１つの側面に配置された複数の追加部分導電層ＡＷと、追加部分本体６０の上面に配置されて複数の追加部分導電層ＡＷに電気的に接続された複数の第１の追加部分端子５４と、追加部分本体６０の下面に配置されて複数の追加部分導電層ＡＷに電気的に接続された複数の第２の追加部分端子５５とを含んでいる。複数の第１の追加部分端子５４の形状および配置は、図２に示した複数の第１の端子４と同じである。複数の第２の追加部分端子５５は、複数の第１の追加部分端子５４とオーバーラップする位置に配置されている。複数の追加部分導電層ＡＷは、互いにオーバーラップする位置にある第１の追加部分端子５４と第２の追加部分端子５５とを電気的に接続している。
【０１０４】
追加部分本体６０は、更に、追加半導体チップ８０の上面および下面と、４つの側面のうちの少なくとも１つの側面を覆う絶縁部８１と、複数の追加部分導電層ＡＷに電気的に接続された複数の電極８２とを含んでいる。絶縁部８１は、複数の追加部分導電層ＡＷが配置された追加部分本体６０の少なくとも１つの側面に配置された少なくとも１つの端面を有している。図７ないし図１１に示した例では、絶縁部８１は、追加半導体チップ８０の４つの側面の全てを覆い、絶縁部８１は、追加部分本体６０の４つの側面に配置された４つの端面を有している。電極８２は、複数の追加部分導電層ＡＷが配置された追加部分本体６０の少なくとも１つの側面に配置された端面を有し、この端面に追加部分導電層ＡＷが電気的に接続されている。複数の第１の追加部分端子５４と複数の第２の追加部分端子５５は、絶縁部８１から露出している。図７ないし図１１では、絶縁部８１の一部を破線で表している。
【０１０５】
複数の電極８２の形状および配置は、図４および図５に示した複数の電極３２と同じである。複数の電極８２は、電極３２Ｄ１，３２Ｄ２に対応する電極８２Ｄ１，８２Ｄ２と、それ以外の複数の電極とを含んでいる。複数の第１の追加部分端子５４は、電極８２Ｄ１，８２Ｄ２以外の複数の電極８２を用いて構成されている。すなわち、電極８２Ｄ１，８２Ｄ２以外の複数の電極８２の一部は、導体パッドを形成している。この導体パッドの上には導体層が形成されている。これら導体パッドおよび導体層は、第１の追加部分端子５４を構成している。電極３２Ａ１〜３２Ａ４に対応する複数の電極８２と、電極８２Ｄ１，８２Ｄ２は、追加半導体チップ８０に接触してこれに電気的に接続されている。
【０１０６】
複数の追加部分導電層ＡＷは、それぞれ導電層ＷＡ１〜ＷＡ４，ＷＢ１〜ＷＢ６，ＷＣ１〜ＷＣ６に対応する導電層ＡＷＡ１〜ＡＷＡ４，ＡＷＢ１〜ＡＷＢ６，ＡＷＣ１〜ＡＷＣ６を含んでいる。
【０１０７】
図７および図８に示したように、追加部分５１Ａでは、階層部分１０Ｓ１と同様に、導電層ＡＷＣ１，ＡＷＣ３がそれぞれ幅広に形成されることによって、電極８２Ｄ１が導電層ＡＷＣ１に電気的に接続され、電極８２Ｄ２が導電層ＡＷＣ３に電気的に接続されている。追加部分５１Ａは、階層部分１０Ｓ１と同等の構成および機能を有する。追加部分５１Ａは、階層部分１０Ｓ１が第２の種類の階層部分１０Ｂである場合に、階層部分１０Ｓ１の代替となるものである。
【０１０８】
図９に示した追加部分５１Ｂでは、階層部分１０Ｓ２と同様に、導電層ＡＷＣ１，ＡＷＣ４がそれぞれ幅広に形成されることによって、電極８２Ｄ１が導電層ＡＷＣ１に電気的に接続され、電極８２Ｄ２が導電層ＡＷＣ４に電気的に接続されている。追加部分５１Ｂは、階層部分１０Ｓ２と同等の構成および機能を有する。追加部分５１Ｂは、階層部分１０Ｓ２が第２の種類の階層部分１０Ｂである場合に、階層部分１０Ｓ２の代替となるものである。
【０１０９】
図１０に示した追加部分５１Ｃでは、階層部分１０Ｓ３と同様に、導電層ＡＷＣ２，ＡＷＣ５がそれぞれ幅広に形成されることによって、電極８２Ｄ１が導電層ＡＷＣ２に電気的に接続され、電極８２Ｄ２が導電層ＡＷＣ５に電気的に接続されている。追加部分５１Ｃは、階層部分１０Ｓ３と同等の構成および機能を有する。追加部分５１Ｃは、階層部分１０Ｓ３が第２の種類の階層部分１０Ｂである場合に、階層部分１０Ｓ３の代替となるものである。
【０１１０】
図１１に示した追加部分５１Ｄでは、階層部分１０Ｓ４と同様に、導電層ＡＷＣ２，ＡＷＣ６がそれぞれ幅広に形成されることによって、電極８２Ｄ１が導電層ＡＷＣ２に電気的に接続され、電極８２Ｄ２が導電層ＡＷＣ６に電気的に接続されている。追加部分５１Ｄは、階層部分１０Ｓ４と同等の構成および機能を有する。追加部分５１Ｄは、階層部分１０Ｓ４が第２の種類の階層部分１０Ｂである場合に、階層部分１０Ｓ４の代替となるものである。
【０１１１】
本実施の形態において、第２の種類の階層部分１０Ｂでは、複数の電極３２は半導体チップ３０に電気的に接続されていない。そのため、第２の種類の階層部分１０Ｂにおける不良の半導体チップ３０は、複数の導電層Ｗに電気的に接続されず、その結果、使用不能にされる。
【０１１２】
本実施の形態では、複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合、１つ以上の追加部分５１を加えて、複合型積層チップパッケージ１を構成する。この複合型積層チップパッケージ１は、不良の半導体チップ３０を含まない複合型積層チップパッケージ１と同等の機能を有する。
【０１１３】
図１に示した複合型積層チップパッケージ１において、上側のサブパッケージ１Ａが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合には、１つ以上の追加部分５１を、サブパッケージ１Ａの上またはサブパッケージ１Ｂの下に配置することができる。追加部分５１を、サブパッケージ１Ａの上に配置した場合には、追加部分５１における複数の第２の追加部分端子５５がサブパッケージ１Ａにおける複数の第１の端子４に電気的に接続される。追加部分５１を、サブパッケージ１Ｂの下に配置した場合には、追加部分５１における複数の第１の追加部分端子５４がサブパッケージ１Ｂにおける複数の第２の端子５に電気的に接続される。２つ以上の追加部分５１を追加する場合には、１つ以上の追加部分５１をサブパッケージ１Ａの上に配置し、１つ以上の追加部分５１をサブパッケージ１Ｂの下に配置することもできる。
【０１１４】
図１に示した複合型積層チップパッケージ１において、下側のサブパッケージ１Ｂが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合には、１つ以上の追加部分５１を、サブパッケージ１Ｂの上、すなわちサブパッケージ１Ａとサブパッケージ１Ｂの間に配置することができる。この場合、サブパッケージ１Ｂの上に配置された追加部分５１における複数の第２の追加部分端子５５がサブパッケージ１Ｂにおける複数の第１の端子４に電気的に接続される。また、サブパッケージ１Ａの下に配置された追加部分５１における複数の第１の追加部分端子５４がサブパッケージ１Ａにおける複数の第２の端子５に電気的に接続される。
【０１１５】
２つ以上の追加部分５１を積層して用いる場合には、上下に隣接する２つの追加部分５１において、上側の追加部分５１における複数の第２の追加部分端子５５が下側の追加部分５１における複数の第１の追加部分端子５４に電気的に接続される。
【０１１６】
上述のいずれの構成の複合型積層チップパッケージ１においても、追加部分５１における追加半導体チップ８０は、不良の半導体チップ３０の代替となるように、追加部分配線５３を介してサブパッケージ１Ａ，１Ｂにおける複数の導電層Ｗに電気的に接続される。
【０１１７】
図１２ないし図１５は、１つ以上の追加部分５１を追加して構成された複合型積層チップパッケージ１の第１ないし第４の例を示している。図１２に示した第１の例は、サブパッケージ１Ａにおける階層部分１０Ｓ１が第２の種類の階層部分１０Ｂである場合の例である。この例では、階層部分１０Ｓ１の代替となる追加部分５１Ａをサブパッケージ１Ａの上に配置して複合型積層チップパッケージ１を構成している。この例では、追加部分５１Ａにおける電極８２Ｄ１，８２Ｄ２は、階層部分１０Ｓ１と同様に、それぞれサブパッケージ１Ａにおける導電層ＷＣ１，ＷＣ３に電気的に接続される。サブパッケージ１Ａにおける階層部分１０Ｓ２，１０Ｓ３または１０Ｓ４が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ａの代りに追加部分５１Ｂ，５１Ｃまたは５１Ｄをサブパッケージ１Ａの上に配置すればよい。
【０１１８】
図１３に示した第２の例は、サブパッケージ１Ｂにおける階層部分１０Ｓ３が第２の種類の階層部分１０Ｂである場合の例である。この例では、階層部分１０Ｓ３の代替となる追加部分５１Ｃをサブパッケージ１Ｂの上に配置して複合型積層チップパッケージ１を構成している。この例では、追加部分５１Ｃにおける電極８２Ｄ１，８２Ｄ２は、階層部分１０Ｓ３と同様に、それぞれサブパッケージ１Ｂにおける導電層ＷＣ２，ＷＣ５に電気的に接続される。サブパッケージ１Ｂにおける階層部分１０Ｓ１，１０Ｓ２または１０Ｓ４が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｃの代りに追加部分５１Ａ，５１Ｂまたは５１Ｄをサブパッケージ１Ｂの上に配置すればよい。
【０１１９】
図１４に示した第３の例は、サブパッケージ１Ａにおける階層部分１０Ｓ１が第２の種類の階層部分１０Ｂである場合の例である。この例では、階層部分１０Ｓ１の代替となる追加部分５１Ａをサブパッケージ１Ｂの下に配置して複合型積層チップパッケージ１を構成している。この例では、追加部分５１Ａにおける電極８２Ｄ１は、サブパッケージ１Ｂにおける端子５Ｂ１、導電層ＷＢ１および端子４Ｂ１、ならびにサブパッケージ１Ａにおける端子５Ｃ１を経て、サブパッケージ１Ａにおける導電層ＷＣ１に電気的に接続される。また、追加部分５１Ａにおける電極８２Ｄ２は、サブパッケージ１Ｂにおける端子５Ｂ３、導電層ＷＢ３および端子４Ｂ３、ならびにサブパッケージ１Ａにおける端子５Ｃ３を経て、サブパッケージ１Ａにおける導電層ＷＣ３に電気的に接続される。サブパッケージ１Ａにおける階層部分１０Ｓ２，１０Ｓ３または１０Ｓ４が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ａの代りに追加部分５１Ｂ，５１Ｃまたは５１Ｄをサブパッケージ１Ｂの下に配置すればよい。
【０１２０】
図１５に示した第４の例は、サブパッケージ１Ａにおける階層部分１０Ｓ１と、サブパッケージ１Ｂにおける階層部分１０Ｓ３が第２の種類の階層部分１０Ｂである場合の例である。この例では、サブパッケージ１Ａにおける階層部分１０Ｓ１の代替となる追加部分５１Ａをサブパッケージ１Ａの上に配置し、サブパッケージ１Ｂにおける階層部分１０Ｓ３の代替となる追加部分５１Ｃをサブパッケージ１Ｂの上に配置して複合型積層チップパッケージ１を構成している。この例では、追加部分５１Ａにおける電極８２Ｄ１，８２Ｄ２は、サブパッケージ１Ａにおける階層部分１０Ｓ１と同様に、それぞれサブパッケージ１Ａにおける導電層ＷＣ１，ＷＣ３に電気的に接続される。また、追加部分５１Ｃにおける電極８２Ｄ１，８２Ｄ２は、サブパッケージ１Ｂにおける階層部分１０Ｓ３と同様に、それぞれサブパッケージ１Ｂにおける導電層ＷＣ２，ＷＣ５に電気的に接続される。
【０１２１】
なお、１つ以上の追加部分５１を加えた複合型積層チップパッケージ１の構成は、図１２ないし図１５に示した第１ないし第４の例に限られないことは言うまでもない。本実施の形態によれば、サブパッケージ１Ａ，１Ｂにおける第２の種類の階層部分１０Ｂの数および位置に関わらずに、不良の半導体チップ３０を含まない複合型積層チップパッケージ１と同等の機能を有する複合型積層チップパッケージ１を容易に実現することができる。
【０１２２】
また、本実施の形態において、それぞれ追加半導体チップ８０を含む２つ以上の階層部分を有する追加部分を用意し、この追加部分を、２つ以上の第２の種類の階層部分１０Ｂを含むサブパッケージ１Ｓに電気的に接続してもよい。この場合、追加部分では、階層部分毎に、それがサブパッケージ１Ｓにおけるどの階層部分の代替になるかに応じて、電極８２Ｄ１，８２Ｄ２が、どの追加部分導電層に電気的に接続されるかが選択される。
【０１２３】
図１６は、複合型積層チップパッケージ１が不良の半導体チップ３０（メモリチップ）を含まない場合を表している。図１７は、一例として、サブパッケージ１Ａの階層部分１０Ｓ４の半導体チップ３０すなわちメモリチップＭＣ４が不良である場合における対処方法を示している。図１７は、複数のメモリチップと信号線９３Ｃ１〜９３Ｃ４，９３Ｒ１〜９３Ｒ８との関係を表している。
【０１２４】
メモリチップＭＣ４が不良である場合、サブパッケージ１Ａの階層部分１０Ｓ４では、複数の電極３２はメモリチップＭＣ４に電気的に接続されていない。そのため、不良のメモリチップＭＣ４は、複数の導電層Ｗに電気的に接続されず、その結果、使用不能にされる。この場合、本実施の形態では、階層部分１０Ｓ４の代替となる追加部分５１Ｄを、サブパッケージ１Ａの上またはサブパッケージ１Ｂの下に配置して、複合型積層チップパッケージ１を構成する。
【０１２５】
図１７では、追加部分５１Ｄにおける追加半導体チップ８０であるメモリチップを記号ＡＭＣで表している。メモリチップＡＭＣは、追加部分配線５３を介してサブパッケージ１Ａにおける複数の導電層Ｗに電気的に接続される。特に、追加部分５１Ｄにおける電極８２Ｄ１，８２Ｄ２は、サブパッケージ１Ａにおける階層部分１０Ｓ４と同様に、それぞれサブパッケージ１Ａにおける導電層ＷＣ２，ＷＣ６に電気的に接続される。その結果、図１７に示したように、メモリチップＡＭＣの電極パッドＣＥ，Ｒ／Ｂは、それぞれ、信号線９３Ｃ２，９３Ｒ４に電気的に接続される。これにより、複合型積層チップパッケージ１は、不良の半導体チップ３０（メモリチップ）を含まない複合型積層チップパッケージ１と同等の機能を有することになる。
【０１２６】
次に、図１８を参照して、半導体チップ３０（メモリチップ）に含まれるメモリセルの構成の一例について説明する。図１８に示したメモリセル４０は、Ｐ型シリコン基板６１の表面の近傍に形成されたソース６２およびドレイン６３を備えている。ソース６２およびドレイン６３は、共にＮ型の領域である。ソース６２とドレイン６３は、これらの間にＰ型シリコン基板６１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル４０は、更に、ソース６２とドレイン６３の間において基板６１の表面上に順に積層された絶縁膜６４、浮遊ゲート６５、絶縁膜６６および制御ゲート６７を備えている。メモリセル４０は、更に、ソース６２、ドレイン６３、絶縁膜６４、浮遊ゲート６５、絶縁膜６６および制御ゲート６７を覆う絶縁層６８を備えている。この絶縁層６８には、ソース６２、ドレイン６３、制御ゲート６７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル４０は、それぞれ、ソース６２、ドレイン６３、制御ゲート６７の上方の位置で絶縁層６８上に形成されたソース電極７２、ドレイン電極７３、制御ゲート電極７７を備えている。ソース電極７２、ドレイン電極７３、制御ゲート電極７７は、それぞれ、対応するコンタクトホールを通して、ソース６２、ドレイン６３、制御ゲート６７に接続されている。
【０１２７】
次に、本実施の形態に係る積層チップパッケージの製造方法および複合型積層チップパッケージ１の製造方法について説明する。本実施の形態に係る複合型積層チップパッケージ１の製造方法は、複数のサブパッケージ１Ｓを作製する工程と、複数のサブパッケージ１Ｓを積層し、上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、上側のサブパッケージ１Ｓにおける複数の第２の端子５を下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続する工程とを備えている。本実施の形態に係る積層チップパッケージの製造方法は、積層チップパッケージすなわちサブパッケージ１Ｓを複数個製造する方法である。
【０１２８】
複数のサブパッケージ１Ｓを作製する工程は、各サブパッケージ１Ｓを作製するための一連の工程として、各々が主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、積層基礎構造物を用いて、サブパッケージ１Ｓを複数個作製する工程とを備えている。
【０１２９】
以下、図１９ないし図３２を参照して、積層基礎構造物を作製する工程について詳しく説明する。積層基礎構造物を作製する工程では、まず、それぞれ半導体チップ３０となる予定の、配列された複数の半導体チップ予定部３０Ｐを含む基礎構造物前ウェハ１０１を作製する。図１９は、基礎構造物前ウェハ１０１を示す平面図である。図２０は、図１９に示した基礎構造物前ウェハ１０１の一部を拡大して示す平面図である。図２１は、図２０における２１−２１線断面図である。
【０１３０】
基礎構造物前ウェハ１０１を作製する工程では、具体的には、互いに反対側を向いた２つの面を有する１つの半導体ウェハ１００における一方の面に処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含む複数の半導体チップ予定部３０Ｐが配列された基礎構造物前ウェハ１０１を作製する。基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。半導体ウェハ１００としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、半導体ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。なお、図１９は、理解を容易にするために、半導体ウェハ１００に比べて半導体チップ予定部３０Ｐを大きく描いている。例えば、半導体ウェハ１００が１２インチウェハで、半導体チップ予定部３０Ｐの上面の一辺の長さが８〜１０ｍｍとすると、１枚の半導体ウェハ１００を用いて、７００〜９００個の半導体チップ予定部３０Ｐを形成することが可能である。
【０１３１】
図２１に示したように、半導体チップ予定部３０Ｐは、半導体ウェハ１００の一方の面の近傍に形成されたデバイス形成領域３３を含んでいる。デバイス形成領域３３は、半導体ウェハ１００における一方の面に処理を施すことによってデバイスが形成された領域である。半導体チップ予定部３０Ｐは、更に、デバイス形成領域３３の上に配置された複数の電極パッド３４と、デバイス形成領域３３の上に配置されたパッシベーション膜３５とを含んでいる。パッシベーション膜３５は、ＰＳＧ（Phospho-Silicate-Glass）、シリコン窒化物、ポリイミド樹脂等の絶縁材料によって形成されている。パッシベーション膜３５は、複数の電極パッド３４の上面を露出させる複数の開口部を有している。複数の電極パッド３４は、後に形成される電極３２に対応した位置に配置され、且つデバイス形成領域３３に形成されたデバイスに電気的に接続されている。以下、基礎構造物前ウェハ１０１において、複数の電極パッド３４およびパッシベーション膜３５により近い面を第１の面１０１ａと呼び、その反対側の面を第２の面１０１ｂと呼ぶ。
【０１３２】
積層基礎構造物を作製する工程では、次に、ウェハソートテストによって、基礎構造物前ウェハ１０１に含まれる複数の半導体チップ予定部３０Ｐについて、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程が行われる。この工程では、各半導体チップ予定部３０Ｐの複数の電極パッド３４に試験装置のプローブを接触させて、試験装置によって、半導体チップ予定部３０Ｐが正常に動作するか否かをテストする。図１９において、記号“ＮＧ”を付した半導体チップ予定部３０Ｐは、正常に動作しない半導体チップ予定部３０Ｐであり、他の半導体チップ予定部３０Ｐは、正常に動作する半導体チップ予定部３０Ｐである。この工程によって、基礎構造物前ウェハ１０１毎に、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報が得られる。この位置情報は、後の工程において利用される。なお、パッシベーション膜３５は、ウェハソートテストを行う時点では形成されておらず、ウェハソートテストの後に形成されてもよい。
【０１３３】
図２２は、図２０に示した工程に続く工程を示す平面図である。図２３は、図２２における２３−２３線断面図である。この工程では、まず、基礎構造物前ウェハ１０１の第１の面１０１ａを覆うように、保護層１０３を形成する。保護層１０３は、例えばフォトレジストによって形成される。次に、基礎構造物前ウェハ１０１に対して、複数の半導体チップ予定部３０Ｐの各々の領域を画定するように、基礎構造物前ウェハ１０１の第１の面１０１ａにおいて開口する複数の溝１０４を形成する。なお、図２２では、保護層１０３を省略している。
【０１３４】
隣接する２つの半導体チップ予定部３０Ｐの境界の位置では、隣接する２つの半導体チップ予定部３０Ｐの境界を通るように溝１０４が形成される。溝１０４は、その底部が基礎構造物前ウェハ１０１の第２の面１０１ｂに達しないように形成される。溝１０４の幅は、例えば５０〜１５０μｍの範囲内である。溝１０４の深さは、例えば２０〜８０μｍの範囲内である。
【０１３５】
溝１０４は、例えば、ダイシングソーによって形成してもよいし、エッチングによって形成してもよい。エッチングとしては、反応性イオンエッチングや、エッチング液として例えばＫＯＨを用いた異方性ウェットエッチングが用いられる。エッチングによって溝１０４を形成する場合には、フォトレジストよりなる保護層１０３をフォトリソグラフィによってパターニングして、エッチングマスクを形成してもよい。溝１０４の形成後、保護層１０３を除去する。このようにして、複数の溝１０４が形成された後の基礎構造物前ウェハ１０１よりなる研磨前基礎構造物本体１０５が作製される。
【０１３６】
図２４は、図２３に示した工程に続く工程を示している。この工程では、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、且つ複数の電極パッド３４およびパッシベーション膜３５を覆うように、絶縁膜１０６Ｐを形成する。この絶縁膜１０６Ｐは、後に絶縁部３１の一部となるものである。絶縁膜１０６Ｐは、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成してもよい。また、絶縁膜１０６Ｐは、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、絶縁膜１０６Ｐは、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。
【０１３７】
絶縁膜１０６Ｐは、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁膜１０６Ｐを形成することにより、後にダイシングソーによって絶縁膜１０６Ｐを切断する場合に、絶縁膜１０６Ｐの切断が容易になる。
【０１３８】
また、絶縁膜１０６Ｐは、透明であることが好ましい。絶縁膜１０６Ｐが透明であることにより、絶縁膜１０６Ｐの上に、絶縁膜１０６Ｐを通して認識可能なアライメントマークを形成し、このアライメントマークを利用して、積層される複数の基礎構造物の位置合わせを行うことが可能になる。
【０１３９】
また、絶縁膜１０６Ｐは、複数の溝１０４を埋める第１層と、この第１層、複数の電極パッド３４およびパッシベーション膜３５を覆う第２層とを含んでいてもよい。この場合、第１層と第２層は、同じ材料によって形成してもよいし、異なる材料によって形成してもよい。第１層は、熱膨張係数の小さな樹脂によって形成することが好ましい。第２層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、アッシング、化学機械研磨（ＣＭＰ）等によって第１層の上面を平坦化した後に、第１層の上に第２層を形成してもよい。
【０１４０】
ウェハソートテストを行う時点でパッシベーション膜３５が形成されていない場合には、絶縁膜１０６Ｐの第２層をパッシベーション膜としてもよい。この場合、第２層は、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。なお、絶縁膜１０６Ｐの第２層をパッシベーション膜とする場合には、第２層の形成当初、第２層には、複数の電極パッド３４の上面を露出させる複数の開口部は形成されていない。
【０１４１】
次に、図２５および図２６を参照して、正常に動作する半導体チップ予定部３０Ｐにおいて、絶縁膜１０６Ｐに、複数の電極パッド３４を露出させるための複数の開口部を形成する工程について説明する。図２５は、図２４に示した工程に続く工程を示している。図２６は、図２５に示した工程に続く工程を示している。
【０１４２】
ここでは、まず、絶縁膜１０６Ｐの全体あるいは第２層が、ネガ型の感光性を有する材料によって形成され、フォトリソグラフィによって絶縁膜１０６Ｐに開口部を形成する例について説明する。この例では、まず、全ての半導体チップ予定部３０Ｐにおいて一括して、図２５に示したマスク２０１Ａを用いて、絶縁膜１０６Ｐを露光する。マスク２０１Ａは、絶縁膜１０６Ｐのうち、開口部が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。絶縁膜１０６Ｐのうち、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。
【０１４３】
次に、ステップ式投影露光装置、いわゆるステッパーを用いて、正常に動作しない半導体チップ予定部３０Ｐにおいてのみ、選択的に、図２５に示したマスク２０１Ｂを用いて、絶縁膜１０６Ｐを露光する。その際、ウェハソートテストによって得られた基礎構造物前ウェハ１０１毎の、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報を用いる。図２５では、左側の半導体チップ予定部３０Ｐは正常に動作する半導体チップ予定部３０Ｐであり、右側の半導体チップ予定部３０Ｐは正常に動作しない半導体チップ予定部３０Ｐである。マスク２０１Ｂは、全面的に光を透過するマスクである。この工程により、正常に動作しない半導体チップ予定部３０Ｐでは、絶縁膜１０６Ｐの全体が現像液に対して不溶性になる。
【０１４４】
次に、絶縁膜１０６Ｐを、現像液によって現像する。これにより、図２６に示したように、正常に動作する半導体チップ予定部３０Ｐ（左側）では、絶縁膜１０６Ｐに、複数の電極パッド３４を露出させるための複数の開口部１０６ａが形成される。一方、正常に動作しない半導体チップ予定部３０Ｐ（右側）では、絶縁膜１０６Ｐに複数の開口部１０６ａは形成されない。現像後の絶縁膜１０６Ｐのうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分は第１の種類の絶縁層１０６Ａとなり、正常に動作しない半導体チップ予定部３０Ｐに対応する部分は第２の種類の絶縁層１０６Ｂとなる。第１の種類の絶縁層１０６Ａは、複数の電極パッド３４を露出させる複数の開口部１０６ａを有し、複数の電極パッド３４の周囲に配置されている。第２の種類の絶縁層１０６Ｂは、複数の電極パッド３４を露出させることなく覆っている。
【０１４５】
ここで、絶縁膜１０６Ｐの全体あるいは第２層が感光性を有しない材料によって形成されている場合に、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する方法の一例について説明する。この例では、まず、絶縁膜１０６Ｐの上に、ネガ型のフォトレジスト層を形成する。次に、前述の絶縁膜１０６Ｐに対する露光および現像と同じ方法で、フォトレジスト層に対する露光および現像を行う。これにより、正常に動作する半導体チップ予定部３０Ｐでは、フォトレジスト層において、複数の電極パッド３４に対応する位置に複数の開口部が形成される。一方、正常に動作しない半導体チップ予定部３０Ｐでは、フォトレジスト層に複数の開口部は形成されない。次に、このフォトレジスト層をエッチングマスクとして用いて、絶縁膜１０６Ｐを選択的にエッチングすることによって、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する。その後、フォトレジスト層は、除去してもよいし、残して絶縁層１０６Ａ，１０６Ｂの一部としてもよい。
【０１４６】
図２７および図２８は、図２６に示した工程に続く工程を示している。この工程では、例えばめっき法によって、絶縁層１０６Ａ，１０６Ｂの上に、電極３２を形成する。正常に動作する半導体チップ予定部３０Ｐでは、電極３２のうちの第１の種類の電極３２Ａ１〜３２Ａ４と第４の種類の電極３２Ｄ１，３２Ｄ２は、絶縁層１０６Ａの複数の開口部１０６ａを通して、それぞれ対応する電極パッド３４に接触してこれに電気的に接続される。正常に動作する半導体チップ予定部３０Ｐにおいて、第２の種類の電極３２Ｂ１〜３２Ｂ６と第３の種類の電極３２Ｃ１〜３２Ｃ６は、半導体チップ予定部３０Ｐに接触しない。一方、正常に動作しない半導体チップ予定部３０Ｐでは、絶縁層１０６Ｂに複数の開口部１０６ａが形成されていないので、いずれの電極３２も半導体チップ予定部３０Ｐに接触しない。
【０１４７】
このようにして、図２７および図２８に示した研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０９ａと、基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０９ｂとを有している。
【０１４８】
電極３２は、Ｃｕ等の導電性材料によって形成される。また、電極３２をめっき法によって形成する場合には、まず、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に電極３２が収容される複数の開口部を有するフレームを形成する。次に、めっき法によって、フレームの開口部内であってシード層の上に、電極３２の一部となるめっき層を形成する。めっき層の厚みは、例えば５〜１５μｍの範囲内である。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって電極３２が形成される。
【０１４９】
図２９は、図２７に示した工程に続く工程を示している。この工程では、研磨前基礎構造物１０９の第１の面１０９ａが、図２９に示した板状の治具１１２の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物１０９を治具１１２に張り付ける。以下、この治具１１２に貼り付けられた研磨前基礎構造物１０９を、第１の研磨前基礎構造物１０９と呼ぶ。図２９において、符号１１３は、接着剤によって形成された絶縁層を示している。
【０１５０】
図３０は、図２９に示した工程に続く工程を示している。この工程では、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。図２９において、破線は、研磨後の第２の面１０９ｂの位置を示している。第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第１の研磨前基礎構造物１０９が薄くされて、治具１１２に張り付けられた状態の基礎構造物１１０が形成される。この基礎構造物１１０の厚みは、例えば２０〜８０μｍである。以下、治具１１２に張り付けられた基礎構造物１１０を、第１の基礎構造物１１０と呼ぶ。第１の基礎構造物１１０は、第１の研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。複数の溝１０４が露出するまで、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。
【０１５１】
図３１は、図３０に示した工程に続く工程を示している。この工程では、まず、治具１１２に張り付けられた第１の基礎構造物１１０に、絶縁性の接着剤によって、研磨前基礎構造物１０９を張り付ける。この研磨前基礎構造物１０９は、第１の面１０９ａが、第１の基礎構造物１１０の研磨された面すなわち第２の面１１０ｂに対向するように、第１の基礎構造物１１０に張り付けられる。以下、第１の基礎構造物１１０に張り付けられる研磨前基礎構造物１０９を、第２の研磨前基礎構造物１０９と呼ぶ。第１の基礎構造物１１０と第２の研磨前基礎構造物１０９との間において接着剤によって形成される絶縁層１１３は、第２の研磨前基礎構造物１０９における電極３２を覆い、後に絶縁部３１の一部となる。
【０１５２】
次に、図示しないが、第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第２の研磨前基礎構造物１０９が薄くされて、第１の基礎構造物１１０に張り付けられた状態の第２の基礎構造物１１０が形成される。第２の基礎構造物１１０の厚みは、第１の基礎構造物１１０と同様に、例えば２０〜８０μｍである。
【０１５３】
以下、図３１に示した工程と同様の工程を繰り返し行って、積層された３つ以上の基礎構造物１１０を形成してもよい。図３２は、図３１に示した工程に続く工程を示している。図３１に示した工程と同様の工程を繰り返し行って、積層された所定の数の基礎構造物１１０を形成した後は、所定の数の基礎構造物１１０の積層体を治具１１２から分離する。図３２には、４つの基礎構造物１１０の積層体を形成した例を示している。
【０１５４】
次に、積層体において最も上に位置する基礎構造物１１０において、例えばエッチングによって、絶縁層１１３の一部を除去して、電極３２Ｄ１，３２Ｄ２以外の複数の電極３２の一部を露出させ、複数の導体パッドを形成する。次に、複数の導体パッドの上に複数の導体層を形成して、複数の第１の端子４を形成する。複数の電極３２における絶縁層１１３に覆われた部分は、上面配線４Ｗとなる。
【０１５５】
次に、積層体において最も下に位置する基礎構造物１１０の下面に、複数の第２の端子５、下面配線５Ｗおよび絶縁層８を形成する。複数の端子５および下面配線５Ｗは、Ｃｕ、Ａｕ等の導電性材料によって形成される。複数の第２の端子５、下面配線５Ｗおよび絶縁層８は、例えば、以下のようにして形成される。まず、積層体において最も下に位置する基礎構造物１１０の下面に、例えばめっき法によって、複数の第２の端子５の各々の一部および下面配線５Ｗとなる第１の導体層を形成する。次に、第１の導体層を覆うように、絶縁層８を形成する。次に、例えばエッチングによって、絶縁層８の一部を除去して、第１の導体層の一部を露出させ、複数の導体パッドを形成する。次に、複数の導体パッドの上に複数の第２の導体層を形成して、それぞれ導体パッドと第２の導体層よりなる複数の第２の端子５を形成する。第１の導体層のうち、絶縁層８に覆われた部分は、下面配線５Ｗとなる。
【０１５６】
端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。半田材料としては、例えばＡｕＳｎが用いられる。半田層の厚みは、例えば１〜２μｍの範囲内である。端子４が半田層を含む場合には、半田層は、最も上に位置する基礎構造物１１０における電極３２の表面に、直接または下地層を介して、例えばめっき法によって形成される。端子５が半田層を含む場合には、積層体において最も下に位置する基礎構造物１１０の下面に、Ｃｕ、Ａｕ等の導電性材料によって、端子５の一部となる第１の導体層を形成した後、この第１の導体層の表面に、直接または下地層を介して、例えばめっき法によって、第２の導体層としての半田層を形成する。
【０１５７】
ＡｕＳｎは、Ａｕに対する接着性がよい。そのため、端子４，５の一方が、ＡｕＳｎよりなる半田層を含む場合には、端子４，５の他方は、端子４または端子５の表面に露出するＡｕ層を含むことが好ましい。このＡｕ層は、例えばめっき法またはスパッタ法によって形成される。ＡｕＳｎの融点は、ＡｕとＳｎの比率によって異なる。例えば、ＡｕとＳｎの重量比が１：９の場合、ＡｕＳｎの融点は２１７℃である。また、ＡｕとＳｎの重量比が８：２の場合、ＡｕＳｎの融点は２８２℃である。
【０１５８】
このようにして、積層された複数の基礎構造物１１０を含む第１の積層基礎構造物１１５が形成される。各基礎構造物１１０は、本体２の主要部分２Ｍに含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分１０Ｐを含み、後に隣接する予備階層部分１０Ｐの境界位置で切断される。図３２において、符号１１０Ｃは、基礎構造物１１０の切断位置を示している。第１の積層基礎構造物１１５は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体２Ｐを含んでいる。図３２に示した例では、１つの分離前本体２Ｐは、４つの予備階層部分１０Ｐを含んでいる。
【０１５９】
以下、図３３ないし図４３を参照して、第１の積層基礎構造物１１５を用いて、サブパッケージを複数個作製する工程について詳しく説明する。ここでは、図３２に示した積層された４つの基礎構造物１１０を含む第１の積層基礎構造物１１５を用いて、４つの階層部分１０を含むサブパッケージを複数個作製する例について説明する。
【０１６０】
図３３および図３４は、図３２に示した工程に続く工程を示している。この工程では、複数の第１の積層基礎構造物１１５を積層し且つ上下に隣接する２つの第１の積層基礎構造物１１５を接着して、第２の積層基礎構造物１２０を作製する。図３３および図３４には、１０個の第１の積層基礎構造物１１５を積層して第２の積層基礎構造物１２０を作製した例を示している。上下に隣接する２つの第１の積層基礎構造物１１５は、接着剤によって、容易に分離可能に接着される。この例では、図３４に示したように、第２の積層基礎構造物１２０は、積層された１０個の第１の積層基礎構造物１１５を含み、１つの第１の積層基礎構造物１１５は、積層された４つの基礎構造物１１０を含んでいる。従って、第２の積層基礎構造物１２０は、積層された４０個の基礎構造物１１０を含んでいる。ここで、１つの基礎構造物１１０の厚みを５０μｍとし、上下に隣接する２つの基礎構造物１１０を接着する接着剤の厚みと上下に隣接する２つの第１の積層基礎構造物１１５を接着する接着剤の厚みを無視すると、第２の積層基礎構造物１２０の厚みは、５０μｍ×４０、すなわち２ｍｍとなる。
【０１６１】
図３５は、図３３および図３４に示した工程に続く工程を示している。この工程では、第２の積層基礎構造物１２０を切断することによって、分離前本体２Ｐが、第１の積層基礎構造物１１５が積層された方向とそれに直交する方向とにそれぞれ複数個ずつ並んだ少なくとも１つのブロック１２１を形成する。図３５は、ブロック１２１の一例を示している。図３５に示したブロック１２１では、分離前本体２Ｐは、第１の積層基礎構造物１１５が積層された方向に１０個並び、第１の積層基礎構造物１１５が積層された方向と直交する方向に４つ並んでいる。この例では、ブロック１２１は、４０個の分離前本体２Ｐを含んでいる。
【０１６２】
図３６は、図３５に示した工程に続く工程を示している。この工程では、複数の治具１２２を用いて２つ以上のブロック１２１を並べて、ブロック集合体１３０を形成する。複数の治具１２２は、組み合わされて、ブロック集合体１３０を囲う枠を形成する。図３６には、図３５に示したブロック１２１を１９個並べて、ブロック集合体１３０を形成した例を示している。この例では、ブロック集合体１３０は１９個のブロック１２１を含み、１つのブロック１２１は４０個の分離前本体２Ｐを含み、１つの分離前本体２Ｐは４つの予備階層部分１０Ｐを含んでいる。従って、ブロック集合体１３０は、１９×４０個すなわち７６０個の分離前本体２Ｐを含むと共に、１９×４０×４個すなわち３０４０個の予備階層部分１０Ｐを含んでいる。ブロック集合体１３０に含まれる全ての分離前本体２Ｐは、後に配線３が形成される面が同一方向、すなわち上方向に向くように配置されている。
【０１６３】
図３７は、図３６に示した工程に続く工程を示している。この工程では、複数の治具１２２を用いて、同一平面上に、複数のブロック集合体１３０を並べる。このとき、複数のブロック集合体１３０に含まれる全ての分離前本体２Ｐは、後に配線３が形成される面が同一方向、すなわち上方向に向くように配置される。図３７には、１６個のブロック集合体１３０を同一平面上に並べた例を示している。この場合、１６個のブロック集合体１３０は、７６０×１６個すなわち１２１６０個の分離前本体２Ｐを含むと共に、３０４０×１６個すなわち４８６４０個の予備階層部分１０Ｐを含む。
【０１６４】
本実施の形態では、次に、図３７に示したように並べられた複数のブロック集合体１３０に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成する。この配線３を形成する工程について、図３８ないし図４２を参照して説明する。
【０１６５】
図３８に示したように、配線３を形成する工程では、図３７に示した複数の治具１２２および複数のブロック集合体１３０を、平坦な上面を有する治具１３２の上面上に配置する。これにより、複数のブロック集合体１３０が同一平面上に並べられる。この状態で、治具１２２の上面は、ブロック集合体１３０の上面よりもわずかに低い位置にある。
【０１６６】
配線３を形成する工程では、次に、治具１２２の上面およびブロック集合体１３０の上面を覆うように、樹脂層１３３を形成する。樹脂層１３３は、硬化前の樹脂を塗布し、この樹脂を硬化させて形成してもよいし、ドライフィルムを用いて形成してもよい。
【０１６７】
図３９は、図３８に示した工程に続く工程を示している。この工程では、例えばＣＭＰによって、複数のブロック集合体１３０の上面が露出するまで樹脂層１３３を研磨して、複数のブロック集合体１３０と樹脂層１３３の上面を平坦化する。
【０１６８】
図４０は、図３９に示した工程に続く工程を示している。この工程では、まず、複数のブロック集合体１３０および樹脂層１３３の上面の上に、めっき用のシード層１３４を形成する。次に、シード層１３４の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによってフレーム１３５を形成する。フレーム１３５は、後に複数の分離前本体２Ｐに対応した複数の配線３が収容される複数の開口部を有する。なお、図４０には示していないが、フレーム１３５は、複数のブロック集合体１３０に含まれる全ての分離前本体２Ｐにおける配線３が形成される面の上方に配置された複数の部分を含んでいる。そして、この複数の部分の各々が、後に配線３が収容される開口部を有している。
【０１６９】
図４１は、図４０に示した工程に続く工程を示している。この工程では、まず、めっき法によって、フレーム１３５の各開口部内に、各配線３の一部となるめっき層１３６を形成する。次に、フレーム１３５を除去する。なお、図４１では、便宜上、めっき層１３６を、ブロック１２１毎に、矩形で表している。しかし、実際には、めっき層１３６は分離前本体２Ｐ毎に、配線３に対応した形状に形成される。
【０１７０】
図４２は、図４１に示した工程に続く工程を示している。この工程では、まずシード層１３４のうち、めっき層１３６の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層１３６およびその下に残ったシード層１３４によって配線３が形成される。配線３は分離前本体２Ｐ毎に形成される。次に、治具１２２と、その上に残っている樹脂層１３３を、取り除く。
【０１７１】
図２および図３に示したように配線３（複数の導電層Ｗ）が本体２の１つの側面に配置されている場合には、図３８ないし図４２に示した工程によって配線３を形成する工程が完了する。配線３（複数の導電層Ｗ）が、本体２における、互いに反対側を向いた２つの側面に配置されている場合には、図３８ないし図４２に示した工程を２回繰り返すことによって、２つの側面に配置された配線３（複数の導電層Ｗ）を形成することができる。
【０１７２】
サブパッケージ１Ｓを作製する工程では、次に、複数個のサブパッケージ１Ｓが形成されるように、それぞれ配線３が形成された複数の分離前本体２Ｐを互いに分離する工程が行われる。この工程について、図４３を参照して説明する。この工程では、まず、ブロック１２１を、分離前本体２Ｐが積層された方向と直交する方向に隣接する２つの分離前本体２Ｐの境界の位置で切断する。これにより、図４３における（ａ）に示した積層体が複数個形成される。この積層体は、積層された複数の分離前本体２Ｐを含んでいる。この積層体において、隣接する２つの分離前本体２Ｐは、図３３および図３４に示した工程で第２の積層基礎構造物１２０を作製する際に上下に隣接する２つの第１の積層基礎構造物１１５を接着するのに用いた接着剤によって、容易に分離可能に接着されている。次に、（ａ）に示した積層体に含まれる複数の分離前本体２Ｐを互いに分離する。これにより、分離前本体２Ｐは本体２となり、この本体２と配線３とを備えたサブパッケージ１Ｓが複数個形成される。図４３における（ｂ）は、１つのサブパッケージ１Ｓを示している。
【０１７３】
以上、図１９ないし図４３を参照して説明した一連の工程により、複数のサブパッケージ１Ｓが複数個作製される。ここまでは、図３２に示したように４つの基礎構造物１１０を含む第１の積層基礎構造物１１５を用いて、４つの階層部分１０を含むサブパッケージ１Ｓを複数個作製する例について説明してきた。しかし、本実施の形態では、第１の積層基礎構造物１１５に含まれる基礎構造物１１０の数を変えることによって、階層部分１０の数の異なる複数種類のサブパッケージ１Ｓを作製することができる。また、本実施の形態では、第１の積層基礎構造物１１５の代りに、１つの基礎構造物１１０の下面に複数の第２の追加部分端子５５が形成された構造物を作製し、この構造物を第１の積層基礎構造物１１５の代りに用いて、図３３ないし図４３を参照して説明した一連の工程により、階層部分１０を１つだけ含むパッケージを複数個作製することにより、例えば図７ないし図１１に示したような追加部分５１を複数個作製することができる。
【０１７４】
複合型積層チップパッケージ１が追加部分５１を含まない場合には、本実施の形態に係る複合型積層チップパッケージ１の製造方法は、複数のサブパッケージ１Ｓを作製する工程と、複数のサブパッケージ１Ｓを積層し且つ互いに電気的に接続する工程とを備えている。
【０１７５】
複合型積層チップパッケージ１が追加部分５１を含む場合には、本実施の形態に係る複合型積層チップパッケージ１の製造方法は、複数のサブパッケージ１Ｓを作製する工程と、追加部分５１を作製する工程と、複数のサブパッケージ１Ｓと追加部分５１とを積層し且つ互いに電気的に接続する工程とを備えている。
【０１７６】
以上説明したように、本実施の形態に係る積層チップパッケージであるサブパッケージ１Ｓは、本体２の少なくとも１つの側面に配置された複数の導電層Ｗを含む配線３を備えている。本体２は、主要部分２Ｍの上面２Ｍａに配置された複数の第１の端子４と、主要部分２Ｍの下面２Ｍｂに配置された複数の第２の端子５を有している。複数の第１の端子４と複数の第２の端子５は、いずれも複数の導電層Ｗに電気的に接続されている。このような構成のサブパッケージ１Ｓによれば、２つ以上のサブパッケージ１Ｓを積層して、上側のサブパッケージ１Ｓにおける複数の第２の端子５を、下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続することによって、２つ以上のサブパッケージ１Ｓを互いに電気的に接続して、本実施の形態に係る複合型積層チップパッケージ１を構成することが可能になる。
【０１７７】
また、サブパッケージ１Ｓは、それぞれ導電層Ｗによって互いに電気的に接続された第１の端子４と第２の端子５の複数の対を含んでいる。この複数の対は、複数の非オーバーラップ端子対を含んでいる。これにより、本実施の形態によれば、既に詳しく説明したように、同じ構成の複数のサブパッケージ１Ｓを積層し互いに電気的に接続した場合に、複数のサブパッケージ１Ｓの同じ階層にある半導体チップ３０に対応付けられる複数の信号のうちのいくつかを、サブパッケージ１Ｓ毎に容易に変えることができる。これにより、本実施の形態によれば、同じ構成の複数のサブパッケージ１Ｓを積層しながら、サブパッケージ１Ｓ毎にその機能を変えることができる。
【０１７８】
本実施の形態によれば、複数のサブパッケージ１Ｓを積層して、所定の数の半導体チップ３０を含む１つの複合型積層チップパッケージ１を構成することにより、１つのサブパッケージ１Ｓに含まれる半導体チップ３０の数を少なくすることができる。これにより、１つのサブパッケージ１Ｓに不良の半導体チップ３０が含まれる可能性を低くすることができる。そのため、本実施の形態によれば、良品の半導体チップ３０のみを含むサブパッケージ１Ｓを積層して、不良の半導体チップ３０を含まない複合型積層チップパッケージ１を構成することが容易になる。
【０１７９】
また、本実施の形態では、複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合、複数のサブパッケージ１Ｓに追加部分５１を加えて、複合型積層チップパッケージ１を構成することができる。これにより、本実施の形態によれば、少なくとも１つのサブパッケージ１Ｓが少なくとも１つの不良の半導体チップ３０を含んでいても、不良の半導体チップ３０を含まない複合型積層チップパッケージ１と同等の機能を有する複合型積層チップパッケージ１を容易に実現することができる。
【０１８０】
また、本実施の形態によれば、複数のサブパッケージ１Ｓを積層する際に、上下に隣接する２つのサブパッケージ１Ｓの位置合わせが容易になる。以下、この効果について、図４４および図４５を参照して説明する。図４４は、上下に隣接する２つのサブパッケージ１Ｓの端子同士の接続部分を示す側面図である。図４５は、上下に隣接する２つのサブパッケージ１Ｓの端子間の位置ずれについて説明するための説明図である。
【０１８１】
図４４および図４５に示した例では、端子４は、矩形の導体パッド４ａと、この導体パッド４ａの表面に形成されたＡｕ層４ｂとを含んでいる。導体パッド４ａは、電極３２の一部であり、例えばＣｕによって形成されている。端子５は、矩形の導体パッド５ａと、この導体パッド５ａの表面に形成された下地層５ｂと、この下地層５ｂの表面に形成された半田層５ｃとを含んでいる。例えば、導体パッド５ａはＣｕよりなり、下地層５ｂはＡｕよりなり、半田層５ｃはＡｕＳｎよりなる。なお、この例とは逆に、端子４が導体パッドと下地層と半田層とを含み、端子５が導体パッドとＡｕ層とを含んでいてもよい。また、端子４，５の両方が半田層を含んでいてもよい。ここで、導体パッド４ａにおける直交する２つの辺の長さをＬ１，Ｌ２とする。Ｌ１，Ｌ２は、いずれも、例えば４０〜８０μｍである。導体パッド５ａの形状は、導体パッド４ａと同じである。
【０１８２】
図４４に示した例では、上下に隣接する２つのサブパッケージ１Ｓの対応する端子４，５同士を電気的に接続する際には、対応する端子４，５のＡｕ層４ｂと半田層５ｃを接触させ、これらを加熱および加圧して半田層５ｃを溶融させた後、固化させて、端子４，５を接合する。
【０１８３】
図４５は、端子４，５の位置がずれている状態を示している。なお、端子４，５の位置がずれている状態というのは、導体パッド４ａ，５ａの面に垂直な方向から見たときに、導体パッド４ａの外縁の位置と導体パッド５ａの外縁の位置が一致しない状態を言う。本実施の形態では、端子４，５の界面における抵抗が十分に小さくなるように端子４，５を接合することができれば、対応する端子４，５の位置がずれていても構わない。Ｌ１，Ｌ２が３０〜６０μｍの場合、許容される端子４，５の位置ずれの最大値は、Ｌ１，Ｌ２よりも小さいが、数十μｍになる。
【０１８４】
このように、本実施の形態によれば、複数のサブパッケージ１Ｓを積層する際に、端子４，５間の位置ずれがある程度許容されるため、上下に隣接する２つのサブパッケージ１Ｓの位置合わせが容易になる。その結果、本実施の形態によれば、複合型積層チップパッケージ１の製造コストを低減することができる。
【０１８５】
また、本実施の形態では、上述のように複数のサブパッケージ１Ｓを積層する場合と同じ理由により、上下に隣接するサブパッケージ１Ｓと追加部分５１の位置合わせや、上下に隣接する２つの追加部分５１の位置合わせが容易になる。その結果、本実施の形態によれば、１つ以上の追加部分５１を含む複合型積層チップパッケージ１の製造コストを低減することができる。
【０１８６】
図４６は、積層された２つのサブパッケージ１Ｓを含む複合型積層チップパッケージ１の製造方法の一例を示している。図４６に示した方法では、耐熱性の容器１４１を用いる。この容器１４１は、複数のサブパッケージ１Ｓを積み重ねて収容することの可能な収容部１４１ａを有している。収容部１４１ａは、収容部１４１ａ内に収容されたサブパッケージ１Ｓの側面と収容部１４１ａの内壁との間にわずかな隙間が形成される程度の大きさを有している。この方法では、容器１４１の収容部１４１ａ内に複数のサブパッケージ１Ｓを積み重ねて収容し、半田層が溶融する温度（例えば３２０℃）で、容器１４１および複数のサブパッケージ１Ｓを加熱する。これにより、半田層が溶融し、上下に隣接する２つのサブパッケージ１Ｓの端子４，５が接合される。この方法によれば、容器１４１の収容部１４１ａ内に複数のサブパッケージ１Ｓを積み重ねて収容することによって、簡単に複数のサブパッケージ１Ｓの位置合わせを行うことができるため、複合型積層チップパッケージ１を簡単に製造することが可能になる。図４６に示した方法は、１つ以上の追加部分５１を含む複合型積層チップパッケージ１を製造する場合にも利用することができる。
【０１８７】
また、本実施の形態では、複数の第１の端子４は、主要部分２Ｍにおいて最も上に位置する階層部分１０における複数の電極３２を用いて構成されている。このような構成により、本実施の形態によれば、主要部分２Ｍ内の全ての階層部分１０において、複数の電極３２のレイアウトを同じにすることができ、且つ最も上に位置する階層部分１０における複数の電極３２を用いて複数の第１の端子４を構成することが可能になる。
【０１８８】
また、本実施の形態では、不良の半導体チップ３０は配線３に電気的に接続されていない。そのため、不良の半導体チップ３０は、単なる絶縁層とみなすことができる。従って、本実施の形態によれば、不良の半導体チップ３０が積層チップパッケージの誤動作の原因になることを防止しながら、不良の半導体チップ３０を使用不能にすることができる。
【０１８９】
本実施の形態では、サブパッケージ１Ｓにおいて第２の種類の階層部分１０Ｂが最も上に位置していても、複数の電極３２を用いて複数の第１の端子４を構成することが可能になる。これにより、サブパッケージ１Ｓの上に追加部分５１を積層して、サブパッケージ１Ｓの複数の第１の端子４と、追加部分５１の複数の第２の追加部分端子５５とを電気的に接続することが可能になる。この場合、最も上に位置する階層部分１０Ｂの複数の電極３２は、半導体チップ３０と配線３とを電気的に接続する機能は有さないが、１つのサブパッケージ１Ｓに、他のサブパッケージ１Ｓまたは追加部分５１を電気的に接続するインターポーザの機能を有する。
【０１９０】
また、最も上に位置する階層部分１０が第１の種類の階層部分１０Ａであるか第２の種類の階層部分１０Ｂであるかに関わらず、複数の電極３２のうちの第２の種類の電極３２Ｂ１〜３２Ｂ６および第３の種類の電極３２Ｃ１〜３２Ｃ６は、半導体チップ３０と配線３とを電気的に接続する機能は有さないが、１つのサブパッケージ１Ｓに、他のサブパッケージ１Ｓまたは追加部分５１を電気的に接続するインターポーザの機能を有する。
【０１９１】
また、本実施の形態では、各階層部分１０は、導電層ＷＣ１，ＷＣ２の一方に選択的に、電気的に接続された電極３２Ｄ１と、導電層ＷＣ３〜ＷＣ６のうちの１つに選択的に、電気的に接続された電極３２Ｄ２を含んでいる。図２に示したように、導電層ＷＣ１，ＷＣ２は、それぞれ、部分的に幅広に形成されることによって、その導電層ＷＣ１，ＷＣ２を利用する階層部分１０における電極３２Ｄ１に電気的に接続されている。同様に、導電層ＷＣ３〜ＷＣ６は、それぞれ、部分的に幅広に形成されることによって、その導電層ＷＣ３〜ＷＣ６を利用する階層部分１０における電極３２Ｄ２に電気的に接続されている。このような構成により、本実施の形態によれば、主要部分２Ｍ内の全ての階層部分１０において、電極３２Ｄ１，３２Ｄ２のレイアウトを同じにしながら、階層部分１０毎に、半導体チップ３０が電気的に接続される導電層を変えることができる。これにより、サブパッケージ１Ｓを簡単に製造することが可能になる。
【０１９２】
また、本実施の形態に係る複合型積層チップパッケージ１では、追加部分５１は、少なくとも１つの追加半導体チップ８０と、追加部分配線５３とを備えている。追加部分配線５３は、少なくとも１つの追加半導体チップ８０が少なくとも１つの第２の種類の階層部分１０Ｂにおける半導体チップ３０の代替となるように、複数のサブパッケージ１Ｓのうちのいずれかにおける複数の第１の端子４または複数の第２の端子５と少なくとも１つの追加半導体チップ８０との電気的接続関係を規定する。これにより、本実施の形態によれば、サブパッケージ１Ｓにおける第２の種類の階層部分１０Ｂの数および位置に関わらずに、不良の半導体チップ３０を含まない複合型積層チップパッケージ１と同等の機能を有する複合型積層チップパッケージ１を容易に実現することが可能になる。なお、サブパッケージ１Ｓにおける第２の種類の階層部分１０Ｂの位置は、ウェハソートテストによって得られた、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報から知ることができる。
【０１９３】
ところで、本実施の形態では、積層された複数の半導体チップ３０を含むサブパッケージ１Ｓにおいて、積層された複数の半導体チップ３０は、本体２の少なくとも１つの側面に配置された配線３（複数の導電層Ｗ）によって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。
【０１９４】
また、本実施の形態では、貫通電極方式に比べて以下の利点がある。まず、本実施の形態では、チップに貫通電極を形成する必要がないので、チップに貫通電極を形成するための多くの工程は不要である。また、本実施の形態によれば、複数のチップ間の電気的接続を貫通電極によって行う場合に比べて、チップ間の電気的接続の信頼性を向上させることができる。
【０１９５】
また、本実施の形態では、配線３の線幅や厚みを容易に変更することができる。そのため、本実施の形態によれば、将来における配線３の微細化の要望にも容易に対応することができる。
【０１９６】
また、貫通電極方式では、上下のチップの貫通電極同士を、例えば、高温下で半田によって接続する必要がある。これに対し、本実施の形態では、配線３は例えばめっき法によって形成することができるため、より低温下で、配線３を形成することが可能である。また、本実施の形態では、複数の階層部分１０の接合も低温下で行うことができる。そのため、半導体チップ３０が熱によって損傷を受けることを防止することができる。
【０１９７】
また、貫通電極方式では、上下のチップの貫通電極同士を接続するため、上下のチップを正確に位置合わせする必要がある。これに対し、本実施の形態では、複数の半導体チップ３０間の電気的接続を、上下に隣接する２つの階層部分１０の界面では行わず、本体２の少なくとも１つの側面に配置された配線３によって行うため、複数の階層部分１０の位置合わせの精度は、貫通電極方式における複数のチップ間の位置合わせの精度に比べて緩やかでよい。
【０１９８】
また、本実施の形態において、サブパッケージ１Ｓの製造方法は、複数の基礎構造物１１０を作製する工程と、複数の基礎構造物１１０を用いて、各々が積層された複数の基礎構造物１１０を含む複数の第１の積層基礎構造物１１５を作製する工程と、複数の第１の積層基礎構造物１１５を用いて、サブパッケージ１Ｓを複数個作製する工程とを備えている。各第１の積層基礎構造物１１５は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体２Ｐを含んでいる。
【０１９９】
サブパッケージ１Ｓを複数個作製する工程は、複数の第１の積層基礎構造物１１５を積層し且つ隣接する２つの第１の積層基礎構造物１１５を接着して、第２の積層基礎構造物１２０を作製する工程と、第２の積層基礎構造物１２０を切断することによって、分離前本体２Ｐが、第１の積層基礎構造物１１５が積層された方向とそれに直交する方向とにそれぞれ複数個ずつ並んだ少なくとも１つのブロック１２１を形成する工程と、少なくとも１つのブロック１２１に含まれる複数の分離前本体２Ｐに対して一括して配線３を形成する工程と、複数個のサブパッケージ１Ｓが形成されるように、それぞれ配線３が形成された複数の分離前本体２Ｐを互いに分離する工程とを含んでいる。
【０２００】
このようなサブパッケージ１Ｓの製造方法によれば、第１の積層基礎構造物１１５を作製する工程において、複数のサブパッケージ１Ｓに対応する複数組の端子４，５を一括して形成することが可能になる。また、この製造方法によれば、１つ以上のブロック１２１に含まれる複数の分離前本体２Ｐに対して一括して配線３を形成することによって、複数のサブパッケージ１Ｓに対応する複数の配線３を一括して形成することが可能になる。その際、１つのブロック１２１に含まれる複数の分離前本体２Ｐの位置合わせは不要である。これらのことから、この製造方法によれば、複数のサブパッケージ１Ｓの電気的な接続を容易に行うことが可能なサブパッケージ１Ｓを、低コストで短時間に大量生産することが可能になる。
【０２０１】
また、上記の製造方法において、配線３を形成する工程では、２つ以上のブロック１２１に含まれる全ての分離前本体２Ｐにおける配線３が形成される面が同一方向に向くように、２つ以上のブロック１２１を並べて、２つ以上のブロック１２１に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成してもよい。これにより、より多くの分離前本体２Ｐに対して配線３を一括して形成することが可能になる。
【０２０２】
また、上記のサブパッケージ１Ｓの製造方法では、特許文献１に記載された積層チップパッケージの製造方法に比べて、工程数を少なくすることができ、その結果、サブパッケージ１Ｓのコストを低減することができる。
【０２０３】
また、本実施の形態におけるサブパッケージ１Ｓの製造方法によれば、図３０ないし図３２を参照して説明した方法によって第１の積層基礎構造物１１５を作製することにより、第１の積層基礎構造物１１５を構成する複数の基礎構造物１１０を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高いサブパッケージ１Ｓを、高い歩留まりで製造することが可能になる。
【０２０４】
なお、本実施の形態において、第１の積層基礎構造物１１５を作製する方法は、図３０ないし図３２を参照して説明した方法に限らない。例えば、第１の面１０９ａ同士が対向するように２つの研磨前基礎構造物１０９を張り合わせ、この２つの研磨前基礎構造物１０９における２つの第２の面１０９ｂを研磨して、２つの基礎構造物１１０を含む積層体を作製し、この積層体を複数積層して第１の積層基礎構造物１１５を作製してもよい。あるいは、第２の面１１０ｂ同士が対向するように２つの基礎構造物１１０を張り合わせて、２つの基礎構造物１１０を含む積層体を作製し、この積層体を複数積層して第１の積層基礎構造物１１５を作製してもよい。
【０２０５】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図４７は、本発明の第２の実施の形態に係る積層チップパッケージであるサブパッケージ１Ｓの斜視図である。本実施の形態に係るサブパッケージ１Ｓにおける本体２は、主要部分２Ｍの下面２Ｍｂ、すなわち主要部分２Ｍにおいて最も下に位置する階層部分１０の下面に接合されたインターポーザ層１５を有している。このインターポーザ層１５は、絶縁材料よりなる基板部１５ａと、複数の第２の端子５と、下面配線５Ｗと、絶縁層８を含んでいる。基板部１５ａは、主要部分２Ｍの下面２Ｍｂに接する上面とその反対側の下面とを有している。複数の第２の端子５および下面配線５Ｗは、基板部１５ａの下面に配置されている。絶縁層８は、基板部１５ａの下面において複数の第２の端子５の周囲に配置されて、下面配線５Ｗを覆っている。基板部１５ａの上面は、例えば接着剤によって、最も下に位置する階層部分１０の下面に接合されている。
【０２０６】
本実施の形態に係るサブパッケージ１Ｓの製造方法では、図３２に示した工程において、最も下に位置する基礎構造物１１０の下面に複数の第２の端子５、下面配線５Ｗおよび絶縁層８を形成する代りに、最も下に位置する基礎構造物１１０の下面にインターポーザ用基板を接合する。このインターポーザ用基板は、絶縁基板と、この絶縁基板の下面に形成された複数組の第２の端子５、下面配線５Ｗおよび絶縁層８を含んでいる。絶縁基板は、後に切断されて、複数の基板部１５ａになる。
【０２０７】
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０２０８】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図４８は、本実施の形態に係る複合型積層チップパッケージの斜視図である。図４９は、本実施の形態に係る積層チップパッケージの斜視図である。図５０は、下側から見た図４９の積層チップパッケージを示す斜視図である。図５１は、図４９に示した積層チップパッケージに含まれる１つの階層部分を示す平面図である。図５２は、図５１に示した階層部分を示す斜視図である。
【０２０９】
図４９および図５０に示したように、本実施の形態に係る積層チップパッケージであるサブパッケージ１Ｓにおける本体２は、主要部分２Ｍの上面２Ｍａ、すなわち主要部分２Ｍにおいて最も上に位置する階層部分１０の上面に接合されたインターポーザ層１４を有している。このインターポーザ層１４は、絶縁材料よりなる基板部１４ａと、複数の第１の端子４と、上面配線４Ｗと、絶縁層９を含んでいる。基板部１４ａは、主要部分２Ｍの上面２Ｍａに接する下面とその反対側の上面とを有している。複数の第１の端子４および上面配線４Ｗは、基板部１４ａの上面に配置されている。絶縁層９は、基板部１４ａの上面において複数の第１の端子４の周囲に配置されて、上面配線４Ｗを覆っている。基板部１４ａの上面は、例えば接着剤によって、最も上に位置する階層部分１０の上面に接合されている。
【０２１０】
図４９に示したように、本実施の形態における複数の第１の端子４は、第１の実施の形態と同様に、第１ないし第３の種類の端子４Ａ１〜４Ａ４，４Ｂ１〜４Ｂ６，４Ｃ１〜４Ｃ６を含んでいる。これらの端子と複数の導電層Ｗとの電気的接続関係（対応関係）は、第１の実施の形態と同じである。図５０に示したように、本実施の形態における複数の第２の端子５の構成、ならびに複数の第２の端子５と複数の導電層Ｗとの電気的接続関係（対応関係）は、第１の実施の形態と同じである。
【０２１１】
次に、図５１および図５２を参照して、本実施の形態における階層部分１０について説明する。本実施の形態における階層部分１０では、複数の電極３２の構成が第１の実施の形態と異なっている。すなわち、本実施の形態では、複数の電極３２は、第１の種類の電極３２Ａ１〜３２Ａ４と第４の種類の電極３２Ｄ１，３２Ｄ２を含んでいるが、第２および第３の種類の電極３２Ｂ１〜３２Ｂ６，３２Ｃ１〜３２Ｃ６は含んでいない。本実施の形態における電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２と複数の導電層Ｗとの電気的接続関係（対応関係）は、第１の実施の形態と同じである。
【０２１２】
本実施の形態では、複数の第１の端子４は、主要部分２Ｍにおいて最も上に位置する階層部分１０における複数の電極３２を用いて構成されずに、インターポーザ層１４によって構成されている。そのため、本実施の形態における複数の電極３２は、第１の実施の形態においてインターポーザの機能を有していた電極３２Ｂ１〜３２Ｂ６，３２Ｃ１〜３２Ｃ６を含む必要がない。
【０２１３】
第１の実施の形態と同様に、本実施の形態に係る複合型積層チップパッケージ１は、積層された複数のサブパッケージ１Ｓを備え、上下に隣接する２つのサブパッケージ１Ｓが電気的に接続されたものである。上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、上側のサブパッケージ１Ｓにおける複数の第２の端子５は、下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続される。図４８には、複合型積層チップパッケージ１が２つのサブパッケージ１Ａ，１Ｂを備え、サブパッケージ１Ａがサブパッケージ１Ｂの上に配置された例を示している。
【０２１４】
本実施の形態に係る複合型積層チップパッケージ１における複数の導電層Ｗと各階層部分１０の半導体チップ３０との電気的接続関係（対応関係）は、第１の実施の形態と同じである。
【０２１５】
また、本実施の形態においても、第１の実施の形態と同様に、複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが少なくとも１つの第２の種類の階層部分１０Ｂを含んでいる場合には、複数のサブパッケージ１Ｓに１つ以上の追加部分５１を追加して複合型積層チップパッケージ１を構成することができる。
【０２１６】
本実施の形態に係るサブパッケージ１Ｓの製造方法では、図３２に示した工程において、最も上に位置する基礎構造物１１０の絶縁層１１３の一部を除去せず、絶縁層１１３の上にインターポーザ用基板を接合する。このインターポーザ用基板は、絶縁基板と、この絶縁基板の上面に形成された複数組の第１の端子４、上面配線４Ｗおよび絶縁層９を含んでいる。絶縁基板は、後に切断されて、複数の基板部１４ａになる。
【０２１７】
第２の実施の形態と同様に、本実施の形態に係るサブパッケージ１Ｓにおける本体２は、主要部分２Ｍの下面２Ｍｂ、すなわち主要部分２Ｍにおいて最も下に位置する階層部分１０の下面に接合されたインターポーザ層１５を有していてもよい。
【０２１８】
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０２１９】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。始めに、図５３ないし図５８を参照して、本実施の形態に係る積層チップパッケージおよび複合型積層チップパッケージの構成について説明する。図５３は、本実施の形態に係る複合型積層チップパッケージの斜視図である。図５４は、本実施の形態に係る積層チップパッケージの斜視図である。図５５は、下側から見た図５４の積層チップパッケージを示す斜視図である。図５６は、図５４に示した積層チップパッケージに含まれる１つの階層部分を示す平面図である。図５７は、図５６に示した階層部分を示す斜視図である。図５８は、本実施の形態に係る積層チップパッケージにおける複数の第２の端子と下面配線を上から見た状態で示す平面図である。
【０２２０】
図５３に示したように、本実施の形態に係る複合型積層チップパッケージ１は、積層された複数のサブパッケージを備え、上下に隣接する２つのサブパッケージが電気的に接続されたものである。図５３には、複合型積層チップパッケージ１が、上から順に配置された４つのサブパッケージ１Ｃ，１Ｄ，１Ｅ，１Ｆを備えた例を示している。以下、任意のサブパッケージに関しては、符号１Ｓを付して表す。サブパッケージ１Ｓは、本実施の形態に係る積層チップパッケージである。
【０２２１】
図５４および図５５に示したように、サブパッケージ１Ｓは、第１の実施の形態と同様に、上面２ａ、下面２ｂ、および４つの側面２ｃ，２ｄ，２ｅ，２ｆを有する本体２を備えている。側面２ｃ，２ｄは互いに反対側を向き、側面２ｅ，２ｆは互いに反対側を向いている。サブパッケージ１Ｓは、更に、本体２の少なくとも１つの側面に配置された複数の導電層Ｗを含む配線３を備えている。図５４および図５５に示した例では、複数の導電層Ｗは、側面２ｃにのみ配置されている。本体２は、積層された複数の階層部分１０を含むと共に上面２Ｍａと下面２Ｍｂを有する主要部分２Ｍを有している。
【０２２２】
本体２は、更に、主要部分２Ｍの上面２Ｍａに配置されて複数の導電層Ｗに電気的に接続された複数の第１の端子４と、主要部分２Ｍの下面２Ｍｂに配置されて複数の導電層Ｗに電気的に接続された複数の第２の端子５とを含んでいる。本体２は、更に、上面配線４Ｗと、下面配線５Ｗと、絶縁層８とを含んでいる。上面配線４Ｗは、主要部分２Ｍの上面２Ｍａにおいて複数の第１の端子４と複数の導電層Ｗとを電気的に接続する。下面配線５Ｗは、主要部分２Ｍの下面２Ｍｂにおいて複数の第２の端子５と複数の導電層Ｗとを電気的に接続する。絶縁層８は、主要部分２Ｍの下面２Ｍｂにおいて複数の第２の端子５の周囲に配置されて、下面配線５Ｗを覆っている。図５４および図５５では、絶縁層８を破線で示している。
【０２２３】
本体２の上面２ａに垂直な方向から見たときに、複数の第２の端子５は、複数の第１の端子４とオーバーラップする位置に配置されている。従って、４つのサブパッケージ１Ｓを上下に配置した場合、上側のサブパッケージ１Ｓにおける複数の第２の端子５は、下側のサブパッケージ１Ｓにおける複数の第１の端子４に対向する。本実施の形態では、複数のサブパッケージ１Ｓを積層する場合、上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、上側のサブパッケージ１Ｓにおける複数の第２の端子５は、下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続される。
【０２２４】
端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。この場合には、半田層が加熱により溶融された後、固化することによって、上側のサブパッケージ１Ｓにおける複数の第２の端子５が下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続される。
【０２２５】
本実施の形態では、特に、主要部分２Ｍが含む階層部分１０の数は２つである。２つの階層部分１０は、主要部分２Ｍの上面２Ｍａと下面２Ｍｂの間において積層されている。２つの階層部分１０は、例えば接着剤によって接合されている。以下、図５４および図５５に示したサブパッケージ１Ｓに含まれる２つの階層部分１０を互いに区別して表す場合には、上側の階層部分１０を符号１０Ｓ１で表し、下側の階層部分１０を符号１０Ｓ２で表す。
【０２２６】
次に、図５６および図５７を参照して、階層部分１０について説明する。階層部分１０は、半導体チップ３０を含んでいる。半導体チップ３０は、第１の実施の形態と同様に、第１の面３０ａと、第２の面３０ｂと、第１ないし第４の側面３０ｃ，３０ｄ，３０ｅ，３０ｆを有している。側面３０ｃ，３０ｄ，３０ｅ，３０ｆは、それぞれ、本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向いている。
【０２２７】
階層部分１０は、更に、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１と、複数の導電層Ｗに電気的に接続された複数の電極３２とを含んでいる。絶縁部３１は、複数の導電層Ｗが配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面３１ａを有している。図５６および図５７に示した例では、絶縁部３１は、半導体チップ３０の４つの側面の全てを覆い、絶縁部３１は、本体２の４つの側面に配置された４つの端面３１ａを有している。電極３２は、複数の導電層Ｗが配置された本体２の少なくとも１つの側面に配置された端面３２ｃを有し、この端面３２ｃに導電層Ｗが電気的に接続されている。
【０２２８】
１つのサブパッケージ１Ｓにおける２つの階層部分１０の少なくとも一方において、半導体チップ３０は、複数の電極３２のうちの２つ以上の電極３２を介して、複数の導電層Ｗのうちの２つ以上の導電層Ｗに電気的に接続されている。
【０２２９】
以下、本実施の形態における複数の端子４，５、複数の導電層Ｗおよび複数の電極３２について詳しく説明する。本実施の形態では、複数の第２の端子５が、それぞれ対応する第１の端子４に導電層Ｗを介して電気的に接続されることによって、互いに電気的に接続された第１の端子４と第２の端子５の複数の対が形成されている。複数の対は、複数の非オーバーラップ端子対を含み、非オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか１つの第１の端子４といずれか１つの第２の端子５からなる。複数の対は、更に、複数のオーバーラップ端子対を含み、オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか１つの第１の端子４といずれか１つの第２の端子５からなる。
【０２３０】
図５４および図５５に示した例では、複数の第１の端子４は、第１の種類の端子４Ａ１，４Ａ２，４Ａ３，４Ａ４と、第２の種類の端子４Ｂ１１，４Ｂ１２，４Ｂ１３，４Ｂ２１，４Ｂ２２，４Ｂ２３，４Ｂ３１，４Ｂ３２，４Ｂ３３と、第３の種類の端子４Ｃ１１，４Ｃ２１，４Ｃ３１とを含んでいる。同様に複数の第２の端子５は、第１の種類の端子５Ａ１，５Ａ２，５Ａ３，５Ａ４と、第２の種類の端子５Ｂ１１，５Ｂ１２，５Ｂ１３，５Ｂ２１，５Ｂ２２，５Ｂ２３，５Ｂ３１，５Ｂ３２，５Ｂ３３と、第３の種類の端子５Ｃ１１，５Ｃ２１，５Ｃ３１とを含んでいる。端子５Ａ１〜５Ａ４，５Ｂ１１〜５Ｂ１３，５Ｂ２１〜５Ｂ２３，５Ｂ３１〜５Ｂ３３，５Ｃ１１，５Ｃ２１，５Ｃ３１は、それぞれ、端子４Ａ１〜４Ａ４，４Ｂ１１〜４Ｂ１３，４Ｂ２１〜４Ｂ２３，４Ｂ３１〜４Ｂ３３，４Ｃ１１，４Ｃ２１，４Ｃ３１と対を形成している。
【０２３１】
端子の対（４Ａ１，５Ａ１）、（４Ａ２，５Ａ２）、（４Ａ３，５Ａ３）、（４Ａ４，５Ａ４）の各々における第１の端子４と第２の端子５は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップする位置にある。従って、これらの対は、オーバーラップ端子対である。
【０２３２】
端子の対（４Ｂ１１，５Ｂ１１）、（４Ｂ１２，５Ｂ１２）、（４Ｂ１３，５Ｂ１３）、（４Ｂ２１，５Ｂ２１）、（４Ｂ２２，５Ｂ２２）、（４Ｂ２３，５Ｂ２３）、（４Ｂ３１，５Ｂ３１）、（４Ｂ３２，５Ｂ３２）、（４Ｂ３３，５Ｂ３３）、（４Ｃ１１，５Ｃ１１）、（４Ｃ２１，５Ｃ２１）、（４Ｃ３１，５Ｃ３１）の各々における第１の端子４と第２の端子５は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップしない位置にある。従って、これらの対は、非オーバーラップ端子対である。
【０２３３】
本体２の上面２ａに垂直な方向から見たときに、端子５Ｂ１１，５Ｂ１２，５Ｂ１３，５Ｃ１１，５Ｂ２１，５Ｂ２２，５Ｂ２３，５Ｃ２１，５Ｂ３１，５Ｂ３２，５Ｂ３３，５Ｃ３１は、それぞれ、端子４Ｃ１１，４Ｂ１１，４Ｂ１２，４Ｂ１３，４Ｃ２１，４Ｂ２１，４Ｂ２２，４Ｂ２３，４Ｃ３１，４Ｂ３１，４Ｂ３２，４Ｂ３３とオーバーラップする位置にある。
【０２３４】
複数の導電層Ｗは、第１の種類の導電層ＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４と、第２の種類の導電層ＷＢ１１，ＷＢ１２，ＷＢ１３，ＷＢ２１，ＷＢ２２，ＷＢ２３，ＷＢ３１，ＷＢ３２，ＷＢ３３と、第３の種類の導電層ＷＣ１１，ＷＣ２１，ＷＣ３１とを含んでいる。第１の種類の導電層ＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４は、それぞれ、オーバーラップ端子対（４Ａ１，５Ａ１）、（４Ａ２，５Ａ２）、（４Ａ３，５Ａ３）、（４Ａ４，５Ａ４）の各々における第１の端子４と第２の端子５を電気的に接続している。第１の種類の複数の導電層ＷＡ１〜ＷＡ４は、主要部分２Ｍ内の全ての階層部分１０に共通する用途を有するものである。
【０２３５】
第２の種類の導電層ＷＢ１１，ＷＢ１２，ＷＢ１３，ＷＢ２１，ＷＢ２２，ＷＢ２３，ＷＢ３１，ＷＢ３２，ＷＢ３３は、それぞれ、非オーバーラップ端子対（４Ｂ１１，５Ｂ１１）、（４Ｂ１２，５Ｂ１２）、（４Ｂ１３，５Ｂ１３）、（４Ｂ２１，５Ｂ２１）、（４Ｂ２２，５Ｂ２２）、（４Ｂ２３，５Ｂ２３）、（４Ｂ３１，５Ｂ３１）、（４Ｂ３２，５Ｂ３２）、（４Ｂ３３，５Ｂ３３）の各々における第１の端子４と第２の端子５を電気的に接続している。第２の種類の導電層は、主要部分２Ｍ内の２つの階層部分１０における２つの半導体チップ３０のいずれにも電気的に接続されていない。従って、第２の種類の導電層は、本発明におけるバイパス導電層である。
【０２３６】
第３の種類の導電層ＷＣ１１，ＷＣ２１，ＷＣ３１は、それぞれ、非オーバーラップ端子対（４Ｃ１１，５Ｃ１１）、（４Ｃ２１，５Ｃ２１）、（４Ｃ３１，５Ｃ３１）の各々における第１の端子４と第２の端子５を電気的に接続している。第３の種類の導電層は、主要部分２Ｍ内の２つの階層部分１０の少なくとも一方における半導体チップ３０との電気的接続に用いられる。従って、第３の種類の導電層は、本発明におけるチップ接続導電層である。
【０２３７】
図５４に示したように、主要部分２Ｍの上面２Ｍａにおいて、第１の端子４Ａ１〜４Ａ４，４Ｂ１１〜４Ｂ１３，４Ｂ２１〜４Ｂ２３，４Ｂ３１〜４Ｂ３３，４Ｃ１１，４Ｃ２１，４Ｃ３１は、それぞれ、それらに最も近い位置にある導電層ＷＡ１〜ＷＡ４，ＷＢ１１〜ＷＢ１３，ＷＢ２１〜ＷＢ２３，ＷＢ３１〜ＷＢ３３，ＷＣ１１，ＷＣ２１，ＷＣ３１に電気的に接続されている。また、図５５に示したように、主要部分２Ｍの下面２Ｍｂにおいて、複数の第２の端子５のうちの端子５Ａ１〜５Ａ４は、それぞれ、それらに最も近い位置にある導電層ＷＡ１〜ＷＡ４に電気的に接続されている。しかし、複数の第２の端子５のうちの端子５Ｂ１１〜５Ｂ１３，５Ｂ２１〜５Ｂ２３，５Ｂ３１〜５Ｂ３３は、それぞれ、それらに最も近い位置にある導電層に隣接する導電層ＷＢ１１〜ＷＢ１３，ＷＢ２１〜ＷＢ２３，ＷＢ３１〜ＷＢ３３に電気的に接続されている。また、端子５Ｃ１１，５Ｃ２１，５Ｃ３１は、それぞれ、端子５Ｂ１１，５Ｂ２１，５Ｂ３１に最も近い位置にある導電層ＷＣ１１，ＷＣ２１，ＷＣ３１に電気的に接続されている。
【０２３８】
図５６および図５７に示したように、複数の電極３２は、以下の第１ないし第４の種類の電極を含んでいる。第１の種類の電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、それぞれ、本体２の上面２ａに垂直な方向から見たときに端子４Ａ１，４Ａ２，４Ａ３，４Ａ４に対応する位置にある。また、第１の種類の電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、第１の種類の導電層ＷＡ１，ＷＡ２，ＷＡ３，ＷＡ４に電気的に接続されている。主要部分２Ｍ内の２つの階層部分１０の少なくとも一方において、第１の種類の電極３２Ａ１〜３２Ａ４は、半導体チップ３０に接触してこれに電気的に接続されている。図５６において、電極３２Ａ１〜３２Ａ４中の破線の四角は、電極３２Ａ１〜３２Ａ４のうち半導体チップ３０に接触している部分を表している。
【０２３９】
第２の種類の電極３２Ｂ１１，３２Ｂ１２，３２Ｂ１３，３２Ｂ２１，３２Ｂ２２，３２Ｂ２３，３２Ｂ３１，３２Ｂ３２，３２Ｂ３３は、それぞれ、本体２の上面２ａに垂直な方向から見たときに端子４Ｂ１１，４Ｂ１２，４Ｂ１３，４Ｂ２１，４Ｂ２２，４Ｂ２３，４Ｂ３１，４Ｂ３２，４Ｂ３３に対応する位置にある。また、第２の種類の電極３２Ｂ１１，３２Ｂ１２，３２Ｂ１３，３２Ｂ２１，３２Ｂ２２，３２Ｂ２３，３２Ｂ３１，３２Ｂ３２，３２Ｂ３３は、それぞれ、第２の種類の導電層ＷＢ１１，ＷＢ１２，ＷＢ１３，ＷＢ２１，ＷＢ２２，ＷＢ２３，ＷＢ３１，ＷＢ３２，ＷＢ３３に電気的に接続されている。
【０２４０】
第３の種類の電極３２Ｃ１１，３２Ｃ２１，３２Ｃ３１は、それぞれ、本体２の上面２ａに垂直な方向から見たときに端子４Ｃ１１，４Ｃ２１，４Ｃ３１に対応する位置にある。また、第３の種類の電極３２Ｃ１１，３２Ｃ２１，３２Ｃ３１は、それぞれ、第３の種類の導電層ＷＣ１１，ＷＣ２１，ＷＣ３１に電気的に接続されている。第２の種類の電極と第３の種類の電極は、半導体チップ３０に接触しない。
【０２４１】
第４の種類の電極３２Ｄ１，３２Ｄ２は、階層部分１０毎に異なる信号が対応付けられる電極である。第４の種類の電極３２Ｄ１は、本体２の側面２ｃに配置された端面を有している。この端面は、電極３２Ｃ１１の端面の近傍に配置されている。第４の種類の電極３２Ｄ２は、分岐した２つの枝部を有している。２つの枝部は、本体２の側面２ｃに配置された２つの端面を有している。この２つの端面は、それぞれ、２つの電極３２Ｃ２１，３２Ｃ３１の端面の近傍に配置されている。また、主要部分２Ｍ内の２つの階層部分１０の少なくとも一方において、第４の種類の電極３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触してこれに電気的に接続されている。図５６において、電極３２Ｄ１，３２Ｄ２中の破線の四角は、電極３２Ｄ１，３２Ｄ２のうち半導体チップ３０に接触している部分を表している。
【０２４２】
階層部分１０Ｓ１，１０Ｓ２において、導電層ＷＣ１１が部分的に幅広に形成されることによって、導電層ＷＣ１１は電極３２Ｄ１の端面に接している。これにより、階層部分１０Ｓ１，１０Ｓ２の電極３２Ｄ１は、導電層ＷＣ１１に電気的に接続されている。また、階層部分１０Ｓ１では、導電層ＷＣ２１が部分的に幅広に形成されることによって、導電層ＷＣ２１は電極３２Ｄ２の一方の枝部の端面に接している。これにより、階層部分１０Ｓ１の電極３２Ｄ２は、導電層ＷＣ２１に電気的に接続されている。また、階層部分１０Ｓ２では、導電層ＷＣ３１が部分的に幅広に形成されることによって、導電層ＷＣ３１は電極３２Ｄ２の他方の枝部の端面に接している。これにより、階層部分１０Ｓ２の電極３２Ｄ２は、導電層ＷＣ３１に電気的に接続されている。
【０２４３】
階層部分１０Ｓ２では、絶縁部３１は、半導体チップ３０の第１の面３０ａおよび複数の電極３２も覆っている。階層部分１０Ｓ１では、絶縁部３１は、電極３２Ｄ１，３２Ｄ２以外の複数の電極３２の一部を覆わずに、半導体チップ３０の第１の面３０ａと電極３２の他の部分を覆っている。絶縁部３１によって覆われていない電極３２の一部は、導体パッドを形成している。この導体パッドの上には導体層が形成されている。これら導体パッドおよび導体層は、第１の端子４を構成している。このように、本実施の形態では、複数の第１の端子４は、主要部分２Ｍにおいて最も上に位置する階層部分１０Ｓ１における電極３２Ｄ１，３２Ｄ２以外の複数の電極３２を用いて構成されている。階層部分１０Ｓ１の複数の電極３２における絶縁部３１に覆われた部分は、上面配線４Ｗとなる。図５３ないし図５５では、階層部分１０Ｓ１における絶縁部３１の一部を破線で表している。
【０２４４】
サブパッケージ１Ｓ内の２つの階層部分１０の少なくとも一方は、第１の種類の階層部分１０Ａである。サブパッケージ１Ｓ内の２つの階層部分１０は、１つの第２の種類の階層部分１０Ｂを含んでいてもよい。
【０２４５】
第１の種類の階層部分１０Ａでは、半導体チップ３０は、複数の導電層Ｗのうちの２つ以上の導電層Ｗに電気的に接続されている。具体的には、第１の種類の階層部分１０Ａでは、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触してこれに電気的に接続されている。これにより、第１の種類の階層部分１０Ａでは、半導体チップ３０は、導電層ＷＡ１〜ＷＡ４と、導電層ＷＣ１１と、導電層ＷＣ２１，ＷＣ３１の一方に電気的に接続されている。第２の種類の階層部分１０Ｂでは、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触していない。従って、第２の種類の階層部分１０Ｂでは、半導体チップ３０は、いずれの導電層Ｗにも電気的に接続されていない。
【０２４６】
複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが第２の種類の階層部分１０Ｂを含んでいる場合には、複数のサブパッケージ１Ｓに１つ以上の追加部分５１を加えて、複合型積層チップパッケージ１を構成する。
【０２４７】
以下、第１の実施の形態と同様に、本実施の形態に係る複合型積層チップパッケージ１を用いて図１６に示したメモリデバイスを実現する場合を例にとって、積層チップパッケージおよび複合型積層チップパッケージ１について更に詳しく説明する。本実施の形態では、サブパッケージ１Ｃにおける階層部分１０Ｓ１，１０Ｓ２、サブパッケージ１Ｄにおける階層部分１０Ｓ１，１０Ｓ２、サブパッケージ１Ｅにおける階層部分１０Ｓ１，１０Ｓ２、ならびにサブパッケージ１Ｆにおける階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０が、それぞれ、図１６に示したメモリチップＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８である。
【０２４８】
サブパッケージ１Ｃ〜１Ｆにおいて、端子４Ａ１，５Ａ１および導電層ＷＡ１は互いに電気的に接続され、端子４Ａ２，５Ａ２および導電層ＷＡ２は互いに電気的に接続され、端子４Ａ３，５Ａ３および導電層ＷＡ３は互いに電気的に接続され、端子４Ａ４，５Ａ４および導電層ＷＡ４は互いに電気的に接続されている。このようして形成されたサブパッケージ１Ｃの端子４Ａ１〜４Ａ４からサブパッケージ１Ｆの端子５Ａ１〜５Ａ４に至る複数の電気的経路は、データバス９１と１つ以上の共通線９２の一部を構成する。
【０２４９】
図５３に示した複合型積層チップパッケージ１では、サブパッケージ１Ｃの端子４Ｃ１１、サブパッケージ１Ｃの導電層ＷＣ１１、サブパッケージ１Ｃの端子５Ｃ１１、サブパッケージ１Ｄの端子４Ｂ１３、サブパッケージ１Ｄの導電層ＷＢ１３、サブパッケージ１Ｄの端子５Ｂ１３、サブパッケージ１Ｅの端子４Ｂ１２、サブパッケージ１Ｅの導電層ＷＢ１２、サブパッケージ１Ｅの端子５Ｂ１２、サブパッケージ１Ｆの端子４Ｂ１１、サブパッケージ１Ｆの導電層ＷＢ１１およびサブパッケージ１Ｆの端子５Ｂ１１を経由する電気的経路が形成される。この電気的経路は、図１６に示した信号線９３Ｃ１の一部を構成する。この電気的経路には、サブパッケージ１Ｃの端子４Ｃ１１またはサブパッケージ１Ｆの端子５Ｂ１１を介して、チップイネーブル信号ＣＥ１が与えられる。上記電気的経路は、サブパッケージ１Ｃ〜１Ｆ内の全ての階層部分１０内の半導体チップ３０のうち、サブパッケージ１Ｃの階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０すなわちメモリチップＭＣ１，ＭＣ２にのみ電気的に接続されている。なぜならば、この電気的経路は、サブパッケージ１Ｃでは階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０に電気的に接続されたチップ接続導電層ＷＣ１１を経由するが、サブパッケージ１Ｄ〜１Ｆではバイパス導電層ＷＢ１３，ＷＢ１２，ＷＢ１１を経由するからである。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ１，ＭＣ２にのみチップイネーブル信号ＣＥ１を与えることのできる電気的経路が形成される。
【０２５０】
同様にして、メモリチップＭＣ３，ＭＣ４にのみチップイネーブル信号ＣＥ２を与えることのできる電気的経路、メモリチップＭＣ５，ＭＣ６にのみチップイネーブル信号ＣＥ３を与えることのできる電気的経路、ならびにメモリチップＭＣ７，ＭＣ８にのみチップイネーブル信号ＣＥ４を与えることのできる３つの電気的経路も形成される。
【０２５１】
また、複合型積層チップパッケージ１では、サブパッケージ１Ｃの端子４Ｃ２１、サブパッケージ１Ｃの導電層ＷＣ２１、サブパッケージ１Ｃの端子５Ｃ２１、サブパッケージ１Ｄの端子４Ｂ２３、サブパッケージ１Ｄの導電層ＷＢ２３、サブパッケージ１Ｄの端子５Ｂ２３、サブパッケージ１Ｅの端子４Ｂ２２、サブパッケージ１Ｅの導電層ＷＢ２２、サブパッケージ１Ｅの端子５Ｂ２２、サブパッケージ１Ｆの端子４Ｂ２１、サブパッケージ１Ｆの導電層ＷＢ２１およびサブパッケージ１Ｆの端子５Ｂ２１を経由する電気的経路が形成される。この電気的経路は、図１６に示した信号線９３Ｒ１の一部を構成する。上記電気的経路は、サブパッケージ１Ｃ〜１Ｆ内の全ての階層部分１０内の半導体チップ３０のうち、サブパッケージ１Ｃの階層部分１０Ｓ１内の半導体チップ３０すなわちメモリチップＭＣ１にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ１のみのレディー／ビジー信号を伝達して、サブパッケージ１Ｃの端子４Ｃ２１またはサブパッケージ１Ｆの端子５Ｂ２１より出力することのできる電気的経路が形成される。
【０２５２】
同様にして、メモリチップＭＣ２〜ＭＣ８のうちの１つにのみ電気的に接続され、そのメモリチップのみのレディー／ビジー信号を伝達し、出力することのできる７つの電気的経路も形成される。
【０２５３】
以上説明した例によれば、同じ構成のサブパッケージ１Ｃ〜１Ｆの同じ階層にある半導体チップ３０（メモリチップ）に対応付けられるチップイネーブル信号またはレディー／ビジー信号を、サブパッケージ１Ｃ〜１Ｆ毎に容易に変えることができる。
【０２５４】
次に、複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが第２の種類の階層部分１０Ｂを含んでいる場合の本実施の形態における対処方法について説明する。この場合、本実施の形態では、複数のサブパッケージ１Ｓに追加部分５１を加えて、複合型積層チップパッケージ１を構成する。
【０２５５】
ここで、図５９ないし図６１を参照して、追加部分５１の第１および第２の例について説明する。以下、第１の例の追加部分５１を符号５１Ｓ１で表し、第２の例の追加部分５１を符号５１Ｓ２で表す。図５９は、追加部分５１Ｓ１を示す斜視図である。図６０は、下側から見た図５９の追加部分５１Ｓ１を示す斜視図である。図６１は、追加部分５１Ｓ２を示す斜視図である。
【０２５６】
追加部分５１Ｓ１，５１Ｓ２は、いずれも、上面、下面および４つの側面を有する追加部分本体６０と、追加部分配線５３とを備えている。追加部分本体６０は、１つの追加半導体チップ８０を含んでいる。追加半導体チップ８０の構成は、良品の半導体チップ３０と同じである。追加部分本体６０は、１つの第１の種類の階層部分１０Ａに相当する。
【０２５７】
追加部分配線５３は、追加部分本体６０の少なくとも１つの側面に配置された複数の追加部分導電層ＡＷと、追加部分本体６０の上面に配置されて複数の追加部分導電層ＡＷに電気的に接続された複数の第１の追加部分端子５４と、追加部分本体６０の下面に配置されて複数の追加部分導電層ＡＷに電気的に接続された複数の第２の追加部分端子５５とを含んでいる。複数の第１の追加部分端子５４の形状および配置は、図５４に示した複数の第１の端子４と同じである。複数の第２の追加部分端子５５は、複数の第１の追加部分端子５４とオーバーラップする位置に配置されている。複数の追加部分導電層ＡＷは、互いにオーバーラップする位置にある第１の追加部分端子５４と第２の追加部分端子５５とを電気的に接続している。
【０２５８】
追加部分本体６０は、更に、追加半導体チップ８０の上面および下面と、４つの側面のうちの少なくとも１つの側面を覆う絶縁部８１と、複数の追加部分導電層ＡＷに電気的に接続された複数の電極８２とを含んでいる。絶縁部８１は、複数の追加部分導電層ＡＷが配置された追加部分本体６０の少なくとも１つの側面に配置された少なくとも１つの端面を有している。図５９ないし図６１に示した例では、絶縁部８１は、追加半導体チップ８０の４つの側面の全てを覆い、絶縁部８１は、追加部分本体６０の４つの側面に配置された４つの端面を有している。電極８２は、複数の追加部分導電層ＡＷが配置された追加部分本体６０の少なくとも１つの側面に配置された端面を有し、この端面に追加部分導電層ＡＷが電気的に接続されている。複数の第１の追加部分端子５４と複数の第２の追加部分端子５５は、絶縁部８１から露出している。図５９ないし図６１では、絶縁部８１の一部を破線で表している。
【０２５９】
複数の電極８２の形状および配置は、図５６および図５７に示した複数の電極３２と同じである。複数の電極８２は、電極３２Ｄ１，３２Ｄ２に対応する電極８２Ｄ１，８２Ｄ２と、それ以外の複数の電極とを含んでいる。複数の第１の追加部分端子５４は、電極８２Ｄ１，８２Ｄ２以外の複数の電極８２を用いて構成されている。すなわち、電極８２Ｄ１，８２Ｄ２以外の複数の電極８２の一部は、導体パッドを形成している。この導体パッドの上には導体層が形成されている。これら導体パッドおよび導体層は、第１の追加部分端子５４を構成している。電極３２Ａ１〜３２Ａ４に対応する複数の電極８２と、電極８２Ｄ１，８２Ｄ２は、追加半導体チップ８０に接触してこれに電気的に接続されている。
【０２６０】
複数の追加部分導電層ＡＷは、それぞれ導電層ＷＡ１〜ＷＡ４，ＷＢ１１〜ＷＢ１３，ＷＢ２１〜ＷＢ２３，ＷＢ３１〜ＷＢ３３，ＷＣ１１，ＷＣ２１，ＷＣ３１に対応する導電層ＡＷＡ１〜ＡＷＡ４，ＡＷＢ１１〜ＡＷＢ１３，ＡＷＢ２１〜ＡＷＢ２３，ＡＷＢ３１〜ＡＷＢ３３，ＡＷＣ１１，ＡＷＣ２１，ＡＷＣ３１を含んでいる。
【０２６１】
図５９および図６０に示したように、追加部分５１Ｓ１では、階層部分１０Ｓ１と同様に、導電層ＡＷＣ１１，ＡＷＣ２１がそれぞれ幅広に形成されることによって、電極８２Ｄ１が導電層ＡＷＣ１１に電気的に接続され、電極８２Ｄ２が導電層ＡＷＣ２１に電気的に接続されている。追加部分５１Ｓ１は、階層部分１０Ｓ１と同等の構成および機能を有する。追加部分５１Ｓ１は、階層部分１０Ｓ１が第２の種類の階層部分１０Ｂである場合に、階層部分１０Ｓ１の代替となるものである。
【０２６２】
図６１に示した追加部分５１Ｓ２では、階層部分１０Ｓ２と同様に、導電層ＡＷＣ１１，ＡＷＣ３１がそれぞれ幅広に形成されることによって、電極８２Ｄ１が導電層ＡＷＣ１１に電気的に接続され、電極８２Ｄ２が導電層ＡＷＣ３１に電気的に接続されている。追加部分５１Ｓ２は、階層部分１０Ｓ２と同等の構成および機能を有する。追加部分５１Ｓ２は、階層部分１０Ｓ２が第２の種類の階層部分１０Ｂである場合に、階層部分１０Ｓ２の代替となるものである。
【０２６３】
次に、図６２および図６３を参照して、複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが第２の種類の階層部分１０Ｂを含んでいる場合における追加部分５１を用いた対処方法について具体的に説明する。図６２は、１つの追加部分５１を含む複合型積層チップパッケージ１の第１の例を示す斜視図である。図６３は、１つの追加部分５１を含む複合型積層チップパッケージ１の第２の例を示す斜視図である。
【０２６４】
図５３に示した複合型積層チップパッケージ１において、サブパッケージ１Ｃの階層部分１０Ｓ１が第２の種類の階層部分１０Ｂである場合には、図６２に示したように、階層部分１０Ｓ１の代替となる追加部分５１Ｓ１をサブパッケージ１Ｃの上に配置する。この場合、追加部分５１Ｓ１における複数の第２の追加部分端子５５がサブパッケージ１Ｃにおける複数の第１の端子４に電気的に接続される。追加部分５１Ｓ１における電極８２Ｄ１，８２Ｄ２は、サブパッケージ１Ｃの階層部分１０Ｓ１と同様に、それぞれサブパッケージ１Ｃにおける導電層ＷＣ１１，ＷＣ２１に電気的に接続される。サブパッケージ１Ｃにおける階層部分１０Ｓ２が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｓ１の代りに追加部分５１Ｓ２をサブパッケージ１Ｃの上に配置すればよい。
【０２６５】
図５３に示した複合型積層チップパッケージ１において、サブパッケージ１Ｄの階層部分１０Ｓ１が第２の種類の階層部分１０Ｂである場合には、図６３に示したように、階層部分１０Ｓ１の代替となる追加部分５１Ｓ１をサブパッケージ１Ｄの上、すなわちサブパッケージ１Ｃとサブパッケージ１Ｄの間に配置する。この場合、追加部分５１Ｓ１における複数の第２の追加部分端子５５がサブパッケージ１Ｄにおける複数の第１の端子４に電気的に接続され、追加部分５１Ｓ１における複数の第１の追加部分端子５４がサブパッケージ１Ｃにおける複数の第２の端子５に電気的に接続される。追加部分５１Ｓ１における電極８２Ｄ１，８２Ｄ２は、サブパッケージ１Ｄの階層部分１０Ｓ１と同様に、それぞれサブパッケージ１Ｄにおける導電層ＷＣ１１，ＷＣ２１に電気的に接続される。サブパッケージ１Ｄにおける階層部分１０Ｓ２が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｓ１の代りに追加部分５１Ｓ２をサブパッケージ１Ｄの上に配置すればよい。
【０２６６】
同様に、サブパッケージ１Ｅの階層部分１０Ｓ１または１０Ｓ２が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｓ１または５１Ｓ２をサブパッケージ１Ｅの上に配置すればよい。また、サブパッケージ１Ｆの階層部分１０Ｓ１または１０Ｓ２が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｓ１または５１Ｓ２をサブパッケージ１Ｆの上に配置すればよい。
【０２６７】
サブパッケージ１Ｃ〜１Ｆ内に２つ以上の第２の種類の階層部分１０Ｂが含まれている場合には、上記の方針に従って、２つ以上の追加部分５１を追加して、複合型積層チップパッケージ１を構成すればよい。
【０２６８】
本実施の形態によれば、１つのサブパッケージ１Ｓに含まれる半導体チップ３０の数が２つであることから、１つのサブパッケージ１Ｓに不良の半導体チップ３０が含まれる可能性をより低くすることができる。そのため、本実施の形態によれば、良品の半導体チップ３０のみを含むサブパッケージ１Ｓを積層して、不良の半導体チップ３０を含まない複合型積層チップパッケージ１を構成することが容易になる。
【０２６９】
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０２７０】
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、各実施の形態では、複数のブロック１２１を並べてブロック集合体１３０を形成し、更に、複数のブロック集合体１３０を並べて、複数のブロック集合体１３０に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成している。しかし、１つのブロック集合体１３０に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成してもよいし、１つのブロック１２１に含まれる全ての分離前本体２Ｐに対して一括して配線３を形成してもよい。また、配線３が形成された複数の分離前本体２Ｐを互いに分離して複数の本体２を形成した後、本体２に、更に他の配線を形成してもよい。
【符号の説明】
【０２７１】
１…複合型積層チップパッケージ、１Ｓ…サブパッケージ、２…本体、２Ｍ…主要部分、２Ｍａ…上面、２Ｍｂ…下面、３…配線、Ｗ…導電層、４…第１の端子、５…第２の端子、１０…階層部分、３０…半導体チップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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