(57)【特許請求の範囲】
【請求項１】
第１導電型半導体基板と、
前記第１導電型半導体基板上の所定の領域に形成された第２導電型埋め込み層と、
前記第２導電型埋め込み層および前記第１導電型半導体基板の上に形成された第１導電型エピタキシャル成長層と、
前記第１導電型エピタキシャル成長層に形成された、形成されるトランジスタのゲート幅方向に並んで配置された、その底部は前記第２導電型埋め込み層に達するトレンチと、
ゲート絶縁膜を介して前記トレンチの内部及び上面と前記トレンチに隣接する第１導電型エピタキシャル成長層の表面部分に形成されたゲート電極と、
前記ゲート電極の一方の側に形成された第２導電型のソース高濃度拡散層と、
前記ゲート電極の他方の側に形成された第２導電型のドレイン高濃度拡散層と、
を有する半導体装置。
【請求項２】
前記トレンチの深さは形成されるトランジスタのゲート長より短いか同じである請求項１に記載の半導体装置。
【請求項３】
前記トレンチの位置は、前記第２導電型埋め込み層の側面の端部より内側である請求項２に記載の半導体装置。
【請求項４】
前記トレンチの位置は、前記第２導電型埋め込み層の側面の端部と同一面である請求項２記載の半導体装置。
【請求項５】
前記トレンチの位置は、前記第２導電型ソース高濃度拡散層下端あるいはドレイン高濃度拡散層下端から前記第２導電型埋め込み層までの距離がトランジスタのゲート長よりも短い場合、前記第２導電型埋め込み層の側面の端部より外側に形成される請求項２に記載の半導体装置の製造方法
【請求項６】
前記第２導電型埋め込み層の濃度は１×１０18atoms/cm3から１×１０21atoms/cm3程度である請求項１ないし５のいずれか１項に記載の半導体装置。
【請求項７】
第１導電型半導体基板の所定の領域に第２導電型埋め込み層を形成する工程と、
前記第２導電型埋め込み層および前記第１導電型半導体基板の上に第１導電型エピタキシャル成長層を形成する工程と、
前記第１導電型エピタキシャル成長層に、形成されるトランジスタのゲート幅方向に並んで、その底部が前記第２導電型埋め込み層に達するようにトレンチを形成する工程と、
ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記トレンチの内部及び上面と前記トレンチに隣接する第１導電型エピタキシャル成長層の表面部分にゲート電極を形成する工程と、
前記ゲート電極の一方の側に第２導電型のソース高濃度拡散層、他方の側に第２導電型のドレイン高濃度拡散層とを形成する工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。特に、トレンチを有するＭＯＳトランジスタに関するものであり、埋め込み層を用いて駆動能力の向上を図るものである。
【背景技術】
【０００２】
ＭＯＳトランジスタは電子部品において中核を担う素子であって、ＭＯＳトランジスタの小型化、低消費電力あるいは高駆動能力化は、重要な課題となっている。ＭＯＳトランジスタを高駆動能力化する方法の１つとして、ゲート幅を広くしてオン抵抗を低減させる方法があるが、ゲート幅を広くするとＭＯＳトランジスタの占有面積が大きくなるという問題があった。そこで、これまでにもトレンチを利用してＭＯＳトランジスタの専有面積の増加を抑えながらゲート幅を広くする技術が提案されている。
【０００３】
従来の半導体装置について図４を基に説明する。
【０００４】
図４（A）の斜視図に示すように、ＭＯＳトランジスタ幅方向（W方向）にトレンチ１３を有しており、表面でのゲート電極１５の幅に対して、実効的なゲート幅の長さが長くなるので、ＭＯＳトランジスタの耐圧を低下させずに単位面積あたりのオン抵抗を低減することができる。
【０００５】
図４（B）はそのＭＯＳトランジスタの平面模式図である。トレンチ１３の断面をA-A'、トレンチ１３を有しない領域の断面をB-B'として、断面図を図４（C）および図４（D）にそれぞれ示す。図４（C）に示される領域は通常のプレーナー型ＭＯＳトランジスタになるので、電流がソース高濃度拡散層１６からドレイン高濃度拡散層１７に流れる場合には、電流経路は図中矢印Aのようになる。一方で、トレンチ１３を有する図４（D）に示される領域ではＭＯＳトランジスタ幅方向の奥行き側面において電流は矢印B、底部においては矢印Cで得られる。（例えば、特許文献１参照）
【特許文献１】特開２００６−４９８２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来技術では、より高駆動能力化を目指すためにトランジスタのL長を縮小する場合、実効的なチャネル長の距離の差が顕著になり、図４（D）の経路Cと図４（C）の経路Aでは、経路Aで示される平面領域が支配的になり、底部Cではほとんど流れなくなる。これにより、トレンチ１３を深く形成して実効的なゲート幅の長さを長くしてオン抵抗を減少させる策をとっても、駆動能力が得られないという問題がある。あわせて、トランジスタのゲート長さ（L方向）を縮小できないため、面積を縮小できない障害も生じてしまう。
【０００７】
このように、図４（A）の構造では、トレンチの深さを深くする、あるいはゲート幅（W方向）を縮小させて実効的なゲート幅を長くしても、ゲート長さ（L長方向）を縮小できないため、想定したよりも駆動能力が得られない、さらには、トランジスタの面積縮小ができないという問題がある。これは、L長の縮小でトレンチ上面、側面および底面での実効的なチャネル長距離の差が顕著になってしまい、優先的にトレンチ上面で電流が流れやすくなるので、トレンチを有する特徴である底面での電流が減少するためである。
【０００８】
そこで、本発明の目的は、トレンチを有する半導体装置のＭＯＳトランジスタのL長を縮小してもトレンチ底面での電流経路が確保でき、想定した駆動能力が得られるようにすること、つまり駆動能力の減少を抑制することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明は次の手段を用いた。
（１）第１導電型半導体基板と、前記第１導電型半導体基板上の所定の領域に形成された第２導電型埋め込み層と、前記第２導電型埋め込み層および前記第１導電型半導体基板の上に形成された第１導電型エピタキシャル成長層と、前記第１導電型エピタキシャル成長層に形成された、形成されるトランジスタのゲート幅方向に並んで配置された、その底部は前記第２導電型埋め込み層に達するトレンチと、ゲート絶縁膜を介して前記トレンチの内部及び上面と前記トレンチに隣接する第１導電型エピタキシャル成長層の表面部分に形成されたゲート電極と、前記ゲート電極の一方の側に形成された第２導電型のソース高濃度拡散層と、前記ゲート電極の他方の側に形成された第２導電型のドレイン高濃度拡散層と、を有する半導体装置とした。
（２）第１導電型半導体基板の所定の領域に第２導電型埋め込み層を形成する工程と、前記第２導電型埋め込み層および前記第１導電型半導体基板の上に第１導電型エピタキシャル成長層を形成する工程と、前記第１導電型エピタキシャル成長層に、形成されるトランジスタのゲート幅方向に並んで、その底部が前記第２導電型埋め込み層に達するようにトレンチを形成する工程と、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記トレンチの内部及び上面と前記トレンチに隣接する第１導電型エピタキシャル成長層の表面部分にゲート電極を形成する工程と、前記ゲート電極の一方の側に第２導電型のソース高濃度拡散層、他方の側に第２導電型のドレイン高濃度拡散層とを形成する工程と、を含む半導体装置の製造方法とした。
【発明の効果】
【００１０】
本発明は、トレンチを有するＭＯＳトランジスタのL長を縮小しても駆動能力の減少を抑制可能であるという特徴である。トランジスタのL長と同じ距離かそれより短い距離の深さのトレンチを有すること、さらにトレンチの底部に埋め込み層を用いることで、ソース高濃度拡散層下端あるいはドレイン高濃度拡散層下端からトレンチ底面までの実効的なチャネル長を最短L長のトレンチ上面よりも短くすることである。これによって、上記ソースあるいはドレインの高濃度拡散層に接する側面から埋め込み層を用いてトレンチ底面での電流経路を保持させることで駆動能力を向上させる。したがって、ゲート長が縮小された場合でも駆動能力の減少を抑制する効果がある。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１２】
図１は本発明の第１の実施例の半導体装置を示す模式図である。図１（A）はトレンチ６を有するＭＯＳトランジスタの平面模式図である。図中のトレンチ６以外のプレーナー型トランジスタの構造にあたるA-A'に沿った断面模式図を図１（B）に示す。図中のトレンチ６のB-B'に沿った断面模式図を図１（C）に示す。図１（B）では、第１導電型の半導体基板１の上の所定の領域にのみ部分的に第２導電型の埋め込み層２が形成され、その上には半導体基板と同じ導電型のエピタキシャル成長層３が形成されている。エピタキシャル成長層３の上表面にはゲート酸化膜７を介してゲート長がＬであるゲート電極８が設けられている。そして、ゲート電極８のゲート長Ｌだけ離れて対面する領域には、一方の領域に第２導電型のソース高濃度拡散層９、そして他方には第２導電型のドレイン高濃度拡散層１０が形成される。この場合のソース高濃度拡散層９とドレイン高濃度拡散層１０との間の電流経路は図中の矢印Ａである。
【００１３】
図１（Ｃ）はトレンチ６を有する領域の断面図であり、第１導電型の半導体基板１の上に部分的に第２導電型の埋め込み層２が形成され、その上には半導体基板と同じ導電型のエピタキシャル成長層３が形成されている。エピタキシャル成長層３にはトレンチ６が埋め込み層２に接するように設けられている。ゲート長方向で埋め込み層２とトレンチ６の長さを比較すると、埋め込み層２の長さはトレンチ６の長さと同等以上であれば良い。トレンチ６の側面にはソース高濃度拡散層９およびドレイン高濃度拡散層１０が形成され、トレンチ６内面とソース高濃度拡散層９表面とドレイン高濃度拡散層１０表面にはゲート絶縁膜７が設けられており、トレンチ６の中にはゲート電極８が充填されている。この構造では、矢印Bで示す電流経路と、ソース高濃度拡散層９から矢印Ｄから埋め込み層２を経由して矢印Ｅからドレイン高濃度拡散層１０に至る電流経路（以下、電流経路Ｃ'と呼ぶ）が考えられる。このとき、ソース高濃度拡散層９と埋め込み層２との距離（＝ドレイン高濃度拡散層１０と埋め込み層２との距離）がゲート長と同等以下の長さであれば、電流経路Ｃ'にも電流が流れやすくなる。このようにすることで、ＭＯＳトランジスタの駆動能力を向上させることができる。
【００１４】
図２は第１の実施例の半導体装置を製造するための工程フロー図である。ここでは、図１（Ｃ）に対応する断面図を用いて説明する。
【００１５】
図２（A）において、まず第１導電型半導体基板、例えばP型半導体基板１、例えばホウ素添加した抵抗率２０Ωcmから３０Ωcmの不純物濃度の半導体基板の所定の領域に、第２導電型埋め込み層２を、例えばN型埋め込み層であれば砒素、燐、アンチモンなどの不純物を用いて濃度は例えば１×１０18atoms/cm3程度の濃度くらいから１×１０21atoms/cm3程度で形成する。なお、第２導電型埋め込み層２が例えばP型埋め込み層ならホウ素などの不純物を用いれば良い。次いで、埋め込み層２を間に挟むように、半導体基板１と埋め込み層２の上に第1導電型エピタキシャル成長層３を形成する。成長層の膜厚は例えば数μmから数十μmである。エピタキシャル成長層３の表面にはLOCOS法によりLOCOS酸化膜４を形成させる。
【００１６】
次に図２（B）に示すように、トレンチエッチングのためにマスク５でパターニングをおこなう。このマスク５は、例えば膜厚は数十nm〜数百nmの熱酸化膜、あるいは膜厚は数百nm〜１μmとした堆積酸化膜のどちらでも可能であり、熱酸化膜および堆積酸化膜の積層構造でも可能である。さらに、マスク５はレジスト膜あるいは窒化膜でも問題はない。パターニングされたマスク５を用いてエッチングによりトレンチ６を形成する。このとき、トレンチ６は埋め込み層２に接するように形成する。その後マスク５を除去した後、図２（C）に示すようにゲート絶縁膜７、例えば膜厚が数百〜数千Åの熱酸化膜を形成する。さらにここでは、上述の第２導電型埋め込み層２の濃度が中濃度から高濃度程度の場合、第２導電型埋め込み層２の表面において熱酸化膜厚が厚くなることから、自動的にゲート絶縁膜７と第２導電型埋め込み層２間での容量を低減させることが可能である。
【００１７】
次に、図２（D）に示すように多結晶シリコンゲート膜を好ましくは膜厚を１００nm〜５００nmで堆積し、プリデポあるいはイオン注入法により不純物を導入してゲート電極８とする。ここでの導電型は例えば第１導電型でも第２導電型でも可能である。それにレジスト膜９でパターニングして、図２（E）に示すようなトレンチ６を有するトランジスタ構造が整う。引き続き、図２（E）に示すように、セルフアライン法でソース領域およびドレイン領域を形成するための不純物添加を行う。ここでのセルフアライン法は本発明の本質とは関係ない。ソース領域およびドレイン領域の不純物添加は例えば導電型がN型なら例えば砒素あるいは燐を好ましくは１×１０15atoms/cm2から１×１０16atoms/cm2のドーズ量でイオン注入する。一方で、導電型がP型ならホウ素あるいはニフッ化ホウ素を好ましくは１×１０15atoms/cm2から１×１０16atoms/cm2のドーズ量でイオン注入する。さらに、ここでのソース領域およびドレイン領域への不純物添加は、トレンチ６を有しない同一チップ内のＭＯＳトランジスタと同一条件で同時におこなうことが可能である。その後、図２（F）に示すように、８００℃〜１０００℃で数時間熱処理することで、ソース高濃度拡散層９およびドレイン高濃度拡散層１０を形成させる。以上で第２導電型埋め込み層２とトレンチ６を有するＭＯＳトランジスタが製造される。
【００１８】
図３（Ａ）は第２の実施例の半導体装置を示す模式図である。実施例１でも説明したように、トレンチ６と第２導電型埋め込み層２との位置関係は、トレンチ６側面の端部Ｇが第２導電型埋め込み層２の側面の端部Ｆより内側であることが望ましいが、ソース高濃度拡散層下端およびドレイン高濃度拡散層下端から第２導電型埋め込み層２までの距離Ｈがゲート長Ｌ'と同等以下の長さであれば、トレンチ６の底部の電流経路を優先的に電流が流れることになる。よって、トレンチ６側面の端部Ｇが第２導電型埋め込み層２の側面の端部Ｆより外側であっても、ソース高濃度拡散層下端およびドレイン高濃度拡散層下端から第２導電型埋め込み層２の側面の端部Ｆまでの距離Ｈがゲート長Ｌ'と同じかそれより短いという条件を満たせば、トレンチ６の底部にも電流が流れ、駆動能力が向上する。
【００１９】
図３（Ｂ）はトレンチ６の長さと第２導電型埋め込み層２の長さが同じに形成されており、トレンチ６側面の端部Ｇが第２導電型埋め込み層２の側面の端部Ｆが同一直線状に揃っている態様を示している。この場合でもソース高濃度拡散層下端およびドレイン高濃度拡散層下端から第２導電型埋め込み層２までの距離Ｈがゲート長Ｌ'と同じかそれよりも短いという条件を満たせば、トレンチ６の底部にも電流が流れ、駆動能力が向上する。
【００２０】
以上説明したように、トレンチの底部に埋め込み層を設け、ソース高濃度拡散層およびドレイン高濃度拡散層と埋め込み層との距離を、ゲート長と同じかそれより短くすれば、トレンチ底部にも電流が流れ、半導体装置の駆動能力が向上する。
【図面の簡単な説明】
【００２１】
【図１】本発明の第1の実施例の半導体装置を示す模式的平面図および模式的断面図
【図２】本発明の第１の実施例の半導体装置を製造するための工程フロー図
【図３】本発明の第２の実施例の半導体装置を示す模式的断面図
【図４】従来の半導体装置を示す模式図
【符号の説明】
【００２２】
１、１１    第１導電型半導体基板
２          第２導電型埋め込み層
３          第１導電型エピタキシャル成長層
４、１２    LOCOS酸化膜
５          マスク
６、１３    トレンチ
７、１４    ゲート絶縁膜
８、１５    ゲート電極
９、１６    ソース高濃度拡散層
１０、１７  ドレイン高濃度拡散層
Ｆ          第２導電型埋め込み層の側面の端部
Ｇ          トレンチ側面の端部
Ｌ、Ｌ'      ゲート長
【図１】
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【図２】
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【図３】
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【図４】
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