(57)【特許請求の範囲】
【請求項１】
バルク基板上に形成された埋込み絶縁体層および前記埋込み絶縁体層上に形成された半導体−オン−インシュレータ層を含む半導体ウェハの能動デバイス領域上にゲート導体およびゲート誘電体を形成するステップと、
前記ゲート導体の両側に隣接して、前記半導体−オン−インシュレータ層内にソースおよびドレインのエクステンションを形成するステップと、
前記ゲート導体に隣接してソースおよびドレインの側壁スペーサを形成するステップと、
前記半導体−オン−インシュレータ層の前記側壁スペーサで保護されていない部分を除去して、前記埋込み絶縁体層の一部が露出するようにするステップと、
前記埋込み絶縁体層の前記露出部分を垂直方向のエッチングと、それに続く水平方向のエッチングとにより除去して、前記バルク基板の一部を露出させると共に、前記ゲート導体および前記側壁スペーサの下の前記ソースおよびドレインのエクステンションの底面の一部を露出させるステップと、
前記バルク基板と前記ソースおよびドレインのエクステンションとの前記露出部分上に、半導体層をエピタキシャル成長させるステップと、
前記エピタキシャル成長させた半導体層内に、ソースおよびドレインの注入領域を形成するステップと
を含む、電界効果トランジスタ（ＦＥＴ）デバイスを形成するための方法。
【請求項２】
前記バルク基板がシリコンを含み、
前記埋込み絶縁体層が、埋込み酸化物（ＢＯＸ）層をさらに含み、
前記半導体−オン−インシュレータ層が、シリコン−オン−インシュレータ（ＳＯＩ）層からなる、請求項１に記載の方法。
【請求項３】
前記エピタキシャル成長した半導体層が、シリコン（Ｓｉ）、シリコン・ゲルマニウム（ＳｉＧｅ）、シリコン・カーボン（ＳｉＣ）、シリコン・ゲルマニウム・カーボン（ＳｉＧｅＣ）、ゲルマニウム（Ｇｅ）、およびこれらの組合せの、１つまたは複数をさらに含む、請求項２に記載の方法。
【請求項４】
前記ゲート導体およびゲート誘電体を形成するステップは、前記ゲート導体上に保護窒化物キャップを形成するステップを含み、
前記ソースおよびドレインの注入領域を形成する前記ステップの後、前記ゲート導体上の前記保護窒化物キャップを除去するステップと、
前記ソース領域、前記ドレイン領域、および前記ゲート導体内にシリサイド・コンタクトを形成するステップと、をさらに含む、請求項２に記載の方法。
【請求項５】
半導体−オン−インシュレータ層上に形成された、ゲート導体およびゲート誘電体と、
前記ゲート導体に隣接して形成された、ソースおよびドレインの側壁スペーサと、
半導体−オン−インシュレータ層内と前記ソースおよびドレインの側壁スペーサの下に形成された、ソースおよびドレインのエクステンションと、
前記半導体−オン−インシュレータ層が表面に形成されている、埋込み絶縁体構造と、
前記埋込み絶縁体構造の両側の側壁に隣接して形成された、ドープされたソースおよびドレイン領域であって、前記ドープされたソースおよびドレインの少なくとも一部は、前記ソースおよびドレインのエクステンションの下に配置されているドープされたソースおよびドレイン領域とを含み、
前記ソースおよびドレイン領域内に形成されたシリサイド・コンタクトが、前記ソースおよびドレインの側壁スペーサの底面で、前記ソースおよびドレインの側壁スペーサに接触している、電界効果トランジスタ（ＦＥＴ）デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイスのプロセス技法に関し、より詳細には、電界効果トランジスタ（ＦＥＴ）におけるミラー容量を低減させるための、構造および方法に関する。
【背景技術】
【０００２】
半導体デバイスの製造では、マイクロプロセッサやメモリ・デバイスなどのある特定の集積回路デバイスについて、動作速度を増すための試みが常になされてきた。この試みは、ますます増大しつつある速度で動作する、コンピュータおよびその他の電子デバイスに対する消費者需要によって、さらに活発化している。高速化が求められる結果、トランジスタなどの半導体デバイスのサイズは、常に縮小されてきた。例えば、電界効果トランジスタ（ＦＥＴ）などのデバイスでは、２〜３例を挙げるとチャネル長や接合深さ、ゲート誘電体厚などのデバイス・パラメータが、全て縮小し続けている。
【０００３】
一般的に言えば、ＦＥＴのチャネル長が小さくなるほど、トランジスタはより速く動作する。さらに、典型的なトランジスタの構成要素のサイズまたは寸法あるいはその両方を縮小することによって、ウェハ基板の所与の領域上に製造することができるトランジスタの、密度および数も増大し、したがって、トランジスタ１個当たりの全コスト、ならびにそのようなトランジスタを組み込んだ集積回路デバイスのコストが低下する。
【０００４】
残念ながら、トランジスタのチャネル長を低下させると、長チャネル・トランジスタの場合には比較的些細な「短チャネル」効果ならびに「エッジ効果」も増大する。短チャネル効果の一例には、数ある態様の中でも、トランジスタが「オフ」または非導電状態にあるとされるときのドレイン−ソース間漏れ電流の増加が含まれるが、これは、より短いチャネル長に対して広い空乏領域であることに起因する。さらに、トランジスタ性能にも悪影響を与える可能性があるエッジ効果の１つは、ミラー(Miller)容量として知られるものである。ＣＭＯＳの用途において、ミラー容量とは、主に寄生オーバーラップ容量（Ｃｏｖ）成分によって支配されるゲート−ドレイン容量の増幅である。オーバーラップ容量は、主に、ＦＥＴのより高い濃度でドープされたソース／ドレイン領域またはそれほど高くない濃度でドープされたソース／ドレイン・エクステンション（ＳＤＥ）領域（存在する場合）あるいはその両方である導電性部分と重なった（ほとんど不変的に）、ドープされた多結晶シリコンのゲート電極およびゲート誘電体の結果として存在する。全デバイス容量に対するオーバーラップ容量の相対的な寄与は、ゲート長が縮小するにつれて増大する。例えばオーバーラップ容量（Ｃｏｖ）は、ＭＯＳＦＥＴが縮小されたゲート長３０ｎｍを有する場合、全容量の５０％程度を占め得る。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、デバイスの用途に応じて、このデバイスのゲートとドレインの間、およびゲートとソースの間で低い直列抵抗を維持すると同時に、有益な短チャネルの効果を保持し、かつドレイン・オーバーラップまたはソース・オーバーラップあるいはその両方によって形成される寄生ミラー容量を最小限に抑えるＦＥＴを、製造できることが望ましいと考えられる。
【課題を解決するための手段】
【０００６】
先に論じた従来技術の欠点および欠陥は、電界効果トランジスタ（ＦＥＴ）デバイスを形成するための方法によって、克服されまたは軽減される。例示的な実施形態では、その方法が、半導体ウェハの能動デバイス領域上にゲート導体およびゲート誘電体を含み、この半導体ウェハは、バルク基板上に形成された埋込み絶縁体層と、埋込み絶縁体層上に最初に形成された半導体−オン−インシュレータ(semiconductor-on-insulator)層とを含むものである。ソースおよびドレイン・エクステンションを、ゲート導体の両側に隣接して半導体−オン−インシュレータ層内に形成し、ソースおよびドレインの側壁スペーサを、ゲート導体に隣接して形成する。側壁スペーサに隣接する半導体−オン−インシュレータ層の残りの部分は、埋込み絶縁体層の一部が露出するように除去する。埋込み絶縁体層の露出部分は、バルク基板の一部が露出するように除去する。半導体層を、バルク基板の露出部分と、ソースおよびドレイン・エクステンション(extension)との表面にエピタキシャル成長させ、ソースおよびドレインの注入領域(implant)を、エピタキシャル成長層内に形成する。
【０００７】
別の態様では、電界効果トランジスタ（ＦＥＴ）デバイスは、半導体−オン−インシュレータ層上に形成されたゲート導体およびゲート誘電体と、ゲート導体に隣接して形成されたソースおよびドレインの側壁スペーサと、半導体−オン−インシュレータ層内とソースおよびドレインの側壁スペーサの下に形成されたソースおよびドレイン・エクステンションと、半導体−オン−インシュレータ層が表面に形成されている埋込み絶縁体構造と、埋込み絶縁体構造の対向する（両側の）側壁に隣接して形成されたドープされたソースおよびドレイン領域であって、このドープされたソースおよびドレインの少なくとも一部が、ソースおよびドレイン・エクステンションの下に配置されているものとを含む。ドープされたソースおよびドレイン領域は、内部にシリサイド・コンタクトを形成するのに十分な厚さを有する。
【０００８】
例示的な図面を参照すると、いくつかの図において、同様の要素には同様の符号が付されている。
【発明を実施するための最良の形態】
【０００９】
本明細書には、ソース／ドレインの位置に対応する埋込み絶縁体（例えば酸化物）層の一部を除去し、かつ露出したバルク材料上にエピタキシャル層（例えばシリコン）を成長させることによって埋込みソース／ドレインＭＯＳＦＥＴが生成されている、完全空乏型電界効果トランジスタ（ＦＥＴ）の寄生ミラー容量を低減させるための方法および構造が開示されている。これは、増大したミラー容量を有する隆起した(raised)ソース／ドレイン構造を必要とせずに、ソース／ドレイン・コンタクトをシリサイド化するのに十分なシリコン厚を生み出す。
【００１０】
最初に図１を参照すると、バルク基板１０２（例えばシリコン）がその表面に形成された埋込み酸化物層（ＢＯＸ）１０４を有している、１つのタイプの従来のシリコン−オン−インシュレータ（ＳＯＩ）ＭＯＳトランジスタ１００の断面図が示されている。ＢＯＸ層１０４上には、能動トランジスタ・デバイスが画定されるシリコンの薄層１０６が形成されている（すなわちＳＯＩ層）。当技術分野で知られるように、ＳＯＩデバイスに関連した１つの利点とは、バルク・シリコンの大部分が埋込み酸化物（ＢＯＸ）層１０４を介して能動トランジスタの本体（ボディ）１０７から切り離されているので、接合容量が低いことである。
【００１１】
サブミクロンまたはナノメートル単位の寸法が縮小されたＭＯＳＦＥＴ  １００は、ＳＯＩ層１０６の能動デバイス領域内に形成された、ソース・エクステンション１０８およびドレイン・エクステンション１１０を含む。ＳＯＩ  ＦＥＴのこの特定の構成では、ＳＯＩ層１０６の全厚（ｔＳＯＩ）が、約２０ｎｍ（ナノメートル）から約１５０ｎｍ程度でよい。ソース・エクステンション１０８およびドレイン・エクステンション１１０は、集積回路製造の当業者に知られるように、サブミクロンまたはナノメートル単位のＭＯＳＦＥＴ  １００における短チャネル効果が最小限に抑えられるよう設計された、低濃度でドープされた接合部である。
【００１２】
ＭＯＳＦＥＴ  １００は、さらに、高濃度のソース・ドープ領域１１２および高濃度のドレイン・ドープ領域１１４を含み、それぞれが、ＭＯＳＦＥＴ  １００のソースおよびドレインとの接触をもたらすシリサイド領域１１６を有している。さらに、ＳＯＩ  ＭＯＳＦＥＴ  １００は、デバイスのソースおよびドレインの側面に、斜め注入の（角度の付いた）ハロー注入領域１１８、１２０を含むことができ（短チャネル効果をさらに低減させるため）、このハロー注入領域は、高濃度のソースおよびドレイン領域１１２、１１４とは反対の極性を持つドーパントを有している。言い換えれば、ｎ−型トランジスタの場合、高濃度のソースおよびドレイン領域にはｎ−型ドーパントがドープされ、一方、ハロー注入はｐ−型ドーパントを含む。
【００１３】
図１にさらに示すように、ＭＯＳＦＥＴ  １００は、ゲート誘電体１２２（例えば、酸化物）と、そこに形成された、例えばポリシリコン材料であり得るゲート構造１２４を含む。ソースおよびドレイン領域と同様に、ゲート・シリサイド１２６がポリシリコン・ゲート１２４上に形成され、そこに低抵抗接触をもたらす。薄い（オフセット）スペーサ１２８も、ポリシリコン・ゲート１２４およびゲート酸化物１２２の側壁に配置され、このスペーサは、窒化物スペーサ１３０に対するバッファ・ライナとして働く酸化物材料でもよい。
【００１４】
そのようなデバイスには、寄生容量成分が存在する。例えば、典型的なＣＭＯＳ用途の場合、ソース電位は一般に固定されるので（例えば、ＮＦＥＴソースは論理（ロジック）低電位に結合し、ＰＦＥＴソースは論理高電位に結合する）、ミラー効果によって、典型的な場合にはゲート−ドレイン間の容量が、ゲート−ソース間の容量に対して増幅される。他方、ＣＭＯＳデバイスのドレインの電圧も、ゲート電圧の変化と同時に変化し、したがって増幅されたミラー効果がもたらされる。図１に示すように、ゲート−ドレイン間の全容量の１つの成分は、ドレイン側のゲート導体１２４の側壁と、スペーサ材料の誘電体１２８、１３０と、ドレイン・エクステンション１１０とによって画定された、「外縁(outer fringe)」容量（Ｃｏｆ）から得られる。
【００１５】
さらに、「内縁(inner fringe)」容量（Ｃｉｆ）は、ゲート導体１２４の底部と、トランジスタ本体１０７と、深いドレイン領域１１４とによって画定される。しかし、寄生容量のこの成分は、主に、デバイスの閾値電圧（ＶＴ）より低いかまたは等しいゲート電圧で存在する。ゲート電圧がＶＴに到達し、これを超えると、チャネル内の反対の電荷によって、本体および高濃度のドレイン領域がゲート１２４から引き離され、Ｃｉｆをほとんど意味のないものにする。ゲート−ドレイン間容量の別の成分（典型的な場合、寸法縮小したデバイスに最も有意である）は、上述のように、ゲート導体１２４およびゲート酸化物１２２の下のドレイン・エクステンション領域１１０の、オーバーラップ容量である。ゲート−ドレイン容量に寄与し得るさらに別の成分は、シリサイド・コンタクト１１６をデバイスの上部配線レベルに接続する、バイア・スタッド（図示せず）から生ずる。
【００１６】
概して、図１のＭＯＳＦＥＴ  １００の、ゲート−ドレイン容量（したがって、ＣＭＯＳの用途に関するミラー容量）の個々の成分は、一般に、所望のデバイス性能に受け入れられる。他方、図１に示すタイプの寸法縮小されたデバイスでの、改善された短チャネル効果は、例えばハロー注入１１８、１２０を介してより容易に実現される。しかし、ハロー注入がより高いドーパント濃度であると、接合容量が増加することになり、かつデバイスの破壊電圧が低下することになる。
【００１７】
図２は、短チャネル効果の改善を目的として、以前提案された、別のＳＯＩ  ＭＯＳＦＥＴ２００の断面図である。この図からわかるように、図２の隆起したソース／ドレインＭＯＳＦＥＴ  ２００は、超薄型のＳＯＩ本体の厚さを特徴とし（例えば、約３ｎｍから約３０ｎｍ程度の厚さ）、これを、図１の部分空乏型ＳＯＩデバイスとは対照的に、完全空乏型ＳＯＩデバイスとも呼ぶ。そのような構成は、図１のデバイスよりも改善された短チャネル効果をもたらすが、図２の構成では、寄生容量効果の全体的な増大が見られる。
【００１８】
一方では、本体の厚さが減少し、かつハロー注入領域がないので、ＭＯＳＦＥＴ  ２００の接合容量は図１の場合よりも低下する。本体の厚さの減少に伴ってドレインの周囲の長さも減少するので、同じラインに沿って「内縁」容量（Ｃｉｆ）も低下する。しかしこれは、ＭＯＳＦＥＴ  ２００の隆起したソース／ドレイン構成の結果、増大した「外縁」容量（Ｃｏｆ）によるオフセット以上である。超薄型シリコン／シリサイド・コンタクト領域からの直列抵抗の低下を防ぐために、追加のシリコンおよびシリサイドの厚みが窒化物スペーサ１３０に隣接して存在する。その結果、図１に比べてＣｏｆの値が増加し、その程度は、ＣｏｆおよびＣｊの低下を上回るものである。
【００１９】
したがって、図３から１２までは、本発明の実施形態による、埋込みソース／ドレインＭＯＳＦＥＴを形成するための例示的な工程を示す。本明細書に示す実施形態は、超薄型ＳＯＩデバイスに関して記述するが、開示される方法および構造は、様々なタイプの半導体バルク基板、埋込み絶縁体材料、および能動デバイス半導体材料、ならびにそれらの厚さにも適用可能であることが理解されよう。
【００２０】
図３では、ソース・ドレイン／エクステンションのイオン注入の後でありかつソース／ドレイン・スペーサ形成の前の点まで、デバイスが加工されている。ＭＯＳＦＥＴデバイス３００（完全空乏型チャネル３０１を有する）では、ソース・エクステンション３０２およびドレイン・エクステンション３０４を、埋込み酸化物層（ＢＯＸ）３０６上に配置された超薄型シリコン層内に形成する。超薄型ＳＯＩデバイスからもわかるように、ＢＯＸ層３０６は、キャリア・ウェハのバルク・シリコン領域３０８上に形成される。浅いトレンチ分離（ＳＴＩ）領域３１０（例えば酸化物）は、ＦＥＴを隣接するデバイスから分離する。
【００２１】
犠牲窒化シリコン・キャップ３１２は除き、ゲートおよびソース／ドレイン・エクステンション注入領域の形成は、ソースおよびドレイン・エクステンション３０２、３０４の画定に使用されるゲート酸化物３１４、ゲート電極３１６（例えばポリシリコン）、およびオフセット・スペーサ３１８も含めて、従来のデバイス加工に従って行うことができる。ゲート電極形成中にパターニングしエッチングすることができる、窒化物キャップ３１２の機能は、下文にてより明らかにされる。
【００２２】
図４に示すように、ソース／ドレイン側壁スペーサの生成に使用される層を、デバイスを覆って形成する。これらには、例えば、スペーサ・ライナ層３２０およびスペーサ層３２２（例えば窒化シリコン）が含まれる。次いで図５に示すように、層３２０、３２２を、パターニングしエッチングして、ソース／ドレイン側壁スペーサ３２４を形成する。次いで図６に示すように、ソース／ドレインの位置に存在するドープされたシリコンを除去して、その下にあるＢＯＸ層３０６の対応部分が露出するようにし、ソース・エクステンション３０２およびドレイン・エクステンション３０４（ソース／ドレイン側壁スペーサ３２４およびライナ層３２０によってエッチングから保護されている）だけを残す。このシリコン除去の間、窒化シリコン・キャップ３１２は、ゲート電極３１６も保護する。
【００２３】
図７では、埋込みソース／ドレイン形成に対応するＢＯＸ層３０６が露出するように、またそれと同時にＳＴＩ領域３１０が保護されるように、デバイスを覆ってフォトレジスト層３２６をパターニングする。次いで図８に示すように、露出したＢＯＸ領域を除去して、バルク・シリコン層３０８を露出する。このステップは、例えばドライ・エッチング・プロセスによって実施することができる。基板が露出したら、所望の型のドーパントを含んだ基板を設計製造するために、任意選択でイオン注入を行うことができる。次いで、図９に示すように、レジスト層を除去する。
【００２４】
次に図１０を参照すると、選択的エピタキシャル・シリコン層３２８を、デバイスの露出したシリコン部分に成長させる（破線は、バルク層３０８の当初の最上面を示す）。この場合も、本明細書に開示する例示的な実施形態では、エピタキシャル材料としてシリコンを示しているが、その他の材料を、例えばシリコン・ゲルマニウム（ＳｉＧｅ）、シリコン・カーボン（ＳｉＣ）、シリコン・ゲルマニウム・カーボン（ＳｉＧｅＣ）、ゲルマニウム（Ｇｅ）、ならびにこれらの組合せを含めたバルク基板上にエピタキシャル成長させることができることが、理解されよう。
【００２５】
ＦＥＴデバイスに関し、露出したシリコンは、ＦＥＴのソース／ドレインに対応するバルク・シリコン領域３０８上、およびソース／ドレイン・エクステンション３０２、３０４上にのみ位置付けられている。バルク・シリコン３０８上の選択的エピタキシャル・シリコン核生成が、ソース／ドレイン・エクステンション３０２、３０４上の選択的エピタキシャル・シリコン核形成と接触する場所で、結晶境界(crystal seam)３３０が生ずる。図１１に示すように、ソースおよびドレイン領域３３２、３３４をイオン注入し、それによって、コンタクト・シリサイド化に十分なシリコン厚を有する「埋込みソース／ドレイン」デバイスが得られる。さらに、このソース／ドレイン・シリコンの厚みは、ゲート下のＢＯＸ層３０６の残りの部分に隣接しているので、完全空乏型の隆起したソース／ドレインＦＥＴに関連するミラー容量の問題が、回避される。
【００２６】
最後に、図１２では、ゲート電極の最上部にある窒化物キャップ３１２を除去し（例えばＲＩＥによって）、ソースおよびドレインのイオン注入を、急速熱アニールによって活性化する。次いでソース、ドレイン、およびゲート用のシリサイド・コンタクト３３６を、当技術分野で知られている適切な手法で形成する。ソースおよびドレイン領域のシリサイド化によって、エピタキシャル成長プロセスにより生成された境界３３０が押しやられる(shunt)。
【００２７】
図１３から１７までは、上述の埋込みソース／ドレイン形成プロセスの代替の実施形態を示す。この実施形態では、図３から７までに示されるステップを前述の通り実施する。しかし、初期ＢＯＸ層エッチング後、フォトレジスト層３２６を除去する前に、図１３に示すように、ＢＯＸ材料の別の（側壁）エッチングを実施する。この追加のエッチング（ドライ・エッチングまたはウェット・エッチング）は、側壁スペーサ３２４およびソース／ドレイン・エクステンション３０２、３０４の下の、残りのＢＯＸ層３０６の一部を除去するよう行われる。本質的に、図１３の実施形態におけるゲート下のＢＯＸ層３０６は、図８の場合よりも、その長さが短い。同様にこの時点で、露出したバルク・シリコン３０８にイオン注入を行って、そのドーパントの型を変化させることができる。
【００２８】
追加のＢＯＸエッチングの後、図１４に示すようにレジスト層を剥離し、図１５のデバイスの露出したシリコン上に、選択的エピタキシャル層３２８を成長させる。前述の実施形態の場合と同様に、エピタキシャル・シリコン層３２８を、ＦＥＴのソース／ドレインに対応するバルク・シリコン領域３０８上、およびソース／ドレイン・エクステンション３０２、３０４上に形成する。窒化シリコンに包まれているゲート電極３１６は、その表面に成長したいかなるエピタキシャル・シリコンも存在しない。次いで図１６では、ソース／ドレイン領域３３２、３３４をイオン注入する。図１１および１２の実施形態と比較すると、図１６のＢＯＸ  ３０６の長さが短くなったことによって、ドープされたソース／ドレイン・エピタキシャル・シリコンの幅が増大し／抵抗が低下し、そのため同様のことが、ゲート下のチャネル領域に最も近い場所に関して言える。ゲート、ソース、およびドレイン・コンタクト３３６のシリサイド化（ソース／ドレインのイオン注入を活性化するための急速熱処理、および窒化物キャップ除去に続いて）を、図１７に示す。この場合も、エピタキシャル・シリコン成長中に生成された境界３３０が、シリサイド化によって押しやられる。
【００２９】
埋込みソース／ドレインＦＥＴを形成するためのさらに別の実施形態を、図１８から２６までに示す。この実施形態では、図３から６までに示すステップを、前述の通り実施する。すなわち、超薄型シリコンを除去してＢＯＸ層３０６を露出させ、側壁スペーサ３２４の下のソースおよびドレイン・エクステンション３０２、３０４だけを残す。しかし、選択的ＢＯＸ除去のためにパターニングされたフォトレジスト層を付着させる前に、図１８は、側壁スペーサ３２４に隣接する二酸化シリコンや窒化シリコン材料などの、別の組のスペーサ５０２（および関連するライナ）を形成することを示している。以下に示すように、追加のスペーサ５０２は、シリコンの成長中、ソースおよびドレイン・エクステンション３０２、３０４の外部側壁が露出するのを防ぐ役割をし、したがって、側壁上での核生成が防止される。これは、抵抗がより低くかつ収率がより高い、改善されたより滑らかなシリサイド・プロフィルを促進させることになる。
【００３０】
追加のスペーサ５０２の形成の後、図１９は、ＢＯＸリセス(recess)に備えたフォトレジスト層３２６のパターニングを示す。図２０では、露出したＢＯＸ層３０６を垂直方向にエッチングして（例えば、ドライＲＩＥエッチングによって）、バルク・シリコン３０８を露出させる。前述の実施形態と同様に、イオン注入ステップをこの時点で行って、そのドーパント型の基板を形成することができる。図２１に進むと、水平方向のエッチングを用いて、追加のＢＯＸ側壁材料を除去し（前述の実施形態でなされたように）、それによってゲート下のＢＯＸ  ３０６の長さを短くする。また、バルク基板３０８には、このステップの後にドープすることができることにも留意されたい。
【００３１】
図２２では、レジスト層を剥離し、図２３では、選択的エピタキシャル層３２８を、バルク・シリコン３０８およびソース／ドレイン・エクステンション３０２、３０４の底面も含めて、露出したシリコン上に成長させる。この場合も、結晶境界３３０が、バルク・シリコン３０８上に核生成された選択的エピタキシャル・シリコンから形成され、ソース／ドレイン・エクステンション３０２、３０４上に核生成された選択的エピタキシャル・シリコンに接触している。この時点で、図２４に示すようにドライＲＩＥエッチングによって、追加のスペーサ５０２および窒化物キャップ３１２を除去する。次いでソースおよびドレイン領域に、図２５に示すようにイオン注入を行い、その後、内部にドーパントが拡散するよう活性化させる。
【００３２】
最後に、図２６では、ゲート、ソース、およびドレイン・コンタクト３３６をシリサイド化し、エピタキシャル・シリコン成長中に生成された境界３３０が押しやられる。図２６からわかるように、エピタキシャル成長中に最初に形成された、小さくてより薄い突起は、シリサイド化プロセス中に消費される（すなわち、シリサイドに変換される）。さらに、このより滑らかなプロフィルは、前述の実施形態に比べ、チャネルにより近接したソースおよびドレインのシリサイド・コンタクト３３６に、傾斜部分ももたらす。特に、ソース／ドレイン・シリサイド・コンタクトは、図１２および１７の実施形態でのスペーサ３２４の側壁の代わりに、スペーサの底部でスペーサ３２４と接触することが観察される。
【００３３】
本発明について、１つまたは複数の好ましい実施形態を参照しながら述べてきたが、当業者なら、本発明の範囲から逸脱することなく、様々な変更を加えることができその要素の代わりに均等物を用いることができることが、理解されよう。さらに、本発明の本質的な範囲から逸脱することなく、本発明の教示に特定の状況または材料が適合されるよう、多くの修正を行うことができる。したがって本発明は、本発明を実施するために企図された最良の形態として開示された特定の実施形態に限定するものではなく、本発明は、添付の特許請求の範囲内に包含される全ての実施形態を含むことになる。
【図面の簡単な説明】
【００３４】
【図１】寄生容量の様々な成分を概略的に示す、従来技術で形成されたＭＯＳトランジスタの断面図である。
【図２】寄生容量の様々な成分を概略的に示す、代替例として提示された、超薄型ＳＯＩ  ＭＯＳトランジスタ（隆起したソースおよびドレイン）の断面図である。
【図３】本発明の実施形態による、埋込みソース／ドレインＭＯＳＦＥＴを形成するための、例示的な工程を示す図である。
【図４】本発明の実施形態による、埋込みソース／ドレインＭＯＳＦＥＴを形成するための、例示的な工程を示す図である。
【図５】本発明の実施形態による、埋込みソース／ドレインＭＯＳＦＥＴを形成するための、例示的な工程を示す図である。
【図６】本発明の実施形態による、埋込みソース／ドレインＭＯＳＦＥＴを形成するための、例示的な工程を示す図である。
【図７】本発明の実施形態による、埋込みソース／ドレインＭＯＳＦＥＴを形成するための、例示的な工程を示す図である。
【図８】本発明の実施形態による、埋込みソース／ドレインＭＯＳＦＥＴを形成するための、例示的な工程を示す図である。
【図９】本発明の実施形態による、埋込みソース／ドレインＭＯＳＦＥＴを形成するための、例示的な工程を示す図である。
【図１０】本発明の実施形態による、埋込みソース／ドレインＭＯＳＦＥＴを形成するための、例示的な工程を示す図である。
【図１１】本発明の実施形態による、埋込みソース／ドレインＭＯＳＦＥＴを形成するための、例示的な工程を示す図である。
【図１２】本発明の実施形態による、埋込みソース／ドレインＭＯＳＦＥＴを形成するための、例示的な工程を示す図である。
【図１３】図８に示すプロセス・ステップの後の、埋込みソース／ドレイン形成プロセスの代替の実施形態を示す図である。
【図１４】図８に示すプロセス・ステップの後の、埋込みソース／ドレイン形成プロセスの代替の実施形態を示す図である。
【図１５】図８に示すプロセス・ステップの後の、埋込みソース／ドレイン形成プロセスの代替の実施形態を示す図である。
【図１６】図８に示すプロセス・ステップの後の、埋込みソース／ドレイン形成プロセスの代替の実施形態を示す図である。
【図１７】図８に示すプロセス・ステップの後の、埋込みソース／ドレイン形成プロセスの代替の実施形態を示す図である。
【図１８】図６に示すプロセス・ステップの後の、埋込みソース／ドレイン形成プロセスのさらなる代替の実施形態を示す図である。
【図１９】図６に示すプロセス・ステップの後の、埋込みソース／ドレイン形成プロセスのさらなる代替の実施形態を示す図である。
【図２０】図６に示すプロセス・ステップの後の、埋込みソース／ドレイン形成プロセスのさらなる代替の実施形態を示す図である。
【図２１】図６に示すプロセス・ステップの後の、埋込みソース／ドレイン形成プロセスのさらなる代替の実施形態を示す図である。
【図２２】図６に示すプロセス・ステップの後の、埋込みソース／ドレイン形成プロセスのさらなる代替の実施形態を示す図である。
【図２３】図６に示すプロセス・ステップの後の、埋込みソース／ドレイン形成プロセスのさらなる代替の実施形態を示す図である。
【図２４】図６に示すプロセス・ステップの後の、埋込みソース／ドレイン形成プロセスのさらなる代替の実施形態を示す図である。
【図２５】図６に示すプロセス・ステップの後の、埋込みソース／ドレイン形成プロセスのさらなる代替の実施形態を示す図である。
【図２６】図６に示すプロセス・ステップの後の、埋込みソース／ドレイン形成プロセスのさらなる代替の実施形態を示す図である。
【符号の説明】
【００３５】
３０２  ソース・エクステンション
３０４  ドレイン・エクステンション
３０６  ＢＯＸ層
３０８  バルク・シリコン
３１６  ゲート電極
３２４  側壁スペーサ
３３０  結晶境界
３３２  ソース領域
３３４  ドレイン領域
３３６  コンタクト
【図１】
0005153121.tif 000002
【図２】
0005153121.tif 000003
【図３】
0005153121.tif 000004
【図４】
0005153121.tif 000005
【図５】
0005153121.tif 000006
【図６】
0005153121.tif 000007
【図７】
0005153121.tif 000008
【図８】
0005153121.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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