(57)【特許請求の範囲】
【請求項１】
連続時間入力信号を受信し、デジタル出力信号を出力するように構成された変換回路（10）の非線形誤差を評価する評価装置（30、30a-c）であって、
ここで、前記連続時間入力信号は、下限値（ω１）と上限値（ω２）とを有する角周波数帯域に基本的に帯域限定され、
ω１＞（Ｌ−１）π／Ｔであり、ω２＜Ｌπ／Ｔであり、Ｌは正の整数であり、Ｔは前記変換回路のサンプル期間である、
前記評価装置（30、30a-c）は、
第１のサンプルレート１／Ｔを有するデジタル入力信号を受信するための入力ポート（32、32a-c）と、
ここで、前記デジタル入力信号は、前記変換回路（10）への前記連続時間入力信号に近似しており、
前記第１のサンプルレートを有するデジタルの評価された誤差信号を出力するための出力ポート（34、34a-c）と、
ここで、前記デジタルの評価された誤差信号は、前記変換回路（10）の前記非線形誤差の評価値である、
整数のセットにおける各整数Ｐ＿ｋに対して、
−前記デジタル入力信号の線形関数として第１の信号（ｓ１（ｎ））を発生するための第１の線形フィルタ装置（100-k）と、
ここで、ｎは、第１のシーケンスインデックスである、
−前記第１の信号（ｓ１（ｎ））を補間して、第２のサンプルレートを有する第２の信号（ｓ２（ｍ））を発生するための補間装置（105-k）と、
ここで、前記第２のサンプルレートは、前記第１のサンプルレートよりも高い係数Ｌ・Ｒ＿ｋであり、
Ｒ＿ｋは、Ｌ・Ｒ＿ｋ≧Ｔ・ω２・Ｐ＿ｋ／πとなるように選択された値であり、
ｍは、第２のシーケンスインデックスである、
−(ｓ２（ｍ））のＰ＿ｋ乗として第３の信号（ｓ３（ｍ））を発生するための非線形装置（110-k）と、
−前記第３の信号（ｓ３（ｍ））に基づいて、前記評価された誤差信号の成分を発生するための第２の線形フィルタ（115-k）と、
ここで、前記成分は、前記第１のサンプルレートを有する、
前記整数のセットにおける整数Ｐ＿ｋについて発生された、前記評価された誤差信号の全ての前記成分の和として、前記評価された誤差信号を発生するための加算回路（117）と、
を具備している評価装置（30、30a-c）。
【請求項２】
Ｌ＝１であり、
前記第１の線形フィルタ装置（100-k）は、前記第１の信号（ｓ１（ｎ））を発生するために前記デジタル入力信号を受信するように構成されている請求項１記載の評価装置（30、30a-c）。
【請求項３】
Ｌ≧２であり、
前記評価装置は、補間された入力信号を発生するために、前記係数Ｌによる前記デジタル入力信号の高域補間を行うように構成される高域補間装置（450）を具備し、
前記第１の線形フィルタ装置（100-k）は、前記第１の信号（ｓ１（ｎ））を発生するために、前記補間された入力信号を受信するように構成されている請求項１記載の評価装置（30、30a-c）。
【請求項４】
前記補間装置（105-k）は、Ｒ＿ｋ個の計算ブランチを具備し、
各計算ブランチは、前記補間装置（105-k）の補間フィルタの多相成分（130-1,…,130-R k）を具備し、前記第２の信号（ｓ２（ｍ））のＲ＿ｋ番目毎のサンプルを発生するように構成されている請求項１乃至３のいずれか１項記載の評価装置（30、30a-c）。
【請求項５】
前記非線形装置（110-k）は、Ｒ＿ｋ個の計算ブランチ（150-1,…,150-R k）を具備し、
各計算ブランチは、前記第３の信号（ｓ３（ｍ））のＲ＿ｋ番目毎のサンプルを発生するように構成されている請求項１乃至４のいずれか１項記載の評価装置（30、30a-c）。
【請求項６】
前記第２の線形フィルタ装置（115-k）は、
各計算ブランチが、前記第３の信号（ｓ３（ｍ））のＲ＿ｋ番目毎のサンプルを受信するように構成され、前記第２の線形フィルタ装置（115-k）のフィルタの多相成分（170-1,…,170-R k）を具備している、Ｒ＿ｋ個の計算ブランチと、
前記第２の線形フィルタ装置（115-k）の前記フィルタの前記多相成分からの出力信号のサンプルの和として、前記評価された誤差信号の前記成分のサンプルを発生するための加算回路（180）と、
を具備している請求項１乃至５のいずれか１項記載の評価装置（30、30a-c）。
【請求項７】
Ｌ≧２であり、
前記第２の線形フィルタ装置（115-k）はさらに、前記多相成分の前記出力信号または前記加算回路（180）の前記出力信号を前記係数Ｌによりダウンサンプルするための１以上のダウンサンプラ装置（470）を具備している請求項６記載の評価装置（30、30a-c）。
【請求項８】
連続時間入力信号を受信してデジタル出力信号を発生するように構成された変換回路（10）の非線形誤差を補償する補償回路（20）において、
前記変換回路から前記デジタル出力信号を受信する入力ポート（22）と、
前記変換回路（10）の前記デジタル出力信号から第１の評価された誤差信号を減算し、それによって第１の補償されたデジタル出力信号を発生する第１の減算装置（40a）と、
請求項１乃至７のいずれか１項記載の第１の評価装置（30a）であって、前記第１の評価装置（30a）の入力ポート（32a）で前記変換回路（10）から前記デジタル出力信号を受信し、前記第１の評価装置（30a）の出力ポート（34a）で前記第１の評価された誤差信号を発生するように構成されている第１の評価装置（30a）と、
を具備する補償回路（20）。
【請求項９】
前記補償回路（20）は、請求項１乃至４のいずれか１項記載のＭ個の付加的な評価装置（30b-c）を具備し、
ここで２≦ｉ≦Ｍ＋１の場合に、
−ｉ番目の前記評価装置（30b-c）は、前記ｉ番目の評価装置（30b-c）の出力ポート（34b-c）でｉ番目の評価された誤差信号を発生するように構成され、
−前記補償回路は、前記変換回路の前記デジタル出力信号から前記ｉ番目の評価された誤差信号を減算してｉ番目の補償されたデジタル出力信号を発生するｉ番目の減算装置（40b-c）を具備し、
−前記ｉ番目の評価装置（30b-c）は、（ｉ−１）番目の補償されたデジタル出力信号を、前記ｉ番目の評価装置（30b-c）の入力ポート（30b-c）で受信するように構成されている請求項８記載の補償回路（20）。
【請求項１０】
連続時間入力信号を受信し、デジタル出力信号を発生するように構成された変換回路（10）と、
請求項８または９記載の補償回路（20）と、
を具備し、
前記補償回路（20）は、前記補償回路（20）の入力ポート（22）で前記変換回路（10）の前記デジタル出力信号を受信するように構成されている電子回路（1）。
【請求項１１】
前記変換回路（10）はアナログデジタル変換器（10）である請求項１０記載の電子回路（1）。
【請求項１２】
請求項８または９記載の補償回路（20）を具備する集積回路（200）。
【請求項１３】
請求項８または９記載の補償回路（20）を具備する電子装置（210）。
【請求項１４】
前記電子装置は、測定装置、無線受信機、またはレーダ装置である請求項１３記載の電子装置（210）。
【請求項１５】
連続時間入力信号を受信し、デジタル出力信号を出力するように構成された変換回路（10）の非線形誤差を評価する方法であって、
ここで、前記連続時間入力信号は、下限値（ω１）と上限値（ω２）とを有する角周波数帯域に基本的に帯域限定され、
ω１＞（Ｌ−１）π／Ｔであり、ω２＜Ｌπ／Ｔであり、Ｌは正の整数であり、Ｔは前記変換回路のサンプル期間である、
前記方法は、
第１のサンプルレート１／Ｔを有するデジタル入力信号を受信するステップと、
ここで、前記デジタル入力信号は、前記変換回路（10）への前記連続時間入力信号に近似しており、
整数のセットにおける各整数Ｐ＿ｋに対して、
−前記デジタル入力信号の線形関数として第１の信号（ｓ１（ｎ））を発生するステップと、
ここで、ｎは、第１のシーケンスインデックスである、
−前記第１の信号（ｓ１（ｎ））を補間して、第２のサンプルレートを有する第２の信号（ｓ２（ｍ））を発生するステップと、
ここで、前記第２のサンプルレートは、前記第１のサンプルレートよりも高い係数Ｌ・Ｒ＿ｋであり、
Ｒ＿ｋは、Ｌ・Ｒ＿ｋ≧Ｔ・ω２・Ｐ＿ｋ／πとなるように選択された値であり、
ｍは、第２のシーケンスインデックスである、
−（ｓ２（ｍ））のＰ＿ｋ乗として第３の信号（ｓ３（ｍ））を発生するステップと、
−前記第３の信号（ｓ３（ｍ））の線形濾波に基づいて、評価された誤差信号の成分を発生するステップと、
ここで、前記成分は、前記第１のサンプルレートを有する、
前記整数のセットにおける整数Ｐ＿ｋについて発生された、前記評価された誤差信号の全ての前記成分の和として、前記評価された誤差信号を発生するステップと、
を含んでいる方法。
【請求項１６】
連続時間入力信号を受信し、デジタル出力信号を発生するように構成された変換回路（10）の非線形誤差を補償する方法において、
前記変換回路（10）から前記デジタル出力信号を受信するステップと、
前記デジタル入力信号として前記変換回路（10）の前記デジタル出力信号を使用して請求項１５の方法により第１の評価された誤差信号を発生するステップと、
前記変換回路（10）の前記デジタル出力信号から前記第１の評価された誤差信号を減算することにより第１の補償されたデジタル出力信号を発生するステップと、
を含んでいる方法。
【請求項１７】
２≦ｉ≦Ｍ＋１の場合に、
−前記デジタル入力信号として（ｉ−１）番目の補償された誤差信号を使用して、請求項１５記載の方法によりｉ番目の評価された誤差信号を発生し、
−前記変換回路の前記デジタル出力信号から前記ｉ番目の評価された誤差信号を減算することによってｉ番目の補償されたデジタル出力信号を発生することにより、
Ｍ個の付加的な補償されたデジタル出力信号を発生するステップを含む請求項１６記載の方法。
【請求項１８】
コンピュータプログラムコードが、コンピュータ能力を有する電子装置（500）により実行されるとき、請求項１５乃至１７のいずれか１項記載の方法を実行する前記コンピュータプログラムコードを含むコンピュータプログラム。
【請求項１９】
コンピュータプログラムコードが、コンピュータ能力を有する電子装置（500）により実行されるとき、請求項１５乃至１７のいずれか１項記載の方法を実行する前記コンピュータプログラムコードを含むコンピュータプログラムを記憶させた、コンピュータ読取り可能媒体(510)。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は非線形性誤差の評価及び補償に関する。特に本発明は、アナログデジタル変換器のような、連続時間の入力信号を受信しデジタル出力信号を出力するように構成された変換回路の非線形性誤差を評価及び補償することに関する。
【背景技術】
【０００２】
デジタル信号処理は例えば高い正確性、低電力消費および／または必要とされる回路面積が小さいため、多くの場合にアナログ信号処理よりも好ましい。デジタル信号処理によりアナログ信号を処理するためにはデジタル表示に変換される必要がある。これは典型的にアナログデジタル変換器（ＡＤＣ）で行われ、ここではアナログ信号はディスクリートな時間のアナログ信号を発生するためにサンプルレートｆｓでサンプルされ、これはその後デジタル表示に変換される。
【０００３】
例えばＡＤＣおよび／または増幅器および／またはフィルタのようなＡＤＣに先行する回路の不所望な非線形態様により、信号は通常、非線形歪みを受ける。このような非線形歪みはデジタル信号処理を使用してデジタルドメインで補償されることができる。
【０００４】
エイリアシングを防止するため、アナログ信号は帯域幅を限定され、半サンプリングレートよりも小さい帯域幅を有するべきである。問題は、非線形歪みが通常信号の帯域幅を増加する傾向があることである。（歪みのない）アナログ信号が適切に帯域限定されても、非線形的な歪みを受けた信号は恐らく半サンプリングレートよりも大きい帯域幅を有する可能性がある。この問題を避けるための強引な方法はＡＤＣのサンプルレートを増加することであり、それによってサンプルレートは適切に非線形的に歪みを受けた信号を捕捉しデジタルドメイン中の非線形歪みの適切な補償を促すために非線形的に歪みを受けた信号の帯域幅の２倍よりも大きい。しかしながら、ＡＤＣのサンプルレートの増加は、例えば速度に関してさらに厳しい要求がＡＤＣの回路コンポーネント、例えばサンプルホールド回路及び比較器で設定される点で、望ましくない。
【０００５】
文献（W. A. Frank等、“Sampling requirement for Volterra system identification”、IEEE Signal Processing Letters、第３巻、NO.9、266−268頁、1996年９月）には、歪みのない信号の帯域幅の２倍の高さのサンプルレートが非線形モデルの連続的なボルテラカーネルに対応するディスクリートなボルテラカーネルを正確に識別するのに十分であることを開示されている。文献（J. Tsimbinos等、“Input Nyquist sampling suffices to identify and compensate nonlinear systems”、IEEE Transactions on Signal Processing、第46巻、NO.10、2833−2837頁、1998年10月）では、歪のない信号の帯域幅の２倍のサンプルレートで歪みを受けた信号をサンプルし、逆ボルテラモデルを使用して非線形歪みを補償するために使用されることが記載されている。しかしながらボルテラタイプの逆モデルの使用は特に、高次の非線形性および／または長いメモリで比較的高い計算的複雑性を生じ、これは不都合である。
【発明の概要】
【０００６】
本発明の目的は、アナログデジタル変換器のような、連続時間的な入力信号とデジタル出力信号を有する回路の非線形歪みを評価し補償する手段を提供することである。
【０００７】
第１の特徴によれば、特に角周波数帯域［ω１，ω２］に帯域限定された連続時間入力信号を受信し、デジタル出力信号を出力するように構成された変換回路の非線形誤差を評価するための評価装置が与えられ、ここでω１＞（Ｌ−１）π／Ｔであり、ω２＜Ｌπ／Ｔであり、Ｌは正の整数であり、Ｔは変換回路のサンプル期間である。評価装置は第１のサンプルレート１／Ｔを有するデジタル入力信号を受信するための入力ポートを具備している。デジタル入力信号は変換回路に対する連続時間的な入力信号の近似である。さらに変換回路は第１のサンプルレートを有するデジタルな評価された誤差信号を出力するための出力ポートを具備する。デジタルな評価された誤差信号は変換回路の非線形誤差の評価である。さらに、整数のセットにおける各整数Ｐ＿ｋについて、評価装置はデジタル入力信号の線形関数として第１の信号ｓ１（ｎ）を発生するための第１の線形フィルタ装置と、第１のサンプルレートよりも高くＬ・Ｒ＿ｋ≧Ｔ・ω２・Ｐ＿ｋ／πである係数Ｌ・Ｒ＿ｋの第２のサンプルレートを有する第２の信号ｓ２（ｍ）を発生するため第１の信号ｓ１（ｎ）を補間するための補間装置と、（ｓ２（ｍ））Ｐ＿ｋとして第３の信号ｓ３（ｍ）を発生するための非線形装置と、第３の信号ｓ３（ｍ）に基づいて評価された誤差信号の成分を発生するための第２の線形フィルタ装置とを具備し、前記成分は第１のサンプルレートを有する。さらに、評価装置は評価された誤差信号の成分の和として評価された誤差信号を発生するための加算回路を具備している。
【０００８】
Ｌ＝１では、第１の線形フィルタ装置は第１の信号ｓ１（ｎ）を発生するため前記デジタル入力信号を受信するように構成される。
【０００９】
Ｌ≧２では、評価装置は補間された入力信号を発生するために係数Ｌによるデジタル入力信号の高域補間を行うように構成される高域補間装置を具備することができる。第１の線形フィルタ装置100-kは第１の信号ｓ１（ｎ）を発生するため前記補間された入力信号を受信するように構成される。
【００１０】
補間装置はＲ＿ｋ計算ブランチを具備する。補間装置の各計算ブランチは補間装置の補間フィルタの多相成分を具備し、第２の信号ｓ２（ｍ）のＲ＿ｋ番目のサンプルを発生するように構成されている。
【００１１】
非線形装置はＲ＿ｋ計算ブランチを具備し、それぞれ第３の信号ｓ３（ｍ）のＲ＿ｋ番目毎のサンプルを発生するように構成される。
【００１２】
第２の線形フィルタ装置はＲ＿ｋ計算ブランチを具備することができる。第２の線形フィルタ装置の各計算ブランチは第３の信号ｓ３（ｍ）のＲ＿ｋ番目毎のサンプルを受信するように構成される。さらに、第２の線形フィルタ装置の各計算ブランチは第２の線形フィルタ装置のフィルタの多相成分を具備する。さらに第２の線形フィルタ装置は第２の線形フィルタ装置のフィルタの多相成分からの出力信号のサンプルの和として評価された誤差信号の成分のサンプルを発生するための加算回路を具備する。Ｌ≧２では、第２の線形フィルタ装置はさらに多相成分の出力信号または加算回路の出力信号を係数Ｌによりダウンサンプルするための１以上のダウンサンプラ装置を具備する。
【００１３】
第２の特徴によれば、連続時間入力信号を受信しデジタル出力信号を発生するように構成された変換回路の非線形誤差を補償するための補償回路が与えられる。補償回路は変換回路からデジタル出力信号を受信するための入力ポートを具備している。さらに、補償回路は変換回路のデジタル出力信号から第１の評価された誤差信号を減算し、それによって第１の補償されたデジタル出力信号を発生するための第１の減算装置を具備している。さらに補償回路はその入力ポートで変換回路からデジタル出力信号を受信し、その出力ポートで第１の評価された誤差信号を発生するように構成されている第１の特徴による第１の評価装置を具備している。
【００１４】
補償回路は第１の特徴によるＭ個の付加的な評価装置を具備している。２≦ｉ≦Ｍ＋１では、ｉ番目の評価装置はその出力ポートでｉ番目の評価された誤差信号を発生するように構成されることができる。さらに２≦ｉ≦Ｍ＋１に対しては、補償回路は変換回路のデジタル出力信号からｉ番目の評価された誤差信号を減算するためのｉ番目の減算装置を具備し、したがってｉ番目の補償されたデジタル出力信号を発生する。さらに、２≦ｉ≦Ｍ＋１では、ｉ番目の評価装置は（ｉ−１）番目の補償されたデジタル出力信号をその入力ポートで受信するように構成されている。
【００１５】
第３の特徴によれば、連続時間入力信号を受信しデジタル出力信号を発生するように構成された変換回路を具備している電気回路が与えられる。さらに、電子回路は第２の特徴による補償回路を具備している。補償回路はその入力ポートで変換回路のデジタル出力信号を受信するように構成されている。変換回路はアナログデジタル変換器である。
【００１６】
第４の特徴によれば、集積回路は第２の特徴による補償回路を具備する。
【００１７】
第５の特徴によれば、電子装置は第２の特徴による補償回路を具備する。電子装置は例えば測定装置、無線受信機またはレーダ装置であるがそれらに限定されない。
【００１８】
第６の特徴によれば、特に角周波数帯域［ω１，ω２］に帯域限定された連続時間入力信号を受信し、デジタル出力信号を出力するように構成された変換回路の非線形誤差を評価する方法が与えられ、ここでω１＞（Ｌ−１）π／Ｔであり、ω２＜Ｌπ／Ｔであり、Ｌは正の整数であり、Ｔは変換回路のサンプル期間である。この方法によれば、第１のサンプルレートを有するデジタル入力信号が受信される。デジタル入力信号は変換回路に対する連続時間入力信号の近似である。さらにこの方法は、整数のセットにおける各整数Ｐ＿ｋについて、デジタル入力信号の線形関数として第１の信号ｓ１（ｎ）を発生し、第１のサンプルレートよりも高くＬ・Ｒ＿ｋ≧Ｔ・ω２・Ｐ＿ｋ／πである係数Ｌ・Ｒ＿ｋの第２のサンプルレートを有する第２の信号ｓ２（ｍ）を発生するため第１の信号ｓ１（ｎ）を補間し、（ｓ２（ｍ））Ｐ＿ｋとして第３の信号ｓ３（ｍ）を発生し、第３の信号ｓ３（ｍ）の線形濾波に基づいて評価された誤差信号の成分を発生するステップを含んでおり、前記成分は第１のサンプルレートを有する。さらに、本発明の方法により、評価された誤差信号は評価された誤差信号の成分の和として発生される。
【００１９】
第７の特徴によれば、連続時間入力信号を受信しデジタル出力信号を発生するように構成された変換回路の非線形誤差を補償する方法が与えられる。この方法は変換回路からのデジタル出力信号の受信を含んでいる。さらに、この方法はデジタル入力信号として変換回路のデジタル出力信号を使用して第６の特徴の方法により第１の評価された誤差信号を発生することを含んでいる。さらに方法は変換回路のデジタル出力信号から第１の評価された誤差信号を減算することにより第１の補償されたデジタル出力信号を発生することを含んでいる。
【００２０】
この方法はＭ個の付加的な補償されたデジタル出力信号を発生することを含むことができる。２≦ｉ≦Ｍ＋１では、ｉ番目の評価された誤差信号はデジタル入力信号として（ｉ−１）番目の補償された誤差信号を使用して第６の特徴の方法により発生されることができる。さらに２≦ｉ≦Ｍ＋１では、ｉ番目の補償されたデジタル出力信号は変換回路のデジタル出力信号からｉ番目の評価された誤差信号を減算することによって発生されることができる。
【００２１】
第８の特徴によれば、コンピュータプログラムコード手段を具備するコンピュータプログラムプロダクトが与えられ、前記コンピュータプログラムコード手段はそれがコンピュータ能力を有する電子装置により作動されるとき第６又は第７の特徴による方法を実行するための手段である。
【００２２】
第９の特徴によれば、コンピュータプログラムコード手段を具備するコンピュータプログラムプロダクトが与えられ、前記コンピュータプログラムコード手段はそれがコンピュータ能力を有する電子装置により作動されるとき第６又は第７の特徴による方法を実行するための手段である。
【００２３】
第１０の特徴によれば、第１の特徴による評価装置または第２の特徴による補償回路を記述するコンピュータの解釈可能なハードウェア記述コードを具備し、構成可能なハードウェア装置の構成またはその組合せを通して、特定用途用ハードウェア装置としてそのコンピュータ支援製造を可能にするハードウェア記述エンティティが提供される。
【００２４】
用語“comprises/comprising”はこの明細書で使用されるとき、述べられた特性、整数、ステップまたはコンポーネントの存在を特定するとして解釈されるが、１以上のある特性、整数、ステップ、コンポーネントまたはそのグループの存在又は付加を除外するものではない。
【図面の簡単な説明】
【００２５】
【図１】本発明の１実施形態による電子回路のブロック図である。
【図２】本発明の１実施形態による補償回路のブロック図である。
【図３】変換回路の連続時間参照モデルを示す図である。
【図４】変換回路のディスクリートな時間モデルの導出を示す図である。
【図５】本発明の１実施形態による評価装置のブロック図である。
【図６】補間装置の実施形態のブロック図である。
【図７】非線形装置の実施形態のブロック図である。
【図８】線形フィルタ装置の実施形態のブロック図である。
【図９】本発明の１実施形態による集積回路の概略図である。
【図１０】本発明の１実施形態による電子装置の概略図である。
【図１１】本発明の実施形態による方法のフローチャートである。
【図１２】本発明の実施形態による方法のフローチャートである。
【図１３】本発明の１実施形態による評価装置のブロック図である。
【図１４】本発明の１実施形態による高域補間装置のブロック図である。
【図１５】本発明の実施形態による線形フィルタ装置のブロック図である。
【図１６】コンピュータの読取り可能な媒体とプログラム可能なハードウェア装置の概略図である。
【発明を実施するための形態】
【００２６】
本発明の実施形態のさらに別の目的、特徴、利点は添付図面を参照して以下の詳細な説明から明白になるであろう。  
図１は本発明の１実施形態による電子回路1のブロック図である。電子回路１は連続時間的な入力信号ｘａ（ｔ）を変換回路10の入力ポート12で受信し、変換器回路の出力ポート14で変換器回路10のデジタル出力信号ｙ（ｎ）を発生するように構成された変換回路10を具備し、ここでｔは時間を示し、ｎは整数値のシーケンスインデックスである。変換回路10は図１ではアナログデジタル変換器（ＡＤＣ）として示されている。しかしながら変換回路10はＡＤＣに限定されず、例えばＡＤＣおよび緩衝増幅器、可変利得増幅器（ＶＧＡ）、および／またはＡＤＣに接続されたフィルタのような付加的なコンポーネントを具備することができ、それらに限定されない。ＡＤＣと前記付加的なコンポーネントの両者はこのような場合、変換回路10の非線形誤差の一因になる可能性がある。この明細書の残りの部分では、変換回路10は簡潔性のためにＡＤＣ10として示すが、この用語は前述したように限定として解釈されるべきではない。
【００２７】
理想的には、ＡＤＣ10のデジタル出力信号ｙ（ｎ）はｘ（ｎ）＝ｘａ（ｎＴ）に等しく、ＴはＡＤＣ10のサンプル期間であり、ｘ（ｎ）はＡＤＣ10の理想的又は所望される出力信号を示している。しかしながらＡＤＣ10の非線形性により、ｙ（ｎ）はｘ（ｎ）と異なっている。
【００２８】
図１に示されている実施形態によれば、電子回路1はＡＤＣ10の非線形誤差を補償するための補償回路を具備している。補償回路20はその補償回路20の入力ポート22でＡＤＣ10のデジタル出力信号を受信するように構成されている。
【００２９】
さらに図１に示されている実施形態によれば、補償回路20は評価装置30aを具備する。評価装置30aはデジタル入力信号を受信するための入力ポート32aを有し、そのデジタル入力信号はＡＤＣ10の連続時間入力信号ｘａ（ｔ）のディスクリートな時間の近似値である。評価装置30aはモデルへの入力として評価装置30aのデジタル入力信号を使用してＡＤＣ10の非線形性の（さらに以下説明する）モデルを使用するように構成されている。図１に示されている実施形態では、ＡＤＣ10の非線形性誤差が所望の出力信号ｘ（ｎ）と比較して比較的小さいならば、ＡＤＣ10への入力信号ｘａ（ｔ）の比較的良好なディスクリートな時間的近似（即ちｘ（ｎ）の比較的良好な近似）であるＡＤＣ10のデジタル出力信号ｙ（ｎ）は評価装置30aのデジタル入力信号として使用される。評価装置30aは評価装置30aの出力ポート34aで、ＡＤＣ10の非線形性誤差の評価である評価された誤差信号を発生するように構成されている。
【００３０】
さらに図１に示されている実施形態では、補償回路20はＡＤＣ10のデジタル出力信号ｙ（ｎ）から評価装置30aにより発生された評価された誤差信号を減算するための減算装置40aを具備している。それによって減算装置40aは補償されたデジタル出力信号ｙ１（ｎ）を発生し、この信号は減算装置40aの出力ポート42aで出力される。減算装置40aにより発生された補償されたデジタル出力信号ｙ１（ｎ）は補償回路20の出力信号である。
【００３１】
このモデルのモデルパラメータが非線形性誤差を捕捉するように適切に同調されるならば、およびデジタル出力信号ｙ（ｎ）中の非線形性誤差が所望の出力信号ｘ（ｎ）と比較して比較的小さいならば、補償されたデジタル出力信号ｙ１（ｎ）はｙ（ｎ）よりも良好なｘ（ｎ）の近似であろう。したがって、ＡＤＣ10は補償回路20と共に（ｙ１（ｎ）を出力信号として）ＡＤＣ10単独よりも良好な線形性を有するＡＤＣを提供する。これは任意の非線形系の一般的感覚では当てはまらないことに注意すべきである。例えば非線形性誤差が過度に大きいならば、ｙ（ｎ）は評価装置30aについてのｘ（ｎ）の非常に貧弱な近似であるので、非線形性誤差の十分に良好な評価を行うことができず、したがってｙ１（ｎ）は実際にｙ（ｎ）よりも悪いｘ（ｎ）の近似である可能性がある。本発明の実施形態を線形性を改良するために適用することができるＡＤＣ（又は他の変換回路）は例えば測定および／または回路のシミュレーションにより決定されることができる。この明細書の残りの部分では、ＡＤＣ10の非線形性はｙ１（ｎ）がｙ（ｎ）よりも良好なｘ（ｎ）の近似であるようにされていることが仮定される。
【００３２】
図１に示されている実施形態によれば、補償回路20は単一段でＡＤＣ10のデジタル出力信号ｙ（ｎ）の補償を行うように構成されている。他の実施形態によれば、補償回路20は複数の段で反復的に補償を行うように構成されている。これは本発明の１実施形態による補償回路20のブロック図を示している図２に示されている。図２に示されている実施形態では、補償は３つの段で行われる。しかしながらこれは単に例示として使用される例である。他の実施形態では、任意の数の段が補償に使用されることができる。
【００３３】
図１に示されている実施形態にも存在する評価装置30aと減算装置40aに加えて、図２に示されている補償回路20の実施形態は２つの付加的な評価装置30bとc、及び２つの付加的な減算装置40bとcを具備している。以下、評価装置30a、b、cをそれぞれ第１、第２、第３の評価装置と呼ぶ。同様に、減算装置40a、b、cをそれぞれ第１、第２、第３の減算装置と呼ぶ。第１の評価装置30aの出力ポート34a上で発生された評価された誤差信号を第１の評価された誤差信号と呼び、第１の減算装置40aの出力ポート42a上で発生された補償されたデジタル出力信号ｙ１（ｎ）を第１の補償されたデジタル出力信号と呼ぶ。同様に、第２の評価装置30bの出力ポート34b上で発生された評価された誤差信号を第２の評価された誤差信号と呼び、第２の減算装置40bの出力ポート42b上で発生された補償されたデジタル出力信号ｙ２（ｎ）を第２の補償されたデジタル出力信号と呼ぶ。さらに、第３の評価装置30cの出力ポート34c上で発生された評価された誤差信号を第３の評価された誤差信号と呼び、第３の減算装置40cの出力ポート42c上で発生された補償されたデジタル出力信号を第３の補償されたデジタル出力信号ｙ３（ｎ）と呼ぶ。
【００３４】
第１の評価装置30aと第１の減算装置40aは図１に示されている実施形態と同様に構成される。第２の評価装置30bはその入力ポート32b上で第１の補償されたデジタル出力信号ｙ１（ｎ）を受信するように構成される。第１の補償されたデジタル出力信号ｙ１（ｎ）はＡＤＣ10のデジタル出力信号ｙ（ｎ）よりも良好なｘ（ｎ）の近似であるので、第２の評価装置30bは第１の評価装置30aよりも適切な入力データを有し、したがって第１の評価装置30aよりも、ＡＤＣ10のデジタル出力信号ｙ（ｎ）におけるさらに良好な非線形性誤差の評価を行う。第２の減算装置40bは第２の補償されたデジタル信号出力ｙ２（ｎ）を発生するためＡＤＣ10のデジタル出力信号ｙ（ｎ）から、第２の評価装置30bの出力ポート34bで発生された第２の評価された誤差信号を減算するように構成されている。第２の評価された誤差信号は第１の評価された誤差信号よりも、ＡＤＣ10のデジタル出力信号ｙ（ｎ）における非線形性誤差の良好な評価であるので、第２の補償されたデジタル出力信号ｙ２（ｎ）は第１の補償されたデジタル出力信号ｙ１（ｎ）よりも良好な近似である。
【００３５】
同様に、第３の評価装置30cはその入力ポート32c上で第２の補償されたデジタル出力信号ｙ２（ｎ）を受信するように構成される。第２の補償されたデジタル出力信号ｙ２（ｎ）は第１の補償されたデジタル出力信号ｙ（ｎ）よりも良好なｘ（ｎ）の近似であるので、第３の評価装置30cは第２の評価装置30bよりも適切な入力データを有し、したがって第２の評価装置30bよりも、ＡＤＣ10のデジタル出力信号ｙ（ｎ）におけるさらに良好な非線形性誤差の評価を行う。第３の減算装置40cは第３の補償されたデジタル信号出力ｙ２（ｎ）を発生するためＡＤＣ10のデジタル出力信号ｙ（ｎ）から、第３の評価装置30cの出力ポート34cで発生された第３の評価された誤差信号を減算するように構成されている。第３の評価された誤差信号は第２の評価された誤差信号よりも、ＡＤＣ10のデジタル出力信号ｙ（ｎ）における非線形性誤差の良好な評価であるので、第３の補償されたデジタル出力信号ｙ２（ｎ）は第２の補償されたデジタル出力信号ｙ２（ｎ）よりも良好な近似である。
【００３６】
前述したように、多段の補償を図２を参照して説明し、ここで段又は反復の数は３である。より一般的には、複数の段で補償を行うように構成された補償回路20の実施形態は第１の評価装置30aに加えて、Ｍ個の付加的な評価装置を具備し、ここでＭは整数である。ｉ番目の評価装置はそのｉ番目の評価装置の出力ポート上でｉ番目の評価された誤差信号を発生するように構成される。さらに、複数の段で補償を行うように構成されている補償回路20の前記実施形態は第１の減算装置30aに加えてＭ個の減算装置を具備している。ｉ番目の減算装置はＡＤＣ10のデジタル出力信号ｙ（ｎ）からｉ番目の評価された誤差信号を減算するように構成されており、それによってｉ番目の補償されたデジタル出力信号ｙｉ（ｎ）を発生する。２≦ｉ≦Ｍ＋１では、ｉ番目の評価装置は（ｉ−１）番目の補償されたデジタル出力信号ｙｉ−１（ｎ）をその入力ポートで受信するように構成されている。
【００３７】
前述の複数の段において補償を行うように構成された補償回路20の実施形態は所望される出力信号ｘ（ｎ）の（各段において）漸進的に改良された近似である補償されたデジタル出力信号を与える。先の記載を参照してチェーンの最後の段の減算装置により発生された補償されたデジタル出力信号、即ちｙＭ＋１（ｎ）は補償回路20からの出力信号であることができる。ＡＤＣ10は補償回路20と共にＡＤＣ10単独よりも良好な線形性を有するＡＤＣを与える（出力信号としてｙＭ＋１（ｎ））。
【００３８】
補償回路20中の複数の評価装置（即ち図２の30a-c）の全ては同じタイプであってもよい。幾つかの実施形態では、全ての評価装置30a-cは同じである。他の実施形態では１以上の評価装置30a-cは他とは異なってもよい。１例として、評価装置の計算的正確性はそれらのそれぞれの入力信号の品質に適合されることができる。例えばチェーンの前段における評価装置では、発生された評価された誤差信号の正確性は評価装置に対する入力信号中の（ｘ（ｎ）からの偏差に関して）不正確性により限定される可能性がある。このようなケースでは、この評価装置についての計算の正確性の要件はチェーンの後段の評価装置と比較して緩和されることができ、それによって必要以上の高い計算の正確性の使用は避けられることができる。これは例えばチェーンの後期段の前記評価装置よりもチェーンの前段の前記評価装置でより少数のビットを有する１以上の内部信号および／またはモデル係数を表すことによって使用されることができ、これは代わりに減少された電力消費および／または必要とされる回路面積を節約する。
【００３９】
補償回路20中の適切な数の段は例えば測定および／またはコンピュータシミュレーションに基づいて決定されることができる。段の数を決定するとき以下のファクタが考慮される。  
−段の数が増加すると、補償回路20により補償される誤差以外の誤差が目立ち始める。このような誤差の例は雑音、量子化誤差および／または評価装置で内部で使用されるモデルの不正確性による誤差である。（例えば測定および／またはコンピュータのシミュレーションに基づいて決定されることができる）ある数のステップでは、付加的な段を付加することにより実現される改良は無視できる程度である。  
−システム仕様は補償回路20からの出力信号について、例えば最小の信号対雑音及び歪み比（ＳＮＤＲ）または他の性能測定基準に関してある品質を示すことができる。この仕様が満たされると、補償回路20中にさらに別の段を付加する必要はない。
【００４０】
評価装置30a-c（図１および２）の実施形態で使用されるディスクリートな時間の非線形モデルの導出を図３および図４の（ａ）乃至（ｆ）を参照して以下示す。
【００４１】
図３はディスクリートな時間の非線形モデルの導出の開始点として使用されているＡＤＣ10（又は他の変換回路）の連続時間参照モデルを示している。参照モデルでは、連続時間入力信号ｘａ（ｔ）は複数のブランチへの入力であり、その出力は連続時間出力信号ｙａ（ｔ）を形成するために共に加算され、この出力信号はディスクリートな時間出力信号ｙ（ｎ）＝ｙａ（ｎＴ）を形成するためにサンプルレート１／Ｔでサンプルされ、ここでＴはサンプル期間を示している。図３の最上部ブランチは所望される信号を提供し、他のＮ個のブランチは非線形性誤差ｅａ（ｔ）＝Ｈａ［ｘａ（ｔ）］に影響を与え、Ｈａはｘａ（ｔ）で作用する連続時間の非線形演算子である。ｙ（ｎ）＝ｘ（ｎ）＋ｅ（ｎ）が容易に証明され、ここでディスクリートな時間の非線形誤差ｅ（ｎ）＝ｅａ（ｎＴ）である。以下の導出はディスクリートな時間の非線形演算子Ｈを表すディスクリートな時間モデルに関し、この演算子はｅ（ｎ）＝Ｈ［ｘ（ｎ）］のように連続時間の非線形演算子Ｈａに等しい。
【００４２】
図３の参照モデルでは、１≦ｋ≦Ｎであるような各ｋについて、ｋ番目のブランチはインパルス応答ｆａｋ（ｔ）を有する線形システムを具備しており、このインパルス応答には静的非線形性（・）Ｐ＿ｋが後続し、ここでＰ＿ｋは整数である。静的非線形性にはインパルス応答ｇａｋ（ｔ）を有する別の線形システムが後続している。静的非線形性と別の線形システムにより後続されている線形システムからなる非線形システムはＬＮＬ（線形−非線形−線形）システムと呼ばれる。ＬＮＬモデルの複数の並列ブランチを有する図３に示されているような非線形性モデルは並列ＬＮＬモデルと呼ばれる。このようなモデルは例えば文献（H.-W. Chen、“Modeling and identification of parallel nonlinear systems: Structural classification and parameter estimation methods”、Proc. of the IEEE、83巻、no.1、39−66頁、1995年）に示されている。図３に示されているモデルタイプはＡＤＣに限定されないがＡＤＣのようなアナログ電子回路をモデル化するのに有用であることが判明されている。以下、インパルス応答ｆａｋ（ｔ）とｇａｋ（ｔ）を有する線形システムをそれぞれフィルタｆａｋ（ｔ）とｇａｋ（ｔ）と呼ぶ。
【００４３】
整数のセット［Ｐ＿１,…,Ｐ＿Ｎ］は、モデル化される回路の非線形性を適切に捕捉するため等、例えば測定および／またはコンピュータシミュレーションに基づいて選択されなければならない。１つの限定的ではない例によれば、整数の前記セットが２とＮ＋１の間及びそれらを含む全ての整数からなるようにＰ＿ｋ＝ｋ＋１である。異なるトポロジを使用する回路では、偶数次の歪み項は通常、消去又はほぼ消去される。このような回路では、適切な選択は、整数の前記セットが３と２Ｎ＋１の間及びそれらを含む全ての奇数の整数からなるようにＰ＿ｋ＝２ｋ＋１であることができる。
【００４４】
以下、ナイキストサンプリング定理によるエイリアスなしにサンプルレート１／Ｔでサンプルされることができるように、周波数ｆ０＜１／（２Ｔ）を超えるスペクトル内容をもたない（または実際には無視できる程度のみ有する）連続時間入力信号ｘａ（ｔ）が適切に帯域限定されることが仮定される。ｘａ（ｔ）が適切に帯域限定されても、非線形性（・）Ｐ＿ｋにより生じるスペクトル周波数拡散のために、非線形性誤差ｅａ（ｔ）は通常は適切に帯域限定されない。したがって信号ｙ（ｎ）はｙａ（ｔ）のアンダーサンプリングにより得られ、それによって周波数１／（２Ｔ）より上に位置されるｙａ（ｔ）の信号内容は信号帯域０≦ｆ＜１／（２Ｔ）へエイリアスされ、ここでｆは周波数を示している。
【００４５】
図４の（ａ）−（ｆ）は図３に示されているモデルのブランチの１つ（ｋ番目のブランチ）のディスクリートな時間モデルの導出を示している。図４の（ａ）では、時間ｎＴにおけるサンプリングはブランチの出力信号の加算（図３の場合）後、フィルタｇａｋ（ｔ）の直ぐ後へ移動される。図４の（ａ）のサンプラの出力はｅｋ（ｎ）で示されている。ディスクリートな時間の非線形性誤差は以下であることが容易に証明される。  
【数１】
0005215477.tif 000002
【００４６】
図４の（ｂ）では、フィルタｇａｋ（ｔ）の出力におけるサンプリングはＲ＿ｋ倍高速度のサンプラで置換され、それにサンプラからの出力信号を係数Ｒ＿ｋでダウンサンプルし冗長サンプルを破棄するダウンサンプラが後続する。係数Ｒ＿ｋはＴ・ω０・Ｐ＿ｋ／πよりも大きいかそれに等しく選択され、ここでω０＝２πｆ０は信号帯域幅周波数ｆ０に対応する角周波数である。以下の説明では、シーケンスインデックスｎはサンプルレート１／Ｔを有するディスクリートな時間信号用に使用され、シーケンスインデックスｍはサンプルレートＲ＿ｋ／Ｔを有するディスクリートな時間信号用に使用される。
【００４７】
前述したように、ｘａ（ｔ）は帯域限定され、周波数ｆ０を超えるスペクトル内容をもたない。したがって、非線形性（・）Ｐ＿ｋの出力信号は帯域限定され、周波数ｆ０Ｐ＿ｋを超えるスペクトル内容をもたない。係数Ｒ＿ｋはＴ・ω０・Ｐ＿ｋ／πよりも大きいかそれに等しく選択されているので、フィルタｇａｋ（ｔ）の出力信号はサンプリング定理によるエイリアスなしにサンプルレートＲ＿ｋ／Ｔでサンプルされることができる。したがって、図４の（ｂ）のサンプラが後続するフィルタｇａｋ（ｔ）は、角周波数域０≦ω≦ω０Ｐ＿ｋにおいてｇａｋ（ｔ）と同じ周波数応答、即ちＧ（ｅｊωＴ／Ｒ＿ｋ）＝Ｇａｋ（ｊω）を有するデジタルフィルタｇｋ（ｍ）が後続するサンプラにより置換されることができ、ここでｊは虚数単位を示し、ωは角周波数を示している。  
【数２】
0005215477.tif 000003
【００４８】
これは図４の（ｃ）に示されている。
【００４９】
非線形性（・）Ｐ＿ｋは静的（メモリなし）であるので、サンプラと非線形性（・）Ｐ＿ｋの次数は交換されることができる。これは図４の（ｄ）に示されている。
【００５０】
フィルタｆａｋ（ｔ）は線形であるので、フィルタｆａｋ（ｔ）からの出力信号はエイリアスなしにサンプルレート１／Ｔにおけるサンプリングを可能にするため適切に帯域限定される。非線形性に対する入力信号はサンプルレート１／Ｔにおける出力信号のサンプリングと係数Ｒ＿ｋによる結果的なサンプルされた信号の補間を通して同様に得られることができる。図４の（ｅ）では、これは係数Ｒ＿ｋによるアップサンプリングと、それに後続する補間フィルタｈｋ（ｍ）により実現される。
【００５１】
したがって図４の（ｅ）のサンプラが後続するフィルタｆａｋ（ｔ）は、角周波数域０≦ω≦ω０において、ｆａｋ（ｔ）と同じ周波数応答、即ちＦ（ｅｊωＴ）＝Ｆａｋ（ｊω）を有するデジタルフィルタｆｋ（ｎ）が後続しているサンプラにより置換されることができ、ここで、
【数３】
0005215477.tif 000004
【００５２】
これは図４の（ｆ）に示されている。
【００５３】
図３のモデルの非線形部における各ブランチを図４の（ｆ）に示されている対応するディスクリートな時間ブランチで置換し、ｅ（ｎ）を形成するためにディスクリートな時間における異なるブランチからの出力信号ｅｋ（ｎ）の加算を行い、ｙ（ｎ）を形成するためにｅ（ｎ）をｘ（ｎ）へ付加することによって、図３に示されている連続時間モデルに等しいディスクリートな時間モデルが得られる。この文脈における等価とは、ｙ（ｎ）の同じサンプル値が図３で示されている連続時間モデルに関して導出されたディスクリートな時間モデルについて得られることを意味している。全てのブランチは同じ入力サンプルレート１／Ｔで動作する（即ちこれらは全て同じ入力信号ｘ（ｎ）を有する）ので、ｘ（ｎ）を形成するためにｘａ（ｔ）をサンプルするように構成された単一のサンプラはディスクリートな時間モデルにおける全てのブランチ間で共有されることができる。
【００５４】
評価装置30の実施形態の文脈で以下説明するように、図４の（ｆ）の多相表示の使用は等価のディスクリートな時間モデル全体を通してサンプルレート１／Ｔの使用を可能にする。即ち、非線形性は信号の帯域幅を増加するが、モデル内のいずれかの場所でも１／Ｔよりも高いサンプルレートを使用することは必要ではない。
【００５５】
図５は本発明の１実施形態による評価装置30のブロック図である。評価装置30は例えば図１と２の評価装置30a-cの任意の１つであってもよい。図５で示されている実施形態の評価装置30の内部構造は図３と図４の（ａ）−（ｆ）を参照して得られたディスクリートな時間モデルに基づいて、それによって動かされる。
【００５６】
この実施形態によれば、評価装置30はサンプルレート１／Ｔを有するデジタル入力信号を受信するための入力ポート32を具備している。入力ポート32は図１および２の評価装置30a-cの入力ポート32a-cに対応する。さらに評価装置30はサンプルレート１／Ｔを有するデジタルな評価された誤差信号を出力するための出力ポート34を具備している。出力ポート34は図１と２の評価装置30a-cの入力ポート32a-cに対応する。
【００５７】
整数のセット中の各整数Ｐ＿ｋ（ここでｋは範囲１≦ｋ≦Ｎ中の整数）に対しては、評価装置30は第１の線形フィルタ装置100-kと、補間装置105-kと、非線形装置110-kと、第２の線形フィルタ装置115-kとを具備する計算ブランチを具備している。
【００５８】
第１の線形フィルタ装置100-kは図４の（ｆ）のフィルタｆｋ（ｎ）に対応する。これは評価装置30へのデジタル入力信号の線形関数として第１の信号ｓ１（ｎ）を発生するように構成されている。この目的に対しては、これはサンプルレート１／Ｔで動作し、インパルス応答ｆｋ（ｎ）による濾波を行うように構成されている。
【００５９】
補間装置105-kは図４の（ｆ）の補間フィルタｈｋ（ｍ）と組み合わせた係数Ｒ＿ｋによるアップサンプラに対応する。これはサンプルレートＲ＿ｋ／Ｔを有する第２の信号ｓ２（ｍ）を発生するために第１の信号ｓ１（ｎ）を補間するように構成されている（ここで前述したようにＲ＿ｋ≧Ｔ・ω０Ｐ＿ｋ／π）。
【００６０】
非線形装置110-kは図４の（ｆ）の非線形性（・）Ｐ＿ｋに対応する。これは（ｓ２（ｍ））Ｐ＿ｋとして第３の信号ｓ３（ｍ）を発生するように構成される。
【００６１】
第２の線形フィルタ装置115-kは図４の（ｆ）の係数Ｒ＿ｋを有するダウンサンプラと組み合わせたフィルタｇｋ（ｍ）に対応する。しかしながら、図８の（ｂ）を参照して以下説明するように、第２の線形フィルタ装置115-kが多相の分解を使用して構成されるならば、フィルタｇｋ（ｍ）からの出力信号のＲ＿ｋ番目毎のサンプルだけがその後、第２の線形フィルタ装置115-k中で実際に発生されるので、第２の線形フィルタ装置115-kで行われる必要のある実際のダウンサンプリングは存在しない。第２の線形フィルタ装置115-kは第３の信号ｓ３（ｍ）に基づいて、評価された誤差信号の図４の（ｆ）のｅｋ（ｎ）に対応する成分を発生するように構成される。前記成分はサンプルレート１／Ｔを有する。
【００６２】
第２の線形フィルタ装置115-kは、線形及び時間変化の濾波を行うように構成されている第１の線形フィルタ装置100-kと対照的に、線形及び時間不変の濾波を行うように構成されている。第２の線形フィルタ装置115-kの時間変化は、第２の線形フィルタ115-kへの入力信号が第２の線フィルタ装置115-kからの出力信号よりも高いサンプルレートを有するためである。しかしながらブランチは、即ち第１の線形フィルタ装置100-kの入力ポートから第２の線形濾波装置115-kの出力ポートまでのブランチは全体として、時間不変であることに注意する。
【００６３】
図５に示されている実施形態によれば、評価装置30はさらに評価された誤差信号を発生し、評価装置30の計算ブランチで発生される評価された誤差信号の成分の和として出力ポート34で出力されるように構成された加算回路117を具備している。
【００６４】
図６の（ａ）と（ｂ）は、補間装置105-kの異なる実施形態を示している。図４の（ｆ）の例示の対応する部分の直接マッピングとして見られることができる図６の（ａ）に示されている実施形態によれば、補間装置105-kはアップサンプラ装置120とデジタルフィルタ装置122を具備している。アップサンプラ装置120は第１の線形フィルタ装置105-kからの出力信号の各サンプル間にＲ＿ｋ−１のゼロ（または信号のＤＣレベルを表す別の値のサンプル）を挿入することにより係数Ｒ＿ｋで第１の線形フィルタ装置105-kからの出力信号をアップサンプルするように構成されている。デジタルフィルタ装置122はサンプルレートＲ＿ｋ／Ｔで動作し、第２の信号ｓ２（ｍ）を発生するためのインパルス応答ｈｋ（ｍ）による濾波を行うように構成されている。第２の信号ｓ２（ｍ）はデジタルフィルタ装置122の出力ポート124で出力される。
【００６５】
図６の（ｂ）に示されている実施形態は、フィルタｈｋ（ｍ）の多相分解を使用する。この実施形態では、補間装置105-kはＲ＿ｋ個の計算ブランチを有している。これらの各計算ブランチはデジタルフィルタ装置130-1,…,130-R_kを具備し、これは補間フィルタｈｋ（ｍ）の多相成分である。これらの各デジタルフィルタ装置130-1,…,130-R_kは第２の信号ｓ２（ｍ）の毎Ｒ＿ｋ番目のサンプルを発生するように構成されている。例えば各ｉ＝０，１，２,…,Ｒ＿ｋ−１では、デジタルフィルタ装置130-(i+1)はサンプルｓ２（ｎ・Ｒ＿ｋ＋ｉ）を発生し、デジタルフィルタ装置130-(i+1)の出力ポート132-(i+1)でこれらのサンプルを出力するように構成されることができる。  
【数４】
0005215477.tif 000005
【００６６】
多相分解の利点は、各デジタルフィルタ装置130-1,…,130-R_kがサンプルレート１／Ｔで動作することである。これは図６の（ａ）に示されている実施形態と比較して減少された電力消費と緩和された回路速度要求を容易にし、ここでデジタルフィルタ装置122はさらに高いサンプルレートＲ＿ｋ／Ｔで動作するように構成されている。
【００６７】
図７の（ａ）と（ｂ）は非線形装置110-kの異なる実施形態を示している。図７の（ａ）に示されている実施形態では、非線形装置110-kは単一の計算ブランチ140を具備し、その単一の計算ブランチ140はサンプルレートＲ＿ｋ／Ｔで動作し、計算ブランチ140の入力ポート142で第２の信号ｓ２（ｍ）の各サンプルを受信し、計算ブランチ140の出力ポート144で第３の信号ｓ３（ｍ）の各サンプルを発生するように構成されている。補間装置105-kが図６の（ａ）のように構成される実施形態では、計算ブランチ140の入力ポート142はデジタルフィルタ装置122の出力ポート124へ直接接続されることができる。補間装置105-kが図６の（ｂ）のように構成される実施形態では、マルチプレクサのようなインターフェース回路（図示せず）が出力ポート132-1,…,132R_kのうちの適切な１つと各サンプル期間の計算ブランチ140の入力ポート142との間に動作接続を与えるために使用されることができる。
【００６８】
図７の（ｂ）に示されている実施形態では、非線形装置110-kはＲ＿ｋ個の計算ブランチ150-1,…,150-R_kを具備している。各計算ブランチ150-1,…,150-R_kは、サンプルレート１／Ｔで動作し、計算ブランチ150-1,…,150-R_kの入力ポート152-1,…,152-R_kで第２の信号ｓ２（ｍ）の毎Ｒ＿ｋ番目のサンプルを受信するように構成されている。さらに、各計算ブランチ150-1,…,150-R_kはその計算ブランチ150-1,…,150-R_kの出力ポート154-1,…,154-R_kで第３の信号ｓ３（ｍ）の毎Ｒ＿ｋ番目のサンプルを発生するように構成されている。例えばｉ＝０，１，２,…，Ｒ＿ｋ−１のそれぞれでは、計算ブランチ150-(i+1)はその入力ポート152-(i+1)でサンプルｓ２（ｎ・Ｒ＿ｋ＋ｉ）を受信し、その出力ポート154-(i+1)でサンプルｓ３（ｎ・Ｒ＿ｋ＋ｉ）を発生するように構成されることができる。
【００６９】
補間装置105-kが図６の（ｂ）のように構成される実施形態では、計算ブランチ150-1,…,150-R_kの各入力ポート152-1,…,152-R_kはデジタルフィルタ装置130-1,…,130-R_kの出力ポート132-1,…,132-R_kのうちの特有の１つに直接接続されることができる。例えばｉ＝０，１，２,…，Ｒ＿ｋ−１のそれぞれでは、入力ポート152-(i+1)は出力ポート132-(i+1)に直接接続されることができる。
【００７０】
補間装置105-kが図６の（ａ）のように構成される実施形態では、デマルチプレクサのようなインターフェース回路（図示せず）は各サンプル期間にデジタルフィルタ装置122の出力ポート124と、計算ブランチ150-1,…,150-R_kの入力ポート152-1,…,152-R_kのうちの適切な１つとの間に動作接続を与えるために使用されることができる。
【００７１】
図８の（ａ）と（ｂ）は第２の線形フィルタ装置115-kの異なる実施形態を示している。図４の（ｆ）の対応部分の直接マッピングとして見られることができる図８の（ａ）に示されている実施形態によれば、第２の線形フィルタ装置115-kはデジタルフィルタ装置160とダウンサンプラ装置162を具備している。デジタルフィルタ装置160はサンプルレートＲ＿ｋ／Ｔで動作し、デジタルフィルタ装置160の入力ポート164で第３の信号ｓ２（ｍ）の毎サンプルを受信し、インパルス応答ｇｋ（ｍ）による濾波を行うように構成されている。ダウンサンプラ装置162はダウンサンプラ装置162の出力ポート166で加算器回路117（図５）へ入力されるための評価された誤差信号の成分を発生するようにデジタルフィルタ装置160から出力信号の毎Ｒ＿ｋ番目のサンプル以外の全てを破棄することによって係数Ｒ＿ｋによりデジタルフィルタ装置160からの出力信号をダウンサンプルするように構成されている。
【００７２】
非線形装置110-kが図７の（ａ）のように構成される実施形態では、デジタルフィルタ装置160の入力ポート164は計算ブランチ140の出力ポート144へ直接接続されることができる。
【００７３】
非線形装置110-kが図７の（ｂ）のように構成される実施形態では、マルチプレクサのようなインターフェース回路（図示せず）は各サンプル期間に出力ポート154-1,…,154-R_kのうちの適切な１つとデジタルフィルタ装置160の入力ポート164との間に動作接続を提供するために使用されることができる。
【００７４】
図８の（ｂ）に示された実施形態は、フィルタｇｋ（ｍ）の多相分解を使用する。この実施形態では、第２の線形フィルタ装置115-kはＲ＿ｋの計算ブランチを具備する。各Ｒ＿ｋ計算ブランチはデジタルフィルタ装置170-1,…,170-R_kを具備し、それらはフィルタｇｋ（ｍ）の多相成分である。各デジタルフィルタ170-1,…,170-R_kはサンプルレート１／Ｔで動作し、デジタルフィルタ装置170-1,…,170-R_kの入力ポート172-1,…,172-R_kで第３の信号ｓ３（ｍ）の毎Ｒ＿ｋ番目のサンプルを受信するように構成されている。例えば各ｉ＝０，１，２,…，Ｒ＿ｋ−１では、デジタルフィルタ装置170-(i+1)はその入力ポート172-(i+1)でサンプルｓ３（ｎ・Ｒ＿ｋ＋ｉ）を受信するように構成されることができる。  
【数５】
0005215477.tif 000006
【００７５】
さらに、図８（ｂ）に示された実施形態では、第２の線形フィルタ装置はデジタルフィルタ装置170-1,…,170-R_kからの出力信号の和として加算回路180の出力ポート182で加算回路117（図５）へ入力されるための評価された誤差信号の成分を発生する加算回路180を具備する。
【００７６】
図６の（ｂ）に示されている補間装置105-kの実施形態に類似して、図８の（ｂ）に示された実施形態で使用される多相分解の利点は、各デジタルフィルタ装置170-1,…,170-R_kがサンプルレート１／Ｔで動作することである。これは図８の（ａ）に示されている実施形態と比較して、減少された電力消費及び緩和された回路速度の要求を軽減し、ここでデジタルフィルタ装置160はさらに高いサンプルレートＲ＿ｋ／Ｔで動作するように構成されている。
【００７７】
非線形装置110-kが図７の（ｂ）のように構成される実施形態では、デジタルフィルタ装置170-1,…,170-R_kの各入力ポート172-1,…,172-R_kは計算ブランチ150-1,…,150-R_kの出力ポート154-1,…,154-R_kのうちの特有の１つに直接接続されることができる。例えば各ｉ＝０，１，２,…，Ｒ＿ｋ−１では、入力ポート172-(i+1)は出力ポート154-(i+1)に直接接続されることができる。
【００７８】
非線形装置110-kが図７の（ａ）のように構成される実施形態では、デマルチプレクサのようなインターフェース回路（図示せず）は計算ブランチ140の出力ポート144と、各サンプル期間のデジタルフィルタ装置170-1,…,170-R_kの入力ポート172-1,…,172-R_kのうちの適切な１つとの間に動作接続を与えるために使用されることができる。
【００７９】
本発明の幾つかの実施形態によれば、補償回路20（図１および２）は集積回路（ＩＣ）で一体化されることができる。これは補償回路20を具備するＩＣ200を示している図９に概略的に示されている。
【００８０】
本発明の幾つかの実施形態によれば、補償回路20（図１および２）は電子装置中に設けられることができる。これは補償回路20を具備する電子装置210を示している図10で概略的に示されている。電子装置210は例えば電子回路1（図１）および／またはＩＣ200（図９）を具備することができる。電子装置210は例えば信号測定のためにＡＤＣを使用するデジタルオシロスコープ、スペクトル解析装置のような測定装置、通信用の無線受信機、レーダ装置等であることができるがそれに限定されない。
【００８１】
本発明の幾つかの実施形態によれば、ＡＤＣ10（図１）の非線形性誤差を補償する方法が提供される。その方法は例えば補償回路20（図１および２）によって行われることができる。本発明の方法の実施形態によれば、ＡＤＣ10からのデジタル出力信号が例えば補償回路20（図１および２）の入力ポート22で受信される。さらに、この方法の実施形態によれば、第１の評価された誤差信号は、例えばＡＤＣ10の非線形性誤差の評価方法に対するデジタル入力信号としてＡＤＣ10のデジタル出力信号を使用して（第１の）評価装置30a（図１および２）により発生される。非線形性誤差を評価する前記方法の実施形態を以下さらに説明する。さらに方法の実施形態によれば、第１の補償されたデジタル出力信号は例えばＡＤＣ10のデジタル出力信号から第１の評価された誤差信号を減算することにより（第１の）減算装置40a（図１と２）により発生される。
【００８２】
付加的に、本発明の方法の実施形態はＭ個の付加的な補償されたデジタル出力信号の発生を含んでいる。例えば２≦ｉ≦Ｍ＋１では、ｉ番目の評価された誤差信号は例えばデジタル入力信号として（ｉ−１）番目の補償された出力信号を使用して非線形性誤差の前記評価方法により（図２の第２、第３の評価装置30bとcのような）ｉ番目の評価装置で発生されることができる。さらに、ｉ番目の補償されたデジタル出力信号は例えばＡＤＣ10のデジタル出力信号からｉ番目の評価された誤差信号を減算することにより（図２の第２、第３の減算装置40bとcのような）ｉ番目の減算装置により発生されることができる。
【００８３】
図１１は前述のＡＤＣ10の非線形性誤差を補償する方法の実施形態のフローチャートである。このフローチャートによれば、補償はＮｉｔｅｒ回の反復で実行される。Ｎｉｔｅｒは図１と２に示されている補償回路20の段数に対応する。図１に示されている補償回路20の例はＮｉｔｅｒ＝１に対応している。図２に示されている補償回路20の例はＮｉｔｅｒ＝３に対応している。Ｎｉｔｅｒの値は前述したように補償回路20の段数と同じ考察に基づいて選択されることができる。
【００８４】
ステップ305で、この方法が開始される。ＡＤＣ10のデジタル出力信号はステップ310で受信される。ステップ315で、ＡＤＣ10のデジタル出力信号は誤差の評価のための入力信号として設定される。ステップ320で、反復インデックスｉは１に設定される。
【００８５】
ステップ325で、ｉ番目の評価された誤差信号が評価のために入力信号に基づいて発生される。ステップ330で、ｉ番目の補償されたデジタル出力信号がｉ番目の評価された誤差信号をＡＤＣ10のデジタル出力信号から減算することにより発生される。ステップ335で、反復インデックスｉがインクリメントされる。ステップ340で反復インデックスｉが反復数Ｎｉｔｅｒを超えるか否かがチェックされる。ステップ340での回答がイエスであるならば、方法はステップ350で終了される。ステップ340での回答がノーであるならば、（ｉ−１）番目の補償されたデジタル出力信号はステップ360で評価のための入力信号として設定され、方法はその後ステップ325に戻る。
【００８６】
種々の変形が図１１に示されている方法に対して行われることができることに注意すべきである。例えば図１１に示されているステップは説明を簡潔にするために順次に実行されているように示されているが、これらのステップの幾つかまたは全ては連続して進行しているプロセスが平行して実行されることを表すことができる。例えばＡＤＣ10のデジタル出力信号の幾つかのサンプルは、評価された誤差信号および／または補償されたデジタル出力信号の他のサンプルが発生されている間に受信されることができる。さらに反復インデックスｉはＮｉｔｅｒの任意の値の一般的表現を得るために図１１で使用されている。しかしながらＮｉｔｅｒの所定の値では、反復インデックスｉは省略されることができる。各評価された誤差信号と評価されたデジタル出力信号の発生はその固有の専用のステップを割当てられることができる。
【００８７】
本発明の実施形態によれば、前述したようにＡＤＣ10の非線形性誤差の評価方法が提供される。この方法は例えば任意の評価装置30（図５）または30a-c（図１と２）により行われることができる。本発明の方法の実施形態によれば、サンプルレート１／Ｔを有する評価のためのデジタル入力信号が例えば入力ポート32（図５）または32a-c（図１と２）で受信される。評価のためのデジタル入力信号はＡＤＣ10に対する連続時間入力信号の近似である。整数のセット中の各整数Ｐ＿ｋについて、評価された誤差信号の成分が発生される。第１の信号ｓ１（ｎ）は例えば第１の線形フィルタ装置100-k（図５）により評価のためのデジタル入力信号の線形関数として発生される。第１の信号ｓ１（ｎ）はサンプルレートＲ＿ｋ／Ｔを有する第２の信号ｓ２（ｍ）を発生するため例えば補間装置105-k（図５および６の（ａ）−（ｂ））により補間され、ここでＲ＿ｋ≧Ｔ・ω０・Ｐ＿ｋ／πである。さらに、第３の信号ｓ３（ｍ）は例えば非線形装置110-k（図５および７の（ａ）−（ｂ））により（ｓ２（ｍ））Ｐ＿ｋとして発生される。さらに、評価された誤差信号の成分は第３の信号ｓ３（ｍ）の線形濾波に基づいて、例えば第２の線形フィルタ装置115-k（図５および８の（ａ）−（ｂ））により発生され、ここで前記成分はサンプルレート１／Ｔを有する。評価された誤差信号は各Ｐ＿ｋについて発生された評価された誤差信号の成分の和として発生される。
【００８８】
図１２はＡＤＣ10の非線形誤差を評価する方法の１実施形態のフローチャートである。図１２に示されているように、この方法は図１１に示されているフローチャートのステップ325の実行に使用されることができる。方法はステップ400で開始される。ステップ405で、評価のためのデジタル入力信号が受信される。評価のためのデジタル入力信号の処理は整数のセット［Ｐ＿１，Ｐ＿２，…，Ｐ＿Ｎ］の各整数Ｐ＿ｋについて図１２のフローチャートの別のブランチで行われる。ステップ410-kでは、第１の信号ｓ１（ｎ）は評価のためのデジタル入力信号の線形濾波により発生される。ステップ415-kでは、第２の信号ｓ２（ｍ）は第１の信号ｓ１（ｎ）の補間により発生される。ステップ420-kでは、第３の信号ｓ３（ｍ）は（ｓ２（ｍ））Ｐ＿ｋとして発生される。線形濾波は評価された誤差信号の前記成分を発生するためステップ425-kで第３の信号ｓ３（ｍ）に適用される。ステップ430で、ステップ425-1，425-2，…，425-Nで発生された評価された誤差信号の成分は評価された誤差信号を形成するために共に加算される。方法はステップ440で終了される。
【００８９】
図１１に示されている方法の実施形態と同様に、種々の変形が図１２に示されている方法の実施形態に対して行われることができることに注意すべきである。例えば図１２に示されている各ブランチのステップは説明を簡潔にするためにステップが順に実行されているように示されているが、これらのステップの幾つかまたは全ては連続して進行しているプロセスが平行して実行されることを表すことができる。例えば評価に対するデジタル入力信号の幾つかのサンプルは、評価された誤差信号および／または補償されたデジタル出力信号の第１の信号ｓ１（ｎ）、第２の信号ｓ２（ｎ）、第３の信号ｓ３（ｎ）の他のサンプルが発生されている間に受信されることができる。
【００９０】
前述の本発明の実施形態では、係数Ｒ＿ｋ≧Ｔ・ω０・Ｐ＿ｋ／πが使用されている。多くの場合、例えば回路面積の要求、電力消費および／または回路速度の要求に関しては、この条件を満足するＲ＿ｋの最小の値を使用することが有益である。
【００９１】
これまで説明した実施形態では、ＡＤＣへの連続時間入力信号は角周波数帯域［０，ω０］へ帯域限定され、ここではω０＜π／Ｔであり、即ち第１のナイキスト帯域０≦ω＜π／Ｔ内の角周波数帯域に限定される。別の実施形態によれば、ＡＤＣ10に対する連続時間入力信号は高次のナイキスト帯域内の角周波数帯域、即ち角周波数帯域［ω１，ω２］に限定されることができ、ここではω１＞（Ｌ−１）π／Ｔであり、ω２＜Ｌπ／Ｔであり、Ｌはナイキスト帯域の次数を規定する正の整数である。即ち、ＡＤＣ10はアンダーサンプリングを行うように構成されることができる。ケースＬ＝１は第１のナイキスト帯域に対応し、ここでω２＝ω０である。Ｌ＝１では、ω１＞０である必要はなく、ω１は周波数帯域［０，ω０］で前述したのと同様に０に等しくてもよい。しかしながら、通常、本発明の１実施形態がω１＞（Ｌ−１）π／Ｔで動作可能であることから始めて、ω２＜Ｌπ／Ｔは実施形態がＬ＝１のときω１＝０でも動作可能であることを除外しない。
【００９２】
ケースＬ＞１では、前述の実施形態の変更されたバージョンが使用できる。図３に示されている連続時間モデルを考察する。非線形性（・）Ｐ＿ｋからの出力信号は帯域限定され、角周波数ω２・Ｐ＿ｋを超えるスペクトル内容をもたない。したがってこれはサンプルレートＬ・Ｒ＿ｋ／Ｔを使用するエイリアスなしにサンプルされることができ、ここでＬ・Ｒ＿ｋ≧Ｔ・ω２・Ｐ＿ｋ／πである。同様に図５を参照すると、Ｌ＞１について非線形装置110-kでのエイリアスを防止するため、前述の第２の信号ｓ２（ｍ）は１／Ｔよりも高い係数Ｌ・Ｒ＿ｋであるサンプルレートを有するべきである。これを実現するための１実施形態は図１３に示されている。図５に示されている実施形態と類似または同じエレメントは図１３では図５と同じ参照符合で示されており、以下ではさらに説明しない。図１３で示されている実施形態では、ハイパス補間装置450は入力ポート32と第１の線形フィルタ装置100-1,…,100-Nとの間に挿入される。ハイパス補間装置450の入力ポート452は評価装置30の入力ポート32に接続され、ハイパス補間装置450の出力ポート454は第１の線形フィルタ装置100-1,…,100-Nに接続されている。ハイパス補間装置450は補間された入力信号を発生するために係数Ｌによりデジタル入力信号のハイパス補間を実行するように構成されている。補間された入力信号は以下ｘｉ（ｌ）で示され、ここでシーケンスインデックスｌはシーケンスインデックスｎまたはｍを有する信号以外の別のサンプルレートを有することを示すために使用されている。補間装置105-kと共にハイパス補間装置450は係数Ｒ＿ｋによる補間を行うように構成され、１／Ｔよりも高い係数Ｌ・Ｒ＿ｋであるサンプルレートを有する補間装置105-kから出力された第２の信号ｓ２（ｍ）を提供する。
【００９３】
図１４は１実施形態によるハイパス補間装置450のブロック図である。実施形態によればハイパス補間装置450は評価装置30のデジタル入力信号を受信するためにハイパス補間装置450の入力ポート452に接続されたアップサンプラ装置456を具備している。アップサンプラ装置456は評価装置30のデジタル入力信号の各サンプル間にＬ−１のゼロを挿入することによりアップサンプラ装置456の出力信号を発生するように構成されている。アップサンプラ装置456の出力信号は異なる周波数帯域で評価装置30のデジタル入力信号のＬスペクトル画像を有する。インパルス応答ａ（ｌ）を有するハイパスフィルタ458はアップサンプラ装置456の出力信号をハイパス濾波し、それによって補間された入力信号ｘｉ（ｌ）を発生するためのハイパス補間装置450に含まれ、したがってｘｉ（ｌ）はＬ番目のナイキスト帯域に対応する最高の周波数帯域内に存在する前記スペクトル画像のうちの１つのみを基本的に含む。ハイパス補間装置450の種々の他の実現も可能である。例えばハイパス補間装置450は補間装置105-kの実施形態を参照して前述したように、フィルタａ（ｌ）の多相分解を使用して実現されることができる。
【００９４】
図１５の（ａ）は１実施形態による第２の線形フィルタ装置115-kのブロック図である。この実施形態は図８の（ａ）に示されている実施形態に対応するが、Ｌ番目のナイキスト帯域中の信号で動作するように構成されている。図８の（ａ）に示されている実施形態と比較して、図８の（ａ）の係数Ｒ＿ｋでダウンサンプリングを行うように構成されているダウンサンプラ装置162は図１５の（ａ）の係数Ｒ＿ｋ・Ｌによるダウンサンプリングを行うように構成されたダウンサンプラ装置460で置換されており、それによって第２の線形フィルタ装置からの出力信号はサンプルレート１／Ｔを与えられる。
【００９５】
図１５の（ｂ）は別の実施形態による第２の線形フィルタ装置115-kのブロック図である。この実施形態は図８の（ｂ）に示されている実施形態に対応するが、Ｌ番目のナイキスト帯域における信号で動作するように構成されている。図８の（ｂ）に示されている実施形態と比較して、係数Ｌによるダウンサンプリングを行うように構成されたダウンサンプラ装置470は加算回路180と出力ポート182との間に付加されることができ、それによって第２の線形フィルタ装置からの出力信号はサンプルレート１／Ｔを与えられる。代わりに、係数Ｌによるダウンサンプリングを行うように構成されたダウンサンプラ装置（図示せず）は各デジタルフィルタ装置170-1,…,170-R_kと加算回路180との間に配置されることができる。
【００９６】
実際の連続時間信号では、所定の信号周波数帯域外のスペクトル内容をもたない忠実に帯域限定された信号を得ることは可能ではない。例えば雑音と、このような実際の信号が時間において有限の長さを有する事実のために、前記信号周波数帯域外にはある量のスペクトル内容が存在し、これは信号をサンプルするとき信号周波数帯域へエイリアスされることができる。したがって用語「帯域限定される」はこの明細書で使用されるとき、厳密に解釈されるべきではなく、「基本的に帯域限定される」と解釈され、即ち信号周波数帯域外では無視できる程度のスペクトル内容量のみを有する。「無視できる程度の量」の大きさは例えば計算、コンピュータシミュレーションおよび／または回路測定を使用する応用（例えばＳＮＲ要求）のシステム要求に基づいて、応用により決定されることができる。
【００９７】
本発明の実施形態の利点はＡＤＣ10の出力信号における非線形性誤差が評価され、ＡＤＣ10のサンプルレートを増加する必要なしに補償されることができることである。さらに、所定のメモリ長および非線形性の次数、本発明の実施形態で使用されるディスクリートな時間モデルの計算の複雑性は、例えば複数の多次元コンボリューションの計算を必要とする対応するボルテラモデルよりもかなり低い。
【００９８】
評価装置30、30a-c（図１、２、５、１３）で使用されるディスクリートな時間のＡＤＣモデルのモデルパラメータであるフィルタ装置100-kと115-k（図５と１３）のフィルタ係数は前記ディスクリートな時間モデルが所望の正確性を有するＡＤＣ10（図１）の態様を模倣するように設定されるべきであり、これは例えばＡＤＣ10が使用されるシステムのシステム仕様に基づいている。種々のパラメータ評価方法が知られており、この目的で使用されることができる。パラメータ評価は例えば（図１に示されている回路を参照して）以下概説するように実現されることができる。  
−信号エネルギ内容が存在しないか無視できる程度である１以上の周波数帯域を有する１以上の既知の試験信号をＡＤＣ10の入力ポートに供給し、
−補償されたデジタル出力信号の前記周波数帯域中の対応する信号エネルギを測定し、
−補償されたデジタル出力信号中の前記周波数帯域の信号エネルギが最適化（最小化）技術を用いて最小にされるか基本的に最小化されるまでモデルパラメータを適用する。
【００９９】
最適化技術は例えば最急峻（steepest-descent）技術または焼き鈍し法のような任意の適切な最適化技術であることができるがそれらに限定されない。２以上の既知の試験信号が使用されるならば、これらの既知の試験信号は逐次的な方法で一時に一つ適用されることができ、前記周波数帯域中の信号エネルギは各試験信号について測定されることができる。全ての試験信号が供給され、対応するエネルギが測定されたとき、モデルパラメータが調節されることができ、試験信号は再度逐次的な方法で供給されることができ、前記周波数帯域中の信号エネルギは調節されたモデルパラメータについて各試験信号で測定されることができる。この手順はモデルパラメータが適切に同調されるまで必要に応じて反復されることができる。
【０１００】
幾つかの実施形態では、評価装置30（図５と１３）では、30a-c（図１−２）および／または補償回路20（図１−２）は専用の特定用途用ハードウェア装置として構成されることができる。代わりに、評価装置30と30a-c、補償回路20、および／またはその部品は、１以上のフィールドプログラム可能なゲートアレイ（ＦＰＧＡ）、プロセッサ、またはマイクロ制御装置のような、それらだけに限定されないプログラム可能および／または構成可能なハードウェア装置で構成されることができる。したがって、本発明の実施形態はコンピュータプログラムプロダクト中に埋設されることができ、これは例えば図１１及び１２を参照して前述した非線形性誤差の補償方法および非線形性誤差の評価方法の実施形態のようなここで説明した方法及び機能の実行を可能にする。それ故本発明の実施形態によれば、前述したような１以上のプロセッサ又はマイクロ制御装置のような処理能力を有するプログラム可能なハードウェア装置に前記方法の任意の実施形態のステップを行わせるように構成された命令を具備するコンピュータプログラムプロダクトが与えられる。コンピュータプログラムプロダクトは図１６に示されているようにコンピュータの読取り可能な媒体500中に記憶されているプログラムコードを含むことができ、これは処理能力を有するプログラム可能なハードウェア装置510によりロードされ実行されることができ、それによってプログラム可能なハードウェア装置510に前記方法の任意の実施形態のステップを行わせる。処理能力を有するプログラム可能なハードウェア装置510は好ましくは通常は埋設されたシステムと呼ばれるものである。したがって図１３ではコンピュータとして示され、図６ではコンピュータの読取り可能な媒体500として示されている表されたプログラム可能なハードウェア装置510は例示目的で単に原理の理解を与えるためであると解釈されるべきであり、エレメントの任意の直接的な例示として解釈されるべきではない。
【０１０１】
評価装置30（図５）または30a-c（図１−２）および補償回路20（図１−２）（以下一般用語として「電子装置」と呼ぶ）はコンピュータ支援製造手段により製造される。例えば、電子装置30、30a-c、20またはその部品がＩＣ中の特定用途用ハードウェア装置として構成される場合、電子装置30、30a-c、20の製造のためのリソグラフィマスクは普通に使用されているｇｄｓＩＩファイルフォーマット中のハードウェア記述コードのような、それだけには限定されないがそのような電子装置30、30a-c、20の物理的回路レイアウトを記述するハードウェア記述コードに基づいてコンピュータ支援製造手段により製造されることができる。物理的回路レイアウトを記述するハードウェア記述コードは、例えばレジスタ転送レベル（ＲＴＬ）におけるハードウェア記述コードまたは例えばＶＨＤＬ（ＶＨＳＩＣ（非常に高速度の集積回路）ハードウェア記述言語）、ＶｅｒｉｌｏｇまたはＳｙｓｔｅｍＣ或いはその組合せにおけるハードウェア記述コードに限定されないがそれらのような別のハードウェア記述コードから合成および／またはプレイス・アンド・ルートコンピュータプログラムツールによりコンピュータ発生されることができる。このようなハードウェア記述コードは、電子装置30、30a-c、20の機能を行うため、ＦＰＧＡに限定されないがそのような構成可能なハードウェア装置を構成するために合成されることもできる。先にリストした以外の他のハードウェア記述言語およびリストされた言語は完全あるいは本発明を限定するものと解釈されるべきではない。
【０１０２】
したがって本発明の実施形態によれば、評価装置30、30a-cまたは補償回路20を記述するコンピュータの解釈可能なハードウェア記述コードを具備し、構成可能なハードウェア装置の構成またはその組合せを通して、特定用途用ハードウェア装置としてそのコンピュータ支援製造を可能にするハードウェア記述エンティティが与えられる。
【０１０３】
ハードウェア記述エンティティはハードウェア記述コードを含む１つのファイルまたはファイルのセットを具備することができる。ファイル又はファイルのセットは例えばコンピュータの読取り可能な媒体500（図１６）のようなコンピュータの読取り可能な媒体に記憶されることができる。
【０１０４】
前述の本発明の実施形態では、補間、アップサンプリング、ダウンサンプリング、多相分解のようなマルチレート信号処理の概念が使用されている。このような概念は技術でよく知られており、それ故ここではさらに詳細に説明しない。
【０１０５】
本発明を特別な実施形態を参照して前述した。しかしながら前述した以外の他の実施形態も本発明の技術的範囲内で可能である。ハードウェアまたはソフトウェアにより方法を実行する前述した以外の異なる方法ステップは本発明の技術的範囲内で行われることができる。実施形態の異なる特徴及び方法は説明した以外の他の組合せで組み合わせられることができる。本発明の技術的範囲は特許請求の範囲によってのみ限定される。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
[１]角周波数帯域［ω１，ω２］に基本的に帯域限定された連続時間入力信号を受信し、デジタル出力信号を出力するように構成された変換回路の非線形誤差を評価し、ω１＞（Ｌ−１）π／Ｔであり、ω２＜Ｌπ／Ｔであり、Ｌは正の整数であり、Ｔは前記変換回路のサンプル期間である評価装置（30、30a-c）において、
第１のサンプルレート１／Ｔを有し、前記変換回路（10）に対する連続時間入力信号を近似するあるデジタル入力信号を受信するための入力ポート（32、32a-c）と、
前記第１のサンプルレートを有し、前記変換回路（10）の前記非線形誤差の評価であるデジタルの評価された誤差信号を出力するための出力ポート（34、34a-c）とを具備し、
整数のセットにおける各整数Ｐ＿ｋに対して、
−前記デジタル入力信号の線形関数として第１の信号ｓ１（ｎ）を発生するための第１の線形フィルタ装置（100-k）と、
−前記第１のサンプルレートよりも高く、Ｌ・Ｒ＿ｋ≧Ｔ・ω２・Ｐ＿ｋ／πである係数Ｌ・Ｒ＿ｋの第２のサンプルレートを有する第２の信号ｓ２（ｍ）を発生するために前記第１の信号ｓ１（ｎ）を補間するための補間装置（105-k）と、
−（ｓ２（ｍ））Ｐ＿ｋとして第３の信号ｓ３（ｍ）を発生するための非線形装置（110-k）と、
−前記第３の信号ｓ３（ｍ）に基づいて前記第１のサンプルレートを有する前記評価された誤差信号の成分を発生するための第２の線形フィルタ（115-k）とを具備し、
さらに、前記評価された誤差信号の前記成分の和として前記評価された誤差信号を発生するための加算回路（117）を具備している評価装置。
[２]Ｌ＝１であり、前記第１の線形フィルタ装置（100-k）は前記第１の信号ｓ１（ｎ）を発生するために前記デジタル入力信号を受信するように構成されている前記[１]記載の評価装置（30、30a-c）。
[３]Ｌ≧２であり、前記評価装置は補間された入力信号を発生するための前記係数Ｌによる前記デジタル入力信号の高域補間を行うように構成される高域補間装置（450）を具備し、前記第１の線形フィルタ装置（100-k）は前記第１の信号ｓ１（ｎ）を発生するために
前記補間された入力信号を受信するように構成されている前記[１]記載の評価装置（30、30a-c）。
[４]前記補間装置（105-k）は、Ｒ＿ｋ計算ブランチを具備し、それらの計算ブランチはそれぞれ前記補間装置（105-k）の補間フィルタの多相成分（130-1,…,130-R_k）を具備し、前記第２の信号ｓ２（ｍ）のＲ＿ｋ番目毎のサンプルを発生するように構成されている前記[１]乃至[３]のいずれか１つに記載の評価装置（30、30a-c）。
[５]前記非線形装置（110-k）はＲ＿ｋ計算ブランチ（150-1,…,150-R_k）を具備し、それらの計算ブランチはそれぞれ第３の信号ｓ３（ｍ）のＲ＿ｋ番目毎のサンプルを発生するように構成されている前記[１]乃至[４]のいずれか１つに記載の評価装置（30、30a-c）。
[６]前記第２の線形フィルタ装置（115-k）は、
それぞれが前記第３の信号ｓ３（ｍ）のＲ＿ｋ番目毎のサンプルを受信するように構成され、前記第２の線形フィルタ装置（115-k）のフィルタの多相成分（170-1,…,170-R_k）を構成しているＲ＿ｋ計算ブランチと、
前記第２の線形フィルタ装置（115-k）の前記フィルタの前記多相成分からの出力信号のサンプルの和として前記評価された誤差信号の前記成分のサンプルを発生するための加算回路（180）を具備している前記[１]乃至５のいずれか１つに記載の評価装置（30、30a-c）。
[７]Ｌ≧２であり、前記第２の線形フィルタ装置（115-k）はさらに、前記多相成分の前記出力信号または前記加算回路（180）の前記出力信号を前記係数Ｌによりダウンサンプルするための１以上のダウンサンプラ装置（470）を具備している前記[６]記載の評価装置（30、30a-c）。
[７]連続時間入力信号を受信してデジタル出力信号を発生するように構成された変換回路（10）の非線形誤差を補償する補償回路（20）において、
前記変換回路から前記デジタル出力信号を受信するための入力ポート（22）と、
前記変換回路（10）の前記デジタル出力信号から第１の評価された誤差信号を減算し、それによって第１の補償されたデジタル出力信号を発生する第１の減算装置（40a）と、
その入力ポート（32a）で前記変換回路（10）からデジタル出力信号を受信し、その出力ポート（34a）で前記第１の評価された誤差信号を発生するように構成されている前記[１]乃至[７]のいずれか１つに記載の第１の評価装置（30a）とを具備する補償回路。
[９]前記補償回路（20）は前記[１]乃至４のいずれか１つに記載のＭ個の付加的な評価装置（30b-c）を具備し、ここで２≦ｉ≦Ｍ＋１に対して、
−ｉ番目の評価装置（30b-c）はその出力ポート（34b-c）でｉ番目の評価された誤差信号を発生するように構成され、
前記補償回路は前記変換回路の前記デジタル出力信号から前記ｉ番目の評価された誤差信号を減算してｉ番目の補償されたデジタル出力信号を発生するｉ番目の減算装置（40b-c）を具備し、
前記ｉ番目の評価装置（30b-c）は前記（ｉ−１）番目の補償されたデジタル出力信号をその入力ポート（30b-c）で受信するように構成されている前記[８]記載の補償回路。
[１０]連続時間入力信号を受信し、デジタル出力信号を発生するように構成された変換回路（10）と、前記[８]または[９]記載の補償回路（20）とを具備し、前記補償回路（20）はその入力ポート（22）で前記変換回路（10）の前記デジタル出力信号を受信するように構成されている電子回路（1）。
[１１]前記変換回路（10）はアナログデジタル変換器（10）である前記[１０]記載の電子回路（1）。
[１２]前記[８]または[９]記載の補償回路（20）を具備する集積回路（200）。
[１３]前記[８]または[９]記載の補償回路（20）を具備する電子装置（210）。
[１４]前記電子装置は測定装置、無線受信機またはレーダ装置である前記[１３]記載の電子装置（210）。
[１５]角周波数帯域［ω１，ω２］に基本的に帯域限定された連続時間入力信号を受信し、デジタル出力信号を出力するように構成された変換回路（10）の非線形誤差を評価し、ここでω１＞（Ｌ−１）π／Ｔであり、ω２＜Ｌπ／Ｔであり、Ｌは正の整数であり、Ｔは前記変換回路のサンプル期間である評価方法において、
第１のサンプルレート１／Ｔを有するデジタル入力信号を受信し、前記デジタル入力信号は前記変換回路（10）に対する前記連続時間入力信号を近似しており、
整数のセットにおける各整数Ｐ＿ｋについて、
−前記デジタル入力信号の線形関数として第１の信号ｓ１（ｎ）を発生し、
−前記第１のサンプルレートよりも高く、Ｌ・Ｒ＿ｋ≧Ｔ・ω２・Ｐ＿ｋ／πである係数Ｌ・Ｒ＿ｋの第２のサンプルレートを有する第２の信号ｓ２（ｍ）を発生するため前記第１の信号ｓ１（ｎ）を補間し、
−（ｓ２（ｍ））Ｐ＿ｋとして第３の信号ｓ３（ｍ）を発生し、
−前記第３の信号ｓ３（ｍ）の線形濾波に基づいて第１のサンプルレートを有する評価された誤差信号の成分を発生し、
前記評価された誤差信号を前記評価された誤差信号の前記成分の和として発生するステップを含んでいる方法。
[１６]連続時間入力信号を受信し、デジタル出力信号を発生するように構成された変換回路（10）の非線形誤差を補償する方法において、
前記変換回路（10）から前記デジタル出力信号を受信し、
前記デジタル入力信号として前記変換回路（10）の前記デジタル出力信号を使用して前記[１５]の方法により第１の評価された誤差信号を発生し、
前記変換回路（10）の前記デジタル出力信号から前記第１の評価された誤差信号を減算することにより第１の補償されたデジタル出力信号を発生するステップを含んでいる方法。
[１７]Ｍ個の付加的な補償されたデジタル出力信号を発生するステップを含み、前記ステップは、２≦ｉ≦Ｍ＋１では、
−前記デジタル入力信号として前記（ｉ−１）番目の補償された誤差信号を使用して前記[１５]記載の方法によりｉ番目の評価された誤差信号を発生し、
−前記変換回路の前記デジタル出力信号から前記ｉ番目の評価された誤差信号を減算することによって前記ｉ番目の補償されたデジタル出力信号を発生する前記[１６]記載の方法。
[１８]コンピュータプログラムコード手段を有するコンピュータプログラムプロダクトにおいて、前記コンピュータプログラムコード手段はコンピュータ能力を有する電子装置（500）により動作されるとき前記[１５]乃至[１７]のいずれか１つに記載の方法を実行するコンピュータプログラムプロダクト。
[１９]コンピュータプログラムコード手段を有するコンピュータプログラムプロダクトを記憶しており、前記コンピュータプログラムコード手段はそれがコンピュータ能力を有する電子装置（500）により動作されるとき前記[１５]乃至[１７]のいずれか１つに記載の方法を実行するコンピュータの読取り可能な媒体(510)。
[２０]前記[１]乃至[７]のいずれか１つに記載による評価装置（30、30a-c）または前記[８]または[９]記載の補償回路（20）を記述するコンピュータの解釈可能なハードウェア記述コードを含み、構成可能なハードウェア装置の構成またはその組合せを通して、特定用途用ハードウェア装置としてそのコンピュータ支援製造を可能にするハードウェア記述エンティティ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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