(57)【特許請求の範囲】
【請求項１】
それぞれ基板上に形成された、列方向に延出した複数の信号線、行方向に延出し前記複数の信号線に交差した複数の走査線、前記複数の信号線及び複数の走査線に電気的に接続された複数のスイッチング素子、前記複数のスイッチング素子に電気的に接続された複数の画素電極、前記行方向に延出した複数の補助容量線、前記複数の補助容量線に絶縁膜を介して対向配置され前記複数の画素電極に電気的に接続され前記複数の補助容量線とともに複数の補助容量素子を形成する複数の補助容量電極、前記複数の画素電極を前記行方向に互いに挟んで位置した第１駆動回路及び第２駆動回路、並びに前記第１駆動回路及び第２駆動回路に接続されたタイミング制御回路を有したアレイ基板であって、少なくとも前記複数のスイッチング素子及び複数の画素電極は、前記列方向及び行方向に沿ってマトリクス状に設けられた複数の画素を形成する前記アレイ基板と、
前記アレイ基板に隙間を置いて対向配置された対向基板と、
前記アレイ基板及び対向基板間に挟持された液晶層と、
集積回路で構成され、前記基板上に実装され、前記複数の信号線に接続された信号線駆動回路と、を備え、
前記第１駆動回路は、第１順序回路と奇数行の前記複数の走査線に接続された複数のバッファとを有し、前記複数のバッファを介して前記奇数行の複数の走査線に走査信号を順番に与え、奇数行の前記複数の補助容量線に接続され、一定周期毎に第１補助容量電圧及び前記第１補助容量電圧と電位の異なる第２補助容量電圧を交互に前記奇数行の複数の補助容量線に順番に与え、
前記第２駆動回路は、第２順序回路と偶数行の前記複数の走査線に接続された複数のバッファとを有し、前記複数のバッファを介して前記偶数行の複数の走査線に走査信号を順番に与え、偶数行の前記複数の補助容量線に接続され、前記一定周期毎に前記第１補助容量電圧及び前記第２補助容量電圧を交互に前記偶数行の複数の補助容量線に順番に与え、
前記タイミング制御回路は、互いに１水平走査期間位相がずれている第１同期信号及び第２同期信号を生成し、前記生成した第１同期信号を前記第１駆動回路に与え、前記生成した第２同期信号を第２駆動回路に与え、
前記第１駆動回路及び第２駆動回路は、前記タイミング制御回路から前記第１同期信号及び第２同期信号が与えられた場合、前記走査信号を前記複数の走査線に１行毎に順番に与え、前記一定周期毎に前記第１補助容量電圧及び第２補助容量電圧を交互に前記複数の補助容量線に１行毎に順番に与え、
前記第１補助容量電圧及び前記第２補助容量電圧は、前記画素電極に映像信号が書き込まれた後に前記補助容量線に与えられ、
前記画素の前記列方向のピッチは、９０μｍ以下であり、
前記複数のスイッチング素子、第１駆動回路、第２駆動回路及びタイミング制御回路は、多結晶シリコンを用いて形成されることを特徴とする液晶表示装置。
【請求項２】
前記アレイ基板は、前記基板上に形成され、前記行方向に延出し前記行方向及び列方向に沿った面方向に前記複数の画素電極とともに電界を与える複数の共通配線をさらに有し、
前記第１駆動回路は、奇数行の前記複数の共通配線に接続され、前記奇数行の複数の共通配線に、共通電圧を与え、
前記第２駆動回路は、偶数行の前記複数の共通配線に接続され、前記偶数行の複数の共通配線に、前記共通電圧を与え、
前記第１駆動回路及び第２駆動回路は、前記タイミング制御回路から前記第１同期信号及び第２同期信号が与えられた場合、前記複数の共通配線に１行毎に交互に前記共通電圧を与えることを特徴とする請求項１に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
一般に、表示装置として、軽量、薄型、低消費電力という特長を持つ液晶表示装置が用いられている。液晶表示装置は、アレイ基板と、このアレイ基板に隙間を置いて対向配置された対向基板と、アレイ基板及び対向基板間に挟持された液晶層とを備えている。
【０００３】
アレイ基板は、ガラス基板を備えている。ガラス基板上には、複数の信号線及び複数の走査線が画面に重なった領域で交差して配設されている。信号線及び走査線の各交差部近傍にはＴＦＴ（薄膜トランジスタ）が設けられ、ＴＦＴはそれぞれ画素を形成している。また、ガラス基板上には、複数の走査線に接続された駆動回路が設けられている。
【０００４】
ＴＦＴを多結晶シリコンを用いて形成した場合、多結晶シリコンを用いてＴＦＴと同時に駆動回路を形成することができる。さらに、走査線をガラス基板の額縁領域上にレイアウトする必要はないため、液晶表示装置は画素数が増えるだけならば額縁領域はほとんど広がらないという特長を持つことができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２２５４２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、携帯電話端末用途では、年々、液晶表示装置の画面サイズが大きくなり、画素数が増加する傾向にある。各走査線に対応する駆動回路の占有面積は決まっているため、画素数が増加して画素ピッチが狭くなると、画素ピッチに対する駆動回路のレイアウト幅が相対的に広がることになる。しかしながら、携帯電話端末は、携帯性が求められるため横幅を増やせない問題がある。
【０００７】
そこで、狭額縁化を図るため、画面の両側のガラス基板上に上記駆動回路を分割して配置することが考えられる。しかしながら、この場合、２つの駆動回路に互いに異なる同期信号を与える必要がある。この場合、従来のドライバでは、２種類の同期信号を生成することはできないため、２種類の同期信号を生成することのできるドライバ（集積回路）を新たに開発する必要があり、製造コストの高騰、ひいては製品価格の高騰を招く問題がある。
【０００８】
この発明は以上の点に鑑みなされたもので、その目的は、狭額縁化を図ることができ、製品価格の高騰を抑制することのできる液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
一実施形態に係る液晶表示装置は、
それぞれ基板上に形成された、列方向に延出した複数の信号線、行方向に延出し前記複数の信号線に交差した複数の走査線、前記複数の信号線及び複数の走査線に電気的に接続された複数のスイッチング素子、前記複数のスイッチング素子に電気的に接続された複数の画素電極、前記行方向に延出した複数の補助容量線、前記複数の補助容量線に絶縁膜を介して対向配置され前記複数の画素電極に電気的に接続され前記複数の補助容量線とともに複数の補助容量素子を形成する複数の補助容量電極、前記複数の画素電極を前記行方向に互いに挟んで位置した第１駆動回路及び第２駆動回路、並びに前記第１駆動回路及び第２駆動回路に接続されたタイミング制御回路を有したアレイ基板であって、少なくとも前記複数のスイッチング素子及び複数の画素電極は、前記列方向及び行方向に沿ってマトリクス状に設けられた複数の画素を形成する前記アレイ基板と、
前記アレイ基板に隙間を置いて対向配置された対向基板と、
前記アレイ基板及び対向基板間に挟持された液晶層と、
集積回路で構成され、前記基板上に実装され、前記複数の信号線に接続された信号線駆動回路と、を備え、
前記第１駆動回路は、第１順序回路と奇数行の前記複数の走査線に接続された複数のバッファとを有し、前記複数のバッファを介して前記奇数行の複数の走査線に走査信号を順番に与え、奇数行の前記複数の補助容量線に接続され、一定周期毎に第１補助容量電圧及び前記第１補助容量電圧と電位の異なる第２補助容量電圧を交互に前記奇数行の複数の補助容量線に順番に与え、
前記第２駆動回路は、第２順序回路と偶数行の前記複数の走査線に接続された複数のバッファとを有し、前記複数のバッファを介して前記偶数行の複数の走査線に走査信号を順番に与え、偶数行の前記複数の補助容量線に接続され、前記一定周期毎に前記第１補助容量電圧及び前記第２補助容量電圧を交互に前記偶数行の複数の補助容量線に順番に与え、
前記タイミング制御回路は、互いに１水平走査期間位相がずれている第１同期信号及び第２同期信号を生成し、前記生成した第１同期信号を前記第１駆動回路に与え、前記生成した第２同期信号を第２駆動回路に与え、
前記第１駆動回路及び第２駆動回路は、前記タイミング制御回路から前記第１同期信号及び第２同期信号が与えられた場合、前記走査信号を前記複数の走査線に１行毎に順番に与え、前記一定周期毎に前記第１補助容量電圧及び第２補助容量電圧を交互に前記複数の補助容量線に１行毎に順番に与え、
前記第１補助容量電圧及び前記第２補助容量電圧は、前記画素電極に映像信号が書き込まれた後に前記補助容量線に与えられ、
前記画素の前記列方向のピッチは、９０μｍ以下であり、
前記複数のスイッチング素子、第１駆動回路、第２駆動回路及びタイミング制御回路は、多結晶シリコンを用いて形成されることを特徴としている。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る液晶表示装置を示す概略構成図である。
【図２】上記液晶表示装置を示す概略断面図である。
【図３】図１及び図２に示したアレイ基板の概略構成を示す平面図である。
【図４】上記アレイ基板の一部を示す拡大平面図であり、特に、画素の配線構造を示す図である。
【図５】図４に示した液晶表示装置の線Ａ−Ａ断面図である。
【図６】図４に示した液晶表示装置の線Ｂ−Ｂ断面図である。
【図７】上記アレイ基板の表示領域の外側を示す拡大平面図であり、特に、切替え回路を示す図である。
【図８】上記アレイ基板の第１駆動回路を示すブロック図である。
【図９】上記アレイ基板の第２駆動回路を示すブロック図である。
【図１０】上記第１の実施形態における、第１制御信号Ｃ１、第２制御信号Ｃ２、第１同期信号ＣＬＫ１、第２同期信号ＣＬＫ２及び走査信号Ｇ１乃至Ｇ４を示すタイミングチャートである。
【図１１】上記第１の実施形態に係る液晶表示装置及び比較例の液晶表示装置における、画素ピッチに対する駆動回路レイアウト幅の変化をグラフで示した図である。
【図１２】第２の実施形態に係る液晶表示装置のアレイ基板の概略構成を示す平面図である。
【図１３】図１２に示したアレイ基板の一部を示す拡大平面図であり、特に、画素の配線構造を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら第１の実施形態に係る液晶表示装置について詳細に説明する。  
図１及び図２に示すように、液晶表示装置は、液晶表示パネル１０を備えている。液晶表示パネル１０は、アレイ基板１と、アレイ基板に所定の隙間を置いて対向配置された対向基板２と、これら両基板間に挟持された液晶層３とを備えている。その他、液晶表示装置は、アレイ基板１の外表面に配置された第１光学部７と、対向基板２の外表面に配置された第２光学部８と、バックライトユニット９と、映像信号出力部としての信号線駆動回路９０と、制御部１００と、ＦＰＣ（flexible printed circuit）１１０とを備えている。液晶表示装置は、後述する画素１８がマトリクス状に配置された表示領域ＲＡを有している。
【００１２】
図１乃至図３に示すように、アレイ基板１は、透明な絶縁性の基板として、例えばガラス基板４ａを備えている。表示領域ＲＡにおいて、ガラス基板４ａ上には画素１８が形成されている。表示領域ＲＡの外側において、ガラス基板４ａ上に、第１駆動回路１１、第２駆動回路１２、切替え回路１３及びアウタリードボンディング（outer lead bonding）のパッド群（以下、ＯＬＢパッド群と称する）ｐＧが形成されている。  
第１駆動回路１１及び第２駆動回路１２は、それぞれ走査線駆動回路及び補助容量線駆動回路として機能している。
【００１３】
表示領域ＲＡにおいて、ガラス基板４ａ上には、複数の走査線ｓ（ｓ１、ｓ２、…ｓｎ）及びこれら走査線に直交した複数の信号線１６が配置されている。ガラス基板４ａ上には、走査線ｓに平行な複数の補助容量線ｃｓ（ｃｓ１、ｃｓ２、…ｃｓｎ）が形成されている。信号線１６は、列方向ｄ１に延出している。走査線ｓ及び補助容量線ｃｓは、列方向ｄ１に直交した行方向ｄ２に延出している。
【００１４】
この実施の形態において、隣合う２本の信号線１６及び隣合う２本の補助容量線ｃｓで囲まれた各領域には画素１８が形成されている。これらの画素１８はマトリクス状に配置されている。
【００１５】
次に、画素１８を１つ取り出して詳述する。  
図３、図４及び図５に示すように、画素１８は、信号線１６及び走査線ｓに電気的に接続されたスイッチング素子としてのＴＦＴ（薄膜トランジスタ）２２、ＴＦＴ２２に電気的に接続された画素電極２１、この画素電極に接続された及び補助容量素子２３を有している。
【００１６】
ガラス基板４ａ上には半導体層３１が成膜され、ガラス基板及び半導体層上にはゲート絶縁膜３２が形成されている。半導体層３１と重なった各々の領域において、ゲート絶縁膜３２上には、走査線ｓの一部を延出したゲート電極３３が形成されている。ゲート絶縁膜３２及びゲート電極３３上には層間絶縁膜３５が成膜されている。
【００１７】
層間絶縁膜３５上には、信号線１６及びコンタクト配線３８が形成され、これら信号線及びコンタクト配線は、ゲート絶縁膜３２及び層間絶縁膜の一部を貫通して半導体層３１にそれぞれ接続されている。ここで、信号線１６は半導体層３１のソース領域ＲＳに接続され、コンタクト配線３８は、半導体層３１のドレイン領域ＲＤに接続されている。
【００１８】
次いで、補助容量素子２３について説明する。図３、図４及び図６に示すように、補助容量線ｃｓ及び補助容量電極４１は補助容量素子２３を形成している。  
ガラス基板４ａ上に形成されたゲート絶縁膜３２上には、導電材料として、例えばアルミニウムにより、補助容量線ｃｓが形成されている。ゲート絶縁膜３２及び補助容量線ｃｓ上には層間絶縁膜３５が形成されている。
【００１９】
補助容量素子２３において、層間絶縁膜３５上には、補助容量線ｃｓに重なった補助容量電極４１と、この補助容量電極に接続された接続配線４４とが形成されている。接続配線４４は、補助容量素子２３及び画素電極２１を接続している。
【００２０】
上記した補助容量電極４１、接続配線４４、コンタクト配線３８及び信号線１６は、同一の導電材料で形成されている。補助容量電極４１、接続配線４４及びコンタクト配線３８は一体に形成されている。
【００２１】
図５及び図６に示すように、ＴＦＴ２２及び補助容量素子２３が形成されたガラス基板４ａ上には、赤色、緑色及び青色の複数の着色層５１が形成されている。着色層５１上には複数の画素電極２１が形成されている。画素電極２１は、隣合う２本の信号線１６及び隣合う２本の補助容量線ｃｓに周縁を重ねて形成されている。着色層５１及び画素電極２１上に、配向膜５２が形成されアレイ基板１を形成している。
【００２２】
図１、図２、図５及び図６に示すように、対向基板２は、透明な絶縁基板として、例えばガラス基板４ｂを備えている。ガラス基板４ｂ上には、対向電極６１及び配向膜６２が順に形成され、対向基板２を形成している。
【００２３】
図２に示すように、アレイ基板１及び対向基板２間の隙間はスペーサとして、例えば柱状スペーサ５により保持されている。アレイ基板１及び対向基板２は、これら両基板の周縁部に配置されたシール材６により接合されている。
【００２４】
図２、図５及び図６に示すように、第１光学部７は、ガラス基板４ａの外面に配置されている。この実施の形態において、第１光学部７は偏光板で形成されている。第２光学部８は、ガラス基板４ｂの外面に配置されている。この実施の形態において、第２光学部８は偏光板で形成されている。第２光学部８の外面は表示面である。
【００２５】
第１光学部７の外面側には、バックライトユニット９が配置されている。このバックライトユニット９は、アレイ基板１に対向配置された導光板９ａと、この導光板の一側縁に対向配置された光源９ｂ及び反射板９ｃとを有している。  
上記のように液晶表示装置が形成されている。
【００２６】
次に、ＯＬＢパッド群ｐＧ、切替え回路１３、信号線駆動回路９０、第１駆動回路１１、第２駆動回路１２、タイミング制御回路７０及びバッファ８０について説明する。なお、これらは、表示領域ＲＡの外側に配置されている。群ｐＧ、切替え回路１３、第１駆動回路１１、第２駆動回路１２、タイミング制御回路７０及びバッファ８０などを形成する際、画素１８等の形成時に同一材料を用いて同時に形成することができる。ＴＦＴ２２、第１駆動回路１１、第２駆動回路１２、タイミング制御回路７０、バッファ８０及び切替え回路１３は、多結晶シリコンを用いて形成されている。
【００２７】
図３に示すように、ＯＬＢパッド群ｐＧは、アレイ基板１（ガラス基板４ａ）の周縁に沿って列状に配置された複数のパッドで形成されている。対向電極６１は間接的にパッドに接続され、パッドを介して所定の電圧が対向電極６１に印加される。
【００２８】
図１、図３及び図７に示すように、切替え回路１３は、複数の切替え素子群５５を有し、切替え素子群５５はそれぞれ複数の切替え素子５６を有している。この実施の形態において、切替え素子群５５はそれぞれ３つの切替え素子５６を有している。切替え回路１３は、１／３マルチプレクサ回路である。切替え素子５６としては、例えばＴＦＴであり、上記ＴＦＴ２２と同様に形成すれば良い。
【００２９】
切替え回路１３は、複数の信号線１６に接続されている。また、切替え回路１３は、接続配線５７を介して信号線駆動回路９０に接続されている。ここでは、接続配線５７の本数は、信号線１６の本数の１／３である。
【００３０】
信号線駆動回路９０の出力（接続配線５７）１つ当たり３本の信号線１６を時分割駆動するよう、切替え素子（アナログスイッチ）５６は、制御信号ＡＳＷ１、ＡＳＷ２、ＡＳＷ３により、オン／オフが切替えられる。これら制御信号ＡＳＷ１−３は、制御部１００から、図示しない複数のパッド及びこれらのパッドに接続された複数の制御配線５８を介して切替え素子５６にそれぞれ与えられる。そして、制御部１００は、１水平走査期間（１Ｈ）に、切替え素子５６にオンの制御信号ＡＳＷ１−ＡＳＷ３を与え、行方向ｄ２に並んだ画素１８に所望の映像信号を書き込むものである。
【００３１】
信号線駆動回路９０は、ＩＣ（集積回路）で構成され、ガラス基板４ａ上に実装（ＣＯＧ実装）されている。上述したことから分かるように、信号線駆動回路９０は、間接的に複数の信号線１６に接続されている。信号線駆動回路９０は複数のパッドにも接続されている。信号線駆動回路９０は、複数のパッドを介して与えられる映像信号を切替え回路１３に伝達する。
【００３２】
図３に示すように、第１駆動回路１１及び第２駆動回路１２は、複数の画素電極２１を行方向ｄ２に互いに挟んで位置している。  
図３及び図８に示すように、第１駆動回路１１は、第１順序回路としての順序回路７１、複数の補助容量電源選択回路７５、複数のバッファ７３及び複数のバッファ７４を有している。順序回路７１は、奇数行の複数の走査線ｓ（ｓ１、ｓ３、…ｓｎ−１）と同数の複数のシフトレジスタ７２を有している。バッファ７３は、シフトレジスタ７２に一対一で接続されている。バッファ７３は、奇数行の複数の走査線ｓに接続されている。このため、第１駆動回路１１は、バッファ７３を介して奇数行の複数の走査線ｓに走査信号Ｇ（Ｇ１、Ｇ３、…Ｇｎ−１）を順番に与えることができる。
【００３３】
第１補助容量電圧供給線ｗ３及び第２補助容量電圧供給線ｗ４は、第１駆動回路１１の内部を延出して第１駆動回路１１を形成している。第１補助容量電圧供給線ｗ３及び第２補助容量電圧供給線ｗ４の一端側は、それぞれ第１駆動回路１１から外れて位置し、パッドｐ３、ｐ４に接続されている。第１補助容量電圧供給線ｗ３には、パッドｐ３を介して第１補助容量電圧Ｖｃｓ１が供給される。第２補助容量電圧供給線ｗ４には、パッドｐ４を介して第２補助容量電圧Ｖｃｓ２が供給される。第２補助容量電圧Ｖｃｓ２は、第１補助容量電圧Ｖｃｓ１と電位が異なるものである。
【００３４】
補助容量電源選択回路７５は、奇数行の複数の補助容量線ｃｓ（ｃｓ１、ｃｓ３、…ｃｓｎ−１）に対応して設けられている。補助容量電源選択回路７５は、奇数行の補助容量線ｃｓに、第１補助容量電圧Ｖｃｓ１を与えるかどうか選択するスイッチング素子としてのＮＭＯＳトランジスタＳＷ１と、第２補助容量電圧Ｖｃｓ２（＞Ｖｃｓ１）を与えるかどうか選択するスイッチング素子としてのＰＭＯＳトランジスタＳＷ２とを有している。ＮＭＯＳトランジスタＳＷ１及びＰＭＯＳトランジスタＳＷ２のオン・オフは、シフトレジスタ７２からの極性反転制御信号に基づいて切替えられる。
【００３５】
補助容量電源選択回路７５は、それぞれバッファ７４を介して奇数行の複数の補助容量線ｃｓに接続されている。第１駆動回路１１は、一定周期毎に第１補助容量電圧Ｖｃｓ１及び第２補助容量電圧Ｖｃｓ２を交互に奇数行の複数の補助容量線ｃｓに順番に与えるものである。この実施形態において、上記一定周期は、１フレームである。
【００３６】
図３及び図９に示すように、第２駆動回路１２は、第２順序回路としての順序回路８１、複数の補助容量電源選択回路８５、複数のバッファ８３及び複数のバッファ８４を有している。順序回路８１は、偶数行の複数の走査線ｓ（ｓ２、ｓ４、…ｓｎ）と同数の複数のシフトレジスタ８２を有している。バッファ８３は、シフトレジスタ８２に一対一で接続されている。バッファ８３は、偶数行の複数の走査線ｓに接続されている。このため、第２駆動回路１２は、バッファ８３を介して偶数行の複数の走査線ｓに走査信号Ｇ（Ｇ２、Ｇ４、…Ｇｎ）を順番に与えることができる。
【００３７】
第１補助容量電圧供給線ｗ５及び第２補助容量電圧供給線ｗ６は、第２駆動回路１２の内部を延出して第２駆動回路１２を形成している。第１補助容量電圧供給線ｗ５及び第２補助容量電圧供給線ｗ６の一端側は、それぞれ第２駆動回路１２から外れて位置し、パッドｐ５、ｐ６に接続されている。第１補助容量電圧供給線ｗ５には、パッドｐ５を介して第１補助容量電圧Ｖｃｓ１が供給される。第２補助容量電圧供給線ｗ６には、パッドｐ６を介して第２補助容量電圧Ｖｃｓ２が供給される。
【００３８】
補助容量電源選択回路８５は、偶数行の複数の補助容量線ｃｓ（ｃｓ２、ｃｓ４、…ｃｓｎ）に対応して設けられている。補助容量電源選択回路８５は、偶数行の補助容量線ｃｓに、第１補助容量電圧Ｖｃｓ１を与えるかどうか選択するスイッチング素子としてのＮＭＯＳトランジスタＳＷ１と、第２補助容量電圧Ｖｃｓ２（＞Ｖｃｓ１）を与えるかどうか選択するスイッチング素子としてのＰＭＯＳトランジスタＳＷ２とを有している。ＮＭＯＳトランジスタＳＷ１及びＰＭＯＳトランジスタＳＷ２のオン・オフは、シフトレジスタ８２からの極性反転制御信号に基づいて切替えられる。
【００３９】
補助容量電源選択回路８５は、それぞれバッファ８４を介して偶数行の複数の補助容量線ｃｓに接続されている。第２駆動回路１２は、一定周期毎に第１補助容量電圧Ｖｃｓ１及び第２補助容量電圧Ｖｃｓ２を交互に偶数行の複数の補助容量線ｃｓに順番に与えるものである。
【００４０】
図３、図８及び図９に示すように、タイミング制御回路７０は、配線ｗ１、ｗ２を介してパッドｐ１、ｐ２に接続されている。タイミング制御回路７０には、制御部１００からパッドｐ１及び配線ｗ１を介して第１制御信号Ｃ１が与えられる。また、タイミング制御回路７０には、制御部１００からパッドｐ２及び配線ｗ２を介して第２制御信号Ｃ２が与えられる。
【００４１】
タイミング制御回路７０及びバッファ８０は、配線ｗ６で接続されている。バッファ８０及び第１駆動回路１１は、配線ｗ７で接続されている。バッファ８０及び第２駆動回路１２は、配線ｗ８で接続されている。
【００４２】
タイミング制御回路７０は、分周回路と、２段のシフトレジスタとを組合せることにより形成されている。タイミング制御回路７０は、第１制御信号Ｃ１及び第２制御信号Ｃ２が入力されることにより、互いに位相の異なる第１同期信号ＣＬＫ１及び第２同期信号ＣＬＫ２を生成する。タイミング制御回路７０は、第１同期信号ＣＬＫ１をバッファ８０を介して第１駆動回路１１に与え、第２同期信号ＣＬＫ２をバッファ８０を介して第２駆動回路１２に与える。
【００４３】
このため、第１駆動回路１１及び第２駆動回路１２は、タイミング制御回路７０から第１同期信号ＣＬＫ１及び第２同期信号ＣＬＫ２が与えられた場合、走査信号Ｇを複数の走査線ｓに１行毎に順番に与えることができる。また、この場合、第１駆動回路１１及び第２駆動回路１２は、一定周期毎に第１補助容量電圧Ｖｃｓ１及び第２補助容量電圧Ｖｃｓ２を交互に複数の補助容量線ｃｓに１行毎に順番に与えることができる。
【００４４】
次に、タイミング制御回路７０から第１駆動回路１１及び第２駆動回路１２に第１同期信号ＣＬＫ１及び第２同期信号ＣＬＫ２が与えられた場合の、第１駆動回路１１及び第２駆動回路１２の動作について詳しく説明する。
【００４５】
図３、図８、図９及び図１０に示すように、タイミング制御回路７０に第１制御信号Ｃ１及び第２制御信号Ｃ２が入力されると、タイミング制御回路７０は、生成した第１同期信号ＣＬＫ１及び第２同期信号ＣＬＫ２を第１駆動回路１１及び第２駆動回路１２に与える。第１同期信号ＣＬＫ１に比べ第２同期信号ＣＬＫ２は、１水平走査期間（１Ｈ）位相がずれている。
【００４６】
最初の１フレーム期間において、まず、最初の１水平走査期間に、第１駆動回路１１は走査線ｓ１に走査信号Ｇ１を与え、補助容量線ｃｓ１に第１補助容量電圧Ｖｃｓ１を与える。これにより、１行目の画素１８のＴＦＴ２２がオン状態切替えられ、１行目の画素１８の画素電極２１に映像信号が書き込まれる。第１補助容量電圧Ｖｃｓ１は、映像信号が書き込まれた後に補助容量線ｃｓ１に与えられる。
【００４７】
次いで、１水平走査期間に、第２駆動回路１２は走査線ｓ２に走査信号Ｇ２を与え、補助容量線ｃｓ２に第１補助容量電圧Ｖｃｓ１を与える。これにより、２行目の画素１８のＴＦＴ２２がオン状態切替えられ、２行目の画素１８の画素電極２１に映像信号が書き込まれる。第１補助容量電圧Ｖｃｓ１は、映像信号が書き込まれた後に補助容量線ｃｓ２に与えられる。
【００４８】
その後も、同様に、走査線ｓ３乃至ｓｎには、１水平走査期間毎に走査信号Ｇ３乃至Ｇｎが順番に与えられ、補助容量線ｃｓ３乃至ｃｓｎには、第１補助容量電圧Ｖｃｓ１が順番に与えられる。なお、上記の１フレーム期間において、シフトレジスタ７２、８２は、ＮＭＯＳトランジスタＳＷ１をオン状態に切替え、ＰＭＯＳトランジスタＳＷ２をオフ状態に切替えている。
【００４９】
次の１フレーム期間において、まず、最初の１水平走査期間に、第１駆動回路１１は走査線ｓ１に走査信号Ｇ１を与え、補助容量線ｃｓ１に第２補助容量電圧Ｖｃｓ２を与える。これにより、１行目の画素１８のＴＦＴ２２がオン状態切替えられ、１行目の画素１８の画素電極２１に映像信号が書き込まれる。第２補助容量電圧Ｖｃｓ２は、映像信号が書き込まれた後に補助容量線ｃｓ１に与えられる。
【００５０】
次いで、１水平走査期間に、第２駆動回路１２は走査線ｓ２に走査信号Ｇ２を与え、補助容量線ｃｓ２に第２補助容量電圧Ｖｃｓ２を与える。これにより、２行目の画素１８のＴＦＴ２２がオン状態切替えられ、２行目の画素１８の画素電極２１に映像信号が書き込まれる。第２補助容量電圧Ｖｃｓ２は、映像信号が書き込まれた後に補助容量線ｃｓ２に与えられる。
【００５１】
その後も、同様に、走査線ｓ３乃至ｓｎには、１水平走査期間毎に走査信号Ｇ３乃至Ｇｎが順番に与えられ、補助容量線ｃｓ３乃至ｃｓｎには、第２補助容量電圧Ｖｃｓ２が順番に与えられる。なお、上記の１フレーム期間において、シフトレジスタ７２、８２は、ＮＭＯＳトランジスタＳＷ１をオフ状態に切替え、ＰＭＯＳトランジスタＳＷ２をオン状態に切替えている。  
上記のように、１フレーム毎に補助容量線ｃｓに与える電圧値を切替えて、容量結合駆動を行うものである。
【００５２】
ここで、本願発明者は、画素ピッチに対する駆動回路のレイアウト幅について調査した。図１１は、画素ピッチに対する駆動回路の行方向ｄ２のレイアウト幅の変化をグラフで示した図である。なお、本実施形態の液晶表示装置と比較するため、比較例の液晶表示装置と併せて調査した。
【００５３】
なお、比較例の液晶表示装置の駆動回路は画面の左右の何れか一方に配置され、本実施形態のように画面の両側に分割して配置されてはいない。その他、比較例の液晶表示装置は、本実施形態の液晶表示装置と同様に形成されている。そして、比較例の液晶表示装置において、列方向ｄ１の画素ピッチが１２０μｍである場合のレイアウト幅を基準（相対値１．０）としてレイアウト幅を評価した。
【００５４】
評価したところ、比較例の液晶表示装置の場合、画素ピッチが９０μｍ以下となる辺りで、画素ピッチに対する駆動回路のレイアウト幅が相対的に広がってしまい、画素ピッチをこれ以上狭くすると狭額縁化を達成することができないことが分かった。これに対し、本実施形態の液晶表示装置では、画素ピッチが９０μｍ以下であっても、駆動回路のレイアウト幅の相対値は１．０であり、狭額縁化を達成することができることが分かった。
【００５５】
上記のように構成された液晶表示装置によれば、液晶表示装置は、アレイ基板１と、対向基板２と、液晶層３とを備えている。アレイ基板１は、それぞれガラス基板４ａ上に形成された、複数の信号線１６、複数の走査線ｓ、複数のＴＦＴ２２、複数の画素電極２１、第１駆動回路１１、第２駆動回路１２、及びタイミング制御回路７０を有している。第１駆動回路１１は、順序回路７１を有し、奇数行の複数の走査線ｓに接続され、奇数行の複数の走査線ｓに走査信号Ｇを順番に与える。第２駆動回路１２は、順序回路８１を有し、偶数行の複数の走査線ｓに接続され、偶数行の複数の走査線ｓに走査信号Ｇを順番に与える。
【００５６】
タイミング制御回路７０は、互いに位相の異なる第１同期信号ＣＬＫ１及び第２同期信号ＣＬＫ２を生成し、生成した第１同期信号ＣＬＫ１を第１駆動回路１１に与え、生成した第２同期信号ＣＬＫ２を第２駆動回路１２に与える。第１駆動回路１１及び第２駆動回路１２は、タイミング制御回路７０から第１同期信号ＣＬＫ１及び第２同期信号ＣＬＫ２が与えられた場合、走査信号Ｇを複数の走査線ｓに１行毎に順番に与える。
【００５７】
駆動回路を画面の左側又は右側にのみ配置する場合、画素ピッチ１つ分の領域に回路を配置する必要があるが、駆動回路を第１駆動回路１１及び第２駆動回路１２の２つに分割することにより、画素ピッチ２つ分の領域に回路を配置することが可能となる。これにより、狭額縁化を図ることができる。また、駆動回路を第１駆動回路１１及び第２駆動回路１２の２つに分割することにより、回路幅を２０乃至２５％削減することができる。
【００５８】
第１駆動回路１１及び第２駆動回路１２は、走査線ｓに１行毎に交互に走査信号Ｇを与えるよう構成されている。第１駆動回路１１は奇数行の走査線ｓと同数のシフトレジスタ７２を有し、第２駆動回路１２は偶数行の走査線ｓと同数のシフトレジスタ８２を有している。シフトレジスタの個数を抑えて第１駆動回路１１及び第２駆動回路１２を構成できるため、一層狭額縁化を図ることができる。
【００５９】
ガラス基板４ａ上にタイミング制御回路７０を形成することにより、第１駆動回路１１及び第２駆動回路１２に与える第１同期信号ＣＬＫ１及び第２同期信号ＣＬＫ２をタイミング制御回路７０で生成することができる。信号線駆動回路９０及び制御部１００は、第１同期信号ＣＬＫ１及び第２同期信号ＣＬＫ２を生成する必要は無く、すなわち新たに開発したＩＣを利用する必要は無いため、従来と同じＩＣを利用することができる。これにより、製品価格の高騰を抑制することができる。
【００６０】
容量結合駆動などで補助容量線ｃｓをライン毎に制御する場合、液晶表示パネル１０の大型化によって補助容量線ｃｓの振られなどによるクロストークが発生する場合がある。この場合、クロストーク率は補助容量電圧の供給側で低く、非供給側で大きくなる傾向にある。しかしながら、第１駆動回路１１は奇数行の複数の補助容量線ｃｓに接続され、第２駆動回路１２は偶数行の複数の補助容量線ｃｓに接続されている。補助容量線ｃｓへの補助容量電圧の供給方向を１行毎に異ならせているため、上記液晶表示装置では、画面の左右でのクロストーク率が平均化され、クロストークが視認されにくくなる利点もある。
【００６１】
上記したことから、狭額縁化を図ることができ、製品価格の高騰を抑制することができる液晶表示装置を得ることができる。
【００６２】
次に、第２の実施形態に係る液晶表示装置について詳細に説明する。この実施形態において、他の構成は上述した実施形態と同一であり、同一の部分には同一の符号を付してその詳細な説明を省略する。
【００６３】
図１２及び図１３に示す液晶表示装置の表示方式は、ＩＰＳ方式である。第１駆動回路１１及び第２駆動回路１２は、それぞれ走査線駆動回路及び共通電極駆動回路として機能している。表示領域ＲＡにおいて、ガラス基板４ａ上には、複数の共通配線ｃｗ（ｃｗ１、ｃｗ２、…ｃｗｎ）及び複数の共通電極ｃｅが形成されている。共通電極ｃｅは、共通配線ｃｗから延出して形成されている。
【００６４】
共通配線ｃｗ及び共通電極ｃｅは、着色層５１上に、画素電極２１と同一材料を用いて同時に形成されている。画素電極２１及び共通電極ｃｅは、行方向ｄ２に電界を与えるように互いに間隔を置いて配置されている。画素電極２１は、画素１８に１つずつ設けられ、ストライプ状に形成され、列方向ｄ１に延出している。
【００６５】
共通配線ｃｗは、行方向ｄ２に延出しているとともに列方向ｄ１に互いに間隔を置いて設けられている。共通電極ｃｅは、画素１８に２つずつ設けられている。行方向ｄ２に並んだ共通電極ｃｅは、１つの共通配線ｃｗから延出して形成されている。画素１８の２つの共通電極ｃｅは、行方向ｄ２に画素電極２１を跨ぐとともにそれぞれ画素電極２１に間隔を置いて設けられている。共通電極ｃｅは、ストライプ状に形成され、列方向ｄ１に延出している。
【００６６】
画素電極２１および共通電極ｃｅ間に電圧を印加している状態、すなわち、電圧印加状態において、画素電極２１および共通電極ｃｅは、行方向ｄ２に電界（横電界）を与えるものである。画素電極２１および共通電極ｃｅ間に電圧を印加していない状態、すなわち、電圧無印加状態において、画素電極２１および共通電極ｃｅは、電界を与えないよう形成されている。  
なお、この実施形態において、液晶表示装置は、対向電極６１を有していない。また、この実施形態においては、補助容量素子として画素電極２１と共通電極ｃｅとの間に補助容量を形成する。
【００６７】
第１駆動回路９１及び第２駆動回路９２は、複数の画素電極２１を行方向ｄ２に互いに挟んで位置している。  
第１駆動回路９１は、順序回路及び複数のバッファを有している。順序回路は、奇数行の複数の走査線ｓ（ｓ１、ｓ３、…ｓｎ−１）と同数の複数のシフトレジスタを有している。
【００６８】
第１電源配線ｗ７及び第２電源配線ｗ８は、第１駆動回路９１の内部を延出して第１駆動回路９１を形成している。第１電源配線ｗ７及び第２電源配線ｗ８の一端側は、それぞれ第１駆動回路９１から外れて位置し、パッドｐ７、ｐ８に接続されている。第１電源配線ｗ７には、パッドｐ７を介してハイレベルの電圧ＶＨが供給される。第２電源配線ｗ８には、パッドｐ８を介してローレベルの電圧ＶＬが供給される。電圧ＶＨは、電圧ＶＬと電位が異なるものである。
【００６９】
第１駆動回路９１は、奇数行の複数の走査線ｓ（ｓ１、ｓ３、…ｓｎ−１）及び奇数行の複数の共通配線ｃｗ（ｃｗ１、ｃｗ２、…ｃｗｎ−１）に接続されている。第１駆動回路９１は、奇数行の複数の走査線ｓに走査信号Ｇを順番に与え、奇数行の複数の共通配線ｃｗに、共通電圧を与えるものである。
【００７０】
第２駆動回路９２は、順序回路及び複数のバッファを有している。順序回路は、偶数行の複数の走査線ｓ（ｓ２、ｓ４、…ｓｎ）と同数の複数のシフトレジスタを有している。
【００７１】
第１電源配線ｗ９及び第２電源配線ｗ１０は、第２駆動回路９２の内部を延出して第２駆動回路９２を形成している。第１電源配線ｗ９及び第２電源配線ｗ１０の一端側は、それぞれ第２駆動回路９２から外れて位置し、パッドｐ９、ｐ１０に接続されている。第１電源配線ｗ９には、パッドｐ９を介してハイレベルの電圧ＶＨが供給される。第２電源配線ｗ１０には、パッドｐ１０を介してローレベルの電圧ＶＬが供給される。
【００７２】
第２駆動回路９２は、偶数行の複数の走査線ｓ（ｓ２、ｓ４、…ｓｎ）及び偶数行の複数の共通配線ｃｗ（ｃｗ２、ｃｗ４、…ｃｗｎ）に接続されている。第２駆動回路９２は、偶数行の複数の走査線ｓに走査信号Ｇを順番に与え、偶数行の複数の共通配線ｃｗに、共通電圧を与えるものである。
【００７３】
上記偶数行の共通配線と奇数行の共通配線には、一定周期毎に、例えば１フレーム毎に、第1共通電圧と、第１共通電圧とは電位の異なる第２共通電圧を交互に与える。
【００７４】
タイミング制御回路７０は、第１同期信号ＣＬＫ１をバッファ８０を介して第１駆動回路９１に与え、第２同期信号ＣＬＫ２をバッファ８０を介して第２駆動回路９２に与える。このため、第１駆動回路９１及び第２駆動回路９２は、タイミング制御回路７０から第１同期信号ＣＬＫ１及び第２同期信号ＣＬＫ２が与えられた場合、走査信号Ｇを複数の走査線ｓに１行毎に順番に与えることができる。また、この場合、第１駆動回路９１及び第２駆動回路９２は、第１共通電圧と第２共通電圧を複数の共通配線ｃｗに１行毎に交互に与えることができる。
【００７５】
上記のように構成された液晶表示装置によれば、液晶表示装置は、アレイ基板１と、対向基板２と、液晶層３とを備えている。アレイ基板１は、それぞれガラス基板４ａ上に形成された、複数の信号線１６、複数の走査線ｓ、複数のＴＦＴ２２、複数の画素電極２１、第１駆動回路１１、第２駆動回路１２、及びタイミング制御回路７０を有している。第１駆動回路９１は、順序回路を有し、奇数行の複数の走査線ｓに接続され、奇数行の複数の走査線ｓに走査信号Ｇを順番に与える。第２駆動回路９２は、順序回路を有し、偶数行の複数の走査線ｓに接続され、偶数行の複数の走査線ｓに走査信号Ｇを順番に与える。
【００７６】
タイミング制御回路７０は、互いに位相の異なる第１同期信号ＣＬＫ１及び第２同期信号ＣＬＫ２を生成し、生成した第１同期信号ＣＬＫ１を第１駆動回路９１に与え、生成した第２同期信号ＣＬＫ２を第２駆動回路９２に与える。第１駆動回路９１及び第２駆動回路９２は、タイミング制御回路７０から第１同期信号ＣＬＫ１及び第２同期信号ＣＬＫ２が与えられた場合、走査信号Ｇを複数の走査線ｓに１行毎に順番に与える。
【００７７】
このため、この実施形態に係る液晶表示装置は、上述した第１の実施形態に係る液晶表示装置と同様の効果を得ることができる。  
上記したことから、狭額縁化を図ることができ、製品価格の高騰を抑制することができる液晶表示装置を得ることができる。
【００７８】
なお、この発明は上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化可能である。また、上記実施の形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００７９】
例えば、上記第１駆動回路及び第２駆動回路は、少なくとも走査信号を複数の走査線ｓに１行毎に順番に与えるように構成されていればよい。  
本発明の液晶表示装置は、上述した液晶表示装置に限定されるものではなく、種々変形可能であり、各種の液晶表示装置に適用することができる。例えば、第２の実施形態のＩＰＳ方式の液晶表示装置は、ＦＦＳ方式の液晶表示装置に置き換えることが可能である。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］それぞれ基板上に形成された、列方向に延出した複数の信号線、行方向に延出し前記複数の信号線に交差した複数の走査線、前記複数の信号線及び複数の走査線に電気的に接続された複数のスイッチング素子、前記複数のスイッチング素子に電気的に接続された複数の画素電極、前記複数の画素電極を前記行方向に互いに挟んで位置した第１駆動回路及び第２駆動回路、並びに前記第１駆動回路及び第２駆動回路に接続されたタイミング制御回路を有したアレイ基板と、
前記アレイ基板に隙間を置いて対向配置された対向基板と、
前記アレイ基板及び対向基板間に挟持された液晶層と、を備え、
前記第１駆動回路は、第１順序回路を有し、奇数行の前記複数の走査線に接続され、前記奇数行の複数の走査線に走査信号を順番に与え、
前記第２駆動回路は、第２順序回路を有し、偶数行の前記複数の走査線に接続され、前記偶数行の複数の走査線に走査信号を順番に与え、
前記タイミング制御回路は、互いに位相の異なる第１同期信号及び第２同期信号を生成し、前記生成した第１同期信号を前記第１駆動回路に与え、前記生成した第２同期信号を第２駆動回路に与え、
前記第１駆動回路及び第２駆動回路は、前記タイミング制御回路から前記第１同期信号及び第２同期信号が与えられた場合、前記走査信号を前記複数の走査線に１行毎に順番に与えることを特徴とする液晶表示装置。
［２］前記アレイ基板は、それぞれ前記基板上に形成された、前記行方向に延出した複数の補助容量線、及び前記複数の補助容量線に絶縁膜を介して対向配置され前記複数の画素電極に電気的に接続され前記複数の補助容量線とともに複数の補助容量素子を形成する複数の補助容量電極をさらに有し、
前記第１駆動回路は、奇数行の前記複数の補助容量線に接続され、一定周期毎に第１補助容量電圧及び前記第１補助容量電圧と電位の異なる第２補助容量電圧を交互に前記奇数行の複数の補助容量線に順番に与え、
前記第２駆動回路は、偶数行の前記複数の補助容量線に接続され、前記一定周期毎に前記第１補助容量電圧及び前記第２補助容量電圧を交互に前記偶数行の複数の補助容量線に順番に与え、
前記第１駆動回路及び第２駆動回路は、前記タイミング制御回路から前記第１同期信号及び第２同期信号が与えられた場合、前記一定周期毎に前記第１補助容量電圧及び第２補助容量電圧を交互に前記複数の補助容量線に１行毎に順番に与えることを特徴とする［１］に記載の液晶表示装置。
［３］前記アレイ基板は、前記基板上に形成され、前記行方向に延出し前記行方向及び列方向に沿った面方向に前記複数の画素電極とともに電界を与える複数の共通配線をさらに有し、
前記第１駆動回路は、奇数行の前記複数の共通配線に接続され、前記奇数行の複数の共通配線に、共通電圧を与え、
前記第２駆動回路は、偶数行の前記複数の共通配線に接続され、前記偶数行の複数の共通配線に、前記共通電圧を与え、
前記第１駆動回路及び第２駆動回路は、前記タイミング制御回路から前記第１同期信号及び第２同期信号が与えられた場合、前記複数の共通配線に１行毎に交互に前記共通電圧を与えることを特徴とする［１］に記載の液晶表示装置。
［４］集積回路で構成され、前記基板上に実装され、前記複数の信号線に接続された信号線駆動回路をさらに備えることを特徴とする［１］に記載の液晶表示装置。
［５］前記複数のスイッチング素子、第１駆動回路、第２駆動回路及びタイミング制御回路は、多結晶シリコンを用いて形成されることを特徴とする［１］に記載の液晶表示装置。
［６］前記第１駆動回路及び第２駆動回路は、それぞれ前記複数の走査線に接続された複数のバッファをさらに有することを特徴とする［１］に記載の液晶表示装置。
【符号の説明】
【００８０】
１…アレイ基板、２…対向基板、３…液晶層、４ａ…ガラス基板、１０…液晶表示パネル、１１，９１…第１駆動回路、１２，９２…第２駆動回路、１６…信号線、１８…画素、２１…画素電極、２２…ＴＦＴ、２３…補助容量素子、３１…半導体層、４１…補助容量電極、７０…タイミング制御回路、７１，８１…順序回路、７２，８２…シフトレジスタ、７５，８５…補助容量電源選択回路、８０…バッファ、１００…制御部、ｓ…走査線、ｃｓ…補助容量線、ｃｗ…共通配線、ｃｅ…共通電極、ｄ１…列方向、ｄ２…行方向、Ｖｃｓ１…第１補助容量電圧、Ｖｃｓ２…第２補助容量電圧、ＣＬＫ１…第１同期信号、ＣＬＫ２…第２同期信号、Ｇ…走査信号。
【図１】
0005153011.tif 000002
【図２】
0005153011.tif 000003
【図３】
0005153011.tif 000004
【図４】
0005153011.tif 000005
【図５】
0005153011.tif 000006
【図６】
0005153011.tif 000007
【図７】
0005153011.tif 000008
【図８】
0005153011.tif 000009
【図９】
0005153011.tif 000010
【図１０】
0005153011.tif 000011
【図１１】
0005153011.tif 000012
【図１２】
0005153011.tif 000013
【図１３】
0005153011.tif 000014