(57)【特許請求の範囲】
【請求項１】
印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する複数の表示素子と、前記複数の表示素子それぞれに電圧を印加する複数の表示電極と、前記複数の表示素子に共通の対向電極とを備えるセグメント表示素子を複数有し、前記セグメント表示素子それぞれの対応する表示電極が共通接続され、前記複数のセグメント表示素子のうち１つのセグメント表示素子を時分割で順に電圧を印加して着色及び消色させる表示装置における前記セグメント表示素子の駆動回路であって、
前記表示素子それぞれに対して着色するか消色するかを定める信号に基づいて、第１の電圧及び接地電圧のいずれか一方を選択し、選択した電圧を前記表示電極に印加する表示電極駆動回路と、
表示切替え対象の前記セグメント表示素子を着色するか消色するかを定める信号に基づいて、前記第１の電圧及び接地電圧のいずれか１つ選択し、選択した電圧を表示切替え対象の前記セグメント表示素子の対向電極に印加し、表示切替え対象外の前記セグメント表示素子の対向電極に対して前記セグメント表示素子の表示状態を維持する第２の電圧を印加する、前記複数のセグメント表示素子ごとに設けられる対向電極駆動回路と、
を備えることを特徴とする駆動回路。
【請求項２】
前記第１の電圧は、前記駆動回路に供給される電源電圧であり、
前記第２の電圧は、前記第１の電圧を降圧することで得られる電圧である
ことを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記第２の電圧は、前記第１の電圧から前記表示素子が消色動作を行うときの消色動作閾値電圧を引いた電圧より高く、且つ、前記表示素子が着色動作を行うときの着色動作閾値電圧より低い電圧である
ことを特徴とする請求項１又は請求項２に記載の駆動回路。
【請求項４】
印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する複数の表示素子と、前記複数の表示素子それぞれに電圧を印加する複数の表示電極と、前記複数の表示素子に共通の対向電極とを備えるセグメント表示素子を複数有し、前記セグメント表示素子それぞれの対応する表示電極が共通接続され、前記複数のセグメント表示素子のうち１つのセグメント表示素子を時分割で順に電圧を印加して着色及び消色させる表示装置における前記セグメント表示素子の駆動方法であって、
表示電極駆動回路が、前記表示素子それぞれに対して着色するか消色するかを定める信号に基づいて、第１の電圧及び接地電圧のいずれか一方を選択し、選択した電圧を表示切替え対象の前記セグメント表示素子の前記表示電極に印加する過程と、
対向電極駆動回路が、表示切替え対象の前記セグメント表示素子を着色するか消色するかを定める信号に基づいて、前記第１の電圧及び接地電圧のいずれか１つ選択し、選択した電圧を対向電極に印加し、表示切替え対象外の前記セグメント表示素子の対向電極に対して前記セグメント表示素子の表示状態を維持する第２の電圧を印加する過程と、
を有することを特徴とする駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示メモリ性を有する表示素子の駆動回路及び駆動方法に関し、特に印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する表示素子の駆動回路及び駆動方法に関する。
【背景技術】
【０００２】
近年、エレクトロクロミック方式、コレステリック液晶方式など、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を備えた表示素子は、一旦着色状態、又は消色状態とした後は、電圧を印加し続けなくともある程度の期間状態を保持することができる。また、従来の液晶表示素子、例えばＬＣＤなど、に比べて、コントラストが高い、視角依存性が少ない、また、軽くて薄いなどの特徴があり、電子ペーパーなど用途が広がっている。
【０００３】
従来の印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する表示素子を用いたセグメント表示素子の駆動方式においては、セグメント表示素子を列電極（セグメント）と、行電極（コモン）のＸ方向及びＹ方向のマトリックス構成（ＸＹ座標）として、それぞれの電極に電圧を印加して、所望の箇所に対して着色及び消色を行っている。
【０００４】
また、列電極及び行電極にＣＭＯＳトランジスタを用いた駆動回路を接続し、任意のＸＹ座標のセグメント素子に着色電圧及び消色電圧を印加する技術がある（特許文献１参照）。この技術では、着色及び消色後は、行電極をオープンにして回路を切り離すことでメモリ性を利用した表示状態の維持をする動作を行っている。
【０００５】
ところで、表示させるセグメント素子を増やす場合、列電極及び行電極への接続線と、列電極及び行電極に電位を印加する駆動回路をセグメント素子の増加に合わせて増やすことは、配線及び駆動回路の配置面積やコストの制約から困難である。
そこで、複数のセグメント素子の列電極への接続線と、列電極への電位を印加する駆動回路を共通化することが考えられる。
【０００６】
図７は、特許文献１に示される技術を用いて、列電極を共通化したマトリックス駆動接続時の一例を示す等価回路を示す概略図である。表示素子は、電気的等価回路では、コンデンサとして表され、図示するように、３つの列電極９１ａ、９２ａ、９３ａと、セグメント素子を選択する行電極９１ｂ、９２ｂとが交差して配置され、それぞれの交点に６個の表示素子９４〜９９が配置される。
【０００７】
なお、それぞれの表示素子９４〜９９は、列電極９１ａ、９２ａ、９３ｂを＋Ｖボルトの電位にし、行電極９１ｂ、９２ｂを０Ｖボルトの電位にして、列電極から行電極への方向に、表示素子に＋Ｖボルトの電圧を印加すると着色する。また、表示素子９４〜９９は、列電極９１ａ、９２ａ、９３ａと、行電極９１ｂ、９２ｂとの電位を入れ替え、行電極から列電極への方向に表示素子に＋Ｖボルトの電圧を印加すると消色する。また、着色電圧及び消色電圧の閾値は、用いる表示素子に依存するが、概ねＶボルトの２分の１程度である。
【０００８】
図示する例では、列電極９１ａ、９２ａを＋Ｖボルトの電位にし、列電極９３ａ及び行電極９２ｂを０ボルトの電位にして、表示素子９７、９８に電圧＋Ｖボルトを印加している。また、行電極９１ｂは、非選択状態としてオープンにされている。このように各行電極に電圧を印加することで、表示素子９７、９８を着色し、表示素子９４〜９６、９９の状態を保持する動作を意図している。
【０００９】
図８は、図７で図示した電気的等価回路に電圧を印加したときの等価回路である。図示するように、表示素子９７、９８には、＋Ｖボルトの電圧が印加される一方で、行電極９１ｂに接続された表示素子９４〜９６は、表示素子９４及び表示素子９５と、表示素子９６とが直列に接続され、行電極９１ｂには、表示素子９４〜９６の静電容量の比で分圧された電圧が発生する。
【００１０】
このとき、オープン状態の行電極９１ｂの電位は、列電極９１ａ〜９３ａ及び行電極９１ｂ、９２ｂに印加される電圧の組合わせにより変化する。このため、行電極９１ｂの電位が着色、あるいは消色する閾値電圧を越えた場合、表示素子９４〜９６は、状態保持の電圧条件に設定されているにもかかわらず、設定外の着色動作（以下、異常着色という）、あるいは、設定外の消色動作（以下、異常消色という）が発生する可能性がある。
【００１１】
更に、図９は、従来の具体的一例として表示装置９００の内部構成を示す概略図である。表示装置９００は、表示電極駆動回路１ａ〜１ｇ、対向電極駆動回路９ａ、９ｂ、＋Ｖボルトの電位を供給する電源端子６、オープン状態にするためのオープン端子８、７セグメント表示素子３，４を有している。十の桁を表す７セグメント表示素子３は、表示電極３ａ〜３ｇ及び対向電極５ａを具備している。一の桁を表す７セグメント表示素子４は、表示電極４ａ〜４ｇ及び対向電極５ｂを具備している。なお、表示電極駆動回路１ａ〜１ｇは、同じ構成を有している。
【００１２】
７セグメント表示素子３は、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する表示素子を７つ備える。それぞれの表示素子は、表示電極３ａ〜３ｇと対向電極５ａとを含み構成される。７セグメント表示素子３は、表示電極３ａ〜３ｇに＋Ｖボルトの電位を印加し、対向電極５ａに０ボルトの電位を印加して、対向電極５ａから表示電極３ａ〜３ｇ方向に＋Ｖボルトの電圧を印加すると、着色する。また、７セグメント表示素子３は、極性があり、表示電極３ａ〜３ｇに０ボルトの電位を印加し、対向電極５ａに＋Ｖボルトの電位を印加して、表示電極３ａ〜３ｇから対向電極５ａの方向に＋Ｖボルトの電圧を印加すると、消色する。また、７セグメント表示素子３は、着色又は消色の後に、電圧印加を停止しても、メモリ性を有しているため、表示状態をある程度の期間保つことができる。
【００１３】
７セグメント表示素子４は、７セグメント表示素子３と同じ構成であり、表示電極４ａ〜４ｇと対向電極５ｂと含み構成される。また、７セグメント表示素子４は、着色及び消色の条件についても同様である。
【００１４】
表示電極駆動回路１ａ〜１ｇは、表示電極に印加する電位として、０ボルト及び＋Ｖボルトのいずれか一方の電位を選択する。また、表示電極駆動回路１ａは、セグメント線Ｓｅｇ（ａ）を介して、表示電極３ａ及び表示電極４ａに共通接続され、選択した電位を表示電極３ａ、４ａに印加する。また、表示電極駆動回路１ｂは、セグメント線Ｓｅｇ（ｂ）を介して、表示電極３ｂ及び表示電極４ｂに共通接続され、選択した電位を表示電極３ｂ、４ｂに印加する。また、表示電極駆動回路１ｃは、セグメント線Ｓｅｇ（ｃ）を介して、表示電極３ｃ及び表示電極４ｃに共通接続され、選択した電位を表示電極３ｃ、４ｃに印加する。また、表示電極駆動回路１ｄは、セグメント線Ｓｅｇ（ｄ）を介して、表示電極３ｄ及び表示電極４ｄに共通接続され、選択した電位を表示電極３ｄ、４ｄに印加する。
【００１５】
また、表示電極駆動回路１ｅは、セグメント線Ｓｅｇ（ｅ）を介して、表示電極３ｅ及び表示電極４ｅに共通接続され、選択した電位を表示電極３ｅ、４ｅに印加する。また、表示電極駆動回路１ｆは、セグメント線Ｓｅｇ（ｆ）を介して、表示電極３ｆ及び表示電極４ｆに共通接続され、選択した電位を表示電極３ｆ、４ｆに印加する。また、表示電極駆動回路１ｇは、セグメント線Ｓｅｇ（ｇ）を介して、表示電極３ｇ及び表示電極４ｇに共通接続され、選択した電位を表示電極３ｇ、４ｇに印加する。
【００１６】
対向電極駆動回路９ａ、９ｂは、対向電極に印加する電位として、０ボルト及び＋Ｖボルトのいずれか一方の電位を印加する、あるいは、オープン状態として電位を印加しないのいずれか１つの動作を選択する。
【００１７】
図１０は、表示装置９００に「８６」を表示させる動作の一例を示したタイムチャートである。横軸方向は時間及び動作を表し、縦軸方向はセグメント線及びコモン線それぞれの電位を表している。表示動作は、十の桁の着色（イ）、十の桁の消色（ロ）、一の桁の着色（ハ）、及び一の桁の消色（ニ）の順で行われる。
【００１８】
まず、十の桁の着色（イ）において、「８」を表示するために、表示電極駆動回路１ａ〜１ｇは、電源端子６と接続することで＋Ｖボルトを選択し、対向電極駆動回路９ａは、アースと接続することで０ボルトを選択する。これにより、７セグメント表示素子３の全ての表示素子の表示電極３ａ〜３ｇに＋Ｖボルト及び対向電極５ａに０ボルトの電位が印加され、Ｖボルトの電圧が印加される。この結果、７セグメント表示素子３の７つの表示素子は着色される。このとき、一の桁の７セグメント表示素子４を非選択状態にするため、対向電極駆動回路９ｂは、オープン端子８と接続することでオープン（ハイ・インピーダンス）を選択する。
【００１９】
次に、十の桁の消色（ロ）において、対向電極駆動回路９ａは、電源端子６と接続することで＋Ｖボルトを選択する。このとき、７セグメント表示素子３の全ての表示素子の表示電極３ａ〜３ｇに＋Ｖボルト及び対向電極５ａに＋Ｖボルトの電位が印加され、表示電極３ａ〜３ｇと対向電極５ａとの間に０ボルトの電圧が印加される。このとき、７セグメント表示素子３の７つの表示素子は、着色の行われる電圧が設定されているため、消色が行われず、着色状態を保持する。
【００２０】
続いて、一の桁の着色（ハ）において、「６」を表示するために、表示電極駆動回路１ａ、１ｃ〜１ｇは、電源端子６と接続することで＋Ｖボルトを選択し、表示電極駆動回路１ｂは、アースと接続することで０ボルトを選択し、対向電極駆動回路９ｂは、アースと接続することで０ボルトを選択する。これにより、７セグメント表示素子４の表示電極４ｂを除く表示電極４ａ、４ｃ〜４ｇに＋Ｖボルトの電位が印加され、表示電極４ｂ及び対向電極５ｂに０ボルトの電位が印加される。この結果、表示電極４ａ、４ｃ〜４ｇと対向電極５ｂとの間にＶボルトの電圧が印加されて、７セグメント表示素子４の表示電極４ｂを除く６つの表示素子は、着色される。
また、このとき、７セグメント表示素子４と同様に、７セグメント表示素子３の表示電極３ａ、３ｃ〜３ｇには、＋Ｖボルトの電位が印加される。７セグメント表示素子３の表示電極３ｂには、０ボルトの電位が印加される。
【００２１】
最後の動作として、一の桁の消色（ニ）において、対向電極駆動回路９ｂは、電源端子６に接続を変更することで、＋Ｖボルトを選択する。これにより、７セグメント表示素子４の表示電極４ｂと対向電極５ｂとの間にＶボルトの電圧が印加されて、表示電極４ｂの表示素子は、消色される。動作（ハ）、（ニ）により一の桁の７セグメント表示素子４は、「６」を表示する。
【００２２】
しかし、動作（ハ）、（ニ）において、十の桁の７セグメント表示素子３が有する表示電極３ａ〜３ｇそれぞれと対向電極５ａからなる表示素子の電気的等価回路は、図１１に図示される回路となる。７セグメント表示素子３の電気的等価回路は、表示電極３ａと対向電極５ａで構成されるコンデンサＣ３ａ、表示電極３ａと対向電極５ａで構成されるコンデンサＣ３ａ、表示電極３ｂと対向電極５ａで構成されるコンデンサＣ３ｂ、表示電極３ｃと対向電極５ａで構成されるコンデンサＣ３ｃ、表示電極３ｄと対向電極５ａで構成されるコンデンサＣ３ｄ、表示電極３ｅと対向電極５ａで構成されるコンデンサＣ３ｅ、表示電極３ｆと対向電極５ａで構成されるコンデンサＣ３ｆ、及び、表示電極３ｇと対向電極５ａで構成されるコンデンサＣ３ｇから成る。
【００２３】
表示電極駆動回路１ａ、１ｃ〜１ｇが＋Ｖボルトの電位を印加し、表示電極駆動回路１ｂが０ボルトの電位を印加し、対向電極駆動回路９ａが対向電極５ａに電位を印加していない。これにより、コンデンサＣ３ａ、Ｃ３ｃ〜Ｃ３ｇが＋Ｖボルトを供給する電源端子６と対向電極５ａとの間に並列に接続され、更に、対向電極５ａとアースとの間にコンデンサＣ３ｂが接続され、コンデンサＣ３ａ、Ｃ３ｃ〜Ｃ３ｇとコンデンサＣ３ｂとが、対向電極５ａを介して、直列接続された回路として表される。
【００２４】
それぞれの表示素子の面積が同じで、表示素子が構成するコンデンサの静電容量が同一の場合、コンデンサＣ３ａ、Ｃ３ｃ〜Ｃ３ｇには、対向電極５ａから表示電極３ａ、３ｃ〜３ｇへの方向（着色方向）に＋Ｖボルトの７分の１に分圧された電圧が印加される。一方コンデンサ３ｂには、表示電極３ｂから対向電極５ａへの方向（消色方向）に＋Ｖボルトの７分の６に分圧された電圧が印加される。
【００２５】
このとき、着色されていた表示電極３ｂに対応する表示素子が、印加された７分の６に分圧された電圧により、消色されてしまう異常消色が発生する。なお、異常消色が発生する例を示したが、表示素子それぞれの表示状態と表示電極駆動回路１ａ〜１ｇが選択する電位の組み合わせにより、異常着色についても同様に発生する。
【００２６】
図１２は、それぞれの表示素子の面積が同じで、表示素子が構成するコンデンサの静電容量が同一の場合、７セグメント表示素子３の等価回路の一般形を示す回路図である。表示電極３ａ〜３ｇのうち＋Ｖボルトを印加された表示素子（コンデンサ）の総静電容量をΣＣｖで示し、表示電極３ａ〜３ｇのうち０ボルトを印加された表示素子の総静電容量をΣＣｇで示している。
＋Ｖボルトを印加されたセグメント線に接続された表示素子に印加される電圧Ｖ１は、対向電極から表示電極への方向（着色方向）に、＋Ｖ×（ΣＣｇ／（ΣＣｖ＋ΣＣｇ））ボルトである。また、０ボルトを印加されたセグメント線に接続された表示素子に印加される電圧Ｖ２は、表示電極から対向電極への方向（消色方向）に、＋Ｖ×（ΣＣｖ／（ΣＣｖ＋ΣＣｇ））ボルトである。
このように、対向電極駆動回路２ａが出力をハイ・インピーダンスの状態にすると、セグメント線に印加される電位に依存して、対向電極５ａの電位が変化し、異常着色又は異常消色が発生する。
【特許文献１】特開昭５４−８３７９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
以上、一般例及び具体例を用いて説明したが、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する表示素子に対して、特許文献１に示された方法を用いて、複数のセグメント素子に表示電極へ電圧を印加する駆動回路及び接続線を共通化し、時分割で電圧を印加して駆動したとき、異常消色及び異常着色が発生するという問題がある。
【００２８】
本発明は、上記問題を解決すべくなされたもので、その目的は、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する表示素子の駆動回路及び駆動方法を提供することにある。
【課題を解決するための手段】
【００２９】
上記問題を解決するために、本発明は、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する複数の表示素子と、前記複数の表示素子それぞれに電圧を印加する複数の表示電極と、前記複数の表示素子に共通の対向電極とを備えるセグメント表示素子を複数有し、前記セグメント表示素子それぞれの対応する表示電極が共通接続され、前記複数のセグメント表示素子のうち１つのセグメント表示素子を時分割で順に電圧を印加して着色及び消色させる表示装置における前記セグメント表示素子の駆動回路であって、
前記表示素子それぞれに対して着色するか消色するかを定める信号に基づいて、第１の電圧及び接地電圧のいずれか一方を選択し、選択した電圧を前記表示電極に印加する表示電極駆動回路と、表示切替え対象の前記セグメント表示素子を着色するか消色するかを定める信号に基づいて、前記第１の電圧及び接地電圧のいずれか１つ選択し、選択した電圧を表示切替え対象の前記セグメント表示素子の対向電極に印加し、表示切替え対象外の前記セグメント表示素子の対向電極に対して前記セグメント表示素子の表示状態を維持する第２の電圧を印加する、前記複数のセグメント表示素子ごとに設けられる対向電極駆動回路と、を備えることを特徴とする駆動回路である。
【００３０】
また、本発明は、上記記載の発明において、前記第１の電圧は、前記駆動回路に供給される電源電圧であり、前記第２の電圧は、前記第１の電圧を降圧することで得られる電圧であることを特徴とする。
【００３１】
また、本発明は、上記記載の発明において、前記第２の電圧は、第１の電圧から前記表示素子が消色動作を行うときの消色動作閾値電圧を引いた電圧より高く、且つ、前記表示素子が着色動作を行うときの着色動作閾値電圧より低い電圧であることを特徴とする。
【００３２】
また、本発明は、上記記載の発明において、前記表示電極駆動回路は、前記表示素子を着色するか消色するかを定める信号が入力される第１の入力端子と、ソースに前記第１の電圧が供給され、ゲートが前記第１の入力端子と接続される第１のＰＭＯＳトランジスタと、ドレインが前記第１のＰＭＯＳトランジスタのドレインと接続され、ソースが接地され、ゲートが前記第１の入力端子と接続される第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのドレインと、前記第１のＮＭＯＳトランジスタのドレインとが接続される点に接続される第１の出力端子と、を具備し、前記第１の出力端子は、前記表示電極に接続されることを特徴とする。
【００３３】
また、本発明は、上記記載の発明において、前記対向電極駆動回路は、前記セグメント表示素子を着色するか消色するかを定める信号が入力される第２の入力端子と、前記セグメント表示素子に電圧を印加するか否かを選択する信号が入力される第３の入力端子と、前記第２の入力端子から入力される信号、及び前記第３の入力端子から入力される信号の否定論理積を演算するＮＡＮＤゲートと、前記第２の入力端子から入力される信号と、及び前記第３の入力端子から入力される信号の否定信号との否定論理和を演算するＮＯＲゲートと、ソースに前記第１の電圧が供給され、ゲートが前記ＮＡＮＤゲートの出力と接続される第２のＰＭＯＳトランジスタと、ドレインが前記第２のＰＭＯＳトランジスタのドレインと接続点で接続され、ソースが接地され、ゲートが前記ＮＯＲゲートの出力と接続される第２のＮＭＯＳトランジスタと、ソースに前記第２の電圧が供給され、ゲートが前記第３の入力端子と接続され、ドレインが前記接続点に接続される第３のＰＭＯＳトランジスタと、前記第接続点に接続される第２の出力端子と、を具備し、前記第２の出力端子は、前記対向電極に接続されることを特徴とする。
【００３４】
また、本発明は、上記記載の発明において、前記対向電極駆動回路は、前記セグメント表示素子を着色するか消色するかを定める信号が入力される第２の入力端子と、前記セグメント表示素子に電圧を印加するか否かを選択する信号が入力される第３の入力端子と、前記第２の入力端子から入力される信号、及び前記第３の入力端子から入力される信号の否定論理積を演算するＮＡＮＤゲートと、前記第２の入力端子から入力される信号と、及び前記第３の入力端子から入力される信号の否定信号との否定論理和を演算するＮＯＲゲートと、ソースに前記第１の電圧が供給され、ゲートが前記ＮＡＮＤゲートの出力と接続される第２のＰＭＯＳトランジスタと、ドレインが前記第２のＰＭＯＳトランジスタのドレインと接続点で接続され、ソースが接地され、ゲートが前記ＮＯＲゲートの出力と接続される第２のＮＭＯＳトランジスタと、一端に前記第１の電圧が供給され、他端が前記接続点に接続される第１の抵抗と、一端が接地され、他端が前記接続点に接続される第２の抵抗と、前記接続点に接続される第２の出力端子と、を具備し、前記第２の出力端子は、前記対向電極に接続されることを特徴とする。
【００３５】
また、本発明は、上記記載の発明において、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する複数の表示素子と、前記複数の表示素子それぞれに電圧を印加する複数の表示電極と、前記複数の表示素子に共通の対向電極とを備えるセグメント表示素子を複数有し、前記セグメント表示素子それぞれの対応する表示電極が共通接続され、前記複数のセグメント表示素子のうち１つのセグメント表示素子を時分割で順に電圧を印加して着色及び消色させる表示装置における前記セグメント表示素子の駆動方法であって、表示電極駆動回路が、前記表示素子それぞれに対して着色するか消色するかを定める信号に基づいて、第１の電圧及び接地電圧のいずれか一方を選択し、選択した電圧を前記表示電極に印加する過程と、対向電極駆動回路が、表示切替え対象の前記セグメント表示素子を着色するか消色するかを定める信号に基づいて、前記第１の電圧及び接地電圧のいずれか１つ選択し、選択した電圧を表示切替え対象の前記セグメント表示素子の対向電極に印加し、表示切替え対象外の前記セグメント表示素子の対向電極に対して前記セグメント表示素子の表示状態を維持する第２の電圧を印加する過程と、を有することを特徴とする駆動方法である。
【発明の効果】
【００３６】
この発明によれば、駆動回路が有する対向電極駆動回路は、表示切替え対象外のセグメント表示素子の対向電極に第２の電圧を印加する構成とした。これにより、静電容量を有する表示素子の直列接続及び並列接続されたときの静電容量比による分圧電圧が印加されることによる異常着色及び異常消色を避けることが可能となる。
また、表示電極に電圧を印加する表示電極駆動回路、及び表示電極駆動回路と表示電極とを接続する接続線を共通化することにより、表示電極駆動回路及び接続線の実装面積を削減することができ、生産コストを削減することが可能となる。
【００３７】
また、この発明によれば、対向電極駆動回路に用いられる第２の電圧は、駆動回路が用いる第１の電圧を降圧した電圧を用いる構成とした。これにより、駆動回路は、単一電源で駆動するため、簡単なＣＭＯＳデジタル回路で構成でき、設計コスト及び製造コストを削減することが可能である。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の一実施形態による表示装置、表示電極駆動回路及び対向電極駆動回路を図面を参照して説明する。
【００３９】
図１は、本実施形態による表示装置１００の内部構成を示す概略ブロック図である。表示装置１００は、表示電極駆動回路１ａ〜１ｇ、対向電極駆動回路２ａ、２ｂ、電源電圧＋Ｖボルトの電圧を供給する電源端子６、バイアス電圧＋Ｖｂボルトの電圧を供給する電源端子７、７セグメント表示素子３、４を有している。７セグメント表示素子３は、十の桁を表し、７セグメント表示素子４は、一の桁を表す。表示装置１００において、対向電極駆動回路２ａ、２ｂ及び電源端子７以外の構成については、図９に示した従来例の表示装置９００と同じ構成であるため、同じ符号を付し、以下、異なる構成である対向電極駆動回路２ａ、２ｂ及び電源端子７について説明する。なお、対向電極駆動回路２ａ、２ｂは同じ構成を有しており、以下、対向電極駆動回路２ａ、２ｂのいずれか一方、あるいは両方を示す場合には、対向電極駆動回路２という。
【００４０】
対向電極駆動回路２ａ、２ｂは、対向電極に印加する電位として、０ボルト、＋Ｖボルト（電源電位）及び＋Ｖｂボルトのいずれか１つの電位を選択する。また、対向電極駆動回路２ａは、コモン線Ｃｏｍ１０を介して、選択した電位を対向電極５ａに印加する。また、対向電極駆動回路２ｂは、コモン線Ｃｏｍ１を介して、選択した電位を対向電極５ｂに印加する。
【００４１】
図２は、＋Ｖｂボルトのバイアス電位（バイアス電圧）の取り得る範囲を示す図である。７セグメント表示素子３、４に用いられる表示素子の方式や、素材等の特性により、バイアス電位は異なる。このバイアス電位は、７セグメント表示素子３、４に用いられる表示素子の着色動作閾値電圧及び消色動作閾値電圧を測定して定められる。
着色動作閾値電圧Ｖｏｎは、対向電極５ａに０ボルトの電位を印加し、表示電極３ａ〜３ｇに印加される表示素子が着色動作をするときの最小電位である。消色動作閾値Ｖｏｆｆボルトは、表示電極３ａ〜３ｇに０ボルトの電位を印加し、対向電極５ａに印加される表示素子が消色動作をするときの最小電位である。
バイアス電位Ｖｂは、斜線で図示される範囲、すなわち、Ｖｏｎボルト以下且つ（＋Ｖ−Ｖｏｆｆ）ボルト以上の電圧が選択される。
【００４２】
図３は、表示電極駆動回路１ａ〜１ｇの一構成例を示す回路図である。表示電極駆動回路１は入力端子Ａ、出力端子Ｂ、ＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２を有している。ＰＭＯＳトランジスタ１１は、ソースに電源電位（＋Ｖボルト）が印加され、ドレインがＮＭＯＳトランジスタ１２のドレインと接続され、ゲートが入力端子Ａと接続される。ＮＭＯＳトランジスタ１２は、ソースに接地電位（０ボルト）が印加され、ゲートが入力端子Ａと接続される。出力端子Ｂは、ＰＭＯＳトランジスタ１１のドレインとＮＭＯＳトランジスタ１２のドレインとに接続される。
上記表示電極駆動回路１は、入力端子Ａから「Ｈ」（High：電源電位）レベルの信号が入力されると、出力端子Ｂから「Ｌ」（Low：０ボルト）レベルの信号が出力される。また、表示電極駆動回路１は、入力端子Ａから「Ｌ」レベルの信号が入力されると、出力端子Ｂから「Ｈ」レベルの信号が出力される。
【００４３】
図４は、対向電極駆動回路２の一構成例を示す回路図である。対向電極駆動回路２は、入力端子Ｃ、出力端子Ｄ、非選択端子Ｅ、ＮＡＮＤゲート２１、ＮＯＲゲート２２、ＰＭＯＳトランジスタ２３、２５、ＮＭＯＳトランジスタ２４を有している。
ＮＡＮＤゲート２１は、入力端子Ｃと非選択端子Ｅとから入力される信号に対して、否定論理積を演算して、ＰＭＯＳトランジスタ２３のゲートに出力する。ＮＯＲゲート２２は、入力端子Ｃから信号が入力され、非選択端子Ｅの反転信号が入力され、入力された２つの信号の否定論理和を演算して、ＮＭＯＳトランジスタ２４のゲートに出力する。
【００４４】
ＰＭＯＳトランジスタ２３は、ソースに電源電位（＋Ｖボルト）が印加され、ドレインが接続点Ｓ１に接続され、ゲートがＮＡＮＤゲート２１の出力に接続される。ＮＭＯＳトランジスタ２４は、ソースに接地電位（０ボルト）が印加され、ドレインが接続点Ｓ１に接続され、ゲートがＮＯＲゲート２２の出力に接続される。
ＰＭＯＳトランジスタ２５は、ソースにバイアス電位（＋Ｖｂボルト）が印加され、ドレインが接続点Ｓ１に接続され、ゲートが非選択端子Ｅに接続される。出力端子Ｄは、接続点Ｓに接続される。
【００４５】
次に、対向電極駆動回路２の動作について説明する。
非選択端子Ｅに「Ｌ」レベルの信号が入力されると、入力端子Ｃに入力される信号に関わらず、ＰＭＯＳトランジスタ２３は、ゲートに「Ｈ」レベルの信号が入力され、オフ状態となり、ＮＭＯＳトランジスタ２４は、ゲートに「Ｌ」レベルの信号が入力され、それぞれオフ状態となる。非選択端子Ｅに「Ｌ」レベルの信号が入力されると、ＰＭＯＳトランジスタ２５は、ゲートに「Ｌ」レベルの信号が入力され、オン状態となる。これにより、接続点Ｓ１の電位が＋Ｖｂボルトになり、＋Ｖｂボルトの電位が出力端子Ｄから出力される。
【００４６】
また、非選択端子Ｅに「Ｈ」レベルの信号が入力され、且つ、入力端子Ｃから「Ｌ」レベルの信号が入力されると、ＰＭＯＳトランジスタ２３のゲート及び、ＭＯＳトランジスタ２４のゲートに「Ｈ」レベルの信号が入力される。ＮＭＯＳトランジスタ２４のみがオン状態となり、接続点Ｓ１の電位が０ボルトになり、出力端子Ｄから０ボルトの電位が出力される。
【００４７】
また、非選択端子Ｅに「Ｈ」レベルの信号が入力され、且つ、入力端子Ｃから「Ｈ」レベルの信号が入力されると、ＰＭＯＳトランジスタ２３のゲート及びＮＭＯＳトランジスタ２４のゲートに「Ｌ」レベルの信号が入力される。ＰＭＯＳトランジスタ２３のみがオン状態となり、接続点Ｓ１の電位が＋Ｖボルトになり、出力端子Ｄから＋Ｖボルトの電位が出力される。
【００４８】
図５は、対向電極駆動回路２の異なる構成例、対向電極駆動回路２Ａを示す回路図である。対向電極駆動回路２Ａは、入力端子Ｃ、出力端子Ｄ、非選択端子Ｅ、ＮＡＮＤゲート２１、ＮＯＲゲート２２、ＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４、抵抗２６、抵抗２７を有している。
ＮＡＮＤゲート２１は、入力端子Ｃと非選択端子Ｅとから入力される信号に対して、否定論理積を演算して、ＰＭＯＳトランジスタ２３のゲートに出力する。ＮＯＲゲート２２は、入力端子Ｃから信号が入力され、非選択端子Ｅの反転信号が入力され、入力された２つの信号の否定論理和を演算して、ＮＭＯＳトランジスタ２４のゲートに出力する。
【００４９】
ＰＭＯＳトランジスタ２３は、ソースに電源電位（＋Ｖボルト）が印加され、ドレインが接続点Ｓ１に接続され、ゲートがＮＡＮＤゲート２１の出力に接続される。ＮＭＯＳトランジスタ２４は、ソースに接地電位（０ボルト）が印加され、ドレインが接続点Ｓ１に接続され、ゲートがＮＯＲゲート２２の出力に接続される。
抵抗２６は、一方に電源電位（＋Ｖボルト）が印加され、他方が接続点Ｓ２に接続される。抵抗２７は、一方が接地され、他方が接続点Ｓ２に接続される。
【００５０】
次に、対向電極駆動回路２Ａの動作について説明する。
非選択端子Ｅに「Ｌ」レベルの信号が入力されると、入力端子Ｃに入力される信号に関わらず、ＰＭＯＳトランジスタ２３のゲートには、「Ｈ」レベルの信号が入力され、ＮＭＯＳトランジスタ２４のゲートには、「Ｌ」レベルの信号が入力される。これにより、ＰＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ２４はオフ状態となる。このとき、接続点Ｓ２の電位は、抵抗２６、２７の抵抗値の比により、＋Ｖボルトが分圧された電位となる。なお、抵抗２６、２７の抵抗値は、分圧された電圧がＶｂボルトとなる値が予め設定される。その結果、接続点Ｓ２の電位は、＋Ｖｂボルトになり、＋Ｖｂボルトの電位が出力端子Ｄから出力される。
【００５１】
また、非選択端子Ｅに「Ｈ」レベルの信号が入力され、且つ、入力端子Ｃから「Ｌ」レベルの信号が入力されると、ＰＭＯＳトランジスタ２３のゲート及び、ＭＯＳトランジスタ２４のゲートに「Ｈ」レベルの信号が入力される。ＮＭＯＳトランジスタ２４のみがオン状態となり、接続点Ｓ２の電位が０ボルトになり、出力端子Ｄから０ボルトの電位が出力される。
【００５２】
また、非選択端子Ｅに「Ｈ」レベルの信号が入力され、且つ、入力端子Ｃから「Ｈ」レベルの信号が入力されると、ＰＭＯＳトランジスタ２３のゲート及びＮＭＯＳトランジスタ２４のゲートに「Ｌ」レベルの信号が入力される。ＰＭＯＳトランジスタ２３のみがオン状態となり、接続点Ｓ２の電位が＋Ｖボルトになり、出力端子Ｄから＋Ｖボルトの電位が出力される。
【００５３】
次に、図６は、表示装置１００に「８６」を表示させる動作の一例を示したタイムチャートである。横軸方向は時間及び動作を表し、縦軸方向はセグメント線及びコモン線それぞれの電位を表している。表示動作は、十の桁の着色（イ）、十の桁の消色（ロ）、一の桁の着色（ハ）、及び一の桁の消色（ニ）の順で行われる。
なお、表示電極駆動回路１ａ〜１ｇは、表示電極駆動回路１で構成され、対向電極駆動回路２ａ、２ｂは、対向電極駆動回路２又は対向電極駆動回路２Ａで構成される。また、表示電極駆動回路１ａ〜１ｇへの入力信号、及び対向電極駆動回路２ａ、２ｂへの入力信号は、表示装置１００の外部から、表示する数字に対応した信号が入力される。
【００５４】
まず、十の桁の着色（イ）において、「８」を表示するために、表示電極駆動回路１ａ〜１ｇは、入力端子Ａに「Ｌ」レベルの信号が入力され、出力端子Ｂから＋Ｖボルトを出力する。対向電極駆動回路２ａは、非選択端子Ｅに「Ｈ」レベルの信号が入力され、入力端子Ｃに「Ｌ」レベルの信号が入力され、出力端子Ｄから０ボルトの電位が出力される。これにより、７セグメント表示素子３の全ての表示素子の表示電極３ａ〜３ｇに＋Ｖボルト及び対向電極５ａに０ボルトの電位が印加され、Ｖボルトの電圧が印加される。この結果、７セグメント表示素子３の７つの表示素子は着色される。
このとき、一の桁の７セグメント表示素子４を非選択状態にするため、対向電極駆動回路９ｂは、非選択端子Ｅに「Ｌ」レベルの信号が入力され、出力端子Ｄから＋Ｖｂボルトの電位が出力される。
【００５５】
次に、十の桁の消色（ロ）において、対向電極駆動回路２ａの入力端子Ｃへの入力信号が変化し、対向電極駆動回路２ａは、入力端子Ｃに「Ｈ」レベルの信号が入力され、出力端子Ｄから＋Ｖボルトの電位が対向電極５ａに出力される。このとき、表示電極３ａ〜３ｇには、＋Ｖボルトの電位が印加されているため、表示電極３ａ〜３ｇと対向電極５ａとの間に０ボルトの電圧が印加さる。このとき、７セグメント表示素子３の７つの表示素子は、着色の行われる電圧が設定されているため、消色が行われず、着色状態を保持する。
【００５６】
続いて、一の桁の着色（ハ）において、「６」を表示するために、表示電極駆動回路１ａ、１ｃ〜１ｇは、入力端子Ａに「Ｌ」レベルの信号が入力され、出力端子Ｂから＋Ｖボルトを表示電極４ａ、４ｃ〜４ｇに出力する。表示電極駆動回路１ｂは、入力端子Ａに「Ｈ」レベルの信号が入力され、出力端子Ｂから０ボルトの電位を表示電極３ｂに出力する。対向電極駆動回路２ｂは、非選択端子Ｅに「Ｈ」レベルの信号が入力され、入力端子Ｃに「Ｌ」レベルの信号が入力され、出力端子Ｄから０ボルトの電位を対向電極５ｂに出力する。これにより、７セグメント表示素子４の表示電極４ａ、４ｃ〜４ｇと対向電極５ｂとの間に＋Ｖボルトの電圧が印加されて、表示電極４ａ、４ｃ〜４ｇに対応する６つの表示素子は着色される。
このとき、十の桁の７セグメント表示素子３を非選択状態にするために対向電極駆動回路２ａは、非選択端子Ｅに「Ｌ」レベルの信号が入力され、出力端子Ｄから＋Ｖｂボルトの電位が出力される。
【００５７】
最後の動作として、一の桁の消色（ニ）において、対向電極駆動回路２ｂの入力端子Ｃへの入力信号が変化し、対向電極駆動回路２ｂは、入力端子Ｃに「Ｈ」レベルの信号が入力され、出力端子Ｄから＋Ｖボルトの電位が対向電極５ｂに出力される。これにより、表示電極４ｂに０ボルトの電位が印加され、対向電極５ｂに＋Ｖボルトの電位が印加され、表示電極４ｂに対応する表示素子は、消色される。
以上、動作（ハ）、（ニ）の着色・消色動作により、一の桁の７セグメント表示素子４は、「６」を表示する。
【００５８】
動作（ハ）、（ニ）において、７セグメント表示素子３の対向電極５ａには、対向電極駆動回路２ａの出力端子Ｄから＋Ｖｂボルトの電位が印加されている。これにより、表示電極駆動回路１ａ〜１ｇがセグメント線に印加する電位に関わらず、対向電極５ａの電位は＋Ｖｂボルトで一定になる。この結果、７セグメント表示素子３は、異常着色及び異常着色を起こすことなく、表示状態の保持を行うことが可能となる。
このように、対向電極駆動回路２又は対向電極駆動回路２Ａを用いて、表示状態の更新対象以外の７セグメント表示素子の表示状態を保持することができる。更に、時分割で選択したセグメント表示素子３、４に電圧を印加して、表示変更を行うことが可能となる。
【００５９】
なお、本実施形態においては、表示電極駆動回路１及び対向電極駆動回路２は、２つの７セグメント表示素子３、４に対して用いたが、横方向一列に表示素子を並べたドット表示素子を縦方向に組合わせたドットマトリックス・タイプの表示装置などに用いてもよい。また、図６で示した着色動作及び消色動作、動作（イ）〜（ニ）、の順序は入れ替えてもよい。
【００６０】
なお、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する表示素子として、エレクトロクロミック方式の表示素子以外に、溶媒の中で帯電粒子を移動させる電気泳動方式や、コレステリック液晶方式や、帯電トナー型表示方式や、電子粉流体方式などを適用した表示素子を用いてもよい。
【００６１】
なお、本発明に記載の第１の電圧は、電源電圧（＋Ｖボルト）に対応し、本発明に記載の第２の電圧は、バイアス電圧（Ｖｂボルト）に対応する。
また、本発明に記載の第１の入力端子は、入力端子Ａに対応し、本発明に記載の第１の出力端子は、出力端子Ｂに対応し、本発明に記載の第１のＰＭＯＳトランジスタは、ＰＭＯＳトランジスタ１１に対応し、本発明に記載の第１のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタ１２に対応する。
【００６２】
また、本発明に記載の第２の入力端子は、入力端子Ｃに対応し、本発明に記載の第３の入力端子は、非選択端子Ｅに対応し、本発明に記載の第２の出力端子は、出力端子Ｄに対応し、本発明に記載の第２のＰＭＯＳトランジスタは、ＰＭＯＳトランジスタ２３に対応し、本発明に記載の第２のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタ２４に対応し、本発明に記載の第３のＰＭＯＳトランジスタは、ＰＭＯＳトランジスタ２５に対応する。また、本発明に記載の接続点は、接続点Ｓ１及び接続点Ｓ２に対応し、本発明に記載の第１の抵抗は、抵抗２６に対応し、本発明に記載の第２の抵抗は、抵抗２７に対応する。
【図面の簡単な説明】
【００６３】
【図１】本実施形態による表示装置の内部構成を示す概略図である。
【図２】同実施形態におけるバイアス電圧Ｖｂの値が取り得る範囲を示す図である。
【図３】同実施形態における表示電極駆動回路の一構成を示す回路図である。
【図４】同実施形態における対向電極駆動回路の一構成を示す回路図である。
【図５】同実施形態における対向電極駆動回路の異なる一構成を示す回路図である。
【図６】同実施形態における表示装置に「８６」を表示する動作を示したタイムチャートである。
【図７】従来例における表示素子のマトリックス駆動接続時の等価回路図である。
【図８】従来例における表示素子に電圧を印加したときの等価回路図である。
【図９】従来例における表示装置の内部構成図を示す概略図である。
【図１０】従来例における表示装置に「８６」を表示する動作を示したタイムチャートである。
【図１１】従来例における一の桁に電圧を印加したときの十の桁の表示素子の等価回路図である。
【図１２】従来例における７セグメント表示素子の一般形の等価回路図である。
【符号の説明】
【００６４】
１…表示電極駆動回路、１ａ…表示電極駆動回路、１ｂ…表示電極駆動回路
１ｃ…表示電極駆動回路、１ｄ…表示電極駆動回路、１ｅ…表示電極駆動回路
１ｆ…表示電極駆動回路、１ｇ…表示電極駆動回路
２…対向電極駆動回路、２Ａ…対向電極駆動回路、
２ａ…対向電極駆動回路、２ｂ…対向電極駆動回路
３…７セグメント表示素子、３ａ…表示電極、３ｂ…表示電極、３ｃ…表示電極
４…７セグメント表示素子、４ａ…表示電極、４ｂ…表示電極、４ｃ…表示電極
５ａ…対向電極、５ｂ…対向電極
６…電源端子、７…電源端子、８…オープン端子
９ａ…対向電極駆動回路、９ｂ…対向電極駆動回路
１１…ＰＭＯＳトランジスタ、１２…ＮＭＯＳトランジスタ
２１…ＮＡＮＤゲート、２２…ＮＯＲゲート、２３…ＰＭＯＳトランジスタ
２４…ＮＭＯＳトランジスタ、２５…ＰＭＯＳトランジスタ、
２６…抵抗、２７…抵抗
Ａ…入力端子、Ｂ…出力端子、Ｃ…入力端子、Ｄ…出力端子、Ｅ…非選択端子
【図１】
0005215028.tif 000002
【図２】
0005215028.tif 000003
【図３】
0005215028.tif 000004
【図４】
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【図５】
0005215028.tif 000006
【図６】
0005215028.tif 000007
【図７】
0005215028.tif 000008
【図８】
0005215028.tif 000009
【図９】
0005215028.tif 000010
【図１０】
0005215028.tif 000011
【図１１】
0005215028.tif 000012
【図１２】
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