(57)【特許請求の範囲】
【請求項１】
第１の表面および前記第１の表面に対向する第２の表面に少なくとも１つの開口がそれぞれ形成される２つの支持板と、
それらの支持板の前記二開口内にそれぞれ固設され、複数の電極パッドを有するアクティブ面および前記アクティブ面に対向する非アクティブ面を含み、かつ同一支持板の前記二開口に前記アクティブ面がそれぞれ互に逆方向に向いているように固設される２つの半導体素子と、
前記半導体素子を覆うようにそれぞれ前記支持板の第１の表面及び第２の表面に形成され、複数の貫通孔が前記複数の電極パッドに対応する部位に形成されている誘電層と、
前記誘電層の複数の貫通孔に形成された複数の導電構造を有し、前記導電構造らによって前記半導体素子らの前記電極パッドらに電気的に接続し、前記支持板の第１の表面及び第２の表面に形成された前記誘電層の表面にそれぞれ形成されることによって前記支持板を加工後支持板になる回路層と、
を備え、
前記加工後支持板らは、接続層によって一方の加工後支持板が他方の加工後支持板に、厚さ方向から見て同一視線を通じてそれぞれ前記両加工後支持板に固設された前記両半導体素子の作用面が同一方向に向いているように積層されていることを特徴とする半導体素子埋め込み支持板の積層構造。
【請求項２】
第１の表面および前記第１の表面に対向する第２の表面に少なくとも１つの開口がそれぞれ形成される２つの支持板と、
それらの支持板の前記二開口内にそれぞれ固設され、複数の電極パッドを有するアクティブ面および前記アクティブ面に対向する非アクティブ面を含み、かつ同一支持板の前記二開口に前記アクティブ面がそれぞれ互に逆方向に向いているように固設される２つの半導体素子と、
前記半導体素子を覆うようにそれぞれ前記支持板の第１の表面及び第２の表面に形成され、複数の貫通孔が前記複数の電極パッドに対応する部位に形成されている誘電層と、
前記誘電層の複数の貫通孔に形成された複数の導電構造を有し、前記導電構造らによって前記半導体素子らの前記電極パッドらに電気的に接続し、前記支持板の第１の表面及び第２の表面に形成された前記誘電層の表面にそれぞれ形成されることによって前記支持板を加工後支持板になる回路層と、
を備え、
前記加工後支持板らは、接続層によって一方の加工後支持板が他方の加工後支持板に、厚さ方向から見て同一視線を通じてそれぞれ前記両加工後支持板に固設された前記両半導体素子の作用面が逆方向に向いているように積層されていることを特徴とする半導体素子埋め込み支持板の積層構造。
【請求項３】
前記支持板は、絶縁板または回路を有する回路板のいずれか一つであることを特徴とする請求項１または２に記載の半導体素子埋め込み支持板の積層構造。
【請求項４】
前記支持板の開口は、非貫通開口であることを特徴とする請求項１または２に記載の半導体素子埋め込み支持板の積層構造。
【請求項５】
前記支持板の非貫通開口の底部は前記第１の表面または前記第２の表面のいずれか一つに形成され、
同一支持板内における前記半導体素子がその非アクティブ面が前記支持板の非貫通開口の底部に対向するように前記支持板の非貫通開口に埋め込まれ、
前記誘電層が、前記支持板を介して、
前記第１の表面側の前記半導体素子と前記支持板の表面に形成された第１誘電層および、
前記第２の表面側の前記半導体素子と前記支持板の表面に形成された第２誘電層として、それぞれ形成されていることを特徴とする請求項４に記載の半導体素子埋め込み支持板の積層構造。
【請求項６】
前記接続層は、有機接着材料からなることを特徴とする請求項１〜５のいずれかに記載の半導体素子埋め込み支持板の積層構造。
【請求項７】
前記誘電層、回路層、接続層および２つの支持板を貫通させることで前記半導体素子を電気的に接続するための少なくとも１つのめっきスルーホールをさらに備えていることを特徴とする請求項１〜６に記載の半導体素子埋め込み支持板の積層構造。
【請求項８】
内部に前記回路層に電気的に接続されるための複数の導電性を有するブラインドビアが形成され、表面には接続パッドが形成されている少なくとも１つの回路ビルドアップ構造が、前記誘電層および回路層の表面に形成されていることを特徴とする請求項１〜７のいずれかに記載の半導体素子埋め込み支持板の積層構造。
【請求項９】
前記回路ビルドアップ構造の表面にソルダーレジスト層が設けられ、前記ソルダーレジスト層の表面の前記積層構造の縁部に対応する位置に少なくとも１つの開口が設けられ、他の導電素子に接続される電気接続パッドとして前記回路ビルドアップ構造の表面の回路層が露出されることを特徴とする請求項８に記載の半導体素子埋め込み支持板の積層構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子埋め込み支持板の積層構造に関し、特に半導体素子を支持板に埋め込ませておき、さらに該支持板を積層させる構造に関する。
【背景技術】
【０００２】
電子産業のめざましい発展に伴い、半導体パッケージの高集積度（ｉｎｔｅｇｒａｔｉｏｎ）および微細化（ｍｉｎｉａｔｕｒｉｚａｔｉｏｎ）への要求を満足させるために、電子製品に対する研究開発も多機能、高性能を目指すようになっている。また、電子製品の小型化、大容量化および高速化の趨勢を背景として、半導体パッケージの個別の性能や容量を向上させるために、従来では、半導体パッケージとしてマルチチップモジュール化（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｍｏｄｕｌｅ；ＭＣＭ）が採用され、このようなパッケージがパッケージ全体の体積を縮小し電気的性能を向上できるため、パッケージの主流となっており、これは単一パッケージであるチップキャリアに少なくとも２つの半導体チップ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｃｈｉｐ）が搭載され、各半導体チップとキャリアとがスタック（ｓｔａｃｋ）方式により接合されるものであり、このスタック型チップパッケージ構造はすでにアメリカ特許第６，７９８，０４９号（特許文献１）に開示されている。
【０００３】
図１は、上記特許文献１に開示されているＣＤＢＧＡパッケージの断面を模式的に示す。該図１に示すように、回路層１１を有する回路板１０に開口１０１が形成され、該回路板１０の少なくとも１面に電気接続パッド１１ａおよびボンディングパッド１１ｂ（ｂｏｎｄｉｎｇ  ｐａｄ）を有する回路層１１が形成され、積層された半導体チップ１２１、１２２が該開口１０１内に結合され、該半導体チップ１２１、１２２の間は、ボンディング層１３（ｂｏｎｄｉｎｇ  ｌａｙｅｒ）により電気的に接続され、また、該半導体チップ１２２は、金線の導電装置１４により回路層１１のボンディングパッド１１ｂに電気的に接続され、封止樹脂１５が回路板１０の開口１０１に充填されて、半導体チップ１２１、１２２および導電装置１４が被覆され、且つ該回路板の回路層１１に絶縁保護層１６が形成され、該絶縁保護層１６に複数の開口１６ａが形成されることにより該電気接続パッド１１ａが露出され、該絶縁保護層１６の開口１６ａに例えば半田ボールである導電素子１７が形成され、パッケージ製造工程が完了する。
【特許文献１】アメリカ特許第６，７９８，０４９号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示されたパッケージでは、その積層された半導体チップ１２１、１２２は、ワイヤボンド（ｗｉｒｅ  ｂｏｎｄ）により回路層１１に電気的に接続され、ワイヤボンディングによる構造では、ループの高さによりパッケージの高さが増加しているため、軽薄短小化の目的を達成することが難しい。また、半導体チップ１２１、１２２の間は、チップレベルで接続されたボンディング層１３により電気的接続が行われる必要があり、即ちチップメーカーにおいて電気的接続の積層製造工程が行われたうえで、パッケージメーカーに送られてパッケージングが行われなければならないため、製造工程が煩雑となり、製造コストが増大している。
【０００５】
また、積層方式により電気的性能およびモジュール化機能を増加させた方式では、それをさらに向上させるためには、再び積層を行う必要があり、パッケージの厚さが増大するのみならず、回路層１１の複雑度が増加し、回路層１１のボンディングパッド１１ｂの数量を増加させる必要もある。制限されたまたは一定の使用面積内で回路密度およびボンディングパッド１１ｂの数量を増加させるためには、半導体チップ１２１、１２２が搭載さ
れた回路板において、回路が微細化されていなければならず、パッケージの軽薄短小化の要求を満たすこともできない。回路の微細化による回路板面積の縮小はその効果が限られ、電気的性能およびモジュール化機能を向上させるために半導体チップ１２１、１２２を直接積層させることについても、積層されるチップの数量が限られているため、連続的に拡充増加させることができず、パッケージの軽薄短小化の目的を達成することが難しい。
【０００６】
そのため、マルチチップモジュールが多層回路板に搭載される密度を向上させるために、半導体チップが多層回路板に搭載される面積を減少させ、さらにはパッケージ体積を縮小させ、記憶容量を増加させることは、回路板業界において解決すべき極めて重要な課題となっている。
【０００７】
そこで、以上のとおりの事情に鑑み、本発明は、半導体チップを支持板に埋め込ませモジュール化構造とすることができる半導体素子埋め込み支持板の積層構造を提供することを課題とする。
【０００８】
また、より好ましい組み合わせや変更の自由度をもたせるために、半導体素子の数量を必要に応じて自由に変更することができる半導体素子埋め込み支持板の積層構造を提供することを課題とする。さらにまた、モジュール化の体積を縮小することができる半導体素子埋め込み支持板の積層構造を提供することを課題とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、本発明に係る半導体素子埋め込み支持板の積層構造の１つの態様では、少なくとも１つの開口がそれぞれ形成され、接続層により一体に積層されている２つの支持板と、それらの支持板の開口内にそれぞれ固設され、複数の電極パッドを有するアクティブ面および該アクティブ面に対向する非アクティブ面を含む少なくとも２つの半導体素子と、該半導体素子のアクティブ面および支持板の表面に形成され、該電極パッドに対応する部位に少なくとも１つの貫通孔が形成されている少なくとも１つの誘電層と、該誘電層の貫通孔に形成され、該誘電層の表面に形成された少なくとも１つの回路層を該半導体素子の電極パッドに電気的に接続している少なくとも１つの導電構造と、を備えている。
【００１０】
それらの支持板の間は、接続層により積層されることにより、モジュール化構造が構成され、必要に応じて異なる半導体素子および数量に変更し組み合わせることができ、それによって、異なる変更に対する使用上の要求を満たし、より好ましい組み合わせや変更の自由度が得られる。
【００１１】
半導体素子が支持板の開口に搭載されたうえで該支持板が積層され、そして該半導体素子のアクティブ面および支持板の表面に誘電層、回路層および導電構造が形成され、且つ該導電構造が該半導体素子の電極パッドに電気的に接続されることにより、積層するモジュール化構造を形成し、従来のような直接積層することによる厚さの増加や、ワイヤボンディングの欠点を回避することができるため、体積が縮小され、軽薄短小化の目的を達成することができる。
【００１２】
また、該誘電層、回路層、接続層および少なくとも２つの支持板に少なくとも１つのめっきスルーホール（ＰＴＨ）を貫通させることで、少なくとも２つの支持板における半導体素子が回路層およびめっきスルーホールにより電気的に接続される。
【００１３】
また、本発明の他の態様としては、該誘電層、回路層の表面に回路ビルドアップ構造が形成され、該回路ビルドアップ構造に複数の導電構造が形成されることにより該回路層に電気的に接続され、該回路ビルドアップ構造の表面に接続パッドが形成されており、また
、該回路ビルドアップ構造の表面にソルダーレジスト層が形成され、該ソルダーレジスト層の表面に複数の開口が形成され、回路ビルドアップ構造の接続パッドが露出され、該ソルダーレジスト層の開口に該接続パッドに電気的に接続される導電素子が形成されることにより、半導体素子が支持板に封止される回路板構造が構成されている。
【００１４】
ここで、該回路ビルドアップ構造は、誘電層、該誘電層に積層されている回路層、および該誘電層に形成されている導電性を有するブラインドビアを備えている。
該半導体素子が支持板に埋め込まれ、半導体素子のアクティブ面および支持板の表面に誘電層、回路層および該半導体素子に電気的に接続される電極パッドが形成されることにより、モジュール化構造が形成され、その上に回路ビルドアップ構造が形成されるため、使用上の要求に応じて自由に組み合わせを変えて、必要とする記憶容量を構成することができる。
【発明を実施するための最良の形態】
【００１５】
以下、特定の実施例に基づいて本発明の実施形態を説明するものであり、この技術分野に精通した者は本発明のその他の利点や効果を明細書に記載の内容から容易に理解することができる。本発明は、その他の異なる実施例によって実施や応用をしたり、明細書に記載の内容も異なる観点や応用に基づき、本発明の要旨を逸脱しない範囲で様々な修飾や変更が可能であり、そうした修飾や変更は本発明の請求範囲に入るものである。
【００１６】
以下の実施例は、本発明の観点をさらに詳しく説明する。ただし、本発明の請求範囲はこれらの実施例に限定されるものではない。
［第１の実施形態］
図２-Ａ〜図２-Ｃは、本発明に係る半導体素子埋め込み支持板の積層構造の断面を模式的に示す。
【００１７】
図２-Ａに示すように、少なくとも２つの支持板２１が第１の表面２１ａおよび第２の
表面２１ｂを有し、該支持板２１に第１および第２の表面２１ａ、２１ｂを貫通させる少なくとも１つの開口２１ｃが形成され、該支持板２１は、絶縁板または回路を有する回路板であり、それらの開口２１ｃ内に少なくとも１つの半導体素子２２が搭載され、接着材料（図示せず）により半導体素子２２が支持板２１の開口２１ｃ内に固着されている。該半導体素子２２は、例えば能動素子および受動素子のいずれか一つまたはそれらの組み合わせからなり、該能動素子は例えばメモリであり、該受動素子は例えば抵抗器、キャパシターまたはインダクター等の電子素子である。該半導体素子２２は、アクティブ面２２ａおよびそれに対向する非アクティブ面２２ｂを有し、該アクティブ面２２ａに複数の電極パッド２２ｃが設けられ、それらの半導体素子２２のアクティブ面２２ａが同一の方向に同一の支持板２１の開口２１ｃに固着されている。
【００１８】
図２-Ｂに示すように、該半導体素子２２のアクティブ面２２ａおよび支持板２１の第
１の表面２１ａに誘電層２３が形成され、該誘電層２３の表面に回路層２４が形成され、該回路層２４は、誘電層２３に形成される導電構造２４ａを有し、該導電構造２４ａは、該半導体素子２２の電極パッド２２ｃに電気的に接続されている。
【００１９】
図２-Ｃおよび図２-Ｄに示すように、半導体素子２２が埋め込まれた少なくとも２つの支持板２１の間は、接続層２５により積層され、該接続層２５は例えば、有機接着層であり、これにより、図２-Ｃに示すように、それらの支持板２１は、第２の表面２１ｂが他
の支持板２１の第２の表面２１ｂに対向して積層され、すなわち上下が逆の方向になるように（反対側に）、一体に積層されてもよく、また、該支持板２１は、第１の表面２１ａが他の支持板２１の第１の表面２１ａに対向して積層され、すなわち上下が逆の方向になるように（反対側に）一体に積層されてもよく（図示せず）、また、図２-Ｄに示すよう
に、それらの支持板２１は、第１の表面２１ａの誘電層２３および回路層２４が他の支持板の第２の表面２１ｂに対向して積層され、すなわち上下が同一方向になるように（同じ側に）積層されてもよく、該誘電層２３、回路層２４、接続層２５および２つの支持板２１を、少なくとも１つのめっきスルーホール２６により貫通させ、該めっきスルーホール２６が回路層２４に電気的に接続され、支持板２１に埋め込まれたそれらの半導体素子２２の間が電気的に接続されようになり、モジュール化構造を成している。
該半導体素子２２は支持板２１の開口２１ｃに埋め込まれ、支持板２１には複数の半導体素子２２を埋め込むことができるため、支持板２１に搭載される半導体素子２２の数量を増加させ、その記憶容量を増加させることができる。また、該半導体素子２２のアクティブ面２２ａおよび支持板２１の第１の表面２１ａに誘電層２３および導電構造２４ａを有する回路層２４がさらに形成され、該導電構造２４ａが該半導体素子２２の電極パッド２２ｃに電気的に接続され、少なくとも２つの支持板２１が接続層２５により一体に積層され、めっきスルーホール２６によりそれらの回路層２４に接続されることにより、より多くの半導体素子２２が電気的に接続され、全体の体積が縮小され、従来のようなチップの直接積層またはワイヤンディングにおける欠点を回避できる。
また、半導体素子２２が支持板２１に埋め込まれたうえで該支持板２１が積層されることにより、必要に応じて異なる組み合わせや変更を行うことができ、異なる使用上の要求に応えることが可能となり、より好ましい変更の自由度が得られる。
［第２の実施形態］
図３-Ａ〜図３-Ｂは、本発明に係る半導体素子埋め込み支持板の積層構造のもう一つの実施形態の断面を模式的に示す。第１の実施形態と異なる点は、該半導体素子のアクティブ面が同一支持板内において異なる方向で支持板の開口に埋め込まれる点である。
【００２０】
図３-Ａに示すように、該支持板３１の複数の開口３１ｃに半導体素子３２がそれぞれ
搭載され、この半導体素子３２が接着材料（図示せず）により支持板３１の開口３１ｃ内に固着され、該半導体素子３２のアクティブ面３２ａが支持板３１の第１の表面３１ａおよび第２の表面３１ｂに選択的に形成されることにより、該支持板３１の第１の表面および第２の表面３１ａ、３１ｂがそれぞれ半導体素子３２のアクティブ面３２ａを有している。
【００２１】
図３-Ｂに示すように、該支持板３１の第１および第２の表面３１ａ、３１ｂに誘電層
３３および導電構造３４ａを有する回路層３４がそれぞれ形成され、該導電構造３４ａが該半導体素子３２の電極パッド３２ｂに電気的に接続されることにより、該支持板３１の上下両面のそれぞれが回路層３４を有し、回路が支持板３１の両面に分散するようになっている。
【００２２】
該両面に回路を有する支持板３１が必要に応じて積層され、めっきスルーホール３６により各層の回路層３４を接続することにより、半導体素子３２の電気的接続の数量、電気的性能またはモジュール化機能を向上させるとともに、全体体積の縮小による軽薄短小化が図られ、組み合わせや変更の自由度が増し、異なる使用上の要求に応えられるようになっている。
［第３の実施形態］
図４-Ａおよび図４-Ｂは、本発明に係る半導体素子埋め込み支持板の積層構造のさらにもう一つの実施形態の断面を模式的に示す。前記実施形態と異なる点は該支持板４１の開口４１ｃが貫通されておらず、且つ該開口４１ｃの方向が支持板４１の第１の表面４１ａまたは第２の表面４１ｂに選択的に形成される点であり、該開口４１ｃ内に半導体素子４２が搭載されることにより、該半導体素子４２のアクティブ面４２ａを全て同一の方向または異なる方向に向けることができ、また、半導体素子４２のアクティブ面４２ａおよび支持板４１の表面に誘電層４３および導電構造４４ａを有する回路層４４が形成され、該導電構造４４ａが該半導体素子４２の電極パッド４２ｂに電気的に接続されることにより
、同様に全体体積の縮小による軽薄短小化が図られ、組み合わせや変更の自由度が増し、異なる使用上の要求に応えられるようになっている。
［第４の実施形態］
図５-Ａ〜図５-Ｃは、本発明に係る半導体素子埋め込み支持板の積層構造のさらに別の実施形態の断面を模式的に示す。前記の実施形態と異なる点は、該支持板の開口が貫通されておらず且つ支持板の第１の表面および第２の表面に選択的に形成される点である。
【００２３】
図５-Ａに示すように、少なくとも支持板５１の異なる表面のそれぞれに少なくとも１
つの貫通しない開口５１ｃが形成され、該開口５１ｃの開口方向が支持板５１の第１の表面５１ａおよび第２の表面５１ｂに選択的に形成され、該開口５１ｃ内に半導体素子５２が搭載され、該半導体素子５２の電極パッド５２ｂを有するアクティブ面５２ａが該支持板５１の開口５１ｃの外に露出されるように開口内に固着されることにより、該支持板５１の上下両面がいずれも半導体素子５２のアクティブ面５２ａを有する。
【００２４】
図５-Ｂに示すように、該支持板５１の第１および第２の表面５１ａ、５１ｂおよび該
半導体素子５２のアクティブ面５２ａのそれぞれに誘電層５３が形成され、該誘電層５３の表面に回路層５４が形成される。該回路層５４は誘電層５３に形成された導電構造５４ａを有し、該導電構造５４ａが該半導体素子５２の電極パッド５２ｂに電気的に接続されることにより、該支持板５１の第１および第２の表面５１ａ、５１ｂが回路層５４に接続される。
【００２５】
図５-Ｃおよび図５-Ｄに示すように、半導体素子５２が埋め込まれた少なくとも２つの支持板５１が接続層５５により積層され、それらの支持板５１は、第１の表面５１ａが他の支持板５１の第２の表面５１ｂに対向して積層され、すなわち上下が同一方向になるように積層されてもよく（図５-Ｃに示す）、また、該支持板５１は、第２の表面５１ｂが
他の支持板５１の第２の表面５１ｂに対向して積層され、すなわち上下が逆の方向になるように積層されてもよく（図５-Ｄに示す）、且つ該誘電層５３、回路層５４、接続層５
５および少なくとも２つの支持板５１を少なくとも１つのめっきスルーホール５６により貫通させ、該めっきスルーホール５６によりそれぞれの回路層５４が接続されることにより、支持板５１に埋め込まれたそれらの半導体素子５２の間が電気的に接続されてモジュール化構造を成している。
［第５の実施形態］
図６は、本発明に係る半導体素子埋め込み支持板の積層構造のさらにまた別の実施形態の断面を模式的に示す。支持板６１に開口６１ａが設けられ、該開口６１ａに半導体素子６２が埋め込まれ、該半導体素子６２のアクティブ面６２ａおよび支持板６１の表面に誘電層６３が形成され、該誘電層６３の表面に導電構造６４ａを有する回路層６４が形成され、該導電構造６４ａが該半導体素子６２の電極パッド６２ｂに電気的に接続され、少なくとも１つの接続層６５により支持板６１が積層され、少なくとも１つのめっきスルーホール６６により該回路層６４が電気的に接続される。図に示す構造は説明のためのものであり、この実施形態に限定されるものではなく、上述の各タイプの積層構造であってよい。
【００２６】
また、該回路層６４および誘電層６３の表面に少なくとも回路ビルドアップ構造６７が形成され、該回路ビルドアップ構造６７は、誘電層６７ａ、該誘電層６７ａに積層されている回路層６７ｂ、および該誘電層６７ａに形成されている導電性を有するブラインドビア６７ｃからなり、該導電性を有するブラインドビア６７ｃが該回路層６４に電気的に接続され、該回路ビルドアップ構造６７の表面にソルダーレジスト層６８が設けられ、該ソルダーレジスト層６８の表面の該積層構造の縁部に対応する位置に少なくとも１つの開口６８ａが設けられ、該回路ビルドアップ構造６７の回路層６７ｂが、外部の導電素子（図示せず）に接続される電気接続パッド６７ｄとして露出される。
該半導体素子６２が支持板６１の開口６１ａに埋め込まれ、該半導体素子６２のアクティブ面６２ａおよび支持板６１の表面に誘電層６３および回路層６４が形成されたうえで、積層されてめっきスルーホール６６により接続されモジュール化構造を形成し、その上に回路ビルドアップ構造６７が形成されることによって、半導体素子６２を支持板６１の中に封止することができ、従来必要とされてきたワイヤボンディングおよび樹脂封止工程を省略することができるため、コストを抑えることが可能となり、また、半導体素子６２を直接支持板６１に埋め込ませることによって、全体の体積を縮小させることができ、軽薄短小化の目的を達成することができる。
【００２７】
本発明に係る半導体素子埋め込み支持板の積層構造は、半導体素子を支持板の開口に搭載させたうえで該支持板を積層させ、そして該半導体素子のアクティブ面および支持板の表面に誘電層、回路層および導電構造が形成され、該導電構造が該半導体素子の電極パッドに電気的に接続され、積層されたモジュール化構造を形成しているため、従来のように直接積層することによって厚さが増加し、ワイヤボンディングおよびパッケージングによって体積の縮小を図れないという欠点を回避することができる。また、該誘電層、回路層、接続層および少なくとも２つの支持板をめっきスルーホールにより貫通させ、少なくとも２つの支持板における半導体素子を回路層およびめっきスルーホールにより電気的に接続することにより、その記憶容量を増大させ、使用上の要求に応じて自由に組み合わせを変えて、必要とする記憶容量を構成することができる。
【００２８】
上記のように、これらの実施の形態は本発明を例示する目的で示すものであり、本発明は、これらによって何ら限定されるものではない。本発明に係る実質的な技術内容は、特許請求の範囲に定義される。本発明はこの技術分野に精通したものが特許請求の範囲を逸脱しない範囲で色々な修飾や変更が可能であり、そうした修飾や変更は本発明の請求範囲に入るものである。
【図面の簡単な説明】
【００２９】
【図１】アメリカ特許第６，７９８，０４９号の断面を模式的に示す図である。
【図２−Ａ】本発明に係る半導体素子埋め込み支持板の積層構造の第１の実施形態の断面を模式的に示す図である。
【図２−Ｂ】本発明に係る半導体素子埋め込み支持板の積層構造の第１の実施形態の断面を模式的に示す図である。
【図２−Ｃ】本発明に係る半導体素子埋め込み支持板の積層構造の第１の実施形態の断面を模式的に示す図である。
【図２−Ｄ】本発明に係る半導体素子埋め込み支持板の積層構造の第１の実施形態の断面を模式的に示す図である。
【図３−Ａ】本発明に係る半導体素子埋め込み支持板の積層構造の第２の実施形態の断面を模式的に示す図である。
【図３−Ｂ】本発明に係る半導体素子埋め込み支持板の積層構造の第２の実施形態の断面を模式的に示す図である。
【図４−Ａ】本発明に係る半導体素子埋め込み支持板の積層構造の第３の実施形態の断面を模式的に示す図である。
【図４−Ｂ】本発明に係る半導体素子埋め込み支持板の積層構造の第３の実施形態の断面を模式的に示す図である。
【図５−Ａ】本発明に係る半導体素子埋め込み支持板の積層構造の第４の実施形態の断面を模式的に示す図である。
【図５−Ｂ】本発明に係る半導体素子埋め込み支持板の積層構造の第４の実施形態の断面を模式的に示す図である。
【図５−Ｃ】本発明に係る半導体素子埋め込み支持板の積層構造の第４の実施形態の断面を模式的に示す図である。
【図５−Ｄ】本発明に係る半導体素子埋め込み支持板の積層構造の第４の実施形態の断面を模式的に示す図である。
【図６】本発明に係る半導体素子埋め込み支持板の積層構造の第５の実施形態の断面を模式的に示す図である。
【符号の説明】
【００３０】
１０  回路板
１０１、１６ａ、２１ｃ、３１ｃ、４１ｃ、５１ｃ、６１ａ、６８ａ  開口
１１、２４、３４、４４、５４、６４、６７ｂ  回路層
１１ａ、６７ｄ  電気接続パッド
１１ｂ  ボンディングパッド
１２１、１２２  半導体チップ
１３  ボンディング層
１４  導電装置
１５  封止樹脂
１６  絶縁保護層
１７  導電素子
２１、３１、４１、５１、６１  支持板
２１ａ、３１ａ、４１ａ、５１ａ  第１の表面
２１ｂ、３１ｂ、４１ｂ、５１ｂ  第２の表面
２２、３２、４２、５２、６２  半導体素子
２２ａ、３２ａ、４２ａ、５２ａ、６２ａ  アクティブ面
２２ｂ  非アクティブ面
２２ｃ、３２ｂ、４２ｂ、５２ｂ、６２ｂ  電極パッド
２３、３３、４３、５３、６３、６７ａ  誘電層
２４ａ、３４ａ、４４ａ、５４ａ、６４ａ  導電構造
２５、５５、６５  接続層
２６、５６、６６  めっきスルーホール
６７  回路ビルドアップ構造
６７ｃ  導電性を有するブラインドビア
６８  ソルダーレジスト層
【図１】
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【図２−Ａ】
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【図２−Ｂ】
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【図２−Ｃ】
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【図２−Ｄ】
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【図３−Ａ】
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【図３−Ｂ】
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【図４−Ａ】
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【図４−Ｂ】
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【図５−Ａ】
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【図５−Ｂ】
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【図５−Ｃ】
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【図５−Ｄ】
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【図６】
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