(57)【特許請求の範囲】
【請求項１】
並列に接続された複数のバッファを備え、
データ信号と、該データ信号の反転信号を入力とし、当該複数のバッファの出力に基い
て伝送線路に送信信号を出力する出力バッファ回路であって、
前記データ信号を反転し、該反転信号を前記複数のバッファに出力する第１のインバータと、
前記データ信号の反転信号を一定時間遅延して出力する遅延回路と、
前記遅延回路の出力信号を反転し、遅延信号として、前記複数のバッファに出力する第２のインバータと、
前記並列に接続された複数のバッファの前段に設けられ、当該バッファに入力される信号を、前記データ信号に基く信号と前記反転信号に基く信号の中から選択するセレクタ回路と、をそれぞれ備え、
前記複数のバッファは抵抗値を可変なオン抵抗を有し、前記セレクタ回路を切替えることにより、プリエンファシス量を選択して可変し、プリエンファシス量可変時に前記複数のバッファのオン抵抗を一定にすることを特徴とする出力バッファ回路。
【請求項２】
請求項１に記載の出力バッファ回路であって、
前記複数のバッファのうちいくつかのバッファを同時にオンすることを特徴とする出力バッファ回路。
【請求項３】
請求項１または２に記載の出力バッファ回路であって、
前記複数のバッファはそれぞれスイッチを有し、当該スイッチにより前記バッファのオンまたはオフを切替えることを特徴とする出力バッファ回路。
【請求項４】
請求項１乃至３のいずれか１項に記載の出力バッファ回路であって、
前記複数のバッファは、オン抵抗が同等であり、前記複数のバッファに入力された信号に基いて相補的に動作するP型トランジスタとN型トランジスタとを備え、
当該P型トランジスタとN型トランジスタとによって前記伝送線路に出力する信号を生成することを特徴とする出力バッファ回路。
【請求項５】
請求項４に記載の出力バッファ回路であって、
前記P型トランジスタとN型トランジスタは、高位の電源と低位の電源との間に設けられ、
前記P型トランジスタとN型トランジスタとの間から出力信号が出力されることを特徴とする出力バッファ回路
【請求項６】
請求項４に記載の出力バッファ回路であって、
前記抵抗値を可変なオン抵抗は、前記P型トランジスタと前記N型トランジスタとの間に設けられたことを特徴とする出力バッファ回路。
【請求項７】
請求項４に記載の出力バッファ回路であって、
前記抵抗値を可変なオン抵抗は、前記P型トランジスタ及びN型トランジスタの後段に設けられたことを特徴とする出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送線路に論理信号を送信する出力バッファ回路に関するもので、特に、伝送線路の信号減衰を補償する目的で、送信出力波形にプリエンファシスをかける機能を有する出力バッファ回路に関する。
【背景技術】
【０００２】
電子回路装置は年々、動作速度が向上しており、より高速な電子回路装置を実現するための研究、開発が活発に行われている。電子回路装置の高速化が実現すると、従来は非常に時間を要した処理が短時間に処理できたり、不可能と考えられていた処理が可能になるなどの便利さが生じる。電子回路装置の高速化は、処理のコストを低減し、世の中のサービスの向上に貢献する。また、このような優れた装置を製造すべく、産業界はよりいっそう活性化する。
【０００３】
電子回路装置の高速化を実現するために、電子回路装置の構成要素であるＬＳＩ内部回路の間、ＬＳＩ間、プリント基板間、装置間筐体間等のデータ伝送信号の高速化要求が高まっている。
【０００４】
データ伝送の高速化技術の１つとして、例えば、特許文献１に記載されている技術のように、信号受信部に、伝送線路の特性インピーダンスと整合した終端抵抗を配置して、受信信号の反射を防止して、反射波によるデータ化けを防止する技術が知られている。
【０００５】
さらに、ＬＳＩ内部配線やＬＳＩパッケージ配線やプリント基板配線およびケーブルやコネクタ等に代表される伝送線路の信号減衰を補償する目的で、信号の高周波成分の信号振幅を増加して、または、低周波成分の信号振幅を低減するプリエンファシス機能を有する出力バッファ回路が実用に供されている。
【０００６】
図７は、この特許文献１に記載された、従来の出力バッファ回路の構成例を示す。この出力バッファ回路は、インバータ１、遅延回路、バッファ、トライステートバッファを備え、データ信号を入力とし、出力端子から伝送線路に送信信号を出力する。伝送線路は受信端で終端抵抗Ｒｔを介して終端電圧Ｖｔに接続されており、終端抵抗Ｒｔは該伝送線路の特性インピーダンスと等しくして、インピーダンスミスマッチによる反射波が生じないようにしている。
【０００７】
インバータ１はデータ信号を入力とし反転信号を出力する。また、遅延回路はデータ信号を入力としデータの周期１サイクル分遅延した遅延信号を出力する。バッファは反転信号を入力とし出力端子に送信信号を出力する。
【０００８】
バッファはＰ型トランジスタ１０１とＮ型トランジスタ１０２が相補的に動作し、これらＰ型トランジスタ１０１とＮ型トランジスタ１０２は同等のオン抵抗Ｒａを有する。トライステートバッファは、データ信号の反転信号と遅延信号を入力とし出力端子に送信信号を出力する。トライステートバッファはＰ型トランジスタ１０３とＮ型トランジスタ１０６がデータ信号の遅延信号を入力として相補に動作し、Ｐ型トランジスタ１０４とＮ型トランジスタ１０５がデータ信号の反転信号を入力として相補に動作する。よって、トライステートバッファは反転信号と遅延信号が同一の論理値を取る場合に、その反転論理値を出力し、不一致の場合はオフ状態となり出力端子を駆動しない構成となっている。Ｐ型トランジスタ１０３とＰ型トランジスタ１０４のオン抵抗の直列合成抵抗値と、Ｎ型トランジスタ１０５とＮ型トランジスタ１０６のオン抵抗の直列合成抵抗値は、同等のオン抵抗Ｒｂを有する。
【０００９】
図８は、特許文献１に記載された、従来の出力バッファ回路の動作を説明するタイムチャートである。タイミングＴ１では、データ信号が低レベルから高レベルへ遷移して、反転信号は低レベルへ遷移し、遅延信号は低レベルのままである。バッファのＰ型トランジスタ１０１と、トライステートバッファのＰ型トランジスタ１０３と１０４が各々オンして、他のトランジスタはオフ状態である。この時、送信信号の出力電圧はＶｏｈ１となる。タイミングＴ７、Ｔ９も同様である。
【００１０】
タイミングＴ２では、データ信号が高レベルのまま、反転信号は低レベルのまま、遅延信号は低レベルから高レベルに遷移する。バッファのＰ型トランジスタ１０１と、トライステートバッファのＰ型トランジスタ１０４と、Ｎ型トランジスタ１０６が各々オンして、他のトランジスタはオフ状態である。トライステートバッファはオフ状態になり、送信信号の出力電圧はＶｏｈ２となる。タイミングＴ３、Ｔ１０も同様である。
【００１１】
タイミングＴ４では、データ信号が高レベルから低レベルへ遷移して、反転信号が低レベルから高レベルへ遷移して、遅延信号は高レベルのままである。バッファのＮ型トランジスタ１０２と、トライステートバッファのＮ型トランジスタ１０５と１０６が各々オンして、他のトランジスタはオフ状態である。この時、送信信号の出力電圧はＶｏｌ１となる。タイミングＴ８、Ｔ１１も同様である。
【００１２】
タイミングＴ５では、データ信号が低レベルのまま、反転信号は高レベルのまま、遅延信号は高レベルから低レベルに遷移する。バッファのＮ型トランジスタ１０２と、トライステートバッファのＮ型トランジスタ１０３と、Ｐ型トランジスタ１０４が各々オンして、他のトランジスタはオフ状態である。トライステートバッファはオフ状態になり、送信信号の出力電圧はＶｏｌ２となる。タイミングＴ６、Ｔ１２も同様である。
【００１３】
このように、従来の出力バッファ回路の例では、出力端子の送信信号の出力電圧は、データ信号が変化した場合の１周期分のみ出力電圧Ｖｏｈ１，Ｖｏｌ１となり、他のタイミングでは出力電圧Ｖｏｈ２，Ｖｏｌ２となるので、伝送線路の信号減衰を補償する目的で、信号の高周波成分の信号振幅を増加して、または、低周波成分の信号振幅を低減するプリエンファシス機能を実現している。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００３−３０９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上記の従来技術は、図８のタイムチャートに示すように、出力バッファ回路の出力インピーダンスは、送信信号の出力電圧がＶｏｈ１，Ｖｏｌ１の場合、即ちトライステートバッファがオンの時は、バッファのオン抵抗Ｒａとトライステートバッファのオン抵抗のＲｂの並列合成値の低抵抗（Ｒａ／／Ｒｂ）となる。一方で、送信信号の出力電圧がＶｏｈ２，Ｖｏｌ２の場合、即ちトライステートバッファがオフの時は、Ｒａの高抵抗となる。
【００１６】
従って、出力バッファ回路の出力インピーダンスと、伝送線路の特性インピーダンスと整合しないタイミングが必然的に発生する。この出力バッファ回路の出力インピーダンスと、伝送線路の特性インピーダンスとの不整合により、スルーホールやコネクタ等の特性インピーダンスのミスマッチ箇所で発生した反射波の、出力バッファの出力端子での再反射が生じてジッタが増大することによって、動作速度に制限が生じる問題があった。
【００１７】
本発明は、上記事情に鑑みてなされたもので、プリエンファシス機能又はデエンファシス機能を有する出力バッファ回路の出力インピーダンスを、調整可能なプリエンファシス量とプリエンファシスタップ数、及び動作タイミングに依らず一定で、伝送線路の特性インピーダンスと整合して出力バッファの出力端子で再反射することなく、高速動作可能な出力バッファ回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記の課題を解決するために、本発明は、インバータと、一定の時間遅延させる遅延回路と、バッファとを備え、伝送径路に論理信号を送信し、伝送径路の信号減衰量に応じて、送信側で４種以上の信号電圧を有する波形を生成する機能を有する出力バッファ回路であって、プリエンファシス量を可変とし、かつ、バッファのオン抵抗を一定とする手段を備える出力バッファ回路である。
【００１９】
また、本発明は、前記バッファの前段にセレクタ回路を有しており、前記インバータは、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、そして、前記セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整し、プリエンファシス量を可変とし、かつ、バッファのオン抵抗を一定とする出力バッファ回路である。
【００２０】
そして、本発明は、前記バッファの前段にセレクタを有しており、前記バッファは、高位の電源と低位の電源の間に接続された入力信号により相補的に動作するＰ型トランジスタとＮ型トランジスタを備え、出力電圧に依らずオン抵抗が一定であり、かつ、２個以上の並列に接続され、前記インバータは、バッファ出力の論理値を示すデータ信号と、データ信号の反転信号のうち何れか１つ或いは両方の信号を入力とし、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、各バッファのオン抵抗は、２個以上のバッファのオン抵抗の並列合成抵抗値が、出力端子に接続された伝送線路の特性インピーダンスと一致するように決定され、前記セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整し、伝送線路は受信端で終端電圧に接続する終端抵抗により終端されている出力バッファ回路である。
【００２１】
更に、本発明は、スイッチを有しており、前記バッファは、２個以上の冗長に並列接続しており、同時にオンするバッファの数は、各バッファの出力抵抗に直列に備える前記スイッチにより制御され、該スイッチをオンするバッファの選択により、プリエンファシス量とプリエンファシスタップ数を調整し、プリエンファシス量を可変とし、かつ、バッファのオン抵抗を一定とする出力バッファ回路である。
【００２２】
また、本発明は、スイッチを有しており、前記バッファは、２個以上の冗長に並列接続しており、該バッファのうち同時にオンするバッファ数を制限して、同時にオンするバッファのオン抵抗の並列合成抵抗値で決まる一定値が、出力端子に接続された伝送線路の特性インピーダンスと一致するように、かつ、所望のプリエンファシス量とプリエンファシスタップ数を満たすように決定され、また、同時にオンするバッファの数は、各バッファの出力抵抗に直列に備える前記スイッチにより制御され、該スイッチをオンするバッファの選択により、プリエンファシス量とプリエンファシスタップ数を調整し、伝送線路は受信端で終端電圧に接続する終端抵抗により終端されている出力バッファ回路である。
【００２３】
そして、本発明は、バッファ前段にセレクタ回路を有するとともに、スイッチを有しており、プリエンファシス量を可変とし、かつ、バッファのオン抵抗を一定とする出力バッファ回路である。
【００２４】
更に、本発明は、バッファを構成する出力抵抗は、抵抗素子または相補的に動作するＰ型トランジスタとＮ型トランジスタと一体にして構成する出力バッファ回路である。
【００２５】
また、本発明は、伝送線路の受信端終端形態が高位の電源と低位の電源に接続するテブナン形終端である出力バッファ回路である。
【００２６】
そして、本発明は、バッファの一部又は全部が、バッファのオン抵抗を可変抵抗として、バッファ外部から供給される電圧により抵抗値を制御可能とする出力バッファ回路である。
【００２７】
更に、本発明は、オン抵抗を可変抵抗として制御しているバッファは、高位の電源と低位の電源の間に接続されたＰ型トランジスタとＮ型トランジスタを有し、該Ｐ型トランジスタとＮ型トランジスタが、入力端子に印加される信号により相補的に動作し、該Ｐ型トランジスタとＮ型トランジスタの間に、可変抵抗として機能するトランジスタを接続し、該可変抵抗用トランジスタのゲートピンには抵抗調整用可変電圧を印加し、同電圧を調整してバッファのオン抵抗を調整する出力バッファ回路である。
【００２８】
また、本発明は、オン抵抗を可変抵抗として制御しているバッファは、可変抵抗用トランジスタよる寄生容量の立ち上り時間に与える影響を低減するために、立ち上り加速トランジスタを具備する出力バッファ回路である。
【００２９】
そして、本発明は、出力バッファ回路を構成し、オン抵抗を可変抵抗として制御しているバッファが、高位の電源と低位の電源の間に接続された、Ｐ型トランジスタとＮ型トランジスタが、入力端子に印加される信号により相補的に動作し、該Ｐ型トランジスタとＮ型トランジスタの出力とバッファの出力端子の間に、可変抵抗として機能するトランジスタを接続し、該トランジスタのゲートピンには抵抗調整用可変電圧を印加し、同電圧を調整して、バッファのオン抵抗を調整する出力バッファ回路である。
【００３０】
更に、本発明は、上記出力バッファ回路を２系統具備して差動出力バッファを構成する差動出力バッファ回路である。
【００３１】
また、本発明は、インバータと、一定の時間遅延させる遅延回路と、バッファとを備え、伝送径路に論理信号を送信し、伝送径路の信号減衰量に応じて、送信側で４種以上の信号電圧を有する波形を生成する機能を有する出力バッファ回路を使用した伝送方法であって、前記出力バッファ回路のバッファの前段にセレクタ回路を有しており、前記インバータは、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、そして、前記セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整し、プリエンファシス量を可変とするとともに、バッファのオン抵抗を一定とする伝送方法である。
【００３２】
そして、本発明は、インバータと、一定の時間遅延させる遅延回路と、バッファとを備え、伝送径路に論理信号を送信し、伝送径路の信号減衰量に応じて、送信側で４種以上の信号電圧を有する波形を生成する機能を有する出力バッファ回路を使用した伝送方法であって、前記出力バッファ回路はスイッチを有しており、前記バッファは、２個以上の冗長に並列接続しており、同時にオンするバッファの数は、各バッファの出力抵抗に直列に備える前記スイッチにより制御され、該スイッチをオンするバッファの選択により、プリエンファシス量とプリエンファシスタップ数を調整し、プリエンファシス量を可変とし、かつ、バッファのオン抵抗を一定とする伝送方法である。
【発明の効果】
【００３３】
本発明によれば、プリエンファシス機能又はデエンファシス機能を有する出力バッファ回路の出力インピーダンスを、調整可能なプリエンファシス量とプリエンファシスタップ数、及び動作タイミングに依らず一定で、伝送線路の特性インピーダンスと整合して出力バッファの出力端子で再反射することなく、高速動作可能な出力バッファ回路を得ることができる。
【図面の簡単な説明】
【００３４】
【図１】実施例１の回路構成の説明図。
【図２】実施例１における動作を示したタイムチャートの説明図。
【図３】実施例２の回路構成の説明図。
【図４】実施例２における動作を示したタイムチャートの説明図。
【図５】実施例３におけるバッファの回路構成の説明図。
【図６】実施例４におけるバッファの回路構成の説明図。
【図７】従来例の構成例を示した説明図。
【図８】従来例の動作を示したタイムチャートの説明図。
【発明を実施するための形態】
【００３５】
本発明を実施するための最良の形態を説明する。
【００３６】
本発明の実施例について、図面を用いて説明する。本発明の実施例によれば、プリエンファシス機能を有する出力バッファ回路の出力インピーダンスを、調整可能なプリエンファシス量とプリエンファシスタップ数、及び動作タイミングに依らず一定にして、伝送線路の特性インピーダンスに整合するようにする目的を、バッファ前段の制御論理による遅延時間の増大によるジッタの許容できない増加を回避し、プリエンファシス量の設定を制限することなく実現する。
【実施例１】
【００３７】
実施例１を説明する。図１は、本発明の第１の実施例の回路を示す構成図である。本実施例の出力バッファは、並列接続したバッファ１〜３を備え、セレクタ１〜３のセレクタ論理と、インバータ１〜３、遅延回路１〜３を備える。そして、データ信号と、データ信号の反転信号を入力とし、出力端子に接続された伝送線路に送信信号を出力する。
【００３８】
伝送線路は受端で終端抵抗Ｒｔを介して終端電圧Ｖｔに接続されており、終端抵抗Ｒｔは該伝送線路の特性インピーダンスと等しくして、インピーダンスミスマッチによる反射波が生じないようにしている。
【００３９】
インバータ１は、出力端子に送出すべき論理値を有するデータ信号を入力としてセレクタ１〜３の入力信号を出力する。遅延回路１は、出力端子に送出すべき論理値を反転した論理値を有する反転信号を入力としてインバータ２を経て遅延信号１を出力する。遅延信号１はセレクタ１とセレクタ２の入力信号となる。遅延回路２はデータ信号を入力として、遅延回路３とインバータ３を経て遅延信号３を出力する。遅延信号２はセレクタ３の入力信号である。遅延回路１〜３は、入力信号をデータ信号の１サイクル分の時間に代表される一定の時間を遅延させた信号を出力する。
【００４０】
バッファ１は、セレクタ１の出力信号を入力として出力端子に送信信号を出力する。バッファ１は、高位の電源Ｖｄｄと低位の電源Ｖｓｓの間に接続された、Ｐ型トランジスタ１１とＮ型トランジスタ１２が相補的に動作し、出力抵抗Ｒｓ１を介して出力端子を駆動する。これらＰ型トランジスタ１１とＮ型トランジスタ１２は同等のオン抵抗Ｒ１を有するようにして、バッファ１の出力インピーダンスはＲ１とＲｓ１の直列合成抵抗値（Ｒ１＋Ｒｓ１）で表される。
【００４１】
バッファ２は、高位の電源Ｖｄｄと低位の電源Ｖｓｓの間に接続された、セレクタ２の出力信号を入力として出力端子に送信信号を出力する。バッファ２は、Ｐ型トランジスタ１３とＮ型トランジスタ１４が相補的に動作し、出力抵抗Ｒｓ２を介して出力端子を駆動する。これらＰ型トランジスタ１３とＮ型トランジスタ１４は同等のオン抵抗Ｒ２を有するようにして、バッファ２の出力インピーダンスはＲ２とＲｓ２の直列合成抵抗値（Ｒ２＋Ｒｓ２）で表される。
【００４２】
バッファ３は、高位の電源Ｖｄｄと低位の電源Ｖｓｓの間に接続された、セレクタ３の出力信号を入力として出力端子に送信信号を出力する。バッファ３は、Ｐ型トランジスタ１５とＮ型トランジスタ１６が相補的に動作し、出力抵抗Ｒｓ３を介して出力端子を駆動する。これらＰ型トランジスタ１５とＮ型トランジスタ１６は同等のオン抵抗Ｒ３を有するようにして、バッファ３の出力インピーダンスはＲ３とＲｓ３の直列合成抵抗値（Ｒ３＋Ｒｓ３）で表される。
【００４３】
本実施例では、バッファ１〜３はＰ型トランジスタかＮ型トランジスタのどちらか一方がオン状態になるので、出力バッファ回路の出力インピーダンスは、バッファ１〜３の並列合成抵抗値Ｒｓは（Ｒ１＋Ｒｓ１）／／（Ｒ２＋Ｒｓ２）／／（Ｒ３＋Ｒｓ３）であり式１で表される。
式１：Rs=(R1+Rs1)×(R2+Rs2)×(R3+Rs3)/((R1+Rs1)+(R2+Rs2)+(R3+Rs3))
バッファ前段のセレクタ論理セレクタ１〜３は、ＳＥＬ１〜３の各信号により制御される。ＳＥＬ１〜３の各制御信号は、図１に示されない外部回路により生成されるレベル信号である。この制御信号ＳＥＬ１〜３を変更することにより、バッファ１〜３の入力信号を選択可能であり、プリエンファシス量、及びプリエンファシスタップ数を選択することができる。また、式１で示す出力バッファ回路の出力インピーダンスが、伝送線路の特性インピーダンスと一致する範囲で、バッファ１〜３のオン抵抗値（Ｒ１＋Ｒｓ１）、（Ｒ２＋Ｒｓ２）、（Ｒ３＋Ｒｓ３）を設計して、プリエンファシス量を変更することが可能で、様々な伝送損失の条件に対応可能な出力バッファ回路を得る。
【００４４】
図２は、実施例１の動作を説明するタイムチャートである。セレクタ制御信号をＳＥＬ１＝”０”、ＳＥＬ２＝”１”、ＳＥＬ３＝”０”とした場合を例に実施例１の出力バッファ回路の動作を説明する。この場合、バッファ１の入力信号はデータ信号の反転信号であり、バッファ２の入力信号は遅延信号１であり、バッファ３の入力信号はデータ信号の反転信号である。
【００４５】
タイミングＴ１では、反転信号は高レベルから低レベルへ遷移して、遅延信号１は低レベルのままである。バッファ１のＰ型トランジスタ１１と、バッファ２のＰ型トランジスタ１３と、バッファ３のＰ型トランジスタ１５が各々オンして、他のトランジスタはオフ状態である。この時、送信信号の出力電圧は、式２で与えられるＶｏｈ０１となる。タイミングＴ７とＴ９も同様である。
式２：Voh01=Vt+Rt×(Vdd-Vt)×(1/(Rt+R1+Rs1)+1/(Rt+R2+Rs2)+1/(Rt+R3+Rs3))
タイミングＴ２では、反転信号は低レベルのままで、遅延信号１は低レベルから高レベルに遷移する。バッファ１のＰ型トランジスタ１１と、バッファ２のＮ型トランジスタ１４と、バッファ３のＰ型トランジスタ１５が各々オンして、他のトランジスタはオフ状態である。この時、送信信号の出力電圧は、式３で与えられるＶｏｈ０２となる。タイミングＴ３とＴ１０も同様である。
式３：Voh02=Vt+Rt×(Vdd-Vt)×(1/(Rt+R1+Rs1)+1/(Rt+R3+Rs3))
-Rt×(Vt-Vss)×(1/(Rt+R2+Rs2))
タイミングＴ４では、反転信号は低レベルから高レベルに遷移して、遅延信号１は高レベルのままである。バッファ１のＮ型トランジスタ１２と、バッファ２のＮ型トランジスタ１４と、バッファ３のＮ型トランジスタ１６が各々オンして、他のトランジスタはオフ状態である。この時、送信信号の出力電圧は、式４で与えられるＶｏｌ０１となる。タイミングＴ８とＴ１１も同様である。
式４：Vol01=Vt-Rt×(Vt-Vss)×(1/(Rt+R1+Rs1)+1/(Rt+R2+Rs2)+1/(Rt+R3+Rs3))
タイミングＴ５では、反転信号は高レベルのままで、遅延信号１は高レベルから低レベルに遷移する。バッファ１のＮ型トランジスタ１２と、バッファ２のＰ型トランジスタ１３と、バッファ３のＮ型トランジスタ１６が各々オンして、他のトランジスタはオフ状態である。この時、送信信号の出力電圧は、式５で与えられるＶｏｌ０２となる。タイミングＴ６とＴ１２も同様である。
式５：Vol02=Vt-Rt×(Vt-Vss)×(1/(Rt+R1+Rs1)+1/(Rt+R3+Rs3))
+Rt×(Vdd-Vt)×(1/(Rt+R2+Rs2))
このように、本発明になる実施例１の出力バッファ回路の例では、出力端子の送信信号の出力電圧は、データ信号が変化した場合の１周期分のみ出力電圧Ｖｏｈ１，Ｖｏｌ１となり、他のタイミングでは出力電圧Ｖｏｈ２，Ｖｏｌ２となるので、伝送線路の信号減衰を補償する目的で、信号の高周波成分の信号振幅を増加して、または、低周波成分の信号振幅を低減するプリエンファシス機能を実現しており、出力バッファ回路の出力インピーダンスはタイミングに依存せず一定である。
【００４６】
次に、セレクタ制御信号をＳＥＬ１＝”０”、ＳＥＬ２＝”０”、ＳＥＬ３＝”０”とした場合は、バッファ１〜３の入力信号は全てデータ信号の反転信号であり、出力バッファ回路は、図２に示すようにデータ信号と同じ論理値を出力するのみの波形となり、プリエンファシス機能を停止した状態となる。
【００４７】
タイミングＴ１では、反転信号が高レベルから低レベルに遷移する。バッファ１のＰ型トランジスタ１１と、バッファ２のＰ型トランジスタ１３と、バッファ３のＰ型トランジスタ１５が各々オンして、他のトランジスタはオフ状態である。この時、送信信号の出力電圧は、式２で与えられるＶｏｈ０１となる。タイミングＴ２とＴ３、Ｔ７、Ｔ９、Ｔ１０も同様である。
【００４８】
タイミングＴ４では、反転信号が低レベルから高レベルに遷移する。バッファ１のＮ型トランジスタ１２と、バッファ２のＮ型トランジスタ１４と、バッファ３のＮ型トランジスタ１６が各々オンして、他のトランジスタはオフ状態である。この時、送信信号の出力電圧は、式４で与えられるＶｏｌ０１となる。タイミングＴ８とＴ６、Ｔ８，Ｔ１１，１２も同様である。このように、本発明になる実施例１の出力バッファ回路の例では、プリエンファシス機能を停止して短距離で低損失な伝送線路を介した場合にも対応することができる。
【００４９】
さらに、セレクタ制御信号をＳＥＬ１＝”０”、ＳＥＬ２＝”１”、ＳＥＬ３＝”１”とした場合を例に実施例１の出力バッファ回路の動作を説明する。この場合、バッファ１の入力信号はデータ信号の反転信号であり、バッファ２の入力信号は遅延信号１であり、バッファ３の入力信号は遅延信号２である。遅延信号２は、遅延回路２と遅延回路３による遅延時間前のデータ信号であり、プリエンファシスのタップ数を増加可能となる。即ち、例えばデータ周期の２サイクル前のデータ信号を用いたプリエンファシス動作が可能となる。
【００５０】
各タイミングで、送信信号の出力電圧は、式２で与えられるＶｏｈ０１、式３で与えられるＶｏｈ０２、式４で与えられるＶｏｌ０１、式５で与えられるＶｏｌ０２に加えて下記の式６で与えられるＶｏｈ２２、式７で与えられるＶｏｈ２４、式８で与えられるＶｏｌ２２、式９で与えられるＶｏｌ２４の８つの出力電圧を有する出力波形を得て、より高速動作に適した出力バッファ回路を得た。この場合も、出力バッファ回路の出力インピーダンスＲｓは一定である。
式６：Voh22=Vt+Rt×(Vdd-Vt)×(1/(Rt+R1+Rs1)+1/(Rt+R2+Rs2))
-Rt×(Vt-Vss)×(1/(Rt+R3+Rs3))
式７：Voh24=Vt+Rt×(Vdd-Vt)×(1/(Rt+R1+Rs1))
-Rt×(Vt-Vss)×(1/(Rt+R2+Rs2)+1/(Rt+R3+Rs3))
式８：Vol22=Vt-Rt×(Vt-Vss)×(1/(Rt+R1+Rs1)+1/(Rt+R2+Rs2))
+Rt×(Vdd-Vt)×(1/(Rt+R3+Rs3))
式９：Vol24=Vt-Rt×(Vt-Vss)×(1/(Rt+R1+Rs1))
+Rt×(Vdd-Vt)×(1/(Rt+R2+Rs2)+1/(Rt+R3+Rs3))
以上から、実施例１の出力バッファ回路の出力インピーダンスは、送信信号の出力電圧及びプリエンファシス量やプリエンファシスタップ数に依存せず一定値となる。この出力インピーダンスを伝送線路の特性インピーダンスと整合して、出力バッファ回路の出力端子で再反射を防止することができ、高速動作に適した出力バッファ回路を得ることができる。
【００５１】
セレクタ１〜３の回路は、前段のインバータと合わせて２入力ＮＡＮＤ２段で構成可能であり該セレクタ回路による遅延時間増加による電源ノイズの影響の増加によるジッタの増大は許容範囲内である。
【００５２】
なお、データ信号と共に図１に記されていない回路で生成されている反転信号は、出力バッファ回路内で生成しても良い。また、バッファ１〜３を構成する出力抵抗Ｒｓ１〜３は、送信信号波形の立上り時間の増加防止のために、抵抗素子で構成する事が好ましいが、トランジスタ１１〜１６と一体にして構成しても良い。また、実施例は伝送線路の受信端で終端電圧Ｖｔに接続するＲｔにより終端されているが、ＶｄｄとＶｓｓに接続するテブナン形終端にしても良い。また、本実施例はシングルエンド形の出力バッファ回路を示しているが、同回路を２系統具備して差動出力バッファを構成しても良い。
【００５３】
或いは、さらにプリエンファシス量の設定バリエーションが必要な場合は、バッファ１〜３と同様なバッファ回路を、出力バッファ回路の出力インピーダンスが伝送線路の特性インピーダンスに整合する条件の範囲内で、追加することで実現可能である。さらにプリエンファシスタップ数の追加が必要な場合は、必要なタップ数に相当する遅延量の遅延信号を生成して、セレクタにて選択可能な構成が容易に実現する事は明らかであろう。
【実施例２】
【００５４】
実施例２を説明する。図３は、本発明の第２の実施例の回路を示す構成図である。本実施例の出力バッファは、並列接続したバッファ３１〜３６を備え、インバータ１〜３、遅延回路１〜３を備える。データ信号と、データ信号の反転信号を入力とし、出力端子に接続された伝送線路に送信信号を出力する。伝送線路は受端で終端抵抗Ｒｔを介して終端電圧Ｖｔに接続されており、終端抵抗Ｒｔは該伝送線路の特性インピーダンスと等しくして、インピーダンスミスマッチによる反射波が生じないようにしている。
【００５５】
本実施例は、プリエンファシス機能を有する出力バッファ回路の出力インピーダンスを、調整可能なプリエンファシス量とプリエンファシスタップ数、及び動作タイミングに依らず一定にする目的を、冗長に設けたバッファのうち同時にオンするバッファ数を制限して、伝送線路の特性インピーダンスと等しくなるようにすることで達成する。
【００５６】
インバータ１は、出力端子に送出すべき論理値を有するデータ信号を入力として反転信号１を出力する。反転信号１はバッファ３１とバッファ３２とバッファ３３の入力信号となる。遅延回路１は、出力端子に送出すべき論理値を反転した論理値を有する反転信号を入力としてインバータ２を経て遅延信号１を出力する。遅延信号１は、バッファ３４とバッファ３５の入力信号となる。遅延回路２は、データ信号を入力として、遅延回路３とインバータ３を経て遅延信号３を出力する。遅延信号３は、バッファ３６の入力信号である。遅延回路１〜３は、入力信号をデータ信号の１サイクル分の時間に代表される一定の時間を遅延させた信号を出力する。
【００５７】
バッファ３１は、反転信号１を入力として出力端子に送信信号を出力する。バッファ３１は、高位の電源Ｖｄｄと低位の電源Ｖｓｓの間に接続された、Ｐ型トランジスタ２１とＮ型トランジスタ２２が相補的に動作し、出力抵抗Ｒｓ４を介して出力端子を駆動する。これらＰ型トランジスタ２１とＮ型トランジスタ２２は同等のオン抵抗Ｒ４を有するようにして、バッファ３１の出力インピーダンスはＲ４とＲｓ４の直列合成抵抗値（Ｒ４＋Ｒｓ４）で表される。
【００５８】
バッファ３２、バッファ３３は反転信号１を入力とし、バッファ３４、バッファ３５は遅延信号１を入力とし、バッファ３６は遅延信号２を入力としている。
【００５９】
バッファ３２〜３６は、高位の電源Ｖｄｄと低位の電源Ｖｓｓの間に接続された、Ｐ型トランジスタ２３とＮ型トランジスタ２４が相補的に動作し、スイッチＳＷ１と出力抵抗Ｒｓ５を介して出力端子を駆動する。スイッチＳＷ１がオフの場合は出力端子を駆動しない。これらＰ型トランジスタ２３とＮ型トランジスタ２４は同等のオン抵抗Ｒ５を有するようにして、当該バッファの出力インピーダンスはＲ５とＲｓ５の直列合成抵抗値（Ｒ５＋Ｒｓ５）で表される。
【００６０】
本実施例では、バッファ３１はＰ型トランジスタかＮ型トランジスタのどちらか一方がオン状態になる。また、バッファ３２〜３６の５個のバッファのうち、２個のバッファのスイッチＳＷ１をオンにしてＰ型トランジスタかＮ型トランジスタのどちらか一方がオン状態になり、３個のバッファのスイッチＳＷ１をオフにする条件で、出力バッファ回路の出力インピーダンスＲｓは、式１０で表される。
式１０：Rs=(R4+Rs4)×((R5+Rs5)/2)/((R4+Rs4)+(R5+Rs5)/2)
バッファ３２〜３６のスイッチＳＷ１は、図３に記述されていない外部回路で生成されたレベル信号により制御されて、５個バッファのうち３個のみをオンする条件で変更可能であり、プリエンファシス量、及びプリエンファシスタップ数を選択することができる。また、式１０で示す出力バッファ回路の出力インピーダンスが、伝送線路の特性インピーダンスと一致する範囲で、バッファ１〜３のオン抵抗値（Ｒ４＋Ｒｓ４）、（Ｒ５＋Ｒｓ５）を設計して、プリエンファシス量を変更することが可能で、様々な伝送損失の条件に対応可能な出力バッファ回路を得る。
【００６１】
図４は実施例２の動作を説明するタイムチャートである。バッファ３４、３５をオンにした場合は、図４に示すように、式１１で与えられるＶｏｈ１１、式１２で与えられるＶｏｈ１２、式１３で与えられるＶｏｌ１１、式１４で与えられるＶｏｌ１２の４つの出力電圧を有し、１サイクル前までのデータ信号を用いたプリエンファシス出力波形を得る。
式１１：Voh11=Vt+Rt×(Vdd-Vt)×(1/(Rt+R4+Rs4)+2/(Rt+R5+Rs5))
式１２：Voh12=Vt+Rt×(Vdd-Vt)×(1/(Rt+R4+Rs4))
式１３：Vol11=Vt-Rt×(Vt-Vss)×(1/(Rt+R4+Rs4)+2/(Rt+R5+Rs5))
式１４：Vol12=Vt-Rt×(Vt-Vss)×(1/(Rt+R4+Rs4))
バッファ３２、３３をオンにした場合は、式１１で与えられるＶｏｈ１１、式１３で与えられるＶｏｌ１１の２つの出力電圧を有し、プリエンファシス動作を停止した出力波形を得る。
【００６２】
バッファ３２、３４をオンにした場合は、式１１で与えられるＶｏｈ１１、式１３で与えられるＶｏｌ１１に加えて、式１５で与えられるＶｏｈ４２、式１７で与えられるＶｏｌ４２の４つの出力電圧を有し、１サイクル前までのデータ信号を用いたプリエンファシス出力波形を得る。
式１５：Voh42=Vt+Rt×(Vdd-Vt)×(2/(Rt+R4+Rs4))
式１６：Voh44=Vt+Rt×(Vdd-Vt)×(1/(Rt+R4+Rs4))-Rt×(Vt-Vss)
×(2/(Rt+R5+Rs5))
式１７：Vol42=Vt-Rt×(Vt-Vss)×(2/(Rt+R4+Rs4))
式１８：Vol44=Vt-Rt×(Vt-Vss)×(1/(Rt+R4+Rs4))+Rt×(Vdd-Vt)
×(2/(Rt+R5+Rs5))
バッファ３２、３６をオンにした場合は、式１１で与えられるＶｏｈ１１、式１３で与えられるＶｏｌ１１に加えて、式１５で与えられるＶｏｈ４２、式１７で与えられるＶｏｌ４２の４つの出力電圧を有し、２サイクル前までのデータ信号を用いたプリエンファシス出力波形を得る。
【００６３】
バッファ３４、３６をオンにした場合は、式１１で与えられるＶｏｈ１１、式１２で与えられるＶｏｈ１２、式１３で与えられるＶｏｌ１１、式１４で与えられるＶｏｌ１２に加えて、式１５で与えられるＶｏｈ４２、式１６で与えられるＶｏｈ４４、式１７で与えられるＶｏｌ４２、式１８で与えられるＶｏｌ４４の８つの出力電圧を有し、２サイクル前までのデータ信号を用いたプリエンファシス出力波形を得て、より高速動作に適した出力バッファ回路を得た。この場合も、出力バッファ回路の出力インピーダンスＲｓは、式１０で与えられる値で一定である。
【００６４】
以上から、実施例２の出力バッファ回路の出力インピーダンスは、送信信号の出力電圧及びプリエンファシス量やプリエンファシスタップ数に依存せず一定値となる。この出力インピーダンスを伝送線路の特性インピーダンスと整合して、出力バッファ回路の出力端子で再反射を防止することができ、高速動作に適した出力バッファ回路を得ることができる。
【００６５】
なお、データ信号と共に、図３に記されていない回路で生成されている反転信号は出力バッファ回路内で生成しても良い。また、バッファ３１〜３６を構成する出力抵抗Ｒｓ４とＲｓ５は、送信信号波形の立上り時間の増加防止のために、抵抗素子で構成する事が好ましいが、トランジスタ２１〜２３と一体にして構成しても良い。また、実施例は伝送線路の受信端で終端電圧Ｖｔに接続するＲｔにより終端されているが、ＶｄｄとＶｓｓに接続するテブナン形終端でも良い。また、本実施例はシングルエンド形の出力バッファ回路を示しているが、同回路を２系統具備して差動出力バッファを構成しても良い。
【００６６】
また、実施例１と実施例２の特徴を組み合わせる構成、即ち実施例２のバッファ前段に実施例１で用いたセレクタ回路を具備し、各バッファの入力信号をセレクト信号にて選択可能にする構成も有効である。
【実施例３】
【００６７】
実施例３を説明する。図５は本発明の第３の実施例のバッファの回路構成を示す回路図である。本実施例では、上述の実施例１になる出力バッファ回路のバッファ１〜３の一部又は全部が、または、実施例２になる出力バッファ回路のバッファ３１〜３６の一部又は全部が、図５の回路を具備することを特徴とする構成であり、バッファのオン抵抗を可変抵抗として、バッファ外部から供給される電圧により抵抗値を制御可能とすることで、出力インピーダンスの更なる柔軟な調整を可能にする。
【００６８】
本実施例のバッファは、高位の電源Ｖｄｄと低位の電源Ｖｓｓの間に接続された、Ｐ型トランジスタ５１とＮ型トランジスタ５４が、入力端子に印加される信号により相補的に動作し、Ｐ型トランジスタ５１とＮ型トランジスタ５４の間に、可変抵抗として機能するＰ型トランジスタ５２とＮ型トランジスタ５３を接続する。Ｐ型トランジスタ５２とＮ型トランジスタ５３は出力端子に接続されている。
【００６９】
Ｐ型トランジスタ５２のゲートピンには抵抗調整用可変電圧Ｖ５１を印加し、同電圧を調整して、Ｐ型トランジスタ５２のオン抵抗を調整する。また、Ｎ型トランジスタ５３のゲートピンには抵抗調整用可変電圧Ｖ５２を印加し、同電圧を調整して、Ｎ型トランジスタ５３のオン抵抗を調整する。
【００７０】
Ｐ型トランジスタ５２による寄生容量Ｃ５２による立ち下がり時間の増大を対策する必要がある場合は、立ち下がり加速トランジスタ５６を接続する。Ｎ型トランジスタ５３による寄生容量５３による立ち上がり時間の増大を対策する必要がある場合は、立ち上がり加速トランジスタ５５を接続する。立ち上がり加速トランジスタ５５と立ち下がり加速トランジスタ５６は、入力端子に印加される信号により相補的に動作する。
【００７１】
抵抗調整用可変電圧Ｖ５１及びＶ５２は、図５に記されない手段により生成制御される。出力バッファ回路全体の出力インピーダンスが、伝送線路の特性インピーダンスに一致する範囲内で変更可能であるので、ＬＳＩのプロセスバラツキや電源電圧のバラツキに起因する出力インピーダンスのバラツキを補正し、必要なプリエンファシス量を調整して得ることが可能になる。
【実施例４】
【００７２】
実施例４を説明する。図６は本発明の第４の実施例のバッファの回路構成を示す回路図である。本実施例では、上述の実施例１になる出力バッファ回路のバッファ１〜３の一部又は全部が、または、実施例２になる出力バッファ回路のバッファ３１〜３６の一部又は全部が、図６の回路を具備することを特徴とする構成であり、バッファのオン抵抗を可変抵抗として、バッファ外部から供給される電圧により抵抗値を制御可能とすることで、出力インピーダンスの更なる柔軟な調整を可能にする。
【００７３】
本実施例のバッファは、高位の電源Ｖｄｄと低位の電源Ｖｓｓの間に接続された、Ｐ型トランジスタ６１とＮ型トランジスタ６２が、入力端子に印加される信号により相補的に動作し、Ｐ型トランジスタ６１とＮ型トランジスタ６２の出力とバッファの出力端子の間に、可変抵抗として機能するＰ型トランジスタ６３とＮ型トランジスタ６４、必要があれば更に、Ｐ型トランジスタ６５とＮ型トランジスタ６６を接続する。
【００７４】
Ｐ型トランジスタ６３のゲートピンには抵抗調整用可変電圧Ｖ６１を印加し、同電圧を調整して、Ｐ型トランジスタ６３のオン抵抗を調整する。また、Ｎ型トランジスタ６４のゲートピンには抵抗調整用可変電圧Ｖ６２を印加し、同電圧を調整して、Ｎ型トランジスタ６４のオン抵抗を調整する。
【００７５】
更に必要ならば、Ｐ型トランジスタ６５のゲートピンには抵抗調整用可変電圧Ｖ６３を印加し、同電圧を調整して、Ｐ型トランジスタ６５のオン抵抗を調整する。また、Ｎ型トランジスタ６６のゲートピンには抵抗調整用可変電圧Ｖ６４を印加し、同電圧を調整して、Ｎ型トランジスタ６６のオン抵抗を調整する。
【００７６】
抵抗調整用可変電圧Ｖ６１とＶ６２とＶ６３及びＶ６４は、図６に記されない手段により生成制御される。出力バッファ回路全体の出力インピーダンスが、伝送線路の特性インピーダンスに一致する範囲内で変更可能であるので、実施例４のバッファ構成より調整用の可変電圧数が多いので、更にきめ細かくＬＳＩのプロセスバラツキや電源電圧のバラツキに起因する出力インピーダンスのバラツキを補正し、必要なプリエンファシス量を調整して得ることが可能になる。
【００７７】
上記実施例で説明したが、本発明の実施形態の出力バッファ回路は以下の構成を有する。プリエンファシス機能を有し、伝送線路に論理信号を送出する出力バッファ回路であって、第１の出力バッファ回路は、２個以上の並列接続したバッファを備え、バッファは、高位の電源Ｖｄｄと低位の電源Ｖｓｓの間に接続された入力信号により相補的に動作するＰ型トランジスタとＮ型トランジスタを備え、出力電圧に依らずオン抵抗が一定であることを特徴とする。データ信号と、データ信号の反転信号を入力とし、バッファの前段のセレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転するインバータと、一定の時間遅延させる遅延回路を備える。各バッファのオン抵抗は、出力バッファ回路の出力インピーダンス、即ち、２個以上のバッファのオン抵抗の並列合成抵抗値で決まる一定値が、出力端子に接続された伝送線路の特性インピーダンスと一致するように、且つ、所望のプリエンファシス量とプリエンファシスタップ数を満たすように決定されることを特徴する。また、前記セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整し、伝送線路は受信端で終端電圧に接続する終端抵抗により終端されていることを特徴とする。
【００７８】
第１の出力バッファ回路のバッファを構成する出力抵抗は、抵抗素子または相補的に動作するＰ型トランジスタとＮ型トランジスタと一体にして構成することを特徴とする。
【００７９】
第１の出力バッファ回路の伝送線路の受信端終端形態が高位の電源Ｖｄｄと低位の電源Ｖｓｓに接続するテブナン形終端であることを特徴とする。
【００８０】
第１の出力バッファ回路が、同回路を２系統具備して差動出力バッファを構成することを特徴とする。
【００８１】
第２の出力バッファ回路は、冗長に並列接続したバッファを備え、該バッファのうち同時にオンするバッファ数を制限して、出力バッファ回路の出力インピーダンス、即ち、同時にオンするバッファのオン抵抗の並列合成抵抗値で決まる一定値が、出力端子に接続された伝送線路の特性インピーダンスと一致するように、且つ、所望のプリエンファシス量とプリエンファシスタップ数を満たすように決定されることを特徴する。また、同時にオンするバッファの数は、各バッファの出力抵抗に直列に備えるスイッチにより制御され、スイッチをオンするバッファの選択により、プリエンファシス量とプリエンファシスタップ数を調整し、伝送線路は受信端で終端電圧に接続する終端抵抗により終端されていることを特徴とする。
【００８２】
第２の出力バッファ回路のバッファを構成する出力抵抗は、抵抗素子または相補的に動作するＰ型トランジスタとＮ型トランジスタと一体にして構成することを特徴とする。
【００８３】
第２の出力バッファ回路の伝送線路の受信端終端形態が高位の電源Ｖｄｄと低位の電源Ｖｓｓに接続するテブナン形終端であることを特徴とする。
【００８４】
第２の出力バッファ回路が、同回路を２系統具備して差動出力バッファを構成することを特徴とする。
【００８５】
また、第２の出力バッファ回路が、バッファ前段にセレクタ回路を具備し、各バッファの入力信号をセレクト信号にて選択可能にする構成を特徴とする。
【００８６】
第３の出力バッファ回路は、上述の第１及び第２の出力バッファ回路を構成するバッファの一部又は全部が、バッファのオン抵抗を可変抵抗として、バッファ外部から供給される電圧により抵抗値を制御可能とすることを特徴とする。バッファは、高位の電源Ｖｄｄと低位の電源Ｖｓｓの間に接続された、Ｐ型トランジスタとＮ型トランジスタが、入力端子に印加される信号により相補的に動作し、該Ｐ型トランジスタとＮ型トランジスタの間に、可変抵抗として機能するトランジスタを接続し、該可変抵抗用トランジスタのゲートピンには抵抗調整用可変電圧を印加し、同電圧を調整してバッファのオン抵抗を調整することを特徴とする。
【００８７】
また、可変抵抗用トランジスタよる寄生容量による立ち上り時間の増大を対策する必要がある場合は、立ち上り加速トランジスタを具備することを特徴とする。
【００８８】
第４の出力バッファ回路は、上述の第１及び第２の出力バッファ回路を構成するバッファの一部又は全部が、バッファのオン抵抗を可変抵抗として、バッファ外部から供給される電圧により抵抗値を制御可能とすることを特徴とする。バッファは、高位の電源Ｖｄｄと低位の電源Ｖｓｓの間に接続された、Ｐ型トランジスタとＮ型トランジスタが、入力端子に印加される信号により相補的に動作し、該Ｐ型トランジスタとＮ型トランジスタの出力とバッファの出力端子の間に、可変抵抗として機能するトランジスタを接続し、該トランジスタのゲートピンには抵抗調整用可変電圧を印加し、同電圧を調整して、バッファのオン抵抗を調整することを特徴とする。
【００８９】
以上に記した本発明による出力バッファ回路の構成を別の局面で記すと以下のとおりである。
【００９０】
本発明による出力バッファ回路は、伝送線路に論理信号を送信し、且つ当該伝送線路での当該論理信号の減衰量に応じて当該論理信号を４種以上の信号電圧レベルからなる信号波形として生成する。この出力バッファ回路は、その出力端に対して並列に接続される２個以上のバッファ、及び当該バッファの夫々に対応する複数のセレクタを備える。複数のセレクタの各々には、前記論理信号の論理値となるデータ信号及びその反転信号が入力され、各セレクタは、当該データ信号及びその反転信号の一方を選択し、これをセレクタ論理として、当該各セレクタに対応する前記バッファの一つに入力する。前記バッファの各々は、これに対応する前記セレクタの一つから受けた前記セレクタ論理で相補的に動作するＰ型トランジスタとＮ型トランジスタとを有する。前記Ｐ型トランジスタ及び前記Ｎ型トランジスタは２つの電源電位の間で直列に接続され、その各々のゲート（前記各バッファの入力端子）に印加される前記セレクタ論理に応じてＰ型トランジスタ及びＮ型トランジスタのいずれか一方のターンオン抵抗と当該一方のトランジスタに接続される前記電源電位の一方とで決まる電圧信号を当該Ｐ型トランジスタと当該Ｎ型トランジスタとの接続点から前記出力バッファ回路の前記出力端へ出力する。前記複数のセレクタは、夫々に対応する前記バッファの一つにおいて、前記Ｐ型トランジスタ及び前記Ｎ型トランジスタのターンオンされた一方からその前記接続点を通して前記出力バッファ回路の出力端に出力される前記電圧信号を調整して前記論理信号となる信号波形を生成し、且つ当該バッファの夫々における抵抗の合成値を前記出力バッファ回路の出力端に接続された前記伝送線路の特性インピーダンスに一致させるように前記セレクタ論理を生成するように制御される。
【００９１】
前記出力バッファ回路の複数個を、その出力端の後段に設けた第２のセレクタに対して並列に接続し、第２のセレクタにより当該複数個の出力バッファ回路からの出力を選択してもよい（第１の応用例）。また、前記複数個の出力バッファ回路を出力端の後段にて並列に接続し、出力バッファ回路の各々の出力端側に設けたスイッチで、当該複数個の出力バッファ回路から出力を選択し、例えば、当該出力端の後段から前記伝送線路への出力を調整してもよい（第２の応用例）。さらに、出力端側にスイッチが各々設けられた前記複数個の出力バッファ回路を、当該スイッチの後段にて前記第２のセレクタに並列に接続し、当該複数個の出力バッファ回路からの出力を当該スイッチ及び当該第２のセレクタで選択してもよい（第３の応用例）。
【００９２】
前記出力バッファ回路の出力端側の抵抗（例えば、前記２個以上のバッファの各々に設けられる）を可変にして、出力バッファ回路からの電圧出力を制御してもよい。また、当該バッファの一対を同期させ、その各々の出力を差動増幅器等のバッファ回路に入力させて、出力バッファ回路の出力信号を反転させてもよい。さらに当該出力バッファ回路の出力端の後段に一端が接続される伝送線路の他端を、先述した如く、テブナン形終端にしてもよい。
【００９３】
本実施形態の効果を説明する。上記構成の出力バッファ回路は、該バッファのオン抵抗の並列合成値、即ち出力バッファ回路の出力インピーダンスを、調整可能なプリエンファシス量とプリエンファシスタップ数、及び動作タイミングに依らず一定で、伝送線路の特性インピーダンスに整合するように、バッファのオン抵抗値を設計して、或いは、バッファのオン抵抗の組合せをセレクタ論理で選択して、或いは、バッファの並列数をスイッチにより制御して、或いは、可変抵抗を電圧源で制御・調整することにより、出力バッファ回路の出力端子で再反射を防止できる。
【００９４】
もし、再反射を防止できなければ、送信信号と位相の異なるノイズ信号である再反射波が受信波形に重畳して、受信信号の波形のジッタが増加する結果となり、伝送周波数や伝送距離が制限される。このため、出力ドライバ回路の送信端における再反射を防止することにより、高速動作に適した出力バッファ回路を得る効果が得られる。
【００９５】
以上説明したように、本発明によれば、電子回路装置を構成するＬＳＩ内部のデータ伝送、及びＬＳＩ間のプリント基板内のデータ伝送、プリント基板間のバックプレーンやコネクタを介したデータ伝送、プリント基板間のケーブルを介したデータ伝送、装置間のケーブルを介したデータ伝送等の伝送線路を用いたデータ伝送を行う用途に適用可能である。
【符号の説明】
【００９６】
Ｖｔ：終端電圧
Ｒｔ：終端抵抗
Ｖｄｄ：高位の電源
Ｖｓｓ：低位の電源
Ｒ１〜５：バッファを構成するトランジスタのオン抵抗値
Ｒｓ１〜５：バッファを構成する直列抵抗の抵抗値
ＳＥＬ１〜３：セレクタのセレクト信号
Ｔ１〜１２：タイムチャートのタイミング
ＳＷ１：バッファ３２〜３６を出力端子に接続するスイッチ
Ｒａ、Ｒｂ：バッファを構成するトランジスタのオン抵抗値
１１，１３，１５，２１，２３，５１，５２，５５，６１，６３，６５，１０１，１０３，１０４：Ｐ型トランジスタ
１２，１４，１６，２２，２４，５３，５４，５６，６２，６４，６６，１０２，１０５，１０６：Ｎ型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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