(57)【特許請求の範囲】
【請求項１】
（ａ）シリコン基板上に酸化シリコン膜を形成した後、前記酸化シリコン膜上にｈｉｇｈ−ｋ膜を形成する工程と、
（ｂ）前記ｈｉｇｈ−ｋ膜上にゲート電極となる膜を形成する工程と、
（ｃ）前記ゲート電極となる膜を選択的にエッチングすることでゲート電極を形成すると共に、前記ゲート電極の下部以外の領域の前記ｈｉｇｈ−ｋ膜を露出する工程と、
（ｄ）前記工程（ｃ）の後、前記ゲート電極下の前記ｈｉｇｈ−ｋ膜に窒素が含まれるように、露出した前記ｈｉｇｈ−ｋ膜の表面から窒化処理する工程と、
（ｅ）前記工程（ｄ）の後、露出した前記ｈｉｇｈ−ｋ膜を含むゲート絶縁膜をエッチングする工程とを含む半導体装置の製造方法であって、
前記ｈｉｇｈ−ｋ膜は、ＨｆＯＸ膜、ＨｆＡｌＯＸ膜、ＨｆＳｉＯＸ膜、Ｌａ２Ｏ３膜またはＹ２Ｏ３膜からなる膜であり、
前記（ｅ）工程後に、前記ゲート絶縁膜の側面側は、前記ゲート電極のゲート長方向において、前記ゲート電極の中央側より周辺側で窒素がより多く含まれており、かつ、前記ゲート絶縁膜の膜厚方向において、前記シリコン基板側より前記ゲート電極側で窒素がより多く含まれていることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｄ）の前記窒化処理は、Ｎ２、ＮＯ、Ｎ２ＯまたはＮＨ３を含んだ雰囲気中でのアニール処理であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程（ｄ）の前記窒化処理は、プラズマ窒化処理であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記工程（ｄ）の前記窒化処理は、前記工程（ｃ）で使用するエッチング装置内で行われるプラズマ窒化処理であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記工程（ｄ）では、前記酸化シリコン膜下の前記シリコン基板の表面を窒化処理しないことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記工程（ｅ）の前記ｈｉｇｈ−ｋ膜のエッチングは、ウエットエッチングであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記工程（ｃ）では、前記ゲート電極のゲート長が１０ｎｍ以下となるようにエッチングすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記ゲート電極は、多結晶あるいはアモルファスシリコン膜と、前記多結晶あるいはアモルファスシリコン膜上に形成された金属膜とを反応させてなる金属シリサイドから構成されることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ｈｉｇｈ−ｋ膜（高誘電体膜）を含むゲート絶縁膜を用いたＭＩＳ（Metal Insulator Semiconductor）トランジスタを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体集積回路を構成するＭＩＳトランジスタの微細化に伴って、酸化シリコン膜からなるゲート絶縁膜の薄膜化が急速に進んでいることから、ＭＩＳトランジスタをＯＮ状態にするためにゲート電極に電圧を印加した際、ゲート絶縁膜界面近傍のゲート電極（多結晶シリコン膜）内に生じる空乏化の影響が次第に顕著になってきた。そのため、ゲート絶縁膜の膜厚が見かけ上厚くなる結果、ＯＮ電流の確保が難しくなり、トランジスタの動作速度の低下が顕著になってきた。また、ゲート絶縁膜の膜厚が薄くなると、直接トンネル現象と呼ばれる量子効果によって電子がゲート絶縁膜中を通り抜けるようになるために、リーク電流が増大する。
【０００３】
そこで、ゲート絶縁膜に誘電率の高い材料を用いることが検討されている。例えば、酸化シリコン膜に窒素を添加し、窒素濃度を高くすることによって誘電率を高くした絶縁膜や、いわゆるｈｉｇｈ−ｋ膜と呼ばれる高誘電体膜が挙げられる。このｈｉｇｈ−ｋ膜の材料としては、比誘電率が約２０〜２５の酸化ハフニウム（ＨｆＯＸ）や、この酸化ハフニウムにシリコン（Ｓｉ）またはアルミニウム（Ａｌ）を混合して結晶化温度を上げた材料（ＨｆＡｌＯＸ、ＨｆＳｉＯＸ）、さらに希土類酸化物（Ｌａ２Ｏ３、Ｙ２Ｏ３など）が有力視されている。
【０００４】
このような誘電率の高い材料をゲート絶縁膜に用いた場合、ＥＯＴ（等価酸化シリコン膜厚）が同じであっても、実際の物理膜厚を（高誘電率材料の誘電率/酸化シリコンの誘電率）倍だけ厚くできる。したがって、ゲート絶縁膜の容量を確保しつつ、リーク電流を低減することができる。
【０００５】
例えば、特許文献１（特開平７−３０１１３号公報）には、ゲート電極下におけるチャネル長方向の中央部を除いて、ゲート酸化膜と半導体基板との界面付近に、数原子％の窒素を含有する技術が開示されている。
【０００６】
また、特許文献２（特開２００２−２６３１７号公報）には、ゲート電極の端部の下方の基板とゲート絶縁膜との界面に窒素高濃度領域を形成する技術が開示されている。
【０００７】
また、特許文献３（特開２００３−２４９６４９号公報）には、ゲート絶縁膜の両端付近に、窒素を導入して高濃度領域を形成する技術が開示されている。
【０００８】
また、非特許文献１（応用物理  第７２巻  第９号（２００３）  ｐ．１１３６−ｐ．１１４２）には、短チャネル効果を抑制するためにチャネルを立体構造（Ｆｉｎ構造）としたＦｉｎＦＥＴに関する技術が開示されている。
【特許文献１】特開平７−３０１１３号公報（［００１４］、図１（ｄ））
【特許文献２】特開２００２−２６３１７号公報（［００４４］、図４（ｂ））
【特許文献３】特開２００３−２４９６４９号公報（［００７９］、図２（ｄ））
【非特許文献１】応用物理  第７２巻  第９号（２００３）  ｐ．１１３６−ｐ．１１４２
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明者らは、ＨｆＯＸ、ＨｆＡｌＯＸ、ＨｆＳｉＯＸ、Ｌａ２Ｏ３およびＹ２Ｏ３などのｈｉｇｈ−ｋ材料から構成されるゲート絶縁膜を用いたＭＩＳ（Metal Insulator Semiconductor）トランジスタを有する半導体装置について検討を行っている。その結果、単に微細化、すなわちゲート長を短くしてＭＩＳトランジスタを形成した場合、以下に説明するような問題が生じた。
【００１０】
図１８は、本発明者らが検討した半導体装置の要部を模式的に示す断面図であり、図１８中には、ゲート長Ｌｇをそれぞれ４５ｎｍ、１０ｎｍ、および６ｎｍとした場合のＭＩＳトランジスタが示されている。図１８では、ＳＯＩ（Silicon On Insulator）層１０１上に形成されたゲート絶縁膜１０２およびゲート電極１０３のＭＩＳ構造が示されている。
【００１１】
ここで、本発明者らが検討した半導体装置のＭＩＳ構造形成工程を、図１８を参照して簡単に説明する。ＳＯＩ層１０１を有するシリコン基板の主面上にゲート絶縁膜１０２およびゲート電極１０３を形成するための材料を順次積層し、ゲート加工を行うことによって、図１８に示すようなＭＩＳ構造を形成することができる。このＭＩＳ構造のゲート絶縁膜１０２は、例えばＳｉＯ２からなる酸化シリコン膜１０４、例えばＨｆＡｌＯＸからなるｈｉｇｈ−ｋ膜１０５、および例えばＳｉＯを主成分とする酸化膜１０６から構成されるものである。また、ゲート電極１０３は、例えばニッケルシリサイド（ＮｉＳｉ）から構成されるものである。
【００１２】
ゲート絶縁膜１０２を構成する絶縁膜のうち、酸化膜１０６は、プロセス起因で形成されたものであって、本発明者らが目的とするゲート絶縁膜１０２には不要なものである。すなわち、この酸化膜１０６の存在は、ゲート絶縁膜１０２のＥＯＴ（等価酸化シリコン膜厚）を増加させ、またＭＩＳトランジスタの閾値などの特性や信頼性に悪影響を与えてしまう。ｈｉｇｈ−ｋ膜上では、このような酸化膜１０６は６００℃程度のプロセスであっても形成されてしまうものである。
【００１３】
一方、酸化シリコン膜１０４は、ｈｉｇｈ−ｋ膜１０５を直接ＳＯＩ層１０１上に形成する場合と比較して、高移動度を確保することができるために用いられ、また、ｈｉｇｈ−ｋ膜１０５は、前述したようにＥＯＴを薄くすること、および物理膜厚を厚くして直接トンネル現象によるリーク電流の増加を防止するために用いられるものである。
【００１４】
図１８に示すように、酸化膜１０６は、ゲート長Ｌｇが４５ｎｍ程度の場合、ｈｉｇｈ−ｋ膜１０５とゲート電極１０３との間であって両端のみに存在し、ゲート長Ｌｇが１０ｎｍ程度以下の場合、ｈｉｇｈ−ｋ膜１０５とゲート電極１０３との間であって全面に存在する。したがって、ゲート長Ｌｇが４５ｎｍ程度の場合では、酸化膜１０６のゲート絶縁膜１０２に与える影響は少ないが、ゲート長Ｌｇが１０ｎｍ程度以下では、ゲート絶縁膜１０２のＥＯＴ（等価酸化シリコン膜厚）を増加させ、また閾値などのＭＩＳトランジスタの特性を劣化させ、さらにはＭＩＳトランジスタの信頼性をも低下させてしまう。
【００１５】
また、０．５ｎｍ以下のＥＯＴを実現するために、ｈｉｇｈ−ｋ膜としてＬａ２Ｏ３、Ｙ２Ｏ３などの希土類酸化物を用いた場合、その希土類酸化物が吸湿しやすいため、ＭＩＳトランジスタの信頼性や特性が低下してしまう。また、希土類酸化物は吸湿しやすいため、希土類酸化物に対するウエット処理が困難である。
【００１６】
なお、ｈｉｇｈ−ｋ膜を含むゲート絶縁膜のＭＩＳトランジスタ、特にゲート長Ｌｇが１０ｎｍ程度以下のＭＩＳトランジスタを形成する場合において、以下に示す技術では、前述の課題を解決することができない。
【００１７】
前記特許文献１（特開平７−３０１１３号公報）のように９５０℃の高温でファーネスアニールを行ったのではゲート絶縁膜の上下界面に酸化膜が厚く形成されてしまい、ＥＯＴが増加してしまう。
【００１８】
また、前記特許文献２（特開２００２−２６３１７号公報）のように８００℃の高温の熱処理を行ったのでは、ゲート絶縁膜の上下界面に酸化膜が厚く形成され、ＥＯＴが増加すると共に、シリコン基板とゲート絶縁膜との界面に高濃度の窒素領域が形成されてしまい、ＭＩＳトランジスタの移動度を低下させてしまう。
【００１９】
また、前記特許文献３（特開２００３−２４９６４９号公報）のようにゲートをパターニングした後、ゲート絶縁膜を窒化したのでは、シリコン基板とゲート絶縁膜との界面の一部に高濃度の窒素領域が形成されてしまい、ＭＩＳトランジスタの移動度を低下させてしまう。
【００２０】
本発明の目的は、ｈｉｇｈ−ｋ膜を含むゲート絶縁膜を用いたＭＩＳトランジスタの信頼性および特性を向上させることのできる技術を提供することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２３】
本発明は、シリコン基板上に形成された酸化シリコン膜およびその酸化シリコン膜上に形成されたｈｉｇｈ−ｋ膜を含んでなるゲート絶縁膜は、ゲート長方向において中央より側面側で窒素が多く含まれており、かつ、膜厚方向において下面側より上面側で窒素が多く含まれるものである。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２５】
本発明によれば、ｈｉｇｈ−ｋ材料から構成されるゲート絶縁膜を用いたＭＩＳトランジスタの信頼性および特性を向上させることができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
（実施の形態１）
本発明に係る半導体装置の一例として、本実施の形態１では、ＭＩＳ（Metal Insulator Semiconductor）トランジスタを備えた半導体装置について説明する。
【００２８】
図１は、本実施の形態１に係るＭＩＳトランジスタを備えた半導体装置の要部を模式的に示す断面図である。図２は、図１のＭＩＳトランジスタの要部を模式的に示す拡大断面図である。図１および図２に示すように、ＭＩＳトランジスタは、ＳＯＩ（Silicon On Insulator）層１、ゲート絶縁膜２およびゲート電極３から構成されるＭＩＳ構造を有している。例えば、ＭＩＳトランジスタのゲート長は、１０ｎｍ程度であり、ゲート絶縁膜２のＥＯＴは、０．５ｎｍ程度であり、ＳＯＩ層１の厚さは、５ｎｍ程度である。なお、本実施の形態１では、ゲート長を１０ｎｍ程度とした場合について説明するが、ゲート長が１０ｎｍ以下であっても良い。
【００２９】
ＳＯＩ層１は、シリコン基板１１に形成された埋め込み酸化膜（ＢＯＸ：Buried Oxide）１２によって、下部の支持基板１３と絶縁分離された上部の半導体層である。このＳＯＩ層１には、ＭＩＳトランジスタのソース／ドレインとなる低濃度半導体領域１４および高濃度半導体領域１５が形成されている。また、この高濃度半導体領域１５の表面側には、例えばニッケルシリサイド（ＮｉＳｉ）からなるシリサイド１６が形成されており、図示しないが、上部の金属配線層とプラグを介して電気的に接続される。
【００３０】
ゲート電極３は、例えばニッケルシリサイド（ＮｉＳｉ）などの導電性膜からなり、いわゆるメタルゲートを構成するものである。このゲート電極３の側壁には、サイドウォール２２が形成されており、それらゲート電極３およびサイドウォール２２を覆うように、シリコン基板１１上には層間絶縁膜２３が形成されている。
【００３１】
ゲート絶縁膜２は、酸化シリコン膜４およびｈｉｇｈ−ｋ膜５を含んでなる。本実施の形態１では、酸化シリコン膜４として、例えば膜厚が０．３ｎｍ程度のＳｉＯ２膜を適用することができる。また、ｈｉｇｈ−ｋ膜５として、例えばハフニウムを含む酸化物を適用することができる。具体的には、比誘電率が約２０〜２５の酸化ハフニウム（ＨｆＯＸ）を適用することができる。また、この酸化ハフニウムにシリコン（Ｓｉ）またはアルミニウム（Ａｌ）を混合して結晶化温度を上げた材料（ＨｆＡｌＯＸ、ＨｆＳｉＯＸ）を適用しても良い。
【００３２】
ゲート絶縁膜２には、その両端（ソース／ドレイン端）であって、ＳＯＩ層１と接触していない窒素領域２１が、その両端から１ｎｍ程度以下の厚さ（深さ）で形成されている。ゲート絶縁膜２の構造は、ＳＯＩ層１上に酸化シリコン膜４、ｈｉｇｈ−ｋ膜５の順で形成されたスタック構造である。このため、例えば、窒化領域２１は、主にｈｉｇｈ−ｋ膜５の両端側に形成されることとなり、そのゲート絶縁膜２のＳＯＩ層１側では、窒素が含まれていない。なお、図示しないが、ゲート電極３とｈｉｇｈ−ｋ膜５との間に、プロセス起因のｌｏｗ−ｋ膜が形成されないように、ｈｉｇｈ−ｋ膜５より誘電率の高いｈｉｇｈ−ｋ膜を形成しても良い。
【００３３】
この窒素領域２１は、ゲート絶縁膜２中の窒素が勾配を持って分布してなる。図３は、図２のＸ１−Ｘ２線、すなわちゲート絶縁膜２のゲート長方向における窒素濃度分布の一例を示す説明図である。図４は、図２のＹ１−Ｙ２線、すなわちゲート絶縁膜２の膜厚方向における窒素濃度分布の一例を示す説明図である。
【００３４】
本発明に係るゲート絶縁膜２は、図３に示すように、ゲート長方向において中央より側面側（Ｘ１、Ｘ２側）で窒素が多く含まれており、かつ、図４に示すように、膜厚方向においてＳＯＩ層１側（Ｙ２側）よりゲート電極３側（Ｙ１側）で窒素が多く含まれている。ゲート絶縁膜２がこのような窒素領域２１を有することによって、前述の図１８に示した酸化膜１０６の発生を防止することができる。すなわち、前述の図１８に示した半導体装置では、酸化膜１０６とｈｉｇｈ−ｋ膜１０５との界面にトラップが発生しやすく、特にドレイン端で発生するホットキャリアのトラップサイトとなって、ＭＩＳトランジスタの信頼性を低下させるという問題が生じてしまうが、その酸化膜１０６の発生を防止するによって、ＭＩＳトランジスタの信頼性を向上させることができる。
【００３５】
ここで、前記特許文献３（特開２００３−２４９６４９号公報）に係る半導体装置と相違する点を説明する。本発明に係る半導体装置では、ｈｉｇｈ−ｋ膜５の両端ではゲート長方向の窒素濃度の勾配（図３参照）の他に、膜厚方向にも窒素濃度の勾配（図４参照）があり、ＳＯＩ層１との界面（図４のＹ２）では窒素濃度は窒化処理前と同程度である。さらに、ｈｉｇｈ−ｋ膜５の両端であってもＳＯＩ層１界面付近では窒素濃度が高くない。
【００３６】
また、前記特許文献３に係る半導体装置では、ソース／ドレインを露出した後、ゲート絶縁膜の窒化処理を行うので、そのソース／ドレインも窒化されてしまうが、本発明に係る半導体装置では、ソース／ドレイン上にゲート絶縁膜を存在させた状態でゲート絶縁膜の窒化処理を行った後、ソース／ドレインを露出するので、窒化されない。
【００３７】
また、本発明では、ゲート長が１０ｎｍ以下のＭＩＳトランジスタを対象としているため、前記特許文献３に記載されている窒化領域（高濃度領域）のゲート長方向（横方向）の幅（深さ、厚さ）が５ｎｍ程度では、ゲート絶縁膜全体が高濃度に窒化されてしまう。一方、本発明では、窒素領域の厚さ（深さ）を１ｎｍ程度で十分としている。
【００３８】
このように本発明に係る半導体装置と前記特許文献３に係る半導体装置とは相違するものである。また、本発明に係る半導体装置では、前述したような窒素領域２１を有することによって、前記特許文献３に係る半導体装置にはないＭＩＳトランジスタの特性を向上させることができる。具体的に、図５および図６を参照して説明する。
【００３９】
図５は、ゲート絶縁膜の中央より側面側に窒素濃度の高い窒素領域を有するＭＩＳトランジスタを説明するための断面図であり、（ａ）は窒素領域を有しない場合、（ｂ）はソース端にのみ窒素領域を有する場合、（ｃ）はドレイン端にのみ窒素領域を有する場合、（ｄ）はソース端・ドレイン端に窒素領域を有する場合を示す。図６は、図５で示したそれぞれのＭＩＳトランジスタ（ａ）〜（ｄ）のドレイン電流特性（実線）を示す説明図である。
【００４０】
図５において、ＭＩＳトランジスタ（ｂ）〜（ｄ）は、ゲート長Ｌｇ方向の窒素領域２１の幅をそれぞれ１ｎｍ程度とし、窒素領域２１のゲート絶縁膜２のＥＯＴを０．１ｎｍ程度としている。なお、ＭＩＳトランジスタ（ａ）〜（ｄ）の共通条件として、ゲート長Ｌｇを１０ｎｍ程度、ゲート絶縁膜２のＥＯＴを０．５ｎｍ程度、ＳＯＩ層１の厚さを５ｎｍ程度と同一としている。また、高濃度窒素領域はソース端あるいはドレイン端の１ｎｍ程度の領域とし、そこのＥＯＴを０．１ｎｍ程度とした。
【００４１】
図６に示すように、ＭＩＳトランジスタの特性には、オン状態のドレイン電流Ｉｄが増大、オフ状態のドレイン電流Ｉｄの低減が求められる。すなわち、ＭＩＳトランジスタのオン・オフ電流比を大きくすることが求められる。さらに、オフ状態（例えば、Ｖｇ＝０Ｖ）でドレイン電流Ｉｄを低減することができれば、より消費電力を低減することができる。
【００４２】
図５で示したＭＩＳトランジスタ（ａ）〜（ｄ）では、図６に示すように、オン状態のドレイン電流は、同程度の特性である。一方、ゲート絶縁膜２に窒素領域を有しないＭＩＳトランジスタ（ａ）に対し、窒素領域２１を有するＭＩＳトランジスタのオフ状態のドレイン電流Ｉｄが、低減している。さらに、ソース（Ｓ）端／ドレイン（Ｄ）端に窒素領域２１を有するＭＩＳトランジスタ（ｄ）では、オフ状態のドレイン電流Ｉｄがより低減している。したがって、ゲート絶縁膜２がこのような窒素領域２１を有することによって、ＭＩＳトランジスタの特性を向上させることができる。
【００４３】
このように窒素領域２１をソース端／ドレイン端に形成することによって、本発明に係るＭＩＳトランジスタを備えた半導体装置は、以下に説明する効果を得ることができる。まず、ゲート絶縁膜２のソース端／ドレイン端ではＥＯＴが小さくなるため、短チャネル効果を抑制することができ、このためＭＩＳトランジスタのオン・オフ電流比を大きくすることができる。
【００４４】
また、ゲート絶縁膜２の中央では窒素濃度が低いため、その中央下では移動度が高く保たれ、このためドレイン電流Ｉｄを大きくすることができる。
【００４５】
さらに、前述したように、製造工程中に拡散してくる酸素を、ゲート絶縁膜２の端（露出側）に形成された窒化領域２１によって遮断するため、ｈｉｇｈ−ｋ膜とゲート電極３との間に酸化膜を形成するのを防止できる。すなわち、プロセス起因の酸化膜を形成させずＥＯＴ増加を抑制することによって、短チャネル効果を抑制することができ、このためＭＩＳトランジスタのオン・オフ電流比を大きくすることができる。
【００４６】
したがって、本発明によれば、ｈｉｇｈ−ｋ材料から構成されるゲート絶縁膜を用いたＭＩＳトランジスタの信頼性および特性を向上させることができる。
【００４７】
次に、本実施の形態１に係る半導体装置の製造方法の一例について図７〜図１２を参照して説明する。図７〜図１２は、本実施の形態１における製造工程中の半導体装置の要部を模式的に示す断面図である。
【００４８】
まず、図７に示すような支持基板１３、埋め込み酸化膜１２およびＳＯＩ（Silicon On Insulator）層１を備えたシリコン基板１１を準備し、シリコン基板１１の主面上に酸化シリコン膜４を形成した後、酸化シリコン膜４上にｈｉｇｈ−ｋ膜５を形成する。この酸化シリコン膜４を形成するには、例えばシリコン基板１１の表面を熱酸化する。また、ｈｉｇｈ−ｋ膜５を形成するには、例えばＡＬＤ法によって、ｈｉｇｈ−ｋ膜であるＨｆＡｌＯＸ膜を堆積する。なお、ｈｉｇｈ−ｋ膜として、ＨｆＯＸ、ＨｆＳｉＯＸ膜などのハフニウムを含む酸化物であっても良い。
【００４９】
続いて、ｈｉｇｈ−ｋ膜５上に多結晶あるいはアモルファスシリコン膜３ａを形成した後、図８に示すように、フォトレジストマスクまたはハードマスクからなるマスク３０を用いて多結晶あるいはアモルファスシリコン膜３ａを選択的にエッチングして、ｈｉｇｈ−ｋ膜５の表面を露出する。ここで、多結晶あるいはアモルファスシリコン膜３ａはゲート長が１０ｎｍ以下であっても調整することができる。また、図８では、ｈｉｇｈ−ｋ膜５もエッチングされている場合を示すが、少なくともｈｉｇｈ−ｋ膜５の表面が露出していれば良い。
【００５０】
続いて、図９に示すように、多結晶あるいはアモルファスシリコン膜３ａ下の少なくともｈｉｇｈ−ｋ膜５に窒素領域２１を形成する。例えば、ｈｉｇｈ−ｋ膜５と酸化シリコン膜４との和の物理膜厚が１．５ｎｍ〜２ｎｍ程度の場合、露出したｈｉｇｈ−ｋ膜５の表面から例えば１ｎｍ程度の深さで窒化処理する。１ｎｍ程度の深さの窒化処理であれば、低温プロセスによって容易に行うことができる。すなわち、この窒化処理には、例えばＮ２、ＮＯ、Ｎ２Ｏ、ＮＨ３を含んだ雰囲気中でのアニール処理あるいはプラズマ窒化処理を行うことができる。なお、ＳＯＩ層１の窒化によるＭＩＳトランジスタの特性に悪影響を及ぼさないように、ＳＯＩ層１まで窒化しないようにする。
【００５１】
このゲート絶縁膜２の窒化処理は、前述したように、多結晶あるいはアモルファスシリコン膜３ａを選択エッチングに続くプロセスとして、エッチング装置内で行うこともできる。
【００５２】
続いて、露出したｈｉｇｈ−ｋ膜５およびその下の酸化シリコン膜４をウエットエッチングし、図１０に示すように、ｈｉｇｈ−ｋ膜５および酸化シリコン膜４を含んでなるゲート絶縁膜２を形成する。すなわち、ゲート絶縁膜２は、シリコン基板１１の平面方向（ゲート長方向）において中央より側面側で窒素が多く含まれており、かつ、膜厚方向において下面側より上面側で窒素が多く含まれることとなる。
【００５３】
続いて、図１１に示すように、ＳＯＩ層１に不純物をイオン注入して低濃度半導体領域１４を形成した後、図１２に示すように、多結晶あるいはアモルファスシリコン膜３ａの側壁にサイドウォールスペーサ２２を形成する。サイドウォールスペーサ２２は、ＳＯＩ層１上にＣＶＤ法で酸化シリコン膜を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成する。次いで、ＳＯＩ層１に不純物をイオン注入し、シリコン基板１１を熱処理してこれらの不純物を拡散させることにより、高濃度半導体領域１５を形成する。
【００５４】
続いて、多結晶あるいはアモルファスシリコン膜３ａおよび高濃度半導体領域１５の表面をシリサイド化し、それぞれゲート電極３およびシリサイド１６を形成する。このゲート電極３およびシリサイド１６を形成するには、例えばシリコン基板１１上にニッケル（Ｎｉ）を堆積し、熱処理することでニッケルシリサイド（ＮｉＳｉ）を形成する。これまでの工程によって、ＭＩＳトランジスタが形成される。
【００５５】
続いて、シリコン基板１１上にＣＶＤ法で酸化シリコン膜からなる層間絶縁膜を堆積した後、高濃度半導体領域１５の上部にコンタクトホールを形成し、そのコンタクトホールの内部にタングステンプラグを埋め込んだ後、例えば他の半導体素子と電気的に接続される金属配線層を層間絶縁膜上に形成することによって半導体装置が得られる。
【００５６】
（実施の形態２）
本発明に係る半導体装置の一例として、本実施の形態２では、ＭＩＳトランジスタを備えた半導体装置について説明する。
【００５７】
本発明の実施の形態２に係る半導体装置は、前記実施の形態１で示したＭＩＳトランジスタを備えた半導体装置と、ｈｉｇｈ−ｋ膜に適用する材料が相違するのみである。すなわち、前記実施の形態１では、ｈｉｇｈ−ｋ膜にＨｆＯＸ、ＨｆＡｌＯＸおよびＨｆＳｉＯＸなどのハフニウム（Ｈｆ）を含む酸化物を適用したが、本実施の形態２では、Ｌａ２Ｏ３、Ｙ２Ｏ３などの希土類酸化物を適用することのみ相違する。
【００５８】
本実施の形態２に係る半導体装置は、例えば図１で示したように、シリコン基板１１上に形成された酸化シリコン膜４およびその酸化シリコン膜４上に形成されたｈｉｇｈ−ｋ膜５を含んでなるゲート絶縁膜２を有し、そのゲート絶縁膜２は、窒素領域２１を有する。すなわち、本実施の形態２のＭＩＳトランジスタでは、ゲート長方向において中央より側面側で窒素が多く含まれており、かつ、膜厚方向において下面側より上面側で窒素が多く含まれるものである。
【００５９】
また、本実施の形態２に係る半導体装置の製造方法では、図９から図１０へ移る製造過程において、ゲート絶縁膜２を形成するためにウエットエッチングを行うものである。
【００６０】
例えば０．５ｎｍ以下のＥＯＴを実現するために、ｈｉｇｈ−ｋ膜にＬａ２Ｏ３、Ｙ２Ｏ３などの希土類酸化物を用いた場合、その希土類酸化物が吸湿しやすいため、ＭＩＳトランジスタの信頼性や特性が低下してしまう。また、吸湿しやすいため、ウエット処理が困難である。
【００６１】
しかしながら、ゲート絶縁膜２に窒素領域２１を設けることによって、希土類酸化膜の吸湿を低減することができる。また、ゲート絶縁膜２に窒素領域２１を設けることによって、図９から図１０へ移る製造過程においてゲート絶縁膜２を形成するために、ウエットエッチングを行うことができる。
【００６２】
したがって、希土類酸化膜からなるｈｉｇｈ−ｋ膜を含むゲート絶縁膜を用いたＭＩＳトランジスタの信頼性および特性を向上させることができる。
【００６３】
（実施の形態３）
本発明に係る半導体装置の一例として、本実施の形態３では、ＭＩＳトランジスタのチャネルにフィン（Ｆｉｎ）型構造を用いたＦｉｎＦＥＴを備えた半導体装置について説明する。
【００６４】
本実施の形態３に係る半導体装置の製造方法の一例について図１３〜図１７を参照して説明する。図１３〜図１７は、本実施の形態３における製造工程中の半導体装置の要部を模式的に示す斜視図である。
【００６５】
まず、図１３に示すような支持基板６３、埋め込み酸化膜６２およびＳＯＩ（Silicon On Insulator）層５１を備えたシリコン基板６１を準備する。
【００６６】
続いて、図１４に示すように、Ｆｉｎ加工をする。すなわち、ＳＯＩ層５１を選択的にエッチングする。
【００６７】
続いて、図１５に示すように、ＳＯＩ層５１を覆うように、シリコン基板６１の表面上にゲート絶縁膜５２を堆積し、そのゲート膜５２上に多結晶シリコン、アモルファスシリコン、あるいは導電性膜５３ａを堆積する。ここで、ゲート絶縁膜５２は、酸化シリコン膜と、その酸化シリコン膜上のｈｉｇｈ−ｋ膜とのスタック構造を有する。このｈｉｇｈ−ｋ膜には、ＨｆＯＸ、ＨｆＡｌＯＸ、ＨｆＳｉＯＸなどのハフニウムを含む酸化物およびＬａ２Ｏ３、Ｙ２Ｏ３などの希土類酸化物を適用することができる。
【００６８】
続いて、図１６に示すように、ゲート加工をする。すなわち、多結晶シリコン、アモルファスシリコン、あるいは導電性膜５３ａを選択的にエッチングしてゲート電極５３を形成する。
【００６９】
続いて、ゲート電極５３下のゲート絶縁膜５２に窒素領域を形成する。例えば、ゲート絶縁膜５２の厚さが１．５ｎｍ〜２ｎｍ程度の場合、露出したｈｉｇｈ−ｋ膜の表面から例えば１ｎｍ程度の深さで窒化処理する。１ｎｍ程度の深さの窒化処理であれば、低温プロセスによって行うことができる。すなわち、この窒化処理には、例えばＮ２、ＮＯ、Ｎ２Ｏ、ＮＨ３を含んだ雰囲気中でのアニール処理あるいはプラズマ窒化処理を行うことができる。なお、ＳＯＩ層５１の窒化によるＦｉｎＦＥＴの特性に悪影響を及ぼさないように、ＳＯＩ層５１まで窒化しないようにする。
【００７０】
続いて、図１７に示すように、露出しているゲート絶縁膜５２を、ウエットエッチングによって除去する。以降、イオン注入、活性化などを行い、ＦｉｎＦＥＴが完成する。
【００７１】
このようにＦｉｎＦＥＴは、ＳＯＩ層５１（フィン）から形成されるチャネルは、両側からゲート電極５３で挟まれた形になるため、ダブルゲート構造を有することとなる。ダブルゲート構造にすることによって、チャネル長の微細化と共に、ドレイン電流特性を向上することができる。
【００７２】
また、チャネルをフィン構造とすることによって、不純物によらない短チャネル効果を抑制することができる。さらに、ＳＯＩ層５１には不純物をイオン注入する必要がないため、ＭＩＳトランジスタの特性を劣化させない。
【００７３】
また、製造工程中に拡散してくる酸素を、ゲート絶縁膜５２の端（露出側）に形成された窒化領域によって遮断するため、ｈｉｇｈ−ｋ膜とゲート電極５３との間に酸化膜を形成するのを防止できる。すなわち、プロセス起因の酸化膜を形成させずＥＯＴ増加を抑制することができる。
【００７４】
したがって、本発明によれば、ｈｉｇｈ−ｋ材料から構成されるゲート絶縁膜を用いたＭＩＳトランジスタの信頼性および特性を向上させることができる。
【００７５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７６】
例えば、前記実施の形態では、ＭＩＳトランジスタが形成される半導体基板に埋め込み酸化膜上にＳＯＩ層を有する半導体基板に適用した場合について説明したが、バルク単結晶シリコンからなる半導体基板にも適用することができる。
【産業上の利用可能性】
【００７７】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施の形態１に係るＭＩＳトランジスタを備えた半導体装置の要部を模式的に示す断面図である。
【図２】図１のＭＩＳトランジスタの要部を模式的に示す拡大断面図である。
【図３】図２のＸ１−Ｘ２線における窒素濃度分布の一例を示す説明図である。
【図４】図２のＹ１−Ｙ２線における窒素濃度分布の一例を示す説明図である。
【図５】図５は、ゲート絶縁膜の中央より側面側に窒素濃度の高い窒素領域を有するＭＩＳトランジスタを説明するための断面図であり、（ａ）は窒素領域を有しない場合、（ｂ）はソース端にのみ窒素領域を有する場合、（ｃ）はドレイン端にのみ窒素領域を有する場合、（ｄ）はソース端・ドレイン端に窒素領域を有する場合を示す。
【図６】図６は、図５で示したそれぞれのＭＩＳトランジスタ（ａ）〜（ｄ）のドレイン電流特性を示す説明図である。
【図７】本実施の形態１における製造工程中の半導体装置の要部を模式的に示す断面図である。
【図８】図７に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図９】図８に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１０】図９に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１１】図１０に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１２】図１１に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１３】本実施の形態３における製造工程中の半導体装置の要部を模式的に示す斜視図である。
【図１４】図１３に続く製造工程中の半導体装置の要部を模式的に示す斜視図である。
【図１５】図１４に続く製造工程中の半導体装置の要部を模式的に示す斜視図である。
【図１６】図１５に続く製造工程中の半導体装置の要部を模式的に示す斜視図である。
【図１７】図１６に続く製造工程中の半導体装置の要部を模式的に示す斜視図である。
【図１８】本発明者らが検討した半導体装置の要部を模式的に示す断面図である。
【符号の説明】
【００７９】
１      ＳＯＩ層（半導体層）
２      ゲート絶縁膜
３      ゲート電極
３ａ    多結晶あるいはアモルファスシリコン膜
４      酸化シリコン膜
５      ｈｉｇｈ−ｋ膜
１１    シリコン基板
１２    埋め込み酸化膜
１３    支持基板
１４    低濃度半導体領域
１５    高濃度半導体領域
１６    シリサイド
２１    窒素領域
２２    サイドウォール
２３    層間絶縁膜
３０    マスク
５１    ＳＯＩ層
５３ａ  多結晶シリコン、アモルファスシリコン、あるいは導電性膜
６１    シリコン基板
６２    埋め込み酸化膜
６３    支持基板
１０１  ＳＯＩ層
１０２  ゲート絶縁膜
１０３  ゲート電極
１０４  酸化シリコン膜
１０５  ｈｉｇｈ−ｋ膜
１０６  酸化膜
【図１】
0005126930.tif 000002
【図２】
0005126930.tif 000003
【図３】
0005126930.tif 000004
【図４】
0005126930.tif 000005
【図５】
0005126930.tif 000006
【図６】
0005126930.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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