(57)【特許請求の範囲】
【請求項１】
電界効果トランジスタであって、
基板上の半導体ボディを備え、前記半導体ボディは、上面、対向する側壁、および上部コーナを有し、さらに、
前記半導体ボディと前記基板の間の誘電体層と、
前記上面上の第１ゲート誘電体層と、
前記対向する側壁上の第２ゲート誘電体層と、
前記第１ゲート誘電体層および前記第２ゲート誘電体層に隣接する前記上部コーナのところの第３ゲート誘電体層とを備え、前記第１ゲート誘電体層および前記第２ゲート誘電体層はともに、前記第３ゲート誘電体層よりも厚い、トランジスタ。
【請求項２】
電界効果トランジスタであって、
基板上の半導体ボディを備え、
前記半導体ボディは、上面、対向する側壁、および上部コーナを有し、
前記半導体ボディは、チャネル領域と、前記チャネル領域に隣接する前記上部コーナにソース／ドレイン領域とを備え、さらに、
前記半導体ボディと前記基板の間の誘電体層と、
前記上面上の第１ゲート誘電体層と、
前記対向する側壁上の第２ゲート誘電体層と、
前記第１ゲート誘電体層および前記第２ゲート誘電体層に隣接する前記上部コーナのところの第３ゲート誘電体層とを備え、前記第１ゲート誘電体層および前記第２ゲート誘電体層はともに、前記第３ゲート誘電体層よりも厚い、トランジスタ。
【請求項３】
前記上部コーナにおける前記ソース／ドレイン領域はソース／ドレイン拡張領域を有し、前記半導体ボディはさらに、対向する端部を有し、前記対向する端部にソース／ドレイン拡散領域を備える、請求項２に記載のトランジスタ。
【請求項４】
前記第１ゲート誘電体層および前記第２ゲート誘電体層は、前記第３ゲート誘電体層よりも少なくとも３倍厚い、請求項１又は２に記載のトランジスタ。
【請求項５】
前記第２ゲート誘電体層の高さは、前記対向する側壁の高さの少なくとも１／３である、請求項１又は２に記載のトランジスタ。
【請求項６】
前記第１ゲート誘電体層の幅は、前記上面の幅の少なくとも１／３である、請求項１又は２に記載のトランジスタ。
【請求項７】
電界効果トランジスタを形成する方法であって、
半導体層の上面上の第１誘電体材料をパターン化して第１ゲート誘電体層を形成するステップと、
前記第１ゲート誘電体層に隣接してスペーサを形成するステップと、
前記半導体層の方向性エッチングを実施して、前記第１ゲート誘電体層および前記スペーサの下に半導体ボディを形成するステップと、
前記半導体ボディの対向する側壁上に第２ゲート誘電体層を形成するステップと、
前記第１ゲート誘電体層および前記第２ゲート誘電体層に隣接する前記半導体ボディの上部コーナのところに第３ゲート誘電体層を形成するステップとを含み、前記第１ゲート誘電体層および前記第２ゲート誘電体層はともに、前記第３ゲート誘電体層よりも厚く形成される、方法。
【請求項８】
電界効果トランジスタを形成する方法であって、
半導体層の上面上の第１誘電体材料をパターン化して第１ゲート誘電体層を形成するステップと、
前記第１ゲート誘電体層に隣接してスペーサを形成するステップと、
前記半導体層の方向性エッチングを実施して、前記第１ゲート誘電体層および前記スペーサの下に半導体ボディを形成するステップと、
前記半導体ボディの対向する側壁上に第２ゲート誘電体層を形成するステップと、
前記第１ゲート誘電体層および前記第２ゲート誘電体層に隣接する前記半導体ボディの上部コーナのところに第３ゲート誘電体層を形成するステップとを含み、前記第１ゲート誘電体層および前記第２ゲート誘電体層はともに、前記第３ゲート誘電体層よりも厚く形成され、さらに、
前記半導体ボディ上でゲート導体をパターン化するステップと、
前記ゲート導体に隣接する前記上部コーナをドープしてソース／ドレイン領域を形成するステップとを含む、方法。
【請求項９】
前記ドープするステップは、注入工程を実施するステップ、外方拡散工程を実施するステップ、および注入工程と外方拡散工程の組合せを実施するステップの１つを含む、請求項８に記載の方法。
【請求項１０】
前記ドープするステップの前に、前記半導体ボディの対向する端部のところの前記上面から前記第１誘電体層および前記第３ゲート誘電体層を除去し、任意選択で、前記ゲート導体に隣接する前記半導体ボディの前記上部コーナから前記第３ゲート誘電体層を除去し、そのため、前記ドープするステップにより、前記ゲート導体に隣接する前記上部コーナおよび前記対向する端部にドーパントが導入され、それによって、それぞれソース／ドレイン拡張領域およびソース／ドレイン拡散領域が形成されるステップをさらに含む、請求項８に記載の方法。
【請求項１１】
前記第２ゲート誘電体層を形成する前記ステップは、
前記第１ゲート誘電体層の材料と異なる第２誘電体層の材料を被着させるステップと、
選択的方向性エッチングを実施して、前記第１ゲート誘電体層および前記スペーサから前記第２誘電体材料を除去し、前記スペーサを除去し、前記上部コーナのところの前記対向する側壁から前記第２誘電体材料を除去するステップとを含み、
前記対向する側壁上の前記第２誘電体材料の残りの部分が前記第２ゲート誘電体層を形成する、請求項７又は８に記載の方法。
【請求項１２】
前記第２ゲート誘電体層を形成する前記ステップは、
前記スペーサを除去するステップと、
前記第１ゲート誘電体層の材料と異なる第２誘電体材料を被着させるステップと、
選択的方向性エッチングを実施して、前記第１ゲート誘電体層および前記上部コーナのところの前記対向する側壁から前記第２誘電体材料を除去するステップとを含み、
前記対向する側壁上の前記第２誘電体材料の残りの部分が前記第２ゲート誘電体層を形成する、請求項７又は８に記載の方法。
【請求項１３】
前記第３ゲート誘電体層を形成する前記ステップは、前記上部コーナのところの前記半導体ボディ上に酸化物層を成長させるステップを含む、請求項７又は８に記載の方法。
【請求項１４】
前記酸化物層の成長は、前記第３ゲート誘電体層が前記第２ゲート誘電体層の厚さの約１／３未満の厚さで形成されるように制御する、請求項１３に記載の方法。
【請求項１５】
前記第１ゲート誘電体層は、前記第１ゲート誘電体層の幅が前記上面の幅の少なくとも１／３になるように形成され、前記第２ゲート誘電体層は、前記第２ゲート誘電体層の高さが前記対向する側壁の高さの少なくとも１／３になるように形成される、請求項７又は８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電界効果トランジスタに関し、より詳細には、トライ・ゲート型電界効果トランジスタ構造およびその構造を形成する方法に関する。
【背景技術】
【０００２】
集積回路設計における決定はしばしば、デバイスの拡張性および製造効率に左右される。例えば、フィン型ＦＥＴまたはトライ・ゲート型ＦＥＴなど、複数ゲート非プレーナ型電界効果トランジスタ（ＦＥＴ）は、プレーナ型ＦＥＴに比べて駆動電流が高速であり、短チャネル効果が低減されるスケーリングされたデバイスを提供するために開発されたものである。フィン型ＦＥＴは、チャネル領域が、対向する端部にソース／ドレイン領域を備えた薄い半導体フィンの中央に形成される非プレーナ型トランジスタである。ゲートは、チャネル領域に隣接する半導体フィンの対向する側壁上に形成される。トライ・ゲート型ＦＥＴは、フィン型ＦＥＴの構造に類似の構造を有する。ただし、半導体フィンの幅および高さは、上面および対向する側壁を含めて、チャネル領域の３方の側面上にゲートを形成し得るようにする。トライ・ゲート型ＦＥＴでは、プレーナ型ＦＥＴに比べてさらに性能が強化され、特に、上面と対向する側壁とが交わるチャネルのコーナ部を取り囲むゲートの２次元効果のために、ゲートがより良好に制御される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、この性能上の利点は、高い寄生容量を示すチャネル領域の上面および対向する側壁のところにそれぞれ存在する水平および垂直のチャネル面によって減少する。チャネル・コーナ部の電流搬送能力を強調し、チャネル面に現れる寄生容量を最小限に抑えるトライ・ゲート型ＦＥＴを提供することが、先行技術と比べて有利になろう。
【課題を解決するための手段】
【０００４】
トライ・ゲート型ＦＥＴのチャネル・コーナ部における電流を強調し、同時に、水平および垂直のチャネル面内の電流を抑制するために、改善されたトライ・ゲート型電界効果トランジスタ（ＦＥＴ）および関連するトライ・ゲート型ＦＥＴ形成方法の実施形態を開示する。このトライ・ゲート型ＦＥＴは、チャネル領域と、このチャネル領域の両側にソース／ドレイン領域とを有するフィン形半導体ボディを備える。薄いゲート誘電体層は、チャネル領域内の半導体ボディの上部コーナの周りを取り囲み、厚いゲート誘電体層は、チャネル領域内の半導体ボディの上面および対向する側壁上に位置決めされる。チャネル・コーナ部における電流をさらに強調し、垂直および水平のチャネル面内の電流を抑制するために、チャネル領域のすぐ隣のソース／ドレイン領域は、半導体ボディの上部コーナにのみ配置される。
【０００５】
より具体的には、トライ・ゲート型ＦＥＴの実施形態は、基板上に半導体ボディを備える。この半導体ボディは、フィン形とすることができ、対向する側壁および端部、ならびに、上面および上面と対向する側壁との接合部のところの上部コーナを有し得る。
【０００６】
このトランジスタはさらに、上面上の第１ゲート誘電体層と、対向する側壁上の第２ゲート誘電体層と、上部コーナのところの第３ゲート誘電体層とを備えることができる。具体的には、このトランジスタは、チャネル領域内の半導体ボディの上面上に比較的厚い第１ゲート誘電体層を備えることができる。第１ゲート誘電体層の幅は、半導体ボディの幅の少なくとも１／３とし得る。同様に、このトランジスタは、チャネル領域内の半導体ボディの対向する側壁上に、比較的厚い第２ゲート誘電体層を備えることができる。第２ゲート誘電体層の高さは、半導体ボディの高さの少なくとも１／３とし得る。このトランジスタは、チャネル領域内の半導体ボディの上部コーナの周りを取り囲む比較的薄い第３ゲート誘電体層を、第１ゲート誘電体層と第２ゲート誘電体層の間の上面および対向する側壁にそれぞれ位置決めされるように備えることもできる。これらのゲート誘電体層はそれぞれ、異なる誘電体材料から形成することができ、異なる厚さとし得る。ただし、チャネル面内の電流が抑制され、チャネル・コーナ部における電流が強調されるように、第１および第２のゲート誘電体層はそれぞれ、第３ゲート誘電体層よりも厚く（例えば、少なくとも約３倍厚く）すべきである。
【０００７】
このトランジスタはさらに、これら３つの誘電体層のそれぞれの上に形成されたゲート導体を備えることができる。このゲート導体は、半導体ボディの対向する端部間の中央とすることもできるし、中央からずらすこともでき、このゲート導体により、半導体ボディ内でトランジスタのチャネル領域が画定される。
【０００８】
このトランジスタは、半導体ボディ内にソース／ドレイン領域を備えることもできる。具体的には、このトランジスタは、ゲート導体に隣接する半導体ボディの上部コーナのところに、ドープしたソース／ドレイン領域を備えることができる。これらのソース／ドレイン領域は、ゲート導体から半導体ボディの対向する端部に延びるソース／ドレイン拡散領域を含み得る。あるいは、ゲート導体に隣接する半導体ボディの上部コーナにおける第１低濃度のドーパントにより、ソース／ドレイン拡張領域を画定することができ、半導体ボディの対向する端部における第２高濃度のドーパントにより、ソース／ドレイン拡散領域を画定することができる。
【０００９】
上記で説明したように、トライ・ゲート型電界効果トランジスタを形成する方法の実施形態は、まず、半導体層上に比較的厚い第１誘電体材料を被着させるステップを含む。この第１誘電体材料は、半導体層の上面上でリソグラフィによりパターン化され、それによって第１ゲート誘電体層が形成される。次いで、この第１ゲート誘電体層に隣接して、特に、第１ゲート誘電体層の側壁に隣接して側壁スペーサが形成される。これらのスペーサおよび第１ゲート誘電体材料の幅は、第１ゲート誘電体層の幅が、その後で形成される半導体ボディの幅の少なくとも１／３になるように制御すべきである。
【００１０】
これらの側壁スペーサを形成した後で、半導体層に選択的な方向性エッチング工程を実施して、第１ゲート誘電体層および側壁スペーサの下に半導体ボディを形成する。任意選択で、この半導体ボディが形成された後で、側壁スペーサを選択的に除去し得る。
【００１１】
次いで、半導体ボディの対向する側壁上に第２ゲート誘電体層を形成する。第２ゲート誘電体層の形成は、第１誘電体材料と異なる材料であるか、または第１誘電体材料と異なる厚さを有する、あるいはその両方の第２誘電体材料を被着させることによって実現し得る。第１ゲート誘電体層から側壁スペーサを除去せず、側壁スペーサが第２誘電体材料と同じ材料で形成されている場合、半導体ボディの対向する側壁上、側壁スペーサ上、および第１ゲート誘電体層上に第２誘電体材料の比較的厚いブランケット層を被着させることができる。次いで、選択的方向性エッチング工程を実施して、第１ゲート誘電体層および側壁スペーサから第２誘電体材料を除去し、側壁スペーサを完全に除去し、上部コーナのところの半導体ボディの対向する側壁から第２誘電体材料を除去し得る。この方向性エッチング工程は、対向する側壁上の第２誘電体材料の残りの部分が第２ゲート誘電体層を形成し、第２ゲート誘電体層の高さが対向する側壁の高さの少なくとも１／３になるように制御することができる。
【００１２】
あるいは、第１ゲート誘電体層から側壁スペーサを除去する場合、第２誘電体材料のブランケット層は、対向する側壁および半導体ボディの上面の露出部分、ならびに第１ゲート誘電体層の上に被着させることができる。次いで、選択的方向性エッチング工程を実施して、第１ゲート誘電体層、ならびに上部コーナのところの半導体ボディの上面および対向する側壁から第２誘電体材料を除去し得る。この場合も、この方向性エッチング工程は、対向する側壁上の第２誘電体材料の残りの部分が第２ゲート誘電体層を形成し、第２ゲート誘電体層の高さが対向する側壁の高さの少なくとも１／３になるように制御し得る。
【００１３】
第１および第２のゲート誘電体層が形成された後で、上記で説明したように、上面上の第１ゲート誘電体層および対向する側壁上の第２ゲート誘電体層に隣接する半導体ボディの露出した上部コーナのところに第３ゲート誘電体層を形成し得る。具体的には、第３ゲート誘電体層は、上部コーナの周りの半導体ボディ上に酸化物層を成長させることによって形成し得る。この酸化物層の成長は、第３ゲート誘電体層が、第１ゲート誘電体層の厚さの、または第２ゲート誘電体層の厚さの、あるいはその両方の厚さの約１／３未満の厚さで形成されるように制御し得る。
【００１４】
各ゲート誘電体層が形成された後で、これらのゲート誘電体層全体にわたって半導体ボディ上にゲート導体を被着させ、リソグラフィによりパターン化することができる。このパターン化したゲート導体は、半導体ボディの対向する端部間の中央とすることもできるし、中央からずらすこともでき、それによってこのＦＥＴのチャネル領域が画定される。
【００１５】
ゲート導体が形成された後で、注入工程、外方拡散工程、または注入工程と外方拡散工程の組合せのいずれかによって半導体ボディ内にソース／ドレイン領域を形成し得る。
【００１６】
本発明の一実施形態では、得られるトライ・ゲート型ＦＥＴのチャネル・コーナ部をさらに強調し、チャネル面を抑制するために、ゲート導体に隣接する半導体ボディの上部コーナのところに（だけ）ソース／ドレイン領域を形成し得る。例えば、ゲート導体から対向する端部に延び、ゲート導体または厚いゲート誘電体層（すなわち、第１および第２のゲート誘電体層）によって遮られない半導体ボディの上部コーナにドーパントを注入して、ソース／ドレイン拡散領域を形成し得る。あるいは、半導体ボディの上部コーナのところに前に成長させた（ゲート導体によって遮られない）酸化物層（すなわち、第３ゲート誘電体層）を選択的に除去し得る。次いで、高ドープ・レベルの被膜を被着させて、この被膜から、ゲート導体から対向する端部までの上部コーナのところの露出した半導体ボディ内にドーパントを外方拡散させることができる。
【００１７】
本発明の別の実施形態では、得られるトライ・ゲート型ＦＥＴのチャネル・コーナ部をさらに強調し、チャネル面を抑制するために、ゲート導体に隣接する上部コーナのところにソース／ドレイン拡張領域を形成することができ、半導体ボディの対向する端部全体にわたって深いソース／ドレイン拡散領域を形成することができる。例えば、対向する端部のところの半導体ボディの上面上の第１ゲート誘電体層および酸化物層（すなわち、第３ゲート誘電体層）の一部を選択的に除去し得る。次いで、ゲート導体に隣接する半導体ボディの上部コーナに第１低濃度のドーパントを注入してソース／ドレイン拡張領域が形成され、半導体ボディの対向する端部に第２高濃度のドーパントを注入してソース／ドレイン拡散領域が形成されるように注入工程を実施し得る。あるいは、対向する端部から酸化物層を除去することに加えて、上部コーナからも酸化物層を選択的に除去することができる。次いで、ドーパントが上部コーナおよび対向する端部のところの露出した半導体内に外方拡散し得るように、高ドープ・レベルの被膜を被着させることができる。この外方拡散工程は、第１低濃度のドーパントがゲート導体に隣接する半導体ボディの上部コーナ内に外方拡散してソース／ドレイン拡張領域が形成され、第２高濃度のドーパントが半導体ボディの対向する端部内に外方拡散してソース／ドレイン拡散領域が形成されるように制御し得る。あるいは、上記で説明した注入工程と外方拡散工程を組み合わせることによって、ソース／ドレイン拡張領域および深いソース／ドレイン拡散領域内で異なるドープ・レベルを実現し得る。
【００１８】
本発明の実施形態の上記その他の態様は、以下の説明と添付の図面を併せ読めばよりよく認識かつ理解されよう。ただし、本発明の好ましい実施形態およびそれらの多くの特定の細部を示す以下の説明は、説明するためのものであり、限定するためのものではないことを理解されたい。本発明の趣旨から逸脱することなく、本発明の実施形態の範囲内で多くの変更および改変を加えることができる。本発明の実施形態は、このようなすべての改変形態を含む。
【００１９】
本発明の実施形態は、図面を参照した以下の詳細な説明からよりよく理解されよう。
【発明を実施するための最良の形態】
【００２０】
添付の図面に示し、以下の説明で詳しく述べる非限定的な実施形態を参照して、本発明の実施形態ならびにそれらの様々な特徴および有利な細部をより詳細に説明する。これらの図面に示す特徴は必ずしも実寸に比例していないことに留意されたい。本発明の実施形態が不必要に不明瞭にならないように、周知のコンポーネントおよび処理技術の説明は割愛する。本明細書で用いる実施例は、単に、本発明の実施形態を実施し得る方式の理解を容易にし、さらに当業者が本発明の実施形態を実施し得るようにするためのものである。したがって、これらの実施例が本発明の実施形態の範囲を限定すると解釈すべきではない。
【００２１】
先に述べたように、トライ・ゲート型電界効果トランジスタ（トライ・ゲート型ＦＥＴ）は、フィン型電界効果トランジスタ（フィン型ＦＥＴ）の構造に類似の構造を有する。ただし、トライ・ゲート型ＦＥＴでは、半導体フィンの幅および高さは、上面および対向する側壁を含めて、チャネル領域の３方の側面上にゲート（すなわち、ゲート誘電体−ゲート導体のスタック）を形成し得るようにする。トライ・ゲート型ＦＥＴでは、プレーナ型ＦＥＴに比べてさらに性能が強化され、特に、チャネルのコーナ部の周り（すなわち、上面と対向する側壁とが交わるチャネル領域の上部コーナの周り）を取り囲むゲートの２次元効果のために、ゲートがより良好に制御される。しかし、この性能上の利点は、水平チャネル面および平行な垂直チャネル面（すなわち、半導体フィンのチャネル領域の上面および対向する側壁にそれぞれ形成される垂直面および水平面）によって減少する。具体的には、これらのチャネル面では寄生容量が大きくなり、そのため、チャネル・コーナ部の性能上の利点の妨げとなる。例えば、図１のグラフに、チャネル領域の全幅（すなわち、半導体フィンの高さの２倍と幅を加算したもの）に対するトライ・ゲート型ＦＥＴのドレイン電流（Ｉｄ−ｓａｔ）のシミュレーション結果を示す。ｘ軸切片は、ゼロではなく、約−３０ｎｍである。この負のｘ切片の値は、トライ・ゲートＦＥＴのチャネル領域の上部コーナが、幅３０ｎｍのプレーナ型デバイスと同じ大きさの電流を送り出すことを示している。しかし、これらのチャネル・コーナ部が示す伝導をもれなく利用するには、トライ・ゲート型ＦＥＴの平面部分のサイズは、１／３×３０ｎｍ（すなわち、１０ｎｍ）よりもはるかに小さくする必要がある。遺憾ながら、このような寸法は、製造が難しく、移動度が劣化することがある。
【００２２】
したがって、ここで開示するトライ・ゲート型ＦＥＴ構造の実施形態では、垂直および水平のチャネル面を抑制して寄生容量を最小限に抑え、チャネル・コーナ部の電流搬送能力を最適化し、現況技術を利用して製造し得る寸法とする。図２は、本発明のトライ・ゲート型ＦＥＴの実施形態のチャネル領域の正面断面図である。図３は、図２のトライ・ゲート型ＦＥＴのソース／ドレイン領域の側断面図である。図４は、図２のソース／ドレイン領域を異なる構成にしたものの側断面図である。図２〜図４を組み合わせて参照すると、本発明のトライ・ゲート型ＦＥＴ  １００の実施形態は、チャネル領域１２５と、チャネル領域１２５の両側のソース／ドレイン領域（図３および図４の１２０ならびに図５および図６の１２０ａおよび１２０ｂ参照）とを有するフィン形半導体ボディ１５０を含み得る。薄いゲート誘電体層１１３は、チャネル領域１２５内の半導体ボディ１５０の上部コーナ１９３の周りを取り囲んで、チャネル・コーナ部の電流搬送能力を高める。さらに、厚いゲート誘電体層１１１、１１２は、チャネル領域１２５内の半導体ボディ１５０の上面１９１上および対向する側壁１９２上に位置決めされ、それによってチャネル面内の電流が抑制される。チャネル・コーナ部における電流をさらに強調し、チャネル面内の電流を抑制するために、ソース／ドレイン領域（例えば、図３および図４のソース／ドレイン拡散領域１２０ならびに図５および図６のソース／ドレイン拡張領域１２０ａ）をチャネル領域１２５のすぐ隣に、ただし、上面１９１と対向する側壁１９２とが交わるところである半導体ボディ１５０の上部コーナ１９３にのみ配置する。
【００２３】
より具体的には、トライ・ゲート型トランジスタ１００の実施形態は、基板１１０上（例えば、シリコン・オン・インシュレータ（ＳＯＩ）ウエハの埋込酸化物１０２−シリコン１０１のスタック上）に半導体（例えば、シリコンまたはシリコン・ゲルマニウム）ボディ１５０を含む。半導体ボディ１５０は、約１０〜１００ｎｍとし得る高さ１４２およびこの高さ１４２の１／２〜２倍の範囲とし得る幅１８２を有するフィン形とすることができる。半導体ボディ１５０は、対向する側壁１９２および端部１９４と、上面１９１と、上面１９１と対向する側壁１９２が接続するところの上部コーナ１９３とを有し得る。
【００２４】
トランジスタ１００はさらに、上面１９１上の第１ゲート誘電体層１１１、対向する側壁１９２上の第２ゲート誘電体層１１２、および上部コーナ１９３上の第３ゲート誘電体層１１３を備えることができる。具体的には、トランジスタ１００は、半導体ボディ１５０のチャネル領域１２５の上面１９１上に、比較的厚い第１ゲート誘電体層１１１（例えば、厚さ約３〜３０ｎｍの酸化物層）を備えることができる。第１ゲート誘電体層１１１の幅１８１は、半導体ボディ１５０の幅１８２の少なくとも１／３とし得る。同様に、トランジスタ１００は、半導体ボディ１５０のチャネル領域１２５の対向する側壁１９２上に、比較的厚い第２ゲート誘電体層１１２（例えば、厚さ約３〜３０ｎｍの窒化物層）を備えることができる。第２ゲート誘電体層１１２の高さ１４１は、半導体ボディ１５０の高さ１４２の少なくとも１／３とし得る。トランジスタ１００は、半導体ボディ１５０のチャネル領域１２５の上部コーナ１９３を取り囲む比較的薄い第３ゲート誘電体層１１３（例えば、約１〜１０ｎｍの酸化物層）を、それが、第１ゲート誘電体層１１１と第２ゲート誘電体層１１２の間の上面１９１および対向する側壁１９２上でそれぞれ位置決めされるように備えることもできる。ゲート誘電体層１１１、１１２、１１３はそれぞれ、異なる誘電体材料（例えば、窒化物、酸化物その他の適切な誘電体材料）で形成することができ、かつ異なる厚さとし得る。ただし、第１ゲート誘電体層１１１および第２ゲート誘電体層１１２はそれぞれ、第３ゲート誘電体層１１３よりも厚く（例えば、少なくとも約３倍厚く）して、チャネル面内の電流を抑制し、チャネル・コーナ部における電流を強調すべきである。
【００２５】
トランジスタ１００はさらに、これら３つの誘電体層１１１、１１２、１１３のそれぞれの上に形成されるゲート導体１０５を備えることができる。ゲート導体１０５は、半導体ボディ１５０の対向する端部１９４の間の中央とすることもできるし、中央からずらすこともでき、それによってトランジスタ１００のチャネル領域１２５が画定される。
【００２６】
トランジスタ１００は、ゲート導体１０５の両側の半導体ボディ内にソース／ドレイン領域を備えることもできる。具体的には、トランジスタ１００は、半導体ボディの上部コーナ１９３内にドープしたソース／ドレイン領域を備えることができる。図３および図４を参照すると、本発明の一実施形態では、これらのソース／ドレイン領域は、ゲート導体１０５から半導体ボディの対向する端部１９４に延びるソース／ドレイン拡散領域１２０を含み得る。そのため、特に図３を参照すると、中央面Ａ（図２参照）を通る側断面図に、この実施形態のドープしたソース／ドレイン領域１２０が、半導体ボディ１５０の中央に沿って配置されていないところが示されている。さらに、特に図４を参照すると、中央からずれた面Ｂ（図２参照）を通る側断面図に、この実施形態のドープしたソース／ドレイン領域１２０が上部コーナ１９３内に配置され、対向する端部１９４からゲート導体１０５に延びるところが示されている。
【００２７】
あるいは、図５および図６を参照すると、本発明の別の実施形態では、ゲート導体１０５に隣接する上部コーナ１９３は、ソース／ドレイン拡張領域１２０ａを画定するために第１低濃度のドーパントを含み、半導体ボディ１５０の対向する端部１９４（コーナ部だけに限定されない）は、深いソース／ドレイン拡散領域１２０ｂを画定するために第２高濃度のドーパントを含み得る。そのため、特に図５を参照すると、中央面Ａ（図２参照）を通る側断面図に、この実施形態のドープしたソース／ドレイン拡張領域１２０ａが、半導体ボディ１５０の中央に沿って配置されていないところが示されている。さらに、特に図６を参照すると、中央からずれた面Ｂ（図２参照）を通る側断面図に、この実施形態のドープしたソース／ドレイン拡散領域１２０ｂが、対向する端部１９４のところで半導体ボディ全体にわたって配置されているところが示されている。
【００２８】
図７を参照すると、トライ・ゲート電界効果トランジスタ１００を形成する方法の実施形態は、上記で説明したように、まず、半導体層１０３（例えば、シリコン・オン・インシュレータ（ＳＯＩ）ウエハ上の約１０〜１００ｎｍの半導体層１０３）上に比較的厚い第１誘電体材料１０４（例えば、厚さ約３〜３０ｎｍの酸化物層）を被着させるステップを含む（５０２、図８参照）。次いで、半導体層１０３の上面１９１上で第１誘電体材料１０４をリソグラフィによりパターン化して、第１ゲート誘電体層１１１を形成する（５０４、図９参照）。第１ゲート誘電体層１１１は、現況技術の最小リソグラフィ寸法に等しい所定の幅１８１で形成し得る。
【００２９】
次いで、第１ゲート誘電体層１１１に隣接して、特に、第１ゲート誘電体層の側壁に隣接して、側壁スペーサ１６０（例えば、幅約３〜３０ｎｍの窒化物スペーサ）を形成する（５０６、図９参照）。側壁スペーサ１６０は、従来の側壁スペーサ形成方法を利用して形成し得る。ただし、側壁スペーサ１６０の幅１６１および第１ゲート誘電体層１１１の幅１８１は、後で形成される半導体ボディの幅に対する第１ゲート誘電体層１１１の相対的な幅が制御されるように制御すべきである。具体的には、半導体ボディ１５０の幅（図２の項目１８２参照）は、スペーサ１６０の幅と第１ゲート誘電体層１１１の幅を合わせたものに等しくなる。水平チャネル面内の電流が十分に抑制されるようにするために、スペーサ１６０の幅１６１および第１ゲート誘電体材料１０４の幅１８１は、第１ゲート誘電体層１１１の幅１８１が半導体ボディ１５０の幅１８２の少なくとも１／３になるように制御すべきである。
【００３０】
（工程５０６で）側壁スペーサを形成した後で、半導体層１０３に選択的な方向性エッチング工程を実施して、第１ゲート誘電体層１１１および側壁スペーサ１６０の下にフィン形の半導体ボディ１５０を形成する（５０８、図１０参照）。任意選択で、この半導体ボディが形成された後で、側壁スペーサを選択的に除去することができる（５０９、図１１参照）。
【００３１】
次いで、半導体ボディ１５０の対向する側壁１９２上に第２ゲート誘電体層を形成する（５１０）。この第２ゲート誘電体層の形成は、第１誘電体材料と異なる材料であるか、または第１誘電体材料と異なる厚さを有するか、あるいはその両方である第２誘電体材料を被着させることによって実現し得る（５１２）。図１２を参照すると、第１ゲート誘電体層１１１から側壁スペーサ１６０を除去せず、側壁スペーサ１６０が第２誘電体材料１７０と同じ材料（例えば、窒化物）で形成されている場合、半導体ボディ１５０の対向する側壁１９２上、側壁スペーサ１６０上、および第１ゲート誘電体層１１１上に第２誘電体材料１７０の比較的厚いブランケット層（例えば、厚さ約３〜３０ｎｍのブランケット窒化物層）を被着させることができる（５１２）。次いで、選択的方向性エッチング工程を実施して、第１ゲート誘電体層１１１および側壁スペーサ１６０から第２誘電体材料１７０を除去し、側壁スペーサ１６０を完全に除去し、上部コーナ１９３のところで半導体ボディ１５０の対向する側壁１９２から第２誘電体材料１７０の一部を除去することができる（５１４、図１４参照）。さらに、この方向性エッチング工程（５１４）は、第２誘電体材料の一部が対向する側壁１９２上でそのまま残り、それによって第２ゲート誘電体層１１２が形成されるように、かつ、この第２ゲート誘電体層１１２の高さ１４１が、対向する側壁１９２の高さ１４２の少なくとも１／３になるように制御し得る。この技術を利用する場合、方向性エッチング工程（５１４）は、とりわけ、側壁スペーサ１６０が完全に除去され、上部コーナ１９３のところで半導体層の上面が露出するように制御しなければならないことに留意されたい。そのため、対向する側壁１９２から除去される第２誘電体材料１７０の深さ１４３は、少なくとも、側壁スペーサ１６０の高さ（すなわち、第１ゲート誘電体層の厚さ１４４）に等しくなければならない。
【００３２】
あるいは、図１３を参照すると、（工程５０９で）第１ゲート誘電体層から側壁スペーサを除去する場合、対向する側壁１９２および半導体ボディ１５０の上面１９１の露出部分、ならびに第１ゲート誘電体層１１１の上に第２誘電体材料１７０のブランケット層を被着させることができる（５１０）。次いで、選択的方向性エッチング工程を実施して、第１ゲート誘電体層、ならびに上部コーナのところの半導体ボディの上面および対向する側壁から第２誘電体材料を除去し得る（５１４）。この場合も、この方向性エッチング工程は、対向する側壁１９２上に残る第２誘電体材料の一部が、第２ゲート誘電体層１１２を形成し、かつ、この第２ゲート誘電体層１１２の高さ１４１が、対向する側壁１９２の高さ１４２の少なくとも１／３になるように制御し得る。この技法を用いる場合、対向する側壁１９２から除去される第２誘電体材料１７０の深さ１４３は、第１ゲート誘電体材料の厚さ１４４未満になり得ることに留意されたい。さらに、側壁スペーサの材料は、第２ゲート誘電体と異なるものとし得る。
【００３３】
上記で説明したように、（工程５０２〜５１４で）第１および第２のゲート誘電体層を形成した後で、上面１９１上の第１ゲート誘電体層１１１および対向する側壁１９２上の第２ゲート誘電体層１１２の両方に隣接する半導体ボディ１５０の露出した上部コーナ１９３上に比較的薄い第３ゲート誘電体層１１３を形成し得る（５１６、図１５参照）。具体的には、例えば、上部コーナ１９３の周りの半導体ボディ１５０上で約１〜１０ｎｍの酸化物層を成長させることによって第３ゲート誘電体層１１３を形成し得る（５１８）。この酸化物層の成長は、第３ゲート誘電体層１１３が、第１ゲート誘電体層１１１の厚さの、または第２ゲート誘電体層１１２の厚さの、あるいはその両方の厚さの約１／３未満の厚さで形成されるように制御し得る。
【００３４】
これらのゲート誘電体層をそれぞれ形成した後で（工程５０２〜５１８）、ゲート誘電体層１１１、１１２、１１３全体にわたって半導体ボディ１５０上にゲート導体１０５を被着させ、リソグラフィによりパターン化することができる（５２０）。図１６および図１７に、工程５２０の後の部分的に完成した本発明のトライ・ゲートＦＥＴ  １００の正面断面図および上面図を示す。このパターン化したゲート導体１０５は、半導体ボディ１５０の対向する端部１９４間の中央とすることもできるし、中央からずらすこともでき、それによってＦＥＴのチャネル領域１２５が画定される。
【００３５】
（工程５２０で）ゲート導体１０５が形成されると、チャネル領域１２５に隣接する半導体ボディに適切なドーパントを導入することによってソース／ドレイン領域１２０を形成し得る。これは周知の処理技術を利用して、例えば、注入工程または外方拡散工程のいずれかによって実現し得る（５２４）。具体的には、ｐ型ドーパント（例えばホウ素）を導入して、ｐ型ＦＥＴのソース／ドレイン領域を形成することもできるし、ｎ型ドーパント（例えば、リン、ヒ素、またはアンチモン）を導入して、ｎ型ＦＥＴのソース／ドレイン領域を形成することもできる。
【００３６】
本発明の一実施形態では、得られるトライ・ゲートＦＥＴのチャネル・コーナ部をさらに強調し、チャネル面を抑制するために、ゲート導体１０５に隣接する半導体ボディ１５０の上部コーナ１９３にのみソース／ドレイン領域１２０を形成し得る。例えば、ゲート導体１０５から対向する端部１９４に延び、かつ、ゲート導体にも、厚いゲート誘電体層にも（すなわち、第１ゲート誘電体層１１１および第２ゲート誘電体層１１２）遮られない半導体ボディ１５０の上部コーナ１９３に、選択したドーパントを注入して、ソース／ドレイン拡散領域１２０を形成し得る（５２６、図１８参照）。あるいは、前に（工程５１６で）半導体ボディ１５０の上部コーナ上に成長させ、かつ、（工程５２０での）ゲート導体１０５の形成中に遮られない酸化物層１１３（すなわち、第３ゲート誘電体層１１３、図１７参照）を半導体ボディの上部コーナ１９３から選択的に除去し得る（図１９参照）。次いで、高レベルの選択したドーパントを有する被膜を被着させて、この被膜から、ゲート導体１０５と対向する端部１９４の間の半導体ボディ１５０の上部コーナ１９３内にドーパントを外方拡散させることができる（図２０参照）。
【００３７】
本発明の別の実施形態では、得られるトライ・ゲートＦＥＴのチャネル・コーナ部をさらに強調し、チャネル面を抑制するために、ゲート導体１０５に隣接する半導体ボディ１５０の上部コーナ１９３にソース／ドレイン領域１２０ａを形成することができ、かつ、半導体ボディ１５０の対向する端部１９４全体にわたって深いソース／ドレイン拡散領域１２０ｂを形成することができる。例えば、対向する端部１９４のところの半導体ボディ１５０の上面１９１上の第１ゲート誘電体層１１１および酸化物層１１３（すなわち、第３ゲート誘電体層１１３）の一部を除去することができ、任意選択で、ゲート導体１０５に隣接する上部コーナ１９３における残りの露出した酸化物層１１３を除去することもできる（５２８、上記の詳細な考察および図２１を参照されたい）。工程５２８は、半導体ボディの対向する端部が露出するようにこの構造の上でマスクをパターン化することによって実現し得る。次いで、適切なエッチング工程を実施して、対向する端部から誘電体層を除去し得る。このマスクは除去することができ、任意選択で、制御された方向性エッチング工程を実施して、第１誘電体層１１１を完全に除去せずに、露出した酸化物層１１３の残りの部分を除去し得る。工程５２８の後で、ゲート導体１０５に隣接する半導体ボディ１５０の上部コーナ１９３に第１低濃度のドーパントを注入してソース／ドレイン拡張領域１２０ａが形成され、かつ、半導体ボディ１５０の対向する端部１９４に第２高濃度のドーパントを注入して深いソース／ドレイン拡散領域１２０ｂが形成されるように注入工程を実施し得る（５３０、図２２参照）。２段階の注入工程を実施することによって異なる濃度を実現し得る。この工程では、これらの段階の一方の間、ソース／ドレイン拡張領域をマスクする。あるいは、（工程５２８で）酸化物層１１３を完全に除去する（すなわち、半導体ボディ１５０の対向する端部１９４および上部コーナ１９３の両方から除去する）場合（図２３参照）、外方拡散工程を利用して、半導体ボディ１５０の上部コーナおよび対向する端部の両方にドーパントを導入して、ソース／ドレイン拡張領域１２０ａおよびソース／ドレイン拡散領域１２０ｂをそれぞれ形成し得る。例えば、工程５２８で選択した誘電体層を除去した後で、高レベルのドーパントを有する被膜を被着させて、上部コーナおよび対向する端部内にドーパントを外方拡散させることができる（図２４参照）。この外方拡散工程は、周知の技術を利用して、第１低濃度のドーパントがゲート導体に隣接する半導体ボディの上部コーナ内に外方拡散してソース／ドレイン拡張領域が形成され、第２高濃度のドーパントが半導体ボディの対向する端部内に外方拡散してソース／ドレイン拡散領域が形成されるように制御し得る。あるいは、上記で説明した注入工程および外方拡散工程を組み合わせることによって、ソース／ドレイン拡張領域１２０ａと深いソース／ドレイン拡散領域１２０ｂの間で異なるドープ・レベルを実現し得る。
【００３８】
トライ・ゲートＦＥＴ構造１００を完成させるために、追加の周知の処理ステップ（例えば、ハロの形成、スペーサの形成、絶縁体の被着および平坦化、ゲート接点の形成、ソース／ドレイン接点の形成など）を実施することができる（５３２）。
【００３９】
以上、チャネル領域内の垂直および水平のチャネル面を抑制して寄生容量が最小限に抑えられ、チャネル・コーナ部の電流搬送能力が最適化され、現況技術を利用して製造し得る寸法を有するトライ・ゲートＦＥＴ構造の実施形態を開示した。このトライ・ゲートＦＥＴは、チャネル領域およびチャネル領域の両側のソース／ドレイン領域を伴うフィン形の半導体ボディを備える。厚いゲート誘電体層は、ゲート導体からチャネル領域の上面および対向する側壁を分離して、垂直および水平のチャネル面内の伝導率を抑制する。薄いゲート誘電体層は、ゲート誘電体からチャネル領域の上部コーナを分離して、チャネル・コーナ部における伝導率を最適化する。チャネル・コーナ部における電流搬送能力をさらに強めるために、半導体ボディの上部コーナにのみ存在するようにソース／ドレイン領域を形成し得る。あるいは、これらのソース／ドレイン領域は、ソース／ドレイン拡散領域が、ゲート導体に隣接する半導体ボディの上部コーナにのみ存在し、深いソース／ドレイン拡散領域が、ゲート導体からいくらか離れたところの半導体ボディ全体に存在するように形成し得る。そのため、寄生容量が極めて小さく、同時に寄生抵抗も極めて小さいトライ・ゲートＦＥＴ構造が実現される。
【００４０】
特定の実施形態の上記の説明から、本発明の全体的な特質は完全に明らかであり、そのため、現在の知識を適用することによって、一般概念から逸脱することなく、様々な応用例についてこのような特定の実施形態を容易に改変し、または適応させ、あるいはその両方を行うことができる。したがって、このような適応および改変は、ここで開示した実施形態の均等物の趣旨および範囲の中で理解されることを意図している。本明細書で用いる表現および用語は、説明するためのものであり、限定するためのものではないことを理解されたい。したがって、実施形態に関して本発明を説明してきたが、添付の特許請求の範囲の趣旨および範囲内で改変した本発明を実施し得ることが当業者には理解されよう。
【図面の簡単な説明】
【００４１】
【図１】トライ・ゲート型ＦＥＴにおけるチャネル・コーナ部の伝導を概略的に示すグラフである。
【図２】本発明のトライ・ゲート型ＦＥＴの実施形態の概略正面断面図である。
【図３】本発明のトライ・ゲート型ＦＥＴの別の実施形態の中央面Ａ（図２参照）を通る概略側断面図である。
【図４】図３の実施形態の中央からずれた面Ｂ（図２参照）を通る概略側断面図である。
【図５】本発明のトライ・ゲート型ＦＥＴの別の実施形態の中央面Ａ（図２参照）を通る概略側断面図である。
【図６】図５の実施形態の中央からずれた面Ｂ（図２参照）を通る概略側断面図である。
【図７】トライ・ゲート型ＦＥＴを形成する方法の実施形態を示す流れ図である。
【図８】本発明の部分的に完成した構造の概略正面断面図である。
【図９】本発明の部分的に完成した構造の概略正面断面図である。
【図１０】本発明の部分的に完成した構造の概略正面断面図である。
【図１１】本発明の部分的に完成した構造の概略正面断面図である。
【図１２】本発明の部分的に完成した構造の概略正面断面図である。
【図１３】本発明の部分的に完成した構造の概略正面断面図である。
【図１４】本発明の部分的に完成した構造の概略正面断面図である。
【図１５】本発明の部分的に完成した構造の概略正面断面図である。
【図１６】本発明の部分的に完成した構造の概略正面断面図である。
【図１７】図１６の概略上面図である。
【図１８】本発明の部分的に完成した構造の概略上面図である。
【図１９】本発明の部分的に完成した構造の概略上面図である。
【図２０】本発明の部分的に完成した構造の概略上面図である。
【図２１】本発明の部分的に完成した構造の概略上面図である。
【図２２】本発明の部分的に完成した構造の概略上面図である。
【図２３】本発明の部分的に完成した構造の概略上面図である。
【図２４】本発明の部分的に完成した構造の概略上面図である。
【符号の説明】
【００４２】
１００  トライ・ゲート型ＦＥＴ
１０１  シリコン
１０２  埋込酸化物
１０３  半導体層
１０４  第１誘電体材料
１０５  ゲート導体
１１０  基板
１１１  第１ゲート誘電体層
１１２  第２ゲート誘電体層
１１３  第３ゲート誘電体層
１２０  ソース／ドレイン拡散領域
１２０ａ  ソース／ドレイン拡張領域
１２０ｂ  ソース／ドレイン拡散領域
１２５  チャネル領域
１４１  高さ
１４２  高さ
１４３  深さ
１４４  厚さ
１５０  半導体ボディ
１６０  側壁スペーサ
１６１  幅
１７０  第２誘電体材料
１８１  幅
１８２  幅
１９１  上面
１９２  側壁
１９３  上部コーナ
１９４  端部
【図１】
0005159096.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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