(57)【特許請求の範囲】
【請求項１】
第１導電型の基板本体と前記基板本体の上面に形成された第１導電型の半導体層とからなる基板にダイオードを有する半導体装置であって、
前記ダイオードは、素子分離部により囲まれた前記半導体層の主面に形成された第２導電型の第１領域と、
前記第１領域の主面の中央部に形成された前記第１導電型の第２領域と、
前記第１領域の主面の周辺部から前記第１領域を囲む前記半導体層の主面に形成された前記第１導電型の第３領域と、
前記半導体層に形成された溝の内部に埋め込まれて前記第３領域と前記基板本体とを接続する前記第１導電型の埋め込み層とから構成され、
前記埋め込み層は前記第１領域の周囲に形成され、平面形状において切断されて形成される端部を有しており、前記埋め込み層の前記端部と前記第１領域との距離が、前記埋め込み層の前記端部以外の部分と前記第１領域との距離よりも離れていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記埋め込み層の前記端部が前記第１領域から７μｍ以上離れていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記基板本体の不純物濃度は１×１０１９〜１×１０２０ｃｍ−３であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記基板本体の抵抗率は３ｍΩｃｍ未満であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記素子分離部により囲まれた前記半導体層は長方形、正方形、多角形または円形の平面形状を有していることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記素子分離部により囲まれた前記半導体層の平面形状は長方形であり、前記埋め込み層は、前記素子分離部により囲まれた前記半導体層の長辺に沿った前記第１領域の長辺の両側に前記端部を有して形成され、そして前記素子分離部により囲まれた前記半導体層の短辺に沿った前記第１領域の短辺の両側に前記端部を有して形成されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、前記第１領域の平面形状は４つの隅が欠けた長方形であることを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、前記半導体層の長辺に沿う前記埋め込み層の長さが、前記半導体層の長辺に沿う前記第１領域の長さよりも長いことを特徴とする半導体装置。
【請求項９】
請求項６記載の半導体装置において、前記半導体層の短辺に沿う前記埋め込み層の長さが、前記半導体層の短辺に沿う前記第１領域の長さよりも長いことを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、前記素子分離部により囲まれた前記半導体層の平面形状は長方形であり、前記埋め込み層は、前記素子分離部により囲まれた前記半導体層の長辺に沿った前記第１領域の長辺の両側のみに前記端部を有して形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、前記基板は、さらに電界効果トランジスタを有しており、前記第２領域は、前記電界効果トランジスタのゲートに電気的に接続されていることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、前記埋め込み層は導体膜からなることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、前記導体膜は多結晶シリコン膜からなることを特徴とする半導体装置。
【請求項１４】
第１導電型の基板本体と前記基板本体の上面に形成された第１導電型の半導体層とからなる基板にダイオードを有する半導体装置であって、
前記ダイオードは、素子分離部により囲まれた前記半導体層の主面に形成された第２導電型の第１領域と、
前記第１領域の主面の中央部に形成された前記第１導電型の第２領域と、
前記第１領域の主面の周辺部から前記第１領域を囲む前記半導体層の主面に形成された前記第１導電型の第３領域と、
前記半導体層に形成された溝の内部に埋め込まれて前記第３領域と前記基板本体とを接続する前記第１導電型の埋め込み層とから構成され、
前記埋め込み層は平面形状において前記第１領域の周囲に連続して配置され、
前記素子分離部により囲まれた前記半導体層の平面形状は長方形であり、前記埋め込み層は、前記素子分離部により囲まれた前記半導体層の長辺に沿った前記第１領域の長辺の両側に形成され、そして前記素子分離部により囲まれた前記半導体層の短辺に沿った前記第１領域の短辺の両側に形成されており、前記半導体層の長辺に沿って形成された前記埋め込み層と前記半導体層の短辺に沿って形成された前記埋め込み層との結合部分が、前記第１領域から７μｍ以上離れていることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、前記第１領域の平面形状は４つの隅が欠けた長方形であることを特徴とする半導体装置。
【請求項１６】
請求項１４記載の半導体装置において、前記埋め込み層は導体膜からなることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、前記導体膜は多結晶シリコン膜からなることを特徴とする半導体装置。
【請求項１８】
第１導電型の基板本体と前記基板本体の上面に形成された第１導電型の半導体層とからなる基板にダイオードを有する半導体装置であって、
前記ダイオードは、素子分離部により囲まれた前記半導体層の主面に形成された第２導電型の第１領域と、
前記第１領域の主面の中央部に形成された前記第１導電型の第２領域と、
前記第１領域の主面の周辺部から前記第１領域を囲む前記半導体層の主面に形成された前記第１導電型の第３領域と、
前記半導体層に形成された溝の内部に埋め込まれて前記第３領域と前記基板本体とを接続する前記第１導電型の埋め込み層とから構成され、
前記埋め込み層は平面形状において前記第１領域の周囲に配置されており、
前記素子分離部により囲まれた前記半導体層の平面形状は長方形であり、前記素子分離部により囲まれた前記半導体層の長辺に沿った前記第１領域の長辺の両側に位置する前記埋め込み層は複数に分割されており、前記素子分離部により囲まれた前記半導体層の短辺に沿った前記第１領域の短辺の両側に位置する前記埋め込み層は前記第１領域の短辺に亘って連続的に形成されていることを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、前記第１領域の平面形状は４つの隅が欠けた長方形であることを特徴とする半導体装置。
【請求項２０】
請求項１８記載の半導体装置において、前記埋め込み層は導体膜からなることを特徴とする半導体装置。
【請求項２１】
請求項２０記載の半導体装置において、前記導体膜は多結晶シリコン膜からなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、携帯電話用のＲＦモジュールに搭載される高周波信号を電力増幅して出力する高周波電力増幅器に有効な技術に関するものである。
【背景技術】
【０００２】
携帯電話の構成部品の一つとして、電力変調された高周波信号を増幅してアンテナへ高周波信号を供給する高周波電力増幅器がある。
【０００３】
例えば特開２００１−９４０９４号公報（特許文献１）には、ドレインオフセット領域を有する高周波増幅用電界効果トランジスタにおいて、ソース領域、ドレイン領域およびリーチスルー層上に電極引き出し用の導体プラグを設け、その導体プラグにそれぞれ第１層配線を接続し、さらにそれら第１層配線に対して、導体プラグ上で裏打ち用の第２層配線を接続することにより、微細化およびオン抵抗の低減を図った技術が開示されている。
【０００４】
また、特表２００３−５０９８６７号公報（特許文献２）には、高濃度にドープされた接触ゾーンを具備する低濃度にドープされた領域を有する高耐圧素子において、接触ゾーンの角で局部的なブレークダウンによるダメージに対する耐性を強化するために、環状の保護ゾーンが短い間隔で接触ゾーンを囲むように設けられており、保護ゾーンと接触ゾーンとの間の耐性によって、より一定な電流分布が得られ、局部的な電流集中によって引き起こされるダメージを防ぐことのできる技術が開示されている。
【特許文献１】特開２００１−９４０９４号公報
【特許文献２】特表２００３−５０９８６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
例えばＧＳＭ（Global System for Mobile Communications）方式の携帯電話に備わる高周波電力増幅器は、２段または３段の高周波パワー電界効果トランジスタと、各高周波パワー電界効果トランジスタのゲートとソースとの間に設けられたゲート保護ダイオードと、入力側、出力側および隣接する高周波パワー電界効果トランジスタ間に設けられたインピーダンス整合回路とにより構成されている。
【０００６】
本発明者らは、高周波パワー電界効果トランジスタの高周波特性を改善することによって、この高周波電力増幅器の性能を向上させる検討を行ったところ、高周波パワー電界効果トランジスタを構成するシリコン基板の抵抗を下げることが有効であることが分かった。しかし、一方で、シリコン基板の抵抗を下げると高周波パワー電界効果トランジスタのゲート耐圧がばらつき、ゲート耐圧不良が多発するという問題が生じた。本発明者らが解析したところ、この高周波パワー電界効果トランジスタのゲート耐圧不良はゲート保護ダイオードのリーク電流が増加することに起因することが明らかとなった。
【０００７】
すなわち、高周波電力増幅器の性能を向上させるためには、高周波パワー電界効果トランジスタを構成するシリコン基板の抵抗を下げることが有効であるが、これに伴って生じるゲート保護ダイオードのリーク電流の増加を防止する必要がある。
【０００８】
本発明の目的は、携帯電話用ＲＦモジュールに搭載される高周波電力増幅器の性能を向上させることのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、一実施例を簡単に説明すれば、次のとおりである。
【００１１】
本実施例は、ｐ型の基板本体と、この基板本体の上面に形成されたｐ型の半導体層とからなる基板に、高周波パワー電界効果トランジスタと、この高周波パワー電界効果トランジスタを保護するために、ゲートとソースとの間に接続されたゲート保護ダイオードとを有する半導体装置である。ゲート保護ダイオードは、素子分離部により囲まれた半導体層の主面に形成されたｎ型領域と、このｎ型領域の主面の中央部に形成された第１ｐ型領域と、ｎ型領域の主面の周辺部からｎ型領域の周囲の半導体層の主面に形成された第２ｐ型領域と、半導体層に形成された溝の内部に埋め込まれ、第２ｐ型領域と基板本体とを接続するｐ型埋め込み層とから構成されており、ｐ型埋め込み層はｎ型領域の周囲に形成され、平面形状において切断されて形成される端部を有しており、その端部とｎ型領域との距離を、端部以外の部分とｎ型領域との距離よりも離して７μｍ以上とする。
【発明の効果】
【００１２】
本願において開示される発明のうち、一実施例によって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
シリコン基板の抵抗を下げてもゲート保護ダイオードのリーク電流の増加を防止することができるので、シリコン基板の抵抗を下げることによって、高周波パワー電界効果トランジスタの高周波特性を改善して、高周波電力増幅器の性能を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略す。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００１７】
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
（実施の形態１）
本実施の形態１によるデジタル携帯電話のブロック構成図の一例を図１に示す。
【００１９】
アンテナＡＮＴにより受信された信号は、アンテナスイッチＡＮＴ−ＳＷを通してＲＦブロック部の受信側に導かれる。受信された信号は、低雑音アンプＬＮＡにより増幅された後、受信ミクサＲＸ−ＭＩＸにより１５０〜２５０ＭＨｚ程度のＩＦ周波数に変換され、さらにＩＦ回路により４５５ｋＨｚ程度の第２ＩＦ周波数に変換され、その後、ベースバンド部へ導かれて復調される。
【００２０】
送信される音声は、まず、ベースバンド部で信号にデジタル化される。デジタル化された信号はベースバンド部でＤ−Ａ変換され、Ｉ／Ｑ信号としてＲＦブロック部の送信側へ導かれる。Ｉ／Ｑ信号は、直交変調器によりＩＦ周波数へ変調され、送信ミクサＴＸ−ＭＩＸにより送信信号に変換された後、高出力増幅器ＰＡで増幅される。その後、送信信号は、アンテナスイッチＡＮＴ−ＳＷを通してアンテナＡＮＴへ導かれ、アンテナＡＮＴから送信される。受信ミクサＲＸ−ＭＩＸおよび送信ミクサＴＸ−ＭＩＸへは発振器とＰＬＬにより構成されたシンセサイザＲＦ−ＰＬＬからローカル信号が供給されている。また、ＩＦ回路および直交変調器へは発振器とＰＬＬにより構成されたシンセサイザＩＦ−ＰＬＬからローカル信号が供給されている。図１中、符号ＡＧＣ Ａｍｐは自動利得制御用増幅器、ＳＰはスピーカ、ＭＩＣはマイクである。
【００２１】
本実施の形態１による高出力増幅器の構成図の一例を図２に示す。
【００２２】
高出力増幅器ＰＡは、２段の高周波シリコンパワーＭＩＳ（ＲＦＭ１，ＲＦＭ２）と、１段目の高周波シリコンパワーＭＩＳ（ＲＦＭ１）のゲートＧとソースＳとの間および２段目の高周波シリコンパワーＭＩＳ（ＲＦＭ２）のゲートＧとソースＳとの間のそれぞれに設けられたゲート保護ダイオードＧＤと、入力側、出力側および１段目の高周波シリコンパワーＭＩＳ（ＲＦＭ１）のドレインＤと２段目の高周波シリコンパワーＭＩＳ（ＲＦＭ２）のゲートＧとの間のそれぞれに設けられたインピーダンス整合回路ＩＭとから構成されている。ゲート保護ダイオードＧＤは取り扱い時の静電破壊防止のため、プラス電圧およびマイナス電圧の双方に対応できるように２個のダイオードを組み合わせた構造となっている。ここでは、２段の高周波シリコンパワーＭＩＳ（ＲＦＭ１，ＲＦＭ２）を例示したが、これに限定されるものではなく、例えば３段の高周波シリコンパワーＭＩＳを用いることもできる。
【００２３】
本実施の形態１による高周波増幅器に備わる高周波シリコンパワーＭＩＳおよびゲート保護回路ダイオードの配置図の一例を図３に示す。
【００２４】
高周波増幅器ＰＡに備わる高周波シリコンパワーＭＩＳ（ＲＦＭ）は、単位ＭＩＳが多数個集まって構成されている。図３中、符号１で示す領域が単位ＭＩＳに相当する。
【００２５】
高周波シリコンパワーＭＩＳ（ＲＦＭ）では、第１の方向に沿って複数本、例えば１００〜２００本のゲート電極ＧＥが配置されており、複数本のゲート電極ＧＥの一方の端部が接続孔を通じて第１層目のゲート用配線Ｍ１（Ｇ）に接続している。図３では、１００〜２００本のゲート電極ＧＥのうち、１２本のゲート電極ＧＥのみを記載している。さらに、第１層目のゲート用配線Ｍ１（Ｇ）はゲートパッド部ＧＰＡＤに配線されており、ゲートパッド部ＧＰＡＤにおいて、第１層目のゲート用配線Ｍ１（Ｇ）が接続孔ＴＨを通じて第２層目のゲート用配線Ｍ２（Ｇ）に接続している。さらに、第２層目のゲート用配線Ｍ２（Ｇ）は、ゲート保護ダイオードＧＤのｐｎ接合を構成する一方のｐ領域に接続する第１層目の配線Ｍ１に接続孔ＣＮＴを通じて接続している。ここでは、２個のゲート保護ダイオードを例示したが、これに限定されるものではない。
【００２６】
また、第１の方向に沿って複数本の第２層目のドレイン用配線Ｍ２（Ｄ）が配置されている。この第２層目のドレイン用配線Ｍ２（Ｄ）は、第１層目の配線を介して単位ＭＩＳ１のドレイン領域に接続されており、さらに、ドレインパッド部ＤＰＡＤにまで配線されている。
【００２７】
また、第１の方向に沿って複数本の第２層目のソース用配線Ｍ２（Ｓ）が配置されている。この第２層目のソース用配線Ｍ２（Ｓ）は、第１層目の配線を介して単位ＭＩＳ１のソース領域に接続されている。なお、第２層目のソース用配線Ｍ２（Ｓ）は低抵抗化のために設けられているが、高周波シリコンパワーＭＩＳ（ＲＦＭ）のソースの電位は基板の裏面でとることができるため、ソースパッド部は設けられていない。
【００２８】
本実施の形態１による高周波増幅器に備わる高周波シリコンパワーＭＩＳを構成する単位ＭＩＳの一例を図４および図５を用いて説明する。図４は高周波シリコンパワーＭＩＳを構成する単位ＭＩＳの要部平面図であり、図５は図４のＡ−Ａ′線における要部断面図である。
【００２９】
高周波シリコンパワーＭＩＳを構成する単位ＭＩＳ１は基板２の主面に形成されている。基板２は、ｐ型の単結晶シリコンからなる基板本体２ａと、その主面に形成された基板本体２ａよりも高抵抗のｐ型の半導体層、例えばエピタキシャル層２ｂとを有している。基板本体２ａの不純物濃度は、例えば１×１０１９〜１×１０２０ｃｍ−３、その抵抗率は、例えば１〜２ｍΩｃｍである。エピタキシャル層２ｂの不純物濃度は、例えば３×１０１４〜３×１０１５ｃｍ−３、その抵抗率は、例えば１０〜２０Ωｃｍである。基板本体２ａの厚さは、例えば２８０μｍ、エピタキシャル層２ｂの厚さは、例えば１〜２μｍである。
【００３０】
単位ＭＩＳ１は、エピタキシャル層２ｂに形成されたドレイン領域とソース領域とを有している。ドレイン領域はｎ＋型半導体領域４Ｄと、このｎ＋型半導体領域４Ｄを囲むｎ型半導体領域５とから構成され、ｎ型半導体領域５が単位ＭＩＳ１のゲート電極６の端部下まで伸びて形成されている。ｎ＋型半導体領域４Ｄの不純物濃度は、例えば３×１０２０〜３×１０２１ｃｍ−３である。ｎ型半導体領域５は、単位ＭＩＳ１のドレイン耐圧を上げるために設けられており、その不純物濃度はｎ＋型半導体領域４Ｄの不純物濃度よりも低い、例えば３×１０１７〜３×１０１８ｃｍ−３である。
【００３１】
ソース領域はｎ＋型半導体領域３Ｓとｐ＋型半導体領域７とから構成されている。ｎ＋型半導体領域３Ｓの不純物濃度は、例えば５×１０２０〜５×１０２１ｃｍ−３であり、単位ＭＩＳ１のゲート電極６の端部下まで伸びて形成されている。ｐ＋型半導体領域７は、ゲート電極６からｎ＋型半導体領域３Ｓ分だけ離れた位置に配置されている。また、ｐ＋型半導体領域７は、エピタキシャル層２ｂの表面から裏面へ向かって形成された溝状の複数（本実施の形態１では８つ）のｐ＋型埋め込み層８を介して電気的に基板本体２ａと接続されている。ｐ＋型埋め込み層８を構成する溝の幅は、例えば０．３μｍである。ｐ＋型半導体領域７の不純物濃度は、例えば１×１０２０〜１×１０２１ｃｍ−３、ｐ＋型埋め込み層８の不純物濃度は、例えば１×１０２０〜１×１０２１ｃｍ−３である。
【００３２】
また、ソース領域を構成するｎ＋型半導体領域３Ｓとｐ＋型半導体領域７とは、ｐ型半導体領域９に囲まれている。ｐ型半導体領域９は単位ＭＩＳ１のゲート電極６の下のチャネルが形成される領域にまで形成されており、ドレイン領域からソース領域への空乏層の延びを抑えるためのパンチスルーストッパとしても機能する。
【００３３】
ソース領域とドレイン領域との間のエピタキシャル層２ｂの表面上には、例えば酸化シリコン膜からなる、例えば厚さ１０ｎｍのゲート絶縁膜１０が設けられ、さらにその上には導電材料からなる、例えば厚さ０．２μｍのゲート電極６が設けられている。上記導電材料は、例えば多結晶シリコン膜とタングステンシリサイド膜からなる積層膜とすることができる。ゲート電極６のゲート長は、例えば０．２μｍである。
【００３４】
ゲート電極６、ソース領域およびドレイン領域を覆ってエピタキシャル層２ｂの主面上には絶縁膜１１が形成されており、この絶縁膜１１に開口した接続孔１２を通じて、ソース領域およびドレイン領域などに第１層目の配線Ｍ１が接続されている。さらに、第１層目の配線Ｍ１を覆ってエピタキシャル層２ｂの主面上には絶縁膜１３が形成されており、この絶縁膜１３に開口した接続孔１４を通じて、ソース領域に接続された第１層目の配線Ｍ１に第２層目のソース用配線Ｍ２（Ｓ）が接続され、ドレイン領域に接続された第１層目の配線Ｍ１に第２層目のドレイン用配線Ｍ２（Ｄ）が接続されている。
【００３５】
単位ＭＩＳ１では、ドレイン領域となるｎ＋型半導体領域４Ｄ→ドレイン領域となるｎ型半導体領域５→ゲート電極６の下のｐ型半導体領域９（チャネル領域）→ソース領域となるｎ＋型半導体領域３Ｓ→ソース領域となるｐ＋型半導体領域７→ｐ＋型埋め込み層８→基板本体２ａの経路で電流が流れる。この中で最も電流の流れを律速する箇所は基板本体２ａである。その理由として、基板本体２ａの厚さが他の構成部分の寸法と比べて大きいことが挙げられる。すなわち、前述したように、ｐ＋型埋め込み層８の厚さ（エピタキシャル層２ｂの厚さとほぼ同じ）は、例えば１〜２μｍであるのに対して、基板本体２ａの厚さは、例えば２８０μｍであり、ｐ＋型埋め込み層８の厚さよりも２桁大きい。従って、高周波シリコンパワーＭＩＳの高周波特性を向上させ、さらには、高周波増幅器の性能を向上させるためには、高周波シリコンパワーＭＩＳを構成する単位ＭＩＳ１の基板本体２ａの抵抗を下げることが有効となる。そのため、基板本体２ａの不純物濃度は、例えば１×１０１９〜１×１０２０ｃｍ−３と高い値に設定している。
【００３６】
本実施の形態１による高周波増幅器に備わるゲート保護ダイオードの一例を図６および図７を用いて説明する。図６（ａ）および（ｂ）は、それぞれ配線形成前および配線形成後のゲート保護ダイオードの要部平面図であり、図７は図６（ｂ）のＢ−Ｂ′線における要部断面図である。
【００３７】
ゲート保護ダイオードＧＤ１は、その周囲を素子分離部ＳＧＩにより囲まれた（規定された）エピタキシャル層２ｂに形成されている。ゲート保護ダイオードＧＤ１の平面形状は矩形であり、例えば第１の方向に沿った寸法が１００μｍ、第１の方向と交差する第２の方向に沿った寸法が２５μｍの長方形である。ゲート保護ダイオードＧＤ１は、前述した高周波シリコンパワーＭＩＳを構成する単位ＭＩＳ１と同様に、基板本体２ａとエピタキシャル層２ｂとからなる基板２の主面に形成されている。
【００３８】
ゲート保護ダイオードＧＤ１は、エピタキシャル層２ｂに形成されたｐ領域とｎ領域とから構成される２個のｐｎ接合を有している。本実施の形態１では、ゲート保護ダイオードＧＤ１の構造を第１ｐ領域−ｎ領域−第２ｐ領域としており、前述の図２を用いて説明したように、第１ｐ領域が高周波シリコンパワーＭＩＳ（ＲＦＭ１，ＲＦＭ２）のゲートＧに電気的に接続され、第２ｐ領域が高周波シリコンパワーＭＩＳ（ＲＦＭ１，ＲＦＭ２）のソースＳに電気的に接続される。
【００３９】
ｎ領域は、エピタキシャル層２ｂの表面中央部に形成されたｎ＋型半導体領域１５から構成される。第１ｐ領域は、そのｎ＋型半導体領域１５の表面中央部に形成されたｐ＋型半導体領域１６から構成されており、ｐ＋型半導体領域１６には高周波シリコンパワーＭＩＳを構成するゲートが電気的に接続されてゲート電圧が印加される。ｎ＋型半導体領域１５の不純物濃度は、例えば１×１０１７〜１×１０１８ｃｍ−３、ｐ＋型半導体領域１６の不純物濃度は、例えば１×１０２０〜１×１０２１ｃｍ−３である。
【００４０】
第２ｐ領域は、ｎ領域を構成するｎ＋型半導体領域１５の表面周辺部に、上記ｐ＋型半導体領域１６とは接触せずに形成されたｐ＋型半導体領域１７から構成されており、ｐ＋型半導体領域１７には高周波シリコンパワーＭＩＳを構成するソースが電気的に接続されてソース電圧（ＧＮＤ）が印加される。このｐ＋型半導体領域１７は、ｎ＋型半導体領域１５を囲むエピタキシャル層２ｂの表面にも形成されており、エピタキシャル層２ｂの表面から裏面へ向かって形成された溝状の複数のｐ＋型埋め込み層８を介して電気的に基板本体２ａと接続されている。ｐ＋型半導体領域１７の不純物濃度は、例えば１×１０２０〜１×１０２１ｃｍ−３である。
【００４１】
このように、エピタキシャル層２ｂの表面に形成されたｐ＋型半導体領域１７と基板本体２ａとを電気的に接続することにより、第２ｐ領域へはチップの表面側（エピタキシャル層２ｂの表面に形成されたｐ＋型半導体領域１７）またはチップの裏面側（基板本体２ａ）の両方から電気的に導通をとることが可能となり、検査工程または実装工程における第２ｐ領域への接続方法の自由度が高くなる。例えばゲート保護ダイオードＧＤ１の良・不良をウエハ状態で検査するチップ選別工程では、ｐ＋型半導体領域１６とｐ＋型半導体領域１７との間で検査を行い、ゲート保護ダイオードＧＤ１を製品に組み込んだ後のチップ状態で検査する製品検査工程では、ｐ＋型半導体領域１６と基板２の裏面との間で検査を行うことができる。
【００４２】
ｐ＋型埋め込み層８は、素子分離部ＳＧＩに囲まれたエピタキシャル層２ｂの長辺が延在する方向（第１の方向）に沿ったｎ領域を構成するｎ＋型半導体領域１５の長辺の両側と、素子分離部ＳＧＩに囲まれたエピタキシャル層２ｂの短辺が延在する方向（第２の方向）に沿ったｎ領域を構成するｎ＋型半導体領域１５の短辺の両側とにそれぞれ形成されている。すなわち、ｐ＋型埋め込み層８は、ゲート保護ダイオードＧＤ１が形成されるエピタキシャル層２ｂの周辺部に形成され、そのエピタキシャル層２ｂの４つの隅に近い箇所で切断されて形成される端部８ａを有している。
【００４３】
さらに、第１の方向に沿って延在するｐ＋型埋め込み層８はｎ領域を構成するｎ＋型半導体領域１５から、例えば３μｍ（図６（ａ）のＬ１）離して配置されているが、ｐ＋型埋め込み層８の端部８ａはｎ領域を構成するｎ＋型半導体領域１５から、例えば７μｍ（図６のＬ２）離して配置されている。ｐ＋型埋め込み層８の端部８ａとｎ領域を構成するｎ＋型半導体領域１５とを７μｍ離して配置するため、ｎ領域を構成するｎ＋型半導体領域１５の平面形状は、４つの隅が欠けた長方形（本実施の形態１では、例えば８辺からなる多角形）となっている。
【００４４】
また、ゲート保護ダイオードＧＤ１では、ｎ領域を構成するｎ＋型半導体領域１５の長辺の両側または短辺の両側には、４つのｐ＋型埋め込み層８がそれぞれ所定の間隔を空けて平行に形成されているが、ｐ＋型埋め込み層８の数はこれに限定されるものではなく、３以下であっても５以上であってもよい。
【００４５】
ｎ領域、第１ｐ領域および第２ｐ領域を覆ってエピタキシャル層２ｂの主面上には絶縁膜１１が形成されており、この絶縁膜１１に開口した接続孔１２を通して、第１ｐ領域を構成するｐ＋型半導体領域１６および第２ｐ領域を構成するｐ＋型半導体領域１７に第１層目の配線Ｍ１が接続されている。さらに、第１層目の配線Ｍ１を覆ってエピタキシャル層２ｂの主面上には絶縁膜１３が形成されており、この絶縁膜１３に開口した接続孔１４を通して、ｐ＋型半導体領域１６に接続された第１層目の配線Ｍ１に第２層目の配線Ｍ２が接続されている。この第２層目の配線Ｍ２は、前述の図３を用いて説明したゲートバッド部ＧＰＡＤに配線された第２層目のゲート用配線Ｍ２（Ｇ）と同一の配線である。
【００４６】
ところで、ｐ＋型埋め込み層８の端部８ａ、特に、ｎ領域を構成するｎ＋型半導体領域１５の第１の方向に沿った長辺の両側に設けられたｐ＋型埋め込み層８の端部８ａにおいては強い応力が発生し、この応力によってゲート保護ダイオードＧＤ１のリーク電流の原因となる欠陥等が誘発される。ｐ＋型埋め込み層８の端部８ａにおいて強い応力が発生する原因は、抵抗の低い単結晶シリコンからなる基板本体２ａがシリコンよりも原子番号の小さいｐ型不純物、例えばボロンを多量に含むことにより、格子定数が小さくなるためであって、ｐ＋型埋め込み層８の端部８ａにおいて発生した強い応力がｐ＋型埋め込み層８を介してエピタキシャル層２ｂを歪ませて、ゲート保護ダイオードＧＤ１のリーク電流の増加の原因となる欠陥等が誘発される。前述したように、高周波シリコンパワーＭＩＳの高周波特性を向上させるためには、高周波シリコンパワーＭＩＳを構成する基板本体２ａの抵抗を下げることが有効であるが、基板本体２ａに含まれるｐ型不純物、例えばボロンの量が増加することとなり、これに伴い誘発されるゲート保護ダイオードＧＤ１のリーク電流の増加の原因となる欠陥等も増えることになる。
【００４７】
しかし、本実施の形態１によるゲート保護ダイオードＧＤ１では、ｐ＋型埋め込み層８の端部８ａを、ｎ＋型半導体領域１５から７μｍ離して配置しているので、ｐ＋型埋め込み層８の端部８ａにおいて発生した応力により欠陥等が誘発されても、ゲート保護ダイオードＧＤ１のリーク電流に与える欠陥等の影響が小さくなる。従って、基板本体２ａの不純物濃度を、例えば１×１０１９〜１×１０２０ｃｍ−３と高くしても、ゲート保護ダイオードＧＤ１のリーク電流の増加を防止することができる。
【００４８】
次に、本実施の形態１によるゲート保護ダイオードのリーク電流特性について説明する。図８（ａ）および（ｂ）は、それぞれｐ＋型埋め込み層の端部をｎ＋型半導体領域から３μｍ離して配置したゲート保護ダイオードおよびｐ＋型埋め込み層の端部をｎ＋型半導体領域から７μｍ離して配置したゲート保護ダイオードのリーク電流特性を示すグラフ図である。図８（ａ）は、本発明者らが本発明の前提として検討した従来技術によるゲート保護ダイオードのリーク電流特性であって、測定に用いたゲート保護ダイオードの要部平面図を図９に示す。図８（ｂ）は、前述の図６および図７を用いて説明した本実施の形態１によるゲート保護ダイオードＧＤ１のリーク電流特性である。
【００４９】
図８（ａ）に示すように、ｐ＋型埋め込み層の端部をｎ＋型半導体領域から３μｍ離して配置したゲート保護ダイオードＧＤ０では、１μＡのリーク電流で規定されるゲート耐圧は大きくばらついており、不良が散見される。一方、図８（ｂ）に示すように、ｐ＋型埋め込み層の端部をｎ＋型半導体領域から７μｍ離して配置したゲート保護ダイオードＧＤ１では、１μＡのリーク電流で規定されるゲート耐圧は揃っており、不良はほとんど見られない。しかし、ｐ＋型埋め込み層の端部をｎ＋型半導体領域から７μｍ離して配置したゲート保護ダイオードＧＤ１であっても、ゲート耐圧の低いものも見られるため、ｐ＋型埋め込み層の端部とｎ＋型半導体領域との距離は最低でも７μｍは必要であると考えられる。
【００５０】
本実施の形態１による高周波増幅器に備わるゲート保護ダイオードの変形例を図１０に示す。図１０はゲート保護ダイオードＧＤ１の変形例の要部平面図である。
【００５１】
ｐ＋型埋め込み層８の長さが長くなると、ｐ＋型埋め込み層８の端部８ａにおいて発生する応力が強くなることから、ｎ領域を構成するｎ＋型半導体領域１５の長辺の両側に設けられたｐ＋型埋め込み層８の端部８ａを、ｎ＋型半導体領域１５からより離すことが望ましい。そこで、前述の図６に示したゲート保護ダイオードＧＤ１の変形例として、図１０に示すゲート保護ダイオードＧＤ２を例示する。
【００５２】
前述の図６に示したゲート保護ダイオードＧＤ１では、ｎ領域を構成するｎ＋型半導体領域１５の長辺の両側に設けられたｐ＋型埋め込み層８の長さは、ｎ＋型半導体領域１５の長辺の長さと同じくらいに形成され、ｎ領域を構成するｎ＋型半導体領域１５の短辺の両側に設けられたｐ＋型埋め込み層８の長さは、ｎ＋型半導体領域１５の短辺の長さよりも長く形成されている。これに対して、図１０に示したゲート保護ダイオードＧＤ２では、ｎ領域を構成するｎ＋型半導体領域１５の長辺の両側に設けられたｐ＋型埋め込み層８の長さは、ｎ＋型半導体領域１５の長辺の長さよりも長く形成され、ｎ領域を構成するｎ＋型半導体領域１５の短辺の両側に設けられたｐ＋型埋め込み層８の長さは、ｎ＋型半導体領域１５の短辺の長さと同じくらいに形成されている。
【００５３】
従って、前述の図６に示したゲート保護ダイオードＧＤ１よりも図１０に示したゲート保護ダイオードＧＤ２の方が、ｎ領域を構成するｎ＋型半導体領域１５の長辺の両側に設けられたｐ＋型埋め込み層８の端部８ａがｎ＋型半導体領域１５から離れており、ｐ＋型埋め込み層８の端部８ａで発生する応力に誘発される欠陥等の影響を小さくすることができる。すなわち、ゲート保護ダイオードＧＤ２のｐ＋型埋め込み層８の配置を採用することにより、ゲート保護ダイオードＧＤ１よりも、さらにリーク電流の増加を防止することが可能となる。
【００５４】
次に、本実施の形態１による高周波シリコンパワーＭＩＳを構成する単位ＭＩＳおよびゲート保護回路ダイオードの製造方法の一例を図１１〜図１５を用いて工程順に説明する。図１１〜図１５（ａ）および（ｂ）は、それぞれゲート保護回路ダイオードおよび高周波シリコンパワーＭＩＳを構成する単位ＭＩＳの要部断面図を示す。
【００５５】
まず、図１１に示すように、基板本体２ａと、その主面に形成されたエピタキシャル層２ｂを有する基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）２を用意する。基板本体２ａは、例えばチョクラルスキー法等のような結晶引き上げ法により形成されたｐ型の単結晶シリコンからなり、その厚さは、例えば２８０μｍ、その抵抗率は３ｍΩｃｍ未満、例えば１〜２ｍΩｃｍである。エピタキシャル層２ｂは、例えばエピタキシャル法により形成されたｐ型の単結晶シリコンからなり、その厚さは、例えば１〜２μｍ、その比抵抗は、例えば１０〜２０Ωｃｍである。続いてエピタキシャル層２ｂの主面に、例えば酸化シリコンからなるフィールド絶縁膜をＬＯＣＯＳ（Local Oxidization of Silicon）法により形成する。このフィールド絶縁膜が形成された領域を素子分離部ＳＧＩとして規定することができる。
【００５６】
次に、エピタキシャル層２ｂの主面上にフォトリソグラフィ技術によりレジストパターンを形成した後、そのレジストパターンをマスクとして、基板本体２ａに達する所定の本数の溝８ｂをエピタキシャル層２ｂの所定の箇所に形成する。その後、エピタキシャル層２ｂの主面上に、例えば多結晶シリコン膜からなる導体膜を堆積し、さらに溝８ｂの内部以外の導体膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、溝８ｂの内部にｐ＋型埋め込み層８を形成する。
【００５７】
次に、エピタキシャル層２ｂの主面上に、レジストパターンをマスクとして、例えばホウ素等のようなｐ型不純物をエピタキシャル層２ｂに選択的にイオン注入することにより、単位ＭＩＳ１のｐ型半導体領域９を形成する。ｐ型半導体領域９は単位ＭＩＳ１のチャネル領域になる部分でもある。
【００５８】
続いて、エピタキシャル層２ｂの主面上に、レジストパターンをマスクとして、例えばリン等のようなｎ型不純物をエピタキシャル層２ｂに選択的にイオン注入することにより、ゲート保護ダイオードＧＤ１のｎ領域として機能するｎ＋型半導体領域１５を形成する。
【００５９】
次に、図１２に示すように、基板２に対して洗浄処理を施してエピタキシャル層２ｂの主面の清浄面を露出させた状態で、例えばウエット酸化処理を施すことにより、エピタキシャル層２ｂの主面上に、例えば厚さ１０ｎｍの酸化シリコン膜からなるゲート絶縁膜１０を形成する。続いて、エピタキシャル層２ｂの主面上に、低抵抗な多結晶シリコン膜等のような導体膜、タングステンシリサイド膜等のようなシリサイド膜を下層から順にＣＶＤ（Chemical Vapor Deposition）法等により堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、導体膜とシリサイド膜とからなるゲート電極６を形成する。ゲート電極６のゲート長は、例えば０．２μｍであり、ゲート長を短くすることにより、ゲート電極６下の電子の走行速度を上げてＧｍを向上させることができる。その後、基板２に対して、例えばＲＴＡ（Rapid Thermal Annealing）法等によるアニール処理を施す。
【００６０】
次に、図１３に示すように、レジストパターンをマスクとして、例えばリン等のようなｎ型不純物をエピタキシャル層２ｂに選択的にイオン注入することにより、単位ＭＩＳ１のドレインの一部として機能するｎ型半導体領域５を形成する。ｎ型半導体領域５は、その端部がゲート電極６のドレイン側端部に重なる（ほぼ一致する）ように形成される。
【００６１】
続いて、レジストパターンをマスクとして、例えばヒ素等のようなｎ型不純物をエピタキシャル層２ｂに選択的にイオン注入することにより、単位ＭＩＳ１のソースの一部として機能するｎ＋型半導体領域３Ｓおよびドレインの他の一部として機能するｎ＋型半導体領域４Ｄを形成する。ｎ＋型半導体領域３Ｓは、その端部がゲート電極６のソース側端部に重なる（ほぼ一致する）ように形成される。ｎ＋型半導体領域４Ｄは、その端部がゲート電極６から所定の距離離れた位置に形成されている。
【００６２】
続いて、レジストパターンをマスクとして、例えばフッ化ボロン等のようなｐ型不純物をエピタキシャル層２ｂに選択的にイオン注入することにより、単位ＭＩＳ１のソースの他の一部として機能するｐ＋型半導体領域７およびゲート保護ダイオードＧＤ１の第１および第２ｐ領域として機能するｐ＋型半導体領域１６，１７を形成する。単位ＭＩＳ１のソースとして機能するｐ＋型半導体領域７およびゲート保護ダイオードＧＤ１の第２ｐ領域として機能するｐ＋型半導体領域１７は、それぞれｐ＋型埋め込み層８と接続し、これを通じて基板本体２ａと電気的に接続されている。その後、基板２に対して、例えばＲＴＡ法等によるアニール処理を施す。
【００６３】
次に、図１４に示すように、エピタキシャル層２ｂの主面上に、例えば酸化シリコン膜からなる絶縁膜１１をＣＶＤ法等により堆積する。絶縁膜１１の厚さは、例えば０．３〜０．５μｍである。続いて、絶縁膜１１をフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、接続孔１２を形成する。この接続孔１２は、例えば単位ＭＩＳ１のソース領域（ｐ＋型半導体領域７）およびドレイン領域（ｎ＋型半導体領域４Ｄ）、ならびにゲート保護ダイオードＧＤ１の第１および第２ｐ領域（ｐ＋型半導体領域１６，１７）に達する。
【００６４】
次に、エピタキシャル層２ｂの主面上に、例えばアルミニウム合金膜からなる金属膜をスパッタリング法等により堆積する。金属膜の厚さは、例えば０．８μｍである。続いて、その金属膜をフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、第１層目の配線Ｍ１を形成する。この第１層目の配線Ｍ１は、例えば接続孔１２を通じて単位ＭＩＳ１のソース領域（ｐ＋型半導体領域７）およびドレイン領域（ｎ＋型半導体領域４Ｄ）、ならびにゲート保護ダイオードＧＤ１の第１および第２ｐ領域（ｐ＋型半導体領域１６，１７）と接続する。
【００６５】
次に、図１５に示すように、エピタキシャル層２ｂの主面上に、例えば酸化シリコン膜からなる絶縁膜１３をＣＶＤ法等により堆積した後、絶縁膜１３をフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、接続孔１４を形成する。この接続孔１４は、例えば単位ＭＩＳ１のソース領域（ｐ＋型半導体領域７）およびドレイン領域（ｎ＋型半導体領域４Ｄ）、ならびにゲート保護ダイオードＧＤ１の一方の第１ｐ領域（ｐ＋型半導体領域１６）に接続する第１層目の配線Ｍ１に達する。
【００６６】
次に、エピタキシャル層２ｂの主面上に、例えばアルミニウム合金膜からなる金属膜をスパッタリング法等により堆積した後、その金属膜をフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、図示はしないが、第２層目の配線を形成する。この第２層目の配線は、例えば接続孔１４を通じて単位ＭＩＳ１のソース領域（ｐ＋型半導体領域７）およびドレイン領域（ｎ＋型半導体領域４Ｄ）、ならびにゲート保護ダイオードＧＤ１の第１ｐ領域（ｐ＋型半導体領域１６）に接続する第１層目の配線Ｍ１と接続する。以上の工程により、前述の図４〜図７に示したゲート保護回路ダイオードＧＤ１および高周波シリコンパワーＭＩＳを構成する単位ＭＩＳ１が略完成する。
【００６７】
このように、本実施の形態１によれば、ｐ＋型埋め込み層８の端部８ａを、ｎ領域を構成するｎ＋型半導体領域１５から７μｍ以上離すことにより、ｐ＋型埋め込み層８の端部８ａにおいて発生した応力により欠陥等が誘発されても、ゲート保護ダイオードＧＤ１のリーク電流に与える欠陥等の影響が小さくなり、ゲート保護ダイオードＧＤ１のリーク電流の増加を防止することができる。
【００６８】
（実施の形態２）
本実施の形態２による高出力増幅器は、前述した実施の形態１と同様であり、高周波シリコンパワーＭＩＳおよびゲート保護ダイオードを有するものであるが、ゲート保護ダイオードに形成されるｐ＋型埋め込み層の平面形状が前述した実施の形態１によるゲート保護ダイオードＧＤ１に形成されたものと相違する。すなわち、前述した実施の形態１では、ゲート保護ダイオードＧＤ１に備わるｐ＋型埋め込み層８は、ゲート保護ダイオードＤ１が形成されるエピタキシャル層２ｂの４つの隅に近い箇所で切断されて形成される端部８ａを有している。これに対して、本実施の形態２によるゲート保護ダイオードでは、ｎ領域を構成するｎ＋型半導体領域の周囲にｐ＋型埋め込み層が途切れずに連続して形成されている。
【００６９】
図１６に、本実施の形態２によるゲート保護ダイオードの一例の要部平面図を示す。
【００７０】
ゲート保護ダイオードＧＤ３は、その周囲を素子分離部により囲まれた（規定された）長方形のエピタキシャル層に形成されており、エピタキシャル層に形成されたｐ領域とｎ領域とから構成される２個のｐｎ接合を有している。また、ゲート保護ダイオードＧＤ３の構造も第１ｐ領域−ｎ領域−第２ｐ領域であり、前述した実施の形態１によるゲート保護ダイオードＧＤ１と同様であるため、その説明を省略する。
【００７１】
ｐ＋型埋め込み層８は、途切れることなく連続してｎ領域を構成するｎ＋型半導体領域１５の周囲に形成されており、ｐ＋型埋め込み層８の端部が形成されていない。また、ゲート保護ダイオードＧＤ３が形成されるエピタキシャル層の４つの隅を除いて、ｐ＋型埋め込み層８はｎ領域を構成するｎ＋型半導体領域１５から、例えば３μｍ離して配置されている。
【００７２】
ｐ＋型埋め込み層８に端部を設けないことにより、強い応力の発生を抑制することができ、また、ｎ領域を構成するｎ＋型半導体領域１５の長辺の両側に形成されたｐ＋型埋め込み層８に応力が生じても、ｎ領域を構成するｎ＋型半導体領域１５の短辺の両側に形成されたｐ＋型埋め込み層８に応力を逃がすことができる。これによって、ゲート保護ダイオードＧＤ３のリーク電流の原因となる欠陥等が誘発されにくくなり、ゲート保護ダイオードＧＤ３のリーク電流の増加を抑えることができる。
【００７３】
本実施の形態２によるゲート保護ダイオードＧＤ３では、ｎ領域を構成するｎ＋型半導体領域１５の平面形状を、前述した実施の形態１によるゲート保護ダイオードＧＤ１と同様に、４つの隅が欠けた長方形、例えば８辺からなる多角形としているが、これに限定されるものではなく、４辺からなる長方形とすることもできる。すなわち、ｐ＋型埋め込み層８には端部がないので、ｐ＋型埋め込み層８とｎ領域を構成するｎ＋型半導体領域１５との距離を７μｍ以上とする箇所を設けなくてもよい。しかし、ｐ＋型埋め込み層８の角部（ｎ領域を構成するｎ＋型半導体領域１５の長辺に沿って形成されるｐ＋型埋め込み層８とｎ領域を構成するｎ＋型半導体領域１５の短辺に沿って形成されるｐ＋型埋め込み層８との結合部）では、他の箇所よりも欠陥等が生じ易いため、ｎ領域を構成するｎ＋型半導体領域１５の平面形状を、例えば４つの隅が欠けた長方形として、上記ｐ＋型埋め込み層８の角部とｎ領域を構成するｎ＋型半導体領域１５との距離を７μｍ以上とすることが望ましい。
【００７４】
図１７は、本実施の形態２によるゲート保護ダイオードＧＤ３のリーク電流特性を示すグラフ図である。図１７に示すように、ｐ＋型埋め込み層に端部を設けないゲート保護ダイオードＧＤ３では、１μＡのリーク電流で規定されるゲート耐圧は揃っており、不良も見られない。
【００７５】
このように、本実施の形態２によれば、ｎ領域を構成するｎ＋型半導体領域１５の周囲に途切れることなくｐ＋型埋め込み層８を形成することにより、ｎ領域を構成するｎ＋型半導体領域１５の長辺の両側に形成されたｐ＋型埋め込み層８に発生する応力を、ｎ領域を構成するｎ＋型半導体領域１５の短辺の両側に形成されたｐ＋型埋め込み層８へ逃がすことができるので、ｐ＋型埋め込み層８に起因して発生する応力により誘発される欠陥等が減少して、ゲート保護ダイオードＧＤ３のリーク電流に与える欠陥等の影響が小さくなり、ゲート保護ダイオードＧＤ３のリーク電流の増加を抑えることができる。
【００７６】
（実施の形態３）
本実施の形態３によるゲート保護ダイオードでは、前述した実施の形態２によるゲート保護ダイオードＧＤ２と同様に、ｎ領域を構成するｎ＋型半導体領域の周囲にｐ＋型埋め込み層が途切れずに連続して形成されている。しかし、前述した実施の形態２によるゲート保護ダイオードＧＤ２では、ｎ領域を構成するｎ＋型半導体領域１５の短辺と、この短辺に沿って形成されたｐ＋型埋め込み層８との距離が、ｎ領域を構成するｎ＋型半導体領域１５の長辺と、この長辺に沿って形成されたｐ＋型埋め込み層８との距離と同じである。これに対して、本実施の形態３によるゲート保護ダイオードでは、ｎ領域を構成するｎ＋型半導体領域の短辺と、この短辺に沿って形成されたｐ＋型埋め込み層との距離が、ｎ領域を構成するｎ＋型半導体領域の長辺と、この長辺に沿って形成されたｐ＋型埋め込み層との距離よりも長く設けられている。
【００７７】
図１８に、本実施の形態３によるゲート保護ダイオードの一例の要部平面図を示す。
【００７８】
ゲート保護ダイオードＧＤ４は、その周囲を素子分離部により囲まれた（規定された）長方形のエピタキシャル層に形成されており、エピタキシャル層に形成されたｐ領域とｎ領域とから構成される２個のｐｎ接合を有している。また、ゲート保護ダイオードＧＤ４の構造も第１ｐ領域−ｎ領域−第２ｐ領域であり、前述した実施の形態１によるゲート保護ダイオードＧＤ１と同様であるため、その説明を省略する。
【００７９】
ｐ＋型埋め込み層８は、途切れることなく連続して、ｎ領域を構成するｎ＋型半導体領域１５の周囲に形成されており、ｐ＋型埋め込み層８の端部が形成されていない。また、ｎ領域を構成するｎ＋型半導体領域１５の長辺に沿って形成されたｐ＋型埋め込み層８は、ｎ領域を構成するｎ＋型半導体領域１５から、例えば３μｍ離して配置されている。さらに、ｎ領域を構成するｎ＋型半導体領域１５の短辺に沿って形成されたｐ＋型埋め込み層８とｎ領域を構成するｎ＋型半導体領域１５との距離は、ｎ領域を構成するｎ＋型半導体領域１５の長辺に沿って形成されたｐ＋型埋め込み層８とｎ領域を構成するｎ＋型半導体領域１５との距離よりも長く、例えば１５μｍとしている。従って、ゲート保護ダイオードＧＤ４のｐ＋型埋め込み層８の角部が、前述した実施の形態２のゲート保護ダイオードＧＤ３と比べて、ｎ領域を構成するｎ＋型半導体領域１５からより遠くに配置されている。
【００８０】
ｐ＋型埋め込み層８に端部を設けないことに加えて、ｐ＋型埋め込み層８の角部をｎ領域を構成するｎ＋型半導体領域１５からより遠くに配置することにより、ｐ＋型埋め込み層８の角部に、ｎ領域を構成するｎ＋型半導体領域１５の長辺の両側に形成されたｐ＋型埋め込み層８による応力が発生して欠陥等が誘発されても、ゲート保護ダイオードＧＤ４のリーク電流に与える欠陥等の影響が小さくなり、ゲート保護ダイオードＧＤ４のリーク電流の増加を抑えることができる。
【００８１】
本実施の形態３による高周波増幅器に備わるゲート保護ダイオードの変形例を図１９および図２０に示す。図１９はゲート保護ダイオードＧＤ４の第１の変形例の要部平面図、図２０はゲート保護ダイオードＧＤ４の第２の変形例の要部平面図である。
【００８２】
第１の変形例であるゲート保護ダイオードＧＤ５では、図１９に示すように、ｐ＋型埋め込み層８が、ゲート保護ダイオードＧＤ５が形成されるエピタキシャル層の４つの隅に近い箇所で切断されており、端部８ａを有している。しかし、例えば前述した実施の形態１のゲート保護ダイオードＧＤ１と比べると、ｐ＋型埋め込み層８の端部８ａがｎ領域を構成するｎ＋型半導体領域１５からより遠くに、例えば１５μｍ離れて配置されているので、ｐ＋型埋め込み層８の端部８ａにおいて応力が発生しても、ゲート保護ダイオードＧＤ５のリーク電流の原因となる欠陥等の影響が小さくなる。
【００８３】
第２の変形例であるゲート保護ダイオードＧＤ６では、図２０に示すように、ｎ領域を構成するｎ＋型半導体領域１５の短辺の両側にｐ＋型埋め込み層８が形成されておらず、ｎ領域を構成するｎ＋型半導体領域１５の長辺の両側に形成されたｐ＋型埋め込み層８のみによって、ｐ＋型半導体領域１７と基板本体とが電気的に接続されている。例えば前述した実施の形態１のゲート保護ダイオードＧＤ１と比べると、ｐ＋型埋め込み層８の端部８ａがｎ領域を構成するｎ＋型半導体領域１５からより遠くに配置されているので、ゲート保護ダイオードＧＤ６のリーク電流の原因となる欠陥等の影響は小さくなる。
【００８４】
このように、本実施の形態３によれば、ｐ＋型埋め込み層８の角部（または端部８ａ）を、前述した実施の形態１によるゲート保護ダイオードＧＤ１または前述した実施の形態２によるゲート保護ダイオードＧＤ２よりも、さらにｎ領域を構成するｎ＋型半導体領域１５から離すことができるので、ｐ＋型埋め込み層８の角部（または端部８ａ）において発生する応力に誘発される欠陥等のゲート保護ダイオードＧＤ４（またはＧＤ５，ＧＤ６）のリーク電流に与える影響が小さくなり、ゲート保護ダイオードＧＤ４（またはＧＤ５，ＧＤ６）のリーク電流の増加を抑えることができる。
【００８５】
（実施の形態４）
本実施の形態２による高出力増幅器は、前述した実施の形態１と同様であり、高周波シリコンパワーＭＩＳおよびゲート保護ダイオードを有するものであるが、ゲート保護ダイオードに形成されるｐ＋型埋め込み層の平面形状が前述した実施の形態１によるゲート保護ダイオードＧＤ１に形成されたものと相違する。すなわち、本実施の形態４によるゲート保護ダイオードでは、ｎ領域を構成するｎ＋型半導体領域の長辺の両側に形成されるｐ＋型埋め込み層が、複数に分割されている。
【００８６】
図２１に、本実施の形態４によるゲート保護ダイオードの一例の要部平面図を示す。
【００８７】
ゲート保護ダイオードＧＤ７は、その周囲を素子分離部により囲まれた（規定された）長方形のエピタキシャル層に形成されており、エピタキシャル層に形成されたｐ領域とｎ領域とから構成される２個のｐｎ接合を有している。また、ゲート保護ダイオードＧＤ７の構造も第１ｐ領域−ｎ領域−第２ｐ領域であり、前述した実施の形態１によるゲート保護ダイオードＧＤ１と同様であるため、その説明を省略する。
【００８８】
ｐ＋型埋め込み層８は、ｎ領域を構成するｎ＋型半導体領域１５の第１の方向に沿った長辺の両側と、第２の方向に沿った短辺の両側とにそれぞれ形成されている。すなわち、ｐ＋型埋め込み層８は、ゲート保護ダイオードＧＤ７が形成されるエピタキシャル層の周辺部に形成され、そのエピタキシャル層の４つの隅に近い箇所で切断されている。さらに、ｎ領域を構成するｎ＋型半導体領域１５の長辺の両側に形成されたｐ＋型埋め込み層８は４つに分割されている。分割されたｐ＋型埋め込み層８の長さは、例えば２０μｍ以下である。また、分割されたｐ＋型埋め込み層８の端部８ａとｎ領域を構成するｎ＋型半導体領域１５との距離は、例えば３μｍである。
【００８９】
ｐ＋型埋め込み層８の長さを２０μｍ以下と短くすることにより、分割されたｐ＋型埋め込み層８の端部８ａにおける応力を低減することができる。従って、分割されたｐ＋型埋め込み層８の端部８ａとｎ領域を構成するｎ＋型半導体領域１５との距離を、例えば３μｍとしても、ゲート保護ダイオードＧＤ７のリーク電流の原因となる欠陥等が誘発されにくくなり、ゲート保護ダイオードＧＤ７のリーク電流の増加を防止することができる。
【００９０】
本実施の形態４によるゲート保護ダイオードＧＤ７では、ｎ領域を構成するｎ＋型半導体領域１５の平面形状を、前述した実施の形態１によるゲート保護ダイオードＧＤ１と同様に、４つの隅が欠けた長方形、例えば８辺からなる多角形としているが、これに限定されるものではなく、４辺からなる長方形とすることもできる。すなわち、分割されたｐ＋型埋め込み層８の端部８ａとｎ領域を構成するｎ＋型半導体領域１５との距離を７μｍ以上とする箇所を設ける必要がなく、分離されたｐ＋型埋め込み層８の端部８ａとｎ領域を構成するｎ＋型半導体領域１５との距離を３μｍ以上とすればよい。
【００９１】
図２２は、本実施の形態４によるゲート保護ダイオードＧＤ７のリーク電流特性を示すグラフ図である。図２２に示すように、ｐ＋型埋め込み層の長さを２０μｍ以下とすることにより、僅かにゲート耐圧が低下するゲート保護ダイオードＧＤ７はあるものの、１μＡのリーク電流で規定されるゲート耐圧は揃っており、例えば前述した実施の形態１によるゲート保護ダイオードＧＤ１と、ほぼ同程度のゲート耐圧を有している。
【００９２】
このように、本実施の形態４によれば、ｎ領域を構成するｎ＋型半導体領域１５の長辺の両側に形成されたｐ＋型埋め込み層８を２０μｍ以下に分離することにより、ｐ＋型埋め込み層８の端部８ａにおいて発生する応力が小さくなるので、誘発される欠陥等が減少して、ゲート保護ダイオードＧＤ７のリーク電流に与える欠陥等の影響が小さくなり、ゲート保護ダイオードＧＤ７のリーク電流の増加を防止することができる。
【００９３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９４】
例えば、前述した実施の形態では、ゲート保護ダイオードの平面形状を矩形とし、長方形を例示したが、正方形、多角形または円形であってもよい。
【産業上の利用可能性】
【００９５】
本発明の半導体装置は、高周波シリコンパワーＭＩＳおよびゲート保護ダイオードを含む高周波電力増幅器を搭載した携帯電話用のＲＦモジュールに適用することができる。
【図面の簡単な説明】
【００９６】
【図１】本実施の形態１によるデジタル携帯電話のブロック構成図の一例である。
【図２】本実施の形態１による高出力増幅器の構成図の一例である。
【図３】本実施の形態１による高周波増幅器に備わる高周波シリコンパワーＭＩＳおよびゲート保護回路ダイオードの配置図の一例である。
【図４】本実施の形態１による高周波シリコンパワーＭＩＳを構成する単位ＭＩＳの要部平面図の一例である。
【図５】図４のＡ−Ａ′線における要部断面図である。
【図６】本実施の形態１によるゲート保護ダイオードの要部平面図の一例である。
【図７】図６のＢ−Ｂ′線における要部断面図である。
【図８】（ａ）および（ｂ）は、それぞれｐ＋型埋め込み層の端部をｎ領域から３μｍ離して配置したゲート保護ダイオードおよびｐ＋型埋め込み層の端部をｎ領域から７μｍ離して配置したゲート保護ダイオードのリーク電流特性を示すグラフ図である。
【図９】本発明者らが検討したｐ＋型埋め込み層の端部をｎ領域から３μｍ離して配置したゲート保護ダイオードの要部平面図の一例である。
【図１０】本実施の形態１によるゲート保護ダイオードの変形例の要部平面図である。
【図１１】（ａ）および（ｂ）は、それぞれ本実施の形態１によるゲート保護回路ダイオードおよび高周波パワーＭＩＳを構成する単位ＭＩＳの製造工程の一例を示す要部断面図である。
【図１２】図１１に続くゲート保護回路ダイオードおよび高周波パワーＭＩＳを構成する単位ＭＩＳの製造工程中の図１１と同じ箇所の要部断面図である。
【図１３】図１２に続くゲート保護回路ダイオードおよび高周波パワーＭＩＳを構成する単位ＭＩＳの製造工程中の図１１と同じ箇所の要部断面図である。
【図１４】図１２に続くゲート保護回路ダイオードおよび高周波パワーＭＩＳを構成する単位ＭＩＳの製造工程中の図１１と同じ箇所の要部断面図である。
【図１５】図１２に続くゲート保護回路ダイオードおよび高周波パワーＭＩＳを構成する単位ＭＩＳの製造工程中の図１１と同じ箇所の要部断面図である。
【図１６】本実施の形態２によるゲート保護ダイオードの要部平面図の一例である。
【図１７】本実施の形態２によるゲート保護ダイオードのリーク電流特性を示すグラフ図である。
【図１８】本実施の形態３によるゲート保護ダイオードの要部平面図の一例である。
【図１９】本実施の形態３によるゲート保護ダイオードの第１の変形例の要部平面図である。
【図２０】本実施の形態３によるゲート保護ダイオードの第２の変形例の要部平面図である。
【図２１】本実施の形態４によるゲート保護ダイオードの要部平面図の一例である。
【図２２】本実施の形態４によるゲート保護ダイオードのリーク電流特性を示すグラフ図である。
【符号の説明】
【００９７】
１  単位ＭＩＳ
２  基板
２ａ  基板本体
２ｂ  エピタキシャル層
３Ｓ  ｎ＋型半導体領域
４Ｄ  ｎ＋型半導体領域
５  ｎ型半導体領域
６  ゲート電極
７  ｐ＋型半導体領域
８  ｐ＋型埋め込み層
８ａ  端部
８ｂ  溝
９  ｐ型半導体領域
１０  ゲート絶縁膜
１１  絶縁膜
１２  接続孔
１３  絶縁膜
１４  接続孔
１５  ｎ＋型半導体領域
１６  ｐ＋型半導体領域
１７  ｐ＋型半導体領域
ＡＧＣ Ａｍｐ  自動利得制御用増幅器
ＡＮＴ  アンテナ
ＡＮＴ−ＳＷ  アンテナスイッチ
Ｄ  ドレイン
ＤＰＡＤ  ドレインパッド部
Ｇ  ゲート
ＧＥ  ゲート電極
ＧＤ，ＧＤ０〜ＧＤ７  ゲート保護ダイオード
ＧＰＡＤ  ゲートパッド部
ＩＲ−ＰＬＬ  シンセサイザ
ＩＭ  インピーダンス整合回路
ＬＮＡ  低雑音アンプ
Ｍ１，Ｍ１（Ｇ）  配線
Ｍ２，Ｍ２（Ｄ），Ｍ２（Ｇ），Ｍ２（Ｓ）  配線
ＭＩＣ  マイク
ＰＡ  高出力増幅器
ＲＦＭ，ＲＦＭ１，ＲＦＭ２  高周波シリコンパワーＭＩＳ
ＲＦ−ＰＬＬ  シンセサイザ
ＲＸ−ＭＩＸ  受信ミクサ
Ｓ  ソース
ＳＧＩ  素子分離部
ＳＰ  スピーカ
ＴＨ  接続孔
ＴＸ−ＭＩＸ  送信ミクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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