(57)【特許請求の範囲】
【請求項１】
基板上にパターン形成対象層を形成する段階と、
前記パターン形成対象層上にマスク層を形成する段階と、
前記パターン形成対象層の微細構造物が位置する領域である第１領域で前記マスク層の一部を除去し、前記パターン形成対象層の広い構造物が位置する領域である第２領域で前記マスク層の残り一部を残留させる段階と、
前記第１領域では前記パターン形成対象層上に、前記第２領域では前記マスク層上に形成され前記第１領域から前記第２領域まで一体に連結されるモールドマスクパターンを形成する段階と、
前記第１領域及び第２領域で、前記モールドマスクパターン上にスペーサ層を形成する段階と、
前記モールドマスクパターンのパターン構造物の側壁に複数のスペーサが残留するように前記スペーサ層をエッチングし、前記第２領域で前記マスク層をエッチングし、前記第２領域にマスクパターンが形成されるようにエッチング工程を行う段階と、
前記第２領域ではエッチングマスクとして前記マスクパターンを利用し、前記第１領域ではエッチングマスクとして前記複数のスペーサを利用して前記パターン形成対象層をエッチングし、前記第１領域には微細構造物を有し、前記第２領域には広い構造物を有するパターンが形成された構造物層を形成する段階とを含むことを特徴とする半導体素子の形成方法。
【請求項２】
前記第２領域で前記マスク層をエッチングするためのエッチング工程は、エッチングマスクとしてモールドマスクパターン及び複数のスペーサを利用して行われることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項３】
前記半導体素子はメモリ素子であり、前記第１領域はメモリ素子のセル領域であり、前記第２領域は前記メモリ素子の周辺回路領域であることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項４】
前記パターン形成対象層は、前記基板上に形成された導電層を含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項５】
前記第２領域で前記マスク層をエッチングし、前記第２領域にマスクパターンを形成するためにエッチング工程を行う段階後、
前記第２領域で前記マスクパターンのうち、少なくとも１つのマスクパターンを露出させる分離用マスクを前記第２領域に形成する段階と、
前記第２領域で前記マスクパターンのうち、少なくとも１つのマスクパターンの露出された部分をエッチングし、前記マスクパターンのうち少なくとも１つのマスクパターンを第１の分離されたマスクパターン及び第２の分離されたマスクパターンに分離させる段階とをさらに含み、
前記第２領域で前記マスクパターンをエッチングマスクとして利用し、前記パターン形成対象層をエッチングする段階は、前記第１の分離されたマスクパターン及び第２の分離されたマスクパターンをエッチングマスクとして利用し、前記パターン形成対象層をエッチングする段階を含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項６】
命令及びアドレス信号を生成するメモリコントローラと、複数のメモリ素子を含むメモリモジュールとを含むメモリシステムであって、前記メモリモジュールは、前記命令及びアドレス信号を受信し、応答として前記複数のメモリ素子のうち、少なくとも１つのメモリ素子にデータを保存し、前記複数のメモリ素子のうち、少なくとも１つのメモリ素子からデータを検索し、前記メモリ素子それぞれは、前記メモリ素子のセル領域に複数のアドレス可能な複数のメモリセルと、前記メモリ素子の周辺回路領域に形成されて外部ソースからアドレスを受信し、プログラミング及び読み取り動作中に、前記アドレス可能な複数のメモリセルのうち、少なくとも一つをアクセスするための行信号及び列信号を生成するデコーダとを含む前記メモリシステムの製造方法において、
半導体基板上にパターン形成対象層を形成する段階と、
前記パターン形成対象層上にマスク層を形成する段階と、
前記パターン形成対象層の微細構造物が位置する領域である前記メモリ素子のセル領域で前記マスク層の一部を除去し、前記パターン形成対象層の広い構造物が位置する領域である前記メモリ素子の周辺回路領域に前記マスク層の残り一部を残留させる段階と、
前記セル領域では前記パターン形成対象層上に、前記周辺回路領域では前記マスク層上に形成され、前記セル領域から前記周辺回路領域まで一体に延びるモールドマスクパターンを形成する段階と、
前記セル領域及び周辺回路領域で、前記モールドマスクパターン上にスペーサ層を形成する段階と、
前記モールドマスクパターンのパターン構造物の側壁に複数のスペーサが残留するように前記スペーサ層をエッチングし、前記周辺回路領域で前記マスク層をエッチングし、前記周辺回路領域にマスクパターンが形成されるようにエッチング工程を行う段階と、
前記周辺回路領域ではエッチングマスクとして前記マスクパターンを利用し、前記セル領域ではエッチングマスクとして前記複数のスペーサを利用し、前記パターン形成対象層をエッチングし、前記セル領域には微細構造物を有して前記周辺回路領域には広い構造物を有するパターンが形成された構造物層を形成する段階とを含むことを特徴とするメモリシステムの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の形成方法及びメモリシステムの製造方法に関する。
【背景技術】
【０００２】
高集積半導体素子の比重が大きくなるにつれ、高速及び低電力で作動し、かつ上昇した素子密度を有する半導体メモリ素子への要求が高まっている。これを達成するために、高度にスケーリングされたさらに小さな幅を有する微細化された素子パターンを有する素子を形成することが要求されている。
【０００３】
例えば、半導体素子の構造物サイズ及びピッチ（ｐｉｔｃｈ）を有したデザインルール（ｄｅｓｉｇｎ  ｒｕｌｅｓ）がだんだんと厳格になるにつれ、パターン形成に利用される一般的なフォトリソグラフィ工程での解像限界によって、十分に微細なピッチのパターンを形成することがだんだんと困難になっている。しかし、かような微細寸法のラインアンドスペースパターン、すなわち「Ｌ／Ｓパターン」は、素子設計及び集積化において非常に重要である。
【０００４】
一般的なフォトリソグラフィ工程の解像度を向上させるために提案された多様な方法のうち、ＳＡＲＰ（ｓｅｌｆ−ａｌｉｇｎｅｄ−ｒｅｖｅｒｓｅ  ｐａｔｔｅｒｎｉｎｇ）法が広く使われている。該方法では、パターンが形成される下地膜に、第１フォトリソグラフィパターンを形成する。フォトリソグラフィパターンは、フォトリソグラフィシステムの解像限界、またはそれに近接したサイズ及びピッチの構造物からなる。その結果として得られる構造物上に、スペーサ層を蒸着する。スペーサ層を異方性エッチングし、構造物の側壁にスペーサを形成する。スペーサの最終寸法は、エッチングパラメータを制御することによって正確に制御できる。本来の構造物を除去し、残っているスペーサをエッチングマスクとして下地膜をパターニングし、フォトリソグラフィシステム自体で得られることができる幅よりさらに微細であり、フォトリソグラフィシステム自体で得られることができるピッチよりさらに稠密な構造物を得る。
【０００５】
しかし、この方法では、いくつかの限界がある。例えば、素子の高密度領域には、比較的狭い幅及び比較的稠密なピッチを有する高密度パターンを形成し、素子の低密度領域には、比較的広い幅及び比較的大きいピッチを有する低密度パターンを形成する場合、低密度パターン及び高密度パターンを、互いに異なる工程を利用して別途にパターニングする。例えば、低密度パターンは、一般的なフォトリソグラフィ設備を利用してパターニングし、同じ素子上にある高密度パターンは、ＳＡＲＰ法でパターニングする。その結果、低密度パターンと高密度パターンとが別途にパターニングされるので、それらの間にミスアラインが発生しうる。また、それらが互いに異なる時間にパターニングされるので、さらなるフォトリソグラフィ段階が必要になり、製造コストが上昇してしまう。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、一般的な工程での限界を克服する方法によって、第１領域には微細パターンまたは微細構造物を有し、第２領域には広幅パターンまたは広幅構造物を有する半導体素子の形成方法、及びメモリシステムの製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述の目的を達成するために、本発明の技術手段は次の通りである。
本発明の請求項１に対応する解決手段１によると、半導体素子の形成方法では、基板上にパターン形成対象層を形成する。パターン形成対象層上に、マスク層を形成する。パターン形成対象層の微細構造物が位置する領域である第１領域でマスク層の一部を除去し、パターン形成対象層の広い構造物が位置する領域である第２領域でマスク層の残り一部を残留させる。第１領域ではパターン形成対象層上に、第２領域ではマスク層上に形成され第１領域から第２領域まで一体に連結されるモールドマスクパターンを形成する。第１領域及び第２領域で、モールドマスクパターン上にスペーサ層を形成する。モールドマスクパターンのパターン構造物の側壁に複数のスペーサが残留するようにスペーサ層をエッチングし、第２領域でマスク層をエッチングし、第２領域にマスクパターンが形成されるようにエッチング工程を行う。第２領域ではエッチングマスクとしてマスクパターンを利用し、第１領域ではエッチングマスクとして複数のスペーサを利用し、パターン形成対象層をエッチングし、第１領域には微細構造物を有し、第２領域には広い構造物を有するパターンが形成された構造物層を形成する。
【０００８】
請求項２に対応する解決手段２によると、第２領域でマスク層をエッチングするためのエッチング工程は、エッチングマスクとしてモールドマスクパターン及び複数のスペーサを利用して行われる。
【０００９】
請求項３に対応する解決手段３によると、半導体素子はメモリ素子であり、第１領域はメモリ素子のセル領域であり、第２領域はメモリ素子の周辺回路領域である。
【００１０】
請求項４に対応する解決手段４によると、パターン形成対象層は、基板上に形成された導電層を含む。
【００１１】
また、解決手段５によると、解決手段４でパターンが形成された構造物層は、半導体素子のゲートパターンを含むことにしてもよい。
【００１２】
さらに、解決手段６によると、解決手段４でパターンが形成された構造物層は、半導体素子の複数の配線ラインを含むことにしてもよい。
【００１３】
さらにまた、解決手段７によると、解決手段６で複数の配線ラインは、半導体素子のビットラインを含むことにしてもよい。
【００１４】
解決手段８によると、パターンが形成された構造物層は、基板に領域を定義するのに使われる第２マスクパターンを含む。
【００１５】
また、解決手段９によると、解決手段８で定義された領域は、基板の活性領域である。
【００１６】
解決手段１０によると、マスク層を形成する段階は、パターン形成対象層上に第１マスク層を形成する段階と、第１マスク層上に第２マスク層を形成する段階とを含む。
【００１７】
また、解決手段１１によると、解決手段１０の第１領域でマスク層の一部を除去し、半導体素子の第２領域にマスク層を残留させる段階は、第１領域で第２マスク層の一部を除去し、半導体素子の第２領域に第２マスク層を残留させ、半導体素子の第１領域及び第２領域に第１マスク層を残留させる段階を含み、パターン形成対象層をエッチングする段階は、第１領域及び第２領域で、第１マスク層をエッチングする段階をさらに含む。
【００１８】
さらに、解決手段１２によると、解決手段１０のパターン形成対象層上に第１マスク層を形成する段階と、第１マスク層上に第２マスク層を形成する段階は、パターン形成対象層上に第１サブマスク層及び第２サブマスク層を順に形成し、第２サブマスク層上に第２マスク層を形成する段階を含む。
【００１９】
請求項５に対応する解決手段１３によると、第２領域でマスク層をエッチングし、第２領域にマスクパターンを形成するためにエッチング工程を行う段階後、第２領域でマスクパターンのうち、少なくとも１つのマスクパターンを露出させる分離用マスクを第２領域に形成する段階と、第２領域でマスクパターンのうち、少なくとも１つのマスクパターンの露出された部分をエッチングし、マスクパターンのうち少なくとも１つのマスクパターンを第１の分離されたマスクパターン及び第２の分離されたマスクパターンに分離させる段階とをさらに含み、第２領域でマスクパターンをエッチングマスクとして利用し、パターン形成対象層をエッチングする段階は、第１の分離されたマスクパターン及び第２の分離されたマスクパターンをエッチングマスクとして利用し、パターン形成対象層をエッチングする段階を含む。
【００２０】
請求項６に対応する解決手段１４によると、命令及びアドレス信号を生成するメモリコントローラと、複数のメモリ素子を含むメモリモジュールとを含むメモリシステムであって、メモリモジュールは、命令及びアドレス信号を受信し、応答として複数のメモリ素子のうち、少なくとも１つのメモリ素子にデータを保存し、複数のメモリ素子のうち、少なくとも１つのメモリ素子からデータを検索し、メモリ素子それぞれは、メモリ素子のセル領域に複数のアドレス可能な複数のメモリセルと、メモリ素子の周辺回路領域に形成されて外部ソースからアドレスを受信してプログラミング及び読み取り動作中にアドレス可能な複数のメモリセルのうち少なくとも一つをアクセスするための行信号及び列信号を生成するデコーダとを含むメモリシステムの製造方法において、半導体基板上にパターン形成対象層を形成する。パターン形成対象層上に、マスク層を形成する。パターン形成対象層の微細構造物が位置する領域であるメモリ素子のセル領域でマスク層の一部を除去し、パターン形成対象層の広い構造物が位置する領域であるメモリ素子の周辺回路領域にマスク層の残り一部を残留させる。セル領域ではパターン形成対象層上に、周辺回路領域ではマスク層上に形成され、セル領域から周辺回路領域まで一体に延びるモールドマスクパターンを形成する。セル領域及び周辺回路領域で、モールドマスクパターン上にスペーサ層を形成する。モールドマスクパターンのパターン構造物の側壁に複数のスペーサが残留するようにスペーサ層をエッチングし、周辺回路領域でマスク層をエッチングし、周辺回路領域にマスクパターンが形成されるようにエッチング工程を行う。周辺回路領域ではエッチングマスクとしてマスクパターンを利用し、セル領域ではエッチングマスクとして複数のスペーサを利用し、パターン形成対象層をエッチングし、セル領域には微細構造物を有して周辺回路領域には広い構造物を有するパターンが形成された構造物層を形成する。
【００２１】
解決手段１５によると、解決手段１４の周辺回路領域でマスク層をエッチングするためのエッチング工程は、エッチングマスクとしてモールドマスクパターン及び複数のスペーサを利用して行われる。
【００２２】
解決手段１６によると、解決手段１４のパターン形成対象層は、基板上に形成された導電層を含む。
【００２３】
解決手段１７によると、解決手段１４のパターンが形成された構造物層は、メモリ素子のゲートパターンを含む。
【００２４】
解決手段１８によると、解決手段１４のパターンが形成された構造物層は、メモリ素子の複数の配線ラインを含む。
【００２５】
解決手段１９によると、解決手段１４の複数の配線ラインは、メモリ素子のビットラインを含む。
【００２６】
解決手段２０によると、解決手段１４のパターンが形成された構造物層は、半導体基板に領域を定義するのに使われる第２マスクパターンを含む。
【００２７】
解決手段２１によると、解決手段１４の定義された領域は、半導体基板の活性領域である。
【００２８】
解決手段２２によると、解決手段１４のマスク層を形成する段階は、パターン形成対象層上に第１マスク層を形成する段階と、第１マスク層上に第２マスク層を形成する段階とを含む。
【００２９】
解決手段２３によると、解決手段１４のセル領域でマスク層の一部を除去し、半導体素子の周辺回路領域にマスク層を残留させる段階は、セル領域で第２マスク層の一部を除去し、メモリ素子の周辺回路領域に第２マスク層を残留させ、メモリ素子のセル領域及び周辺回路領域に第１マスク層を残留させる段階を含み、パターン形成対象層をエッチングする段階は、セル領域及び周辺回路領域で、第１マスク層をエッチングする段階をさらに含む。
【００３０】
解決手段２４によると、解決手段１４のパターン形成対象層上に第１マスク層を形成する段階と、第１マスク層上に第２マスク層を形成する段階は、パターン形成対象層上に第１サブマスク層及び第２サブマスク層を順に形成し、第２サブマスク層上に第２マスク層を形成する段階を含む。
【００３１】
解決手段２５によると、解決手段１４の周辺回路領域でマスク層をエッチングし、周辺回路領域にマスクパターンを形成するためにエッチング工程を行う段階後、周辺回路領域でマスクパターンのうち少なくとも１つのマスクパターンを露出させる分離用マスクを周辺回路領域に形成する段階と、周辺回路領域でマスクパターンのうち少なくとも１つのマスクパターンの露出された部分をエッチングし、マスクパターンのうち少なくとも１つのマスクパターンを第１の分離されたマスクパターン及び第２の分離されたマスクパターンに分離させる段階とをさらに含み、周辺回路領域でマスクパターンをエッチングマスクとして利用し、パターン形成対象層をエッチングする段階は、第１の分離されたマスクパターン及び第２の分離されたマスクパターンをエッチングマスクとして利用し、パターン形成対象層をエッチングする段階を含む。
【発明の効果】
【００３２】
本発明では、一般的な工程での限界を克服する方法によって、第１領域には微細パターンまたは微細構造物を有し、第２領域には広幅パターンまたは広幅構造物を有する半導体素子の製造方法を提供する。特に、パターン形成対象層、すなわちフィーチャ層（ｆｅａｔｕｒｅ  ｌａｙｅｒ）の微細構造物及び広幅構造物を、それらそれぞれのミスアラインの可能性なしに、要求されるフォトリソグラフィ段階数が減少した単純化された製造工程によって同時に形成できる。これによって、最終製品をさらに経済的に生産できる信頼性ある製造工程が可能になる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態の適用例を示すＮＡＮＤフラッシュメモリ素子のブロックダイアグラムである。
【図２】図１の素子の概略的なダイヤグラムである。
【図３】本発明の一実施形態によって形成されたＮＡＮＤフラッシュメモリ素子の平面レイアウトである。
【図４Ａ】本発明の一実施形態によって図３に例示されたＮＡＮＤフラッシュメモリ素子の微細パターン及び広幅パターンの形成方法を示す平面図である。
【図５Ｂ】図４ＡのＡ−Ａ’、Ｂ−Ｂ’、及びＣ−Ｃ’線に沿って切り取った断面図である。
【図５Ａ】本発明の一実施形態によって図３に例示されたＮＡＮＤフラッシュメモリ素子の微細パターン及び広幅パターンの形成方法を示す平面図である。
【図４Ｂ】図５ＡのＡ−Ａ’、Ｂ−Ｂ’、及びＣ−Ｃ’線に沿って切り取った断面図である。
【図６Ａ】本発明の一実施形態によって図３に例示されたＮＡＮＤフラッシュメモリ素子の微細パターン及び広幅パターンの形成方法を示す平面図である。
【図６Ｂ】図６ＡのＡ−Ａ’、Ｂ−Ｂ’、及びＣ−Ｃ’線に沿って切り取った断面図である。
【図７Ａ】本発明の一実施形態によって図３に例示されたＮＡＮＤフラッシュメモリ素子の微細パターン及び広幅パターンの形成方法を示す平面図である。
【図７Ｂ】図７ＡのＡ−Ａ’、Ｂ−Ｂ’、及びＣ−Ｃ’線に沿って切り取った断面図である。
【図８Ａ】本発明の一実施形態によって図３に例示されたＮＡＮＤフラッシュメモリ素子の微細パターン及び広幅パターンの形成方法を示す平面図である。
【図８Ｂ】図８ＡのＡ−Ａ’、Ｂ−Ｂ’、及びＣ−Ｃ’線に沿って切り取った断面図である。
【図９Ａ】本発明の一実施形態によって図３に例示されたＮＡＮＤフラッシュメモリ素子の微細パターン及び広幅パターンの形成方法を示す平面図である。
【図９Ｂ】図９ＡのＡ−Ａ’、Ｂ−Ｂ’、及びＣ−Ｃ’線に沿って切り取った断面図である。
【図１０Ａ】本発明の一実施形態によって図３に例示されたＮＡＮＤフラッシュメモリ素子の微細パターン及び広幅パターンの形成方法を示す平面図である。
【図１０Ｂ】図１０ＡのＡ−Ａ’、Ｂ−Ｂ’、及びＣ−Ｃ’線に沿って切り取った断面図である。
【図１１Ａ】本発明の一実施形態によって図３に例示されたＮＡＮＤフラッシュメモリ素子の微細パターン及び広幅パターンの形成方法を示す平面図である。
【図１１Ｂ】図１１ＡのＡ−Ａ’、Ｂ−Ｂ’、及びＣ−Ｃ’線に沿って切り取った断面図である。
【図１２Ａ】本発明の一実施形態によって図３に例示されたＮＡＮＤフラッシュメモリ素子の微細パターン及び広幅パターンの形成方法を示す平面図である。
【図１２Ｂ】図１２ＡのＡ−Ａ’、Ｂ−Ｂ’、及びＣ−Ｃ’線に沿って切り取った断面図である。
【図１３Ａ】本発明の一実施形態によって図３に例示されたＮＡＮＤフラッシュメモリ素子の微細パターン及び広幅パターンの形成方法を示す平面図である。
【図１３Ｂ】図１３ＡのＡ−Ａ’、Ｂ−Ｂ’、及びＣ−Ｃ’線に沿って切り取った断面図である。
【図１４Ａ】本発明の一実施形態によって図３に例示されたＮＡＮＤフラッシュメモリ素子の微細パターン及び広幅パターンの形成方法を示す平面図である。
【図１４Ｂ】図１４ＡのＡ−Ａ’、Ｂ−Ｂ’、及びＣ−Ｃ’線に沿って切り取った断面図である。
【図１５】本発明の一実施形態によって形成された半導体素子を含むメモリカードのブロックダイアグラムである。
【図１６】本発明の一実施形態によって形成されたメモリモジュールを採用するメモリシステムのブロックダイアグラムである。
【発明を実施するための形態】
【００３４】
（一実施形態）
本発明の望ましい一実施形態について、添付図面を参照しつつ詳細に説明する。しかし、本発明の一実施形態はさまざまな形態に変形され、本発明の範囲が後述の一実施形態に限定されると解釈されてはならない。図面上で同じ符号は、同じ要素を指す。
【００３５】
本明細書で、第１、第２のような用語が多様な要素を記述するために使われるが、それらの要素は、用語によって制限されるものではない。それらの用語は、ある要素と他の要素とを区別するために使われるのである。例えば、本発明の範囲を逸脱せずに、第１要素は第２要素を指すこともあり、同様に、第２要素は第１要素を指すこともある。本明細書で使われた用語である「及び／または」は、これと関連して記載された項目のうち、一つまたはその以上の任意の組み合わせ、またはあらゆる組み合わせを含む。
【００３６】
ある要素が他の要素の「上部」にある、「連結されて」いる、または「結合されて」いると記載された場合、ある要素が他の要素の上部に直接存在することもあり、それらの間に第３の要素が介在することもできる。一方、ある要素が他の要素の「真上」にある、「直接連結されて」いる、または「直接結合されて」いると記載された場合、それら要素間に介在する要素はない。ある要素が他の要素の「上部」にあると記載された場合、これは、他の要素の上部または下部であり、また他の要素と直接結合されることもあり、それらの間に介在する他の要素を含むこともあり、要素がボイド（ｖｏｉｄ）またはギャップ（ｇａｐ）によって離隔されていることもある。
【００３７】
本明細書で使われた用語は、特定の一実施形態を記述するためのものであり、本発明を制限するためのものではない。本明細書で単数の形態で使われた用語は、それについて単数であることを示す明白な背景に係る言及がない限り、複数の形態も含むのである。また、本明細書で使われる「含む」及び／または「なる」という用語は、言及された特徴、整数ら、段階、動作、要素、及び／または成分の存在を特定するものであるが、一つまたはそれ以上の他の特徴、整数、段階、動作、要素、成分、及び／またはグループの存在または付加を除外するものではない。
【００３８】
図１は、本発明の一実施形態の適用例を示すＮＡＮＤフラッシュメモリ素子のブロックダイアグラムである。図２は、図１の素子の概略的なダイヤグラムである。図１及び図２を参照すれば、ＮＡＮＤフラッシュメモリ素子のようなメモリ素子は、高密度構成に配列されたメモリセルのアレイからなるメモリセルアレイ１００を含む。アレイのアクセス及び駆動のための周辺回路は、アクセスされるセルアレイ１００のワードラインＷＬ、例えば、ワードラインＷＬ0−ＷＬmを選択する役割を行うＸ−デコーダブロック１１０を含む。Ｙ−デコーダ１２０は活性化されるセルアレイ１００のビットラインＢＬ、例えば、ビットラインＢＬ0−ＢＬnを選択する役割を行う。セルアレイ１００に連結されたＹパス回路１３０は、Ｙデコーダブロック１２０の出力に基づいて、ビットライン経路を割り当てる役割を行う。
【００３９】
図２を参照すれば、メモリセルアレイ１００のセルストリング１０は、直列に連結されているストリング選択トランジスタ１６、複数のメモリセルトランジスタ１２、及び接地選択トランジスタ１４を含む。ストリング選択トランジスタ１６のゲートは、ストリング選択ラインＳＳＬに連結されており、接地選択トランジスタ１４のゲートは、接地選択ラインＧＳＬに連結されている。ストリング選択トランジスタ１６にある各メモリセルトランジスタ１２のゲートは、ワードラインＷＬ0−ＷＬmのうち一つに連結されている。メモリセルトランジスタ１２は電荷保存構造を有しており、素子で電源が消去された後でも情報を維持する不揮発性素子として作動する。素子のビットラインＢＬ0−ＢＬnは、１つの列をなしている複数のストリング選択トランジスタ１６の出力端子間に連結されている。
【００４０】
図３は、本発明の一実施形態によって形成された図１及び図２のＮＡＮＤフラッシュメモリ素子の平面レイアウトである。図３を参照すれば、ＮＡＮＤフラッシュメモリ素子のようなメモリ素子は、一般的に多様な互いに異なる複数の回路領域を含み、それは、それぞれ特定のサイズ及びピッチ特性を有する回路構造を有する。例えば、図３の素子は、セルアレイ領域３００Ａ、セルコンタクト領域３００Ｂ及び周辺回路領域３００Ｃを含む。一例で、図１で広幅にパターニングされたＸデコーダ及びＹデコーダ回路は、素子の周辺回路領域３００Ｃに形成され、周辺回路領域３００Ｃでは、設計の制約は、それほど厳格なものではない。メモリセルアレイ１００は、素子のメモリセル領域３００Ａに形成されうる。一般的に、メモリセル領域３００Ａは、素子内で最も高い密度が要求される。従って、メモリセル領域３００Ａでは、微細パターン構造が要求される。セルコンタクト領域３００Ｂは、メモリセル領域３００Ａと周辺回路領域３００Ｃとの間でインターフェースの役割を行う。従って、セルコンタクト領域３００Ｂでは、微細パターン構造と広幅パターン構造とをいずれも有することになる。
【００４１】
本明細書で、素子の層、構造物などのパターン形成について言及するとき、用語「広幅」、「広い」、「広く」のような用語は、一般的なフォトリソグラフィ技術を使用して形成されうるパターンまたは構造物を意味し、それは、少なくともフォトリソグラフィシステムの解像度下で得られるサイズの寸法を有するか、またはそれほどの距離だけ互いに離隔されている。用語「微細」、「狭い」、「狭く」、「狭幅」のような用語は、一般的なフォトリソグラフィ技術を使用して形成されえないパターンまたは構造物を意味し、それは、少なくともフォトリソグラフィシステムの解像度下で得られるサイズより小さな寸法を有するか、またはそれほどの距離だけ互いに離隔されている。例えば、「微細」または「狭幅」のパターンまたは構造物は、それらの最終形態及び間隔を限定するにおいて、側壁スペーサ及びエッチング技術を利用することが要求されうる。
【００４２】
ボックスＩＶで定義された領域で分かるように、多様な幅を有するパターンを形成する必要がある。例えば、素子のビットライン及びワードラインを形成するための導電ラインからなる複数の導電ライン３０１…３３２は、微細幅Ｗ１のパターンであって微細ピッチで形成される。同時に、導電ライン３０１…３３２と平行するようにストリング選択ラインＳＳＬがＷ２の比較的広い幅で形成される。接地選択ラインＧＳＬも同様に、複数の導電ライン３０１…３３２と平行するように形成され、Ｗ３の比較的広い幅で形成される。また、セルコンタクト領域３００Ｂで、比較的狭くパターンが形成された複数の導電ライン３０１…３３２は、それぞれ比較的広くパターンが形成された複数のコンタクト３５２が要求される。
【００４３】
本発明の一実施形態は、狭くパターンが形成された構造物と広くパターンが形成された構造物とをそれぞれのミスアライン可能性を低下させたり除去させつつ、必要なフォトリソグラフィステップ数を減らして製造工程を単純化する方法によって形成する製造技術を提供する。これによって、最終素子をさらに経済的に製造でき、さらに信頼性ある製造工程が得られる。
【００４４】
図４Ａないし図１４Ａは、本発明の一実施形態によって、図３に例示されたＮＡＮＤフラッシュメモリ素子の微細パターン及び広幅パターンの形成方法を示す平面図で、図４Ｂないし図１４Ｂは、図４Ａないし図１４ＡのＡ−Ａ’、Ｂ−Ｂ’、及びＣ−Ｃ’線に沿って切り取った断面図である。
【００４５】
特に、図４Ａないし図１４Ａ及び図４Ｂないし図１４Ｂは、本発明の一実施形態の原理を説明するために、図３のボックスＩＶ内に図示されたパターンの形成過程を示している。
【００４６】
図４Ａ及び図４Ｂを参照すれば、基板４００上に、パターン形成対象層４３０、すなわち、フィーチャ層（ｆｅａｔｕｒｅ  ｌａｙｅｒ）を形成する。パターン形成対象層４３０は、多様な材料のうち任意の材料によって形成される。一例で、パターン形成対象層４３０は、基板４００自体、例えば、半導体基板の活性領域、または他の領域を構成できる。他の例で、パターン形成対象層４３０は、下部の基板または材料層にパターンを定義するのに使われるマスク層を構成できる。この場合、パターン形成対象層４３０は、基板４００の領域を定義するのに使われる一種のマスク層である。他の例で、パターン形成対象層４３０は、基板４００上に形成された下部絶縁層上に形成される導電層を構成できる。さらに他の例で、パターン形成対象層４３０は、トランジスタのゲート電極を構成できる。さらに他の例で、パターン形成対象層４３０は、素子のビットラインまたはワードラインのような素子の導電ラインを構成できる。ゲート電極を形成するとき、例えば、ＴａＮ、ＴｉＮ、Ｗ、ＷＮ、ＨｆＮ、及びＷＳｉと、それらのうち２種以上の材料の組み合わせとからなる群から選択される材料からなる。ビットラインを形成するとき、パターン形成対象層４３０は、例えば、タングステンまたはアルミニウムのように金属または金属合金からなる。パターン形成対象層４３０が下部の基板４００から隔離が必要な導電層を構成する場合、パターン形成対象層４３０と基板４００との間に、絶縁層（図示せず）が介在される。
【００４７】
パターン形成対象層４３０上に、第１ハードマスク層４３２を形成する。第１ハードマスク層４３２上に、選択的に第２ハードマスク層４３４及び第３ハードマスク層４４０が形成される。第１ハードマスク層４３２及び第２ハードマスク層４３４を形成する場合、第１ハードマスク層４３２及び第２ハードマスク層４３４は、互いに対してエッチング選択比を有さねばならない。第１ハードマスク層４３２、第２ハードマスク層４３４及び第３ハードマスク層４４０を形成する場合、第１ハードマスク層４３２及び第３ハードマスク層４４０は、第２ハードマスク層４３４に対してエッチング選択比を有さねばならない。願うところによって、追加のハードマスク層をさらに形成することもできる。
【００４８】
多様な例で、第１ハードマスク層４３２、第２ハードマスク層４３４及び第３ハードマスク層４４０は、多様な材料のうち任意の材料からなる。一実施形態で、第１ハードマスク層４３２は酸化物からなり、その場合、第２ハードマスク層４３４はポリシリコンまたは窒化物からなる。第３ハードマスク層４４０は、第１ハードマスク層４３２と同じエッチング選択比を有する物質からなる。従って、その場合、第３ハードマスク層４４０は、酸化物からなる。第１ハードマスク層４３２、第２ハードマスク層４３４及び第３ハードマスク層４４０形成のために、他の適切な材料も使われる。
【００４９】
図５Ａ及び図５Ｂを参照すれば、第３ハードマスク層４４０をパターニングし、パターン形成対象層４３０のうち、微細構造物または狭幅構造物の形成される素子の領域または部分で、第３ハードマスク層４４０を除去する。同時に、パターン形成対象層４３０のうち、広い構造物が形成される素子の領域または部分には、結果的に得られる第３ハードマスクパターン４４０ａが残っていることになる。本例で、第３ハードマスクパターン４４０ａを介して微細または狭幅の導電ライン３０１…３３２が形成される素子領域が露出される。同時に、比較的広い接地選択ラインＧＳＬ及びコンタクト３５２が形成される素子の領域には、第３ハードマスクパターン４４０ａが残っていることになる。他の方法として、１個または２個のハードマスク層が採用される場合、ハードマスク層４３２，４３４のうち、最上部のハードマスク層が記述されたようにパターニングされる。
【００５０】
図６Ａ及び６Ｂを参照すれば、結果物上に、モールドマスクパターン４５０を形成する。特に、モールドマスクパターン４５０は、比較的狭い第１部分４５０ｓを含むことができる。ここで、第１部分４５０ｓは、例えば、パターン形成対象層４３０で、微細であるか、または狭幅の構造物が位置する部分に形成される複数の導電ライン３０１…３３２に対応する。モールドマスクパターン４５０の第１部分４５０ｓは、第２ハードマスク層４３４に位置する。モールドマスクパターン４５０は、比較的広い第２部分４５０ｗをさらに含むことができる。第２部分４５０ｗは、例えば、パターン形成対象層４３０で、広い構造物が位置する部分に形成される接地選択ラインＧＳＬ及びコンタクト３５２に対応する。モールドマスクパターン４５０の第２部分４５０ｗは、第３ハードマスクパターン４４０ａ上に位置する。図６Ａに図示されたように、モールドマスクパターン４５０の第１部分４５０ｓは、モールドマスクパターン４５０の第２部分４５０ｗと連結される。しかし、他の場合に、それは互いに離隔される。
【００５１】
一実施形態で、モールドマスクパターン４５０は、炭素含有膜またはポリシリコン層からなる。炭素含有膜が使われる場合、モールドマスクパターン４５０は、芳香族環を有する炭化水素化合物、またはその誘導体からなる有機化合物からなる。例えば、モールドマスクパターン４５０は、フェニル、ベンゼン、またはナフタレンのような芳香族環を有する有機化合物からなる。または、モールドマスクパターン４５０は、有機化合物の総重量を基準に、８５〜９９重量％の比較的高い炭素含有量を有する物質からなる。一実施形態で、モールドマスクパターン４５０は、スピンコーティング工程を利用して形成され、一般的なフォトリソグラフィ技術を使用してパターン形成される。
【００５２】
図７Ａ及び図７Ｂを参照すれば、結果物上に、モールドマスクパターン４５０の上面及び側壁を覆うコンフォーマル（ｃｏｎｆｏｒｍａｌ）なスペーサ層４６０を形成する。一一実施形態で、スペーサ層４６０は、モールドマスクパターン４５０及び下部の第２ハードマスク層４３４に対してエッチング選択比を有する物質から形成される。
【００５３】
図８Ａ及び８Ｂを参照すれば、スペーサ層４６０をエッチングし、モールドマスクパターン４５０の側壁に、側壁スペーサ４６０ａを形成する。図８Ａを参照すれば、側壁スペーサ４６０ａによって、モールドマスクパターン４５０の周囲がさらに広くなることが分かる。次に、モールドマスクパターン４５０及びスペーサ４６０ａをエッチングマスクとして利用し、第３ハードマスクパターン４４０ａをエッチングし、第３ハードマスクパターン４４０ｂを形成する。
【００５４】
他の方法として、スペーサ層４６０及び第３ハードマスク層４４０が同じ物質からなる一実施形態では、スペーサ層４６０をエッチングすれば、側壁スペーサ４６０ａが形成され、また第３ハードマスク層４４０ａもエッチングされ、第３ハードマスクパターン４４０ｂが形成される。この場合、側壁スペーサ４６０ａ及び第３ハードマスクパターン４４０ｂのエッチングは、単一段階で行われる。
【００５５】
図９Ａ及び図９Ｂを参照すれば、モールドマスクパターン４５０を選択的に除去する。その結果、側壁スペーサ４６０ａが残ることになる。特に、側壁スペーサ４６０ａは、パターン形成対象層４３０で、微細であるか、または狭幅の構造物が位置する素子の部分に形成される複数の導電ライン３０１…３３２に対応するように、狭いピッチで近接に離隔されている複数の第１側壁スペーサ４６０ａを含むことができる。本例で側壁スペーサ４６０ａは、第２ハードマスク層４３４上にも位置する。側壁スペーサ４６０ａはまた、パターン形成対象層４３０で、例えば、広い構造物が位置する素子の部分に形成される接地選択ラインＧＳＬ及びコンタクト３５２に対応しうる比較的広いピッチで離隔された複数の第２側壁スペーサ４６０ａを含むことができる。本例で、第２側壁スペーサ４６０ａは、第３ハードマスクパターン４４０ｂの上に位置する。モールドマスクパターン４５０が炭素含有膜からなる場合、モールドマスクパターン４５０は、アッシング及びストリップ工程によって除去される。
【００５６】
図１０Ａ及び図１０Ｂを参照すれば、結果物上に、分離用マスクパターン４７０を形成する。本例で、分離用マスクパターン４７０を介して下部の第３ハードマスクパターン４４０ｂが露出される。一実施形態で、分離用マスクパターン４７０は、一般的なフォトリソグラフィ工程によって形成される。
【００５７】
図１１Ａ及び１１Ｂを参照すれば、分離用マスクパターン４７０をエッチングマスクとして利用し、第３ハードマスクパターン４４０ｂをエッチングし、第３ハードマスクパターン４４０ｃを形成する。このようにすることによって、第３ハードマスクパターン４４０ｂの一部がそれぞれ独立した第３ハードマスクパターン４４０ｃに分離される。また、連結状態にあった側壁スペーサ４６０ａが独立した部分に分離される。特に、このトリミング工程は、素子の低密度領域、例えば、セルコンタクト領域３００Ｂで行われる。本例で、セルコンタクト領域３００Ｂにある第３ハードマスクパターン４４０ｃの分離された領域は、後続工程で形成される分離される複数のコンタクト３５２に対応する。
【００５８】
図１２Ａ及び図１２Ｂを参照すれば、側壁スペーサ４６０ａ、第３ハードマスクパターン４４０ｂ及び第３ハードマスクパターン４４０ｃをエッチングマスクとして利用し、第２ハードマスク層４３４をエッチングし、第２ハードマスクパターン４３４ａを形成する。
【００５９】
図１３Ａ及び１３Ｂを参照すれば、第２ハードマスクパターン４３４ａと、残っている側壁スペーサ４６０ａ、第３ハードマスクパターン４４０ｂと、第３ハードマスクパターン４４０ｃとをエッチングマスクとして利用し、第１ハードマスク層４３２をエッチングし、第１ハードマスクパターン４３２ａを形成する。その結果、パターン形成対象層４３０が露出される。
【００６０】
図１４Ａ及び図１４Ｂを参照すれば、第１ハードマスクパターン４３２ａと残っている第２ハードマスクパターン４３４ａとをエッチングマスクとして利用し、パターン形成対象層４３０をエッチングし、パターンが形成された構造物層４３０ａ，４３０ｂ，４３０ｃを形成する。本例で、パターンが形成された構造物層４３０ａ，４３０ｂ，４３０ｃは、素子の複数の導電ライン３０１…３３２として作用する微細な狭幅の第１構造物４３０ａを含む。第１構造物４３０ａは、使われるフォトリソグラフィシステムの解像度によって得られる幅またはピッチより小さな微細幅及び微細ピッチとなる。例えば、第１構造物４３０ａは、他の幅及びピッチの１／２の幅及びピッチを有することができる。また、パターンが形成された構造物層４３０ａ，４３０ｂ，４３０ｃは、比較的広い第２構造僧物４３０ｂ及び第３構造物４３０ｃを含む。これらは、素子の接地選択ラインＧＳＬ及びコンタクト３５２として作用される。
【００６１】
明らかなことであるが、第１マスク層４３２及び第２マスク層４３４と、それらに関連したパターン形成段階とは選択的であり、場合によって、必要ではないこともある。パターン幅の寸法が続けて減少するにつれ、多重マスク層を利用することが望ましい。マスク層の数及び材料の形態は、集積化程度及び採用される製造工程に依存する。
【００６２】
図１５は、本発明の一実施形態によって形成された半導体素子を含むメモリカードのブロックダイアグラムである。メモリカード１２００は、命令及びアドレス信号Ｃ／Ａを生成するメモリコントローラ１２２０と、メモリモジュール１２１０、例えば、１個または複数のフラッシュメモリ素子を含むフラッシュメモリ１２１０とを含む。メモリコントローラ１２２０は、ホストに命令及びアドレス信号を伝送したり、それらの信号をホストから受信するホストインターフェース１２２３と、命令及びアドレス信号をまたメモリモジュール１２１０に伝送したり、それらの信号をメモリモジュール１２１０から受信するメモリインターフェース１２２５とを含む。ホストインターフェース１２２３、コントローラ１２２４、及びメモリインターフェース１２２５は、共通バス（ｃｏｍｍｏｎ  ｂｕｓ）を介して、コントローラメモリ１２２１及びプロセッサ１２２２と通信する。
【００６３】
メモリモジュール１２１０は、メモリコントローラ１２２０から命令及びアドレス信号Ｃ／Ａを受信し、応答としてメモリモジュール１２１０上のメモリ素子のうち、少なくとも一つにデータＤＡＴＡ  Ｉ／Ｏを保存し、メモリ素子のうち、少なくとも一つからデータを検索する。各メモリ素子は、複数のアドレス可能なメモリセルと、命令及びアドレス信号を受信し、プログラミング及び読み取り動作中にアドレス可能なメモリセルのうち少なくとも一つをアクセスするために行信号及び列信号を生成するデコーダとを含む。
【００６４】
メモリコントローラ１２２０を含むメモリカード１２００の各構成品、メモリコントローラ１２２０に含まれる電子素子１２２１，１２２２，１２２３，１２２４，１２２５、及びメモリモジュール１２１０は、本明細書で開示される一実施形態による処理技術を利用して微細パターンを含むように形成される。
【００６５】
図１６は、例えば、本明細書で記述された形態のメモリモジュール１３１０を採用するメモリシステム１３００のブロックダイアグラムである。メモリシステム１３００は、共通バス１３６０を介して通信するプロセッサ１３３０、ＲＡＭ（ｒａｎｄｏｍ−ａｃｃｅｓｓ  ｍｅｍｏｒｙ）１３４０、ユーザインターフェース１３５０及びモデム１３２０を含む。バス１３６０上にある素子は、バス１３６０を介してメモリカード１３１０に信号を伝送し、メモリカード１３１０から信号を受信する。メモリカード１３１０と共に、プロセッサ１３３０、ＲＡＭ １３４０、ユーザインターフェース１３５０及びモデム１３２０を含むメモリシステム１３００の各構成品は、本明細書で開示される一実施形態による処理技術を利用して微細パターンを含むように形成される。メモリシステム１３００は、多様な電子応用分野のうち、任意の分野に応用される。例えば、ＳＳＤ（ｓｏｌｉｄ  ｓｔａｔｅ  ｄｒｉｖｅｓ）、ＣＩＳ（ＣＭＯＳ  ｉｍａｇｅ  ｓｅｎｓｏｒｓ）及びコンピュータ応用チップセット分野に応用される。
【００６６】
本明細書で開示されたメモリシステム及び素子は、例えば、ＢＧＡ（ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ）、ＣＳＰ（ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ）、ＰＬＣＣ（ｐｌａｓｔｉｃ  ｌｅａｄｅｄ ｃｈｉｐ  ｃａｒｒｉｅｒ）、ＰＤＩＰ（ｐｌａｓｔｉｃ  ｄｕａｌ  ｉｎ−ｌｉｎｅ  ｐａｃｋａｇｅ）、ＭＣＰ（ｍｕｌｔｉ−ｃｈｉｐ  ｐａｃｋａｇｅ）、ＷＦＰ（ｗａｆｅｒ−ｌｅｖｅｌ  ｆａｂｒｉｃａｔｅｄ  ｐａｃｋａｇｅ）、ＷＳＰ（ｗａｆｅｒ−ｌｅｖｅｌ  ｐｒｏｃｅｓｓｅｄ  ｓｔｏｃｋ  ｐａｃｋａｇｅ）などを含む多様な素子パッケージ形態のうち、任意の形態にパッケージされ、例示されたところに限定されるものではない。
【００６７】
以上、本発明について望ましい一実施形態を挙げて詳細に説明したが、本発明は、一実施形態に限定されずに、本発明の技術的思想及び範囲内で、当分野で当業者によってさまざまな変形及び変更が可能であろう。
【産業上の利用可能性】
【００６８】
本発明の半導体素子の形成方法及びメモリシステムの製造方法は、例えば、メモリ関連の技術分野に効果的に適用可能である。
【符号の説明】
【００６９】
１０：セルストリング、１２：メモリセルトランジスタ、１４：接地選択トランジスタ、１６：ストリング選択トランジスタ、１００：メモリセルアレイ、１１０：Ｘデコーダ、１２０：Ｙデコーダ、１３０：Ｙパス、３００Ａ：メモリセル領域、３００Ｂ：セルコンタクト領域、３００Ｃ：周辺回路領域、３０１…３３２：導電ライン、３５２：コンタクト、４００：基板、４３０：パターン形成対象層、４３０ａ：第１構造物、４３０ｂ：第２構造物、４３０ｃ：第３構造物、４３２：第１ハードマスク層、４３２ａ：第１ハードマスクパターン、４３４：第２ハードマスク層、４３４ａ：第２ハードマスクパターン、４４０：第３ハードマスク層、４４０ａ：第３ハードマスクパターン、４４０ｂ：エッチングされた第３ハードマスクパターン、４４０ｃ：独立した第３ハードマスクパターン、４５０：モールドマスクパターン、４５０ｓ：モールドマスクパターンの第１部分、４５０ｗ：モールドマスクパターンの第２部分、４６０：スペーサ層、４６０ａ：スペーサ、４７０：分離用マスクパターン、１２００：メモリカード、１２１０：フラッシュメモリ、１２２０：メモリコントローラ、１２２１：コントローラメモリ、１２２２，１３３０：プロセッサ、１２２３：ホストインターフェース、１２２４：コントローラ、１２２５：メモリインターフェース、１３００：メモリシステム、１３１０：メモリモジュール、１３２０：モデム、１３４０：ＲＡＭ、１３５０：ユーザインターフェース、１３６０：バス、ＢＬ：ビットライン、ＷＬ：ワードライン、ＧＳＬ：接地選択ライン、ＳＳＬ：ストリング選択ライン、
【図１】
0005303374.tif 000002
【図２】
0005303374.tif 000003
【図３】
0005303374.tif 000004
【図４Ａ】
0005303374.tif 000005
【図４Ｂ】
0005303374.tif 000006
【図５Ａ】
0005303374.tif 000007
【図５Ｂ】
0005303374.tif 000008
【図６Ａ】
0005303374.tif 000009
【図６Ｂ】
0005303374.tif 000010
【図７Ａ】
0005303374.tif 000011
【図７Ｂ】
0005303374.tif 000012
【図８Ａ】
0005303374.tif 000013
【図８Ｂ】
0005303374.tif 000014
【図９Ａ】
0005303374.tif 000015
【図９Ｂ】
0005303374.tif 000016
【図１０Ａ】
0005303374.tif 000017
【図１０Ｂ】
0005303374.tif 000018
【図１１Ａ】
0005303374.tif 000019
【図１１Ｂ】
0005303374.tif 000020
【図１２Ａ】
0005303374.tif 000021
【図１２Ｂ】
0005303374.tif 000022
【図１３Ａ】
0005303374.tif 000023
【図１３Ｂ】
0005303374.tif 000024
【図１４Ａ】
0005303374.tif 000025
【図１４Ｂ】
0005303374.tif 000026
【図１５】
0005303374.tif 000027
【図１６】
0005303374.tif 000028