(57)【特許請求の範囲】
【請求項１】
一導電型の半導体基板からなる第一半導体層と、該半導体基板の一方の主面層に形成される他導電型の第二半導体層と、半導体基板の他方の主面層に形成される他導電型の第三半導体層と、第二半導体層の表面層に選択的に形成される一導電型の第四半導体領域と、第四半導体領域の表面から第二半導体層を貫通し第一半導体層に達するトレンチと、第二半導体層の表面で、前記トレンチに挟まれる第二半導体層と第四半導体領域の両表面に共通に導電接触する第一電極と、前記トレンチ内に絶縁膜を介して設けられるポリシリコンゲート電極と、前記第二半導体層の表面で、前記第一電極とは層間絶縁膜を介して接する他導電型の第五半導体領域と、前記第三半導体層の表面に導電接触する第二電極を備える絶縁ゲート型半導体装置において、前記第五半導体領域の不純物濃度より高濃度で表面濃度が１０１９ｃｍ−３以上である他導電型の第六領域を第五半導体領域内の表面層に形成し、前記第六領域との間に少なくとも２０μｍの距離を保つコンタクト領域を前記第五半導体領域表面の層間絶縁膜に形成して前記第一電極と導電接続させ、前記第六領域と前記コンタクト領域との間の前記第五半導体領域による所定の大きさのシート抵抗機能を奏する構造を備えることを特徴とするトレンチ型絶縁ゲート半導体装置。
【請求項２】
前記第六領域がトレンチより深く形成されたことを特徴とする請求項１に記載のトレンチ型絶縁ゲート半導体装置。
【請求項３】
前記第五半導体領域がトレンチによって複数の領域に分割されていることを特徴とする請求項１に記載のトレンチ型絶縁ゲート半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトレンチゲート構造を有する電力用半導体装置に関する。
【背景技術】
【０００２】
電力変換装置の低消費電力化が進む中、その装置において中心的な役割を果たすパワー半導体装置（スイッチングデバイス）の低消費電力化に対する期待が大きい。そのような低消費電力化に大きく貢献できる方策として、近年、チャネル密度を飛躍的に向上させたトレンチゲート構造を有するパワー半導体装置が実用化されている。このトレンチゲート構造を有するパワー半導体装置はパワーＭＯＳＦＥＴを中心にＩＧＢＴ、サイリスタ、ダイオードへと適用範囲を広げつつある。
【０００３】
さらに、ＩＧＢＴなどのバイポーラ半導体装置では、トレンチゲート構造を適用してチャネル密度を高め、さらにはコレクタ側から注入されたホールがエミッタ電極へ抜け難くされた構造すなわちエミッタ電極と導電接続されるエミッタ領域の面積比率を小さくすること（言い換えると、エミッタ電極と絶縁されるかまたは高抵抗接続されたフローティング領域部分の面積を相対的に大きくすること）が行われる。これによりドリフト領域のエミッタ側へのキャリアの蓄積効果も得られるようになるため、一般的な高耐圧半導体装置のようにドリフト領域の抵抗成分が大きくてオン電圧が大きくなり易い場合でも、低オン電圧、低定常損失化が図れるというメリットがある。ただし、このようなエミッタ電極と絶縁されたフローティング領域部分を導電接続されたエミッタ領域に対して相対的に大きくした構造を有するトレンチゲート型ＩＧＢＴでは前述のようにオン電圧は小さくなるが、反面、ゲート−コレクタ間容量（ミラー容量）が大きくなるので、スイッチング損失に関しては、大きくなり易いという問題がある。
【０００４】
この点についてさらに説明を加えると、従来構造で通常のＩＧＢＴがターンオンする際には、ゲートエミッタ間の電圧を上げていくと、まず、ゲートエミッタ間容量が充電され（前者）、次に、ゲートコレクタ間容量（ミラー容量）が充電される（後者）。しかし、エミッタ電極と絶縁されたフローティング領域部分を有するＩＧＢＴではゲート電極との間の容量はすべてゲートコレクタ間容量（ミラー容量）となり、エミッタ電極に抵抗接続されたフローティング領域部分ではその抵抗値に応じた大きさのミラー容量となる。
【０００５】
このようなトレンチゲート型半導体装置として、ここではＩＧＢＴを取り上げ、その断面図を図８に示して詳細に説明する。図８はストライプ状トレンチの表面パターンを有するトレンチゲート型ＩＧＢＴの平面図（ａ）と、そのＨ−Ｈ線における断面図（ｂ）である。図８において、ｐ型コレクタ層１００とｎ型ドリフト層１０１との積層半導体基板あるいはｐ型コレクタ層１００、図示しないｎ＋型バッファー層とｎ型ドリフト層１０１との３層の積層半導体基板の表面層にｐ型チャネル層１０２が形成され、さらに、そのｐ型チャネル層１０２のうち、ｐ型チャネル領域部分１０２−１の表面層にｎ＋型エミッタ領域１０３が形成され、必要に応じてｎ＋型エミッタ領域１０３に挟まれたｐ型チャネル領域部分１０２−１の表面露出部分に図示しないｐ＋領域が形成されてよい。ｎ＋型エミッタ領域１０３の表面からはｐ型チャネル層１０２を貫通してｎ型ドリフト層１０１に達する深さのトレンチ１０４が異方性エッチングにより形成され、そのトレンチ１０４の内部には、トレンチ１０４の内表面に形成されたゲート酸化膜１０５を挟んで導電性多結晶シリコンからなるゲート電極１０６が充填されている。このようにトレンチ１０４の内部にゲート電極１０６が設けられ、トレンチ１０４の側壁面に沿ったｐ型チャネル領域部分１０２−１に所定のゲート電圧印加によりチャネルが形成される構造をトレンチゲート構造という。この導電性多結晶シリコンからなるゲート電極１０６はチップ周辺に設けられた導電性多結晶シリコンからなるゲートランナー１１０に接触して接続され、アルミニウムゲート電極とのコンタクト領域１１１を経て、図示していないアルミニウムゲートパッドに収束される。ｎ＋型エミッタ領域１０３の表面上にはｎ＋型エミッタ領域１０３に隣接するｐ型チャネル領域部分１０２−１の表面と共通に接触すると共に、さらにフローティング領域部分１０２−２の上方にも亘ってエミッタ電極１０７が設けられている。図８（ａ）ではエミッタ電極１０７は理解しやすくするために省かれている。
【０００６】
一方、このトレンチゲート型ＩＧＢＴでは、ｐ型チャネル層１０２は、前記符号１０２−１で示したチャネル領域部分の他に、エミッタ電極１０７に対して直接接触せず層間絶縁膜１０８を介して表面に接触している領域すなわちフローティング領域部分１０２−２と称する領域部分を備えている。また、ｐ型コレクタ層１００側の裏面にはコレクタ電極１０９が設けられている。さらに図８はトレンチゲート型ＩＧＢＴのチップの要部の平面図と断面図にすぎず、実際には、環状トレンチゲートのパターンが必要数繰り返し連結されているし、またさらに、ゲートランナー１１０の外側には図示しない耐圧構造領域が形成され、アルミニウム膜により形成されるゲートパッド部がチップ表面の一部に設けられる。
【０００７】
図８に示す前述のトレンチ型絶縁ゲートＩＧＢＴのように、ｐ型チャネル層１０２をトレンチ１０４によって、エミッタ電極１０７と、直接的に導電接触するｐ型チャネル領域部分１０２−１と、直接には接触しないフローティング領域部分１０２−２とに分割形成し、かつ、エミッタ電極１０７に直接接触しているｐ型チャネル領域部分１０２−１の面積をフローティング領域部分１０２−２に対して相対的に狭くすると、前述のように裏面コレクタ層１００から注入されたホールがエミッタ電極１０７へ抜け難くなるため、ドリフト層１０１にキャリアが蓄積される。これによりドリフト層１０１における電圧降下が低減してコレクタ電極１０９―エミッタ電極１０７間のオン電圧は小さくなる。
【０００８】
しかしながら、前述のようにオン電圧は小さくなるものの、他方では、エミッタ電極１０７と直接接触せず絶縁された状態のフローティング領域部分１０２−２とゲート電極１０６の間の容量は全てゲート−コレクタ間容量（ミラー容量）となって大きくなるため、ターンオン損失の増大を招き、高速スイッチング特性が悪くなる。さらに、コレクタ−エミッタ間に逆バイアス電圧を加えた場合、この領域の電位はエミッタ電極１０７の電位よりも高くなるため、コレクタ−エミッタ間の逆方向阻止電圧が低下するという問題がある。そこで、その対策として、このフローティング領域部分１０２−２に対して高い抵抗を介してエミッタ電極１０７に接続することにより、オン電圧を増大させること無く、ゲート−コレクタ間の容量を低減し、かつ、逆方向の阻止電圧も向上させることができる技術が開発され、報告されている（特許文献１、関連する技術の記載は特許文献２、３、４参照）。この技術によれば、フローティング領域部分とエミッタ電極を局所的に抵抗を介して接続（すなわち、抵抗接続）し、具体的には、たとえば、フローティング領域部分の拡散層をシート抵抗として利用してプロセスステップを増加させること無く、オン電圧を増大させずに、ゲート−コレクタ間の容量を低減できるトレンチゲート構造の電力用半導体装置が得られる。
【０００９】
一方、前記特許文献以前のフローティング領域部分を有さない従来のＩＧＢＴでは、コレクタ−エミッタ間で、スイッチング時に高周波成分を含む高いｄＶ／ｄｔが加わると、スイッチングノイズが発生し易いため、ゲート抵抗を大きくしてゲート容量の充放電時間を調整し、ｄＶ／ｄｔを小さくしてターンオン時の主電流増加速度ｄＩｃ／ｄｔを小さくし、スイッチングノイズを低減していた。
【００１０】
しかし、ゲート抵抗を大きくすると、ＩＧＢＴのターンオン損失が増大してしまう。図９に、異なるゲート抵抗でスイッチングしたＩＧＢＴのターンオン特性を示す。図９に示すように、ゲート抵抗を大きくすると、ターンオン時の電流の傾き（ｄｉ／ｄｔ）が減少する。これは、スイッチングノイズの抑制点では好ましいが、反面、電圧テールの増大を招きスイッチング損失が増えてしまうので、トレンチゲート型ＩＧＢＴでは、ゲート抵抗をできるだけ大きくしないで、低いｄｉ／ｄｔを実現することが好ましい。
【特許文献１】特開２００１−３０８３２７号公報
【特許文献２】特開２００２−５３４８１１号公報
【特許文献３】特開２００３−１０１０２０号公報
【特許文献４】特開２００５−１７５４２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、前述したフローティング領域部分に対して局部的に高い抵抗を介してエミッタ電極１０７に接続する構造のトレンチゲート型ＩＧＢＴは、オン電圧を増大させずに、ゲート−コレクタ間の容量を低減できるように改善されたが、ターンオン時にフローティング領域部分に大きな電流が流れるとその大きさによっては、前記フローティング領域部分に設けられたシート抵抗によって生じる電圧降下のためフローティング領域部分の電位が著しく上昇することがある。しかも、その場合、それによって生じる変位電流によってゲート抵抗とは無関係にゲート−エミッタ間の容量が充電されて、ターンオンｄｉ／ｄｔが大きくなって放射ノイズを増大させる弊害が見られる。
【００１２】
前記特許文献４に記載の発明では、フローティング領域部分の表面の層間絶縁膜に設けられた複数のエミッタ電極コンタクト領域のピッチをある程度狭めて、その間のシート抵抗を小さく調整することにより、低オン電圧とゲート−コレクタ間の容量の低減を図っているが、この構造では、ゲート抵抗と無関係にゲート−エミッタ間の容量が充電されて、ターンオンｄＩｃ／ｄｔが大きくなる程度の大電流の場合には、さらにシート抵抗を小さくするためにエミッタ電極コンタクト領域のピッチを狭くしてコンタクト領域の数をまたさらに増やす必要がある。すると今度はホールの引き抜き量が増大してキャリアの蓄積効果が低減してオン電圧が高くなってしまうので、前述の大電流に対応するには限界があり、それ以上のシート抵抗調整が困難という問題がある。
【００１３】
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、コレクタ−エミッタ間の逆方向耐圧を低下させることなく、ゲート抵抗と無関係にゲート−エミッタ間の容量が充電されてターンオンｄＩｃ／ｄｔが大きくなる程の大電流時の場合でもターンオンｄｉ／ｄｔの増大を抑制し、かつ低オン電圧と小さなミラー容量とすることのできるトレンチ型絶縁ゲート半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
特許請求の範囲の請求項１記載の発明によれば、一導電型の半導体基板からなる第一半導体層と、該半導体基板の一方の主面層に形成される他導電型の第二半導体層と、半導体基板の他方の主面層に形成される他導電型の第三半導体層と、第二半導体層の表面層に選択的に形成される一導電型の第四半導体領域と、第四半導体領域の表面から第二半導体層を貫通し第一半導体層に達するトレンチと、第二半導体層の表面で、前記トレンチに挟まれる第二半導体層と第四半導体領域の両表面に共通に導電接触する第一電極と、前記トレンチ内に絶縁膜を介して設けられるポリシリコンゲート電極と、前記第二半導体層の表面で、前記第一電極とは層間絶縁膜を介して接する他導電型の第五半導体領域と、前記第三半導体層の表面に導電接触する第二電極を備える絶縁ゲート型半導体装置において、前記第五半導体領域の不純物濃度より高濃度で表面濃度が１０１９ｃｍ−３以上である他導電型の第六領域を第五半導体領域内の表面層に形成し、前記第六領域との間に少なくとも２０μｍの距離を保つコンタクト領域を前記第五半導体領域表面の層間絶縁膜に形成して前記第一電極と導電接続させ、前記第六領域と前記コンタクト領域との間の前記第五半導体領域による所定の大きさのシート抵抗機能を奏する構造を備えることを特徴とするトレンチ型絶縁ゲート半導体装置とすることにより、前記目的は達成できる。
【００１５】
特許請求の範囲の請求項２記載の発明によれば、前記第六領域がトレンチより深く形成された特許請求の範囲の請求項１に記載のトレンチ型絶縁ゲート半導体装置とすることが好ましい。
特許請求の範囲の請求項３記載の発明によれば、前記第五半導体領域がトレンチによって複数の領域に分割されている特許請求の範囲の請求項１に記載のトレンチ型絶縁ゲート半導体装置とすることが望ましい。
【発明の効果】
【００１６】
本発明によれば、コレクタ−エミッタ間の逆方向耐圧を低下させることなく、ゲート抵抗と無関係にゲート−エミッタ間の容量が充電されてターンオンｄＩｃ／ｄｔが大きくなる程度の大電流時のターンオンｄｉ／ｄｔの増大を抑制し、かつ低オン電圧と小さなミラー容量とすることのできるトレンチ型絶縁ゲート半導体装置を提供することができる。
要するに、本発明は、フローティング領域部分とエミッタ電極を導電接続するできるだけ小さい面積のコンタクト領域を設け、このコンタクト領域から低いオン電圧をキープするのに必要なシート抵抗分に相当する距離を隔てて、その先にフローティング領域部分よりも不純物濃度の高い不純物層を形成することで、シート抵抗に大きな電流が流れることによるフローティング領域部分の電位上昇を最小限に抑え、かつ、低いオン電圧と低いミラー容量が得られるトレンチ型絶縁ゲート半導体装置を実現するものである。
【発明を実施するための最良の形態】
【００１７】
以下、本発明にかかるトレンチ型絶縁ゲート半導体装置について、図面を用いて詳細に説明する。本発明は、その特許請求の範囲に記載の要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１−１〜図７は本発明にかかるトレンチ型絶縁ゲート半導体装置の平面図および断面図である。図９は本発明にかかるＩＧＢＴの抵抗値とピーク電流の低減率の、シミュレーションによる関係図である。図１０は本発明にかかるＩＧＢＴの抵抗値とオン電圧の、シミュレーションによる関係図である。
【実施例１】
【００１８】
本発明にかかる実施例として、トレンチ型絶縁ゲートＩＧＢＴを図１−１、図１−２に示す。図１−１の（ａ）は上面図、図１−２の（ｂ）に図１−１のＡ−Ａ断面図、図１−２の（ｃ）に図１−１のＢ−Ｂ断面図を示す。図１−１の上面図（ａ）では理解を容易にするため、図１−２の断面図（ｂ）では描かれている上層のエミッタ電極７および層間絶縁膜８が除かれている。前述の図８と異なる点は、図１−１、図１−２では層間絶縁膜８上に設けられたエミッタ電極７とフローティング領域部分２−２とのコンタクト領域１１とフローティング領域部分２−２内に設けられた同導電型の高不純物領域２−３とが追加形成されていることである。
【００１９】
実施例１にかかるＩＧＢＴでは、オン電圧を増大させること無く、ゲート−コレクタ間の容量を低減し、かつ、逆方向の阻止電圧も向上させることができるように、フローティング領域部分２−２に対して高い抵抗を介して局部的にエミッタ電極７に接続すると共に、さらに、ｐ型フローティング領域２−２内の長辺方向の中央部にｐ型高不純物領域２−３が設けられていることが特徴である。その他の部分は図８と同じである。このような構造とすることにより、この高不純物領域２−３とコンタクト領域１１の間のｐ型フローティング領域２−２を抵抗領域として機能させると共に、この高不純物領域２−３の形成を前記エミッタ電極７に接触する高濃度ｐ＋領域２−４と同時に形成できるので、新たな工程を追加することなく、パターン変更のみで、前記発明の効果が得られる。この実施例１ではフローティング領域２−２に高不純物濃度領域２−３を設けることにより抵抗値を調整するようにしたので、前記特許文献４に記載のようにフローティング領域内にコンタクト領域を数多く設けて抵抗値を調整する必要が無く、また、トレンチゲートで囲まれたフローティング領域内に２箇所のコンタクト領域を設けるだけで抵抗値を調整できるので、コンタクト領域を数多く設ければ設けるほど、ホールがドリフト領域に蓄積する割合が減少してオン電圧が大きくなるという特許文献４に記載のＩＧＢＴにおける問題点が解消する。
【００２０】
実際には、図１−１（ａ）に示すようにトレンチゲート４で囲まれたフロ−ティング領域の終端部近傍にエミッタ電極とのコンタクト領域１１を設け、そこから一定の距離、たとえば、２０μｍだけ離れたフローティング領域の中央部に高い不純物濃度領域２−３を形成する。この場合、ｐ型フローティング領域の表面濃度は１０１７ｃｍ−３のオーダー程度であり、中央部のｐ型高不純物領域の表面濃度は１０１９ｃｍ−３以上である。ｐ型フローティング領域のシート抵抗は４００Ω／ｓｑｕａｒｅ（□）程度であるから、４００Ω／□×２０μｍ＝８００ｍΩとなる。コンタクト領域１１と高不純物濃度領域２−３の両端との間のそれぞれの抵抗４１を併せた抵抗が８００ｍΩであるから片側の抵抗４１は４００ｍΩとなる。この抵抗値４００ｍΩのときのオン電圧は図１０に示す実施例１のＩＧＢＴにおけるオン電圧と抵抗とのシミュレーション関係図から約１．９Ｖとなる。逆に図１０からはオン電圧を１．９Ｖ以下にするには前記抵抗４１を４００ｍΩ以上にすればよいことが分かる。また、図９に示すピーク電流低減率と抵抗とのシミュレーション関係図からは抵抗値を４００ｍΩ以上にするとピーク電流低減率は６２％以上となることが分かる。従って、ｄｉ／ｄｔの増大を抑制し、かつ低オン電圧と小さなミラー容量とすることのできる効果も有することが分かる。
【実施例２】
【００２１】
図２−１は（ａ）の上面図、図２−２の（ｂ）に図２−１のＡ−Ａ断面図、図２−２の（ｃ）に図２−１のＢ−Ｂ断面図を示す。図２−１、図２−２のトレンチ型絶縁ゲートＩＧＢＴにおいて、フローティング領域部分２−２に対して高い抵抗４１を介して局部的にエミッタ電極７に接続すると共に、さらに、ｐ型フローティング領域２−２内の長辺方向の中央部にｐ型高不純物濃度領域２−３が設けられていることは実施例１と同様であるが、このｐ型高不純物濃度領域２−３の深さがフローティング領域２−２およびトレンチ４の深さより深くされた点が実施例１と異なる。この構造の場合は高不純物濃度領域２−３のところでは電界の集中が緩和されるので、この点で実施例１の構造より好ましい。
【実施例３】
【００２２】
図３に示すトレンチ型絶縁ゲートＩＧＢＴはフローティング領域２−２が複数のトレンチにより分割され、さらに各トレンチに埋め込まれた導電性ポリシリコンが相互にポリシリコン１５で接続され、さらにエミッタ電極に導電接続され、フローティング領域内のトレンチ内に埋め込まれている導電性ポリシリコンがエミッタ電極と同電位にされている点が実施例１と異なる。図４は図３に示す平面パターンが異なるトレンチ型絶縁ゲートＩＧＢＴの変形例である。
【００２３】
図５に示すトレンチ型絶縁ゲートＩＧＢＴはフローティング領域２−２が複数のトレンチ４により分割され、さらに各トレンチ４に埋め込まれた導電性ポリシリコン６が相互にそれぞれ電位的にフローティング状態にされている点が図３、図４のトレンチ型絶縁ゲートＩＧＢＴと異なる。図６に示すトレンチ型絶縁ゲートＩＧＢＴはフローティング領域２−２が複数のトレンチ４により分割され、さらに各トレンチ４に埋め込まれた導電性ポリシリコン６は相互に層間絶縁膜８で絶縁され、フローティング状態にされている。図７に示すトレンチ型絶縁ゲートＩＧＢＴはフローティング領域２−２が複数のトレンチ４により分割され、さらに各トレンチ４に埋め込まれた導電性ポリシリコン６は相互に接続されている。
【図面の簡単な説明】
【００２４】
【図１−１】本発明のトレンチ型絶縁ゲート半導体装置にかかるＩＧＢＴの上面図である。
【図１−２】（ｂ）は図１−１のＡ−Ａ断面図、（ｃ）は同Ｂ−Ｂ断面図である。
【図２−１】本発明のトレンチ型絶縁ゲート半導体装置にかかるＩＧＢＴの上面図である。
【図２−２】（ｂ）は図２−１のＡ−Ａ断面図、（ｃ）は同Ｂ−Ｂ断面図である。
【図３】本発明のトレンチ型絶縁ゲート半導体装置にかかるＩＧＢＴの（ａ）は平面図、（ｂ）は平面図（ａ）のＣ−Ｃ面図である。
【図４】本発明のトレンチ型絶縁ゲート半導体装置にかかるＩＧＢＴの（ａ）は平面図、（ｂ）は平面図（ａ）のＤ−Ｄ断面図である。
【図５】本発明のトレンチ型絶縁ゲート半導体装置にかかるＩＧＢＴの（ａ）は平面図、（ｂ）は平面図（ａ）のＥ−Ｅ断面図である。
【図６】本発明のトレンチ型絶縁ゲート半導体装置にかかるＩＧＢＴの（ａ）は平面図、（ｂ）は平面図（ａ）のＦ−Ｆ断面図である。
【図７】本発明のトレンチ型絶縁ゲート半導体装置にかかるＩＧＢＴの（ａ）は平面図、（ｂ）は平面図（ａ）のＧ−Ｇ断面図である。
【図８】従来のトレンチ型絶縁ゲート半導体装置にかかるＩＧＢＴの（ａ）は平面図、（ｂ）は平面図（ａ）のＨ−Ｈ断面図である
【図９】本発明のＩＧＢＴの抵抗値とピーク電流の低減率の、シミュレーションによる関係図である。
【図１０】本発明のＩＧＢＴの抵抗値とオン電圧の、シミュレーションによる関係図である。
【符号の説明】
【００２５】
１        ドリフト層
２        チャネル層
２−１    チャネル領域
２−２    フローティング領域
２−３    ｐ型高不純物領域
２−４    ｐ＋領域
３        ｎ＋型エミッタ領域
４        トレンチ
５        ゲート絶縁膜
６        導電性ポリシリコンゲート電極
７        エミッタ電極
８        層間絶縁膜
９        コレクタ電極
１０      コレクタ層
１１      コンタクト領域
１２      ゲートランナー
１３      アルミニウムゲート電極
１４      抵抗
１５      ポリシリコン。
【図１−１】
0005135719.tif 000002
【図１−２】
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【図２−１】
0005135719.tif 000004
【図２−２】
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【図３】
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【図４】
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【図５】
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【図６】
0005135719.tif 000009
【図７】
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【図８】
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【図９】
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【図１０】
0005135719.tif 000013