(57)【特許請求の範囲】
【請求項１】
回路と、前記回路を調整するための制御データが記憶されるレジスタとを有する半導体装置であって、
前記レジスタは、初期設定されるべき前記制御データに対応して、初期化制御信号の第１状態とラッチイネーブル制御信号の第１状態とに応答して論理値１をラッチする第１ラッチ回路と論理値０をラッチする第２ラッチ回路との配列を有し、
前記第１ラッチ回路及び第２ラッチ回路は、半導体基板上に形成された半導体領域とゲート配線のパターンが同一であって前記半導体領域とゲート配線に接続された一層の配線層のパターンが相違される、半導体装置。
【請求項２】
前記初期化制御信号は半導体装置に対するリセット信号によるリセット指示レベルに応答して第１状態にされ、リセット信号によるリセット解除に応答して第２状態にされる、請求項１記載の半導体装置。
【請求項３】
前記第１ラッチ回路及び第２ラッチ回路は、前記初期化制御信号が第２状態にされ且つラッチイネーブル制御信号が第１状態にされるのに応答して、データ入力端子に供給される信号の論理値に応ずる値をラッチする、請求項２記載の半導体装置。
【請求項４】
階調電圧を生成し、生成した階調電圧の中から表示データに応ずる電圧を選択してディスプレイの表示駆動信号を出力する半導体装置であって、
前記ディスプレイの特性に合わせて前記階調電圧を生成するための制御データが記憶されるレジスタを有し、
前記レジスタは、初期設定されるべき前記制御データに対応して、初期化制御信号の第１状態とラッチイネーブル制御信号の第１状態とに応答して論理値１をラッチする第１ラッチ回路と論理値０をラッチする第２ラッチ回路との配列を有し、
前記第１ラッチ回路及び第２ラッチ回路は、半導体基板上に形成された半導体領域とゲート配線のパターンが同一であって前記半導体領域とゲート配線に接続された一層の配線層のパターンが相違される、半導体装置。
【請求項５】
前記ラッチは前記一層の配線層の上層に形成された配線層の配線を介して前記レジスタの外部に接続される、請求項４記載の半導体装置。
【請求項６】
前記初期化制御信号は半導体装置に対するリセット信号によるリセット指示レベルに応答して第１状態にされ、リセット信号によるリセット解除に応答して第２状態にされる、請求項４記載の半導体装置。
【請求項７】
前記第１ラッチ回路及び第２ラッチ回路は、前記初期化制御信号が第２状態にされ且つラッチイネーブル制御信号が第１状態にされるのに応答して、データ入力端子に供給される信号の論理値に応ずる値をラッチする、請求項６記載の半導体装置。
【請求項８】
外部からコマンド及びデータを受取るシステムインタフェースを有し、前記システムインタフェースは前記レジスタに対する書込みコマンドに応答して前記ラッチイネーブル制御信号を所定期間第１状態に制御する、請求項７記載の半導体装置。
【請求項９】
前記第１ラッチ回路と第２ラッチ回路の何れか一方のラッチ回路は、データ入力端子と前記初期化制御信号が入力される端子とを有し前記ラッチイネーブル制御信号の第１状態によって活性化され第２状態によって非活性化される２入力ノアゲート回路と、前記２入力ノアゲート回路の出力に接続され前記ラッチイネーブル制御信号の第１状態で前記２入力ノアゲート回路の出力信号を入力し、入力した信号を前記ラッチイネーブル制御信号の第２状態でラッチするスタティックラッチを有し、他方のラッチ回路は、データ入力端子と前記初期化制御信号の反転信号が入力される端子とを有し前記ラッチイネーブル制御信号の第１状態によって活性化され第２状態によって非活性化される２入力ナンドゲート回路と、前記２入力ナンドゲート回路の出力に接続され前記ラッチイネーブル制御信号の第１状態で前記２入力ナンドゲート回路の出力信号を入力し、入力した信号を前記ラッチイネーブル制御信号の第２状態でラッチするスタティックラッチを有する、請求項７記載の半導体装置。
【請求項１０】
前記制御データは前記ディスプレイのγ特性に合わせて駆動信号を生成するためのγ調整データである、請求項４記載の半導体装置。
【請求項１１】
基準電圧を抵抗分圧する第１抵抗分圧回路と、
前記第１抵抗分圧回路で分圧された複数の電圧の中から階調電圧の生成に利用する電圧を複数刻み単位で選択する選択回路と、
選択回路で選択された複数の電圧に基づいて階調電圧を生成する第２抵抗分圧回路と、
前記第１抵抗分圧回路と前記基準電圧との間に位置する第１可変抵抗と、
前記第１抵抗分圧回路とグランドとの間に位置する第２可変抵抗とを備え、
前記レジスタに初期設定される制御データは、前記第１可変抵抗及び第２可変抵抗の抵抗値を決定することによって階調電圧の振幅を調整する、請求項１０記載の半導体装置。
【請求項１２】
前記第１抵抗分圧回路の途中に配置された第３可変抵抗を備え、
前記レジスタに初期設定される制御データは更に、前記第３可変抵抗の抵抗値を決定することによって階調番号−階調電圧特性の中央付近の傾きを調整する、請求項１１記載の半導体装置。
【請求項１３】
前記レジスタに初期設定される制御データは更に、前記選択回路による選択電圧を決定することによって階調電圧を微調整する、請求項１２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路の制御データをレジスタに初期設定する技術に関し、例えば液晶ディスプレイの駆動に用いる階調電圧を生成して駆動信号を出力する液晶駆動用の半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置の内部回路にはそれによる制御対象の種類若しくは特性に応じた制御データを初期設定することが必要な場合がある。そのために例えば制御データを格納したＥＥＰＲＯＭ等の不揮発性メモリをシステム上に用意し、電源投入時若しくはシステムリセット時にＥＥＰＲＯＭから制御データを読出して前記半導体装置の内部回路に初期設定することが行われる。特許文献１には、電源投入時若しくはシステムリセット時にＥＥＰＲＯＭから表示制御パラメータデータを読み出してレジスタに初期設定する技術が記載される。特許文献２には、液晶表示駆動用の半導体装置に、使用する液晶表示装置の仕様に応じた駆動条件等のパラメータデータを格納した不揮発性メモリ回路を設け、システムリセット時に当該メモリ回路からレジスタにパラメータデータを初期設定する技術が記載される。
【０００３】
【特許文献１】特開２００３−２６３１３４号公報
【特許文献２】特開２００６−３３０５８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
初期設定すべき制御データの格納にＥＥＰＲＯＭ等の不揮発性メモリを用いる場合には、液晶駆動用の半導体装置とは別に制御データ用の外付けＥＥＰＲＯＭが必ず必要になり、また、液晶駆動用の半導体装置がオンチップＥＥＰＲＯＭを備える場合にも制御データの分だけ大きな記憶容量が必要になる。そこで本発明者は、制御データの格納にＥＥＰＲＯＭのような書換え可能な不揮発性メモリを使用せず、アルミマスタスライス技術のように配線マスクパターンの変更によって制御データの初期値を決定することについて検討した。例えば、配線マスクパターンの変更によって論理値１又は論理値０を出力するアルミマスタセルを制御データの１ビット毎に用いる。但し、その場合にも、制御の多様性若しくは良好な使い勝手等の点で、制御データをプログラマブルに設定可能なレジスタは必要であるから、前記レジスタの出力と当該レジスタに対応する前記アルミマスタセル列の出力とを択一的に選択可能なセレクタも必要になり、結局、ゲート数が大幅に増大してしまう。
【０００５】
本発明の目的は、レジスタに対する制御データの初期設定に不揮発性メモリを要せず、しかも不揮発性メモリを代替するためにレジスタの出力を選択するセレクタやアルミマスタセルを必要としない半導体装置を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、液晶駆動等に用いられる半導体装置は階調電圧生成回路等の回路の特性を調整するための制御データが記憶されるレジスタを、初期設定されるべき前記制御データに対応して、初期化制御信号の第１状態とラッチイネーブル制御信号の第１状態とに応答して論理値１をラッチする第１ラッチ回路と論理値０をラッチする第２ラッチ回路との配列によって構成する。これにより、前記レジスタに対する制御データの初期設定にＥＥＰＲＯＭを要せず、前記レジスタの出力を受けるセレクタ及び当該セレクタで選択可能とするアルミマスタセルを一切必要としない。初期設定の後に前記第１ラッチ回路及び第２ラッチ回路を書換えれば制御データの変更も可能である。
【発明の効果】
【０００９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１０】
すなわち、レジスタに対する制御データの初期設定に不揮発性メモリを要せず、しかも不揮発性メモリを代替するためにレジスタの出力を選択するセレクタやアルミマスタセルを必要としない。
【発明を実施するための最良の形態】
【００１１】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１２】
〔１〕本発明に係る半導体装置（３０）は、回路（２０）と、前記回路を調整するための制御データが記憶されるレジスタ（４０）とを有する。前記レジスタは、初期設定されるべき前記制御データに対応して、初期化制御信号（ｓｄ）の第１状態とラッチイネーブル制御信号（ｅ）の第１状態とに応答して論理値１をラッチする第１ラッチ回路（ＳＬ）と論理値０をラッチする第２ラッチ回路（ＲＳＬ）との配列を有する。前記第１ラッチ回路及び第２ラッチ回路は、半導体基板上に形成された半導体領域とゲート配線のパターン（ＡＲ１，ＡＲ２）が同一であって前記半導体領域とゲート配線に接続された一層の配線層のパターン（ＡＲ３）が相違される。これにより、前記レジスタに対する制御データの初期設定にＥＥＰＲＯＭを要せず、前記レジスタの出力を受けるセレクタ及び当該セレクタで選択可能とするアルミマスタセルを一切必要としない。初期設定の後に前記第１ラッチ回路及び第２ラッチ回路を書換えれば制御データの変更も可能である。前記一層の配線層のマスクパターンを変更するだけで簡単に制御データの初期値を決めることができる。
【００１３】
〔２〕項１の半導体装置において、前記初期化制御信号は半導体装置に対するリセット信号によるリセット指示レベルに応答して第１状態にされ、リセット信号によるリセット解除に応答して第２状態にされる。リセット信号によるリセット指示に応答してレジスタに制御データを初期設定することができる。
【００１４】
〔３〕項２の半導体装置において、前記第１ラッチ回路及び第２ラッチ回路は、前記初期化制御信号が第２状態にされ且つラッチイネーブル制御信号が第１状態にされるのに応答して、データ入力端子に供給される信号の論理値に応ずる値をラッチする。レジスタはリセット信号によるリセット解除後は、それとは別の信号であるラッチイネーブル制御信号に従って制御データの書き換えが可能にされる。
【００１５】
〔４〕一つの具体的な観点による本発明の半導体装置は、階調電圧を生成し、生成した階調電圧の中から表示データに応ずる電圧を選択してディスプレイの表示駆動信号を出力する。個の半導体装置は前記ディスプレイの特性に合わせて前記階調電圧を生成するための制御データが記憶されるレジスタを有する。前記レジスタは、初期設定されるべき前記制御データに対応して、初期化制御信号の第１状態とラッチイネーブル制御信号に第１状態とに応答して論理値１をラッチする第１ラッチ回路と論理値０をラッチする第２ラッチ回路との配列を有する。前記第１ラッチ回路及び第２ラッチ回路は、半導体基板上に形成された半導体領域とゲート配線のパターンが同一であって前記半導体領域とゲート配線に接続された一層の配線層が相違される。これにより、前記レジスタに対する制御データの初期設定にＥＥＰＲＯＭを要せず、前記レジスタの出力を受けるセレクタ及び当該セレクタで選択可能とするアルミマスタセルを一切必要としない。初期設定の後に前記第１ラッチ回路及び第２ラッチ回路を書換えれば制御データの変更も可能である。前記一層の配線層のマスクパターンを変更するだけで簡単に制御データの初期値を決めることができる。
【００１６】
〔５〕項４の半導体装置において、前記ラッチは前記一層の配線層の上層に形成された配線層の配線を介して前記レジスタの外部に接続される。前記レジスタの外部と接続される入力配線や出力配線は前記第１ラッチ回路及び第２ラッチ回路の配列状態に何ら影響を受けない。
【００１７】
〔６〕項４の半導体装置において、前記初期化制御信号は半導体装置に対するリセット信号によるリセット指示レベルに応答して第１状態にされ、リセット信号によるリセット解除に応答して第２状態にされる。リセット信号によるリセット指示に応答してレジスタに制御データを初期設定することができる。
【００１８】
〔７〕項６の半導体装置において、前記第１ラッチ回路及び第２ラッチ回路は、前記初期化制御信号が第２状態にされ且つラッチイネーブル制御信号が第１状態にされるのに応答して、データ入力端子に供給される信号の論理値に応ずる値をラッチする。レジスタはリセット信号によるリセット解除後は、それとは別の信号であるラッチイネーブル制御信号に従って制御データの書き換えが可能にされる。
【００１９】
〔８〕項７の半導体装置において、外部からコマンド及びデータを受取るシステムインタフェースを有し、前記システムインタフェースは前記レジスタに対する書込みコマンドに応答して前記ラッチイネーブル制御信号を所定期間第１状態に制御する。初期設定された制御データは所定のコマンドに応答して書換え可能になる。
【００２０】
〔９〕項７の半導体装置において、前記第１ラッチ回路と第２ラッチ回路の何れか一方のラッチ回路は、データ入力端子と前記初期化制御信号が入力される端子とを有し前記ラッチイネーブル制御信号の第１状態によって活性化され第２状態によって非活性化される２入力ノアゲート回路と、前記２入力ノアゲート回路の出力に接続され前記ラッチイネーブル制御信号の第１状態で前記２入力ノアゲート回路の出力信号を入力し、入力した信号を前記ラッチイネーブル制御信号の第２状態でラッチするスタティックラッチを有する。他方のラッチ回路は、データ入力端子と前記初期化制御信号の反転信号が入力される端子とを有し前記ラッチイネーブル制御信号の第１状態によって活性化され第２状態によって非活性化される２入力ナンドゲート回路と、前記２入力ナンドゲート回路の出力に接続され前記ラッチイネーブル制御信号の第１状態で前記２ナンドゲート回路の出力信号を入力し、入力した信号を前記ラッチイネーブル制御信号の第２状態でラッチするスタティックラッチを有する。これにより、前記第１ラッチ回路と第２ラッチ回路の書換え可能な構成を容易に実現することができる。
【００２１】
〔１０〕項４の半導体装置において、前記補正データは前記ディスプレイのγ特性に合わせて駆動信号を生成するためのγ調整データである。これにより、適用されるディスプレイのγ特性を階調電圧に反映した半導体装置を得ることができる。
【００２２】
〔１１〕項１０の半導体装置は、基準電圧を抵抗分圧する第１抵抗分圧回路と、前記第１抵抗分圧回路で分圧された複数の電圧の中から階調電圧の生成に利用する電圧を複数刻み単位で選択する選択回路と、選択回路で選択された複数の電圧に基づいて階調電圧を生成する第２抵抗分圧回路と、前記第１抵抗分圧回路と前記基準電圧との間に位置する第１可変抵抗と、前記第１抵抗分圧回路とグランドとの間に位置する第２可変抵抗とを備える。このとき、前記レジスタに初期設定される制御データは、前記第１可変抵抗及び第２可変抵抗の抵抗値を決定することによって階調電圧の振幅を調整する。γ特性を階調電圧の振幅に反映した半導体装置を得ることができる。
【００２３】
〔１２〕項１１の半導体装置は更に、前記第１抵抗分圧回路の途中に配置された第３可変抵抗を備える。このとき、前記レジスタに初期設定される制御データは更に、前記可第３変抵抗の抵抗値を決定することによって階調番号−階調電圧特性の中央付近の傾きを調整する。γ特性を階調番号−階調電圧特性の中央付近の傾きに反映した半導体装置を得ることができる。
【００２４】
〔１３〕項１２の半導体装置において、前記レジスタに初期設定される制御データは更に、前記選択回路による選択電圧を決定することによって階調電圧を微調整する。階調電圧に対するγ特性の反映を微調整することができる。
【００２５】
２．実施の形態の詳細
《液晶表示システム》
図２には液晶表示システムが例示される。同図に示される液晶ディスプレイパネル１はガラス製のパネル基板に液晶及びスイッチングトランジスタ等からなるアクティブマトリクス型の液晶ディスプレイ（ＤＩＳＰ）２が形成される。液晶ディスプレイ２は多数の信号電極と走査電極が交差配置され、その交点位置には前記スイッチングトランジスタが形成されている。前記スイッチングトランジスタのゲート電極は対応する走査線に、ソース電極は対応する信号線に結合される。信号線および走査線等は前記パネル基板の縁辺部分に引き出されている。３は半導体集積回路化された液晶駆動制御装置（ＬＣＤＤＲＶ）であり、ホストインタフェース端子Ｔａｃｃ，Ｔｐｒｃを介してホスト装置（ＨＳＴ）４に接続されると共に、前記信号線に接続される信号端子（ソース端子）Ｓ１〜Ｓｎ及び前記走査線に接続される走査端子（ゲート端子）Ｇ１〜Ｇｍを有する。ホスト装置４は装置全体の制御を行うプロセッサ（ＰＲＣＳ）５と、専ら液晶ディスプレイパネル１に対する表示制御を負担するアクセラレータ（ＡＣＣＬ）６を有する。ＲＡＭ７はプロセッサ５のワーク領域等に利用される揮発性メモリ、ＩＯ９は外部入出力回路であり、それらはバス８を介してプロセッサ５及びアクセラレータ６に接続される。
【００２６】
プロセッサ５は液晶駆動制御装置３及びアクセラレータ６に対する初期化動作を行う。液晶ディスプレイ２の特性に応じたγ（ガンマ）調整データに代表されるパラメータデータ等の制御データの初期設定に関しては詳細を後述するが、それが初期設定されるレジスタに、配線マスクパターンに応じて初期値が決定される回路構成を採用した。前記アクセラレータ６はプロセッサ５から与えられるコマンドに従って必要な表示データを例えば高速シリアルインタフェースプロトコルに従って液晶駆動制御装置３に供給したりする制御を行う。
【００２７】
《液晶駆動制御装置》
図１には液晶駆動制御装置３の一例が示される。液晶駆動制御装置３は、例えば相補型ＭＯＳ集積回路製造技術によって１個の半導体基板に形成され、前記アクセラレータ６に接続されるホストインタフェース端子Ｔａｃｃ、前記プロセッサ５に接続されるホストインタフェース端子Ｔｐｒｃを有する。ホストインタフェース端子Ｔａｃｃ，Ｔｐｒｃに接続されるホストインタフェース回路（ＨＩＦ）１１は、特に制限されないが、ホストインタフェース端子Ｔａｃｃを介して所定のパケットフォーマットに従って表示データ及びコマンドを入力する表示用インタフェース回路と、ホストインタフェース端子Ｔｐｒｃを介してコマンド及びデータを入力したり、内部データを出力したりするシステム制御用インタフェース回路とを有する。例えば、表示用インタフェース回路として高速シリアルインタフェースを採用している場合、コマンド及び表示データを差動で受取る。システム制御用インタフェースとしてパラレルインタフェースを採用している場合にはチップセレクト信号、ライト信号、リード信号等の入力ストローブ信号に従って入出力動作を行う。ホストインタフェース回路１１はホストインタフェース端子Ｔａｃｃ，Ｔｐｒｃからコマンドを受取ると、そのコマンドをプリデコードし、コントロールレジスタ回路（ＣＲＥＧ）１２のレジスタに対する書込み操作を行うのか、読出し操作を行うかを判定すると共に、そのコマンドをインデックス回路（ＩＤＸ）１３にラッチさせる。インデックス回路１３はラッチしたコマンドを解読し、解読結果に従ってコントロールレジスタ回路１２のレジスタを選択する。
【００２８】
ホストインタフェース回路１１は、プリデコード結果に従って読み出し操作を行うときは、選択されたコントロールレジスタ回路１２のレジスタから値を出力させ、その出力を制御信号として表示動作や読出し動作などの内部動作が制御される。表示動作では、表示データの先頭アドレスがアドレスカウンタ（ＡＣＵＮＴ）１５にプリセットされ、表示データがライトデータレジスタ（ＷＤＲ）１６にセットされ、セットされた表示データはアドレスカウンタ１５で生成されるメモリアドレスに従って表示メモリ（ＧＲＡＭ）１７に書き込まれる。表示メモリ１７に書込まれた表示データはタイミング制御回路（ＴＧＮＲ）１８により表示タイミングに同期してソースドライバ（ＳＯＣＤＲＶ）１９に読み出される。ソースドライバ１９には階調電圧生成回路（ＴＷＶＧ）２０で生成された複数階調分（例えば６４階調分）の階調電圧２６が供給される。前記表示データと階調電圧を受けるソースドライバ１９は表示データで指定される階調の階調電圧によってソース線を駆動するための駆動信号を信号端子Ｓ１〜Ｓｎから外部に出力する。要するに、表示データを複数の階調電圧のレンジでＤＡ変換して信号端子Ｓ１〜Ｓｎを駆動する。タイミング制御回路１８は、信号端子Ｓ１〜Ｓｎによるソース線の駆動に並行してゲート信号線の走査タイミングをゲートドライバ（ＧＴＤＲＶ）２２に与え、ゲートドライバ２２は走査タイミングに同期して走査端子Ｇ１〜Ｇｍからゲート電極の駆動信号を出力する。走査端子Ｇ１〜Ｇｍの駆動にはチャージポンプ回路を備えた液晶駆動レベル発生回路（ＤＲＬＧ）２３で生成される駆動電圧２７が用いられる。液晶駆動レベル発生回路２３に接続する複数の外部端子Ｔｃはチャージポンプ回路を構成するための容量素子等の外付け端子である。前記読出し動作では、アドレスカウンタ（ＡＣＵＮＴ）１５にプリセットされたメモリアドレスを基点に表示メモリ１７からリードデータレジスタ（ＲＤＲ）２４に表示データが読み出され、読み出された表示データはホストインタフェース回路１１からホスト装置４に出力される。
【００２９】
ホストインタフェース回路１１は、前記プリデコード結果に従って前記書込み操作を行うときは、インデックスレジスタ１３によって選択されたコントロールレジスタ回路１２のレジスタに信号経路２５を通してデータを書き込む制御を行う。
【００３０】
クロックパルスジェネレータ（ＣＰＧ）３０は端子ＯＳＣ１，ＯＳＣ２からの原発振クロックを入力して内部クロックＣＬＫを生成し、タイミングジェネレータ５０等に動作基準クロックとして供給する。電源回路（ＶＳＰＬ）３１は基準電圧ＶＲＥＦと外部電源電圧ＶＣＣに基づいて内部電源ＶＤＤなどを生成する。
【００３１】
前記コントロールレジスタ回路１２は多数のコントロールレジスタ４０を有し、前述のようにインデック回路１３からの指定によって読み出されたデータは液晶駆動制御装置３における内部回路のための動作制御用の信号として機能される。その信号は内部動作手順を規定するためのシーケンス制御信号として機能されるもの、更には内部回路の特性を調整するためのパラメータデータとして機能されるものがある。前者としてはパワーオンシーケンス制御用、表示動作のシーケンス制御用、読出し動作のシーケンス制御用などである。後者としては、前記ディスプレイのγ特性に合わせて駆動信号を生成するためのγ調整データ、ディスプレイの表示色に応じたシステム定義データ、ディスプレインサイズに応じた表示メモリのスタートアドレス定義データ等とされる。これらのコントロールレジスタ４０にはパワーオンリセット又はシステムリセットに際して初期値が設定される。
【００３２】
《コントロールレジスタのセットラッチとリセットラッチ》
図３にはコントロールレジスタ回路１２に備えられた一つのコントロールレジスタ４０が例示される。同図に代表的に示された一つのコントロールレジスタ４０は例えばＤ０〜Ｄｋの複数ビットのラッチ回路の配列を有する。Ｄ０〜Ｄｋの各ビットのラッチ回路は、初期設定されるべき制御データに対応して、初期化制御信号ｓｄの初期化指示レベル（例えばハイレベル：Ｈ）に応答して論理値１をラッチするセットラッチ回路（ＳＬ：Set Latch）及び論理値０をラッチするリセットラッチ回路の組合せによいって構成される。例えば初期化制御信号ｓｄの初期化指示レベルに応答してＤｋ〜Ｄ０に値“１０１…１１０”をラッチさせるには、ビットＤｋをセットラッチ回路ＳＬ、Ｄｊをリセットラッチ回路ＲＳＬ、Ｄｉをセットラッチ回路ＳＬ、…、Ｄ２をセットラッチ回路ＳＬ、Ｄ１をセットラッチ回路ＳＬ、及びＤ１をリセットラッチ回路ＲＳＬで構成すればよい。
【００３３】
前記初期化制御信号ｓｄは液晶駆動制御装置３に対するリセット信号ＲＥＳ（図１参照）によるリセット指示レベルであるローレベルに応答してハイレベルにされ、リセット信号によるリセット解除に応答してローレベルにされる。リセット信号ＲＥＳによるリセット指示に応答してコントロールレジスタに制御データを初期設定することができる。尚、リセット信号ＲＥＳはシステムインタフェース端子Ｔｐｒｃの中の一つの端子と考えてもよい。
【００３４】
前記夫々のラッチ回路ＳＬ，ＲＳＬは、前記初期化制御信号ｓｄがローレベルにされたときは、ラッチイネーブル制御信号ｅがハイレベルにされるのに応答してデータ入力端子に供給される信号を取り込み、ラッチイネーブル制御信号ｅがローレベルにされるのに応答して前記取り込んだ信号をラッチする。したがって、コントロールレジスタ４０はリセット信号ＲＥＳによるリセット解除後は、それとは別の信号であるラッチイネーブル制御信号ｅに従って制御データの書き換えが可能にされる。尚、初期化制御信号ｓｄ、ラッチイネーブル制御信号ｅ、入力データｄは図１のホストインタフェース回路１１から信号線２５を介して供給される。
【００３５】
図４にはリセットラッチ回路ＳＬの論理回路図が例示される。リセットラッチ回路ＳＬは２入力ナンドゲート回路ＮＡＮＤ、スタティックラッチを構成するためにナンドゲート回路ＮＡＮＤに逆並列接続されたインバータＩＮＶ４、出力用のインバータＩＮＶ６、及び論理整合用のインバータＩＮＶ５Ａ〜ＩＮＶ５Ｄから成る。インバータＩＮＶ５Ｄは前記ラッチイネーブル制御信号ｅのハイレベルによって活性化され、ローレベルによって非活性化され、それが活性化されたとき、ナンドゲート回路ＮＡＮＤは初期化制御信号ｓｄとデータｄとの排他的論理積信号を形成して出力する。ナンドゲート回路ＮＡＮＤとインバータＩＮＶ４から成るスタティックラッチは、ラッチイネーブル制御信号ｅのハイレベルで前記インバータＩＮＶ５Ｄの出力信号を入力し、入力した信号を前記ラッチイネーブル制御信号ｅのローレベルでラッチする。したがって、リセット指示に応答して初期化制御信号ｓｄ＝Ｈ、ラッチイネーブル制御信号ｅ＝Ｈにされることによってスタティックラッチに論理値０が初期設定される。リセット指示が解除された後は、初期化制御信号ｓｄ＝Ｌに固定されるので、コントロールレジスタ４０に対する書込みコマンドに応答して書込みラッチイネーブル制御信号ｅ＝Ｈにされることを条件に、スタティックラッチはデータｄの論理値に応ずる値に書換え可能にされる。
【００３６】
図５にはセットラッチ回路ＳＬの論理回路図が例示される。セットラッチ回路ＳＬは２入力ノアゲート回路ＮＯＲ、スタティックラッチを構成するために前記ノアゲート回路ＮＯＲに逆並列接続されたインバータＩＮＶ１、出力用のインバータＩＮＶ３、および論理整合用のインバータＩＮＶ２Ａ〜ＩＮＶ２Ｅから成る。インバータＩＮＶ２Ｅは前記ラッチイネーブル制御信号ｅのハイレベルによって活性化され（出力動作可能状態）、ローレベルによって非活性化され（出力高インピーダンス状態）、それが活性化されたとき、ノアゲート回路ＮＯＲは初期化制御信号ｓｄとデータｄとの排他的論理和信号を形成して出力する。ノアゲート回路ＮＯＲとインバータＩＮＶ１から成るスタティックラッチは、ラッチイネーブル制御信号ｅのハイレベルで前記インバータＩＮＶ２Ｅの出力を入力し、入力した信号を前記ラッチイネーブル制御信号ｅのローレベルでラッチする。したがって、リセット指示に応答して初期化制御信号ｓｄ＝Ｈ、ラッチイネーブル制御信号ｅ＝Ｈにされることによってスタティックラッチに論理値１が初期設定される。リセット指示が解除された後は、初期化制御信号ｓｄ＝Ｌに固定されるので、コントロールレジスタ４０に対する書込みコマンドに応答して書込みラッチイネーブル制御信号ｅ＝Ｈにされることを条件に、スタティックラッチはデータｄの論理値に応ずる値に書換え可能にされる。
【００３７】
図６にはリセットラッチＲＳＬの図４の論理を実現する回路が例示される。リセットラッチＲＳＬはｎチャンネル型ＭＯＳトランジスタＭＮ１〜ＭＮ９，ＭＮ１１と、ｐチャンネル型ＭＯＳトランジスタＭＰ１〜ＭＰ９，ＭＰ１１とから成る。
【００３８】
図７にはセットラッチＳＬの図５の論理を実現する回路が例示される。セットラッチＳＬはｎチャンネル型ＭＯＳトランジスタＭＮ１〜ＭＮ１１と、ｐチャンネル型ＭＯＳトランジスタＭＰ１〜ＭＰ１１とから成る。図７でインバータＩＮＶ２Ａを構成するのに用いたｎチャンネル型ＭＯＳトランジスタＭＮ１０はゲート、ソース及びドレインが回路のグランド端子ＧＮＤに共通接続されて不使用にされる。同じく図７でインバータＩＮＶ２Ａを構成するのに用いたｐチャンネル型ＭＯＳトランジスタＭＰ１０はゲート、ソース及びドレインが電源端子ＶＤＤに共通接続されて不使用にされる。
【００３９】
《セットラッチとリセットラッチのレイアウトパターン》
図８には図６のリセットラッチＲＳＬのレイアウトパターンが例示される。特に制限されないが、ｎチャンネル型ＭＯＳトランジスタはｐ型半導体基板に形成され、ｐチャンネル型ＭＯＳトランジスタはｐ型半導体基板内のｎ型のウェル領域ＮＷＥＬＬに形成される。図８において、ＡＲ１で代表される太い破線で囲んだ領域（パターン）はＭＯＳトランジスタのソース・ドレイン等を構成するための拡散領域のような半導体領域である。ＡＲ２で代表される２種類のハッチングが施された領域（パターン）はゲート配線である。ＡＲ３で代表されるハッチングが施された領域（パターン）は第１層目の金属配線である。第１層目の金属配線の上に形成される第２層目の金属配線、更にその上に形成される第３層目金属配線は図示を省略している。リセットラッチ回路ＲＳＬ内のセル内配線は第１層目の金属配線を用いて行われている。リセットラッチ回路ＲＳＬを外部に接続するセル間配線は第２層目の金属配線及び第３層目金属配線を用いて行われる。ＡＲ４で代表される四角形の領域は上下の導電層を接続するためのスルーホール若しくはビア（via）を意味する。
【００４０】
図９には図７のセットラッチＳＬのレイアウトパターンが例示される。図８との相違点はＡＲ３で代表される右上から左下に向かうハッチングが施された第１層目の金属配線のパターンだけであり、ＡＲ１で代表される太い破線で囲んだ半導体領域、及びＡＲ２で代表されるハッチングが施されたゲート配線のパターンは図８と同じである。即ち、セットラッチＳＬとリセットラッチＲＳＬラッチは半導体基板上に形成された半導体領域とゲート配線のパターン（ＡＲ１，ＡＲ２）が同一であって前記半導体領域とゲート配線に接続された一層の配線層のパターン（ＡＲ３）が相違される関係を有している。図１０にはセットラッチＳＬとリセットラッチＲＳＬに共通のＡＲ１で代表される半導体領域とＡＲ２で代表されるゲート配線との共通のパターンが示される。図１１にはリセットラッチＲＳＬのためのＡＲ３で代表される第１層目の金属配線のパターンが示される。図１２にはセットラッチＳＬのためのＡＲ３で代表される第１層目の金属配線のパターンが示される。これにより、液晶駆動制御装置を製造するときに使用するＡＲ１で代表される半導体領域を規定するフォトマスクのパターンと、ＡＲ２で代表されるゲート配線を規定するフォトマスクのパターンは、コントロールレジスタ４０に設定すべき初期値に拘わらず同じでよい。要するに、コントロールレジスタ４０の初期値を決めるために当該レジスタにおけるセットラッチＳＬとリセットラッチＲＳＬの配列を決めるには、第１層目の金属配線層のパターンＡＲ３を製造するためのフォトマスクのパターンだけを変更すれば足りる。
【００４１】
上記セットラッチＳＬ及びリセットラッチＲＳＬを採用することにより、前記コントロールレジスタ４０に対する制御データの初期設定にＥＥＰＲＯＭを要せず、また、前記レジスタ４０の出力を受けるセレクタ及び当該セレクタで選択可能とするアルミマスタセルを一切必要としない。特に図示はしないが、仮に、複数のコントロールレジスタ４０の初期設定データをＥＥＰＲＯＭに格納しておく場合、図１の液晶駆動制御装置３におけるホストインタフェース回路１１はＥＥＰＲＯＭに接続するインタフェース回路を持たなければならない。そのような初期設定を液晶駆動制御装置３自らで行わなければならない仕様に対しては、ホストインタフェース回路１１それ自体がＥＥＰＲＯＭに対するメモリ制御機能を備えなければならない。ＥＥＰＲＯＭがシリアルメモリであってもそのための制御ロジックと外部端子が必要になり、液晶パネルに初期設定用のＥＥＰＲＯＭを搭載しなければならないだけでなく、液晶駆動制御装置自らＥＥＰＲＯＭに対するメモリ制御機能を備えなければならない。レジスタに上記セットラッチＳＬ及びリセットラッチＲＳＬを採用しない場合には、図１３に例示されるように、レジスタＩＲＥＧの出力にセレクタＳＬＣＴのアレイとアルミマスタセルＡＭＣＬのアレイを配置しなければならない。アルミマスタセルＡＭＣＬは一層のアルミニウム配線によってセレクタＳＬＣＴの一方の入力を論理値０のグランド電圧ＧＮＤ又は論理値１の電源電圧ＶＤＤに固定する。セレクタＳＬＣＴは固定選択信号ＦＳＥＬのイネーブルに応答してアルミマスタセルＡＭＣＬの出力を選択する。セレクタＳＬＣＴは２．５ゲート、アルミマスタセルＡＭＣＬは０．５ゲートを要し、レジスタ４０に相当するレジスタＩＲＥＧの数が数千個に及ぶことを考慮すると、セレクタＳＬＣＴとアルミマスタセルＡＭＣＬによるチップ占有面積の増大を無視することはできない。１ゲートとは例えばＣＭＯＳ基本ゲートを意味する。初期設定を要する大規模なレジスタ回路１２に前記セットラッチＳＬ及びリセットラッチＲＳＬを採用することによりチップ占有面積の増大を大幅に抑えることができる。
【００４２】
しかも、上記セットラッチＳＬ及びリセットラッチＲＳＬを採用することにより、パターンＡＲ３を形成する前記一層の配線層のマスクパターンを変更するだけで簡単に制御データの初期値を決めることができる。例えば、図１４に例示されるように、液晶駆動制御装置３のサンプルＬＳＩを試作して液晶パネルの製造メーカーに提出したとき（Ｓ１）、液晶パネルの製造メーカーはそのサンプルＬＳＩを液晶パネルに組み込んでパネルの調整を行い（Ｓ２）、また、その液晶パネルのγ調整データを生成する（Ｓ３）。この間に、当該サンプルＬＳＩを提供したＬＳＩの製造メーカーは半導体駆動制御装置を実現するＬＳＩのためのベースウェーハを製造し、前記パターンＡＲ３を形成する前記一層の配線層としての最下層の金属配線層Ｍ１よりも上層の配線層のフォトマスクを予め製造しておく（Ｓ７）。レジスタ４０の各ビットを上記セットラッチＳＬとするかリセットラッチＲＳＬとするかを決定するのは最下層の金属配線層Ｍ１のパターンだけだからである。ＬＳＩの製造メーカーはγ調整データを受取ると、それに従って最下層の金属配線層Ｍ１の配線パターンのためのフォトマスクを改訂し（Ｓ５）、予め製造したベースウェーハに、改訂したフォトマスクと、予め用意してあるフォトマスクを利用して、ＬＳＩの量産を行い（Ｓ５）、製造されたＬＳＩを出荷する（Ｓ６）。
【００４３】
したがって、初期設定のための不揮発性メモリを必要とせず、液晶駆動制御装置３のチップ面積を大幅に増大させることなく、しかも、γ調整データを受取ってから液晶駆動制御装置を出荷するまでの時間を短く抑えることができる。多数のコントロールレジスタ４０の初期設定の後にセットラッチＳＬ及びリセットラッチＲＳＬは任意に書換え可能であり、初期設定後の制御データの変更も可能である。
【００４４】
《階調電圧生成回路とγ調整》
ここで、コントロールレジスタ４０に設定された制御データの使用例としてγ調整データを用いた階調電圧生成回路２０による階調電圧生成機能について説明する。
【００４５】
先ず、一般的なガンマ特性について、図１５を用いて説明する。図１５において（ａ）は、液晶パネルのモードがノーマリーブラックモードである場合の印加電圧−輝度特性を示したものであり、低い印加電圧では低輝度、高い印加電圧では高輝度となる。特徴としては、低い印加電圧領域と高い印加電圧領域では印加電圧に対する輝度変化が鈍い（飽和）状態となることが挙げられる。また、上記ノーマリーブラックモードの液晶パネルの他にもノーマリーホワイトモードの液晶パネルがあるが、以下ノーマリーブラックモードの液晶パネルを対象とし、説明を行う。尚、本発明は上記液晶パネルのモードに関係なく適用可能である。
【００４６】
図１５（ｂ）は階調番号−輝度特性を示したものである。通常、この特性をガンマ特性と称されている。ここで、図１５（ｂ）の１０１は階調番号の増加に対し、輝度がリニアに上昇する特性を示しており、この特性をγ＝１．０の特性と呼ぶ。ここでこのγ値は、下記（１）式
（階調番号）γ＝輝度［ｃｄ／ｍ２］・・・（１）
の関係式により成り立つ。階調番号とは複数の階調電圧に割り当てられる識別番号を単に意味する。
【００４７】
上記（１）式より、図１５（ｂ）の１０２、１０３はそれぞれγ＝２．２、γ＝３．０の特性を示したものである。ここで従来、液晶パネルに表示データを表示させた場合、その表示画像が人の目で最も高画質であると感じる特性は、一般に上記１０２のγ＝２．２の時である。
【００４８】
液晶駆動制御装置では、階調番号毎に印加電圧を調整することで、上記ガンマ特性の調整を行っている。図１５（ｃ）は上記した階調番号−印加電圧の関係図であり、階調数を６４階調とした場合である。図１５で示した印加電圧−輝度特性は液晶パネル個々において異なり、例とし、上記γ＝２．２に印加電圧を合わせた場合、液晶パネル個々でその印加電圧の調整値は異なってくる。図１５（ｃ）の１０４は上記γ＝２．２とした場合の階調番号−印加電圧の関係図である。１０５、１０６はそれぞれ１０４と異なった液晶パネルにおいて、γ＝２．２とした場合の階調番号−印加電圧の関係図である。階調電圧生成回路２０は階調電圧を液晶パネル個々の特性に合わせて所望のガンマ特性に調整できるようになっている。
【００４９】
図１６にはコントロールレジスタに設定された制御データの使用例としてγ調整データを受ける階調電圧生成回路２０の具体例が示される。
【００５０】
図１６ではコントロールレジスタ回路１２のコントロールレジスタ４０としてディスプレイのガンマ特性を調整するためのγ調整データを保持する３個のレジスタ（ＲＥＧ＿１〜ＲＥＧ＿３）４０＿１〜４０＿３が代表的に示される。レジスタ４０＿１は振幅調整レジスタ（ＡＭＰＬＴＤ）、レジスタ４０＿２は傾き調整レジスタ（ＧＲＤＥＮＴ）、レジスタ４０＿３は微調整レジスタ（ＦＩＮＴＵＮ）とされる。
【００５１】
階調電圧生成回路２０は、外部から供給される基準電圧ＶＲＥＦとグランド電圧ＧＮＤとの間から各階調電圧を生成するラダー抵抗回路５０を有する。このラダー抵抗回路５０は可変抵抗５１〜５４、及びその可変抵抗にて抵抗分割された電圧をさらに抵抗分割するための抵抗分圧回路５６〜６１を有する。抵抗分圧回路５６〜６１で夫々生成された複数の分圧電圧は対応するセレクタ回路６６〜７１で選択される。各セレクタ回路で選択された出力電圧と、可変抵抗５１と抵抗分圧回路５６との結合ノードの電圧と、可変抵抗５４と抵抗分圧回路６１との結合ノードの電圧とはバッファアンプ７５〜８２に入力される。バッファアンプ７５〜８２の電圧出力端子には出力ラダー抵抗回路９０が配置される。出力ラダー抵抗回路９０は、抵抗９１，９２と抵抗分圧回路９３〜９７の直列回路によって例えば６４階調分の階調電圧を形成する。生成された階調電圧はソースドライバ１９に供給される。ソースドライバ１９は表示メモリ１７から供給される表示データＤＡＴ＿ＤＩＳＰに対応する階電圧を前記複数の階調電圧から選んで走査線上の画素単位で駆動信号Ｓ１〜Ｓｎを出力する。
【００５２】
ここでラダー抵抗５０の下側に設置されている下側可変抵抗５４は、振幅調整レジスタ４０＿１の下側可変抵抗設定値１１０により、その抵抗値を設定できる構成にされる。ラダー抵抗５０の上側に設置されている上側可変抵抗５１は、振幅調整レジスタ４０＿１の上側可変抵抗設定値１１１により、その抵抗値を設定できる構成にされる。この両可変抵抗５４，５１により抵抗分割された電圧を階調番号の両端の階調電圧とし、その階調電圧の振幅調整を振幅調整レジスタ４０＿１の値に従って行うことができる。図１７（ａ）は、振幅調整レジスタ４０＿１により、ラダー抵抗５０の両端部の可変抵抗値を設定した各場合の階調番号−階調電圧特性について示している。ここで２０１は、階調電圧の低い側の電圧値は変化させずに、高い側の電圧値を変化させ、階調電圧の振幅電圧を調整した場合であり、２０２は階調電圧の高い側の電圧値は変化させずに、低い側の電圧値を変化させ、階調電圧の振幅電圧を調整した場合の特性図である。２０１、２０２は上記ラダー抵抗の両端部の可変抵抗値を振幅調整レジスタで片側（基準電圧側又はＧＮＤ側）だけを設定した場合である。また２０３は上記ラダー抵抗の両端部の可変抵抗値を振幅調整レジスタで同時に設定した場合の特性図である。この場合、従来技術においてアンプ回路で行っていたオフセット調整と同様の作用が得られる。
【００５３】
またラダー抵抗５０の中間部下段に設置されている中間部下側可変抵抗５３は、傾き調整レジスタ４０＿２の中間部下側可変抵抗設定値１２０により、その抵抗値を設定できる構成とされる。ラダー抵抗５０中間部上側に設置されている中間部上側可変抵抗５２は、傾き調整レジスタ４０−２の中間部上側可変抵抗設定値１２１により、その抵抗値を設定できる構成とされる。この両可変抵抗５３，５２により抵抗分割された電圧を中間調部の傾き特性を決めている階調番号の電圧とし、その電圧の傾き特性を傾き調整レジスタ４０＿２の値に従って設定することができる。図１７（ｂ）の２０４は、階調番号−階調電圧特性の階調番号の中間（中間調）部の傾き特性を調整した場合の特性図である。図において２０５，２０６は傾きが変更された部分の電圧を意味する。
【００５４】
上述のようなラダー抵抗５０の構成を採用し、振幅調整レジスタ４０＿１と傾き調整レジスタ４０＿２により、ラダー抵抗５０に配置された可変抵抗の値を設定することで抵抗分割比を変化させ、その電圧の振幅電圧、及び中間調部の傾き特性を調整可能することが可能になる。これにより、各液晶パネルの特性に応じた所望のガンマ特性の調整が容易にでき、調整時間を短縮できる。
【００５５】
また、振幅調整レジスタ４０＿１、傾き調整レジスタ４０＿２でそれぞれ設定された可変抵抗値により生成された電圧間を、抵抗分割回路５６〜６１によりさらに細かく抵抗分割することにより、その電圧を微調整するための微調整用電圧が生成される。この微調整用電圧は各セレクタ回路６６〜７１で、微調整レジスタ４０＿３の設定値１３０により、所望の電圧を選択する。図１７（ｃ）の２０７は、各電圧を微調整した場合の階調番号−階調電圧特性図である。この構成により、１つの可変抵抗値を変化させた場合においても、この可変抵抗により抵抗分割された各電圧間をさらに細かく抵抗分割し、その中から所望の電圧値を選択することで、他の電圧をあまり変化させず、所望の電圧のみ調整可能となる。また上記のように各電圧の微調整を可能とすることで、ガンマ特性の調整精度を高め、調整の自由度も向上することが可能になり、高画質化が望める。
【００５６】
上述より生成される各電圧は後段のバッファアンプ７５〜８２でバッファリングされ、所望の６４階調の電圧を生成するため、出力部ラダー抵抗９０で、その各電圧間を電圧関係がリニアとなるよう抵抗分割し、６４階調分の階調電圧を生成する。階調電圧生成回路２０で生成された６４階調の階調電圧は、ドライバ１９に供給され、表示データに合わせた階調電圧が端子Ｓ１〜Ｓｎから液晶パネルへの印加電圧として出力される。
【００５７】
以上のような回路構成により、ガンマ特性の調整において、振幅レジスタ４０＿１、傾きレジスタ４０＿２の設定で、階調電圧の振幅電圧、及び中間調部の傾き特性といった大まかな階調電圧を調整可能なラダー抵抗５０を含み、そのラダー抵抗にて生成された電圧間から微調整レジスタ４０＿３の設定でさらに各電圧の微調整を行える構成とすることで、ガンマ特性の調整を容易可でき、調整時間を短縮でき、調整の精度及び自由度を向上させることができる。これにより、画像表示の高画質化を容易に行うことができ、汎用性が望める階調電圧生成回路の回路規模を小さくでき、半導体集積回路化された液晶駆動制御装置のコスト低減を実現することができる。
【００５８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５９】
例えば、コントロールレジスタ回路１２のコントロールレジスタ４０の全てをセットラッチＳＬとリセットラッチＲＳＬで形成してもよういが、初期設定値がシステム構成だけで一意に決まらない性質のデータが初期設定される一部のコントロールレジスタについてはデータ転送にて初期値を決定する単なるスタティックラッチ形態の回路構成を採用してもよい。その場合であても、全体的な初期設定動作時間を短縮でき、初期設定データの肘と転送制御をホストシステムに負担させることも可能になる。コントロールレジスタに設定された制御データの使用例はγ調整データを用いた階調電圧の生成に限定されない。セットラッチとリセットラッチはパネルサイズに応ずる初期設定データ等の、種々の初期設定データの格納に利用することができる。半導体装置は液晶駆動制御装置に限定されず、Ａ／Ｄ変換回路、Ｄ／Ａ変換回路、アンプ、フィルタ等のアナログ特性を問題とする回路を搭載する半導体装置、搭載されるシステムや別の回路との関係に従って初期設定データが決定されるような半導体装置等に広く適用することができる。
【図面の簡単な説明】
【００６０】
【図１】図１は液晶駆動制御装置の一例を示すブロック図である。
【図２】図２は液晶表示システムの一例を示すブロック図である。
【図３】図３はコントロールレジスタ回路に備えられたコントロールレジスタの一例を示すブロック図である。
【図４】図４はリセットラッチ回路ＳＬの一例を示す論理回路図である。
【図５】図５はセットラッチ回路ＳＬの一例を示す論理回路図である。
【図６】図６はリセットラッチＲＳＬの図４の論理を実現する一例回路図である。
【図７】図７はセットラッチＳＬの図５の論理を実現する一例回路図である。
【図８】図８は図６のリセットラッチＲＳＬのレイアウトパターンを例示する平面図である。
【図９】図９は図７のセットラッチＳＬのレイアウトパターンを例示する平面図である。
【図１０】図１０はセットラッチＳＬとリセットラッチＲＳＬに共通のＡＲ１で代表される半導体領域とＡＲ２で代表されるゲート配線との共通のパターンを例示する平面図である。
【図１１】図１１はリセットラッチＲＳＬのためのＡＲ３で代表される第１層目の金属配線のパターンＲ３を例示する平面図である。
【図１２】図１２はセットラッチＳＬのためのＡＲ３で代表される第１層目の金属配線のパターンを例示する平面図である。
【図１３】図１３はレジスタの出力を受けるセレクタ及び当該セレクタで選択可能とするアルミマスタセルを採用する比較例を示す論理回路図である。
【図１４】図１４はコントロールレジスタにセットラッチＳＬ及びリセットラッチＲＳＬを採用したときの液晶駆動制御装置の概略的の製造工程を示したフローチャートである。
【図１５】図１５は一般的なγ特性についての説明図である。
【図１６】図１６はコントロールレジスタに設定された制御データの使用例としてγ調整データを受ける階調電圧生成回路の具体例を示すブロック図である。
【図１７】図１７はγ調整データによる階調電圧の特性調整の意義を例示する説明図である。
【符号の説明】
【００６１】
３  液晶駆動制御装置
６  アクセラレータ
Ｔａｃｃ  ホストインタフェース端子
５  プロセッサ
Ｔｐｒｃ  ホストインタフェース端子
１１  ホストインタフェース回路（ＨＩＦ）
１２  コントロールレジスタ回路（ＣＲＥＧ）
１３  インデックス回路（ＩＤＸ）
１５  アドレスカウンタ（ＡＣＵＮＴ）
１７  表示メモリ（ＧＲＡＭ）
１８  タイミング制御回路（ＴＧＮＲ）
１９  ソースドライバ（ＳＯＣＤＲＶ）
２０  階調電圧生成回路（ＴＷＶＧ）
２６  階調電圧
Ｓ１〜Ｓｎ  信号端子
２２  ゲートドライバ（ＧＴＤＲＶ）
Ｇ１〜Ｇｍ  走査端子
４０  コントロールレジスタ
ｓｄ  初期化制御信号
ＲＥＳ  リセット信号ＲＥＳ
ｅ  ラッチイネーブル制御信号
ｄ  入力データ
ＡＲ１  拡散領域のような半導体領域のパターン
ＡＲ２  ゲート配線のパターン
ＡＲ３  第１層目の金属配線パターン
４０＿１  振幅調整レジスタ（ＡＭＰＬＴＤ）
４０＿２  傾き調整レジスタ（ＧＲＤＥＮＴ）
４０＿３  微調整レジスタ（ＦＩＮＴＵＮ）
５０  ラダー抵抗回路
５１〜５４  可変抵抗
５６〜６１  抵抗分圧回路
６６〜７１  セレクタ回路
７５〜８２  バッファアンプ
９０  出力ラダー抵抗回路
９１，９２  抵抗
９３〜９７  抵抗分圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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