(57)【特許請求の範囲】
【請求項１】
半導体基板に設けられた素子分離領域と、
前記半導体基板に設けられ前記素子分離領域によって互いに分離された、第１導電型の第１半導体領域および前記第１半導体領域に接する第２導電型の第２半導体領域と、
前記第１半導体領域に離間して設けられた第２導電型の第１ソース領域および第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体領域上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられた電荷蓄積膜と、
前記電荷蓄積膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に設けられた制御ゲートと、
を有するメモリセルトランジスタと、
前記第２半導体領域に離間して設けられた第１導電型の第２ソース領域および第２ドレイン領域と、
前記第２ソース領域と前記第２ドレイン領域との間の前記第２半導体領域上に設けられた第３絶縁膜と、
前記第３絶縁膜上に設けられ、前記第１ドレイン領域と電気的に接続されたゲート電極と、
を有するパストランジスタと、
前記第１半導体領域に設けられ前記第１半導体領域に基板バイアスを印加する第１電極と、
前記第２半導体領域に設けられ前記第２半導体領域に基板バイアスを印加する第２電極と、
前記第１半導体領域と前記第１ドレイン領域との間に設けられるダイオードと、
を備え、
前記第１導電型はｎ型で前記第２導電型はｐ型であり、前記メモリセルトランジスタに書き込まれたデータに応じて前記パストランジスタを動作させるときに、前記メモリセルトランジスタの前記第１ソース領域は、一定の電圧の電源に接続され、前記一定の電圧は前記メモリセルトランジスタがオン状態のときに前記パストランジスタをオフ状態にする電圧であることを特徴とする不揮発性プログラマブルロジックスイッチ。
【請求項２】
前記電荷蓄積膜は第２導電型のポリシリコンであることを特徴とする請求項１記載の不揮発性プログラマブルロジックスイッチ。  
【請求項３】
前記電荷蓄積膜は第１導電型のポリシリコンであることを特徴とする請求項１記載の不揮発性プログラマブルロジックスイッチ。  
【請求項４】
前記電荷蓄積膜は電荷トラップ膜であることを特徴とする請求項１記載の不揮発性プログラマブルロジックスイッチ。  
【請求項５】
請求項１乃至４のいずれかに記載の不揮発性プログラマブルロジックスイッチをユニットセルとし、前記ユニットセルが複数個マトリクス状に配列されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性プログラマブルロジックスイッチおよび半導体集積回路に関する。
【背景技術】
【０００２】
プログラマブルロジックスイッチは、保持されたデータに応じてロジックスイッチのオン／オフを制御する素子である。一般的に、論理演算回路や配線回路を再構成する必要のあるＦＰＧＡ（Field Programmable Gate Array）などに用いられている。
【０００３】
ＦＰＧＡに用いられるプログラマブルロジックスイッチは、メモリに、ＳＲＡＭなどの揮発性メモリを用いている。ＳＲＡＭはデータを保持するフリップフロップ部と、ワードラインのバイアス条件に応じてビットラインからフリップフロップ部へ情報を伝達したり、または保持したりする機能を持つＮＭＯＳトランジスタで構成されている。ＳＲＡＭに保持された情報に応じて、パストランジスタのオン、オフが制御される。しかしながら、ＳＲＡＭは揮発性メモリであるために、保存されたデータは一度電源を切ると消失してしまう。そのため、再度電源を投入した際は別に設けたメモリ領域からデータを読み込み、ＳＲＡＭに情報を改めて書き込む必要があった。このようにＳＲＡＭで構成されるプログラマブルロジックスイッチには、ＳＲＡＭ自身の回路サイズ、プログラマブルロジックスイッチとは別に設ける必要があるメモリ領域による回路サイズの肥大化という課題がある。このような課題は、プログラマブルロジックスイッチが多用されるＦＰＧＡにて、特に顕著であった。
【０００４】
不揮発性メモリを用いた不揮発性プログラマブルロジックスイッチが提案されている。例えば、ｐＭＯＳ型不揮発性メモリとｎＭＯＳトランジスタとを直列に接続し、これらとスイッチ素子（ｎＭＯＳトランジスタ）を組み合わせた少なくとも３つのトランジスタを有する不揮発性プログラマブルロジックスイッチが提案されている。不揮発性メモリに書き込む情報に応じてパストランジスタのゲート電極に転送される電位が定まり、それよりスイッチ素子のオン状態、オフ状態が制御される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許公表２００９−５０９４６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、回路サイズを減少させることのできる不揮発性プログラマブルロジックスイッチおよびこの不揮発性プログラマブルロジックスイッチを含む半導体集積回路を提供する。
【課題を解決するための手段】
【０００７】
本実施形態の不揮発性プログラマブルロジックスイッチは、半導体基板に設けられた素子分離領域と、前記半導体基板に設けられ前記素子分離領域によって互いに分離された、第１導電型の第１半導体領域および前記第１半導体領域に接する第２導電型の第２半導体領域と、前記第１半導体領域に離間して設けられた第２導電型の第１ソース領域および第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体領域上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた電荷蓄積膜と、前記電荷蓄積膜上に形成された第２絶縁膜と、前記第２絶縁膜上に設けられた制御ゲートと、を有するメモリセルトランジスタと、前記第２半導体領域に離間して設けられた第１導電型の第２ソース領域および第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間の前記第２半導体領域上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ、前記第１ドレイン領域と電気的に接続されたゲート電極と、を有するパストランジスタと、前記第１半導体領域に設けられ前記第１半導体領域に基板バイアスを印加する第１電極と、前記第２半導体領域に設けられ前記第２半導体領域に基板バイアスを印加する第２電極と、前記第１半導体領域と前記第１ドレイン領域との間に設けられるダイオードと、を備え、前記第１導電型はｎ型で前記第２導電型はｐ型であり、前記メモリセルトランジスタに書き込まれたデータに応じて前記パストランジスタを動作させるときに、前記メモリセルトランジスタの前記第１ソース領域は、一定の電圧の電源に接続され、前記一定の電圧は前記メモリセルトランジスタがオン状態のときに前記パストランジスタをオフ状態にする電圧であることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態の不揮発性プログラマブルロジックスイッチを示す回路図。
【図２】第１実施形態の不揮発性プログラマブルロジックスイッチを示す断面図。
【図３】第１実施形態の消去動作時のバイアス条件を説明する図。
【図４】第１実施形態の書き込み動作時のバイアス条件を説明する図。
【図５】第１実施形態の不揮発性プログラマブルロジックスイッチに外部回路が接続した時のバイアス条件を説明する図。
【図６】第１実施形態の不揮発性プログラマブルロジックスイッチに外部回路が接続し、パストランジスタがオフする時のバイアス条件を説明する図。
【図７】第１実施形態の不揮発性プログラマブルロジックスイッチに外部回路が接続し、パストランジスタがオンする時のバイアス条件を説明する図。
【図８】外部信号に変動があってもパストランジスタが誤動作しないことを説明する図。
【図９】外部信号に変動があってもパストランジスタが誤動作しないことを説明する図。
【図１０】ユニットセルを説明する図。
【図１１】ユニットセルがアレイ状に配列された半導体集積回路を示す図。
【図１２】第１実施形態のユニットセルを備えた半導体集積回路のレイアウトの一具体例を示す図。
【図１３】第１実施形態のユニットセルを備えた半導体集積回路のレイアウトの他の具体例を示す図。
【図１４】第１実施形態のロジックスイッチの製造方法を示す断面図。
【図１５】第１実施形態のロジックスイッチの製造方法を示す断面図。
【図１６】第１実施形態のロジックスイッチの製造方法を示す断面図。
【図１７】第１実施形態のロジックスイッチの製造方法を示す断面図。
【図１８】第１実施形態のロジックスイッチの製造方法を示す断面図。
【図１９】第１実施形態のロジックスイッチの製造方法を示す断面図。
【図２０】第２実施形態のロジックスイッチを示す回路図。
【図２１】第１乃至第２実施形態のロジックスイッチの書き込みおよび消去条件を示す図。
【図２２】第３実施形態のロジックスイッチを示す回路図。
【図２３】第４実施形態のロジックスイッチを示す回路図。
【図２４】第３乃至第４実施形態のロジックスイッチの書き込みおよび消去条件を示す図。
【発明を実施するための形態】
【０００９】
本実施形態の不揮発性プログラマブルロジックスイッチは、半導体基板に設けられた素子分離領域と、前記半導体基板に設けられ前記素子分離領域によって互いに分離された、第１導電型の第１半導体領域および前記第１半導体領域に接する第２導電型の第２半導体領域と、前記第１半導体領域に離間して設けられた第２導電型の第１ソース領域および第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体領域上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた電荷蓄積膜と、前記電荷蓄積膜上に形成された第２絶縁膜と、前記第２絶縁膜上に設けられた制御ゲートと、を有するメモリセルトランジスタと、前記第２半導体領域に離間して設けられた第１導電型の第２ソース領域および第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間の前記第２半導体領域上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ、前記第１ドレイン領域と電気的に接続されたゲート電極と、を有するパストランジスタと、前記第１半導体領域に設けられ前記第１半導体領域に基板バイアスを印加する第１電極と、前記第２半導体領域に設けられ前記第２半導体領域に基板バイアスを印加する第２電極と、を備えている。
【００１０】
以下、図面を参照しながら本実施形態について詳細に説明をする。
【００１１】
（第１実施形態）
第１実施形態による不揮発性プログラマブルロジックスイッチ（以下、単にロジックスイッチとも云う）の回路図を図１に示し、断面図を図２に示す。この実施形態のロジックスイッチ１は、メモリセルトランジスタ１０と、ダイオード１５と、ダイオード１７と、パストランジスタ２０とを備え、メモリセルトランジスタ１０、およびパストランジスタ２０は同一の半導体基板１００のｎウェル領域１０１ａ、およびｐウェル領域１０１ｃにそれぞれ形成される。ｎウェル領域１０１ｂには、ｐ＋型不純物領域８が設けられ、このｐ＋型不純物領域８は、メモリセルトランジスタ１０に基板バイアスを印加するために用いられる端子の役割も担っている。また、ｐウェル領域１０１ｄには、ｎ＋型不純物領域９が設けられ、このｎ＋型不純物領域９はパストランジスタ２０に基板バイアスを印加するために用いられる端子の役割も担っている。つまり、ｐ＋型不純物領域８およびｎ＋型不純物領域９は電極の機能が果たせればよいので、代わりにＮｉシリサイド等の金属化合物を用いてもかまわない。本実施形態のロジックスイッチは、メモリセルトランジスタ１０と、パストランジスタ２０とを備えたセルを構成する。
【００１２】
ウェル領域１０１ａ、１０１ｂ、１０１ｃ、および１０１ｄは絶縁体からなる素子分離領域１０２によって互いに素子分離される。ここで、上記ウェル領域は半導体領域であり、半導体基板の一部の領域であってもよい。また、ＳＯＩ（Silicon On Insulator）基板のＳＯＩ層であってもよい。
【００１３】
メモリセルトランジスタ１０は、ｎウェル領域１０１ａに離間して形成されたｐ＋型のソース領域１０ａおよびドレイン領域１０ｂを有している。そして、ソース領域１０ａとドレイン領域１０ｂとの間のチャネルとなるｎウェル領域１０１ａ上に、トンネル絶縁膜１０ｃ１、電荷蓄積膜１０ｃ２、ブロック絶縁膜１０ｃ３、および制御ゲート１０ｃ４がこの順序で積層された積層構造を有するゲート構造１０ｃが設けられている。電荷蓄積膜１０ｃ２は、本実施形態においては、ポリシリコン膜を有し、この場合、浮遊ゲートとも云う。なお、電荷蓄積膜１０ｃ２は、電荷をトラップすることのできる絶縁体、例えばシリコン窒化膜を有する電荷トラップ膜であってもよい。ｎウェル領域１０１ａと、ｐ＋型ドレイン領域１０ｂとによってダイオード１５が形成される。そして、不純物領域８を介して、メモリセルトランジスタ１０には、基板バイアスが印加される。
【００１４】
また、パストランジスタ２０は、ｐウェル領域１０１ｃに離間して形成されたｎ＋型のソース領域２０ａおよびドレイン領域２０ｂを有している。更に、ソース領域２０ａとドレイン領域２０ｂとの間のチャネルとなるｐウェル領域１０１ｃ上に、ゲート絶縁膜２０ｃ１、ゲート電極２０ｃ２がこの順序で積層された積層構造のゲート構造２０ｃを有している。
【００１５】
メモリセルトランジスタ１０のドレイン１０ｂは、配線３０を介してパストランジスタ
２０のゲート電極２０ｃ２に電気的に接続される。ｎウェル領域１０１ａとｐウェル領域１０１ｃとによってダイオード１７が形成される。そして、不純物領域９を介して、パストランジスタ２０には、基板バイアスが印加される。
【００１６】
本実施形態においては、パストランジスタ２０はゲート２０ｃの長さが５０ｎｍ、ゲート絶縁膜２０ｃ１の厚さが１．５ｎｍのｎチャネルＦＥＴであり、メモリセルトランジスタ１０はゲート１０ｃの長３００ｎｍ、トンネル絶縁膜１０ｃ１の厚さが８．０ｎｍのｐチャネルＦＥＴで構成されている。メモリセルトランジスタ１０の浮遊ゲート１０ｃ２及び制御ゲート１０ｃ４はｎ型ポリシリコンであり、メモリセルトランジスタ１０への書き込み、消去動作はＦＮ(Fowler-Nordheim)電流を用いて行う。ここでは浮遊ゲートや制御ゲートがポリシリコン、ゲート絶縁膜や層間絶縁膜がシリコン酸化膜、シリコン酸窒化膜の場合について議論する。しかし、浮遊ゲートや制御ゲートがメタルゲート（Ｔｉ、Ｔａ、Ｍｏ、Ｗ、Ｒｎなどの窒化物や炭化物）でもよく、またゲート絶縁膜や層間絶縁膜がＨｉｇｈ−ｋ膜（ＳｉＯ２よりも誘電率の高い絶縁膜（例えば、シリコン窒化膜、またはＨｆ、Ｚｒ等の金属を含む金属酸化膜もしくは金属酸窒化膜））の構造であっても良い。これによりＥＯＴ（Equivalent Oxide Thickness）を薄くできるので、より高性能な不揮発性プログラマブルロジックスイッチを実現することができる。
【００１７】
次に、本実施形態のロジックスイッチの動作を説明する。
【００１８】
本実施形態では、最初にメモリセルトランジスタ１０を過消去状態にしてから、必要に応じて浮遊ゲート１０ｃ２に電子を注入して書き込み状態にする。図３に、本実施形態における消去動作時のバイアス条件を示す。メモリセルトランジスタ１０の制御ゲート１０ｃ４にＶＣＧ＝０Ｖを印加し、基板バイアス電極（端子８）に印加する電圧ＶＳＵＢを消去電圧ＶＥＲ（＞０）とし、ソース領域１０ａ（端子１０ａ）を浮遊状態（フローティング状態）にすることでトンネル絶縁膜１０ｃ１の電界が強くなり、浮遊ゲート１０ｃ２から電子が引き抜かれる。すなわち、浮遊ゲート１０ｃ２から基板（ウェル領域）へＦＮ電流を流す。これにより、メモリセルトランジスタ１０は過消去状態になり、浮遊ゲート１０ｃ２の電位ＶＦＧは実効的に正の電位となる（ＶＦＧ＞０Ｖ）。同時に、パストランジスタ２０の基板バイアス電極（端子９）に印加する電圧ＶＳＵＢも消去電圧ＶＥＲとすることで、パストランジスタ２０のゲート絶縁膜２０ｃ１が破壊されることを防ぐことができる。端子９に電圧を印加して過消去状態とするため、図１に示す本実施形態のロジックスイッチ１の構造を単位ユニットセルとするセルアレイ全体に対して過消去動作を行うことができる。なお、端子２０ａ（ソース領域２０ａ）と端子２０ｂ（ドレイン領域２０ｂ）は浮遊状態、もしくは端子２０ａと端子２０ｂに接続される外部回路の基板電位を浮遊状態にすることが望ましい。これは電位ＶＥＲが外部回路に影響を及ぼすことを防ぐためである。
【００１９】
図４に、本実施形態における書き込み動作時のバイアス条件を示す。メモリセルトランジスタ１０の端子８および端子１０ａと、パストランジスタ２０の端子９に印加する電圧を０Ｖとし、制御ゲート１０ｃ４には書き込み電圧ＶＰＧＭ（＞０）を印加する。すると、浮遊ゲート１０ｃ２へ電子が注入される（ｎウェル領域から浮遊ゲート１０ｃ２へＦＮ電流が流れる）ことによって、浮遊ゲート１０ｃ２の電位ＶＦＧは実効的に負の電位となる（ＶＦＧ＜０Ｖ）。なお、端子２０ａと端子２０ｂは浮遊状態、もしくは端子２０ａと端子２０ｂに接続される外部回路の基板電位を浮遊状態にすることが望ましい。この動作は、セルアレイ中においてデータ書き込みが必要な単位ユニットセルに対してのみ行われる。
【００２０】
このように、メモリセルトランジスタ１０にデータを書き込んだ後、パストランジスタ２０と外部回路を接続して不揮発性プログラマブルロジックスイッチとして動作させる。図５に、本実施形態の不揮発性プログラマブルロジックスイッチ１に印加される電圧と外部回路との接続方法を示す。図５に示すように、端子８には駆動電位ＶＤＤを印加し、端子９には０Ｖを印加し、端子１０ａには０Ｖを印加し、制御ゲート１０ｃ４に電位ＶＣＧを印加する。なお電位ＶＣＧは明記していないが、設計に応じて適切な電圧を設定すればよい。このようにすれば、メモリセルトランジスタ１０に書き込んだデータに応じてパストランジスタ２０がオン／オフ状態（導通／非導通状態）となり、端子２０ａと端子２０ｂに接続した外部回路を電気的に接続したり、非道通状態にしたりすることが可能になる。
【００２１】
メモリセルトランジスタ１０の浮遊ゲート１０ｃ２に電子を書き込んだ後に、本実施形態の不揮発性プログラマブルロジックスイッチ１の様子を図６に示す。浮遊ゲート１０ｃ２は電子によって負に帯電するので、ｐチャネルＦＥＴであるメモリセルトランジスタ１０はオン状態となる。その結果、端子１０ａに印加されている電位０Ｖがパストランジスタ２０のゲート２０ｃ２に転送され、端子２０ａと端子２０ｂに接続される外部回路は電気的に非導通状態になる。
【００２２】
一方、メモリセルトランジスタ１０を過消去状態にしたまま、本実施形態の不揮発性プログラマブルロジックスイッチ１の様子を図７に示す。電子を引き抜くことで浮遊ゲート１０ｃ２は正に帯電するので、ｐチャネルＦＥＴであるメモリセルトランジスタ１０はオフ状態になる。そのため、端子１０ａの電位０Ｖはパストランジスタ２０のゲート電極２０ｃ２には転送されない。代わりに、メモリセルトランジスタ１０の基板バイアス電極（端子８）と、ドレイン１０ｂ（端子１０ｂ）、すなわちパストランジスタ２０のゲート電極との間にあるｐｎダイオード１５を介して、端子８に印加される電位ＶＤＤをパストランジスタ２０のゲート電極２０ｃ２に電位ＶＤＤが転送される。また、浮遊ゲート１０ｃ２も正に帯電しているので、浮遊ゲート１０ｃ２とメモリセルトランジスタ１０の不純物領域１０ｂ間の容量結合によってもパストランジスタ２０のゲート２０ｃ２の電位を正に保つことができるようになる。これによりパストランジスタ２０はオン状態となり、端子２０ａと端子２０ｂに接続される外部回路は電気的に導通状態になる。
【００２３】
図７に示す場合においては、メモリセルトランジスタ１０がオフ状態であるため、パストランジスタ２０のゲート電極２０ｃ２は浮遊状態である。そのため、端子２０ａに入力される外部信号との容量結合によって端子１０ｂの電位が変動し、パストランジスタ２０が誤作動することが一般的には懸念される。しかし、本実施形態では下記理由によって誤作動は起こらない。
【００２４】
理解を容易にするために、メモリセルトランジスタ１０がオン状態の場合から再度考えることとする。図８（ａ）は、パストランジスタ２０のゲート２０ｃ２に電位０Ｖが転送された状態を示している。また、図８（ｂ）はパストランジスタ２０のスイッチング特性を明示的に示したものであり、○印はｔ＝０におけるゲート電位を示している。なお、ｔ＞０において、外部信号が端子２０ａまたは端子２０ｂに入力されるものとする。図６で説明したように、パストランジスタ２０のゲート２０ｃ２の電位は０Ｖに接続されているため、端子２０ａまたは端子２０ｂから外部信号が入力されても容量結合によるゲート電位の変動は起こらない。
【００２５】
図９（ａ）はメモリセルトランジスタ１０がオフ状態となって、パストランジスタ２０のゲート２０ｃ２に電位ＶＤＤが転送された状態を示している。また、図９（ｂ）はパストランジスタ２０のスイッチング特性を明示的に示したものであり、○印はｔ＝０におけるゲート２０ｃ２の電位を示している。パストランジスタ２０のゲート２０ｃ２は浮遊状態なので、外部信号によっては容量結合で±ΔＶだけ電位が変動する。仮に閾値電圧ＶｔｈがＶＤＤに近い値であれば、電位変動によってパストランジスタ２０のゲート２０ｃ２の電位ＶＧがＶＧ（＝ＶＤＤ−ΔＶ）＜Ｖｔｈとなることが懸念される。すなわち、ユーザーが端子２０ａと端子２０ｂを電気的に接続するようにメモリセルトランジスタ１０にデータを書き込んだとしても、外部信号によって電位変動が起こり、時間の経過とともにパストランジスタ２０がオフ状態となってしまう。しかしながら、閾値電圧Ｖｔｈは一般的にＶＤＤより十分低くなるように設計される。そのため、図９（ｂ）に示すように、電位変動が起きたとしてもＶＤＤ−ΔＶ＞Ｖｔｈとなってパストランジスタの誤作動は防ぐことができる。この特徴は、閾値電圧ＶｔｈがＶＤＤに対して低いほど、メリットとして発揮される。したがって、本実施形態においては、閾値電圧Ｖｔｈの低い高速系デバイスがパストランジスタとして用いられることが好ましい。
【００２６】
本実施形態のロジックスイッチにおいては、最初にメモリセルトランジスタ１０を過消去状態にしてから、必要に応じてメモリセルトランジスタ１０への書き込みを行ってメモリセルトランジスタ１０を書き込み状態にする。メモリセルトランジスタ１０の書き込み状態（浮遊ゲートの電荷蓄積状態）によってメモリセルトランジスタ１０のオン／オフ状態（導通／非導通状態）が定まるので、ソース領域１０ａに駆動電圧ＶＤＤを印加すれば、パストランジスタ２０の制御が可能となる。
【００２７】
本実施形態の不揮発性プログラマブルロジックスイッチは、図２に示すように、メモリセルトランジスタ１０が形成されるｎウェル領域１０１ａと、パストランジスタ２０が形成されるｐウェル領域１０１ｃが隣接してｐｎ接合１７を形成している。メモリセルトランジスタ１０とパストランジスタ２０との間の距離が十分に離れていても、図１に示す回路レイアウトは実現できる。しかし、この場合、不揮発性プログラマブルロジックとして機能させることは容易ではない。これは距離が離れるほど、寄生容量によって端子１０ｂに電位ＶＤＤを転送するのが困難になるためである。
【００２８】
また、上記ｐｎ接合１７には次のようなメリットもある。図２に示す本実施形態の不揮発性プログラマブルロジックスイッチでは、消去動作の際に、図３に示すように、メモリセルトランジスタ１０とパストランジスタ２０にそれぞれ基板バイアスＶＥＲを端子８と端子９を介して印加する必要がある。これはパストランジスタ２０のゲート絶縁膜を絶縁破壊から保護するためである。そのため、絶縁破壊防止の効果を得るためには端子８と端子９への電圧の印加タイミングは可能な限り同時であることが望ましい。
【００２９】
図２に示すように、本実施形態ではメモリセルトランジスタ１０が形成されるｎウェル領域１０１ａと、パストランジスタ２０が形成されるｐウェル領域１０１ｃが隣接している。そのため、端子８と端子９に印加される電圧にタイムラグがあったとしても、ｎウェル領域１０１ａとｐウェル領域１０１ｃのｐｎ接合１７を介しても電位が伝播するためタイムラグの影響を最小限に留めることができる。これに対して、メモリセルトランジスタ１０とパストランジスタ２０との距離が離れている場合、例えば、それぞれが別個のアレイとしてレイアウトされている場合は、ｎウェル領域とｐウェル領域に実効的に電圧が印加されるタイミングは、基板コンタクトからの距離にも強く依存する。そのため、メモリセルトランジスタ１０とパストランジスタ２０の位置によってはタイムラグが強まる方向に作用してしまう。
【００３０】
上述した本実施形態の不揮発性プログラマブルロジックスイッチ１は、図１０（ａ）、１０（ｂ）に示すように、メモリセルトランジスタ１０とパストランジスタ２０とを備えた最小構成要素であるユニットセル１として機能する。メモリセルトランジスタ１０の制御ゲート１０ｃ４にはビット線ＢＬが接続され、ソース１０ａにはワード線ＷＬが接続される。また、パストランジスタ２０のソース端子２０ａ、ドレイン端子２０ｂは、それぞれノードＡ、ノードＢとなる。そして、このユニットセル１を、図１１に示すように、アレイ状（マトリクス状）に配置した半導体集積回路を構成することができる。その際、メモリセルトランジスタ１０の基板バイアス電極８とパストランジスタ２０の基板バイアス電極９は他のユニットセルと共通化することができる。したがって、図２では一つのユニットセル１に基板バイアス電極が２つ（端子８と端子９）があるように見えるが、実際は共通化できるので回路サイズの縮減に大きな効果を得ることができる。なお、図１１に示すように、各ワード線ＷＬはデコーダ３０に接続され、各ビット線ＢＬはデコーダ３５に接続される。デコーダ３０はアドレス信号をデコードして少なくとも１本のワード線ＷＬを選択し、デコーダ３５はアドレス信号をデコードして少なくとも１本のビット線ＢＬを選択する。これにより、選択されたワード線ＷＬと、選択されたビット線ＢＬとの交差領域近傍に存在するユニットセル１が選択される。
【００３１】
次に、本実施形態のユニットセル１を備えた半導体集積回路のレイアウトの一具体例を図１２に示す。この具体例においては、複数のユニットセル１は、マトリクス状に配列され、同じ行のユニットセル１のメモリセルトランジスタ１０はゲート１０ｃ４を共有するように配置されている。また、各ユニットセル１のパストランジスタ２０は、同じユニットセル内のメモリセルトランジスタ１０と、同一の列となるように配置されている。そして、メモリセルトランジスタ１０とパストランジスタ２０との間には、例えばＳｉＯ２からなる絶縁膜４０が形成されている。
【００３２】
この図１２に示す一具体例のレイアウトにおいては、メモリセルトランジスタ１０とパストランジスタ２０は、同じゲート幅Ｗを有している。一般に、不揮発性プログラマブルロジックスイッチにおける信号のＲＣ遅延を抑制するために、パストランジスタ２０のオン抵抗値が低いことが望ましい。このような場合には、図１３に示す他の具体例のレイアウトのように、パストランジスタ２０として、ソース２０ａおよびドレイン２０ｂの一方を共有するとともにゲート２０ｃ２が共通に接続された隣接する複数個（図１３では５個）のＭＯＳＦＥＴで構成すれば、このパストランジスタ２０は、ゲート幅が５Ｗとなり、メモリセルトランジスタ１０のゲート幅Ｗの５倍となって、オン抵抗値を低くすることができる。この他の具体例においては、複数のユニットセル１は、マトリクス状に配列され、同じ列のユニットセル１のメモリセルトランジスタ１０はゲート１０ｃ４を共有するように配置されている。また、各ユニットセル１のパストランジスタ２０は、同じユニットセル内のメモリセルトランジスタ１０と、同一の行となるように配置されている。なお、この図１３に示すレイアウトは、後述する第２実施形態のように、メモリセルトランジスタ１０がｎチャネルＦＥＴで、パストランジスタ２０がｐチャネルＦＥＴである場合には、特に好ましい。これは、ｐチャネルＦＥＴは同じサイズのｎチャネルＦＥＴに比べてオン電流が小さい、すなわちオン抵抗値が高いので、図１３に示すレイアウトのように、デバイス幅を大きくすることにより、オン電流を大きなものとすることができる。    
次に、本実施形態の不揮発性プログラマブルロジックスイッチの製造方法について図１４（ａ）乃至図１９（ｂ）を参照して説明する。
【００３３】
以下の説明では、不純物濃度５×１０１５ｃｍ−３程度の面方位（１００）ｐ型Ｓｉ基板に対してデバイスを作成することを想定している。
【００３４】
まず、ｐ型Ｓｉ基板１００に対して、素子分離領域１０２となるＳＴＩ（Shallow Trench Isolation）の形成のためのパターニングを行い、深さ２００ｎｍ程度の溝（図示せず）をＳｉ基板１００上に形成する。この溝にＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜を堆積することでＳＴＩ１０２を形成する。その後、熱酸化工程にてＳｉＯ２からなる犠牲酸化膜２０１をＳｉ基板１００の表面上に作成する（図１４（ａ））。図１４（ａ）に示すＳｉ基板１００の左半分がメモリセルトランジスタの形成領域、右半分がパストランジスタの形成領域となる。続いて、レジストを基板１００上に塗布し、パターニングすることによりパストランジスタの形成領域上にレジストが残置するレジストパターン２０２を形成する。このレジストパターン２０２をマスクとして、ｎ型不純物、例えば、Ｐ（燐）、Ａｓ（ヒ素）などをイオン注入することにより、ｎウェル領域１０１ａを形成する（図１４（ａ））。
【００３５】
次に、レジストパターン２０２を除去した後、ｎウェル領域１０１ａを覆うレジストパターン２０３を形成する。そして、このレジストパターン２０３をマスクとして、ｐ型不純物、例えば、Ｂ（ボロン）をイオン注入し、ｐウェル領域１０１ｃを形成する（図１４（ｂ））。続いて、レジストパターン２０３を除去した後、熱工程によって、ｎウェル領域１０１ａ、１０１ｂ、およびｐウェル領域１０１ｃ、１０１ｄの不純物を活性化させる。
【００３６】
続いて、犠牲酸化膜２０１を剥離し、パストランジスタ用のゲート絶縁膜として数ｎｍ程度の厚さの酸化膜２０ｃ１を形成する（図１５（ａ））。
【００３７】
本実施形態では、メモリセルトランジスタとパストランジスタでは必要なゲート絶縁膜の厚さが異なる。そこで、まずメモリセルトランジスタを形成する領域、すなわちｎウェル領域１０１ａが底部として露出する開口を有するレジストパターン２０４を形成する。このレジストパターン２０４をマスクとして、ｎウェル領域１０１ａ上のパストランジスタ用ゲート絶縁膜２０ｃ１を剥離する。続いて、ｎウェル領域１０１ａに厚さが８ｎｍ程度の例えばＳｉＯ２からなるトンネル絶縁膜１０ｃ１を形成する（図１５（ｂ））。これにより、図１５（ｂ）に示すように、厚さの異なるトンネル絶縁膜１０ｃ１およびゲート絶縁膜２０ｃ１を形成することができる。なお、ここではトンネル絶縁膜１０ｃ１およびゲート絶縁膜２０ｃ１がＳｉＯ２であるとして説明を行ったが、ＮＯやＮＨ３などで窒化したシリコン窒化膜であっても、Ｈｉｇｈ−ｋ膜であってもよい。
【００３８】
第１実施形態では、メモリセルトランジスタとパストランジスタとではゲート電極の構造が異なる。すなわち、メモリセルトランジスタは制御ゲートの他に浮遊ゲートがあるのに対し、パストランジスタは通常のゲート電極だけを持つ構造である。このような構造は、以下のようなプロセスを用いれば、領域ごとに異なるゲートを有するトランジスタを作成することができる。
【００３９】
まず、レジストパターン２０４を除去した後、図１６（ａ）に示すように、ゲート絶縁膜１０ｃ１、２０ｃ１を覆うように全面にポリシリコン膜２０６を堆積した後、ポリシリコン膜２０６にＰなどのｎ型不純物をイオン注入する。なお、ｎ型不純物が導入されたポリリコン膜の形成は、ポリシリコン膜２０６を堆積した後にｎ型不純物をイオン注入したが、ｎ型不純物が導入されたポリシリコン膜を堆積してもよい。続いて、ポリシリコン膜２０６上に、例えば、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３等からなる絶縁膜２０８を形成する（図１６（ｂ））。この絶縁膜２０８は、メモリセルトランジスタのブロック絶縁膜となる。
【００４０】
次に、図１７（ａ）に示すように、パストランジスタのゲート電極が形成される個所の絶縁膜２０８の一部をエッチングにて除去し、ポリシリコン膜２０６に達する開口２０９を形成する。続いて、絶縁膜２０８を覆うようにｎ型不純物、例えばＰが導入されたポリリコン膜２１０を形成する（図１７（ｂ））。このポリシリコン膜２１０は、メモリセルトランジスタのコントロールゲートとなるとともに、パストランジスタのゲート電極となる。
【００４１】
次に、ポリシリコン膜２１０を覆うように例えば、Ｓｉ３Ｎ４からなるハードマスク材料膜２１２を堆積する（図１８（ａ））。その後、リソグラフィー技術を用いてハードマスク材料層２１２をパターニングして、メモリセルトランジスタの制御ゲートおよびパストランジスタのゲートの形状を有するハードマスク２１２ａを形成する。そして、このハードマスク２１２ａを用いて、ポリシリコン膜２１０、絶縁膜２０８、ポリシリコン膜２０６、トンネル絶縁膜１０ｃ１、およびゲート絶縁膜２０ｃ１をパターニングし、メモリセルトランジスタのゲート構造１０ｃおよびパストランジスタのゲート構造２０ｃを形成する（図１８（ｂ））。ゲート構造１０ｃは、トンネル絶縁膜１０ｃ１、浮遊ゲート１０ｃ２、ブロック絶縁膜（または電極間絶縁膜）１０ｃ３、および制御ゲート１０ｃ４を有し、ゲート構造２０ｃは、ゲート絶縁膜２０ｃ１およびゲート電極２０ｃ２を有している。
【００４２】
次に、ハードマスク２１２ａをマスクとして用いて、ｎウェル領域１０１ａ、１０１ｂにｐ−不純物領域２１４を形成し、ｐウェル領域１０１ｃ、１０１ｄにｎ−不純物領域２１６を形成する（図１９（ａ））。続いて、ハードマスク２１２ａを除去した後、ゲート構造１０ｃ、２０ｃの側部に絶縁体からなるゲート側壁２１７をそれぞれ形成する。続いて、ゲート構造１０ｃ、２０ｃ、およびゲート側壁２１７をマスクとして、ｎウェル領域１０１ａ、１０１ｂにｐ＋不純物領域２１８を形成し、ｐウェル領域１０１ｃ、１０１ｄにｎ＋不純物領域２２０を形成する（図１９（ｂ））。ｎウェル領域１０１ａのｐ−不純物領域２１４、ｐ＋不純物領域２１８がメモリセルトランジスタのソースおよびドレインとなり、ｎウェル領域１０１ｂのｐ＋不純物領域２１８が、ｎウェル領域１０１ａ、１０１ｂに基板バイアス電圧を印加するための端子となる。また、ｐウェル領域１０１ｃのｎ−不純物領域２１６、ｎ＋不純物領域２２０がパストランジスタのソースおよびドレインとなり、ｐウェル領域１０１ｄのｎ＋不純物領域２２０が、ｐウェル領域１０１ｃ、１０１ｄに基板バイアス電圧を印加するための端子となる。なお、ｐ−不純物領域２１４、ｐ＋不純物領域２１８、ｎ−不純物領域２１６、およびｎ＋不純物領域２２０は、形成後、熱処理することにより、活性化しておく。
【００４３】
その後、層間絶縁膜２２２を堆積し、この層間絶縁膜２２２に開口（図示せず）を形成し、開口を金属で埋め込み、メモリセルトランジスタ１０のドレインと、パストランジスタ２０のゲートとを接続する配線（図示せず）を形成する。これにより、本実施形態の本実施形態の不揮発性プログラマブルロジックスイッチが完成する。
【００４４】
また、本実施形態では、制御ゲートと浮遊ゲートがともにｎ型ポリシリコンで形成されていたが、浮遊ゲートがｎ型ポリシリコンでかつ制御ゲートがｐ型ポリシリコンまたはメタルゲートであってもよい。この場合、製造方法は本実施形態のものに比べて多少複雑となる。
【００４５】
なお、本実施形態においては、パストランジスタ２０の動作時において、メモリセルトランジスタ１０の不純物領域１０ａにパストランジスタ２０をオフさせる電圧０Ｖが印加される（図６参照）。また、メモリセルトランジスタ１０の基板または浮遊ゲートと、上述のパストランジスタ２０のゲート電極と接続された不純物領域との間の容量結合によって、パストランジスタ２０のゲート電位をパストランジスタがオンする電位ＶＤＤに保つことができる（図７参照）。
【００４６】
以上説明したように、本実施形態によれば、メモリセルトランジスタおよびパストランジスタという２つのトランジスタを備えたセルユニットを最小構成要素としているので、
回路サイズを減少させることができる。
【００４７】
なお、本実施形態においては、浮遊ゲートにｎ型ポリシリコンを用いているので、書き込みおよび消去時間が短い。本実施形態では浮遊ゲートにｎ型ポリシリコンを用いて、電子電流による書き込み、消去動作を行う。これは一般的なメモリセルと同じであるので、信頼性の高い不揮発性プログラマブルロジックスイッチを実現することができる。また、書き込み、消去電圧に正の電圧を用いることができる。
【００４８】
（変形例）
第１実施形態の変形例による不揮発性プログラマブルロジックスイッチを説明する。第１実施形態の不揮発性プログラマブルロジックスイッチは、メモリセルトランジスタ１０の浮遊ゲート１０ｃ２および制御ゲート１０ｃ４がｎ型ポリシリコンであった。この変形例の不揮発性プログラマブルロジックスイッチは、第１実施形態のメモリセルトランジスタ１０の浮遊ゲート１０ｃ２をｐ型ポリシリコンで形成した構成となっている。なお、第１実施形態と同様に、メモリセルトランジスタ１０はｐチャネルＭＯＳＦＥＴであり、パストランジスタ２０はｎチャネルＭＯＳＦＥＴである。
【００４９】
この変形例においては、メモリセルトランジスタ１０の書き込み動作および消去動作条件のみが第１実施形態の場合と異なっているが、パストランジスタ２０の動作条件は図６および図７に示す第１実施形態と同じとなっている。
【００５０】
この変形例において、メモリセルトランジスタ１０の書き込み動作は、メモリセルトランジスタ１０の制御ゲートに電圧ＶＣＧ（＜０）を印加するとともに、基板バイアス電極８に印加する電圧ＶＳＵＢを０Ｖにし、メモリセルトランジスタ１０のチャネルに生じる反転層から浮遊ゲート１０ｃ２に正孔を注入する。
【００５１】
また、消去動作は、メモリセルトランジスタ１０の制御ゲートの電圧ＶＣＧを０Ｖにするとともに、基板バイアス電極８に印加する電圧ＶＳＵＢを負電圧とし、浮遊ゲート１０ｃ２に電子を注入して正孔を消去する。
【００５２】
なお、この変形例においても第１実施形態と同様に、パストランジスタ２０の動作時において、メモリセルトランジスタ１０の不純物領域１０ａにパストランジスタ２０をオフさせる電圧０Ｖが印加される。また、メモリセルトランジスタ１０の基板または浮遊ゲートと、上述のパストランジスタ２０のゲート電極と接続された不純物領域１０ｂとの間の容量結合によって、パストランジスタのゲート電位をパストランジスタがオンする電位ＶＤＤに保つことができる（図７参照）。
【００５３】
この変形例も第１実施形態と同様に、メモリセルトランジスタおよびパストランジスタという２つのトランジスタを備えたセルユニットを最小構成要素としているので、
回路サイズを減少させることができる。
【００５４】
なお、この変形例においては、浮遊ゲートがｐ型ポリシリコンであるので、プロセス上の制約が第１実施形態に比べて低い。この変形例においては、浮遊ゲートにｐ型ポリシリコンを用いている。これはメモリセルの拡散層と同型（拡散層もｐ型）であるので、セルフアラインで不揮発性プログラマブルロジックスイッチを実現することができる。
【００５５】
（第２実施形態）
第２実施形態による不揮発性プログラマブルロジックスイッチを図２０に示す。この第２実施形態の不揮発性プログラマブルロジックスイッ１Ａは、図１に示す第１実施形態の不揮発性プログラマブルロジックスイッ１のｐチャネルメモリセルトランジスタ１０、ｎチャネルパストランジスタ２０をそれぞれ、ｎチャネルメモリセルトランジスタ１０Ａ、ｐチャネルパストランジスタ２０Ａに置き換えた構成となっている。したがって、メモリセルトランジスタ１０Ａはｐウェル領域に形成され、パストランジスタ２０Ａはｎウェル領域に形成される。このため、ｐｎ接合１５、１７はそれぞれｐｎ接合１５Ａ、１７Ａとなり、ｐ型不純物領域８およびｎ型不純物領域９はそれぞれ、ｎ型不純物領域８Ａおよびｐ型不純物領域９Ａとなる。
【００５６】
メモリセルトランジスタ１０Ａは、ソース１０Ａａおよびドレイン１０Ａｂと、ゲート構造１０Ａｃとを備えている。ゲート構造１０Ａｃは、ソース１０Ａａとドレイン１０Ａｂとの間のチャネルとなるｐウェル領域に形成されたトンネル絶縁膜１０Ａｃ１と、ｎ型ポリシリコンからなる浮遊ゲート１０Ａｃ２と、電極間絶縁膜１０Ａｃ３と、ｎ型ポリシリコンからなる制御ゲート１０Ａｃ４とを備えている。
【００５７】
また、パストランジスタ２０Ａは、ソース２０Ａａおよびドレイン２０Ａｂと、ゲート構造２０Ａｃとを備えている。ゲート構造２０Ａｃは、ゲート絶縁膜２０Ａｃ１と、ゲート電極２０Ａｃ２とを備えている。そして、ゲート電極２０Ａｃ２は、メモリセルトランジスタ１０Ａのドレイン１０Ａｂに接続されている。
【００５８】
この第２実施形態においては、メモリセルトランジスタ１０Ａの書き込み動作は、メモリセルトランジスタ１０Ａの制御ゲートに電圧ＶＣＧ（＞０）を印加するとともに、基板バイアス電極８に印加する電圧ＶＳＵＢを０Ｖにし、メモリセルトランジスタ１０Ａのチャネルに生じる反転層から浮遊ゲート１０Ａｃ２に電子を注入する。
【００５９】
また、消去動作は、メモリセルトランジスタ１０Ａの制御ゲートの電圧ＶＣＧを０Ｖにするとともに、基板バイアス電極８に印加する電圧ＶＳＵＢを正の電圧とし、浮遊ゲート１０Ａｃ２から電子を消去する。
【００６０】
また、この第２実施形態においては、パストランジスタ２０Ａの動作時において、メモリセルトランジスタ１０Ａの不純物領域１０Ａａにパストランジスタ２０Ａをオフさせる電圧ＶＤＤが印加される。また、メモリセルトランジスタ１０Ａの基板（ウェル領域）または浮遊ゲートと、上述のパストランジスタ２０Ａのゲート電極と接続された不純物領域との間の容量結合によって、パストランジスタ２０Ａのゲート電位をパストランジスタ２０Ａがオンする電位（＝０Ｖ）に保つことができる。
【００６１】
この第２実施形態も第１実施形態と同様に、メモリセルトランジスタおよびパストランジスタという２つのトランジスタを備えたセルユニットを最小構成要素としているので、
回路サイズを減少させることができる。
【００６２】
なお、この第２実施形態においては、浮遊ゲートがｎ型ポリシリコンであるので、プロセス上の制約が低い。本実施形態では浮遊ゲートにｎ型ポリシリコンを用いて、反転層から電子電流による書き込み、消去動作を行う。これは一般的なメモリセルと同じプロセス、動作原理であるので、信頼性の高い不揮発性プログラマブルロジックスイッチを実現することができる。また、書き込み、消去電圧に正の電圧を用いることができる。
【００６３】
（変形例）
第２実施形態の変形例による不揮発性プログラマブルロジックスイッチを説明する。第２実施形態の不揮発性プログラマブルロジックスイッチは、メモリセルトランジスタ１０Ａの浮遊ゲート１０Ａｃ２および制御ゲート１０ｃ４がｎ型ポリシリコンであった。この変形例の不揮発性プログラマブルロジックスイッチは、第２実施形態のメモリセルトランジスタ１０Ａの浮遊ゲート１０Ａｃ２をｐ型ポリシリコンで形成した構成となっている。なお、第２実施形態と同様に、メモリセルトランジスタ１０ＡはｎチャネルＭＯＳＦＥＴであり、パストランジスタ２０ＡはｐチャネルＭＯＳＦＥＴである。
【００６４】
この変形例においては、メモリセルトランジスタ１０Ａの書き込み動作は、メモリセルトランジスタ１０Ａの制御ゲート１０Ａｃ４に電圧ＶＣＧ（＜０）を印加するとともに、基板バイアス電極８に印加する電圧ＶＳＵＢを０Ｖにし、ｐウェル領域から浮遊ゲート１０Ａｃ２に正孔を注入する。
【００６５】
また、消去動作は、メモリセルトランジスタ１０Ａの制御ゲート１０Ａｃ４の電圧ＶＣＧを０Ｖにするとともに、基板バイアス電極８に電圧ＶＳＵＢ（＜０）を印加し、浮遊ゲート１０Ａｃ２に電子を注入し、正孔を消去する。
【００６６】
なお、この変形例においても第１実施形態と同様に、パストランジスタ２０Ａの動作時において、メモリセルトランジスタ１０Ａの不純物領域１０Ａａにパストランジスタ２０Ａをオフさせる電圧０Ｖが印加される。また、メモリセルトランジスタ１０Ａの基板または浮遊ゲートと、上述のパストランジスタ２０Ａのゲート電極と接続された不純物領域との間の容量結合によって、パストランジスタ２０Ａのゲート電位をパストランジスタ２０Ａがオンする電位ＶＤＤに保つことができる（図７参照）。
【００６７】
この変形例も第２実施形態と同様に、メモリセルトランジスタおよびパストランジスタという２つのトランジスタを備えたセルユニットを最小構成要素としているので、
回路サイズを減少させることができる。
【００６８】
なお、この変形例においては、浮遊ゲートがｐ型ポリシリコンであるので、プロセス上の制約が第１実施形態に比べて低い。この変形例においては、浮遊ゲートにｎ型ポリシリコンを用いている。これはメモリセルの拡散層と同型（拡散層もｎ型）であるので、セルフアラインで不揮発性プログラマブルロジックスイッチを実現することができる。
【００６９】
なお、参考までに、上記第１および第２実施形態およびその変形例におけるメモリセルトランジスタの書き込み電圧および消去電圧の一覧を図２１に示す。図２１において、ＶＣＧはメモリセルトランジスタ１０、１０Ａの制御ゲートに印加する電圧、ＶＳＵＢはメモリセルトランジスタ１０、１０Ａの基板バイアス電極８、８Ａに印加する電圧を示す。
【００７０】
（第３実施形態）
第３実施形態による不揮発性プログラマブルロジックスイッチを図２２に示す。図１に示す第１実施形態または図２０に示す第２実施形態の不揮発性プログラマブルロジックスイッチにおいては、メモリセルトランジスタの電荷蓄積膜１０ｃ２は浮遊ゲートであった。この第３実施形態の不揮発性プログラマブルロジックスイッチ１Ｂは、図１に示す第１実施形態におけるメモリセルトランジスタの電荷蓄積膜として例えば、窒化膜を含む電荷トラップ膜に置き換えた構成となっている。すなわち、第３実施形態のメモリセルトランジスタは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）ゲート構造を有している。  
すなわち、この第３実施形態の不揮発性プログラマブルロジックスイッチ１Ｂは、ｐチャネルメモリセルトランジスタ１０Ｂと、ｎチャネルパストランジスタ２０とを備えている。メモリセルトランジスタ１０Ｂは、ソース領域１０Ｂａおよびドレイン領域１０Ｂｂと、ゲート構造１０Ｂｃとを備えている。ゲート構造１０Ｂｃは、ソース領域１０Ｂａとドレイン領域１０Ｂｂとの間のチャネルとなるｎウェル領域に形成されたトンネル絶縁膜１０Ｂｃ１と、電荷トラップ膜１０Ｂｃ２と、ブロック絶縁膜１０Ｂｃ３と、ｎ型ポリシリコンからなる制御ゲート１０Ｂｃ４とを備えている。なお、パストランジスタ２０は、第１実施形態で説明したものと同一の構成となっている。
【００７１】
この第３実施形態においては、メモリセルトランジスタ１０ＢがｐチャネルＭＯＳＦＥＴであるので、書き込み動作は、メモリセルトランジスタ１０Ｂの制御ゲート１０Ｂｃ４に電圧ＶＣＧ（＜０）を印加し、基板バイアス電極８に印加する電圧ＶＳＵＢを０Ｖにし、ｎウェル領域に生じる反転層から電荷トラップ膜１０Ｂｃ２に正孔を注入する。
【００７２】
また、消去動作は、メモリセルトランジスタ１０Ｂの制御ゲート１０Ｂｃ４の電圧ＶＣＧを０Ｖにするとともに、基板バイアス電極８に電圧ＶＳＵＢ（＜０）を印加し、電荷トラップ膜１０Ｂｃ２に電子を注入し、正孔を消去する。
【００７３】
なお、この第３実施形態においても第１実施形態と同様に、パストランジスタ２０を非導通状態にするためにメモリセルトランジスタ１０Ｂの不純物領域１０Ｂａに電圧０Ｖが印加され、パストランジスタ２０を導通状態にするためにメモリセルトランジスタ１０Ｂの不純物領域１０Ｂａに駆動電圧ＶＤＤが印加される。
【００７４】
この第３実施形態も第１実施形態と同様に、メモリセルトランジスタおよびパストランジスタという２つのトランジスタを備えたセルユニットを最小構成要素としているので、
回路サイズを減少させることができる。
【００７５】
（第４実施形態）
第４実施形態による不揮発性プログラマブルロジックスイッチを図２３に示す。この第４実施形態の不揮発性プログラマブルロジックスイッチ１Ｃは、図２０に示す第２実施形態におけるメモリセルトランジスタの電荷蓄積膜として例えば、窒化膜を含む電荷トラップ膜に置き換えた構成となっている。すなわち、第４実施形態のメモリセルトランジスタは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）ゲート構造を有している。    
すなわち、この第４実施形態の不揮発性プログラマブルロジックスイッチ１Ｃは、ｎチャネルメモリセルトランジスタ１０Ｃと、ｐチャネルパストランジスタ２０Ａとを備えている。メモリセルトランジスタ１０Ｃは、ソース領域１０Ｃａおよびドレイン領域１０Ｃｂと、ゲート構造１０Ｃｃとを備えている。ゲート構造１０Ｃｃは、ソース領域１０Ｃａとドレイン領域１０Ｃｂとの間のチャネルとなるｐウェル領域に形成されたトンネル絶縁膜１０Ｃｃ１と、電荷トラップ膜１０Ｃｃ２と、ブロック絶縁膜１０Ｃｃ３と、ｎ型ポリシリコンからなる制御ゲート１０Ｃｃ４とを備えている。なお、パストランジスタ２０Ａは、第２実施形態で説明したものと同一の構成となっている。
【００７６】
この第４実施形態においては、メモリセルトランジスタ１０ＣがｎチャネルＭＯＳＦＥＴであるので、書き込み動作は、メモリセルトランジスタ１０Ｃの制御ゲート１０Ｃｃ４に電圧ＶＣＧ（＞０）を印加し、基板バイアス電極８Ａに印加する電圧ＶＳＵＢを０Ｖにし、ｐウェル領域に生じる反転層から電荷トラップ膜１０Ｃｃ２に電子を注入する。
【００７７】
また、消去動作は、メモリセルトランジスタ１０Ｃの制御ゲート１０Ｃｃ４の電圧ＶＣＧを０Ｖにするとともに、基板バイアス電極８Ａに電圧ＶＳＵＢ（＞０）を印加し、電荷トラップ膜１０Ｃｃ２から電子を消去する。
【００７８】
なお、この第４実施形態においても第２実施形態と同様に、パストランジスタ２０Ａを非導通状態にするためにメモリセルトランジスタ１０Ｃの不純物領域１０Ｃａに駆動電圧ＶＤＤが印加され、パストランジスタ２０Ａを導通状態にするためにメモリセルトランジスタ１０Ｃの不純物領域１０Ｃａに電圧０Ｖが印加される。
【００７９】
この第４実施形態も第２実施形態と同様に、メモリセルトランジスタおよびパストランジスタという２つのトランジスタを備えたセルユニットを最小構成要素としているので、
回路サイズを減少させることができる。
【００８０】
なお、参考までに、上記第３および第４実施形態におけるメモリセルトランジスタの書き込み電圧および消去電圧の一覧を図２４に示す。図２４において、ＶＣＧはメモリセルトランジスタ１０Ｂ、１０Ｃの制御ゲートに印加する電圧、ＶＳＵＢはメモリセルトランジスタ１０Ｂ、１０Ｃの基板バイアス電極８、８Ａに印加する電圧を示す。
【００８１】
また、第２実施形態およびその変形例、第３実施形態、第４実施形態のいずれかに記載の不揮発性プログラマブルロジックスイッチも、第１実施形態で説明したと同様に、ユニットセルとして、複数のユニットセルをマトリクス状に配列した半導体集積回路を構成してもよい。
【００８２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８３】
１    不揮発性プログラマブルロジックスイッチ（ユニットセル）
８  端子（基板バイアス電極）
９  端子（基板バイアス電極）
１０  メモリセルトランジスタ
１０ａ  ソース領域
１０ｂ  ドレイン領域  
１０ｃ  ゲート構造
１０ｃ１  トンネル絶縁膜
１０ｃ２  浮遊ゲート
１０ｃ３  電極間絶縁膜（ブロック絶縁膜）
１０ｃ４  制御ゲート
１５  ｐｎ接合
１７  ｐｎ接合
２０  パストランジスタ
２０ａ  ソース領域
２０ｂ  ドレイン領域
２０ｃ  ゲート構造
２０ｃ１  ゲート絶縁膜
２０ｃ２  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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