(57)【特許請求の範囲】
【請求項１】
ノーマルモードとパワーダウンモードとを有する同期式メモリ装置の遅延固定ループにおいて、
外部クロックを受信して、バッファリングして、内部クロックを生成するクロックバッファと、
クロックイネーブル信号ＣＫＥに応答して、ノーマルモードなのか、パワーダウンモードなのかに対する情報を有する、制御信号を生成するパワーダウンモード制御部と、
前記制御信号に応答して、内部クロックに基づいた、ソースクロックを提供するソースクロック生成部と、
前記ソースクロックに基づいて、ＤＬＬ位相更新を行い、ＤＬＬクロックを提供する位相更新部とを備え、
前記ソースクロック生成部が、
前記内部クロックを分周して、ノーマルモードでの位相更新区間の設定のための第１クロックを生成する第１分周手段と、
パワーダウンモードでの、位相更新区間の設定のために、前記第１クロックを分周して、第２クロックを生成する第２分周手段と、
前記制御信号に応答して、前記第１クロック又は前記第２クロックを選択して出力する選択手段と、
前記選択手段の出力信号と前記内部クロックとを論理組み合わせして、前記ソースクロックを出力する論理手段と
を備えたことを特徴とする遅延固定ループ。
【請求項２】
前記ソースクロック生成部が、パワーダウンモード区間の間に、少なくとも１回位相更新を行うためのソースクロックを生成することを特徴とする請求項１に記載の遅延固定ループ。
【請求項３】
前記選択手段が、
ノーマルモードで、前記第１クロックを選択し、パワーダウンモードで、前記第２クロックを選択して出力することを特徴とする請求項１に記載の遅延固定ループ。
【請求項４】
前記第１分周手段が、
２分周のクロック分周部であることを特徴とする請求項１に記載の遅延固定ループ。
【請求項５】
前記第２分周手段が、
２ｎ分周（ここで、ｎは自然数）のクロック分周部であることを特徴とする請求項１に記載の遅延固定ループ。
【請求項６】
前記第２分周手段が、
互いに異なる分周値の複数の分周されたクロックを生成するために、直列接続された複数の単位クロック分周部と、
フューズブローによって、前記それぞれの単位クロック分周部の出力の内いずれかを選択して提供するフューズ部と
を備えたことを特徴とする請求項１に記載の遅延固定ループ。
【請求項７】
前記第２分周手段が、
互いに異なる分周値の複数の分周されたクロックを生成するために、直列接続した複数の単位クロック分周部と、
メタルオプション処理によって、前記それぞれの単位クロック分周部の出力の内のいずれかを選択して提供するオプション処理部と
を備えたことを特徴とする請求項１に記載の遅延固定ループ。
【請求項８】
前記論理手段が、
前記内部クロックと前記選択手段の出力を受信する、ＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力を受信して、前記ソースクロックを出力するインバータとを備えたことを特徴とする請求項１に記載の遅延固定ループ。
【請求項９】
ノーマルモードとパワーダウンモードとを有する同期式メモリ装置の遅延固定ループにおいて、
外部クロックを受信して、バッファリングして、内部クロックを生成するクロックバッファと、
クロックイネーブル信号ＣＫＥに応答して、ノーマルモードなのか、パワーダウンモードなのかに対する情報を有する、制御信号を生成するパワーダウンモード制御部と、
前記制御信号に応答して、内部クロックに基づいた、ソースクロックを提供するソースクロック生成部と、
前記ソースクロックに基づいて、ＤＬＬ位相更新を行い、ＤＬＬクロックを提供する位相更新部とを備え、
前記ソースクロック生成部が、
前記内部クロックを分周して、ノーマルモードでの位相更新区間の設定のための第１クロックを生成する分周手段と、
前記第１クロックを変換して、パワーダウンモードでＤＬＬ位相更新のための区間を設定するための第２クロックを生成するクロック変換手段と、
前記制御信号に応答して、前記第１クロック又は前記第２クロックを選択して出力する選択手段と、
前記選択手段の出力と、前記内部クロックとを論理組み合わせして、前記ソースクロックを生成する論理組み合わせ手段と
を備えたことを特徴とする遅延固定ループ。
【請求項１０】
前記選択手段が、
ノーマルモードで、前記第１クロックを選択し、パワーダウンモードで、前記第２クロックを選択して出力することを特徴とする請求項９に記載の遅延固定ループ。
【請求項１１】
前記分周手段が、２分週クロック分周部であることを特徴とする請求項９に記載の遅延固定ループ。
【請求項１２】
前記クロック変換手段が、
周期的に、前記第１クロックの一部パルスだけを採択して、第２クロックとして出力する、クロック変換部を備えたことを特徴とする請求項９に記載の遅延固定ループ。
【請求項１３】
前記クロック変換手段が、
直列接続した複数の前記クロック変換部と、
フューズブローによって、前記それぞれのクロック変換部の出力の内のいずれかを選択して提供するフューズ部と
を備えたことを特徴とする請求項９に記載の遅延固定ループ。
【請求項１４】
前記クロック変換手段が、
直列接続した複数の前記クロック変換部と、
メタルオプション処理によって、前記それぞれのクロック変換部の出力の内のいずれかを選択して提供するオプション処理部と
を備えたことを特徴とする請求項９に記載の遅延固定ループ。
【請求項１５】
前記ソースクロック生成部が、前記内部クロックと供給電圧信号とを論理積して、基準クロックを生成する手段を備えたことを特徴とする請求項９に記載の遅延固定ループ。
【請求項１６】
前記位相更新部が、
前記ソースクロックを受信して、位相を遅延させてＤＬＬクロックとして出力する位相遅延部と、
該位相遅延部と実質的に同じ構成を有する、ダミー位相遅延部と、
該ダミー位相遅延部の出力信号をメモリ内のクロック信号の遅延要素でモデリングして、フィードバック信号として出力する遅延レプリカモデル部と、
前記基準クロックと前記フィードバック信号とを受信して、両信号の位相の差を検出する位相比較部と、
該位相比較部から出力信号を受信して、前記位相遅延部と前記ダミー位相遅延部との位相遅延を制御する遅延制御部と
を備えたことを特徴とする請求項９に記載の遅延固定ループ回路。
【請求項１７】
ノーマルモードとパワーダウンモードを有する、同期式メモリ装置のＤＬＬクロック生成方法において、
外部クロックを受信して、バッファリングして、内部クロックを生成するステップと、
前記内部クロックを分周して、第１区間の設定クロックを生成するステップと、
前記第１区間の設定クロックを変換して、第２区間の設定クロックを生成するステップと、
前記第１区間の設定クロックと前記内部クロックに基づいて、ノーマルモードで、ＤＬＬ位相更新を行うステップと、
前記第２区間の設定クロックと前記内部クロックとに基づいて、パワーダウンモードでＤＬＬ位相更新を行うステップと
を備えたことを特徴とするＤＬＬクロック生成方法。
【請求項１８】
前記第１区間の設定クロックが、
ノーマルモードで、ＤＬＬ位相更新のための区間を設定するためのクロックであることを特徴とする請求項１７に記載のＤＬＬクロック生成方法。
【請求項１９】
前記第２区間の設定クロックが、
パワーダウンモードで、ＤＬＬ位相更新のための区間を設定するためのクロックであることを特徴とする請求項１７に記載のＤＬＬクロック生成方法。
【請求項２０】
前記ノーマルモードで、ＤＬＬ位相更新を行うステップが、
前記内部クロックと、電源電圧の信号を論理積して、基準クロックを生成するステップと、
前記第１区間の設定クロックと前記内部クロックとを論理積して、ノーマルモードのＤＬＬ位相更新のためのソースクロックを生成するステップと、
該ソースクロックが、遅延レプリカモデリングを介して、フィードバックされるフィードバック信号を生成するステップと、
前記フィードバック信号と前記基準クロックとの位相を比較して、前記ソースクロックの遅延値を調節するステップと
を備えたことを特徴とする請求項１７に記載のＤＬＬクロック生成方法。
【請求項２１】
前記パワーダウンモードで、ＤＬＬ位相更新を行うステップは、
前記内部クロックと、電源電圧の信号を論理積して、基準クロックを生成するステップと、
前記第２区間の設定クロックと前記内部クロックとを論理積して、パワーダウンモードのＤＬＬ位相更新のためのソースクロックを生成するステップと、
前記ソースクロックが、遅延レプリカモデリングを介して、フィードバックされるフィードバック信号を生成するステップと、
前記フィードバック信号と、前記基準クロックとの位相を比較して、前記ソースクロックの遅延値を調節するステップと
を備えたことを特徴とする請求項１７に記載のＤＬＬクロック生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、ＤＲＡＭの遅延固定ループ（DLL：Delay Locked Loop）回路に関し、さらに詳細には、半導体の低電力（Low Power）動作のためのパワーダウンモード（Power Down Mode）動作時、安定的な動作を行う遅延固定ループ装置に関する。
【背景技術】
【０００２】
ＤＤＲ  ＳＤＲＡＭ（Double Data Rate Synchronous DRAM）のような同期式半導体メモリ装置は、メモリコントローラのような外部装置から受信する、外部クロック信号に同期され、固定された内部クロック信号を利用して、外部の装置とデータの伝送を行う。これは、メモリとメモリコントローラとの間の安定的なデータとの伝送のためには、基準クロック信号とデータの間の時間的同期が、極めて重要なためである。すなわち、データの安定した伝送のためには、データを伝送する各構成要素でのクロックから、データがバスに載せられる時間を逆補償して、データをクロックのエッジ、あるいは中心に正確に位置させなければならないからである。
【０００３】
このような役割を行うために、同期式半導体装置は、クロック同期回路を備えており、クロック同期回路には、位相固定ループ（PLL：Phase Locked Loop）回路と遅延固定ループ回路があり、外部クロック信号の周波数と内部クロック信号の周波数が互いに異なる場合には、周波数の逓倍機能を使用しなければならないので、主に位相固定ループを使用する。そして、外部クロック信号と内部クロック信号との周波数が同じ場合には、ほとんど、遅延固定ループを使用する。
【０００４】
遅延固定ループ回路は、出力されるクロック信号が、半導体メモリ装置の内部のデータ出力段まで、伝達される過程で発生する、クロック遅延成分を補償して内部クロック信号を生成することによって、最終データの入・出力に用いられる、クロック信号を、外部クロック信号に同期されるようにする。遅延固定ループ回路は、位相固定ループ回路に比べて、雑音が少なく狭い面積で実現できるという長所があって、同期式半導体メモリ装置では、同期回路として、遅延固定ループ回路を用いることが一般的である。その中でも、最も最近の技術には、固定遅延値を格納できるレジスタを具備して、電源遮断時、レジスタに固定遅延値を格納してから、また電源が印加されると、レジスタに格納されていた固定遅延値をローディングして、クロックの固定に使用することによって、最初クロック固定に必要な時間を低減するこのができる、レジスタ制御型遅延固定ループ（Register Controlled DLL）回路が最も用いられている。
【０００５】
図１は、普通の遅延固定ループ回路の基本動作を説明するために示した概念図である。
【０００６】
図１に示したように、遅延固定ループは、外部からクロック信号を受信して、ＤＲＡＭ内部のクロック信号が遅延される量の分を補正して、ＤＲＡＭ出力信号が、外部クロックと同位相を有するようにする装置である。外部クロックとＤＲＡＭ出力クロックが同位相を有する時、ＤＡＴＡをエラー無しでチップセットに伝達できる。
【０００７】
図２は、従来の技術に係る遅延固定ループ回路の構成を説明するための回路図である。参考に、図２は、レジスタ制御遅延固定ループに基づいている。
【０００８】
図２に示したように、遅延固定ループ回路は、大別して、クロックバッファ部１０、パワーダウンモード制御部２０、分周部２５、位相比較部３０、遅延制御部４０、位相遅延部５０、ダミー位相遅延部６０、遅延レプリカモデル部７０によって構成される。遅延固定ループの出力ＤＬＬ＿ＣＬＫは、クロック信号ライン８０を経由し、出力バッファ９０のデータ出力タイミングを制御する。
【０００９】
クロックバッファ部１０は、外部クロックＣＬＫ，ＣＬＫＢを受信してバッファリングして、内部クロック信号ＩＤＶＤ＿ＣＬＫを生成する装置である。
【００１０】
パワーダウンモード制御部２０は、ＤＲＡＭのパワーダウンモード時に、クロックバッファ部１０をオフさせる装置である。ＤＲＡＭの低電力（Low Power）動作のために、ＤＲＡＭの読み出し／書き込み動作がない時、クロックイネーブル信号ＣＫＥのロウレベルによって、パワーダウンモード状態になる。この時のクロックバッファ部１０は、内部クロックを生成しないことによって、遅延固定ループを現在状態の格納のために、電源をオフして、ＤＬＬ内部動作を止める。
【００１１】
分周部２５は、内部クロックＩＤＶＤ＿ＣＬＫを分周して、ＤＬＬソースクロックＤＶＤ＿ＣＬＫを生成し、内部クロックＩＤＶＤ＿ＣＬＫによって、基準クロックＲＥＦ＿ＣＬＫを生成する。通常の場合、遅延固定ループ回路の電力消費を低減するために、外部から受信するクロックを、分周部を介して周波数を低下させて、ソースクロックＤＶＤ＿ＣＬＫを生成する。
【００１２】
位相比較部３０は、遅延固定ループ回路の入力クロックと出力クロックとの位相を比較して、両クロックの位相差を検出する装置である。基準クロックＲＥＦ＿ＣＬＫと遅延固定ループ回路の内部回路を経てフィードバックされたフィードバック信号ＦＢ＿ＣＬＫとの位相を比較して、この比較結果を基に遅延制御部４０を制御する。
【００１３】
遅延制御部４０は、位相遅延部５０の入力経路を決定し得る論理回路と、経路の方向を変更させる双方向シフトレジスタとからなる。シフトレジスタは、４つの入力信号を受信して、シフト動作を行い、初期入力条件（Initial Input Condition）は、最も左側の信号又は、最も右側の信号をハイレベルにして、初期の最大・最小遅延を有するようにすることができる。シフトレジスタに入力される信号は、２つの右側シフト、２つの左側シフトからなっており、シフト動作のためには、２つの信号が互いに重ならないように、ハイレベルの区間を有すればよい。
【００１４】
位相遅延部５０は、分周部２５から出力されたソースクロックＤＶＤ＿ＣＬＫの位相を遅延させる回路である。この時、位相遅延程度は、位相比較部３０により決定されて、遅延制御部４０の制御を受けて位相遅延を決定する遅延経路を決定する。遅延ラインは、ＮＡＮＤと、ＮＡＮＤにより接続されている複数のユニット遅延セル（Unit Delay Cell）からなっている。それぞれのユニット遅延セルの入力は、シフトレジスタと、１対１に接続されており、シフトレジスタ出力段の値がハイレベルになる場所がクロックバッファ部を経由したクロックが入る経路に決定される。遅延ラインは、立ち上がりエッジクロック用と、立下りエッジクロック用が存在する。これは、立ち上がりエッジと立下りエッジを同様に処理して、いずれかの歪みを従う（Duty Ratio Distortion）のを最大限に、抑制するためである。
【００１５】
ダミー位相遅延部６０は、位相比較部に入る、フィードバックＦＢ＿ＣＬＫ信号のための遅延ラインである。構成は、位相遅延部５０と同じである。
【００１６】
遅延レプリカモデル部７０は、チップ外部のクロックが入って、位相遅延部５０の前まで、それから、位相遅延部５０の出力クロックがチップ外部まで出るまでの遅延要素をモデリングしたものである。正確な遅延要素は、ＤＬＬが有する性能の内の歪み値を決定し、遅延レプリカモデル部７０は、基本回路を縮小（Shrink）するか、簡略化（Simplify）するか、そのまま利用する方法がある。実際に、遅延レプリカモデル部７０は、クロックバッファと、遅延固定ループクロックドライバー、Ｒ／Ｆ分割器、及び出力バッファを、そのまま、モデリングする。
【００１７】
クロック信号ライン８０は、遅延固定ループの出力ＤＬＬ＿ＣＬＫが、出力バッファ９０まで、伝達される経路である。
【００１８】
出力バッファ９０は、メモリコアからデータを受けて遅延固定ループの出力クロックＤＬＬ＿ＣＬＫに同期されて、データ出力パッドにデータを出力する装置である。
【００１９】
図３は、図２に示された遅延固定ループ回路の動作を説明するためのタイミング図である。
【００２０】
図３に示したように、パワーダウンモードに進入する時、クロックイネーブル信号ＣＫＥは、ロジック‘ハイ’からロジック‘ロー’に遷移する。この時、遅延固定ループ回路の現在状態の格納のために、位相を更新する動作を停止し、前のロックされた情報を記憶し、凍結状態に入る。ここで、位相更新とは、遅延固定ループ回路のフィードバッククロックＦＢ＿ＣＬＫの位相と内部クロック信号ＲＥＦ＿ＣＬＫの位相とを比較して、続けて追跡（Tracking）するという意味であり、凍結状態とは、前にロックされた情報を記憶して、位相を更新しないということを意味する。
【００２１】
一方、プリチャージパワーダウンモードのような場合には、最小３クロック〜最大７，８ｕｓの間、パワーダウンモードにとどまる。この時、パワーダウン制御部２０によって、クロックバッファ１０がオフになることによって、ＤＬＬ出力クロックＤＬＬ＿ＣＬＫは発生しない。
【００２２】
このように、長時間（ＭＩＮ．３ＣＬＫ〜ＭＡＸ．７，８ｕｓ）パワーダウンモードにとどまりながら、位相更新のない場合、チップの温度と様々な環境的な変化により、遅延固定ループ回路のロック情報が、パワーダウンモードの前のロック情報値と著しく異なるようになる。
【００２３】
したがって、ロック情報が異なった状態で、パワーダウンモードから脱出すると、ＤＬＬクロックＤＬＬ＿ＣＬＫはロックされなければならないターゲットクロックに比べて、位相の差を見せ、外部クロックが遅延固定ループ回路の出力信号と位相差が発生すると、ＤＲＡＭの正確な有効データを送信及び受信できなくなる。
【特許文献１】特開２００１−１８９０７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本発明は、上記した従来の技術の問題点を解決するためになされたものであって、その目的は、相対的に長時間、パワーダウンモードにとどまる場合、チップの温度と、様々な環境的な変化によって、ロックフェイル（fail）が発生するのを防止すると共に、消費電力が減少した遅延固定ループ装置及びＤＬＬクロックの生成方法を提供することにある。
【課題を解決するための手段】
【００２５】
前記目的を達成するために、ノーマルモードとパワーダウンモードを有する同期式メモリ装置の遅延固定ループにおいて、外部クロックを受信して、バッファリングし、内部クロックを生成するクロックバッファと、クロックイネーブル信号ＣＫＥに応答して、ノーマルモードなのか、パワーダウンモードなのかに対する情報を有する制御信号を生成するパワーダウンモード制御部と、前記制御信号に応答して、内部クロックに基づいたソースクロックを提供するソースクロック生成部と、前記ソースクロックに基づいて、ＤＬＬ位相更新を行って、ＤＬＬクロックを提供する位相更新部を備え、
前記ソースクロック生成部が、前記内部クロックを分周して、ノーマルモードでの位相更新区間の設定のための第１クロックを生成する第１分周手段と、パワーダウンモードでの、位相更新区間の設定のために、前記第１クロックを分周して、第２クロックを生成する第２分周手段と、前記制御信号に応答して、前記第１クロック又は前記第２クロックの内いずれかのクロックを選択して出力する選択手段と、前記選択手段の出力信号と前記内部クロックとを論理組み合わせして、前記ソースクロックを出力する論理手段とを備える遅延固定ループを提供する。
【００２６】
前記遅延固定ループは、前記ソースクロック生成部が、パワーダウンモード区間の間に、少なくとも１回位相更新を行うためのソースクロックを生成してもよい。
【００２８】
また、前記選択手段が、ノーマルモードで、前記第１クロックを選択し、パワーダウンモードで、前記第２クロックを選択して出力してもよい。また、前記第１分周手段が、２分周のクロック分周部であってもよい。また、前記第１分周手段が、２ｎ分周（ここで、ｎは自然数）のクロック分周部であってもよい。また、前記第２分周手段が、互いに異なる分周値の複数の分周されたクロックを生成するために、直列接続された複数の単位クロック分周部と、フューズブローによって、前記それぞれの単位クロック分周部の出力の内いずれかを選択して提供するフューズ部とを備えてもよい。また、前記第２分周手段が、互いに異なる分周値の複数の分周されたクロックを生成するために、直列接続した複数の単位クロック分周部と、メタルオプション処理によって、前記それぞれの単位クロック分周部の出力の内のいずれかを選択して提供するオプション処理部とを備えていてもよい。また、前記論理手段が、前記内部クロックと前記選択手段の出力を受信する、ＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力を受信して、前記ソースクロックを出力するインバータとを備えていてもよい。
【００２９】
また、前記ソースクロック生成部が、前記内部クロックを分周して、ノーマルモードでの位相更新区間の設定のための第１クロックを生成する分周手段と、前記第１クロックを変換して、パワーダウンモードでＤＬＬ位相更新のための区間を設定するための第２クロックを生成するクロック変換手段と、前記制御信号に応答して、前記第１クロック又は前記第２クロックを選択して出力する選択手段と、前記選択手段の出力と、前記内部クロックとを論理組み合わせして、前記ソースクロックを生成する論理組み合わせ手段とを備えていてもよい。
【００３０】
また、前記選択手段が、ノーマルモードで、前記第１クロックを選択し、パワーダウンモードで、前記第２クロックを選択して出力してもよい。また、前記分周手段が、２分週クロック分周部であってもよい。また、前記クロック変換手段が、周期的に、前記第１クロックの一部パルスだけを採択して、第２クロックとして出力する、クロック変換部を備えていてもよい。また、前記クロック変換手段が、直列接続した複数の前記クロック変換部と、フューズブローによって、前記それぞれのクロック変換部の出力の内のいずれかを選択して提供するフューズ部とを備えていてもよい。また、前記クロック変換手段が、直列接続した複数の前記クロック変換部と、メタルオプション処理によって、前記それぞれのクロック変換部の出力の内のいずれかを選択して提供するオプション処理部とを備えていてもよい。
【００３１】
また、前記ソースクロック生成部が、前記内部クロックと供給電圧信号とを論理積して、基準クロックを生成する手段を備えていてもよい。また、前記位相更新部が、前記ソースクロックを受信して、位相を遅延させてＤＬＬクロックとして出力する位相遅延部と、該位相遅延部と実質的に同じ構成を有する、ダミー位相遅延部と、該ダミー位相遅延部の出力信号をメモリ内のクロック信号の遅延要素でモデリングして、フィードバック信号として出力する遅延レプリカモデル部と、前記基準クロックと前記フィードバック信号とを受信して、両信号の位相の差を検出する位相比較部と、該位相比較部から出力信号を受信して、前記位相遅延部と前記ダミー位相遅延部との位相遅延を制御する遅延制御部とを備えていてもよい。  なお、論理手段と論理組み合わせ手段は、明細書中において論理演算部として表記され得る。
【００３２】
また、前記の目的を達成するために、ノーマルモードとパワーダウンモードを有する、同期式メモリ装置のＤＬＬクロック生成方法において、外部クロックを受信して、バッファリングして、内部クロックを生成するステップと、前記内部クロックを分周し、第１区間の設定クロックを生成するステップと、前記第１区間の設定クロックを変換して、第２区間の設定クロックを生成するステップと、前記第１区間の設定クロックと前記内部クロックに基づいて、ノーマルモードで、ＤＬＬ位相更新を行うステップと、前記第２区間の設定クロックと前記内部クロックに基づいて、パワーダウンモードで、ＤＬＬ位相更新を行うステップを備えたことを特徴とする。
【００３３】
前記ＤＬＬクロック生成方法においては、前記第１区間の設定クロックが、ノーマルモードで、ＤＬＬ位相更新のための区間を設定するためのクロックであってもよい。また、前記第２区間の設定クロックが、パワーダウンモードで、ＤＬＬ位相更新のための区間を設定するためのクロックであってもよい。
【００３４】
また、前記ノーマルモードで、ＤＬＬ位相更新を行うステップが、前記内部クロックと、電源電圧の信号を論理積して、基準クロックを生成するステップと、前記第１区間の設定クロックと前記内部クロックとを論理積して、ノーマルモードのＤＬＬ位相更新のためのソースクロックを生成するステップと、該ソースクロックが、遅延レプリカモデリングを介して、フィードバックされるフィードバック信号を生成するステップと、前記フィードバック信号と前記基準クロックとの位相を比較して、前記ソースクロックの遅延値を調節するステップとを備えてもよい。
【００３５】
また、前記パワーダウンモードで、ＤＬＬ位相更新を行うステップは、前記内部クロックと、電源電圧の信号を論理積して、基準クロックを生成するステップと、前記第２区間の設定クロックと前記内部クロックとを論理積して、パワーダウンモードのＤＬＬ位相更新のためのソースクロックを生成するステップと、前記ソースクロックが、遅延レプリカモデリングを介して、フィードバックされるフィードバック信号を生成するステップと、前記フィードバック信号と、前記基準クロックとの位相を比較して、前記ソースクロックの遅延値を調節するステップとを備えていてもよい。
【発明の効果】
【００３６】
本発明によれば、本発明の技術を適用することによって、速い位相アップデートが必要な時には、少ない量で、分周して、高い周波数で、動作するようにして、パワーダウンモードと同様に、消費電力の減少が必要な時には、パワーダウンモードで、少なくとも、1回以上、位相比較ができるようにして、低い周波数で動作できるようにする。
【００３７】
したがって、本発明のソースクロック生成部は、長時間パワーダウンモード（power down mode）に進入した後、脱出（exit）する時、ＤＬＬにロックされた情報が歪曲されて、生じ得る、ＤＬＬ関連ロックフェイル（fail）を事前に遮断できると同時に、従来の周波数分周が、固定された分周部とは異なって、クロック信号を変換できるソースクロック生成部を備える、遅延固定ループを提供することで、消費電力を減少する効果も、実現できるという利点がある。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の最も好ましい実施形態を、添付した図面を参照しながら説明する。
【００３９】
図４は、本発明に係る、遅延固定ループに対する、ブロック構成図である。
【００４０】
図４に示したように、本発明に係る遅延固定ループ６００は、外部クロックＣＬＫ，ＣＬＫＢを受信して、バッファリングして、内部クロックＩＤＶＤ＿ＣＬＫを生成するクロックバッファ１００部と、クロックイネーブル信号ＣＫＥに応答して、ノーマルモードなのか、パワーダウンモードなのかに対する情報を有する、制御信号ＣＴＲＬを生成するパワーダウンモード制御部２００と、制御信号ＣＴＲＬに応答して、ノーマルモード又はパワーダウンモード区間で、前記内部クロックＩＤＶＤ＿ＣＬＫの一部区間を選択して、選択された区間の内部クロックに基づいたソースクロックＤＶＤ＿ＣＬＫを提供し、電源電圧ＶＤＤを受信して、前記内部クロックＩＤＶＤ＿ＣＬＫから基準クロック信号ＲＥＦ＿ＣＬＫを生成するソースクロック生成部３００及びソースクロックＤＶＤ＿ＣＬＫに基づいて、ＤＬＬの位相更新を行う、位相更新部４００を備える。
【００４１】
位相更新部４００は、ソースクロックＤＶＤ＿ＣＬＫを受信して、位相を遅延させて、ＤＬＬ出力クロックＤＬＬ＿ＣＬＫとして出力する位相遅延部４１０と、位相遅延部４１０と実質的に同一の構成を有するダミー位相遅延部４２０と、ダミー位相遅延部４２０の出力信号をメモリ内のクロック信号の遅延要素にモデリングして、フィードバック信号ＦＢ＿ＣＬＫとして出力する遅延レプリカモデル部４４０、基準クロックＲＥＦ＿ＣＬＫとフィードバック信号ＦＢ＿ＣＬＫを受信して、両信号の位相の差を検出する位相比較部４５０、及び位相比較部４５０から出力信号を受信して、位相遅延部４１０とダミー位相遅延部４２０との位相遅延を制御する遅延制御部４３０を備え、これらの各構成要素は、実質的に従来の技術と同一であるので、ここでは、具体的な説明を省略することにする。
【００４２】
従来の技術と対比して、本発明の遅延固定ループ６００は、クロックバッファ部１００が制御信号ＣＴＲＬの制御を受けずに、ソースクロック生成部３００だけを制御する。すなわち、クロックバッファ部１００は、ノーマルモード及びパワーダウンモードに関われず、常に内部クロックＩＤＶＤ＿ＣＬＫをソースクロック生成部３００に提供する。
【００４３】
ソースクロック生成部３００は、パワーダウンモード区間の間にも、少なくとも１回、位相更新を行うためのソースクロックＤＶＤ＿ＣＬＫを生成する。これに対しては、以下に具体的に説明する。
【００４４】
図５は、第１実施形態に係る、ソースクロック生成部３００のさらに詳細なブロック構成図であり、図６Ａ〜図６Ｂは、図５に示されたソースクロック生成部の第２分周部３２０の詳細回路図である。
【００４５】
まず、図５に示したように、ソースクロック生成部３００は、内部クロックＩＤＶＤ＿ＣＬＫを分周して、ノーマルモードでの位相更新区間の設定のための第１クロックＣＬＫ＿Ｄ１を生成する第1分周部３１０と、パワーダウンモードでの位相更新区間の設定のために第１クロックＣＬＫ＿Ｄ１を分周して、第２クロックＣＬＫ＿Ｄ２を生成する第２分周部３２０と、制御信号ＣＴＲＬに応答して、ノーマルモードで、前記第１クロックＣＬＫ＿Ｄ１を選択し、パワーダウンモードで前記第２クロックＣＬＫ＿Ｄ２を選択して、選択信号ＤＶＤ＿ＯＵＴとして出力する選択部３３０及び選択部３３０の選択信号ＤＶＤ＿ＯＵＴと前記内部クロックＩＤＶＤ＿ＣＬＫとを論理組み合わせして、ソースクロックＤＶＤ＿ＣＬＫを出力する論理演算部３４０を備える。また、ソースクロック生成部３００は、内部クロックＩＤＶＤ＿ＣＬＫと供給電圧信号ＶＤＤを論理積して、基準クロックＲＥＦ＿ＣＬＫを生成する基準クロック生成部３５０をさらに備える。
【００４６】
一方、図６Ａに示したように、第２分周部３２０は、単一の２分周のクロック分周部からなるか、又は、単一の２ｎ分周（ここで、ｎは自然数）クロック分周部からなることができる。
【００４７】
また、図６Ｂに示したように、第２分周部３２０は、互いに異なる分周値の複数の分周されたクロックを生成するために、直列接続した複数の単位クロック分周部３２０＿１〜３２０＿ｎと、フューズブローにより、前記それぞれの単位クロック分周部３２０＿１〜３２０＿ｎの出力の内のいずれかを選択して提供するフューズ部３２５＿１〜３２５＿ｎを備えて構成されたり又はフューズ部の代わりに工程において製造されたメタルオプション処理部に構成されることもできる。
【００４８】
通常、メモリ素子は、その仕様又は外部環境などによって、パワーダウンモードにとどまる時間が、互いに異なり得るが、このために、本発明では図６Ｂに示したように、パワーダウンモードで、位相更新のための区間の設定信号の第２クロックＣＬＫ＿Ｄ２を複数の内のいずれかを選択できるように構成した。すなわち、パワーダウンモードにとどまる時間が、場合によって異なり得ることを考慮して、テストによって、最適の第２クロックＣＬＫ＿Ｄ２を設定した後、それに対応するフューズだけをオン（ON）させることができるように実現したのである。
【００４９】
前記第１実施形態によって、それぞれ異なる時間を有するパワーダウンモード区間における位相更新のための区間が、前記様々なパワーダウンモード期間に対応して、選択された位相区間の設定信号である、第２クロックＣＬＫ＿Ｄ２によって、ソースクロックＤＶＤ＿ＣＬＫが選択的に生成されることによって、設定できるというのをタイミング図を示して説明する。
【００５０】
図７は、前記図５の第１実施形態に係るソースクロック生成部３００の動作を示したタイミング図である。
【００５１】
図７に示したように、内部クロック信号ＩＤＶＤ＿ＣＬＫは、前記第１分周部３１０で、２分周されて、第１クロックＣＬＫ＿Ｄ１として出力され、前記出力された第１クロックＣＬＫ＿Ｄ１は、前記第２分周部３２０を構成している複数の互いに異なる値を有する、それぞれの単位クロック分周部３２０＿１〜３２０＿ｎによって分周されて、様々な値（２１，２２〜２ｎ）を有する第２クロックＣＬＫ＿Ｄ２として出力される。ここで、前記様々な値の第２クロックＣＬＫ＿Ｄ２は、ＣＬＫ＿Ｄ２＿１，ＣＬＫ＿Ｄ２＿２，・・・で各々示されている。
【００５２】
この時、図６Ｂに示したように、互いに異なる分周値を有する様々な単位クロック分周部３２０＿１〜３２０＿ｎに前記第２分周部３２０の内、２番目の分周部３２０＿２を介して２２（すなわち、４）に分周されたクロックＣＬＫ＿Ｄ２＿２が、位相更新区間の設定のためのクロックに選択されると仮定してみよう。
【００５３】
前記選択されたクロックＣＬＫ＿Ｄ２＿２は、選択部３３０によって、パワーダウンモード期間の間に、選択信号ＤＶＤ＿ＯＵＴとして出力され、前記出力された選択信号ＤＶＤ＿ＯＵＴは、内部クロックＩＤＶＤ＿ＣＬＫと、論理演算部３４０で論理演算されて、様々なパワーダウンモード期間に適した、適当なソースクロックＤＶＤ＿ＣＬＫを生成していることが分かる。
【００５４】
この時、形成されたソースクロックＤＶＤ＿ＣＬＫは、第２クロックＣＬＫ＿Ｄ２のイネーブルの間に、有効な値を有し続けることによって、より正確な位相更新を行うことができる。
【００５５】
この時、前記様々な単位クロック分周部３２０＿１〜３２０＿ｎから分周された、様々な値の分周されたクロックＣＬＫ＿Ｄ２＿１〜ＣＬＫ＿Ｄ２＿ｎの内いずれかの第２クロックＣＬＫ＿Ｄ２を選択することは、上述したように、フューズ部又はメタルオプション処理部を利用する。
【００５６】
図８は、ソースクロック生成部３００の要素である、論理演算部３４０の内部回路図を示している。
【００５７】
図８に示したように、論理演算部３４０は、前記内部クロックＩＤＶＤ＿ＣＬＫと前記選択部３３０から出力された選択信号ＤＶＤ＿ＯＵＴを受信するＮＡＮＤゲートＮＤ１、及び前記ＮＡＮＤゲートＮＤ１の出力を受信し、これを反転して、前記ソースクロックＤＶＤ＿ＣＬＫを出力するインバータＩＶ１からなっている。
【００５８】
したがって、前記論理演算部３４０は、ＡＮＤ演算を行うようになって、前記選択部３３０によって、選択された選択信号ＤＶＤ＿ＯＵＴのハイパルス区間が、所望の位相更新区間に該当する内部クロックＩＤＶＤ＿ＣＬＫを十分に備えるようになり、結果的に、基準クロックＲＥＦ＿ＣＬＫとのソースクロックＤＶＤ＿ＣＬＫのスキュー値がほぼ０になる。
【００５９】
図９は、第１実施形態に係る、基準クロック生成部３５０の内部回路図を示している。
【００６０】
図９に示したように、基準クロック生成部３５０は、前記内部クロックＩＤＶＤ＿ＣＬＫと供給電圧信号ＶＤＤとを受信するＮＡＮＤゲートＮＤ２、及び前記ＮＡＮＤゲートＮＤ２の出力を受信して基準クロックＲＥＦ＿ＣＬＫを生成するインバータＩＶ２からなる。
【００６１】
上述したように、第１実施形態では、図７に示したタイミング図から、ノーマルモード区間か又はメモリに応じて、それぞれ異なり得るパワーダウンモード区間において、様々な分周値のクロックＣＬＫ＿Ｄ１，ＣＬＫ＿Ｄ２＿１〜ＣＬＫ＿Ｄ２＿ｎの内のいずれかを選択して、それぞれの状況に適切なソースクロックＤＶＤ＿ＣＬＫを生成することによって、パワーダウンモードでも、１回以上の位相更新を行い、ＤＲＡＭの安定的な動作を保障すると同時に、電力消費減少の効果をもたらすことが分かる。
【００６２】
図１０は、本発明の第２実施形態に係るソースクロック生成部３００のさらに詳細なブロック構成図であり、図１１Ａ又は図１１Ｂは、図１０に示したソースクロック生成部の第２分周部の詳細回路図である。
【００６３】
まず、図１０に示したように、ソースクロック生成部３００は、内部クロックＩＤＶＤ＿ＣＬＫを分周して、ノーマルモードでの、位相更新区間の設定のための第１クロックＣＬＫ＿Ｔ１を生成する分周部３７０と、前記第１クロックＣＬＫ＿Ｔ１を変換して、パワーダウンモードでのＤＬＬ位相更新のための区間を設定するための第２クロックＣＬＫ＿Ｔ２を生成するクロック変換部３６０と、前記制御信号に応答してノーマルモードにおいて、前記第1クロックＣＬＫ＿Ｔ１を選択して、パワーダウンモードにおいて、前記第２クロックＣＬＫ＿Ｔ２を選択して出力する選択部３３０及び前記選択部３３０の出力と前記内部クロックＩＤＶＤ＿ＣＬＫを論理組み合わせし、前記ソースクロックＩＤＶＤ＿ＣＬＫを生成する論理演算部３４０を備える。また、ソースクロック生成部３００は、内部クロックＩＤＶＤ＿ＣＬＫと供給電圧信号ＶＤＤを論理積して、基準クロックＲＥＦ＿ＣＬＫを生成する基準クロック生成部３５０をさらに備える。
【００６４】
一方、図１１Ａに示したように、前記クロック変換部３６０は、周期的に、前記第１クロックＣＬＫ＿Ｔ１の一部パルスだけを採択して、第２クロックＣＬＫ＿Ｔ２として出力する単一のクロック変換部からなることができる。
【００６５】
また、図１１Ｂに示したように、直列接続された複数のクロック変換部３６０＿１〜３６０＿ｎ及びフューズブローによって、前記それぞれのクロック変換部３６０＿１〜３６０＿ｎの出力の内のいずれかを選択して提供するフューズ部３６５＿１〜３６５＿ｎを備えるか、又はフューズ部の代わりに、メタルオプション処理部からなるのもできる。
上述したように、メモリ素子は、その仕様又は外部環境などによって、パワーダウンモードにとどまる時間が互いに異なり得るが、このために、本発明では、図１１Ｂに示されているように、複数のクロック変換部３６０＿１〜３６０＿ｎを直列に接続することによって、パワーダウンモードにおける位相更新のための区間の設定信号である、第２クロックＣＬＫ＿Ｔ２を複数の内、いずれかを選択できるように構成した。すなわち、パワーダウンモードにとどまる時間が、場合によって、異なり得ることを考慮して、テストによって、最適の第２クロックＣＬＫ＿Ｔ２を設定した後、それに対応するフューズだけをオンさせることができるのである。
【００６６】
図１２には、前記第２実施形態に係る、図１０のソースクロック生成部の動作タイミング図が示されている。
【００６７】
図１２に示したように、内部クロック信号ＩＤＶＤ＿ＣＬＫは、前記分周部３７０で、２分周されて、第１クロックＣＬＫ＿Ｔ１として出力され、前記出力された第１クロックＣＬＫ＿Ｔ１は、前記クロック変換部３６０を構成している複数の互いに異なる値を有する、それぞれの単位クロック変換部３６０＿１〜３６０＿ｎによって、Ｎ（Ｎは、自然数）に分周された様々な値の第２クロックＣＬＫ＿Ｔ２として出力される。ここで、前記様々な値の第２クロックＣＬＫ＿Ｔ２は、ＣＬＫ＿Ｔ２＿１，ＣＬＫ＿Ｔ２＿２，・・・でそれぞれ示されている。
【００６８】
図１１Ｂに示したように、それぞれ互いに異なる分周値を有する、様々な単位クロック変換部３６０＿１〜３６０＿Ｎからなる前記クロック変換部３６０の内、２番目クロック変換部３２０＿２を介して、周期が第１クロックＣＬＫ＿Ｔ１の３倍に分周されて、変換されたクロックＣＬＫ＿Ｔ２＿２が、位相更新区間の設定のためのクロックとして選択されると仮定してみよう。
【００６９】
前記変換されたクロックＣＬＫ＿Ｔ２＿２は、選択部３３０によって、パワーダウンモード期間の間、選択信号ＤＶＤ＿ＯＵＴとして出力されて、該出力された選択信号ＤＶＤ＿ＯＵＴは内部クロックＩＤＶＤ＿ＣＬＫと、論理演算部３４０で論理演算されて、様々なパワーダウンモード期間に適した、適当なソースクロックＤＶＤ＿ＣＬＫを生成していることが分かる。
【００７０】
この時、形成されたソースクロックＤＶＤ＿ＣＬＫは、第２クロックＣＬＫ＿Ｔ２のイネーブルされた短い間のみ有効な値を有することによって、より効率良い位相更新を行うことができる。
【００７１】
ここで、前記論理演算部３４０は、ＡＮＤ演算をするようになって、前記選択部３３０によって選択された、出力信号ＣＬＫ＿Ｔ１又はＣＬＫ＿Ｔ２のハイパルス区間が入力クロックＩＤＶＤ＿ＣＬＫのハイパルス区間を十分に備えることができる区間を作って、図１２に示したように、所望の区間で、ソースクロックＤＶＤ＿ＣＬＫを生成できる。
【００７２】
この時、前記様々な単位クロック変換部３６０＿１〜３６０＿ｎから分周された様々な値の分周されたクロックＣＬＫ＿Ｔ２＿１〜ＣＬＫ＿Ｔ２＿Ｎの内いずれかの第２クロックＣＬＫ＿Ｔ２を選択することは、上述したように、テストによって、最適の第２クロックＣＬＫ＿Ｔ２を設定した後、それに対応するフューズだけをオンさせることによって、選択する。
【００７３】
前記第２実施形態において前記ソースクロック生成部３００の構成部分である論理演算部３４０と、基準クロック生成部３５０の構成と動作は、図８及び図９で、説明した前記第１実施形態での論理演算部３４０と、基準クロック生成部３５０と同様なので、その説明は省略する。
【００７４】
上述したように、第２実施形態では、図１２に示したタイミング図から、ノーマルモード区間又はメモリに応じて、それぞれ異なることができるパワーダウンモード区間において、パルスのハイ区間は、同じであるものの、周期が多様に変換されたクロックＣＬＫ＿Ｔ１、ＣＬＫ＿Ｔ２＿１〜ＣＬＫ＿Ｔ２＿ｎの内のいずれかを選択して、それぞれの状況に適合なソースクロックＤＶＤ＿ＣＬＫを生成することによって、パワーダウンモードでも、１回以上の位相更新を行って、ＤＲＡＭの安定した動作を保障すると同時に、電力消費減少の効果をもたらすことが分かる。
【００７５】
図１３Ａ及び図１３Ｂは、本発明を検証するための、第１及び第２実施形態に係る、ＤＬＬ装置のシミュレーションの結果である。
【００７６】
図１３Ａ及び図１３Ｂに示したように、第１実施形態では、基準クロックＲＥＦ＿ＣＬＫとソースクロックＤＶＤ＿ＣＬＫの間のスキュー値が３２２ｆｓであり、第２実施形態では、そのスキュー値が１６２ｆｓで、略０に近いことが確認できる。
【００７７】
図４〜図９まで説明した本発明の実施形態に係る、ノーマルモードと、パワーダウンモードとを有する、同期式メモリ装置のＤＬＬクロックを生成するための方法を、以下、段階的に、説明する。
【００７８】
まず、クロックバッファ部１００で、外部クロックＣＬＫ、ＣＬＫＢを受信して、バッファリングして、内部クロックＩＤＶＤ＿ＣＬＫを生成すると、ソースクロック生成部３００の第１分周部３１０は、前記内部クロックＩＤＶＤ＿ＣＬＫを分周して、ノーマルモードで、ＤＬＬ位相更新のための区間を設定するための第１区間の設定クロックＣＬＫ＿Ｄ１を生成する。そして、第２分周部３２０は、前記第１区間の設定クロックＣＬＫ＿Ｄ１を分周して、パワーダウンモードで、ＤＬＬ位相更新のための区間を設定するための第２区間の設定クロックＣＬＫ＿Ｄ２を生成する。
【００７９】
選択部３３０は、パワーダウン制御部２００から受信する制御信号ＣＴＲＬに応じて、ノーマルモードである時は、前記第１区間の設定クロックＣＬＫ＿Ｄ１を、パワーダウンモードである時は、前記第２区間の設定クロックＣＬＫ＿Ｄ２を出力する。これによって、演算論理部３４０は、ノーマルモード時には、前記第１区間の設定クロックＣＬＫ＿Ｄ１と前記内部クロックＩＤＶＤ＿ＣＬＫに基づいて、パワーダウンモードでは、前記第２区間の設定クロックＣＬＫ＿Ｄ２と前記内部クロックＩＤＶＤ＿ＣＬＫに基づいて、ソースクロックＤＶＤ＿ＣＬＫを出力する。
【００８０】
さらに詳細に、前記ノーマルモードで、ＤＬＬ位相更新を行うステップは、次の通りである。
【００８１】
まず、前記ソースクロック生成部３００の基準クロック生成部３５０で、内部クロックＩＤＶＤ＿ＣＬＫと、電源電圧ＶＤＤの信号とを論理積して、基準クロックＲＥＦ＿ＣＬＫを生成し、論理演算部３４０は、前記第１区間の設定クロックＣＬＫ＿Ｄ１と前記内部クロックＩＤＶＤ＿ＣＬＫとを論理積して、ノーマルモードのＤＬＬ位相更新のためのソースクロックＤＶＤ＿ＣＬＫを生成する。位相遅延部４１０は、前記ソースクロックＤＶＤ＿ＣＬＫを受信して、ＤＬＬ出力クロックＤＬＬ＿ＣＬＫを生成し、ダミー位相遅延部４３０及び遅延レプリカモデル４４０は、前記ソースクロックＤＶＤ＿ＣＬＫを受信してモデリングして、フィードバック信号を生成する。最後に、位相比較部４５０は、前記フィードバック信号と前記ソースクロック生成部３００から出力される基準クロックＲＥＦ＿ＣＬＫとの位相を比較して、遅延制御部４３０にその結果を出力し、遅延制御部４３０は、位相遅延部４１０の前記ソースクロックＤＶＤ＿ＣＬＫの遅延値を調節することによって、ノーマルモードでＤＬＬ位相更新を行うことができる。
【００８２】
同様に、前記パワーダウンモードでＤＬＬ位相更新を行うステップは、次の通りである。
【００８３】
まず、前記ソースクロック生成部３００の基準クロック生成部３５０で、内部クロックＩＤＶＤ＿ＣＬＫと電源電圧ＶＤＤの信号とを論理積して、基準クロックＲＥＦ＿ＣＬＫを生成して、演算部３４０は、第２区間の設定クロックＣＬＫ＿Ｄ２と前記内部クロックＩＤＶＤ＿ＣＬＫとを論理積して、パワーダウンモードのＤＬＬ位相更新のためのソースクロックＤＶＤ＿ＣＬＫを生成する。位相遅延部４１０は、前記ソースクロックＤＶＤ＿ＣＬＫを受信して、ＤＬＬ出力クロックＤＬＬ＿ＣＬＫを生成し、ダミー位相遅延部４２０及び遅延レプリカモデル４４０は、前記ソースクロックＤＶＤ＿ＣＬＫを受信してモデリングして、フィードバックされる、フィードバック信号を生成する。最後に、位相比較部４５０は、前記フィードバック信号と前記基準クロックＲＥＦ＿ＣＬＫとの位相を比較して、遅延制御部４３０にその結果を出力し、遅延制御部４３０は、位相遅延部４１０の前記ソースクロックＤＶＤ＿ＣＬＫの遅延値を調節することによって、パワーダウンモードでＤＬＬ位相更新を行うことができる。
【００８４】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で、様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００８５】
【図１】通常の遅延固定ループ回路の基本動作を説明するための概念図である。
【図２】従来の技術に係る遅延固定ループ回路の構成を説明する回路図である。
【図３】図２に示された遅延固定ループ回路の動作を説明するために示したタイミング図である。
【図４】本発明に係る遅延固定ループを示したブロック構成図である。
【図５】第１実施形態に係るソースクロック生成部の細部ブロック図である。
【図６Ａ】図５に示されたソースクロック生成部の第２分周部の詳細回路図である。
【図６Ｂ】図５に示されたソースクロック生成部の第２分周部の詳細回路図である。
【図７】図５に示された第１実施形態に係るソースクロック生成部の動作を示したタイミングダイアグラムである。
【図８】図５に示されたソースクロック生成部の論理演算部の詳細回路図である。
【図９】図５に示されたソースクロック生成部の基準クロック生成部の詳細回路図である。
【図１０】第２実施形態に係るソースクロック生成部の細部ブロック図である。
【図１１Ａ】図１０に示されたソースクロック生成部の第２分周部の詳細回路図である。
【図１１Ｂ】図１０に示されたソースクロック生成部の第２分周部の詳細回路図である。
【図１２】図１０に示された第２実施形態に係るソースクロック生成部の動作を示したタイミング図である。
【図１３Ａ】本発明を検証するための第１及び第２実施形態に係るＤＬＬ装置のシミュレーション結果である。
【図１３Ｂ】本発明を検証するための第１及び第２実施形態に係るＤＬＬ装置のシミュレーション結果である。
【符号の説明】
【００８６】
１００      クロックバッファ部
２００      パワーダウン制御部
３００      ソースクロック生成部
【図１】
0005153094.tif 000002
【図２】
0005153094.tif 000003
【図３】
0005153094.tif 000004
【図４】
0005153094.tif 000005
【図５】
0005153094.tif 000006
【図６Ａ】
0005153094.tif 000007
【図６Ｂ】
0005153094.tif 000008
【図７】
0005153094.tif 000009
【図８】
0005153094.tif 000010
【図９】
0005153094.tif 000011
【図１０】
0005153094.tif 000012
【図１１Ａ】
0005153094.tif 000013
【図１１Ｂ】
0005153094.tif 000014
【図１２】
0005153094.tif 000015
【図１３Ａ】
0005153094.tif 000016
【図１３Ｂ】
0005153094.tif 000017