(57)【特許請求の範囲】
【請求項１】
垂直トランジスタを有する集積回路構造であって、
平面に沿って形成された主表面を有する半導体層と、
前記主表面に位置する第１のタブに位置する第１の下部ソース／ドレイン領域と、前記主表面に位置する第２のタブに位置する第２の下部ソース／ドレイン領域とを含み、前記第２の下部ソース／ドレイン領域は前記第１の下部ソース／ドレイン領域から離間され、前記第２の下部ソース／ドレイン領域は、前記第１の下部ソース／ドレイン領域とは逆の極性を有するよう不純物がドープされており、さらに、
前記第１及び第２の下部ソース／ドレイン領域上に位置する導電層と、
前記導電層上に位置する誘電体積層と、
前記誘電体積層と前記導電層とを通して延伸し、前記第１及び第２の下部ソース／ドレイン領域のそれぞれに延伸する、結晶シリコンで満たされた第１及び第２の離間した垂直トランジスタトレンチとを含み、前記導電層は、前記第１及び第２の垂直トランジスタトレンチの各々の対向する側に位置するくぼみと、前記くぼみの各々内に位置する誘電体領域とを有し、前記満たされた第１の垂直トランジスタトレンチは、前記第１のタブ上に位置する、前記第１の下部ソース／ドレイン領域に延伸して前記第１の下部ソース／ドレイン領域に接触する第１の下部ソース／ドレイン延長部と、前記第１の下部ソース／ドレイン延長部から離間した第１の上部ソース／ドレイン延長部とを含み、前記満たされた第２の垂直トランジスタトレンチは、前記第２のタブ上に位置する、前記第２の下部ソース／ドレイン領域に延伸する第２の下部ソース／ドレイン延長部と、前記第２の下部ソース／ドレイン延長部から離間した第２の上部ソース／ドレイン延長部とを含み、前記集積回路構造はさらに、
前記満たされた第１の垂直トランジスタトレンチの対向する側に形成され、前記第１の下部及び上部ソース／ドレイン延長部の間であって第１のチャネル領域内に位置する第１の垂直ゲート酸化物を含み、前記第１の垂直ゲート酸化物は第１の厚さを有し、前記集積回路構造はさらに、
前記満たされた第２の垂直トランジスタトレンチの対向する側に形成され、前記第２の下部及び上部ソース／ドレイン延長部の間であって第２のチャネル領域内に位置する第２の垂直ゲート酸化物を含み、前記第２の垂直ゲート酸化物は前記第１の厚さよりも薄い厚さを有し、前記集積回路構造は更に
前記満たされた第１の垂直トランジスタトレンチと前記第１の上部ソース／ドレイン延長部との上に位置して、前記満たされた第１の垂直トランジスタトレンチと前記第１の上部ソース／ドレイン延長部とに物理的に接触する第１の上部ソース／ドレイン領域と、前記満たされた第２の垂直トランジスタトレンチと前記第２の上部ソース／ドレイン延長部との上に位置して、前記満たされた第２の垂直トランジスタトレンチと前記第２の上部ソース／ドレイン延長部とに物理的に接触する第２の上部ソース／ドレイン領域と、
前記第１の垂直ゲート酸化物に隣接して位置する第１のゲートと、前記第２の垂直ゲート酸化物に隣接して位置する第２のゲートと、
前記誘電体積層を通して前記第１のゲートに延伸し、前記第１のゲートと物理的に接触する第１のゲート入力接触と、前記誘電体積層を通して前記第２のゲートに延伸し、前記第２のゲートと物理的に接触する第２のゲート入力接触とを含む、集積回路構造。
【請求項２】
前記満たされた第１及び第２の垂直トランジスタトレンチは、関連する異なる閾値電圧を有する、請求項１記載の集積回路構造。
【請求項３】
前記導電層は金属からなる、請求項１に記載の集積回路構造。
【請求項４】
前記導電層が金属シリサイドである、請求項３に記載の集積回路構造。
【請求項５】
前記誘電体積層は、離間したシリコン窒化物層を含む、請求項１に記載の集積回路構造。
【請求項６】
複数の垂直電界効果トランジスタを有する半導体デバイスを製造する方法であって、
平面に沿って形成された主表面を有する半導体層を提供する工程と、
前記主表面に位置する逆の極性を有するよう不純物がドープされた第１及び第２のタブに第１及び第２の離間された下部ソース／ドレイン領域を形成する工程と、
前記第１及び第２の離間された下部ソース／ドレイン領域上に導電層を形成する工程と、
前記導電層上に誘電体積層を形成する工程とを含み、前記積層は犠牲誘電体層を含み、前記方法はさらに、
前記誘電体積層と前記導電層とを通して前記第１及び第２の下部ソース／ドレイン領域に延伸する、第１及び第２の離間した垂直トランジスタトレンチを形成する工程と、
前記第１及び第２の垂直トランジスタトレンチのそれぞれの対向する側上の前記導電層に位置するくぼみに誘電体層を形成する工程と、
前記第１及び第２の垂直トランジスタトレンチを結晶シリコンで満たして、満たされた第１及び第２の垂直トランジスタトレンチ形成する工程と、
固相拡散を用いて、前記満たされた第１の垂直トランジスタトレンチ中に第１の離間した下部及び上部ソース／ドレイン延長部を形成し、前記満たされた第２の垂直トランジスタトレンチ中に第２の離間した下部及び上部ソース／ドレイン延長部を形成する工程とを含み、前記犠牲誘電体層は、前記第１及び第２の下部及び上部ソース／ドレイン延長部の間に位置し、さらに、
前記積層から前記犠牲誘電体層を取り除き、これにより、前記満たされた第１及び第２の垂直トランジスタトレンチの前記第１及び第２の下部及び上部ソース／ドレイン延長部の間であって第１及び第２のチャネル領域に対向する、第１及び第２のゲート酸化物のためのスペースを空ける工程と、
前記第１のゲート酸化物のためのスペースの前記満たされた第１の垂直トランジスタトレンチの対向する側に第１の垂直ゲート酸化物を形成する工程を含み、前記第１の垂直ゲート酸化物は第１の厚さを有し、そして、前記第２のゲート酸化物のためのスペースの前記満たされた第２の垂直トランジスタトレンチの対向する側に第２の垂直ゲート酸化物を形成する工程を含み、前記第２の垂直ゲート酸化物は前記第１の厚さよりも薄い厚さを有しており、前記方法はさらに、
前記満たされた第１の垂直トランジスタトレンチ上に前記第１の上部ソース／ドレイン延長部に接触する第１の上部ソース／ドレイン領域を形成し、前記満たされた第２の垂直トランジスタトレンチ上に前記第２の上部ソース／ドレイン延長部と接触する第２の上部ソース／ドレイン領域を形成する工程と、
前記第１の垂直ゲート酸化物に隣接する第１のゲートを形成する工程と、前記第２の垂直ゲート酸化物に隣接する第２のゲートを形成する工程と、
前記第１のゲートへ延伸して前記第１のゲートに物理的に接触する第１のゲート入力接触を前記誘電体積層に形成する工程と、前記第２のゲートへ延伸して前記第２のゲートに物理的に接触する第２のゲート入力接触を前記誘電体積層に形成する工程とを含む、方法。
【請求項７】
前記満たされた第１及び第２の垂直トランジスタのチャネルは異なる閾値電圧を有する、請求項６に記載の方法。
【請求項８】
前記導電層は金属からなる、請求項６に記載の方法。
【請求項９】
前記導電層が金属シリサイドである、請求項８に記載の方法。
【請求項１０】
前記誘電体積層は、離間したシリコン窒化物層を含む、請求項６に記載の方法。
【発明の詳細な説明】
【０００１】
本発明の分野
本発明は電流を流すよう設計された伝導形の変化した接合を組込んだ半導体デバイス及びそのようなデバイスの作製方法に関する。より具体的には、本発明は異なる動作電圧で動作する垂直置換ゲート（ＶＲＧ）電界効果トランジスタデバイス及びそのようなデバイスを組込んだ集積回路の作製方法に関する。
【０００２】
本発明の背景
半導体デバイスの特性を向上させ、デバイス密度（単位面積当りのデバイスの数）を上げることは、半導体産業の重要な目標であり続ける。デバイス密度は個々のデバイスをより小さくし、よりコンパクトにデバイスを充填することによって、増大する。しかし、デバイス寸法（形状寸法あるいは設計則とも呼ばれる）が減少するにつれ、デバイス及びそれらの要素の形成方法は、適合させなければならない。たとえば、生産デバイス寸法は現在０．２５ミクロンないし０．１８ミクロンの範囲で、より寸法を小さくする冷酷な傾向がある。しかし、デバイスの寸法が縮小されるにつれ、ある種の製造限界が生じる。特に、リソグラフィプロセスに限界が生じる。事実、現在のリソグラフィプロセスは現在のデバイスユーザに要求される最小寸法で正確にデバイス作製をすることが不可能になる点に近づきつつある。
【０００３】
現在ほとんどの金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、横方向の形態に形成され、電流は基板の面又は基体表面に平行に流れる。デバイス密度を増すためにこれらＭＯＳＦＥＴデバイスの寸法が小さくなるにつれ、作製プロセスは次第に難しくなりつつある。特に、リソグラフィパターン中の像を描画するために用いられる放射の波長がデバイス寸法に近づくにつれ、ゲートチャネルを生成させるためのリソグラフィプロセスは、問題である。従って、横方向ＭＯＳＦＥＴの場合、ゲート長はリソグラフィ技術を通して精密に制御できない点に近づきつつある。
【０００４】
充填密度が最近進展したことにより、垂直ＭＯＳＦＥＴのいくつかの変形が生まれた。具体的には、タカト・エイチ（Ｔａｋａｔｏ．Ｈ）ら、“超高密度ＬＳＩ用包囲ゲートトランジスタ（ＳＧＴ）のインパクト”アイ・イーイーイー・トランスアクションズ・オン・エレクトロン・デバイシス（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ）、第３８（３）巻、５７３−５７７頁（１９９１）に述べられている垂直デバイスは、プレーナＭＯＳＦＥＴデバイスに代るものとして、提案されている。最近、垂直置換ゲートトランジスタとして特徴的なＭＯＳＦＥＴが述べられている。ハーゲンロザー（Ｈｅｒｇｅｎｒｏｔｈｅｒ）ら、“垂直置換ゲート（ＶＲＧ）ＭＯＳＦＥＴ−リソグラフィに依存しないゲート長を有する５０ｎｍ垂直ＭＯＳＦＥＴ”、インターナショナル・エレクトロン・デバイス・ミーティング・テクニカル・ダイジェスト（Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｏｆ  ｔｈｅ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ）、７５頁、１９９９を参照のこと。
【０００５】
集積回路チップ上に作製された複数のプレーナＭＯＳＦＥＴ能動デバイスが、図１中に断面で示されている。基板（９）はｐ＋領域（５０）及びｐ層（５２）を含み、後者は典型的な場合、エピタキシャル技術により、成長させる。ＭＯＳＦＥＴ（金属−酸化物−半導体電界効果トランジスタ）（２，４）及び（６）が基板（９）中に作製されている。ＭＯＳＦＥＴ（２）はＬＯＣＯＳ（シリコン基板の局所酸化）領域（１０）により、ＭＯＳＦＥＴ（４）から分離されている。同様に、ＭＯＳＦＥＴ（６）はＬＯＣＯＳ領域（１２）により、ＭＯＳＦＥＴ（４）から分離されている。あるいは、ＭＯＳＦＥＴ（２，４）及び（６）は浅いトレンチ分離（ＳＴＩ）技術により、電気的に分離してもよい。ＭＯＳＦＥＴ（２）はゲート（１４）及びｎ形井戸（２０）中に拡散させたソース領域（１６）及びドレイン領域（１８）を含む。ＭＯＳＦＥＴ（４）はゲート（２８）及びｐ形井戸（３４）中に拡散させたソース領域（３０）及びドレイン領域（３２）を含む。最後に、ＭＯＳＦＥＴ（６）はゲート（３８）及びｎ形井戸（４４）中に拡散させたソース領域（４０）及びドレイン領域（４２）を含む。ゲート（１４，２８）及び（３８）はゲート酸化物層とも呼ばれる二酸化シリコン層（４６）により、基板（９）から分離されている。図１は集積回路の一部を簡略化して示すことを意図しているから、各種の接触、相互接続、ビア及び金属層は図示されておらず、相対的な寸法は実際と異なる。チップの隣接した領域に、ｎ−チャネル及びｐ−チャネルＭＯＳＦＥＴの組合せを作製することは、有利であり、ディジタル用途では特に有利である。この相補ＭＯＳＦＥＴ（ＣＭＯＳ）形態が、図２中の基本インバータ回路の形で示されている。ＭＯＳＦＥＴ（たとえば図１中のＭＯＳＦＥＴ（２）及び（４））のドレインは、ともに結合され、出力（Ｖｏｕｔ）を形成する。入力端子（Ｖｉｎ）はＭＯＳＦＥＴゲート（たとえば図１のゲート（１４）及び（２８））を共通に接続することにより、形成される。動作電圧はＶＤＤと印されている。図２の概略図において、ＭＯＳＦＥＴ（２）はＰＭＯＳデバイスで、ＭＯＳＦＥＴ（４）は図１に断面で示されたＮＭＯＳデバイスである。
【０００６】
現在の集積回路作製は、単一のチップ上に多くの異なる機能とサブシステムを組合せる。たとえば、異なる形の論理回路、論理類及びメモリー要素を組合せる。最適な特性及び最小のパワー消費のためには、集積回路上の個々のデバイスは、異なる電圧で動作してよい。従って、選択された動作電圧に適合するために、必要な物理的特性を有するように、作製しなければならない。しかし、これらの物理的なデバイス特性を生じさせる上で、作製プロセス工程の数を最小にし、簡単化することも望ましい。
【０００７】
たとえば、図１のＭＯＳＦＥＴ（２，４，６）のそれぞれは、異なる動作電圧すなわちＶｄｄ／Ｖｓｓで動作するよう設計してよい。デバイス動作電圧をデバイスのパワー消費及びチップ全体のパワー消費が最小になる所望の特性を生じる最小値にすることが望ましい。しかし、相対する効果があることが知られている。すなわち、デバイス動作電圧が低下するにつれ、デバイスの動作速度も減少する。従って、これらのパラメータの両方を最適値にするためには、所望の速度特性と合致する動作電圧で、個々のデバイスを動作させることが必要である。複数の動作電圧を実現するためには、いくつかの集積回路をのせるプリント回路ボードは、各チップに最適な動作電圧を供給するために、複数の電圧調整器を含む。更に、個々のチップはオンチップ電圧分割器及び調整回路を含み、それによってチップ内のデバイスには、最適な動作電圧が供給される。
【０００８】
チップ上に複数の動作電圧があってもよいとすると、チップの能動要素及び回路によって生じる複数の出力電圧があってもよい。従って、前の出力電圧に応答する入力回路又はデバイスは、その出力電圧に適合できなければならない。たとえば、第１のオンチップ回路（単一の能動要素又はＣＭＯＳ回路のような複数の能動要素を含んでよい）は、それぞれ二値のゼロ及び二値の１を表わすゼロないし２ボルトの範囲の出力電圧もつ。別の回路要素の出力電圧は、二値のゼロに対してゼロボルトで、二値の１に対しては５ボルトである。従って、ＭＯＳＦＥＴゲート端子（ＭＯＳＦＥＴデバイスの入力端子）は回路チェイン中の前のデバイスからの出力信号の電圧範囲に適合するよう設計しなければならない。上の例に戻ると、あるＭＯＳＦＥＴゲート電圧はゼロないし２ボルトの電圧範囲に適合しなければならず、一方他のものはゼロないし５ボルトの電圧範囲に適合しなければならない。ゲート駆動電圧がわかると、ＭＯＳＦＥＴゲートはゲートがその電圧に確実に耐えられるように、設計及び作製しなければならない。より高いゲート電圧で動作するＭＯＳＦＥＴは、より高い動作電圧でゲート酸化物が降伏するのを防止するために、より厚い酸化物を有するであろう。ゲート酸化物厚は閾値電圧に影響を及ぼすから、ＭＯＳＦＥＴがゲート入力電圧により、確実に導通状態になるようにすることも必要である。このことはチャネル領域のドーピングレベル及びチャネルの仕事関数、ゲート材料といった閾値電圧に影響する他の要因を調整することによって、実現される。
【０００９】
酸化物成長の厚さを変える１つの技術には、酸化すべき材料中への窒素の注入が含まれる。たとえば、シー・テー・リウ（Ｃ．Ｔ．Ｌｉｕ）らによる“窒素注入シリコン基板上に成長させた２５オングストロームゲート酸化物を有する高特性０．２μｍＣＭＯＳ”，アイイーディーエム（ＩＥＤＭ），１９９６，４９９−５０２頁を参照のこと。周知のように、熱酸化物成長プロセスの前の窒素注入により、酸化物成長が止められる。窒素のドーズが大きいほど、薄い酸化物が生じる。このプロセスは本発明の指針に従って形成されるＭＯＳＦＥＴには適用できない。なぜなら、窒素を注入するためにゲートが形成される領域に対して、許容される方法が得られないからである。
【００１０】
本発明の簡単な要約
半導体デバイスに対し、複数の動作電圧を用いることを、更に進展させるために、異なる閾値電圧で動作する垂直置換ゲート（ＶＲＧ）ＭＯＳＦＥＴデバイスを生じる構成が実現される。
【００１１】
本発明の一実施例に従うと、半導体デバイスは半導体材料の第１の層及びその中に形成された第１及び第２の空間的に分離されたドープ領域を含む。第１及び第２の領域とは異なる伝導形の第３のドープ領域が、第１の領域上に形成される。第２のドープ領域上に第４のドープ領域が形成され、第２のドープ領域とは異なる伝導形を有する。異なる厚さの第１及び第２の酸化物層が、それぞれ第３及び第４のドープ領域に近接して、形成される。
【００１２】
第１の空間的に分離された領域は、第１の電界効果トランジスタのソース／ドレイン領域で、第３のドープ領域はチャネルである。第２の電界効果トランジスタのソース／ドレイン領域は、第２の空間的に分離されたドープ領域を含み、第４のドープ領域はそのチャネルを形成する。各ＭＯＳＦＥＴの第２のソース／ドレイン領域は、チャネルのそれぞれの上に形成される。
【００１３】
上述のように、チップ上の１つの能動デバイスの出力電圧は、回路チェイン中の次の能動デバイスに対する入力電圧として働き、後者はこの入力電圧をその動作パラメータ内で扱えなければならない。ＭＯＳＦＥＴに対する入力端子はゲートであるから、ＭＯＳＦＥＴゲートは前のデバイスからの出力電圧に耐えるよう設計しなければならない。ＣＭＯＳ回路において、出力電圧は典型的な場合、動作電圧又はＶｄｄである。従って、ゲートはそれが応答するデバイスの動作電圧に耐えられなければならない。ゲート降伏を避けるために重要なゲートパラメータは、ゲート酸化物厚である。ＭＯＳＦＥＴ閾値電圧もゲート酸化物厚の関数であるから、入力動作電圧に適合するために厚さを変えること（たとえばゲート酸化物をより厚くする）は、閾値電圧に有害な効果をもつ可能性がある。しかし、もし必要な酸化物厚から生じる閾値電圧が許容できないなら、閾値電圧に影響する１ないし複数の他の要因、たとえばＭＯＳＦＥＴ材料の仕事関数差又は表面電位にも影響をもつチャネルドーピングを変えることにより、修正できる。
【００１４】
作製の付随した方法において、集積回路構造はデバイス形成に適し、第１の面に沿って形成された表面を有する半導体層を形成することによって、作製される。第１の垂直電界効果トランジスタの場合、第１のデバイス領域は半導体層中に形成され、デバイス領域はソース及びドレイン領域の中から選択される。第２の垂直電界効果トランジスタの場合、第２のデバイス領域は半導体層中に形成され、第２のデバイス領域はソース及びドレイン領域の中から選択される。第１及び第２の電界効果トランジスタのそれぞれのゲート領域は、それぞれ第１及び第２のデバイス領域上に形成される。もし２つのデバイスを異なる閾値電圧で動作させるには、各ゲート領域は異なる厚さをもつ。垂直トランジスタの作製において、ゲート酸化物層厚は、マスク及びエッチング工程の使用により、制御される。この技術を用いると、複数の電界効果トランジスタが生じ、それぞれが先の回路要素からの出力信号と適切な境界を形成する閾値電圧を有する。
【００１５】
本発明の詳細な記述
ここで述べる実施例には、ＣＭＯＳ構造と付随した作製技術が含まれる。ＣＭＯＳ垂直ＭＯＳＦＥＴを作製するプロセスについては、１９９９年１月１８日に出願され、ここに参照文献として含まれる“垂直トランジスタを有するＣＭＯＳ集積回路及びその作製プロセス”と題する権利者を同じくする特許出願、米国第２９０，５３３号に述べられている。（ＮＭＯＳ又はＰＭＯＳ形の）垂直ＭＯＳＦＥＴの構造及び作製に関するより一般的な記述は、権利者を同じくし、ここに参照文献として含まれる米国特許第６，０２７，９７５号に述べられている。
【００１６】
図３は２対のＣＭＯＳデバイスを示すＣＭＯＳ集積回路（６８）の部分的な概略図である。ＰＭＯＳ（７０）及びＮＭＯＳ（７２）は第１のＣＭＯＳ対を形成し、ＰＭＯＳ（７４）及びＮＭＯＳ（７６）は第２のＣＭＯＳ対を形成する。Ｖｉｎ１はＰＭＯＳ（７０）及びＮＭＯＳ（７２）に対するゲート駆動信号で、それにより共通のドレイン結合で出力信号（Ｖｏｕｔ１）が生じる。Ｖｉｎ２はＣＭＯＳ対ＰＭＯＳ（７４）及びＮＭＯＳ（７６）に対するゲート信号で、それは出力信号Ｖｏｕｔ２を生じる。ＰＭＯＳ（７０）はドレイン電圧Ｖｄｄ１に応答し、ＰＭＯＳ（７４）はドレイン電圧Ｖｄｄ２に応答することに注意する必要がある。図３においては、オフチップ電圧源から生じるように示されているが、ドレイン電圧Ｖｄｄ１及びＶｄｄ２はオフチップ又はオンチップで発生させてよい。一実施例において、Ｖｄｄ１及びＶｄｄ２は等しくないから、Ｖｏｕｔ１はＶｏｕｔ２に等しくない。典型的な回路構成において、両方の出力信号Ｖｏｕｔ１及びＶｏｕｔ２は回路チェイン中の次の能動要素を駆動してよい。たとえば、Ｖｏｕｔ１は入力信号Ｖｉｎ２として働き、Ｖｏｕｔ２は集積回路（６８）中の別の能動要素に供給できるか、オフチップで送ることができる。Ｖｉｎ１は集積回路（６８）中の別の回路から生じてもよく、オフチップ源から生じてもよい。いずれの場合も、異なる動作電圧（動作電圧Ｖｄｄ１及びＶｄｄ２により生じる）を用いることにより、ＣＭＯＳ回路の出力端子に、異なる出力電圧が生じることは、明らかである。その結果、ＰＭＯＳ（７０）及びＮＭＯＳ（７２）を含むＣＭＯＳ対は、Ｖｉｎ１で示される入力信号の第１の範囲に応答するように、作製しなければならない。更に、もしＶｄｄ１がＶｄｄ２に等しくないなら、ＰＭＯＳ（７４）及びＮＭＯＳ（７６）を含むＣＭＯＳ対は、Ｖｉｎ２で表わされる入力電圧の範囲に適合しなければならない。特にＰＭＯＳ（７０）、ＮＭＯＳ（７２）、ＰＭＯＳ（７４）及びＮＭＯＳ（７６）のゲート回路は、それぞれ入力電圧Ｖｉｎ１及びＶｉｎ２の範囲に適合するように、作製しなければならない。
【００１７】
図４はＮＭＯＳデバイス（８２）及びＮＭＯＳデバイス（８４）を含む別の集積回路（７８）の例を示す。図３のように、入力信号Ｖｇ１及びＶｇ２は同じ電圧範囲になくてもよく、従ってＮＭＯＳデバイス（８２）及び（８４）は供給可能な入力信号範囲に適合するように、作製しなければならない。この場合、ＮＭＯＳ（８２）及びＮＭＯＳ（８４）の両方のドレイン端子は、単一の供給電圧Ｖｄｄ１に接続されることに、注意する必要がある。各トランジスタは同じ供給電圧から動作させるという事実は、ゲート入力信号に適合するのに必要なゲート構造を決定するものではない。各トランジスタに対するドレイン電圧（それが同じであっても異っても）は、デバイスからの出力電圧のみを決る。ＭＯＳＦＥＴ動作電圧は設計の数及び動作特性に基いて選択されるから、いくつかの動作電圧が現在の集積回路で用いられるであろう。
【００１８】
トランジスタ及び集積回路の作製に関して、“主表面”という用語はたとえばプレーナプロセスで、中及び周辺に複数のトランジスタが作製される半導体層の表面をさす。ここで用いるように、“垂直”という用語は主表面に対して本質的に垂直であることを意味する。典型的な場合、主表面は単結晶シリコン層の＜１００＞面に沿い、その上に電界効果トランジスタデバイスが作製される。“垂直トランジスタ”という用語は、ソースからドレインへ電流が垂直に流れるように、個々の半導体要素が主表面に対して、垂直方向を向いたトランジスタを意味する。例として、垂直ＭＯＳＦＥＴの場合、ソース、チャネル及びドレイン領域は、主表面に対して相対的に垂直な配置で形成される。
【００１９】
図５ないし１７は本発明に従う回路機能の例を実現するために作製する各種工程中の集積回路構造（１０）の断面図を示す。ここでの説明から、複数の垂直ＣＭＯＳトランジスタがそれだけかあるいはたとえばバイポーラ接合トランジスタ、容量又は抵抗といった他のデバイスと組合さり、集積回路を形成するために、いかに形成されるかが、明らかになるであろう。図１３及び１４の完成した回路構造は、本発明の指針に従って、異なるゲート酸化物厚を示す。
【００２０】
図５を参照すると、層（１００）の上部上の結晶面に沿って形成された露出された主表面（１０６）を有する単結晶半導体層（１００）が示されている。従来の技術により表面（１０６）中に形成された分離トレンチ（１０８）は、堆積させた二酸化シリコン（１１０）で満されている。トレンチの１つの目的は、相補電界効果トランジスタの例の対が上に形成される２つの領域間の電気的分離をすることである。この例では、ｎタブ領域（１１２）及びｐタブ領域（１１４）は、従来トレンチ（１０８）の各異なる側の表面（１０６）に沿って、電気的に分離されて形成される。たとえば、ｎタブ領域（１１２）はホウ素注入（３００ないし５００ｋｅＶ，１×１０１３／ｃｍ２）で形成し、ｐ領域（１１４）はリン注入（３００ないし５００ｋｅＶ，１×１０１３／ｃｍ２）を受けてよい。タブ領域（１１２）及び（１１４）の形成後、ｐ形ソース／ドレイン領域（１１６）がタブ領域（１１２）中に形成され、ｎ形ソース／ドレイン領域（１１８）がタブ領域（１１４）中に形成される。両方のソース／ドレイン領域は表面（１０６）に沿って形成され、イオン注入で形成してよい。たとえば、ｐ形ソース／ドレイン領域（１１６）はタブ領域（１１２）上に、５０ないし１００ｋｅＶでホウ素を３×１０１３／ｃｍ２ないし１０×１０１５／ｃｍ２注入することにより形成され、ｎ形ソース／ドレイン領域（１１８）はタブ領域（１１４）上に、５０ないし１００ｋｅＶでリンを３×１０１５／ｃｍ２ないし１０×１０１５／ｃｍ２注入することによって形成される。
【００２１】
図６を参照すると、複数の層が半導体層（１００）上に形成されている。ソース／ドレイン領域（１１６）及び（１１８）に隣接してその上に配置され、分離トレンチ（１０８）まで更に延びる導電層（１２０）から始まる。導電層（１２０）のシート抵抗を減すため、それは金属を含む必要があり、好ましい実施例においては、化学気相堆積により形成されたタングステンシリサイド（ＷＳｉ）のような金属シリサイドである。別の材料には、チタン窒化物及びタングステン窒化物とともに、コバルトシリサイドが含まれる。他の低抵抗材料、特に５０オーム／平方より小さい抵抗を有する材料を、導電層（１２０）を形成するために用いてもよい。更に、図６に示されるように、薄い絶縁層（１２２）から始まり、誘電体材料のいくつかの層が、導電層（１２０）上に形成されている。以下で述べるように、固相拡散によりｎ形及びｐ形ドーパントが拡散することに対する拡散障壁となり、かつエッチ停止層として機能するように、層（１２２）はシリコン窒化物で形成され、約５ｎｍないし約５０ｎｍの範囲の厚さを有するのが好ましい。層（１２２）上に比較的厚い絶縁層（１２４）を堆積させ、続いて別の薄い絶縁層（１２６）を堆積させる。層（１２４）も拡散障壁及びエッチ停止層として働く。シリコン窒化物は絶縁層（１２６）として適当な材料と考えられる。
【００２２】
二酸化シリコンから成る層（１３０）を、層（１２６）上に堆積させる。層（１３０）は犠牲層で、上で引用した特許第６，０２７，９７５号の指針に沿って、置換ゲートプロセスに従い、後に除去される。層（１３０）の厚さはその後形成されるＭＯＳＦＥＴゲートの長さを規定する。層（１３０）の二酸化シリコンはテトラエチルオルトシリケート（ＴＥＯＳ）プリカーサから、従来の堆積により形成してよい。
【００２３】
次に、二酸化シリコン層（１３０）上に絶縁層（１３４，１３６）及び（１３８）を堆積させる。層（１３４）はシリコン窒化物が好ましく、厚さ及び機能は層（１２６）と同様である。層（１３０）の各側にある２つの層（１２６）及び（１３４）は、後にオフセットスペーサ及びエッチ停止機能を果す。それらはそれぞれ約５ｎｍないし約５０ｎｍの範囲の厚さを有し、一般に層（１３０）の除去中、エッチングに対する抵抗をもつ材料から成る。特に、これらのエッチ停止層の厚さは、エッチングプロセス中除去すべき上又は下の層中の材料の深さに比べ、選択されたエッチャントに対し、エッチ停止材料の抵抗に大きく依存する。すなわち、効果的なエッチ停止層であるためには、除去すべき層又は複数の層をエッチャントがエッチングする時間に、エッチャントがエッチ停止層を貫通できない。層（１２６）及び（１３４）の両方は、ｎ形及びｐ形ドーパントに対するドーパント拡散障壁としても働く。以下で述べるように、ドーパントは層（１２４）及び（１３６）から、固相拡散によって拡散し、それによって各トランジスタのゲートに比べ、その後形成されるソース／ドレイン延長部の間隔と長さが規定される。
【００２４】
以下で述べるその後のプロセス工程中、絶縁層（１２４）及び（１２６）は固相拡散を通して、ゲート酸化物に隣接して低抵抗延長領域を生成する各トランジスタのソース／ドレイン延長部を形成するため、チャネル領域をドープする働きをする。シリコン酸化物ドーピング源の例は、ＰＳＧ（リンシリケートガラス、すなわちリンドープシリコン酸化物）及びＢＳＧ（ボロシリケートガラス、すなわちホウ素ドープシリコン酸化物）で、たとえばプラズマ促進化学気相堆積（ＰＥＣＶＤ）により、堆積できる。層（１２４）及び（１２６）の適当な厚さは、約２５ｎｍないし約２５０ｎｍの範囲である。この目的のために、両方の層（１２４）及び（１３６）は高濃度（１×１０２１／ｃｍ３のオーダー）のドーパントを含む。このＣＭＯＳデバイス中にｎ形及びｐ形両方のトランジスタを形成するために、対応するトランジスタに適当な形のドーパントを供給できるよう、層（１２４）及び（１３６）は２つに分けなければならない。これを実現する１つの方法は、１つのドーパント形の均一な薄膜を堆積させ、次に従来のリソグラフィで、堆積層の除去部分をマスク及びエッチングすることである。次に、相対するドーパント形の層を、除去された領域中に選択的に堆積させる。別の実施例において、アンドープ層を堆積させる。層の１つの領域をマスクし、マスクされない領域中に第１の形のドーパントを注入する。次に、注入された領域をマスクし、マスクされない領域中に第２の形のドーパントを注入する。それらが形成されたら、両方の層（１２４）及び（１３６）は化学／機械プロセス（ＣＭＰ）を用いて、平坦化される。
【００２５】
層（１３８）が層（１３６）上に形成され、材料組成及び厚さは層（１２６）及び（１３４）と同程度である。層（１３８）はその後のＣＭＰ停止層として機能し、従ってたとえば少くとも約２５ｎｍと、この機能に合致する厚さをもつ。層（１３８）は固相拡散プロセス中、ｎ及びｐ形両方のドーパントに対する拡散障壁としても働く。
【００２６】
層（１２２，１２４，１２６，１３０，１３４，１３６，１３８）のすべてを従来の化学気相堆積（ＣＶＤ）プロセス又は他の周知の堆積技術を用いて、堆積させてよい。先に述べた一連の層に関して、他の実施例では、たとえば堆積層の数を減すというように、かなり変更してよいことに注意すべきである。いずれの場合も、得られる構造は、ＣＭＯＳデバイス中の各電界効果トランジスタの垂直チャネル領域を形成する。
【００２７】
図７はｎ形タブ領域（１１２）上に形成された第１のトレンチ又は窓（１４２）と、ｐ形タブ領域（１１４）上に形成された第２のトレンチ又は窓を示す。トレンチ（１４２）及び（１４４）は複数の層の垂直部分のみを除去し、ソース／ドレイン領域（１１６）及び（１１８）で停止する非等方性エッチングが続くフォトレジストで、従来通りパターン形成することにより形成される。トレンチ（１４２）及び（１４４）を形成するエッチング化学及び他の詳細は良く知られており、これ以上詳細には述べない。
【００２８】
図８に示されるように、トレンチ（１４２）及び（１４４）の形成中露出された導電層（１２０）の部分を除去する選択非等方性エッチングプロセスにより、トレンチ（１４２）及び（１４４）内にくぼみ（１４６）が生じる。適当なエッチング化学剤の選択は、導電層（１２０）の組成に依存する。たとえば、選択シリサイド湿式エッチングに適した化学剤は、硫酸及び過酸化水素の混合物である。
【００２９】
くぼみ（１４６）の形成に続き、層（１３８）の露出された表面上とともに、トレンチ（１４２）及び（１４４）の壁及び底に沿って、二酸化シリコンの薄い適合層（１４８）を堆積させる。図９に示されるように、くぼみ（１４６）内に二酸化シリコン層（１４８）を堆積させる。
【００３０】
二酸化シリコン層（１４８）の非等方性エッチングにより、トレンチ（１４２）及び（１４４）の底部及び壁の多くの部分から、酸化物が除去される。図１０を参照のこと。この実施例では誘電体領域（１５０）は二酸化シリコンから成ったが、代りに他の絶縁材料（ドープ又はアンドープ）を用いてもよい。
【００３１】
トレンチ（１４２）及び（１４４）を形成したエッチングプロセスにより露出されたソース／ドレイン領域（１１６）及び（１１８）の部分（図１１参照）を用いて、トレンチ（１４２）及び（１４４）の底部において、これらの領域から単結晶シリコンをエピタキシャル成長させ、トレンチ（１４２）及び（１４４）中に、それぞれデバイス品質の結晶シリコン層（１５１）及び（１５２）を形成する。結晶シリコン層（１５１）はチャネル領域（１６０）の上及び下に、ソース／ドレイン延長領域（１５３）を形成するのに適している。結晶層（１５２）はチャネル領域（１６２）の上及び下に、ソース／ドレイン延長部（１５４）を形成するのに適している。上部ソース／ドレイン延長部（１５３）及び（１５４）は、絶縁層（１２４）からの固相拡散により形成され、下部ソース／ドレイン延長部（１５３）及び（１５４）は、絶縁層（１３６）からの固相拡散によって形成される。チャネル領域（１６０）はアンドープ又はｎ形材料を低濃度ドープしてよい。チャネル領域（１６２）はアンドープ又はｐ形材料を低濃度ドープしてよい。チャネル領域（１６０）及び（１６２）を形成する半導体材料は、シリコン−ゲルマニウム及びシリコン−ゲルマニウム−カーボンから成るのが好ましい。もし、チャネル領域（１６０）及び（１６２）がアンドープ状態に形成されるなら、それらは後にドープしてもよい。更に、結晶層（１５１）及び（１５２）の結晶材料は、アモルファス又は多結晶層として堆積させ、その後たとえば従来の炉アニール又はレーザアニールによって再結晶化させてもよい。層（１３８）上に延びる結晶層（１５１）及び（１５２）のいずれの部分も、たとえばＣＭＰにより除去され、それによって結晶層（１５１）及び（１５２）は層（１３８）と平坦化される。
【００３２】
図１２を参照すると、次に標準的な堆積、注入、リソグラフィ及びエッチング技術により、多結晶パッド領域（１６４）及び（１６６）が形成される。パッド領域（１６４）及び（１６６）は、付随したチャネル領域（１６０）及び（１６２）のそれぞれの導電率に対し、ソース／ドレイン領域を形成するため、適切にドープされる。パッド領域（１６４）及び（１６６）は、それぞれ誘電体層（１９２）又は（２０２）により被覆される。シリコン窒化物は層（１９２）及び（２０２）に適した材料とみなされる。層（１９２）及び（２０２）を堆積させた後、（たとえば選択性ＨＦエッチングで）犠牲となる二酸化シリコン層（１３０）を除去する。図１３を参照のこと。
【００３３】
プロセスのこの時点で、ゲート酸化物誘電体領域を熱成長させる。図１４ないし１６は４つのＭＯＳＦＥＴ、第１のＣＭＯＳ対を形成する（２１０Ａ）及び（２１２Ａ）及び第２のＣＭＯＳ対を形成する（２１０Ｂ）及び（２１２Ｂ）を参照して、プロセスを示す。このようにして、本発明の指針を２つのＣＭＯＳＦＥＴ対に適用することにより示す。この場合、各対は異なるゲート電圧で動作する。すなわち、ゲート電圧は回路中の先の段の動作電圧により決る。作製プロセスのこの時点において、図１４のＭＯＳＦＥＴ（２１０Ａ，２１２Ａ，２１０Ｂ，２１２Ｂ）の構造は、図１３のＭＯＳＦＥＴ（１８０）及び（１９０）を表わす。
【００３４】
好ましい実施例において、異なる動作電圧を有する垂直置換ゲートＣＭＯＳトランジスタが、以下の工程に従って形成される。図１４に示されるように、第１の等しい厚さの初期ゲート酸化物層（２２０Ａ，２２２Ａ，２２０Ｂ，２２２Ｂ）を、各垂直置換ゲートトランジスタ（２１０Ａ，２１２Ａ，２１０Ｂ，２１２Ｂ）のチャネル領域（１６０Ａ，１６２Ａ，１６０Ｂ，１６２Ｂ）中に成長させる。ＭＯＳＦＥＴ（２１０Ａ，２１２Ａ）がより高い動作電圧で動作する（従って、より厚いゲート酸化物層を必要とする）よう意図されたと仮定すると、それらは周知のリソグラフィ技術に従ってマスクされる。次に、最初の酸化物層（２２０Ｂ）及び（２２２Ｂ）は非マスクＭＯＳＦＥＴ（２１０Ｂ）及び（２１２Ｂ）から除去される。図１５を参照のこと。マスクは除去され、第２のゲート酸化物の堆積が行われる。この第２のゲート酸化中、マスクされたゲート酸化物領域（２２０Ａ）及び（２２２Ａ）はより厚く成長するが、非マスクＭＯＳＦＥＴ（２１０Ｂ）及び（２１２Ｂ）上の新しい酸化物層（２２０Ｂ）及び（２２２Ｂ）の成長よりは遅い。図１６を参照のこと。従って、第２のゲート酸化物堆積プロセスの完了時には、２つの異なるゲート酸化物厚が形成されている。相対的に厚いゲート酸化物（２２０Ａ）及び（２２２Ａ）がＭＯＳＦＥＴ（２１０Ａ）及び（２１２Ａ）に形成され、相対的に薄いゲート酸化物（２２０Ｂ）及び（２２２Ｂ）がＭＯＳＦＥＴ（２１０Ｂ）及び（２１２Ｂ）に形成されている。このプロセスは任意の数のゲート酸化物厚を生じるのに必要な回数くり返すことができ、集積回路上の任意の数のＭＯＳＦＥＴに適用できる。
【００３５】
代表的な最小ゲート酸化物厚の値及びそれらが支えるおおよその動作電圧を、以下に示す。
【００３６】
0005179693.tif 000002
【００３７】
プロセスのこの段階で、絶縁層（１２６）及び（１３４）から固相拡散により、ドーパントを結晶層（１５１）及び（１５２）中に追いやり、ソース／ドレイン延長部（１５３）及び（１５４）を形成するのが好ましい。固相拡散を用いる利点は、ソース及びドレイン延長部（従ってデバイスのチャネル）が、最終のデバイスのゲートになるものに、位置合せされることである。絶縁層（１２４）及び（１３６）からドープされる結晶層（１５１）のその部分中のドーパント濃度は、典型的な場合約１×１０１９／ｃｍ３で、約５×１０１９／ｃｍ３が有利と考えられる。この固相拡散技術を用いると、非常に浅いソース及びドレイン延長部が得られる。ソース／ドレイン延長部（１５３）及び（１５４）は、結晶層（１５１）及び（１５３）中に侵入し、結晶層（１５１）及び（１５３）の幅の２分の１より小さく侵入するのが好ましい。このようにして、ドーパントの侵入を制限することにより、ドープ領域中の結晶層（１５１）及び（１５３）の相対する側からの著しい重畳が避けられる。また、ソース／ドレイン延長部（１５３）及び（１５４）が（以下で説明するその後のプロセス工程で形成される）デバイスゲート下に延びる距離は、ゲート長の４分の１以下に制限され、それによって重なり容量が制限され好ましい。当業者には周知のように、ソース／ドレイン延長部（１５３）及び（１５４）は、チャネル（１６０）及び（１６２）中のドーパントとは相対する伝導形をもつ。
【００３８】
図１７に示されるように、次にポリシリコンゲート領域（２３０）及び（２３４）を堆積させる。ゲート（２３０）はチャネル（１６０Ａ）及び（１６２Ａ）を通る伝導を制御するため、ＭＯＳＦＥＴ（２１０Ａ）及び（２１２Ａ）に属する。ゲート（２３４）はチャネル（１６０Ｂ）及び（１６２Ｂ）を通る伝導を制御するため、ＭＯＳＦＥＴ（２１０Ｂ）及び（２１２Ｂ）に属する。ゲート領域（２３０）及び（２３４）は導電層（１２０）上に形成されるが、間に配置された絶縁層（１２２，１２４，１２６）により絶縁される。シリコン窒化物層（１３４）及び（１３８）と二酸化シリコン層（１３６）の部分は、ゲート領域（２３０）及び（２３４）上に配置される。
【００３９】
上述のように、層（１９２Ａ）及び（１９２Ｂ）はソース／ドレイン領域（１６４Ａ）及び（１６４Ｂ）の部分上にある。層（２０２Ａ）及び（２０２Ｂ）はソース／ドレイン領域（１６６Ａ）及び（１６６Ｂ）の部分上にある。各プラグ（１６４Ａ，１６４Ｂ，１６６Ａ，１６６Ｂ）の相対する側に隣接した誘電体スペーサ（２３６）が、従来の堆積、マスク及びエッチング工程により形成され、シリコン窒化物から成るのが好ましい。ＣＭＯＳ対の中の１つのＭＯＳＦＥＴを交互に伝導状態にするために、ゲート入力接触（２４０）及び（２４２）は、それぞれゲート（２３０）及び（２３４）に接続される。
【００４０】
導電層（１２０）は連続した薄膜で、ＭＯＳＦＥＴ（２１２Ａ）のソース／ドレイン領域（１１８）とＭＯＳＦＥＴ（２１０Ａ）のソース／ドレイン領域（１１６）を、電気的に接続するのが好ましい。絶縁領域（１５０）はソース／ドレイン延長部（１５３Ａ）及び（１５４Ａ）のそれぞれと、導電層（１２０）が直接接触するのを分離する。もし、絶縁領域（１５０）が存在しないなら、導電層（１２０）と結晶シリコンの間の界面に、電気的特性に影響を与える転位が発生しうる。ソース／ドレイン領域（１１６）及び（１１８）間の接続に影響を与える接触窓に強い領域を除くことに加え、導電層（１２０）はソース／ドレイン領域（１１６）とソース／ドレイン領域（１１８）間に低いシート抵抗を作る。
【００４１】
ソース／ドレイン領域（１６４Ａ，１６６Ａ，１６４Ｂ，１６６Ｂ）は各接触（２５０Ａ，２５２Ａ，２５０Ｂ，２５２Ｂ）を通して、異なる電圧レール、たとえばＶｄｄ及びＶｓｓに接続されたソース領域として働いてよい。図１７を参照のこと。ソース／ドレイン領域（１１６）及び（１１８）は、それぞれドレイン領域として働いてよい。ＭＯＳＦＥＴ（２１０Ａ）及びＭＯＳＦＥＴ（２１２Ａ）はゲート入力接触（２４０）に印加される入力信号と、ＭＯＳＦＥＴ（２１０Ａ）及びＭＯＳＦＥＴ（２１２Ａ）のそれぞれソース／ドレイン領域（１１６）及び（１１８）における出力信号を有する第１のインバータとして働く。ＭＯＳＦＥＴ（２１０Ｂ）及びＭＯＳＦＥＴ（２１２Ｂ）はゲート入力接触（２４２）に印加される入力信号とＭＯＳＦＥＴ（２１０Ｂ）及びＭＯＳＦＥＴ（２１２Ｂ）のソース／ドレイン領域（１１６）及び（１１８）における出力信号を有する第２のインバータとして働く。図３の回路を参照すると、ＰＭＯＳ（７０）及びＮＭＯＳ（７２）はＭＯＳＦＥＴ（２１０Ａ）及び（２１２Ａ）により実行される。ＰＭＯＳ（７４）及びＮＭＯＳ（７６）はＭＯＳＦＥＴ（２１０Ｂ）及び（２１２Ｂ）により実行される。従来通り形成された浅いトレンチ分離構造（２７０）が、図１７の実施例中の第２のインバータから第１のインバータを分離する。
【００４２】
本発明の別の実施例において、２つのＭＯＳＦＥＴ（３００）及び（３０２）（図１８参照）が上述のように異なる酸化物厚を有するように形成されるが、それらの各ソース及びドレイン端子は、電気的に接続され、２つの独立に制御されるＭＯＳＦＥＴを形成する。ゲートは従来のトレンチ又はシリコンの局所酸化（ＬＯＣＯＳ）技術を用いて、電気的に分離されている。ＭＯＳＦＥＴは異なるゲート酸化物厚を有し、従って異なる閾値電圧をもつ。
【００４３】
図３の概略図に戻ると、各ＭＯＳＦＥＴ対（ＰＭＯＳ（７０）／ＮＭＯＳ（７２）及びＰＭＯＳ（７４）／ＮＭＯＳ（７６））は異なる供給電圧（Ｖｄｄ／Ｖｓｓ）に応答する。もし、ＭＯＳＦＥＴゲート端子を接続することにより、Ｖｉｎ１がＶｉｎ２に等しくセットされ、２つの出力端子を接続することにより、Ｖｏｕｔ１がＶｏｕｔ２に等しくセツトされるなら、得られるデバイスは三値の論理デバイスを示す。第１のＭＯＳＦＥＴ（ＰＭＯＳ（７０）／ＮＭＯＳ（７２）が導通にあるなら、１つの論理値であり、もし第２のＭＯＳＦＥＴ対（ＰＭＯＳ（７４）／ＮＭＯＳ（７６））が導通にあるなら、第２の論理値、両方のＭＯＳＦＥＴ対がオフなら、第３の論理値である。
【００４４】
本発明について、単純なＣＭＯＳ集積回路を形成する形態のＭＯＳＦＥＴデバイスの形成に関して延べてきたが、当業者は本発明の指針は集積回路上に複数のＶＲＧＭＯＳＦＥＴデバイスを形成する場合にも適用できることを、認識するであろう。堆積、マスク工程及び更に堆積工程を通して、各ＶＲＧＭＯＳＦＥＴのゲート酸化物厚を制御することにより、各ＭＯＳＦＥＴが異なる選択された電圧で動作する集積回路が生じる。回路構造に複数の動作電圧置換ゲートＣＭＯＳトランジスタを形成するのに有用な構成について延べてきた。本発明の具体的な応用を示したが、ここで延べた原理はIII−IV族化合物及び他の半導体材料で形成された構造を含む各種の方法及び各種の回路構造で実施する基礎となるものである。実施例は電圧置換ゲートＣＭＯＳＦＥＴに関するものであったが、多くの変形が考えられる。それらには（垂直バイポーラトランジスタデバイス、ダイオード及びより一般的には拡散領域のような）他の型の半導体デバイスを、半導体層中の他のデバイスと接続するための導電層を用いた構造が含まれる。ここで明らかに延べていない他の構造も、本発明の視野から離れない。それは特許請求の範囲によってのみ、限定される。
【図面の簡単な説明】
【図１】従来技術のＣＭＯＳ集積回路の断面図である。
【図２】ＣＭＯＳ集積回路の部分的な概略図である。
【図３】ＣＭＯＳ集積回路の部分的な概略図である。
【図４】ＣＭＯＳ集積回路の部分的な概略図である。
【図５】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図６】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図７】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図８】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図９】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図１０】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図１１】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図１２】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図１３】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図１４】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図１５】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図１６】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図１７】一連の作製工程中の本発明の一実施例に従う回路構造を断面で示す図である。
【図１８】本発明の別の実施例に従って形成されたＣＭＯＳデバイスの概略図である。
【符号の説明】
２，４，６  ＭＯＳＦＥＴ
９  基板
１０，１２  ＬＯＣＯＳ領域
１４  ゲート
１６  ソース領域
１８  ドレイン領域
２０  井戸
２８  ゲート
３０  ソース領域
３２  ドレイン領域
３４  井戸
３８  ゲート
４０  ソース領域
４２  ドレイン領域
４４  井戸
４６  二酸化シリコン層
５０  ｐ＋領域
５２  ｐ層
６８  集積回路
７０  ＰＭＯＳ
７２  ＮＭＯＳ
７４  ＰＭＯＳ
７６  ＮＭＯＳ
７８  集積回路
８２，８４  ＮＭＯＳデバイス、ＮＭＯＳ
１００  層、半導体層
１０６  主表面
１０８  トレンチ
１１０  二酸化シリコン
１１２  タブ領域
１１４  タブ領域、ｐ領域
１１６，１１８  ソース／ドレイン領域
１２０  導電層
１２２  絶縁層、層
１２４，１２６  層、絶縁層
１３０  層、二酸化シリコン層
１３４  絶縁層、層、シリコン窒化物層
１３６  絶縁層、二酸化シリコン層
１３８  絶縁層、シリコン窒化物層
１４２  窓、トレンチ
１４４  トレンチ
１４６  くぼみ
１４８  二酸化シリコン
１５０  誘電体領域
１５１，１５２  結晶シリコン層、結晶層
１５３  ソース／ドレイン延長領域、ソース／ドレイン延長部
１５３Ａ  ソース／ドレイン延長部
１５４  ソース／ドレイン延長領域、ソース／ドレイン延長部
１５４Ａ  ソース／ドレイン延長部
１６０，１６０Ａ，１６０Ｂ，１６２，１６２Ａ，１６２Ｂ  チャネル領域、チャネル
１６４  パッド領域
１６４Ａ，１６４Ｂ  ソース／ドレイン領域、プラグ
１６６  パッド領域
１６６Ａ，１６６Ｂ  ソース／ドレイン領域、プラグ
１８０，１９０  （図になし）  ＭＯＳＦＥＴ
１９２  誘電体層、層
１９２Ａ，１９２Ｂ  層
２０２  誘電体層
２０２Ａ，２０２Ｂ  層
２１０Ａ，２１０Ｂ，２１２Ａ，２１２Ｂ  ＭＯＳＦＥＴ
２２０Ａ  酸化物層、酸化物領域
２２０Ｂ  酸化物層
２２２Ａ  酸化物層、酸化物領域
２２２Ｂ  酸化物層
２３０，２３４  ゲート、ゲート領域
２３６  誘電体スペーサ
２４０  ゲート、ゲート入力接触
２４２  ゲート入力接触
２４４  ゲート入力接触
２５０Ａ，２５０Ｂ，２５２Ａ，２５２Ｂ  接触
２７０  トレンチ分離構造
３００，３０２  ＭＯＳＦＥＴ
【図１】
0005179693.tif 000003
【図２】
0005179693.tif 000004
【図３】
0005179693.tif 000005
【図４】
0005179693.tif 000006
【図５】
0005179693.tif 000007
【図６】
0005179693.tif 000008
【図７】
0005179693.tif 000009
【図８】
0005179693.tif 000010
【図９】
0005179693.tif 000011
【図１０】
0005179693.tif 000012
【図１１】
0005179693.tif 000013
【図１２】
0005179693.tif 000014
【図１３】
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【図１４】
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【図１５】
0005179693.tif 000017
【図１６】
0005179693.tif 000018
【図１７】
0005179693.tif 000019
【図１８】
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