(57)【特許請求の範囲】
【請求項１】
複数の画素回路がマトリクス状に配置された画素と、
前記各画素回路を走査する信号を生成するゲートドライバ部と、
前記画素回路に映像信号をデータ信号線を介して供給するデータドライバ部と、
保護回路と、
低振幅信号を高振幅信号へ変換し、前記ゲートドライバ部、前記データドライバ部へ前記高振幅信号を送信するレベルシフト回路を有し、
前記レベルシフト回路は、
それぞれのソース電極が電源電圧に接続され、それぞれのゲート電極が互いのドレイン電極に接続された第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタと、
ソース電極が接地電位に接続され、ドレイン電極が前記第１ＰＭＯＳトランジスタのドレイン電極に前記保護回路を介して接続され、ゲート電極が入力端子に接続される第１ＮＭＯＳトランジスタと、
ソース電極が基準電位に接続され、ドレイン電極が前記第２ＰＭＯＳトランジスタのドレイン電極に前記保護回路を介して接続され、ゲート電極が入力反転端子に接続される第２ＮＭＯＳトランジスタと、
ゲート電極が前記第１ＰＭＯＳトランジスタのドレイン電極及び前記保護回路を介して前記第１ＮＭＯＳトランジスタのドレイン電極に接続され、ドレイン電極が前記保護回路を介して前記第２ＮＭＯＳトランジスタのドレイン電極に接続され、ソース電極が前記第１ＮＭＯＳトランジスタのゲート電極に前記保護回路を介して接続される第３ＮＭＯＳトランジスタと、
ゲート電極が前記第２ＰＭＯＳトランジスタのドレイン電極及び前記保護回路を介して前記第２ＮＭＯＳトランジスタのドレイン電極に接続され、ドレイン電極が前記保護回路を介して前記第１ＮＭＯＳトランジスタのドレイン電極に接続され、ソース電極が前記第２ＮＭＯＳトランジスタのゲート電極に前記保護回路を介して接続される第４ＮＭＯＳとを有し、
前記画素部、前記ゲートドライバ部、前記データドライバ部、前記保護回路、前記第１ＰＭＯＳトランジスタ、前記第２ＰＭＯＳトランジスタ、前記第３ＮＭＯＳトランジスタ、前記第４ＮＭＯＳトランジスタは、ガラス基板上に形成されたＴＦＴ素子から成り、
前記第１ＮＭＯＳトランジスタ、前記第２ＮＭＯＳトランジスタは、単結晶シリコン上に形成された半導体素子から成り、
前記レベルシフト回路の出力は前記第１ＰＭＯＳトランジスタのゲート出力と前記第２ＰＭＯＳトランジスタのドレイン出力が共通接続されたノードより出力されることを特徴とする画像表示装置。
【請求項２】
複数の画素回路がマトリクス状に配置された画素と、
前記各画素回路を走査する信号を生成するゲートドライバ部と、
前記画素回路に映像信号をデータ信号線を介して供給するデータドライバ部と、
保護回路と、
低振幅信号を高振幅信号へ変換し、前記ゲートドライバ部、前記データドライバ部へ前記高振幅信号を送信するレベルシフト回路を有し、
前記レベルシフト回路は、
それぞれのソース電極が低電源電圧に接続され、それぞれのゲート電極が互いのドレイン電極に接続された第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタと、
ソース電極が高電源電圧に接続され、ドレイン電極が前記第１ＮＭＯＳトランジスタのドレイン電極に前記保護回路を介して接続され、ゲート電極に入力端子が接続される第１ＰＭＯＳトランジスタと、
ソース電極が高電源電圧に接続され、ドレイン電極が第２ＮＭＯＳトランジスタのドレイン電極に前記保護回路を介して接続され、前記ゲート電極に入力反転端子が接続される第２ＰＭＯＳトランジスタと、
ゲート電極が前記第１ＮＭＯＳトランジスタのドレイン電極及び前記保護回路を介して前記第１ＰＭＯＳトランジスタのドレイン電極に接続され、ドレイン電極が前記保護回路を介して前記第２ＰＭＯＳトランジスタのドレイン電極に接続され、ソース電極が前記第１ＰＭＯＳトランジスタのゲート電極に前記保護回路を介して接続される第３ＰＭＯＳトランジスタと、
ゲート電極が前記第２ＮＭＯＳトランジスタのドレイン電極及び前記保護回路を介して前記第２ＰＭＯＳトランジスタのドレイン電極に接続され、ドレイン電極が前記保護回路を介して前記第１ＰＭＯＳトランジスタのドレイン電極に接続され、ソース電極が前記第２ＰＭＯＳトランジスタのゲート電極に前記保護回路を介し接続される第４ＰＭＯＳトランジスタとを有し、
前記画素部、前記ゲートドライバ部、前記データドライバ部、前記保護回路、前記第１ＮＭＯＳトランジスタ、前記第２ＮＭＯＳトランジスタ、前記第３ＰＭＯＳトランジスタ、前記第４ＰＭＯＳトランジスタは、ガラス基板上に形成されたＴＦＴ素子から成り、
前記第１ＰＭＯＳトランジスタ、前記第２ＰＭＯＳトランジスタは、単結晶シリコン上に形成された半導体素子から成り、
前記レベルシフト回路の出力は前記第１ＮＭＯＳトランジスタのゲート出力と前記第２ＮＭＯＳトランジスタのドレイン出力が共通接続されたノードより出力されることを特徴とする画像表示装置。
【請求項３】
請求項１において、
前記ガラス基板上に構成されるトランジスタは、ＴＦＴであることを特徴とする画像表示装置。
【請求項４】
請求項１において、
前記レベルシフト回路を構成する全てのトランジスタのサイズは、Ｗ／Ｌ＝５０／４以下で決定されることを特徴とする画像表示装置。
【請求項５】
請求項１において、
前記画像表示パネルに用いるトランジスタは、ＴＦＴであることを特徴とする画像表示装置。
【請求項６】
請求項１において、
前記画素部にマトリクス状に配置された各画素回路は、
スイッチングトランジスタと、
液晶と、
前記スイッチングトランジスタがオンの時、前記液晶に映像信号を供給するデータ信号線と、
前記スイッチングトランジスタのゲート電極に走査信号を供給するゲート信号線とを有することを特徴とする画像表示装置。
【請求項７】
請求項１において、
前記画素部にマトリクス状に配置された各画素回路は、
スイッチングトランジスタと、
電流駆動型発光素子と、
前記電流駆動型発光素子の駆動トランジスタと、
スイッチングトランジスタがオンの時、電流駆動型発光素子の駆動トランジスタのゲート電極に、映像信号を供給するデータ信号線と、
前記スイッチングトランジスタのゲート電極に走査信号を供給するゲート信号線と、
前記電流駆動型発光素子に駆動電流を供給する電源供給線と、
データを記憶するためのキャパシタを有することを特徴とする画像表示装置。
【請求項８】
請求項１において、
入力信号は単結晶シリコン半導体素子で構成する回路にて生成され、
前記レベルシフト部を介して、前記ゲートドライバ部に供給されるゲートドライバ制御信号と、
単結晶シリコン半導体素子で構成する回路にて生成され、前記レベルシフト部を介して、前記データドライバ部に供給されるデータドライバ制御信号とを有することを特徴とする画像表示装置。
【請求項９】
請求項１において、
前記データ信号線によって供給される映像信号は、ドライバＩＣと前記レベルシフト部と前記データドライバ部とを介して前記各画素回路に供給されることを特徴とする画像表示装置。
【請求項１０】
請求項２において、
前記ガラス基板上に構成されるトランジスタはＴＦＴであることを特徴とする画像表示装置。
【請求項１１】
請求項５において、
前記レベルシフト回路を構成する全てのトランジスタのサイズは、Ｗ／Ｌ＝５０／４以下で決定されることを特徴とする画像表示装置。
【請求項１２】
請求項２において、
前記画像表示パネルに用いるトランジスタはＴＦＴであることを特徴とする画像表示装置。
【請求項１３】
請求項２において、
前記マトリクス状に配置された各画素回路は、
スイッチングトランジスタと、
液晶と、
前記スイッチングトランジスタがオンの時に液晶に映像信号を供給するデータ信号線と、
前記スイッチングトランジスタのゲート電極に走査信号を供給するゲート信号線と、
を有することを特徴とする画像表示装置。
【請求項１４】
請求項２において、
前記マトリクス状に配置された各画素回路は、
スイッチングトランジスタと、
電流駆動型発光素子と、
前記電流駆動型発光素子の駆動トランジスタと、
前記スイッチングトランジスタがオンの時に前記駆動トランジスタのゲート電極に、映像信号を供給するデータ信号線と、
前記スイッチングトランジスタのゲート電極に走査信号を供給するゲート信号線と、
電流駆動型発光素子に駆動電流を供給する電源供給線と、
データを記憶するためのキャパシタとを有することを特徴とする記載の画像表示装置。
【請求項１５】
請求項２において、
入力信号は単結晶シリコン半導体素子で構成される回路にて生成され、前記レベルシフト部を介して、前記ゲートドライバ部に供給されるゲートドライバ制御信号と、
単結晶シリコン半導体素子で構成される回路にて生成され、前記レベルシフト部を介して、前記データドライバ部に供給されるデータドライバ制御信号とを有することを特徴とする画像表示装置。
【請求項１６】
請求項２において
前記データ信号線により供給される映像信号は、
ドライバＩＣと、前記レベルシフト部と、前記データドライバ部とを介して前記画素回路に供給されることを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶素子や有機ＥＬ（Electro Luminescence）素子などを用いた画像表示装置に係り、特に駆動回路の出力部にレベルシフト回路を有する画像表示装置に関する。
【背景技術】
【０００２】
液晶素子や有機ＥＬ素子などを用いた画像表示パネルは、透明基板上にＴＦＴ（Thin Film Transistor）を形成し、このＴＦＴ素子で構成された画素回路、データドライバ、ゲートドライバ、保護回路を備える。データドライバ、ゲートドライバを駆動するための制御信号は、外部システムからＦＰＣ（Flexible Printed Card）を介して、画像表示パネル内部に送信され、画素回路に送信されるデータ信号は、さらにドライバＩＣを介して、画像表示パネル内部に送信される。
【０００３】
ここで、外部システムの動作電圧と画像表示パネル内部で作成したＴＦＴ回路の動作電圧とが異なるという問題点が生じる。（一般に、画像表示パネル内部のＴＦＴ回路の動作電圧は、外部システムの電圧よりも高い）そのためゲートドライバ制御信号、データドライバ制御信号といった制御信号は、外部システム上に単結晶シリコンのトランジスタで構成されたレベルシフト回路、もしくは画像表示パネル内部のＴＦＴで構成されたレベルシフト回路を用いて、外部システムの動作電圧からパネル内部のＴＦＴ回路が動作する電圧にレベル変換される。また、ドライバＩＣに関しては、出力段においてレベル変換される。
【０００４】
現在生産されている画像表示モジュールにおいて、表示パネル外部に設けたレベルシフト回路の一般的な構成を図１１に示す（例えば、このような構成は、特許文献１（特開２００３−２８３３２６号公報）に開示されている）。この回路は、ＮＭＯＳトランジスタＮＭ７のゲートにインバータＩＮＶ１とＩＮＶ２を介して入力信号を印加し、ＮＭＯＳトランジスタＮＭ８のゲートにインバータＩＮＶ１を介して入力信号の反転信号を印加して動作させる。
【０００５】
初期状態として、ＮＭＯＳトランジスタＮＭ７とＰＭＯＳトランジスタＰＭ８が、非導通状態で、ＮＭＯＳトランジスタＮＭ８とＰＭＯＳトランジスタＰＭ７が、導通状態であったとする。入力信号電圧が立ち上がり、ＮＭＯＳトランジスタＮＭ７の閾値を越えると、ＮＭＯＳトランジスタＮＭ７は導通状態になる。同時に、入力電圧の反転信号電圧が立ち下がり、ＮＭＯＳトランジスタＮＭ８の閾値を下回ると、ＮＭＯＳトランジスタＮＭ８は非導通状態になる。この時、ＰＭＯＳトランジスタＰＭ７は導通状態であるため、ノードＮＤ９の電位は、ＮＭＯＳトランジスタＮＭ７とＰＭＯＳトランジスタＰＭ７との導通抵抗比で決まる。
【０００６】
この電位が、ＰＭＯＳトランジスタＰＭ８の閾値を下回り、ＰＭＯＳトランジスタＰＭ８が導通状態になると、ノードＮＤ１０の値が、Ｈ（ハイ）レベル電圧（図におけるＨレベル電圧はＶＤＤ２）に向かって上昇するので、ＰＭＯＳトランジスタＰＭ７は非導通状態となり、ノードＮＤ９の値は、Ｌ（ロー）レベル電圧（図におけるＬレベル電圧はグランド（ＧＮＤ）に向かって下降する。つまり、低電源電圧ＶＤＤ１を用いた回路から送信される低振幅信号を高振幅の信号に変換し、高電源電圧ＶＤＤ２を用いる回路に送信するレベルシフト回路として動作する。
【０００７】
この図１１に示すレベルシフト回路は、回路を構成するトランジスタ数が少ないにもかかわらず、高速動作、低消費電流に優れている。また、図１１の回路を構成するトランジスタのソースとバックゲートに掛かる電圧は、常に等しいため、図５（Ａ）のトランジスタ記号で表されるＮＭＯＳトランジスタの断面構造の図５（Ｂ）に示すような寄生ダイオードＤ１、或いは図７（Ａ）のトランジスタ記号で表されるＰＭＯＳトランジスタの断面構造の図７（Ｂ）に示されるような寄生ダイオードＤ２が、常にオフであり、基板バイアス効果が発生しない。そのため、低電圧動作にも優れており、単結晶シリコン半導体回路において、最も一般的な回路となっている。
【０００８】
また、図１２Ａに示す回路は、特許文献２（特開２０００−１８７９９４号公報）に開示されている回路である。ここでは、ＴＦＴで回路を構成している。ＮＭＯＳトランジスタＮＭ１３のゲート電極には、ＮＭＯＳトランジスタＮＭ１０とＰＭＯＳトランジスタＰＭ１０との導通抵抗比で決まるノードＮＤ１２の電圧が掛かり、ＮＭＯＳトランジスタＮＭ１４のゲート電極には、ＮＭＯＳトランジスタＮＭ９とＰＭＯＳトランジスタＰＭ９との導通抵抗比で決まるノードＮＤ１１の電圧が掛かる。ＮＭＯＳトランジスタＮＭ９が非導通状態から導通状態になる時、連動してＮＭＯＳトランジスタＮＭ１３が、非導通状態から導通状態になり、ＮＭＯＳトランジスタＮＭ１０が非導通状態から導通状態になる時は、連動してＮＭＯＳトランジスタＮＭ１４が非導通状態から導通状態になるという動作が交互に発生する。
【０００９】
ＮＭＯＳトランジスタの導通抵抗は、ＮＭＯＳトランジスタＮＭ９とＮＭ１３もしくはＮＭＯＳトランジスタＮＭ１０とＮＭ１４で決まり、ＮＭ１３とＮＭ１４のゲート電極には、ＧＮＤをＬレベルとし、高電源電圧ＶＤＤ２をＨレベルとした高振幅信号が入力されるので、小さいゲート幅で回路動作を実現できる。よって、パネルに内蔵できる。
【００１０】
また、図１３に示す回路は、ここでは、単結晶シリコン半導体で回路を構成している。図１３の回路では、ＮＭＯＳトランジスタＮＭ１９のゲート電極には、ＮＭＯＳトランジスタＮＭ１７とＰＭＯＳトランジスタＰＭ１１との導通抵抗比で決まるノードＮＤ１３の電圧が掛かり、ＮＭＯＳトランジスタＮＭ２０のゲート電極には、ＮＭＯＳトランジスタＮＭ１８とＰＭＯＳトランジスタＰＭ１２との導通抵抗比で決まるノードＮＤ１４の電圧が掛かる。
【００１１】
ＮＭＯＳトランジスタＮＭ１７が非導通状態から導通状態になる時、連動してＮＭＯＳトランジスタＮＭ２０が非導通状態から導通状態になり、ＮＭＯＳトランジスタＮＭ１８が非導通状態から導通状態になる時は、連動してＮＭＯＳトランジスタＮＭ１９が非導通状態から導通状態になるという動作が交互に発生する。この回路では、回路の初期状態で、ＮＭＯＳトランジスタＮＭ１７とＮＭＯＳトランジスタＮＭ１８の駆動能力が小さい状態においても、ノードＮＤ１３とノードＮＤ１４に現れる電圧に差が生じるため、回路は正常な方向に動作する。このような構成のレベルシフト回路の例としては、例えば特許文献３（特開２００４−２２８８７９号公報）が挙げられる
図１４は、特許文献４（特開２００３−１１５７５８号公報）に記載されているレベルシフト回路である。この回路は、チャージポンプの原理を用いることによって、レベルシフトを実現しているものである。この回路は、クロック信号ＣＬＫと、その反転信号／ＣＬＫを必要とし、ＴＦＴ回路で構成することを特徴とする。回路構成上、単結晶シリコン半導体で構成すれば、ＮＭＯＳトランジスタＮＭ２３が、基板バイアス効果の影響を受ける。入力信号はスイッチ用トランジスタＮＭ２１を介して、ＮＭＯＳトランジスタＮＭ２２のゲート端子で受けているため、低電圧の入力信号を昇圧するためには、ＮＭＯＳトランジスタＮＭ２２の閾値電圧を低く抑える必要がある。ＴＦＴ回路で構成した場合、低電圧動作の限界は、ＴＦＴの閾値で決まるが、ＮＭＯＳトランジスタＮＭ２２をＴＦＴよりも閾値の低い単結晶シリコンの半導体素子に置き換えても、基板バイアス効果の影響がないため、置き換えによって、低電圧動作の実現は可能であると考えられる。
【００１２】
【特許文献１】特開２００３−２８３３２６号公報
【特許文献２】特開２０００−１８７９９４号公報
【特許文献３】特開２００４−２２８８７９号公報
【特許文献４】特開２００３−１１５７５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、図１１に示した一般的なレベルシフト回路には、問題点も存在する。この回路のノードＮＤ９とノード１０の電圧は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの導通抵抗の比つまり駆動能力の比で決まる。
【００１４】
ＰＭＯＳトランジスタＰＭ７とＰＭ８に関しては、ソース電極は高電源電圧ＶＤＤ２が固定され、ゲート電極には、ＧＮＤをＬレベルとし、高電源電圧ＶＤＤ２をＨレベルとした高振幅信号が入力されるのに対し、ＮＭＯＳトランジスタＮＭ７とＮＭ８に関しては、ソース電極がＧＮＤに固定され、ゲート電極には、ＧＮＤをＬレベルとし、低電源電圧ＶＤＤ１をＨレベルとした低振幅信号が入力されるので、ＶＤＤ１の低電圧化が進んでいる単結晶シリコン半導体回路や、閾値Ｖｔｈが大きなＴＦＴ回路においては、ゲート−ソース間に掛かる電圧に差異が大きく、ＮＭＯＳトランジスタＮＭ７とＮＭ８の駆動能力が低い。この場合、ＮＭＯＳトランジスタの導通抵抗が低くなり、ノードＮＤ９の電圧によって、ＰＭＯＳトランジスタＰＭ８が非導通状態から導通状態に変化しない、もしくは、ノードＮＤ１０の電圧によって、ＰＭＯＳトランジスタＰＭ７が、非導通状態から導通状態に変化しない。ここで、最適な駆動能力の比に設定し、高周波においても正常動作させるためには、ＮＭＯＳトランジスタのゲート幅をＰＭＯＳトランジスタのゲート幅よりも大きくする必要が生じる。
【００１５】
トランジスタのＶｔｈを１Ｖ、レベルシフト回路の出力に０．１ｐＦの負荷がかかる条件下で、ＶＤＤ１が２．５Ｖ、ＶＤＤ２が１０Ｖの出力の４倍変換を考えた時のＮＭＯＳトランジスタＮＭ１、ＮＭ２に必要なトランジスタサイズを、図１５の特性線Ｆ１１に示す。図１５において、横軸は動作周波数［ＭＨｚ］、縦軸はＭＯＳトランジスタのチャネル長Ｌとチャネル幅Ｗの比、Ｗ／Ｌである。例えば、５０ＭＨｚで動作するには、Ｗ／Ｌ＝４９０／４以上のトランジスタサイズが必要となる。そのため、入力回路部の面積が大きくなり、歩留まりが落ちるという課題が生じる。
【００１６】
また、図１２Ａ（特許文献１）に示した回路では、クロック信号ＣＫをＨレベルに固定してＮＭＯＳトランジスタＮＭ１１とＮＭ１２を常に導通させている状態では、回路の初期状態で、ＮＭＯＳトランジスタＮＭ９とＮＭＯＳトランジスタＮＭ１０の駆動能力が小さいと、ＮＭ９、ＮＭ１０ともに導通抵抗が高く、ノードＮＤ１１の電圧とノードＮＤ１２の電圧に差が生じないので、ＮＭＯＳトランジスタＮＭ１３とＮＭ１４が、ともに導通状態となり、この時、ノードＮＤ１１の電圧とノードＮＤ１２の電圧が、ともにＬレベルに下がった状態になるため、回路が動作しなくなる可能性がある。このため、図１２Ｂに示すように、外部からＣＫと、その反転信号である／ＣＫの制御信号を設け、ＮＭＯＳトランジスタＮＭ１３、ＮＭ１４が、ともに導通状態となった時でも、ＮＭＯＳトランジスタＮＭ１５とＮＭ１６によって、ノードＮＤ１１の電圧とノードＮＤ１２の電圧が、ともにＬレベルに下がることがないように、ＣＫと、／ＣＫ信号を送信することで、回路を正常動作させる。
【００１７】
また、図１２Ｂの回路構成では、外部からのＣＫと／ＣＫ信号とを必要とすることに問題がある。ＮＭＯＳトランジスタＮＭ９とＮＭ１１とＮＭ１３とＮＭ１５もしくは、ＮＭＯＳトランジスタＮＭ１０とＮＭ１２とＮＭ１４とＮＭ１６で構成される導通抵抗を低くし、最適な駆動能力の比に設定するためには、クロック信号ＣＫとクロックの反転信号／ＣＫの振幅を大きく取る必要があるため、閾値Ｖｔｈが大きなＴＦＴ回路や低電圧振幅の入力信号を必要とする回路に適用するには困難な点である。
【００１８】
また、図１３の回路では、単結晶シリコン半導体で回路を構成しているため、基板バイアス効果の影響を受け、ＮＭＯＳトランジスタＮＭ１９とＮＭＯＳトランジスタＮＭ２０の閾値Ｖｔｈが増加するため、駆動能力が取れず、ＮＭＯＳトランジスタＮＭ１７とＮＭ２０もしくはＮＭＯＳトランジスタＮＭ１８とＮＭ１９の組み合わせによって決まる導通抵抗が充分に下がらないという問題がある。
【００１９】
トランジスタのＶｔｈを１Ｖ、レベルシフト回路の出力に０．１ｐＦの負荷がかかる条件下で、ＮＭＯＳトランジスタＮＭ１９とＮＭ２０をＷ／Ｌ＝４／４、仕事関数（２φＦ）＝０．７、基板バイアス効果係数γ＝０．３とし、ＶＤＤ１が２．５Ｖ、ＶＤＤ２が１０Ｖの出力の４倍変換を考えた時のＮＭＯＳトランジスタＮＭ１７、ＮＭ１８に必要なトランジスタサイズを、図１５の特性線Ｆ１３＿１に示す。例えば、５０ＭＨｚで動作するには、Ｗ／Ｌ＝４５０／４以上のトランジスタサイズが必要となる。なお、図１５の横軸は動作周波数ｆ［ＭＨｚ］である。
【００２０】
次に、同条件下で、５０ＭＨｚ動作時、ＮＭＯＳトランジスタＮＭ１９とＮＭ２０のトランジスタサイズに対して必要なトランジスタＮＭ１７、ＮＭ１８のサイズを、図１６の特性線Ｆ１３＿２に示す。ＮＭＯＳトランジスタＮＭ１９とＮＭ２０をＷ／Ｌ＝１６／４とした場合においても、Ｗ／Ｌ＝３００／４以上のトランジスタサイズが必要のままである。そのため、ＮＭＯＳトランジスタＮＭ１７とＮＭＯＳトランジスタＮＭ１８をＰＭＯＳトランジスタに置き換えて、基板バイアス効果の影響を避けるという方法を取っているが、ＰＭＯＳトランジスタの駆動能力がＮＭＯＳトランジスタに比べて小さいことと、ＰＭＯＳトランジスタのゲート−ソース間に、十分な電圧が供給できないという回路上の問題が残るため、低電圧単結晶シリコン半導体回路や閾値が大きなＴＦＴ回路においては、面積が大きいという問題が解決せず、歩留まりが落ちるという課題が残ったままとなる。
【００２１】
また、図１４の回路構成では、動作速度は、トランジスタＮＭ２１の導通抵抗とキャパシタＣ１の時定数によって決まり、ＮＭＯＳトランジスタＮＭ２１の閾値に制限される。トランジスタＮＭ２１を単結晶シリコンの半導体素子へ置き換えた場合は、基板バイアス効果の影響があるため、置き換えによる効果は期待できない。
【００２２】
そこで、本発明の目的は、外部からのクロック信号や制御信号を必要としない低電圧・高速動作のレベルシフト回路をＬＳＩチップ内やパネル内部に搭載することにより、シンプルな構成で、高い歩留まりが確保された画像表示装置を実現することにある。
【００２３】
外部からのクロックや制御信号を必要としない低電圧・高速動作のレベルシフト回路をＬＳＩチップ内やパネル内部に搭載することで、シンプルな構成で、高い歩留まりが確保された低コストの画像表示装置を提供することにある。
【課題を解決するための手段】
【００２４】
本明細書において開示される発明のうち代表的手段の一例を示せば次のとおりである。すなわち、本発明に係る画像表示装置は、それぞれのソース電極が電源電圧に接続され、それぞれのゲート電極は互いのドレイン電極に接続された第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳ型トランジスタと、
ソース電極は接地電位に接続され、ドレイン電極は第１ＰＭＯＳトランジスタのドレイン電極につながり、ゲート電極に入力端子が接続される第１ＮＭＯＳトランジスタと、ソース電極は基準電位に接続され、ドレイン電極は第２ＰＭＯＳトランジスタのドレイン電極につながり、ゲート電極に入力反転端子が接続される第２ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタと第１ＰＭＯＳトランジスタのドレイン電極が接続されるゲート電極を有し、ソース電極とドレイン電極は、それぞれ第１ＮＭＯＳトランジスタのゲート電極と第２ＮＭＯＳトランジスタのドレイン電極に接続される第３ＮＭＯＳトランジスタと、前記第２ＮＭＯＳトランジスタと第２ＰＭＯＳトランジスタのドレイン電極が、接続されるゲート電極を有し、ソース電極とドレイン電極は、それぞれ、第２ＮＭＯＳトランジスタのゲート電極と第１ＮＭＯＳトランジスタのドレイン電極に接続される第４ＮＭＯＳトランジスタとを有し、少なくとも第３ＮＭＯＳトランジスタと第４ＮＭＯＳトランジスタは、絶縁体基板上に構成されることを特徴とするレベルシフト回路を複数備えるレベルシフト部と、複数の画素がマトリクス状に配置された画素部と、各画素を走査する信号を生成するゲートドライバ部と、各画素に映像信号を供給するデータドライバ部を有することを特徴とするものである。
【発明の効果】
【００２５】
外部からのクロックや制御信号を必要としない低電圧・高速動作のレベルシフト回路をＬＳＩチップ内やパネル内部に搭載した、シンプルな構成で高い歩留まりが確保された画像表示装置を提供できる。
【発明を実施するための最良の形態】
【００２６】
本発明に係る実施例について、添付図面を参照しながら、以下詳述する。
【実施例１】
【００２７】
図９Ａは、液晶画像表示システムのレベルシフト回路ブロックＬＳ＿ＢＬＫに、図１に示す構成の第１レベルシフト回路を適用した場合の実施例を示す回路構成図である。まず、図１のレベルシフト回路について説明する。図１において、参照番号１は画像表示システムのパネル側、２はレベルシフト回路ブロック、３は保護回路ブロック、４は外部システム側を示す。外部システムにより送信される接地電位（ＧＮＤ）をＬレベルとし、ＶＤＤ１をＨレベルとする入力信号ＩＮはインバータＩＮＶ１に入力される。ＩＮＶ１の出力である入力信号ＩＮの反転出力がインバータＩＮＶ２に入力されると共にＬＳＩ＿ＸＯＵＴ端子に入力される。ＩＮＶ２の出力は外部システム側ＬＳＩ＿ＯＵＴ端子から端子Ｐ_ＩＮを介してパネル内部に、ＩＮＶ１の出力はＬＳＩ＿ＸＯＵＴ端子から端子Ｐ＿ＸＩＮを介してパネル内部にそれぞれ入力される。
【００２８】
パネル内部のレベルシフト回路ブロック２を構成するＮＭＯＳトランジスタＮＭ１〜ＮＭ４と、ＰＭＯＳトランジスタＰＭ１，ＰＭ２のすべての素子は、ガラス基板上に形成されるＴＦＴ素子である。レベルシフト回路ブロック２は、ソースが電源ＶＤＤ２に接続され、ゲートとドレインがクロスカップル接続された一対のＰＭＯＳトランジスタＰＭ１，ＰＭ２と、ソースが低電圧源もしくは接地電位（図１ではＧＮＤ）に接続され、ドレインがクロスカップルの接続点に接続され、一方のゲートに入力信号が、もう一方のゲートに入力反転信号が接続されるＮＭＯＳトランジスタＮＭ１，ＮＭ２と、更に、ゲートがクロスカップルの接続点に、ドレインが対となるクロスカップルの接続点にそれぞれ接続され、一方のソースに入力信号が、もう一方のソースに入力反転信号が接続されるＮＭＯＳトランジスタＮＭ３，ＮＭ４とを設けた構成である。この第１レベルシフト回路ブロックはＬレベルをＧＮＤ、ＨレベルをＶＤＤ２とした電圧範囲に回路が構成される。ここで、ＶＤＤ１とＶＤＤ２の関係は、ＶＤＤ１＜ＶＤＤ２である。
【００２９】
次に、第１レベルシフト回路の動作を説明する。第１レベルシフト回路では、ＮＭＯＳトランジスタＮＭ１のゲートに入力信号ＩＮを印加し、ＮＭＯＳトランジスタＮＭ２のゲートに入力信号ＩＮの反転信号を印加して動作させる。初期状態として、ＮＭＯＳトランジスタＮＭ１とＰＭＯＳトランジスタＰＭ２が、非導通状態で、ＮＭＯＳトランジスタＮＭ２とＰＭＯＳトランジスタＰＭ１が、導通状態であったとする。
【００３０】
入力信号電圧が立ち上がり、ＮＭＯＳトランジスタＮＭ１の閾値を越えると、ＮＭＯＳトランジスタＮＭ１は導通状態になる。同時に、入力電圧の反転信号電圧が立ち下がり、ＮＭＯＳトランジスタＮＭ２の閾値を下回ると、ＮＭＯＳトランジスタＮＭ２は非導通状態になる。ＮＭＯＳトランジスタＮＭ１とＰＭＯＳトランジスタＰＭ１との導通抵抗比で決まるノードＮＤ１の電圧によって、ＰＭＯＳトランジスタＰＭ２が導通状態と向かうので、これに連動して、ＮＭＯＳトランジスタＮＭ４のゲート電極には、ＮＭＯＳトランジスタＮＭ２とＰＭＯＳトランジスタＰＭ２との導通抵抗比で決まるノードＮＤ２の電圧が掛かり、ソース電極には入力反転信号電圧が掛かる。
【００３１】
この状態で、ＮＭＯＳトランジスタＮＭ２は非導通状態であるため、ＮＭ４のゲート電極にかかる電圧は十分大きく、入力反転信号は立ち下がりに向かっているため、ＮＭ４のソース電極がかかる電圧は十分小さいので、ＮＭＯＳトランジスタＮＭ４のゲート−ソース間には十分大きな電圧が供給できる。
【００３２】
また、ＮＭＯＳトランジスタＮＭ４は、図６（Ａ）で示されるトランジスタの断面構造を示す図６（Ｂ）のように、絶縁体であるガラス基板（ＧＬ＿ｓｕｂ）上に構成されるＴＦＴ素子なので、図５（Ｂ）に示したようなＰ型基板（Ｐ＿ｓｕｂ）とＮ＋ソース（Ｓ）との間で形成される寄生ダイオードＤ１が存在せず、基板バイアス効果の影響を受けない。このためＮＭＯＳトランジスタＮＭ４は、Ｗ／Ｌ＝４／４で、大きな駆動力を確保できる。以上の動作で実現されるＮＭＯＳトランジスタＮＭ１，ＮＭ４と、ＰＭＯＳトランジスタＰＭ１との導通抵抗比によって、ノードＮＤ１の電位がＬレベルに向かうことができる。
【００３３】
ＰＭＯＳトランジスタＰＭ２が、駆動力の高い導通状態になると、ノードＮＤ２の値が、Ｈレベル電圧（図１におけるＨ電圧はＶＤＤ２）に向かって上昇するので、ＰＭＯＳトランジスタＰＭ１は非導通状態となり、ノードＮＤ１の値は、Ｌレベル電圧（図１におけるＬレベル電圧はＧＮＤ）に向かって、さらに下降する。入力信号電圧が立ち下がり、ＮＭＯＳトランジスタＮＭ１の閾値を下回ると、ＮＭＯＳトランジスタＮＭ１は非導通状態になる。同時に、入力電圧の反転信号電圧が立ち上がり、ＮＭＯＳトランジスタＮＭ２の閾値を超えると、ＮＭＯＳトランジスタＮＭ２は導通状態になる。
【００３４】
ＮＭＯＳトランジスタＮＭ２とＰＭＯＳトランジスタＰＭ２との導通抵抗比で決まるノードＮＤ２の電圧によって、ＰＭＯＳトランジスタＰＭ１が導通状態と向かうので、これに連動して、ＮＭＯＳトランジスタＮＭ３のゲート電極には、ＮＭＯＳトランジスタＮＭ１とＰＭＯＳトランジスタＰＭ１との導通抵抗比で決まるノードＮＤ１の電圧が掛かり、ソース電極には入力信号電圧が掛かる。
【００３５】
この状態で、ＮＭＯＳトランジスタＮＭ１は非導通状態であるため、ＮＭ３のゲート電極にかかる電圧は十分大きく、入力信号は立ち下がりに向かっているため、ＮＭ３のソース電極がかかる電圧は十分小さいので、ＮＭＯＳトランジスタＮＭ３のゲート−ソース間には十分大きな電圧が供給できる。
【００３６】
また、ＮＭＯＳトランジスタＮＭ３は、図６Ｂに示すような絶縁体であるガラス基板上に構成されるＴＦＴ素子であり、基板バイアス効果の影響を受けないため、ＮＭＯＳトランジスタＮＭ３は、Ｗ／Ｌ＝４／４で、大きな駆動力を確保できる。
【００３７】
以上の動作で実現されるＮＭＯＳトランジスタＮＭ２及びＮＭ３と、ＰＭＯＳトランジスタＰＭ２との導通抵抗比によって、ノードＮＤ２の電位がＬレベルに向かうことができる。ＰＭＯＳトランジスタＰＭ１が、駆動力の高い導通状態となると、ノードＮＤ１の値が、Ｈレベル電圧（図１におけるＨレベル電圧はＶＤＤ２）に向かって上昇するので、ＰＭＯＳトランジスタＰＭ２は非導通状態となり、ノードＮＤ２の値はＬレベル電圧（図１におけるＬレベル電圧はＧＮＤ）に向かって、さらに下降する。
【００３８】
つまり、図１に示す第１レベル変換回路は、低電源電圧ＶＤＤ１を用いた回路から送信される低振幅信号を高振幅の信号に変換し、高電源電圧ＶＤＤ２を用いる回路に送信するレベルシフト回路として動作する。
【００３９】
トランジスタのＶｔｈを１Ｖ、レベルシフト回路の出力に０．１ｐＦの負荷が掛かる条件下で、ＮＭＯＳトランジスタＮＭ３とＮＭ４をＷ／Ｌ＝４／４とし、ＶＤＤ１が２．５Ｖ、ＶＤＤ２が１０Ｖの出力の４倍変換を考えた場合のＮＭＯＳトランジスタＮＭ１，ＮＭ２が必要とするトランジスタサイズを、図１５の特性線Ｆ１＿１に示す。５０ＭＨｚで動作するには、Ｗ／Ｌ＝３７０／４以上のトランジスタサイズとなる。
【００４０】
次に、５０ＭＨｚ動作時、ＮＭＯＳトランジスタＮＭ３とＮＭ４のトランジスタサイズに対して必要とするトランジスタＮＭ１，ＮＭ２のサイズを図１６の特性線Ｆ１＿２に示す。ＮＭＯＳトランジスタＮＭ３とＮＭ４を、Ｗ／Ｌ＝１６／４とした時に、Ｗ／Ｌ＝８／４トランジスタサイズで動作し、ＮＭＯＳトランジスタＮＭ３とＮＭ４をＷ／Ｌ＝１２／４とした時に、Ｗ／Ｌ＝４０／４トランジスタサイズで動作する。また、５０ＭＨｚ動作時、ＰＭＯＳトランジスタＰＭ１、ＰＭ２のトランジスタサイズは、Ｗ／Ｌ＝１６／４となる。
【００４１】
したがって、Ｗ／Ｌ＝５０／４以下のトランジスタサイズで、第１レベルシフト回路は正常に動作する。
【００４２】
上記のように動作する第１レベルシフト回路を、図９Ａのレベルシフト回路ブロックＬＳ＿ＢＬＫに用いた場合の画像表示システムについて、以下説明する。
【００４３】
図９Ａにおいて、参照番号１７は表示パネル側を示し、１８は外部システム側を表す。パネル側１７は、図６（Ａ），（Ｂ）、図８（Ａ），（Ｂ）に示すような、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄを持つ、ガラス基板上に作製されたＴＦＴ素子で構成され、外部システム側１８は、図５（Ａ），（Ｂ）、図７（Ａ），（Ｂ）に示すような、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄ、バックゲート電極Ｂを持つ、単結晶シリコン半導体素子により構成される。
【００４４】
パネル側１７は、画素部ＰＩＸ＿ＢＬＫ、データドライバＤＴ＿ＤＲＶ、ゲートドライバＧ＿ＤＲＶ、保護回路部ＥＳＤ＿ＢＬＫにより構成され、制御信号とデータ信号が、外部システムからパネルに送信される。なお、図９Ａに示すようにパネル１７側の端子と外部システム側１８の端子とは、２本一組の配線で接続される端子Ｔ１９が複数組形成されているＦＰＣにより接続されている。データ信号は、ドライバＩＣ部ＤＲＶ＿ＩＣを介して、画素部ＰＩＸ＿ＢＬＫに送信される。画素部ＰＩＸ＿ＢＬＫは、画素ＬＩＱ＿ＰＩＸがマトリクス状に配置されており、各画素は、スイッチングトランジスタ、Ｓｗ＿Ｔｒ１、液晶ＬＩＱにより構成される。なお、保護回路ブロックＥＳＤ＿ＢＬＫは、図１の保護回路ブロック３に対応し、各保護回路は接地電位とＶＤＤ１もしくはＶＤＤ２との間に設けられた２個の直列ダイオードで構成され、ダイオードの直列接続点がパネル側の入力端子に接続された構成で、端子に外部から入るノイズやサージなどにより、パネル内部の素子が静電破壊するのを保護するための回路である。
【００４５】
外部システムから送信された制御信号は、パネル内の保護回路部ＥＳＤ＿ＢＬＫを通った後に、パネルに内蔵したレベルシフト回路部ＬＳ＿ＢＬＫによりレベル変換される。レベル変換された制御信号は、ゲートドライバＧ＿ＤＲＶとデータドライバＤＴ＿ＤＲＶの論理回路の動作を制御する。制御されたゲートドライバＧ＿ＤＲＶは、画素部ＰＩＸ＿ＢＬＫのスイッチングトランジスタＳｗ＿Ｔｒ１のゲート電極にスイッチングの制御信号を供給し、データドライバＤ＿ＤＲＶは、スイッチングトランジスタＳｗ＿Ｔｒ１のドレイン電極にデータ信号を供給する。スイッチングトランジスタＳｗ＿Ｔｒ１がオンの時、データドライバＤＴ＿ＤＲＶから送信されたデータ信号が、液晶ＬＩＱに供給される。
【００４６】
レベル変換に用いられるレベルシフト回路部ＬＳ＿ＢＬＫは、複数のレベルシフト回路で構成され、各レベルシフト回路は図１に示した第１レベルシフト回路の構成を用いている。  なお、図１に示した外部システム側４の端子ＬＳＩ＿ＯＵＴ、ＬＳＩＸ＿ＯＵＴとそれに対応するパネル側の端子Ｐ＿ＩＮとＰ＿ＸＩＮとの一組が、図９Ａ、図９Ｂの一組の端子Ｔ１９と、図９Ｃに示す端子Ｔ１９に対応している。ＬＳＩ＿ＯＵＴ、ＬＳＩ＿ＸＯＵＴの端子より外部システムから出力された信号は、Ｐ＿ＩＮ、Ｐ＿ＸＩＮの端子を通ってパネル内部に入力される。
【００４７】
上述したように、本実施例の画像表示装置では、Ｗ／Ｌ＝５０／４以下のトランジスタサイズで、低電圧・高速動作するレベルシフト回路を構成する全ての素子が、パネルに内蔵され、外部システムと画像表示パネルを結ぶ制御線が、入力信号と入力反転信号で実現できる利点がある。
【実施例２】
【００４８】
本実施例は、実施例１の液晶画像表示システムのレベルシフト回路として、図２に示す構成の第２レベルシフト回路を適用した場合の実施例であり、図９Ａの構成とはレベルシフト回路部だけが異なるので、主にレベルシフト回路部について、以下説明する。
【００４９】
図２において、参照番号５は画像表示パネル側を表し、６はレベルシフト回路ブロック、７は保護回路のブロック、８は外部システム側を表す。外部システムにより送信されるＶＳＳ１をＬレベル、ＶＤＤ１をＨレベルとする入力信号ＩＮは、インバータＩＮＶ１とＩＮＶ２を介して外部システム側のＬＳＩ＿ＯＵＴ端子からパネル側のＰ＿ＩＮ端子を通ってパネル内部に入力され、インバータＩＮＶ１を介して入力信号ＩＮの反転信号が、外部システム側のＬＳＩ＿ＸＯＵＴの端子より出力され、パネル側のＰ＿ＸＩＮ端子を通ってパネル内部に入力される。レベルシフト回路ブロック６を構成するＮＭＯＳトランジスタＮＭ５、ＮＭ６とＰＭＯＳトランジスタＰＭ３、ＰＭ４、ＰＭ５、ＰＭ６の全ての素子は、ガラス基板上に形成されるＴＦＴ素子である。
【００５０】
第２レベルシフト回路の構成は、ソースが低電圧源ＶＳＳ２もしくは接地電位（図２ではＶＳＳ２）に接続され、ゲートとドレインがクロスカップル接続された一対のＮＭＯＳトランジスタＮＭ５、ＮＭ６と、ソースが高電圧源ＶＤＤ１に、ドレインがクロスカップルの接続点に接続され、一方のゲートには入力信号が、もう一方のゲートには、入力反転信号が接続されたＰＭＯＳトランジスタＰＭ３、ＰＭ４と、ゲートがクロスカップルの接続点に接続され、ドレインが対となるクロスカップルの接続点に接続され、一方のソースは、入力信号が、もう一方のソースは入力反転信号が接続されるＰＭＯＳトランジスタＰＭ５、ＰＭ６とした構成で、ＬレベルをＶＳＳ２、ＨレベルをＶＤＤ１とした電圧範囲にレベルシフト回路が構成される。ここで、ＶＳＳ１とＶＳＳ２の関係は、ＶＳＳ２＜ＶＳＳ１である。
【００５１】
次に、このように構成されるレベルシフト回路ブロック６の動作を説明する。このレベルシフト回路はＰＭＯＳトランジスタＰＭ３のゲートに入力信号ＩＮを印加し、ＰＭＯＳトランジスタＰＭ４のゲートに入力信号の反転信号を印加して動作させる。
【００５２】
初期状態として、ＰＭＯＳトランジスタＰＭ３とＮＭＯＳトランジスタＮＭ６が、非導通状態で、ＰＭＯＳトランジスタＰＭ４とＮＭＯＳトランジスタＮＭ５が、導通状態であったとする。入力信号電圧が立ち下がり、ＰＭＯＳトランジスタＰＭ３の閾値を下回ると、ＰＭＯＳトランジスタＰＭ３は導通状態になる。同時に、入力電圧の反転信号電圧が立ち上がり、ＰＭＯＳトランジスタＰＭ４の閾値を上回ると、ＰＭＯＳトランジスタＰＭ４は非導通状態になる。ＰＭＯＳトランジスタＰＭ３とＮＭＯＳトランジスタＮＭ５との導通抵抗比で決まるノードＮＤ３の電圧によって、ＮＭＯＳトランジスタＮＭ６が導通状態と向かうので、これに連動して、ＰＭＯＳトランジスタＰＭ６のゲート電極には、ＰＭＯＳトランジスタＰＭ４とＮＭＯＳトランジスタＮＭ６との導通抵抗比で決まるノードＮＤ４の電圧が掛かり、ソース電極には入力反転信号電圧が掛かる。この状態で、ＰＭＯＳトランジスタＰＭ４は非導通状態であるため、ＰＭ６のゲート電極にかかる電圧は十分小さく、入力反転信号は立ち上がりに向かっているため、ＰＭ６のソース電極に掛かる電圧は十分大きく、ＰＭＯＳトランジスタＰＭ６のゲート−ソース間には十分大きな電圧が供給できる。
【００５３】
また、ＰＭＯＳトランジスタＰＭ６は、図８（Ｂ）に示すような絶縁体であるガラス基板上に形成されるＴＦＴ素子であり、図７（Ｂ）に示すダイオードＤ２のような寄生ダイオードが存在せず、基板バイアス効果の影響を受けないため、ＰＭＯＳトランジスタＰＭ６は、Ｗ／Ｌ＝４／４で、大きな駆動力を確保できる。
【００５４】
以上の動作で実現される、ＰＭＯＳトランジスタＰＭ３およびＰＭ６とＮＭＯＳトランジスタＮＭ５との導通抵抗比によって、ノードＮＤ３の電位がＨレベルに向かうことができる。ＮＭＯＳトランジスタＮＭ６が、駆動力の高い導通状態になると、ノードＮＤ４の値が、Ｌレベル電圧（図２におけるＬレベル電圧はＶＳＳ２）に向かって下降するので、ＮＭＯＳトランジスタＮＭ５は非導通状態となり、ノードＮＤ３の値は、Ｈレベル電圧（図２におけるＨレベル電圧はＶＤＤ１）に向かって、さらに上昇する。
【００５５】
入力信号電圧が立ち上がり、ＰＭＯＳトランジスタＰＭ３の閾値を上回ると、ＰＭＯＳトランジスタＰＭ３は非導通状態になる。同時に、入力電圧の反転信号電圧が立ち下がり、ＰＭＯＳトランジスタＮＭ４の閾値を下回ると、ＰＭＯＳトランジスタＰＭ４は導通状態になる。ＰＭＯＳトランジスタＰＭ４とＮＭＯＳトランジスタＮＭ６との導通抵抗比で決まるノードＮＤ４の電圧によって、ＮＭＯＳトランジスタＮＭ５が導通状態と向かうので、これに連動して、ＰＭＯＳトランジスタＰＭ５のゲート電極には、ＰＭＯＳトランジスタＰＭ３とＮＭＯＳトランジスタＮＭ５との導通抵抗比で決まるノードＮＤ３の電圧が掛かり、ソース電極には入力信号電圧が掛かる。
【００５６】
この状態で、ＰＭＯＳトランジスタＰＭ３は非導通状態であるため、ＰＭ５のゲート電極に掛かる電圧は十分小さく、入力信号は立ち上がりに向かっているため、ＰＭ５のソース電極に掛かる電圧は十分大きいので、ＰＭＯＳトランジスタＰＭ５のゲート−ソース間には十分大きな電圧を供給できる。
【００５７】
また、ＰＭＯＳトランジスタＰＭ５は、図８Ｂに示すような絶縁体であるガラス基板上に構成されるＴＦＴ素子であり、基板バイアス効果の影響を受けないため、ＰＭＯＳトランジスタＰＭ５は、Ｗ／Ｌ＝４／４で、大きな駆動力を確保できる。
【００５８】
以上の動作で実現されるＰＭＯＳトランジスタＰＭ４およびＰＭ５と、ＮＭＯＳトランジスタＮＭ６との導通抵抗比によって、ノードＮＤ４の電位がＨレベルに向かうことができる。ＮＭＯＳトランジスタＮＭ５が、駆動力の高い導通状態になると、ノードＮＤ３の値が、Ｌレベル電圧（図２におけるＬレベル電圧はＶＳＳ２）に向かって下降するので、ＮＭＯＳトランジスタＮＭ６は非導通状態となり、ノードＮＤ４の値は、Ｈレベル電圧（図２におけるＨレベル電圧はＶＤＤ１）に向かって、さらに上昇する。
【００５９】
つまり、図２に示す第２レベルシフト回路は、電源圧電ＶＤＤ１と低電圧源ＶＳＳ１を用いた外部システム側回路８から送信される低振幅信号を高振幅の信号に変換し、高電源電圧ＶＤＤ１、低電圧源ＶＳＳ２を用いる回路に送信するレベルシフト回路として動作する。
【００６０】
本実施例では、基準のＶＤＤ１が共通で、それよりも低い電源として、高電圧の電圧源ＶＳＳ１と低電圧の電圧源ＶＳＳ２がある場合に、実施例１と同様に、Ｗ／Ｌ＝５０／４以下のトランジスタサイズで、低電圧・高速動作するレベルシフト回路を構成する全ての素子が、パネルに内蔵され、外部システムと画像表示パネルを結ぶ制御線が、入力信号と入力反転信号で実現できる利点がある。
【実施例３】
【００６１】
本実施例は、図９Ｂに示す有機ＥＬの画像表示システムのレベルシフト回路として、図１に示す第１レベルシフト回路を適用した場合の実施例である。図９Ｂの画像表示システムにおいて、パネル内部１７については、画素部ＰＩＸ＿ＢＬＫ２の構成と、有機ＥＬを用いた電流駆動型発光素子（以下、ＯＬＥＤと呼ぶ）に、駆動電流を供給する電源供給線Ｖｏｌｅｄを必要とすること以外については、図９Ａの構成と同じである。また外部システム側１８については、電源供給線Ｖｏｌｅｄに電圧を供給するための電源ＰＷＲを必要とすること以外については、図９Ａの構成と同じである。
【００６２】
画素部ＰＩＸ＿ＢＬＫ２において、マトリクス状に配置されている各画素ＯＬＥＤ＿ＰＩＸは、スイッチングトランジスタＳｗ＿Ｔｒ２、発光素子ＯＬＥＤ、およびＯＬＥＤの駆動トランジスタＤｒｖ＿Ｔ２、データを記憶するためのキャパシタＣ＿ｏｌｅｄにより構成され、発光素子ＯＬＥＤに電流を供給するための電源供給線Ｖｏｌｅｄを必要とすることを特徴としている。レベル変換に用いるレベルシフト回路は、図１に示した第１レベル変換回路であり、この第１レベルシフト回路の動作は、実施例１で詳細に述べているので、ここでは省略する。本実施例の画像表示システムも、実施例１と同様に、Ｗ／Ｌ＝５０／４以下のトランジスタサイズで、低電圧・高速動作するレベルシフト回路を構成する全ての素子が、パネルに内蔵される。外部システムと画像表示パネルを結ぶ制御線が、入力信号と入力反転信号、および、電源供給線Ｖｏｌｅｄとで実現できる利点がある。
【実施例４】
【００６３】
本実施例は、図９Ｂの有機ＥＬ画像表示システムに、図２に示した第２レベルシフト回路を適用した場合の実施例である。したがって、実施例３で述べた図９Ｂの有機ＥＬ画像表示システムとは、レベルシフト回路ブロックＬＳ＿ＢＬＫの構成だけが異なる。第２レベルシフト回路の動作については、実施例２で述べたとおりであり、ここでは詳細な説明を省略する。すなわち第２レベルシフト回路は、ＬレベルをＶＳＳ２、ＨレベルをＶＤＤ１とした電圧範囲に回路が構成され（ただし、ＶＳＳ２＜ＶＳＳ１）、電源電圧ＶＤＤ１と、低電圧源ＶＳＳ１を用いた回路から送信される低振幅信号を高振幅の信号に変換し、高電源電圧ＶＤＤ１、低電圧源ＶＳＳ２を用いる回路に送信するレベルシフト回路として動作する。
【００６４】
したがって、本実施例は実施例２と同様に、基準のＶＤＤ１が共通で、それよりも低い電源として、高電圧の電圧源ＶＳＳ１と低電圧の電圧源ＶＳＳ２がある場合に、実施例３と同様に、Ｗ／Ｌ＝５０／４以下のトランジスタサイズで、低電圧・高速動作するレベルシフト回路を構成する全ての素子が、パネルに内蔵され、外部システムと画像表示パネルを結ぶ制御線が、入力信号と入力反転信号、および電源供給線Ｖｏｌｅｄとで実現できる利点がある。
【実施例５】
【００６５】
本実施例は、図１０Ａの液晶画像表示システムに、図３に示す第３レベルシフト回路を適用した場合の実施例である。図１０Ａの液晶画像表示システム構成では、レベルシフト回路の一部であるレベルシフト回路ブロックＬＳ＿ＢＬＫ（１）が、外部システム側３１のＬＳＩチップ３３内に配置され、パネル内の保護回路ブロックＥＳＤ＿ＢＬＫを通った後に、残りのレベルシフト回路ブロック部分ＬＳ＿ＢＬＫ（２）を配置する点と、この配置によりパネル３０側と外部システム３１とを結ぶ端子Ｔ２４の数が増加する点で、図９Ａの構成と異なる。それ以外に関しては、図９Ａの構成と同じである。
【００６６】
ここで、第３レベルシフト回路について説明する。図３においてＮＭＯＳトランジスタＮＭ１、ＮＭ２は、図５（Ｂ）に示すような単結晶シリコンの半導体素子であり、外部システムのＬＳＩチップに内蔵される。ＰＭＯＳトランジスタＰＭ１、ＰＭ２は、図８（Ｂ）に示すような構造のＴＦＴ素子であり、ＮＭＯＳトランジスタＮＭ３、ＮＭ４は図６（Ｂ）に示すような構造のＴＦＴ素子である。絶縁体であるガラス基板（ＧＬ＿ｓｕｂ）上に構成される点で、第３レベルシフト回路は、第１レベルシフト回路と異なり、それ以外に関しては、第１レベルシフト回路の構成と同じである。
【００６７】
図３において、参照番号９は画像表示パネル側を、１０と１１はそれぞれレベルシフト回路部の構成と保護回路部の構成を表し、１２は外部システム側を表す。外部システムにより送信されるＧＮＤをＬレベルとし、ＶＤＤ１をＨレベルとする入力信号と、その反転信号が、それぞれＬＳＩ＿ＯＵＴ、ＬＳＩ＿ＸＯＵＴ、Ｄ１＿ＯＵＴ、Ｄ２＿ＯＵＴの端子を介して外部システムから出力され、Ｐ＿ＩＮ、Ｐ＿ＸＩＮ、Ｄ１＿ＩＮ、Ｄ２＿ＩＮの端子を通ってパネル内部に入力される。
【００６８】
第３レベルシフト回路の動作は、実施例１で説明した第１レベルシフト回路の動作と同じである。図３のＮＭＯＳトランジスタＮＭ１、ＮＭ２は、単結晶シリコンの半導体素子で構成されても、ソースとゲートの電圧が、常に同じであるので、図５（Ｂ）に示したような寄生ダイオードＤ１が動作せず、基板バイアス効果の影響を受けない。また、単結晶シリコン半導体トランジスタの閾値の方が、ＴＦＴのような絶縁体基板上に作成されたトランジスタの閾値よりも小さいので、ゲートに入力信号もしくは入力反転信号が接続されるトランジスタを、ＴＦＴで実現した場合よりも低電圧のＶＤＤ１で動作する高速レベルシフト回路が、Ｗ／Ｌを大きく取る必要なく実現できる利点がある。
【実施例６】
【００６９】
本実施例は、図１０Ａの液晶画像表示システムに、図４に示す第４レベルシフト回路を適用した場合の実施例である。本実施例の液晶画像表示システムは、実施例５と同じであり、レベル変換に用いるレベルシフト回路が第４レベルシフト回路である点が実施例５と異なる。
【００７０】
ここで、第４レベルシフト回路について説明する。ＰＭＯＳトランジスタＰＭ３、ＰＭ４は、図７（Ｂ）に示すような構造の単結晶シリコンの半導体素子であり、外部システムのＬＳＩチップに内蔵され、ＰＭＯＳトランジスタＰＭ５、ＰＭ６は図８（Ｂ）に示すような構造のＴＦＴ素子、ＮＭＯＳトランジスタＮＭ５、ＮＭ６は図６（Ｂ）に示すような構造のＴＦＴ素子であり、絶縁体であるガラス基板上に構成される点で、図２に示す第２レベルシフト回路と異なる。それ以外に関しては、図２の構成と同じである。
【００７１】
図４の参照番号１６は画像表示パネル側を表し、１５と１４は、それぞれレベルシフト回路ブロックの構成と保護回路ブロックの構成を表す。１３は外部システム側を表す。外部システムにより送信されるＶＳＳ１をＬレベルとし、ＶＤＤ１をＨレベルとする入力信号とその反転信号が、それぞれＬＳＩ＿ＯＵＴ、ＬＳＩ＿ＸＯＵＴ、Ｄ１＿ＯＵＴ、Ｄ２＿ＯＵＴの端子を介して外部システムから出力され、Ｐ＿ＩＮ、Ｐ＿ＸＩＮ、Ｄ１＿ＩＮ、Ｄ２＿ＩＮの端子を通ってパネル内部に入力される。
【００７２】
本実施例の第４レベルシフト回路の動作は、実施例２で説明した第２レベルシフト回路の動作と同じであるので、その詳細な説明は省略する。図４のＰＭＯＳトランジスタＰＭ３、ＰＭ４は、単結晶シリコンの半導体素子で構成されても、ソースとゲートの電圧が、常に同じであるので、図７Ｂに示したような寄生ダイオードＤ２が動作せず、基板バイアス効果の影響を受けない。本実施例の第４レベルシフト回路は、基準のＶＤＤ１が共通で、それよりも低い電源として、高電圧の電圧源ＶＳＳ１と低電圧の電圧源ＶＳＳ２がある場合に、低電圧のＶＤＤ１で動作する高速レベルシフト回路が、Ｗ／Ｌを大きく取る必要なく実現できるという実施例５と同様の利点がある。
【実施例７】
【００７３】
本実施例は、図１０Ｂの有機ＥＬ画像表示システムに、第３レベルシフト回路を適用した場合の実施例である。図１０Ｂでは、レベルシフト回路ブロックの一部ＬＳ＿ＢＬＫ（１）が、外部システムのＬＳＩチップ３３内に配置され、パネル３０内の保護回路ブロックＥＳＤ＿ＢＬＫを通った後に、残り部分のレベルシフト回路ブロックＬＳ＿ＢＬＫ（２）を配置する点と、この配置によりパネル３０と外部システム３１とを結ぶ端子Ｔ２４の数が増加するという点で、図９Ａの画像表示システムと異なる。それ以外に関しては、図９Ｂの構成と同じである。なお、図３及び図４に示した第３及び第４のレベルシフト回路におけるパネル側及び外部システム側端子と、図１０Ａ、図１０Ｂにおける端子Ｔ２４との対応を、図１０Ｃに示した。
【００７４】
また、第３レベルシフト回路については、実施例５で説明したように、ＮＭＯＳトランジスタＮＭ１、ＮＭ２は、図５Ｂに示すような単結晶シリコンの半導体素子であり、外部システムのＬＳＩチップに内蔵される。ＰＭＯＳトランジスタＰＭ１、ＰＭ２は、図８（Ｂ）に示すような構造のＴＦＴ素子であり、ＮＭＯＳトランジスタＮＭ３、ＮＭ４は、図６（Ｂ）に示すような構造のＴＦＴ素子である。絶縁体であるガラス基板（ＧＬ＿ｓｕｂ）上に構成され、実施例５の第３レベルシフト回路の構成および動作と同じである。
【００７５】
従って、本実施例でも、基準のＶＤＤ１が共通で、それよりも低い電源として、高電圧の電圧源ＶＳＳ１と低電圧の電圧源ＶＳＳ２がある場合に、低電圧のＶＤＤ１で動作する高速レベルシフト回路が、Ｗ／Ｌを大きく取る必要なく実現できるという実施例５と同様の利点がある。
【実施例８】
【００７６】
本実施例では、図１０Ｂの有機ＥＬ画像表示システムに、第４レベルシフト回路を適用した場合の実施例であり、実施例７とはレベルシフト回路が異なる。第４レベルシフト回路については、実施例６で説明したように、第２レベルシフト回路の動作と同じである。
【００７７】
本実施例でも、実施例６と同様に、図４のＰＭＯＳトランジスタＰＭ３、ＰＭ４は、単結晶シリコンの半導体素子で構成されても、ソースとゲートの電圧が、常に同じであるので、図７（Ｂ）に示したような寄生ダイオードＤ２が動作せず、基板バイアス効果の影響を受けない。本実施例の有機ＥＬ画像表示システムで用いた第４レベルシフト回路も、基準のＶＤＤ１が共通で、それよりも低い電源として、高電圧の電圧源ＶＳＳ１と低電圧の電圧源ＶＳＳ２がある場合に、低電圧のＶＤＤ１で動作する高速レベルシフト回路が、Ｗ／Ｌを大きく取る必要なく実現できるという利点がある。
【図面の簡単な説明】
【００７８】
【図１】本発明に係る画像表示装置で用いる第１レベルシフト回路の構成図。
【図２】本発明に係る画像表示装置で用いる第２レベルシフト回路の構成図。
【図３】本発明に係る画像表示装置で用いる第３レベルシフト回路の構成図。
【図４】本発明に係る画像表示装置で用いる第４レベルシフト回路の構成図。
【図５】本発明に係る画像装置で用いる単結晶シリコン半導体のＮＭＯＳトランジスタ記号とその断面構造図。
【図６】本発明に係る画像装置で用いるＴＦＴのＮＭＯＳトランジスタ記号とその断面構造図。
【図７】本発明に係る画像装置で用いる単結晶シリコン半導体のＰＭＯＳトランジスタ記号とその断面構造図。
【図８】本発明に係る画像装置で用いるＴＦＴのＰＭＯＳトランジスタ記号とその断面構造図。
【図９Ａ】実施例１、２の液晶画像表装置の構成図。
【図９Ｂ】実施例３、４の有機ＥＬ画像表装置の構成図。
【図９Ｃ】レベルシフト回路の端子と画像表示装置の端子との対応を示す図。
【図１０Ａ】実施例５、６の液晶画像表示装置の構成図。
【図１０Ｂ】実施例７、８の有機ＥＬ画像表装置の構成図。
【図１０Ｃ】レベルシフト回路の端子と画像表示装置の端子との対応を示す図。
【図１１】表示パネル外部に設けたレベルシフト回路の一般的な回路構成図。
【図１２Ａ】従来のレベルシフト回路の構成図。
【図１２Ｂ】従来のレベルシフト回路の別の構成図。
【図１３】従来のレベルシフト回路のまた別の構成図。
【図１４】従来のレベルシフト回路の更に別の構成図レベルシフト回路の構成（３）を示した説明図。
【図１５】図１のレベルシフト回路と図１１及び１３の従来のレベルシフト回路の動作周波数に対して必要なトランジスタサイズの比較を示す特性図。
【図１６】図１のレベルシフト回路と図１３のレベルシフト回路が４０ＭＨｚで動作するために必要なトランジスタサイズの比較を示す特性図。
【符号の説明】
【００７９】
１，５…パネル側、２，６…レベルシフト回路ブロック、３，７…保護回路、４…外部システム側、３０…パネル、３１…外部システム側、３３…ＬＳＩチップ、ＮＭ１〜２４…ＮＭＯＳトランジスタ、ＰＭ１〜ＰＭ１４…ＰＭＯＳトランジスタ、Ｐ＿ＩＮ，Ｐ＿ＸＩＮ，ＬＳＩ＿ＯＵＴ，ＬＳＩ＿ＸＯＵＴ，Ｄ１＿ＩＮ、Ｄ１＿ＯＵＴ，Ｄ２＿ＩＮ、Ｄ２＿ＯＵＴ…端子、ＩＮＶ１，ＩＮＶ２…インバータ、ＶＤＤ１，ＶＤＤ２，ＶＳＳ１，ＶＳＳ２，Ｖ＿ｏｌｅｄ…電圧、ＩＮ…入力、ＯＵＴ…出力、ＧＮＤ…グランド（接地電位）、Ｇ…ゲート電極、Ｓ…ソース電極、Ｄ…ドレイン電極、Ｂ…バックゲート電極、Ｇ＿ＤＲＶ…ゲートドライバ、ＤＴ＿ＤＲＶ…データドライバ、ＬＳ＿ＢＬＫ…レベルシフト部、ＥＳＤ＿ＢＬＫ…保護回路部、ＰＩＸ＿ＢＬＫ…画素部、ＬＩＱ＿ＰＩＸ…液晶画素、ＯＬＥＤ＿ＰＩＸ…有機ＥＬ画素、Ｓｗ＿Ｔｒ１、Ｓｗ＿Ｔｒ２、Ｄｒｖ＿Ｔ２、…トランジスタ、Ｃ＿ｏｌｅｄ…キャパシタ、ＯＬＥＤ…有機ＥＬ素子、ＬＩＱ…液晶、Ｔ１９，Ｔ２４…端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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