(57)【特許請求の範囲】
【請求項１】
１つの半導体基板にデジタル回路とアナログ回路が形成された半導体集積回路装置であって、
前記アナログ回路は、電圧センサ、電流センサ、温度センサのうち少なくとも２つのセンサ回路と、前記センサ回路の出力を選択してデジタル変換するシグマデルタ変調器とを有し、
前記デジタル回路と前記アナログ回路の間の半導体基板に設けられ前記デジタル回路と前記アナログ回路とを分離するガードバンドと、
半導体基板の周縁の前記アナログ回路の近傍に設けられアナログ回路に電源及び接地レベルを供給する第１の電源端子及び第１の接地端子と、
半導体基板の周縁の前記デジタル回路の近傍に設けられデジタル回路に電源及び接地レベルを供給する第２の電源端子及び第２の接地端子と、
前記第２の電源端子及び第２の接地端子と前記デジタル回路の間に設けられノイズを除去するフィルタ回路と
を有し、
前記ガードバンドは、前記デジタル回路側ガードバンドと、前記アナログ回路側ガードバンドに分離され、
前記アナログ回路側ガードバンドは互いに異なる第１の導電型の第１の拡散領域と第２の導電型の第２の拡散領域を有し、前記第１の拡散領域が前記第１の電源端子に接続され、前記第２の拡散領域が前記第１の接地端子に接続され、
前記デジタル回路側ガードバンドは前記第１の導電型の第３の拡散領域と前記第２の導電型の第４の拡散領域を有し、前記第３の拡散領域が前記フィルタ回路とデジタル回路を接続する電源配線に接続され、前記第４の拡散領域が前記フィルタ回路とデジタル回路を接続する接地配線に接続された
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記フィルタ回路は、前記第２の電源端子と前記デジタル回路とを接続する第１の配線パターンと、
前記第２の接地端子と前記デジタル回路とを接続する第２の配線パターンと、
前記第１の配線パターンに複数のスルーホールによって接続された平面状の第１の導電パターンと、
第１の導電パターンと絶縁層を介して対向し、前記第２の配線パターンに複数のスルーホールによって接続された平面状の第２の導電パターンと
を有することを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記第１及び第２の配線パターンは、屈曲もしくは巻回された形状であることを特徴とする半導体集積回路装置。
【請求項４】
請求項２記載の半導体集積回路装置において、
前記第１及び第２の配線パターンそれぞれのスルーホールは、前記第１及び第２の配線パターンそれぞれに均一に設けられたことを特徴とする半導体集積回路装置。
【請求項５】
１つの半導体基板にデジタル回路とアナログ回路が形成された半導体集積回路装置であって、
前記アナログ回路は、電圧センサ、電流センサ、温度センサのうち少なくとも２つのセンサ回路と、前記センサ回路の出力を選択してデジタル変換するシグマデルタ変調器とを有し、
前記デジタル回路と前記アナログ回路の間の半導体基板に設けられ前記デジタル回路と前記アナログ回路とを分離するガードバンドと、
半導体基板の周縁の前記デジタル回路の近傍に設けられデジタル回路に電源及び接地レベルを供給する電源端子及び接地端子と、
前記電源端子及び接地端子と前記デジタル回路の間に設けられノイズを除去するフィルタ回路と、
前記電源端子及び接地端子と前記フィルタ回路を接続する電源配線及び接地配線から分岐され前記アナログ回路に電源及び接地レベルを供給する分岐電源配線及び分岐接地配線
を有し、
前記ガードバンドは、前記デジタル回路側ガードバンドと、前記アナログ回路側ガードバンドに分離され、
前記アナログ回路側ガードバンドは互いに異なる第１の導電型の第１の拡散領域と第２の導電型の第２の拡散領域を有し、前記第１の拡散領域が前記分岐電源配線に接続され、前記第２の拡散領域が前記分岐接地配線に接続され、
前記デジタル回路側ガードバンドは前記第１の導電型の第３の拡散領域と前記第２の導電型の第４の拡散領域を有し、前記第３の拡散領域が前記フィルタ回路とデジタル回路を接続する電源配線に接続され、前記第４の拡散領域が前記フィルタ回路とデジタル回路を接続する接地配線に接続された
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記フィルタ回路は、前記電源端子と前記デジタル回路とを接続する第１の配線パターンと、
前記接地端子と前記デジタル回路とを接続する第２の配線パターンと、
前記第１の配線パターンに複数のスルーホールによって接続された平面状の第１の導電パターンと、
第１の導電パターンと絶縁層を介して対向し、前記第２の配線パターンに複数のスルーホールによって接続された平面状の第２の導電パターンと
を有することを特徴とする半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置において、
前記第１及び第２の配線パターンは、屈曲もしくは巻回された形状であることを特徴とする半導体集積回路装置。
【請求項８】
請求項６記載の半導体集積回路装置において、
前記第１及び第２の配線パターンそれぞれのスルーホールは、前記第１及び第２の配線パターンそれぞれに均一に設けられたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関し、特に、デジタル回路とアナログ回路とが内蔵された半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、リチウムイオン電池を用いたバッテリパックがデジタルカメラなどの携帯機器に搭載されている。リチウムイオン電池は、一般に、その電圧により電池残量を検出することが難しいとされている。このため、マイコンなどにより電池の充放電電流を検出し、検出した充放電電流を積算することにより、電池残量を測定する方法がとられている（特許文献１参照）。
【０００３】
このようにして電池残量を測定するためのフューエルゲージＩＣには、高精度Ａ／Ｄ変換器などのアナログ回路及び計測した電流値を積算するＣＰＵやタイマなどのデジタル回路が１チップの半導体集積回路装置に搭載されている。
【０００４】
このうち、デジタル回路は、充放電、貫通電流、高調波などのノイズがクロックに同期して発生する。デジタル回路で発生したノイズは、チップ内部を伝播して、高精度Ａ／Ｄ変換器などから構成されるアナログ回路に供給され、Ａ／Ｄ変換精度を悪化させる。
【０００５】
一方、近年、バッテリパックの小型化に伴って、フューエルゲージＩＣのチップサイズの小型化が求められている。フューエルゲージＩＣのチップサイズの小型化に伴って、ノイズの影響が更に大きくなると共に、ノイズ対策用の回路、電子部品の搭載も困難になっている。この傾向は、フューエルゲージＩＣのみならず、アナログ回路とデジタル回路とを混在する半導体デバイスの共通の課題となっている。
【特許文献１】特開２００１−１７４５３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかるに、従来のアナログ回路とデジタル回路とを混在する半導体集積回路装置では、外付け部品などを設けることによりノイズ対策としているのが現状であった。
【０００７】
本発明は上記の点に鑑みてなされたもので、外付け部品を設けることなく、十分なノイズ対策を行うことができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一実施態様による半導体集積回路装置は、１つの半導体基板にデジタル回路（１２２）とアナログ回路（１２１）が形成された半導体集積回路装置であって、
前記アナログ回路は、電圧センサ、電流センサ、温度センサのうち少なくとも２つのセンサ回路と、前記センサ回路の出力を選択してデジタル変換するシグマデルタ変調器とを有し、
前記デジタル回路（１２２）と前記アナログ回路（１２１）の間の半導体基板に設けられ前記デジタル回路と前記アナログ回路とを分離するガードバンド（１２３）と、
半導体基板の周縁の前記アナログ回路の近傍に設けられアナログ回路に電源及び接地レベルを供給する第１の電源端子（Ｔｖ１）及び第１の接地端子（Ｔｇｎｄ１）と、
半導体基板の周縁の前記デジタル回路の近傍に設けられデジタル回路に電源及び接地レベルを供給する第２の電源端子（Ｔｖ２）及び第２の接地端子（Ｔｇｎｄ２）と、
前記第２の電源端子（Ｔｖ２）及び第２の接地端子（Ｔｇｎｄ２）と前記デジタル回路の間に設けられノイズを除去するフィルタ回路（１２４）とを有し、
前記ガードバンドは、前記デジタル回路側ガードバンド（１３２）と、前記アナログ回路側ガードバンド（１３１）に分離され、
前記アナログ回路側ガードバンドは互いに異なる第１の導電型の第１の拡散領域（１４１）と第２の導電型の第２の拡散領域（１４２）を有し、前記第１の拡散領域が前記第１の電源端子に接続され、前記第２の拡散領域が前記第１の接地端子に接続され、
前記デジタル回路側ガードバンドは前記第１の導電型の第３の拡散領域（１５１）と前記第２の導電型の第４の拡散領域（１５２）を有し、前記第３の拡散領域が前記フィルタ回路とデジタル回路を接続する電源配線に接続され、前記第４の拡散領域が前記フィルタ回路とデジタル回路を接続する接地配線に接続されたことにより、外付け部品を設けることなく、十分なノイズ対策を行うことができる。
【００１０】
前記半導体集積回路装置において、
前記フィルタ回路は、前記第２の電源端子（Ｔｖ２）と前記デジタル回路（１２２）とを接続する第１の配線パターン（１６１）と、
前記第２の接地端子（Ｔｇｎｄ２）と前記デジタル回路（１２２）とを接続する第２の配線パターン（１６２）と、
前記第１の配線パターンに複数のスルーホール（１６３）によって接続された平面状の第１の導電パターン（１７１）と、
第１の導電パターンと絶縁層を介して対向し、前記第２の配線パターンに複数のスルーホール（１６４）によって接続された平面状の第２の導電パターン（１７２）とを有する構成とすることができる。
【００１１】
前記半導体集積回路装置において、
前記第１及び第２の配線パターン（１６１，１６２）は、屈曲もしくは巻回された形状である構成とすることができる。
【００１２】
前記半導体集積回路装置において、
前記第１及び第２の配線パターン（１６１，１６２）それぞれのスルーホール（１６３，１６４）は、前記第１及び第２の配線パターンそれぞれに均一に設けられた構成とすることができる。
【００１３】
本発明の他の実施態様による半導体集積回路装置は、１つの半導体基板にデジタル回路（１２２）とアナログ回路（１２１）が形成された半導体集積回路装置であって、
前記アナログ回路は、電圧センサ、電流センサ、温度センサのうち少なくとも２つのセンサ回路と、前記センサ回路の出力を選択してデジタル変換するシグマデルタ変調器とを有し、
前記デジタル回路（１２２）と前記アナログ回路（１２１）の間の半導体基板に設けられ前記デジタル回路と前記アナログ回路とを分離するガードバンド（１２３）と、
半導体基板の周縁の前記デジタル回路の近傍に設けられデジタル回路に電源及び接地レベルを供給する電源端子（Ｔｖ２）及び接地端子（Ｔｇｎｄ２）と、
前記電源端子及び接地端子と前記デジタル回路の間に設けられノイズを除去するフィルタ回路（１２４）と、
前記電源端子及び接地端子と前記フィルタ回路を接続する電源配線（Ｌｖ２ａ）及び接地配線（Ｌｇｎｄ２ａ）から分岐され前記アナログ回路に電源及び接地レベルを供給する分岐電源配線（Ｌｖ２ｃ）及び分岐接地配線（Ｌｇｎｄ２ｃ）を有し、
前記ガードバンドは、前記デジタル回路側ガードバンド（１３２）と、前記アナログ回路側ガードバンド（１３１）に分離され、
前記アナログ回路側ガードバンドは互いに異なる第１の導電型の第１の拡散領域（１４１）と第２の導電型の第２の拡散領域（１４２）を有し、前記第１の拡散領域が前記分岐電源配線（Ｌｖ２ｃ）に接続され、前記第２の拡散領域が前記分岐接地配線（Ｌｇｎｄ２ｃ）に接続され、
前記デジタル回路側ガードバンドは前記第１の導電型の第３の拡散領域（１５１）と前記第２の導電型の第４の拡散領域（１５２）を有し、前記第３の拡散領域が前記フィルタ回路とデジタル回路を接続する電源配線に接続され、前記第４の拡散領域が前記フィルタ回路とデジタル回路を接続する接地配線に接続されたことにより、外付け部品を設けることなく、十分なノイズ対策を行うことができる。
【００１５】
前記半導体集積回路装置において、
前記フィルタ回路は、前記電源端子（Ｔｖ２）と前記デジタル回路（１２２）とを接続する第１の配線パターン（１６１）と、
前記接地端子（Ｔｇｎｄ２）と前記デジタル回路（１２２）とを接続する第２の配線パターン（１６２）と、
前記第１の配線パターンに複数のスルーホール（１６３）によって接続された平面状の第１の導電パターン（１７１）と、
第１の導電パターンと絶縁層を介して対向し、前記第２の配線パターンに複数のスルーホール（１６４）によって接続された平面状の第２の導電パターン（１７２）とを有する構成とすることができる。
【００１６】
前記半導体集積回路装置において、
前記第１及び第２の配線パターン（１６１，１６２）は、屈曲もしくは巻回された形状である構成とすることができる。
【００１７】
前記半導体集積回路装置において、
前記第１及び第２の配線パターン（１６１，１６２）それぞれのスルーホール（１６３，１６４）は、前記第１及び第２の配線パターンそれぞれに均一に設けられた構成とすることができる。
【００１８】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００１９】
本発明によれば、半導体集積回路装置内部でノイズ対策を行うことができるため、外付け部品を設けることなしに十分なノイズ対策を行うことができる。
【発明を実施するための最良の形態】
【００２０】
〔フューエルゲージＩＣの一実施形態の構成〕
図１は本発明の半導体集積回路装置としてのフューエルゲージＩＣの一実施形態のブロック構成図を示す。
【００２１】
フューエルゲージＩＣ１１２は、単一の半導体基板上に形成されており、アナログ回路１２１、デジタル回路１２２、ガードバンド１２３、フィルタ回路１２４から構成されている。フューエルゲージＩＣ１１２が形成された半導体基板の周縁には、アナログ回路用の電源端子Ｔｖ１、デジタル回路用の電源端子Ｔｖ２、アナログ回路用の接地端子Ｔｇｎｄ１、デジタル回路用の接地端子Ｔｇｎｄ２、通信端子Ｔｃ１，Ｔｃ２が設けられている。
【００２２】
アナログ回路１２１とデジタル回路１２２は、フューエルゲージＩＣ１１２内で互いに離間して配置されている。電源端子Ｔｖ１は、アナログ回路１２１の近傍で、デジタル回路１２２から離れた位置に配置され、電池１１１のプラス端子に接続されている。接地端子Ｔｇｎｄ１は、アナログ回路１２１の近傍で、デジタル回路１２２から極力離れた位置に配置されており、電池１１１のマイナス端子に接続されている。
【００２３】
電源端子Ｔｖ２は、デジタル回路１２２の近傍で、アナログ回路１２１から極力離れた位置に配置され、フューエルゲージＩＣ１１２の外部に設けられた電源配線Ｌｖにより電池１１１のプラス端子に接続されている。接地端子Ｔｇｎｄ２は、デジタル回路１２２の近傍で、アナログ回路１２１から極力離れた位置に配置され、フューエルゲージＩＣ１１２の外部に設けられた接地配線Ｌｇｎｄにより電池１１１のマイナス端子に接続されている。
【００２４】
アナログ回路１２１は、例えばアナログ−デジタル変換用のシグマ・デルタ変調回路、ドライブ回路であり、アナログ回路１２１は内部電源配線Ｌｖ１，内部接地配線Ｌｇｎｄ１を介して電源端子Ｔｖ１，接地端子Ｔｇｎｄ１に接続されており電池１１１から供給される電流により駆動される。
【００２５】
デジタル回路１２２は、例えばデジタル信号処理回路であり、電源端子Ｔｖ２，接地端子Ｔｇｎｄ２が内部電源配線Ｌｖ２ａ，内部接地配線Ｌｇｎｄ２ａとフィルタ回路１２４と内部電源配線Ｌｖ２ｂ，内部接地配線Ｌｇｎｄ２ｂを介してデジタル回路１２２に接続されており、デジタル回路１２２は電池１１１から供給される電流により駆動されて、例えば、４ＭＨｚ程度のクロックによりアナログ回路１２１から供給されたデジタルデータを処理する。
【００２６】
〔ガードバンドの構成〕
図２はガードバンド１２３の平面構成図を示し、図３はガードバンド１２３の断面構成図を示す。
【００２７】
ガードバンド１２３は、アナログ回路１２１とデジタル回路１２２との間に設けられており、アナログ回路側ガードバンド１３１、及び、デジタル回路側ガードバンド１３２から構成されている。
【００２８】
アナログ回路側ガードバンド１３１は、ガードバンド１２３のアナログ回路１２１側に近接して設けられており、基板コンタクト１４１及び基板コンタクト１４２から構成されている。基板コンタクト１４１は、高濃度不純物拡散領域ｐ＋から構成されており、アナログ回路側ガードバンド１３１のデジタル回路１２２側に配置されており、電源端子Ｔｖ１に接続されている。基板コンタクト１４２は、高濃度不純物拡散領域ｎ＋から構成されており、アナログ回路側ガードバンド１３１のアナログ回路１２１側に配置されており、接地端子Ｔｇｎｄ１に接続されている。
デジタル回路側ガードバンド１３２は、ガードバンド１２３のデジタル回路１２２側に近接して設けられており、基板コンタクト１５１及び基板コンタクト１５２から構成されている。基板コンタクト１５１は、高濃度不純物拡散領域ｐ＋から構成されており、デジタル回路側ガードバンド１３２のデジタル回路１２２側に配置されており、内部電源配線Ｌｖ２ｂに接続されている。基板コンタクト１５２は、高濃度不純物拡散領域ｎ＋から構成されており、デジタル回路側ガードバンド１３２のアナログ回路１２１側に配置されており、内部接地配線Ｌｇｎｄ２ｂに接続されている。
【００２９】
デジタル回路１２２で発生したノイズはデジタル回路側ガードバンド１３２の基板コンタクト１５１又は１５２、或いはアナログ回路側ガードバンド１３１の基板コンタクト１４１又は１４２に取り込まれるため、ノイズがアナログ回路１２１に伝播するのを防止できる。
【００３０】
なお、基板コンタクト１４１，１４２のうちいずれか一方のみを設ける構成としても良く、同様に、基板コンタクト１５１，１５２のうちいずれか一方のみを設ける構成としても良い。
【００３１】
〔フィルタ回路の構成〕
図４はフィルタ回路１２４の等価回路図、図５はフィルタ回路１２４の分解斜視図、図６はフィルタ回路１２４の断面図を示す。
【００３２】
フィルタ回路１２４は、アナログ回路１２１から離間した、デジタル回路１２２の近傍で、かつ、電源端子Ｔｖ２及び接地端子Ｔｇｎｄ２に近接した位置に配置されている。
【００３３】
図４に示すようにフィルタ回路１２４は、直列接続された複数のインダクタＬ１と直列接続された複数のＬ２と、各インダクタＬ１とインダクタＬ２の間に接続された複数のキャパシタＣ１からなるローパスフィルタであり、クロックの周波数４ＭＨｚ及びその高調波成分を阻止するように回路定数が設定されている。
【００３４】
図５に示すように、直列接続された複数のインダクタＬ１は線状の配線パターン１６１をＵ字状（又は矩形波状又は凹凸状）に折曲させたパターンで形成されており、直列接続された複数のインダクタＬ２は線状の配線パターン１６２をＵ字状（又は矩形波状又は凹凸状）に折曲させたパターンで形成されている。配線パターン１６１と配線パターン１６２とは互いに平行に並んだ状態で延在している。
【００３５】
インダクタＬ１，Ｌ２は、配線パターン１６１，１６２間の距離及び配線パターン１６１，１６２の長さを所望の値に設定することによって所望のインダクタンスに設定できる。このとき、本実施形態では、説明を簡略化するためにＵ字状（又は矩形波状又は凹凸状）に折曲させた例について説明したが、これに限定されるものではなく、要は、インダクタンスが所望の値にできる形状であればこれに限定されるものではない。
【００３６】
図５及び図６に示すように、キャパシタＣ１は配線パターン１６１，１６２が設けられた配線層の下部に、第１の導電パターン１７１と第２の導電パターン１７２を別々の層として間に絶縁層１８２を介して対向させている。
【００３７】
第１の導電パターン１７１は、平面状で例えば矩形状であり、配線パターン１６１及び配線パターン１６２の下部に絶縁層１８１を介して配置されており、複数のスルーホール１６３により配線パターン１６１に接続されている。スルーホール１６３は配線パターン１６１の長手方向に例えば数μｍ毎に均一に設けられている。これにより、第１の導電パターン１７１全面の電位を配線パターン１６１の電位とほぼ同一にすることができる。
【００３８】
第２の導電パターン１７２は、平面状で例えば矩形状であり、第１の導電パターン１７１の下部に絶縁層１８２を介して配置されており、第１の導電パターン１７１に設けた絶縁孔１９１を非接触で貫通する複数のスルーホール１６４により配線パターン１６２に接続されている。スルーホール１６４は配線パターン１６２の長手方向に例えば数μｍ毎に均一に設けられている。これにより、第２の導電パターン１７２全面の電位を配線パターン１６２の電位とほぼ同一にすることができる。
【００３９】
このようにして、配線パターン１６１と配線パターン１６２との間にキャパシタＣ１が接続された回路を構成できる。なお、キャパシタＣ１は、第１の導電パターン１７１及び第２の導電パターン１７２のサイズと離間間隔、絶縁層１８２の厚さ、誘電率などによって所望のキャパシタンスに設定できる。
【００４０】
本実施形態によれば、アナログ回路１２１とデジタル回路１２２とが混在して内蔵された半導体集積回路装置に電源端子Ｔｖ２及び接地端子Ｔｇｎｄ２へのノイズが漏洩するノイズを除去するフィルタ回路１２４と、アナログ回路１２１とデジタル回路１２２とを分離するガードバンド１２３とを設けることにより、半導体集積回路装置内部でノイズ対策を行うことができるため、外付け部品を設けることなく、ノイズ対策を行うことができる。
【００４１】
〔フィルタ回路の変形例〕
図７乃至図９はフィルタ回路１２４の変形例の平面図を示す。
【００４２】
図７では、直列接続された複数のインダクタＬ１は線状の配線パターン１６１Ａを矩形波状（又は凹凸状）に折曲させたパターンで形成されており、直列接続された複数のインダクタＬ２は線状の配線パターン１６２Ａを矩形波状（又は凹凸状）に折曲させたパターンで形成されている。配線パターン１６１Ａと配線パターン１６２Ａとは互いに平行に並んだ状態で延在している。キャパシタＣ１は配線パターン１６１Ａ，１６２Ａが設けられた層の下部に矩形状平面の第１の導電パターン１７１Ａと第２の導電パターン（図示せず）を別々の層として対向させている。第１の導電パターン１７１Ａは複数のスルーホール１６３Ａにより配線パターン１６１Ａに接続されており、第２の導電パターンは第１の導電パターン１７１に設けた絶縁孔を非接触で貫通する複数のスルーホール１６４Ａにより配線パターン１６２Ａに接続されている。
【００４３】
図８では、直列接続された複数のインダクタＬ１は線状の配線パターン１６１Ｂを三角波状（又は凹凸状）に折曲させたパターンで形成されており、直列接続された複数のインダクタＬ２は線状の配線パターン１６２Ｂを三角波状（又は凹凸状）に折曲させたパターンで形成されている。配線パターン１６１Ｂと配線パターン１６２Ｂとは互いに平行に並んだ状態で延在している。キャパシタＣ１は配線パターン１６１Ｂ，１６２Ｂが設けられた層の下部に矩形状平面の第１の導電パターン１７１Ｂと第２の導電パターン（図示せず）を別々の層として対向させている。第１の導電パターン１７１Ｂは複数のスルーホール１６３Ｂにより配線パターン１６１Ｂに接続されており、第２の導電パターンは第１の導電パターン１７１Ｂに設けた絶縁孔を非接触で貫通する複数のスルーホール１６４Ｂにより配線パターン１６２Ｂに接続されている。
【００４４】
図９では、直列接続された複数のインダクタＬ１は線状の配線パターン１６１Ｃを渦巻き状に巻回されたパターンで形成されており、直列接続された複数のインダクタＬ２は線状の配線パターン１６２Ｃを渦巻き状のパターンで形成されている。配線パターン１６１Ｃと配線パターン１６２Ｃとは互いに平行に並んだ状態で延在している。キャパシタＣ１は配線パターン１６１Ｃ，１６２Ｃが設けられた第１配線層の下部に矩形状平面の第１の導電パターン１７１Ｃと第２の導電パターン（図示せず）を別々の層として対向させている。第１の導電パターン１７１Ｃは複数のスルーホール１６３Ｃにより配線パターン１６１Ｃに接続されており、第２の導電パターンは第１の導電パターン１７１Ｃに設けた絶縁孔を非接触で貫通する複数のスルーホール１６４Ｃにより配線パターン１６２Ｃに接続されている。
【００４５】
なお、渦巻き中心における配線パターン１６１Ｃ，１６２Ｃそれぞれの端部はスルーホール１６５Ｃ，１６６Ｃによって第１配線層の上部に設けられた第２配線層の導電パターン（図示せず）に接続され、第２配線層の導電パターンによってデジタル回路１２２まで接続される。
【００４６】
なお、図５，図７，図８において、２つの配線パターンを第１配線層と第２配線層に分けて設ける構成としても良い。
【００４７】
〔フューエルゲージＩＣの他の実施形態の構成〕
図１０は本発明の半導体集積回路装置としてのフューエルゲージＩＣの他の実施形態のブロック構成図を示す。同図中、図１と異なる点は、フューエルゲージＩＣ１１２からアナログ回路用の電源端子Ｔｖ１，アナログ回路用の接地端子Ｔｇｎｄ１を削除している点である。
【００４８】
図１０において、電源端子Ｔｖ２はフューエルゲージＩＣ１１２の外部に設けられた電源配線Ｌｖにより電池１１１のプラス端子に接続され、接地端子Ｔｇｎｄ２はフューエルゲージＩＣ１１２の外部に設けられた接地配線Ｌｇｎｄにより電池１１１のマイナス端子に接続されている。
【００４９】
電源端子Ｔｖ２，接地端子Ｔｇｎｄ２は、内部電源配線Ｌｖ２ａ，内部接地配線Ｌｇｎｄ２ａとフィルタ回路１２４と内部電源配線Ｌｖ２ｂ，内部接地配線Ｌｇｎｄ２ｂを介してデジタル回路１２２に接続され、デジタル回路１２２に電流を供給している。また、内部電源配線Ｌｖ２ａ，内部接地配線Ｌｇｎｄ２ａそれぞれからは分岐内部電源配線Ｌｖ２ｃ，分岐内部接地配線Ｌｇｎｄ２ｃが分岐され、この分岐内部電源配線Ｌｖ２ｃ，分岐内部接地配線Ｌｇｎｄ２ｃがアナログ回路１２１に接続され、アナログ回路１２１に電流を供給している。
【００５０】
また、アナログ回路側ガードバンド１３１の基板コンタクト１４１は分岐内部電源配線Ｌｖ２ｃに接続され、基板コンタクト１４２は分岐内部接地配線Ｌｇｎｄ２ｃに接続される。デジタル回路側ガードバンド１３２の基板コンタクト１５１は内部電源配線Ｌｖ２ｂに接続され、基板コンタクト１５２は内部接地配線Ｌｇｎｄ２ｂに接続される。
【００５１】
この実施形態では、フューエルゲージＩＣ１１２から端子Ｔｇｎｄ１，Ｔｖ１を削除することができる。
【００５２】
〔バッテリパック〕
図１１は、本発明のフューエルゲージＩＣを適用したバッテリパックの一実施形態のブロック図を示す。同図中、フューエルゲージＩＣ２００は半導体集積化されており、デジタル部２１０とアナログ部２５０とフィルタ回路２９０とから大略構成されている。
【００５３】
なお、デジタル部２１０は図１のデジタル回路１２２に相当し、アナログ部２５０は図１のアナログ回路１２１に相当し、フィルタ回路２９０は図１のフィルタ回路１２４に相当する。また、図１１の破線で示す位置にガードバンド１２３が設けられている。
【００５４】
デジタル部２１０内には、ＣＰＵ２１１、ＲＯＭ２１２、ＲＡＭ２１３、ＥＥＰＲＯＭ２１４、割込み制御部２１５、バス制御部２１６、Ｉ２Ｃ部２１７、シリアル通信部２１８、タイマ部２１９、パワーオンリセット部２２０、レジスタ２２１、テスト端子状態設定回路２２２、テスト制御回路２２３が設けられている。上記のＣＰＵ２１１、ＲＯＭ２１２、ＲＡＭ２１３、ＥＥＰＲＯＭ２１４、割込み制御部２１５、バス制御部２１６、Ｉ２Ｃ部２１７、シリアル通信部２１８、タイマ部２１９、レジスタ２２１は内部バスにて相互に接続されている。
【００５５】
ＣＰＵ２１１は、ＲＯＭ２１２に記憶されているプログラムを実行してフューエルゲージＩＣ２００全体を制御し、バッテリの充放電電流を積算してバッテリ残量を算出する処理等を実行する。この際にＲＡＭ２１３が作業領域として使用される。ＥＥＰＲＯＭ２１４にはトリミング情報等が記憶される。
【００５６】
割込み制御部２１５は、フューエルゲージＩＣ２００の各部から割込み要求を供給され、各割込み要求の優先度に応じて割込みを発生しＣＰＵ２１１に通知する。バス制御部２１６は、どの回路部が内部バスを使用するかの制御を行う。
【００５７】
Ｉ２Ｃ部２１７はポート２３１，２３２を介して通信ラインに接続されて２線式のシリアル通信を行う。シリアル通信部２１８はポート２３３を介して図示しない通信ラインに接続されて１線式のシリアル通信を行う。
【００５８】
タイマ部２１９はシステムクロックをカウントし、そのカウント値はＣＰＵ２１１に参照される。パワーオンリセット部２２０はフィルタ回路２９０を介して接続されているポート２３５に供給される電源Ｖｄｄが立ち上がったことを検出してリセット信号を発生しフューエルゲージＩＣ２００の各部に供給する。
【００５９】
レジスタ２２１にはＥＥＰＲＯＭ２１４からの情報が転送される。テスト端子状態設定回路２２２はレジスタ２２１に保持された情報に応じてテスト端子２３７，２３８とテスト制御回路２２３との間を接続し、また、テストポート２３７，２３８に対応するテスト制御回路２２３の入力を所定のレベルに設定する。
【００６０】
テスト制御回路２２３は、テストポート２３７，２３８の入力を供給されると、その入力に応じて内部回路の状態を変化させて、フューエルゲージＩＣ２００の内部回路のテストが可能となる。
【００６１】
アナログ部２５０内には、発振回路２５１、水晶発振回路２５２、選択制御回路２５３、分周器２５４、電圧センサ２５５、温度センサ２５６、電流センサ２５７、マルチプレクサ２５８、シグマ・デルタ変調器２５９が設けられている。
【００６２】
発振回路２５１はＰＬＬを持つ発振器であり数ＭＨｚの発振信号を出力する。水晶発振回路２５２はポート２７１，２７２に水晶振動子を外付けされて発振を行い、数ＭＨｚの発振信号を出力する。水晶発振回路２５２の発振周波数は発振回路２５１に対し高精度である。
【００６３】
選択制御回路２５３はポート２７３から供給される選択信号に基づいて発振回路２５１と水晶発振回路２５２のいずれか一方の出力する発振周波信号を選択しシステムクロックとしてフューエルゲージＩＣ２００の各部に供給すると共に分周器２５４に供給する。また、選択制御回路２５３はリセット信号ＲＳＴと制御信号ＣＮＴを生成している。ところで、選択制御回路２５３はポート２７３から選択信号が供給されない場合には例えば発振回路２５１の出力する発振周波信号を選択する。分周器２５４はシステムクロックを分周して各種クロックを生成しフューエルゲージＩＣ２００の各部に供給する。
【００６４】
電圧センサ２５５はポート２７４，２７５それぞれに外付けされるバッテリ３０１，３０２の電圧を検出し、アナログの検出電圧をマルチプレクサ２５８に供給する。温度センサ２５６はフューエルゲージＩＣ２００の環境温度を検出しアナログの検出温度をマルチプレクサ２５８に供給する。
【００６５】
ポート２７６，２７７には電流検出用の抵抗３０３の両端が接続されており、電流センサ２５７はポート２７６，２７７それぞれの電位差から抵抗３０３を流れる電流を検出しアナログの検出電流をマルチプレクサ２５８に供給する。
【００６６】
なお、ポート２７４が図１のアナログ回路用の電源端子Ｔｖ１に相当し、ポート２７６が図１のアナログ回路用の接地端子Ｔｇｎｄ１に相当する。
【００６７】
マルチプレクサ２５８は、アナログの検出電圧、アナログの検出温度、アナログの検出温度を順次選択してシグマ・デルタ変調器２５９に供給する。シグマ・デルタ変調器２５９は各検出値をシグマ・デルタ変換することでパルス密度変調信号を内部バスを通してＣＰＵ２１１に供給し、ＣＰＵ２１１にてデジタルフィルタ処理を行って検出電圧、検出温度、検出電流それぞれのデジタル化を行う。また、ＣＰＵ２１１は、バッテリの充放電電流を積算することによりバッテリ残量を算出する。この際検出温度は温度補正のために使用される。
【００６８】
上記のフューエルゲージＩＣ２００は、バッテリ３０１，３０２、電流検出用の抵抗３０３、レギュレータ・保護回路３０４、抵抗３０５及びスイッチ３０６と共に筐体３１０に収納されてバッテリパック３００が構成されている。バッテリパック３００の端子３１１にバッテリ３０１の正電極及びレギュレータ・保護回路３０４の電源入力端子が接続され、レギュレータ・保護回路３０４の電源出力端子がフューエルゲージＩＣ２００の電源Ｖｄｄのポート２３５（図１のデジタル回路用の電源端子Ｔｖ２に相当）が接続されている。端子３１２は抵抗３０５を介してレギュレータ・保護回路３０４の接地端子に接続されると共に、スイッチ３０６を介して電流検出用の抵抗３０３のポート２７７との接続点に接続されている。レギュレータ・保護回路３０４は、端子３１１，３１２間の電圧を安定化すると共に、この電圧が所定範囲外となった場合にスイッチ３０６を遮断して保護を行う。
【００６９】
また、電流検出用の抵抗３０３のポート２７６との接続点はフューエルゲージＩＣ２００の電源Ｖｓｓのポート２３６（図１のデジタル回路用のデジタル回路用の接地端子Ｔｇｎｄ２に相当）が接続される。バッテリパック３００の端子３１３，３１４にはフューエルゲージＩＣ２００のポート２３１，２３２が接続されている。
【００７０】
図１２は、図１１のバッテリパック３００を使用した携帯型電子機器の一実施形態のブロック図を示す。同図中、携帯型電子機器４００は、例えば携帯型パーソナルコンピュータ、デジタルスチルカメラ、携帯電話等の本体回路である。携帯型電子機器４００は、図６に示すＩ２Ｃ部２１７と同一構成のＩ２Ｃ部及びＣＰＵを有している。
【００７１】
バッテリパック３００の端子３１１〜３１４それぞれは携帯型電子機器４００の電源Ｖｄｄ，Ｖｓｓの端子４０１，４０２、及びクロックラインＬ１及びデータラインＬ２が接続される端子４０３，４０４に接続される。これにより、バッテリパック３００内のバッテリ３０１，３０２から携帯型電子機器４００に電源が供給される。
【００７２】
この場合、通常、携帯型電子機器４００がマスタ、フューエルゲージＩＣ２００がスレーブとして動作し、携帯型電子機器４００からの要求により、フューエルゲージＩＣ２００は算出したバッテリ残量を携帯型電子機器４００の通信装置４１０に応答する。
【図面の簡単な説明】
【００７３】
【図１】本発明の半導体集積回路装置としてのフューエルゲージＩＣの一実施形態のブロック構成図である。
【図２】ガードバンドの平面構成図である。
【図３】ガードバンドの断面構成図である。
【図４】フィルタ回路の等価回路図である。
【図５】フィルタ回路の分解斜視図である。
【図６】フィルタ回路の断面図である。
【図７】フィルタ回路の変形例の平面図である。
【図８】フィルタ回路の変形例の平面図である。
【図９】フィルタ回路の変形例の平面図である。
【図１０】本発明の半導体集積回路装置としてのフューエルゲージＩＣの他の実施形態のブロック構成図である。
【図１１】バッテリパックの一実施形態のブロック図である。
【図１２】図１１のバッテリパックを使用した携帯型電子機器の一実施形態のブロック図である。
【符号の説明】
【００７４】
１００  バッテリパックシステム
１１１  電池
１１２  フューエルゲージＩＣ
１２１  アナログ回路
１２２  デジタル回路
１２３  ガードバンド
１２４  フィルタ回路
１６１，１６２  配線パターン
１７１，１７２  導電パターン
１８１，１８２  絶縁層
１６３，１６４  スルーホール
１９１  絶縁孔
Ｌｖ  電源配線
Ｌｇｎｄ  接地配線
Ｌｖ１，Ｌｖ２ａ，Ｌｖ２ｂ  内部電源配線
Ｌｖ２ｃ  分岐内部電源配線
Ｌｇｎｄ１，Ｌｇｎｄ２ａ，Ｌｇｎｄ２ｂ  内部接地配線
Ｌｇｎｄ２ｃ  分岐内部接地配線
Ｔｖ１，Ｔｖ２  電源端子
Ｔｇｎｄ１，Ｔｇｎｄ２  接地端子
【図１】
0005135815.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005135815.tif 000008
【図８】
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【図９】
0005135815.tif 000010
【図１０】
0005135815.tif 000011
【図１１】
0005135815.tif 000012
【図１２】
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