(57)【特許請求の範囲】
【請求項１】
メモリセルと、前記メモリセルに接続されたビット線と、前記ビット線を電源電圧まで昇圧するプリチャージ回路と、前記メモリセルからのデータ読み出しに先立って前記ビット線を前記電源電圧よりも低い所定の電圧レベルまで降圧する降圧回路とを備えた半導体記憶装置において、前記降圧回路として複数の降圧回路が前記ビット線に接続され、前記複数の降圧回路が互いに異なる制御回路から生成される別々の降圧制御信号によって制御さるように構成され、
前記複数の降圧制御信号は、それぞれのアサートタイミング、ネゲートタイミングが互いに相違していることを特徴とする半導体記憶装置。
【請求項２】
メモリセルと、前記メモリセルに接続されたビット線と、前記ビット線を電源電圧まで昇圧するプリチャージ回路と、前記メモリセルからのデータ読み出しに先立って前記ビット線を前記電源電圧よりも低い所定の電圧レベルまで降圧する降圧回路とを備えた半導体記憶装置において、前記降圧回路として複数の降圧回路が前記ビット線に接続され、前記複数の降圧回路が互いに異なる制御回路から生成される別々の降圧制御信号によって制御されるように構成され、
前記複数の降圧回路は、そのうち少なくとも２つが異なる降圧能力のものであることを特徴とする半導体記憶装置。
【請求項３】
前記複数の降圧制御信号は、そのうちの少なくとも一部の降圧制御信号のパルス幅が互いに相違している請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記複数の降圧制御信号は、そのうちの少なくとも一部の降圧制御信号がインアクティブに固定可能とされている請求項１から請求項３までのいずれかに記載の半導体記憶装置。
【請求項５】
前記複数の降圧制御信号は、そのうちの少なくとも一部の降圧制御信号がモード制御信号によってアクティブとインアクティブとに切り替え可能とされている請求項１から請求項３までのいずれかに記載の半導体記憶装置。
【請求項６】
前記複数の降圧回路は、降圧開始制御信号によってオン・オフ制御されるスイッチング素子を介して前記ビット線に接続されている請求項１から請求項５までのいずれかに記載の半導体記憶装置。
【請求項７】
前記複数の降圧回路は、複数のビット線で共有されている請求項６に記載の半導体記憶装置。
【請求項８】
前記複数の降圧回路は、そのうち少なくとも２つが異なる降圧能力のものである請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルと、前記メモリセルに接続されたビット線と、前記ビット線を電源電圧まで昇圧するプリチャージ回路と、前記メモリセルからのデータ読み出しに先立って前記ビット線を前記電源電圧よりも低い所定の電圧レベルまで降圧する降圧回路とを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置において、データの読み出し速度の向上を図るために、読み出し動作に先立って電源電圧プリチャージのビット線を電源電圧よりも低い所定の電圧レベルまで降圧しておき、ビット線が電源電圧レベルからグランドレベルへ変化する時間を早めるという技術がある。ビット線の電源電圧レベルからグランドレベルへの変化は次段ゲートのＰＭＯＳトランジスタで検出されるが、ビット線の降圧レベルを検出用のトランジスタの動作領域以下にすると、貫通電流や誤読み出しが発生する。ビット線にセンスアンプやＰＭＯＳのクロスドライバが接続されている場合にも、同様に誤読み出しが起きる。したがって、ビット線の降圧レベルはＰＭＯＳトランジスタの閾値付近に設定する必要がある。
【０００３】
また、ビット線が電源電圧レベルにプリチャージされているＳＲＡＭ回路において、読み出し時または書き込み時の非選択カラムにおいて、ワード線起動と同時に、ビット線の電源電圧レベルの電荷がＳＲＡＭの“Ｌ”データを保持しているノードに流入する。この際、流入する電荷が多いと誤書き込みが起こる。誤書き込みに対する耐性のレベルを示す指標としてスタティックノイズマージン（Static Noise Margin）という指標がある。近年では、微細化によりスタティックノイズマージンが減少してきている。その対策として、ビット線の電源電圧レベルの電位を降圧して、ワード線起動時にビット線からメモリセルの“Ｌ”データを記憶しているノードに流入する電流を減らす技術がある。この際、ビット線降圧の程度が少ないと、上記原理により誤書き込みが起こる。逆に、降圧の程度が大きすぎると、ＳＲＡＭの“Ｈ”データを保持しているノードに流入するビット線の“Ｌ”レベルの電荷により、誤書き込みが起こる。したがって、ビット線をスタティックノイズマージンを確保できるレベルに降圧する必要がある。
【０００４】
以下に図１５を用いて従来の半導体記憶装置におけるビット線降圧の技術について説明する。図１５（ａ）は従来の技術における半導体記憶装置の構成を示す回路図、図１５（ｂ）はその動作を示すタイミングチャートである。
【０００５】
図１５（ａ）において、１１はＳＲＡＭのメモリセル、１２はプリチャージ回路、１３は読み出し回路、１４は降圧回路、ＢＬ，／ＢＬは相補型のビット線、ＷＬはワード線、ＰＣはプリチャージ制御信号、ＤＣは降圧制御信号、ＱＰ５１，ＱＰ５２，ＱＰ５３はプリチャージ回路１２を構成するＰＭＯＳトランジスタ、ＱＮ５１，ＱＮ５２は降圧回路１４を構成するＮＭＯＳトランジスタ、ＱＰ５４はＰＭＯＳトランジスタ、Ｉｎｖはインバータである。降圧回路１４は、ワード線ＷＬの起動に先立ってビット線ＢＬ，／ＢＬを降圧するために追加したものである。降圧トランジスタＱＮ５１，ＱＮ５２のドレインがビット線ＢＬ，／ＢＬに直接に接続され、ソースがグランドに接続され、ゲートがインバータＩｎｖを介してイコライズトランジスタＱＰ５４のゲートに接続されている。そのゲートは降圧制御信号ＤＣでドライブされるようになっている。
【０００６】
図１５（ｂ）に示すように、ワード線ＷＬの起動に先立ち、まずタイミングｔ５１において、プリチャージ制御信号ＰＣがネゲートされて“Ｈ”レベルとなりプリチャージトランジスタＱＰ５１，ＱＰ５２およびイコライズトランジスタＱＰ５３がオフし、ビット線ＢＬ，／ＢＬがフローティング状態になる。
【０００７】
次にタイミングｔ５２において、降圧制御信号ＤＣがアサートされて“Ｈ”レベルとなり、降圧回路１４における降圧トランジスタＱＮ５１，ＱＮ５２がオンになるとともに、イコライズトランジスタＱＰ５４がオンになり、ビット線ＢＬ，／ＢＬの電荷がディスチャージされ、ビット線ＢＬ，／ＢＬの電位が所定の電圧レベルに降圧される。所定の電圧レベルとしては、例えば、（ＶＤＤ−Ｖth）が考えられる。ここで、ＶＤＤはプリチャージに用いられる電源電圧、ＶthはＭＯＳトランジスタのしきい値電圧である。
【０００８】
次にタイミングｔ５３において、降圧制御信号ＤＣがネゲートされ“Ｌ”レベルになると、降圧トランジスタＱＮ５１，ＱＮ５２がオフになるとともに、イコライズトランジスタＱＰ５４がオフになり、ビット線ＢＬ，／ＢＬの降圧とイコライズが止まる。
【０００９】
次にタイミングｔ５４において、ワード線ＷＬがアサートされ、メモリセル１１からデータの読み出しが行われる。メモリセル１１に“０”が記憶されているときは、ビット線ＢＬからメモリセル１１へ電流が流れ込み、ビット線ＢＬの電位が低下し、相補ビット線／ＢＬは電位降下はない。このビット線ＢＬ＝“Ｌ”レベル、相補ビット線／ＢＬ＝“Ｈ”レベルが読み出し回路１４で“０”データと判断される。一方、メモリセル１１に“１”が記憶されているときは、相補ビット線／ＢＬからメモリセル１１へ電流が流れ込み、相補ビット線／ＢＬの電位が低下し、ビット線ＢＬは電位降下はない。このビット線ＢＬ＝“Ｈ”レベル、相補ビット線／ＢＬ＝“Ｌ”レベルが読み出し回路１４で“１”データと判断される。図１５（ｂ）において、ビット線ＢＬ，／ＢＬの電位の破線は、ビット線ＢＬであるか相補ビット線／ＢＬであるかに関係なく、電位が低下している様子を表している。
【００１０】
次にタイミングｔ５５において、ワード線ＷＬが“Ｌ”レベルとされ、データ読み出しが終了する。さらにタイミングｔ５６において、プリチャージ制御信号ＰＣがアサートされて“Ｌ”レベルに変化し、プリチャージトランジスタＱＰ５１，ＱＰ５２およびイコライズトランジスタＱＰ５３がオンとなるので、ビット線ＢＬ，／ＢＬが電源電圧にプリチャージされる。
【００１１】
上記において、ビット線ＢＬ，／ＢＬの降圧のレベルは、降圧制御信号ＤＣのパルス幅に応じて調整される。降圧レベルをΔＶ、降圧制御信号ＤＣのパルス幅をＴｗとすると、ΔＶ∝Ｔｗである。すなわち、降圧レベルΔＶは降圧制御信号ＤＣのパルス幅Ｔｗにほぼ比例する。
【特許文献１】特開平６−６８６７２号公報
【特許文献２】特開２００４−７９０７５号公報
【特許文献３】特開２００４−２２０６５２号公報
【特許文献４】特開２００７−５８９７９号公報
【非特許文献１】2006VLSI [Wordline & Bitline Pulsing Schemes for Improving SRAM Cell Stabilityin Low-Vcc 65nm CMOS Design]
【発明の開示】
【発明が解決しようとする課題】
【００１２】
一般的に、ビット線の降圧は、動作サイクルの始めにワード線の起動に先立って行われる。サイクルの始まりからワード線の起動までの時間は短いため、降圧トランジスタは微小なパルス幅をもつ降圧制御信号によって制御がなされる。上記の従来の技術においては、ビット線の降圧レベルΔＶは降圧トランジスタＱＮ５１，ＱＮ５２に入力される降圧制御信号ＤＣのパルス幅Ｔｗによってセンシティブに決定される。そのため、動作条件やデバイスばらつきに起因して降圧制御信号ＤＣのパルス幅Ｔｗが変動すると、降圧レベルΔＶに大きな差が生じ、誤動作を引き起こしてしまう。
【００１３】
本発明は、このような事情に鑑みて創作したものであり、動作条件やデバイスばらつきにかかわらず、ビット線の降圧レベルのばらつきを抑制し、データの読み出し・書き込みにおける誤動作を防止することができる半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【００１４】
本発明による半導体記憶装置は、メモリセルと、前記メモリセルに接続されたビット線と、前記ビット線を電源電圧まで昇圧するプリチャージ回路と、前記メモリセルからのデータ読み出しに先立って前記ビット線を前記電源電圧よりも低い所定の電圧レベルまで降圧する降圧回路とを備えた半導体記憶装置において、前記降圧回路として複数の降圧回路が前記ビット線に接続され、前記複数の降圧回路が互いに別々の降圧制御信号によって制御されるように構成されている。
【００１５】
降圧回路が単一であると、それに対する降圧制御信号も単一である。これだと、動作条件やデバイスばらつきに起因して降圧制御信号のパルス幅が変動すると、その影響が直接にビット線降圧レベルに作用する。これを回避する手段として、降圧回路を複数用意し、複数の降圧回路をビット線に接続する。この場合、降圧制御信号としては、複数の降圧回路に対して共通の降圧制御信号を用いる態様と、複数の降圧回路に対して互いに別々の降圧制御信号を用いる態様とがある。本発明の上記構成は、後者に相当する。
【００１６】
複数の降圧回路に対して共通単一の降圧制御信号を用いる態様の場合、動作条件やデバイスばらつきに起因してその単一の降圧制御信号のパルス幅が変動すると、その影響が直接にすべての降圧回路に作用する。単一の降圧制御信号のパルス幅が減少すると、すべての降圧回路において、降圧動作時間が同じ割合だけ減少する。すなわち、パルス幅がｋパーセント減少すると、すべての降圧回路で降圧レベルは等しくｋパーセントだけ減少する。また、単一の降圧制御信号のパルス幅が増加すると、すべての降圧回路において、降圧動作時間が同じ割合だけ増加する。すなわち、パルス幅がｋパーセント増加すると、すべての降圧回路で降圧レベルは等しくｋパーセントだけ増加する。したがって、複数の降圧回路に対して共通単一の降圧制御信号を用いる態様の場合は、降圧回路が単一の場合の従来の技術と実質的に変わらないものとなる。
【００１７】
これに対して、複数の降圧回路に対して互いに別々の降圧制御信号を用いる態様の本発明の上記構成においては、その複数の降圧制御信号が動作条件やデバイスばらつきに起因して、ある降圧制御信号のパルス幅は（ｋ−α1 ）パーセントの変化となり、ある降圧制御信号のパルス幅は（ｋ−α2）パーセントの変化となり、ある降圧制御信号のパルス幅は（ｋ＋α3 ）パーセントの変化となり、ある降圧制御信号のパルス幅は（ｋ＋α4 ）パーセントの変化となる。パルス幅はプラス側にもマイナス側にも変動する。ここで、α1 ，α2 ，α3 ，α4 は正の実数で、α1 ≠α2 、α3 ≠α4 である。すなわち、複数の降圧制御信号のパルス幅のばらつきがまちまちとなる。その結果として、複数の降圧回路の降圧動作時間がまちまちとなる。換言すれば、複数の降圧回路において、降圧動作が終了するタイミングがまちまちとなり、結果的に降圧動作が徐々にオフすることになる。よって、単一の降圧制御信号で制御する場合に比べ、ビット線の降圧レベルのばらつきを抑制することが可能となる。
【００１８】
上記構成の半導体記憶装置において、前記複数の降圧制御信号は、そのうちの少なくとも一部の降圧制御信号のパルス幅が互いに相違しているという態様がある。パルス幅の短い降圧制御信号で制御される降圧回路は、降圧動作が早めに終了する。パルス幅の長い降圧制御信号で制御される降圧回路は、その降圧動作の終了は遅くなる。複数の降圧制御信号のアサートタイミングをほぼ同一とすると、降圧開始初期では複数の降圧回路のすべてが動作状態にあるため、ビット線の降圧速度が速いものとなる。次いで、パルス幅の短い降圧制御信号がネゲート状態に変わり対応する降圧回路が動作停止し、動作している降圧回路はパルス幅の長い降圧制御信号で制御されるものに限られることになるため、ビット線の降圧速度が低下する。つまり、初期では目標の降圧レベルに向けて急速に接近し、次いでは緩やかに接近することになる。その結果、降圧レベルが目標レベルから大きく外れることが抑制され、ビット線の降圧レベルのばらつきが緩和される。
【００１９】
また上記構成の半導体記憶装置において、前記複数の降圧制御信号は、そのうちの少なくとも一部の降圧制御信号がインアクティブに固定可能とされているという態様がある。このように構成すれば、ＴＥＧ（Test Element Group）などの測定結果などに基づいて、インアクティブに固定する降圧制御信号を調整することにより、降圧能力を調整することが可能となる。
【００２０】
また上記構成の半導体記憶装置において、前記複数の降圧制御信号は、そのうちの少なくとも一部の降圧制御信号がモード制御信号によってアクティブとインアクティブとに切り替え可能とされているという態様がある。このように構成すれば、モード制御信号の切り替えによって、複数の降圧回路のうち一部の降圧回路をアクティブにしたり逆にインアクティブにすることが可能で、動作サイクル中に降圧レベルをダイナミックに調整することが可能となる。
【００２１】
また上記構成の半導体記憶装置において、前記複数の降圧制御信号は、それぞれのパルス幅が実質的に均等でかつアサートタイミング、ネゲートタイミングが互いに相違しているという態様がある。このように構成すれば、複数の降圧回路の動作タイミングをずらし、同時に動作している降圧回路の個数を調整することにより、降圧動作に起因する急激な電圧ドロップを抑えることが可能となる。
【００２２】
また上記構成の半導体記憶装置において、前記複数の降圧回路は、降圧開始制御信号によってオン・オフ制御されるスイッチング素子を介して前記ビット線に接続されているという態様がある。複数の降圧回路の１つ１つをビット線に直接に接続するとなると、ビット線につく容量が大きくなり、動作速度の高速化の妨げになる。これに対して、複数の降圧回路のそれぞれをスイッチング素子を介してビット線に接続しておけば、ビット線に直接に接続されるのはスイッチング素子の１つのみであるので、ビット線につく容量が小さくなり、動作速度の劣化を抑制することが可能となる。
【００２３】
上記のスイッチング素子に言及した半導体記憶装置において、前記複数の降圧回路は、複数のビット線で共有されているという態様がある。このように構成すれば、回路面積の削減が可能となる。
【００２４】
また上記構成の半導体記憶装置において、前記複数の降圧回路は、そのうち少なくとも２つが異なる降圧能力のものであるという態様がある。降圧能力が大きい降圧回路では、一定の時間における降圧レベルが大きくなる。降圧能力が小さい降圧回路では、一定の時間における降圧レベルが小さくなる。降圧能力を異にする複数の降圧回路を同時に動作させると、全体としての降圧レベルは個々の降圧回路の降圧レベルの総和となる。比較対照のため、複数の降圧回路がすべて同じ降圧能力Ｐをもっている場合を考える。降圧回路の個数を例えば３つとする。３つの降圧回路の合計の降圧能力は、Ｐ＋Ｐ＋Ｐ＝３・Ｐとなる。つまり、整数倍である。これに対して、複数の降圧回路が互いに異なる降圧能力Ｐと（１／２）Ｐと（１／４）Ｐとなっているとする。この場合の３つの降圧回路の合計の降圧能力は、Ｐ＋（１／２）Ｐ＋（１／４）Ｐ＝１．７５・Ｐとなる。すなわち、整数倍ではなく、小数点以下の倍数を含んだ倍率となる。重み付けされた処理である。これで明らかなように、降圧能力を異にする複数の降圧回路を用いることにより、ビット線の降圧レベル調整をより微小な単位で高精度に実現することが可能となる。
【００２５】
本発明は、上記構成のものに代えて次のような態様の半導体記憶装置も有効なものである。
【００２６】
すなわち、本発明による半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルが接続されたビット線と、前記ビット線を電源電圧まで昇圧するプリチャージ回路と、前記複数のメモリセルのいずれかからのデータ読み出しに先立って前記ビット線を前記電源電圧よりも低い所定の電圧レベルまで降圧する降圧回路とを備えた半導体記憶装置において、前記降圧回路として複数の降圧回路が前記ビット線に接続され、前記複数の降圧回路が前記ビット線に等間隔に分散されて接続されているものである。
【００２７】
降圧制御信号として複数の降圧回路に対して同一タイミングの降圧制御信号を用いる場合でも、複数の降圧回路をビット線に等間隔に分散させて配置することにより、ビット線上の位置に依存した降圧レベルの差を抑えることが可能となる。
【００２８】
上記構成の半導体記憶装置において、前記複数の降圧回路は、前記ビット線において上端部側と中央部と下端部側とに分散されて接続されているという態様がある。このように構成すれば、ビット線の位置に依存した降圧レベルのばらつきを緩和することが可能となる。
【００２９】
また上記構成の半導体記憶装置において、前記複数の降圧回路は、個々の降圧回路が前記ビット線において所定数のメモリセルの群からなるブロック単位に配置されているという態様がある。このように構成すれば、選択されたメモリセルが含まれるブロックの降圧回路のみをオンし、それ以外のブロックではオフ状態を保つことにより、不必要な降圧動作を回避し、低消費電力化を図ることが可能となる。
【発明の効果】
【００３０】
本発明によれば、動作条件やデバイスばらつきにかかわらず、ビット線の降圧レベルのばらつきを抑制し、データの読み出し・書き込みにおける誤動作を防止することができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明にかかわる半導体記憶装置の実施の形態を図面を用いて詳細に説明する。
【００３２】
（実施の形態１）
図１は本発明の実施の形態１における半導体記憶装置の構成を示すブロック図である。
【００３３】
ワード線ＷＬからのアクセスによって起動されるＳＲＡＭのメモリセル１における一対のアクセストランジスタのソースに相補型のビット線ＢＬ，／ＢＬが接続されている。ビット線ＢＬ，／ＢＬにはまた、イコライズ機能を伴うプリチャージ回路２、読み出し回路３および複数の降圧回路４が接続されている。複数の降圧回路４どうしは、互いに並列接続されている。
【００３４】
図２は図１におけるプリチャージ回路２と降圧回路４を具体的に示す回路図である。
【００３５】
プリチャージ回路２は、ＰＭＯＳトランジスタからなるプリチャージトランジスタＱＰ１，ＱＰ２とイコライズトランジスタＱＰ３を備えている。イコライズトランジスタＱＰ３は、ソース・ドレインがビット線ＢＬ，／ＢＬに接続され、ゲートにはプリチャージ制御信号ＰＣが印加されるように構成されている。プリチャージトランジスタＱＰ１は、ソースが高電位側電源に接続され、ドレインがビット線ＢＬに接続されている。プリチャージトランジスタＱＰ２は、ソースが高電位側電源に接続され、ドレインがビット線／ＢＬに接続されている。プリチャージトランジスタＱＰ１のゲートとプリチャージトランジスタＱＰ２のゲートが互いに接続され、さらにイコライズトランジスタＱＰ３のゲートにも接続されている。
【００３６】
複数の降圧回路４の段数をｎ段とする。１段目の降圧回路４は、ＮＭＯＳトランジスタからなる降圧トランジスタＱＮ１１，ＱＮ１２を有している。降圧トランジスタＱＮ１１のソースはグランドに接続され、ドレインはビット線ＢＬに接続されている。降圧トランジスタＱＮ１２のソースはグランドに接続され、ドレインはビット線／ＢＬに接続されている。降圧トランジスタＱＮ１１，ＱＮ１２のゲートどうしは互いに接続され、さらに降圧制御信号ＤＣ１が印加されるようになっている。ｎ段目の降圧回路４は、ＮＭＯＳトランジスタからなる降圧トランジスタＱＮｎ１，ＱＮｎ２を有している。降圧トランジスタＱＮｎ１のソースはグランドに接続され、ドレインはビット線ＢＬに接続されている。降圧トランジスタＱＮｎ２のソースはグランドに接続され、ドレインはビット線／ＢＬに接続されている。降圧トランジスタＱＮｎ１，ＱＮｎ２のゲートどうしは互いに接続され、さらに降圧制御信号ＤＣｎが印加されるようになっている。他の段の降圧回路４も同様の構成となっている。
【００３７】
次に、上記のように構成された本実施の形態の半導体記憶装置の動作を図３のタイミングチャートに従って説明する。
【００３８】
タイミングｔ０において、ロウアクティブのプリチャージ制御信号ＰＣはアサート状態にあり、降圧制御信号ＤＣ１〜ＤＣｎはネゲート状態にある。プリチャージ制御信号ＰＣが“Ｌ”レベルであるので、プリチャージトランジスタＱＰ１，ＱＰ２およびイコライズトランジスタＱＰ３はオン状態にある。したがって、ビット線ＢＬ，／ＢＬには電源電圧ＶＤＤが印加され、プリチャージが行われている。
【００３９】
ワード線ＷＬの起動（ｔ４）に先立ち、まずタイミングｔ１において、プリチャージ制御信号ＰＣがネゲートされて“Ｈ”レベルとなり、プリチャージトランジスタＱＰ１，ＱＰ２およびイコライズトランジスタＱＰ３がオフし、ビット線ＢＬ，／ＢＬは電源電圧ＶＤＤから切り離されフローティング状態になる。
【００４０】
次にタイミングｔ２において、複数の降圧制御信号ＤＣ１〜ＤＣｎがアサートされて“Ｈ”レベルになり、それまでオフ状態にあった降圧トランジスタＱＮ１１，ＱＮ１２…ＱＮｎ１，ＱＮｎ２がオンし、ビット線ＢＬ，／ＢＬの降圧が開始される。ビット線ＢＬ，／ＢＬの電位は、一定の時定数の下に降下し、所定の電圧レベル（例えば（ＶＤＤ−Ｖth））まで降圧される。
【００４１】
次にタイミングｔ３において、複数の降圧制御信号ＤＣ１〜ＤＣｎが“Ｌ”レベルとなり、降圧トランジスタＱＮ１１，ＱＮ１２…ＱＮｎ１，ＱＮｎ２がオフしグランドとの接続が断たれるので、ビット線ＢＬ，／ＢＬの降圧が止まる。
【００４２】
次にタイミングｔ４において、ワード線ＷＬが起動されて“Ｈ”レベルとなり、メモリセル１のデータの読み出しが行われる。この読み出し動作については、従来技術の場合と同様である。
【００４３】
次にタイミングｔ５において、ワード線ＷＬが“Ｌ”レベルとされ、データ読み出しが終了する。さらにタイミングｔ６において、プリチャージ制御信号ＰＣが“Ｌ”レベルに変化し、プリチャージトランジスタＱＰ１，ＱＰ２およびイコライズトランジスタＱＰ３がオンとなるので、ビット線ＢＬ，／ＢＬが電源電圧にプリチャージされる。
【００４４】
図４は図２の複数の降圧回路４に対して供給する降圧制御信号ＤＣ１〜ＤＣｎを生成する降圧制御回路５の構成を示す回路図である。
【００４５】
Ａ０はクロックＣＬＫと選択制御信号ＣＳとの論理積をとって、予備クロックＣＫを生成するＡＮＤゲートである。ＡＮＤゲートＡ０の出力端子には遅延回路Ｄ１〜Ｄｎが接続されている。遅延回路Ｄ１〜Ｄｎはそれぞれ奇数段のインバータから構成されている。ＡＮＤゲートＡ０の出力端子と遅延回路Ｄ１の出力端子がＡＮＤゲートＡ１の入力端子に接続されている。ＡＮＤゲートＡ０の出力端子と遅延回路Ｄｎの出力端子がＡＮＤゲートＡｎの入力端子に接続されている。他の段も同様の構成となっている。
【００４６】
ｎ個の遅延回路Ｄ１〜Ｄｎは同一の回路構成となっている。第１段目では、予備クロックＣＫが遅延回路Ｄ１で遅延反転された遅延反転パルスＣＫ１と予備クロックＣＫとの論理積がとられ、ＡＮＤゲートＡ１から降圧制御信号ＤＣ１が出力される。第ｎ段目では、予備クロックＣＫが遅延回路Ｄｎで遅延反転された遅延反転パルスＣＫｎと予備クロックＣＫとの論理積がとられ、ＡＮＤゲートＡｎから降圧制御信号ＤＣｎが出力される。他の段でも同様の動作となる。
【００４７】
ここで、比較対照のために、ｎ個の降圧制御信号ＤＣ１〜ＤＣｎの代わりに単一の降圧制御信号ＤＣ０のみを用いて、ｎ個の降圧回路４を共通に制御する場合を想定する。降圧制御信号ＤＣ０のパルス幅をＴ０とする。１つの降圧回路４において、パルス幅Ｔ０の降圧制御信号ＤＣ０による降下電圧をΔＶとする。ΔＶはＴ０に比例する。ｎ個の降圧回路４における降下電圧の合計は、ΔＶ×ｎであり、これはＴ０に比例する。降圧制御信号ＤＣ０のパルス幅Ｔ０にｋパーセントのずれが生じたとする。すると、ｎ個の降圧回路４における降下電圧の合計ΔＶ×ｎもｋパーセント変動する。つまり、パルス幅変動がそのまま降下電圧のずれに反映される。
【００４８】
これに対して、本実施の形態のようにｎ個の別々の降圧制御信号ＤＣ１〜ＤＣｎを生成し、それぞれによってｎ個の降圧回路４を制御する場合には、次のようになる。元の予備クロックＣＫのパルス幅がｋパーセントずれたとき、ｎ個の遅延回路Ｄ１〜Ｄｎでのずれは必ずしもすべての遅延回路Ｄ１〜Ｄｎで同じにはならない。遅延回路Ｄ１〜Ｄｎに個体差があるため、遅延回路Ｄ１では（ｋ±α1 ）パーセントのずれとなり、遅延回路Ｄ２では（ｋ±α2 ）パーセントのずれとなり、遅延回路Ｄ３では（ｋ±α3 ）パーセントのずれとなり、遅延回路Ｄ４では（ｋ±α4 ）パーセントのずれとなり、遅延回路Ｄｎでは（ｋ±αn ）パーセントのずれとなる。プラス側へずれる遅延回路の個数とマイナス側へずれる遅延回路の個数とは、一般的にほぼ同数となるはずである。すなわち、ｎ個の降圧制御信号ＤＣ１〜ＤＣｎにおいて、パルス幅が増加するものもあれば減少するものもある。その結果として、互いに並列接続されたｎ個の降圧回路４において、トータルとしては、元の予備クロックＣＫのパルス幅のずれによる影響が緩和されることになる。
【００４９】
すなわち、複数の降圧回路４を別々の降圧制御信号ＤＣ１〜ＤＣｎで制御する本実施の形態によれば、単一の降圧制御信号ＤＣ０で制御する場合に比べ、ビット線ＢＬ，／ＢＬの降圧レベルのばらつきを抑制することができる。
【００５０】
なお、降圧回路４のトランジスタサイズを同一にすれば、ビット線ＢＬ，／ＢＬにつくトランジスタの拡散容量を同一にできる。また、ドレインを共通化すれば、ビット線ＢＬ，／ＢＬにつく拡散容量を削減できる。
【００５１】
（実施の形態２）
本発明の実施の形態２における半導体記憶装置を図２、図４および図５を用いて説明する。図５は実施の形態２における半導体記憶装置の動作を示すタイミングチャートである。図４の降圧制御回路５のｎ個の遅延回路Ｄ１〜Ｄｎにおいて、遅延量に違いを持たせている。その結果として、ｎ個の降圧制御信号ＤＣ１〜ＤＣｎは、それぞれのパルス幅が多様になっている。その他の構成については、実施の形態１と同様であるので、説明を省略する。
【００５２】
次に、動作を説明する。
【００５３】
ｎ個の降圧制御信号ＤＣ１〜ＤＣｎのアサートタイミングをほぼ同一とする。降圧開始初期ではｎ個の降圧回路４のすべてが動作状態にあるため、ビット線ＢＬ，／ＢＬの降圧速度が速いものとなる。次いで、パルス幅の最も短い１番目の降圧制御信号ＤＣ１がネゲート状態に変わり対応する降圧回路４が動作停止する。結果、動作している降圧回路４の数は（ｎ−１）となり、ビット線ＢＬ，／ＢＬの降圧速度が少し低下する。以下同様に、降圧制御信号ＤＣｉはパルス幅の短いものから順次にネゲート状態となり、動作している降圧回路４の数が（ｎ−２），（ｎ−３）…のように減少し、ビット線ＢＬ，／ＢＬの降圧速度が少しずつ低下していく。
【００５４】
つまり、ビット線ＢＬ，／ＢＬの電圧レベルは、初期では目標レベルに向けて急速に接近し、次いでは緩やかに接近することになる。その結果、降圧レベルが目標レベルから大きく外れることが抑制され、ビット線の降圧レベルのばらつきが緩和される。その他の動作については、実施の形態１と同様であるので説明を省略する。
【００５５】
（実施の形態３）
本発明の実施の形態３における半導体記憶装置を図２、図６を用いて説明する。図６は実施の形態３における降圧制御回路５の構成を示す回路図である。
【００５６】
ｎ個の降圧制御信号ＤＣ１〜ＤＣｎのうち一部を“Ｌ”レベル固定とする。図示例では、第ｉないし第ｎの降圧制御信号ＤＣｉ〜ＤＣｎを“Ｌ”レベル固定している。そのために、ＡＮＤゲートＡｉ〜Ａｎにおいて、一方の入力をグランド接続としている。この場合、“Ｌ”レベル固定していない降圧制御信号ＤＣ１〜ＤＣｉ−１を用いて、実施の形態１で説明した動作方法によりビット線ＢＬ，／ＢＬが降圧される。
【００５７】
本実施の形態によれば、ＴＥＧ（Test Element Group）の測定結果などに基づいて、“Ｌ”レベル固定する降圧制御信号にバリエーションを持たせることにより、降圧能力を調整することが可能となる。
【００５８】
（実施の形態４）
本発明の実施の形態４における半導体記憶装置を図２、図７を用いて説明する。図７は実施の形態４における降圧制御回路５の構成を示す回路図である。
【００５９】
第ｉ段目のＡＮＤゲートＡｉから第ｎ段目のＡＮＤゲートＡｎにかけて３入力ＡＮＤゲートに構成され、それぞれにモード制御信号ＭＣが入力されている。モード制御信号ＭＣが“Ｌ”レベルに設定されているときは、第ｉ段目から第ｎ段目の降圧制御信号ＤＣｉ〜ＤＣｎは常に“Ｌ”レベル出力となる。逆に、モード制御信号ＭＣが“Ｈ”レベルに設定されているときは、第ｉ段目から第ｎ段目の降圧制御信号ＤＣｉ〜ＤＣｎは実施の形態１の場合と同様にパルス信号を出力する。すなわち、モード制御信号ＭＣの切り替えによって、ｎ個の降圧回路４のうち一部の降圧回路４をアクティブにしたり逆にインアクティブにすることが可能で、動作サイクル中に降圧レベルをダイナミックに調整することが可能となる。これは、例えば低電圧動作モードの場合に、モード制御信号ＭＣを“Ｈ”レベルにして、動作する降圧回路４の個数を増やすことにより、低電圧での降圧レベルの不足を調整することができる。
【００６０】
（実施の形態５）
本発明の実施の形態５における半導体記憶装置を図２、図８、図９を用いて説明する。図８は実施の形態５における降圧制御回路５の構成を示す回路図である。
【００６１】
ｎ個の遅延回路Ｄ１〜Ｄｎが直列に接続されている。第２の遅延回路Ｄ２から出力される第２の降圧制御信号ＤＣ２は、第１の降圧制御信号ＤＣ１を一定時間遅延させた信号、第３の遅延回路Ｄ３から出力される第３の降圧制御信号ＤＣ３は、第２の降圧制御信号ＤＣ２を一定時間遅延させた信号、第ｎの遅延回路Ｄｎから出力される第ｎの降圧制御信号ＤＣｎは、第（ｎ−１）の降圧制御信号ＤＣｎ−１を一定時間遅延させた信号である。ｎ個の降圧制御信号ＤＣ１〜ＤＣｎは、それぞれのパルス幅が実質的に均等でかつアサートタイミング、ネゲートタイミングが互いに相違している。
【００６２】
図９は本実施の形態の半導体記憶装置の動作を示すタイミングチャートである。ビット線ＢＬ，／ＢＬに対する降圧動作は、実施の形態１の場合と同様である。
【００６３】
本実施の形態によれば、複数の降圧回路４の動作タイミングをずらし、同時に動作している降圧回路４の個数が調整される。これにより、降圧動作に起因する急激な電圧ドロップを抑えることができる。
【００６４】
（実施の形態６）
図１０は本発明の実施の形態６における半導体記憶装置の構成を示す回路図である。
【００６５】
第１段目の降圧回路４は、ビット線ＢＬ側の降圧トランジスタＱＮ１１およびビット線／ＢＬ側の降圧トランジスタＱＮ１２を１段ずつとし、第２段目の降圧回路４では、ビット線ＢＬ側の降圧トランジスタＱＮ２１およびビット線／ＢＬ側の降圧トランジスタＱＮ２２を２段の直列接続とし、第３段目の降圧回路４では、ビット線ＢＬ側の降圧トランジスタＱＮ３１およびビット線／ＢＬ側の降圧トランジスタＱＮ３２を３段の直列接続としている。その他の構成要素については実施の形態１の図２と同一であるので同一の参照符号を付すにとどめ、その説明を省略する。ビット線ＢＬ，／ＢＬに対する降圧制御は、実施の形態１の場合と同様である。
【００６６】
降圧能力について、第１段目の降圧回路４の降圧能力をＰとすると、第２段目の降圧回路４の降圧能力は（１／２）Ｐ、第３段目の降圧回路４の降圧能力は（１／３）Ｐであり、全体としては降圧能力は１．８３Ｐとなる。
【００６７】
本実施の形態によれば、降圧トランジスタの直列段数を変えて降圧能力にバリエーションを持たせた複数の降圧回路を用いることにより、ビット線の降圧レベル調整をより微小な単位で高精度に実現することができる。すなわち、上述したばらつき緩和の効果をさらに高精度に実現できる。
【００６８】
なお、降圧トランジスタの直列段数を変えることに代えて、それぞれのトランジスタのゲート幅、ゲート長、閾値、基板バイアス電圧を変えるようにしてもよい。いずれも、降圧能力にバリエーションを持たせることにより、上述したばらつき緩和の効果をさらに高精度に実現できる。
【００６９】
（実施の形態７）
本発明の実施の形態７における半導体記憶装置を図１１、図１２、図１３を用いて説明する。
【００７０】
図１１は実施の形態７における半導体記憶装置の構成を示す回路図である。
【００７１】
ｎ個の降圧回路４はそれぞれがスイッチングトランジスタＱＮ４を介してビット線ＢＬに接続されているとともに、スイッチングトランジスタＱＮ５を介してビット線／ＢＬに接続されている。ｎ個の降圧回路４はいずれも１つのＮＭＯＳトランジスタから構成されている。すなわち、第１の降圧回路４は降圧トランジスタＱＮ４１から構成され、第２の降圧回路４は降圧トランジスタＱＮ４２から構成され、第ｎの降圧回路４は降圧トランジスタＱＮ４ｎから構成されている。ｎ個の降圧トランジスタＱＮ４１〜ＱＮ４ｎは、ドレインどうしが互いに接続され、ソースはグランドに接続され、ゲートには降圧制御信号ＤＦ１〜ＤＦｎが入力されるようになっている。並列接続されたｎ個の降圧トランジスタＱＮ４１〜ＱＮ４ｎはビット線ＢＬに対してスイッチングトランジスタＱＮ４を介して接続されている。スイッチングトランジスタＱＮ４のドレインはビット線ＢＬに接続され、ソースは並列接続の降圧トランジスタＱＮ４１〜ＱＮ４ｎのドレインに接続され、ゲートには降圧開始制御信号ＤＮが入力されるようになっている。ビット線／ＢＬに対してもスイッチングトランジスタＱＮ５を介してｎ個の降圧回路４が接続されている。メモリセル１、プリチャージ回路２、読み出し回路３については、実施の形態１の場合と同様のものになっている。
【００７２】
図１２は実施の形態７における降圧制御回路５の構成を示す回路図である。ＡＮＤゲートＡ０の出力端子から降圧開始制御信号ＤＮが出力されるようになっている。また、ＡＮＤゲートＡ０の出力端子にはｎ個の遅延回路Ｄ１〜Ｄｎが接続され、それぞれから降圧制御信号ＤＦ１〜ＤＦｎが出力されるようになっている。遅延回路Ｄ１〜Ｄｎのうちいくつかは遅延量が比較的小さく、別のいくつかは遅延量が大きくなっている。遅延量が小さい遅延回路をＤ１〜Ｄｉとし、遅延量が大きい遅延回路をＤｊ〜Ｄｎとする。
【００７３】
次に、上記のように構成された本実施の形態の半導体記憶装置の動作を図１３のタイミングチャートに従って説明する。
【００７４】
タイミングｔ４０において、ロウアクティブのプリチャージ制御信号ＰＣはアサート状態にあり、降圧開始制御信号ＤＮはネゲート状態にあり、ｎ個の降圧制御信号ＤＦ１〜ＤＦｎはアサート状態にある。降圧回路４におけるｎ個の降圧トランジスタＱＮ４１〜ＱＮ４ｎは降圧制御信号ＤＦ１〜ＤＦｎの“Ｈ”レベルによってオン状態となっている。ただし、降圧開始制御信号ＤＮが“Ｌ”レベルであり、スイッチングトランジスタＱＮ４がオフ状態にある。したがって、ビット線ＢＬ，／ＢＬはオン状態にあるプリチャージトランジスタＱＰ１，ＱＰ２を介して電源電圧ＶＤＤにプリチャージされている状態にある。
【００７５】
次にタイミングｔ４１において、プリチャージ制御信号ＰＣが“Ｈ”レベルになるとともに、降圧開始制御信号ＤＮが“Ｈ”レベルになる。結果、プリチャージトランジスタＱＰ１，ＱＰ２およびイコライズトランジスタＱＰ３がオフになり、ビット線ＢＬ，／ＢＬがフローティングになる。また、スイッチングトランジスタＱＮ４，ＱＮ５がオンになり、ビット線ＢＬ，／ＢＬの降圧が開始される。ビット線ＢＬの電荷は、ＯＮ状態にあるスイッチングトランジスタＱＮ４および互いに並列接続の降圧トランジスタＱＮ４１〜ＱＮ４ｎを介してグランドに放出される。
【００７６】
次にタイミングｔ４２において、降圧制御信号ＤＦ１〜ＤＦｉが“Ｌ”レベルとなって降圧トランジスタＱＮ４１〜ＱＮ４ｉがオフになる。降圧トランジスタＱＮｊ〜ＱＮ４ｎはオン状態を維持している。オン状態にある降圧トランジスタの数が減ったので、降圧の速度が落ちる。
【００７７】
次にタイミングｔ４３において、降圧制御信号ＤＦｊ〜ＤＦｎが“Ｌ”レベルとなって降圧トランジスタＱＮｊ〜ＱＮ４ｎがオフになり、降圧トランジスタＱＮ４１〜ＱＮ４ｎのすべてがオフ状態になるので、ビット線ＢＬ，／ＢＬの降圧が止まり、ビット線ＢＬ，／ＢＬが所定の電圧レベルまで降圧される。これ以降の動作については上記と同様であるので、説明を省略する。
【００７８】
本実施の形態においては、ｎ個の降圧回路４（降圧トランジスタＱＮ４１〜ＱＮ４ｎ）をビット線ＢＬ，／ＢＬに接続するのに、間にスイッチングトランジスタＱＮ４，ＱＮ５を介在させている。ビット線ＢＬに直接に接続されるのは、スイッチングトランジスタＱＮ４の１つのみであり、ビット線／ＢＬに直接に接続されるのは、スイッチングトランジスタＱＮ５の１つのみである。実施の形態１の場合には、ｎ個の降圧トランジスタＱＮ１１〜ＱＮｎ１がビット線ＢＬに直接に接続されている。ビット線／ＢＬには、ｎ個の降圧トランジスタＱＮ１２〜ＱＮｎ２が直接に接続されている。実施の形態１の場合、ビット線ＢＬ，／ＢＬにつくトランジスタの拡散容量が大きいことから、動作速度の高速化の妨げになる。これに対して、本実施の形態によれば、ビット線ＢＬに直接に接続されるのはスイッチングトランジスタＱＮ４の１つのみであり、ビット線／ＢＬに直接に接続されるのはスイッチングトランジスタＱＮ５の１つのみであるので、ビット線ＢＬ，／ＢＬにつくトランジスタの拡散容量が小さくなり、動作速度の劣化を抑制することができる。
【００７９】
また、実施の形態１の場合は図３に示すように降圧制御信号ＤＣ１〜ＤＣｎはパルス幅の小さいパルス信号となっている。これに対して、本実施の形態の場合は、降圧開始制御信号ＤＮと降圧制御信号ＤＦ１〜ＤＦｎの組み合わせで降圧回路４をオン・オフしているので、降圧制御信号ＤＦ１〜ＤＦｎはパルス幅の大きな信号でよい。パルス幅の小さいパルス信号の場合は、低電圧でパルスがつぶれてしまう可能性がある。これに対して、本実施の形態によれば、低電圧でパルスがつぶれてしまうことはない。
【００８０】
（実施の形態８）
図１４は本発明の実施の形態８におけるにおける半導体記憶装置の構成を示す回路図である。
【００８１】
第１の降圧回路４は、降圧トランジスタＱＮ４１が１段であり、第２の降圧回路４では、降圧トランジスタＱＮ４２を２段の直列接続とし、第３の降圧回路４では、降圧トランジスタＱＮ４３を３段の直列接続とし、第ｎの降圧回路４では、降圧トランジスタＱＮ４ｎをｎ段の直列接続としている。その他の構成要素については実施の形態７の図１１と同一であるので同一の参照符号を付すにとどめ、その説明を省略する。ビット線ＢＬ，／ＢＬに対する降圧動作は、実施の形態１の場合と同様である。
【００８２】
本実施の形態によれば、ｎ個の降圧回路４において、降圧トランジスタの直列段数を変えて降圧能力にバリエーションを持たせているので、上述したばらつき緩和の効果をさらに高精度に実現できる。
【００８３】
なお、降圧トランジスタの直列段数を変えることに代えて、それぞれのトランジスタのゲート幅、ゲート長、閾値、基板バイアス電圧を変えるようにしてもよい。いずれも、降圧能力にバリエーションを持たせることにより、上述したばらつき緩和の効果をさらに高精度に実現できる。
【００８４】
（実施の形態９）
本発明の実施の形態９における半導体記憶装置は、図１１、図１４に示す半導体記憶装置において、スイッチングトランジスタＱＮ４，ＱＮ５のソースから延在させた点線で示唆しているように、図示していない他のビット線ＢＬ，／ＢＬに対して、複数の降圧回路４…群を共通に接続したものである。この構成により、面積を削減することができる。
【００８５】
（実施の形態１０）
複数の降圧回路を同一の制御信号あるいは同一のタイミングの制御信号で制御する場合、ビット線に等間隔で降圧回路を配置することにより、ビット線の位置に依存した降圧レベルのばらつきを緩和できる。
【００８６】
（実施の形態１１）
複数の降圧回路を同一の制御信号あるいは同一のタイミングの制御信号で制御する場合、ビット線の上下、中央に降圧回路を配置することにより、ビット線の位置に依存した降圧レベルのばらつきを緩和できる。
【００８７】
（実施の形態１２）
同一ビット線上の複数のメモリセルからなるブロックのビット線毎に降圧回路を配置し、選択されたメモリセルが含まれるブロックの降圧回路のみをオンすることにより、不必要な降圧を回避し、低消費電力化を図ることができる。
【産業上の利用可能性】
【００８８】
本発明の技術は、動作条件やデバイスばらつきにかかわらず、ビット線の降圧レベルのばらつきを抑制し、データの読み出し・書き込みにおける誤動作を防止することができるので、特に低電圧で駆動されるＳＲＡＭ等の半導体記憶装置に有用である。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施の形態１における半導体記憶装置の構成を示すブロック図
【図２】本発明の実施の形態１における半導体記憶装置の詳しい構成を示す回路図
【図３】本発明の実施の形態１における半導体記憶装置の動作を示すタイミングチャート
【図４】本発明の実施の形態１における降圧制御回路の構成を示す回路図
【図５】本発明の実施の形態２における半導体記憶装置の動作を示すタイミングチャート
【図６】本発明の実施の形態３における降圧制御回路の構成を示す回路図
【図７】本発明の実施の形態４における降圧制御回路の構成を示す回路図
【図８】本発明の実施の形態５における降圧制御回路の構成を示す回路図
【図９】本発明の実施の形態５における半導体記憶装置の動作を示すタイミングチャート
【図１０】本発明の実施の形態６における半導体記憶装置の構成を示す回路図
【図１１】本発明の実施の形態７における半導体記憶装置の構成を示す回路図
【図１２】本発明の実施の形態７における降圧制御回路の構成を示す回路図
【図１３】本発明の実施の形態７における半導体記憶装置の動作を示すタイミングチャート
【図１４】本発明の実施の形態８における半導体記憶装置の構成を示す回路図
【図１５】従来の技術における半導体記憶装置の構成を示す回路図と動作を示すタイミングチャート
【符号の説明】
【００９０】
１  メモリセル
２  プリチャージ回路
３  読み出し回路
４  降圧回路
５  降圧制御回路
ＢＬ，／ＢＬ  ビット線
ＷＬ  ワード線
Ｄ１〜Ｄｎ  遅延回路
ＱＮ１１〜ＱＮｎ１，ＱＮ１２〜ＱＮｎ２，ＱＮ４１〜ＱＮ４ｎ  降圧トランジスタ
ＱＮ４，ＱＮ５  スイッチングトランジスタ
ＱＰ１，ＱＰ２  プリチャージトランジスタ
ＱＰ３  イコライズトランジスタ
ＰＣ  プリチャージ制御信号
ＤＣ１〜ＤＣｎ  降圧制御信号
ＤＦ１〜ＤＦｎ  降圧制御信号
ＤＮ  降圧開始制御信号
ＭＣ  モード制御信号
【図１】
0005165974.tif 000002
【図２】
0005165974.tif 000003
【図３】
0005165974.tif 000004
【図４】
0005165974.tif 000005
【図５】
0005165974.tif 000006
【図６】
0005165974.tif 000007
【図７】
0005165974.tif 000008
【図８】
0005165974.tif 000009
【図９】
0005165974.tif 000010
【図１０】
0005165974.tif 000011
【図１１】
0005165974.tif 000012
【図１２】
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【図１３】
0005165974.tif 000014
【図１４】
0005165974.tif 000015
【図１５】
0005165974.tif 000016