(57)【特許請求の範囲】
【請求項１】
入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子から出力電圧として出力するスイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチ素子と、
該スイッチ素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチ素子がオフして該インダクタへの充電が停止すると、該インダクタの放電を行う整流素子と、
前記出力電圧に比例した比例電圧と所定の基準電圧との電圧差を増幅する誤差増幅回路部と、
前記スイッチ素子を所定の周期でオン／オフ制御し、該誤差増幅回路部の出力電圧に応じて前記スイッチ素子のオン時間又はオフ時間を制御する制御回路部と、
前記出力電圧の変動を検出する出力電圧変動検出回路部と、
を備え、
前記制御回路部は、前記出力電圧変動検出回路部が前記誤差増幅回路部を介して得られる信号を用いて前記出力電圧の第１所定値以上の低下を検出すると、前記周期に関係なく前記スイッチ素子をオンさせることを特徴とするスイッチングレギュレータ。
【請求項２】
前記出力電圧変動検出回路部が前記出力電圧の第１所定値以上の低下を検出すると、前記スイッチ素子をオンさせるように前記誤差増幅回路部の出力電圧を変える補助回路部を備えることを特徴とする請求項１記載のスイッチングレギュレータ。
【請求項３】
入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子から出力電圧として出力するスイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチ素子と、
該スイッチ素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチ素子がオフして該インダクタへの充電が停止すると、該インダクタの放電を行う整流素子と、
前記出力電圧に比例した比例電圧と所定の基準電圧との電圧差を増幅する誤差増幅回路部と、
前記スイッチ素子を所定の周期でオン／オフ制御し、該誤差増幅回路部の出力電圧に応じて前記スイッチ素子のオン時間又はオフ時間を制御する制御回路部と、
前記出力電圧の変動を検出する出力電圧変動検出回路部と、
該出力電圧変動検出回路部が前記誤差増幅回路部を介して得られる信号を用いて前記出力電圧の第１所定値以上の低下を検出すると、前記スイッチ素子をオンさせるように前記誤差増幅回路部の出力電圧を変える補助回路部と、
を備えることを特徴とするスイッチングレギュレータ。
【請求項４】
前記誤差増幅回路部は、
前記比例電圧と基準電圧が対応する入力端に入力された差動増幅回路部と、
該差動増幅回路部の出力信号を増幅する少なくとも１つの増幅回路からなる増幅回路部と、
を備え、
前記出力電圧変動検出回路部は、前記差動増幅回路部の出力信号から前記出力電圧の変動の検出を行うことを特徴とする請求項１記載のスイッチングレギュレータ。
【請求項５】
前記誤差増幅回路部は、
前記比例電圧と基準電圧が対応する入力端に入力された差動増幅回路部と、
該差動増幅回路部の出力信号を増幅する少なくとも１つの増幅回路からなる増幅回路部と、
を備え、
前記出力電圧変動検出回路部は、前記差動増幅回路部の出力信号から前記出力電圧の変動の検出を行うことを特徴とする請求項２又は３記載のスイッチングレギュレータ。
【請求項６】
前記出力電圧変動検出回路部は、
前記差動増幅回路部の出力信号を増幅して出力する信号増幅回路部と、
該信号増幅回路部の出力信号を２値化する２値化回路部と、
を備え、
前記信号増幅回路部は、前記増幅回路部よりも利得が小さいことを特徴とする請求項４又は５記載のスイッチングレギュレータ。
【請求項７】
前記信号増幅回路部は、応答速度が前記誤差増幅回路部よりも速く、出力信号のスルーレートが前記誤差増幅回路部よりも大きいことを特徴とする請求項６記載のスイッチングレギュレータ。
【請求項８】
前記補助回路部は、前記出力電圧変動検出回路部が前記出力電圧の第１所定値以上の低下を検出すると、前記差動増幅回路部の出力電圧に応じた電圧値だけ前記誤差増幅回路部の出力電圧を変えることを特徴とする請求項５記載のスイッチングレギュレータ。
【請求項９】
前記補助回路部は、
所定の定電流を供給する定電流源と、
前記出力電圧変動検出回路部からの出力信号に応じて、該定電流源からの定電流を、前記誤差増幅回路部を構成する所定の増幅回路の出力端に出力するスイッチ手段と、
を備え、
前記スイッチ手段は、前記出力電圧変動検出回路部から、前記出力電圧の第１所定値以上の低下を検出したことを示す信号が入力されると、前記定電流源からの定電流を前記所定の増幅回路の出力端に出力することを特徴とする請求項８記載のスイッチングレギュレータ。
【請求項１０】
前記出力電圧変動検出回路部は、前記差動増幅回路部の出力信号を増幅して出力する信号増幅回路部を備え、前記定電流源は、前記信号増幅回路部の出力電圧に応じた電流を生成して出力することを特徴とする請求項９記載のスイッチングレギュレータ。
【請求項１１】
前記制御回路部は、前記出力電圧変動検出回路部から、前記出力電圧の第１所定値以上の低下を検出したことを示す信号が出力されると、前記周期に関係なく前記スイッチ素子をオンさせた後、前記スイッチ素子を該周期でオン／オフ制御する信号に同期して、前記周期に関係なく前記スイッチ素子をオンさせる動作を解除して、前記スイッチ素子を所定の周期でオン／オフ制御することを特徴とする請求項１、２、３、４、５、６、７、８、９又は１０記載のスイッチングレギュレータ。
【請求項１２】
前記制御回路部は、前記出力電圧変動検出回路部から、前記出力電圧の第１所定値以上の低下を検出したことを示す信号が出力されると、前記周期に関係なく前記スイッチ素子をオンさせた後、前記誤差増幅回路部の出力電圧が第２所定値を超えると、前記周期に関係なく前記スイッチ素子をオンさせる動作を解除して、前記スイッチ素子を所定の周期でオン／オフ制御することを特徴とする請求項１、２、３、４、５、６、７、８、９又は１０記載のスイッチングレギュレータ。
【請求項１３】
前記制御回路部は、前記インダクタに流れるインダクタ電流の検出を行い、該検出したインダクタ電流が第３所定値を超えると、前記出力電圧変動検出回路部の検出結果を無効にすることを特徴とする請求項１２記載のスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングレギュレータに関し、特に、安定化した電圧を電子機器に供給する電流モード制御型のスイッチングレギュレータに関する。
【背景技術】
【０００２】
図１２は、従来の電流モード制御型スイッチングレギュレータの回路例を示した図であり、図１３は、図１２のスイッチングレギュレータ１００の各信号の波形例を示したタイミングチャートである。
図１２のスイッチングレギュレータ１００は、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の電圧に降圧して出力端子ＯＵＴから出力電圧Ｖｏとして出力する。電流検出回路１０１は、インダクタ電流ｉ１０１を電圧に変換して電流検出電圧Ｖｉとして出力する。
【０００３】
出力電圧Ｖｏが低下すると、誤差増幅回路１０４の出力電圧である誤差電圧Ｖｅの電圧が上昇する。このため、電流検出電圧Ｖｉが誤差電圧Ｖｅを超えるまでに要する時間が長くなることから、スイッチ素子Ｍ１０１のオン時間が長くなり、出力電圧Ｖｏを上昇させる。逆に出力電圧Ｖｏが低下した場合は、スイッチ素子Ｍ１０１のオン時間が短くなるので出力電圧Ｖｏは低下する。このように、出力電圧Ｖｏの電圧変動に応じて、スイッチ素子Ｍ１０１と同期整流用のスイッチ素子Ｍ１０２を相補的にオン／オフ制御する時間を制御することによって、出力電圧Ｖｏを所定の電圧になるように制御する。
【０００４】
一方、図１２で示したような同期整流方式の電流モード制御型スイッチングレギュレータでは、出力電流ｉｏが急峻に変動すると、誤差増幅回路１０４からなるフィードバック制御系の応答遅れによって出力電圧Ｖｏが大きく変動するという問題があった。具体的には、図１３の時刻Ｔ０に示すように、出力電流ｉｏが急激に増加すると、該変動分に応じて出力コンデンサＣ１０１から負荷１１０に電荷が供給され、出力電圧Ｖｏが低下する。出力電圧Ｖｏが低下すると、誤差電圧Ｖｅが上昇してスイッチ素子Ｍ１０１のオン時間が長くなる。すなわち、インダクタ電流ｉ１０１のピーク電流値を増加させるように制御されるが、誤差増幅回路１０４に設けられた位相補償回路等によって、誤差増幅回路１０４では出力応答遅れが発生していた。このため、誤差電圧Ｖｅの変化が遅れ、出力電圧Ｖｏが大幅に低下していた。
【０００５】
このように出力電圧Ｖｏが大きく変動すると、出力端子ＯＵＴに接続された負荷１１０の動作保証電圧を下回り、負荷１１０に不具合が発生する可能性があった。そこで、出力電流ｉｏの急峻な変化に対して、出力電圧Ｖｏの応答速度を向上させるものとして、出力電流が急峻に変動すると、フィードフォワード回路が該出力電流の変化分を検出し、該変化分をインダクタ電流の検出信号に加算することで、出力電流の急峻な変動に対してインダクタ電流が速やかに変化して、出力電圧の変動を小さくするものがあった（例えば、特許文献１参照。）。また、他の方法として、出力電圧を時間微分する微分回路により出力電圧の急峻な変動を検出し、該微分回路の出力電圧を誤差増幅回路の誤差電圧に加算することで、誤差増幅回路の応答遅れを補い出力電圧の変動を抑えるようにしたものがあった（例えば、特許文献２参照。）。
【特許文献１】特開２００２−２８１７４２号公報
【特許文献２】特開２００５−４５９４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前者の方法では、フィードフォワード回路で出力電流の変化分を検出するには少なくとも負荷と直列に電流検出用の部品、例えば抵抗器が必要となり、実装面積やコストが増大するという問題があった。
また、前記２つの方法のいずれの場合においても、スイッチ素子がオフしたときに出力電圧の変動を検出した場合は、次にスイッチ素子がオンするまでの間は、何ら対策を施すことができないため、出力電圧が低下してしまうという問題があった。
【０００７】
特に、近年では省電力化が進み、電子機器が休止状態の場合は、スイッチングレギュレータのスイッチング周波数を下げて、消費電力の削減を図るケースが多くなった。この結果、休止状態から動作状態に移行する際には、負荷電流が数μＡから数百ｍＡに急増するケースが生じてきた。しかし、前記のように、スイッチング周波数を低下させていることから、出力電流の増加に伴って出力電圧が低下してから次にスイッチ素子がオンするまでにかなりの時間を要する場合があり、より出力電圧の低下が大きくなるという問題があった。
【０００８】
本発明は、このような問題を解決するためになされたものであり、所定値以上の出力電圧の低下を検出すると直ちに出力電圧の安定化動作を行うことができるスイッチングレギュレータを得ることを目的とする。
【課題を解決するための手段】
【０００９】
この発明に係るスイッチングレギュレータは、入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子から出力電圧として出力するスイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチ素子と、
該スイッチ素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチ素子がオフして該インダクタへの充電が停止すると、該インダクタの放電を行う整流素子と、
前記出力電圧に比例した比例電圧と所定の基準電圧との電圧差を増幅する誤差増幅回路部と、
前記スイッチ素子を所定の周期でオン／オフ制御し、該誤差増幅回路部の出力電圧に応じて前記スイッチ素子のオン時間又はオフ時間を制御する制御回路部と、
前記出力電圧の変動を検出する出力電圧変動検出回路部と、
を備え、
前記制御回路部は、前記出力電圧変動検出回路部が前記誤差増幅回路部を介して得られる信号を用いて前記出力電圧の第１所定値以上の低下を検出すると、前記周期に関係なく前記スイッチ素子をオンさせるものである。
【００１０】
また、前記出力電圧変動検出回路部が前記出力電圧の第１所定値以上の低下を検出すると、前記スイッチ素子をオンさせるように前記誤差増幅回路部の出力電圧を変える補助回路部を備えるようにしてもよい。
【００１１】
また、この発明に係るスイッチングレギュレータは、入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子から出力電圧として出力するスイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチ素子と、
該スイッチ素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチ素子がオフして該インダクタへの充電が停止すると、該インダクタの放電を行う整流素子と、
前記出力電圧に比例した比例電圧と所定の基準電圧との電圧差を増幅する誤差増幅回路部と、
前記スイッチ素子を所定の周期でオン／オフ制御し、該誤差増幅回路部の出力電圧に応じて前記スイッチ素子のオン時間又はオフ時間を制御する制御回路部と、
前記出力電圧の変動を検出する出力電圧変動検出回路部と、
該出力電圧変動検出回路部が前記誤差増幅回路部を介して得られる信号を用いて前記出力電圧の第１所定値以上の低下を検出すると、前記スイッチ素子をオンさせるように前記誤差増幅回路部の出力電圧を変える補助回路部と、
を備えるものである。
【００１２】
具体的には、前記誤差増幅回路部は、
前記比例電圧と基準電圧が対応する入力端に入力された差動増幅回路部と、
該差動増幅回路部の出力信号を増幅する少なくとも１つの増幅回路からなる増幅回路部と、
を備え、
前記出力電圧変動検出回路部は、前記差動増幅回路部の出力信号から前記出力電圧の変動の検出を行うようにした。
【００１３】
また、前記出力電圧変動検出回路部は、
前記差動増幅回路部の出力信号を増幅して出力する信号増幅回路部と、
該信号増幅回路部の出力信号を２値化する２値化回路部と、
を備え、
前記信号増幅回路部は、前記増幅回路部よりも利得が小さくなるようにした。
【００１４】
また、前記信号増幅回路部は、応答速度が前記誤差増幅回路部よりも速く、出力信号のスルーレートが前記誤差増幅回路部よりも大きくなるようにした。
【００１５】
また、前記補助回路部は、前記出力電圧変動検出回路部が前記出力電圧の第１所定値以上の低下を検出すると、前記差動増幅回路部の出力電圧に応じた電圧値だけ前記誤差増幅回路部の出力電圧を変えるようにした。
【００１６】
具体的には、前記補助回路部は、
所定の定電流を供給する定電流源と、
前記出力電圧変動検出回路部からの出力信号に応じて、該定電流源からの定電流を、前記誤差増幅回路部を構成する所定の増幅回路の出力端に出力するスイッチ手段と、
を備え、
前記スイッチ手段は、前記出力電圧変動検出回路部から、前記出力電圧の第１所定値以上の低下を検出したことを示す信号が入力されると、前記定電流源からの定電流を前記所定の増幅回路の出力端に出力するようにした。
【００１７】
この場合、前記出力電圧変動検出回路部は、前記差動増幅回路部の出力信号を増幅して出力する信号増幅回路部を備え、前記定電流源は、前記信号増幅回路部の出力電圧に応じた電流を生成して出力するようにした。
【００１８】
また、前記制御回路部は、前記出力電圧変動検出回路部から、前記出力電圧の第１所定値以上の低下を検出したことを示す信号が出力されると、前記周期に関係なく前記スイッチ素子をオンさせた後、前記スイッチ素子を該周期でオン／オフ制御する信号に同期して、前記周期に関係なく前記スイッチ素子をオンさせる動作を解除して、前記スイッチ素子を所定の周期でオン／オフ制御するようにした。
【００１９】
また、前記制御回路部は、前記出力電圧変動検出回路部から、前記出力電圧の第１所定値以上の低下を検出したことを示す信号が出力されると、前記周期に関係なく前記スイッチ素子をオンさせた後、前記誤差増幅回路部の出力電圧が第２所定値を超えると、前記周期に関係なく前記スイッチ素子をオンさせる動作を解除して、前記スイッチ素子を所定の周期でオン／オフ制御するようにしてもよい。
【００２０】
また、前記制御回路部は、前記インダクタに流れるインダクタ電流の検出を行い、該検出したインダクタ電流が第３所定値を超えると、前記出力電圧変動検出回路部の検出結果を無効にするようにした。
【発明の効果】
【００２１】
本発明のスイッチングレギュレータによれば、出力電圧変動検出回路部を設けることによって、出力電圧の低下を早期に検出することができ、出力電圧変動検出回路部が前記出力電圧の第１所定値以上の低下を検出すると、前記スイッチ素子を直ちにオンさせたり、及び／又は前記スイッチ素子をオンさせるように前記誤差増幅回路部の出力電圧を変えるようにしたことから、出力電圧の大幅な低下を抑制することができる。
【００２２】
前記出力電圧変動検出回路部が前記出力電圧の第１所定値以上の低下を検出すると、前記差動増幅回路部の出力電圧に応じた電圧値だけ前記誤差増幅回路部の出力電圧を変えるようにしたことから、誤差増幅回路部の出力電圧の変動幅を適正な電圧範囲に制御することができる。
【００２３】
更に、前記インダクタに流れるインダクタ電流の検出を行い、該検出したインダクタ電流を電圧に変換した値が前記誤差増幅回路部の出力電圧を超えると、前記出力電圧変動検出回路部の検出結果を無効にしたことから、負荷が通常動作を行っていて、スイッチングレギュレータのクロック周波数が高く、高速応答が可能な状態では、誤差増幅回路部の出力電圧が不要に変動することをなくすことができ、安定した動作を行うことができる。
【発明を実施するための最良の形態】
【００２４】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるスイッチングレギュレータの回路例を示した図である。
図１のスイッチングレギュレータ１は、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に降圧して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷２０に出力する電流モード制御型の降圧型スイッチングレギュレータをなしている。
【００２５】
スイッチングレギュレータ１は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなるスイッチングトランジスタＭ１と、ＮＭＯＳトランジスタからなる同期整流用トランジスタＭ２と、インダクタＬ１と、出力コンデンサＣ１と、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２とを備えている。また、スイッチングレギュレータ１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、前記分圧電圧Ｖｆｂと該基準電圧Ｖｒｅｆとの電圧比較を行い、該電圧差を増幅して誤差電圧Ｖｅを生成し出力する誤差増幅回路３と、インダクタＬ１を流れるインダクタ電流ｉＬを検出して電圧に変換し出力する電流検出回路４と、電流検出回路４の出力電圧である電流検出電圧Ｖｉと誤差電圧Ｖｅとの電圧比較を行うコンパレータ５とを備えている。
【００２６】
更に、スイッチングレギュレータ１は、所定のクロック信号ＣＬＫを生成して出力する発振回路６と、ＯＲ回路７と、出力電圧変動検出回路８と、エッジ抽出回路９と、定電流源１０と、スイッチＳＷ１と、ＯＲ回路７の出力信号Ｓｅｔでセットされ、コンパレータ５の出力信号ＲｓｔでリセットされるＲＳフリップフロップ回路１１と、ＲＳフリップフロップ回路１１の非反転出力端Ｑから出力される信号の信号レベルを反転させるインバータ１２とを備えている。
【００２７】
なお、スイッチングトランジスタＭ１はスイッチ素子を、同期整流用トランジスタＭ２は整流素子を、誤差増幅回路３は誤差増幅回路部を、出力電圧変動検出回路８は出力電圧変動検出回路部を、定電流源１０及びスイッチＳＷ１は補助回路部をそれぞれなす。また、電流検出回路４、コンパレータ５、発振回路６、ＯＲ回路７、エッジ抽出回路９、ＲＳフリップフロップ回路１１及びインバータ１２は制御回路部をなす。また、スイッチングレギュレータ１において、インダクタＬ１及び出力コンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１及び／又は同期整流用トランジスタＭ２、インダクタＬ１並びに出力コンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよい。
【００２８】
入力端子ＩＮと接地電圧ＧＮＤとの間にはスイッチングトランジスタＭ１と同期整流用トランジスタＭ２が直列に接続され、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２との接続部と、出力端子ＯＵＴとの間にインダクタＬ１が接続されている。出力端子ＯＵＴと接地電圧ＧＮＤとの間には、抵抗Ｒ１及びＲ２の直列回路と出力コンデンサＣ１が並列に接続されている。抵抗Ｒ１と抵抗Ｒ２との接続部の電圧である分圧電圧Ｖｆｂは誤差増幅回路３の反転入力端に入力され、誤差増幅回路３の非反転入力端には基準電圧Ｖｒｅｆが入力されている。また、コンパレータ５の反転入力端には、誤差増幅回路３からの誤差電圧Ｖｅが入力され、コンパレータ５の非反転入力端には電流検出回路４からの電流検出電圧Ｖｉが入力されている。
【００２９】
入力電圧Ｖｉｎと、誤差増幅回路３の出力端とコンパレータ５の反転入力端との接続部との間には定電流源１０とスイッチＳＷ１が直列に接続されており、出力電圧変動検出回路８には、誤差増幅回路３を構成する差動増幅回路部の出力信号が入力されている。出力電圧変動検出回路８は、入力された信号から出力電圧Ｖｏｕｔの変動を検出し、該検出結果を示す信号ＩＭＳＷを生成して、スイッチＳＷ１の制御電極及びエッジ抽出回路９にそれぞれ出力する。エッジ抽出回路９は、入力された信号ＩＭＳＷの立ち上がりエッジを検出し、該検出結果を示す信号Ａｐを生成してＯＲ回路７の一方の入力端に出力する。
【００３０】
ＯＲ回路７の他方の入力端には発振回路６からの所定のクロック信号ＣＬＫが入力され、ＯＲ回路７から出力されたセットパルス信号ＳｅｔはＲＳフリップフロップ回路１１のセット入力端Ｓに入力される。また、ＲＳフリップフロップ回路１１のリセット入力端Ｒにはコンパレータ５から出力されたリセットパルス信号Ｒｓｔが入力され、ＲＳフリップフロップ回路１１の非反転出力端Ｑから出力された信号は、インバータ１２で信号レベルが反転され信号ＳｇとしてスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２の各ゲートにそれぞれ入力される。
【００３１】
このような構成において、図２は、図１のスイッチングレギュレータ１における各信号の波形例を示したタイミングチャートである。図２を参照しながら、図１のスイッチングレギュレータ１の動作について説明する。
誤差増幅回路３は、入力された分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆとの電圧差を増幅して誤差電圧Ｖｅを生成し出力する。コンパレータ５は、誤差電圧Ｖｅと電流検出回路４からの電流検出電圧Ｖｉとの電圧比較を行い、該比較結果を示す信号であるリセットパルス信号Ｒｓｔを生成してＲＳフリップフロップ回路１１のリセット入力端Ｒに出力する。
【００３２】
一方、出力電圧変動検出回路８は、誤差増幅回路３を構成する前段の差動増幅回路部から出力された信号を誤差増幅回路３を構成する後段の増幅回路部よりも高速に増幅する。出力電圧変動検出回路８は、該増幅して生成した信号の電圧が所定値を超えると、ハイレベルの信号ＩＭＳＷを生成して出力し、該所定値以下である場合はローレベルの信号ＩＭＳＷを生成して出力する。エッジ抽出回路９は、入力された信号ＩＭＳＷがハイレベルになったときの立ち上がりエッジの検出を行い、該立ち上がりエッジを検出すると所定のパルス幅のパルス信号を生成し信号Ａｐとして出力する。ＯＲ回路７は、信号Ａｐがローレベルのときはクロック信号ＣＬＫを、信号Ａｐがハイレベルのときはハイレベルの信号をそれぞれセットパルス信号ＳｅｔとしてＲＳフリップフロップ回路１１のセット入力端Ｓに出力する。
【００３３】
コンパレータ５は、電流検出電圧Ｖｉが誤差電圧Ｖｅ以下である場合はローレベルの信号を出力する。この場合、ＲＳフリップフロップ回路１１は、ＯＲ回路７から出力されたセットパルス信号Ｓｅｔがハイレベルのときはハイレベルの信号を、ＯＲ回路７から出力されたセットパルス信号Ｓｅｔがローレベルのときはローレベルの信号をそれぞれ非反転出力端Ｑから出力する。ＲＳフリップフロップ回路１１の非反転出力端Ｑからハイレベルの信号が出力されると、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２の各ゲートにローレベルの信号Ｓｇがそれぞれ入力され、スイッチングトランジスタＭ１がオンして導通状態になると共に同期整流用トランジスタＭ２がオフして遮断状態になる。このため、インダクタＬ１と平滑コンデンサＣ１との直列回路に入力電圧Ｖｉｎが印加され、インダクタ電流ｉＬは時間の経過と共に直線的に増加し、電流検出回路４からの電流検出電圧Ｖｉも直線的に上昇する。インダクタ電流ｉＬが出力電流ｉｏｕｔよりも大きくなると、出力コンデンサＣ１に電荷が蓄積され、出力電圧Ｖｏｕｔが上昇する。
【００３４】
また、ＲＳフリップフロップ回路１１の非反転出力端Ｑからローレベルの信号が出力されると、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２の各ゲートにハイレベルの信号Ｓｇがそれぞれ入力され、スイッチングトランジスタＭ１がオフして遮断状態になると共に同期整流用トランジスタＭ２がオンして導通状態になる。このため、インダクタＬ１に蓄えられていたエネルギーが放出され、これに伴って、インダクタ電流ｉＬは時間の経過と共に直線的に減少し、インダクタ電流ｉＬが出力電流ｉｏｕｔよりも小さくなると、出力コンデンサＣ１から負荷２０へ電力が供給され、出力電圧Ｖｏｕｔが低下する。
また、コンパレータ５は、電流検出電圧Ｖｉが誤差電圧Ｖｅを超えると、ハイレベルのリセットパルス信号Ｒｓｔを出力してＲＳフリップフロップ回路１１をリセットする。ＲＳフリップフロップ回路１１は、ハイレベルのリセットパルス信号Ｒｓｔが入力されている間は、セットパルス信号Ｓｅｔの信号レベルに関係なく非反転出力端Ｑをローレベルにし、前記と同様の動作が行われて出力電圧Ｖｏｕｔが低下する。
【００３５】
出力電圧Ｖｏｕｔが低下すると、誤差増幅回路３からの誤差電圧Ｖｅが上昇するため、電流検出電圧Ｖｉが誤差電圧Ｖｅを超えるまでの時間が長くなることからスイッチングトランジスタＭ１がオンする時間が長くなり、出力電圧Ｖｏｕｔを上昇させる。逆に、出力電圧Ｖｏｕｔが上昇した場合は、スイッチングトランジスタＭ１のオン時間が短くなって出力電圧Ｖｏｕｔは低下する。このように、出力電圧Ｖｏｕｔの電圧変動に応じてスイッチングトランジスタＭ１と同期整流用トランジスタＭ２を相補的にオン／オフ制御する時間を制御することで、出力電圧Ｖｏｕｔが所定の電圧に安定化される。
【００３６】
ここで、時刻Ｔ０で出力電流ｉｏｕｔが急激に増加すると、出力電圧Ｖｏｕｔが低下する。出力電圧変動検出回路８は、誤差増幅回路３から入力される信号から高速に出力電圧Ｖｏｕｔの電圧変化を増幅し、該変化量が第１所定値以上になると、出力信号ＩＭＳＷをハイレベルに立ち上げる。出力信号ＩＭＳＷがハイレベルになると、エッジ抽出回路９は該ハイレベルのエッジを検出してハイレベルの短いパルス信号Ａｐを生成して出力する。該パルス信号Ａｐは、ＯＲ回路７を通って、ＲＳフリップフロップ回路１１のセット入力端Ｓに入力され、ＲＳフリップフロップ回路１１は非反転出力端Ｑをハイレベルにし、スイッチトランジスタＭ１をオンさせると共に同期整流用トランジスタＭ２をオフさせる。すなわち、出力電流ｉｏｕｔが急増して、出力電圧Ｖｏｕｔが第１所定値以上低下すると、発振回路６からのクロック信号ＣＬＫに関係なく、スイッチングトランジスタＭ１をオンさせることができる。このため、低下した出力電圧Ｖｏｕｔを直ちに上昇させるように補うことができ、出力電圧Ｖｏｕｔの大幅な低下を抑制することができる。
【００３７】
更に、出力信号ＩＭＳＷがハイレベルになると、スイッチＳＷ１がオンして導通状態になるため、誤差増幅回路３の出力端には定電流源１０からの電流ｉｓ１が供給されるため、誤差増幅回路３からの誤差電圧Ｖｅは急速に上昇する。このため、誤差増幅回路３の応答速度の遅さを補うことができ、スイッチングトランジスタＭ１のオン時間を長くすることができるため、出力電圧Ｖｏｕｔの低下を更に抑制することができる。
出力電圧Ｖｏｕｔが安定すると、出力電圧変動検出回路８の出力信号ＩＭＳＷは、図２の時刻Ｔ１でローレベルに戻る。
【００３８】
なお、前記説明では、パルス信号Ａｐによる出力電圧Ｖｏｕｔの低下の抑制と、定電流源１０によって誤差増幅回路３の出力電圧Ｖｅを上昇させる２つの対策を施した場合を例にして説明したが、どちらか一方の対策だけでも効果がある。このため、図１のＯＲ回路７及びエッジ抽出回路９をなくしてクロック信号ＣＬＫを直接ＲＳフリップフロップ回路１１のセット入力端Ｓに入力するようにするか、又は定電流源１０とスイッチＳＷ１をなくすようにしてもよい。
【００３９】
次に、図３は、図１の誤差増幅回路３と出力電圧変動検出回路８の回路例を示した図である。
図３において、誤差増幅回路３は、前段の差動増幅回路部２１と後段の増幅回路部２２とで構成されており、差動増幅回路部２１は、差動対をなすＰＭＯＳトランジスタＭ２１，Ｍ２２と、該差動対の負荷をなすカレントミラー回路を形成したＮＭＯＳトランジスタＭ２３，Ｍ２４と、前記差動対に所定のバイアス電流ｉｂ１を供給する定電流源２３とで構成されている。増幅回路部２２は、ＮＭＯＳトランジスタＭ２５，Ｍ２６、抵抗Ｒｆ１、コンデンサＣｆ１及び定電流源２４，２５で構成され、定電流源２４は所定の定電流ｉｂ２を生成して出力し、定電流源２５は所定の定電流ｉｂ３を生成して出力する。
【００４０】
ＰＭＯＳトランジスタＭ２１とＭ２２の各ソースは接続され、入力電圧Ｖｉｎと該接続部との間に定電流源２３が接続されている。ＰＭＯＳトランジスタＭ２１のドレインと接地電圧ＧＮＤとの間にはＮＭＯＳトランジスタＭ２３が接続され、ＰＭＯＳトランジスタＭ２２のドレインと接地電圧ＧＮＤとの間にはＮＭＯＳトランジスタＭ２４が接続されており、該接続部が差動増幅回路部２１の出力端をなしている。ＮＭＯＳトランジスタＭ２３とＭ２４の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ２３のドレインに接続されている。ＰＭＯＳトランジスタＭ２１のゲートが誤差増幅回路３の反転入力端をなし、ＰＭＯＳトランジスタＭ２２のゲートが誤差増幅回路３の非反転入力端をなしている。
【００４１】
入力電圧ＶｉｎとＮＭＯＳトランジスタＭ２５のドレインとの間に定電流源２４が接続され、ＮＭＯＳトランジスタＭ２５のソースは接地電圧ＧＮＤに接続され、ＮＭＯＳトランジスタＭ２５のゲートは差動増幅回路部２１の出力端に接続されている。定電流源２４とＮＭＯＳトランジスタＭ２５との接続部はＮＭＯＳトランジスタＭ２６のゲートに接続され、ＮＭＯＳトランジスタＭ２６のゲートと接地電圧ＧＮＤとの間には、抵抗Ｒｆ１とコンデンサＣｆ１が直列に接続されている。また、ＮＭＯＳトランジスタＭ２６のドレインは入力電圧Ｖｉｎに接続され、ＮＭＯＳトランジスタＭ２６のソースと接地電圧ＧＮＤとの間には定電流源２５が接続されている。ＮＭＯＳトランジスタＭ２６と定電流源２５との接続部は、誤差増幅回路３の出力端をなし、誤差電圧Ｖｅが出力される。
【００４２】
このように、誤差増幅回路３の増幅回路部２２は、ＮＭＯＳトランジスタＭ２５とＭ２６で構成されているが、ＮＭＯＳトランジスタＭ２６がソースフォロア回路を形成して利得がほぼ１であることから、増幅回路部２２の利得はＮＭＯＳトランジスタＭ２５のソース接地増幅回路によって得られている。抵抗Ｒｆ１とコンデンサＣｆ１の直列回路は、誤差増幅回路３の位相補償を行うものである。
【００４３】
一方、出力電圧変動検出回路８は、差動増幅回路部２１の出力信号を増幅して出力する信号増幅回路部３１と、信号増幅回路部３１の出力信号を２値化して信号ＩＭＳＷを生成して出力する２値化回路部３２とで構成されている。信号増幅回路部３１は、所定の定電流ｉｂ４を生成して出力する定電流源３３と、ＮＭＯＳトランジスタＭ２７で構成され、２値化回路部３２は、所定の定電流ｉｂ５を生成して出力する定電流源３４と、ＮＭＯＳトランジスタＭ２８と、インバータ３５とで構成されている。
入力電圧ＶｉｎとＮＭＯＳトランジスタＭ２７のドレインとの間に定電流源３３が接続され、ＮＭＯＳトランジスタＭ２７のソースは接地電圧ＧＮＤに接続され、ＮＭＯＳトランジスタＭ２７のゲートは差動増幅回路部２１の出力端に接続されている。
【００４４】
定電流源３３とＮＭＯＳトランジスタＭ２７との接続部は、信号増幅回路部３１の出力端をなしている。また、入力電圧ＶｉｎとＮＭＯＳトランジスタＭ２８のドレインとの間に定電流源３４が接続され、ＮＭＯＳトランジスタＭ２８のソースは接地電圧ＧＮＤに接続され、ＮＭＯＳトランジスタＭ２８のゲートは信号増幅回路部３１の出力端に接続されている。定電流源３４とＮＭＯＳトランジスタＭ２８との接続部はインバータ３５の入力端に接続され、インバータ３５の出力端は、２値化回路部３２の出力端をなすと共に出力電圧変動検出回路８の出力端をなしている。
【００４５】
信号増幅回路部３１は、誤差増幅回路３の前段である差動増幅回路部２１の出力電圧を増幅する。信号増幅回路部３１のＮＭＯＳトランジスタＭ２７のしきい値電圧は、ＮＭＯＳトランジスタＭ２５のしきい値電圧よりも小さく設定されている。この結果、信号増幅回路部３１の利得は、ＮＭＯＳトランジスタＭ２５で構成される増幅回路部２２よりも小さくなる。しかし、誤差増幅回路３では、位相補償を行うために、ＮＭＯＳトランジスタＭ２６のゲートと接地電圧ＧＮＤとの間に、抵抗Ｒｆ１とコンデンサＣｆ１の直列回路が接続されていることから、応答速度が遅くなっている。これに対して、信号増幅回路部３１は、このような回路が不要であるため、誤差増幅回路３よりも高速に応答することができ、出力電圧のスルーレートも速くなっている。
【００４６】
出力電圧Ｖｏｕｔの変動が第１所定値未満の場合は、ＮＭＯＳトランジスタＭ２８のドレイン電圧はインバータ３５のしきい値電圧以下まで低下しないので、出力電圧変動検出回路８の出力信号ＩＭＳＷはローレベルのまま変動しない。しかし、出力電圧Ｖｏｕｔの変動が第１所定値以上になると、ＮＭＯＳトランジスタＭ２７のインピーダンスが高くなり、ＮＭＯＳトランジスタＭ２８のゲート電圧が上昇し、ＮＭＯＳトランジスタＭ２８のドレイン電圧はインバータ３５のしきい値電圧以下まで低下し、インバータ３５は出力信号の信号レベルを反転させて、ハイレベルの出力信号ＩＭＳＷが出力される。
【００４７】
出力電圧変動検出回路８の出力信号ＩＭＳＷの信号レベルが反転するときの出力電圧Ｖｏｕｔの変化量は、およそ、ＮＭＯＳトランジスタＭ２５とＭ２７のしきい値電圧の電圧差を差動増幅回路部２１の利得で除した電圧になる。例えば、該しきい値電圧の差が３０ｍＶで、差動増幅回路部２１の利得が１０であれば、出力電圧Ｖｏｕｔが３ｍＶ低下したときに出力電圧変動検出回路８の出力信号ＩＭＳＷはハイレベルになる。
【００４８】
図４は、図１のエッジ抽出回路９の回路例を示した図である。
図４において、エッジ抽出回路９は、ＡＮＤ回路４１とインバータ４２〜４４で構成されている。ＡＮＤ回路４１の一方の入力端には出力信号ＩＭＳＷが入力され、ＡＮＤ回路４１の他方の入力端には、インバータ４２〜４４の直列回路を介して出力信号ＩＭＳＷが入力されている。ＡＮＤ回路４１の出力端は、エッジ抽出回路９の出力端をなし、信号Ａｐを出力する。
【００４９】
出力信号ＩＭＳＷがローレベルのときは、ＡＮＤ回路４１の一方の入力端がローレベルになり、ＡＮＤ回路４１の他方の入力端はハイレベルになっているため、ＡＮＤ回路４１の出力信号Ａｐはローレベルになる。出力信号ＩＭＳＷがハイレベルになると、ＡＮＤ回路４１の一方の入力端がハイレベルになるため、ＡＮＤ回路４１の出力信号Ａｐはハイレベルになる。しかし、インバータ４２〜４４による遅延時間が経過すると、ＡＮＤ回路４１の他方の入力端はローレベルになるため、ＡＮＤ回路４１の出力信号Ａｐはローレベルに戻る。すなわち、エッジ抽出回路９は、出力信号ＩＭＳＷがハイレベルになると、インバータ４２〜４４の遅延時間でパルス幅が決まる短いハイレベルのパルス信号を出力信号Ａｐとして出力する。なお、図４では、３個のインバータを使用した場合を例にして説明したが、これに限定するものではなく、奇数個のインバータが直列に接続されるようにすればよい。
【００５０】
次に、図５は、図１の定電流源１０の回路例を示した図である。
図５において、定電流源１０は、演算増幅回路４７、ＮＭＯＳトランジスタＭ２９、カレントミラー回路を形成するＰＭＯＳトランジスタＭ３０，Ｍ３１及び抵抗Ｒｔで構成されている。
演算増幅回路４７の非反転入力端には、信号増幅回路部３１の出力端から出力された出力電圧Ｖｄ２７が入力され、演算増幅回路４７の出力端はＮＭＯＳトランジスタＭ２９のゲートに接続されている。
【００５１】
ＮＭＯＳトランジスタＭ２９のソースと接地電圧ＧＮＤとの間には抵抗Ｒｔが接続され、ＮＭＯＳトランジスタＭ２９と抵抗Ｒｔとの接続部は、演算増幅回路４７の反転入力端に接続されている。ＰＭＯＳトランジスタＭ３０及びＭ３１において、各ソースはそれぞれ入力電圧Ｖｉｎに接続され、各ゲートは接続されて該接続部がＰＭＯＳトランジスタＭ３０のドレインに接続されている。ＰＭＯＳトランジスタＭ３０のドレインはＮＭＯＳトランジスタＭ２９のドレインに接続され、ＰＭＯＳトランジスタＭ３１のドレインから定電流ｉｓ１が出力される。
【００５２】
演算増幅回路４７は、ＮＭＯＳトランジスタＭ２９のソース電圧をＮＭＯＳトランジスタＭ２７のドレイン電圧Ｖｄ２７と同じ電圧になるようにＮＭＯＳトランジスタＭ２９のゲート電圧を制御する。このため、抵抗Ｒｔの抵抗値をｒｔとすると、ＮＭＯＳトランジスタＭ２９のドレイン電流は、Ｖｄ２７／ｒｔになる。該ドレイン電流が、ＰＭＯＳトランジスタＭ３０とＭ３１のカレントミラー回路を介してＰＭＯＳトランジスタＭ３１のドレインから定電流ｉｓ１として出力される。すなわち、定電流ｉｓ１の電流値は、信号増幅回路部３１の出力電圧Ｖｄ２７に比例した電流値になる。このため、誤差増幅回路３の出力電圧である誤差電圧Ｖｅに、信号増幅回路部３１の出力電圧Ｖｄ２７に応じた電圧上昇が生じることになる。
【００５３】
なお、前記説明では、誤差増幅回路３の出力端に定電流源１０からの電流ｉｓ１が供給されるようにしたが、誤差増幅回路３における増幅回路部２２のＮＭＯＳトランジスタＭ２６のゲートに定電流源１０からの電流ｉｓ１が供給されるようにしてもよい。
図６は、このようにしたときの誤差増幅回路３の回路例を示した図である。なお、図６では、図１及び図３と同じものは同じ符号で示し、ここではその説明を省略すると共に図１及び図３との相違点のみ説明する。
【００５４】
図６における図１及び図３との相違点は、図１の定電流源１０とスイッチＳＷ１との直列回路を、入力電圧Ｖｉｎと図３のＮＭＯＳトランジスタＭ２６のゲートとの間に接続したことにある。
図６において、出力電圧変動検出回路８の出力信号ＩＭＳＷがハイレベルになると、スイッチＳＷ１がオンして導通状態になり、定電流源１０が定電流源２４に並列に接続され、ＮＭＯＳトランジスタＭ２５のドレイン電流が増加して、ＮＭＯＳトランジスタＭ２５のドレイン電圧Ｖｄ２５が上昇する。このため、ソースフォロア回路をなすＮＭＯＳトランジスＭ２６のゲート電圧が上昇し、誤差増幅回路３から出力される誤差電圧Ｖｅも上昇する。
【００５５】
定電流源１０を図５に示した回路のようにすれば、誤差増幅回路３から出力される誤差電圧Ｖｅを、信号増幅回路部３１の出力電圧に応じた電圧にすることができる。このように、出力電圧Ｖｏｕｔの低下を検出して出力電圧変動検出回路８の出力信号ＩＭＳＷがハイレベルになったときに、誤差増幅回路３の出力電圧Ｖｅを所定の電圧だけ上昇させる方法は、誤差増幅回路３の出力端の電圧を直接上昇させる以外に、誤差増幅回路３の内部の増幅段の出力電圧を変えるようにしてもよい。
【００５６】
このように、本第１の実施の形態におけるスイッチングレギュレータは、出力電流ｉｏｕｔが急増して、出力電圧Ｖｏｕｔが第１所定値以上低下すると、発振回路６からのクロック信号ＣＬＫに関係なく、スイッチングトランジスタＭ１をオンさせるようにしたことから、低下した出力電圧Ｖｏｕｔを直ちに上昇させるように補うことができ、出力電圧Ｖｏｕｔの大幅な低下を抑制することができる。
更に、出力信号ＩＭＳＷがハイレベルになると、スイッチＳＷ１がオンして導通状態になり、誤差増幅回路３の出力端又は誤差増幅回路３における増幅回路部２２内に定電流源１０からの電流ｉｓ１が供給されるようにして、誤差増幅回路３からの誤差電圧Ｖｅは急速に上昇させるようにした。このため、誤差増幅回路３の応答速度の遅さを補うことができ、スイッチングトランジスタＭ１のオン時間を長くすることができるため、出力電圧Ｖｏｕｔの低下を更に抑制することができる。
【００５７】
第２の実施の形態．
前記第１の実施の形態では、出力電圧Ｖｏｕｔの低下を検出して出力電圧変動検出回路８の出力信号ＩＭＳＷがハイレベルになると、出力電圧Ｖｏｕｔが安定するまで該出力信号ＩＭＳＷはハイレベルのままであったが、出力電圧Ｖｏｕｔの低下を検出して出力電圧変動検出回路８の出力信号ＩＭＳＷがハイレベルになった後、クロック信号ＣＬＫがハイレベルになると、該出力信号ＩＭＳＷをローレベルに立ち下げるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図７は、本発明の第２の実施の形態におけるスイッチングレギュレータの構成例を示した回路図である。なお、図７では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。また、図７では、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２、インダクタＬ１、出力コンデンサＣ１、抵抗Ｒ１，Ｒ２、インバータ１２及び負荷２０は図１と同じであることから省略している。
【００５８】
図７における図１との相違点は、ＲＳフリップフロップ回路５１を追加したことにあり、これに伴って図１のスイッチングレギュレータ１をスイッチングレギュレータ１ａにした。
図７において、スイッチングレギュレータ１ａは、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に降圧して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷２０に出力する電流モード制御型の降圧型スイッチングレギュレータをなしている。
【００５９】
スイッチングレギュレータ１ａは、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、インダクタＬ１と、出力コンデンサＣ１と、抵抗Ｒ１，Ｒ２と、基準電圧発生回路２と、誤差増幅回路３と、電流検出回路４と、コンパレータ５と、発振回路６と、ＯＲ回路７と、出力電圧変動検出回路８と、エッジ抽出回路９と、定電流源１０と、スイッチＳＷ１と、ＲＳフリップフロップ回路１１と、インバータ１２と、出力電圧変動検出回路８の出力信号ＩＭＳＷでセットされ、発振回路６からのクロック信号ＣＬＫでリセットされるＲＳフリップフロップ回路５１とを備えている。
【００６０】
なお、電流検出回路４、コンパレータ５、発振回路６、ＯＲ回路７、エッジ抽出回路９、ＲＳフリップフロップ回路１１，５１及びインバータ１２は制御回路部をなす。また、スイッチングレギュレータ１ａにおいて、インダクタＬ１及び出力コンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１及び／又は同期整流用トランジスタＭ２、インダクタＬ１並びに出力コンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよい。
【００６１】
ＲＳフリップフロップ回路５１において、セット入力端Ｓには出力電圧変動検出回路８からの出力信号ＩＭＳＷが入力され、リセット入力端Ｒにはクロック信号ＣＬＫが入力されており、非反転出力端Ｑから出力された信号ＩＭＳＷ１がスイッチＳＷ１の制御電極及びエッジ抽出回路９の入力端にそれぞれ入力される。この出力信号ＩＭＳＷ１が前記第１の実施の形態における出力信号ＩＭＳＷに相当する。
出力電圧Ｖｏｕｔが低下して、出力電圧変動検出回路８の出力信号ＩＭＳＷがハイレベルになると、ＲＳフリップフロップ回路５１がセットされ、ＲＳフリップフロップ回路５１の出力信号ＩＭＳＷ１がハイレベルになる。
【００６２】
ＲＳフリップフロップ回路５１の出力信号ＩＭＳＷ１がハイレベルになると、前記第１の実施の形態の場合と同様、エッジ抽出回路９からハイレベルのパルス信号Ａｐが出力され、該パルス信号ＡｐがＯＲ回路７を介してＲＳフリップフロップ回路１１をセットし、スイッチングトランジスタＭ１をオンさせると共に同期整流用トランジスタＭ２をオフさせる。また、出力信号ＩＭＳＷ１がハイレベルになることにより、スイッチＳＷ１をオンさせ、定電流源１０からの定電流ｉｓ１を誤差増幅回路３の出力端に供給し、誤差増幅回路３からの誤差電圧Ｖｅを上昇させる。
ＲＳフリップフロップ回路５１がセットされた後に発振回路６から出力されるクロック信号ＣＬＫがハイレベルになることにより、ＲＳフリップフロップ回路５１はリセットされる。このため、図８で示すように、時刻Ｔ０でハイレベルになった出力信号ＩＭＳＷ１は、時刻Ｔ２でローレベルになっている。
【００６３】
このように、本第２の実施の形態におけるスイッチングレギュレータは、前記第１の実施の形態のスイッチングレギュレータに、出力電圧変動検出回路８の出力信号ＩＭＳＷでセットされ、発振回路６からのクロック信号ＣＬＫでリセットされるＲＳフリップフロップ回路５１を追加するようにしたことから、前記第１の実施の形態と同様の効果を得ることができる。
【００６４】
第３の実施の形態．
前記第２の実施の形態では、ＲＳフリップフロップ回路５１のリセットをクロック信号ＣＬＫによって行ったが、誤差電圧Ｖｅの電圧に応じて行うようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
図９は、本発明の第３の実施の形態におけるスイッチングレギュレータの構成例を示した回路図である。なお、図９では、図７と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図７との相違点のみ説明する。また、図９では、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２、インダクタＬ１、出力コンデンサＣ１、抵抗Ｒ１，Ｒ２、インバータ１２及び負荷２０は図１と同じであることから省略している。
図９における図７との相違点は、所定の基準電圧Ｖｒ１を生成して出力する基準電圧発生回路５５とコンパレータ５６を追加したことにあり、これに伴って、図７のスイッチングレギュレータ１ａをスイッチングレギュレータ１ｂにした。なお、基準電圧Ｖｒ１は第２所定値をなす。
【００６５】
図９において、スイッチングレギュレータ１ｂは、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に降圧して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷２０に出力する電流モード制御型の降圧型スイッチングレギュレータをなしている。
スイッチングレギュレータ１ｂは、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、インダクタＬ１と、出力コンデンサＣ１と、抵抗Ｒ１，Ｒ２と、基準電圧発生回路２，５５と、誤差増幅回路３と、電流検出回路４と、コンパレータ５，５６と、発振回路６と、ＯＲ回路７と、出力電圧変動検出回路８と、エッジ抽出回路９と、定電流源１０と、スイッチＳＷ１と、ＲＳフリップフロップ回路１１，５１と、インバータ１２とを備えている。
【００６６】
なお、電流検出回路４、コンパレータ５，５６、発振回路６、ＯＲ回路７、エッジ抽出回路９、ＲＳフリップフロップ回路１１，５１、インバータ１２及び基準電圧発生回路５５は制御回路部をなす。また、スイッチングレギュレータ１ｂにおいて、インダクタＬ１及び出力コンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１及び／又は同期整流用トランジスタＭ２、インダクタＬ１並びに出力コンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよい。
【００６７】
コンパレータ５６において、非反転入力端には誤差電圧Ｖｅが、反転入力端には基準電圧発生回路５５からの基準電圧Ｖｒ１がそれぞれ入力され、出力端はＲＳフリップフロップ回路５１のリセット入力端Ｒに接続されている。
出力電圧Ｖｏｕｔが変動して、出力電圧変動検出回路８の出力信号ＩＭＳＷがハイレベルになると、ＲＳフリップフロップ回路５１がセットされ、ＲＳフリップフロップ回路５１の出力信号ＩＭＳＷ１がハイレベルになり、スイッチングトランジスタＭ１がオンにすると共に、同期整流用トランジスタＭ２がオフして誤差増幅回路３からの誤差電圧Ｖｅを上昇させる。誤差増幅回路３からの誤差電圧Ｖｅが上昇して基準電圧Ｖｒ１以上になると、コンパレータ５６は出力端をハイレベルにし、ＲＳフリップフロップ回路５１をリセットする。このため、図１０で示すように、時刻Ｔ０でハイレベルになった出力信号ＩＭＳＷ１は、時刻Ｔ３でローレベルになっている。
【００６８】
このように、本第３の実施の形態におけるスイッチングレギュレータは、前記第１の実施の形態のスイッチングレギュレータに、出力電圧変動検出回路８の出力信号ＩＭＳＷでセットされ、コンパレータ５６の出力信号、すなわち誤差電圧Ｖｅに応じてリセットされるＲＳフリップフロップ回路５１を追加するようにしたことから、前記第１の実施の形態と同様の効果を得ることができる。
【００６９】
第４の実施の形態．
前記第３の実施の形態のＲＳフリップフロップ回路５１をＡＮＤ回路に置き換えてもよく、このようにしたものを本発明の第４の実施の形態とする。
図１１は、本発明の第４の実施の形態におけるスイッチングレギュレータの構成例を示した回路図である。なお、図１１では、図９と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図９との相違点のみ説明する。また、図１１では、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２、インダクタＬ１、出力コンデンサＣ１、抵抗Ｒ１，Ｒ２、インバータ１２及び負荷２０は図１と同じであることから省略している。
図１１における図９との相違点は、図９のＲＳフリップフロップ回路５１をＡＮＤ回路５８に置き換え、基準電圧Ｖｒ１を、出力電流ｉｏｕｔが所定の電流値以上であるときの誤差電圧Ｖｅの電圧にした基準電圧Ｖｒ２に置き換えたことにあり、これに伴って、図９の基準電圧発生回路５５を基準電圧発生回路５５ｃにし、図９のスイッチングレギュレータ１ｂをスイッチングレギュレータ１ｃにした。なお、基準電圧Ｖｒ２は第２所定値をなす。
【００７０】
図１１において、スイッチングレギュレータ１ｃは、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に降圧して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷２０に出力する電流モード制御型の降圧型スイッチングレギュレータをなしている。
スイッチングレギュレータ１ｃは、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、インダクタＬ１と、出力コンデンサＣ１と、抵抗Ｒ１，Ｒ２と、基準電圧発生回路２，５５ｃと、誤差増幅回路３と、電流検出回路４と、コンパレータ５，５６と、発振回路６と、ＯＲ回路７と、出力電圧変動検出回路８と、エッジ抽出回路９と、定電流源１０と、スイッチＳＷ１と、ＲＳフリップフロップ回路１１と、インバータ１２と、ＡＮＤ回路５８とを備えている。
【００７１】
なお、電流検出回路４、コンパレータ５，５６、発振回路６、ＯＲ回路７、エッジ抽出回路９、ＲＳフリップフロップ回路１１、インバータ１２、基準電圧発生回路５５ｃ及びＡＮＤ回路５８は制御回路部をなす。また、スイッチングレギュレータ１ｃにおいて、インダクタＬ１及び出力コンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１及び／又は同期整流用トランジスタＭ２、インダクタＬ１並びに出力コンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよい。
【００７２】
コンパレータ５６において、非反転入力端には誤差電圧Ｖｅが、反転入力端には基準電圧発生回路５５ｃからの基準電圧Ｖｒ２がそれぞれ入力され、出力端はＡＮＤ回路５８の一方の入力端に接続されている。ＡＮＤ回路５８の他方の入力端には出力電圧変動検出回路８の出力信号ＩＭＳＷが入力され、ＡＮＤ回路５８から出力される出力信号ＩＭＳＷ１がエッジ抽出回路９及びスイッチＳＷ１の制御電極にそれぞれ入力される。
このような構成において、誤差電圧Ｖｅが基準電圧Ｖｒ２以上である場合は、コンパレータ５６はローレベルの信号を出力するため、ＡＮＤ回路５８の出力信号ＩＭＳＷ１はローレベルになり、出力電圧Ｖｏｕｔが低下して出力電圧変動検出回路８からハイレベルの信号ＩＭＳＷが出力されてもＡＮＤ回路５８の出力信号ＩＭＳＷ１の信号レベルは変化しない。
【００７３】
このようにして、出力電圧変動検出回路８の動作を無視することができる。前記のように、基準電圧Ｖｒ２を、出力電流ｉｏｕｔが第３所定値であるときの誤差電圧Ｖｅの電圧値に設定することにより、出力電流ｉｏｕｔが第３所定値以下のときだけ、出力電圧変動検出回路８の出力信号ＩＭＳＷによるスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２の制御や、誤差増幅回路３の出力電圧である誤差電圧Ｖｅの制御が可能になる。例えば、コンパレータ５６の出力信号の信号レベルが反転するときの出力電流ｉｏｕｔの値を、負荷２０がスタンバイ時の電流と通常動作時の最低電流との間に設定することで、スタンバイ時から立ち上がった場合にのみ出力電圧変動検出回路８の出力信号ＩＭＳＷを有効にすることができる。
【００７４】
このように、本第４の実施の形態におけるスイッチングレギュレータは、前記第３の実施の形態におけるＲＳフリップフロップ回路５１をＡＮＤ回路５８に置き換えたことから前記第３の実施の形態と同様の効果を得ることができる。
また、誤差電圧Ｖｅに与える変動電圧を出力電圧変動検出回路８内の信号増幅回路部３１の出力信号に応じて設定したことから、誤差電圧Ｖｅの変動電圧幅を適正な範囲に制御することができる。
更に、出力電流ｉｏｕｔが第３所定値を超えているときは、出力電圧変動検出回路８の出力信号ＩＭＳＷを無効にするようにしたことから、負荷２０が通常動作をしていて、スイッチングレギュレータのクロック周波数が高く、高速応答が可能な状態においては、誤差電圧Ｖｅがむやみに変動することがなく安定した動作を行うことができる。
【００７５】
なお、前記第１から第４の各実施の形態では、同期整流型のスイッチングレギュレータを例にして説明したが、本発明はこれに限定するものではなく、非同期整流型のスイッチングレギュレータにも適用することができる。この場合、同期整流用トランジスタＭ２の代わりに、カソードがスイッチングトランジスタＭ１のドレインに接続され、アノードが接地電圧ＧＮＤに接続されたダイオードを使用するようにすればよい。この場合、該ダイオードは整流素子をなす。
また、前記第１から第４の各実施の形態において、誤差増幅回路３の後段の増幅回路部２２は、一例であり、増幅回路部２２は、１つ以上の増幅回路で構成されるようにすればよい。
【００７６】
また、前記第１から第４の各実施の形態では、出力電圧変動検出回路８の出力信号ＩＭＳＷがハイレベルになると誤差電圧Ｖｅを上昇させる場合を例にして示したが、これは一例であり、出力電圧変動検出回路８が出力電圧Ｖｏｕｔの所定値以上の低下を検出すると、スイッチングトランジスタＭ１をオンさせるために、回路構成によっては、出力電圧変動検出回路８の出力信号ＩＭＳＷに応じて誤差電圧Ｖｅを低下させるようにしてもよい。
また、前記第１から第４の各実施の形態では、ＲＳフリップフロップ回路１１の出力信号に応じてスイッチングトランジスタＭ１のオン時間の制御を行うようにしたが、クロック信号ＣＬＫに応じてスイッチングトランジスタＭ１のオフ時間を制御するようにしてもよい。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施の形態におけるスイッチングレギュレータの回路例を示した図である。
【図２】図１のスイッチングレギュレータ１における各信号の波形例を示したタイミングチャートである。
【図３】図１の誤差増幅回路３と出力電圧変動検出回路８の回路例を示した図である。
【図４】図１のエッジ抽出回路９の回路例を示した図である。
【図５】図１の定電流源１０の回路例を示した図である。
【図６】本発明の第１の実施の形態におけるスイッチングレギュレータの他の回路例を示した図である。
【図７】本発明の第２の実施の形態におけるスイッチングレギュレータの構成例を示した回路図である。
【図８】図７のスイッチングレギュレータ１ａにおける各信号の波形例を示したタイミングチャートである。
【図９】本発明の第３の実施の形態におけるスイッチングレギュレータの構成例を示した回路図である。
【図１０】図９のスイッチングレギュレータ１ｂにおける各信号の波形例を示したタイミングチャートである。
【図１１】本発明の第４の実施の形態におけるスイッチングレギュレータの構成例を示した回路図である。
【図１２】従来のスイッチングレギュレータの回路例を示した図である。
【図１３】図１２のスイッチングレギュレータ１００の各信号の波形例を示したタイミングチャートである。
【符号の説明】
【００７８】
１，１ａ，１ｂ，１ｃ  スイッチングレギュレータ
２，５５，５５ｃ  基準電圧発生回路
３  誤差増幅回路
４  電流検出回路
５，５６  コンパレータ
６  発振回路
７  ＯＲ回路
８  出力電圧変動検出回路
９  エッジ抽出回路
１０  定電流源
１１，５１  ＲＳフリップフロップ回路
１２  インバータ
２０  負荷
２１  差動増幅回路部
２２  増幅回路部
３１  信号増幅回路部
３２  ２値化回路部
５８  ＡＮＤ回路
Ｍ１  スイッチングトランジスタ
Ｍ２  同期整流用トランジスタ
Ｌ１  インダクタ
Ｃ１  出力コンデンサ
Ｒ１，Ｒ２  抵抗
【図１】
0005303910.tif 000002
【図２】
0005303910.tif 000003
【図３】
0005303910.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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