(57)【特許請求の範囲】
【請求項１】
能動回路であって、並列接続された複数個の一導電型のＦＥＴ、入力が印加される前記一導電型の入力ＦＥＴ及び第１抵抗が高電圧及び出力ノードの間に直列接続されており、前記第１抵抗のインピーダンスが前記並列接続された複数個の一導電型のＦＥＴのインピーダンスよりも大きいプル・アップ回路と、
第２抵抗、前記入力が印加される反対導電型の入力ＦＥＴ及び並列接続された複数個の反対導電型のＦＥＴが前記出力ノード及び低電圧の間に直列接続されており、前記第２抵抗のインピーダンスが前記並列接続された複数個の反対導電型のＦＥＴのインピーダンスよりも大きいプル・ダウン回路とを含む前記能動回路と、
前記能動回路の前記プル・アップ回路の出力インピーダンスを予定の範囲内に収めるように前記並列接続された複数個の一導電型のＦＥＴのオン又はオフを制御する較正機構とを備え、
前記較正機構は、
前記プル・アップ回路を複製した回路及び該回路の前記第１抵抗に接続された基準抵抗を有する回路が前記高電圧及び前記低電圧の間に接続された被試験装置と、
前記被試験装置の前記第１抵抗と前記基準抵抗との接続点からの出力Ｖｐｔｓｔを受け取る−入力及び第１基準電圧Ｖｌｏを受け取る＋入力を有し、前記出力Ｖｐｔｓｔが前記第１基準電圧Ｖｌｏよりも小さいときに１出力を生じる第１比較器と、
前記出力Ｖｐｔｓｔを受け取る＋入力及び第１基準電圧Ｖｌｏよりも小さい第２基準電圧Ｖｈｉを受け取る−入力を有し、前記出力Ｖｐｔｓｔが前記第２基準電圧Ｖｈｉよりも大きいときに１出力を生じる第２比較器と、
前記第１比較器及び前記第２比較器の出力を受け取り、前記第１比較器の出力が１出力となるまでそして前記第２比較器の出力が１出力となるまで前記被試験装置に制御信号を送り、前記被試験装置の前記並列接続された複数個の一導電型のＦＥＴを選択的にオン若しくはオフにし、前記第１比較器の出力が１出力となりそして前記第２比較器の出力が１出力となったときの制御信号を前記能動回路に送り、該能動回路の前記プル・アップ回路の前記並列接続された複数個の一導電型のＦＥＴを選択的にオン若しくはオフにする有限ステート・マシンとを備える電子回路。
【請求項２】
前記プル・アップ回路の前記並列接続された複数個の一導電型のＦＥＴのソースが前記高電圧に接続され、前記並列接続された複数個の一導電型のＦＥＴのドレインが前記入力が印加される前記一導電型の入力ＦＥＴのソースに接続され、前記入力ＦＥＴのドレインが前記第１抵抗の一端に接続され、前記第１抵抗の他端が前記出力ノードに接続されており、
前記プル・ダウン回路の前記第２抵抗の一端が前記出力ノードに接続され、前記第２抵抗の他端が前記入力が印加される反対導電型の入力ＦＥＴのソースに接続され、前記入力ＦＥＴのドレインが前記並列接続された複数個の反対導電型のＦＥＴのソースに接続され、前記並列接続された複数個の反対導電型のＦＥＴのドレインが前記低電圧に接続されている、請求項１に記載の電子回路。
【請求項３】
前記第１基準電圧Ｖｌｏは第１基準生成器により発生され、該第１基準生成器は、高電圧に接続された一端を有する第３抵抗と、該第３抵抗の他端に接続された一端及び低電圧に接続された他端を有する第４抵抗とを有し、前記第４抵抗の抵抗値はＲであり、前記第３抵抗の抵抗値は（１−ｘ）Ｒであり、ここでｘはｘ％を表し、
前記第２基準電圧Ｖｈｉは第２基準生成器により発生され、該第２基準生成器は、高電圧に接続された一端を有する第５抵抗と、該第５抵抗の他端に接続された一端及び低電圧に接続された他端を有する第６抵抗とを有し、前記第６抵抗の抵抗値はＲであり、前記第５抵抗の抵抗値は（１＋ｘ）Ｒである、請求項１又は請求項２に記載の電子回路。
【請求項４】
能動回路であって、並列接続された複数個の一導電型のＦＥＴ、入力が印加される前記一導電型の入力ＦＥＴ及び第１抵抗が高電圧及び出力ノードの間に直列接続されており、前記第１抵抗のインピーダンスが前記並列接続された複数個の一導電型のＦＥＴのインピーダンスよりも大きいプル・アップ回路と、
第２抵抗、前記入力が印加される反対導電型の入力ＦＥＴ及び並列接続された複数個の反対導電型のＦＥＴが前記出力ノード及び低電圧の間に直列接続されており、前記第２抵抗のインピーダンスが前記並列接続された複数個の反対導電型のＦＥＴのインピーダンスよりも大きいプル・ダウン回路とを含む前記能動回路と、
前記能動回路の前記プル・ダウン回路の出力インピーダンスを予定の範囲内に収めるように前記並列接続された複数個の反対導電型のＦＥＴのオン又はオフを制御する較正機構とを備え、
前記較正機構は、
前記プル・ダウン回路を複製した回路及び該回路の前記第２抵抗に接続された基準抵抗を有する回路が前記高電圧及び前記低電圧の間に接続された被試験装置と、
前記被試験装置の前記第２抵抗と前記基準抵抗との接続点からの出力Ｖｎｔｓｔを受け取る＋入力及び第１基準電圧Ｖｌｏを受け取る−入力を有し、前記出力Ｖｎｔｓｔが前記第１基準電圧Ｖｌｏよりも大きいときに１出力を生じる第１比較器と、
前記出力Ｖｎｔｓｔを受け取る−入力及び第１基準電圧Ｖｌｏよりも大きい第２基準電圧Ｖｈｉを受け取る＋入力を有し、前記出力Ｖｎｔｓｔが前記第２基準電圧Ｖｈｉよりも小さいときに１出力を生じる第２比較器と、
前記第１比較器及び前記第２比較器の出力を受け取り、前記第１比較器の出力が１出力となるまでそして前記第２比較器の出力が１出力となるまで前記被試験装置に制御信号を送り、前記被試験装置の前記並列接続された複数個の反対導電型のＦＥＴを選択的にオン若しくはオフにし、前記第１比較器の出力が１出力となりそして前記第２比較器の出力が１出力となったときの制御信号を前記能動回路に送り、該能動回路の前記プル・ダウン回路の前記並列接続された複数個の反対導電型のＦＥＴを選択的にオン若しくはオフにする有限ステート・マシンとを備える電子回路。
【請求項５】
前記プル・アップ回路の前記並列接続された複数個の一導電型のＦＥＴのソースが前記高電圧に接続され、前記並列接続された複数個の一導電型のＦＥＴのドレインが前記入力が印加される前記一導電型の入力ＦＥＴのソースに接続され、前記入力ＦＥＴのドレインが前記第１抵抗の一端に接続され、前記第１抵抗の他端が前記出力ノードに接続されており、
前記プル・ダウン回路の前記第２抵抗の一端が前記出力ノードに接続され、前記第２抵抗の他端が前記入力が印加される反対導電型の入力ＦＥＴのソースに接続され、前記入力ＦＥＴのドレインが前記並列接続された複数個の反対導電型のＦＥＴのソースに接続され、前記並列接続された複数個の反対導電型のＦＥＴのドレインが前記低電圧に接続されている、請求項４に記載の電子回路。
【請求項６】
前記第１基準電圧Ｖｌｏは第１基準生成器により発生され、該第１基準生成器は、高電圧に接続された一端を有する第３抵抗と、該第３抵抗の他端に接続された一端及び低電圧に接続された他端を有する第４抵抗とを有し、前記第３抵抗の抵抗値はＲであり、前記第４抵抗の抵抗値は（１−ｘ）Ｒであり、ここでｘはｘ％を表し、
前記第２基準電圧Ｖｈｉは第２基準生成器により発生され、該第２基準生成器は、高電圧に接続された一端を有する第５抵抗と、該第５抵抗の他端に接続された一端及び低電圧に接続された他端を有する第６抵抗とを有し、前記第５抵抗の抵抗値はＲであり、前記第６抵抗の抵抗値は（１＋ｘ）Ｒである、請求項４又は請求項５に記載の電子回路。
【請求項７】
並列接続された複数個の一導電型のＦＥＴ、入力が印加される前記一導電型の入力ＦＥＴ及び第１抵抗が高電圧及び出力ノードの間に直列接続されており、前記第１抵抗のインピーダンスが前記並列接続された複数個の一導電型のＦＥＴのインピーダンスよりも大きいプル・アップ回路と、
第２抵抗、前記入力が印加される反対導電型の入力ＦＥＴ及び並列接続された複数個の反対導電型のＦＥＴが前記出力ノード及び低電圧の間に直列接続されており、前記第２抵抗のインピーダンスが前記並列接続された複数個の反対導電型のＦＥＴのインピーダンスよりも大きいプル・ダウン回路とを含む能動回路の前記プル・アップ回路の出力インピーダンスを予定の範囲内に収めるように前記並列接続された複数個の一導電型のＦＥＴのオン又はオフを、較正機構により制御する方法であって、
前記較正機構は、
前記プル・アップ回路を複製した回路及び該回路の前記第１抵抗に接続された基準抵抗を有する回路が前記高電圧及び前記低電圧の間に接続された被試験装置と、
前記被試験装置の前記第１抵抗と前記基準抵抗との接続点からの出力Ｖｐｔｓｔを受け取る−入力及び第１基準電圧Ｖｌｏを受け取る＋入力を有し、前記出力Ｖｐｔｓｔが前記第１基準電圧Ｖｌｏよりも小さいときに１出力を生じる第１比較器と、
前記出力Ｖｐｔｓｔを受け取る＋入力及び第１基準電圧Ｖｌｏよりも小さい第２基準電圧Ｖｈｉを受け取る−入力を有し、前記出力Ｖｐｔｓｔが前記第２基準電圧Ｖｈｉよりも大きいときに１出力を生じる第２比較器とを有し、
前記第１比較器の出力が１出力となるまでそして前記第２比較器の出力が１出力となるまで前記被試験装置に制御信号を送り、前記被試験装置の前記並列接続された複数個の一導電型のＦＥＴを選択的にオン若しくはオフにするステップと、
前記第１比較器の出力が１出力となりそして前記第２比較器の出力が１出力となったときの制御信号を前記能動回路に送り、該能動回路の前記プル・アップ回路の前記並列接続された複数個の一導電型のＦＥＴを選択的にオン若しくはオフにするステップとを含む、制御方法。
【請求項８】
前記プル・アップ回路の前記並列接続された複数個の一導電型のＦＥＴのソースが前記高電圧に接続され、前記並列接続された複数個の一導電型のＦＥＴのドレインが前記入力が印加される前記一導電型の入力ＦＥＴのソースに接続され、前記入力ＦＥＴのドレインが前記第１抵抗の一端に接続され、前記第１抵抗の他端が前記出力ノードに接続されており、
前記プル・ダウン回路の前記第２抵抗の一端が前記出力ノードに接続され、前記第２抵抗の他端が前記入力が印加される反対導電型の入力ＦＥＴのソースに接続され、前記入力ＦＥＴのドレインが前記並列接続された複数個の反対導電型のＦＥＴのソースに接続され、前記並列接続された複数個の反対導電型のＦＥＴのドレインが前記低電圧に接続されている、請求項７に記載の制御方法。
【請求項９】
前記第１基準電圧Ｖｌｏは第１基準生成器により発生され、該第１基準生成器は、高電圧に接続された一端を有する第３抵抗と、該第３抵抗の他端に接続された一端及び低電圧に接続された他端を有する第４抵抗とを有し、前記第４抵抗の抵抗値はＲであり、前記第３抵抗の抵抗値は（１−ｘ）Ｒであり、ここでｘはｘ％を表し、
前記第２基準電圧Ｖｈｉは第２基準生成器により発生され、該第２基準生成器は、高電圧に接続された一端を有する第５抵抗と、該第５抵抗の他端に接続された一端及び低電圧に接続された他端を有する第６抵抗とを有し、前記第６抵抗の抵抗値はＲであり、前記第５抵抗の抵抗値は（１＋ｘ）Ｒである、請求項７又は請求項８に記載の制御方法。
【請求項１０】
並列接続された複数個の一導電型のＦＥＴ、入力が印加される前記一導電型の入力ＦＥＴ及び第１抵抗が高電圧及び出力ノードの間に直列接続されており、前記第１抵抗のインピーダンスが前記並列接続された複数個の一導電型のＦＥＴのインピーダンスよりも大きいプル・アップ回路と、
第２抵抗、前記入力が印加される反対導電型の入力ＦＥＴ及び並列接続された複数個の反対導電型のＦＥＴが前記出力ノード及び低電圧の間に直列接続されており、前記第２抵抗のインピーダンスが前記並列接続された複数個の反対導電型のＦＥＴのインピーダンスよりも大きいプル・ダウン回路とを含む能動回路の前記プル・ダウン回路の出力インピーダンスを予定の範囲内に収めるように前記並列接続された複数個の反対導電型のＦＥＴのオン又はオフを、較正機構により制御する方法であって、
前記較正機構は、
前記プル・ダウン回路を複製した回路及び該回路の前記第２抵抗に接続された基準抵抗を有する回路が前記高電圧及び前記低電圧の間に接続された被試験装置と、
前記被試験装置の前記第２抵抗と前記基準抵抗との接続点からの出力Ｖｎｔｓｔを受け取る＋入力及び第１基準電圧Ｖｌｏを受け取る−入力を有し、前記出力Ｖｎｔｓｔが前記第１基準電圧Ｖｌｏよりも大きいときに１出力を生じる第１比較器と、
前記出力Ｖｎｔｓｔを受け取る−入力及び第１基準電圧Ｖｌｏよりも大きい第２基準電圧Ｖｈｉを受け取る＋入力を有し、前記出力Ｖｎｔｓｔが前記第２基準電圧Ｖｈｉよりも小さいときに１出力を生じる第２比較器とを有し、
前記第１比較器の出力が１出力となるまでそして前記第２比較器の出力が１出力となるまで前記被試験装置に制御信号を送り、前記被試験装置の前記並列接続された複数個の反対導電型のＦＥＴを選択的にオン若しくはオフにするステップと、
前記第１比較器の出力が１出力となりそして前記第２比較器の出力が１出力となったときの制御信号を前記能動回路に送り、該能動回路の前記プル・ダウン回路の前記並列接続された複数個の反対導電型のＦＥＴを選択的にオン若しくはオフにするステップとを含む、制御方法。
【請求項１１】
前記プル・アップ回路の前記並列接続された複数個の一導電型のＦＥＴのソースが前記高電圧に接続され、前記並列接続された複数個の一導電型のＦＥＴのドレインが前記入力が印加される前記一導電型の入力ＦＥＴのソースに接続され、前記入力ＦＥＴのドレインが前記第１抵抗の一端に接続され、前記第１抵抗の他端が前記出力ノードに接続されており、
前記プル・ダウン回路の前記第２抵抗の一端が前記出力ノードに接続され、前記第２抵抗の他端が前記入力が印加される反対導電型の入力ＦＥＴのソースに接続され、前記入力ＦＥＴのドレインが前記並列接続された複数個の反対導電型のＦＥＴのソースに接続され、前記並列接続された複数個の反対導電型のＦＥＴのドレインが前記低電圧に接続されている、請求項１０に記載の制御方法。
【請求項１２】
前記第１基準電圧Ｖｌｏは第１基準生成器により発生され、該第１基準生成器は、高電圧に接続された一端を有する第３抵抗と、該第３抵抗の他端に接続された一端及び低電圧に接続された他端を有する第４抵抗とを有し、前記第３抵抗の抵抗値はＲであり、前記第４抵抗の抵抗値は（１−ｘ）Ｒであり、ここでｘはｘ％を表し、
前記第２基準電圧Ｖｈｉは第２基準生成器により発生され、該第２基準生成器は、高電圧に接続された一端を有する第５抵抗と、該第５抵抗の他端に接続された一端及び低電圧に接続された他端を有する第６抵抗とを有し、前記第５抵抗の抵抗値はＲであり、前記第６抵抗の抵抗値は（１＋ｘ）Ｒである、請求項１０又は請求項１１に記載の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、電子装置に関し、特に、電子装置の較正に関する。さらに特定的には、本発明は、電子機器のインピーダンス較正を提供するための方法、システム、および電子回路に関する。
【背景技術】
【０００２】
従来のＨＳＳ（高速シリアライザ／デシリアライザ）規格では、送信器が１００オームプラスまたはマイナス（±）２０％以上の範囲内の差分出力インピーダンスを有することが必要である。出力インピーダンスが正確であるほど（すなわち、１００オーム前後のパーセンテージの変動が少ないほど）、送信器の動作特性は良好となる。典型的には、測定された出力インピーダンスは、抵抗器および他の回路要素（例えば、トランジスタ）によって、測定可能なインピーダンス特性が与えられる。抵抗器は、他の要素と頻繁に直列接続されるが、他の要素自体は、互いに直列接続または並列接続のいずれであってもよい。
【０００３】
ソース直列送信器（ＳＳＴ）（または反転器ドライバ）は、この差分出力インピーダンス規格に適合する必要がある送信器の一例である。ＳＳＴによって、出力インピーダンスは、典型的には、抵抗器と直列の電界効果トランジスタ（ＦＥＴ）インピーダンスから構成される。ＦＥＴインピーダンスは、互いに異なる処理および許容ＡＳＩＣ（特定用途向け集積回路）電圧変動に渡って、±４００％程度で変換する。よって、ＦＥＴインピーダンスが、全出力インピーダンスの十分に大きな部分を表わす場合には、（可変）ＦＥＴインピーダンスは、出力インピーダンスを、差分出力インピーダンスに必要な範囲（すなわち、±２０％）の範囲内に収まらないようにする可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
電圧モードトランジスタの実施の大半は、非常に大きなＦＥＴを使用し、直列接続された抵抗器に比べて無視できるＦＥＴインピーダンスを提供する。これらの大きなＦＥＴは、さらに低い周波数で良好に動作するが、最近の高速な用途（例えば、３Ｇｂｐｓを超える送信レートでの用途、非ゼロ復帰記録（ＮＲＺ）データ・ストリーム）に求められている速い（高速の）送信周波数を扱うように設計されていない。よって、高速定格に対応するさらに小さなトランジスタが、現在設計されているほとんどの装置／アプリケーションに求められている。これらのさらに小さなトランジスタは、回路装置を出力インピーダンスの所望の範囲内に収まらないようにする可能性のある、遥かに大きなインピーダンスを示す。
【０００５】
さらに小さなＦＥＴを使用してさらに速い送信レートを可能にしつつ、出力インピーダンス特性を提供する送信器を設計するには、設計対象の装置が出力インピーダンス特性インピーダンス要件をいつ満たすかを判断する何らかの方法が必要である。したがって、特定の出力インピーダンス要件を満たすために送信器などの装置を較正する正確で信頼性のある処理に対する要求がある。本発明は、これらの要求に対処する。
【課題を解決するための手段】
【０００６】
被試験装置（ＤＵＴ）の出力インピーダンスを許容出力インピーダンスの所定の範囲内に確実かつ実質的に正確に較正することを可能にする方法、システム、および回路装置を開示する。ＤＵＴの電気特性は、フィードバック制御信号によって、所定の電気特性が実現されるように制御される。特定の電気特性を実現するために、ＤＵＴには、制御入力が与えられ、この制御入力は、能動回路にも与えられる。１つ以上の基準電圧が、ＤＵＴの出力電圧と比較されて、この比較に基づいて、制御信号が調整されて、ＤＵＴおよび能動回路にフィードバックされる。比較によって所望の出力が生じると、ＤＵＴは、所望の電気特性に較正される。制御信号は、その後、能動回路に与えられ、その結果、能動回路は、所望の電気特性を示すようになる。
【０００７】
一実施形態において、ＤＵＴは、ソース直列終端（ＳＳＴ）シリアル・リンク送信器として構成される反転回路の一部である。ＳＳＴ送信器において、並列トランジスタの２つの分岐は、それぞれ、並列分岐の特定のトランジスタがオンになる場合に、インピーダンス値を提供する。当該インピーダンス値は、直列接続された抵抗器の値に付加されて、出力インピーダンスを提供する。ＤＵＴは、抵抗器に直列な並列トランジスタの１つの分岐からなる。ＤＵＴの出力インピーダンスは、基準抵抗器の抵抗と比較される。比較器は、ＤＵＴの電気特性を基準抵抗と比較して、出力インピーダンスが基準抵抗の予め設定されたパーセンテージ変動内に収まるかどうかに基づいて、制御信号を提供する。制御信号は、ＤＵＴインピーダンス値が所望の範囲内に収まるまで、並列分岐内のトランジスタを個別にオンまたはオフするように動作するＦＳＭ（有限ステート・マシン）によって処理される。
【発明を実施するための最良の形態】
【０００８】
本発明の上述およびさらなる目的、特徴、および利点は、以下の詳細な説明において明らかになるだろう。
【０００９】
本発明自体、ならびに好ましい使用形態、さらなる目的、およびその利点は、添付の図面と共に、例示の一実施形態の以下の詳細な説明を読んで参照することによって、最も理解されるだろう。
【００１０】
本発明は、被試験装置（ＤＵＴ）の出力インピーダンスを許容出力インピーダンスの所定の範囲内に確実かつ実質的に正確に較正することを可能にする方法、システム、および回路装置を提供する。ＤＵＴの電気特性は、フィードバック制御信号によって、所定の電気特性が実現されるように制御される。特定の電気特性を実現するために、ＤＵＴには、制御入力が与えられ、この制御入力は、能動回路にも与えられる。１つ以上の基準電圧が、ＤＵＴの出力電圧と比較されて、この比較に基づいて、制御信号が調整されて、ＤＵＴおよび能動回路にフィードバックされる。比較によって所望の出力が生じると、ＤＵＴは、所望の電気特性に較正される。制御信号は、その後、能動回路に与えられ、その結果、能動回路は、所望の電気特性を示すようになる。
【００１１】
一実施形態において、ＤＵＴは、ソース直列終端（ＳＳＴ）シリアル・リンク送信器として構成される反転回路の一部である。ＳＳＴ送信器において、並列トランジスタの２つの分岐は、それぞれ、並列分岐の特定のトランジスタがオンになる場合に、インピーダンス値を提供する。当該インピーダンス値は、直列接続された抵抗器の値に付加されて、出力インピーダンスを提供する。ＤＵＴは、抵抗器に直列な並列トランジスタの１つの分岐からなる。ＤＵＴの出力インピーダンスは、基準抵抗器の抵抗と比較される。比較器は、ＤＵＴの電気特性を基準抵抗と比較して、出力インピーダンスが基準抵抗の予め設定されたパーセンテージ変動内に収まるかどうかに基づいて、制御信号を提供する。制御信号は、ＤＵＴインピーダンス値が所望の範囲内に収まるまで、並列分岐内のトランジスタを個別にオンまたはオフするように動作するＦＳＭ（有限ステート・マシン）によって処理される。
【００１２】
図面を参照すると、図１は、連続フィードバック・ループ構成のＤＵＴの基本的な較正を示すブロック回路図を提供する。フィードバック・ループによって、ＤＵＴの較正を連続的に行うことが可能となる。図示のように、ＤＵＴ１１０は、出力試験電圧（Ｖｔｓｔ）１２０を与え、これは、演算増幅器（ＯｐＡＭＰ）１４０への最初の入力として与えられる。ＯｐＡＭＰ１４０は、第２の入力である基準電圧（Ｖｒｅｆ）１２５を基準生成器１３０から受信する。ＯｐＡＭＰ１４０において、Ｖｔｓｔ１２０（上の（＋）入力として示す）とＶｒｅｆ１２５（下の（−）入力として示す）との間の差分を乗算した（ＯｐＡＭＰ１４０の）電圧利得（Ａｖ）として、出力電圧（Ｖｏ）が生成される。この計算された出力電圧は、制御電圧（Ｖｃｔｌ）として表され、フィードバック・ループ１５５を介してＤＵＴ１１０へ与えられる。
【００１３】
ＤＵＴ１１０は、Ｖｔｓｔ１２０の変化によるＶｃｔｌ１４５に対する小さな変化によって、電気特性の変化を示す。Ｖｃｔｌ１４５をフィードバック・ループ１５５を介してＤＵＴ１１０へ与えることによって、所望の特性（例えば、Ｖｔｓｔ＝Ｖｒｅｆ）がＤＵＴ１１０によって（Ｖｔｓｔ１２０の値によって決定されるように）測定または示されるまで、較正機構は、Ｖｃｔｌ１４５の値を継続して調整することができる。結果生じたＶｃｔｌ１４５の値は、能動回路１５０に与えられ、その結果、能動回路１５０は、所望の動作を示す。Ｖｃｔｌ１４５が能動回路１５０に与えられると、能動回路１５０は、ＤＵＴ１１０と同一（または変倍された）電気特性を示すので、ＤＵＴ１１０は、能動回路１５０を代表している。
【００１４】
回路の動作は以下のように生じる。能動回路１５０は、小信号電圧（すなわち、Ｖｃｔｌ１４５）によって制御される。ＤＵＴ１１０は、小信号試験電圧（すなわち、Ｖｔｓｔ１２０）Ｖｔｓｔ１２０と、基準電圧であるＶｒｅｆ１２５とを生成し、これらの電圧は、ＯｐＡＭＰ１４０へ与えられる。ＯｐＡＭＰ１４０は、電圧利得Ａｖと、転送特性Ｖｏ＝Ａｖ＊（Ｖ＋−Ｖ−）とを有する。理想的な動作環境において、Ａｖは、無限に近づき、Ａｖが無限に近づくほど、ＯｐＡＭＰ１４０は、強制的に、Ｖｃｔｌ１４５を、Ｖｔｓｔ１２０をＶｒｅｆ１２５に実質的に等しくするような電圧となるようにする。よって、ＤＵＴ１１０は、Ｖｒｅｆ＝Ｖｔｓｔのような所望の基準電圧（Ｖｒｅｆ１２５）を生じさせる電気的動作に近似するように較正される。同じ小信号制御電圧（Ｖｃｔｌ１４５）が能動回路１５０に与えられて、能動回路１５０は、所望の電気的動作を近似する。
【００１５】
図１によって提供された較正方法を、連続手法と称する。図２は、高域および低域内の収まる電気特性を結果的に生じさせる較正方法の別個の実施を示す。図面の説明中、同様の構成要素は、以前の（複数の）図面と同様の名称および参照符号が付される。以下の図面において、構成要素を異なる場合または異なる機能で使用する場合に、当該構成要素は、図版を表す互いに異なる先行数字が付される（例えば、図２については２ｘｘ、図３については３ｘｘ）。構成要素に対して割り当てられた特定の数字は、説明を助けるためだけに付されたものであり、本発明に対する（構造的または機能的な）限定を何ら意味するものではない。
【００１６】
図２において、ＤＵＴ１１０の較正は、有限ステート・マシン（ＦＳＭ）２６０を介して、（フィードバック・ループ上の）論理制御信号ＣＴＬ２５５を通じて、反復的に完了する。ＤＵＴ１１０は、Ｖｔｓｔ１２０を生成し、Ｖｔｓｔ１２０は、各比較器回路において、２つの基準電圧である低基準電圧（Ｖｌｏ）２２５と高基準電圧（Ｖｈｉ）２２７と比較される。比較器回路は、低電圧比較器（ＣＭＰＬ）２３５および高電圧比較器（ＣＭＰＨ）２４０である。Ｖｌｏ２２５は、低域基準生成器２３０によって生成され、Ｖｈｉ２２７は、高域基準生成器２３５によって生成される。
【００１７】
各比較器回路は、Ｖｔｓｔ１２０を、入力「Ａ」と図示される第１の入力として受信し、入力Ｂと図示される基準電圧のうちの１つを備える第２の入力を受信する。よって、各比較器において、「Ｂ」は、ＶｌｏまたはＶｈｉの値をそれぞれ表し、「Ａ」は、Ｖｔｓｔ１２０の現在の値を表す。各比較器は、Ｖｔｓｔ１２０の各新規の値／入力について、各比較を完了し、各比較器は、その後、比較結果を示す１または０を出力する。図示の不等式は、Ｖｔｓｔ１２０の所望の値と、特定の比較器によって与えられた特定の比較とを示す。両値は、共に、測定中の出力電気特性の範囲を示す。図示の実施形態において、いずれの比較器についても、１という出力は、比較器内に示す不等式は真である（すなわち、ＣＭＰＬについてはＡ＞Ｂ、ＣＭＰＨについてはＡ＜Ｂ）という評価をであることを示し、０は、不等式は偽であるとことを示す。
【００１８】
よって、Ｖｔｓｔ１２０がＶｌｏ２２５より大きい場合には、ＣＭＰＬ２３６は、論理ハイ（「１」）に設定される。そうでない場合には、ＣＭＰＬ２３６は、論理ロー（「０」）に設定される。反転条件は、ＣＭＰＨ２４１に当てはまり、すなわち、Ｖｔｓｔ１２１がＶｈｉ２２７より小さい場合に論理ハイ（１）が達成され、Ｖｔｓｔ１２１がＶｈｉ２２７より大きい場合に０が達成される。実際上、Ｖｌｏ２２５およびＶｈｉ２２７を使用して、電圧Ｖｔｓｔ１２０を制限する。有限ステート・マシン（ＦＳＭ）２６０は、論理信号ＣＭＰＬ２３６およびＣＭＰＨ２４１を受信し、それに従ってＶｃｔｌ２４５を増分するように設定する。両比較器がその出力で１を与える場合には、Ｖｔｓｔ１２０は、必要な範囲内であり、ＦＳＭ２６０は、Ｖｃｔｌ２４５の新たな値を反復するのを停止する。以下の表１は、出力例と、フィードバック・ループ２３５を介してＤＵＴ１１０へ送信されたＣＴＬ２４５に対する結果の効果とを提供する。
【００１９】
【表１】
0005165877.tif 000002
【００２０】
Ｖｔｓｔ１２０の値は、Ｖｌｏ２２５より小さくかつＶｈｉ２２７より大きいというように両立することはできないので、「０，０」出力は、本説明では該当せず、較正機構がオフされる場合にのみ当てはまる。表によれば、「１，１」出力が求められており、Ｖｔｓｔ１２０がＶｌｏ２２５を下回るか、またはＶｈｉ２２７を上回るかによって、ＣＬＴ２４５に対して異なる変更を行っている。
【００２１】
ＦＳＭ２６０は、強制的に、Ｖｃｔｌ２４５がＤＵＴの電圧であるＶｔｓｔ１２０を、Ｖｌｏより大きくＶｈｉより小さくなるように、論理信号ＣＭＰＬ２３６およびＣＭＰＨ２４１を処理する。よって、ＤＵＴ１１０は、所望の電圧範囲を生じさせる電気的動作（例えば、インピーダンス）に近似するように強制される。ＣＴＬ２４５は、能動回路１５０にも与えられ、能動回路１５０は、所望の電気的動作を近似する。例示の実施形態において、較正機構は、分圧器として動作する。この機構は、較正を必要とする他の種類の回路にも適用可能である。
【００２２】
図３は、一実施形態に係る、較正を必要とする能動回路として使用される回路例を示す。本実施形態によれば、能動回路は、制御インピーダンスＣＭＯＳ回路（インピーダンス制御反転器またはＳＳＴドライバとも称される）３００である。例示の実施形態において、本発明の較正の特徴は、能動回路の複製ＳＳＴドライバ部分に適用され、複製部分が正確な抵抗器に対して較正される。すなわち、例示の実施形態におけるＤＵＴは、図３に示す能動回路の上部または下部の複製である。
【００２３】
ＳＳＴドライバ３００は、ＦＥＴが所定の処理および電圧端について割り当てられたインピーダンスとなるように調整されるような、並列ＦＥＴフィンガによって構成される（すなわち、ＦＥＴは、数多くの並列フィンガに分割される）。フィンガのサイズは、総ＦＥＴインピーダンスが所望の値に近づく場合に、並列ＦＥＴインピーダンスの変化が単調となるようなサイズである。
【００２４】
実施中に、合理的な数のＦＥＴフィンガによって必要な正確性が満たされるように、ＦＥＴインピーダンスは、直列抵抗器に対して総インピーダンスの予め設定されたパーセンテージであるように割り当てられる（すなわち、ＦＥＴが２０％であるのに対して、抵抗器が８０％）。とりわけ、この構成は、ドライバ出力段のサイズを制限するものであり、これは、帯域幅およびＡＳＩＣの芯サイズの制約があるので、重要である。
【００２５】
特に図３を参照すると、ＳＳＴドライバ３００は、プル・アップ（ＰＦＥＴ）回路と、プル・ダウン（ＮＦＥＴ）回路とを備え、同一の入力３４０を受信するが、互いに反転された出力電圧特性を示す。プル・アップ回路（後述する図４に示す）は、ＳＳＴドライバ３００の最上部に示す部分であり、Ｐ型入力トランジスタ（Ｔｄａｔａｐ）３１５を備え、これは、そのソースがＮｘＰ型トランジスタ（例えば、ＰＦＥＴ）３１２の並列分岐３１０に接続されており、ここで、Ｎは、並列ＰＦＥＴ３１２の総数である整数であり、Ｔｐ０〜ＴｐＮ−１という数字となっている。各ＰＦＥＴ３１２は、対応する制御入力信号３１３をそのゲート入力として受信する。ＰＦＥＴ３１２は、そのソースが高電圧（ＶＴＴ）３０５に接続され、そのドレインが入力トランジスタ３１５のソースに接続されている。
【００２６】
Ｔｄａｔａｐのインピーダンスは非常に小さく、プル・アップ回路の総インピーダンスに対して無視できる。さらに、ＳＳＴドライバ３００がプル・アップ動作モードである場合（Ｐ−ＦＥＴがオンの場合）には、Ｔｄａｔａｎのインピーダンスが無限に近づく。逆に、ＳＳＴドライバ３００がプル・ダウンモードである場合（Ｎ−ＦＥＴがオンの場合）には、Ｔｄａｔａｐのインピーダンスが無限に近づく。並列接続のＰＦＥＴ３１２は、本明細書においてＲｐｏｎ３６０と称する集合的なインピーダンスを提供する。Ｒｐｏｎ３６０は回路３００内の物理的要素ではないので、例示および説明の簡素化のためだけに示されるものである。Ｒｐｏｎ３６０の集合的なインピーダンス値は、オンされるＰＦＥＴ３１２の数によって変化し、その結果、対応する制御入力３１３の（オン／オフの）値によって制御される。
【００２７】
Ｔｄａｔａｐ３１５のドレインに結合されているのは、抵抗器（Ｒｐ）３２０であり、そして、その他端は、出力端末３５０のための出力ノードに接続されている。一実施形態において、Ｒｐ３２０は、＋／−１０％の抵抗特性を示す。「オン」入力３４０がＴｄａｔａｐ３１５のゲートに渡って与えられて、１つ以上のＰＦＥＴ３１２がオンされると、出力ノードは、Ｒｐ３２０にＲｐｏｎ３６０のインピーダンス値を加えた値に等しい出力インピーダンスを示す（Ｔｄａｔａｐ３１５のインピーダンスは無視できる）。
【００２８】
プル・ダウン回路（後述する図５にも示す）は、回路３００の底部に示す部分であり、プル・アップ回路と非常に類似して構成される。ただし、トランジスタはすべてＮ型トランジスタであり、下位並列分岐３３０は、ＭｘＮ型トランジスタを備え、ここで、Ｍは、Ｎとは異なる整数値である点が異なる。よって、回路３００は、特に各並列グループ内において、同数のＰ型トランジスタおよびＮ型トランジスタを有するとは限らない。とりわけ、各回路内のトランジスタをＰＦＥＴおよびＮＦＥＴとして説明しているが、本発明の特定の回路構成および較正特徴は、ＦＥＴ以外の他の種類のトランジスタに適用しても良いことは、当業者は理解するものである。したがって、ＦＥＴに対する特定の言及は、本発明またはその応用のいかなる局面に対しても、構成すべき回路／装置を限定することを意味するものではない。
【００２９】
図３に示すように、プル・ダウン回路は、Ｎ型入力トランジスタ（Ｔｄａｔａｎ）３１７を備え、これは、そのドレインがＭｘＮ型トランジスタ（ＮＦＥＴ）３３２の並列グループ３１０に接続されており、ここで、Ｍは、ＮＦＥＴ３３２の総数である整数であり、Ｔｎ０〜ＴｎＭ−１という数字となっている。各ＮＦＥＴ３３２は、対応する制御入力信号３３３をそのゲート入力として受信する。ＮＦＥＴ３１０は、そのドレインが低電圧（ＶＳＳ）３０７に接続され、そのソースが入力トランジスタ（Ｔｄａｔａｎ）３１７のドレインに接続されている。Ｔｄａｔａｎ３１７のインピーダンスは非常に小さく、プル・ダウン回路の総インピーダンスに対して無視できる。ＮＦＥＴ３３２は、本明細書においてＲｎｏｎ３６５と称する集合的なインピーダンスを提供する（繰り返すが、Ｒｎｏｎ３６５は回路３００内の物理的要素ではないので、例示および説明の簡素化のためだけに示されるものである）。Ｒｎｏｎ３６５の集合的なインピーダンス値は、オンされるＮＦＥＴ３３２の数によって変化し、その結果、対応する制御入力３３３の（オン／オフの）値によって制御される。
【００３０】
Ｔｄａｔａｎ３１７のソースに結合されているのは、抵抗器（Ｒｐ）３２５であり、そして、その他端は、出力端末３５０に接続されている。「オン」入力３４０がＴｄａｔａｎ３１７のゲートに渡って与えられて、（制御入力３３３を介して）１つ以上のＮＦＥＴ３３２がオンされると、出力ノードは、Ｒｎ３２５にＲｎｏｎ３６５のインピーダンス値を加えた値に等しい出力インピーダンスを示す（入力トランジスタ３１７のインピーダンスは無視できる）。
【００３１】
上記回路３００の動作は、被試験装置または能動回路もしくはその両方としての使用に関連して、以下のようになる。ＶＴＴの入力電圧（すなわち、デジタル「１」）について、Ｔｄａｔａｎ３１７はオンされ、Ｔｄａｔａｐ３１５はオフされる。Ｍ個の並列ＮＦＥＴは、論理回路バスＮＣＴＬ＜ｍ−１：０＞によって指示されたようにオンまたはオフされるスイッチとしての役割を果たす。各並列ＮＦＥＴ３３２は、ｉ＝［ｍ−１，ｍ−２，…，０］について、オンのインピーダンスであるＲｎｏｎ＜ｉ＞を有する。各制御ビット３３３は、デジタル「１」または「０」である。
【００３２】
この動作状態において、ＳＳＴドライバのプル・ダウン回路の出力インピーダンスは、Ｍ個の並列ＮＦＥＴであるＴｍ＜ｍ−１＞，Ｔｍ＜ｍ−２＞，…，Ｔｍ＜０＞と直列の抵抗Ｒｎ３２５の合計と等しい。Ｔｄａｔａｎ３１７のインピーダンスは無視できると想定すると、並列ＮＦＥＴの実効インピーダンスは、Ｒｎｏｎ３６５として示され、以下のように決定される。
［ＮＣＴＬ＜ｍ−１＞＊１／Ｒｎｏｎ＜ｎ−１＞＋ＮＣＴＬ＜ｎ−２＞＊１／Ｒｎｏｎ＜ｎ−２＞＋…＋ＮＣＴＬ＜０＞＊１／Ｒｎｏｎ＜０＞］−１
Ｒｎｏｎ３６５のこの値により、ＳＳＴドライバ（または反転回路の）プル・ダウン回路の出力インピーダンスは、Ｒｎ＋Ｒｎｏｎとなる。
【００３３】
ＶＳＳの入力電圧（またはデジタル「０」）について、入力ＰＥＦＴのＴｄａｔａｐ３１５はオンされ、ＮＦＥＴのＴｄａｔａｎ３１７はオフされる。この動作状態において、ＳＳＴドライバのプル・アップ回路の出力インピーダンスは、同様に、Ｒｐ＋Ｒｐｏｎとして導出される。上述のように、並列ＰＦＥＴの数は並列ＮＦＥＴの数とは異なってもよいが、簡単にするために、ＭはＮと同一であるとする。図３のインピーダンス制御反転回路について所望の出力インピーダンスを達成するために、論理回路バスＮＣＴＬ＜ｍ−１：０＞およびＰＣＴＬ＜ｎ−１：０＞は、１つまたはすべての各装置をオン（またはオフ）に設定しなければならない。図２の較正機構を図３の回路に適用すると、制御バス３１３／３３の設定を個別に行うことができ、最終的には、反転器の出力インピーダンス特性を較正する。図４および図５は、図３のプル・アップ回路およびプル・ダウン回路に個別に適用された図２の較正機構を示す。
【００３４】
後述するように、上記ＳＳＴドライバ３００のプル・アップまたはプル・ダウン回路は、他の基準抵抗器（Ｒｒｅｆ）に対して較正される。その後、抵抗器との直列の組み合わせのＦＥＴインピーダンスが、Ｒｒｅｆプラスまたはマイナス（＋／−）予め選択／決定された許容値（例えば、＋／−１０％）に較正される。較正機構に適用されると、ＳＳＴドライバ部分のＰＦＥＴおよびＮＦＥＴ部分は、別個に構成された半分ずつに分離される。各ＦＥＴおよび抵抗器の組み合わせが、Ｒｒｅｆを有する分圧器構成に配置され、その結果生じた電圧であるＶｔｓｔが、基準電圧と比較される。ステート・マシンは、比較器の出力を確認して、ＦＥＴ制御を適切に設定する。比較器からの出力信号が実質的に０という、両入力が実施的に同一であることを示す場合、ＦＥＴおよび抵抗器の組み合わせの抵抗は、Ｒｒｅｆと正確に一致する。出力が０でない場合は、制御器は、特定の並列分岐内の１つ以上のＦＥＴ（フィンガ）をオン／オフすることによって、可変抵抗器（ＦＥＴ抵抗）の設定を調整する。
【００３５】
図４に示すように、プル・アップ回路は、図２に示す較正回路のＤＵＴ１１０’として接続される。Ｒｐ３２０は、基準抵抗であるＲｒｅｆ４１０に接続され、抵抗器が接続するノードは、信号Ｖｐｔｓｔを与える。加えて、各基準生成器は、抵抗器の直列接続された対として表され、第１の抗抵器ｆ（Ｒ）４１５／４２５は、その一端がＶＴＴに接続され、第２の抵抗器Ｒ４２０／４３０は、下位の電圧ソースに接続される。図に示すように、ｆ（Ｒ）は、第２の抵抗器よりもあるパーセンテージ（ｘ％）分高いまたは低い抵抗器であり、ここで、ｆは、ｘ％を加算／減算して第２の抵抗器の値前後の抵抗値の範囲を値供する関数である。よって、低域基準生成器２３０については、ｆ（Ｒ）＝（１−ｘ）＊Ｒであり、高域基準生成器２３５は、ｆ（Ｒ）＝（１＋ｘ）＊Ｒである。例示の実施形態において、ｘは１０％とする。
【００３６】
比較器２３５および２４０は、Ｖｐｔｓｔ４２０を基準電圧Ｖｌｏ４２５およびＶｈｉ４２７とそれぞれ比較する。ＣＯＭＰＰＬ＝Ａｖ＊（Ｖｌｏ−Ｖｐｔｓｔ）であり、ＣＯＭＰＰＨ＝Ａｖ＊（Ｖｐｔｓｔ−Ｖｈｉ）である。Ｖｘｔｓｔ範囲がＶｌｏ＞ＶｐｔｓｔかつＶｈｉ＞Ｖｐｔｓｔの場合、ＣＯＭＰＰＬ，ＣＯＭＰＰＨ＝「１１」である。この条件の下、Ｒｐｏｎ＋Ｒｐ＞（１−ｘ）Ｒｒｅｆであり、Ｒｐｏｎ＋Ｒｐ＜（１＋ｘ）Ｒｒｅｆである。しかしながら、この条件が満たされない場合、Ｖｔｓｔの所望の値が見つかれば、Ｖｃｔｌ２４５およびＣＯＭＰＰＬ，ＣＯＭＰＰＨ＝「１１」に対して調整が行われる。
【００３７】
図２および表１を参照して上述した比較と同様に、Ｖｐｔｓｔ４２０がＶｌｏ４２５より小さい場合には、出力ＣＯＭＰＰＬは、「１」である。また、Ｖｐｔｓｔ４２０がＶｈｉ４２７より大きい場合には、出力ＣＯＭＰＰＬは、「１」である。すなわち、Ｖｌｏ＞ＶｐｔｓｔかつＶｐｔｓｔ＜Ｖｈｉの場合には、ＣＯＭＰＰＬ，ＣＯＭＰＰＨ＝「１１」であり、Ｖｐｔｓｔは、所望の範囲内に較正される。ＶｐｔｓｔがＶｌｏより小さい場合の条件を決定するための手法には、ＶＴＴ＊Ｒｒｅｆ／（Ｒｐｏｎ＋Ｒｐ＋Ｒｒｅｆ）＜ＶＴＴ／（２−ｘ）を設定して、以下のようにＲｐｏｎ＋Ｒｐを解くことを伴う。
ＶＴＴ＊Ｒｒｅｆ／（Ｒｐｏｎ＋Ｒｐ＋Ｒｒｅｆ）＜ＶＴＴ（２−ｘ）
１／（Ｒｐｏｎ＋Ｒｐ＋Ｒｒｅｆ）＜１／（Ｒｒｅｆ（２−ｘ））
Ｒｐｏｎ＋Ｒｐ＋Ｒｒｅｆ＞Ｒｒｅｆ（２−ｘ）
Ｒｐｏｎ＋Ｒｐ＞（１−ｘ）Ｒｒｅｆ
【００３８】
上記によって、Ｒｐ＋Ｒｐｏｎ＞（１−ｘ）Ｒｒｅｆの場合に、ＶｐｔｓｔはＶｌｏより小さい。そして、Ｖｐｔｓｔ＞Ｖｈｉを解くと、Ｒｐｏｎ＋Ｒｐ＜（１＋ｘ）Ｒｒｅｆとなる。上記の分析が完了すると、比較器は、（１−ｘ）＊Ｒｒｅｆ＜Ｒｐｏｎ＋Ｒｐ＜（１−ｘ）＊Ｒｒｅｆの場合にのみ、ＣＯＭＰＰＬ，ＣＯＭＰＰＨ＝「１１」を与える。
【００３９】
上記結果が比較器２３５および２４０によって出力されると、ＣＯＭＰＰＬおよびＣＯＭＰＰＨは、ＦＳＭ２４２によって評価される。ＦＳＭ２４２は、ＣＯＭＰＰＬ，ＣＯＭＰＰＨ＝「１１」という条件が満たされるまで、（ＤＵＴ４１０の全インピーダンスを減少させることによって）制御バスＰＣＴＬ＜ｎ−１：０＞２４５を変更する。全出力インピーダンス（Ｒｐｏｎ＋Ｒｐ）の減少には、１つ以上の追加の並列トランジスタ３１２を「オン」に切り換えて、Ｒｐｏｎの値を減少させることを伴う。出力インピーダンスの値を増加させる必要のある較正のためには（すなわち、Ｒｐｏｎ＋Ｒ＜Ｒｌｏの場合）、１つ以上の（現在オンの）並列トランジスタ３１２をオフに切り換える。トランジスタのオンまたはオフへの切り換えは、ＰＣＴＬ２４５から受信された別個の信号である制御入力３１３によって制御される。
【００４０】
実際の較正中において、開始点の一つとしては、Ｖｔｓｔが低く、Ｒｐｏｎ＋Ｒｐが高い時であって、ＰＦＥＴがオフされていることを示す場合が挙げられよう。ＰＦＥＴＳをオフすることによって、フィードバック制御ゲート信号を使用して、Ｒｐｏｎ＋Ｒｐ抵抗は減少し、それに従ってＶｔｓｔは増加する。同様に、較正は、Ｖｔｓｔが高く、抵抗値が低い状態で、ＰＦＥＴＳがオンされていることを示すときに開始してもよい。その後、Ｖｔｓｔの値が、Ｖｔｓｔが所望の電圧範囲に収まるまで。フィードバック制御ゲート信号を介してＰＦＥＴを再びオフすることによって調整される。
【００４１】
上述のように、ＳＳＴドライバ３００は、ＰＦＥＴ成分（すなわち、プル・アップ回路）の較正を提供する図４によって、２段階で較正される。同様の処理が、図５内のＮＦＥＴ成分（すなわち、プル・ダウン回路）にも適用され、ＤＵＴ１１０’’が、ＶＴＴのＲｒｅｆ５１０に直列接続された図３のプル・ダウン回路を表わす。プル・ダウン回路が使用される場合、処理は、（１−ｘ）＊Ｒｒｅｆ＜Ｒｎｏｎ＋Ｒｎ＜（１＋ｘ）＊ＲｒｅｆとなるようにＮＣＬＴ＜ｎ−１：０＞を設定する。よって、ＳＳＴドライバ３００がＤＵＴ１１０として提供される場合、両制御出力であるＰＣＴＬ＜ｎ−１：０＞およびＮＣＴＬ＜ｎ−１：０＞が図３の能動回路１５０に与えられる。ＳＳＴドライバ３００は、その後、［（１‐ｘ）Ｒｒｅｆ，（１＋ｘ）Ｒｒｅｆ］によって結び付けられる出力抵抗を有する。
【００４２】
特に、一実施において、本明細書において説明したインピーダンスが制御された反転器を、オンチップで製造されたＳＳＴ送信器であって同じくチップ上に集積された較正機構を有する該ＳＳＴ送信器として使用する。送信器は、終端ネットワークの一部であってもよく、電圧モードドライバの各半分を較正するように使用される。インピーダンスは、動作条件（例えば、温度）が変化するにつれて、測定および調整される。この実施により、送信器のインピーダンスが、送信器が結合された送信チャンネルのインピーダンスに一致するように、電圧モード送信器を動的に較正することが可能となる。このインピーダンスが一致する点（および試験電圧が所望の範囲内に収まる点）を、回路についての較正点と称してもよい。
【００４３】
最後の事項として、本発明の例示の一実施形態を、インストールされた管理ソフトウェアを有する完全に機能するコンピュータ・システムの場合でこれまで説明し、かつそのように今後も継続して説明するが、例示の一実施形態のソフトウェアの局面は、プログラム製品として様々な形式で配布することができ、また、本発明の例示の一実施形態は、配布を実際に行うのに使用される信号搬送媒体の特定の型に関係なく等しく当てはまることを、当業者は理解するだろう。信号搬送媒体の例には、フレキシブル・ディスク、ハード・ディスク・ドライブ、ＣＤ‐ＲＯＭなどの記録可能型媒体と、デジタルおよびアナログ通信リンクなどの送信型媒体とを含む。
【００４４】
本発明を、好ましい一実施形態を参照して特に図示および説明してきたが、形式および詳細の様々な変更が、本発明の精神および範囲から逸脱することなく行われてもよいことが、当業者によって理解されるだろう。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態に係る、較正機能を提供するために使用されてもよい連続フィードバック・ループを伴う基本フィードバック回路である。
【図２】本発明の他の実施形態に係る、フィードバック制御信号を被試験装置（ＤＵＴ）へ反復供給して較正機能を提供するためのデジタル化されたフィードバック回路である。
【図３】本発明の一実施形態に係る、抵抗に直列接続されて、図２の較正機構を使用して較正する必要のある出力インピーダンスを提供するトランジスタの平行分岐を有する反転回路例である。
【図４】本発明の一実施形態に係る、図２の較正機構を使用して較正される図３の反転回路のプル・アップ分岐およびプル・ダウン分岐をそれぞれ示す。
【図５】本発明の一実施形態に係る、図２の較正機構を使用して較正される図３の反転回路のプル・アップ分岐およびプル・ダウン分岐をそれぞれ示す。
【符号の説明】
【００４６】
１１０  ＤＵＴ
１２０  出力試験電圧
１２５  基準電圧
１３０  基準発生器
１４０  演算増幅器
１４５  制御電圧
１５０  能動回路
１５５  フィードバック・ループ
【図１】
0005165877.tif 000003
【図２】
0005165877.tif 000004
【図３】
0005165877.tif 000005
【図４】
0005165877.tif 000006
【図５】
0005165877.tif 000007