(57)【特許請求の範囲】
【請求項１】
半導体基板内に設けられたビットラインと、
該ビットラインに側面および底面を囲まれ、前記ビットライン内に設けられたシリサイド層と、
前記半導体基板上に設けられたＯＮＯ膜と、
前記シリサイド層の両側の前記ビットライン上に前記ＯＮＯ膜内のトラップ層の側面に接して設けられ、燐を含む酸化シリコン膜を有する側壁と、を具備する半導体装置。
【請求項２】
前記側壁は、前記ＯＮＯ膜内のトンネル酸化膜および前記トラップ層の側面に接して設けられ、
前記ＯＮＯ膜内のトップ酸化膜は、前記トラップ層、前記側壁および前記シリサイド層上に設けられている請求項１記載の半導体装置。
【請求項３】
前記ビットラインの幅方向に延在し、前記ＯＮＯ膜上に設けられたワードラインを具備する請求項１または２記載の半導体装置。
【請求項４】
前記ビットラインの幅方向に延在し、前記ＯＮＯ膜上に設けられたワードラインと、
前記ＯＮＯ膜と前記ワードラインとの間に設けられたゲート電極と、を具備し、
前記側壁は、前記ゲート電極および前記ＯＮＯ膜の側面に接して設けられた請求項１記載の半導体装置。
【請求項５】
前記ＯＮＯ膜上に設けられた層間絶縁膜と、
前記層間絶縁膜内に設けられ、前記シリサイド層と接続するコンタクト部と、を具備する請求項１から４のいずれか一項記載の半導体装置。
【請求項６】
半導体基板上にトラップ層を形成する工程と、
前記トラップ層に開口部を形成する工程と、
前記開口部の前記半導体基板内にビットラインを形成する工程と、
前記開口部の側面に燐を含む酸化シリコン膜を有する側壁を形成する工程と、
前記側壁をマスクに前記ビットライン内にシリサイド層を形成する工程と、を有する半導体装置の製造方法。
【請求項７】
前記トラップ層、前記側壁および前記シリサイド層上にトップ酸化膜を形成する工程を有する請求項６記載の半導体装置の製造方法。
【請求項８】
前記トップ酸化膜上に、前記ビットラインの幅方向に延在するワードラインを形成する工程を有する請求項７記載の半導体装置。
【請求項９】
前記トラップ層上にトップ酸化膜を形成する工程と、
前記開口部を形成する工程は、前記トップ酸化膜および前記トラップ層に開口部を形成する工程を含み、
前記側壁を形成する工程は、前記トップ酸化膜および前記トラップ層の前記開口部の側面に前記側壁を形成する工程を含む請求項６記載の半導体装置の製造方法。
【請求項１０】
前記トップ酸化膜上にゲート電極となるべき第１導電層を形成する工程を具備し、
前記開口部を形成する工程は、前記第１導電層、前記トップ酸化膜および前記トラップ層に開口部を形成する工程を含み、
前記側壁を形成する工程は、前記第１導電層、前記トップ酸化膜および前記トラップ層の前記開口部の側面に側壁を形成する工程を含む請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第１導電層上にワードラインとなるべき第２導電層を形成する工程と、
前記第２導電層および前記第１導電層の所定領域を除去し、第２導電層より前記ワードライン、前記第１導電層より前記ゲート電極を形成する工程と、を有する請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第１導電層上に絶縁膜を形成する工程を有し、
前記シリサイド層を形成する工程は、前記絶縁膜および前記開口部内の前記ビットライン上に金属層を形成する工程と、熱処理することにより前記金属層をシリサイド化する工程とを含む請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記開口部内に絶縁層を形成する工程を具備し、
前記第２導電層を形成する工程は、前記第１導電層および前記絶縁層上に前記第２導電層を形成する工程を含む請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記トラップ層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜内に、前記シリサイド層に接続するコンタクト部を形成する工程と、を有する請求項６から１３のいずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、半導体基板内に形成されたビットラインを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有している。そして、電荷蓄積層に電荷を蓄積させることにより、データを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとして、ＯＮＯ（Oxide/Nitride/Oxide）膜中のトラップ層に電荷を蓄積するＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型構造を有するフラッシュメモリがある。特許文献１にはＳＯＮＯＳ型フラッシュメモリの１つとして、ソースとドレインを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリが開示されている。【０００３】
図１は従来例に係るフラッシュメモリのメモリセルの平面図である。なお、ＯＮＯ膜は図示していない。図１の縦方向に半導体基板１０に埋め込まれた拡散層からなるビットライン１２が延在し、ビットライン１２の幅方向にワードライン２３が延在している。ビットライン１２には、ワードライン２３を複数本（例えば８本や１６本）越えるごとにコンタクト部４２が設けられている。コンタクト部４２はビットライン１２上にビットライン１２と同じ方向に延在する配線層と接続している。【０００４】
ビットライン１２は拡散層で形成されており抵抗率が高い。ビットライン１２の抵抗が高いと、ＯＮＯ膜内のトラップ層に蓄積される電荷（すなわちデータ）の書き込み、消去特性が劣化してしまう。そこで、コンタクト部４２を介し、ビットライン１２を金属層からなる配線層に接続する。これにより、ビットラインの抵抗を低減させることができ、書き込み、消去特性の劣化を抑制することができる。【０００５】
ビットライン１２に接続するコンタクト部４２を頻繁に設けることにより書き込み、消去特性はより均一化する。しかしながら、コンタクト部４２を設けるため面積が大きくなってしまう。そこで、図２（ａ）のように、ビットライン１２の上面をシリサイド化しシリサイド層２２ａを設ける。図２（ａ）を参照に、半導体基板１０上にトンネル酸化膜１４、トラップ層１６およびトップ酸化膜１８からなるＯＮＯ膜２０が形成されている。ＯＮＯ膜２０にはビットライン１２を形成するべき開口部を設け、この開口部をマスクに、ビットライン１２およびシリサイド層２２ａを形成する。このようにして、ビットラインを抵抗を低減することができ、コンタクト部４２を頻繁に設けなくとも書き込み、消去特性をより均一化することができる。なお、本明細書の説明において、ビットラインの抵抗とは、シリサイド層２２を含めたビットライン１２の抵抗を示している。【０００６】
しかし、図２（ａ）のように、シリサイド層２２ａがビットライン１２以外の半導体基板１０に接触すると、Ｐ型半導体基板１０とＮ型のビットライン１２の間にシリサイド層２２ａを介し電流が流れてしまう。特許文献２には、図２（ｂ）のように、ビットライン１２内のシリサイド層２２ｂを半導体基板１０に接しないように設ける技術が開示されている。特許文献２に係る技術によれば、半導体基板１０とビットライン１２間のリーク電流が抑制されるため、ビットラインの抵抗を低減することが可能となる。【０００７】
特許文献３の図１８には、ゲート絶縁膜の両側に燐（Ｐ）を含む酸化シリコン膜を形成する技術が開示されている。【０００８】
【特許文献１】米国特許第６０１１７２５号明細書
【特許文献２】特開２００５−５７１８７号公報
【特許文献３】特開平１０−２８４６２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献２に開示されたフラッシュメモリにおいては、ＯＮＯ膜２０中のトラップ層１６が、例えば層間絶縁膜やコンタクト部４２の金属を研磨する際のスラリーにより汚染される。トラップ層１６がスラリー中のＮａやＫの有機物で汚染されると、トラップ層１６に蓄積した電荷が損失するチャージロスが生じる。【００１０】
本発明は、上記課題に鑑みさなれたものであり、半導体基板とビットライン間のリーク電流を抑制しビットラインの低抵抗化を可能とし、かつトラップ層からのチャージロスを抑制することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、半導体基板内に設けられたビットラインと、該ビットラインに側面および底面を囲まれ、前記ビットライン内に設けられたシリサイド層と、前記半導体基板上に設けられたＯＮＯ膜と、前記シリサイド層の両側の前記ビットライン上に前記ＯＮＯ膜内のトラップ層の側面に接して設けられ、燐を含む酸化シリコン膜を有する側壁と、を具備する半導体装置である。本発明によれば、シリサイド層が半導体基板に接しないため半導体基板とビットライン間のリーク電流を抑制し、ビットラインの低抵抗化を可能とする。また、燐を含む酸化シリコン膜がトラップ層内の汚染をゲッタリングしチャージロスを抑制することができる。【００１２】
上記構成において、前記側壁は、前記ＯＮＯ膜内のトンネル酸化膜および前記トラップ層の側面に接して設けられ、前記ＯＮＯ膜内のトップ酸化膜は、前記トラップ層、前記側壁および前記シリサイド層上に設けられている構成とすることができる。この構成によれば、トップ酸化膜により、トラップ層が汚染されることを抑制し、チャージロスを一層抑制することができる。【００１３】
上記構成において、前記ビットラインの幅方向に延在し、前記ＯＮＯ膜上に設けられたワードラインを具備する構成とすることができる。【００１４】
上記構成において、前記ビットラインの幅方向に延在し、前記ＯＮＯ膜上に設けられたワードラインと、前記ＯＮＯ膜と前記ワードラインとの間に設けられたゲート電極と、を具備し、前記側壁は、前記ゲート電極および前記ＯＮＯ膜の側面に接して設けられた構成とすることができる。この構成によれば、ゲート電極とワードラインとの２層構造を有する半導体装置においても、ビットラインを低抵抗化し、チャージロスを抑制することができる。【００１５】
上記構成において、前記ＯＮＯ膜上に設けられた層間絶縁膜と、前記層間絶縁膜内に設けられ、前記シリサイド層と接続するコンタクト部と、を具備する構成とすることができる。この構成によれば、層間絶縁膜やコンタクト部を形成する際に汚染されたトラップ層に起因したチャージロスを抑制することができる。【００１６】
上記構成において、半導体基板上にトラップ層を形成する工程と、前記トラップ層に開口部を形成する工程と、前記開口部の前記半導体基板内にビットラインを形成する工程と、前記開口部の側面に燐（Ｐ）を含む酸化シリコン膜を有する側壁を形成する工程と、前記側壁をマスクに前記ビットライン内にシリサイド層を形成する工程と、を有する半導体装置の製造方法である。本発明によれば、側壁をマスクにシリサイド層を形成するため、シリサイド層が半導体基板に接しない。よって、半導体基板とビットライン間のリーク電流を抑制し、ビットラインの低抵抗化を可能とする。また、Ｐを含む酸化シリコン膜を含む側壁がトラップ層内の汚染をゲッタリングしチャージロスを抑制することができる。【００１７】
上記構成において、前記トラップ層、前記側壁および前記シリサイド層上にトップ酸化膜を形成する工程を有する構成とすることができる。この構成によれば、トップ酸化膜により、トラップ層が汚染されることを抑制し、チャージロスを一層抑制することができる。【００１８】
上記構成において、前記トップ酸化膜上に、前記ビットラインの幅方向に延在するワードラインを形成する工程を有する構成とすることができる。【００１９】
上記構成において、前記トラップ層上にトップ酸化膜を形成する工程と、前記開口部を形成する工程は、前記トップ酸化膜および前記トラップ層に開口部を形成する工程を含み、前記側壁を形成する工程は、前記トップ酸化膜および前記トラップ層の前記開口部の側面に前記側壁を形成する工程を含む構成とすることができる。この構成によれば、トップ酸化膜をビットライン形成の前に行うため、トップ酸化膜の形成に起因しビットラインやシリサイド層が拡散することを防止することができる。【００２０】
上記構成において、前記ＯＮＯ膜上にゲート電極となるべき第１導電層を形成する工程を具備し、前記開口部を形成する工程は、前記第１導電層、前記トップ酸化膜および前記トラップ層に開口部を形成する工程であり、前記側壁を形成する工程は、前記第１導電層、前記トップ酸化膜および前記トラップ層の前記開口部の側面に側壁を形成する工程である構成とすることができる。この構成によれば、第１導電層の側面を側壁で保護することができる。【００２１】
上記構成において、前記第１導電層上にワードラインとなるべき第２導電層を形成する工程と、前記第２導電層および前記第１導電層の所定領域を除去し、第２導電層より前記ワードライン、前記第１導電層より前記ゲート電極を形成する工程と、を有する構成とすることができる。この構成によれば、ゲート電極とワードラインとの２層構造を有する半導体装置においても、ビットラインを低抵抗化し、チャージロスを抑制することができる。【００２２】
上記構成において、前記第１導電層上に絶縁膜を形成する工程を有し、前記シリサイド層を形成する工程は、前記絶縁膜および前記開口部内の前記ビットライン上に金属層を形成する工程と、熱処理することにより前記金属層をシリサイド化する工程とを含む構成とすることができる。この構成によれば、絶縁膜により、第１導電層に金属層が直接被覆することを防ぐことができる。よって、金属層をシリサイド化する際に、第１導電層の上面がシリサイド化することを防ぐことができる。【００２３】
上記構成において、前記開口部内に絶縁層を形成する工程を具備し、前記第２導電層を形成する工程は、前記第１導電層および前記絶縁層上に前記第２導電層を形成する工程を含む構成とすることができる。この構成によれば、開口部内に絶縁層を形成することにより、第２導電層をより平坦な面上に形成することができる。【００２４】
上記構成において、前記トラップ層上に層間絶縁膜を形成する工程と、前記層間絶縁膜内に、前記シリサイド層に接続するコンタクト部を形成する工程と、を有する構成とすることができる。この構成によれば、層間絶縁膜やコンタクト部を形成する際に汚染されたトラップ層に起因したチャージロスを抑制することができる。
【発明の効果】
【００２５】
本発明によれば、半導体基板とビットライン間のリーク電流を抑制しビットラインの低抵抗化を可能とし、かつトラップ層からのチャージロスを抑制することが可能な半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】図１は従来例に係るフラッシュメモリの上視図である。
【図２】図２（ａ）および図２（ｂ）は従来例の課題を説明するための図である。
【図３】図３（ａ）から図３（ｄ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その１）である。
【図４】図４（ａ）から図４（ｄ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その２）である。
【図５】図５（ａ）および図５（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その３）である。
【図６】図６は実施例１に係るフラッシュメモリの製造工程を示す断面図（その４）である。
【図７】図７（ａ）から図７（ｄ）は実施例２に係るフラッシュメモリの製造工程を示す断面図（その１）である。
【図８】図８（ａ）から図８（ｄ）は実施例２に係るフラッシュメモリの製造工程を示す断面図（その２）である。
【図９】図９（ａ）および図９（ｂ）は実施例２に係るフラッシュメモリの製造工程を示す断面図（その３）である。
【図１０】図１０（ａ）から図１０（ｃ）は実施例３に係るフラッシュメモリの製造工程を示す断面図（その４）である。
【図１１】図１１（ａ）から図１１（ｃ）は実施例３に係るフラッシュメモリの製造工程を示す断面図（その５）である。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照に本発明の実施例を説明する。
【実施例１】
【００２８】
実施例１はゲートを兼ねるワードラインを形成する場合の例である。図３（ａ）から図６を用い実施例１に係るフラッシュメモリの製造方法について説明する。図３（ａ）から図４（ａ）は図１のＡ−Ａ、Ｂ−ＢおよびＣ−Ｃ共通の断面に相当する断面図である。図４（ｂ）は図１のＡ−ＡおよびＣ−Ｃ共通の断面に相当する断面図である。図４（ｃ）および図４（ｄ）は図１のＡ−Ａ断面に相当する断面図である。図５（ａ）および図５（ｂ）は図１のＢ−Ｂ断面に相当する断面図、図６は図１のＣ−Ｃ断面に相当する断面図である。【００２９】
図３（ａ）を参照に、Ｐ型シリコン半導体基板（または半導体基板内のＰ型ウェル）１０上に酸化シリコン膜からなるトンネル酸化膜１４を例えば熱酸化法を用い形成する。トンネル酸化膜１４上に窒化シリコン膜からなるトラップ層１６を例えばＣＶＤ法を用い形成する。図３（ｂ）を参照に、トラップ層１６上にフォトレジスト５０を形成する。フォトレジスト５０にビットラインを形成するための開口部５１を設ける。開口部５１はビットラインの延在すべき方向に連続して形成される。フォトレジスト５０をマスクにトラップ層１６およびトンネル酸化膜１４をエッチングする。つまり、トラップ層１６およびトンネル酸化膜１４に開口部５１を設ける。フォトレジスト５０をマスクに例えばＡｓ(砒素)イオンをイオン注入する。つまり、開口部５１の半導体基板１０にビットライン１２を形成する。フォトレジスト５０を除去後熱処理することにより、半導体基板１０内にＮ型拡散層からなるビットライン１２を形成する。【００３０】
図３（ｃ）を参照に、ビットライン１２およびトラップ層１６上に燐（Ｐ）を含む酸化シリコン膜であるＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）を例えばＣＶＤ法を用い形成する。全面をエッチングすることにより、トラップ層１６およびトンネル酸化膜１４の側面（つまり開口部５１の側面）にＰＳＧからなる側壁２４を形成する。トラップ層１６、側壁２４およびビットライン１２上にＣｏ（コバルト）をスパッタ法を用い形成する。その後熱処理することにより、ビットライン１２上のＣｏがシリサイド化しＣｏＳｉ（コバルトシリサイド）からなるシリサイド層２２が形成される。トラップ層１６および側壁２４上のＣｏはシリサイド化せず、その後除去する。シリサイド層２２はビットライン１２内にビットライン１２の延在方向に連続して形成される。シリサイド層２２はＴｉＳｉ（チタンシリサイド）等の他のシリサイド金属を用いることもできる。【００３１】
図４（ａ）を参照に、トラップ層１６、側壁２４およびシリサイド層２２上に酸化シリコン膜からなるトップ酸化膜１８を例えばＣＶＤ法を用い形成する。これにより、半導体基板１０上にトップ酸化膜１８、トラップ層１６およびトンネル酸化膜１４からなるＯＮＯ膜２０が形成される。図５（ａ）を参照に、トップ酸化膜１８上にワードラインとなるべき導電層としてポリシリコン膜を形成する。所定領域のポリシリコン膜をエッチングし、ビットライン１２の幅方向に延在するワードライン２６を形成する。【００３２】
図４（ｂ）を参照に、トップ酸化膜１８およびワードライン２６上に例えばＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜を形成する。その後ＣＭＰ法を用い平坦化し層間絶縁膜４０を形成する。図４（ｃ）を参照に、層間絶縁膜４０にシリサイド層２２に接続するコンタクホールを形成する。コンタクトホール内および層間絶縁膜４０上に例えばＷ（タングステン）からなる金属層を形成する。その後ＣＭＰ法を用い研磨することにより、例えばＷからなりシリサイド層２２と電気的に接続するコンタクト部４２を形成する。図４（ｄ）を参照に、層間絶縁膜４０上にコンタクト部４２に接続する配線層４４を形成する。配線層４４を覆うように保護膜４６を形成する。図５（ｂ）を参照に、ワードライン２６上においては、４０が形成され、層間絶縁膜４０上に配線層４４、保護膜４６を形成する。図６を参照に、コンタクト部４２の形成されていないワードライン２６間においては、トップ酸化膜１８上に層間絶縁膜４０が形成され、層間絶縁膜４０上に配線層４４、保護膜４６を形成する。以上により実施例１に係るフラッシュメモリが形成される。【００３３】
実施例１によれば、図４（ｄ）、図５（ｂ）および図６のように、半導体基板１０内にビットライン１２が設けられ、ビットライン１２に側面および底面を囲まれ、ビットライン１２の延在する方向(長手方向)に延在したシリサイド層２２が連続的に設けられている。さらに、半導体基板１０上にＯＮＯ膜２０が設けられ、シリサイド層２２の両側のビットライン１２上にＯＮＯ膜２０内のトラップ層１６の側面に接してＰを含む酸化シリコン膜からなる側壁２４が設けられている。このような構成により、シリサイド層２２の側面および底面がビットライン１２に囲まれていることにより、ビットライン１２と半導体基板１０との間にシリサイド層２２を経由し電流が流れることを抑制することができる。よって、ビットラインの延在方向に連続的に設けられたシリサイド層２２によりビットラインを低抵抗化することができる。さらに、絶縁膜からなる側壁２４がトラップ層１６の側面に形成されている。Ｐを含む酸化シリコン膜のＰはトラップ層１６中のＮａやＫをゲッタリングする。よって、例えば、図４（ｃ）において、層間絶縁膜４０やコンタクト部４２を研磨する際、研磨のためのスラリーに含まれるＮａやＫの有機物によりトラップ層１６が汚染された場合も、トラップ層１６中のＮａやＫを低減させることができる。よって、これら汚染に起因するチャージロスを抑制することができる。【００３４】
さらに、側壁２４は、ＯＮＯ膜２０内のトンネル酸化膜１４およびトラップ層１６の側面に接して設けられている。そして、ＯＮＯ膜２０内のトップ酸化膜１８は、トラップ層１６、側壁２４およびシリサイド層２２上に設けられている。このように、トップ酸化膜１８が側壁２４を覆っていることにより、例えば、層間絶縁膜４０やコンタクト部４２を研磨する際、トラップ層１６が汚染されることを抑制することができる。よって、チャージロスを一層抑制することができる。また、図５（ｂ）のように、ＯＮＯ膜２０上にワードライン２６を設ける場合、シリサイド層２２とワードライン２６とをトップ酸化膜１８で絶縁することができる。【００３５】
さらに、ＯＮＯ２０膜上に層間絶縁膜４０が設けられ、層間絶縁膜４０内に、シリサイド層２２と接続するコンタクト部４２が設けられている。層間絶縁膜４０やコンタクト部４２を研磨する際、研磨のためのスラリーに含まれるＮａやＫの有機物によりトラップ層１６が汚染されることを抑制することができる。
【実施例２】
【００３６】
実施例２はゲート電極上にワードラインを形成する場合の例である。図７（ａ）から図１１（ｃ）を用い実施例２に係るフラッシュメモリの製造方法について説明する。図７（ａ）から図８（ｄ）は図１のＡ−Ａ、Ｂ−ＢおよびＣ−Ｃ共通の断面に相当する断面図である。図９（ａ）は図１のＡ−ＡおよびＣ−Ｃ共通の断面に相当する断面図である。図１０（ａ）および図１１（ａ）は図１のＡ−Ａ断面に相当する断面図である。図９（ｂ）、図１０（ｂ）および図１１（ｂ）は図１のＢ−Ｂ断面に相当する断面図、図１０（ｃ）および図１１（ｃ）は図１のＣ−Ｃ断面に相当する断面図である。【００３７】
図７（ａ）を参照に、半導体基板１０上にＯＮＯ膜２０として、酸化シリコン膜からなるトンネル酸化膜１４、窒化シリコン膜からなるトラップ層１６および酸化シリコン膜からなるトップ酸化膜１８を形成する。図７（ｂ）を参照に、ＯＮＯ膜２０上にポリシリコンからなるゲート電極となるべき第１導電層２７を形成する。第１導電層２７上に窒化シリコン膜からなる絶縁膜３４を形成する。図７（ｃ）を参照に、第１導電層２７上にビットラインを形成するための開口部を有するフォトレジストを形成し、フォトレジストをマスクに絶縁膜３４、第１導電層２７およびＯＮＯ膜２０をエッチングする。これにより、絶縁膜３４、第１導電層２７およびＯＮＯ膜２０にビットラインを形成するための開口部５２が形成される。開口部５２はビットラインの延在すべき方向に連続して形成される。例えばＡｓイオンをイオン注入し、開口部５２の半導体基板１０にビットライン１２を形成する。図７（ｄ）を参照に、ＰＳＧ膜を形成し全面エッチングすることにより、第１導電層２７、ＯＮＯ膜２０の開口部５２の側面に側壁２４を形成する。【００３８】
図８（ａ）を参照に、絶縁膜３４、側壁２４および開口部５２内のビットライン１２上にＣｏ（コバルト）膜３６を形成する。図８（ｂ）を参照に、熱処理することにより、Ｃｏ膜３６がビットライン１２のシリコンによりシリサイド化されシリサンド層２２が形成される。このとき、絶縁膜３４および側壁２４がポリシリコンからなる第１導電層２７を覆っているため第１導電層２７はシリサイド化されない。図８（ｃ）を参照に、開口部５２内および絶縁膜３４上に酸化シリコンからなる絶縁層３０を例えば高密度プラズマＣＶＤ法を用い形成する。絶縁層３０を第１導電層２７までＣＭＰ法を用い研磨する。これにより、開口部５２内に絶縁層３０が残存し、第１導電層２７と絶縁層３０とは平坦化される。絶縁膜３４はこの研磨で除去するか、研磨の前後に除去する。図８（ｄ）を参照に、第１導電層２７および絶縁層３０上にポリシリコンからなる第２導電層３１を形成する。【００３９】
図９（ａ）を参照に、ワードラインとなるべき領域以外の第１導電層２７および第２導電層３１をエッチングにより除去する。これにより、図９（ｂ）のように、ＯＮＯ膜２０上に第１導電層よりゲート電極２８が、第２導電層よりワードライン３２が形成される。【００４０】
図１０（ａ）から図１０（ｃ）を参照に、ＯＮＯ膜２０、絶縁層３０およびワードライン３２上にＢＰＳＧからなる層間絶縁膜４０を形成する。図１０（ａ）を参照に、層間絶縁膜４０にシリサイド層２２に接続するＷ等からなるコンタクト部４２を形成する。【００４１】
図１１（ａ）から図１１（ｃ）を参照に、層間絶縁膜４０上にコンタクト部４２と接続する配線層４４を形成する。配線層４４および層間絶縁膜４０上に保護膜４６を形成する。以上により実施例２に係る半導体装置が完成する。【００４２】
実施例２によれば、図１１（ｂ）のように、ＯＮＯ膜２０上にビットライン１２の幅方向に延在するワードライン３２が設けられ、ＯＮＯ膜２０とワードライン３２との間にゲート電極２８が設けられている。そして、側壁２４は、ゲート電極２８およびＯＮＯ膜２０の側面に接して設けられている。このように、ゲート電極２８とワードライン３２との２層構造を有するフラッシュメモリにおいても、ビットラインを低抵抗化し、チャージロスを抑制することができる。【００４３】
実施例２に係る製造方法は、図７（ａ）のように、トラップ層１６上にトップ酸化膜１８を形成する。そして、図７（ｃ）のように、トップ酸化膜１８およびトラップ層１６に開口部５２を形成する。図７（ｄ）のように、トップ酸化膜１８およびトラップ層１６の開口部５２の側面に側壁２４を形成する。実施例１の図４（ａ）ようにビットライン１２およびシリサイド層２２形成後に、トップ酸化膜１８を形成すると、トップ酸化膜１８を例えば熱酸化法により形成する場合は、ビットライン１２やシリサイド層２２の拡散が生じる。実施例２によれば、トップ酸化膜１８をビットライン１２形成の前に行うため、トップ酸化膜１８の形成に起因しビットライン１２やシリサイド層２２が拡散することを防止することができる。【００４４】
また、図７（ｂ）のように、トップ酸化膜１８上にゲート電極となるべき第１導電層２７を形成する。図７（ｃ）のように、第１導電層２７、トップ酸化膜１８およびトラップ層１６に開口部５２を形成する。第１導電層２７、トップ酸化膜１８およびトラップ層１６の開口部５２の側面に側壁２４を形成する。このように、側壁２４が第１導電層２７の側面を被覆していることにより、図８（ａ）および図８（ｂ）のシリサイド層２２を形成する工程において、第１導電層２７の側面にＣｏ等の金属層が被覆することを防止することができる。特に第１導電層２７がポリシリコンの場合は、第１導電層２７がシリサイド化されることを防止することができる。【００４５】
さらに、図８（ｄ）のように、第１導電層２７上にワードラインとなるべき第２導電層３１を形成する。図９（ａ）および図９（ｂ）のように、第２導電層３１および第１導電層２７の所定領域を除去し、第２導電層３１よりワードライン３２、第１導電層２７よりゲート電極２８を形成する。このような工程により、ゲート電極２８とワードライン３２との２層構造を有するフラッシュメモリを製造することができる。【００４６】
さらに、図７（ｂ）のように、第１導電層２７上に絶縁膜３４を形成する。シリサイド層２２を形成する際、図８（ａ）のように、絶縁膜３４および開口部５２内のビットライン１２上にＣｏ膜３６等の金属層を形成する。図８（ｂ）のように、熱処理することにより金属層をシリサイド化し、シリサイド層２２を形成する。このような工程によれば、絶縁膜３４により、第１導電層２７上に金属層が被覆することを防止することができる。特に第１導電層２７がポリシリコンの場合は、第１導電層２７がシリサイド化されることを防止することができる。【００４７】
さらに、図８（ｃ）のように、開口部５２内に絶縁層３０を形成する。第１導電層２７および絶縁層３０上に第２導電層３１を形成する。このように、開口部５２を絶縁層３０で埋め込むことにより、第２導電層３１をより平坦な面上に形成することができる。さらに、側壁２４が絶縁層３０で覆われていることにより、トラップ層１６が汚染されることを一層抑制することができる。【００４８】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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