(57)【特許請求の範囲】
【請求項１】
金属基板と、
前記金属基板上に設けられた導電性のセラミック層と、
前記セラミック層上に設けられた高純度絶縁材料層と、を有し、
前記セラミック層の抵抗率は、１０１２Ω・ｃｍ以下であり、
前記高純度絶縁材料層は、純度が９９％以上、抵抗率が１０１２Ω・ｃｍ以上、厚さが２００μｍ以下であり、アルミナ又はＳｉＯ２若しくはＳｉ３Ｎ４のいずれかひとつからなることを特徴とする静電チャック。
【請求項２】
請求項１に記載の静電チャックにおいて、
前記高純度絶縁材料層の厚さは、２０μｍ以上かつ１００μｍ以下であることを特徴とする静電チャック。
【請求項３】
請求項１又は２のいずれかに記載の静電チャックにおいて、
前記高純度絶縁材料の純度は９９．９９％以上であることを特徴とする静電チャック。
【請求項４】
請求項１乃至請求項３のいずれかに記載の静電チャックにおいて、
前記高純度絶縁材料はアルミナであることを特徴とする静電チャック。
【請求項５】
請求項１乃至請求項３のいずれかに記載の静電チャックにおいて、
前記高純度絶縁材料はＳｉＯ２であることを特徴とする静電チャック。
【請求項６】
請求項１乃至請求項３のいずれかに記載の静電チャックにおいて、
前記高純度絶縁材料はＳｉ３Ｎ４であることを特徴とする静電チャック。
【請求項７】
金属基板を形成する工程と、
前記金属基板上に抵抗率１０１２Ω・ｃｍ以下のセラミック層を形成する工程と、
前記セラミック層上に純度９９％以上、抵抗率１０１２Ω・ｃｍ以上、厚さ２０μｍ以上かつ１００μｍ以下の、アルミナ又はＳｉＯ２若しくはＳｉ３Ｎ４のいずれかひとつからなる高純度絶縁材料層を形成する工程と
を具備することを特徴とする静電チャックの製造方法。
【請求項８】
請求項７に記載の静電チャックの製造方法において、
前記高純度絶縁材料層は、プラズマスプレーコーティング法によって形成されることを特徴とする静電チャックの製造方法。
【請求項９】
請求項７に記載の静電チャックの製造方法において、
前記高純度絶縁材料層は、ＣＶＤレーコーティング法によって形成されることを特徴とする静電チャックの製造方法。
【請求項１０】
請求項７に記載の静電チャックの製造方法において、
前記高純度絶縁材料層は、スパッタリングによって形成されることを特徴とする静電チャックの製造方法。
【請求項１１】
金属基板と、
前記金属基板上に設けられた導電性のセラミック層と、
前記セラミック層上に設けられた高純度絶縁材料層とを有し、
前記セラミック層の抵抗率は、１０１２Ω・ｃｍ以下で、
前記高純度絶縁材料層は、純度が９９．９９％以上、抵抗率が１０１２Ω・ｃｍ以上、厚さが２０μｍ以上かつ１００μｍ以下であり、アルミナからなることを特徴とする静電チャック。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体製造用エッチング装置などに用いられる静電チャックおよびその製造方法に関する。
【０００２】
【従来の技術】
半導体製造プロセスにおいては、絶縁膜形成や拡散工程などと共にエッチング工程が繰り返し行われる。このエッチング工程としては、ウェットエッチングとドライエッチングの２種類があるが、ドライエッチングは、例えば図４に示すようなエッチング装置を用いて実施される。すなわち、エッチング装置のチャンバ１１内のチャック１２上に半導体ウェハＷを保持した状態で、導入口１３よりチャンバ１１内に反応ガスを導入し、同時に下部電極を兼ねるチャック１２と上部電極１４間に高周波電力１５を印加してチャンバ１１内にプラズマを発生させることにより、プラズマ中のラジカルによる化学的反応や加速されたイオンなどにより半導体ウェハＷ、より詳しくは半導体ウェハＷそれ自体や、ウェハＷ上の図示しない絶縁膜などがエッチングされる。
【０００３】
このようなドライエッチングにおいて、半導体ウェハＷは前記のようにチャック１２上に保持される。そのチャック１２として、最近、真空下で優れた特性を示すことから静電チャックが注目を集めている。
静電チャックは、被吸着体とチャック間に静電吸着力を発生させて被吸着体をチャックに吸着させるものである。静電吸着力はクーロン力と、ジョンセン・ラーベック力との２種類よりなる。
この静電チャックとしては、図５に示すように、誘電体２１中にプラス電極２２のみを形成し、装置とプラズマ電位をマイナス極とした単極型と、図６に示すように、誘電体３１中にプラス電極３２とマイナス電極３３との２つの電極を形成した双極型がある。
【０００４】
図７に示すのは、誘電体としてセラミック層を使用した静電チャックである。この静電チャックは、円板状金属基板５１上に接着剤層５２によってセラミック層５３を接着したもので、このセラミック層５３中に高融点電極５４が埋設される。この際、静電吸着力を増大させるという観点から、電極５４はセラミック層５３中に、その表面寄りに埋設されている。具体的には、例えば、セラミック層５３の厚さを１ｍｍとすると、セラミック層５３の表面より０．３ｍｍ、セラミック層５３の下面より０．７ｍｍの位置に電極５４が埋設される。また、セラミック層５３の表面には、その円周方向に延びた冷却ガス溝５５が形成される。
【０００５】
この冷却ガス溝５５には、セラミック層５３および金属基板５１を貫通する図示しないガス供給孔より冷却ガスとしてヘリウムガスが供給される。溝５５に供給されたヘリウムガスは、溝５５内を流れて溝５５内に充満した後、セラミック層５３の粗面により該セラミック層５３と半導体ウェハＷ間に形成された微細な隙間を介してセラミック層５３と半導体ウェハＷ間の界面の全面に拡散し、半導体ウェハＷを冷却する。ドライエッチングにおいて、半導体ウェハＷの温度はエッチング特性に大きな影響を与える。ヘリウムガスを熱伝導媒体として半導体ウェハＷを３０°Ｃ〜６０°Ｃに冷却することにより、エッチング特性が向上する。
【０００６】
【発明が解決しようとする課題】
しかしながら、このような静電チャックのセラミック層には、導電性を得るためにアルミナ以外に酸化チタン・酸化クロム・マグネシアなどの不純物が含まれている。そのため、半導体ウェハ表面に汚染が発生してしまう。
さらに、クーロン力によって発生する残留吸着力のため、特に低温度においてデチャック応答性が悪いという問題があった。
本発明はこのような従来技術の課題に鑑みて、半導体ウェハに生じる汚染を低減することのできる静電チャック及びその製造方法を提供することを目的とする。
さらに、本発明は、デチャック応答性を改善することのできる静電チャック及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は上述の課題を解決するために、金属基板と、金属基板上に設けられた導電性のセラミック層と、セラミック層上に設けられた高純度絶縁材料層とを有したことを特徴とする静電チャックを提案する。
静電チャックの高純度絶縁材料層の厚さは２００μｍ以下であり、より好ましくは２０μｍ以上かつ１００μｍ以下である。
静電チャックの高純度絶縁材料層の純度は９９％以上であり、より好ましくは９９．９９％以上である。
高純度絶縁材料にはアルミナ、ＳｉＯ2、ＳｉＮなどが用いられる。
セラミック層の抵抗率は１０12Ω・ｃｍ以下、高純度絶縁材料層の抵抗率は１０12Ω・ｃｍ以上であることが好ましい。
【０００８】
さらに、本発明は、金属基板を形成する工程と、金属基板上にセラミック層を形成する工程と、セラミック層上に高純度絶縁材料層を形成する工程とを具備することを特徴とする静電チャックの製造方法を提案する。
高純度絶縁材料層はプラズマスプレーコーティング法、ＣＤＶレーコーティング法、スパッタリングなどによって形成される。
【０００９】
【発明の実施の形態】
以下、本発明の好ましい実施形態について詳細に説明する。図１は本発明による静電チャックの実施の形態を表す断面図であり、図２は汚染物質の量を表した図である。さらに、図３はデチャック時の負荷電圧の推移を表した図である。
図１において、静電チャックは、円板状金属基板１０１上に接着剤層（図示せず）を介して所定厚さの円板上のセラミック層１０３が接着される。セラミック層１０３の上には高純度絶縁材料層１０５が形成されている。
高純度絶縁材料層１０５は、例えば、純度９９．９９％のアルミナで構成された層である。高純度絶縁材料層１０５の厚さは、吸着力の観点からは薄い方が好ましいが、機械的強度、耐久性を考慮すると１００μｍであることが好ましい。
高純度絶縁材料層１０５をセラミック層１０３上に形成する際には、例えば、プラズマスプレーコーティング法などの溶射技術が用いられる。そして、このように、高純度絶縁材料層１０５がセラミック層１０３と、静電チャックの被吸着体である半導体ウェハとの間に介在することにより、半導体ウェハ表面に生じる汚染を低減することができる。
【００１０】
図２に示すのは、本発明の静電チャックを使用した場合の汚染レベルと、従来の静電チャックを使用した場合の汚染レベルとを比較したものである。なお、◆印でプロットされている原子数は、従来の静電チャックを使用してエッチングを行った場合の半導体ウェハ表面の単位面積当たりの原子数（ａｔｏｍｓ／ｃｍ2）を測定した測定結果である。
また、■印でプロットされている値は、本発明の静電チャックを使用してエッチングを行った場合の半導体ウェハ表面の単位面積当たりの原子数（ａｔｏｍｓ／ｃｍ2）を測定した測定結果である（測定結果Ａ）。
さらに、▲印でプロットされている値は、本発明の静電チャックを使用してエッチングを繰り返し行った後の半導体ウェハ表面の単位面積当たりの原子数（ａｔｏｍｓ／ｃｍ2）を測定した測定結果である（測定結果Ｂ）。
【００１１】
汚染物質Ｃｒの原子数に関しては、本発明の静電チャックを使用したときの原子数（■印）は、従来の静電チャックを使用したときの原子数（◆印）の約１００分の１である。さらに、繰り返し使用した場合の原子数（▲印）も、従来の静電チャックを使用したときの原子数（◆印）の１０分の１以下である。
汚染物質Ｆｅの原子数に関しては、本発明の静電チャックを使用したときの原子数（■印）は、従来の静電チャックを使用したときの原子数（◆印）の約２０分の１である。さらに、繰り返し使用した場合の原子数（▲印）も、従来の静電チャックを使用したときの原子数（◆印）の１０分の１以下となっている。
汚染物質Ｎｉの原子数に関しても、本発明の静電チャックを使用したときの原子数（■印）は、従来の静電チャックを使用したときの原子数（◆印）の約１０分の１である。なお、繰り返し使用した場合の原子数（▲印）と、従来の静電チャックを使用したときの原子数（◆印）とが近接しているのは、半導体ウェハを保持するためのリフトピンが、Ｎｉ（５０％）とＴｉ（５０％）とで構成される合金であるためである。
汚染物質Ａｌの原子数に関しては、高純度絶縁材料層１０５の組成物質である高純度絶縁材料がアルミナであるため減少させることはできなかった。
【００１２】
次に、デチャック応答性の面から従来の静電チャックと、本発明の静電チャックとを比較する。図３は、エッチング開始からデチャック終了までの間に静電チャックに印加される電圧の推移を表している。
エッチング開始時は、半導体ウェハと静電チャックとの間に吸着力を発生させるために比較的高い電圧（図３では８００Ｖ）をかける（充電期間）。一定時間経過し、表面に電荷が集まったところで印加電圧を４００Ｖまで下げる（減衰期間）。そして、その電圧（図３では４００Ｖ）を維持しながらその間にエッチングを行う（保持期間）。ここまでをエッチング期間とする。エッチング期間が終了すると、今度は逆電圧（図３では−８００Ｖ）をかける。一定時間逆電圧をかけたら電圧を０にする。
【００１３】
エッチング期間、半導体ウェハはプラズマにさらされている。そのため、半導体ウェハは電荷によってバイアスされている。その電荷を逃がすために弱いプラズマを一定時間かける（デチャッキングプラズマ期間）。デチャッキングプラズマ期間が終了するとリフトピンを上げてデチャック終了となる。
ここでは、デチャック終了時点において、静電チャックの裏側から圧力５Ｔｏｒｒのヘリウムガスを噴射し、静電チャックと半導体ウェハとの隙間から漏れるヘリウムガスの流量を測定する（図３の測定タイミング）。なお、残留吸着力が早く弱くなる程デチャック応答性は良く、ここではヘリウムガスの流量が２０ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｃ／ｍｉｎ）以上である場合、残留吸着力が十分なくなっているものとみなす。
【００１４】
まず、逆電圧（ここでは−８００Ｖ）の印加時間をパラメータにしたときのヘリウムガスの流量を測定した結果を表１に示す。なお、印加時間以外の条件（その他の電圧推移及び電圧印加時間、エッチングレシピ、デチャッキングプラズマレシピ、及びＥＳＣ温度；−２０℃）は同じである。
【表１】
0005165817.tif 000002
表１から明らかなように、逆電圧の印加時間に関わらずデチャック応答性を良くすることができた。さらに、ウェハの裏面が導電性のＳｉであろうと、絶縁性のＴｈ−ＳｉＯ2であろうとデチャック応答性を良くすることができた。
【００１５】
次に、デチャッキングプラズマ時間をパラメータにしたときのヘリウムガスの流量を測定した結果を表２に示す。なお、デチャッキングプラズマ時間以外の条件（電圧推移及び電圧印加時間、エッチングレシピ、デチャッキングプラズマレシピ、及びＥＳＣ温度；−２０℃）は同じである。
【表２】
0005165817.tif 000003
表２から明らかなように、デチャッキングプラズマ時間に関わらずデチャック応答性を良くすることができた。
【００１６】
次に、エッチング時間をパラメータにしたときのヘリウムガスの流量を測定した結果を表３に示す。なお、エッチング時間以外の条件（電圧推移及び電圧印加時間、エッチングレシピ、デチャッキングプラズマレシピ、及びＥＳＣ温度；−２０℃）は同じである。
【表３】
0005165817.tif 000004
表３から明らかなように、エッチング時間に関わらずデチャック応答性を良くすることができた。
【００１７】
次に、プラズマを発生させるためにプラズマ発生器に印加する電力（ＴＣＰ）、下部電極に印可する電力（Ｂｏｔｔｏｍ）、及び下部電極に印可する１３．５６ＭＨｚの高周波電圧（Ｖｐｐ）をパラメータにしたときのヘリウムガスの流量を測定した結果を表４に示す。なお、上記以外の条件（電圧推移及び電圧印加時間、エッチングレシピ、デチャッキングプラズマレシピ、及びＥＳＣ温度；−２０℃）は同じである。
【表４】
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表４から明らかなように、エッチング期間にかける高周波電力に関わらずデチャック応答性を良くすることができた。
【００１８】
次に、ＥＳＣ温度を変化させたときのヘリウムガスの流量を測定した結果を表５に示す。なお、ＥＳＣ温度以外の条件（電圧推移及び電圧印加時間、エッチングレシピ、デチャッキングプラズマレシピ）は同じである。
【表５】
0005165817.tif 000006
表５から明らかなように、ＥＳＣ温度に関わらずデチャック応答性を良くすることができた。
【００１９】
以上、図２及び表１〜５の測定結果から、セラミック層の上に高純度絶縁材料層（ここではアルミナの層）を設けることで、汚染レベルを低減し、デチャック応答性を改善することのできた。さらに詳しく述べると、汚染レベルにおいては、Ａｌ以外の汚染物質は従来の１０分の１以下に削減することができ、デチャック応答性においては、ＥＳＣ温度が−２０℃の場合に約１５０秒かかっていたデチャッキングプラズマ時間を１０秒以下にまで短くすることができた。
以上、本発明の実施の形態を記したが、高純度絶縁材料の純度及び厚さの数値等は上記実施の形態に限定されず、さらに、高純度絶縁材料もアルミナに限定されず、サファイア（Ａｌ2Ｏ3）、窒化ケイ素（Ｓｉ3Ｎ4）などを使用することも考えられる。
【００２０】
【発明の効果】
このように本発明によれば、半導体ウェハに生じる汚染を低減することのできる静電チャック及びその製造方法を提供することが可能である。
さらに、本発明は、デチャック応答性を改善することのできる静電チャック及びその製造方法を提供することが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態を示す静電チャックの断面図。
【図２】エッチング後の汚染レベルを表す図。
【図３】エッチング開始からデチャック終了までの印加電圧の推移を表す図。
【図４】従来のエッチング装置の構成図。
【図５】従来の静電チャックの構成図。
【図６】従来の静電チャックの構成図。
【図７】従来の静電チャックの断面図。
【符号の説明】
１０１          円板状金属基板
１０３          セラミック層
１０５          高純度絶縁材料層
【図１】
0005165817.tif 000007
【図２】
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【図３】
0005165817.tif 000009
【図４】
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【図５】
0005165817.tif 000011
【図６】
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【図７】
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