(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面にチャネル領域を挟むように所定の間隔を隔てて形成された第２導電型のソース領域およびドレイン領域と、
前記ソース領域を覆うように形成された第１導電型のウェル領域と、
前記第１導電型のウェル領域の下方に形成された第２導電型の埋込層と、
前記ドレイン領域と前記埋込層との間に電流経路を構成するように形成された第２導電型の第１不純物領域と、
前記ウェル領域と前記半導体基板とを分離する第２導電型の第２不純物領域とを備えた、静電気破壊保護素子。
【請求項２】
前記第１不純物領域は、前記ドレイン領域を覆うように形成されており、
前記第１不純物領域の不純物濃度は、前記第２導電型のドレイン領域の不純物濃度よりも低い、請求項１に記載の静電気破壊保護素子。
【請求項３】
前記第１不純物領域の前記チャネル領域側の端部は、前記ドレイン領域の前記チャネル領域側の端部と等しい位置に配置されている、請求項２に記載の静電気破壊保護素子。
【請求項４】
第１導電型の半導体基板の表面にチャネル領域を挟むように所定の間隔を隔てて形成された第２導電型のソース領域およびドレイン領域と、前記ソース領域を覆うように形成された第１導電型のウェル領域と、前記第１導電型のウェル領域の下方に形成された第２導電型の埋込層と、前記ドレイン領域と前記埋込層との間に電流経路を構成するように形成された第２導電型の第１不純物領域と、前記ウェル領域と前記半導体基板とを分離する第２導電型の第２不純物領域と、前記ウェル領域の電位を固定するためのウェル電位固定端子とを含む静電気破壊保護素子と、
電源配線、接地配線、容量素子および抵抗素子とを備え、
前記電源配線と、前記容量素子の一方の端子と、前記静電気破壊保護素子のドレイン領域とが電気的に接続されており、
前記容量素子の他方の端子と、前記抵抗素子の一方の端子と、前記静電気破壊保護素子のゲート電極と、前記静電気破壊保護素子のウェル電位固定端子とが電気的に接続されており、
前記接地配線と、前記抵抗素子の他方の端子と、前記静電気破壊保護素子のソース領域とが電気的に接続されている、静電気破壊保護回路。
【請求項５】
第１導電型の半導体基板の表面にチャネル領域を挟むように所定の間隔を隔てて形成された第２導電型のソース領域およびドレイン領域と、前記ソース領域を覆うように形成された第１導電型のウェル領域と、前記第１導電型のウェル領域の下方に形成された第２導電型の埋込層と、前記ドレイン領域と前記埋込層との間に電流経路を構成するように形成された第２導電型の第１不純物領域と、前記ウェル領域と前記半導体基板とを分離する第２導電型の第２不純物領域と、前記ウェル領域の電位を固定するためのウェル電位固定端子とを含む静電気破壊保護素子と、
電源配線、接地配線、容量素子および抵抗素子とを備え、
前記電源配線と、前記容量素子の一方の端子と、前記静電気破壊保護素子のドレイン領域とが電気的に接続されており、
前記容量素子の他方の端子と、前記抵抗素子の一方の端子と、前記静電気破壊保護素子のゲート電極と、前記静電気破壊保護素子のウェル電位固定端子とが電気的に接続されており、
前記接地配線と、前記抵抗素子の他方の端子と、前記静電気破壊保護素子のソース領域とが電気的に接続されている、静電気破壊保護回路を含む、半導体装置。
【請求項６】
第１導電型の半導体基板の表面に、静電気破壊保護素子と、電界効果型トランジスタとが形成される半導体装置の製造方法であって、
前記半導体基板の静電気破壊保護素子が形成される第１素子領域に第２導電型の埋込層を形成する工程と、
前記半導体基板の第１素子領域および前記電界効果型トランジスタが形成される第２素子領域に同時に不純物を導入することによって、前記第２素子領域に、第２導電型のウェル領域を形成するのと同時に、前記第１素子領域に、前記埋込層と電流経路を構成するような第２導電型の不純物領域を形成する工程と、
前記第１素子領域に、チャネル領域を挟むように所定の間隔を隔てて、第２導電型のソース領域と、前記埋込層との間に前記不純物領域を介して電流経路を構成する第２導電型のドレイン領域とを形成する工程とを備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気破壊保護素子、静電気破壊保護回路、半導体装置および半導体装置の製造方法に関し、特に、電界効果型トランジスタを備えた静電気破壊保護素子、静電気破壊保護回路、静電気破壊保護回路を用いた半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、電界効果型トランジスタを備えた静電気破壊保護回路が知られている（たとえば、非特許文献１参照）。
【０００３】
上記非特許文献１には、電源端子と接地端子との間に電界効果型トランジスタを備えた静電気破壊保護回路が接続された構成が開示されている。上記非特許文献１に記載の静電気破壊保護回路は、ＲＣトリガ回路を備えるとともに、電界効果型トランジスタのゲート端子がＲＣトリガ回路に接続された、いわゆるｇｃｎＭＯＳトランジスタ（ｇａｔｅ−ｃｏｕｐｌｅｄ  ｎＭＯＳトランジスタ）である。このｇｃｎＭＯＳトランジスタを静電気破壊保護回路として用いることにより、ゲート端子が接地端子に接続された、いわゆるｇｇｎＭＯＳトランジスタ（ｇａｔｅ−ｇｒｏｕｎｄｅｄ  ｎＭＯＳトランジスタ）と異なり、静電サージ電流を速やかに放電することが可能である。
【０００４】
また、従来、ＢｉＣＭＯＳ型ＬＳＩにおいて、上記ｇｃｎＭＯＳトランジスタを静電気破壊保護回路として用いた構成が知られている（たとえば、特許文献１参照）。
【０００５】
上記特許文献１では、半導体基板上に、静電気破壊保護素子としての電界効果型トランジスタと、ＣＭＯＳトランジスタと、バイポーラトランジスタとが形成される。また、バイポーラトランジスタが形成される領域には、コレクタとしての埋込ｎ＋層が形成される。上記特許文献１では、静電気破壊保護素子が形成される領域にも、バイポーラトランジスタが形成される領域と同様に埋込ｎ＋層が形成されている。また、上記特許文献１では、ドレイン領域に隣接する絶縁分離層を跨いだ位置に埋込ｎ＋層の電位固定端子が設けられているとともに、その電位固定端子と埋込ｎ＋層とがｎ型の不純物層により電気的に接続されている。また、ゲート電極およびｐ型の不純物領域の電位固定端子は、ＲＣトリガ回路に電気的に接続されており、ドレイン領域および埋込ｎ＋層の電位固定端子は、電源配線に接続されており、ソース領域は、接地配線に接続されている。
【０００６】
この特許文献１では、上記の構成により、静電サージ電流は、ソース・ドレイン間のチャネル電流として流れるとともに、その一部がソース領域と埋込ｎ＋層の電位固定端子との間にも流れる。すなわち、ｎ型のソース領域、ｐ型の不純物領域および埋込ｎ＋層が、それぞれ、寄生バイポーラトランジスタのエミッタ、ベースおよびコレクタとして機能することにより、静電サージ電流の一部は、埋込ｎ＋層の電位固定端子から、ｎ型の不純物層、埋込ｎ＋層、ｐ型の不純物領域を順に介してｎ型のソース領域に流れる。上記特許文献１では、静電サージ電流の一部をソース領域と埋込ｎ＋層の電位固定端子との間に流すことにより、チャネル電流としてソース・ドレイン間に流れる電流（静電サージ電流）を減少させることによって、ソース・ドレイン間にかかる負荷を軽減している。
【０００７】
【非特許文献１】Ｈａｉｇａｎｇ  Ｆｅｎｇ  ｅｔ  ａｌ．  “Ａ  Ｍｉｘｅｄ−Ｍｏｄｅ  ＥＳＤ  Ｐｒｏｔｅｃｔｉｏｎ  Ｃｉｒｃｕｉｔ  Ｓｉｍｕｌａｔｉｏｎ−Ｄｅｓｉｇｎ  Ｍｅｔｈｏｄｏｌｏｇｙ”  ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．３８，ＮＯ．６，ＪＵＮＥ  ２００３
【特許文献１】ＵＳ  ６，４５５，９０２  Ｂ１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１では、ドレイン領域に隣接する絶縁分離層を跨いで形成された埋込ｎ＋層の電位固定端子とソース領域との間に静電サージ電流の一部を流しているため、埋込ｎ＋層の電位固定端子とソース領域とが絶縁分離層を跨いでいる分、静電サージ電流の一部の電流経路が長くなるので、抵抗が大きくなる。そのため、埋込ｎ＋層の電位固定端子とソース領域との間に電流（静電サージ電流の一部）が流れにくくなるので、ソース・ドレイン間にチャネル電流としての電流（静電サージ電流）が多く流れてしまい、その結果、ソース・ドレイン間にかかる負荷が十分に軽減されないという問題点がある。
【０００９】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、静電サージ電流によりソース・ドレイン間にかかる負荷をより軽減することが可能な静電気破壊保護素子、静電気破壊保護回路、半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
この発明の静電気破壊保護素子は、第１導電型の半導体基板の表面にチャネル領域を挟むように所定の間隔を隔てて形成された第２導電型のソース領域およびドレイン領域と、ソース領域を覆うように形成された第１導電型のウェル領域と、第１導電型のウェル領域の下方に形成された第２導電型の埋込層と、ドレイン領域と埋込層との間に電流経路を構成するように形成された第２導電型の第１不純物領域と、ウェル領域と半導体基板とを分離する第２導電型の第２不純物領域とを備えている。
【発明の効果】
【００１１】
本発明では、上記のように、ドレイン領域と埋込層との間に電流経路を構成するように形成された第１不純物領域を形成することによって、ドレイン領域を埋込層の電位固定端子として機能させることができる。また、第２導電型のソース領域、第１導電型のウェル領域および第２導電型の埋込層を、それぞれ、エミッタ、ベースおよびコレクタとして機能させることにより、ソース領域およびドレイン領域がｎ型である場合には、静電サージ電流の一部を、埋込層の電位固定端子としてのドレイン領域から、第１不純物領域、埋込層、ウェル領域を順に介してソース領域に流すことができる。この場合、静電サージ電流の一部は、絶縁分離層を跨いで形成された埋込ｎ＋層の電位固定端子とソース領域との間が静電サージ電流の一部の電流経路である上記した従来の構成と異なり、絶縁分離層を跨がないドレイン領域とソース領域との間を電流経路として流れるので、絶縁分離層を跨がない分、静電サージ電流の一部の電流経路を短くすることができる。また、静電サージ電流の一部の電流経路が短い分、その電流経路の抵抗も小さくなるので、電流経路を流れる電流（静電サージ電流の一部）を増加させることができる。その結果、ソース・ドレイン間のチャネル電流として流れる静電サージ電流を減少させることができるので、静電サージ電流によりソース・ドレイン間にかかる負荷をより軽減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態を図面に基づいて説明する。
【００１３】
（第１実施形態）
図１は、本発明の第１実施形態による静電気破壊保護素子５０の断面図である。
【００１４】
第１実施形態による静電気破壊保護素子５０では、図１に示すように、ｐ型のシリコン基板１の表面の所定領域に絶縁分離層２が形成されている。また、シリコン基板１の表面には、チャネル領域３を挟むように所定の間隔を隔てて、ソース領域４およびドレイン領域５が形成されている。ソース領域４は、低濃度のｎ−型の不純物領域４ａと、ｎ＋型の高濃度の不純物領域４ｂとからなるＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有している。また、ドレイン領域５は、低濃度のｎ−型の不純物領域５ａと、ｎ＋型の高濃度の不純物領域５ｂとからなるＬＤＤ構造を有している。また、シリコン基板１の表面のソース領域４に絶縁分離層２を介して隣接する領域には、後述するｐ型ウェル領域７の電位固定端子として機能するｐ＋型の高濃度の不純物領域６が形成されている。また、ソース領域４および不純物領域６を覆うようにｐ型ウェル領域７が形成されている。また、ｐ型ウェル領域７の下方には、ｎ＋型の高濃度の埋込層８が形成されている。また、ｐ型ウェル領域７の両側面には、ｐ型のシリコン基板１とｐ型ウェル領域７とを分離するｎ型層９が形成されている。また、ドレイン領域５の下方に形成されたｎ型層９は、埋込層８とドレイン領域５とを電気的に接続するとともに、ドレイン領域５と埋込層８との間で電流経路を構成するｎ型層９ａと、ｐ型のシリコン基板１とｐ型ウェル領域７とを分離するｎ型層９ｂとを含んでいる。また、チャネル領域３上には、ゲート絶縁膜１０を介してゲート電極１１が形成されている。ゲート電極１１の両側面には、サイドウォール絶縁膜１２が形成されている。上記した、チャネル領域３、ソース領域４、ドレイン領域５およびゲート電極１１によって、ｎ型ＭＯＳトランジスタが構成されている。なお、ｎ型層９、ｎ型層９ａおよびｐ型ウェル領域７は、それぞれ、本発明の「第２不純物領域」、「第１不純物領域」および「ウェル領域」の一例である。
【００１５】
また、ｎ型層９の不純物濃度は、ドレイン領域５を構成するｎ＋型の不純物領域５ｂの不純物濃度よりも低い。また、ｎ型層９（ｎ型層９ａ）のチャネル領域３側の端部９ｃの位置は、ドレイン領域５のｎ−型の不純物領域５ａのチャネル領域３側の端部の位置と略等しい。
【００１６】
また、第１実施形態による静電気破壊保護素子５０は、ｎ型のソース領域４、ｐ型ウェル領域７およびｎ型の埋込層８が、それぞれ、寄生バイポーラトランジスタのエミッタ、ベースおよびコレクタとして機能する。この寄生バイポーラトランジスタは、ドレイン領域５に流入した電流の一部をｐ型ウェル領域７、埋込層８およびｎ型層９（ｎ型層９ａ）を介してソース領域４に流すことが可能である。すなわち、第１実施形態による静電気破壊保護素子５０は、ドレイン領域５に流入した静電サージ電流を、ｎ型ＭＯＳトランジスタのチャネル電流が流れる電流経路Ａを介してドレイン領域５からソース領域４に流すとともに、静電サージ電流の一部を、ｐ型ウェル領域７、埋込層８およびｎ型層９（ｎ型層９ａ）からなる第１電流経路Ｂを介してドレイン領域５からソース領域４に流すことが可能である。
【００１７】
また、静電気破壊保護素子５０では、ソース領域４、ｐ型ウェル領域７およびｎ型層９（ｎ型層９ａ）が、それぞれ、エミッタ、ベースおよびコレクタとして機能することによる寄生バイポーラトランジスタの電流が、ドレイン領域５からｎ型層９（ｎ型層９ａ）およびｐ型ウェル領域７からなる第２電流経路Ｃを介してソース領域４に流れる。また、静電気破壊保護素子５０では、ソース領域４、ｐ型ウェル領域７およびドレイン領域５が、それぞれ、エミッタ、ベースおよびコレクタとして機能することによる寄生バイポーラトランジスタの電流が、ドレイン領域５からｐ型ウェル領域７からなる第３電流経路Ｄを介してソース領域４に流れる。
【００１８】
第１実施形態では、上記のように、ｎ型のソース領域４、ｐ型ウェル領域７およびｎ型の埋込層８を、それぞれ、寄生バイポーラトランジスタのエミッタ、ベースおよびコレクタとして機能させることにより、静電サージ電流の一部を、ドレイン領域５から、ｐ型ウェル領域７、埋込層８、ｎ型層９（ｎ型層９ａ）を順に介してソース領域４に流すことができる。この場合、静電サージ電流の一部は、絶縁分離層２を跨がないドレイン領域５とソース領域４との間を電流経路として流れるので、絶縁分離層２を跨がない分、静電サージ電流の一部の電流経路（第１電流経路Ｂ）を短くすることができる。また、静電サージ電流の一部の電流経路が短い分、その電流経路の抵抗も小さくなるので、第１電流経路Ｂを流れる電流（静電サージ電流の一部）を増加させることができる。その結果、ソース・ドレイン間のチャネル電流として流れる静電サージ電流を減少させることができるので、静電サージ電流によりソース・ドレイン間にかかる負荷をより軽減することができる。また、ソース・ドレイン間にかかる負荷を軽減することができるので、ゲート電極１１の幅をより小さくすることができる。したがって、ゲート電極１１の幅を小さくする分、静電気破壊保護素子５０の面積を小さくすることができる。
【００１９】
また、第１実施形態では、上記のように、ｎ型層９（ｎ型層９ａ）を、ドレイン領域５を覆うように形成するとともに、ｎ型層９の不純物濃度を、ドレイン領域５を構成するｎ＋型の不純物領域５ｂの不純物濃度よりも低くすることによって、ドレイン領域５の近傍のｐｎ接合の不純物濃度分布を緩やかにすることができる。これにより、ドレイン領域５の近傍における電界集中を緩和することができるので、衝突電離が発生するのを抑制することができる。
【００２０】
また、第１実施形態では、上記のように、ｎ型層９（ｎ型層９ａ）のチャネル領域３側の端部９ａを、ドレイン領域５のｎ−型の不純物領域５ａのチャネル領域３側の端部とほぼ等しい位置に配置することによって、ｎ型層９（ｎ型層９ａ）のチャネル領域３側の端部がドレイン領域５のチャネル領域３側の端部よりもチャネル領域３側に位置する場合と比較して、不純物濃度の低いｎ型層９（ｎ型層９ａ）に起因してソース領域４とドレイン領域５との間の抵抗が増加するのを抑制することができる。
【００２１】
（第２実施形態）
図２は、本発明の第２実施形態による静電気破壊保護回路１００を示す回路図である。この静電気破壊保護回路１００は、上記第１実施形態による静電気破壊保護素子５０を用いている。
【００２２】
図２に示すように、静電気破壊保護回路１００は、電源端子（Ｖｄｄ）２１と、接地端子（Ｖｓｓ）２２と、容量素子２３と、抵抗素子２４とが上記第１実施形態による静電気破壊保護素子５０と電気的に接続された構成を有する。具体的には、電源端子２１と、容量素子２３の一方端子２３ａとが接続されている。また、容量素子２３の他方端子２３ｂと、抵抗素子２４の一方端子２４ａとが接続されている。また、抵抗素子２４の他方端子２４ｂと、接地端子２２とが接続されている。
【００２３】
また、静電気破壊保護素子５０のゲート電極１１およびｐ型ウェル領域７の電位固定端子としての不純物領域６は、容量素子２３の他方端子２３ｂおよび抵抗素子２４の一方端子２４ａに接続されている。また、ドレイン領域５は、電源端子２１に接続されている。また、ソース領域４は、接地端子２２に接続されている。
【００２４】
次に、静電気破壊保護回路１００の動作を説明する。
【００２５】
静電サージ電流が印加されない通常動作時においては、寄生バイポーラトランジスタのコレクタとしてのドレイン領域５、ｎ型層９（ｎ型層９ａ）および埋込層８は、電源端子２１（Ｖｄｄ）に接続されることにより、寄生バイポーラトランジスタのエミッタとしてのソース領域４に対して正方向にバイアスされる。また、ゲート電極１１およびｐ型ウェル領域７の電位固定端子としての不純物領域６は、通常動作時には接地端子２２と同電位（０Ｖ）となるため、静電気破壊保護素子５０のｎＭＯＳトランジスタは、チャネル領域３にチャネル反転層が形成されない非導通状態に保たれる。
【００２６】
また、電源端子２１に正極性の静電サージ電流が流入した場合、または、接地配線２１に負極性の静電サージ電流が流入した場合には、ゲート電極１１およびｐ型ウェル領域７の電位は、接地端子２２に対して正方向にバイアスされる。これにより、ゲート電極１１の電位が上昇されるので、静電気破壊保護素子５０のｎＭＯＳトランジスタのチャネル反転層が形成されるとともに、ドレイン領域５からソース領域４にｎＭＯＳトランジスタのチャネル電流としての静電サージ電流が流れる。また、ｐ型ウェル領域７の電位が上昇することにより、寄生バイポーラトランジスタのベース電位が上昇するとともに、ソース領域４とドレイン領域５との間に、ｐ型ウェル領域７、埋込層８、ｎ型層９（ｎ型層９ａ）からなる第１電流経路Ｂ、または、ｐ型ウェル領域７および埋込層８からなる第２電流経路Ｃ、または、ｐ型ウェル領域７からなる第３電流経路Ｄが形成される。静電サージ電流の一部は、これらの電流経路を介してドレイン領域５から接地端子２２に接続されているソース領域４に流れる。このようにして、第２実施形態による静電気破壊保護回路１００による静電サージ電流の放電が行われる。
【００２７】
第２実施形態では、上記のように、電源端子２１と、容量素子２３の一方端子２３ａと、静電気破壊保護素子５０のドレイン領域５とを電気的に接続し、容量素子２３の他方端子２３ｂと、抵抗素子２４の一方端子２４ａと、静電気破壊保護素子５０のゲート電極１１と、静電気破壊保護素子５０のｐ型ウェル領域７の電位固定端子としての不純物領域６とを電気的に接続し、接地端子２２と、抵抗素子２４の他方端子２４ｂと、静電気破壊保護素子５０のソース領域４とを電気的に接続することによって、静電サージ電流により静電気破壊保護素子５０のソース・ドレイン間にかかる負荷を軽減しながら、静電気破壊保護素子５０により電源端子２１と接地端子２２との間の静電サージ電流を放電することができる。
【００２８】
（第３実施形態）
図３は、本発明の第３実施形態による静電気破壊保護回路１００を用いた半導体装置２００を示す断面図である。
【００２９】
図３に示すように、この半導体装置２００は、ｐ型のシリコン基板１上にｎＭＯＳトランジスタ６０およびｐＭＯＳトランジスタ７０と、バイポーラトランジスタ（図示せず）とが形成されたＢｉＣＭＯＳ型の半導体装置である。このＢｉＣＭＯＳ型の半導体装置２００のｐ型のシリコン基板１上に上記第１実施形態の静電気破壊保護素子５０が形成されている。また、静電気破壊保護素子５０は、図示しない電源端子（Ｖｄｄ）２１、接地端子（Ｖｓｓ）２２、容量素子２３および抵抗素子２４とともに、図２に示した静電気破壊保護回路１００を構成するように形成されている。この半導体装置２００では、バイポーラトランジスタのコレクタとして機能する埋込層を静電気破壊保護素子５０の埋込層８として用いている。
【００３０】
第３実施形態では、半導体装置２００に静電気破壊保護回路１００を組み込むことによって、静電サージ電流により静電気破壊保護素子５０のソース・ドレイン間にかかる負荷を軽減しながら、静電気破壊保護素子５０により電源端子２１と接地端子２２との間の静電サージ電流を放電することができるので、半導体装置２００の静電サージ電流に対する耐性を高めることができる。
【００３１】
図４〜図８は、図３に示した半導体装置２００の製造プロセスを説明するための図である。次に、図３〜図８を参照して、半導体装置２００の製造プロセスについて説明する。
【００３２】
まず、図４に示すように、ｐ型のシリコン基板１上にＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法によって絶縁分離層２を形成する。次に、図５に示すように、シリコン基板１の表面の所定領域にｎ型の不純物をイオン注入することによって、ｎｐｎバイポーラトランジスタのコレクタとして機能するｎ型の埋込層（図示せず）と、静電気破壊保護素子５０のｎ型の埋込層８とを形成する。また、シリコン基板１の表面の別の領域に、ｎ型の不純物をイオン注入することによって、ｐＭＯＳトランジスタ６０のｎ型ウェル９ｄと、静電気破壊保護素子５０のｎ型層９（ｎ型層９ａおよび９ｂ）と、ｎＭＯＳトランジスタ７０のｎ型層９とを形成する。また、シリコン基板１の表面のさらに別の領域に、ｐ型の不純物をイオン注入することによって、ｎＭＯＳトランジスタ７０のｐ型ウェル領域７と、静電気破壊保護素子５０のｐ型ウェル領域７とを形成する。
【００３３】
次に、図６に示すように、静電気破壊保護素子５０、ｐＭＯＳトランジスタ６０およびｎＭＯＳトランジスタ７０がそれぞれ形成される領域にゲート絶縁膜１０およびゲート電極１１を形成する。そして、図７に示すように、絶縁分離層２およびゲート電極１１をマスクとして、ｎ型の不純物をイオン注入することによって、静電気破壊保護素子５０およびｎＭＯＳトランジスタ７０が形成される領域に低濃度の不純物領域４ａおよび５ａを形成する。また、ｐ型の不純物をイオン注入することによって、ｐＭＯＳトランジスタ６０が形成される領域に低濃度の不純物領域１３ａおよび１４ａを形成する。
【００３４】
この後、図８に示すように、絶縁膜（図示せず）を堆積した後にエッチバックを行うことにより、ゲート電極１１の側面を覆うサイドウォール絶縁膜１２を形成する。そして、図３に示すように、サイドウォール絶縁膜１２をマスクとしてイオン注入を行うことにより、静電気破壊保護素子５０およびｎＭＯＳトランジスタ７０の高濃度の不純物領域４ｂおよび５ｂと、ｐＭＯＳトランジスタ６０のｎ型層９の電位固定端子としての高濃度の不純物領域１５とを形成する。また、サイドウォール絶縁膜１２をマスクとしてイオン注入を行うことにより、静電気破壊保護素子５０およびｎＭＯＳトランジスタ７０のｐ型ウェル領域７の電位固定端子としての高濃度の不純物領域６と、ｐＭＯＳトランジスタ６０の高濃度の不純物領域１３ｂおよび１４ｂとを形成する。これにより、静電気破壊保護素子５０およびｎＭＯＳトランジスタ７０に、ＬＤＤ構造からなるソース領域４およびドレイン領域５が形成されるとともに、ｐＭＯＳトランジスタ６０に、ＬＤＤ構造からなるソース領域１３およびドレイン領域１４が形成される。
【００３５】
この後、図２に示した電源端子２１、接地端子２２、容量素子２３および抵抗素子２４などを形成することにより、第３実施形態による半導体装置２００が形成される。
【００３６】
第３実施形態では、静電気破壊保護素子５０が形成される領域およびｐＭＯＳトランジスタ６０が形成される領域に同時にｎ型の不純物をイオン注入することにより、ｐＭＯＳトランジスタ６０が形成される領域に、ｎ型ウェル９ｂを形成するのと同時に、静電気破壊保護素子５０が形成される領域に、埋込層８と電流経路を構成するようなｎ型層９（ｎ型層９ａ）を形成することによって、静電気破壊保護素子５０が形成される領域にｎ型層９（ｎ型層９ａ）を形成するための工程を別途追加することなく、静電気破壊保護素子５０が形成される領域にｎ型層９（ｎ型層９ａ）を形成することができる。
【００３７】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００３８】
たとえば、上記第１実施形態では、ドレイン領域５の低濃度の不純物領域５ａのチャネル領域３側の端部の位置とｎ型層９（ｎ型層９ａ）のチャネル領域３側の端部９ｃの位置とを略等しくなるように形成する例を示したが、本発明はこれに限らず、図９に示す第１実施形態の第１変形例のように、ドレイン領域５の高濃度の不純物領域５ｂのチャネル領域３側の端部の位置とｎ型層９のチャネル領域３側の端部９ｅの位置とを略等しくなるように形成してもよいし、図１０に示す第１実施形態の第２変形例のように、ｎ型層９のチャネル領域３側の端部９ｆの位置が、ドレイン領域５の低濃度の不純物領域５ａのチャネル領域３側の端部の位置よりもチャネル領域３側に位置するように形成してもよい。
【００３９】
また、上記第１実施形態では、ｎ型層９およびｎ型のドレイン領域５が接続され、かつ、ｎ型層９およびｎ型の埋込層８が接続されている例を示したが、本発明はこれに限らず、ｎ型層９とｎ型のドレイン領域５との間、または、ｎ型層９とｎ型の埋込層８との間に隙間があり、その隙間がｐ型である場合でも、ドレイン領域５、ｎ型層９および埋込層８が電気通路を構成するように実質的に電気的に接続されていればよい。
【００４０】
また、上記第１実施形態では、ｎＭＯＳトランジスタを備えた静電気破壊保護素子５０を形成した例を示したが、本発明はこれに限らず、ｐＭＯＳトランジスタを備えた静電気破壊保護素子を形成してもよい。この場合、静電気破壊保護素子は、入出力ピンと電源端子との間に接続してもよい。
【００４１】
また、上記第２実施形態では、ゲート電極１１およびｐ型ウェル領域７の電位固定端子（不純物領域６）を容量素子２３および抵抗素子２４に接続した例を示したが、本発明はこれに限らず、図１１に示す第２実施形態の第１変形例のように、ゲート電極１１を容量素子２３および抵抗素子２４に接続するとともに、ｐ型ウェル領域７の電位固定端子（不純物領域６）を接地端子２２に接続してもよい。また、図１２に示す第２実施形態の第２変形例のように、ゲート電極１１を接地端子２２に接続するとともに、ｐ型ウェル領域７の電位固定端子（不純物領域６）を容量素子２３および抵抗素子２４に接続してもよい。また、図１３に示す第２実施形態の第３変形例のように、ゲート電極１１およびｐ型ウェル領域７の電位固定端子（不純物領域６）を接地端子２２に接続してもよい。
【００４２】
また、上記第２実施形態では、電源端子２１と接地端子２２との間に静電気破壊保護素子５０を接続した例を示したが、本発明はこれに限らず、入出力ピンと接地端子との間に静電気破壊保護素子５０を接続してもよい。
【００４３】
また、上記第３実施形態では、ｐ型のシリコン基板１にｎ型の不純物をイオン注入することによって埋込層８を形成した例を示したが、本発明はこれに限らず、ｎ型不純物層をｐ型のシリコン基板１の表面に形成した後にシリコン層をエピタキシャル成長させることによって埋込層を形成してもよい。この場合、エピタキシャルシリコン層を形成した後、絶縁分離層、ｐ型ウェルおよびｎ型ウェル（ｎ型層）の形成が行われる。
【００４４】
また、上記第３実施形態では、ｐＭＯＳトランジスタ６０のｎ型ウェル９ｄと、静電気破壊保護素子５０のドレイン領域５と埋込層８とを接続するためのｎ型層９（ｎ型層９ａ）とを同時に形成する例を示したが、本発明はこれに限らず、縦型バイポーラトランジスタのコレクタ部に通常形成される埋込層の引出層と、ｎ型層９とを同時に形成してもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１実施形態による静電気破壊保護素子を示す断面図である。
【図２】本発明の第２実施形態による静電気破壊保護回路を示す回路図である。
【図３】本発明の第３実施形態による半導体装置を示す断面図である。
【図４】本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図５】本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図６】本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図７】本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図８】本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図９】本発明の第１実施形態の第１変形例による静電気破壊保護素子を示す断面図である。
【図１０】本発明の第１実施形態の第２変形例による静電気破壊保護素子を示す断面図である。
【図１１】本発明の第２実施形態の第１変形例による静電気破壊保護回路を示す回路図である。
【図１２】本発明の第２実施形態の第２変形例による静電気破壊保護回路を示す回路図である。
【図１３】本発明の第２実施形態の第３変形例による静電気破壊保護回路を示す回路図である。
【符号の説明】
【００４６】
１  シリコン基板（半導体基板）
３  チャネル領域
４  ソース領域
５  ドレイン領域
６  不純物領域（ウェル電位固定端子）
７  ｐ型ウェル領域（ウェル領域）
８  埋込層
９  ｎ型層（第２不純物領域）
９ａ  ｎ型層（第１不純物領域）
１１  ゲート電極  
２１  電源端子
２２  接地端子
２３  容量素子
２４  抵抗素子
５０  静電気破壊保護素子
１００  静電気破壊保護回路
２００  半導体装置
【図１】
0005165321.tif 000002
【図２】
0005165321.tif 000003
【図３】
0005165321.tif 000004
【図４】
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【図５】
0005165321.tif 000006
【図６】
0005165321.tif 000007
【図７】
0005165321.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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