(57)【特許請求の範囲】
【請求項１】
外部からの信号に応じて画像信号、第１及び第２タイミング信号、クロック発生制御信号を出力するタイミング制御部と、
前記クロック発生制御信号に応答して同位相における極性が反転された第１及び第２クロックを発生し、前記第１及び第２クロックを制御して第１区間の間のゲート駆動信号の電圧レベルを決定し、第２区間の間前記第１及び第２クロックが充電または放電するように制御するクロック発生部と、
前記第１タイミング信号、前記第１及び第２クロックに応答して順次に前記ゲート駆動信号を出力するゲート駆動部と、
前記第２タイミング信号に応答して前記画像信号を出力するデータ駆動部と、
前記画像信号の提供を受ける複数のデータラインと、前記ゲート駆動信号の提供を受ける複数のゲートラインと、前記データラインとゲートラインに連結され前記ゲート駆動信号に応答して前記画像信号を出力するスイッチング素子とを有する液晶パネルと、
を含み、
前記クロック発生制御信号は、
前記第１及び第２クロックが反復的にハイ区間を有するように制御するゲートクロック信号ＣＰＶと、
前記ゲート駆動部から連続して出力されるゲート駆動信号が互いに異なる位相を有するように制御するイネーブル信号ＯＥと、
前記第１及び第２クロック信号を充電または放電させる充電/放電制御信号ＣＨＣと、
を含み、
前記クロック発生部は、
前記ゲートクロック信号ＣＰＶ及び前記イネーブル信号ＯＥに応じて、所定電圧を有する前記第１及び第２クロック信号を出力する電圧印加回路と、
前記ゲートクロック信号ＣＰＶ及び前記充電/放電制御信号ＣＨＣに応じて、前記電圧印加回路からの前記第１及び第２クロック信号の出力が停止されるとき、前記第１及び第２クロック信号を充放電する充放電回路とを有し、
前記第２区間には、前記充放電回路により前記第１及び第２クロック信号の出力経路を短絡して前記第１及び第２クロック信号を充放電する第４区間が含まれ、
前記第１区間には、
前記充放電回路によって前記第１及び第２クロック信号の出力経路の短絡が切断されて分離され、かつ、前記電圧印加回路から第１電源電圧Ｖｏｎ及び第２電源電圧Ｖｏｆｆを有する前記第１及び第２クロック信号を出力する第３区間と、
前記第３区間及び前記第４区間の間の区間であり、前記充放電回路によって前記第１及び第２クロック信号の出力経路の短絡が切断されて分離され、かつ、前記電圧印加回路からの前記第１及び第２クロック信号の出力が停止される第５区間と、が含まれ、
前記第１クロックは前記第１区間で前記第１電源電圧Ｖｏｎを保持し、前記第２区間で第１極性を有し、
前記第２クロックは前記第１区間で前記第１電源電圧Ｖｏｎと極性が反転した前記第２電源電圧Ｖｏｆｆを保持し、前記第２区間で前記第１極性と極性が反転した第２極性を有し、前記第１クロック及び第２クロックは、傾きを有し、
偶数番目のゲート駆動信号は前記第２クロックに応答し、奇数番目のゲート駆動信号は前記第１クロックに応答することで、前記ゲート駆動信号は前記第１電源電圧Ｖｏｎ及び第２電源電圧Ｖｏｆｆに対応した信号として生成され、
前記第２区間において、前記充放電回路により前記第１及び第２クロック信号が充放電され、前記奇数番目のゲート駆動信号が前記第２電源電圧ＶｏｆｆからΔＶだけ充電されて第１電圧となるまでは、前記偶数番目のゲート駆動信号は前記第１電源電圧Ｖｏｎから前記ΔＶだけ放電されるとともに、前記奇数番目のゲート駆動信号が前記第１電圧となると前記偶数番目のゲート駆動信号は前記第２電源電圧Ｖｏｆｆまで放電されることを特徴とする液晶表示装置。
【請求項２】
前記クロック発生部は、
前記第１タイミング信号の入力を受け、前記ＯＥ信号に同期し、第１端を通じて第１クロックイネーブル信号ＯＣＳを出力し第２端を通じて第２クロックイネーブル信号ＥＣＳを出力するＤ−フリップ・フロップをさらに有し、
前記電圧印加回路は、
前記ＣＰＶ信号、ＯＥ信号及びＯＣＳ信号に応答して前記第１区間の間一定電圧を保持する前記第１クロックを出力する第１電圧印加回路と、
前記ＣＰＶ信号、ＯＥ信号及びＥＣＳ信号に応答して前記第１区間の間一定電圧を保持する前記第２クロックを出力する第２電圧印加回路と、を有し、
前記充放電回路は、前記ゲートクロック信号ＣＰＶ及び前記充電/放電制御信号ＣＨＣに応じて、前記第１及び第２電圧印加回路からの前記第１及び第２クロック信号の出力が停止されるとき、前記第１及び第２クロック信号を充放電することを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記第１電圧印加回路は、
前記ＯＣＳ信号のハイ区間に応答して前記第１クロックに第１電源電圧を出力するための第１電源電圧供給部と、
前記ＯＣＳ信号のロー区間に応じて前記第１クロックに第２電源電圧を出力するための第２電源電圧供給部と、を含むことを特徴とする請求項２記載の液晶表示装置。
【請求項４】
前記第２電圧印加回路は、
前記ＥＣＳ信号のハイ区間に応じて前記第２クロックに第１電源電圧を出力するための第１電源電圧供給部と、
前記ＥＣＳ信号のロー区間に応じて前記第２クロックに第２電源電圧を出力するための第２電源電圧供給部と、を含むことを特徴とする請求項２記載の液晶表示装置。
【請求項５】
前記充放電回路は、
前記第２クロックの放電の際、前記第１クロックを充電し、前記第１クロックの放電の際前記第２クロックを充電するクロック充電部と、
前記第１及び第２クロック電圧回路のターンオフの際、前記ＣＰＶ信号とＣＨＣ信号に応答して前記クロック充電部をオン/オフさせ、前記クロック充電部の動作時間を制御する充電制御部と、
を含むことを特徴とする請求項２記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に関し、さらに詳細には改善された表示特性を有する液晶表示装置に関する。
【背景技術】
【０００２】
一般に、液晶表示装置は、それぞれの内面に形成された電極を有する２つの基板と２つの基板の間に介在された液晶層を含む。このような液晶表示装置は、電極に電圧を印加して液晶分子配列を変換させ、液晶層を通じて透過された光の量を調節することによって所望する画像を得る。
【０００３】
現在、ＴＦＴ−ＬＣＤが液晶表示装置の最も一般的な形態である。電極は２つの基板上にそれぞれ形成され、薄膜トランジスタは各電極に提供された電源をスイッチングするために使用される。薄膜トランジスタは２つの基板のうちいずれか一つに形成される。一般的に、薄膜トランジスタが単位画素領域に形成された液晶表示装置はアモルファスシリコンａ−Ｓｉ液晶表示装置と、ポリシリコン（ｐｏｌｙ−Ｓｉ）液晶表示装置と、で区分される。
【０００４】
ポリシリコン液晶表示装置は素子動作を高速化することができ、素子の低電力駆動が可能な長所がある反面、薄膜トランジスタ製造工程が複雑な短所がある。従って、ポリシリコンｐｏｌｙ−ｓｉ液晶表示装置は、小型表示装置に主に適用され、ａ−ｓｉ液晶表示装置は主なノートブックＰＣ、ＬＣＤモニター、ＨＤＴＶなどの大きい画面表示装置に適用される。
【０００５】
最近には、ａ−ｓｉ液晶表示装置でもポリシリコン液晶表示装置のように液晶表示パネルのガラス基板上にデータ駆動回路及びゲート駆動回路を形成することで組立工程の数を減少させようとする技術開発に力を注いでいる。
【０００６】
一方、使用者の要求に応じて液晶表示装置は漸次大型サイズを有し、高解像度を追求する方向に開発されつつある。このような問題を解決するためにはある所定時間内にさらに多くの信号線を動作させる技術が要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、本発明の第１目的は、高速動作を可能にする液晶表示装置を提供することにある。
本発明の第２目的は、ゲート駆動信号の遅延を防止することができる液晶表示装置を提供することにある。
【０００８】
本発明の第３目的は、リダンダンシーｒｅｄｕｎｄａｎｃｙ機能を有しゲート駆動信号の遅延を防止することができる液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
前述した目的を達成するための本発明の第１目的による液晶表示装置は、外部からの信号に応答して画像信号、第１及び第２タイミング信号、クロック発生制御信号を出力するタイミング制御部と、前記クロック発生制御信号に応答して互いに反転された位相を有する第１及び第２クロックを発生し、前記第１及び第２クロックを制御し第１区間の間ゲート駆動信号の電圧レベルを決定し、第２区間の間前記第１及び第２クロックが充電または放電するように制御するクロック発生部と、前記第１タイミング信号、前記第１及び第２クロックに応答して順次に前記ゲート駆動信号を出力するゲート駆動部と、前記第２タイミング信号に応答して前記画像信号を出力するデータ駆動部と、前記画像信号の提供を受ける複数のデータライン、前記ゲート駆動信号の提供を受ける複数のゲートライン、及び前記データラインとゲートラインに連結され前記ゲート駆動信号に応答して前記画像信号を出力するスイッチング素子を有する液晶パネルと、を含む。
【００１０】
また、本発明の第２目的による液晶表示装置は、第１方向に延長される複数のゲートライン、前記第１方向と直交する第２方向に延長される複数のデータライン、第１電極が前記ゲートラインに連結され第２電極が前記データラインに連結されるスイッチング素子、及び前記スイッチング素子の第３電極に連結された画素電極を有する液晶パネルと、前記ゲートラインの第１端部に連結され前記複数のゲートラインに順次にゲート駆動信号を印加するためのゲート駆動部と、前記データラインに連結され前記データラインにデータ駆動信号を印加するためのデータ駆動部と、次のゲートラインに印加される第１ゲート駆動信号に応答して現在ゲートラインに印加された第２ゲート駆動信号を放電させるための放電部と、を含む。
【００１１】
また、本発明の第３目的による液晶表示装置は、第１方向に延長された複数のゲートライン、前記第１方向と直交する第２方向に延長された複数のデータライン、第１電極が前記ゲートラインに連結され第２電極が前記データラインに連結されるスイッチング素子、及び前記スイッチング素子の第３電極に連結された画素電極を有する液晶パネルと、前記ゲートラインの第１端部に連結され前記ゲートラインに順次にゲート駆動信号を印加するための第１ゲート駆動部と、前記第１ゲート駆動部の誤動作の際駆動され、前記ゲートラインの第２端部に連結され前記ゲートラインに順次に前記ゲート駆動信号を印加するための第２ゲート駆動部と、前記データラインに連結され前記データラインにデータ信号を印加するためのデータ駆動部と、前記第１ゲート駆動部の動作の際、次のゲートラインに印加される第１ゲート駆動信号に応答して現在のゲートラインに印加された第２ゲート駆動信号を放電させるための第１放電部と、前記第２ゲート駆動部の動作の際前記第２ゲート駆動信号によって駆動され前記第２ゲート駆動信号を放電させるための第２放電部と、を含む。
【００１２】
このような液晶表示装置によると、ゲート駆動信号のレベルを決定する第１区間と、第１及び第２クロック信号を充放電する第２区間とを有する第１及び第２クロックによって、液晶表示装置の高速動作を具現することができる。
【００１３】
また、ゲートラインの一端に放電トランジスタを形成し、次のステージが動作される以前に現在のステージを放電させることで液晶表示装置のゲート駆動信号の遅延を防止することができる。
【００１４】
また、ゲートラインの一端には第１ゲート駆動部が配置されゲートの他端には第１ゲート駆動部が誤動作を起こすとき動作されゲートラインを駆動する第２ゲート駆動部を配置することによって液晶表示装置が正常的に駆動することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の望ましい一実施形態をより詳細に説明する。
図１は本発明の一実施形態による液晶表示装置を示すブロック図である。
図１に示すように、液晶表示装置４００はゲート駆動部１１０とデータ駆動部１２０が形成された液晶パネル１００、外部から信号に応答して液晶パネル１００を制御するタイミング制御部２００、及びゲート駆動部１１０に提供される第１及び第２クロックＣＫＶ、ＣＫＶＢを発生するクロック発生部３００を含む。
【００１６】
タイミング制御部２００は各種タイミング信号を発生してゲート駆動部１１０とデータ駆動部１２０を制御する。即ち、外部から提供される水平同期信号であるＨｓｙｎｃ（Ｈｏｒｉｚｏｎｔａｌ      ｓｙｎｃｈｒｏｎｉｚｅｒ）信号に同期されデータ駆動部で画像データ信号をアナログ値に変換してアナログ値であるデータ信号をデータラインに印加することを命令する水平開始信号であるＳＴＨ（ｓｔａｒｔ  Ｈｏｒｉｚｏｎｔａｌ）信号をデータ駆動部に出力する。また、垂直同期信号であるＶｓｙｎｃ（Ｖｅｒｔｉｃａｌ  ｓｙｎｃｈｒｏｎｉｚｅｒ）信号に同期され第１垂直開始信号であるＳＴＶ（Ｓｔａｒｔ  ｖｅｒｔｉｃａｌ）信号をクロック発生部に出力する。
【００１７】
タイミング制御部２００は、ゲート駆動信号の周期を決定するゲートクロック信号であるＣＰＶ（Ｃｌｏｃｋ  Ｐｕｌｓｅ  Ｖｅｒｔｉｃａｌ）信号、ゲート駆動信号をイネーブルさせるゲートオンイネーブル信号であるＯＥ（Ｏｕｔｐｕｔ  Ｅｎａｂｌｅ）信号、第１及び第２クロックの充放電を制御する充放電制御信号であるＣＨＣ信号をクロック発生部に出力する。
【００１８】
一方、液晶パネル１００は第１方向に延長された複数のゲートラインＧ１〜Ｇｎ、第１方向と直交する第２方向に延長された複数のデータラインＤ１〜Ｄｍ、ゲートラインとデータラインＤ１〜Ｄｍに連結されたＴＦＴ１３０、及びＴＦＴ１３０に連結された画素データ１４０で構成される。
【００１９】
また、液晶パネル１００にはゲートラインＧ１〜Ｇｎに順次に駆動信号を印加するためのゲート駆動部１１０と、データラインＤ１〜Ｄｍにデータ信号を印加するためのデータ駆動部１２０が具備される。具体的に、液晶パネルは、ＴＦＴ基板、カラーフィルター基板(図示せず)、ＴＦＴ基板とカラーフィルター基板との間に形成された液晶層(図示せず)で構成され、ゲートラインＧ１〜Ｇｎ、データラインＤ１〜Ｄｍ、ＴＦＴ１３０及び画素電極１４０はＴＦＴ基板上に形成される。
【００２０】
データ駆動部１２０はＳＴＨ信号に応答して液晶パネル１００の各画素に印加されるデータ信号を生成する。ここで、データ信号は各画素を充電させるための充電電圧である。
ゲート駆動部１１０は複数のステージが従属的に連結された一つのシフトレジストからなり、各ゲートラインは各ステージの出力端子と結合される。従って、各ステージが順次に駆動されながらゲートラインＧ１〜Ｇｎに順次にゲート駆動信号を出力する。即ち、ゲート駆動部１１０は、第１垂直開始信号ＳＴＶと反対の位相を有する第２垂直開始信号ＳＴＶＢ信号に応答してゲートラインＧ１〜Ｇｎに順次にハイレベル区間を有するゲート駆動信号を印加してデータ信号が各画素に印加されることを制御する。ここで、ゲート信号はゲートラインＧ１〜Ｇｎに連結されているＴＦＴ１３０を駆動するのに十分な電圧レベルを有する。ＴＦＴ１３０がゲート信号によって駆動されると、データ信号はＴＦＴ１３０を通じて画素電極１４０に印加され液晶層を充電させる。
【００２１】
クロック発生部３００はタイミング制御部２００から提供されるＣＰＶ信号及びＯＥ信号に応答して互いに反転された位相を有する第１及び第２クロックＣＫＶ、ＣＫＶＢを出力する。ここで、第１クロックＣＫＶはゲート駆動部１１０の奇数番目のステージに提供され、第２クロックＣＫＶＢはゲート駆動部１１０の偶数番目のステージに提供される。
【００２２】
このようなクロック発生部３００は、ＣＰＶ信号、イネーブルＯＥ信号及び第１垂直開始信号であるＳＴＶ信号に応答して第１及び第２クロックＣＫＶ、ＣＫＶＢがゲート駆動信号を決定する一定電圧を有するように発生させる第１及び第２電圧印加回路(図示せず)と、ゲートクロック信号であるＣＰＶ信号と充放電信号であるＣＨＣ信号に応答して第１及び第２クロックが互いに充放電することができるように制御する充放電回路(図示せず)と、を含む。また、クロック発生部３００は、第１垂直開始信号であるＳＴＶ信号をゲート駆動部１１０からゲートラインＧ１〜Ｇｎに順次に印加するために、順次にゲート駆動信号を出力することを命令する第２垂直開始信号であるＳＴＶＢ信号をゲート駆動部１１０に出力する。
【００２３】
従って、第１クロックＣＫＶと第２クロックＣＫＶＢは第１区間では一定電圧を保持し、第２区間では互いに充放電する。これにより、第１及び第２クロックによってゲート駆動信号のパルス幅が減少され高速動作を可能にする。
【００２４】
また、このような構造は第１及び第２クロックを発生させるためにクロック発生部３００に提供される別途の制御信号を使用せず、既存のタイミング制御部２００から出力されるＣＰＶ信号とＯＥ信号をそのまま使用することができる。
【００２５】
図２は図１に示されたクロック発生部のブロック図であり、図３は図２に示された入力信号のタイミング図である。
図２に示すように、クロック発生部３００は、第１クロックイネーブル信号であるＯＣＳ（Ｏｄｄ  Ｃｌｏｃｋ  Ｐｕｌｓｅ）信号と第２クロックイネーブル信号であるＥＣＳ（Ｅｖｅｎ  Ｃｌｏｃｋ  Ｐｕｌｓｅ）信号を出力するためのＤ−フリップ・フロップ３１０、ＯＣＳ信号に応答して第１クロックＣＫＶを出力するための第１電圧印加回路３２０、ＥＣＳ信号に応答して第２クロックＣＫＶＢを出力するための第２電圧印加回路３３０、及び第１クロックＣＫＶ及び第２クロックＣＫＶＢを互いに充放電（充電共有）させるための充放電回路３４０を含む。
【００２６】
具体的に、Ｄ−フリップ・フロップ３１０はＳＴＶ信号の入力を受け、ＯＥ信号に同期し、第１端ＱＢを通じてＥＣＳ信号を出力し第２端Ｑを通じてＯＣＳ信号を出力する。ここで、ＯＥ信号はゲート波形の遅延現象分だけゲート駆動部１１０の出力を抑制させる役割を遂行する。即ち、ＯＥ信号はゲート波形が遅延される時間の間ハイ状態を有し発生される１Ｈ周期のパルスである。
【００２７】
第１電圧印加回路３２０は、ゲートクロック信号であるＣＰＶ信号、イネーブル信号であるＯＥ信号及びＯＣＳ信号に応答して第１区間の間一定電圧を保持する第１クロックイネーブル信号であるＣＫＶを出力する。また、第２電圧印加回路３３０は、ＣＰＶ信号、ＯＥ信号及びＥＣＳ信号に応答して第１区間の間一定電圧を保持する第２クロックＣＫＶＢを出力する。充放電回路３４０はＣＰＶ信号の入力を受け、第１及び第２電圧印加回路のターンオフの際、駆動され第１及び第２クロックＣＫＶ、ＣＫＶＢを充放電させる。
【００２８】
図３に示されたように、ＣＰＶ信号は１Ｈ周期に発生され、ＯＥ信号がゲート波形遅延時間の間一定デューティ期間のハイ状態を有するように１Ｈ周期に発生される。
このとき、ＣＰＶ信号がハイ状態でありＯＥ信号のロー状態のとき定義される第３区間ｔ３では第１及び第２電圧印加回路３２０、３３０が駆動され、ＣＰＶ信号がロー状態であり、ＯＥ信号がロー状態であるかハイ状態であるとき定義される第４区間ｔ４では充放電回路３４０が駆動される。第３及び第４区間ｔ３、ｔ４の間には第１及び第２電圧印加回路３２０、３３０と充放電回路３４０が全部駆動されない第５区間ｔ５が備えられる。即ち、第５区間ｔ５はＣＰＶ信号がロー状態でありＯＥ信号がロー状態である区間として定義され、充放電回路３４０の駆動時間を遅延させ形成される第４区間ｔ４の前段に定義される。
【００２９】
充放電回路３４０の駆動時間の遅延については以後充放電回路３４０の回路図を説明するとき詳細に見てみる。
以下、図面を参照してクロック発生部３００の内部を構成回路について具体的に説明する。
【００３０】
図４は図２に示されたＤ−フリップ・フロップの回路図であり、図５は図４に示されたＤ−フリップ・フロップのタイミング図である。
図４及び図５に示すように、第１垂直開始信号ＳＴＶと反転の位相を有する第２垂直開始信号ＳＴＶＢ信号に応答してＤ−フリップ・フロップ３１０がクリアーされ、Ｄ−フリップ・フロップ３１０の第１端子ＱＢから出力される第２クロックイネーブル信号ＥＣＳはハイレベルになる。即ち、Ｄ−フリップ・フロップ３１０は、第１垂直開始信号であるＳＴＶ信号を受信し、クロック端子ＣＬＫに入力されるＯＥ信号に同期して２Ｈを１周期にとして第１クロックイネーブル信号ＯＣＳ及び第２クロックイネーブル信号ＥＣＳををそれぞれ出力する。このとき、第１クロックイネーブル信号ＯＣＳは、ゲート駆動部の奇数番目のステージに提供される第１クロックＣＫＶを出力する第１電圧印加回路３２０をイネーブルさせる。また、第１クロックイネーブル信号ＥＣＳは、ゲート駆動部の偶数番目のステージに提供される第２クロックＣＫＶＢを出力する第２電圧印加回路３３０をイネーブルさせる。
【００３１】
図６ではＣＰＶ、ＯＥ及びＯＣＳによって第１クロックＣＫＶを発生する第１電圧印加回路３２０を説明し、図６では、ＣＰＶ、ＯＥ及びＥＣＳによって第２クロックＣＫＶＢを発生する第２電圧印加回路３３０を説明する。
【００３２】
図６は図２に示された第１電圧印加回路の回路図であり、図７は図２に示された第２電圧印加回路の回路図である。
図６に示すように、第１電圧印加回路３２０は、ハイレベルの前記ＯＣＳ信号に応答して前記第１クロックＣＫＶに第１電源電圧Ｖｏｎを出力するための第１電源電圧供給部３２１と、ローレベルのＯＣＳ信号に応答して前記第１クロックＣＫＶに第２電源電圧Ｖｏｆｆを出力するための第２電源電圧供給部３２３を含む。
【００３３】
第１電源電圧供給部３２１はオン電圧発生部３２１ａとオン電圧発生部３２１ａの駆動を制御する第１制御部３２１ｂで構成される。
第１制御部３２１ｂは、第トランジスタＴ１、第トランジスタＴ２、第１抵抗Ｒ１及び第２抵抗Ｒ２で構成される。
【００３４】
具体的に、第１トランジスタＴ１はエミッター端がＯＥ信号入力端子に連結されコレクタ端が第２トランジスタＴ２のエミッター端に連結される。第１抵抗Ｒ１は第１トランジスタＴ１のベース端とＯＣＳ信号入力端子との間に連結される。また、第２トランジスタＴ２はコレクタ端がオン電圧発生部３２１ａに連結される。第２抵抗Ｒ２は第２トランジスタＴ２のベース端とＣＰＶ信号入力端子との間に連結される。
【００３５】
従って、第１トランジスタＴ１はＯＣＳ信号とＯＥ信号との電圧差によって動作され、第２トランジスタＴ２は第１トランジスタＴ１が駆動されることによって印加されるＯＥ信号とＣＰＶ信号との電圧差によって駆動されることでオン電圧発生部３２１ａの動作を制御する。
【００３６】
一方、オン電圧発生部３２１ａは第３トランジスタＴ３、第３ないし第５抵抗Ｒ３〜Ｒ５からなる。
具体的に、第３トランジスタＴ３はエミッター端が第１電源電圧に連結され、コレクタ端が出力端ＣＫＶに連結される。また、第３抵抗Ｒ３は第３トランジスタＴ３のエミッター端と第３トランジスタＴ３のベース端との間に連結され、第４及び第５抵抗Ｒ４、Ｒ５は第３トランジスタＴ３のベース端と第２トランジスタＴ２のコレクタ端との間で直列連結される。
【００３７】
従って、第３トランジスタＴ３は、第１クロック信号ＣＫＶを出力する。
第２電源電圧供給部３２３はオフ電圧発生部３２３ａと、オフ電圧発生部３２３ａを制御する第２制御部３２３ｂを有する。
【００３８】
第２制御部３２３ｂは第４及び第５トランジスタＴ４、Ｔ５、第６ないし第１１抵抗Ｒ６〜Ｒ１１で構成される。
具体的に、第４トランジスタＴ４はエミッター端がＣＰＶ信号入力端子に連結されコレクタ端が第５トランジスタＴ５に連結される。また、第６抵抗Ｒ６は第４トランジスタＴ４のエミッター端とベース端との間に連結され、第７及び第８抵抗Ｒ７、Ｒ８は第４トランジスタＴ４のベース端とＯＥ信号入力端子との間に直列連結される。一方、第５トランジスタＴ５はコレクタ端がオフ電圧発生部３２３ａに連結される。第９抵抗Ｒ９は第５トランジスタＴ５のエミッター端とベース端との間に連結され、第１０及び第１１抵抗Ｒ１０、Ｒ１１は第５トランジスタＴ５のベース端とＯＣＳ信号入力端子との間で直列連結される。
【００３９】
第４トランジスタＴ４は、ＣＰＶ信号とＯＥ信号の電圧差によって駆動されＣＰＶ信号を出力し出力された信号とＯＣＳ信号の電圧差によって第５トランジスタＴ５が駆動されＣＰＶ信号を出力する。このとき、出力されたＣＰＶ信号がオフ電圧発生部３２３ａに提供される。
【００４０】
一方、オフ電圧発生部３２３ａは第６トランジスタＴ６、第１２ないし第１４抵抗Ｒ１２〜Ｒ１４からなる。
具体的に、第６トランジスタＴ６はエミッター端が第２電源電圧に連結されコレクタ端が出力端ＣＫＶに連結される。また、第１２抵抗Ｒ１２は第５トランジスタＴ５のエミッター端と第１３及び第１４抵抗Ｒ１３、Ｒ１４の第１端に並列連結され、第１３抵抗Ｒ１３の第２端は第６トランジスタＴ６のエミッター端に連結され第１４抵抗Ｒ１４の第２端は第６トランジスタＴ６のベース端に連結さされる。従って、第６トランジスタＴ６が第２制御部３２３ｂから出力されるＣＰＶ信号によって駆動されると出力端ＣＫＶには第２電源電圧が出力される。
【００４１】
図６に提示された第１ないし第６トランジスタＴ１〜Ｔ６はバイポーラ接合電界トランジスタ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ；ＢＪＴ）であることが望ましい。
【００４２】
図７に示すように、第２電圧印加回路３３０はＥＣＳ信号のハイ区間に応答して前記第２クロックＣＫＶＢに第１電源電圧を出力するための第１電源電圧供給部３３１とＥＣＳ信号のロー区間に応答して前記第２クロックＣＫＶＢに第２電源電圧Ｖｏｆｆを出力するための第２電源電圧供給部３３３を含む。
【００４３】
第１電源電圧供給部３３１はオン電圧発生部３３１ａとオン電圧発生部３３１ａの駆動を制御する第１制御部３３１ｂで構成される。
第１制御部３３１ｂは第１及び第２トランジスタＴ１、Ｔ２、第１及び第２抵抗Ｒ１、Ｒ２で構成される。
【００４４】
具体的に、第１トランジスタＴ１はエミッター端がＯＥ信号入力端子に連結されコレクタ端が第２トランジスタＴ２に連結される。第１抵抗Ｒ１は第１トランジスタＴ１のベース端とＥＣＳ信号入力端子との間に連結される。また、第２トランジスタＴ２はエミッター端が第１トランジスタＴ１に連結され、コレクタ端がオン電圧発生部３３１ａに連結され、第２抵抗Ｒ２は第２トランジスタＴ２のベース端とＣＰＶ信号入力端子との間に連結される。
【００４５】
従って、第１トランジスタＴ１はＥＣＳ信号とＯＥ信号との電圧差によって動作され、第２トランジスタＴ２は第１トランジスタＴ１が駆動されることによって印加されるＯＥ信号とＣＰＶ信号との電圧差によって駆動されることでオン電圧発生部３３１ａの動作を制御する。
【００４６】
一方、オン電圧発生部３３１ａは第３トランジスタＴ３、第３ないし第５抵抗Ｒ３〜Ｒ５からなる。具体的に、第３トランジスタＴ３はエミッター端が第１電源電圧によって連結され、コレクタ端が出力端ＣＫＶＢに連結される。また、第３抵抗Ｒ３は第３トランジスタＴ３のエミッター端とベース端との間に連結され、第４及び第５抵抗Ｒ４、Ｒ５は第３トランジスタＴ３のベース端と第２トランジスタＴ２のコレクタ端との間で直列連結される。
【００４７】
従って、第３トランジスタＴ３は第２クロック信号ＣＫＶＢを端子に出力する。
第２電源電圧供給部３３３はオフ電圧発生部３３３ａと、オフ電圧発生部３３３ａを制御する第２制御部３３３ｂを有する。
【００４８】
第２制御部３３３ｂは第４及び第５トランジスタＴ４、Ｔ５、第６ないし第１１抵抗Ｒ６〜Ｒ１１からなる。
具体的に、第４トランジスタＴ４はエミッター端がＣＰＶ信号入力端子に連結されコレクタ端が第５トランジスタＴ５のエミッター端に連結される。また、第６抵抗Ｒ６の第４トランジスタＴ４のエミッター端とベース端との間に連結され、第７及び第８抵抗Ｒ７、Ｒ８は第４トランジスタＴ４のベース端とＯＥ信号入力端子との間で直列連結される。一方、第５トランジスタＴ５はコレクタ端がオフ電圧発生部３３３ａに連結される。第９抵抗Ｒ９は第５トランジスタＴ５のエミッター端とベース端との間に連結され、第１０及び第１１抵抗Ｒ１０、Ｒ１１は第５トランジスタＴ５のベース端とＥＣＳ信号入力端子との間で直列連結される。
【００４９】
第４トランジスタＴ４は、ゲートクロック信号ＣＰＶとイネーブル信号ＯＥとの電圧差に応答してゲートクロック信号ＣＰＶ信号を出力する。また、第５トランジスタＴ５は、第４トランジスタＴ４から出力されたゲートクロック信号ＣＰＶと第２クロックイネーブル信号ＥＣＳとの電圧差に応答してＣＰＶ信号を出力する。このとき、第５トランジスタＴ５から出力されたＣＰＶ信号はオフ電圧発生部３３３ａに提供される。
【００５０】
一方、オフ電圧発生部３３３ａは第６トランジスタＴ６、第１２ないし第１４抵抗Ｒ１２〜Ｒ１４からなる。
具体的に、第６トランジスタＴ６はエミッター端が第２電源電圧に連結されコレクタ端が出力端ＣＫＶＢに連結される。第１２抵抗Ｒ１２は第５トランジスタＴ５のエミッター端と第１３及び第１４抵抗Ｒ１３、Ｒ１４の第１端に並列連結され、第１３抵抗Ｒ１３の第２端は第６トランジスタＴ６のエミッター端に連結され第１４抵抗Ｒ１４の第２端は第６トランジスタＴ６のベース端に連結される。従って、第６トランジスタＴ６が第２制御部３３３ｂに出力されるＣＰＶ信号によってターンオンされると出力端ＣＫＶＢには第２電源電圧が出力される。
【００５１】
図７に提示された第１ないし第６トランジスタＴ１〜Ｔ６はＢＪＴであることが望ましい。
図８は図２に示された充放電回路を示す回路図である。
【００５２】
図８に示すように、充放電回路３４０は第１及び第２クロックＣＫＶ、ＣＫＶＢを充電/放電させる充電部３４１、充電部材３４１を駆動する充電駆動部３４２、充電駆動部３４２を制御する充電制御部３４３を有する。
【００５３】
充電制御部３４３は第１ないし第３トランジスタＴ１〜Ｔ３、第１ないし第１０抵抗Ｒ１〜Ｒ１０からなる。
具体的に、第１トランジスタＴ１はエミッター端がＣＰＶ信号入力端子に連結されコレクタ端は第４抵抗Ｒ４の第１端に連結される。第１抵抗Ｒ１は第１トランジスタＴ１のエミッター端とベース端との間に連結され、第２及び第３抵抗Ｒ２、Ｒ３は第１トランジスタＴ１のベース端とグランド電圧入力端子Ｖｏとの間で直列連結される。また、第４抵抗Ｒ４は第２トランジスタＴ２のベース端に連結された第５抵抗Ｒ５と第２トランジスタＴ２のエミッター端に連結された第６抵抗Ｒ６に並列連結される。
【００５４】
第３トランジスタＴ３はエミッター端が第１電源電圧入力端子Ｖｏｎに連結され、コレクタ端が第１０抵抗Ｒ１０を経由して第２トランジスタＴ２のコレクタ端に連結される。第７抵抗Ｒ７は第３トランジスタＴ３のエミッター端とベース端との間に連結され、第８及び第９抵抗Ｒ８、Ｒ９は第３トランジスタＴ３のベース端とＣＰＶ信号入力端子との間に直列連結される。
【００５５】
充電駆動部３４２は第４及び第５トランジスタＴ４、Ｔ５、第１１ないし第１４抵抗Ｒ１１〜Ｒ１４からなる。
具体的に、第４トランジスタＴ４はエミッター端が第２クロック端子ＣＫＶＢに連結されコレクタ端が第１２抵抗Ｒ１２を経て第１クロック端子ＣＫＶに連結される。第１１抵抗Ｒ１１は第４トランジスタＴ４のベース端と充放電制御信号ＣＨＣ入力端子との間に連結される。また、第５トランジスタＴ５はエミッター端が第１２抵抗Ｒ１２に連結されコレクタ端が第１３抵抗Ｒ１３を経て第１クロック端子ＣＫＶに連結される。第１４抵抗Ｒ１４は第５トランジスタＴ５のベース端と充放電制御信号ＣＨＣの入力端子との間に連結される。
【００５６】
充電部３４１は第１クロック端子ＣＫＶとグランド電圧入力端子Ｖｏとの間に連結された第１キャパシタＣ１と、第２クロック端子ＣＫＶＢとグランド電圧入力端子Ｖｏとの間に連結された第２キャパシタＣ２と、で構成される。
【００５７】
従って、充放電回路３４０は第１及び第２電圧印加回路３２０、３３０の第３及び第６トランジスタＴ３、Ｔ６がターンオンされた状態でＣＰＶ信号がロー状態であるとき駆動される。即ち、ＣＰＶ信号がロー信号であると第１トランジスタＴ１がターンオフされそれによって第２トランジスタＴ２もターンオフされる。このとき、ＣＰＶ信号と第１電源電圧によってターンオンされた第３トランジスタＴ３を通じて第１電源電圧は充電駆動部３４２に印加される。
【００５８】
従って、充電駆動部３４２の第５トランジスタＴ５は第１電源電圧とＣＨＣ信号によってターンオンされ第２キャパシタＣ２を充電させる。このとき、充電電圧が第２クロック端子ＣＫＶＢに出力される。一方、第１キャパシタＣ１は放電動作を遂行することによって放電電圧を第１クロック端子ＣＫＶに出力する。
【００５９】
一方、第６トランジスタＴ６はＣＨＣ信号によってターンオンされ第１ノードの電位が上昇されながら第１キャパシタＣ１が充電される。従って、第１クロック端子ＣＫＶに充電電圧を出力する。それと同時に第２キャパシタＣ２が放電され第２クロック端子ＣＫＶＢに放電電圧を出力する。
【００６０】
このように、第１及び第２電圧印加回路３２０、３３０がターンオフされた状態でＣＰＶ信号がローに発生されると、第１及び第２クロックＣＫＶ、ＣＫＶＢが互いに充放電を共有しながら出力される。
【００６１】
このとき、第１及び第２電圧印加回路３２０、３３０が動作していない期間に充放電回路３４０を駆動するためには、充電駆動部３４２に第１電源電圧が提供される時間を、第３トランジスタＴ３のコレクタに接続される第１０抵抗によって遅延させる必要がある。
【００６２】
従って、図３に示された第５区間ｔ５を確保することができ、第１及び第２クロック電源印加回路３２０、３３０と充放電回路３４０とが同時に駆動されることを防止することができる。
【００６３】
図９は図２に示されたクロック発生部から出力される第１及び第２クロックをシミュレーションした波形図であり、図１０は図１及び図２クロックを出力するのに必要な電流をシミュレーションした波形図である。但し、第１電源電圧は２０Ｖであり、第２電源電圧は−１４Ｖである。
【００６４】
図９及び図１０に示すように、第１クロックＣＫＶは第１区間ｔ１では第１電源電圧を保持し、第２区間ｔ２では第１極性の傾きを有して出力される。一方、第２クロックＣＫＶＢは第１区間ｔ１では第１電源電圧と位相の反転された第２電源電圧を保持し、第２区間ｔ２では第１極性と位相の反対された第２極性の一定傾きを有して出力される。
【００６５】
各クロックＣＫＶ、ＣＫＶＢのｔ１＋ｔ２＝１Ｈで、ｔ２時間の間、位相が異なる第１及び第２クロックＣＫＶ、ＣＫＶＢを充放電（ｃｈａｒｇｅ  ｓｈａｒｉｎｇ）するようになる。そして、クロック発生部３００では従来の波形でより半分程度の電圧遷移をさせ、クロック発生部３００での消費電力を半分以下に減少させることができる。
【００６６】
消費電力Ｐは次の数式１のように表される。
【００６７】
【数１】
0005232956.tif 000002
電圧遷移が半分程度に減少されるとき、消費電力は数式１のように電圧遷移の二乗に比例するので、クロック発生部３００での消費電力が１/４程度に減少される。即ち、第１及び第２クロックＣＫＶ、ＣＫＶＢを発生するためのクロック発生部３００の消費電力が減少される。
【００６８】
図１１は第１及び第２クロックによる各ステージの出力波形を示す波形図である。
図１１に示すように、第２クロックの上昇エッジでｉ番目のステージからｉ番面のゲート駆動信号が出力される。以後、ｉ＋１番目のステージから出力されたｉ＋１番目のゲート駆動信号が第１電圧Ｖ１レベルに至ったときｉ番目のゲート駆動信号が放電され、第１電圧Ｖ１の時間分だけｉ番目のゲート駆動信号のハイレベル保持時間が減少される。
【００６９】
このように、ゲート駆動部１１０に第１及び第２クロックＣＫＶ、ＣＫＶＢを印加するとゲート駆動信号のパルス幅が調節されることで第１及び第２クロックＣＫＶ、ＣＫＶＢは液晶表示装置４００の高速動作を可能にする。
【００７０】
図１ないし図１１でのクロック発生部３００に提供され第１及び第２電圧印加回路３２０、３３０と充放電回路３４０を制御するクロック発生制御信号がＣＰＶ信号とＯＥ信号である場合本発明の実施形態として説明した。しかし、クロック発生制御信号はここに限定されず多様な形態に具現されることができる。
【００７１】
以後、図１２及び図１３ではクロック発生制御信号の他の形態を示す図面である。
図１２及び図１３は本発明の他の形態によるクロック発生制御信号を示す波形図である。
【００７２】
図１２に示すように、クロック発生制御信号は１Ｈ周期を有する第１制御信号ＣＴ１と１Ｈ周期を有し第１制御信号ＣＴ１と部分的に反転された位相を有する第２制御信号ＣＴ２を含む。ここで、第１及び第２制御信号ＣＴ１、ＣＴ２は第１及び第２電圧印加回路３２０，３３０と充放電回路３４０の駆動を制御する。
【００７３】
具体的に、第１制御信号ＣＴ１がハイ状態であり第２制御信号ＣＴ２がロー状態のとき定義される第３区間ｔ３では第１及び第２電圧印加回路３２０，３３０が駆動される。第１制御信号ＣＴ１がロー状態であり第２制御信号ＣＴ２がハイ状態のとき定義される第４区間ｔ４では充放電回路３４０が駆動される。また、第３及び第４区間ｔ３、ｔ４の間に存在し、第１制御信号ＣＴ１と第２制御信号ＣＴ２が全部ロー状態のとき定義される第５区間ｔ５では第１及び第２電圧印加回路３２０，３３０と充放電回路３４０が全部動作しない。従って、第１及び第２電圧印加回路３２０，３３０の動作と充放電回路３４０の動作が同時に駆動される現象を防止することができる。
【００７４】
一方、図１３に示されたようにクロック発生回路は１Ｈ周期を有する第３制御信号と、１Ｈ周期を有し第３制御信号がロー状態のときハイ状態に発生される第４制御信号と、からなることができる。ここで、第３及び第４制御信号ＣＴ３、ＣＴ４は第１及び第２電圧印加回路と３２０，３３０充放電回路３４０の駆動を制御する。
【００７５】
具体的に、第３制御信号ＣＴ３がハイ状態であり第４制御信号ＣＴ４がロー状態のとき、定義される第３区間ｔ３では第１及び第２電圧印加回路が動作する。また、第３制御信号ＣＴ３がロー状態であり第４制御信号ＣＴ４がロー状態のとき定義される第４区間ｔ４では充放電回路が動作する。第３区間ｔ３と第４区間ｔ４との間に存在され、第３制御信号ＣＴ３がロー状態であり、第４制御信号ＣＴ４がハイ状態のとき定義される第５区間ｔ５では第１及び第２電圧印加回路と充放電回路が全部動作しない。従って、第１及び第２電圧印加回路の動作と充放電回路の動作が同時に駆動される現象を防止することができる。
【００７６】
図１４は本発明の他の実施形態による液晶表示装置を示す概略図であり、図１５は図１４に示された遅延防止部の概略図である。図１６は放電部の電流のシミュレーション結果を示す波形図であり、図１７は図１４に示された液晶表示装置のゲート駆動信号のシミュレーション結果を示す波形図である。
【００７７】
図１４に示すように、液晶表示装置５００はゲート駆動部１１０、電極駆動部１２０及び放電部１５０が形成された液晶パネル１００を含む。
液晶パネル１００には第１方向に延長された複数のゲートラインＧ１〜Ｇｎと、第１方向と直交する第２方向に延長された複数のデータラインＤ１〜Ｄｍが形成される。前記ゲートラインＧ１〜ＧｎとデータラインＤ１〜Ｄｍによって定義される領域には第１電極１３１が前記ゲートラインＧ１〜Ｇｎに連結され第２電極１３２が前記データラインＤ１〜Ｄｍに連結されるＴＦＴ１３０が形成される。ＴＦＴ１３０は第１電極１３１に提供されるゲート駆動信号によって駆動され第２電極１３２に提供されるデータ信号を画素電極１４０に出力するスイッチング素子である。
【００７８】
ゲート駆動部１１０はゲートラインＧ１〜Ｇｎの第１端部に連結され前記ゲートラインＧ１〜Ｇｎに順次にゲート駆動信号を印加する。また、データ駆動部１２０はデータラインＤ１〜Ｄｍに連結されゲート駆動信号が印加されることによってデータラインＤ１〜Ｄｍにデータ信号を印加する。
【００７９】
一方、放電部１５０は第１端部と向き合うゲートラインＧ１〜Ｇｎの第２端部それぞれに連結される。図１５に示されたように、放電部１５０は次のゲートラインＧｉ＋１に印加される第１ゲート駆動信号によって駆動され現在ゲートラインＧｉに印加された第２ゲート駆動信号を放電電圧、即ち、第２電源電圧Ｖｏｆｆに放電させる。ここで、ｉは１よりは大きくｎよりは小さい自然数である。
【００８０】
放電部１５０は第１電極１５５ａが現在ゲートラインＧｉに連結され、第２電極１５５ｂが第２電源電圧入力端子に連結され、第３電極１５５ｃが次のゲートラインＧｉ＋１に連結された放電トランジスタ１５５からなる。
【００８１】
即ち、第１ゲート駆動信号が放電トランジスタ１５５のしきい電圧以上に増加されると放電トランジスタ１５５が駆動され第２ゲート駆動信号を第２電源電圧Voffに放電させる。
【００８２】
図１６及び図１７に示すように、第１ゲート駆動信号が放電トランジスタ１５５のしきい電圧以上に上昇されると、放電トランジスタ１５５が駆動されながら第２ゲート駆動信号を第２電源電圧Voffに放電させる。従って、放電トランジスタ１５５は第１ゲート駆動信号がプルアップされる以前に第２ゲート駆動信号を十分に放電させ第２ゲート駆動信号が遅延される現象を防止することができる。
【００８３】
図１８は従来のゲート駆動信号をシミュレーションした波形図であり、図１９は図１４に示された液晶パネルによるゲート駆動信号をシミュレーションした波形図である。図１８及び図１９では一つのゲートラインに連結された一番目のスイッチング素子に印加される一番目の駆動信号Ｖｆｉｒｓｔ、中間部分のスイッチング素子に印加される中間ゲート駆動信号Ｖｃｅｎｔｅｒ、最後のスイッチング素子に印加される最後のゲート駆動信号Ｖｅｎｄを示す。
【００８４】
図１８に示すように、第１、第２及び第３ゲート駆動信号Vfirst、Vcenter、Vendは、‘１４０μｓ’付近で完全に放電される。また、各ゲート駆動信号が第２電源電圧Voffに到達する時間もそれぞれ異なることで示された。
【００８５】
一方、図１９に示すように、第１、第２及び第３ゲート駆動信号Vfirst、Vcenter、Vendそれぞれ印加されるゲート駆動信号は‘１３６μｓ’近傍で完全に放電される。即ち、図１８に示す従来の第１、第２及び第３ゲート駆動信号Vfirst、Vcenter、Vendと比較すると、本願発明の第１、第２及び第３ゲート駆動信号Vfirst、Vcenter、Vendは、従来より‘４μｓ’程度ゲート駆動信号の遅延を短縮させることができる。また、ゲート駆動信号が第２電源電圧に到達する時間もそれぞれ一致することでゲート駆動信号の全体的な遅延特性を改善することができる。
【００８６】
図２０及び図２１は本発明の他の実施形態による液晶表示装置を示す概略図である。
図２０に示すように、液晶表示装置６００は第１ゲート駆動部１６０、第２ゲート駆動部１７０、データ駆動部１２０、第１放電部１８０及び第２放電部１９０を含む。
【００８７】
具体的に、液晶パネル１００には第１方向に延長された複数のゲートラインＧ１〜Ｇｎと、第１方向と直交する第２方向に延長された複数のデータラインＤ１〜Ｄｍが形成される。ゲートラインＧ１〜ＧｎとデータラインＤ１〜Ｄｍに定義される領域には第１電極がゲートラインＧ１〜Ｇｎに連結され第２電極がデータラインＤ１〜Ｄｍに連結されるＴＦＴ１３０が形成される。ＴＦＴ１３０は第１電極から提供されるゲート駆動信号によって駆動され第２電極を通じて提供されるデータ信号を画素電極１４０に印加するスイッチング素子である。
【００８８】
また、液晶パネル１００上にはゲートラインＧ１〜Ｇｎの第１端部に連結されゲートラインＧ１〜Ｇｎに順次にゲート駆動信号を印加するための第１ゲート駆動部１６０、データラインＤ１〜Ｄｍの一端部に連結されゲート駆動信号が印加されると同時にデータラインＤ１〜Ｄｍにデータ信号を出力するデータ駆動部１２０が具備される。
【００８９】
一方、液晶パネル１００には第１ゲート駆動部１６０の誤動作の際駆動され、ゲートラインＧ１〜Ｇｎの第２端部に連結されゲートラインＧ１〜Ｇｎに順次にゲート駆動信号を印加するための第２ゲート駆動部１７０がさらに具備される。従って、第１ゲート駆動部１６０が誤動作する場合第２ゲート駆動部１７０が動作されることで液晶パネル１００を正常的に駆動することができる。
【００９０】
第１及び第２ゲート駆動部１６０、１７０それぞれは、従属的に連結された複数のステージからなる一つのシフトレジスタから構成され、互いに同一の構成を有する。
図２０に示されたように、第１ゲート駆動部１６０は外部から提供される信号の入力を受ける５個の外部入力端子を具備する。具体的に、外部入力端子はＳＴＶ信号入力端子、第１クロック入力端子ＣＫＶ、第２クロック入力端子ＣＫＶＢ、第１電源電圧入力端子、及び第２電源電圧入力端子Ｖｏｆｆを含む。
【００９１】
また、前記第２ゲート駆動部１７０は５個の外部入力端子を具備する。このとき、第１ゲート駆動部１６０が正常的に駆動される場合には前記外部入力端子を通じてＳＴＶ信号、第１電源電圧、及び第２電源電圧のみの提供を受ける。即ち、第１クロック入力端子ＣＫＶには第１電源電圧Ｖｏｎが印加され、第２クロック入力端子にも第１電源電圧が印加される。また、第１電源電圧入力端子には第２電源電圧が印加される。従って、第１ゲート駆動部１６０が正常的に駆動される場合第２ゲート駆動部１７０はバイアス状態を保持する。
【００９２】
しかし、第１ゲート駆動部１６０が誤動作を起こすと第１クロック入力端子ＣＫＶには第１クロックＣＫＶが提供され、第２クロック入力端子ＣＫＶＢには第２クロックＣＫＶが提供され、第１電源電圧入力端子には第１電源電圧が提供されることによって正常的なゲート駆動信号を出力する。
【００９３】
一方、第１ゲート駆動部１６０の動作の際、ゲート駆動信号の遅延を防止するためにゲートラインＧ１〜Ｇｎの第２端部には第１放電部１８０が連結され、第２ゲート駆動部１７０の動作の際、ゲート駆動信号の遅延を防止するためにゲートラインＧ１〜Ｇｎの第１端部には第２放電部１９０が連結される。
【００９４】
具体的に、第１放電部１８０は第１電極が現在ゲートラインの第１端部に連結され、第２電極が第２電源電圧入力端子Ｖｏｆｆに連結され、第３電極が次のゲートラインの第１端部に連結された第１放電トランジスタからなる。従って、第１放電トランジスタは第１ゲート駆動部１６０から出力され次のゲートラインに印加される第１ゲート駆動信号によって駆動され現在のゲートラインに印加された第２ゲート駆動信号を第２電源電圧Ｖｏｆｆに放電させる。
【００９５】
一方、第２放電部１９０は第１電極が現在ゲートラインの第２端部に連結され第２電極が第２電源電圧入力端子Ｖｏｆに連結され第３電極が次のゲートラインの第２端部に連結された第２放電トランジスタからなる。従って、第２放電トランジスタは第２ゲート駆動部１７０から出力され次のゲートラインに印加される第１ゲート駆動信号によって駆動され現在のゲートラインに印加された第２ゲート駆動信号を第２電源電圧Ｖｏｆｆに放電させる。
【００９６】
図２０ではゲートラインＧ１〜Ｇｎの第１端部に第１ゲート駆動部１６０が配置され、第２端部に第２ゲート駆動部１７０が配置された構造を提示した。しかし、第１及び第２ゲート駆動部１６０、１７０は互いに反対に配置されることができる。このような構造は図２０に示される。
【００９７】
図２１に示された液晶表示装置７００でゲートラインＧ１〜Ｇｎの第１端部には第１ゲート駆動部１６０が配置され、第２端部には第１ゲート駆動部１６０が誤動作を起こす場合動作される第２ゲート駆動部１７０が配置される。
【００９８】
図２２は図２０に示された第１ゲート駆動部の内部構成を示す回路図であり、図２３は図２２に示された第１ゲート駆動部の出力をシミュレーションした波形図である。但し、第１ゲート駆動部１６０は各ステージが従属的に連結された一つのシフトレジスタからなり、各ステージは同一の構成を有する。
【００９９】
図２２に示すように、シフトレジスタの各ステージ１６１はプルアップ部１６１ａ、プルダウン部１６１ｂ、プルアップ駆動部１６１ｃ及びプルダウン駆動部１６１ｄを含む。
プルアップ部１６１ａはクロック入力端子ＣＫＶにドレインが連結され、第１ノードＮ１にゲートが連結され、現在端出力端子Ｇｏｕｔｉにソースが連結された第１ＮＭＯＳトランジスタＮＴ１から構成される。
【０１００】
プルダウン部１６１ｂは出力端子ＯＵＴにドレインが連結され、第２ノードＮ２にゲートが連結され、ソースが第２電源電圧Ｖｏｆｆに連結された第２ＮＭＯＳトランジスタＮＴ２から構成される。
【０１０１】
プルアップ駆動部１６１ｃはキャパシタＣ１、第３ないし第５ＮＭＯＳトランジスタＮＴ３〜ＮＴ５から構成される。キャパシタＣ１は第１ノードＮ１と出力端子との間に連結される。第３トランジスタＮＴ３は第１電源電圧Ｖｏｎにドレインが連結され、端子（Ｇｏｕｔｉ−１）にゲートが連結され、第１ノードＮ１にソースが連結される。第４ＮＭＯＳトランジスタＮＴ４は第１ノードＮ１にドレインが連結され、次の端出力端子（Ｇｏｕｔｉ＋１）にゲートが連結され、ソースが第２電源電圧Ｖｏｆｆに連結される。第５ＮＭＯＳトランジスタＮＴ５は第１ノードＮ１にドレインが連結され、第２ノードＮ２にゲートが連結され、ソースが第２電源電圧に連結される。
【０１０２】
プルダウン駆動部１６１ｄは第６及び第７ＮＭＯＳトランジスタＮＴ６、ＮＴ７から構成される。第６ＮＭＯＳトランジスタＮＴ６は第１電源電圧Ｖｏｎにドレインとゲートが共通に結合され、第２ノードＮ２にソースが連結される。第７ＮＭＯＳトランジスタＮＴ７は第２ノードＮ２にドレインが連結され、第１ノードＮ１にゲートが連結され、ソースが第２電源電圧Ｖｏｆｆに結合される。このとき、第６ＮＭＯＳトランジスタＮＴ６のサイズは第７ＮＭＯＳトランジスタＮＴ７のサイズより約１６倍程度大きく形成される。
【０１０３】
第１クロック、第２クロックＣＫＶ、ＣＫＶＢ及びＳＴＶ信号がシフトレジストに供給されると、各ステージから順次にゲート駆動信号が出力される。具体的に、各ステージでは以前ステージの出力信号に応答して第１クロックＣＫＶのハイレベル区間を出力端子にゲート駆動信号（Ｇｏｕｔｉ）に発生する。
【０１０４】
現在端出力端子（Ｇｏｕｔｉ）に第１クロックのハイレベル区間が表れ出すと、この出力電圧がキャパシタＣ１にブートストラップ（ＢＯＯＴＳＴＲＡＰ）されプルアップトランジスタＮＴ１１のゲート電圧がターンオン電圧ＶＤＤ以上に上昇するようになる。従って、第１ＮＭＯＳトランジスタＮＴ１が完全な導通状態を保持するようになる。このとき、第３ＮＭＯＳトランジスタＮＴ３のサイズは完全道通状態を保持するようになる。このとき、第３ＮＭＯＳトランジスタＮＴ３のサイズは第５ＮＭＯＳトランジスタＮＴ５のサイズより約２倍程度大きいのでＳＴＶ信号によって第５ＮＭＯＳトランジスタがターンオンされても第１ＮＭＯＳトランジスタＮＴ１をターンオン状態に遷移させる。
【０１０５】
一方、プルダウン駆動部１６１ｄは入力信号によって第７ＮＭＯＳトランジスタＮＴ７がターンオフされ第２ノードＮ２が第１電源電圧Ｖｏｎに上昇され第２ＮＭＯＳトランジスタＮＴ２をターンオンさせる。従って、出力端子Ｇｏｕｔｉの出力信号の電圧が第２電源電圧状態である。このとき、以前ステージの出力端子Ｇｏｕｔ（ｉ−１）によって第７ＮＭＯＳトランジスタＮＴ７がターンオンされるので第２ノードＮ２の電位が第２電源電圧Ｖｏｆｆにダウンされる。
【０１０６】
以後、第６ＮＭＯＳトランジスタＮＴ６はターンオンされても、第７ＮＭＯＳトランジスタＮＴ７のサイズが第６ＮＭＯＳトランジスタＮＴ６のサイズより約１６倍程度大きいので第２ノードＮ２は第２電源電圧状態に保持される。従って、第２ＮＭＯＳトランジスタＮＴ２はターンオン状態からターンオフ状態に遷移される。
【０１０７】
現在端出力端子Ｇｏｕｔｉの電圧が第２電源電圧Ｖｏｆｆ状態に遷移されると、第７ＮＭＯＳトランジスタＮＴ７がターンオフされるので、第６ＮＭＯＳトランジスタＮＴ６を通じて第２ノードＮ２に第１電源電圧Ｖｏｎのみ供給される状態であるので第２ノードＮ２の電位は第２電源電圧Ｖｏｆｆで第１電源電圧に上昇され始める。第２ノードＮ２の電位が上昇され始めると、第５ＮＭＯＳトランジスタＮＴ５がターンオンされ始め、これによりキャパシタの充電電圧は第５ＮＭＯＳトランジスタＮＴ５を通じて放電され始める。従って、第１ＮＭＯＳトランジスタＮＴ１もターンオフされ始める。
【０１０８】
続いて、次端出力信号（Ｇｏｕｔ＋１）がターンオン電圧に上昇されることによって、第４ＮＭＯＳトランジスタＮＴ４がターンオンされる。このとき、第４ＮＭＯＳトランジスタＮＴ４のサイズは第５ＮＭＯＳトランジスタＮＴ５より約２倍程度大きいので第１ノードＮ１の電位は第５ＮＭＯＳトランジスタＮＴ５のみターンオンされたときよりさらに速く第２電源電圧にダウンされる。従って、第１ＮＭＯＳトランジスタＮＴ１はターンオフされ、第２ＮＭＯＳトランジスタＮＴ２はターンオンされ、現在端出力端子Ｇｏｕｔｉは第１電源電圧Vonから第２電源電圧Voffにダウンされる。
【０１０９】
次端の出力信号Ｇｏｕｔｉ＋１がローレベルに下降され第４ＮＭＯＳトランジスタＮＴ４がターンオフされても第２ノードＮ２は第６ＮＭＯＳトランジスタＮＴ６を通じて第１電源電圧Ｖｏｎにバイアス状態を保持する。また、第１ノードＮ１はターンオン状態を保持する第５ＮＭＯＳトランジスタＮＴ５を通じて第２電源電圧Ｖｏｆｆを保持する。従って、第２ノードＮ２の電位が第１電源電圧Ｖｏｎに保持されるので第２ＮＭＯＳトランジスタＮＴ２がターンオフされる誤動作の懸念のない動作が行われる。
【０１１０】
図２４は図２０に示された第２ゲート駆動部の第１電源電圧入力端子に第１電源電圧を印加する場合第１ゲート駆動部の出力をシミュレーションした波形図である。図２５は図２０に示された第２ゲート駆動部の第１及び第２クロック入力端子に第２電源電圧を印加する場合、第１ゲート駆動部の出力をシミュレーションした波形図である。
【０１１１】
図２４に示すように第２ゲート駆動部１７０の外部入力端子のうち第１電源電圧圧力端子Ｖｏｎに第１電源電圧ｖｏｎをそのまま提供した場合第１ゲート駆動部１６０から出力される各ステージの出力波形が不良になる。従って、液晶表示装置の表示特性が低下される。
【０１１２】
一方、図２５に示されたように第２ゲート駆動部１７０の外部入力端子のうち第１及び第２クロック入力端子ＣＫＶ、ＣＫＶＢに第２電源電圧Voffを提供する場合、第１ゲート駆動部１６０から出力される各ステージの出力波形の電圧レベルがダウンされる。このような電圧降下は第１ゲート駆動部１６０を駆動させるための消費電力を増加させる。
【０１１３】
従って、第１ゲート駆動部１６０が正常駆動の際、第２ゲート駆動部１７０の第１及び第２クロック入力端子ＣＫＶ、ＣＫＶＢに第１電源電圧を印加し、第１電源電圧入力端子Ｖｏｎに第２電源電圧を印加することが望ましい。
【０１１４】
前述した液晶表示装置によると、クロック発生部はゲート駆動信号を決定する第１区間と互いに充放電する第２区間を有する第１及び第２クロックを発生してゲート駆動部に印加することによってゲート駆動信号のパルス幅を調節する。従って、ゲートラインが高速に動作され与えられた時間、即ち、一つのフレームの間該当ゲートラインを全部駆動することができ高解像度を有する液晶表示装置を具現することができる。
【０１１５】
また、ゲートラインの一端に放電トランジスタを形成して次のゲートラインが動作される以前に現在ゲートラインを放電させる。従って、ゲート駆動信号の遅延を防止することができる。
【０１１６】
また、ゲートラインの一端には第１ゲート駆動部が配置されゲートラインの他端には第１ゲート駆動部が誤動作を起こすとき動作されゲートラインを駆動する第２ゲート駆動部が配置される。従って、第１ゲート駆動部がまともに動作されなくても第２ゲート駆動部によって液晶表示装置が正常的に駆動されることができる。
【０１１７】
以上、本発明の実施形態によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【０１１８】
【図１】本発明の一実施形態による液晶表示装置を示すブロック図である。
【図２】図１に示されたクロック発生部のブロック図である。
【図３】図２に示された入力信号のタイミング図である。
【図４】図２に示されたＤ−フリップ・フロップの回路図である。
【図５】図４に示されたＤ−フリップ・フロップのタイミング図である。
【図６】図２に示された第１電圧印加回路の回路図である。
【図７】図２に示された第２電圧印加回路の回路図である。
【図８】図２に示された充放電回路を示す回路図である。
【図９】図２に示されたクロック発生部から出力される第１及び第２クロックをシミュレーションした波形図である。
【図１０】図２に示されたクロック発生部から第１及び第２クロックを出力するのに必要とされる電流をシミュレーションした波形図である。
【図１１】第１及び第２クロックによる各ステージの出力波形を示す波形図である。
【図１２】本発明の他の形態によるクロック発生制御信号を示す波形図である。
【図１３】本発明の他の形態によるクロック発生制御信号を示す波形図である。
【図１４】本発明の他の実施形態による液晶表示装置を示す概略図である。
【図１５】図１４に示された放電部の概略図である。
【図１６】放電部の電流のシミュレーション結果を示す波形図である。
【図１７】図１４に示された液晶表示装置のゲート駆動信号のシミュレーション結果を示す波形図である。
【図１８】従来のゲート駆動信号をシミュレーションした波形図である。
【図１９】図１４に示された液晶パネルによるゲート駆動信号をシミュレーションした波形図である。
【図２０】本発明の他の実施形態による液晶表示装置を示す概略図である。
【図２１】本発明の他の実施形態による液晶表示装置を示す概略図である。
【図２２】図２０に示された第１ゲート駆動部の内部構成を示す回路図である。
【図２３】図２２に示された第１ゲート駆動部の出力をシミュレーションした波形図である。
【図２４】図２０に示された第２ゲート駆動部の第１電源電圧入力端子に第１電源電圧を印加した場合、第１ゲート駆動部の出力をシミュレーションした波形図である。
【図２５】図２０に示された第２ゲート駆動部の第１及び第２クロック入力端子に第２電源電圧を印加した場合第１ゲート駆動部の出力をシミュレーションした波形図である。
【符号の説明】
【０１１９】
１００      液晶パネル
１１０      ゲート駆動部
１２０      データ駆動部
１６０      第１ゲート駆動部
１７０      第２ゲート駆動部
１８０      第１放電部
１９０      第２放電部
２００      タイミング制御部
３００      クロック発生部
３１０      Ｄ−フリップ・フロップ
３２０      第１電圧印加回路
３３０      第２電圧印加回路
３４０      充放電回路
４００      液晶表示装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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