(57)【特許請求の範囲】
【請求項１】
差動入力信号の論理演算で生成された第１乃至第４プリエンファシス制御信号に応じて出力ドライバの出力ノードにプリエンファシス出力電流を伝達するプリエンファシス回路であって、
第１電圧ＶＤＤ及び第２電圧ＧＮＤの範囲で駆動され、前記第１プリエンファシス制御信号Ｃｏｎ１及び第２プリエンファシス制御信号Ｃｏｎ２に応じて生成した第１プリエンファシス出力電流を前記出力ドライバの第１出力ノードＮ１に出力する第１プリエンファシス回路；及び
前記第１電圧ＶＤＤ及び第２電圧ＧＮＤの範囲で駆動され、前記第３プリエンファシス制御信号Ｃｏｎ３及び第４プリエンファシス制御信号Ｃｏｎ４に応じて生成した第２プリエンファシス出力電流を前記出力ドライバの第２出力ノードＮ２に出力する第２プリエンファシス回路を含むことを特徴とするプリエンファシス回路。
【請求項２】
前記第１プリエンファシス回路は、第１端子が前記第１電圧ＶＤＤに連結され、第２端子が前記第１出力ノードに連結され、制御端子に前記第１プリエンファシス制御信号Ｃｏｎ１が印加される第１スイッチＳＷ１及び第１端子が前記第１出力ノードに連結され、第２端子が前記第２電圧ＧＮＤに連結され、制御端子に前記第２プリエンファシス制御信号Ｃｏｎ２が印加される第２スイッチＳＷ２を含み、
前記第２プリエンファシス回路は、第１端子が前記第１電圧ＶＤＤに連結され、第２端子が第２出力ノードに連結され、制御端子に前記第３プリエンファシス制御信号Ｃｏｎ３が印加される第３スイッチＳＷ３；及び第１端子が前記第２出力ノードに連結され、第２端子が前記第２電圧ＧＮＤに連結され、制御端子に前記第４プリエンファシス制御信号Ｃｏｎ４が印加される第４スイッチＳＷ４を含むことを特徴とする請求項１に記載のプリエンファシス回路。
【請求項３】
前記第１乃至第４プリエンファシス制御信号に応じて、前記第１スイッチＳＷ１及び第４スイッチＳＷ４がターンオンされると、前記第２スイッチＳＷ２及び前記第３スイッチＳＷ３はターンオフされ、前記第１スイッチＳＷ１及び第４スイッチＳＷ４がターンオフされると前記第２スイッチＳＷ２及び第３スイッチＳＷ３はターンオンされることを特徴とする請求項２に記載のプリエンファシス回路。
【請求項４】
前記第１スイッチＳＷ１の第１端子及び前記第１電圧ＶＤＤの間に形成された第１電流源、前記第２スイッチＳＷ２の第２端子及び前記第２電圧ＧＮＤの間に形成された第２電流源、前記第３スイッチＳＷ３の第１端子及び前記第１電圧ＶＤＤの間に形成された第３電流源及び前記第４スイッチＳＷ４の第２端子及び前記第２電圧ＧＮＤの間に形成された第４電流源をさらに含むことを特徴とする請求項２に記載のプリエンファシス回路。
【請求項５】
差動入力信号ＩＮＰ、ＩＮＮを入力されて、遅延された差動入力信号Ｄ＿ＩＮＰ、Ｄ＿ＩＮＮ及びプリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４を生成するプリエンファシス制御信号生成部；
前記遅延された差動入力信号Ｄ＿ＩＮＰ、Ｄ＿ＩＮＮに応じて生成した出力信号ＯＵＴＰ、ＯＵＴＮを出力ノードＮ１、Ｎ２に出力する出力ドライバ；及び
前記プリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４に応じて生成したプリエンファシス出力電流を前記出力ノードＮ１、Ｎ２に出力するプリエンファシス回路を含むことを特徴とするプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項６】
前記プリエンファシス制御信号生成部は、
前記差動入力信号を遅延させて前記遅延された差動入力信号を生成する遅延回路及び前記差動入力信号を論理演算して前記プリエンファシス制御信号を生成する制御信号生成回路を含むことを特徴とする請求項５に記載のプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項７】
前記制御信号生成回路は、
第１端子が第２差動入力信号に連結された第５バッファ及び第１入力端子に第１差動入力信号が入力され、第２入力端子に前記第５バッファの出力信号が入力されてＮＡＮＤ演算して前記第１差動エッジ信号を出力する第１ＮＡＮＤゲートを含む第１論理回路部；
第１端子が第１差動入力信号に連結された第６バッファ及び第１入力端子に前記第６バッファの出力信号が入力され、第２入力端子に前記第２差動入力信号が入力されてＮＡＮＤ演算して前記第２差動エッジ信号を出力する第２ＮＡＮＤゲートを含む第２論理回路部；
前記第１差動エッジ信号を入力されてこれを遅延させて第１プリエンファシス制御信号を出力する第３バッファ；
前記第１差動エッジ信号を入力されてこれを反転させて第４プリエンファシス制御信号を出力する第１インバータ；
前記第２差動エッジ信号を入力されてこれを遅延させて第３プリエンファシス制御信号を出力する第４バッファ；及び
前記第２差動エッジ信号を入力されてこれを反転させて第２プリエンファシス制御信号を出力する第２インバータを含むことを特徴とする請求項６に記載のプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項８】
前記プリエンファシス回路は、
第１端子が第１電圧ＶＤＤに連結され、第２端子が前記出力ドライバの第１出力ノードに連結され、制御端子に前記第１プリエンファシス制御信号Ｃｏｎ１が印加される第１スイッチＳＷ１及び第１端子が前記第１出力ノードに連結され、第２端子が第２電圧ＧＮＤに連結され、制御端子に前記第２プリエンファシス制御信号Ｃｏｎ２が印加される第２スイッチＳＷ２を含む第１プリエンファシス回路；及び
第１端子が前記第１電圧ＶＤＤに連結され、第２端子が前記出力ドライバの第２出力ノードに連結され、制御端子に前記第３プリエンファシス制御信号Ｃｏｎ３が印加される第３スイッチＳＷ３及び第１端子が前記第２出力ノードに連結され、第２端子が前記第２電圧ＧＮＤに連結され、制御端子に前記第４プリエンファシス制御信号Ｃｏｎ４が印加される第４スイッチＳＷ４を含む第２プリエンファシス回路を含むことを特徴とする請求項５に記載のプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項９】
差動入力信号ＩＮＰ、ＩＮＮ及び差動制御信号Ｃｏｎ＿Ｐ、Ｃｏｎ＿Ｎを入力されて、遅延された差動入力信号Ｄ＿ＩＮＰ、Ｄ＿ＩＮＮ及びプリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４を生成するプリエンファシス制御信号生成部；
前記遅延された差動入力信号に応じて出力信号ＯＵＴＰ、ＯＵＴＮを生成して出力ノードに出力する出力ドライバ；
前記プリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４に応じて生成したプリエンファシス出力電流を前記出力ノードに出力するプリエンファシス回路；
高電源電圧であるＶＨである基準電圧を生成して出力するダミー部；及び
前記出力信号ＯＵＴＰ、ＯＵＴＮ及び前記基準電圧を比較して前記差動制御信号Ｃｏｎ＿Ｐ、Ｃｏｎ＿Ｎを生成して前記プリエンファシス制御信号生成部に提供する比較部を含むことを特徴とするプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項１０】
前記プリエンファシス制御信号生成部は、
前記差動入力信号ＩＮＰ、ＩＮＮを論理演算してプリエンファシス制御信号を生成し、前記差動制御信号Ｃｏｎ＿Ｐ、Ｃｏｎ＿Ｎを入力されて前記プリエンファシス制御信号のパルス幅を変化させる制御信号生成回路を含むことを特徴とする請求項９に記載のプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項１１】
前記制御信号生成回路は、
制御端子に前記第１差動制御信号Ｃｏｎ＿Ｐが印加されて第１プリエンファシス制御信号をプルアップさせる第１プルアップスイッチＰＵ＿ＳＷ１；
制御端子に反転された第１差動制御信号Ｃｏｎ＿Ｐが印加されて第２プリエンファシス制御信号をプルダウンさせる第１プルダウンスイッチＰＤ＿ＳＷ１；
制御端子に第２差動制御信号Ｃｏｎ＿Ｎが印加されて第３プリエンファシス制御信号をプルアップさせる第２プルアップスイッチＰＵ＿ＳＷ２；及び
制御端子に反転された第２差動制御信号Ｃｏｎ＿Ｎが印加されて第４プリエンファシス制御信号をプルダウンさせる第２プルダウンスイッチＰＤ＿ＳＷ２を含むことを特徴とする請求項１０に記載のプリエンファシス回路を備えた差動電流信号伝送システム。
【請求項１２】
前記比較部は、
前記第１出力信号ＯＵＴＰと前記基準電圧を比較して第１差動制御信号Ｃｏｎ＿Ｐを出力する第１比較器；及び
前記第２出力信号ＯＵＴＮと前記基準電圧を比較して第２差動制御信号Ｃｏｎ＿Ｎを出力する第２比較器を含むことを特徴とする請求項９に記載のプリエンファシス回路を備えた差動電流信号伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号伝送システムに使用されるプリエンファシス回路に関する。
【背景技術】
【０００２】
従来より、差動伝送線路対（ｄｉｆｆｅｒｅｎｔｉａｌ  ｔｒａｎｓｍｉｓｓｉｏｎ  ｌｉｎｅ  ｐａｉｒ）を介して差動電流信号を送信し、伝達された信号を受信端で感知する差動電流駆動方式の信号伝送システムに対する研究が進められてきた。
【０００３】
差動電流駆動方式は送信部で送信しようとするデータに対応する互いに異なる大きさの電流を生成させて２個の伝送ラインを介して伝送するようになり、受信端では２個の伝送ラインに流れる電流の差を利用してデータを復元する。
【０００４】
このような差動電流駆動方式の信号伝送システムでは送信端で損失のあるチャネルを介してデジタル信号を伝送する時に、受信端では伝送された信号がチャネルの周波数特性により歪曲された状態で受信される。一般に、損失のあるチャネルは高周波領域でより多くの損失を出すため、このようなチャネルを介して伝送される信号の高周波成分が低周波成分に比べてより多く減衰される。デジタル信号で高周波成分は主に信号の電圧レベルが速やかに変わる部分、すなわち立ち上がりエッジや立ち下がりエッジに該当する。
【０００５】
したがって、損失のあるチャネルを通過した信号は元の波形より歪んだ波形を持つようになり周波数毎に伝送される信号が到着する時間が変わることがあり、その結果多くのジッタが発生することがあり、全体的にタイミングマージンも大きく減ることがある。
【０００６】
このような問題点を解決するために、周波数帯域毎に信号を強調するか、抑制することによってチャネルを通過する間に歪曲される信号を補償して最終的に受信端で元の信号を受信できるように信号の波形を調節する方法にプリエンファシス（Ｐｒｅ−ｅｍｐｈａｓｉｓ）技法が使用される。
【０００７】
プリエンファシス技法は送信端で信号を送信する前に信号の高周波帯域を所定量だけ予め補強し、補強された信号を送信する方法である。以上で説明したように、信号の高周波成分は主に立ち上がりエッジ（ｒｉｓｉｎｇ  ｅｄｇｅ）や立ち下がりエッジ（ｆａｌｌｉｎｇ  ｅｄｇｅ）で現れるが、プリエンファシス技法はエッジ部分で信号の大きさをチャネルで減衰される分だけ増やすことであるといえる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００５−５０４４４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図１は、従来技術による差動信号駆動方式の出力ドライバに形成されたプリエンファシス回路を示す図である。
【００１０】
図１を参照すると、従来技術によるプリエンファシス回路は第１プリエンファシス回路１１０と第２プリエンファシス回路１３０とで構成される。
【００１１】
第１プリエンファシス回路１１０は第１電圧ＶＤＤと第２電圧ＧＮＤの間の範囲で動作する４個のスイッチングトランジスタ１１１〜１１４で構成される。２個のスイッチングトランジスタ１１１、１１２はＰＭＯＳトランジスタに第１電圧ＶＤＤを出力ドライバ１２０に伝達する二端子のソース（ｓｏｕｒｃｅ）として動作し、２個のスイッチングトランジスタ１１３、１１４はＮＭＯＳトランジスタで出力ドライバ１２０の出力電圧を抑制する二端子のシンク（ｓｉｎｋ）として動作する。
【００１２】
第２プリエンファシス回路１３０は第１電圧ＶＤＤと第２電圧ＧＮＤの間の範囲で動作する４個のスイッチングトランジスタ１３１〜１３４で構成される。２個のスイッチングトランジスタ１３１、１３２はＰＭＯＳトランジスタで第１電圧ＶＤＤを出力ドライバ１２０に伝達する二端子のソースとして動作し、２個のスイッチングトランジスタ１３３、１３４はＮＭＯＳトランジスタで出力ドライバ１２０の出力電圧を抑制する二端子のシンクとして動作する。
【００１３】
プリエンファシス回路が効率的に動作するためにはソースとして動作する時にはソースとしてのみ動作し、シンクとして動作する時にはシンクとしてのみ動作しなければならない。
【００１４】
しかし、図１に示すプリエンファシス回路の場合、２個の入力信号ＩＮ１、ＩＮ２を使用して４個のトランジスタを制御することによってソース動作又はシンク動作時に望まない電流が流れてプリエンファシス効果を半減させる原因になる。
【００１５】
図２は、従来技術によるプリエンファシス回路のスイッチングトランジスタに流れる電流を示す図である。
【００１６】
図２の（ａ）はソースとして動作するスイッチングトランジスタ１１２に流れる電流を示す図で、図２の（ｂ）はシンクとして動作するスイッチングトランジスタ１１３に流れる電流を示す図である。
【００１７】
図２を参照すると、従来技術によるプリエンファシス回路はソースとして動作するスイッチングトランジスタ１１２とシンクとして動作するスイッチングトランジスタ１１３でソース電流及びシンク電流が同時に流れることがわかる。
【００１８】
このように従来技術によるプリエンファシス回路は２個の入力信号ＩＮ１、ＩＮ２を使用して４個のトランジスタを制御することによってソースとシンクをそれぞれ制御することができない。したがって、ソースとして動作するトランジスタにシンク電流が流れ、シンクとして動作するトランジスタにソース電流が流れてプリエンファシス効果が半減される問題がある。
【００１９】
また、従来のプリエンファシス回路は４個のトランジスタを使用することによってトランジスタによる寄生抵抗及び寄生キャパシタ値により負荷（ｌｏａｄ）値が増加してスイッチング速度が遅くなる短所がある。
【００２０】
一方、従来のプリエンファシス回路は予め決められた遅延時間によってプリエンファシス電流の供給時間が決定されるため伝送線の負荷値によって過度のプリエンファシスが適用されることもあり、過少のプリエンファシスが適用されることもあるのでプリエンファシス電流を能動的に調節して供給することが難しい問題がある。
【００２１】
本発明が達成しようとする技術的課題は、プリエンファシス回路を動作させるために必要なスイッチングトランジスタの数を減らして寄生抵抗及び寄生キャパシタを減少させ、それぞれのスイッチングトランジスタを制御するそれぞれのプリエンファシス制御信号を供給することによって望まない電流の発生を防止できるプリエンファシス回路及びこれを備えた差動電流信号伝送システムを提供することにある。
【課題を解決するための手段】
【００２２】
上記技術的課題を達成するための本発明によるプリエンファシス回路は、差動入力信号の論理演算で生成された第１乃至第４プリエンファシス制御信号に応じて出力ドライバの出力ノードにプリエンファシス出力電流を伝達するプリエンファシス回路であって、第１電圧ＶＤＤ及び第２電圧ＧＮＤの範囲で駆動され、前記第１プリエンファシス制御信号Ｃｏｎ１及び第２プリエンファシス制御信号Ｃｏｎ２に応じて生成した第１プリエンファシス出力電流を前記出力ドライバの第１出力ノードＮ１に出力する第１プリエンファシス回路及び前記第１電圧ＶＤＤ及び第２電圧ＧＮＤの範囲で駆動され、前記第３プリエンファシス制御信号Ｃｏｎ３及び第４プリエンファシス制御信号Ｃｏｎ４に応じて生成した第２プリエンファシス出力電流を前記出力ドライバの第２出力ノードＮ２に出力する第２プリエンファシス回路を含むことを特徴とする。
【００２３】
上記他の技術的課題を達成するための本発明の一実施例によるプリエンファシス回路を備えた差動電流信号伝送システムは、差動入力信号ＩＮＰ、ＩＮＮを入力されて、遅延された差動入力信号Ｄ＿ＩＮＰ、Ｄ＿ＩＮＮ及びプリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４を生成するプリエンファシス制御信号生成部、前記遅延された差動入力信号Ｄ＿ＩＮＰ、Ｄ＿ＩＮＮに応じて生成した出力信号ＯＵＴＰ、ＯＵＴＮを出力ノードＮ１、Ｎ２に出力する出力ドライバ及び前記プリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４に応じて生成したプリエンファシス出力電流を前記出力ノードＮ１、Ｎ２に出力するプリエンファシス回路を含むことを特徴とする。
【００２４】
上記他の技術的課題を達成するための本発明の他の実施例によるプリエンファシス回路を備えた差動電流信号伝送システムは、差動入力信号ＩＮＰ、ＩＮＮ及び差動制御信号Ｃｏｎ＿Ｐ、Ｃｏｎ＿Ｎを入力されて、遅延された差動入力信号Ｄ＿ＩＮＰ、Ｄ＿ＩＮＮ及びプリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４を生成するプリエンファシス制御信号生成部、前記遅延された差動入力信号に応じて出力信号ＯＵＴＰ、ＯＵＴＮを生成して出力ノードに出力する出力ドライバ、前記プリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４に応じて生成したプリエンファシス出力電流を前記出力ノードに出力するプリエンファシス回路、高電源電圧ＶＨである基準電圧を生成して出力するダミー部及び前記出力信号ＯＵＴＰ、ＯＵＴＮ及び前記基準電圧を比較して前記差動制御信号Ｃｏｎ＿Ｐ、Ｃｏｎ＿Ｎを生成して前記プリエンファシス制御信号生成部に提供する比較部を含むことを特徴とする。
【発明の効果】
【００２５】
本発明によるプリエンファシス回路及びこれを備えた差動電流信号伝送システムによれば、回路の動作に必要なスイッチングトランジスタの数を減らすことによってトランジスタによる寄生抵抗及び寄生キャパシタを減少させることができ、これによりスイッチング速度を向上させることができる長所がある。
【００２６】
また、それぞれのプリエンファシス制御信号を介してそれぞれのスイッチングトランジスタを制御することによって望まない電流の発生を防止し、プリエンファシス出力電流を能動的に調節して供給することによってプリエンファシス性能をより一層向上させることができる効果がある。
【図面の簡単な説明】
【００２７】
【図１】従来技術による差動電流信号方式の出力ドライバに形成されたプリエンファシス回路を示す図である。
【図２】従来技術によるプリエンファシス回路のトランジスタに流れる電流を示す図である。
【図３】本発明の一実施例によるプリエンファシス回路及びこれを備えた差動電流信号伝送システムの構成を示す図である。
【図４】本発明の他の一実施例によるプリエンファシス回路及びこれを備えた差動電流信号伝送システムの構成を示す図である。
【図５】本発明によるプリエンファシス回路のスイッチングトランジスタに流れる電流を示す図である。
【図６】本発明による差動電流信号伝送システムのプリエンファシス制御信号生成部の構成を示す図である。
【図７】本発明による差動電流信号伝送システムにおいてプリエンファシス回路の全体的なタイミングを示す図である。
【図８】本発明の他の一実施例によって能動的にプリエンファシス電流を供給できる差動電流信号伝送システムの構成を示す図である。
【図９】図８に示す差動電流信号伝送システムのプリエンファシス制御信号生成部の構成を示す図である。
【図１０】図８に示す差動電流信号伝送システムのダミー部の構成を示す図である。
【図１１】図８に示す差動電流信号伝送システムにおいてプリエンファシス回路の全体的なタイミングを示す図である。
【図１２】図８に示す差動電流信号伝送システムにおいて伝送線の負荷値が設計値と同じ場合の出力信号の波形を示す図である。
【図１３】図８に示す差動電流信号伝送システムにおいて伝送線の負荷値が設計値より小さい場合の出力信号の波形を示す図である。
【図１４】図８に示す差動電流信号伝送システムにおいて伝送線の負荷値が設計値より大きい場合の出力信号の波形を示す図である。
【発明を実施するための形態】
【００２８】
以下、添付された図面を参照して本発明の好ましい実施例をより詳細に説明する。本明細書を説明する過程で用いられる数字、例えば、第１、第２などは同一又は類似の個体を区分するための識別記号に過ぎないものである。
【００２９】
図３は、本発明の一実施例によるプリエンファシス回路を備えた差動電流信号伝送システムの構成を示す図である。
【００３０】
図３を参考すると、本発明の一実施例によるプリエンファシス回路を備えた差動電流信号伝送システムは、プリエンファシス制御信号生成部３１０、出力ドライバ３２０及びプリエンファシス回路３３０、３４０を具備する。
【００３１】
前記プリエンファシス制御信号生成部３１０は差動入力信号ＩＮＰ、ＩＮＮを入力されて遅延された差動入力信号Ｄ＿ＩＮＰ、Ｄ＿ＩＮＮを生成する遅延回路３１１と、差動入力信号ＩＮＰ、ＩＮＮを論理演算してプリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４を生成する制御信号生成回路３１２と、を含む。
【００３２】
前記出力ドライバ３２０は遅延された差動入力信号Ｄ＿ＩＮＰ、Ｄ＿ＩＮＮに応じて出力信号ＯＵＴＰ、ＯＵＴＮを生成して出力ノードＮ１、Ｎ２にそれぞれ出力する。
【００３３】
前記プリエンファシス回路３３０、３４０は第１プリエンファシス回路３３０及び第２プリエンファシス回路３４０を含み、プリエンファシス制御信号生成部３１０で生成されたプリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４に応じてプリエンファシス出力電流を生成して出力ノードＮ１、Ｎ２に出力する。
【００３４】
第１プリエンファシス回路３３０は第１電圧ＶＤＤ及び第２電圧ＧＮＤの範囲で駆動され第１プリエンファシス制御信号Ｃｏｎ１及び第２プリエンファシス制御信号Ｃｏｎ２に応じて第１プリエンファシス出力電流を生成して第１出力ノードＮ１に出力する。第１プリエンファシス回路３３０は第１スイッチＳＷ１及び第２スイッチＳＷ２を具備する。第１スイッチＳＷ１は第１端子が第１電圧ＶＤＤに連結され、第２端子が第１出力ノードＮ１に連結され、制御端子に第１プリエンファシス制御信号Ｃｏｎ１が印加される。第２スイッチＳＷ２は第１端子が第１出力ノードＮ１に連結され、第２端子が第２電圧ＧＮＤに連結され、制御端子に第２プリエンファシス制御信号Ｃｏｎ２が印加される。
【００３５】
第２プリエンファシス回路３４０は第１電圧ＶＤＤ及び第２電圧ＧＮＤの範囲で駆動され第３プリエンファシス制御信号ｃｏｎ３及び第４プリエンファシス制御信号Ｃｏｎ４に応じて第２プリエンファシス出力電流を生成して第２出力ノードＮ２に出力する。第２プリエンファシス回路３４０は第３スイッチＳＷ３及び第４スイッチＳＷ４を具備する。第３スイッチＳＷ３は第１端子が第１電圧ＶＤＤに連結され、第２端子が第２出力ノードＮ２に連結され、制御端子に第３プリエンファシス制御信号Ｃｏｎ３が印加される。第４スイッチＳＷ４は第１端子が第２出力ノードＮ２に連結され、第２端子が第２電圧ＧＮＤに連結され、制御端子に第４プリエンファシス制御信号Ｃｏｎ４が印加される。
【００３６】
第１スイッチＳＷ１及び第４スイッチＳＷ４と第２スイッチＳＷ２及び第３スイッチＳＷ３は互いに相補的に動作する。すなわち、第１スイッチＳＷ１及び第４スイッチＳＷ４がターンオンされる時、第２スイッチＳＷ２及び第３スイッチＳＷ３はターンオフされる。第１スイッチＳＷ１及び第４スイッチＳＷ４がターンオンされる時、第２スイッチＳＷ２及び第３スイッチＳＷ３はターンオンされる。第１スイッチＳＷ１乃至第４スイッチＳＷ４はＭＯＳトランジスタに具現され得るが、これに限定されるものではない。
【００３７】
図４は、本発明の他の実施例によるプリエンファシス回路及びこれを備えた差動電流信号伝送システムの構成を示す図である。
【００３８】
図４に示すように、本発明の他の実施例によるプリエンファシス回路３３０、３４０は必要に応じて第１スイッチＳＷ１乃至第４スイッチＳＷ４の端子と第１電圧ＶＤＤ又は第２電圧ＧＮＤの間に定電流源３３１、３３２、３４１、３４２を連結して一定の電流を供給することもできる。
【００３９】
すなわち、本発明の他の実施例によるプリエンファシス回路は、図３のプリエンファシス回路に第１電流源３３１乃至第４電流源３４２をさらに具備できる。第１電流源３３１は第１スイッチＳＷ１の第１端子及び第１電圧ＶＤＤの間に形成され、第２電流源３３２は第２スイッチＳＷ２の第２端子及び第２電圧ＧＮＤの間に形成される。第３電流源３４１は第３スイッチＳＷ３の第１端子及び第１電圧ＶＤＤの間に形成され、第４電流源３４２は第４スイッチＳＷ４の第２端子及び第２電圧ＧＮＤの間に形成される。第１スイッチＳＷ１乃至第４スイッチＳＷ４はＭＯＳトランジスタに具現され得る。
【００４０】
その他プリエンファシス制御信号生成部３１０、出力ドライバ３２０、第１プリエンファシス回路３３０、第２プリエンファシス回路３４０などは図３の説明から当業者が容易に理解できるものであるので詳細な説明は省略する。
【００４１】
図５は、本発明の実施例によるプリエンファシス回路のスイッチに流れる電流を示す図である。
【００４２】
図５の（ａ）はソースとして動作する第１スイッチＳＷ１に流れる電流を示す図で、図２の（ｂ）はシンクとして動作する第２スイッチＳＷ２に流れる電流を示す図である。
図５を図２と比較してみてみると、本発明の実施例によるプリエンファシス回路の場合、第１スイッチＳＷ１及び第２スイッチＳＷ２はそれぞれ一つずつの制御信号により動作するのでソースとして動作する場合又はシンクとして動作する場合、他方のスイッチには不要な電流が流れないことがわかる。
【００４３】
図６は、本発明による差動電流信号伝送システムのプリエンファシス制御信号生成部の構成を示す図である。
【００４４】
図６に示すように、本発明によるプリエンファシス制御信号生成部３１０は遅延回路３１１及び制御信号生成回路３１２を含む。
【００４５】
前記遅延回路３１１は差動入力信号ＩＮＰ、ＩＮＮを入力されて遅延された差動入力信号Ｄ＿ＩＮＰ、Ｄ＿ＩＮＮを生成する第１バッファ３１１−１及び第２バッファ３１１−２を具備する。
【００４６】
前記制御信号生成回路３１２は差動入力信号ＩＮＰ、ＩＮＮを入力されてプリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４を生成するものであって、第１論理回路部３１２−１、第２論理回路部３１２−２、第３バッファ３１２−３、第１インバータ３１２−４、第４バッファ３１２−５及び第２インバータ３１２−６を具備する。
【００４７】
前記第１論理回路部３１２−１は、第１端子が第２差動入力信号ＩＮＮに連結された第５バッファ３１２−１ａ及び第１入力端子に第１差動入力信号ＩＮＰが入力され、第２入力端子に第５バッファ３１２−１ａの出力信号が入力され、これをＮＡＮＤ演算して第１差動エッジ信号ＩＮＰ＿ｅｄｇｅを出力する第１ＮＡＮＤゲート３１２−１ｂを具備する。すなわち、第１論理回路部３１２−１は第１差動入力信号ＩＮＰ及び第２差動入力信号ＩＮＮを入力されて第１差動エッジ信号ＩＮＰ＿ｅｄｇｅを生成する。
【００４８】
前記第２論理回路部３１２−２は、第１端子が第１差動入力信号ＩＮＰに連結された第６バッファ３１２−２ａ及び第１入力端子に第２差動入力信号ＩＮＮが入力され、第２入力端子に第６バッファ３１２−２ａの出力信号が入力され、これをＮＡＮＤ演算して第２差動エッジ信号ＩＮＮ＿ｅｄｇｅを出力する第２ＮＡＮＤゲート３１２−２ｂを具備する。すなわち、第２論理回路部３１２−２は第１差動入力信号ＩＮＰ及び第２差動入力信号ＩＮＮを入力されて第２差動エッジ信号ＩＮＮ＿ｅｄｇｅを生成する。
【００４９】
前記第３バッファ３１２−３は第１差動エッジ信号ＩＮＰ＿ｅｄｇｅを入力されてこれを遅延させて第１プリエンファシス制御信号Ｃｏｎ１を出力し、前記第１インバータ３１２−４は第１差動エッジ信号ＩＮＰ＿ｅｄｇｅを入力されてこれを反転遅延させて第４プリエンファシス制御信号Ｃｏｎ４を出力する。
【００５０】
前記第４バッファ３１２−５は第２差動エッジ信号ＩＮＮ＿ｅｄｇｅを入力されてこれを遅延させて第３プリエンファシス制御信号Ｃｏｎ３を出力し、前記第２インバータ３１２−６は第２差動エッジ信号ＩＮＮ＿ｅｄｇｅを入力されてこれを反転遅延させて第２プリエンファシス制御信号Ｃｏｎ２を出力する。
【００５１】
第３バッファ３１２−３、第１インバータ３１２−４、第４バッファ３１２−５及び第２インバータ３１２−６は同じ遅延時間を持つことが好ましい。
【００５２】
図７は、本発明の実施例による差動電流信号伝送システムにおいてプリエンファシス回路の全体的なタイミングを示す図である。
【００５３】
図６及び図７を参考すると、本発明の実施例によるプリエンファシス制御信号生成部３１０は差動入力信号ＩＮＰ、ＩＮＮを入力されて、遅延された差動入力信号Ｄ＿ＩＮＰ、Ｄ＿ＩＮＮ及びプリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４を生成する。
【００５４】
第１差動入力信号ＩＮＰ及び第２差動入力信号ＩＮＮが入力されると、プリエンファシス制御信号生成部３１０の遅延回路３１１ではこれを決められた遅延時間だけ遅延させて、遅延された差動入力信号Ｄ＿ＩＮＰ、Ｄ＿ＩＮＮを生成して出力ドライバ３２０に伝達する。
【００５５】
一方、プリエンファシス制御信号生成部３１０では第２差動入力信号ＩＮＮを第５バッファ３１２−１ａにより第５バッファの遅延時間ｄｅｌａｙ＿５だけ遅延させた信号と第１差動入力信号ＩＮＰをＮＡＮＤ演算して第１差動エッジ信号ＩＮＰ＿ｅｄｇｅを生成する。また、プリエンファシス制御信号生成部３１０では第１差動入力信号ＩＮＰを第６バッファ３１２−２ａにより第６バッファの遅延時間ｄｅｌａｙ＿６だけ遅延させた信号と第２差動入力信号ＩＮＮをＮＡＮＤ演算して第２差動エッジ信号ＩＮＮ＿ｅｄｇｅを生成する。
【００５６】
第１差動エッジ信号ＩＮＰ＿ｅｄｇｅは第１差動入力信号ＩＮＰの立ち上がりエッジより第１ＮＡＮＤゲート３１２−１ｂの遅延時間ｄｅｌａｙ＿ｎ１だけ遅延された時点で低（ｌｏｗ）論理レベルに変更されて第５バッファの遅延時間ｄｅｌａｙ＿５だけ維持され、再び高（ｈｉｇｈ）論理レベルになる。第２差動エッジ信号ＩＮＮ＿ｅｄｇｅは第２差動入力信号ＩＮＮの立ち上がりエッジより第２ＮＡＮＤゲート３１２−２ｂ遅延時間ｄｅｌａｙ＿ｎ２だけ遅延された時点で低論理レベルに変更されて第６バッファの遅延時間ｄｅｌａｙ＿６だけ維持され、再び高論理レベルになる。
【００５７】
第１プリエンファシス制御信号Ｃｏｎ１は第１差動エッジ信号ＩＮＰ＿ｅｄｇｅが第３バッファ３１２−３を介して遅延された信号であり、第４プリエンファシス制御信号Ｃｏｎ４は第１差動エッジ信号ＩＮＰ＿ｅｄｇｅが第１インバータ３１２−４によって反転遅延された信号である。
【００５８】
第２プリエンファシス制御信号Ｃｏｎ２は第２差動エッジ信号ＩＮＮ＿ｅｄｇｅが第２インバータ３１２−６を介して遅延された信号であり、第３プリエンファシス制御信号Ｃｏｎ３は第２差動エッジ信号ＩＮＮ＿ｅｄｇｅが第４バッファ３１２−５によって反転遅延された信号である。
【００５９】
遅延された差動入力信号Ｄ＿ＩＮＰ、Ｄ＿ＩＮＮは差動入力信号ＩＮＰ、ＩＮＮをそれぞれ第１バッファ３１１−１及び第２バッファ３１１−２を介して遅延させた信号である。このように差動入力信号を遅延させることはプリエンファシス制御信号生成部３１０でプリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４を生成してこれを出力ドライバ３２０に供給する時正確なタイミングで出力ドライバ入力を供給するためである。
【００６０】
この時、第１バッファ３１１−１及び第２バッファ３１１−２の遅延時間はプリエンファシス制御信号生成部３１０に差動入力信号ＩＮＰ、ＩＮＮが入力されてプリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４が生成されるために必要とする論理遅延時間（ｌｏｇｉｃ  ｄｅｌａｙ）と同じ値を有する。
【００６１】
すなわち、論理遅延時間は第１ＮＡＮＤゲート３１２−１ｂの遅延時間ｄｅｌａｙ＿ｎ１に第３バッファ３１２−３の遅延時間ｄｅｌａｙ＿３又は第１インバータ３１２−４の遅延時間ｄｅｌａｙ＿ｉｎｖ１を足したものと同じである。また、論理遅延時間は第２ＮＡＮＤゲート３１２−２ｂの遅延時間ｄｅｌａｙ＿ｎ２に第４バッファ３１２−５の遅延時間ｄｅｌａｙ＿４又は第２インバータ３１２−６の遅延時間ｄｅｌａｙ＿ｉｎｖ２を足したものと同じである。
【００６２】
この時、第１インバータ３１２−４の遅延時間ｄｅｌａｙ＿ｉｎｖ１は第３バッファ３１２−３の遅延時間ｄｅｌａｙ＿３と同じように設計し、第２インバータ３１２−６の遅延時間ｄｅｌａｙ＿ｉｎｖ２は第４バッファ３１２−５の遅延時間ｄｅｌａｙ＿４と同じように設計することが好ましい。
【００６３】
一方、第１差動入力信号ＩＮＰの立ち上がりエッジ及び第２差動入力信号ＩＮＮの立ち下がりエッジが入力された場合、制御信号生成回路３１２はこれを論理演算して低論理の第１プリエンファシス制御信号Ｃｏｎ１及び高論理の第４プリエンファシス制御信号Ｃｏｎ４を生成してプリエンファシス回路３３０、３４０に伝達する。この時、第１プリエンファシス回路３３０の第１スイッチＳＷ１はターンオンされてソースとして作用して第１出力ノードＮ１に第１電圧ＶＤＤによる出力電流が供給される。第２プリエンファシス回路３４０の第４スイッチＳＷ４がターンオンされてシンクとして作用して第２出力ノードＮ２から出力電流がグラウンドにシンクされる。
【００６４】
第１差動入力信号ＩＮＰの立ち下がりエッジ及び第２差動入力信号ＩＮＮの立ち上がりエッジが入力された場合、制御信号生成回路３１２はこれを論理演算して高論理の第２プリエンファシス制御信号Ｃｏｎ２及び低論理の第３プリエンファシス制御信号Ｃｏｎ３を生成してプリエンファシス回路３３０、３４０に伝達する。
【００６５】
この時、第１プリエンファシス回路３３０の第２スイッチＳＷ２はターンオンされてシンクとして作用して第１出力ノードＮ１から出力電流がグラウンドにシンクされる。
【００６６】
また、第２プリエンファシス回路３４０の第３スイッチＳＷ３がターンオンされてソースとして作用して第２出力ノードＮ２に第１電圧ＶＤＤによる出力電流が供給される。
このように第１プリエンファシス回路３３０及び第２プリエンファシス回路３４０はそれぞれソースとして動作するスイッチとシンクとして動作するスイッチをそれぞれ別個のプリエンファシス制御信号で制御することによって、ソースとして動作する場合又はシンクとして動作する場合において他方に電流が流れていかないので望まない電流が流れることを防止できる。
【００６７】
通常、プリエンファシス回路は出力ドライバの出力ノードに電流を供給する動作を行いながら出力ドライバの出力信号の立ち上がり時間及び立ち下がり時間を減らす役割を行う。この時、プリエンファシス電流の量と時間によってプリエンファシス効果が変わる。ただし、プリエンファシス電流の量と時間が大きいほどプリエンファシス性能が大きくなるわけではなく、伝送線の信号減衰の度合いに応じて能動的にプリエンファシス電流を供給することが必要である。
【００６８】
図８は、本発明の他の一実施例によって能動的にプリエンファシス電流を供給できる差動電流信号伝送システムの構成を示す図である。
【００６９】
図８を参考すると、本発明の他の一実施例によるプリエンファシス回路を備えた差動電流信号伝送システム５００はプリエンファシス制御信号生成部５１０、出力ドライバ５２０、プリエンファシス回路５３０、５４０、ダミー部５５０及び比較部５６０を含む。
【００７０】
前記プリエンファシス制御信号生成部５１０は差動入力信号ＩＮＰ、ＩＮＮ及び差動制御信号Ｃｏｎ＿Ｐ、Ｃｏｎ＿Ｎを入力されて、遅延された差動入力信号Ｄ＿ＩＮＰ、Ｄ＿ＩＮＮ及びプリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４を生成する。
【００７１】
前記出力ドライバ５２０は遅延された差動入力信号Ｄ＿ＩＮＰ、Ｄ＿ＩＮＮに応じて出力信号ＯＵＴＰ、ＯＵＴＮを生成して出力ノードＮ１、Ｎ２に出力する。
【００７２】
前記プリエンファシス回路５３０、５４０はプリエンファシス制御信号生成部５１０で生成されたプリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４に応じてプリエンファシス出力電流を生成して出力ノードＮ１、Ｎ２に出力する。図８に示すプリエンファシス回路５３０、５４０は図３に示すプリエンファシス回路３３０、３４０と同様であるので詳細な説明は省略する。
【００７３】
前記ダミー部５５０は第１電圧ＶＤＤと第２電圧ＧＮＤを入力されて低電源電圧ＶＬと高電源電圧ＶＨを生成して高電源電圧ＶＨを出力し、前記高電源電圧ＶＨは比較部５６０の基準電圧として用いられる。
【００７４】
前記比較部５６０は第１比較器５６１及び第２比較器５６２を具備し、出力信号ＯＵＴＰ、ＯＵＴＮとダミー部５５０で出力された高電源電圧ＶＨである基準電圧を比較して差動制御信号Ｃｏｎ＿Ｐ、Ｃｏｎ＿Ｎを生成してプリエンファシス制御信号生成部５１０及び前記ダミー部５５０に伝達する。
【００７５】
第１比較器５６１は反転端子−に第１出力信号ＯＵＴＰが入力され非反転端子＋に高電源電圧ＶＨである基準電圧が入力される。この時、基準電圧が第１出力信号ＯＵＴＰより大きい値であれば高論理レベルの第１差動制御信号Ｃｏｎ＿Ｐを生成し、基準電圧が第１出力信号ＯＵＴＰより小さい値であれば低論理レベルの第１差動制御信号Ｃｏｎ＿Ｐを生成する。
【００７６】
第２比較器５６２は反転端子−に第２出力信号ＯＵＴＮが入力され非反転端子＋に高電源電圧ＶＨである基準電圧が入力される。この時、基準電圧が第２出力信号ＯＵＴＮより大きい値であれば高論理レベルの第２差動制御信号Ｃｏｎ＿Ｎを生成し、基準電圧が第２出力信号ＯＵＴＮより小さい値であれば低論理レベルの第２差動制御信号Ｃｏｎ＿Ｎを生成する。
【００７７】
図９は、図８に示す差動電流信号伝送システムのプリエンファシス制御信号生成部の構成を示す図である。
【００７８】
図９に示すように、本発明の他の一実施例によるプリエンファシス制御信号生成部５１０は遅延回路５１１及び制御信号生成回路５１２を具備する。
【００７９】
前記遅延回路５１１は第１差動入力信号ＩＮＰを入力されて遅延された第１差動入力信号Ｄ＿ＩＮＰを生成する第１バッファ５１１−１及び第２差動入力信号ＩＮＮを入力されて遅延された第２差動入力信号Ｄ＿ＩＮＮを生成する第２バッファ５１１−２を具備する。
【００８０】
前記制御信号生成回路５１２は差動入力信号ＩＮＰ、ＩＮＮ及び差動制御信号Ｃｏｎ＿Ｐ、Ｃｏｎ＿Ｎを入力されてプリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４を生成するものであって、第１論理回路部５１２−１、第２論理回路部５１２−２、第３バッファ５１２−３、第１インバータ５１２−４、第４バッファ５１２−５、第２インバータ５１２−６、第１プルアップスイッチＰＵ＿ＳＷ１、第１プルダウンスイッチＰＤ＿ＳＷ１、第２プルアップスイッチＰＵ＿ＳＷ２及び第２プルダウンスイッチＰＤ＿ＳＷ２を具備する。
【００８１】
前記第１論理回路部５１２−１は、第１端子が第２差動入力信号ＩＮＮに連結された第５バッファ５１２−１ａ及び第１入力端子に第１差動入力信号ＩＮＰが入力され、第２入力端子に第５バッファ５１２−１ａの出力信号が入力され、これをＮＡＮＤ演算して第１差動エッジ信号ＩＮＰ＿ｅｄｇｅを出力する第１ＮＡＮＤゲート５１２−１ｂを含む。すなわち、第１論理回路部５１２−１は第１差動入力信号ＩＮＰ及び第２差動入力信号ＩＮＮを論理演算して第１差動エッジ信号ＩＮＰ＿ｅｄｇｅを生成する。
【００８２】
前記第２論理回路部５１２−２は、第１端子が第１差動入力信号ＩＮＰに連結された第６バッファ５１２−２ａ及び第１入力端子に第２差動入力信号ＩＮＮが入力され、第２入力端子に第６バッファ５１２−２ａの出力信号が入力され、これをＮＡＮＤ演算して第２差動エッジ信号ＩＮＮ＿ｅｄｇｅを出力する第２ＮＡＮＤゲート５１２−２ｂを具備する。すなわち、第２論理回路部5１２−２は第１差動入力信号ＩＮＰ及び第２差動入力信号ＩＮＮを論理演算して第２差動エッジ信号ＩＮＮ＿ｅｄｇｅを生成する。
【００８３】
前記第３バッファ５１２−３は第１差動エッジ信号ＩＮＰ＿ｅｄｇｅを入力されてこれを遅延させて第１プリエンファシス制御信号Ｃｏｎ１を出力し、前記第１インバータ５１２−４は第１差動エッジ信号ＩＮＰ＿ｅｄｇｅを入力されてこれを反転させて第４プリエンファシス制御信号Ｃｏｎ４を出力する。前記第４バッファ５１２−５は第２差動エッジ信号ＩＮＮ＿ｅｄｇｅを入力されてこれを遅延させて第３プリエンファシス制御信号Ｃｏｎ３を出力し、前記第２インバータ５１２−６は第２差動エッジ信号ＩＮＮ＿ｅｄｇｅを入力されてこれを反転させて第２プリエンファシス制御信号Ｃｏｎ２を出力する。
【００８４】
前記第１プルアップスイッチＰＵ＿ＳＷ１は第１端子が第１電圧ＶＤＤに連結され、第２端子が第３バッファ５１２−３の出力端子に連結され、制御端子に第１差動制御信号Ｃｏｎ＿Ｐが印加される。前記第１プルダウンスイッチＰＤ＿ＳＷ１は第１端子が第１インバータ５１２−４の出力端子に連結され、第２端子が第２電圧ＧＮＤに連結され、制御端子に反転された第１差動制御信号Ｃｏｎ＿Ｐが印加される。第３インバータ５１２−７は第１差動制御信号Ｃｏｎ＿Ｐを反転させて反転された第１差動制御信号Ｃｏｎ＿Ｐを出力する。
【００８５】
前記第２プルアップスイッチＰＵ＿ＳＷ２は第１端子が第１電圧ＶＤＤに連結され、第２端子が第４バッファ５１２−５の出力端子に連結され、制御端子に第２差動制御信号Ｃｏｎ＿Ｎが印加される。前記第２プルダウンスイッチＰＤ＿ＳＷ２は第１端子が第２インバータ５１２−６の出力端子に連結され、第２端子が第２電圧ＧＮＤに連結され、制御端子に反転された第２差動制御信号Ｃｏｎ＿Ｎが印加される。第４インバータ５１２−８は第２差動制御信号Ｃｏｎ＿Ｎを反転させて反転された第２差動制御信号Ｃｏｎ＿Ｎを出力する。
【００８６】
前記プリエンファシス制御信号生成部５１０は比較部５６０で生成された差動制御信号Ｃｏｎ＿Ｐ、Ｃｏｎ＿Ｎを入力されて第１プルアップスイッチＰＵ＿ＳＷ１、第１プルダウンスイッチＰＤ＿ＳＷ１、第２プルアップスイッチＰＵ＿ＳＷ２及び第２プルダウンスイッチＰＤ＿ＳＷ２を動作させてプリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４のパルス幅（Ｐｕｌｓｅ  ｗｉｄｔｈ）を能動的に変化させる。
【００８７】
前記プリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４はプリエンファシス回路５３０、５４０の第１乃至第４スイッチＳＷ１〜ＳＷ４の入力に使用されて出力ドライバ５２０の出力信号ＯＵＴＰ、ＯＵＴＮにプリエンファシス出力電流を供給して出力信号ＯＵＴＰ、ＯＵＴＮが高電源電圧ＶＨ及び低電源電圧ＶＬの範囲で一定のスイング幅を維持しながら動作するようにする。
【００８８】
図１０は、図８に示す差動電流信号伝送システムのダミー部の構成を示す図である。
【００８９】
前記ダミー部５５０は出力ドライバ５２０の出力信号ＯＵＴＰ、ＯＵＴＮのスイング（ｓｗｉｎｇ）幅が一定であるように直流電圧レベルを生成する役割を行うもので、内部にダミープリエンファシス制御信号生成ブロック５５１、ダミー出力ドライバ５５２、ダミープリエンファシス回路５５３及びダミー出力ドライバ５５２の出力端に連結された終端抵抗（ｔｅｒｍｉｎａｔｉｏｎ  ｒｅｓｉｓｔｏｒ）Ｒ３、Ｒ４を含む。ダミー部５５０は実際のプリエンファシス動作を行うプリエンファシス制御信号生成部５１０、出力ドライバ５２０、第１プリエンファシス回路５３０及び第２プリエンファシス回路５４０と同じ回路に構成されることができる。
【００９０】
ダミープリエンファシス制御信号生成ブロック５５１は高論理レベルを意味する第１電圧ＶＤＤと低論理レベルを意味する第２電圧ＧＮＤを入力されて差動制御信号Ｃｏｎ＿Ｎ、Ｃｏｎ＿Ｐに応じて一定の電圧差を有する高電源電圧ＶＨと低電源電圧ＶＬを生成する。ダミー部５５０で生成された高電源電圧ＶＨは比較器５６０で出力ドライバ５２０の出力信号ＯＵＴＮ、ＯＵＴＰと比較する基準電圧として用いられ得る。
【００９１】
図１１は、図８に示す差動電流信号伝送システムにおいてプリエンファシス回路の全体的なタイミングを示す図である。
【００９２】
図８乃至図１１を参照して本発明の他の一実施例によって能動的にプリエンファシス電流を供給できる差動電流信号伝送システムの動作を説明する。
【００９３】
図１１に示すように、差動電流信号伝送システムにおいて出力ドライバ５２０の理想的な出力（Ｉｄｅａｌ  Ｏｕｔｐｕｔ）は高電源電圧ＶＨと低電源電圧ＶＬの間で一定のスイング幅を有する。しかし、実際の出力（Ｒｅａｌ  Ｏｕｔｐｕｔ）は過度のプリエンファシス電流の供給によって理想的な直流電圧ＤＣレベルである高電源電圧ＶＨと低電源電圧ＶＬの範囲を超えるようになり、このような過度のプリエンファシス電流の供給はデータ伝送にかえって悪影響を及ぼし得る。
【００９４】
プリエンファシス制御信号生成部５１０では第２差動入力信号ＩＮＮを第５バッファ５１２−１ａにより第５バッファの遅延時間ｄｅｌａｙ＿５だけ遅延させた信号と第１差動入力信号ＩＮＰをＮＡＮＤ演算して第１差動エッジ信号ＩＮＰ＿ｅｄｇｅを生成する。また、プリエンファシス制御信号生成部５１０では第１差動入力信号ＩＮＰを第６バッファ５１２−２ａにより第６バッファの遅延時間ｄｅｌａｙ＿６だけ遅延させた信号と第２差動入力信号ＩＮＮをＮＡＮＤ演算して第２差動エッジ信号ＩＮＮ＿ｅｄｇｅを生成する。
【００９５】
第１差動エッジ信号ＩＮＰ＿ｅｄｇｅは第１差動入力信号ＩＮＰの立ち上がりエッジで低論理レベルに変更されて第５バッファ５１２−１ａの遅延時間ｄｅｌａｙ＿５の間維持され、再び高論理レベルになる。第２差動エッジ信号ＩＮＮ＿ｅｄｇｅは第２差動入力信号ＩＮＮの立ち上がりエッジで低論理レベルに変更されて第６バッファ５１２−２ａの遅延時間ｄｅｌａｙ＿６の間維持され、再び高論理レベルになる。第５バッファ５１２−１ａの遅延時間ｄｅｌａｙ＿５及び第６バッファ５１２−２ａの遅延時間ｄｅｌａｙ＿６はプリエンファシス電流を供給できる最大時間を意味するもので、互いに同じ値を有し差動入力信号ＩＮＰ、ＩＮＮの１ビットデータタイム（ｂｐｓ）より小さく設計されることが好ましい。
【００９６】
遅延された差動入力信号Ｄ＿ＩＮＰ、Ｄ＿ＩＮＮは差動入力信号ＩＮＰ、ＩＮＮをそれぞれ第１バッファ５１１−１及び第２バッファ５１１−２を介して遅延させた信号である。このように差動入力信号を遅延させることはプリエンファシス制御信号生成部５１０でプリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４を生成し、これを出力ドライバ５２０に供給する時正確なタイミングで出力ドライバ入力を供給するためである。
【００９７】
この時、第１バッファ５１１−１及び第２バッファ５１１−２の遅延時間はプリエンファシス制御信号生成部５１０に差動入力信号ＩＮＰ、ＩＮＮが入力されてプリエンファシス制御信号Ｃｏｎ１〜Ｃｏｎ４が生成するために要する論理遅延時間と同じ値を有する。すなわち、論理遅延時間は第１バッファ５１１−１及び第２バッファ５１１−２の遅延時間と他の論理ゲート５１２−１ｂ、５１２−２ｂ及び配線による遅延時間の和であることがあり得る。
【００９８】
本発明の実施例による差動電流信号伝送システムにおいて出力ドライバ５２０はオフチップ抵抗（ｏｆｆ  ｃｈｉｐ  ｒｅｓｉｓｔｏｒ）Ｒ１、Ｒ２が第１電圧ＶＤＤと連結されるように形成された電流モードロジック（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ：ＣＭＬ）のバッファ構造であり得る。これによりダミー部５５０は、第１電圧ＶＤＤに連結されたオンチップ抵抗（ｏｎ  ｃｈｉｐ  ｒｅｓｉｓｔｏｒ）であるダミー抵抗Ｒ３、Ｒ４を含む。
【００９９】
出力ドライバ５２０がＬＶＰＥＣＬ（Ｌｏｗ−Ｖｏｌｔａｇｅ  Ｐｏｓｉｔｉｖｅ／ｐｓｅｕｄｏ  Ｅｍｉｔｔｅｒ  Ｃｏｕｐｌｅｄ  Ｌｏｇｉｃ）、ＶＭＬ（Ｖｏｌｔａｇｅ  Ｍｏｄｅ  Ｌｏｇｉｃ）及びＬＶＤＳ（Ｌｏｗ−Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）などである場合は、その構造に合うオフチップ抵抗Ｒ１、Ｒ２及びダミー抵抗Ｒ３、Ｒ４を適用することが好ましい。
【０１００】
図１２は、図８に示す差動電流信号伝送システムにおいて伝送線の負荷値が設計値と同じ場合の出力信号の波形を示す図である。
【０１０１】
図１２に示すように、伝送線の負荷（ｌｏａｄ）値が設計時に予想した負荷値と同じ場合、従来のプリエンファシス回路と本発明によるプリエンファシス回路の出力信号ＯＵＴＰ、ＯＵＴＮはいずれも高電源電圧ＶＨと低電源電圧ＶＬ間の範囲で動作する。
【０１０２】
図１３は、図８に示す差動電流信号伝送システムにおいて伝送線の負荷値が設計値より小さい場合の出力信号の波形を示す図である。
【０１０３】
図１３に示すように、伝送線の負荷値が設計時に予想した負荷値より小さい場合、従来のプリエンファシス回路は出力信号ＯＵＴＰ、ＯＵＴＮが高電源電圧ＶＨ及び低電源電圧ＶＬに到達したにもかかわらずプリエンファシス電流が供給され続けて高電源電圧ＶＨより大きいか、低電源電圧ＶＬより小さい値を持つようになる。
【０１０４】
しかし、本発明によるプリエンファシス回路は出力信号ＯＵＴＰ、ＯＵＴＮを比較部５６０にフィードバックしてプリエンファシス電流の供給時間を調節することによって出力信号ＯＵＴＰ、ＯＵＴＮが常に高電源電圧ＶＨと低電源電圧ＶＬの間の範囲で動作するようにする。
【０１０５】
図１４は、図８に示す差動電流信号伝送システムにおいて伝送線の負荷値が設計値より大きい場合の出力信号の波形を示す図である。
【０１０６】
図１４に示すように伝送線の負荷値が設計時に予想した負荷値より大きい場合、従来のプリエンファシス回路は予め決められたデータ値に応じてプリエンファシス電流を供給する。しかし、負荷値が大きいため出力信号ＯＵＴＰ、ＯＵＴＮが高電源電圧ＶＨに到達する前にプリエンファシス電流の供給を中断する。
【０１０７】
しかし、本発明によるプリエンファシス回路は出力信号ＯＵＴＰ、ＯＵＴＮが高電源電圧ＶＨに到達するまでプリエンファシス電流を供給し続けるため立ち上がり時間（ｒｉｓｉｎｇ  ｔｉｍｅ）又は立ち下がり時間（ｆａｌｌｉｎｇ  ｔｉｍｅ）が多少長くなっても高電源電圧ＶＨ及び低電源電圧ＶＬ値に到達するようになる。
【０１０８】
以上、本発明の技術思想を添付図面を参照しながら説明したが、これは本発明の好ましい実施例を例示的に説明したものであって、本発明を限定するものではない。また、本発明の属する技術分野における通常の知識を有する者であれば、誰もが本発明の技術思想の範囲から逸脱しない範囲内で多様な変形および模倣が可能であることは明白な事実である。
【符号の説明】
【０１０９】
３００…プリエンファシス回路、
３１０…プリエンファシス制御信号生成部、
３１１…遅延回路、
３１１−１…第１バッファ、
３１１−２…第２バッファ、
３１２…制御信号生成回路、
３１２−１…第１論理回路部、
３１２−１ａ…第５バッファ、
３１２−１ｂ…第１ＮＡＮＤゲート、
３１２−２…第２論理回路部、
３１２−２ａ…第６バッファ、
３１２−２ｂ…第２ＮＡＮＤゲート、
３１２−３…第３バッファ、
３１２−４…第１インバータ、
３１２−５…第４バッファ、
３１２−６…第２インバータ、
３２０…出力ドライバ、
３３０，３４０…プリエンファシス回路、
５００…差動電流信号伝送システム、
５１０…プリエンファシス制御信号生成部、
５１１…遅延回路、
５１１−１…第１バッファ、
５１１−２…第２バッファ、
５１２…制御信号生成回路、
５１２−１…第１論理回路部、
５１２−１ａ…第５バッファ、
５１２−１ｂ…第１ＮＡＮＤゲート、
５１２−２…第２論理回路部、
５１２−２ａ…第６バッファ、
５１２−２ｂ…第２ＮＡＮＤゲート、
５１２−３…第３バッファ、
５１２−４…第１インバータ、
５１２−５…第４バッファ、
５１２−６…第２インバータ、
５２０…出力ドライバ、
５３０…プリエンファシス回路、
５４０…プリエンファシス回路、
５５０…ダミー部、
５５１…ダミープリエンファシス制御信号生成ブロック、
５５２…ダミー出力ドライバ、
５５３…ダミープリエンファシス回路、
５６０…比較部、
５６１…第１比較器、
５６２…第２比較器、
ＳＷ１…第１スイッチ、
ＳＷ２…第２スイッチ、
ＳＷ３…第３スイッチ、
ＳＷ４…第４スイッチ、
ＰＵ＿ＳＷ１…第１プルアップスイッチ、
ＰＤ＿ＳＷ１…第１プルダウンスイッチ、
ＰＵ＿ＳＷ２…第２プルアップスイッチ、
ＰＤ＿ＳＷ２…第２プルダウンスイッチ、
Ｒ１，Ｒ２…オフチップ抵抗、
Ｒ３，Ｒ４…ダミー抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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