(57)【特許請求の範囲】
【請求項１】
第１の半導体チップと、前記第１の半導体チップの上方に２個が１組となるようにペアリングされた偶数個の複数の第２の半導体チップとが積層された構造の半導体装置であって、
前記第１の半導体チップは、
外部から供給される電源を前記第１の半導体チップの論理回路に供給する第１の電源供給用電極を備え、
前記第１の電源供給用電極は、
外部の電源電圧が接続される第１の電源電圧用電極と、
外部の基準電位が接続される第１の基準電位用電極とよりなり、
前記第２の半導体チップは、
前記第１の電源供給用電極を介して前記第２の半導体チップの論理回路に電源を供給する第２の電源供給用電極と、
前記第２の電源供給用電極に接続される第３の電源供給用電極とを備え、
前記第２の電源供給用電極は、
前記第１の電源電圧用電極を介して電源電圧が接続される第２の電源電圧用電極と、
前記第１の基準電位用電極を介して基準電位が接続される第２の基準電位用電極とよりなり、
前記第３の電源供給用電極は、
前記第２の電源電圧用電極を介して電源電圧が接続される第３の電源電圧用電極と、
前記第２の基準電位用電極を介して基準電位が接続される第３の基準電位用電極と、
ペアリングされた２つの前記第２の半導体チップにおける前記第３の電源電圧用電極を相互に接続する第１の電極接続部と、
ペアリングされた２つの前記第２の半導体チップにおける前記第３の基準電位用電極を相互に接続する第２の電極接続部とよりなり、
ペアリングされた前記第２の半導体チップは、
一方の前記第２の半導体チップが動作した際には、他方の前記第２の半導体チップが非動作となることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２の半導体チップは、半導体メモリであり、
前記第１の半導体チップは、前記第２の半導体チップを制御するコントローラであることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記コントローラは、
ペアリングされた２つの前記半導体メモリのうち、一方の前記半導体メモリが動作する際、他方の前記半導体メモリを非動作とする制御を行うことを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１の電源電圧用電極、および前記第１の基準電位用電極は、
前記第１の半導体チップの厚さ方向に貫通した電極よりなり、
前記第２の電源電圧用電極、前記第２の基準電位用電極、前記第３の電源電圧用電極、前記第３の基準電位用電極は、
前記第２の半導体チップの厚さ方向に貫通した電極よりなることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
ペアリングされた前記２つの第２の半導体チップは、
前記第２の半導体チップの回路形成面が対向するようにそれぞれ実装されることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２の半導体チップに形成された前記第２の電源電圧用電極、前記第３の電源電圧用電極と、前記第２の基準電位用電極、前記第３の基準電位用電極とは、
前記第２の半導体チップの任意の一辺と平行となる基準線に対して対称となるように形成されていることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
ペアリングされる一方の前記第２の半導体チップにおける前記第２の電源電圧用電極、前記第３の電源電圧用電極、前記第２の基準電位用電極、および前記第３の基準電位用電極は、
ペアリングされる他方の前記第２の半導体チップに形成された前記第２の電源電圧用電極、前記第３の電源電圧用電極、前記第２の基準電位用電極、前記第３の基準電位用電極とミラー反転するようにそれぞれ形成されていることを特徴とする半導体装置。
【請求項８】
２個が１組となるようにペアリングされた偶数個の第３の半導体チップが積層された構造の半導体装置であって、
前記第３の半導体チップは、
外部から供給される電源を前記第３の半導体チップの論理回路に供給する第４の電源供給用電極と、
前記第４の電源供給用電極に接続される第５の電源供給用電極とを備え、
前記第４の電源供給用電極は、
外部の電源電圧が接続される第４の電源電圧用電極と、
外部の基準電位が接続される第４の基準電位用電極とよりなり、
前記第５の電源供給用電極は、
前記第４の電源電圧用電極を介して電源電圧が接続される第５の電源電圧用電極と、
前記第４の基準電位用電極を介して基準電位が接続される第５の基準電位用電極と、
ペアリングされた２つの前記第３の半導体チップにおける前記第５の電源電圧用電極を相互に接続する第３の電極接続部と、
ペアリングされた２つの前記第３の半導体チップにおける前記第５の基準電位用電極を相互に接続する第４の電極接続部とよりなり、
ペアリングされた前記第３の半導体チップは、
一方の前記第３の半導体チップが動作した際には、他方の前記第３の半導体チップが非動作となることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第４の電源電圧用電極、前記第５の電源電圧用電極、前記第４の基準電位用電極、および前記第５の基準電位用電極は、
前記第３の半導体チップの厚さ方向に貫通した電極よりなることを特徴とする半導体装置。
【請求項１０】
請求項８または９記載の半導体装置において、
ペアリングされた前記第３の半導体チップは、
前記第３の半導体チップの回路形成面が対向するようにそれぞれ実装されることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第３の半導体チップに形成された前記第４の電源電圧用電極、前記第５の電源電圧用電極と、前記第４の基準電位用電極、前記第５の基準電位用電極とは、
前記第３の半導体チップの任意の一辺と平行となる基準線に対して対称となるように形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
ペアリングされる一方の前記第３の半導体チップにおける前記第４の電源電圧用電極、前記第５の電源電圧用電極、前記第４の基準電位用電極、および前記第５の基準電位用電極は、
ペアリングされる他方の前記第３の半導体チップに形成された前記第４の電源電圧用電極、前記第５の電源電圧用電極、前記第４の基準電位用電極、および前記第５の基準電位用電極とミラー反転するようにそれぞれ形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップが積層された半導体装置におけるノイズ低減の技術に関し、特に、チップオンチップ構造の半導体装置におけるオンチップ容量の大容量化に有効な技術に関する。
【背景技術】
【０００２】
半導体メモリでは、パッケージの高性能化（大容量化）や小型化（実装密度の向上）などの要求に対して、チップオンチップ（ＣｏＣ）構造の半導体装置が期待されている。
【０００３】
チップオンチップ構造は、たとえば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの複数の半導体メモリとそれら半導体メモリを制御するコントローラとが積層された構成からなる。
【０００４】
この場合、コントローラ（半導体チップ）が最下層に設けられ、該コントローラの上方に複数の半導体メモリ（半導体チップ）が積層されている。また、各半導体メモリには、複数の貫通電極がそれぞれ形成されている。
【０００５】
各半導体メモリには、コントローラから、各半導体メモリの貫通電極を介して給電が行われる。各半導体メモリの貫通電極は、たとえば、金属バンプなどを介して電気的に接続されている。よって、最下方の半導体メモリから順番に、上方の半導体チップへと給電される構成となる。
【０００６】
なお、チップオンチップ構造でない一般的な半導体装置におけるノイズ低減技術として、たとえば、外付けコンデンサを該半導体装置の任意の機能回路間で共有するものが知られている（たとえば、特許文献１参照）。
【特許文献１】特開平０１−９５６４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、上記のようなチップオンチップ構造の半導体装置におけるノイズ低減技術では、次のような問題点があることが本発明者により見い出された。
【０００８】
チップオンチップ構造の半導体装置では、半導体メモリの消費電流の増加、それに伴う電源ノイズの増大、および半導体プロセスの進化に伴う電源電圧の低下によるノイズマージンの低下などによって、電源ノイズの設計が非常にシビアとなっている。
【０００９】
そのため、チップオンチップ構造の半導体装置では、積層された半導体チップ毎にオンチップコンデンサを搭載することにより、電源ノイズを低減させている。
【００１０】
しかしながら、チップオンチップ構造の半導体装置は、前述したように、下方の半導体チップから順番に上方の半導体チップへと給電が行われる構造となっており、それにより、下層の半導体チップから優先的に電荷が供給されることになってしまい、上層の半導体チップになるほど、電荷の供給が困難となっている。
【００１１】
これを解決するためには、搭載するオンチップコンデンサの静電容量を大容量としなければならず、その結果、半導体チップの面積が大きくなってしまうと共に、コストが上昇してしまうという問題がある。
【００１２】
本発明の目的は、チップのレイアウト面積などを増加させることなく、低コストで、電源ラインの静電容量値を大容量化し、電源ノイズなどを大幅に低減することができる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、第１の半導体チップと、該第１の半導体チップの上方に２個が１組となるようにペアリングされた偶数個の複数の第２の半導体チップとが積層された構造の半導体装置であって、第１の半導体チップは、外部から供給される電源を第１の半導体チップの論理回路に供給する第１の電源供給用電極を備え、該第１の電源供給用電極は、外部の電源電圧が接続される第１の電源電圧用電極と、外部の基準電位が接続される第１の基準電位用電極とよりなり、該第２の半導体チップは、第１の電源供給用電極を介して第２の半導体チップの論理回路に電源を供給する第２の電源供給用電極と、該第２の電源供給用電極に接続される第３の電源供給用電極とを備え、該第２の電源供給用電極は、第１の電源電圧用電極を介して電源電圧が接続される第２の電源電圧用電極と、第１の基準電位用電極を介して基準電位が接続される第２の基準電位用電極とよりなり、該第３の電源供給用電極は、第２の電源電圧用電極を介して電源電圧が接続される第３の電源電圧用電極と、第２の基準電位用電極を介して基準電位が接続される第３の基準電位用電極と、ペアリングされた２つの第２の半導体チップにおける第３の電源電圧用電極を相互に接続する第１の電極接続部と、ペアリングされた２つの第２の半導体チップにおける第３の基準電位用電極を相互に接続する第２の電極接続部とよりなり、ペアリングされた第２の半導体チップは、一方の半導体チップが動作した際には、他方の第２の半導体チップが非動作となるものである。
【００１６】
また、本発明は、前記第２の半導体チップが半導体メモリよりなり、前記第１の半導体チップが、該第２の半導体チップを制御するコントローラよりなるものである。
【００１７】
さらに、本発明は、前記コントローラが、ペアリングされた２つの半導体メモリのうち、一方の半導体メモリが動作する際、他方の半導体メモリを非動作とする制御を行うものである。
【００１８】
また、本発明は、前記第１の電源電圧用電極、および前記第１の基準電位用電極が、第１の半導体チップの厚さ方向に貫通した電極よりなり、前記第２の電源電圧用電極、前記第２の基準電位用電極、前記第３の電源電圧用電極、前記第３の基準電位用電極は、第２の半導体チップの厚さ方向に貫通した電極よりなるものである。
【００１９】
さらに、本発明は、ペアリングされた前記２つの半導体チップが、半導体チップの回路形成面が対向するようにそれぞれ実装されたものである。
【００２０】
また、本発明は、前記半導体チップの第２、第３の電源電圧用電極と、前記半導体チップの第２、第３の基準電位用電極とは、半導体チップの任意の一辺と平行となる基準線に対して対称となるように形成されているものである。
ことを特徴とする半導体装置。
【００２１】
さらに、本発明は、ペアリングされる一方の前記半導体チップにおける第２、第３の電源電圧用電極、および前記第２、第３の基準電位用電極が、ペアリングされる他方の前記半導体チップに形成された第２、第３の電源電圧用電極、第２、第３の基準電位用電極とミラー反転するようにそれぞれ形成されているものである。
【００２２】
また、本願のその他の発明の概要を簡単に示す。
【００２３】
本発明は、２個が１組となるようにペアリングされた偶数個の第３の半導体チップが積層された構造の半導体装置であって、該第３の半導体チップが、外部から供給される電源を第３の半導体チップの論理回路に供給する第４の電源供給用電極と、該第４の電源供給用電極に接続される第５の電源供給用電極とを備え、該第４の電源供給用電極は、外部の電源電圧が接続される第４の電源電圧用電極と、外部の基準電位が接続される第４の基準電位用電極とよりなり、該第５の電源供給用電極は、第４の電源電圧用電極を介して電源電圧が接続される第５の電源電圧用電極と、該第４の基準電位用電極を介して基準電位が接続される第５の基準電位用電極と、ペアリングされた２つの第３の半導体チップにおける第５の電源電圧用電極を相互に接続する第３の電極接続部と、ペアリングされた２つの第３の半導体チップにおける第５の基準電位用電極を相互に接続する第４の電極接続部とよりなり、ペアリングされた第３の半導体チップは、一方の第３の半導体チップが動作した際には、他方の第３の半導体チップが非動作となるものである。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２５】
（１）上記ペアリングされた半導体チップ間の第３の電源電圧用電極同士、および第３の基準電位用電極同士の相互接続により、非動作状態の論理回路が動作状態の論理回路に結合することになり、非動作状態の論理回路の容量およびその周囲に付随する寄生容量が動作状態の論理回路の電源、基準電位間のコンデンサとして働く。これにより、半導体チップのレイアウト面積を増加させることなく、給電系ノイズを吸収する機能の上でオンチップ容量に匹敵する静電容量を増加させることができる。
【００２６】
（２）また、上記（１）により、半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
（実施の形態１）
図１は、本発明の実施の形態１による半導体装置の断面図、図２は、図１の半導体装置に用いられる半導体チップの上面図、図３は、図１の半導体装置に設けられたコントローラによる半導体チップの選択例を示す説明図、図４は、図１の半導体装置に設けられた半導体チップの等価回路の一例を示す説明図、図５は、図４の半導体チップにおける論理回路が動作していない場合の等価回路例を示す説明図、図６は、図４の半導体チップにおける論理回路が動作している場合の等価回路例を示す説明図、図７は、図１の半導体装置に設けられた半導体チップの等価回路の他の例を示す説明図である。
【００２９】
本実施の形態１において、半導体装置１は、チップオンチップから構造されている。半導体装置１は、図１に示すように、配線基板であるインタポーザ２が設けられている。このインタポーザ２の裏面には、アレイ状に並べられた接続用電極３が形成されている。
【００３０】
インタポーザ２の主面には、半導体チップ４〜１２がそれぞれ積層されており、前述したチップオンチップ構造となっている。
【００３１】
第１の半導体チップである半導体チップ４は、第２の半導体チップである半導体チップ５〜１２を制御するコントローラであり、半導体チップ５〜１２は、たとえば、ＤＲＡＭなどの揮発性半導体メモリから構成されている。半導体チップ４は、半導体チップ５〜１２の読み出し、書き込み、消去などの動作を制御する制御部と信号入出力のインタフェース部とを備える。
【００３２】
インタポーザ２の主面（チップ搭載面）には、図１の左側から右側にかけて、複数の電極がそれぞれ備えられている。これら電極は、インタポーザ２に形成されている配線２ａを介して、インタポーザ２の裏面に形成された任意の接続用電極３ａ〜３ｄにそれぞれ接続されている。
【００３３】
接続用電極３ａ，３ｄは、信号がそれぞれ入出力される電極であり、接続用電極３ｂは電源電圧ＶＤＤが供給される電極である。また、接続用電極３ｃは、基準電位ＶＳＳが接続される電極である。
【００３４】
この場合、半導体チップ４〜１２は、半導体チップの主面となる回路形成領域ｃａ１〜ｃａ９側にそれぞれ搭載されるように積層されている。
【００３５】
半導体チップ４には、図１の左側から右側にかけて、貫通ビア４ａ、第１の電源電圧用電極である貫通ビア（第１の電源供給用電極）４ｂ、第１の基準電位用電極である貫通ビア（第１の電源供給用電極）４ｃ、貫通ビア４ｄが任意の位置にそれぞれ設けられている。
【００３６】
同様に、半導体チップ５〜１２には、図１の左側から右側にかけて、貫通ビア５ａ〜５ｄ，６ａ〜６ｄ，７ａ〜７ｄ，８ａ〜８ｄ，９ａ〜９ｄ，１０ａ〜１０ｄ，１１ａ〜１１ｄ，１２ａ〜１２ｄが任意の位置にそれぞれ設けられている。
【００３７】
貫通ビア（第２の電源供給用電極）５ｂ，６ｂ，７ｂ，８ｂ，９ｂ，１０ｂ，１１ｂ，１２ｂは、第２の電源電圧用電極であり、貫通ビア（第２の電源供給用電極）５ｃ，６ｃ，７ｃ，８ｃ，９ｃ，１０ｃ，１１ｃ，１２ｃは、第２の基準電位用電極である。
【００３８】
また、貫通ビア（第３の電源供給用電極）５ｅ，６ｅ，７ｅ，８ｅ，９ｅ，１０ｅ，１１ｅ，１２ｅは、第３の電源電圧用電極であり、貫通ビア（第３の電源供給用電極）５ｆ，６ｆ，７ｆ，８ｆ，９ｆ，１０ｆ，１１ｆ，１２ｆは、第３の基準電位用電極である。
【００３９】
これら貫通ビア４ａ〜４ｄ，５ａ〜５ｄ，６ａ〜６ｄ，７ａ〜７ｄ，８ａ〜８ｄ，９ａ〜９ｄ，１０ａ〜１０ｄ，１１ａ〜１１ｄ，１２ａ〜１２ｄは、半導体チップの主面から裏面側にかけて貫通するように設けられたスルーホール状の電極である。
【００４０】
貫通ビア４ａ，５ａ，６ａ，７ａ，８ａ，９ａ，１０ａ，１１ａ，１２ａ、およびインタポーザ２の主面に形成された任意の電極がバンプ１３を介してそれぞれ接続されている。
【００４１】
貫通ビア４ｂ，５ｂ，６ｂ，７ｂ，８ｂ，９ｂ，１０ｂ，１１ｂ，１２ｂ、ならびにインタポーザ２の主面に形成された任意の電極がバンプ１３ａを介してそれぞれ接続されている。
【００４２】
また、貫通ビア４ｃ，５ｃ，６ｃ，７ｃ，８ｃ，９ｃ，１０ｃ，１１ｃ，１２ｃ、およびインタポーザ２の主面に形成された任意の電極がバンプ１３ｂを介してそれぞれ接続されている。
【００４３】
さらに、貫通ビア４ｄ，５ｄ，６ｄ，７ｄ，８ｄ，９ｄ，１０ｄ，１１ｄ，１２ｄ、ならびにインタポーザ２の主面に形成された任意の電極がバンプ１３ｃを介してそれぞれ接続されている。
【００４４】
これら貫通ビア４ａ，５ａ，６ａ，７ａ，８ａ，９ａ，１０ａ，１１ａ，１２ａ、貫通ビア４ｂ，５ｂ，６ｂ，７ｂ，８ｂ，９ｂ，１０ｂ，１１ｂ，１２ｂ、貫通ビア４ｃ，５ｃ，６ｃ，７ｃ，８ｃ，９ｃ，１０ｃ，１１ｃ，１２ｃ、および貫通ビア４ｄ，５ｄ，６ｄ，７ｄ，８ｄ，９ｄ，１０ｄ，１１ｄ，１２ｄは、図１の上方から下方にかけて直線状に接続されるようにそれぞれ形成されている。
【００４５】
貫通ビア４ｂ，５ｂ，６ｂ，７ｂ，８ｂ，９ｂ，１０ｂ，１１ｂ，１２ｂは、半導体チップ４〜１２の主面となる回路形成領域ｃａ１〜ｃａ９に形成される配線層に設けられた電源電圧ＶＤＤを供給する電源用配線にそれぞれ接続されている。電源用配線は、半導体チップ４〜１２の回路形成領域ｃａ１〜ｃａ９に形成された論理回路に電源電圧を供給する。
【００４６】
貫通ビア４ｃ，５ｃ，６ｃ，７ｃ，８ｃ，９ｃ，１０ｃ，１１ｃ，１２ｃは、半導体チップ４〜１２の配線領域に設けられた基準電位ＶＳＳが接続される基準電位配線にそれぞれ接続されている。基準電位配線は、半導体チップ４〜１２の回路形成領域ｃａ１〜ｃａ９に形成された論理回路に基準電位ＶＳＳが接続する配線である。
【００４７】
よって、インタポーザ２から貫通ビア４ｂ，５ｂ，６ｂ，７ｂ，８ｂ，９ｂ，１０ｂ，１１ｂ，１２ｂ、および貫通ビア４ｃ，５ｃ，６ｃ，７ｃ，８ｃ，９ｃ，１０ｃ，１１ｃ，１２ｃを介して、各半導体チップ４〜１２に給電が行われる。
【００４８】
また、半導体チップ５において、図１の貫通ビア５ａの右側には、貫通ビア５ｅ，５ｆがそれぞれ設けられている。同様に、半導体チップ６、半導体チップ７、半導体チップ８、半導体チップ９、半導体チップ１０、半導体チップ１１、および半導体チップ１２においても、図１の貫通ビア６ａ、貫通ビア７ａ、貫通ビア８ａ、貫通ビア９ａ、貫通ビア１０ａ、貫通ビア１１ａ、貫通ビア１２ａの右側には、貫通ビア６ｅ，６ｆ、貫通ビア７ｅ，７ｆ、貫通ビア８ｅ，８ｆ、貫通ビア９ｅ，９ｆ、貫通ビア１０ｅ，１０ｆ、貫通ビア１１ｅ，１１ｆ、および貫通ビア１２ｅ，１２ｆがそれぞれ設けられている。
【００４９】
また、貫通ビア５ｅと貫通ビア６ｅ、貫通ビア７ｅと貫通ビア８ｅ、貫通ビア９ｅと貫通ビア１０ｅ、および貫通ビア１１ｅと貫通ビア１２ｅは、第１の電極接続部となるバンプ１４を介してそれぞれ接続されている。
【００５０】
さらに、貫通ビア５ｆと貫通ビア６ｆ、貫通ビア７ｆと貫通ビア８ｆ、貫通ビア９ｆと貫通ビア１０ｆ、および貫通ビア１１ｆと貫通ビア１２ｆは、第２の電極接続部となるバンプ１５を介してそれぞれ接続されている。
【００５１】
貫通ビア５ｅ，６ｅ，７ｅ，８ｅ，９ｅ，１０ｅ，１１ｅ，１２ｅは、各々の半導体チップ５〜１２の配線層に設けられた電源電圧ＶＤＤが供給される電源用配線にそれぞれ接続されている。貫通ビア５ｆ，６ｆ，７ｆ，８ｆ，９ｆ，１０ｆ，１１ｆ，１２ｆは、各々の半導体チップ５〜１２の配線層に設けられた基準電位用配線にそれぞれ接続されている。
【００５２】
以上の構造では、特に上記バンプ１４とバンプ１５により、隣り合って積層された半導体チップ同士が接続されるのが特徴的である。このペアリングされた半導体チップ同士の接続により、例えば半導体チップ５においては、回路形成領域ｃａ２に配置される論理回路（本実施例ではメモリ回路）の少なくも貫通ビア５ｅおよび５ｆの近傍の領域の論理回路は、ペアリングされた半導体チップ６の同様な領域の論理回路と給電配線により電気的に結合していることになる。
【００５３】
そして、インタポーザ２の主面、および半導体チップ４〜１２は、モールド樹脂などによって樹脂封止されて半導体装置１のパッケージ１６が形成されている。
【００５４】
図２は、半導体チップ５の主面側における上面図である。
【００５５】
半導体チップ５は、図２の上方における左側に信号用配線が接続される貫通ビア５ａが設けられており、該貫通ビア５ａの右側には、電源用配線が接続される貫通ビア５ｅが設けられている。
【００５６】
この貫通ビア５ｅの右側には、基準電位用配線が接続される貫通ビア５ｆが設けられており、該貫通ビア５ｆの右側には、インタポーザ２を介して外部から供給される電源電圧を上方の半導体チップ６に給電する貫通ビア５ｂが設けられている。
【００５７】
貫通ビア５ｂの右側には、インタポーザ２を介して外部接続される基準電位を上方の半導体チップ６に接続する貫通ビア５ｃが設けられており、この貫通ビア５ｃの右側には、信号用配線が接続される貫通ビア５ｄが設けられている。
【００５８】
ここでは、半導体チップ５における貫通ビアの位置について説明したが、他の半導体チップ６〜１２も同様の構成となっている。また、半導体チップ４については、図２における貫通ビア５ｅ，５ｆの位置に貫通ビアは設けられていない。その他の構成については、図２と同様である。
【００５９】
ここで、半導体チップ５〜１２において、半導体チップ５，６、半導体チップ７，８、半導体チップ９，１０、ならびに半導体チップ１１，１２は、それぞれペアリングされており、これらペアリングされた半導体チップは、同時に動作することがないように制御されている。
【００６０】
すなわち、バンプ１４，１５を介してそれぞれ接続された貫通ビア５ｅ，６ｅ，７ｅ，８ｅ，９ｅ，１０ｅ，１１ｅ，１２ｅ，５ｆ，６ｆ，７ｆ，８ｆ，９ｆ，１０ｆ，１１ｆ，１２ｆを有する半導体チップがペアリングされることになる。
【００６１】
図３は、コントローラである半導体チップ４による半導体チップ５〜１２の選択例を示す説明図である。
【００６２】
半導体チップ４の制御部には、チップ選択部ＣＳが設けられている。チップ選択部ＣＳは、チップセレクト信号を半導体チップ５〜１２にそれぞれ出力し、任意の半導体チップを選択する。
【００６３】
チップ選択部ＣＳの信号出力部には、半導体チップ５，７，９，１１のチップセレクト端子／ＣＳが接続されており、半導体チップ５，７，９，１１とペアリングされた半導体チップ６，８，１０，１２のチップセレクト端子／ＣＳは、インバータＩｖ１〜Ｉｖ４を介してチップ選択部ＣＳの信号出力部に接続されている。
【００６４】
チップ選択部ＣＳからアサートとなったチップセレクト信号（たとえば、Ｌｏ信号）が入力された半導体チップはアクティブ状態となり、ネゲートのチップセレクト信号（たとえば、Ｈｉ信号）が入力された半導体チップはインアクティブ状態となる。
【００６５】
ここでは、前述したように半導体チップ６，８，１０，１２のチップセレクト端子／ＣＳには、インバータＩｖ１〜Ｉｖ４を介してチップセレクト信号がそれぞれ入力されるので、ペアリングされた一方の半導体チップ５，７，９，１１がアクティブ状態となると、他方の半導体チップ６，８，１０，１２はインアクティブ状態となる。
【００６６】
同様に、ペアリングされた他方の半導体チップ６，８，１０，１２がアクティブ状態となると、他方の半導体チップ５，７，９，１１はインアクティブ状態となるように制御される。
【００６７】
次に、本実施の形態における半導体装置１の作用について説明する。
【００６８】
図４は、半導体チップ５〜１２の等価回路を示す説明図である。この図では、半導体チップ５，７，９，１１が動作し、半導体チップ６，８，１０，１２が動作していない場合を示している。
【００６９】
図４において、等価モデル１７は、各半導体チップ５〜１２における貫通ビア５ｂ，６ｂ，７ｂ，８ｂ，９ｂ，１０ｂ，１１ｂ，１２ｂの等価回路をそれぞれ示しており、等価モデル１８は、貫通ビア５ｃ，６ｃ，７ｃ，８ｃ，９ｃ，１０ｃ，１１ｃ，１２ｃの等価回路をそれぞれ示している。
【００７０】
また、等価モデル１９は、半導体チップ５，６の貫通ビア５ｅ，６ｅ、半導体チップ７，８の貫通ビア７ｅ，８ｅ、半導体チップ９，１０の貫通ビア９ｅ，１０ｅ、ならびに半導体チップ１１，１２の貫通ビア１１ｅ，１２ｅの等価回路をそれぞれ示している。
【００７１】
等価モデル２０は、半導体チップ５，６の貫通ビア５ｆ，６ｆ、半導体チップ７，８の貫通ビア７ｆ，８ｆ、半導体チップ９，１０の貫通ビア９ｆ，１０ｆ、ならびに半導体チップ１１，１２の貫通ビア１１ｆ，１２ｆの等価回路をそれぞれ示している。
【００７２】
等価モデル２１，２２は、半導体チップ５〜１２における論理回路などの等価回路である。
【００７３】
等価モデル２１，２２は、論理回路が動作していない場合、図５に示すように、論理回路が静電容量として等価回路で示され、論理回路が動作している場合、図６に示すように、論理回路が電流源、および静電容量として等価回路で示される。
【００７４】
また、等価モデル２１は、前述した論理回路が有する静電容量だけでなく、配線容量などの寄生容量、および半導体チップ５〜１２にそれぞれ形成された電源安定化用のオンチップコンデンサの静電容量などが含まれる。これら等価モデル２１，２２による静電容量値が、各半導体チップにおけるオンチップ容量となる。
【００７５】
半導体チップ５，７，９，１１が動作している場合、図４に示すように、動作していない半導体チップ６，８，１０，１２における等価モデル２１，２２の静電容量（オンチップ容量）を該半導体チップ５，７，９，１１が共有することができる。
【００７６】
たとえば、半導体チップ５の静電容量は、半導体チップ５の等価モデル２１に、ペアリングされて動作しない半導体チップ６における等価モデル２１，２２の静電容量が加えられることになり、半導体チップの静電容量をより大容量にすることができる。
【００７７】
同様に、動作する半導体チップ７，９，１１においても、同様に、ペアリングされて動作しない半導体チップ８，１０，１２における等価モデル２１，２２の静電容量が加えられることになり、該半導体チップ７，９，１１の静電容量をより大容量にすることができる。
【００７８】
図７は、半導体チップ６，８，１０，１２が動作し、半導体チップ５，７，９，１１が動作していない場合の半導体チップ５〜１２における等価回路を示す説明図である。
【００７９】
この場合、図示するように、動作していない半導体チップ５，７，９，１１における等価モデル２１，２２の静電容量を、動作している半導体チップ６，８，１０，１２が共有することができる。
【００８０】
図７では、たとえば、半導体チップ６の静電容量は、該半導体チップ６の等価モデル２１の静電容量に、ペアリングされて動作しない半導体チップ５における等価モデル２０，２１の静電容量が加えられることになり、該半導体チップ６の静電容量をより大容量にすることができる。
【００８１】
動作する半導体チップ８，１０，１２においても、同様に、ペアリングされて動作しない半導体チップ７，９，１１における等価モデル２０，２１の静電容量が加えられることになり、該半導体チップ８，１０，１２の静電容量をより大容量にすることができる。
【００８２】
論理回路もしくはメモリ回路の電源ラインの安定化、特に給電系のノイズの吸収には、できるだけそれら論理回路等の近傍にコンデンサを付加するのが望ましく、その点でオンチップコンデンサはチップ外に大容量のコンデンサを付加させてもなお併用することが給電計ノイズの抑制に効果がある。
【００８３】
本実施の形態１においては、電源電圧ＶＤＤと基準電位ＶＳＳとの間のオンチップコンデンサに匹敵する近傍位置の静電容量を大容量化することができるので、電源ラインのノイズを低減し、安定した電源電圧を動作する論路回路もしくはメモリ回路に供給する上で効果が大きい。
【００８４】
また、半導体チップ５〜１２に新たな大容量のオンチップコンデンサの形成を不要にすることができるので、半導体チップの面積を低減するとともに、コストを低減することができる。
【００８５】
（実施の形態２）
図８は、本発明の実施の形態２による半導体装置の断面図、図９は、図８の半導体装置における半導体チップの積層例を示す説明図、図１０は、図９のＡ−Ａ’断面図、図１１は、図８の半導体チップにおける貫通ビア、および電極の配置の一例を示す説明図、図１２は、図８の半導体チップにおける貫通ビア、および電極の配置の他の例を示す説明図である。
【００８６】
本実施の形態２において、半導体装置１は、前記実施の形態１と同様に、インタポーザ２の主面に半導体チップ４〜１２がそれぞれ積層されたチップオンチップ構造となっている。
【００８７】
本実施の形態２において、前記実施の形態１と異なるところは、ペアリングされる半導体チップ５，６、半導体チップ７，８、半導体チップ９，１０、および半導体チップ１１，１２の積層実装構造である。
【００８８】
この場合、図８に示すように、半導体チップ５，６の回路形成領域ｃａ２，ｃａ３、半導体チップ７，８の回路形成領域ｃａ４，ｃａ５、半導体チップ９，１０の回路形成領域ｃａ６，ｃａ７、ならびに半導体チップ１１，１２における回路形成領域ｃａ８，ｃａ９がそれぞれ対向するように実装されている。
【００８９】
たとえば、ペアリングされた半導体チップ５，６に注目すると、図９に示すように、半導体チップ５の回路形成領域ｃａ２と半導体チップ６の回路形成領域ｃａ３とが対向するようにそれぞれ実装されている。
【００９０】
図１０は、図９のＡ−Ａ’断面図である。
【００９１】
半導体チップ５の回路形成領域ｃａ２における表面には、貫通ビア５ａと貫通ビア５ｂとの間に電極２３が形成されており、貫通ビア５ｃと貫通ビア５ｄとの間に電極２４が形成されている。
【００９２】
電極２３は、回路形成領域ｃａ２の配線層に形成された配線２５を介して貫通ビア５ｂに接続されており、電極２４は、回路形成領域ｃａ２の配線層に形成された配線２６を介して貫通ビア５ｃに接続されている。
【００９３】
同様に、半導体チップ６の回路形成領域ｃａ３における表面には、貫通ビア６ａと貫通ビア６ｂとの間に電極２７が形成されており、貫通ビア６ｃと貫通ビア６ｄとの間に電極２８が形成されている。
【００９４】
また、電極２７は、回路形成領域ｃａ３の配線層に形成された配線２９を介して貫通ビア６ｂに接続されており、電極２８は、回路形成領域ｃａ３の配線層に形成された配線３０を介して貫通ビア６ｃに接続されている。
【００９５】
配線２５は、半導体チップ５の配線層に設けられた電源用配線に接続され、配線２９は、半導体チップ６の配線層に設けられた電源用配線に接続される。また、配線２６は、半導体チップ５の配線層に設けられた基準電位用配線に接続され、配線３０は、半導体チップ６の配線層に設けられた基準電位用配線に接続される。
【００９６】
さらに、半導体チップ５の電極２３と半導体チップ６の電極２７、および半導体チップ５の電極２４と半導体チップ６の電極２８は、それぞれ第１の電極接続部となるバンプ３１、第２の電極接続部となるバンプ３２を介してそれぞれ接続されている。
【００９７】
図１１は、回路形成領域が対向するように実装される半導体チップ５，６の貫通ビア５ａ〜５ｄ，６ａ〜６ｄ、および電極２３，２４，２７，２８の配置の一例を示す説明図である。
【００９８】
この場合、ペアリングされる半導体チップ５の貫通ビア５ａ〜５ｄ、および電極２３，２４と半導体チップ６の貫通ビア６ａ〜６ｄ、および電極２７，２８との形成位置をミラー反転とし、積層された際にそれぞれ重ね合わされるように対称に形成されている。
【００９９】
なお、ここでは、図９〜図１１によって半導体チップ５，６の構成を説明したが、他の半導体チップ７〜１２についても同様の構成となっている。
【０１００】
また、図１２は、回路形成領域が対向するように実装される半導体チップ５，６の貫通ビア５ａ〜５ｄ，６ａ〜６ｄ、および電極２３，２４，２７，２８の配置の他の例を示す説明図である。
【０１０１】
図１２では、半導体チップ５の貫通ビア５ａ、電極２３、貫通ビア５ｂと、貫通ビア５ｃ、電極２４、貫通ビア５ｄとが、該半導体チップ５の長辺方向と平行となる中心線から線対称となる位置にそれぞれ形成されている。
【０１０２】
たとえば、図の中心線から貫通ビア５ａまでの距離と、図の中心線から貫通ビア５ｄまでの距離は同じであり、図の中心線から貫通ビア５ｂまでの距離と、図の中心線から貫通ビア５ｃまでの距離も同じとなっている。同様に、図の中心線から電極２３までの距離と、図の中心線から電極２４までの距離も同じである。
【０１０３】
この場合、半導体チップ６〜１２についても、図１２と同様に貫通ビア、および電極が、線対称となる位置にそれぞれ形成されている。
【０１０４】
それにより、本実施の形態２では、電源電圧が供給される貫通ビア５ｂ，６ｂ、および基準電位ＶＳＳが接続される貫通ビア５ｃ，６ｃの近傍に、電極２３，２４と電極２７，２８とをそれぞれ配置することができるので、それらの接続配線距離を短くすることが可能となり、ループインダクタンスなどを減少し、電源ノイズを大幅に低下させることができる。
【０１０５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０６】
たとえば、前記実施の形態１，２においては、半導体チップ５〜１２がＤＲＡＭであったが、これら半導体チップは、これに限定されるものではなく、フラッシュメモリに例示される不揮発性半導体メモリ、あるいは半導体メモリ以外の半導体チップなどであってもよい。
【０１０７】
また、前記実施の形態では、コントローラとなる半導体チップ４が設けられた構成としたが、ペアリングされた偶数個の半導体チップのみによって半導体装置を構成するようにしてもよい。
【産業上の利用可能性】
【０１０８】
本発明は、チップオンチップ構造からなる半導体装置に適している。
【図面の簡単な説明】
【０１０９】
【図１】本発明の実施の形態１による半導体装置の断面図である。
【図２】図１の半導体装置に用いられる半導体チップの上面図である。
【図３】図１の半導体装置に設けられたコントローラによる半導体チップの選択例を示す説明図である。
【図４】図１の半導体装置に設けられた半導体チップの等価回路の一例を示す説明図である。
【図５】図４の半導体チップにおける論理回路が動作していない場合の等価回路例を示す説明図である。
【図６】図４の半導体チップにおける論理回路が動作している場合の等価回路例を示す説明図である。
【図７】図１の半導体装置に設けられた半導体チップの等価回路の他の例を示す説明図である。
【図８】本発明の実施の形態２による半導体装置の断面図である。
【図９】図８の半導体装置における半導体チップの積層例を示す説明図である。
【図１０】図９のＡ−Ａ’断面図である。
【図１１】図８の半導体チップにおける貫通ビア、および電極の配置の一例を示す説明図である。
【図１２】図８の半導体チップにおける貫通ビア、および電極の配置の他の例を示す説明図である。
【符号の説明】
【０１１０】
１  半導体装置
２  インタポーザ
２ａ  配線
３  接続用電極
３ａ〜３ｄ  接続用電極
４  半導体チップ
４ａ〜４ｄ  貫通ビア
５  半導体チップ
５ａ〜５ｆ  貫通ビア
６  半導体チップ
６ａ〜６ｆ  貫通ビア
７  半導体チップ
７ａ〜７ｆ  貫通ビア
８  半導体チップ
８ａ〜８ｆ  貫通ビア
９  半導体チップ
９ａ〜９ｆ  貫通ビア
１０  半導体チップ
１０ａ〜１０ｆ  貫通ビア
１１  半導体チップ
１１ａ〜１１ｆ  貫通ビア
１２  半導体チップ
１２ａ〜１２ｆ  貫通ビア
１３  バンプ
１３ａ  バンプ
１３ｂ  バンプ
１３ｃ  バンプ
１４  バンプ
１５  バンプ
１６  パッケージ
１７〜２２  等価モデル
２３，２４，２７，２８  電極
２５、２６，２９，３０  配線
３１，３２  バンプ
ｃａ１〜ｃａ９  回路形成領域
ＣＳ  チップ選択部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005372382.tif 000008
【図８】
0005372382.tif 000009
【図９】
0005372382.tif 000010
【図１０】
0005372382.tif 000011
【図１１】
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【図１２】
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