(57)【特許請求の範囲】
【請求項１】
金属酸化物で構成される可変抵抗体と、前記可変抵抗体を挟持する第１電極と第２電極とを備える可変抵抗素子に対して、前記可変抵抗素子の前記第１及び第２電極間の抵抗状態を、電圧の印加により二以上の異なる抵抗状態間で遷移可能な可変抵抗状態へと変化させるフォーミング処理の方法であって、
前記可変抵抗素子の前記第１及び第２電極間の抵抗状態が、前記フォーミング処理を行うことで低抵抗化され、
前記可変抵抗素子は、前記可変抵抗状態において、前記抵抗状態を不揮発的に保持することが可能であり、
前記フォーミング処理が、
前記可変抵抗素子が低抵抗化する閾値電圧より低い電圧振幅の第１パルスを前記可変抵抗素子の前記第１及び第２電極間に印加する第１ステップと、
前記第１ステップの後、前記第１パルスと同極性であって前記閾値電圧以上の電圧振幅の第２パルスを前記可変抵抗素子の前記第１及び第２電極間に印加する第２ステップとを含むことを特徴とする可変抵抗素子のフォーミング処理方法。
【請求項２】
前記第１ステップにおける前記第１パルスの印加、及び、前記第２ステップにおける前記第２パルスの印加が、前記第１パルスの終端と前記第２パルスの始端を一致させ、連続して行われることを特徴とする請求項１に記載の可変抵抗素子のフォーミング処理方法。
【請求項３】
前記第１パルスが、その電圧振幅が徐々に増加するパルスであることを特徴とする請求項１または２に記載の可変抵抗素子のフォーミング処理方法。
【請求項４】
前記可変抵抗体が、ｎ型の導電性を呈する金属酸化物で構成されていることを特徴とする請求項１〜３の何れか一項に記載の可変抵抗素子のフォーミング処理方法。
【請求項５】
前記可変抵抗体が、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒの中から選択される金属の酸化物を含んで構成されていることを特徴とする請求項４に記載の可変抵抗素子のフォーミング処理方法。
【請求項６】
前記第１電極の仕事関数が４．５ｅＶ以下であり、前記第２電極の仕事関数が４．５ｅＶ以上であることを特徴とする請求項１〜５の何れか一項に記載の可変抵抗素子のフォーミング処理方法。
【請求項７】
金属酸化物で構成される可変抵抗体と、前記可変抵抗体を挟持する第１電極と第２電極とを備える可変抵抗素子、及び、一つの制御端子と一つの入出力端子対とを備える選択トランジスタから構成されるメモリセルを有し、
前記可変抵抗素子は、フォーミング処理を行うことにより、前記可変抵抗素子の前記第１及び第２電極間の抵抗状態が、前記フォーミング処理前の初期高抵抗状態から低抵抗化された可変抵抗状態へ変化し、前記可変抵抗状態の前記可変抵抗素子の前記第１及び第２電極の間に電気的ストレスを与えることにより、前記可変抵抗状態における抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、
前記可変抵抗素子の前記第１電極及び前記第２電極の何れか一方と、前記選択トランジスタの前記入出力端子対の一端とを接続して、前記メモリセルが構成され、
複数の前記メモリセルを行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイ、
同一行に配列された前記メモリセルの前記選択トランジスタの前記制御端子同士を接続する、行方向に延伸するワード線、
同一列に配列された前記メモリセルの前記可変抵抗素子の前記第１電極及び前記第２電極の何れか他方同士を接続する、列方向に延伸するビット線、
前記メモリセルの前記選択トランジスタの前記入出力端子対の他端同士を接続する、行または列方向に延伸するコモン線、
前記フォーミング処理対象として選択された前記メモリセルに接続する前記ワード線に電圧を印加するワード線電圧印加回路、
前記フォーミング処理対象として選択された前記メモリセルに接続する前記ビット線と前記コモン線を介して、前記選択されたメモリセルの両端に前記フォーミング処理に必要な電圧を印加するフォーミング電圧印加回路、及び、
前記フォーミング処理対象の前記可変抵抗素子に対し、前記可変抵抗素子の前記第１及び第２電極間に印加される電圧が前記可変抵抗素子が低抵抗化する閾値電圧より低くなるように設定された第１パルスの印加後、連続して、前記可変抵抗素子の前記第１及び第２電極間に印加される電圧が前記第１パルスと同一極性であって前記閾値電圧以上となるように設定された第２パルスが印加されるように前記フォーミング電圧印加回路を制御する制御回路を備えることを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記フォーミング電圧印加回路は、
前記フォーミング処理対象として選択された複数の前記可変抵抗素子のうち、一の前記可変抵抗素子に対する前記第２パルスの印加中に、未だ前記フォーミング処理が完了していない他の少なくとも一の前記可変抵抗素子に前記第１パルスを印加することを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
前記フォーミング電圧印加回路は、
前記フォーミング処理対象として選択された複数の前記可変抵抗素子のうち、一の前記可変抵抗素子に対する前記第２パルスの印加中に、未だ前記フォーミング処理が完了していない他の全ての前記可変抵抗素子に前記第１パルスを予め印加することを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１パルスが、その電圧振幅が徐々に増加するパルスであることを特徴とする請求項７〜９の何れか一項に記載の不揮発性半導体記憶装置。
【請求項１１】
前記可変抵抗体が、ｎ型の導電性を呈する金属酸化物で構成されていることを特徴とする請求項７〜１０の何れか一項に記載の不揮発性半導体記憶装置。
【請求項１２】
前記可変抵抗体が、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒの中から選択される金属の酸化物を含んで構成されていることを特徴とする請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記第１電極の仕事関数が４．５ｅＶ以下であり、前記第２電極の仕事関数が４．５ｅＶ以上であることを特徴とする請求項７〜１２の何れか一項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変抵抗素子を利用した不揮発性半導体記憶装置およびその駆動方法に関し、より詳しくは、可変抵抗素子の初期化であるフォーミング方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる新型の不揮発性半導体記憶装置が広く研究されている。中でも遷移金属酸化物等の可変抵抗体に電圧を印加することで抵抗の変化が起きる現象を利用したＲＲＡＭ（抵抗変化メモリ：ＲＲＡＭは登録商標）は、微細化限界の点でフラッシュメモリに比べ有利であり、また高速のデ−タ書き換えが可能であることから研究開発が盛んに行われている。
【０００３】
この新しいメモリであるＲＲＡＭに使用される可変抵抗素子は、下部電極（第１電極）と可変抵抗体と上部電極（第２電極）とが順に積層された構造となっており、上部電極と下部電極の間に電圧パルスなどの電気的ストレスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。ＲＲＡＭはこの可逆的な抵抗変化動作（以下、適宜「スイッチング動作」と称す）により変化する抵抗値を読み出すことによって実現される新しいメモリである。
【０００４】
可変抵抗体の材料としては、様々な金属酸化物についてスイッチング動作が生じることが知られており、とくに、酸化ニッケル（ＮｉＯ）膜については非特許文献１に、酸化ハフニウム（ＨｆＯ２）膜については非特許文献２に、それぞれ詳細にスイッチング動作の現象について報告されている。
【０００５】
しかしながら、上述した遷移金属酸化物を可変抵抗体に用いた可変抵抗素子、例えば、非特許文献１や２に報告されているように、可変抵抗体材料を上下の電極で挟んだ構造を形成した直後は、スイッチング動作に見られる高抵抗状態よりも高い抵抗状態にあり、抵抗状態の変化が起こらない、という問題がある。即ち、可変抵抗素子を、低抵抗化させスイッチング動作が可能な状態（可変抵抗状態）へと遷移させるためには、特殊な電気的刺激を上下電極間に加える工程（以下、適宜「フォーミング処理」と称す）が必要であることが知られている。
【０００６】
つまり、金属酸化物を可変抵抗体として用いた可変抵抗素子は、製造後の初期状態においては絶縁状態にあり、電気的ストレスによって高抵抗状態と低抵抗状態を切り替えられる状態にするためには、非特許文献１や２に示されているように、これに電圧を印加し、酸化物中に局所的に抵抗率が低下した領域（以下、適宜「フィラメントパス」と称す）を形成しておく必要がある。このフィラメントパスが形成されたり分断されたりすることによって、抵抗状態の遷移が発生していると考えられている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】K. Tsunoda他、“Ｌｏｗ  Ｐｏｗｅｒ  ａｎｄ  Ｈｉｇｈ  Ｓｐｅｅｄ  Ｓｗｉｔｃｈｉｎｇ  ｏｆ  Ｔｉ−ｄｏｐｅｄ  ＮｉＯ  ＲｅＲＡＭ  ｕｎｄｅｒ  ｔｈｅ  Ｕｎｉｐｏｌａｒ  Ｖｏｌｔａｇｅ  Ｓｏｕｒｃｅ  ｏｆ  ｌｅｓｓ  ｔｈａｎ  ３Ｖ”、ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ．２００７年、ｐ．７６７−７７０
【非特許文献２】H. Y. Lee他、“Ｌｏｗ  Ｐｏｗｅｒ  ａｎｄ  Ｈｉｇｈ  Ｓｐｅｅｄ  Ｂｉｐｏｌａｒ  Ｓｗｉｔｃｈｉｎｇ  ｗｉｔｈ  Ａ  Ｔｈｉｎ  Ｒｅａｃｔｉｖｅ  Ｔｉ  Ｂｕｆｆｅｒ  Ｌａｙｅｒ  ｉｎ  Ｒｏｂｕｓｔ  ＨｆＯ２  Ｂａｓｅｄ  ＲＲＡＭ”、ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ．２００８年、ｐ．２９７−３００
【発明の概要】
【発明が解決しようとする課題】
【０００８】
非特許文献１および２では、可変抵抗素子のフォーミング処理を行うのにＤＣスイープを用いて行っている（以下「ＤＣフォーミング」と称す）。即ち、可変抵抗素子に印加される電圧を所定の電圧まで徐々に上げて可変抵抗素子を低抵抗化しフォーミング処理を行っている。このため、非常に長い時間を要することが類推される。実際のＲＲＡＭでは数百Ｍ〜数Ｇビットのメモリセルが搭載されることが予想されるため、これではフォーミング処理を行うのに莫大な時間を労してしまう。このようなＤＣフォーミングという手法は現実的ではないため、一般には数十ｎｓ〜数百μｓの矩形の電圧パルスを印加してフォーミング処理を行う（以下「パルスフォーミング」と称す）ことが想定されている。
【０００９】
本願発明者らはパルスフォーミングを用いて、可変抵抗素子のスイッチング動作について詳細な検討を行った。その結果、安定なスイッチング動作を実現するために必要な書き換え電流が、ＤＣフォーミングで行ったものとパルスフォーミングで行ったものでは異なっており、パルスフォーミングの場合の方が数倍の書き換え電流が必要なことが判明した。
【００１０】
この理由としては様々な要因が考えられるが、フォーミングを行って形成されるフィラメントパスの電気的性質もしくはまた構造的性質が、ＤＣフォーミングとパルスフォーミングで異なっていることが推定される。
【００１１】
大きな書き換え電流は様々な点で不利益をもたらす。例えば、正常なスイッチング動作をさせるために、高い電流駆動能力を備えた選択トランジスタが必要となるため選択トランジスタのサイズを大きくせざるを得ず、したがってメモリセルが大面積となるため大容量メモリの実現が極めて困難になる。今後、益々需要が高まると予想される動画ファイルなどの大きなデータの取り扱いには不向きとなってしまう。
【００１２】
さらに、必要な書き換え電流が大きいと、書き換え電圧印加回路等の周辺回路も大きくなり、したがってチップサイズも大きくなってしまうため、低コスト不揮発性メモリの提供が困難になる。また、消費電力も当然ながら大きくなってしまうため、携帯端末等の低消費電力が求められるモバイル機器への搭載は大変難しくなることが予想される。
【００１３】
本発明は、上記の状況を鑑みてなされたものであり、その目的は、金属酸化物を可変抵抗体として用いた可変抵抗素子のスイッチング動作に先立って行われるフォーミング処理において、パルスフォーミング程度の極めて短時間の電圧印加で、スイッチング動作時の書き換え電流を、ＤＣフォーミングで達成される書き換え電流程度に抑えることのできるフォーミング処理方法、及び、当該フォーミング処理方法を実施可能であり、小さな書き換え電流で安定的にスイッチング動作が可能な不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１４】
本願発明者らは、鋭意研究により、パルスフォーミング程度に短い時間で、ＤＣフォーミングの場合と同程度に小さな書き換え電流値で動作しうる新規なフォーミング方法を導き出した。本発明は当該知見に基づくものである。尚、当該フォーミング方法の詳細については、発明を実施するための形態において後述する。
【００１５】
上記目的を達成するための本発明に係る可変抵抗素子のフォーミング処理方法は、金属酸化物で構成される可変抵抗体と、前記可変抵抗体を挟持する第１電極と第２電極とを備える可変抵抗素子に対して、前記可変抵抗素子の前記第１及び第２電極間の抵抗状態を、電圧の印加により二以上の異なる抵抗状態間で遷移可能な可変抵抗状態へと変化させるフォーミング処理の方法であって、
前記可変抵抗素子の前記第１及び第２電極間の抵抗状態が、前記フォーミング処理を行うことで低抵抗化され、
前記可変抵抗素子は、前記可変抵抗状態において、前記抵抗状態を不揮発的に保持することが可能であり、
前記フォーミング処理が、前記可変抵抗素子が低抵抗化する閾値電圧より低い電圧振幅の第１パルスを前記可変抵抗素子の前記第１及び第２電極間に印加する第１ステップと、前記第１ステップの後、前記第１パルスと同極性であって前記閾値電圧以上の電圧振幅の第２パルスを前記可変抵抗素子の前記第１及び第２電極間に印加する第２ステップとを含むことを特徴とする。
【００１６】
上記特徴の本発明に係る可変抵抗素子のフォーミング処理方法は、更に、前記第１ステップにおける前記第１パルスの印加、及び、前記第２ステップにおける前記第２パルスの印加が、前記第１パルスの終端と前記第２パルスの始端を一致させ、連続して行われることが好ましい。
【００１７】
上記特徴の本発明に係る可変抵抗素子のフォーミング処理方法は、更に、前記第１パルスが、その電圧振幅が徐々に増加するパルスであることが好ましい。
【００１８】
上記特徴の本発明に係る可変抵抗素子のフォーミング処理方法は、更に、前記可変抵抗体が、ｎ型の導電性を呈する金属酸化物で構成されていることが好ましい。
【００１９】
上記特徴の本発明に係る可変抵抗素子のフォーミング処理方法は、更に、前記可変抵抗体が、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒの中から選択される金属の酸化物を含んで構成されていることが好ましい。
【００２０】
上記特徴の本発明に係る可変抵抗素子のフォーミング処理方法は、更に、前記第１電極の仕事関数が４．５ｅＶ以下であり、前記第２電極の仕事関数が４．５ｅＶ以上であることが好ましい。
【００２１】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、金属酸化物で構成される可変抵抗体と、前記可変抵抗体を挟持する第１電極と第２電極とを備える可変抵抗素子、及び、一つの制御端子と一つの入出力端子対とを備える選択トランジスタから構成されるメモリセルを有し、
前記可変抵抗素子は、フォーミング処理を行うことにより、前記可変抵抗素子の前記第１及び第２電極間の抵抗状態が、前記フォーミング処理前の初期高抵抗状態から低抵抗化された可変抵抗状態へ変化し、前記可変抵抗状態の前記可変抵抗素子の前記第１及び第２電極の間に電気的ストレスを与えることにより、前記可変抵抗状態における抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、
前記可変抵抗素子の前記第１電極及び前記第２電極の何れか一方と、前記選択トランジスタの前記入出力端子対の一端とを接続して、前記メモリセルが構成され、
複数の前記メモリセルを行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイ、
同一行に配列された前記メモリセルの前記選択トランジスタの前記制御端子同士を接続する、行方向に延伸するワード線、
同一列に配列された前記メモリセルの前記可変抵抗素子の前記第１電極及び前記第２電極の何れか他方同士を接続する、列方向に延伸するビット線、
前記メモリセルの前記選択トランジスタの前記入出力端子対の他端同士を接続する、行または列方向に延伸するコモン線、
前記フォーミング処理対象として選択された前記メモリセルに接続する前記ワード線に電圧を印加するワード線電圧印加回路、
前記フォーミング処理対象として選択された前記メモリセルに接続する前記ビット線と前記コモン線を介して、前記選択されたメモリセルの両端に前記フォーミング処理に必要な電圧を印加するフォーミング電圧印加回路、及び、
前記フォーミング処理対象の前記可変抵抗素子に対し、前記可変抵抗素子の前記第１及び第２電極間に印加される電圧が前記可変抵抗素子が低抵抗化する閾値電圧より低くなるように設定された第１パルスの印加後、連続して、前記可変抵抗素子の前記第１及び第２電極間に印加される電圧が前記第１パルスと同一極性であって前記閾値電圧以上となるように設定された第２パルスが印加されるように前記フォーミング電圧印加回路を制御する制御回路を備えることを特徴とする。
【００２２】
上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記フォーミング電圧印加回路は、前記フォーミング処理対象として選択された複数の前記可変抵抗素子のうち、一の前記可変抵抗素子に対する前記第２パルスの印加中に、未だ前記フォーミング処理が完了していない他の少なくとも一の前記可変抵抗素子に前記第１パルスを印加することが好ましい。
【００２３】
上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記フォーミング電圧印加回路は、前記フォーミング処理対象として選択された複数の前記可変抵抗素子のうち、一の前記可変抵抗素子に対する前記第２パルスの印加中に、未だ前記フォーミング処理が完了していない他の全ての前記可変抵抗素子に前記第１パルスを予め印加することが好ましい。
【００２４】
上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記第１パルスが、その電圧振幅が徐々に増加するパルスであることが好ましい。
【００２５】
上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記可変抵抗体が、ｎ型の導電性を呈する金属酸化物で構成されていることが好ましい。
【００２６】
上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記可変抵抗体が、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒの中から選択される金属の酸化物を含んで構成されていることが好ましい。
【００２７】
上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記第１電極の仕事関数が４．５ｅＶ以下であり、前記第２電極の仕事関数が４．５ｅＶ以上であることが好ましい。
【発明の効果】
【００２８】
上記特徴の本発明に係る可変抵抗素子のフォーミング処理方法、及び、不揮発性半導体記憶装置によれば、フォーミング処理時において、可変抵抗素子の低抵抗化が生じない電圧範囲内で電圧を印加する第１ステップと、第１ステップの後、可変抵抗素子の低抵抗化が生じる電圧以上の電圧を印加する第２ステップとを含むことで、フォーミング処理後の、スイッチング動作時における書き換え電流をＤＣフォーミングの場合と同程度に低くすることが可能になる。
【００２９】
これにより、上記方法でフォーミング処理がされた可変抵抗素子をメモリセルに備えることで、メモリセルの面積を小さくすることができ、大容量ＲＲＡＭの製造が可能となる。また、低消費電力で動作するＲＲＡＭの製造が可能になる。更に、書き換え電圧印加回路等の周辺回路も小さくすることができ、低コストのＲＲＡＭの製造が可能になる。
【００３０】
そして、上記特徴の本発明に係る不揮発性半導体記憶装置では、当該装置自身が、上記のフォーミング処理方法を実施可能に構成されているため、大容量で、低消費電力で、且つ、低コストのＲＲＡＭを容易に実現することができる。
【００３１】
従って、本発明に依れば、パルスフォーミング程度の極めて短時間の電圧印加で、スイッチング動作時の書き換え電流がＤＣフォーミングで達成される書き換え電流程度に抑えられるフォーミング処理方法が提供され、また、これにより、小さな書き換え電流で安定的にスイッチング動作が可能な不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態において使用する可変抵抗素子の基本的な構成を模式的に示す図。
【図２】本発明の実施形態において使用する可変抵抗素子を備えたメモリセルの具体例、及び、可変抵抗素子のフォーミング処理の方法を説明するための回路図。
【図３】可変抵抗素子のフォーミング処理時の電流電圧特性を示す図。
【図４】本発明の実施形態において使用する可変抵抗素子のリセット動作における電圧印加方法を説明するための回路図。
【図５】従来のＤＣフォーミング、及び、従来のパルスフォーミングの夫々のフォーミング処理方法を行った場合の、製造直後の初期高抵抗状態、フォーミング後の低抵抗状態、及び、リセット動作後の高抵抗状態の抵抗値の変化を示す図。
【図６】本発明において、フォーミング処理対象の可変抵抗素子に印加するフォーミング電圧パルスの電圧波形を示す図。
【図７】本発明のフォーミング処理方法を行った場合の、製造直後の初期高抵抗状態、フォーミング後の低抵抗状態、及び、リセット動作後の高抵抗状態の抵抗値の変化を示す図。
【図８】本発明のフォーミング処理方法を行った可変抵抗素子に対し、リセット動作とセット動作を繰り返した場合の抵抗値の変化と書き換え電流の変化を示す図。
【図９】本発明において、フォーミング処理対象の可変抵抗素子に印加するフォーミング電圧パルスの電圧波形を示す他の例。
【図１０】本発明の一実施形態に係る不揮発性半導体記憶装置の構成例を示す回路ブロック図。
【図１１】不揮発性半導体記憶装置のメモリセルアレイの回路構成の一例を示す回路図。
【図１２】不揮発性半導体記憶装置のメモリセルアレイに対し、本発明のフォーミング処理を実施する場合の動作を説明するタイミングチャート。
【図１３】不揮発性半導体記憶装置のメモリセルアレイに対し、本発明のフォーミング処理を実施する場合の動作を説明するタイミングチャート。
【図１４】不揮発性半導体記憶装置のメモリセルアレイに対し、本発明のフォーミング処理を実施する場合の動作を説明するタイミングチャート。
【発明を実施するための形態】
【００３３】
以下に、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と称す）およびそのフォーミング処理方法（以下、適宜「本発明方法」と称す）の一実施形態につき、図面に基づいて詳細に説明する。
【００３４】
〈第１実施形態〉
図１に、本発明装置および本発明方法において使用する可変抵抗素子２の基本的な構成例を模式的に示す。図１（ａ、ｂ）の各例に示すように、可変抵抗素子２は、金属酸化物で構成される可変抵抗体３が、第１電極４、及び、第２電極５により挟持されて構成される。
【００３５】
特に、図１（ａ）では、可変抵抗素子の構造として、最も簡単なプレーナ型構造の素子を例示しているが、本発明を使用可能な可変抵抗素子としては、当該プレーナ型構造に限定されるものではなく、例えば、図１（ｂ）に示すように、開口部を有する平板電極（第１電極）４と、当該開口部の中心に位置する柱状電極（第２電極）５と、当該平板電極４と柱状電極５の間に挟持された環状の可変抵抗体３で構成されてもよい。つまり、二つの電極４と５の間に可変抵抗体３が挟持された二端子構造の素子であればよい。
【００３６】
本実施形態では、仕事関数の異なる二つの電極（便宜的に、仕事関数の小さい方を第１電極、仕事関数の大きい方を第２電極とする。）を用い、例えば、図１（ａ）に示すプレーナ型構造では、第１電極４を上部電極とし、第２電極５を下部電極とする。また、可変抵抗体３としては、ｎ型の導電性を示す金属酸化物を使用する。可変抵抗体３として使用できるｎ型の金属酸化物として、例えば、Ｔｉ，Ｔａ，Ｈｆ，Ｚｒの中から選択される金属の酸化物が挙げられる。本実施形態では、可変抵抗体３として酸化ハフニウム（ＨｆＯｘ）を使用した可変抵抗素子２について説明する。
【００３７】
可変抵抗体３としてｎ型の金属酸化物を使用した場合、第１電極４は、可変抵抗体３との界面でオーミック接合となる程度に仕事関数の小さい導電性材料で形成され、第２電極５は、可変抵抗体３との界面で非オーミック接合（例えば、ショットキー接合）となる程度に仕事関数の大きい導電性材料で形成される。具体的な仕事関数の値は、可変抵抗体３の酸化物中の酸素欠損の発生によって生じる電子捕獲準位との関係で定まるが、ｎ型の金属酸化物の場合、第１電極４の仕事関数としては４．５ｅＶ以下が望ましく、第２電極５の仕事関数としては４．５ｅＶ以上が望ましい。上記条件を満足する金属のうち半導体プロセスで使用できる電極材料として、例えば、第１電極４には、Ｔｉ（４．２ｅＶ）、Ｈｆ（３．９ｅＶ）、Ａｌ（４．１ｅＶ）、Ｔａ（４．２ｅＶ）等が、第２電極５には、Ｗ（４．５ｅＶ）、Ｎｉ（５ｅＶ）、ＴｉＮ（４．７ｅＶ）、ＷＮ（５ｅＶ）、ＮｉＳｉ（４．９ｅＶ）、ＴａＣｘＮｙ（４．４〜４．８ｅＶ）等が挙げられる。尚、各材料の後の括弧内の数字は仕事関数を示す。本実施形態では、一例として、可変抵抗体３がＨｆＯｘの場合において、第１電極４としてＴｉを、第２電極５としてＴｉＮを使用した可変抵抗素子２について説明する。
【００３８】
上記金属酸化物を可変抵抗体とする可変抵抗素子２は、製造直後においては、スイッチング動作の抵抗変化範囲よりも高抵抗な初期高抵抗状態にあり、両電極４、５間に通常の書き込み条件での電圧印加を行っても抵抗変化（スイッチング動作）は生じない。可変抵抗素子２をスイッチング動作可能な可変抵抗状態に初期化（低抵抗化）するフォーミング処理を行うことで、可変抵抗体３内部にスイッチング動作時の電流（書き換え電流）の流れる電流経路（フィラメントパス）が形成され、スイッチング動作が可能となる。一旦フィラメントパスが形成されると、両電極４、５間への電圧印加によるフィラメントパス内の酸素欠損の発生・消滅により、抵抗状態が可逆的に変化すると考えられている。
【００３９】
図２に本発明方法の説明で使用するメモリセル６の回路構成の具体例を示す。図２に示すように、メモリセル６は、図１に示す可変抵抗素子２とトランジスタ７を接続した、所謂１Ｔ１Ｒ構造を有してなる。トランジスタ７は、ゲート電圧Ｖｇを制御することでフォーミング処理時において可変抵抗素子２に流れる電流量を制限する役割を有している。
【００４０】
ここで、可変抵抗素子２に流れる電流量を制限しない場合、フォーミング時に過剰な電流が可変抵抗素子２内を流れ、適切なフィラメントパスが形成されず素子が破壊されてしまい、その後のスイッチング現象が発現しない。このため、電流量を制限する何からの手段は必要であるが、それは、上記のトランジスタ７を可変抵抗素子２に接続する方法に限られるものではなく、例えば電流源側で制限する手段を適用することも可能である。
【００４１】
図２に示すメモリセル６のフォーミング処理においては、トランジスタ７のゲートにゲート電圧Ｖｇを印加し、可変抵抗素子２に流れる電流量の最大値を所定の制限値に設定した状態で、フォーミング電圧Ｖｆｏｒｍを可変抵抗素子２のトランジスタ７と接続しない一端側から印加する。
【００４２】
以下に、従来のＤＣフォーミング、従来のパルスフォーミング、及び、本発明方法により可変抵抗素子２のフォーミング処理を行った場合を比較した結果を説明する。
【００４３】
先ず、ＤＣフォーミングでは、トランジスタ６のゲートにＶｇとして１Ｖを印加した状態で、フォーミング電圧Ｖｆｏｒｍを０Ｖから５Ｖまで０．０５Ｖ刻みで、所定のパルス印加時間の経過とともに徐々に上昇させながらフォーミング処理を行った。尚、このＤＣフォーミングには数秒程度の時間を要した。
【００４４】
このときのＤＣフォーミング時の電流‐電圧（Ｉ‐Ｖ）曲線の一例を図３に示す。図３から、可変抵抗素子２は約１．６Ｖで低抵抗化が起きていることが分かる。即ち、可変抵抗素子２は、０Ｖから１．６Ｖまでの電圧を印加している間は絶縁性を保持していたが、１．６Ｖの電圧印加により絶縁性が破壊され低抵抗化が生じ、１．６Ｖ以上の電圧印加では、トランジスタ７のゲートに印加される電圧Ｖｇにより制限された電流（Ｖｇ＝１Ｖで、制限電流値はおよそ３．００×１０−５Ａ＝３０μＡ）が流れている。
【００４５】
この後、可変抵抗素子を高抵抗化する動作（以降、適宜「リセット動作」と称す）を行った。リセット動作では、図４に示すように、トランジスタ７の可変抵抗素子２と接続しない一端側からリセット電圧Ｖｒｅｓｅｔを印加する。このとき、リセット電圧Ｖｒｅｓｅｔとして１．９Ｖ、２０ｎｓ幅の電圧パルスを印加した。また、トランジスタ７のゲートには８Ｖを印加した。即ち、リセット動作ではトランジスタ７による電流制限を行わない。しかしながら、併せて電流量を測定した結果、リセット時に流れた最大電流はおよそ１００μＡであった。
【００４６】
一方、パルスフォーミングでは、図２において、トランジスタ６のゲートにＶｇとして１Ｖを印加した状態で、５Ｖ、５０μｓのフォーミング電圧パルスＶｆｏｒｍを印加して、フォーミング処理を行った。従って、ＤＣフォーミングの場合と比べて、桁違いに短い時間で、即ち、極めて高速にフォーミング処理が行われたことになる。この場合、ＤＣフォーミングの場合と同様にリセット動作を行い、リセット電流を測定したところ、リセット時に流れた最大電流はおよそ２５０μＡであった。
【００４７】
図５に、ＤＣフォーミングによるフォーミング処理を行った場合とパルスフォーミングによるフォーミング処理を行った場合の夫々について、製造直後の初期高抵抗状態、フォーミング後の低抵抗状態、及び、リセット動作後の高抵抗状態の抵抗値の変化を示す。図５から、ＤＣフォーミングによるフォーミング処理の方が、リセット動作の条件が全く同じであるにも拘わらず、リセット時に流れる電流は小さく、且つ、可変抵抗素子の抵抗変化の割合が大きいことが分かる。
【００４８】
従って、ＤＣフォーミングの方が、低電流で安定的なスイッチング動作になることが分かる。しかしながら、ＤＣフォーミングでは数秒程度の時間を要する。一方、パルスフォーミングでは、高速にフォーミング処理を行うことができるが、リセット電流が大きく、また、抵抗変化比がＤＣフォーミングよりも小さい。
【００４９】
これに対し、本発明方法によるフォーミング処理では、図６に示す波形のフォーミング電圧パルスＶｆｏｒｍを印加して、フォーミング処理を行う。即ち、第１ステップとして、電圧印加開始から最初の１０μｓまでは、低抵抗化が生じない程度の１．６Ｖより低い電圧振幅（ここでは、Ｖｓｔｅｐ１＝１．０Ｖ）の第１パルスを印加する。その後、第２ステップとして、１０μｓから５０μｓの間は、低抵抗化がおきる１．６Ｖ以上の（ここでは、Ｖｓｔｅｐ２＝５．０Ｖ）電圧振幅の第２パルスを印加する。このようなステップでフォーミング処理を行ったところ、リセット動作時に流れた最大電流はおよそ１００μＡであり、ＤＣフォーミングの場合と同等であった。また、図７に示すように、抵抗変化の割合も、ＤＣフォーミングの場合と同程度であった。
【００５０】
上記のようにフォーミング処理およびリセット動作を行った後、引き続き更に可変抵抗素子２を低抵抗化する動作（以降、適宜「セット動作」と称す）を行い、リセット動作とセット動作を連続５回行った時の抵抗値の変化（実線で表示）、及び、その時に流れるリセット動作時およびセット動作時の書き換え電流（破線で表示）を図８に示す。リセット動作およびセット動作間の抵抗変化比は１桁乃至それ以上になっており、またリセット動作時およびセット動作時に流れる書き換え電流は１００μＡ程度以下となっていることが分かる。
【００５１】
従って、本発明方法は、従来のパルスフォーミングによるフォーミング処理と比較すると、フォーミング処理に要する時間が同じである（本実施形態では５０μｓ）にも関わらず、その後のリセット動作時に流れる電流が大きく低減され、ＤＣフォーミングと同程度になっていることが分かる。即ち、本発明方法は短時間のフォーミングで、スイッチング動作時の書き換え電流を低減するのに極めて有効な方法であることが分かる。
【００５２】
尚、本発明方法により、パルスフォーミングであってもフォーミング処理後の特性が改善される理由については現在解明中ではあるが、およそ以下の点が考えられている。
【００５３】
（１）ＤＣフォーミングでは、可変抵抗素子２に印加される電圧を徐々に増大させることによりフォーミングを行っているため、フォーミングが起こる直前の電圧とフォーミングが起こる電圧の電圧差は非常に小さい。一方、パルスフォーミングでは、可変抵抗素子２に印加される電圧が、０Ｖから所定の電圧まで一気に、極短時間で電圧が上昇する。この差が生成されるフィラメントの特質に差をもたらしていることが考えられる。より具体的に、パルスフォーミングでは、急激に大きな電界が可変抵抗体に印加されることで、形成されるフィラメントにダメージを生じさせ、また、その形状や質にばらつきが生じる結果、これがリセット電流の増大あるいは抵抗変化比の減少の原因となっていることが考えられる。本発明方法では、このＤＣフォーミングとパルスフォーミングのギャップを軽減するように第２パルスの前に第１パルスを印加していることで、短時間のフォーミング電圧パルス印加であっても、フォーミング処理後の可変抵抗素子２が低電流で安定的なスイッチング動作を示すことができる。
【００５４】
（２）ＤＣフォーミングではフォーミングが起きるまで徐々に電圧を上昇させてゆくため、ある程度の時間、フォーミングが起こる閾値電圧以下の電圧が可変抵抗素子に印加され、このことが形成されるフィラメントの特質に差をもたらしていることが考えられる。本発明方法では、第１ステップにおける第１パルスの印加によりこの状況を擬似的に再現することで、短時間のフォーミング電圧パルスの印加であっても、フォーミング処理後の可変抵抗素子２が低電流で安定的なスイッチング動作を示すことができる。
【００５５】
従って、上記の理由から、本発明方法において、第１ステップにおける第１パルスは、フォーミングが起こる閾値電圧以下の電圧振幅の範囲内で、電圧振幅が徐々に上昇するパルスであってもよい。上記の電圧振幅が徐々に上昇する第１パルスの一例を図９に示す。また、第１ステップにおける第１電圧の印加と第２ステップにおける第２電圧の印加は、第１パルスの終端と第２パルスの始端を一致させ、連続して印加するとよい。
【００５６】
また、本実施形態では第１ステップにおける第１パルスの印加時間を１０μｓとしたが、第１パルスの印加時間を更に短くした場合についても同様の評価を行ったところ、１μｓ程度まではリセット動作時に流れる電流の低減効果が観察された。また、第２ステップにおける第２パルスの印加時間は従来のパルスフォーミングとの比較のため４０μｓとしたが、可変抵抗素子がフォーミングされるために必要な時間以上であれば、この値に限られるものではない。
【００５７】
また、第１ステップにおける第１パルスの印加電圧振幅は、本実施形態では１Ｖとしているが、この値は様々な状況変化により、変わるものと考えられる。なぜなら、第１ステップにおける第１パルスの印加電圧振幅は、可変抵抗素子２の低抵抗化が生じない電圧未満、即ち、可変抵抗素子２の絶縁破壊電圧より低い必要があるが、絶縁破壊が起こる電圧は可変低抵抗体材料や電極材料、膜厚などの可変抵抗素子構造等に強く依存するからである。
【００５８】
また、本発明方法はフォーミング処理によりフィラメントパスを形成する必要のある可変抵抗素子に対しては有効な方法と考えられるが、可変抵抗体４として、本実施形態の酸化ハフニウム（ＨｆＯｘ）以外に、酸化チタン（ＴｉＯｘ）、酸化タンタル（ＴａＯｘ）、酸化ジルコニウム（ＺｒＯｘ）などのｎ型の金属酸化物についても同様な効果が得られた。
【００５９】
また、可変抵抗体４として、ｐ型の金属酸化物を使用する場合においても、ｎ型の金属酸化物と同様、フォーミング処理によって形成された金属酸化物中のフィラメントパス内の酸素欠損の発生消滅或いは電界による移動が素子の抵抗スイッチングのメカニズムと考えられるため、本発明方法によって書き換え電流が低減する可能性がある。この場合、可変抵抗体４として使用できるｐ型の金属酸化物として、例えば、Ｃｕ，Ｃｏ，Ｎｉの中から選択される金属の酸化物が挙げられる。
【００６０】
〈第２実施形態〉
上述の第１実施形態で示したフォーミング処理方法を実施可能な不揮発性半導体記憶装置の例を、図１０に示す。図１０は、本発明の一実施形態に係る不揮発性半導体記憶装置（本発明装置）２０の構成例を示す回路ブロック図であり、メモリセルアレイ２１、制御回路２２、ワード線電圧印加回路２３、ワード線デコーダ２４、ビット線デコーダ２５、第１フォーミング電圧印加回路２６、及び、第２フォーミング電圧印加回路２７を備えている。
【００６１】
図１１にメモリセルアレイ２１の回路構成の一例を示す。ここで、メモリセルアレイ２１は複数のメモリセル６を行及び列方向に、夫々マトリクス状に配置されてなる。ここで、メモリセル６は図２に示した構成であり、可変抵抗素子２とトランジスタ７を備える１Ｔ１Ｒ構造をそのまま利用することができる。尚、第１実施形態において、図２のトランジスタ７は電流を制限するために接続されていたが、これは本実施形態においても同様であり、且つ、本実施形態では選択トランジスタとしても機能する。
【００６２】
可変抵抗素子２は、上述の通り、製造直後は初期高抵抗状態にあるが、フォーミング処理を行い可変抵抗状態に遷移させることで、当該可変抵抗状態において、第１電極４と第２電極５の間の電気的ストレスの印加によって抵抗状態を二以上の異なる抵抗状態間で遷移させることが可能となる。且つ、当該可変抵抗状態において、所定の閾値以上の電気的ストレスが印加されない限り遷移後の抵抗状態は不揮発的に保持されるため、当該抵抗状態を情報の記憶に用いることができる。
【００６３】
図１１において、Ｒ１１〜Ｒｎｍが第１実施形態における可変抵抗素子２に、Ｑ１１〜Ｑｎｍが第１実施形態におけるトランジスタ７に、夫々相当する。可変抵抗素子２（Ｒ１１〜Ｒｎｍ）の一端と、トランジスタ７（Ｑ１１〜Ｑｎｍ）の入出力端子対の一端を夫々接続し、各メモリセル６が構成される。
【００６４】
メモリセルアレイ２１内において、同一行に配列されたメモリセル６のトランジスタ７（Ｑ１１〜Ｑｎｍ）のゲート端子同士が、行方向（図１１の縦方向）に延伸するワード線ＷＬ１〜ＷＬｎにより相互に接続され、同一列に配列されたメモリセル６の可変抵抗素子２（Ｒ１１〜Ｒｎｍ）のトランジスタと接続しない他端同士が、列方向（図１１の横方向）に延伸するビット線ＢＬ１〜ＢＬｍにより相互に接続されている。一方、メモリセル６のトランジスタ７（Ｑ１１〜Ｑｎｍ）の入出力端子対のうち可変抵抗素子と接続しない他端は、同一行に配列されたメモリセル６毎に、夫々、行方向に延伸する別の配線に接続されているが、当該配線同士は短絡されて一本のコモン線ＣＭＬを構成している。従って、全てのメモリセル６が、一本の共通のコモン線ＣＭＬに接続されているといえる。また、本実施形態ではワード線はｎ本、ビット線はｍ本であり、ｎ×ｍ個のメモリセルで構成されている。ワード線ＷＬ１〜ＷＬｎの夫々が、ワード線デコーダ２４に接続され、ビット線ＢＬ１〜ＢＬｍの夫々が、ビット線デコーダ２５に接続される。
【００６５】
制御回路２２は、メモリセルアレイ２１のセット、リセット、読み出しの各メモリ動作の制御、及び、フォーミング処理の制御を行う。具体的には、制御回路２２はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、ワード線デコーダ２４、ビット線デコーダ２５を制御して、メモリセル６の各メモリ動作及びフォーミング処理を制御する。更に、制御回路２２は、フォーミング処理時において、後述するように第１フォーミング電圧印加回路２６及び第２フォーミング電圧印加回路２７を制御し、フォーミング処理対象として選択されたメモリセル６に第１パルス、及び、第２パルスが印加されるように制御する。尚、図９に示す例では、制御回路２０は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００６６】
ワード線電圧印加回路２３は、メモリセル６のフォーミング処理時のほか、セット、リセット、読み出しの各メモリ動作時において、動作対象のメモリセルを選択するために必要な選択ワード線電圧及び非選択ワード線電圧を発生してワード線デコーダ２４に供給する。
【００６７】
ワード線デコーダ２４は、メモリセル６のフォーミング処理時のほか、セット、リセット、読み出しの各メモリ動作時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するワード線を選択し、選択されたワード線と非選択のワード線に、夫々、ワード線電圧印加回路２３から供給される選択ワード線電圧と非選択ワード線電圧を各別に印加する。
【００６８】
ビット線デコーダ２５は、メモリセル６のフォーミング処理時のほか、セット、リセット、読み出しの各メモリ動作において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するビット線を選択し、選択されたビット線と非選択のビット線に、夫々、ビット線電圧印加回路（図示せず）から供給される選択ビット線電圧と非選択ビット線電圧を各別に印加する。
【００６９】
第１フォーミング電圧印加回路２６は、メモリセル６のフォーミング処理時において、選択されたワード線と接続する全てのフォーミング処理対象のメモリセル６に対し、可変抵抗素子２の低抵抗化が生じない程度の電圧範囲の電圧を予め供給するための回路である。この回路の機能により本発明方法の第１ステップにおける第１パルスの電圧印加が実現される。
【００７０】
第２フォーミング電圧印加回路２７は、メモリセル６のフォーミング処理時において、フォーミング処理対象のメモリセルをフォーミングするために必要な、可変抵抗素子２の低抵抗化が生じる閾値以上の電圧を発生し、ビット線デコーダ２５、及び、選択ビット線を介してフォーミング処理対象の選択されたメモリセルに供給する。これにより、本発明方法の第２ステップにおける第２パルスの電圧印加が実現される。
【００７１】
尚、本発明装置２０は、図示しないが、読み出し動作において選択されたメモリセル６の可変抵抗素子２の抵抗状態を判別する読み出し回路や、セット、リセット、読み出しの各メモリ動作に必要な電圧を発生し、ビット線デコーダ２５、及び、選択ビット線を介して当該メモリ動作対象の選択されたメモリセルに供給するためのビット線電圧印加回路を備えてなる。尚、当該ビット線電圧印加回路の上記動作については、上述の第２フォーミング電圧印加回路２７が併せて実行する構成とすることができる。
【００７２】
以下に、本発明装置２０において、本発明のフォーミング処理方法を実施するための動作について説明する。図１２は、本発明装置２０が本発明のフォーミング処理方法を実施する場合の各部の電圧印加状態を示すタイミングチャートである。
【００７３】
ここで、図１１の可変抵抗素子Ｒ１１のフォーミング処理を行う場合を例として説明する。先ず、時刻Ｔ１において、ワード線ＷＬ１がワード線デコーダ２４により選択され、ワード線ＷＬ１に選択ワード線電圧Ｖｗｌが印加される。これにより、選択されたワード線ＷＬ１に接続される選択トランジスタ（Ｑ１１〜Ｑ１ｍ）はすべてオン状態になる。一方、非選択ワード線ＷＬ２〜ＷＬｎに対しては電圧が印加されない（ＧＮＤに固定）ため、非選択ワード線上の選択トランジスタ（Ｑ２１〜Ｑｎｍ）はすべてオフ状態である。
【００７４】
次に、時刻Ｔ２において、選択ビット線ＢＬ１に第１フォーミング電圧印加回路２６を介し、第１電圧Ｖｓｔｅｐ１（ここでは、１Ｖ）を印加する。ここで、Ｖｓｔｅｐ１は可変抵抗素子が低抵抗化しない電圧範囲の電圧に設定されている。コモン線ＣＭＬは常にグランドに固定されているため、これによりフォーミング処理対象として選択された可変抵抗素子Ｒ１１にＶｓｔｅｐ１が印加され、他の可変抵抗素子Ｒ１２〜Ｒ１ｍ、Ｒ２１〜Ｒｎｍには電圧は印加されない。
【００７５】
次に、時刻Ｔ２から所定の期間（１０μｓ）が経過した時刻Ｔ３において、選択ビット線ＢＬ１における第１電圧Ｖｓｔｅｐ１の印加を停止し、第２フォーミング電圧印加回路２７から可変抵抗素子をフォーミングするための第２電圧Ｖｓｔｅｐ２が、ビット線デコーダ２５を介して選択ビット線ＢＬ１に印加される。Ｖｓｔｅｐ２は、可変抵抗素子が低抵抗化し、フォーミングが起こる閾値電圧以上の電圧に設定されており、これにより選択された可変抵抗素子Ｒ１１がフォーミングされる。他の可変抵抗素子Ｒ１２〜Ｒ１ｍ、Ｒ２１〜Ｒｎｍには電圧は印加されない。従って、可変抵抗素子Ｒ１１のみがフォーミングされる。
【００７６】
そして、可変抵抗素子Ｒ１１のフォーミングに必要な電圧印加時間（ここでは、４０μｓ）が経過すると、時刻Ｔ４において、選択ビット線ＢＬ１における第１電圧Ｖｓｔｅｐ１への印加を終了し、時刻Ｔ５において、選択ワード線への電圧印加を終了し、可変抵抗素子Ｒ１１へのフォーミング処理を完了する。
【００７７】
上記のように本発明装置２０のフォーミング処理動作を制御することで、時刻Ｔ２〜Ｔ３の期間において１Ｖ、１０μｓの第１のパルス、及び、時刻Ｔ３〜Ｔ４の期間において５Ｖ、４０μｓの第２のパルスをフォーミング処理対象の可変抵抗素子２に印加することができる。これにより、スイッチング動作時の書き換え電流をＤＣフォーミングで達成される書き換え電流程度に抑えることができるため、本発明装置２０は、小さな書き換え電流で安定的にスイッチング動作が可能となる。
【００７８】
尚、フォーミング処理は通常回路内のすべてのメモリセルに対して行われる。その場合、上記シーケンスをメモリセルの個数回実行すれば良いが、その際冗長なステップは適宜変更されても構わない。例えば、時刻Ｔ４において、ビット線ＢＬ１を介した第２電圧Ｖｓｔｅｐ２の印加を停止するとともに、新たにビット線ＢＬ２を選択し、当該ビット線ＢＬ２を介して第１電圧Ｖｓｔｅｐ１、第２電圧Ｖｓｔｅｐ２の印加を開始することで、可変抵抗素子Ｒ１１へのフォーミング処理完了後、続けて可変抵抗素子Ｒ１２のフォーミング処理を行う構成とすることもできる。この場合、選択されたワード線上ＷＬ１と接続する全てのメモリセルのフォーミング処理が完了するまでは選択ワード線ＷＬ１への電圧Ｖｗｌの印加を継続してよい。また、フォーミング処理が行われている間、全てのビット線ＢＬ１〜ＢＬｍに、第１電圧Ｖｓｔｅｐ１を印加し続けても問題ない。
【００７９】
図１３に示すタイミングチャートでは、図１１の可変抵抗素子Ｒ１１とＲ１２のフォーミング処理を行う場合の例であり、時刻Ｔ２において、選択ビット線ＢＬ１に第１フォーミング電圧印加回路２６を介して第１電圧Ｖｓｔｅｐ１を印加し、時刻Ｔ３において、選択ビット線ＢＬ１に第２フォーミング電圧印加回路２７を介して第２電圧Ｖｓｔｅｐ２を印加する。その後、可変抵抗素子Ｒ１１にＶｓｔｅｐ２が印加されている途中に、時刻Ｔ４において、選択ビット線ＢＬ２に第１フォーミング電圧印加回路２６を介して第１電圧Ｖｓｔｅｐ１を印加する。
【００８０】
これにより、可変抵抗素子Ｒ１２のフォーミング処理を、可変抵抗素子Ｒ１１のフォーミング処理と並行して行うことで、全体のフォーミング処理に要する時間の短縮が可能になる。
【００８１】
更に、図１４に示すタイミングチャートでは、図１１の可変抵抗素子Ｒ１１とＲ１２のフォーミング処理を行う場合に、時刻Ｔ２において、選択ワード線に接続する全てのフォーミング対象のメモリセルに対して、第１電圧Ｖｓｔｅｐ１を第１フォーミング電圧印加回路２６を介して予め印加しておき、第２フォーミング電圧印加回路２７を介した第２電圧Ｖｓｔｅｐ２を、時刻Ｔ３〜Ｔ４間において選択ビット線ＢＬ１に、時刻Ｔ４〜Ｔ５間において選択ビット線ＢＬ１に、夫々印加する。
【００８２】
これにより、全体のフォーミング処理に要する時間の短縮が可能になるほか、各ビット線ＢＬ１〜ＢＬｍ間で第１電圧Ｖｓｔｅｐの印加を切り替える必要がないため、より簡単な制御で本発明のフォーミング処理を実施することができる。
【００８３】
〈別実施形態〉
以下に、本発明の別実施形態について説明する。
【００８４】
〈１〉上述の第２実施形態では、メモリセル２１内において、コモン線ＣＭＬが全てのメモリセルに対して共通の構成となっている。別の言い方をすると、コモン線ＣＭＬが行と列の両方向に延伸する構成となっている。しかしながら、本発明はコモン線の配置に限定されるものではなく、複数のコモン線ＣＭＬ１〜ＣＭＬｎが、列方向に、ビット線と平行に延伸していてもよいし、複数のコモン線ＣＭＬ１〜ＣＭＬｍが、行方向に、ビット線と直交する方向に（即ち、ワード線と平行に）延伸していても構わない。
【００８５】
〈２〉上述の第２実施形態では、第１フォーミング電圧印加回路２６が、フォーミング対象として選択されたメモリセルにビット線側から１Ｖ、１０μｓの第１パルスを印加し、その後、第２フォーミング電圧印加回路２７が、ビット線側から５Ｖ、４０μｓの第２パルスを印加し、フォーミング処理を行っている。しかしながら、本発明はこれに限られるものではなく、コモン線側から第１パルス又は第２パルスを印加するようにしても構わない。その場合、メモリセルアレイ２１内においてコモン線ＣＭＬが行と列の両方向に延伸する構成よりも、行または列の何れかの方向のみに延伸する構成とするのが好適である。
【００８６】
つまり、フォーミング処理対象の可変抵抗素子に対し、当該可変抵抗素子の両電極間に印加される電圧が、第１パルスが印加される第１ステップにおいて可変抵抗素子が低抵抗化する閾値電圧より低く、第２パルスが印加される第２ステップにおいて当該可変抵抗素子が低抵抗化するのに必要な上記閾値以上となっていればよく、この条件が満足されるように、フォーミング電圧印加回路（第１フォーミング電圧印加回路２６及び第２フォーミング電圧印加回路２７）が、フォーミング対象のメモリセルの両端に電圧を印加することで本発明によるフォーミング処理を実施することができる。
【産業上の利用可能性】
【００８７】
本発明は、可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能であり、特に、当該可変抵抗素子が、電圧の印加によりフィラメントパスが形成され、当該フィラメントパスの生成消滅によりその抵抗状態が可逆的に変化する素子の場合に利用可能である。
【符号の説明】
【００８８】
２：    可変抵抗素子
３：    可変抵抗体
４：    第１電極
５：    第２電極
６：    メモリセル
７：    トランジスタ（選択トランジスタ）
２０：    本発明の一実施形態に係る不揮発性半導体記憶装置（本発明装置）
２１：    メモリセルアレイ
２２：    制御回路
２３：    ワード線電圧印加回路
２４：    ワード線デコーダ
２５：    ビット線デコーダ
２６：    第１フォーミング電圧印加回路
２７：    第２フォーミング電圧印加回路
ＢＬ１〜ＢＬｍ：  ビット線
ＣＭＬ：  コモン線
Ｒ１１〜Ｒｎｍ：  可変抵抗素子
Ｑ１１〜Ｑｎｍ：  選択トランジスタ
ＷＬ１〜ＷＬｎ：  ワード線
Ｖｆｏｒｍ：  フォーミング電圧パルス
Ｖｓｔｅｐ１：  本発明のフォーミング処理の第１ステップにおいて印加される第１パルスの電圧振幅
Ｖｓｔｅｐ２：  本発明のフォーミング処理の第２ステップにおいて印加される第２パルスの電圧振幅
Ｖｗｌ：    選択ワード線電圧 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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