(57)【特許請求の範囲】
【請求項１】
半導体基板に形成された素子分離領域と、
前記素子分離領域で分離された前記半導体基板の第１素子形成領域に形成されたＰ型電界効果トランジスタと、
前記素子分離領域で分離された前記半導体基板に形成されていてヒ素がイオン注入されたＮ型ウェルへの基板コンタクト領域と、
前記Ｎ型ウェルへの基板コンタクト領域上に形成されたニッケルシリサイド層と、
前記Ｐ型電界効果トランジスタ上を被覆する圧縮応力を有する第１絶縁膜と、
前記Ｎ型ウェルへの基板コンタクト領域上を被覆していて引張応力もしくは前記圧縮応力よりも小さい圧縮応力を有する第２絶縁膜と
を有し、
前記第２絶縁膜は、前記第１絶縁膜よりも水分の透過量が大きい膜であることを特徴とする半導体装置。
【請求項２】
前記第２絶縁膜は、窒化シリコン膜、酸化シリコン膜又は酸化炭化シリコン膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記引張応力を有する第２絶縁膜は、前記素子分離領域上で前記Ｐ型電界効果トランジスタのゲート電極端にかかるように形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記素子分離領域で分離された前記半導体基板の第２素子形成領域に形成されていて、前記Ｐ型電界効果トランジスタのゲート電極と連続してゲート電極が形成されたＮ型電界効果トランジスタと、
前記素子分離領域で分離された前記半導体基板に形成されたＰ型ウェルへの基板コンタクト領域と、
前記Ｎ型電界効果トランジスタ上を被覆する引張応力を有する第３絶縁膜とを有することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記引張応力を有する第２絶縁膜は前記Ｐ型電界効果トランジスタのゲート電極端方向から前記第１素子形成領域に近接して形成されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記Ｐ型電界効果トランジスタのゲート電極と前記Ｎ型電界効果トランジスタのゲート電極が連続して形成された前記Ｐ型電界効果トランジスタと前記Ｎ型電界効果トランジスタとが前記半導体基板に並列に形成され、
前記Ｐ型電界効果トランジスタの前記Ｎ型電界効果トランジスタとは反対側の前記半導体基板にヒ素がイオン注入されたＮ型ウェルへの基板コンタクト領域が設けられ、該Ｎ型ウェルへの基板コンタクト領域上にニッケルシリサイド層が形成され、
前記Ｎ型電界効果トランジスタの前記Ｐ型電界効果トランジスタとは反対側の前記半導体基板に形成されたＰ型ウェルへの基板コンタクト領域を設け、
前記Ｐ型電界効果トランジスタは圧縮応力を有する第１絶縁膜で被覆され、
前記Ｎ型ウェルへの基板コンタクト領域は引張応力もしくは前記第１絶縁膜が有する圧縮応力よりも小さい圧縮応力を有する第２絶縁膜で被覆され、
前記Ｎ型電界効果トランジスタおよび前記Ｐ型ウェルへの基板コンタクト領域は引張応力を有する第３絶縁膜で被覆されていることを特徴とする請求項４記載の半導体装置。
【請求項７】
前記第２絶縁膜は前記Ｐ型電界効果トランジスタが形成されている第１素子形成領域に近接して形成されていることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第３絶縁膜は前記Ｐ型電界効果トランジスタが形成されている第１素子形成領域に近接して形成されていることを特徴とする請求項６記載の半導体装置。
【請求項９】
半導体基板に第１素子形成領域とＮ型ウェルへの基板コンタクト領域と第２素子形成領域とＰ型ウェルへの基板コンタクト領域とを分離する素子分離領域を形成する素子分離工程と、
前記第１素子形成領域と前記Ｎ型ウェルへの基板コンタクト領域の前記半導体基板部分をＮ型に形成し、前記第２素子形成領域と前記Ｐ型ウェルへの基板コンタクト領域の前記半導体基板部分をＰ型に形成するウエル工程と、
前記第１素子形成領域にＰ型電界効果トランジスタを形成し、前記第２素子形成領域にＮ型電界効果トランジスタを形成するトランジスタ形成工程と、
前記Ｎ型ウェルへの基板コンタクト領域にヒ素をイオン注入する工程の後、前記Ｎ型ウェルへの基板コンタクト領域上にニッケルシリサイド層を形成する工程とを順に有し、
さらに、前記半導体基板上に前記Ｎ型ウェルへの基板コンタクト領域を除いて前記Ｐ型電界効果トランジスタを被覆する圧縮応力を有する第１絶縁膜を形成する工程と、
前記Ｎ型ウェルへの基板コンタクト領域を被覆する引張応力もしくは前記圧縮応力よりも小さい圧縮応力を有し、前記第１絶縁膜よりも水分の透過量が大きい第２絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体ＬＳＩデバイスの性能を向上させるため、従来はムーアのスケーリング則にのっとって、前世代に対してデザインを０．７倍することで回路処理スピード、消費電力等の向上を図ってきた。しかし、４５ｎｍ世代以降のＬＳＩデバイスはＭＯＳＦＥＴのショートチャネル特性の急激な劣化等の影響により単純にシュリンクするだけでは、性能向上が達成できなくなってきた。そこで、性能向上を達成する技術として、ゲートに対して歪を印加して、トランジスタの電流向上を達成する研究開発が活発化している。その方法のひとつとして、ゲートに対してＣＥＳＬ膜（Contact Etch Stop Layer）から応力を印加し、ＮＭＯＳトランジスタ領域とＰＭＯＳトランジスタ領域でそれぞれ、応力の値をかえてそれぞれに好ましい性能を達成するデュアルストレスライナー（ＤＳＬ：Dual Stress Liner）技術が開発されている（例えば、非特許文献１参照。）。
【０００３】
ＮＭＯＳ電界効果トランジスタ（以下、ＮＦＥＴという）側のディープ・ソース・ドレインには、ヒ素（Ａｓ）をイオンインプランテーションする場合が多いが、同時に形成するＮ型基板領域にも同様のイオンインプランテーションを行う。しかしながら、ヒ素（Ａｓ）をイオン注入した場合のニッケルシリサイドは、ニッケルシリサイド層上にアブノーマル（Abnormal）な酸化膜が形成され（例えば、非特許文献２参照。）、この異常な膜に水分等が吸着されて、ＣＥＳＬ膜である窒化シリコン膜との密着性が著しく低下する。特に、図１８に示すように、圧縮（Compressive）応力を有する窒化シリコン膜２４１のように緻密な膜を適用した場合には、ヒ素（Ａｓ）をイオン注入した場合のニッケルシリサイド層２２９表面のアブノーマル（Abnormal）な酸化膜（図示せず）から、水分が逃げにくく、ニッケルシリサイド２２９と窒化シリコン膜２４１との界面で剥がれが発生する問題がある。デュアルストレスライナー膜を適用した場合のＮ型基板領域２１４がこれに該当する。
【０００４】
もうひとつの問題点、図１９（１）に示すように、Ｐ型電界効果トランジスタ２０２（以下、ＰＦＥＴという）の移動度を向上させるために、圧縮（Compressive）窒化シリコン膜を適用した場合、ゲート電極２２２のゲート幅方向（Ｗ方向）からは、ＰＦＥＴには好ましくない圧縮（Compressive）応力が加わるため、折角、圧縮（Compressive）膜を適用してゲート電極２２２のゲート長方向（Ｌ方向）より応力を印加しても、その効果を最大限に引き出せない問題がある。理想的には、図１９（２）に示すように、ゲート電極２２２のゲート幅方向（Ｗ方向）からは、引張（Tensile）応力が加わるようにし、ゲート電極２２２のゲート長方向（Ｌ方向）からは、圧縮応力が加わるようにすることが望まれている。
【０００５】
【非特許文献１】H.-S. Yang et al.,“Dual Stress Liner for High Performance sub-45nm Gate Length SOI CMOS Manufacturing” IEDM Tech. Dig., p.1075, 2004
【非特許文献２】Jung-Gn Yun et al.,“Abnormal Oxidation of Formed on Arsenic-Doped Substerate”Electrochemical and Solid-State Letters,7（4） G83-G85 （2004）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
解決しようとする問題点は、窒化シリコン膜に圧縮（Compressive）膜のように緻密な膜を適用した場合に、ニッケルシリサイド層上に形成されたアブノーマルな酸化膜に吸収された水分が逃げにくくなるため、ニッケルシリサイド層と窒化シリコン膜との界面で剥がれが発生する点である。
【０００７】
本発明は、ニッケルシリサイド層上の絶縁膜の応力を規定することで、膜剥がれの防止を可能にする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、半導体基板に形成された素子分離領域と、前記素子分離領域で分離された前記半導体基板の第１素子形成領域に形成されたＰ型電界効果トランジスタと、前記素子分離領域で分離された前記半導体基板に形成されていてヒ素がイオン注入されたＮ型ウェルへの基板コンタクト領域と、前記Ｎ型ウェルへの基板コンタクト領域上に形成されたニッケルシリサイド層と、前記Ｐ型電界効果トランジスタ上を被覆する圧縮応力を有する第１絶縁膜と、前記Ｎ型ウェルへの基板コンタクト領域上を被覆していて引張応力もしくは前記圧縮応力よりも小さい圧縮応力を有する第２絶縁膜とを有し、前記第２絶縁膜は、前記第１絶縁膜よりも水分の透過量が大きい膜であることを特徴とする。
【０００９】
本発明の半導体装置では、Ｎ型ウェルへの基板コンタクト領域上が引張応力もしくはＰ型電界効果トランジスタを被覆する第１絶縁膜が有する圧縮応力よりも小さい圧縮応力を有する第２絶縁膜で被覆されていることから、第１絶縁膜は膜質が密な膜となるが、第２絶縁膜は第１絶縁膜よりも膜質が疎な膜になる。特に、引張応力を有する第２絶縁膜では疎な膜となる。したがって、ヒ素がイオン注入されたＮ型ウェルへの基板コンタクト領域上に形成されたニッケルシリサイド層上に、アブノーマルな膜（例えば酸素を含む膜）が形成されて、その膜が吸湿しても、吸湿した水分が第２絶縁膜を通して外部に放出されるようになる。
【００１０】
本発明の半導体装置の製造方法は、半導体基板に第１素子形成領域とＮ型ウェルへの基板コンタクト領域と第２素子形成領域とＰ型ウェルへの基板コンタクト領域とを分離する素子分離領域を形成する素子分離工程と、前記第１素子形成領域と前記Ｎ型ウェルへの基板コンタクト領域の前記半導体基板部分をＮ型に形成し、前記第２素子形成領域と前記Ｐ型ウェルへの基板コンタクト領域の前記半導体基板部分をＰ型に形成するウエル工程と、前記第１素子形成領域にＰ型電界効果トランジスタを形成し、前記第２素子形成領域にＮ型電界効果トランジスタを形成するトランジスタ形成工程と、前記Ｎ型ウェルへの基板コンタクト領域にヒ素をイオン注入する工程の後、前記Ｎ型ウェルへの基板コンタクト領域上にニッケルシリサイド層を形成する工程とを順に有し、さらに、前記半導体基板上に前記Ｎ型ウェルへの基板コンタクト領域を除いて前記Ｐ型電界効果トランジスタを被覆する圧縮応力を有する第１絶縁膜を形成する工程と、前記Ｎ型ウェルへの基板コンタクト領域を被覆する引張応力もしくは前記圧縮応力よりも小さい圧縮応力を有し、前記第１絶縁膜よりも水分の透過量が大きい第２絶縁膜を形成する工程とを有することを特徴とする。
【００１１】
本発明の半導体装置の製造方法では、Ｎ型ウェルへの基板コンタクト領域上が引張応力もしくはＰ型電界効果トランジスタを被覆する第１絶縁膜が有する圧縮応力よりも小さい圧縮応力を有する第２絶縁膜で被覆することから、第１絶縁膜は膜質が密な膜となるが、第２絶縁膜は第１絶縁膜よりも膜質が疎な膜で形成されることになる。特に、引張応力を有する第２絶縁膜では疎な膜に形成される。したがって、ヒ素がイオン注入されたＮ型ウェルへの基板コンタクト領域上に形成されたニッケルシリサイド層上に、アブノーマルな膜（例えば酸素を含む膜）が形成されて、その膜が吸湿しても、吸湿した水分が第２絶縁膜を通して外部に放出されるようになる。
【発明の効果】
【００１２】
本発明の半導体装置は、ニッケルシリサイド層上で吸湿した水分が第２絶縁膜を通して外部に放出されるようになるので、Ｎ型ウェルへの基板コンタクト領域のニッケルシリサイド層上での膜剥がれの問題を解決することができるという利点がある。
【００１３】
本発明の半導体装置の製造方法は、ニッケルシリサイド層上で吸湿した水分が第２絶縁膜を通して外部に放出されるようになるので、Ｎ型ウェルへの基板コンタクト領域のニッケルシリサイド層上での膜剥がれの問題を解決することができるという利点がある。
【発明を実施するための最良の形態】
【００１４】
本発明の半導体装置に係る一実施の形態（第１実施例）を、図１の平面レイアウト図によって説明する。
【００１５】
図１に示すように、半導体基板１１に形成された素子分離領域１２によって、Ｐ型電界効果トランジスタ２の形成領域となる第１素子形成領域１３とコンタクト領域となるＮ型基板領域１４とが分離されている。
上記第１素子形成領域１３にはＰ型電界効果トランジスタ２が形成されている。また、上記Ｎ型基板領域１４には、ヒ素が深い位置（例えば、トランジスタのソース・ドレイン領域よりも深い位置）までイオン注入されている。そしてこのＮ型基板領域１４上にニッケルシリサイド層（図示せず）が例えばＮ型基板領域１４全面に形成されている。このイオン注入によって、Ｎ型基板領域１４には、Ｎ型領域が形成されている。
【００１６】
さらに、上記Ｐ型電界効果トランジスタ２上には、これを被覆する圧縮応力を有する第１絶縁膜４１が形成されている。この第１絶縁膜４１は、例えば圧縮応力を有する窒化シリコン（ＳｉＮ）膜で形成されている。また上記Ｎ型基板領域１４上には、引張応力を有する、もしくは上記第１絶縁膜４１が有する圧縮応力よりも小さい圧縮応力を有する第２絶縁膜４２が形成されている。この第２絶縁膜４２は、例えば引張応力を有する窒化シリコン（ＳｉＮ）膜、もしくは上記第１絶縁膜４１が有する圧縮応力よりも小さい圧縮応力を有する窒化シリコン（ＳｉＮ）膜で形成されている。この第２絶縁膜は窒化シリコン膜以外に、上記性質を有する酸化シリコン（ＳｉＯ）膜、酸化炭化シリコン（ＳｉＯＣ）膜等でも形成することができる。
【００１７】
通常、窒化シリコン膜、酸化シリコン膜、炭化酸化シリコン膜等の絶縁膜自体の内部応力が引張応力の場合、疎な膜になり、窒化シリコン膜、酸化シリコン膜、炭化酸化シリコン膜等の絶縁膜自体の内部応力が圧縮応力の場合、密な膜になる。そして応力が強くなるほど、疎密の形成一向が強まる。本願発明は、このような現象を利用したものである。
【００１８】
上記半導体装置１（１Ａ）では、Ｎ型基板領域１４上が、引張応力を有する、もしくはＰ型電界効果トランジスタ２を被覆する第１絶縁膜４１が有する圧縮応力よりも小さい圧縮応力を有する第２絶縁膜４２で被覆されていることから、第１絶縁膜４１は膜質が密な膜となるが、第２絶縁膜４２は第１絶縁膜４１よりも膜質が疎な膜になる。特に、引張応力を有する第２絶縁膜４２では疎な膜となる。したがって、ヒ素が深い位置までイオン注入されているＮ型基板領域１４上に形成されたニッケルシリサイド層上に、アブノーマルな膜（例えば酸素を含む膜）が形成されて、その膜が吸湿しても、吸湿した水分が第２絶縁膜４２を通して外部に放出されるようになる。よって、膜剥がれの問題を解決することができる。
【００１９】
また、図２に示すように、上記引張応力を有する第２絶縁膜４２は、上記素子分離領域１２上で上記Ｐ型電界効果トランジスタ２のゲート電極２２端にかかるように形成してもよい。さらに、図示はしていないが、上記引張応力を有する第２絶縁膜４２は、上記素子分離領域１２上で上記Ｐ型電界効果トランジスタ２のゲート電極２２端方向から、第１素子形成領域１３に近接するように形成してもよい。
【００２０】
図２に示した構成では、Ｐ型電界効果トランジスタ２のゲート電極２２端に引張応力を有する第２絶縁膜４２がかかるように形成されていることから、Ｐ型電界効果トランジスタ２のゲート電極２２が引張（Tensile）応力を受けることにより、さらにオン電流（Ｉon）が向上する。
【００２１】
次に、本発明の半導体装置に係る一実施の形態（第２実施例）を、図３の平面レイアウト図によって説明する。
【００２２】
図３に示すように、半導体基板１１に形成された素子分離領域１２によって、Ｐ型電界効果トランジスタ２の形成領域となる第１素子形成領域１３とコンタクト領域となるＮ型基板領域１４と、Ｎ型電界効果トランジスタ３の形成領域となる第２素子形成領域１５とコンタクト領域となるＰ型基板領域１６とが分離されている。
【００２３】
上記第１素子形成領域１３にはＰ型電界効果トランジスタ２が形成されている。また、上記Ｎ型基板領域１４には、ヒ素が深い位置（例えば、トランジスタのソース・ドレイン領域よりも深い位置）までイオン注入されている。そしてこのＮ型基板領域１４上にニッケルシリサイド層（図示せず）が例えばＮ型基板領域１４全面に形成されている。このイオン注入によって、Ｎ型基板領域１４には、Ｎ型領域が形成されている。
【００２４】
上記第２素子形成領域１５にはＮ型電界効果トランジスタ３が形成されている。このＮ型電界効果トランジスタ３のゲート電極２３は、上記Ｐ型電界効果トランジスタ２のゲート電極２２と連続して形成されている。また、上記Ｐ型基板領域１６上には、ニッケルシリサイド層（図示せず）が例えばＰ型基板領域１４全面に形成されている。
【００２５】
さらに、上記Ｐ型電界効果トランジスタ２上には、これを被覆する圧縮応力を有する第１絶縁膜４１が形成されている。この第１絶縁膜４１は、例えば圧縮応力を有する窒化シリコン（ＳｉＮ）膜で形成されている。また上記Ｎ型基板領域１４上には、引張応力を有する、もしくは上記第１絶縁膜４１が有する圧縮応力よりも小さい圧縮応力を有する第２絶縁膜４２が形成されている。この第２絶縁膜４２は、例えば引張応力を有する窒化シリコン（ＳｉＮ）膜、もしくは上記第１絶縁膜４１が有する圧縮応力よりも小さい圧縮応力を有する窒化シリコン（ＳｉＮ）膜で形成されている。この第２絶縁膜は窒化シリコン膜以外に、上記性質を有する酸化シリコン（ＳｉＯ）膜、炭化酸化シリコン（ＳｉＯＣ）膜等でも形成することができる。なお、ＳｉＮはＳｉとＮの化合物を意味し、ＳｉＯはＳｉとＯの化合物を意味し、ＳｉＯＣはＳｉとＯとＣの化合物を意味し、組成比を限定するものではない。以下、同様である。
【００２６】
また、上記Ｎ型電界効果トランジスタ３および上記Ｐ型基板領域１６上には、これらを被覆する引張応力を有する第３絶縁膜４３が形成されている。この第３絶縁膜４３は、例えば引張応力を有する窒化シリコン膜で形成されている。
【００２７】
上記半導体装置１（１Ｂ）では、Ｎ型基板領域１４上が、引張応力を有する、もしくはＰ型電界効果トランジスタ２を被覆する第１絶縁膜４１が有する圧縮応力よりも小さい圧縮応力を有する第２絶縁膜４２で被覆されていることから、第１絶縁膜４１は膜質が密な膜となるが、第２絶縁膜４２は第１絶縁膜４１よりも膜質が疎な膜になる。特に、引張応力を有する第２絶縁膜４２では疎な膜となる。したがって、ヒ素が深い位置までイオン注入されているＮ型基板領域１４上に形成されたニッケルシリサイド層上に、アブノーマルな膜（例えば酸素を含む膜）が形成されて、その膜が吸湿しても、吸湿した水分が第２絶縁膜４２を通して外部に放出されるようになる。よって、膜剥がれの問題を解決することができる。
【００２８】
上記半導体装置１（１Ｂ）では、Ｐ型電界効果トランジスタ２が圧縮応力を有する第１絶縁膜４１で被覆されているとともに、Ｐ型電界効果トランジスタ２のゲート電極２１端に引張応力を有する第３絶縁膜４３がかかるように形成されていることから、Ｐ型電界効果トランジスタ２のゲート電極２が引張（Tensile）応力を受けることにより、オン電流（Ｉon）が向上する。
【００２９】
次に、本発明の半導体装置に係る一実施の形態（第３実施例）を、図４および図５の平面レイアウト図によって説明する。図４および図５は、ＮＡＮＤ回路を構成する半導体装置に適用した一例を示した。
【００３０】
図４に示すように、半導体基板１１に形成された素子分離領域１２によって、Ｐ型電界効果トランジスタ２の形成領域となる第１素子形成領域１３とコンタクト領域となるＮ型基板領域１４と、Ｎ型電界効果トランジスタ３の形成領域となる第２素子形成領域１５とコンタクト領域となるＰ型基板領域１６とが分離されている。
【００３１】
上記第１素子形成領域１３には、一例として２つのＰ型電界効果トランジスタ２が形成されている。そして、上記第１素子形成領域１３の各ソース・ドレインとなる領域には、例えば複数（この例では、一例として２つずつ）のコンタクト部３１、コンタクト部３２、コンタクト部３３が形成されている。
【００３２】
また、上記Ｎ型基板領域１４には、ヒ素が深い位置（例えば、トランジスタのソース・ドレイン領域よりも深い位置）までイオン注入されている。そしてこのＮ型基板領域１４上にニッケルシリサイド層（図示せず）が例えばＮ型基板領域１４全面に形成されている。このイオン注入によって、Ｎ型基板領域１４には、Ｎ型領域が形成されている。そして、例えば複数（この例では、一例として３つ）のコンタクト部３４が形成されている。
【００３３】
上記第２素子形成領域１５には一例として２つのＮ型電界効果トランジスタ３が形成されている。各Ｎ型電界効果トランジスタ３のゲート電極２３は、上記Ｐ型電界効果トランジスタ２のゲート電極２２とそれぞれ連続して形成されている。そして、上記第２素子形成領域１５の各ソース・ドレインとなる領域には、例えば複数（この例では、一例として２つずつ）のコンタクト部３５、コンタクト部３６、コンタクト部３７が形成されている。
【００３４】
また、上記Ｐ型基板領域１６上には、ニッケルシリサイド層（図示せず）が例えばＰ型基板領域１４全面に形成されている。そして、例えば複数（この例では、一例として３つ）のコンタクト部３８が形成されている。
【００３５】
また、各ゲート電極２２、２３には共通のコンタクト部３９がそれぞれに形成されっている。
【００３６】
上記構成の半導体装置４において、図５に示すように、各Ｐ型電界効果トランジスタ２上には、これを被覆する圧縮応力を有する第１絶縁膜４１が形成されている。この第１絶縁膜４１は、例えば圧縮応力を有する窒化シリコン（ＳｉＮ）膜で形成されている。また上記Ｎ型基板領域１４上には、引張応力を有する、もしくは上記第１絶縁膜４１が有する圧縮応力よりも小さい圧縮応力を有する第２絶縁膜４２が形成されている。この第２絶縁膜４２は、例えば引張応力を有する窒化シリコン（ＳｉＮ）膜、もしくは上記第１絶縁膜４１が有する圧縮応力よりも小さい圧縮応力を有する窒化シリコン（ＳｉＮ）膜で形成されている。この第２絶縁膜は窒化シリコン膜以外に、上記性質を有する酸化シリコン（ＳｉＯ）膜、炭化酸化シリコン（ＳｉＯＣ）膜等でも形成することができる。
【００３７】
また、上記Ｎ型電界効果トランジスタ３および上記Ｐ型基板領域１６上には、これらを被覆する引張応力を有する第３絶縁膜４３が形成されている。この第３絶縁膜４３は、例えば引張応力を有する窒化シリコン膜で形成されている。
【００３８】
上記半導体装置４では、Ｎ型基板領域１４上が、引張応力を有する、もしくはＰ型電界効果トランジスタ２を被覆する第１絶縁膜４１が有する圧縮応力よりも小さい圧縮応力を有する第２絶縁膜４２で被覆されていることから、第１絶縁膜４１は膜質が密な膜となるが、第２絶縁膜４２は第１絶縁膜４１よりも膜質が疎な膜になる。特に、引張応力を有する第２絶縁膜４２では疎な膜となる。したがって、ヒ素が深い位置までイオン注入されているＮ型基板領域１４上に形成されたニッケルシリサイド層上に、アブノーマルな膜（例えば酸素を含む膜）が形成されて、その膜が吸湿しても、吸湿した水分が第２絶縁膜４２を通して外部に放出されるようになる。よって、膜剥がれの問題を解決することができる。
【００３９】
上記半導体装置４では、Ｐ型電界効果トランジスタ２が圧縮応力を有する第１絶縁膜４１で被覆されているとともに、Ｐ型電界効果トランジスタ２のゲート電極２１端に引張応力を有する第３絶縁膜４３がかかるように形成されていることから、Ｐ型電界効果トランジスタ２のゲート電極２が引張（Tensile）応力を受けることにより、オン電流（Ｉon）が向上する。
【００４０】
詳細に説明すると、Ｎ型基板領域１４上に引張応力を有する第２絶縁膜４２を形成することで、Ｐ型電界効果トランジスタ２のゲート幅方向（Ｗ方向）には、Ｎ型基板領域１４から引張（Tensile）応力がかかるようになる。一方、Ｎ型電界効果トランジスタ３側からも同様に第３絶縁膜４３の引張（Tensile）応力がかかり、Ｐ型電界効果トランジスタ２のゲート電極２２のゲート幅方向にかかる応力は理想的な応力構成となる。また、ゲート長方向（Ｌ方向）には、第１絶縁膜４１の圧縮応力がかかるので、ゲート幅方向にかかる引張応力とともに、オン電流を向上させるために理想的な応力構成となる。また、第２絶縁膜４２、第３絶縁膜４３の近接は、Ｐ型電界効果トランジスタ２の形成領域である第１素子形成領域１３に接するところまでとすることで、第２絶縁膜４２、第３絶縁膜４３の引張応力を最大限に利用することができる。一方、Ｐ型基板領域１６は剥がれの問題はなく、また、Ｎ型電界効果トランジスタ３のＷ方向からの応力も引張（Tensile）が好ましいため第２素子形成領域１５は全面引張（Tensile）応力の第３絶縁膜４３を形成することが望ましい。これにより、理想的なデュアルストレスライナー（ＤＳＬ：Dual Stress Liner）構造を達成することができる。
【００４１】
ここで、上記半導体装置４に対する比較例を、図６の平面レイアウト図によって説明する。
【００４２】
図６に示すように、半導体基板１１１に形成された素子分離領域１１２によって、Ｐ型電界効果トランジスタ１０２の形成領域となる第１素子形成領域１１３とコンタクト領域となるＮ型基板領域１１４と、Ｎ型電界効果トランジスタ１０３の形成領域となる第２素子形成領域１１５とコンタクト領域となるＰ型基板領域１１６とが分離されている。
【００４３】
上記第１素子形成領域１１３には、一例として２つのＰ型電界効果トランジスタ１０２が形成されている。また、上記Ｎ型基板領域１１４には、ヒ素が深い位置（例えば、トランジスタのソース・ドレイン領域よりも深い位置）までイオン注入されている。そしてこのＮ型基板領域１１４上にニッケルシリサイド層（図示せず）が例えばＮ型基板領域１１４全面に形成されている。このイオン注入によって、Ｎ型基板領域１１４には、Ｎ型領域が形成されている。
【００４４】
上記第２素子形成領域１１５には一例として２つのＮ型電界効果トランジスタ１０３が形成されている。各Ｎ型電界効果トランジスタ１０３のゲート電極１２３は、上記Ｐ型電界効果トランジスタ１０２のゲート電極１２２とそれぞれ連続して形成されている。また、上記Ｐ型基板領域１１６上には、ニッケルシリサイド層（図示せず）が例えばＰ型基板領域１１６全面に形成されている。
【００４５】
上記構成の半導体装置１０４において、各Ｐ型電界効果トランジスタ１０２上およびＮ型基板領域１１４上には、これを被覆する圧縮応力を有する第１絶縁膜１４１が形成されている。この第１絶縁膜１４１は、例えば圧縮応力を有する窒化シリコン膜で形成されている。
【００４６】
また、上記Ｎ型電界効果トランジスタ１０３および上記Ｐ型基板領域１１６上には、これらを被覆する引張応力を有する第３絶縁膜１４３が形成されている。この第３絶縁膜１４３は、例えば引張応力を有する窒化シリコン膜で形成されている。
【００４７】
上記半導体装置１０４では、Ｎ型基板領域１１４上が、圧縮応力を有する第１絶縁膜１４１で被覆されていることから、第１絶縁膜１４１は密な膜で形成されることになる。このため、ヒ素が深い位置までイオン注入されているＮ型基板領域１１４上に形成されたニッケルシリサイド層上に、アブノーマルな膜（例えば酸素を含む膜）が形成されて、その膜が吸湿しても、吸湿した水分が第１絶縁膜１４１を通して外部に放出されることがない。よって、膜剥がれの問題を起きる。
【００４８】
次に、上記第３実施例の変形例を、図７の平面レイアウト図によって説明する。図７は、ＮＡＮＤ回路を構成する半導体装置に適用した一例を示した。
【００４９】
図７に示すように、上記第２絶縁膜４２は上記Ｐ型電界効果トランジスタ２が形成されている第１素子形成領域１３に近接して形成することが好ましい。この場合、第２絶縁膜４２は第１素子形成領域１３に接触するように形成してもよい。ただし、第１素子形成領域１３にかぶさるように形成することは好ましくない。このように第２絶縁膜４２を第１素子形成領域１３に近接もしくは接触するように形成することで、第２絶縁膜４２の引張応力をＰ型電界効果トランジスタ２のゲート電極２２に作用させて、オン電流の向上を図ることができる。特に、第２絶縁膜４２をゲート電極２２にかぶさるように形成することで、第２絶縁膜４２の引張応力をゲート電極２２に作用させやすくなる。
【００５０】
また、上記第３絶縁膜４３は上記Ｐ型電界効果トランジスタ２が形成されている第１素子形成領域１３に近接して形成することが好ましい。この場合、第３絶縁膜４３は第１素子形成領域１３に接触するように形成してもよい。ただし、第１素子形成領域１３にかぶさるように形成することは好ましくない。このように第３絶縁膜４３を第１素子形成領域１３に近接もしくは接触するように形成することで、第３絶縁膜４３の引張応力をＰ型電界効果トランジスタ２のゲート電極２２に作用させて、オン電流の向上を図ることができる。
【００５１】
また、上記第２絶縁膜４２、第３絶縁膜４３を第１素子形成領域１３に近接もしくは接触するように形成するとき、上記第１絶縁膜４１上面と、上記第２絶縁膜４２、第３絶縁膜４３の各上面とが同一面上になるように形成することが好ましい。
【００５２】
次に、本発明の半導体装置の製造方法に係る一実施の形態（実施例）を、図８の要部平面レイアウト図および図９〜図１７の製造工程断面図によって説明する。なお、図９〜図１７の断面は、図８のＡＡ線断面の位置と同位置である。また図８は図９に記載された主要部のみを示した。
【００５３】
図８および図９に示すように、通常の素子分離技術によって、半導体基板１１に第１素子形成領域１３とＮ型基板領域１４と第２素子形成領域１５とＰ型基板領域（図示せず）とを分離する素子分離領域１２を形成する。この素子分離領域１２は、例えば、ＳＴＩ（Shallow Trench Isolation）構成で形成することができる。上記第１素子形成領域１３およびＮ型基板領域１４は、例えば半導体基板１１に形成したＮ型ウエル領域に形成し、上記第２素子形成領域１５は、例えば半導体基板１１に形成したＰ型ウエル領域に形成する。
【００５４】
次に、上記半導体基板１１上にゲート絶縁膜２１を形成し、さらにゲート電極を形成するための電極形成膜５２、ハードマスク層５３を形成する。そして、通常のレジスト塗布、リソグラフィー技術によってゲート電極を形成するためのレジストマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記ハードマスク層５３、電極形成膜５２をエッチングして、ハードマスク層５３を載せたゲート電極２２、２３を形成する。その後、図示はしていないが、第１素子形成領域１３にソース・ドレインのエクステンション領域を形成し、さらに第２素子形成領域１５にソース・ドレインのエクステンション領域を形成する。このとき、第１素子形成領域１３にエクステンション領域を形成する場合には、第２素子形成領域１５をレジストマスク（図示せず）で覆っておく。逆に第２素子形成領域１５にエクステンション領域を形成する場合には、第１素子形成領域１３をレジストマスク（図示せず）で覆っておく。なお、エクステンション領域を形成する前にゲート電極の側壁にスペーサを形成することもある。
【００５５】
次いで、サイドウォールの形成技術によって、各ゲート電極２２、２３の側壁にサイドウォール５４を形成する。このサイドウォール５４とハードマスク層５３をマスクに用いて、第１素子形成領域１３にソース・ドレイン領域２４、２５を形成し、さらに第２素子形成領域１５にソース・ドレイン領域２６、２７を形成する。このとき、第１素子形成領域１３にエソース・ドレイン領域２４、２５を形成する場合には、第２素子形成領域１５をレジストマスク（図示せず）で覆っておく。逆に第２素子形成領域１５にソース・ドレイン領域２６、２７を形成する場合には、第１素子形成領域１３をレジストマスク（図示せず）で覆っておく。
【００５６】
またＮ型基板領域１４の半導体基板１１部分にヒ素をイオン注入してＮ型層２８を形成し、ソース・ドレイン領域２６、２７を形成する際に、Ｐ型基板領域（図示せず）の前記半導体基板１１部分をＰ型層に形成する。
【００５７】
次に、上記ソース・ドレイン領域２４〜２７上、Ｎ型基板領域１４上、Ｐ型基板領域（図示せず）上にニッケルシリサイド層２９を形成する。このようにして、第１素子形成領域１２にＰ型電界効果トランジスタ２を形成し、第２素子形成領域１５にＮ型電界効果トランジスタ３を形成する。
【００５８】
次に、図１０に示すように、上記半導体基板１１の全面に、上記Ｐ型電界効果トランジスタ２、Ｎ型電界効果トランジスタ３等を被覆するように、引張応力を有する絶縁膜４４を形成する。この絶縁膜４４は、例えば引張応力を有する窒化シリコン膜で形成され、その膜厚は、例えば３０ｎｍ〜１５０ｎｍとする。さらに、上記絶縁膜４４上に、ハードマスク層４５を形成する。このハードマスク４５は、上記引張応力を有する絶縁膜４４とエッチング選択性を有する例えば酸化シリコン膜で形成する。
【００５９】
次に、図１１に示すように、上記絶縁膜４４を残す領域、すなわち、Ｎ型基板領域１４上および第２素子形成領域１５上が覆われる領域の上記ハードマスク層４５上に、レジストマスク７１、７２形成する。このレジストマスク７１、７２の形成方法は、通常のレジスト塗布、リソグラフィー技術による。
【００６０】
次に、図１２に示すように、上記レジストマスク７１、７２（前記図１１参照）をエッチングマスクに用いて、上記ハードマスク層４５、引張応力を有する絶縁膜４４をエッチングする。この結果、Ｎ型基板領域１４上に残された引張応力を有する絶縁膜４４で第２絶縁膜４２が形成され、第２素子形成領域１５上に残された引張応力を有する絶縁膜４４で第３絶縁膜４３が形成される。上記エッチング後、レジストマスク７１、７２は除去される。図面ではレジストマスク７１、７２を除去した後を示した。
【００６１】
次に、図１３に示すように、上記半導体基板１１の全面に、上記ハードマスク層４５を載せた第２絶縁膜４２、第３絶縁膜４３等を被覆するように、圧縮応力を有する第１絶縁膜４１を形成する。この第１絶縁膜４１は、例えば圧縮応力を有する窒化シリコン膜で形成され、その膜厚は、例えば３０ｎｍ〜１５０ｎｍとする。
【００６２】
次に、図１４に示すように、上記第１絶縁膜４１を残す領域、すなわち、Ｎ型基板領域１４上および第２素子形成領域１５上に開口部７４、７５を形成したレジストマスク７３形成する。このレジストマスク７３の形成方法は、通常のレジスト塗布、リソグラフィー技術による。
【００６３】
次に、図１５に示すように、上記レジストマスク７３（前記図１４参照）をエッチングマスクに用いて、上記第１絶縁膜４１をエッチングする。この結果、Ｎ型基板領域１４上および第２素子形成領域１５上の第１絶縁膜４１が除去され、第１素子形成領域１３上を被覆するように、すなわち、Ｐ型電界効果トランジスタ２を被覆するように、第１絶縁膜４２が形成される。上記エッチング後、レジストマスク７３は除去される。図面ではレジストマスク７３を除去した後を示した。なお、第１絶縁膜４１は、第２絶縁膜４２上のハードマスク層４５、第３絶縁膜４３上のハードマスク層４５との接続部において、同一平面状もしくはそれに近い状態に形成されることが好ましい。
【００６４】
次に、図１６に示すように、上記ハードマスク層４５上、第１絶縁膜４１上に層間絶縁膜４６を形成する。この層間絶縁膜４６は、例えば酸化シリコン膜で形成される。もしくは、無機材料の低誘電率絶縁膜、有機材料の低誘電率絶縁膜で形成することも可能である。
【００６５】
上記製造方法では、第２絶縁膜４２、第３絶縁膜４３を先に形成し、第１絶縁膜４１を後から形成したが、先に第１絶縁膜４１を形成し、後に第２絶縁膜４２、第３絶縁膜４３を形成してもよい。この場合の各第１、第２、第３絶縁膜４１、４２、４３の形成方法は、上記説明した各第１、第２、第３絶縁膜４１、４２、４３の形成方法と同様とすることができる。また、上記第１絶縁膜４１は、前記半導体装置の各実施例で説明した第１絶縁膜４１と同様な材料を用いることができ、上記第２、第３絶縁膜４２、４３は、前記半導体装置の各実施例で説明した第２絶縁膜４２と同様な材料を用いることができる。
【００６６】
例えば、密な膜である第１絶縁膜４１を先に形成し、疎な膜である第２、第３絶縁膜４２、４３を後で形成することで、第２、第３絶縁膜４２、４３の第１絶縁膜４１との接続部付近にできる盛り上がりをエッチングもしくは研磨等で除去して、図１７に示すように、第１絶縁膜４１上面と、第２絶縁膜４２上のハードマスク層４５上面、第３絶縁膜４３上のハードマスク層４５上面とが、それぞれの接続部において同一平面状もしくはそれに近い状態に形成されるようになる。
【００６７】
上記製造方法では、Ｐ型電界効果トランジスタ２、Ｎ型電界効果トランジスタ３、Ｎ型基板領域１４を有する半導体装置の製造方法を説明したが、本願発明の製造方法は、Ｐ型電界効果トランジスタ２、Ｎ型電界効果トランジスタ３、Ｎ型基板領域１４、Ｐ型基板領域（図示せず）が複数ずつ有する半導体装置の製造方法にも適用することができる。その場合には、複数の同様な構成部品を同時に形成すればよい。また、前記半導体装置の第３実施例で説明したように、Ｐ型電界効果トランジスタ２のゲート電極と、Ｎ型電界効果トランジスタ３のゲート電極とを連続させて形成することも可能である。
【００６８】
上記製造方法では、Ｎ型基板領域１４上が、引張応力を有する、もしくはＰ型電界効果トランジスタ２を被覆する第１絶縁膜４１が有する圧縮応力よりも小さい圧縮応力を有する第２絶縁膜４２で被覆されていることから、第１絶縁膜４１は膜質が密な膜となるが、第２絶縁膜４２は第１絶縁膜４１よりも膜質が疎な膜になる。特に、引張応力を有する第２絶縁膜４２では疎な膜となる。したがって、ヒ素が深い位置までイオン注入されているＮ型基板領域１４上に形成されたニッケルシリサイド層２９上に、アブノーマルな膜（例えば酸素を含む膜）が形成されて、その膜が吸湿しても、吸湿した水分が第２絶縁膜４２を通して外部に放出されるようになる。よって、第２絶縁膜４２の剥がれが防止されるようになる。よって、膜剥がれの問題を解決することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の半導体装置に係る一実施の形態（第１実施例）を示した平面レイアウト図である。
【図２】第１実施例の変形例を示した平面レイアウト図である。
【図３】本発明の半導体装置に係る一実施の形態（第２実施例）を示した平面レイアウト図である。
【図４】本発明の半導体装置に係る一実施の形態（第３実施例）を示した平面レイアウト図である。
【図５】本発明の半導体装置に係る一実施の形態（第３実施例）を示した平面レイアウト図である。
【図６】比較例を示した平面レイアウト図である。
【図７】第３実施例の変形例を示した平面レイアウト図である。
【図８】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した要部平面レイアウト図である。
【図９】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。
【図１０】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。
【図１１】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。
【図１２】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。
【図１３】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。
【図１４】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。
【図１５】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。
【図１６】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。
【図１７】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。
【図１８】従来技術の問題点を説明する平面レイアウト図である。
【図１９】従来技術の問題点と理想状態を説明する平面レイアウト図である。
【符号の説明】
【００７０】
１…半導体装置、２…Ｐ型電界効果トランジスタ、１１…半導体基板、１２…素子分離領域、１３…第１素子形成領域、１４…Ｎ型基板領域、２９…ニッケルシリサイド層、４１…第１絶縁膜、４２…第２絶縁膜
【図１】
0005135992.tif 000002
【図２】
0005135992.tif 000003
【図３】
0005135992.tif 000004
【図４】
0005135992.tif 000005
【図５】
0005135992.tif 000006
【図６】
0005135992.tif 000007
【図７】
0005135992.tif 000008
【図８】
0005135992.tif 000009
【図９】
0005135992.tif 000010
【図１０】
0005135992.tif 000011
【図１１】
0005135992.tif 000012
【図１２】
0005135992.tif 000013
【図１３】
0005135992.tif 000014
【図１４】
0005135992.tif 000015
【図１５】
0005135992.tif 000016
【図１６】
0005135992.tif 000017
【図１７】
0005135992.tif 000018
【図１８】
0005135992.tif 000019
【図１９】
0005135992.tif 000020