(57)【特許請求の範囲】
【請求項１】
主面がオフ角を有する六方晶シリコンカーバイドからなり、第１導電型の半導体基板と、該半導体基板の一面上に形成され、該半導体基板より不純物濃度が低いシリコンカーバイドからなる第１導電型のエピタキシャル成長層と、該エピタキシャル成長層上に形成され、該エピタキシャル成長層よりも不純物濃度が高い第２導電型層と、素子周辺に形成され、素子耐圧を確保するガードリングと、前記第２導電型層上に設けられ、該第２導電型層とオーミックコンタクトするオーミック電極と、前記半導体基板の他面に形成される基板側電極とを有するＰＩＮダイオードを含む半導体装置において、
前記オーミック電極が前記第２導電型層の露出面の一部に設けられると共に、前記半導体基板の法線に対して＜０００１＞軸が傾いた側の該オーミック電極と前記ガードリングとの距離（Ｌ１）における前記第２導電型層の抵抗が、前記＜０００１＞軸が傾いた側と反対側の前記オーミック電極と前記ガードリングとの距離（Ｌ２）における前記第２導電型層の抵抗より大きいことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記＜０００１＞軸が傾いた側の前記オーミック電極と前記ガードリングとの距離（Ｌ１）が、前記反対側の前記オーミック電極と前記ガードリングとの距離（Ｌ２）より大きくなるように前記オーミック電極が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１または２のいずれかに記載の半導体装置において、前記第２導電型層あるいはさらに前記ガードリングの表面側を凹型形状に除去することにより、前記第２導電型層が凸型形状に形成されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、前記＜０００１＞軸が傾いた側の前記凹型形状の深さが、前記反対側の凹型形状の深さより深いことを特徴とする半導体装置。
【請求項５】
請求項１ないし４のいずれか１項に記載の半導体装置において、前記＜０００１＞軸が傾いた側の前記第２導電型層の少なくとも一部の不純物濃度が、前記反対側の前記第２導電型層の不純物濃度より低いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インパットダイオードなどのように、なだれ降伏を利用したＰＩＮダイオードを含む半導体装置に関する。さらに詳しくは、オフ角を有するシリコンカーバイド（以下、ＳｉＣともいう）を用いてエピタキシャル成長層の結晶性を向上させながら、耐圧を向上させ、より多くのアバランシェ電流を流すことができるＰＩＮダイオードを含む半導体装置に関する。
【背景技術】
【０００２】
インパットダイオードは、なだれ降伏によるキャリアの発生と、そのキャリアが半導体層を走行する時間を利用してマイクロ波を発生する固体マイクロ波源であり、半導体固体素子の中では、高周波で比較的大きな出力電力が得られることで知られている。このような高周波用の固体素子の半導体材料として、従来用いられていたシリコン（Ｓｉ）やガリウムヒ素（ＧａＡｓ）に代えて、４Ｈ−ＳｉＣが注目を集めている。すなわち、ＳｉＣは、絶縁破壊電界がＳｉの約１０倍で、熱伝導率もＳｉの約３倍であり、さらに電子の飽和速度がＳｉの約２倍と大きいため、高周波、高出力の半導体デバイスに適しているからである。
【０００３】
このような４Ｈ−ＳｉＣを用いた従来のＰＩＮダイオードの断面構造として、図５に示されるような構造が知られている（たとえば特許文献１参照）。図５において、ｎ+型ＳｉＣ基板１上に、Ｉ層としてｎ-型ＳｉＣ層２が形成され、さらに、ｎ-型ＳｉＣ層２上にはｐ+型ＳｉＣ層３が形成されている。このｐ+型ＳｉＣ層３の表面には、電気的接触を得るためのオーミック電極４ａおよび配線のボンディングのためのパッド電極（第１の電極）４ｂが形成され、ｎ+型ＳｉＣ基板１のエピタキシャル成長された面と反対面（裏面）には、オーミック電極５ａとパッケージなどへの固定に用いるための固着用電極５ｂからなる基板側の電極（第２の電極）５が形成されている。そして、このような素子では、半導体層の端面や表面でのｐｎ接合終端部で電界が集中して破壊しやすいという性質を有しており、この半導体装置においても、Ｓｉに比べて１０倍の高絶縁破壊電界を示すＳｉＣの特性を半導体装置の動作特性として有効に利用するために、ガードリング６が素子周縁部に設けられている。
【０００４】
さらに、この例では、ｐ+型ＳｉＣ層３の表面の全面に図示しない低抵抗層を形成してから、その中心部にオーミック電極４ａを設けて周縁部のガードリング６と一定間隔（等間隔）を有するように形成することにより、低抵抗層によりガードリング６との境界面への電界集中を緩和して、電極直下にアバランシェ電流を集中させる構造がとられている。なお、ｎ+型ＳｉＣ基板１はｎ-型ＳｉＣ層２などより遥かに厚いが、図５では便宜上薄い層として記載されており、他の図においても同様である。また、半導体層表面での表面電界を緩和する方法としては、エッチングを使ったベベリングやリサーフなどの方法が用いられている。
【０００５】
このようなＰＩＮダイオードに電圧を印加すると、図２に示されるような電流−電圧特性が得られる。電位の基準をｎ+型ＳｉＣ基板１の裏面に設けられる基板側電極５にした場合、順方向特性は、ｐ+型ＳｉＣ層３に正電位を印加した場合に得られ、逆方向特性は、ｐ+型ＳｉＣ層３に負電位を印加した場合に得られる。とくに、逆方向特性においては、一定の電位Ｖｂでブレイクダウン電流が発生する。エッジターミネーション（接合端面における終端電界緩和）の効果が十分に得られている場合には、アバランシェブレイクダウンによるブレイクダウン電流を可逆的に発生させることが可能である。
【０００６】
一方、半導体材料として、このようなＳｉＣを用いる場合、基板主面の法線を、４Ｈ−ＳｉＣの＜０００１＞方向に対して、＜１１−２０＞方向に４度または８度傾くようにオフ角θをもってＳｉＣ基板を切り出すことが、その上にエピタキシャル成長するＳｉＣの結晶性を向上させるのに好ましいことが知られている。このようなオフ角を有するＳｉＣ基板を用いた例として、基板の法線Ｎと＜０００１＞方向および＜１１−２０＞方向との関係は、図６に示される関係にある。なお、図６において、７１はｎ+型ＳｉＣ基板、７２はｎ-型ＳｉＣ層、７３ａ、７３ｂはｐ-型リサーフ層、７４はｎ+型チャネルストッパ層、７５は第１の絶縁膜、７６はショットキー電極、７７はＡｌ電極（第１の電極）、７８は第２の絶縁膜、７９は第２の電極である（たとえば特許文献２参照）。
【０００７】
このＳｉＣは六方晶であるため、破壊電界強度に関して異方性を有しており、＜０００１＞方向（ｃ軸方向）で破壊電界強度が最も高い。そのため、基板主面の法線Ｎが＜０００１＞方向からずれているＳｉＣ基板の場合、オフ角方向（基板法線に対してｃ軸が傾いている方向）の破壊電界強度は、オフ角方向と反対方向の反オフ角方向の破壊電界強度よりも低くなることが知られている（特許文献２の段落００３１参照）。そのため、この特許文献２では、半導体層の表面に設けられるオフ角の方向（ｃ軸が傾いている方向）のリサーフ層７３ａの幅Ｌ１は広く、破壊電界強度が大きい反オフ角方向のリサーフ層７３ｂの幅Ｌ２を狭くして、反オフ角方向の無駄な接合終端領域を減らすことにより、デバイス面積を小さくしてコストダウンを図っている。
【特許文献１】特開２００５−０１９７６８号公報
【特許文献２】特開２００６−１００５９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前述の図５に示されるようなＰＩＮダイオードをインパットダイオードとして高出力化するためには、充分に大きなブレイクダウン電流を発生させる必要がある。しかし、本発明者らが鋭意検討を重ねた結果、図５に示されるように、オーミック電極４ａがｐ+型ＳｉＣ層３の露出面のほぼ中心部に、すなわち、オーミック電極４ａとガードリング６との距離Ｌ１とＬ２とが等しくなるように設けられていると、ほぼ理論的な電圧でアバランシェブレイクダウンが起きるインパットダイオードであるにも拘らず、高出力を得るため、より大きなアバランシェ電流を流すと、同一基板上の全ての素子が、同じ場所、すなわち、オフ角を有する基板のｃ軸が傾いている方向のみで絶縁破壊を生じることが観測された。
【０００９】
このように、ブレイクダウン電流をある程度の大きさまで発生させる場合には、ガードリング６によるエッジターミネーションによってブレイクダウン電圧をＳｉＣの物性値に近づけるだけでは充分ではなく、ブレイクダウン電流の密度を、ブレイクダウン状態で耐圧が低下する領域内において制限する必要があることを見出した。
【００１０】
本発明は、このような状況に鑑みてなされたもので、ダイオードの面内の電流分布をオフ角の方向に応じて意図的に変えることにより、より大きなアバランシェ電流を流すことができるようにしたＰＩＮダイオードを含む半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明による半導体装置は、主面がオフ角を有する六方晶シリコンカーバイドからなり、第１導電型の半導体基板と、該半導体基板の一面上に形成され、該半導体基板より不純物濃度が低いシリコンカーバイドからなる第１導電型のエピタキシャル成長層と、該エピタキシャル成長層上に形成され、該エピタキシャル成長層よりも不純物濃度が高い第２導電型層と、素子周辺に形成され、素子耐圧を確保するガードリングと、前記第２導電型層上に設けられ、該第２導電型層とオーミックコンタクトするオーミック電極と、前記半導体基板の他面に形成される基板側電極とを有するＰＩＮダイオードを含む半導体装置において、前記オーミック電極が前記第２導電型層の露出面の一部に設けられると共に、前記半導体基板の法線に対して＜０００１＞軸が傾いた側の該オーミック電極と前記ガードリングとの距離（Ｌ１）における前記第２導電型層の抵抗が、前記＜０００１＞軸が傾いた側と反対側の前記オーミック電極と前記ガードリングとの距離（Ｌ２）における前記第２導電型層の抵抗よりも大きいことを特徴とする。
【００１２】
前記＜０００１＞軸が傾いた側の前記オーミック電極と前記ガードリングとの距離（Ｌ１）が、前記反対側の前記オーミック電極と前記ガードリングとの距離（Ｌ２）より大きくなるように前記オーミック電極が形成されていることが好ましい。
【００１３】
また、前記第２導電型層あるいはさらに前記ガードリングの表面側を凹型形状に除去することにより、前記第２導電型層が凸型形状に形成されていること、さらには、前記＜０００１＞軸が傾いた側の前記凹型形状の深さが、前記反対側の凹型形状の深さより深いことが好ましい。
【００１４】
また、前記＜０００１＞軸が傾いた側の前記第２導電型層の少なくとも一部の不純物濃度が、前記反対側の前記第２導電型層の不純物濃度より低いことが好ましい。
【００１５】
本明細書において、半導体基板の法線に対して、結晶＜０００１＞方向（以下、ｃ軸ともいう）がずれていることをオフ角を有するといい、たとえば半導体基板主面の法線が、ｃ軸から＜１１−２０＞方向にθだけ傾いているとき、その角度θをオフ角、ｃ軸側をオフ角方向という。また、＜１１−２０＞の−２のような数字の前に付されている「−」の記号は、結晶学上において、数字の上につけるバーを意味し、その記号の後の数字のバーを意味する。
【発明の効果】
【００１６】
本発明によれば、半導体基板の法線に対してオフ角側のオーミック電極端からガードリングとの間の第２導電型層の抵抗が、反オフ角側のオーミック電極端からガードリングとの間の第２導電型層の抵抗より大きくなるように形成されているので、アバランシェ電流を発生させた場合、ｃ軸方向にオフ角を形成したＳｉＣ基板の破壊電界強度の異方性により、オフ角側の破壊電界強度が弱いために、オフ角側の第２導電型層と第１導電型層の界面に、アバランシェ電流が発生する。しかし、オフ角側の抵抗値と反オフ角側の抵抗値を所望の値に設定することで、オフ角側のオーミック電極端からガードリングにかけての電位降下が大きく、反オフ角側の電位降下が小さくなるようにすることができる。そのため、オフ角側で発生するアバランシェ電流の増加率を小さく、反オフ角側のアバランシェ電流の増加率を大きくすることができる。その結果、オフ角側の第２導電型層の抵抗値と反オフ角側の第２導電型層の抵抗値が等しい場合と比較して、アバランシェ電流発生領域を第２導電型層内で均一化することができ、全体として大きなアバランシェ電流を発生することが可能となり、インパットダイオードとして動作させた場合に、より大きな電力を発生することが可能となる。
【発明を実施するための最良の形態】
【００１７】
つぎに、図面を参照しながら本発明の半導体装置について説明する。本発明による半導体装置は、図１に、本発明の第１の実施形態であるインパットダイオードの断面説明図が示されるように、主面がオフ角θを有する六方晶シリコンカーバイド（ＳｉＣ）からなり、第１導電型（図１に示される例ではｎ+型)の半導体基板１の一面上に、半導体基板１より不純物濃度が低いシリコンカーバイド（ＳｉＣ）からなる第１導電型（ｎ-型）のエピタキシャル成長層２が形成され、そのエピタキシャル成長層２上に、エピタキシャル成長層２よりも不純物濃度が高い第２導電型層（ｐ+型層）３が形成され、素子周辺に素子耐圧を確保するガードリング６が形成されている。そして、第２導電型層（ｐ+型層）３上に、その第２導電型層（ｐ+型層）３とオーミックコンタクトするオーミック電極４ａおよびその上にパッド電極４ｂが、半導体基板１の他面に、基板側電極５（オーミック電極５ａと固着用電極５ｂ）とが形成されている。本発明では、ｐ+型層３上に形成されるオーミック電極４ａが、ｐ+型層３の露出面の一部に設けられると共に、半導体基板１の法線Ｎに対して＜０００１＞軸が傾いた側（オフ角方向）のオーミック電極４ａとガードリング６との距離Ｌ１が、反対側のオーミック電極４ａとガードリング６との距離Ｌ２よりも大きくなるようにオーミック電極４ａが形成されている。このように形成することにより、距離Ｌ１に相当する領域の抵抗ｒ１、距離Ｌ２に相当する領域の抵抗ｒ２は、ｒ１＞ｒ２となる。
【００１８】
図１に示される例では、半導体基板１は、ｎ+型であるがｐ+型でもよい。その場合、その上に積層される半導体層の導電型は全て逆になる。本発明では、半導体基板１の主面の法線Ｎがｃ軸に対して角度θだけ＜１１−２０＞方向に傾いている、換言すると結晶のｃ軸方向が基板主面の法線Ｎに対してθだけ傾いた、いわゆるオフ角θを有する４Ｈ−ＳｉＣ基板（以下、ｎ+−ＳｉＣ基板１ともいう）である。このような基板は、インゴットから切り出すときに、ｃ軸に対して、たとえば４度とか、８度というようなオフ角θだけ傾けた位置でウェハに切り出すことにより得られる。このようなオフ角θを有する半導体基板１上にＳｉＣ層をエピタキシャル成長すると、そのＳｉＣ層もオフ角θを有する半導体層となる。
【００１９】
エピタキシャル成長層２は、図１に示されるインパットダイオードの例では、電子の必要な走行時間遅れを生じさせる走行層とするもので、低不純物濃度層（Ｉ層）としてｎ+型ＳｉＣ半導体基板１上にＳｉＣがエピタキシャル成長されている。このエピタキシャル成長層２は、たとえばＸバンド（８〜１３ＧＨｚ）用としては、不純物濃度が０.５×１０17〜２×１０17ｃｍ-3程度で１.５〜３μｍ程度の厚さに、Ｋｕバンド（１３〜１８ＧＨｚ）用としては、不純物濃度が１.５×１０17〜４×１０17ｃｍ-3程度で、０.５〜１.５μｍ程度の厚さに、また、Ｓバンド〜Ｃバンド（２〜８ＧＨｚ）の場合には、不純物濃度が１×１０16〜５×１０16ｃｍ-3程度で、３〜１０μｍ程度の厚さに、それぞれ形成される。
【００２０】
ｐ+型層（第２導電型層）３は、ｐｎ接合でなだれ増倍によって作られた正孔を吸収する層で、図１に示される例ではＳｉＣのエピタキシャル成長層で形成されているが、イオン注入などの不純物の導入により形成されてもよい。このｐ+型層３は、ｎ-型エピタキシャル成長層２よりも不純物濃度が高く形成され、図１に示されるように、バナジウムのイオン注入によるガードリング６を形成する構造では、たとえば不純物濃度が１×１０18〜１×１０21ｃｍ-3程度で、０.２〜０.４μｍ程度の厚さに形成される。
【００２１】
素子の周囲には、このｐ+型層３の表面から、エピタキシャル成長層２とｐ+型層３との界面であるｐｎ接合より深くなるように、たとえばバナジウムイオンをイオン注入することにより、ガードリング６が形成されている。このガードリング６は、素子分離および電界緩和の作用をさせるもので、ガードリング６を形成する領域以外のｐ+型層３の表面を、たとえばレジスト膜などにより被覆し、前述のバナジウムイオンなどのイオン注入により形成される。このイオン注入された領域の結晶は破壊されて、アモルファス状態となり、このＳｉＣのイオン注入層が電界を緩和させる作用をする。このガードリングは、不純物濃度が１×１０21ｃｍ-3以上で、ｐｎ接合を越えるように深く形成する必要があるため、室温で行う場合、たとえば表１に示されるように、注入エネルギーおよびドーズ量を変えて注入深さを変えながら連続的に行うことにより、ｐｎ接合を越える深いところまで、均一にアモルファス化することができる。なお、イオン注入が完了した後に、そのマスクを除去する。
【００２２】
【表１】
0005243815.tif 000002
【００２３】
ｐ+型層３上に設けられるオーミック電極４ａは、たとえばリフトオフ法により、たとえばオーミックコンタクト用のアルミニウムとチタンとをそれぞれ０.０８μｍ程度と０.０２μｍ程度、スパッタリング法または真空蒸着法などにより堆積することにより形成されている。
【００２４】
ｎ+−ＳｉＣ基板１の裏面にも、オーミック電極５ａとして、ニッケルを全面に０.２μｍ程度堆積されている。このオーミック電極４ａ、５ａは、それぞれの金属を堆積した後、たとえば１０００℃で２分程度の熱処理を施すことにより、ｐ側およびｎ側共に接触抵抗が減少し、オーミック特性を得ることができる。そして、それぞれのオーミック電極４ａ、５ａの表面に、パッド電極４ｂまたはパッケージへの実装用の固着電極５ｂとして、それぞれ金膜を堆積することにより、第１の電極（表面側電極）４および第２の電極（基板側電極）５が形成されている。
【００２５】
つぎに本発明により、より多くのアバランシェ電流を得ることができ、高出力のインパットダイオードが得られる理由について説明する。まず、ガードリングという終端構造を採用することにより、ｐｎ接合終端部の電界集中を緩和し、ｐｎ接合に逆バイアスを印加した際に、ＳｉＣの物性が示す電界強度でアバランシェ電流を発生させることが可能となる。しかし、前述のように、オフ角を有するＳｉＣでは、破壊電界強度に異方性を有しており、ガードリングを形成した場合であっても、ｃ軸が傾いている方向で破壊電界強度が弱くなる。そこで本発明では、破壊電界強度が弱い領域の抵抗ｒ１を、破壊電界強度が強い領域の抵抗ｒ２より大きくすることで、アバランシェ電流を発生させた場合のｒ１による電位降下が大きく、ｒ２による電位降下が小さくなる。その結果、ｒ１側のオーミック電極４ａに流れるアバランシェ電流の増加率が小さく、ｒ２側のオーミック電極４ａに流れるアバランシェ電流の増加率が大きくなる。このように第２導電型層に流れるアバランシェ電流量が均一化することで、装置全体として大きなアバランシェ電流を発生させることが可能となる。
【００２６】
具体的に、ｒ１をｒ２より大きくするためには、図１に示すように、オフ角方向のオーミック電極４ａとガードリング６との距離Ｌ１が、反オフ角方向のオーミック電極４ａとガードリング６との距離Ｌ２よりも大きくなるように、オーミック電極４ａを反オフ角方向側にずらして形成すればよい。一例として、オーミック電極４ａの幅が３００μｍ程度、Ｌ１が８０μｍ程度、Ｌ２が２０μｍ程度とすればよい。
【００２７】
図２に本発明のＰＩＮダイオードの電圧−電流特性を示す。図２において、従来構造の
ＰＩＮダイオードは、Ｌ１＝Ｌ２とした。図２に示すように、従来構造では、破壊電界強度の弱いところが存在するため、Ｉ０＝２０００ｍＡで素子が破壊してしまったのに対し、本願発明では、Ｉ１＝４０００ｍＡまでアバランシェ電流を増加させることができた。
【００２８】
図３は、本発明の第２の実施形態であるインパットダイオードの断面説明図である。この例は、オーミック電極４ａが設けられるｐ+型層３が凸型形状に形成されると共に、凸部の端部とガードリング６との距離が、オフ角方向の距離Ｌ３を反オフ角方向の距離Ｌ４よりも大きくし、その凸部上にオーミック電極４ａが形成されている点に特徴がある。その他の部分は、図１に示される第１の実施形態と同じであり、同じ部分には同じ符号を付してその説明を省略する。このような構造にするには、図１に示される例と同様に、ｐ+型層３を形成した後のガードリンク６を形成する前に、凸部上にフォトレジストなどによりマスクを形成し、ドライエッチングなどによりｐ+型層３を選択的にエッチングして凸型形状を形成する。この際、Ｌ１＝Ｌ２としても良い。その後に、図１に示される例と同様に、ガードリング６を形成し、さらに電極４、５なども同様である。
【００２９】
このようなｐ+型層３を凸型の構造にする場合には、Ｌ３がＬ４より大きくすることで、ｒ１がｒ２より大きくなる。またこのｐ+型層３を除去する深さを変え、たとえば、Ｌ３側の深さを深くし、Ｌ４側の深さを浅くして、ｒ１がｒ２より大きくなるようにすることもできる。その場合、Ｌ１＝Ｌ２であっても良い。
【００３０】
図４は、本発明の第３の実施形態であるインパットダイオードを示す断面説明図である。この例は、ｐ+型層３のオフ角方向（Ｌ１側）のガードリング６に近い部分をｐ-型層９にしたものである。このような構造にするには、図１のエピタキシャル成長層２を形成した後に、その上全面にエピタキシャル成長またはイオン注入によりｐ-型層９を形成し、その後にｐ-型層９とする以外の部分にイオン注入を行うことによりｐ+型層３を形成することにより得られる。その他は、図１に示される例と同じで、同じ部分には同じ符号を付してその説明を省略する。
【００３１】
このようにｐ-型層９を挿入する場合には、ｐ-型層９の抵抗が、ｐ+型層３の抵抗よりも大きいために、ｒ１がｒ２より大きくなる。なお、複数回の選択イオン注入、イオン注入マスクを透過する不純物の量を調整する等により、第２導電型層内の反オフ角方向側からオフ角方向側にかけて、不純物濃度が次第に小さくなる構造とすることもできる。またＬ１＝Ｌ２であっても良い。
【００３２】
さらに、図３で説明したようにｐ+型層３を凸型の構造にすることもできる。その場合も、Ｌ１＝Ｌ２であっても良い。
【００３３】
以上本発明について、インパットダイオードの場合について説明したが、インパットダイオード以外にも、リミッタダイオードのようなＰＩＮダイオードにも本発明を適用することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明によるＰＩＮダイオードの一実施形態を示す断面説明図である。
【図２】ＰＩＮダイオードの電圧−電流特性を説明する図である。
【図３】本発明によるＰＩＮダイオードの他の実施形態を示す断面説明図である。
【図４】本発明によるＰＩＮダイオードの他の実施形態を示す断面説明図である。
【図５】従来のＰＩＮダイオードの構造例である。
【図６】従来のオフ角を有するＳｉＣ基板にショットキーダイオードを形成した例の断面説明図である。
【符号の説明】
【００３５】
１    半導体基板（ｎ+型ＳｉＣ基板）
２    エピタキシャル成長層（ｎ-型ＳｉＣ層）
３    第２導電型層（ｐ+型層）
４    表面側電極
４ａ  オーミック電極
５    基板側電極
６    ガードリング
９    ｐ-型層
Ｎ    基板の法線
【図１】
0005243815.tif 000003
【図２】
0005243815.tif 000004
【図３】
0005243815.tif 000005
【図４】
0005243815.tif 000006
【図５】
0005243815.tif 000007
【図６】
0005243815.tif 000008