(57)【特許請求の範囲】
【請求項１】
ワードラインに印加される信号に応じて動作し、ビットライン及びプレートラインの間に接続された一つのトランジスタおよびキャパシタを含むメインメモリセルと、
参照ワードラインに印加される信号に応じて動作し、前記ビットラインとノードとの間に接続された第１トランジスタ、参照等化コントロール信号に応じて動作し、前記ノードと接地端子との間に接続された第２トランジスタ、前記ノードと参照プレートラインとの間に接続された多数のキャパシタを含む参照メモリセルとを含み、
前記第１トランジスタは、前記ノードを初期化するために前記ノードと前記接地端子が連結される間ターンオフされる不揮発性強誘電体メモリ装置の駆動方法であって、一動作サイクルのアクティブ区間で、前記ワードライン及び前記参照ワードラインをハイレベルに１次活性化させる段階と、
前記ワードライン及び前記参照ワードラインを不活性化させる段階と、
前記ワードラインが不活性化された後に、前記センスアンプを活性化させる段階と、前記アクティブ区間の間、前記センスアンプが活性化されている状態で、前記ワードラインをハイレベルに２次活性化又は３次活性化させる段階と、
前記ワードラインの２次活性化又は３次活性化区間と少なくとも一時点で一致するように、前記プレートラインに少なくとも一回以上のハイレベルの電圧を印加する段階と、
チップイネーブル信号をローレベルからハイレベルへ遷移させて、プリチャージを行う段階と、
を順次行うことを特徴とする不揮発性強誘電体メモリ装置の駆動方法。
【請求項２】
前記センスアンプが活性化された状態で、前記カラム選択部を活性化させることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項３】
前記アクティブ区間で、前記ワードラインが１次活性化されて２次活性化される前の区間の間に、ビットライン等化信号及び参照ビットライン等化信号を不活性化させる段階を行うことを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項４】
前記アクティブ区間は、チップイネーブル信号がローレベルへ遷移されたときに始まることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項５】
前記参照メモリセルに接続された前記参照プレートラインは、前記ワードラインが１次活性化される前のアクティブ区間でのみ不活性化されることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項６】
前記不揮発性強誘電体メモリ装置へのデータ書き込み動作である場合には、前記アクテ
ィブ区間の間に、前記書き込みイネーブル信号がローレベルを示すようにする段階を行うことを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項７】
前記不揮発性強誘電体メモリ装置へのデータ読み出し動作である場合には、前記アクティブ区間の間に、前記書き込みイネーブル信号がハイレベルを示すようにする段階を行うことを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項８】
前記参照メモリセルに接続された前記参照ワードラインは、前記ワードラインが１次活性化されたときにのみ活性化されることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項９】
それぞれ一つのキャパシタを含む複数のメインメモリセルと、参照ワードラインに印加される信号に応じて動作し、ビットラインとノードとの間に接続された第１トランジスタと、
参照等化コントロール信号に応じて動作し、前記ノードと接地端子との間に接続された第２トランジスタと、
前記ノードと参照プレートラインとの間に接続された多数のキャパシタを含む少なくとも一つの参照メモリセルと、
カラム選択部とを備える複数のサブメモリセルアレイを有し、前記サブメモリセルアレイの参照メモリセルは、隣り合うサブメモリセルアレイのメインメモリセルと共に動作し、前記メインメモリセル及び参照メモリセルは、ビットライン、ワードライン又は参照ワードライン、及び、プレートライン又は参照プレートラインの間に、一つのトランジスタと一つ以上の強誘電体キャパシタを有し、前記ビットラインに接続されたセンスアンプを備えた不揮発性強誘電体メモリ装置の駆動方法であって、
一動作サイクルのアクティブ区間で、前記ワードライン、前記参照ワードライン、前記プレートライン及び前記参照プレートラインをハイレベルに１次活性化させる段階と、
前記ワードライン及び前記参照ワードラインを不活性化させる段階と、
前記ワードラインが不活性化された後に、前記センスアンプを活性化させる段階と、
前記アクティブ区間の間、前記センスアンプが活性化されている状態で、前記メインメモリセルに接続された前記ワードラインをハイレベルに２次活性化させる段階と、
前記ワードラインが２次活性化された状態で、前記プレートラインを不活性化させる段階と、
チップイネーブル信号をハイレベルに遷移させてプリチャージを行う段階と、
を順次行うことを特徴とする不揮発性強誘電体メモリ装置の駆動方法。
【請求項１０】
前記センスアンプが活性化され、前記メインメモリセルに接続された前記ワードラインをハイレベルに２次活性化させる前に、前記カラム選択部を活性化させることを特徴とする請求項９記載の不揮発性強誘電体メモリ装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性強誘電体メモリ装置の駆動方法に関する。
【背景技術】
【０００２】
一般に、不揮発性強誘電体メモリ装置、即ち、ＦＲＡＭ（Ferroelectric Random Access Memory）は、ＤＲＡＭと同程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため、次世代記憶素子として注目を浴びている。
ＦＲＡＭは、ＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して、強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性のため、電界を除去してもデータは保存される。
【０００３】
図８は、一般的な強誘電体のヒステリシスループを示す特性図である。
図８に示すように、電界により誘起された分極が、電界Ｖを除去しても、残留分極又は自発分極の存在によって消滅されず、一定量（ｄ，ａ状態）を維持していることが分かる。不揮発性強誘電体メモリ装置は、前記ｄ，ａ状態をそれぞれ１，０に対応させて、記憶素子に応用したものである。
【０００４】
図９は、従来の不揮発性強誘電体メモリ装置のメインメモリセルを示したものである。
従来の不揮発性強誘電体メモリ装置のメインメモリセルは、図９に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインに一定の間隔を置いてワードラインと同一の方向に形成されるプレートラインＰ／Ｌと、ゲートがワードラインに接続され、ドレインは前記ビットラインに接続されるトランジスタＴ１と、二端子のうち第１端子はトランジスタＴ１のソースに接続され、第２端子は前記プレートラインＰ／Ｌに接続される強誘電体キャパシタＦＣ１とで構成されている。
【０００５】
このように構成された従来の不揮発性強誘電体メモリ装置のデータ入出力動作を、以下に説明する。
図１０は、従来の不揮発性強誘電体メモリ装置におけるデータの書き込み動作を示すタイミング図であり、図１１は、データの読み出し動作を示すタイミング図である。
まず、データの書き込み動作の場合、外部から印加されるチップイネーブル信号ＣＳＢｐａｄがハイからローに活性化され、同時に、書き込みイネーブル信号ＷＥＢｐａｄがハイからローに遷移して、書き込み動作が始まる。次いで、書き込み動作のためのアドレスのデコードが始まると、ワードラインＷ／Ｌに印加されるパルス信号はローからハイに遷移され、メインメモリセルが選択される。
【０００６】
このように、ワードラインＷ／Ｌに印加される信号がハイ状態を維持している間に、プレートラインＰ／Ｌには、順に、所定幅のハイ信号と所定幅のロー信号が印加される。
そして、選択されたメインメモリセルにロジック値「１」又は「０」を書くために、ビットラインＢ／Ｌに、書き込みイネーブル信号ＷＥＢｐａｄに同期したハイ信号又はロー信号を印加する。
例えば、ワードラインＷ／Ｌに印加される信号がハイ状態である期間で、ビットラインＢ／Ｌにハイ信号を印加し、プレートラインＰ／Ｌに印加される信号がローであれば、強誘電体キャパシタＦＣ１にはロジック値「１」が記録される。また、ビットラインＢ／Ｌにロー信号を印加し、プレートラインＰ／Ｌに印加される信号がハイであれば、強誘電体キャパシタＦＣ１にはロジック値「０」が記録される。
【０００７】
このようなデータの書き込み動作によりメインメモリセルに格納されたデータを読み出すための動作は、以下の通りである。
まず、外部からのチップイネーブル信号ＣＳＢｐａｄがハイからローに活性化されると、ワードラインＷ／Ｌが選択される前に、全てのビットラインＢ／Ｌは、等化信号ＥＱによってロー電圧に等しい電位とされる。
【０００８】
そして、各ビットラインＢ／Ｌを不活性化させた後、アドレスをデコードし、該デコードされたアドレスによってワードラインＷ／Ｌのロー信号がハイ信号に遷移され、メインメモリセルが選択される。次いで、選択されたメインメモリセルのプレートラインＰ／Ｌにハイ信号を印加して、強誘電体キャパシタＦＣ１に格納されたロジック値「１」に対応するデータＱｓを破壊させる。もし、強誘電体キャパシタＦＣ１にロジック値「０」が格納されていれば、それに対応するデータＱｎｓは破壊されない。
【０００９】
このように、破壊されたデータＱｓと破壊されていないデータＱｎｓは、前述した図８のヒステリシスループの原理によって異なる値を出力し、センスアンプ（図示せず）は、ロジック値「１」又は「０」をセンシングする。
なお、データＱｓが破壊された場合とは、図８のヒシテリシスループのｄ状態からｆ状態に遷移される場合であり、データＱｎｓが破壊されていない場合とは、ａ状態からｆ状態に遷移される場合である。
従って、一定の時間が経過した後、センスアンプがイネーブルしたときに、データが破壊された場合は、増幅されたロジック値「１」を出力し、データが破壊されていない場合は、ロジック値「０」を出力する。
【００１０】
このように、センスアンプでデータを増幅した後には、特に、破壊されたデータＱｓは元のデータに戻さなければならないので、ワードラインＷ／Ｌにハイ信号を印加した状態で、プレートラインＰ／Ｌをハイからローに不活性化させる。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、上記の従来の不揮発性強誘電体メモリ装置及びその駆動方法には、次のような問題があった。第一に、メインメモリセルへのデータの書き込み動作と読み出し動作に際して、ワードラインＷ／Ｌを、一動作サイクルのアクティブ区間からプリチャージ区間に亘って活性化すべきであるので、メインメモリセルから出る電荷の量を制限し難い。このため、複数のメインメモリセルから成るメモリセルアレイ全体で均一にデータを書き込んだり読み出したりすることが難しい。
第二に、ワードラインＷ／Ｌがハイレベルに活性化されているときにセンスアンプを活性化させるので、メインメモリセルのビットラインＢ／Ｌのキャパシタンスと参照メモリセルのビットラインＢ／Ｌのキャパシタンスとに差が生じる。このため、センシング電圧を低下させて、メインメモリセルのサイズを小形化させるのに限界がある。
【００１２】
本発明は、上記のような問題点を解決するためになされたもので、特に、メモリセルアレイ全体で均一にデータの書き込み動作や読み出し動作を行うことができる不揮発性強誘電体メモリ装置の駆動方法を提供することを目的とする。
また、本発明の他の目的は、センシング電圧を低下させて、メインメモリセルのサイズを小形化することに適した不揮発性強誘電体メモリ装置の駆動方法を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明の不揮発性強誘電体メモリ装置の駆動方法は、ワードラインに印加される信号に応じて動作し、ビットライン及びプレートラインの間に接続された一つのトランジスタおよびキャパシタを含むメインメモリセルと、参照ワードラインに印加される信号に応じて動作し、前記ビットラインとノードとの間に接続された第１トランジスタ、参照等化コントロール信号に応じて動作し、前記ノードと接地端子との間に接続された第２トランジスタ、前記ノードと参照プレートラインとの間に接続された多数のキャパシタを含む参照メモリセルとを含み、前記第１トランジスタは、前記ノードを初期化するために前記ノードと前記接地端子が連結される間ターンオフされる不揮発性強誘電体メモリ装置の駆動方法であって、一動作サイクルのアクティブ区間で、前記ワードライン及び前記参照ワードラインをハイレベルに１次活性化させる段階と、前記ワードライン及び前記参照ワードラインを不活性化させる段階と、前記ワードラインが不活性化された後に、前記センスアンプを活性化させる段階と、前記アクティブ区間の間、前記センスアンプが活性化されている状態で、前記ワードラインをハイレベルに２次活性化又は３次活性化させる段階と、前記ワードラインの２次活性化又は３次活性化区間と少なくとも一時点で一致するように、前記プレートラインに少なくとも一回以上のハイレベルの電圧を印加する段階と、チップイネーブル信号をローレベルからハイレベルへ遷移させて、プリチャージを行う段階と、を順次行うこととする。
また、前記センスアンプが活性化された状態で、前記カラム選択部を活性化させることとする。
そして、前記アクティブ区間で、前記ワードラインが１次活性化されて２次活性化される前の区間の間に、ビットライン等化信号及び参照ビットライン等化信号を不活性化させる段階を行うこととする。
また、前記アクティブ区間は、チップイネーブル信号がローレベルへ遷移されたときに始まることとする。
また、前記参照メモリセルに接続された前記参照プレートラインは、前記ワードラインが１次活性化される前のアクティブ区間でのみ不活性化されることとする。
また、前記不揮発性強誘電体メモリ装置へのデータ書き込み動作である場合には、前記アクティブ区間の間に、前記書き込みイネーブル信号がローレベルを示すようにする段階を行うこととする。
また、前記不揮発性強誘電体メモリ装置へのデータ読み出し動作である場合には、前記アクティブ区間の間に、前記書き込みイネーブル信号がハイレベルを示すようにする段階を行うこととする。
また、前記参照メモリセルに接続された前記参照ワードラインは、前記ワードラインが１次活性化されたときにのみ活性化されることとする。
また、本発明の不揮発性強誘電体メモリ装置の駆動方法は、それぞれ一つのキャパシタを含む複数のメインメモリセルと、参照ワードラインに印加される信号に応じて動作し、ビットラインとノードとの間に接続された第１トランジスタと、参照等化コントロール信号に応じて動作し、前記ノードと接地端子との間に接続された第２トランジスタと、前記ノードと参照プレートラインとの間に接続された多数のキャパシタを含む少なくとも一つの参照メモリセルと、カラム選択部とを備える複数のサブメモリセルアレイを有し、前記サブメモリセルアレイの参照メモリセルは、隣り合うサブメモリセルアレイのメインメモリセルと共に動作し、前記メインメモリセル及び参照メモリセルは、ビットライン、ワードライン又は参照ワードライン、及び、プレートライン又は参照プレートラインの間に、一つのトランジスタと一つ以上の強誘電体キャパシタを有し、前記ビットラインに接続されたセンスアンプを備えた不揮発性強誘電体メモリ装置の駆動方法であって、一動作サイクルのアクティブ区間で、前記ワードライン、前記参照ワードライン、前記プレートライン及び前記参照プレートラインをハイレベルに１次活性化させる段階と、前記ワードライン及び前記参照ワードラインを不活性化させる段階と、前記ワードラインが不活性化された後に、前記センスアンプを活性化させる段階と、前記アクティブ区間の間、前記センスアンプが活性化されている状態で、前記メインメモリセルに接続された前記ワードラインをハイレベルに２次活性化させる段階と、前記ワードラインが２次活性化された状態で、前記プレートラインを不活性化させる段階と、チップイネーブル信号をハイレベルに遷移させてプリチャージを行う段階と、を順次行うこととする。
そして、前記センスアンプが活性化され、前記メインメモリセルに接続された前記ワードラインをハイレベルに２次活性化させる前に、前記カラム選択部を活性化させることとする。
【発明の効果】
【００１４】
本発明の不揮発性強誘電体メモリ装置の駆動方法には、次のような効果がある。
第一に、一動作サイクルのうちのアクティブ区間で、ワードラインを二回以上に分けてハイレベルに活性化させるとき、ワードラインの一回目の活性化時の区間幅を制限して動作させることにより、メインメモリセルからの電荷量を制限できることから、メインメモリセルの位置にかかわらず、全てのメインメモリセルに対して均一にデータを書き込んだり読み出したりすることができる。
第二に、一回目の活性化が行われたワードラインをローレベルに不活性化させた後に、センスアンプをハイレベルに活性化させるので、センスアンプにおけるビットラインと参照ビットラインのＲＣローディング条件を同じにできることから、最小センシング電圧を大幅に低下させることができる。これにより、メインメモリセルのサイズを小形化することができ、チップ全体のサイズを小形化することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の不揮発性強誘電体メモリ装置の駆動方法を適用するための不揮発性強誘電体メモリ装置を示す構成図。
【図２】図１の不揮発性強誘電体メモリ装置のメインメモリセルを示す構成図。
【図３】図１の不揮発性強誘電体メモリ装置の参照メモリセルを示す構成図。
【図４】図１の不揮発性強誘電体メモリ装置のカラム選択部を示す構成図。
【図５】図１の不揮発性強誘電体メモリ装置のセンスアンプを示す構成図。
【図６】本発明の不揮発性強誘電体メモリ装置の駆動方法の実施形態によるデータ書き込み動作を示すタイミング図。
【図７】本発明の不揮発性強誘電体メモリ装置の駆動方法の実施形態によるデータ読み出し動作を示すタイミング図。
【図８】一般的な強誘電体のヒステリシスループ特性図。
【図９】従来の不揮発性強誘電体メモリ装置のメインメモリセルを示す構成図。
【図１０】従来の不揮発性強誘電体メモリ装置によるデータ書き込み動作を示すタイミング図。
【図１１】従来の不揮発性強誘電体メモリ装置によるデータ読み出し動作を示すタイミング図。
【発明を実施するための形態】
【００１６】
以下、添付の図面を参照して、本発明の不揮発性強誘電体メモリ装置の駆動方法を説明する。
【００１７】
図１は、本発明の不揮発性強誘電体メモリ装置の駆動方法の実施形態を適用するための不揮発性強誘電体メモリ装置を示す構成図であり、図２は、図１の不揮発性強誘電体メモリ装置のメインメモリセルＭＣを示す構成図である。
【００１８】
不揮発性強誘電体メモリ装置は、複数のサブメモリセルアレイを備えて構成され、そのうちの上下に隣接した上部サブメモリセルアレイｓｕｂ＿Ｔと下部サブメモリセルアレイｓｕｂ＿Ｂの間にはセンスアンプＳ／Ａが構成される。
【００１９】
上部サブメモリセルアレイＴｏｐ＿Ｂ／Ｌと下部サブメモリセルアレイＢｏｔ＿Ｂ／Ｌは、ビットラインＴｏｐ＿Ｂ／Ｌ又はビットラインＢｏｔ＿Ｂ／Ｌと、各ビットラインＴｏｐ＿Ｂ／Ｌ，Ｂｏｔ＿Ｂ／Ｌにそれぞれ接続された複数のメインメモリセルＭＣと、各ビットラインＴｏｐ＿Ｂ／Ｌ，Ｂｏｔ＿Ｂ／Ｌにそれぞれ接続された参照メモリセルＲＣと、データバスｉｏと各ビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌとの間にそれぞれ接続されたカラム選択部Ｃ／Ｓとから構成される。
このとき、センスアンプＳ／Ａを中心に、上部サブメモリセルアレイｓｕｂ＿Ｔ内の参照メモリセルＲＣは、下部サブメモリセルアレイｓｕｂ＿Ｂ内のメインメモリセルＭＣと同時にアクセスされる。
反対に、下部サブメモリセルアレイｓｕｂ＿Ｂ内の参照メモリセルＲＣは、上部サブメモリセルアレイｓｕｂ＿Ｔ内のメインメモリセルＭＣと同時にアクセスされる。
【００２０】
前記カラム選択部Ｃ／Ｓは、具体的には後述するように、第１、第２出力信号ＹＳＥＬ＜ｎ＞、ＹＳＥＬ＜ｎ＋１＞を用いて、カラム選択部Ｃ／Ｓ内のビットラインを選択的に活性化させる。即ち、前記カラム選択部Ｃ／Ｓに入力する第１、第２出力信号ＹＳＥＬ＜ｎ＞、ＹＳＥＬ＜ｎ＋１＞がハイレベルであれば、該カラム選択部Ｃ／Ｓ内のビットラインとデータバスｉｏとが接続され、データ伝達が行われるようになる。
【００２１】
ここで、メインメモリセルＭＣの構成は、図２に示すものであるが、これは、図９に示すものと同一である。即ち、メインメモリセルＭＣは、図２に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインＢ／Ｌと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインＷ／Ｌに一定の間隔を置いてワードラインＷ／Ｌと同一の方向に形成されるプレートラインＰ／Ｌと、ゲートがワードラインＷ／Ｌに接続され、ドレインはビットラインＢ／Ｌに接続されるトランジスタＴ１と、二端子のうち第１端子はトランジスタＴ１のソースに接続され、第２端子は前記プレートラインＰ／Ｌに接続される強誘電体キャパシタＦＣ１とで構成されている。尚、前記ビットラインＢ／Ｌは、図１のビットラインＴｏｐ＿Ｂ／Ｌ又はビットラインＢｏｔ＿Ｂ／Ｌのいずれかに相当するものである。
また、前記参照メモリセルＲＣは、図３に示すように構成される。
【００２２】
図３は、図１の不揮発性強誘電体メモリ装置の参照メモリセルＲＣを示す構成図である。
参照メモリセルＲＣは、図３に示すように、一方向に形成されたビットラインＢ／Ｌと、そのビットラインＢ／Ｌを横切る方向に形成された参照ワードラインＲＥＦ＿Ｗ／Ｌと、前記参照ワードラインＲＥＦ＿Ｗ／Ｌの信号に従って制御され、強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，・・・に格納された参照電圧を選択的に前記ビットラインＢ／Ｌへ伝達するスイッチング部５１と、前記強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，・・・と接続された前記スイッチング部５１の入力端の電圧レベルを選択的に初期化させるレベル初期化部５２と、前記スイッチング部５１の入力端に並列的に接続される複数の強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，・・・とを含んで構成されている。尚、前記ビットラインＢ／Ｌは、図１のビットラインＴｏｐ＿Ｂ／Ｌ又はビットラインＢｏｔ＿Ｂ／Ｌのいずれかに相当するものである。
【００２３】
ここで、前記スイッチング部５１は、ゲートが前記参照ワードラインＲＥＦ＿Ｗ／Ｌに接続され、ドレインは前記ビットラインＢ／Ｌに接続され、ソースはストレージノードＳＮに接続されるＮＭＯＳトランジスタ（以下「第１トランジスタＴ１」という）から構成する。
【００２４】
前記レベル初期化部５２は、参照メモリセルＲＣのストレージノードＳＮを初期化させるためのコントロール信号である参照メモリセル等化コントロール信号ＲＥＦ＿ＥＱによって制御され、前記第１トランジスタＴ１のソースと接地電圧端Ｖｓｓの間に接続されたＮＭＯＳトランジスタ（以下「第２トランジスタＴ２」という）から構成する。
【００２５】
前記複数の強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，・・・は、第１、第２電極とその間に形成された強誘電体物質から構成される。各強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，・・・の第１電極は、前記第１トランジスタＴ１のソースと接続され、第２電極は、参照プレートラインＲＥＦ＿Ｐ／Ｌに接続される。
ここで、前記複数の強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，・・・は、参照メモリセルＲＣのキャパシタサイズに従ってその数が決定される。
即ち、参照メモリセルＲＣのキャパシタサイズに従って強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，・・・の数を自由に調整することができる。そして、前記ストレージノードＳＮは、複数の強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，・・・の第１端子と並列的に接続されている。
【００２６】
前記参照メモリセル等化コントロール信号ＲＥＦ＿ＥＱは、前記ストレージノードＳＮを接地電圧レベルに初期化させる。即ち、参照メモリセル等化コントロール信号ＲＥＦ＿ＥＱがハイレベルであれば、前記第２トランジスタＴ２がターンオンされ、ストレージノードＳＮを接地電圧レベルにする。
【００２７】
上記構成を有する参照メモリセルＲＣの動作原理について、以下に説明する。
【００２８】
図８に示すヒステリシスループのデータＱｓは、図３に示す強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，・・・のスイッチング電荷を示すものであり、図８のデータＱｎｓは、強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，・・・の非スイッチング電荷を示すものである。本発明の参照メモリセルＲＣは、データＱｎｓを用いている。
即ち、一動作サイクル内で、参照ワードラインＲＥＦ＿Ｗ／Ｌは、参照プレートラインＲＥＦ＿Ｐ／Ｌと共にハイレベルに遷移される。従って、図３のビットラインＢ／Ｌには、データＱｎｓ×強誘電体キャパシタＦＣの電荷が供給される。
このとき、センスアンプＳ／Ａが動作する前に、参照ワードラインＲＥＦ＿Ｗ／Ｌを再びローレベルへ遷移させ、ビットラインＢ／Ｌの電圧が参照メモリセルＲＣに影響を与えないようにする。
【００２９】
一方、参照プレートラインＲＥＦ＿Ｐ／Ｌは、ハイレベル状態を保持してから前記参照ワードラインＲＥＦ＿Ｗ／Ｌが十分にローレベルに安定化されて始めてローレベルに遷移される。
このように、非スイッチング電荷であるデータＱｎｓを用いるため、プリチャージ区間の間には、別のデータ再格納動作が必要とされない。従って、参照ワードラインＲＥＦ＿Ｗ／Ｌは、それ以上、ハイレベルとする必要がなくなる。
【００３０】
参照ワードラインＲＥＦ＿Ｗ／Ｌの電圧レベルは、ストレージノードＳＮの初期の電圧レベルに影響を受けるので、ストレージノードＳＮの電圧レベルの安定化のためには、図３の第２トランジスタＴ２を用い、参照メモリセル等化コントロール信号ＲＥＦ＿ＥＱを用いてストレージノードＳＮを接地電圧レベルに初期化させる。従って、ストレージノードＳＮの初期の電圧レベルが接地電圧を保持するようになるので、参照メモリセルＲＣの電圧レベルを安定化させることができる。
また、カラム選択部ＣＳは、図４に示すような構成を有する。
【００３１】
図４は、図１の不揮発性強誘電体メモリ装置のカラム選択部Ｃ／Ｓを示す構成図である。
カラム選択部Ｃ／Ｓは、一例として、図４に示すように、データバスｉｏ＜ｍ＞（ｍは、任意の数で、０≦ｍ≦７の整数）のデータを、ビットラインＢｌ＜ｘ＞やビットラインＢｌ＜ｘ＋１＞（ｘは、任意の数で、０≦ｘ≦１４の整数）へ伝達するように、カラムデコーダ（図示せず）からの第１、第２出力信号ＹＳＥＬ＜ｎ＞、ＹＳＥＬ＜ｎ＋１＞をそれぞれ受けてスイッチング動作する二つのＮＭＯＳトランジスタを基本単位として構成されている。
カラム選択部Ｃ／Ｓ全体は、前記構成が繰り返して配列されて構成される。
【００３２】
即ち、前記第１出力信号ＹＳＥＬ＜ｎ＞の制御を受けるＮＭＯＳトランジスタは、一番目又は奇数番目のビットラインＢｌ０、Ｂｌ２、・・・毎に配置され、前記第２出力信号ＹＳＥＬ＜ｎ＋１＞の制御を受けるＮＭＯＳトランジスタは、二番目又は偶数番目のビットラインＢｌ１、Ｂｌ３、・・・毎に配置され、互いに一ビットラインＢｌおきに一つずつ配置される。
【００３３】
次に、センスアンプＳ／Ａの構成は、図５に示す通りである。
図５は、図１の不揮発性強誘電体メモリ装置のセンスアンプＳ／Ａを示す構成図である。
センスアンプＳ／Ａは、図５に示すように、ＳＥＰ信号とセンスアンプイネーブル信号ＳＥＮが印加されて動作する第１、第２ＮＭＯＳトランジスタを備え、その間に、二つのＣＭＯＳトランジスタ（ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが直列接続されたもの）が並列接続され、ラッチ型を成している。
【００３４】
そして、各ＣＭＯＳトランジスタの出力端には、ビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌがそれぞれ接続されている。
また、ビットラインＴｏｐ＿Ｂ／ＬとビットラインＢｏｔ＿Ｂ／Ｌとの間、ビットラインＴｏｐ＿Ｂ／Ｌと接地電圧端との間、及び、ビットラインＢｏｔ＿Ｂ／Ｌと接地電圧端との間に、それぞれビットライン等化信号ＥＱを受けて、ビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌの電圧レベルを均等にするためのＮＭＯＳトランジスタがそれぞれ形成される。
前記のように、センスアンプＳ／Ａはラッチ型であり、ビットライン等化信号ＥＱによって、ビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌはローレベルに等しくなる。
尚、ＳＥＰ信号はセンスアンプイネーブル信号ＳＥＮと逆位相の波形であって、ビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／ＬにメインメモリセルＭＣと参照メモリセルＲＣのデータが十分に伝達されたとき、センスアンプイネーブル信号ＳＥＮはハイに、ＳＥＰ信号はローに、同時に活性化させて、センシング動作を開始する。
【００３５】
次に、上記のような構成を有する不揮発性強誘電体メモリ装置に適用した本発明の駆動方法の実施形態について説明する。
【００３６】
図６は、図１の不揮発性強誘電体メモリ装置に適用させた本発明の駆動方法の実施形態によるデータ書き込み動作を示すタイミング図であり、図７は、図１の不揮発性強誘電体メモリ装置に適用させた本発明の駆動方法の実施形態によるデータ読み出し動作を示すタイミング図である。
データの書き込み／読み出し動作のための一動作サイクルは、アクティブ区間とプリチャージ区間とからなる。即ち、一動作サイクルは、チップイネーブル信号ＣＳＢｐａｄがローレベルに遷移されて、アクティブ区間が始まった後、プリチャージ区間を経て完了となる。
【００３７】
本発明は、一動作サイクルのうちのアクティブ区間の間に、ワードラインＷ／Ｌを二回以上に分けてハイレベルに活性化させ、ワードラインＷ／Ｌが最初のハイレベルがオフされた後、即ち、ローレベルに不活性化された後に、センスアンプＳ／Ａを活性化させて、メインメモリセルＭＣに対するデータの読み出し動作と書き込み動作を行うものである。
そして、メインメモリセルＭＣのワードラインＷ／Ｌを二回以上に分けてハイレベルに活性化させるとき、最初のハイレベルの活性化時には、メインメモリセルＭＣのデータを読み出し、二回目及びそれ以後のハイレベルの活性化時には、メインメモリセルＭＣのデータを再格納するか、又は、新たなデータを書き込む。
【００３８】
まず、図６と図７の波形図を見ると、データの書き込み動作と読み出し動作の波形が、ほぼ同一であることが分かる。
しかし、図６は、書き込みイネーブル信号ＷＥＢｐａｄによって書き込み動作を行うときに、外部のデータがデータ入力パッド（図示せず）を介してビットラインＢ／Ｌに強制的に入力される場合を示し、図７は、センスアンプＳ／Ａの増幅データが外部のデータ入出力パッド（図示せず）へ伝達される場合を示す。
【００３９】
以下、図６と図７に示す波形図を参照して、本発明の不揮発性強誘電体メモリ装置の駆動方法の実施形態によるデータの書き込み動作及び読み出し動作について、詳細に説明する。
【００４０】
本発明の不揮発性強誘電体メモリ装置の駆動方法の実施形態では、ワードラインＷ／Ｌが、二回、ハイレベルに活性化されるとき、プレートラインＰ／Ｌが、一回、ハイレベルの状態を有するようにするものである。
まず、図６に示すように、アクティブ区間のうちのＡ区間の間、外部からチップイネーブル信号ＣＳＢｐａｄをハイレベルからローレベルに遷移させ、アクティブ区間が始まるようにすると共に、書き込みイネーブル信号ＷＥＢｐａｄがローレベルを示すようにする。このとき、参照ワードラインＲＥＦ＿Ｗ／Ｌはローレベルを維持しており、参照プレートラインＲＥＦ＿Ｐ／Ｌはハイレベルからローレベルへ遷移される。
【００４１】
次いで、アドレスデコーディングが始まると、Ｂ区間の間、該ワードラインＷ／Ｌ、プレートラインＰ／Ｌ、参照ワードラインＲＥＦ＿Ｗ／Ｌ、参照プレートラインＲＥＦ＿Ｐ／Ｌがハイレベルに活性化されて、メインメモリセルＭＣのデータと参照メモリセルＲＣのデータがそれぞれのビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌへ伝達されるようになる。
【００４２】
ここで、前記メインメモリセルＭＣのデータと参照メモリセルＲＣのデータが伝達されるビットラインは同一ビットラインではない。即ち、上述したように、複数のサブメモリセルアレイのうち、センスアンプＳ／Ａを中心に、上部サブメモリセルアレイｓｕｂ＿Ｔ内のメインメモリセルＭＣは、下部サブメモリセルアレイｓｕｂ＿Ｂ内の参照メモリセルＲＣと共に動作するため、上部サブメモリセルアレイｓｕｂ＿Ｔ内のメインメモリセルＭＣのデータは、上部サブメモリセルアレイｓｕｂ＿Ｔ内のビットラインＴｏｐ＿Ｂ／Ｌへ伝達され、参照メモリセルＲＣのデータは、下部サブメモリセルアレイｓｕｂ＿Ｂ内のビットラインＢｏｔ＿Ｂ／Ｌへ伝達される。また、下部サブメモリセルアレイｓｕｂ＿Ｂ内のメインメモリセルＭＣは、上部サブメモリセルアレイｓｕｂ＿Ｔ内の参照メモリセルＲＣと共に動作するため、下部サブメモリセルアレイｓｕｂ＿Ｂ内のメインメモリセルＭＣのデータは、下部サブメモリセルアレイｓｕｂ＿Ｂ内のビットラインＢｏｔ＿Ｂ／Ｌへ伝達され、参照メモリセルＲＣのデータは、上部サブメモリセルアレイｓｕｂ＿Ｔ内のビットラインＴｏｐ＿Ｂ／Ｌへ伝達される。
【００４３】
このように、前記メインメモリセルＭＣ及び参照メモリセルＲＣのデータがそれぞれのビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌへ伝達され、前記メインメモリセルＭＣと参照メモリセルＲＣのデータが十分にビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌへ伝達されたならば、Ｂ区間の終わりで、ワードラインＷ／Ｌと参照ワードラインＲＥＦ＿Ｗ／Ｌをローレベルに遷移させ、ビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／ＬとメインメモリセルＭＣ及び参照メモリセルＲＣとを分離する。
従って、メインメモリセルＭＣと参照メモリセルＲＣの強誘電体キャパシタＦＣの電荷容量の差によるビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌの負荷を除去することができる。このようなビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌの負荷除去は、センスアンプＳ／Ａのセンシングマージンを向上させる。
【００４４】
次いで、図６に示すように、ワードラインＷ／Ｌ及び参照ワードラインＲＥＦ＿Ｗ／Ｌを、Ｃ区間の間でローレベルに遷移させ、センスアンプＳ／Ａの活性化信号のセンスアンプイネーブル信号ＳＥＮを、Ｄ区間でハイレベルに活性化させることにより、ビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌのデータを増幅する。
プレートラインＰ／Ｌは、Ｂ区間からＦ区間（ワードラインＷ／Ｌが最初のハイレベルを示すときから二回目のハイレベルを示す区間）の間、ハイレベルを維持し、その後、ローレベルに遷移する。
参照プレートラインＲＥＦ＿Ｐ／Ｌは、Ｂ区間から続けてハイレベルを維持させる。即ち、アクティブ区間の始まるＡ区間の間のみ、ローレベルに遷移させる。
【００４５】
結局、ワードラインＷ／Ｌが最初のハイレベルからローレベルへ遷移する時点及び参照ワードラインＲＥＦ＿Ｗ／Ｌがハイレベルからローレベルへ遷移する時点で、プレートラインＰ／Ｌと参照プレートラインＲＥＦ＿Ｗ／Ｌは、これらと共に遷移されない。
従って、ワードラインＷ／ＬとプレートラインＰ／Ｌとが同時に遷移される場合に発生する干渉ノイズを未然に防止できる。
【００４６】
その後、センスアンプＳ／Ａの増幅動作が安定になると、カラム選択部Ｃ／Ｓを、Ｅ区間の間ハイレベルに活性化させ、ビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌのデータをデータバスｉｏのデータと交換する。即ち、データバスｉｏのデータが強制的にビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌへ伝達される。
また、ワードラインＷ／Ｌと参照ワードラインＲＥＦ＿Ｗ／Ｌがハイレベルに遷移するＢ区間の間に、ビットライン等化信号ＥＱと参照ビットライン等化信号ＲＥＦ＿ＥＱをローレベルへ遷移させる。
【００４７】
また、アクティブ区間のＦ，Ｇ区間の間、ワードラインＷ／Ｌが二回目のハイレベルに遷移する場合、センスアンプＳ／Ａは続けて活性化されているので、ビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌは、続けて増幅されたデータや再び書き込まれたデータを保持し続けるようになる。
従って、Ｂ区間の間、破壊されていたメインメモリセルＭＣのロジック値「１」のデータを、Ｇ区間の間に再格納するか、又は、書き込むことができるようになる。
また、ワードラインＷ／ＬとプレートラインＰ／ＬとがハイレベルであるＦ区間の間に、Ｂ区間の間破壊されていたメインメモリセルＭＣのロジック値「０」のデータが書き込まれる。
そして、Ｇ区間の間に再格納動作が終わると、チップイネーブル信号ＣＳＢｐａｄがハイレベルへ遷移され、プリチャージ区間（Ｈ区間）が始まる。
このプリチャージ区間（Ｈ区間）の間に、ビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌと参照メモリセルＲＣのストレージノードＳＮの電圧をグラウンドレベルに初期化させ、次の動作サイクルが始まるように待機する。
【００４８】
尚、図７に示すデータ読み出し動作時のタイミング図の各波形は、データ書き込み動作時の各波形と、ほぼ同一である。但し、データ書き込み動作は、外部のデータがデータ入力パッド（図示せず）を介してビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌに強制的に伝達されるものであり、データ読み出し動作は、センスアンプＳ／Ａの増幅データが外部のデータ入出力パッド（図示せず）へ伝達されるもの、即ち、ビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌへ伝達されたセンスアンプＳ／Ａの増幅データがデータバスｉｏへ伝達されるものであるという点で違いがある。
尚、データ読み出し動作時は、アクティブ区間の間、書き込みイネーブル信号ＷＥＢｐａｄがハイレベルを示す。
【符号の説明】
【００４９】
ｓｕｂ＿Ｔ：上部サブメモリセルアレイ
ｓｕｂ＿Ｂ：下部サブメモリセルアレイ
ＭＣ：メインメモリセル
ＲＣ：参照メモリセル
Ｃ／Ｓ：カラム選択部
Ｓ／Ａ：センスアンプ
Ｔｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌ、：ビットライン
Ｔｏｐ＿Ｂ／Ｌｎ、Ｔｏｐ＿Ｂ／Ｌｎ＋１、Ｂｏｔ＿Ｂ／Ｌｎ、Ｂｏｔ＿Ｂ／Ｌｎ＋１：ビットライン
ｉｏ：データバス
Ｍ／Ａ：メインアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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