(57)【特許請求の範囲】
【請求項１】
コイルと出力スイッチ素子をＮ個（ただしＮ≧２）の同期整流素子で共有し、前記出力スイッチ素子に同期して駆動する前記同期整流素子を順次切り換えながら、前記コイルに蓄積された電気エネルギを分配して出力することにより、一の入力電圧からＮ系統の出力電圧を生成するスイッチング電源装置であって、
前記出力スイッチ素子と前記Ｎ個の同期整流素子のスイッチング制御手段として、
前記Ｎ系統の出力電圧を帰還制御することで生成されるＮ系統のデューティ信号のいずれか一を所定の周期毎に選択して基準デューティ信号を生成するデューティ選択回路と、
前記基準デューティ信号に基づいて前記出力スイッチ素子に供給する第１制御信号と前記Ｎ個の同期整流素子に供給するＮ系統の第２制御信号を生成する制御信号生成回路と、
を有して成り、
前記制御信号生成回路は、前記基準デューティ信号に基づいて、前記出力スイッチ素子と前記Ｎ個の同期整流素子の同時オフ期間を設けるように、第１制御信号及び第２制御信号を生成し、
前記制御信号生成回路は、前記基準デューティ信号の立上がりタイミングを遅延させて第１遅延信号を生成し、これを第１制御信号として出力する第１遅延部と、前記基準デューティ信号の立下がりタイミングを遅延させて第２遅延信号を生成する第２遅延部と、前記所定の周期毎に第２遅延信号を前記Ｎ系統の第２制御信号のいずれか一として選択する出力選択部と、を有して成ることを特徴とするスイッチング電源装置。
【請求項２】
前記デューティ選択回路は、前記Ｎ系統のデューティ信号のうち、デューティが大きいものほど、その選択頻度を高めるように制御されることを特徴とする請求項１に記載のスイッチング電源装置。
【請求項３】
コイルと出力スイッチ素子をＮ個（ただしＮ≧２）の同期整流素子で共有し、前記出力スイッチ素子に同期して駆動する前記同期整流素子を順次切り換えながら、前記コイルに蓄積された電気エネルギを分配して出力することにより、一の入力電圧からＮ系統の出力電圧を生成するスイッチング電源装置であって、
前記出力スイッチ素子と前記Ｎ個の同期整流素子のスイッチング制御手段として、
前記Ｎ系統の出力電圧を帰還制御することで生成されるＮ系統のデューティ信号のいずれか一を所定の周期毎に選択して基準デューティ信号を生成するデューティ選択回路と、
前記基準デューティ信号に基づいて前記出力スイッチ素子に供給する第１制御信号と前記Ｎ個の同期整流素子に供給するＮ系統の第２制御信号を生成する制御信号生成回路と、
を有して成り、
前記デューティ選択回路は、前記Ｎ系統のデューティ信号のうち、デューティが大きいものほど、その選択頻度を高めるように制御されることを特徴とするスイッチング電源装置。
【請求項４】
前記制御信号生成回路は、前記基準デューティ信号に基づいて、前記出力スイッチ素子と前記Ｎ個の同期整流素子の同時オフ期間を設けるように、第１制御信号及び第２制御信号を生成することを特徴とする請求項３に記載のスイッチング電源装置。
【請求項５】
請求項１〜請求項４のいずれかに記載のスイッチング電源装置と、前記スイッチング電源装置から電力供給を受けて駆動する負荷と、を有して成ることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一の入力電圧から複数の出力電圧を生成するスイッチング電源装置、及び、これを用いた電子機器（例えば携帯電話端末）に関するものである。
【背景技術】
【０００２】
従来より、ＰＷＭ［Pulse Width Modulation］信号を用いて出力トランジスタのスイッチング制御を行い、エネルギ貯蔵素子（コイルやコンデンサなど）を駆動することで、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成するスイッチング電源装置（チョッパ型電源装置）が広く一般に用いられている。
【０００３】
なお、上記に関連する従来技術の一例として、特許文献１には、図５に示すように、コイルＸ１と出力スイッチ素子Ｘ２をＮ個（Ｎ≧２）の同期整流素子Ｘ３１〜Ｘ３Ｎで共有することにより、一の入力電圧ＶｉｎからＮ系統の出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮを生成する多出力の昇圧型スイッチング電源装置が開示・提案されている。
【特許文献１】特開２００４−２７４９３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
確かに、特許文献１に記載のスイッチング電源装置であれば、素子数の不要な増大を招くことなく、非常に簡易な回路構成によって、一の入力電圧ＶｉｎからＮ系統の出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮを生成することが可能である。
【０００５】
しかしながら、特許文献１には、Ｎ系統の出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮを安定化に必要な出力帰還制御に関する具体的な開示・言及がされておらず、出力スイッチ素子Ｘ２と同期整流素子Ｘ３１〜Ｘ３ｎの同期タイミング制御や出力切換制御に関しては、さらなる改善の余地があった。
【０００６】
本発明は、上記の問題点に鑑み、出力スイッチ素子と同期整流素子の同期タイミング制御や出力切換制御の最適化を図りつつ、一の入力電圧から複数の出力電圧を生成することが可能なスイッチング電源装置及びこれを用いた電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、本発明に係るスイッチング電源装置は、コイルと出力スイッチ素子をＮ個（ただしＮ≧２）の同期整流素子で共有し、前記出力スイッチ素子に同期して駆動する前記同期整流素子を順次切り換えながら、前記コイルに蓄積された電気エネルギを分配して出力することにより、一の入力電圧からＮ系統の出力電圧を生成するスイッチング電源装置であって、前記出力スイッチ素子と前記Ｎ個の同期整流素子のスイッチング制御手段として、前記Ｎ系統の出力電圧を帰還制御することで生成されるＮ系統のデューティ信号のいずれか一を所定の周期毎に選択して基準デューティ信号を生成するデューティ選択回路と、前記基準デューティ信号に基づいて前記出力スイッチ素子に供給する第１制御信号と前記Ｎ個の同期整流素子に供給するＮ系統の第２制御信号を生成する制御信号生成回路と、を有して成る構成（第１の構成）とされている。
【０００８】
なお、上記第１の構成から成るスイッチング電源装置において、前記制御信号生成回路は、前記基準デューティ信号に基づいて、前記出力スイッチ素子と前記Ｎ個の同期整流素子の同時オフ期間を設けるように、第１制御信号及び第２制御信号を生成する構成（第２の構成）にするとよい。
【０００９】
また、上記第２の構成から成るスイッチング電源装置において、前記制御信号生成回路は、前記基準デューティ信号の立上がりタイミングを遅延させて第１遅延信号を生成し、これを第１制御信号として出力する第１遅延部と、前記基準デューティ信号の立下がりタイミングを遅延させて第２遅延信号を生成する第２遅延部と、前記所定の周期毎に第２遅延信号を前記Ｎ系統の第２制御信号のいずれか一として選択する出力選択部と、を有して成る構成（第３の構成）にするとよい。
【００１０】
また、上記第１〜第３いずれかの構成から成るスイッチング電源装置において、前記デューティ選択回路は、前記Ｎ系統のデューティ信号のうち、デューティが大きいものほどその選択頻度を高めるように制御される構成（第４の構成）にするとよい。
【００１１】
また、本発明に係る電子機器は、上記第１〜第４いずれかの構成から成るスイッチング電源装置と、前記スイッチング電源装置から電力供給を受けて駆動する負荷と、を有して成る構成（第５の構成）とされている。
【発明の効果】
【００１２】
本発明に係るスイッチング電源装置、及び、これを用いた電子機器であれば、出力スイッチ素子と同期整流素子の同期タイミング制御や出力切換制御の最適化を図りつつ、一の入力電圧から複数の出力電圧を生成するすることが可能となる。
【発明を実施するための最良の形態】
【００１３】
図１は、本発明に係るスイッチング電源装置の一構成例を示すブロック図である。本構成例のスイッチング電源装置１００は、一の入力電圧Ｖｉｎを昇圧してＮ系統（ただしＮ≧２）の出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮを生成し、これをＮ系統の負荷（いずれも不図示）に各々供給する多出力の昇圧型スイッチング電源装置であって、Ｎチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタ１０と、Ｐチャネル型ＭＯＳ電界効果トランジスタ２１〜２Ｎと、コイル３０と、コンデンサ４１〜４Ｎと、誤差アンプ５１〜５Ｎと、発振器６０と、コンパレータ７１〜７Ｎと、制御部８０と、を有して成る。なお、図１の例では、コイル３０とコンデンサ４１〜４Ｎ以外の回路要素が半導体装置に集積化されている。
【００１４】
トランジスタ１０のドレインは、コイル３０の一端に接続されている。コイル３０の他端は、入力電圧Ｖｉｎの印加端に接続されている。トランジスタ１０のソースは、接地端に接続されている。トランジスタ１０のゲートは、制御部８０の第１ゲート信号Ｇ１の出力端に接続されている。トランジスタ２１〜２Ｎのドレインは、いずれもコイル３０の一端に接続されている。トランジスタ２１〜２Ｎのソースは、それぞれ出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮの出力端に接続されている。トランジスタ２１〜２Ｎのゲートは、それぞれ制御部８０の第２ゲート信号Ｇ２１〜Ｇ２Ｎの出力端に接続されている。コンデンサ４１〜４Ｎの一端は、それぞれ出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮの出力端に接続されている。コンデンサ４１〜４Ｎの他端は、いずれも接地端に接続されている。
【００１５】
誤差アンプ５１〜５Ｎの反転入力端（−）は、それぞれ出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮに応じた帰還電圧Ｖｆｂ１〜ＶｆｂＮ（出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮの分圧電圧）の印加端に接続されている。誤差アンプ５１〜５Ｎの非反転入力端（＋）は、それぞれ基準電圧Ｖｒｅｆ１〜ＶｒｅｆＮの印加端に接続されている。コンパレータ７１〜７Ｎの非反転入力端（＋）は、それぞれ誤差アンプ５１〜５Ｎの出力端（誤差信号ＥＲＲ１〜ＥＲＲＮの出力端）に接続されている。コンパレータ７１〜７Ｎの反転入力端（−）は、いずれも発振器６０の出力端（三角波信号ＯＳＣの出力端）に接続されている。コンパレータ７１〜７Ｎの出力端は、それぞれ制御部８０のデューティ信号Ｄ１〜ＤＮの入力端に接続されている。
【００１６】
制御部８０は、デューティ信号Ｄ１〜ＤＮのいずれか一を所定の周期Ｔ毎に選択して基準デューティ信号Ｄを生成するデューティ選択回路８１と、基準デューティ信号Ｄに基づいて第１ゲート信号Ｇ１及び第２ゲート信号Ｇ２１〜Ｇ２Ｎを生成するゲート信号生成回路８２を有して成る。なお、ゲート信号生成回路８２の構成や動作（出力スイッチ素子と同期整流素子の同期タイミング制御や出力切換制御）については、後ほど詳述する。
【００１７】
まず、上記構成から成るスイッチング電源装置１００の基本動作（出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮの生成動作）について詳細に説明する。
【００１８】
トランジスタ１０は、制御部８０からの第１ゲート信号Ｇ１に応じてスイッチング制御される出力トランジスタであり、トランジスタ２１〜２Ｎは、制御部８０からの第２ゲート信号Ｇ２１〜Ｇ２Ｎに応じてスイッチング制御される同期整流トランジスタである。
【００１９】
すなわち、スイッチング電源装置１００は、コイル３０と出力トランジスタ１０をＮ個の同期整流トランジスタ２１〜２Ｎで共有する構成とされており、出力トランジスタ１０に同期して駆動する同期整流トランジスタ２１〜２Ｎを順次切り換えながら、コイル３０に蓄積された電気エネルギを分配して出力することにより、Ｎ系統の出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮを生成する。
【００２０】
例えば、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔ１を生成する場合、制御部８０では、トランジスタ１０とトランジスタ２１を相補的（排他的）にスイッチング制御するように、第１ゲート信号Ｇ１と第２ゲート信号Ｇ２１に各々パルスが生成される。出力電圧Ｖｏｕｔ２〜ＶｏｕｔＮを生成する場合についても、上記と同様であり、制御部８０では、トランジスタ１０とトランジスタ２２〜２Ｎを相補的（排他的）にスイッチング制御するように、第１ゲート信号Ｇ１と第２ゲート信号Ｇ２２〜Ｇ２Ｎに各々パルスが生成される。
【００２１】
なお、本明細書中で用いている「相補的（排他的）」という文言は、トランジスタ１０とトランジスタ２１〜２Ｎのオン／オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタ１０とトランジスタ２１〜２Ｎのオン／オフ遷移タイミングに所定の遅延を与えている場合をも含むものとする。
【００２２】
上記の昇圧動作に関して、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔ１を生成する場合を例に挙げながら、より具体的に説明する。トランジスタ１０がオン状態にされると、コイル３０には、トランジスタ１０を介して接地端に向けたスイッチ電流が流れ、その電気エネルギが蓄えられる。なお、トランジスタ１０のオン期間において、既にコンデンサ４１に電荷が蓄積されていた場合、負荷にはコンデンサ４１からの電流が流れることになる。また、このとき、同期整流素子であるトランジスタ２１は、トランジスタ１０のオン状態に対して相補的（排他的）にオフ状態とされるため、コンデンサ４１からトランジスタ１０に向けて電流が流れ込むことはない。
【００２３】
一方、トランジスタ１０がオフ状態にされると、コイル３０に生じた逆起電圧によってコイル３０に蓄積されていた電気エネルギが放出される。このとき、トランジスタ２１はトランジスタ１０のオフ状態に対して相補的（排他的）にオン状態とされるため、コイル３０の一端からトランジスタ２１を介して流れる電流は、出力電圧Ｖｏｕｔ１の出力端を介して負荷に流れ込むとともに、コンデンサ４１を介して接地端にも流れ込み、コンデンサ４１を充電することになる。上記動作が繰り返されることにより、負荷にはコンデンサ４１によって平滑された出力電圧Ｖｏｕｔ１が供給される。
【００２４】
なお、上記のトランジスタ２１及びコンデンサ４１を、それぞれトランジスタ２２〜２Ｎ及びコンデンサ４２〜４Ｎと読み替えれば、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔ２〜ＶｏｕｔＮを生成する場合の具体的な動作となる。
【００２５】
次に、上記構成から成るスイッチング電源装置１００の出力帰還制御について詳細な説明を行う。
【００２６】
スイッチング電源装置１００において、誤差アンプ５１〜５Ｎは、それぞれ帰還電圧Ｖｆｂ１〜ＶｆｂＮ（出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮの実際値に相当）と、基準電圧Ｖｒｅｆ１〜ＶｒｅｆＮ（出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮの目標値に相当）との差分を増幅して誤差信号ＥＲＲ１〜ＥＲＲＮを生成する。すなわち、誤差信号ＥＲＲ１〜ＥＲＲＮの電圧レベルは、出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮの目標値に対する乖離度に応じて変動する。より具体的に述べると、誤差信号ＥＲＲ１〜ＥＲＲＮの電圧レベルは、出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮが目標値よりも低いほど高レベルとなる。一方、発振器６０は、所定の発振周波数を有する三角波信号ＯＳＣを生成する。
【００２７】
コンパレータ８１〜８Ｎは、それぞれ誤差信号ＥＲＲ１〜ＥＲＲＮと三角波信号ＯＳＣとを比較してＰＷＭ方式のデューティ信号Ｄ１〜ＤＮを生成する。すなわち、デューティ信号Ｄ１〜ＤＮのオンデューティ（単位期間に占めるトランジスタ１０のオン期間の比）は、誤差信号ＥＲＲ１〜ＥＲＲＮと三角波信号ＯＳＣとの相対的な高低に応じて逐次変動する。さらに具体的に述べると、出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮがその目標値よりも低いほど、デューティ信号Ｄ１〜ＤＮのオンデューティは大きくなり、出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮがその目標値に近付くにつれて、デューティ信号Ｄ１〜ＤＮのオンデューティは小さくなる。
【００２８】
制御部８０は、入力電圧Ｖｉｎを昇圧して出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮを生成するに際し、デューティ信号Ｄ１〜ＤＮのいずれか一を所定の周期毎に選択して基準デューティ信号Ｄを生成し、基準デューティ信号Ｄから第１ゲート信号Ｇ１及び第２ゲート信号Ｇ２１〜Ｇ２Ｎを生成することにより、トランジスタ１０とトランジスタ２１〜２Ｎのいずれか一を相補的（排他的）にスイッチング制御する。具体的に述べると、制御部８０は、基準デューティ信号Ｄのオン期間には、トランジスタ１０をオン状態とし、トランジスタ２１〜２Ｎを全てオフ状態とする一方、基準デューティ信号Ｄのオフ期間には、トランジスタ１０をオフ状態とし、トランジスタ２１〜２Ｎのいずれか一をオン状態とする。
【００２９】
このように、スイッチング電源装置１００は、誤差信号ＥＲＲ１〜ＥＲＲＮに基づく出力帰還制御により、出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮを所望の目標値に合わせ込むことができる。
【００３０】
次に、ゲート信号生成回路８２の構成及び動作について、図２及び図３を参照しながら詳細に説明する。
【００３１】
図２は、ゲート信号生成回路８２の構成を示すブロック図である。
【００３２】
図３は、ゲート信号生成動作の一例を示すタイミングチャートであり、上から順番に、デューティ信号Ｄ１〜ＤＮ、基準デューティ信号Ｄ、第１ゲート信号Ｇ１、及び、第２ゲート信号Ｇ２１〜Ｇ２Ｎが示されている。なお、図３では、デューティ選択回路８１において、所定の周期Ｔ毎にデューティ信号Ｄ１〜ＤＮが１つずつ巡回的に選択されている場合が示されている。
【００３３】
図２に示すように、ゲート信号生成回路８２は、デューティ選択回路８１から入力される基準デューティ信号Ｄ（デューティ信号Ｄ１〜ＤＮのマージ信号）に基づいて、トランジスタ１０とトランジスタ２１〜２Ｎの同時オフ期間を設けるように、第１ゲート信号Ｇ１及び第２ゲート信号Ｇ２１〜Ｇ２Ｎを生成する手段であり、第１遅延部８２ａと、第２遅延部８２ｂと、出力選択部８２ｃと、を有して成る。
【００３４】
第１遅延部８２ａは、基準デューティ信号Ｄの立上がりタイミングに所定の遅延ｄを与えて第１遅延信号を生成し、これを第１ゲート信号Ｇ１として出力する手段である。第２遅延部８２ｂは、基準デューティ信号Ｄの立下がりタイミングに所定の遅延ｄを与えて第２遅延信号を生成する手段である。出力選択部８２ｃは、所定の周期Ｔ毎に第２遅延信号を第２制御信号Ｇ２１〜Ｇ２Ｎのいずれか一として選択する手段である。
【００３５】
このような構成であれば、第１ゲート信号Ｇ１をハイレベルに立ち上げる前に、第２ゲート信号Ｇ２１〜Ｇ２Ｎをハイレベルに立ち上げることができるので、トランジスタ１０をオンする前に、トランジスタ２１〜２Ｎをオフすることが可能となる。また、第２ゲート信号Ｇ２１〜Ｇ２Ｎをローレベルに立ち下げる前に、第１ゲート信号Ｇ１をローレベルに立ち下げることができるので、トランジスタ２１〜２Ｎをオンする前に、トランジスタ１０をオフすることができる。
【００３６】
なお、デューティ選択回路８１におけるデューティ信号Ｄ１〜ＤＮの選択制御と、出力選択部８２ｃにおける第２遅延信号の出力先選択制御は、適切な出力帰還ループが形成されるように、いずれも共通の選択制御信号ＳＷに基づいて実施される。例えば、デューティ選択回路８１において、デューティ信号Ｄ１が選択されている周期には、出力選択部８２ｃにおいて、第２遅延信号が第２ゲート信号Ｇ２１として選択される。同様に、デューティ信号Ｄ２〜ＤＮが各々選択されている周期には、出力選択部８２ｃにおいて、第２選択信号が第２ゲート信号Ｇ２２〜Ｇ２Ｎとして各々選択される。
【００３７】
また、出力選択部８２ｃは、第２ゲート信号Ｇ２１〜Ｇ２Ｎのうち、第２遅延信号の出力先として選択されなかったものについては、これらが供給される同期整流トランジスタをいずれもオフ状態とするために、各々の電圧レベルをいずれもハイレベルとする。
【００３８】
上記したように、本発明に係るスイッチング電源装置１００は、コイル３０と出力トランジスタ１０をＮ個（ただしＮ≧２）の同期整流トランジスタ２１〜２Ｎで共有し、出力トランジスタ１０に同期して駆動する同期整流トランジスタ２１〜２Ｎを順次切り換えながら、コイル３０に蓄積された電気エネルギを分配して出力することにより、一の入力電圧ＶｉｎからＮ系統の出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮを生成する多出力の昇圧型スイッチング電源装置であって、出力トランジスタ１０と同期整流トランジスタ２１〜２Ｎのスイッチング制御手段として、Ｎ系統の出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮを帰還制御することで生成されるＮ系統のデューティ信号Ｄ１〜ＤＮのいずれか一を所定の周期Ｔ毎に選択して基準デューティ信号Ｄを生成するデューティ選択回路８１と、基準デューティ信号Ｄに基づいて出力トランジスタ１０に供給する第１ゲート信号Ｇ１と同期整流トランジスタ２１〜２Ｎに供給する第２ゲート信号Ｇ２１〜Ｇ２Ｎを生成するゲート信号生成回路８２と、を有して成る構成とされている。
【００３９】
このように、デューティ信号Ｄ１〜ＤＮを一旦マージして基準デューティ信号Ｄを生成し、この基準デューティ信号Ｄから第１ゲート信号Ｇ１及び第２ゲート信号Ｇ２１〜Ｇ２Ｎを生成する構成であれば、第１ゲート信号Ｇ１及び第２ゲート信号Ｇ２１〜Ｇ２Ｎの同期タイミング制御が容易となり、トランジスタ１０とトランジスタ２１〜２Ｎの同時オフ期間を最適化することができるので、変換効率の低下を最小限に留めつつ、トランジスタ１０とトランジスタ２１〜２Ｎの同時オンを確実に防止することが可能となる。
【００４０】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００４１】
例えば、図３では、デューティ選択回路８１において、所定の周期Ｔ毎にデューティ信号Ｄ１〜ＤＮを１つずつ巡回的に選択していく構成、すなわち、デューティ信号Ｄ１〜ＤＮに何ら優先順位を持たせていない構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、デューティ選択回路８１は、図４に示すように、デューティ信号Ｄ１〜ＤＮのうち、デューティが大きいものほどその選択頻度を高めるように制御される構成としても構わない。このような構成とすることにより、出力電圧Ｖｏｕｔ１〜ＶｏｕｔＮのうち、より重い負荷に供給されるものほど、その優先順位を高めて昇圧動作を行うように、出力切換制御を最適化することができるので、各負荷において出力電圧の不足が生じる事態を未然に回避することが可能となる。
【産業上の利用可能性】
【００４２】
本発明は、多出力の昇圧型スイッチング電源装置において、出力スイッチ素子と同期整流素子の同期タイミング制御や出力切換制御の最適化を図る上で有用な技術であり、バッテリ駆動の携帯電話端末を始めとして、スイッチング電源装置を搭載する電子機器全般に好適な技術である。
【図面の簡単な説明】
【００４３】
【図１】は、本発明に係るスイッチング電源装置の構成を示すブロック図である。
【図２】は、ゲート信号生成回路８２の構成を示すブロック図である。
【図３】は、ゲート信号生成動作の一例を示すタイミングチャートである。
【図４】は、ゲート信号生成動作の別の一例を示すタイミングチャートである。
【図５】は、多出力の昇圧型スイッチング電源装置の一従来例を示す回路図である。
【符号の説明】
【００４４】
１０    Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力スイッチ素子）
２１〜２Ｎ    Ｐチャネル型ＭＯＳ電界効果トランジスタ（同期整流素子）
３０    コイル
４１〜４Ｎ    コンデンサ
５１〜５Ｎ    誤差アンプ
６０    発振器
７１〜７Ｎ    コンパレータ
８０    制御部
８１    デューティ選択回路
８２    ゲート信号生成回路
８２ａ    第１遅延部
８２ｂ    第２遅延部
８２ｃ    出力選択部
１００    スイッチング電源装置
【図１】
0005135010.tif 000002
【図２】
0005135010.tif 000003
【図３】
0005135010.tif 000004
【図４】
0005135010.tif 000005
【図５】
0005135010.tif 000006