(57)【特許請求の範囲】
【請求項１】
エレクトロマイグレーション現象による配線劣化を検知する劣化検知回路であって、
クロック信号を入力し、当該クロック信号の２倍の周波数を持つ倍周信号を生成する倍周回路と、
前記クロック信号の半分の周波数をもつ分周信号を生成する分周回路と、
前記分周信号を入力し、配線劣化を検知するテスト回路と、
前記倍周信号を入力し、前記テスト回路を加熱するヒータ回路と、を有することを特徴とする劣化検知回路。
【請求項２】
前記テスト回路、及び、前記ヒータ回路は、配線で構成されていることを特徴とする請求項１記載の劣化検知回路。
【請求項３】
前記ヒータ回路は、前記テスト回路の近傍に配置されていることを特徴とする請求項１または２記載の劣化検知回路。
【請求項４】
前記テスト回路は、
ＬＳＩの製造に利用されるプロセスの設計ルールにおいて細い配線で構成されていることを特徴とする請求項１から３の何れか１項に記載の劣化検知回路。
【請求項５】
前記倍周信号と、前記クロック信号と、の何れかの信号を前記ヒータ回路に出力する選択回路を有することを特徴とする請求項１から４の何れか１項に記載の劣化検知回路。
【請求項６】
前記倍周信号と、前記クロック信号と、ＧＮＤ信号と、の何れかの信号を前記ヒータ回路に出力する選択回路を有することを特徴とする請求項１から４の何れか１項に記載の劣化検知回路。
【請求項７】
前記分周信号を入力し、設定値に従って遷移確率を減じた信号を、前記テスト回路に出力するテスト回路用信号生成回路を有することを特徴とする請求項１から６の何れか１項に記載の劣化検知回路。
【請求項８】
前記テスト回路用信号生成回路は、
設定値を保持するシフトレジスタと、
前記分周信号と、前記シフトレジスタの出力信号と、の論理積を生成し、該生成した信号を前記テスト回路に出力する論理積回路と、を有することを特徴とする請求項７記載の劣化検知回路。
【請求項９】
請求項１から８の何れか１項に記載の劣化検知回路をＮ（但し、Ｎは、２以上の整数）個含んで構成することを特徴とする半導体集積回路。
【請求項１０】
第Ｋ（但し、１≦ｋ＜Ｎ）の劣化検知回路の出力信号と、第ｋ＋１の劣化検知回路の出力信号と、を比較する比較器を有することを特徴とする請求項９記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エレクトロマイグレーション現象を検知することが可能な劣化検知回路及び半導体集積回路に関するものである。
【背景技術】
【０００２】
近年のLSIの高速化により、LSI内部の配線のエレクトロマイグレーション現象が問題となっている。なお、エレクトロマイグレーション現象とは、配線を流れる電子流が配線を構成する金属原子を徐々に『押し流し』、配線内部にボイドと呼ばれる金属原子の欠損を生じさせる現象である。エレクトロマイグレーション現象による配線の平均寿命は、Blackの経験式で表され、金属原子の種類（配線材料）、電流密度、温度に大きく依存することになる。
【０００３】
LSIにおける配線材料としてはAl（アルミニウム）が大多数であったが、プロセステクノロジーの150nm〜90nm世代においてエレクトロマイグレーション現象による配線劣化が大きな問題となっている。このため、近年では、配線材料をAl→Cu（銅）に置き換えることで上述した問題を改善するようにしている。
【０００４】
しかし、プロセステクノロジーによる配線の微細化とMOSトランジスタのON電流の増大が進展し続けており、配線における電流密度の上昇が著しい。即ち、MOSのON電流の上昇＋配線断面積削減（世代毎に面積が約半分に削減）という相乗効果により、世代毎に配線の単位面積当たりの電流密度が数倍に上昇することがエレクトロマイグレーション現象による配線劣化の問題を悪化させている。現状ではCu以上に性能・コストに優れた配線材料が発見されておらず、少なくとも今後数世代はCuでのLSI設計を行う必要がある。
【０００５】
なお、エレクトロマイグレーション現象による配線劣化に対し、各種の検査手法が提案されている。
【０００６】
例えば、本発明より先に出願された技術文献として、測定対象となるLSI内の配線に対し、外部より直流電流を与え、その抵抗値の変化から配線のエレクトロマイグレーション寿命を測定する技術について開示された文献がある（例えば、特許文献１参照）。
【０００７】
また、LSI内部にLSIの主機能部分とIO端子を共有するように検査用のパイロット配線を設け、検査時にパイロット配線を選択させてバーンイン試験を行うことで不良LSIを排除する技術について開示された文献がある（例えば、特許文献２参照）。
【０００８】
また、加速試験に必要となる熱源を外部に設置するのではなく、試験対象となる内部配線自体に直流及び交流電流与えることで加熱を促し、試験対象のみで加速試験を実施できるようにする技術について開示された文献がある（例えば、特許文献３参照）。
【０００９】
また、テスト配線近傍にDC電圧を印加した発熱体を配置することで加熱試験を可能とする技術について開示された文献がある（例えば、特許文献４参照）。
【００１０】
また、テスト対象となる配線にリングオシレータを付加し、パルス波形を印加することでACストレス試験を可能とする技術について開示された文献がある（例えば、特許文献５参照）。
【特許文献１】特開平４−１９１６８４号公報
【特許文献２】特開平１−２３８１３４号公報
【特許文献３】特表２００５−５３６８７１号公報
【特許文献４】特開平７-２０１９４４号公報
【特許文献５】特開平６-２１６２１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、上記特許文献１にはLSIへの詳細な実装手法について示唆されていない。また、上記特許文献２の技術は、出荷前試験に限定されている。また、上記特許文献３、４、５は、テスト時、あるいは試験専用の集積回路を前提としたものであり、実際の製品のLSIへの適用方法について何ら考慮されていない。
【００１２】
このため、上記特許文献１〜５に開示された技術では、出荷後のLSIにおけるエレクトロマイグレーション劣化現象を検知することができない。
【００１３】
本発明は、上記事情に鑑みてなされたものであり、上述した課題である、出荷後のLSIにおけるエレクトロマイグレーション劣化現象を検知することが可能な劣化検知回路及び半導体集積回路を提供することを目的とするものである。
【課題を解決するための手段】
【００１４】
かかる目的を達成するために、本発明は、以下の特徴を有することとする。
【００１５】
＜劣化検知回路＞
本発明にかかる劣化検知回路は、
エレクトロマイグレーション現象による配線劣化を検知する劣化検知回路であって、
クロック信号を入力し、当該クロック信号の２倍の周波数を持つ倍周信号を生成する倍周回路と、
前記クロック信号の半分の周波数をもつ分周信号を生成する分周回路と、
前記分周信号を入力し、配線劣化を検知するテスト回路と、
前記倍周信号を入力し、前記テスト回路を加熱するヒータ回路と、を有することを特徴とする。
【００１６】
＜半導体集積回路＞
また、本発明にかかる半導体集積回路は、
上記記載の劣化検知回路をＮ（但し、Ｎは、２以上の整数）個含んで構成する半導体集積回路であることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、出荷後のLSIにおけるエレクトロマイグレーション劣化現象を検知することが可能となる。
【発明を実施するための最良の形態】
【００１８】
まず、図１を参照しながら、本実施形態の半導体集積回路の概要について説明する。
本実施形態における半導体集積回路は、エレクトロマイグレーション現象による配線劣化を検知する劣化検知回路（1）をＮ（但し、Ｎは、２以上の整数）個含んで構成する半導体集積回路である。
【００１９】
なお、劣化検知回路（1）は、クロック信号を入力し、当該クロック信号の２倍の周波数を持つ倍周信号を生成する倍周回路（10）と、クロック信号の半分の周波数をもつ分周信号を生成する分周回路（11）と、分周信号を入力し、配線劣化を検知するテスト回路（17）と、倍周信号を入力し、テスト回路（17）を加熱するヒータ回路（16）と、を有することを特徴とする。
【００２０】
これにより、ヒータ回路（16）が自己完結し、ヒータ回路（16）によりテスト回路（17）を加熱することが可能となる。その結果、出荷後のLSIにおけるエレクトロマイグレーション劣化現象を検知することが可能となる。また、クロック信号の２倍の周波数をもつ倍周信号を用いてヒータ回路（16）を構成することで、簡便かつ小型化した構成で、エレクトロマイグレーション劣化現象を検知することが可能となる。以下、添付図面を参照しながら、本実施形態における半導体集積回路について詳細に説明する。
【００２１】
＜半導体集積回路の構成＞
まず、図１を参照しながら、本実施形態の半導体集積回路の構成について説明する。
【００２２】
本実施形態における半導体集積回路は、複数の劣化検知回路（1）と、排他的論理和回路（4）と、F/F（6）と、を有して構成する。
【００２３】
各劣化検知回路（1）の出力信号は、排他的論理和回路（4）に出力する。
【００２４】
排他的論路和回路（4）は、隣接する劣化検知回路（1）同士の出力信号を比較し、その比較した比較信号をF/F（6）に出力する比較器である。F/F（6）は、比較信号を保持し、排他的論理和回路（4）で比較した比較結果を保持する。
【００２５】
なお、F/F（6）は、シリアル接続し、F/F（6）で保持した比較結果をLSIの外部に出力するように構成している。
【００２６】
また、各劣化検知回路（1）は、シリアル接続し、クロック信号を入力するように構成している。また、各劣化検知回路（1）は、LSIの外部から制御信号を入力するように構成している。
【００２７】
＜劣化検知回路；１の内部構成＞
次に、各劣化検知回路（1）の内部構成について説明する。
本実施形態における劣化検知回路（1）は、倍周回路（10）と、分周回路（11）と、セレクタ（12）と、F/F（13）と、バッファ（14、15）と、ヒータ回路（16）と、テスト回路（17）と、出力バッファ（18）と、を有して構成している。
【００２８】
倍周回路（10）は、クロック信号を入力し、当該クロック信号の２倍の周波数をもつ倍周信号を生成し、該生成した倍周信号をセレクタ（12）に出力する。
【００２９】
分周回路（11）は、クロック信号を入力し、当該クロック信号の半分の周波数をもつ分周信号を生成し、該生成した分周信号を、テスト回路（17）の入力信号としてバッファ（15）に出力する。
【００３０】
F/F（13）は、セレクタ（12）を制御する制御信号を保持する。なお、図１には、図示していないが、F/F(13)には、クロック信号が入力されることになる。
【００３１】
セレクタ（12）は、倍周信号と、クロック信号と、GND信号と、を入力し、F/F（13）から入力される制御信号を基に、倍周信号と、クロック信号と、GND信号と、の何れか１つの信号を選択し、該選択した選択信号を、ヒータ回路（16）の入力信号としてバッファ（14）に出力する。
【００３２】
バッファ（14）は、セレクタ（12）から入力された選択信号（倍周信号、クロック信号、GND信号の何れかの信号）を基に、ヒータ回路（16）を駆動する。
【００３３】
バッファ（15）は、分周回路（11）から入力された分周信号を基に、テスト回路（17）を駆動する。
【００３４】
ヒータ回路（16）は、テスト回路（17）を加熱するための回路である。
【００３５】
テスト回路（17）は、テスト回路（17）を構成する配線を劣化させ、当該配線の劣化現象を検知するための回路である。なお、テスト回路（17）の出力信号は、出力バッファ（18）に出力する。
【００３６】
出力バッファ（18）は、テスト回路（17）の出力信号を排他的論理和回路（4）に出力する。
【００３７】
本実施形態における劣化検知回路（1）は、倍周回路（10）を設け、クロック信号の２倍の周波数をもつ倍周信号を生成し、該生成した倍周信号をヒータ回路（16）の入力信号として利用するように構築している。これにより、ヒータ回路（16）が自己完結し、ヒータ回路（16）によりテスト回路（17）を加熱することが可能となる。その結果、外部に熱源を設けることなく、テスト回路（17）を加熱することが可能となる。このため、本実施形態では、LSIの通常動作時において配線の劣化現象を検知することが可能となる。
【００３８】
また、本実施形態における劣化検知回路（1）は、クロック信号の２倍の周波数をもつ倍周信号をヒータ回路（16）に入力し、また、クロック信号の半分の周波数をもつ分周信号をテスト回路（17）に入力するように構築している。これにより、LSIの通常動作時において配線の劣化現象の検知を効率的に行うことが可能となる。
【００３９】
一般のLSIで最も高い周波数を持つ信号は、クロック信号であり、LSI内部ではクロック信号、または、クロック信号と同一周波数で動作する回路が最も高い発熱源、所謂、ホットスポットとして動作することになる。エレクトロマイグレーション現象による配線寿命は、以下の（式１）のBlackの経験式で表される。
【００４０】
ＭＴＴＦ∝ｅｘｐ｛Ｅａ÷(ｋ×Ｔ)｝×Ｊ＾−ｎ・・・（式１）
【００４１】
但し、ＭＴＴＦは、平均寿命、Ｅａは、活性化エネルギー、ｋは、ボルツマン定数、Ｔは、絶対温度、Ｊは、電流密度、ｎは、材料などで決まる定数、＾は、べき乗を意味する演算子を示す。
【００４２】
上記（式１）のBlackの経験式から明らかなように、エレクトロマイグレーション現象は、発熱により加速される現象であるため、ホットスポット近辺が最も配線劣化が進行する領域であり、劣化現象の検知を行うべき部位であるといえる。
【００４３】
本実施形態の劣化検知回路（1）は、クロック信号の２倍の周波数をもつ倍周信号をヒータ回路（16）に入力しているため、ヒータ回路（16）は、クロック信号の２倍の周波数で動作することになる。これにより、ヒータ回路（16）を通常のLSIにおけるホットスポット以上の発熱源として利用することが可能となる。
【００４４】
また、上記（式1）のBlackの経験式によれば、平均寿命は、電流密度に対して依存する。その依存度を表わす係数ｎは、経験則的に２が用いられており、配線の平均寿命は、電流密度の二乗に反比例する。
【００４５】
本実施形態の劣化検知回路（1）は、クロック信号の半分の周波数をもつ分周信号を、テスト回路（17）に入力している。LSI内部の一般の信号は、通常、F/F（13）から駆動されており、その場合、最も高い動作率、即ち、動作率100％の信号の周波数は、クロック信号の周波数の半分となる。従って、本実施形態の劣化検知回路（1）は、テスト回路（17）の電流密度としてLSI内部における最悪値を利用することが可能となる。
【００４６】
また、本実施形態の劣化検知回路（1）は、ヒータ回路（16）、及び、テスト回路（17）を、配線で構成している。なお、劣化検知の目的から、テスト回路（17）を構成する配線は、テスト対象となる配線層においてLSI内で使用される配線幅のうちで最も細い配線を採用することが好ましい。
【００４７】
なお、上記（式１）のBlackの経験式により、エレクトロマイグレーション現象の配線寿命は、電流密度の二乗に反比例するので、LSIの製造に利用されるプロセスの設計ルールにおいて細い配線を採用することで、LSI内で最も劣化が早く進む配線モデルを構築することが可能となる。
【００４８】
一方、ヒータ回路（16）に対しては、LSIの通常動作時にヒータ回路（16）自身が劣化するのを回避するために、エレクトロマイグレーション現象の配線劣化に対して余裕を持った配線幅を採用することが好ましい。配線幅をテスト回路（16）の２倍にすると、上記（式１）のBlackの経験式により、配線寿命は、４倍程度となる。ヒータ回路（16）を構成する配線は、一般配線のデザインルールを満たし、かつ、テスト回路（17）に最も近接するように配置することが好ましい。これにより、効率的にテスト回路（17）を加熱することが可能となる。
【００４９】
なお、本実施形態の劣化検知回路（1）は、ヒータ回路（16）、及び、テスト回路（17）を設けることで、加速試験状態をLSI内部に簡易に構築することが可能であり、かつ、LSIの通常動作時において配線の劣化現象を検知することが可能となる。
【００５０】
また、本実施形態の半導体集積回路は、上述した劣化検知回路（1）を複数含んで構成しており、隣接する劣化検知回路（1）の出力信号を排他的論理和回路（4）で比較するように構成している。
【００５１】
また、複数の劣化検知回路（1）は、シリアル接続しており、各劣化検知回路（1）にクロック信号を入力するように構成している。そして、劣化検知回路（1）内部のヒータ回路（16）にクロック信号を入力するように構成している。また、ヒータ回路（16）には、クロック信号の他に、当該クロック信号の２倍の周波数を持った倍周信号を入力するように構成している。
【００５２】
なお、上述した（式１）のBlackの経験式から分かるように、エレクトロマイグレーション現象は温度に大きな依存性を持つ。従って、各劣化検知回路（1）の設定温度を変化させることで、エレクトロマイグレーション現象による配線劣化で断線を起こすまでの想定寿命を再設定することが可能となる。
【００５３】
また、セレクタ（12）は、F/F（13）の制御信号を基に、クロック信号、または、倍周信号をヒータ回路（16）に出力するように構成している。これにより、ヒータ回路（16）に出力する信号を、倍周信号からクロック信号に変化することが可能となるため、ヒータ回路（16）に与える信号周波数を下げ、断線を起こすまでの想定寿命を遅延することが可能となる。
【００５４】
また、セレクタ（12）は、F/F（13）の制御信号を基に、GND信号をヒータ回路（16）に出力するように構成している。GND信号をヒータ回路（16）に入力した場合には、ヒータ回路（16）の動作が停止するため、テスト回路（17）の動作温度をLSIのない温度と一致させることが可能となる。その結果、一般配線と同じ想定寿命に設定することが可能となる。従って、本実施形態の半導体集積回路は、複数の劣化検知回路（1）を設け、各々の劣化検知回路（1）に対し、異なる想定寿命を設定し、各々の劣化検知回路（1）同士の劣化結果を比較することが可能となる。
【００５５】
（第２の実施形態）
次に、第２の実施形態について説明する。
【００５６】
本実施形態の半導体集積回路は、個々の劣化検知回路（1）において、テスト回路用信号生成回路（20）を有して構成する。なお、テスト回路用信号生成回路（20）は、分周信号を入力し、設定値に従って遷移確率を減じた信号を、バッファ（15）を介してテスト回路（17）に出力するものである。テスト回路用信号生成回路（20）の内部構成を図３に示す。
【００５７】
テスト回路用信号生成回路（33）は、F/F（100）と、シフトレジスタ（102）と、論理積回路（103）と、を有して構成している。
【００５８】
F/F（100）は、制御信号を保持するものである。
シフトレジスタ（102）は、１サイクルに１ビットずつデータを出力し、その出力したデータを再度自身の最下位ビットに入力するように構成している。シフトレジスタ（102）の初期値は、制御信号を保持するF/F（100）によりセットされる。なお、シフトレジスタ（102）はクロック信号で駆動する。
論理積回路（103）は、分周信号と、シフトレジスタ（102）の出力信号と、の論理積を生成し、該生成した信号をバッファ（15）を介してテスト回路（17）に出力するものである。
【００５９】
テスト回路用信号生成回路（20）の動作を示すタイミングチャートを図４に示す。図４に示すように、シフトレジスタ（102）の出力信号が“０”の場合は、ディセーブルされ、論理積回路（103）から信号が出力されず、シフトレジスタ（102）の出力信号が“１”の場合のみ、論理積回路（103）から信号が出力されることになる。
【００６０】
本実施形態における半導体集積回路は、個々の劣化検知回路（1）に対し、図３に示すテスト回路用信号生成回路（20）を設けることで、個々の劣化検知回路（1）毎に、テスト回路（17）に与える信号の動作率を別々に設定することが可能となる。
【００６１】
また、テスト回路用信号生成回路（20）により、テスト回路（17）用の周波数の種類を増やすことが可能となる。
【００６２】
劣化検知回路（1）の増加と、その想定寿命のバリエーションを増加することで、より正確に配線寿命を検知することが可能となる。
【００６３】
なお、上述する実施形態は、本発明の好適な実施形態であり、上記実施形態のみに本発明の範囲を限定するものではなく、本発明の要旨を逸脱しない範囲において種々の変更を施した形態での実施が可能である。
【００６４】
例えば、上述した本実施形態における半導体集積回路を構成する各装置における制御動作は、ハードウェア、または、ソフトウェア、あるいは、両者の複合構成を用いて実行することも可能である。
【００６５】
なお、ソフトウェアを用いて処理を実行する場合には、処理シーケンスを記録したプログラムを、専用のハードウェアに組み込まれているコンピュータ内のメモリにインストールして実行させることが可能である。あるいは、各種処理が実行可能な汎用コンピュータにプログラムをインストールして実行させることが可能である。
【００６６】
例えば、プログラムは、記録媒体としてのハードディスクやROM（Read Only Memory）に予め記録しておくことが可能である。あるいは、プログラムは、リムーバブル記録媒体に、一時的、あるいは、永続的に格納（記録）しておくことが可能である。このようなリムーバブル記録媒体は、いわゆるパッケージソフトウエアとして提供することが可能である。なお、リムーバブル記録媒体としては、フロッピー（登録商標）ディスク、CD-ROM（Compact Disc Read Only Memory）、MO（Magneto optical）ディスク、DVD（Digital Versatile Disc）、磁気ディスク、半導体メモリなどが挙げられる。
【００６７】
なお、プログラムは、上述したようなリムーバブル記録媒体からコンピュータにインストールすることになる。また、ダウンロードサイトから、コンピュータに無線転送することになる。また、ネットワークを介して、コンピュータに有線で転送することになる。
【００６８】
また、本実施形態における半導体集積回路は、上記実施形態で説明した処理動作に従って時系列的に実行されるのみならず、処理を実行する装置の処理能力、あるいは、必要に応じて並列的にあるいは個別に実行するように構築することも可能である。
【産業上の利用可能性】
【００６９】
本発明は、デジタル回路等に適用可能である。
【図面の簡単な説明】
【００７０】
【図１】本実施形態における半導体集積回路の構成例を示す図である。
【図２】第２の実施形態における半導体集積回路の構成例を示す図である。
【図３】テスト回路用信号生成回路（20）の内部構成例を示す図である。
【図４】テスト回路用信号生成回路（20）の動作を説明するための図である。
【符号の説明】
【００７１】
１    劣化検知回路
４    排他的論理和回路（比較器）
６    F/F
１０    倍周回路
１１    分周回路
１２    セレクタ
１３    F/F
１４、１５    バッファ
１６    ヒータ回路
１７    テスト回路
１８    出力バッファ
２０    テスト回路用信号生成回路
１００    F/F
１０２    シフトレジスタ
１０３    論理積回路
【図１】
0005228499.tif 000002
【図２】
0005228499.tif 000003
【図３】
0005228499.tif 000004
【図４】
0005228499.tif 000005