(57)【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、モニター用発光素子と、発光素子と、第１の回路と、第２の回路と、第１の配線と、第２の配線と、第３の配線と、を有する表示装置であって、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方、及び前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の回路の入力端子、及び前記第２の回路と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記モニター用発光素子のアノード電極、前記第２のトランジスタのゲート、及び前記第３のトランジスタのゲートと電気的に接続され、
前記モニター用発光素子のカソード電極は、前記発光素子のカソード電極と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのゲートは、前記第２の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
前記第１の回路の出力端子は、前記発光素子のアノード電極と電気的に接続され、
前記第１の回路は、バッファアンプとしての機能を有する回路であり、
前記第２の回路は、一定の電流を供給することができる機能を有する回路であることを特徴とする表示装置。
【請求項２】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、モニター用発光素子と、発光素子と、第１の回路と、第２の回路と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、を有する表示装置であって、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方、前記第３のトランジスタのソース又はドレインの一方、及び前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の回路の入力端子、及び前記第２の回路と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記モニター用発光素子のアノード電極、前記第２のトランジスタのゲート、及び前記第３のトランジスタのゲートと電気的に接続され、
前記モニター用発光素子のカソード電極は、前記発光素子のカソード電極と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのゲートは、前記第２の配線、及び前記第５のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第４の配線と電気的に接続され、
前記第１の回路の出力端子は、前記発光素子のアノード電極と電気的に接続され、
前記第１の回路は、バッファアンプとしての機能を有する回路であり、
前記第２の回路は、一定の電流を供給することができる機能を有する回路であることを特徴とする表示装置。
【請求項３】
請求項１において、
前記第１の配線は、第１の電位を伝えることができる機能を有し、
前記第２の配線は、第２の電位又は第３の電位を伝えることができる機能を有し、
前記第３の配線は、第４の電位を伝えることができる機能を有し、
前記第２の電位は、前記第４のトランジスタをオンにすることができる電位であり、
前記第３の電位は、前記第４のトランジスタをオフにすることができる電位であり、
前記第４の電位は、前記第１の電位よりも低い電位であることを特徴とする表示装置。
【請求項４】
請求項２において、
前記第１の配線は、第１の電位を伝えることができる機能を有し、
前記第２の配線は、第２の電位又は第３の電位を伝えることができる機能を有し、
前記第３の配線は、第４の電位を伝えることができる機能を有し、
前記第４の配線は、第５の電位を伝えることができる機能を有し、
前記第２の電位は、前記第４のトランジスタをオン、前記第５のトランジスタをオフにすることができる電位であり、
前記第３の電位は、前記第４のトランジスタをオフ、前記第５のトランジスタをオンにすることができる電位であり、
前記第５の電位は、前記第１の電位及び前記第４の電位よりも高い電位であることを特徴とする表示装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記モニター用発光素子がショートしたとき、前記第１のトランジスタはオフとなることを特徴とする表示装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の表示装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子で画素を構成する表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
エレクトロルミネセンス（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子（以下、「発光素子」ともいう）で画素を形成した平板型の表示装置の開発が進められている。この表示装置は、画面が平板状であるにもかかわらず、画素の発光素子が自ら発光するので、液晶表示装置に比べて視野角が広いと言われている。また、液晶表示装置に比べて薄型化及び軽量化を図ることができるという利点が注目されている。
【０００３】
発光素子で画素を形成する場合、画素の輝度を制御する方法として、発光素子に流す電流値、若しくは電圧値を制御するアナログ階調法が知られている（例えば、特許文献１参照）。また、発光素子の発光時間を制御する時間階調法が知られている（例えば、特許文献２参照）。その他に、一つの画素を複数の領域に分割し、分割された個々の画素の発光状態を制御する面積階調法が知られている（例えば、特許文献３参照）。
【特許文献１】特開２００３−２８８０５５号公報
【特許文献２】特開２００２−１２３２１９号公報
【特許文献３】特開２００１−１８４０１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、発光素子は温度変化や発光時間の経過により輝度が変化してしまうといった問題を有している。このような輝度の劣化は、面積階調法を採用する表示装置において、画質の劣化として顕著に表れるので解決すべき問題とされている。
【０００５】
そこで本発明は、発光素子を用いて面積階調を行う表示装置において、画質の向上と安定化を図ることを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、発光素子で構成される画素を有する表示装置の一部に、該画素と同じ構成の発光素子をモニター用発光素子として設け、該モニター素子の変動を考慮し、発光素子へ供給する電圧、又は電流を補正することを要旨とする。
【０００７】
本発明は、複数のモニター用発光素子と、複数のモニター用発光素子が有する電極の電位の変化をモニターするモニター線と、複数のモニター用発光素子のいずれかがショートすると、モニター線を介してショートしたモニター用発光素子へ供給される電流を電気的に遮断する手段とを有する表示装置である。
【０００８】
本発明は、一つの表示用画素に概略同じ発光色の発光素子で形成されるサブ画素を複数有し、この表示用画素と同じ構成のモニター用画素を備えた表示装置である。この画素に設けられる発光素子とモニター用画素に設けられる発光素子は同じ構成を備え、製造工程において同時に作製されたものであることが好ましい。モニター用画素内の発光素子は、サブ画素ごとにそれぞれ異なる定電流源に接続されている。また表示装置はモニター用画素内の該発光素子の電位の変化に従って、表示用画素の発光素子にかかる電位をサブ画素ごとに変化させる差動増幅回路を有している。
【発明の効果】
【０００９】
画素に設けた発光素子と同じ構成のモニタ用発光素子を設けることで、環境温度の変化や経時劣化による輝度バラツキを抑制することができる。それにより、画質の向上若しくは安定化を図ることができる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１１】
なお本明細書において、各素子間の接続は、電気的に接続されていることを示す。そのため、接続関係を有する素子間に、半導体素子やスイッチング素子等を介して接続することもありうる。
【００１２】
また本明細書において、トランジスタのソース電極及びドレイン電極は、トランジスタの構成上、ゲート電極以外の電極を便宜上区別するために採用されている名称である。本発明において、トランジスタの極性に限定されない構成の場合、その極性を考慮すると、ソース電極及びドレイン電極の名称は変化する。そのため、ソース電極又はドレイン電極を、一方の電極及び他方の電極のいずれかとして記載することがある。
【００１３】
（実施の形態１）
本実施の形態では、モニター用発光素子を有するパネルの構成について図面を参照して説明する。
【００１４】
図１は画素部４０、信号線駆動回路４３、第１の走査線駆動回路４１、第２の走査線駆動回路４２、モニター回路６４が設けられているパネルの構成を示している。このパネルは絶縁基板２０を用いて形成されている。
【００１５】
画素部４０には、複数の画素１０が設けられ、各画素には、第１の発光素子１３、第１の発光素子１３に接続し、電流の供給を制御する機能を有する第１の駆動用トランジスタ１２が設けられている。第１の発光素子１３は、電源１８に接続されている。また、各画素には、前記第１の駆動用トランジスタ１２と第１の発光素子１３とおなじ接続関係にある第２の駆動トランジスタ１１４、第２の発光素子１４が設けられていても良い。第２の駆動トランジスタ１１４と第２の発光素子１４は、第１の駆動用トランジスタ１２と第１の発光素子１３と電源を共有し、並列に接続されていても良い。ここで、第２の発光素子１４は、図１のように、第１の発光素子と同等若しくはほぼ同等の機能を有する発光素子を二つ並列に接続した構成であっても良い。しかし、これに限定されず、第１の発光素子１３のように一つであっても良い。また、３個以上の複数の発光素子を並列に接続した構成でも良いし、これら複数の発光素子の機能が同等でなくても良い。例えば、第１の発光素子１３と比べて、発光面積が異なっていても良い。つまり、一つの画素で第２の駆動トランジスタ１１４及び第２の発光素子１４が、第１の駆動用トランジスタ１２及び第１の発光素子１３と並列に接続されていれば良い。なお、より具体的な画素１０の構成は、以下の実施の形態で例示する。
【００１６】
モニター回路６４は、第１のモニター用発光素子６６、第１のモニター用発光素子６６に接続された第１のモニター制御用トランジスタ１１１、第１のインバーター１１２を有している。第１のインバーター１１２は、出力端子が第１のモニター制御用トランジスタ１１１のゲート電極に接続されている。また第１のインバーター１１２の入力端子は、第１のモニター制御用トランジスタ１１１のソース又はドレイン電極の一方と第１のモニター用発光素子６６に接続されている。第１のモニター制御用トランジスタ１１１には、電源線１１３を介して、定電流源１０５が接続されている。モニター回路６４の他のモニター制御用トランジスタは、複数のモニター用発光素子のそれぞれへ、電源線１１３からの電流供給を制御するための機能を有する。電源線１１３は、複数のモニター用発光素子が有する電極に接続されているため、該電極の電位の変化をモニターする機能を有することができる。また定電流源１０５は、電源線１１３へ一定電流を供給する機能を有すれば良い。また、モニター回路６４でも、画素１０と同じく電源を共有し、第１のモニター制御用トランジスタ１１１、第１のモニター用発光素子６６及び第１のインバーター１１２と並列に接続された第２のモニター制御用トランジスタ１１５、第２のモニター用発光素子１６６及び第２のインバーター１１６を有していても良い。
【００１７】
第１のモニター用発光素子６６は、第１の発光素子１３と同一の作製条件により、同一の工程で作製されたものであり、同一構成を有する。そのため、環境温度の変化と経時劣化に対して同じ特性又はほぼ同じ特性を有する。この第１のモニター用発光素子６６は、電源１８に接続されている。ここで、第１の発光素子１３と接続される電源と、該第１のモニター用発光素子６６に接続される電源とは、同一電位のため、同一の符号を用いて電源１８として示す。なお本実施の形態では、第１のモニター制御用トランジスタ１１１の極性をｐチャネル型として説明するが、これに限定されるものではなく、ｎチャネル型を用いても良い。その場合、適宜周囲の回路構成を変更させる。
【００１８】
第２のモニター用発光素子１６６、第２のモニター制御用トランジスタ１１５、第２のインバーター１１６に関しても同様であり、第２のモニター用発光素子１６６は、第２の発光素子１４と同一の作製条件により、同一の工程で作製されたものであり、同一構成を有する。そのため、環境温度の変化と経時劣化に対して同じ特性、又はほぼ同じ特性を有する。この第２のモニター用発光素子１６６は、電源１８に接続されている。ここで、第２の発光素子１４と接続される電源と、該第２のモニター用発光素子１６６に接続される電源とは同一電位のため、同一の符号を用いて、電源１８と記載する。なお本実施の形態では、第２のモニター制御用トランジスタ１１５の極性をｐチャネル型として説明するが、これに限定されるものではなく、ｎチャネル型を用いても良い。その場合、適宜周囲の回路構成を変更させる。
【００１９】
このようなモニター回路６４を設ける位置は限定されず、信号線駆動回路４３と画素部４０との間や、第１又は第２の走査線駆動回路４１、４２と画素部４０との間に設けても良い。
【００２０】
モニター回路６４と画素部４０との間には、バッファアンプ回路１１０が設けられている。バッファアンプ回路とは、入力と出力とが同じ電位であって、入力インピーダンスが高く、出力電流容量が高いという特性をもつ回路である。そのため、このような特性をもつ回路であれば、回路構成は適宜決定することができる。
【００２１】
このような構成において、バッファアンプ回路は、第１のモニター用発光素子６６及び第２のモニター用発光素子１６６の一方の電極の電位の変化に伴い、画素部４０が有する第１の発光素子１３及び第２の発光素子１４に印加する電圧を変化させる機能を有する。
【００２２】
このような構成において、制御回路１００内の定電流源１０５、及びバッファアンプ回路１１０は同一な絶縁基板２０上に設けても、別の基板上に設けても良い。
【００２３】
以上のような構成において、第１のモニター用発光素子６６及び第２のモニター用発光素子１６６には定電流源１０５から一定の電流が供給される。この状態で、環境温度の変化や経時劣化が生じると、第１のモニター用発光素子６６及び第２のモニター用発光素子１６６の抵抗値が変化する。例えば、経時劣化が生じると、第１のモニター用発光素子６６及び第２のモニター用発光素子１６６の抵抗値が増加する。すると、第１のモニター用発光素子６６及び第２のモニター用発光素子１６６へ供給される電流値は一定であるため、第１のモニター用発光素子６６及び第２のモニター用発光素子１６６の両端の電位差が変化する。具体的には、第１のモニター用発光素子６６及び第２のモニター用発光素子１６６が有する両電極間の電位差が変化する。このとき、電源１８に接続された電極の電位は固定されているため、定電流源１０５に接続されている電極の電位が変化する。この電極の電位の変化は、電源線１１３を介してバッファアンプ回路１１０に供給される。
【００２４】
すなわち、バッファアンプ回路１１０の入力端子には、上記電極の電位の変化が入力される。また、バッファアンプ回路１１０の出力端子から出力される電位は、第１の駆動用トランジスタ１２及び第２の駆動トランジスタ１１４を介して、第１の発光素子１３及び第２の発光素子１４に供給される。具体的には、出力された電位は、第１の発光素子１３及び第２の発光素子１４が有する電極の一方の電位として与えられる。
【００２５】
このようにして、環境温度の変化や経時劣化の変化に応じた第１のモニター用発光素子６６及び第２のモニター用発光素子１６６の変化を、第１の発光素子１３及び第２の発光素子１４にフィードバックする。その結果、第１の発光素子１３及び第２の発光素子１４は、環境温度の変化や経時劣化の変化に応じた輝度で点灯することができる。従って、環境温度の変化や経時劣化の変化によらない表示を行うことができる表示装置を提供することができる。
【００２６】
さらに、複数の第１のモニター用発光素子６６及び第２のモニター用発光素子１６６を設けているため、これらの電位の変化を平均化して、第１の発光素子１３及び第２の発光素子１４へ供給することができる。すなわち本発明において、第１のモニター用発光素子６６及び第２のモニター用発光素子１６６を複数設けることにより電位の変化を平均化することができ好ましい。また複数の第１のモニター用発光素子６６及び第２のモニター用発光素子１６６を設けることにより、ショート等が生じたモニター用発光素子の代替を用意することができる。
【００２７】
そして、第１のモニター用発光素子６６及び第２のモニター用発光素子１６６に接続された第１のモニター制御用トランジスタ１１１及び第２のモニター制御用トランジスタ１１５に加えて、第１のインバーター１１２及び第２のインバーター１１６を設けることが好ましい。これは第１のモニター用発光素子６６及び第２のモニター用発光素子１６６の不良（初期不良や経時不良を含む）により生じる、モニター回路６４の動作不良を考慮して設けられている。例えば、定電流源１０５と第１のモニター制御用トランジスタ１１１及び第２のモニター制御用トランジスタ１１５とが、その他のトランジスタ等を介さず接続されている場合、複数のモニター用発光素子のうち、ある第１のモニター用発光素子６６及び第２のモニター用発光素子１６６が、作製工程中の不良等により、モニター用発光素子が有する陽極と陰極とがショート（短絡）する場合を考える。すると、定電流源１０５からの電流は、電源線１１３を介して、ショートした第１のモニター用発光素子６６及び第２のモニター用発光素子１６６へ多く供給されてしまう。複数のモニター用発光素子は、それぞれ並列に接続されているため、ショートした第１のモニター用発光素子６６及び第２のモニター用発光素子１６６へ多くの電流が供給されると、その他のモニター用発光素子には、所定の一定電流が供給されなくなる。その結果、適切な第１のモニター用発光素子６６及び第２のモニター用発光素子１６６の電位の変化を、第１の発光素子１３及び第２の発光素子１４へ供給することができなくなってしまう。
【００２８】
このようなモニター用発光素子のショートは、該モニター用発光素子の陽極の電位と陰極の電位とが同じとなる。例えば、作製工程中、陽極と、陰極との間のゴミ等により、ショートすることがある。また、陽極と陰極とのショート以外にも、走査線と陽極がショートすること等により、モニター用発光素子がショートすることもある。
【００２９】
そこで本実施の形態では、第１のモニター制御用トランジスタ１１１及び第２のモニター制御用トランジスタ１１５に加えて、第１のインバーター１１２及び第２のインバーター１１６を設けている。第１のモニター制御用トランジスタ１１１及び第２のモニター制御用トランジスタ１１５は、上記のような第１のモニター用発光素子６６及び第２のモニター用発光素子１６６のショート等による多量な電流の供給を防止するため、ショートした第１のモニター用発光素子６６及び第２のモニター用発光素子１６６への電流の供給が止まるようにする。つまりショートしたモニター用発光素子とモニター線とを電気的に遮断する。
【００３０】
第１のインバーター１１２及び第２のインバーター１１６は、複数のモニター用発光素子のいずれかがショートすると、モニター制御用トランジスタをオフとする電位を出力する機能を有する。加えて第１のインバーター１１２及び第２のインバーター１１６は、複数のモニター用発光素子のいずれもショートしていないときには、モニター制御用トランジスタをオンとする電位を出力する機能を有する。
【００３１】
図６を用いて、モニター回路６４の詳しい動作を説明する。図６（Ａ）に示すように、第１のモニター用発光素子６６が有する電極において、高電位側をアノード電極６６ａ、低電位側をカソード電極６６ｃとすると、アノード電極６６ａは第１のインバーター１１２の入力端子に接続され、カソード電極６６ｃは電源１８に接続され、固定電位となる。そのため、第１のモニター用発光素子６６が有する陽極と陰極とがショートすると、アノード電極６６ａの電位が、カソード電極６６ｃの電位に近づく。その結果、第１のインバーター１１２には、カソード電極６６ｃの電位に近い低電位が供給されるため、第１のインバーター１１２が有するｐチャネル型のトランジスタ１１２ｐがオンとなる。すると、高電位側の電位（Ｖａ）が第１のインバーター１１２より出力され、第１のモニター制御用トランジスタ１１１のゲート電位となる。すなわち、第１のモニター制御用トランジスタ１１１のゲートに入力される電位はＶａとなり、第１のモニター制御用トランジスタ１１１はオフとなる。
【００３２】
同様に、第２のモニター用発光素子１６６が有する電極において、高電位側をアノード電極１６６ａ、低電位側をカソード電極１６６ｃとすると、アノード電極１６６ａは第２のインバーター１１６の入力端子に接続され、カソード電極１６６ｃは電源１８に接続され、固定電位となる。そのため、第２のモニター用発光素子１６６が有する陽極と陰極とがショートすると、アノード電極１６６ａの電位が、カソード電極１６６ｃの電位に近づく。その結果、第２のインバーター１１６には、カソード電極１６６ｃの電位に近い低電位が供給されるため、第２のインバーター１１６が有するｐチャネル型のトランジスタ１１６ｐがオンとなる。すると、高電位側の電位（Ｖａ）が第２のインバーター１１６より出力され、第２のモニター制御用トランジスタ１１５のゲート電位となる。すなわち、第２のモニター制御用トランジスタ１１５のゲートに入力される電位はＶａとなり、第２のモニター制御用トランジスタ１１５はオフとなる。
【００３３】
なお、高電位（Ｈｉｇｈ）となるＶＤＤは、アノード電位と同じか、アノード電位より高く設定する。また、第１のインバーター１１２及び第２のインバーター１１６の低電位（Ｌｏｗ）、電源１８の電位、電源線１１３の低い側電位、Ｖａに印加する低い側電位は、全て等しくすることができる。一般的には、低い側電位は、グランドとする。だたしこれに限定されることはなく、低い側の電位は、高い側電位と所定の電位差を有するように決定すれば良い。所定の電位差は、発光材料の電流、電圧、輝度特性、又は装置の仕様により決定することができる。
【００３４】
ここで、第１のモニター用発光素子６６及び第２のモニター用発光素子１６６に一定電流を流す順序に注意する。第１のモニター制御用トランジスタ１１１及び第２のモニター制御用トランジスタ１１５がオンの状態で、電源線１１３に一定電流を流し始める必要がある。本実施の形態では、図６（Ｂ）に示すようにＶａをＬｏｗにしたまま、電源線１１３に電流を流し始めている。そしてＶａは、電源線１１３の電位が飽和状態となった後、ＶＤＤとなるようにする。その結果、第１のモニター制御用トランジスタ１１１及び第２のモニター制御用トランジスタ１１５がオンの状態であっても、電源線１１３に付随する容量素子及び寄生容量を充電することができる。
【００３５】
一方、第１のモニター用発光素子６６及び第２のモニター用発光素子１６６がショートしていない場合、アノード電極６６ａ及びアノード電極１６６ａの電位が第１のインバーター１１２及び第２のインバーター１１６に供給されるため、ｎチャネル型のトランジスタ１１２ｎ及び１１６ｎがオンとなる。すると、低電位側の電位が第１のインバーター１１２及び第２のインバーター１１６より出力され、第１のモニター制御用トランジスタ１１１及び第２のモニター制御用トランジスタ１１５はオンとなる。
【００３６】
このようにして、ショートしたモニター用発光素子へは、定電流源１０５からの電流が供給されないようにすることができる。従って、モニター用発光素子が複数ある場合、モニター用発光素子がショートしたとき、ショートしたモニター用発光素子への電流供給を遮断することで電源線１１３の電位の変化を最小限に抑えることができる。その結果、適切な第１のモニター用発光素子６６及び第２のモニター用発光素子１６６の電位の変化を、第１の発光素子１３及び第２の発光素子１４へ供給することができる。
【００３７】
なお本実施の形態において、定電流源１０５は、一定の電流を供給することができる回路であればよく、例えばトランジスタを用いて作製することができる。また本実施の形態では、モニター回路６４に複数のモニター用発光素子、モニター制御用トランジスタ、及びインバーターを有するように説明したが、これに限定されない。例えばインバーターは、モニター用発光素子がショートすると、それを検知して、モニター線を介して、ショートしたモニター用発光素子へ供給される電流を遮断する機能を有していれば、どのような回路を用いても良い。具体的には、ショートしたモニター用発光素子へ、供給される電流を遮断するため、モニター制御用トランジスタをオフとする機能を有していれば良い。
【００３８】
また本実施の形態では、複数のモニター用発光素子を用いている。この場合、モニター素子の一つが動作不良を起こしても、他のモニター素子が動作していることにより、環境温度の変化や経時劣化による発光素子の特性変動をモニターして、画素１０における発光素子の輝度を補正することができる。
【００３９】
本実施の形態において、バッファアンプ回路１１０は電位の変動を防止するために設けられている。従って、バッファアンプ回路１１０のように、電位の変動を防止することが可能な回路ならば、当該バッファアンプ回路１１０ではなく、別の回路を用いても良い。すなわち、第１のモニター用発光素子６６及び第２のモニター用発光素子１６６の一方の電極の電位を第１の発光素子１３及び第２の発光素子１４に伝達する際、第１のモニター用発光素子６６及び第２のモニター用発光素子１６６と第１の発光素子１３及び第２の発光素子１４の間に、電位の変動を防止するための回路を設けるとき、そのような回路として、上記のバッファアンプ回路１１０に制約されず、オペアンプ回路などどのような構成の回路を用いても良い。
【００４０】
ここで、本実施の形態のうち、他の回路構成について、図２を用いて以下に説明する。図２の回路構成は、個々の画素１０、モニター回路６４の中の素子配置は図１と同じだが、電源の接続方法が図１とは異なっている。すなわち、図１では共通だった電源線１１３だけではなく電源線１１７を追加し、サブ画素ごとに独立した電源で駆動できるようになっている。このように、本実施の形態において、電源線をサブ画素ごとに独立して接続しても良い。また、そのとき、それぞれの電源において定電流源１０５、及びバッファアンプ回路１１０も独立に配置しても良い。
【００４１】
このように、サブ画素ごとに電源線及びこれに接続する制御回路２００内の定電流源１０５、バッファアンプ回路１１０を配置することの利点としては、モニター素子に流す電流値を、サブ画素ごとに設定することで、補正の精度を上げることができることが挙げられる。本実施の形態にあるようなサブ画素を用いて、面積階調を行う場合、第１の発光素子１３と第２の発光素子１４の特性は、異なるものにすることができる。例えば、両方のサブ画素に同じ電圧を加えたときに、一方のサブ画素の発光素子の輝度が、もう一方のサブ画素の２倍となるようにしたとき、駆動電圧や発光デューティーを変化させることなく、輝度の比で０、１、２、３の４通りの階調を表現できる。このように、それぞれのサブ画素の発光素子の特性を異なるものとしたとき、それらの劣化や温度による特性の変化の様子は、両方で同じとなるとは限らない。そのため、異なる特性をもつ素子の組み合わせによる特性の変化は、非常に複雑なものとなってしまう。より正確に補正を行うためには、特性の似通っている素子同士で分けるのが効果的である。サブ画素ごとに電源線及びこれに接続する定電流源１０５、バッファアンプ回路１１０を配置し、第１のモニター用発光素子６６と第２のモニター用発光素子１６６の特性を画素１０のものと同じにしておけば、より正確な補正が実現できる。
【００４２】
なお、本実施の形態において、サブ画素の数は二つのときのみ示したが、サブ画素の数はこれに限定されない。並列に接続されていれば、いくつでも良い。
【００４３】
（実施の形態２）
本実施の形態では、上記実施の形態と異なり、モニター用発光素子がショートしたときにモニター制御用トランジスタをオフとする回路構成及びその動作について説明する。なお、実施の形態１では、サブ画素を含めた画素回路で説明を行ったが、本実施の形態で説明を行うのは、各サブ画素に配置されているモニター用発光素子がショートしたときにモニター制御用トランジスタをオフとする回路構成に関することなので、説明はサブ画素ごとの回路とし、重複する説明はしないこととする。
【００４４】
図７（Ａ）に示すモニター回路６４は、ｐチャネル型の第１のトランジスタ８０、第１のトランジスタ８０にゲート電極が共通し、並列に接続されているｎチャネル型の第２のトランジスタ８１、第２のトランジスタ８１に直列に接続されているｎチャネル型の第３のトランジスタ８２を有する。モニター用発光素子６６は、第１及び第２のトランジスタ８０、８１のゲート電極に接続されている。モニター制御用トランジスタ１１１のゲート電極は、第１及び第２のトランジスタ８０、８１が互いに接続されている電極に接続されている。その他の構成は図６に示すモニター回路６４と同様であるが、ここではモニター制御用トランジスタ１１１及びモニター用発光素子６６を含むサブ画素のみを図示している。
【００４５】
また、第１のｐチャネル型のトランジスタ８０の高電位側の電位をＶａとし、第３のｎチャネル型のトランジスタ８２のゲート電極の電位をＶｂとする。そして、電源線１１３の電位、Ｖａ、Ｖｂの電位を図７（Ｂ）に示すように動作させる。
【００４６】
まず、電源線１１３に付随する容量素子及び寄生容量を完全に充電した状態にし、その後、Ｖａの電位をＨｉｇｈとする。モニター用発光素子６６がショートしている場合、モニター用発光素子６６の陽極の電位、つまり点Ｄの電位は、モニター用発光素子６６の陰極と、同程度にまで下がる。すると、第１及び第２のトランジスタ８０、８１のゲート電極には、低い電位、つまりＬｏｗが入力され、ｎチャネル型である第２のトランジスタ８１がオフとなり、ｐチャネル型である第１のトランジスタ８０がオンとなる。そして、第１のトランジスタ８０の一方の電位である、高い側電位が、モニター制御用トランジスタ１１１のゲート電極へ入力され、モニター制御用トランジスタ１１１はオフとなる。その結果、ショートしたモニター用発光素子６６には、電源線１１３からの電流は供給されない。
【００４７】
このとき、ショートの状態がわずかであり、陽極の電位が微少に低下した場合であると、第１及び第２のトランジスタ８０、８１のいずれがオン、又はオフとなるか制御しづらいことがある。そこで、図７に示すように、第３のトランジスタ８２のゲート電極へＶｂの電位を供給する。すなわち、図７（Ｂ）に示すように、ＶａがＨｉｇｈとなっている間に、Ｖｂの電位をＬｏｗとする。すると、ｎチャネル型である第３のトランジスタ８２はオフとなる。その結果、陽極の電位が、ＶＤＤから第１のトランジスタのしきい値電圧分下がった電位なら、第１のトランジスタ８０をオンとすることができ、モニター制御用トランジスタ１１１をオフとすることができる。
【００４８】
このようにＶｂの電位を制御することにより、陽極の電位が、微少に下がった場合であっても、モニター制御用トランジスタ１１１を正確にオフとすることができる。なおモニター用発光素子が正常である場合、モニター制御用トランジスタ１１１がオンとなるように制御される。すなわち陽極の電位は、電源線１１３の高電位とほぼ同じとなるため、第２のトランジスタ８１がオンとなる。その結果、低電位がモニター制御用トランジスタ１１１のゲート電極に印加されるため、オンとなる。
【００４９】
また図８（Ａ）に示すように、ｐチャネル型の第１のトランジスタ８３と、第１のトランジスタ８３に直列に接続される、ｐチャネル型の第２のトランジスタ８４と、第２のトランジスタ８４とゲート電極を共通とした、ｎチャネル型の第３のトランジスタ８５と、第１のトランジスタとゲート電極を共通とし、並列に接続されるｎチャネル型の第４のトランジスタ８６とを有する。モニター用発光素子６６は、第２及び第３のトランジスタ８４、８５のゲート電極に接続されている。モニター制御用トランジスタ１１１のゲート電極は、第２及び第３のトランジスタ８４、８５が互いに接続されている電極に接続されている。さらにモニター制御用トランジスタ１１１のゲート電極は、第４のトランジスタ８６の一方の電極に接続されている。その他の構成は図６に示すモニター回路６４と同様である。
【００５０】
まず、電源線１１３に付随する容量素子及び寄生容量を完全に充電した状態にし、その後、Ｖｅの電位をＬｏｗとする。モニター用発光素子６６がショートしている場合、モニター用発光素子６６の陽極の電位、つまり点Ｄの電位は、モニター用発光素子６６の陰極と、同程度にまで下がる。すると、第２及び第３のトランジスタ８４、８５のゲート電極には、低い電位、つまりＬｏｗが入力され、ｎチャネル型である第３のトランジスタ８５がオフとなり、ｐチャネル型である第２のトランジスタ８４がオンとなる。またＶｅの電位をＬｏｗとすると、第１のトランジスタ８３はオンとなり、第４のトランジスタ８６はオフとなる。そして、第２のトランジスタ８４を介して、第１のトランジスタの高い側電位が、モニター制御用トランジスタ１１１のゲート電極へ入力され、オフとなる。その結果、ショートしたモニター用発光素子６６には、電源線１１３からの電流は供給されない。このようにゲート電極の電圧Ｖｅを制御することにより、モニター制御用トランジスタ１１１を正確にオフとすることができる。
【００５１】
（実施の形態３）
発光素子及びモニター用発光素子に逆方向電圧を印加することができる。そこで本実施の形態では、逆方向電圧を印加する場合について説明する。
【００５２】
逆方向電圧とは、発光素子１３やモニター用発光素子６６を発光させるときに印加する電圧を順方向電圧とすると、順方向電圧における高い側の電位と、低い側の電位とを反転させた電圧を印加することである。具体的にモニター用発光素子６６を用いて説明すると、アノード電極６６ａと、カソード電極６６ｃとの電位を反転させるため、電源１８の電位より、電源線１１３に印加する電位を低くすることである。
【００５３】
具体的には、図１４に示すように、アノード電極６６ａの電位（アノード電位：Ｖａ）及びカソード電極６６ｃの電位（カソード電位：Ｖｃ）をＬｏｗ電位とする。このとき同時に、電源線１１３の電位（Ｖ１１３）も反転させる。このアノード電位及びカソード電位が反転している期間を、逆方向電圧印加期間という。そして、所定の逆方向電圧印加期間経過後、カソード電位を戻し、電源線１１３に一定電流を流して充電が完了、つまり電圧が飽和した後、電位を戻す。このとき、電源線１１３の電位が曲線状に戻るのは、一定電流で複数のモニター用発光素子を充電し、さらには寄生容量を充電することによる。
【００５４】
好ましくは、アノード電位を反転させ、次いでカソード電位を反転させると良い。そして所定の逆方向電圧期間経過後、アノード電位を戻し、次いでカソード電位を戻す。そしてアノード電位の反転と同時に、電源線１１３の電位をＨｉｇｈに充電させる。
【００５５】
この逆方向電圧印加期間では、駆動用トランジスタ１２及びモニター制御用トランジスタ１１１がオンとなっていなければならない。
【００５６】
逆方向電圧を発光素子へ印加する結果、発光素子１３、加えてモニター用発光素子６６の不良状態を改善し、信頼性を向上させることができる。また、発光素子１３、加えてモニター用発光素子６６は、異物の付着や、陽極又は陰極にある微細な突起によるピンホール、発光層の不均一性を起因として、陽極と陰極がショートする初期不良が生じることがある。このような初期不良が発生すると、信号に応じた点灯及び非点灯が行われず、電流のほとんどがショートした素子を流れてしまう。その結果、画像の表示が良好に行われないという問題が発生する。また、この不良は任意の画素に生じる恐れがある。
【００５７】
そこで本実施の形態のように、発光素子１３、加えてモニター用発光素子６６に逆方向電圧を印加すると、ショートした部分に局所的な電流が流れ、該ショートした部分が発熱し、酸化又は炭化させることができる。その結果、ショートした部分を絶縁化させることができ、その部分以外の領域に電流が流れ、発光素子１３又はモニター用発光素子６６として、正常に動作させることが可能となる。このように逆方向電圧を印加することにより、初期不良が生じても、その不良を解消することができる。なお、このような短絡部の絶縁化は、出荷前に行うと良い。
【００５８】
また、初期不良だけでなく、時間の経過に伴い、新たに陽極と陰極のショートが発生することがある。このような不良は、進行性不良とも呼ばれる。そこで本発明のように、定期的に発光素子１３、加えてモニター用発光素子６６に逆方向電圧を印加することにより、進行性不良が生じても、その不良を解消することができ、発光素子１３又はモニター用発光素子６６として、正常に動作させることが可能となる。
【００５９】
加えて、逆方向電圧を印加することによって、画像の焼き付きを防止することができる。画像の焼き付きとは、発光素子１３の劣化状態により生じるが、逆方向電圧を印加することにより、劣化状態を低減することができる。その結果、画像の焼き付きが防止できる。
【００６０】
一般に発光素子１３、加えてモニター用発光素子６６の劣化は、初期に大きく進み、時間と共に劣化の進行度合いが少なくなってくる。すなわち画素において、一度劣化した発光素子１３やモニター用発光素子６６は、さらなる劣化が生じにくくなる。その結果、各発光素子１３にバラツキが生じる。そのため、出荷前、又は画像を表示しないとき等に、全ての発光素子１３、さらにはモニター用発光素子６６を点灯し、劣化していない素子に劣化を生じさせることによって、全素子の劣化状態を平均化することができる。このような、全素子を点灯する構成を表示装置に設けても良い。
【００６１】
（実施の形態４）
本実施の形態では、画素回路及び構成の一例について説明する。図３には、本発明の画素部に用いることのできる画素回路を示す。画素部４０は、データ線Ｓｘ、ゲート線Ｇｙ、電源線Ｖｘがマトリックス状に設けられており、それらの交点には画素１０が設けられている。画素１０は、スイッチング用トランジスタ１１、駆動用トランジスタ１２、容量素子１６、発光素子１３を有する。
【００６２】
当該画素における接続関係を説明する。スイッチング用トランジスタ１１は、データ線Ｓｘと、ゲート線Ｇｙとの交点に設けられ、スイッチング用トランジスタ１１の一方の電極は信号線Ｓｘと、スイッチング用トランジスタ１１のゲート電極はゲート線Ｇｙと接続されている。駆動用トランジスタ１２は、一方の電極が電源線Ｖｘに接続され、ゲート電極はスイッチング用トランジスタ１１の他方の電極と接続されている。容量素子１６は、駆動用トランジスタ１２のゲートとソース間の電圧を保持するように設けられている。本実施の形態では、容量素子１６は、その一方の電極はＶｘに、他方の電極は駆動用トランジスタ１２のゲート電極に接続されている。なお、容量素子１６は、駆動用トランジスタ１２のゲート容量が大きく、リーク電流が少ない場合等は設ける必要がない。発光素子１３は、駆動用トランジスタ１２の他方の電極に接続されている。
【００６３】
このような画素の駆動方法について説明する。まず、スイッチング用トランジスタ１１がオンとなると、信号線Ｓｘからビデオ信号が入力される。ビデオ信号に基づき、容量素子１６に電荷が蓄積される。容量素子１６に蓄積された電荷が、駆動用トランジスタ１２のゲートとソース間の電圧（Ｖｇｓ）を越えると、駆動用トランジスタ１２がオンとなる。すると、発光素子１３に電流が供給され、点灯する。このとき、駆動用トランジスタ１２は、線形領域又は飽和領域で動作させることができる。飽和領域で動作させると、一定の電流を供給することができる。また線形領域で動作させると、低電圧で動作させることができ、低消費電力化を図ることができる。
【００６４】
以下に、タイミングチャートを用いて、画素の駆動方法について説明する。図９Ａには、１秒間に６０フレームの画像の書き換えが行われる場合のある１フレーム期間のタイミングチャートを示す。該タイミングチャートにおいて、縦軸は走査線（１行目から最終行目）、横軸は時間を示している。
【００６５】
１フレーム期間はｍ（ｍは２以上の自然数）個のサブフレーム期間ＳＦ１、ＳＦ２、…、ＳＦｍを有し、ｍ個のサブフレーム期間ＳＦ１、ＳＦ２、…ＳＦｍは、それぞれ書き込み動作期間Ｔａ１、Ｔａ２、…、Ｔａｍと表示期間（点灯期間）Ｔｓ１、Ｔｓ２、…、Ｔｓｍと、逆方向電圧印加期間とを有する。本実施の形態では、図９（Ａ）に示すように、１フレーム期間は、サブフレーム期間ＳＦ１、ＳＦ２、及びＳＦ３と、逆方向電圧印加期間（ＲＢ）とが設けられている。そして、各サブフレーム期間は、書き込み動作期間Ｔａ１〜Ｔａ３が順に行われ、それぞれ表示期間Ｔｓ１〜Ｔｓ３となる。
【００６６】
図９（Ｂ）に記載のタイミングチャートには、ある行（ｉ行目）に着目したときの、書き込み動作期間、表示期間、及び逆方向電圧印加期間について示す。書き込み動作期間、表示期間が交互に現れた後、逆方向電圧印加期間が現れる。この書き込み動作期間、及び表示期間を有する期間が、順方向電圧印加期間となる。
【００６７】
書き込み動作期間Ｔａは複数の動作期間に分けることができる。本実施の形態では、二つの動作期間に分け、一方で消去動作を行い、他方で書き込み動作を行う。このように消去動作と、書き込み動作を設けるため、ＷＥ（Ｗｒｉｔｅ  Ｅｒａｓｅ）信号が入力される。その他の消去動作及び書き込み動作や信号の詳細は、以下の実施の形態で説明する。また、逆方向電圧印加期間の直前には、全画素のスイッチング用トランジスタを同時にオンとする期間、つまり全走査線をオンとする期間（オン期間）を設ける。
【００６８】
逆方向電圧印加期間の直後には、全画素のスイッチング用トランジスタを同時にオフとする期間、つまり全走査線をオフとする期間（オフ期間）を設けると良い。また、逆方向電圧印加期間の直前には、消去期間（ＳＥ）が設けられている。消去期間は、上記消去動作と同様な動作により行うことができる。消去期間は、直前のサブフレーム期間、本実施の形態ではＳＦ３で書き込まれたデータを、順に消去する動作が順次行われる。なぜなら、オン期間では、最終行目の画素の表示期間が終了後、一斉にスイッチング用トランジスタをオンとするため、１行目等の画素は、不要な表示期間を有することになるからである。
【００６９】
このように、オン期間、オフ期間、消去期間を設けるための制御は、走査線駆動回路や信号線駆動回路等の駆動回路によって行われる。なお、発光素子１３に逆方向電圧の電圧を印加するタイミング、つまり逆方向電圧印加期間は、図９（Ａ）（Ｂ）に限定されない。すなわち、フレームごとに逆方向電圧印加期間を設ける必要はない。また１フレームの後半に逆方向電圧印加期間を設ける必要もない。またオン期間は、少なくとも印加期間（ＲＢ）の直前にあればよく、オフ期間は少なくとも印加期間（ＲＢ）直後にあれば良い。また発光素子の陽極の電圧と、陰極の電圧とを逆にする順序も図９（Ａ）（Ｂ）に限定されない。すなわち、カソード電極の電位を上げた後、アノード電極の電位を下げても良い。
【００７０】
図４には、図３に示した画素回路のレイアウト例を示す。スイッチング用トランジスタ１１、駆動用トランジスタ１２を構成する半導体膜を形成する。その後、ゲート絶縁膜として機能する絶縁膜を介して、第１の導電膜を形成する。該導電膜は、スイッチング用トランジスタ１１、駆動用トランジスタ１２のゲート電極として用い、またゲート線Ｇｙとして用いることができる。このとき、スイッチング用トランジスタ１１は、ダブルゲート構造とすると良い。
【００７１】
その後、層間絶縁膜として機能する絶縁膜を介して、第２の導電膜を形成する。該導電膜は、スイッチング用トランジスタ１１、駆動用トランジスタ１２のドレイン配線、及びソース配線として用い、また信号線Ｓｘ、電源線Ｖｘとしてもちいることができる。このとき、容量素子１６は、第１の導電膜、層間絶縁膜として機能する絶縁膜、第２の導電膜の積層構造により形成することができる。駆動用トランジスタ１２のゲート電極と、スイッチング用トランジスタの他方の電極とは、コンタクトホールを介して接続される。
【００７２】
そして、画素に設けられた開口部には、第１の電極１９（画素電極）を形成する。該画素電極は、駆動用トランジスタ１２の他方の電極に接続されている。このとき、第２の導電膜と画素電極との間に絶縁膜等が設けられている場合、コンタクトホールを介して接続する必要がある。絶縁膜等が設けられていない場合、駆動用トランジスタ１２の他方の電極に、画素電極が直接接続することができる。
【００７３】
図４に示すようなレイアウトにおいて、高開口率を確保するため、第１の導電膜と、画素電極とが重なってしまうことがある。そのような領域には、結合容量が生じてしまうことがある。この結合容量は不要な容量である。
【００７４】
図５には、図４に示したＡ−Ｂ、Ｂ−Ｃの断面図例を示す。絶縁基板２０上には、下地膜を介して半導体膜が形成されている。絶縁基板２０には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ステンレス基板等を用いることができる。また、ＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）に代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板は、一般的に他の基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。下地膜には、酸化シリコンや、窒化シリコン、窒化酸化シリコンなどの絶縁膜を用いることができる。
【００７５】
下地膜上に非晶質半導体膜を形成する。非晶質半導体膜の膜厚は２５〜１００ｎｍ（好ましくは３０〜６０ｎｍ）とする。また非晶質半導体はシリコンだけではなくシリコンゲルマニウムも用いることができる。
【００７６】
次に、必要に応じて非晶質半導体膜を結晶化し、結晶性半導体膜を形成する。結晶化する方法は、加熱炉、レーザ照射、若しくはランプから発する光の照射（以下、ランプアニールと表記する）、又はそれらを組み合わせて用いることができる。例えば、非晶質半導体膜に金属元素を添加し、加熱炉を用いた熱処理を行うことによって結晶性半導体膜を形成する。このように、金属元素を添加することにより、低温で結晶化できるため好ましい。このように形成された結晶性半導体膜を、所定の形状に加工する。所定の形状とは、図４で示したように、スイッチング用トランジスタ１１、駆動用トランジスタ１２となる形状である。
【００７７】
次いで、ゲート絶縁膜として機能する絶縁膜を形成する。該絶縁膜は、半導体膜を覆うように、厚さを１０ｎｍ〜１５０ｎｍ、好ましくは２０ｎｍ〜４０ｎｍとして形成される。例えば、酸化窒化シリコン膜、酸化シリコン膜等を用いることができ、単層構造又は積層構造としても良い。
【００７８】
そしてゲート絶縁膜を介して、ゲート電極として機能する第１の導電膜を形成する。ゲート電極は、単層であっても積層であっても良いが、本実施の形態では導電膜２２ａ、２２ｂの積層構造をもちいる。各導電膜２２ａ、２２ｂはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、又は前記元素を主成分とする合金材料若しくは化合物材料で形成すれば良い。本実施の形態では、導電膜２２ａとして膜厚１０ｎｍ〜５０ｎｍ、例えば３０ｎｍの窒化タンタル膜を形成し、導電膜２２ｂとして膜厚２００ｎｍ〜４００ｎｍ、例えば３７０ｎｍのタングステン膜を順次形成する。
【００７９】
ゲート電極をマスクとして不純物元素を添加する。このとき、高濃度不純物領域に加えて、低濃度不純物領域を形成しても良い。これをＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造という。特に低濃度不純物領域がゲート電極と重なった構造をＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎ  Ｏｖｅｒｌａｐｐｅｄ  ＬＤＤ）構造という。特に、ｎチャネル型トランジスタは、低濃度不純物領域を有する構成とすると良い。
【００８０】
その後、層間絶縁膜３０として機能する絶縁膜２８、２９を形成する。絶縁膜２８は、窒素を有する絶縁膜であればよく、本実施の形態では、プラズマＣＶＤ法により１００ｎｍの窒化シリコン膜を用いて形成する。
【００８１】
また絶縁膜２９は、有機材料又は無機材料を用いて形成することができる。有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構造され、置換基に少なくとも水素を含む、又は置換基にフッ素、アルキル基、又は芳香族炭化水素のうち少なくとも１種を有するポリマー材料、を出発原料として形成される。またポリシラザンとは、シリコン（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料である。無機材料としては、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）（ｘ、ｙ＝１、２・・・）等の酸素、又は窒素を有する絶縁膜を用いることができる。また、絶縁膜２９として、これら絶縁膜の積層構造を用いても良い。特に、有機材料を用いて絶縁膜２９を形成すると、平坦性は高まる一方で、有機材料によって水分や酸素が吸収されてしまう。これを防止するため、有機材料上に、無機材料を有する絶縁膜を形成すると良い。無機材料に、窒素を有する絶縁膜を用いると、Ｎａ等のアルカリイオンの侵入を防ぐことができ、好ましい。絶縁膜２９に、有機材料を用いると平坦性を高めることができ、好ましい。
【００８２】
層間絶縁膜３０にコンタクトホールを形成する。そして、スイッチング用トランジスタ１１、駆動用トランジスタ１２のソース配線及びドレイン配線２４、信号線Ｓｘ、電源線Ｖｘとして機能する第２の導電膜を形成する。第２の導電膜は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）若しくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜を用いることができる。本実施の形態では、チタン膜を６０ｎｍ、窒化チタン膜を４０ｎｍ、チタンとアルミニウム合金膜を３００ｎｍ、チタン膜を１００ｎｍに積層して第２の導電膜を形成する。その後、第２の導電膜を覆うように絶縁膜３１を形成する。絶縁膜３１は、層間絶縁膜３０で示した材料を用いることができる。このように絶縁膜３１を設けることにより、開口率を高めることができる。
【００８３】
そして、絶縁膜３１に設けられた開口部に第１の電極１９（画素電極）を形成する。該開口部において、画素電極の段差被覆性を高めるため、開口部端面に、複数の曲率半径を有するように丸みを帯びさせると良い。第１の電極１９には、透光性を有する材料として、インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍｕ  Ｔｉｎ  Ｏｘｉｄｅ）、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）、酸化インジウムに２〜２０％の酸化シリコン（ＳｉＯ２）を混合したＩＴＯ−ＳｉＯｘ、有機インジウム、有機スズ等を用いることもできる。また非透光性を有する材料として、銀（Ａｇ）以外にタンタル、タングステン、チタン、モリブデン、アルミニウム、銅から選ばれた元素、又は前記元素を主成分とする合金材料若しくは化合物材料を用いることができる。このとき、有機材料を用いて絶縁膜３１を形成し、平坦性を高めると、画素電極形成面の平坦性が向上するため、均一な電圧を印加でき、さらには短絡を防止することができる。
【００８４】
第１の導電膜と、画素電極とが重なってしまう領域４３０には、結合容量が生じてしまうことがある。この結合容量は不要な容量である。
【００８５】
その後、隔壁３２を形成し、蒸着法、又はインクジェット法により発光層３３を形成する。発光層３３は、有機材料、又は無機材料を有し、電子注入層（ＥＩＬ）、電子輸送層（ＥＴＬ）、発光層（ＥＭＬ）、正孔輸送層（ＨＴＬ）、正孔注入層（ＨＩＬ）等を適宜組み合わせて構成される。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。また、発光層は上記積層構造に限定されない。
【００８６】
発光層３３を形成する母体材料として、無機材料を用いることができる。無機材料としては、亜鉛、カドミウム、ガリウムなど金属材料の硫化物、酸化物、窒化物を用いることが好ましい。例えば、硫化物として、硫化亜鉛（ＺｎＳ）、硫化カドミウム（ＣｄＳ）、硫化カルシウム（ＣａＳ）、硫化イットリウム（Ｙ２Ｓ３）、硫化ガリウム（Ｇａ２Ｓ３）、硫化ストロンチウム（ＳｒＳ）、硫化バリウム（ＢａＳ）などを用いることができる。酸化物としては、酸化亜鉛（ＺｎＯ）、酸化イットリウム（Ｙ２Ｏ３）などを用いることができる。また、窒化物としては、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）などを用いることができる。さらに、セレン化亜鉛（ＺｎＳｅ）、テルル化亜鉛（ＺｎＴｅ）なども用いることができ、硫化カルシウム−ガリウム（ＣａＧａ２Ｓ４）、硫化ストロンチウム−ガリウム（ＳｒＧａ２Ｓ４）、硫化バリウム−ガリウム（ＢａＧａ２Ｓ４）、などの３元系の混晶であってもよい。
【００８７】
不純物元素としては、金属イオンの内殻電子遷移を利用した発光中心を形成するものとして、マンガン（Ｍｎ）、銅（Ｃｕ）、サマリウム（Ｓｍ）、テルビウム（Ｔｂ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、ユーロピウム（Ｅｕ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）などの金属元素を用いることができる。なお、電荷補償として、フッ素（Ｆ）、塩素（Ｃｌ）などのハロゲン元素が添加されていてもよい。
【００８８】
また、ドナー−アクセプタ再結合を利用した発光中心として、第一の不純物元素及び第二の不純物元素を含む発光材料を用いることができる。第一の不純物元素としては、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）などの金属元素、珪素（Ｓｉ）などを用いることができる。第二の不純物元素は、例えば、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）、ヨウ素（Ｉ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いることができる。
【００８９】
発光材料は固相反応、すなわち、母体材料及び不純物元素を秤量し、乳鉢で混合、電気炉で加熱して反応させる方法により、母体材料に不純物元素を含有させる。例えば、母体材料と、第一の不純物元素又は第一の不純物元素を含む化合物と、第二の不純物元素又は第二の不純物元素を含む化合物をそれぞれ秤量し、乳鉢で混合した後、電気炉で加熱、焼成を行う。焼成温度は、７００〜１５００℃が好ましい。温度が低すぎる場合は固体反応が進まず、温度が高すぎる場合は母体材料が分解してしまうからである。なお、粉末状態で焼成を行ってもよいが、ペレット状態で焼成を行うことが好ましい。
【００９０】
また、固相反応を利用する場合の不純物元素として、第一の不純物元素と第二の不純物元素で構成される化合物を組み合わせて用いてもよい。この場合、不純物元素が拡散されやすく固相反応が進みやすくなるため、均一な発光材料を得ることができる。さらに余分な不純物元素が入らないため、純度の高い発光材料が得ることができる。第一の不純物元素と第二の不純物元素で構成される化合物としては、例えば、フッ化銅（ＣｕＦ２）、塩化銅（ＣｕＣｌ）、ヨウ化銅（ＣｕＩ）、臭化銅（ＣｕＢｒ）、窒化銅（Ｃｕ３Ｎ）、リン化銅（Ｃｕ３Ｐ）、フッ化銀（ＣｕＦ）、塩化銀（ＣｕＣｌ）、ヨウ化銀（ＣｕＩ）、臭化銀（ＣｕＢｒ）、塩化金（ＡｕＣｌ３）、臭化金（ＡｕＢｒ３）、塩化白金（ＰｔＣｌ２）などを用いることができる。また、第二の不純物元素の代わりに第三の不純物元素を含んだ発光材料を用いてもよい。
【００９１】
第三の不純物元素は、例えば、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、ルビジウム（Ｒｂ）、セシウム（Ｃｓ）、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）などを用いることができる。これらの不純物元素の濃度は、母体材料に対して０．０１〜１０ｍｏｌ％であれば良く、好ましくは０．１〜５ｍｏｌ％の範囲である。
【００９２】
高い電気導電性を有する発光材料としては、母体材料として、上述した材料を用い、上述した第一の不純物元素及び第二の不純物元素及び第三の不純物元素を含む発光材料を添加した発光材料を用いることができる。これらの不純物元素の濃度は、母体材料に対して０．０１〜１０ｍｏｌ％であれば良く、好ましくは０．１〜５ｍｏｌ％の範囲であれば良い。
【００９３】
第二の不純物元素と第三の不純物元素で構成される化合物としては、例えば、フッ化リチウム（ＬｉＦ）、塩化リチウム（ＬｉＣｌ）、ヨウ化リチウム（ＬｉＩ）、臭化銅（ＬｉＢｒ）、塩化ナトリウム（ＮａＣｌ）などのハロゲン化アルカリ、窒化ホウ素（ＢＮ）、窒化アルミニウム（ＡｌＮ）、アルミニウムアンチモン（ＡｌＳｂ）、ガリウムリン（ＧａＰ）、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、インジウムヒ素（ＩｎＡｓ）、インジウムアンチモン（ＩｎＳｂ）などを用いることができる。
【００９４】
母体材料として、上述した材料を用い、上述した第一の不純物元素及び第二の不純物元素及び第三の不純物元素を含む発光材料を用いた発光層は、高電界により加速されたホットエレクトロンを必要とすることなく、発光することが可能である。つまり、発光素子に高電圧を印加する必要がなくなるため、低駆動電圧で動作可能な発光素子を得ることができる。また、低駆動電圧で発光可能であるため、消費電力も低減された発光素子を得ることができる。また、さらに他の発光中心となる元素が含まれていてもよい。
【００９５】
また、母体材料として上述した材料を用い、第二の不純物元素及び第三の不純物元素及び上述した金属イオンの内殻電子遷移を利用した発光中心を含む発光材料を用いることができる。この場合、発光中心となる金属イオンは、母体材料に対して０．０５〜５原子％であることが好ましい。また、第二の不純物元素の濃度は、母体材料に対して０．０５〜５原子％であることが好ましい。また、第三の不純物元素の濃度は、母体材料に対して０．０５〜５原子％であることが好ましい。このような構成の発光材料は、低電圧で発光可能である。よって、低駆動電圧で発光可能な発光素子を得ることができるため、消費電力が低減された発光素子を得ることができる。また、さらに他の発光中心となる元素が含まれていてもよい。このような発光材料を用いることにより、発光素子の輝度劣化を抑制することができる。また、トランジスタを用いて低電圧で駆動することができる。
【００９６】
そして、蒸着法により第２の電極３５を形成する。発光素子の第１の電極１９（画素電極）、及び第２の電極３５は、画素構成により陽極又は陰極となる。陽極材料としては、仕事関数の大きい（仕事関数４．０ｅＶ以上）金属、合金、電気伝導性化合物、及びこれらの混合物などを用いることが好ましい。陽極材料の具体例としては、ＩＴＯ、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合したＩＺＯの他、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又は金属材料の窒化物（ＴｉＮ）等を用いることができる。
【００９７】
一方、陰極材料としては、仕事関数の小さい（仕事関数３．８ｅＶ以下）金属、合金、電気伝導性化合物、及びこれらの混合物などを用いることが好ましい。陰極材料の具体例としては、元素周期律の１族又は２族に属する元素、すなわちＬｉやＣｓ等のアルカリ金属、及びＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、及びこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ）や化合物（ＬｉＦ、ＣｓＦ、ＣａＦ２）の他、希土類金属を含む遷移金属を用いて形成することができる。但し、陰極は透光性を有する必要があるため、これら金属、又はこれら金属を含む合金を非常に薄く形成し、ＩＴＯ等の金属（合金を含む）との積層により形成する。
【００９８】
その後、第２の電極３５を覆って、保護膜を形成しても良い。保護膜としては、窒化シリコン膜やＤＬＣ膜を用いることができる。このようにして、表示装置の画素を形成することができる。
【００９９】
（実施の形態５）
本発明の表示装置における画素と駆動回路の構成を図２９〜図３１を参照して説明する。
【０１００】
図２９に本発明に係る表示パネルの構成を示す。この表示パネルは基板１２０上に、サブ画素１３０が複数配列された画素部１２１、走査線１３３の信号を制御する走査線駆動回路１２２、データ線１３１の信号を制御するデータ線駆動回路１２３を有している。また、サブ画素１３０に含まれる発光素子１３７の輝度変化を補正するためのモニタ回路１２４が設けられていても良い。発光素子１３７とモニタ回路１２４に含まれる発光素子は同じ構造を有している。発光素子１３７の構造は一対の電極間にエレクトロルミネセンスを発現する材料を含む層を挟んだ形となっている。
【０１０１】
基板１２０の周辺部には、走査線駆動回路１２２に外部回路から信号を入力する入力端子１２５、データ線駆動回路１２３に外部回路から信号を入力する入力端子１２６、モニタ回路１２４に信号を入力する入力端子１２９を有している。
【０１０２】
サブ画素１３０には、データ線１３１に接続するトランジスタ１３４と、電源線１３２と発光素子１３７との間に直列に挿入されて接続するトランジスタ１３５を含んでいる。トランジスタ１３４のゲートは走査線１３３の接続し、走査信号で選択されたとき、データ線１３１の信号をサブ画素１３０に入力する。入力された信号はトランジスタ１３５のゲートに与えられ、また、保持容量部１３６を充電する。この信号に応じて、電源線１３２と発光素子１３７は導通状態となり、発光素子１３７が発光する。
【０１０３】
サブ画素１３０に設けた発光素子１３７を発光させるためには外部回路から電力を供給する必要がある。画素部１２１に設けられる電源線１３２は、入力端子１２７で外部回路と接続される。電源線１３２は引き回す配線の長さにより抵抗損失が生じるので、入力端子１２７は基板１２０の周辺部に複数箇所設けることが好ましい。入力端子１２７は基板１２０の両端部に設け、画素部１２１の面内で輝度ムラが目立たないように配置されている。すなわち、画面の中で片側が明るく、反対側が暗くなってしまうことを防いでいる。また、一対の電極を備えた発光素子１３７であって、電源線１３２と接続する電極とは反対側の電極は、複数のサブ画素１３０で共有する共通電極として形成されるが、この電極の抵抗損失も低くするために、端子１２８を複数個備えている。
【０１０４】
次に、サブ画素１３０の一例を、図３０と図３１を参照して詳細に説明する。なお、図３０はサブ画素１３０の上面図を示し、その図中に示す切断線Ａ−Ｂ、Ｃ−Ｄ、Ｅ−Ｆに対応する縦断面図を図３１に示す。
【０１０５】
走査線１３３とデータ線１３１は異なる層で形成され、絶縁層１５５及び１５６を挟んで交差している。走査線１３３は、ゲート絶縁層１５７を挟んで半導体層１４１と交差する部分で、トランジスタのゲート電極として機能する。この場合、トランジスタ１３４を、半導体層１４１の配置に合わせて、走査線１３３を分岐させて複数箇所で半導体層１４１と交差部を設けると、一対のソースとドレインの間に複数のチャネル形成領域が直列に配列する所謂マルチゲートトランジスタとすることができる。
【０１０６】
トランジスタ１３５と接続する電源線１３２は抵抗が低いことが望まれるので、特に抵抗率の低いＡｌやＣｕなどを用いることが好ましい。Ｃｕ配線を形成する場合は、バリア層と組み合わせて絶縁層中に形成することができる。図３１では、基板１２０上であって、半導体層１４１よりも下層に形成する一例を示している。基板１２０の表面にはバリア層１５０が形成され、基板１２０に含まれるアルカリ金属などの不純物のしみ出しを防いでいる。電源線１３２は、絶縁層１５１に形成された開孔にバリア層１５２とＣｕ層１５９によって形成されている。バリア層１５２は、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）などによって形成されている。Ｃｕ層１５９は、シード層をスパッタリングで形成した後、メッキにより１μｍ〜５μｍの厚さに堆積され、化学的機械研磨により平坦化処理がされている。すなわち、ダマシンプロセスを用いることにより絶縁層１５１に埋め込まれた形状にすることができる。
【０１０７】
絶縁層１５１上には、半導体層１４０、１４１にとっての下地絶縁層が形成されている。下地絶縁層の構成は限定されないが、窒化シリコン層１５３と酸化シリコン層１５４で形成されていることが好ましい。その他、絶縁層の構成として、半導体層１４０、１４１の上層には、ゲート絶縁層１５７の他に、絶縁層１５６が、酸化シリコン又は窒化シリコンなどで形成され、保護膜として用いられている。
【０１０８】
電源線１３２とトランジスタ１３５の接続は、上記した絶縁層を貫通するコンタクトホールを開けて、配線１４５により接続されている。また、ゲート電極１４２は、配線１４４によって、トランジスタ１３４と接続している。トランジスタ１３４、１３５のゲート電極は、複数の層を積層して形成しても良い。例えば、第１の導電層と第２の導電層の組み合わせは、ゲート絶縁層との密着性と抵抗率を考慮して組み合わせても良いし、上下の層の形状を変えて（例えば、ひさしの付いた帽子型の形状として）自己整合的に半導体層にソース及びドレイン領域や低濃度不純物（ＬＤＤ）領域を形成することができる構造としても良い。
【０１０９】
また、ゲート電極１４２が延長されることによって設けられる保持容量部１３６の容量電極１４３は、第１の導電層と第２の導電層の組み合わせを利用して、第１の導電層による薄膜部を設け、その下層にある半導体層に一導電型の不純物を添加して、低抵抗化しておくことが好ましい。すなわち、保持容量部１３６は、ゲート電極１４２が延長されることによって設けられる保持容量部１３６の容量電極１４３と、トランジスタ１３５の半導体層１４１が延長された半導体層１６０と、それらに挟まれるゲート絶縁層１５７によって形成されるが、半導体層１６０に一導電型の不純物を添加して、低抵抗化しておくこおとで、有効に機能させることができる。
【０１１０】
発光素子の画素電極はトランジスタ１３５の半導体層１４１と直接コンタクトを形成しても良いが、図３１に図示するように、配線１４６を介して接続することができる。この場合、配線１４６の端部に複数の段差形状を設けることにより、画素電極１４７との接触面積を増やすことができるので好ましい。このような段差形状は、スリットや半透過膜などの減光手段を用いたフォトマスクを用いることにより形成することができる。画素電極１４７の周辺端部は隔壁層１５８でカバーされている。
【０１１１】
本実施の形態で示す表示パネルは、電源線がＣｕなどの低抵抗材料で形成されているので、特に画面サイズが大型化したときに有効である。例えば、画面サイズが１３インチクラスの場合対角線の長さは３４０ｍｍであるが、６０インチクラスの場合には１５００ｍｍ以上となる。このような場合には、配線抵抗を無視することができないので、Ｃｕなどの低抵抗材料を配線を用いることが好ましい。また、配線遅延を考慮すると、同様にしてデータ線や走査線を形成しても良い。
【０１１２】
なお、本実施の形態で述べた内容は、実施の形態１〜４で述べた内容と自由に組み合わせて実施することができる。
【０１１３】
（実施の形態６）
本実施例は、表示パネルを製造するときに用いる蒸着装置について図面を参照して説明する。
【０１１４】
表示パネルは、トランジスタによって画素回路及び／又は駆動回路が形成された素子基板に、ＥＬ層を形成して製造される。ＥＬ層はエレクトロルミネセンスを発現する材料を少なくとも一部に含んで形成される。ＥＬ層は機能の異なる複数の層で構成されても良い。その場合、ＥＬ層は、正孔注入輸送層、発光層、電子注入輸送層などとも呼ばれる機能の異なる層を組み合わせて構成する場合がある。
【０１１５】
トランジスタが形成された素子基板に、ＥＬ層を形成するための蒸着装置の構成を図３２に示す。この蒸着装置は、搬送室１６０、１６１に複数の処理室を連結している。処理室には、基板を供給するロード室１６２、基板を回収するアンロード室１６３、その他、加熱処理室１６８、プラズマ処理室１７２、ＥＬ材料を蒸着する成膜処理室１６９〜１７５、発光素子の一方の電極として、アルミニウム若しくはアルミニウムを主成分とする導電膜を形成する成膜処理室１７６を含んでいる。また、搬送室と各処理室の間にはゲートバルブ１７７ａ〜１７７ｌが設けられていて、各処理室の圧力は独立して制御可能とされており、処理室間の相互汚染を防いでいる。
【０１１６】
ロード室１６２から搬送室１６１に導入された基板は、回転自在に設けられたアーム方式の搬送手段１９３により、所定の処理室へ搬入される。また、基板は搬送手段１９３により、ある処理室から他の処理室へ搬送される。搬送室１６０と搬送室１６１とは成膜処理室１７０で連結され、ここで搬送手段１９３と搬送手段１９４により基板の受け渡しが行う。
【０１１７】
搬送室１６０及び搬送室１６１に連結する各処理室は減圧状態に保持されている。従って、この蒸着装置では、基板は大気に触れることなく連続してＥＬ層の成膜処理が行われる。ＥＬ層の成膜処理が終わった表示パネルは、水蒸気などにより劣化する場合があるので、この蒸着装置では、品質を保持するために大気に触れさせる前に封止処理を行うための封止処理室１６５が搬送室１６１に連結されている。封止処理室１６５は大気圧若しくはそれに近い減圧下におかれているので、搬送室１６１と封止処理室１６５の間にも中間室１６４が備えられている。中間室１６４は基板の受け渡しと、室間の圧力を緩衝するために設けられている。
【０１１８】
ロード室１６２、アンロード室１６３、搬送室及び成膜処理室には室内を減圧に保持するための排気手段が備えられている。排気手段としては、ドライポンプ、ターボ分子ポンプ、拡散ポンプなど各種の真空ポンプを用いることができる。
【０１１９】
図３２の蒸着装置において、搬送室１６０及び搬送室１６１に連結される処理室の数やその構成は、発光素子の積層構造に応じて適宜組み合わせることができる。以下に、その組み合わせの一例を示す。
【０１２０】
加熱処理室１６８は、最初に下部電極や絶縁隔壁等が形成された基板を加熱して脱ガス処理を行う。プラズマ処理室１７２は、下地電極表面を希ガスや酸素プラズマ処理を行う。このプラズマ処理は、表面を清浄化、表面状態の安定化、表面の物理的若しくは化学的状態（例えば、仕事関数など）を安定化させるために行う。
【０１２１】
成膜処理室１６９は、発光素子の一方の電極と接触する電極バッファ層を形成する処理室である。電極バッファ層はキャリア注入性（正孔注入若しくは電子注入）があり、発光素子の短絡や暗点欠陥の発生を抑制する層である。代表的には、電極バッファ層は、有機無機混合材料であって、抵抗率が５×１０４〜１×１０６Ωｃｍであり、３０ｎｍ〜３００ｎｍの厚さに形成される。また、成膜室１７１は正孔輸送層を成膜する処理室である。
【０１２２】
発光素子における発光層は、単色発光をする場合と白色発光をする場合とで、その構成が異なる。蒸着装置において成膜処理室もそれに応じて配置することが好ましい。例えば、表示パネルに発光色が異なる三種類の発光素子を形成する場合には、各発光色に対応した発光層を成膜する必要がある。この場合、成膜処理室１７０を第１の発光層の成膜用として、成膜処理室１７３を第２の発光層の成膜用として、成膜処理室１７４を第３の発光層の成膜用として用いることができる。発光層ごとに成膜処理室を分けることで、異なる発光材料による相互汚染を防止することができ、成膜処理のスループットを向上させることができる。
【０１２３】
また、成膜処理室１７０、成膜処理室１７３、成膜処理室１７４のそれそれで、発光色が異なる三種類のＥＬ材料を順次蒸着しても良い。この場合、シャドーマスクを使い、蒸着する領域に応じて当該マスクをずらして蒸着を行うことになる。
【０１２４】
白色発光する発光素子を形成する場合には、異なる発光色の発光層を縦積みにして形成する。その場合にも、素子基板が成膜処理室を順次移動して、発光層ごとに成膜することができる。また、同じ成膜処理室で異なる発光層を連続して成膜することもできる。
【０１２５】
成膜処理室１７６では、ＥＬ層の上に電極を成膜する。電極の形成は、電子ビーム蒸着法やスパッタリング法を適用することもできるが、好ましくは抵抗加熱蒸着法を用いることが好ましい。
【０１２６】
電極の形成まで終了した素子基板は、中間室１６４を経て封止処理室１６５に搬入される。封止処理室１６５は、ヘリウム、アルゴン、ネオン、若しくは窒素などの不活性な気体が充填されており、その雰囲気下で素子基板のＥＬ層が形成された側に封止板を貼り付けて封止する。封止された状態において、素子基板と封止板との間には、不活性気体が充填されていても良いし、樹脂材料を充填しておいても良い。封止処理室１６５には、シール材を描画するディスペンサーや、素子基板に対向して封止板を固定する固定ステージやアームなどの機械的要素、樹脂材料を充填するディスペンサー若しくはスピンコーターなどが備えられている。
【０１２７】
図３３は、成膜処理室の内部構成を示す。成膜処理室は減圧下に保たれていて、図３３では天板１９１と底板１９２で挟まれる内側が室内であり、減圧状態に保たれる室内を示している。
【０１２８】
処理室内には、一つ又は複数個の蒸発源が備えられている。組成の異なる複数の層を成膜する場合や、異なる材料を共蒸着する場合は、複数個の蒸発源を設けることが好ましいからである。図３３では、蒸発源１８１ａ、１８１ｂ、１８１ｃが蒸発源ホルダ１８０に装着されている。蒸発源ホルダ１８０は多関節アーム１８３によって保持されている。多関節アーム１８３は関節の伸縮によって、蒸発源ホルダ１８０の位置をその可動範囲内で自在に移動可能としている。また、蒸発源ホルダ１８０に距離センサー１８２を設け、蒸発源１８１ａ〜１８１ｃと基板１８９との間隔をモニターして、蒸着時における最適な間隔を制御しても良い。その場合には、多関節アームに上下方向（Ｚ方向）にも変位する多関節アームとしても良い。
【０１２９】
基板ステージ１８６と基板チャック１８７は一対となって基板１８９を固定する。基板ステージ１８６はヒータを内蔵させて基板１８９を加熱できるように構成しても良い。基板１８９は、基板チャック１８７の禁緩により、基板ステージ１８６に固定されまた搬出入される。蒸着に際しては、必要に応じて蒸着するパターンに対応して開口部を備えたシャドーマスク１９０を用いることもできる。その場合、シャドーマスク１９０は、基板１８９と蒸発源１８１ａ〜１８１ｃの間に配置されるようにする。シャドーマスク１９０はマスクチャック１８８により、基板１８９と密着若しくは一定の間隔を持って固定される。シャドーマスク１９０のアライメントが必要な場合には、処理室内にカメラを配置し、マスクチャック１８８にＸ−Ｙ−θ方向に微動する位置決め手段を備えることで、その位置合わせを行う。
【０１３０】
蒸発源１８１には、蒸着材料を蒸発源に連続して供給する蒸着材料供給手段が付加されている。蒸着材料供給手段は、蒸発源１８１と離れた位置に配置される蒸着材料供給源１８５ａ、１８５ｂ、１８５ｃと、その両者の間を繋ぐ材料供給管１８４を有している。典型的には、材料供給源１８５ａ、１８５ｂ、１８５ｃは蒸発源１８１に対応して設けられている。図３３の場合は、材料供給源１８５ａと蒸発源１８１ａが対応している。材料供給源１８５ｂと蒸発源１８１ｂ、材料供給源１８５ｃと蒸発源１８１ｃについても同様である。
【０１３１】
蒸着材料の供給方式には、気流搬送方式、エアロゾル方式などが適用できる。気流搬送方式は、蒸着材料の微粉末を気流に乗せて搬送するもので、不活性ガスなどを用いて蒸発源１８１に搬送する。エアロゾル方式は、蒸着材料を溶剤中に溶解又は分散させた原料液を搬送し、噴霧器によりエアロゾル化し、エアロゾル中の溶媒を気化させながら行う蒸着である。いずれの場合にも、蒸発源１８１には加熱手段が設けられ、搬送された蒸着材料を蒸発させて基板１８９に成膜する。図３３の場合、材料供給管１８４は柔軟に曲げることができ、減圧状態下においても変形しない程度の剛性を持った細管で構成されている。
【０１３２】
気流搬送方式やエアロゾル方式を適用する場合には、成膜処理室内を大気圧若しくはそれ以下であって、好ましくは１３３Ｐａ〜１３３００Ｐａの減圧下で成膜を行えば良い。成膜処理室内にはヘリウム、アルゴン、ネオン、クリプトン、キセノン、若しくは窒素などの不活性気体を充填し、又は当該気体を供給しながら（同時に排気しながら）、圧力の調節を行うことができる。また、酸化膜を形成する成膜処理室では、酸素、亜酸化窒素などの気体を導入して酸化雰囲気としておいても良い。また、有機材料を蒸着する成膜処理室内には水素などの気体を導入して還元雰囲気にしておいても良い。
【０１３３】
その他の蒸着材料の供給方法として、材料供給管１８４の中にスクリューを設け蒸着材料を蒸発源に向けて連続的に押し出す構成としても良い。
【０１３４】
本実施の形態の蒸着装置によれば、大画面の表示パネルであっても、均一性良く、連続して成膜することができる。また、蒸発源に蒸着材料が無くなる度に、その都度蒸着材料を補給する必要がないので、スループットを向上することができる。
【０１３５】
なお、本実施の形態で述べた内容は、実施の形態１〜５で述べた内容と自由に組み合わせて実施することができる。
【０１３６】
（実施の形態７）
本実施の形態では、本発明が適用できる表示装置の作製方法について説明する。本発明が適用できる表示装置は、マイクロ波で励起された高密度プラズマ法を組み合わせても良い。その一例を図１７に示す。なお、図１７において、図１７（Ｂ）は図１７（Ａ）のａ−ｂ間の断面図に相当し、図１７（Ｃ）は図１７（Ａ）のｃ−ｄ間の断面図に相当する。
【０１３７】
図１７に示す表示装置は、基板１７０１上に絶縁膜１７０２を介して設けられた半導体膜１７０３ａ、１７０３ｂと、当該半導体膜１７０３ａ、１７０３ｂ上にゲート絶縁膜１７０４を介して設けられたゲート電極１７０５と、ゲート電極を覆って設けられた絶縁膜１７０６、１７０７と、半導体膜１７０３ａ、１７０３ｂのソース領域又はドレイン領域と電気的に接続し且つ絶縁膜１７０７上に設けられた導電膜１７０８とを有している。なお、図１７においては、半導体膜１７０３ａの一部をチャネル領域として用いたｎ型の薄膜トランジスタ１７１０ａと半導体膜１７０３ｂの一部をチャネル領域として用いたｐ型の薄膜トランジスタ１７１０ｂとを設けた場合を示しているが、この構成に限られない。例えば、図１７では、ｎ型の薄膜トランジスタ１７１０ａにＬＤＤ領域を設け、ｐ型の薄膜トランジスタ１７１０ｂにはＬＤＤ領域を設けていないが、両方に設けた構成としても良いし両方に設けない構成とすることも可能である。
【０１３８】
基板１７０１は、バリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板又はステンレスを含む金属基板等を用いることができる。他にも、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板を用いることも可能である。可撓性を有する基板を用いることによって、折り曲げが可能である表示装置を作製することが可能となる。また、このような基板であれば、その面積や形状に大きな制限はないため、基板１７０１として、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形のシリコン基板を用いる場合と比較すると、大きな優位点である。
【０１３９】
絶縁膜１７０２は、下地膜として機能し、基板１７０１からＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜１７０３ａ、１７０３ｂ中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。絶縁膜１７０２としては、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜の単層構造、又はこれらの積層構造で設けることができる。例えば、絶縁膜１７０２を２層構造で設ける場合、１層目の絶縁膜として窒化酸化シリコン膜で設け、２層目の絶縁膜として酸化窒化シリコン膜を設けると良い。また、絶縁膜１７０２を３層構造で設ける場合、１層目の絶縁膜として酸化窒化シリコン膜を設け、２層目の絶縁膜として窒化酸化シリコン膜を設け、３層目の絶縁膜として酸化窒化シリコン膜を設けると良い。
【０１４０】
半導体膜１７０３ａ、１７０３ｂは、非晶質（アモルファス）半導体をスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料で非晶質半導体膜を形成し、当該非晶質半導体膜をレーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法などの結晶化法により結晶化させる。
【０１４１】
ゲート絶縁膜１７０４は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜の単層構造、又はこれらの積層構造で設けることができる。
【０１４２】
絶縁膜１７０６は、スパッタ法やプラズマＣＶＤ法等により、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ、ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜の単層構造、又はこれらの積層構造で設けることができる。
【０１４３】
絶縁膜１７０７は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ、ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜はもちろん、その他にもエポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料やシロキサン樹脂からなる単層又は積層構造で設けることができる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。又は置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いても良い。なお、図１７における表示装置において、絶縁膜１７０６を設けずにゲート電極１７０５を覆うように直接絶縁膜１７０７を設けることも可能である。
【０１４４】
導電膜１７０８としては、Ａｌ、Ｎｉ、Ｃ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎから選ばれた一種の元素又は当該元素を複数含む合金からなる単層又は積層構造を用いることができる。例えば、当該元素を複数含む合金からなる導電膜として、例えばＣとＴｉを含有したＡｌ合金、Ｎｉを含有したＡｌ合金、ＣとＮｉを含有したＡｌ合金、ＣとＭｎを含有したＡｌ合金等を用いることができる。また、積層構造で設ける場合、ＡｌとＴｉを積層させることによって設けることができる。
【０１４５】
また、図１７において、ｎ型の薄膜トランジスタ１７１０ａはゲート電極１７０５の側壁に接してサイドウォールを有し、半導体膜１７０３ａにｎ型の導電性を付与する不純物が選択的に添加されたソース領域、ドレイン領域及びサイドウォールの下方に設けられたＬＤＤ領域が形成されている。また、ｐ型の薄膜トランジスタ１７１０ｂはゲート電極１７０５の側壁に接してサイドウォールを有し、半導体膜１７０３ｂにｐ型の導電性を付与する不純物が選択的に添加されたソース領域及びドレイン領域が形成されている。
【０１４６】
なお、本発明の表示装置では、上記基板１７０１、絶縁膜１７０２、半導体膜１７０３ａ及び１７０３ｂ、ゲート絶縁膜１７０４、絶縁膜１７０６又は絶縁膜１７０７のうち少なくともいずれか一層に、プラズマ処理を用いて酸化又は窒化を行うことにより半導体膜又は絶縁膜を酸化又は窒化する。このように、プラズマ処理を用いて半導体膜又は絶縁膜を酸化又は窒化することによって、当該半導体膜又は絶縁膜の表面を改質し、ＣＶＤ法やスパッタ法により形成した絶縁膜と比較してより緻密な絶縁膜を形成することができるため、ピンホール等の欠陥を抑制し表示装置の特性等を向上させることが可能となる。
【０１４７】
また、プラズマ処理は、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下であり、プラズマの電子温度が０．５ｅｖ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板１７０１上に形成された被処理物（ここでは、半導体膜１７０３ａ、１７０３ｂ）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化又は窒化することよって形成される酸化物又は窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化又は窒化処理を行うことができる。例えば、ガラス基板の歪点温度よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化又は窒化処理を行うことができる。なお、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。
【０１４８】
次に、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合について説明する。図１８にはトップゲートのトランジスタ、図１９及び図２０にはボトムゲートのトランジスタの場合について示す。
【０１４９】
アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタの断面を図１８Ａに示す。に示すように、基板１８０１上に下地膜１８０２が形成されている。さらに下地膜１８０２上に画素電極１８０３が形成されている。また、画素電極１８０３と同層に同じ材料からなる第１の電極１８０４が形成されている。基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜１８０２としては、窒化アルミニウム（ＡｌＮ）や酸化シリコン（ＳｉＯ２）、酸化窒化シリコン（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
【０１５０】
また、下地膜１８０２上に配線１８０５及び配線１８０６が形成され、画素電極１８０３の端部が配線１８０５で覆われている。配線１８０５及び配線１８０６の上部にＮ型の導電型を有するＮ型半導体層１８０７及びＮ型半導体層１８０８が形成されている。また、配線１８０５と配線１８０６の間であって、下地膜１８０２上に半導体層１８０９が形成されている。そして、半導体層１８０９の一部はＮ型半導体層１８０７及びＮ型半導体層１８０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓｉ：Ｈ）、微結晶半導体（μｃ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されている。また、半導体層１８０９上にゲート絶縁膜１８１０が形成されている。また、ゲート絶縁膜１８１０と同層の同じ材料からなる絶縁膜１８１１が第１の電極１８０４上にも形成されている。なお、ゲート絶縁膜１８１０としては酸化シリコン膜や窒化シリコン膜などが用いられる。
【０１５１】
また、ゲート絶縁膜１８１０上に、ゲート電極１８１２が形成されている。また、ゲート電極と同層に同じ材料でなる第２の電極１８１３が第１の電極１８０４上に絶縁膜１８１１を介して形成されている。第１の電極１８０４及び第２の電極１８１３で絶縁膜１８１１を挟まれた容量素子１８１９が形成されている。また、画素電極１８０３の端部、駆動トランジスタ１８１８及び容量素子１８１９を覆い、層間絶縁膜１８１４が形成されている。
【０１５２】
層間絶縁膜１８１４及びその開口部に位置する画素電極１８０３上に有機化合物を含む層１８１５及び対向電極１８１６が形成され、画素電極１８０３と対向電極１８１６とで有機化合物を含む層１８１５が挟まれた領域では発光素子１８１７が形成されている。
【０１５３】
また、図１８Ａに示す第１の電極１８０４を図１８Ｂに示すように第１の電極１８２０で形成しても良い。第１の電極１８２０は配線１８０５及び１８０６と同層の同一材料で形成されている。また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた表示装置のパネルの部分断面を図１９に示す。
【０１５４】
基板１９０１上にゲート電極１９０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極１９０４が形成されている。ゲート電極１９０３の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでも良い。
【０１５５】
また、ゲート電極１９０３及び第１の電極１９０４を覆うようにゲート絶縁膜１９０５が形成されている。ゲート絶縁膜１９０５としては酸化シリコン膜や窒化シリコン膜などが用いられる。ゲート絶縁膜１９０５上に、半導体層１９０６が形成されている。また、半導体層１９０６と同層に同じ材料からなる半導体層１９０７が形成されている。
【０１５６】
半導体層１９０６上にはＮ型の導電性を有するＮ型半導体層１９０８、１９０９が形成され、半導体層１９０７上にはＮ型半導体層１９１０が形成されている。Ｎ型半導体層１９０８、１９０９上にはそれぞれ配線１９１１、１９１２が形成され、Ｎ型半導体層１９１０上には配線１９１１及び１９１２と同層の同一材料からなる導電層１９１３が形成されている。半導体層１９０７、Ｎ型半導体層１９１０及び導電層１９１３からなる第２の電極が構成される。なお、この第２の電極と第１の電極１９０４でゲート絶縁膜１９０２を挟み込んだ構造の容量素子１９２０が形成されている。
【０１５７】
また、配線１９１１の一方の端部は延在し、その延在した配線１９１１上部に接して画素電極１９１４が形成されている。画素電極１９１４の端部、駆動トランジスタ１９１９及び容量素子１９２０を覆うように絶縁層１９１５が形成されている。
【０１５８】
画素電極１９１４及び絶縁層１９１５上には発光層１９１６及び対向電極１９１７が形成され、画素電極１９１４と対向電極１９１７とで発光層１９１６が挟まれた領域では発光素子１９１８が形成されている。
【０１５９】
容量素子の第２の電極の一部となる半導体層１９０７及びＮ型半導体層１９１０は設けなくても良い。つまり第２の電極は導電層１９１３とし、第１の電極１９０４と導電層１９１３でゲート絶縁膜が挟まれた構造の容量素子としても良い。
【０１６０】
図１９Ａにおいて、配線１９１１を形成する前に画素電極１９１４を形成することで、図１９Ｂに示すような、画素電極１９１４からなる第２の電極１９２１と第１の電極１９０４でゲート絶縁膜１９０５が挟まれた構造の容量素子１９２２を形成することができる。なお、図１９では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの場合について、図２０Ａ、Ｂを用いて説明する。
【０１６１】
図２０Ａに示すチャネル保護型構造のトランジスタは図１９Ａに示したチャネルエッチ構造の駆動トランジスタ１９１９の半導体層１９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物２００１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。また、同様に、図２０Ｂに示すチャネル保護型構造のトランジスタは図１９Ｂに示したチャネルエッチ構造の駆動トランジスタ１９１９の半導体層１９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物２００１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
【０１６２】
画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造のものを用いることができる。
【０１６３】
この表示装置を製造するとき、フォトリソグラフィー工程において、透過率に傾斜を持たせたフォトマスク（ハーフトーンマスク）を使用しても良い。以下に、ハーフトーンマスクを使用した場合の本発明を適用した表示装置を製造する方法について説明する。
【０１６４】
トランジスタは、単結晶基板に形成されるＭＯＳトランジスタの他、薄膜トランジスタ（ＴＦＴ）で構成することもできる。図２１は回路を構成するトランジスタの断面構造を示す図である。図２１は、ｎチャネル型トランジスタ２１０１、ｎチャネル型トランジスタ２１０２、容量素子２１０４、抵抗素子２１０５、ｐチャネル型トランジスタ２１０３が示されている。各トランジスタは半導体層２２０５、ゲート絶縁層２２０８、ゲート電極２２０９を備えている。ゲート電極２２０９は、第１導電層２２０３と第２導電層２２０２の積層構造で形成されている。また、図２２（Ａ）〜（Ｄ）は、図２１で示すトランジスタ、容量素子、抵抗素子に対応する上面図であり合わせて参照することができる。
【０１６５】
図２１において、ｎチャネル型トランジスタ２１０１は、チャネル長方向（キャリアの流れる方向）において、ゲート電極の両側に低濃度ドレイン（ＬＤＤ）とも呼ばれ、配線２２０４とコンタクトを形成するソース及びドレイン領域を形成する不純物領域２２０６の不純物濃度よりも低濃度にドープされた不純物領域２２０７が半導体層２２０５に形成されている。不純物領域２２０６と不純物領域２２０７には、ｎチャネル型トランジスタ２１０１を構成する場合、ｎ型を付与する不純物としてリンなどが添加されている。ＬＤＤはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。
【０１６６】
図２２（Ａ）で示すように、ｎチャネル型トランジスタ２１０１のゲート電極２２０９において、第１導電層２２０３は、第２導電層２２０２の両側に広がって形成されている。この場合において、第１導電層２２０３の膜厚は、第２導電層の膜厚よりも薄く形成されている。第１導電層２２０３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域２２０７はゲート電極２２０９の第１導電層２２０３と重なるように形成されている。すなわち、ゲート電極２２０９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極２２０９において、第２導電層２２０２をマスクとして、第１導電層２２０３を通して一導電型の不純物を添加することにより、自己整合的に不純物領域２２０７を形成している。すなわち、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成している。
【０１６７】
図２１において、ｎチャネル型トランジスタ２１０２は、ゲート電極の片側に不純物領域２２０６の不純物濃度よりも低濃度にドープされた不純物領域２２０７が半導体層２２０５に形成されている。図２２（Ｂ）で示すように、ｎチャネル型トランジスタ２１０２のゲート電極２２０９において、第１導電層２２０３は、第２導電層２２０２の片側に広がって形成されている。この場合も同様に、第２導電層２２０２をマスクとして、第１導電層２２０３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤを形成することができる。
【０１６８】
片側にＬＤＤを有するトランジスタは、ソース及びドレイン電極間に正電圧のみ、若しくは負電圧のみが印加されるトランジスタに適用すれば良い。具体的には、インバーター回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成するトランジスタに適用すれば良い。
【０１６９】
図２１において、容量素子２１０４は、第１導電層２２０３と半導体層２２０５とでゲート絶縁層２２０８を挟んで形成されている。容量素子２１０４を形成する半導体層２２０５には、不純物領域２２０６と不純物領域２２０７を備えている。不純物領域２２０７は、半導体層２２０５において第１導電層２２０３と重なる位置に形成される。また、不純物領域２２０６は配線２２０４とコンタクトを形成する。不純物領域２２０７は、第１導電層２２０３を通して一導電型の不純物を添加することができるので、不純物領域３１０と不純物領域３１１に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子２１０４において、半導体層２２０５は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第１導電層２２０３は、図２２（Ｃ）に示すように、第２導電層２２０２を補助的な電極として利用することにより、電極として十分に機能させることができる。このように、第１導電層２２０３と第２導電層２２０２を組み合わせた複合的な電極構造とすることにより、容量素子２１０４を自己整合的に形成することができる。
【０１７０】
図２１において、抵抗素子２１０５は、第１導電層２２０３によって形成されている。第１導電層２２０３は３０ｎｍ〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。
【０１７１】
図２１において、ｐチャネル型トランジスタ２１０３は、半導体層２２０５に不純物領域２２１２を備えている。この不純物領域２２１２は、配線２２０４とコンタクトを形成するソース及びドレイン領域を形成する。ゲート電極２２０９の構成は第１導電層２２０３と第２導電層２２０２が重畳した構成となっている。ｐチャネル型トランジスタ２１０３はＬＤＤを設けないシングルドレイン構造のトランジスタである。ｐチャネル型トランジスタ２１０３を形成する場合、不純物領域２２１２にはｐ型を付与する不純物として硼素などが添加される。一方、不純物領域２２１２にリンを添加すればシングルドレイン構造のｎチャネル型トランジスタとすることもできる。
【０１７２】
半導体層２２０５及びゲート絶縁層２２０８の一方若しくは双方に対してマイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０１１〜１０１３ｃｍ−３程度である高密度プラズマ処理によって酸化又は窒化処理しても良い。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、半導体層２２０５とゲート絶縁層２２０８の界面の欠陥準位を低減することができる。ゲート絶縁層２２０８対してこの処理を行うことにより、この絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑えトランジスタのしきい値電圧の変動を抑えることができる。また、トランジスタを３Ｖ未満の電圧で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁層２２０８として適用することができる。また、トランジスタの駆動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層２２０５の表面に形成した絶縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わせてゲート絶縁層２２０８を形成することができる。また、同様にこの絶縁層は、容量素子２１０４の誘電体層としても利用することができる。この場合、このプラズマ処理で形成された絶縁層は、１ｎｍ〜１０ｎｍの厚さで形成され、緻密な膜であるので、大きな電荷容量を持つ容量素子を形成することができる。
【０１７３】
図２１及び図２２を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスク又はレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスク又はレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成しても良い。また、現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させても良い。
【０１７４】
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスク又はレチクルを用いることにより、第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。図２２（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形成することができる。このような領域は、半導体層上において有効であるが、それ以外の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク若しくはレチクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密度を実質的に高めることができる。
【０１７５】
図２１及び図２２の場合には、第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）又はモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金若しくは化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）又はモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金若しくは化合物で３００ｎｍ〜６００ｎｍの厚さに形成する。例えば、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第１導電層としてＴａＮを用い、第２導電層としてタングステン膜を用いることができる。
【０１７６】
本実施形態では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスク又はレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を同じ工程によって作り分けることができることを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。
【０１７７】
（実施の形態８）
本実施の形態では、本発明に適用できる画素構成を例示する。なお、図３で示した構成と重複する説明は省略する。図１０には、図３に示した画素構成に加え、容量素子１６の両端に第３のトランジスタ２５が設けられていることを特徴とした画素構成を示す。第３のトランジスタ２５は、所定の期間で、容量素子１６に蓄積された電荷を放電する機能を有する。この第３のトランジスタ２５を消去用トランジスタとも表記する。所定の期間は、第３のトランジスタ２５のゲート電極が接続されている消去用ゲート線Ｒｙによって制御される。
【０１７８】
例えば、複数のサブフレーム期間を設ける場合、短いサブフレーム期間において、第３のトランジスタ２５により容量素子１６の電荷を放電する。その結果、デューティー比を向上させることができる。
【０１７９】
図１１（Ａ）には、図３に示した画素構成に加え、駆動用トランジスタ１２と発光素子１３との間に、第４のトランジスタ３６が設けられていることを特徴とした画素構成を示す。第４のトランジスタ３６のゲート電極には、固定電位となっている第２の電源線Ｖａｘが接続されている。そのため、発光素子１３へ供給される電流は、駆動用トランジスタ１２や第４のトランジスタ３６のゲートとソース間の電圧によらず、一定とすることができる。この第４のトランジスタ３６を、電流制御用トランジスタとも表記する。図１１（Ｂ）には、図１１（Ａ）と異なり、固定電位となっている第２の電源線Ｖａｘが、ゲート線Ｇｙと並行に設けられていることを特徴とした画素構成を示す。また図１１（Ｃ）には、図１１（Ａ）（Ｂ）と異なり、固定電位となっている、第４のトランジスタ３６のゲート電極が、駆動用トランジスタ１２のゲート電極に接続されていることを特徴とした画素構成である。図１１（Ｃ）のように、新たに電源線を設けることがない画素構成では、開口率を維持することができる。
【０１８０】
図１２には、図１１（Ａ）に示した画素構成に加え、図１０に示した消去用トランジスタ２５を設けたことを特徴とした画素構成を示す。消去用トランジスタにより、容量素子１６の電荷を放電することができる。勿論、図１１（Ｂ）又は図１１（Ｃ）に示した画素構成に加えて、消去用トランジスタを設けることも可能である。
【０１８１】
ここで、一つの画素に、複数のサブ画素を設けた場合の画素回路について説明する。図示しないが、一つの画素に複数のサブ画素を設けてそれぞれ独立に駆動する場合、サブ画素の数だけデータ線、走査線、電源線を用意し、それぞれに１画素分の素子を配置すれば良い。ただし、データ線、走査線、電源線のうち、サブ画素間で共有できるものは共有しても良い。共有するときの回路例を、以下に示す。
【０１８２】
図２３（Ａ）に、駆動トランジスタのソース又はドレイン領域の一方と接続されている電源線と走査線を、サブ画素で共有している場合の画素回路図を示す。図２３（Ｂ）は、走査線のみ共有している場合の画素回路図を示す。図中の第１の駆動用トランジスタ１２、第１の発光素子１３、第２の駆動トランジスタ１１４、第２の発光素子１４は、図１で示したものと同等である。図２３（Ａ）ではこれら以外に、走査線２３０１、第１のデータ線２３０２、第２のデータ線２３０３、電源線２３０４、第１の選択トランジスタ２３０５、第２の選択トランジスタ２３０６、第１の容量素子２３０７、第２の容量素子２３０８、から構成される。図２３（Ｂ）では、これらに加えて第２の電源線２３０９が追加されている。
【０１８３】
第１の選択トランジスタ２３０５、第１の容量素子２３０７、第１の駆動用トランジスタ１２、第１の発光素子１３で、第１のサブ画素が構成される。同様に、第２の選択トランジスタ２３０６、第２の容量素子２３０８、第２の駆動トランジスタ１１４、第２の発光素子１４で、第２のサブ画素が構成される。
【０１８４】
走査するタイミングはサブ画素間で同じでも良いので、図２３のようにサブ画素間で走査線を共有し、データ線はそれぞれ別に用いても良い。走査線を共有すれば、画素回路レイアウトに余裕ができ、画素開口率を上げられる。また、歩留まり向上にもつながる。
【０１８５】
図２４（Ａ）に、駆動トランジスタのソース又はドレイン領域の一方と接続されている電源線と、選択トランジスタのソース又はドレイン領域の一方と接続されているデータ線を、データ線２４０３によりサブ画素で共有している場合の画素回路図を示す。図２４（Ｂ）は、データ線のみ共有している場合の画素回路図を示す。図２４の走査線２４０１、２４０２のように、走査線を別々にすることによって走査タイミングをサブ画素間で変えることで、データ線を共有しても良い。データ線を共有すれば、画素回路レイアウトに余裕ができ、画素開口率を上げられる。また、歩留まり向上にもつながる。また、データ線の寄生容量が小さいため、データ線の充放電に伴う消費電力が小さくなる。
【０１８６】
このようにサブ画素間で配線を共有して面積階調を行うことで、サブ画素がないものに比べて画素開口率や歩留まりを下げることなく、多階調化することができる。なお、電源線を共有しないときは、実施の形態１で述べたようにサブ画素ごとでモニター用発光素子による劣化、温度補正が可能であることや、電源線を流れる電流によって電圧降下することによる電圧変動を低減できるなど、特別の効果を有するので、電源線については共有しない場合も併記した。
【０１８７】
次に、本発明を用いたフルカラー表示可能な表示装置の画素回路について説明する。Ｒ、Ｇ、Ｂで色分けされた画素を有する表示装置における発光素子の劣化や温度による特性の変化が、発光素子の発光色ごとに異なっているときのために、図２５のように、色ごとにそれぞれ本発明の構成を適用しても良い。
【０１８８】
図２５（Ａ）は、図２３（Ａ）で示した画素２３００ａの発光素子をＲ、Ｇ、Ｂで色分けした表示装置に、本発明を適用したときの構成である。このとき、モニター回路６４も同様に色分けし、ＲＧＢごとに劣化若しくは温度による特性変化の補正を行っても良い。ここで、画素の構成は、図２３（Ａ）ではなく、図２４（Ａ）の画素２４００ａと同様でもかまわない。
【０１８９】
図２５（Ｂ）は、図２３（Ｂ）で示した画素２３００ｂの発光素子をＲ、Ｇ、Ｂで色分けした表示装置に、本発明を適用したときの構成である。このとき、モニター回路６４も同様に色分けし、ＲＧＢごとに劣化若しくは温度による特性変化の補正を行っても良い。ここで、画素の構成は、図２３（Ｂ）ではなく、図２４（Ｂ）の画素２４００ｂと同様でもかまわない。また、フルカラーを得るための画素構成として、図２６のように、１画素を３つ以上に分割しても良い。このとき、モニター回路６４も分割した数だけ配置し、それぞれの発光素子に劣化若しくは温度による特性変化の補正を行っても良い。
【０１９０】
図２６（Ａ）は、図２３（Ａ）で示した画素の発光素子をＷ、Ｒ、Ｇ、Ｂで色分けした表示装置に、本発明を適用したときの構成である。このとき、モニター回路６４も同様に色分けし、Ｗ、Ｒ、Ｇ、Ｂごとに劣化若しくは温度による特性変化の補正を行っても良い。ここで、画素の構成は、図２３（Ａ）ではなく、図２４（Ａ）と同様でもかまわない。
【０１９１】
図２６（Ｂ）は、図２３（Ｂ）で示した画素の発光素子をＷ、Ｒ、Ｇ、Ｂで色分けした表示装置に、本発明を適用したときの構成である。このとき、モニター回路６４も同様に色分けし、Ｗ、Ｒ、Ｇ、Ｂごとに劣化若しくは温度による特性変化の補正を行っても良い。ここで、画素の構成は、図２３（Ｂ）ではなく、図２４（Ｂ）と同様でもかまわない。
【０１９２】
なお、図２５、図２６では、分割した画素全てについて、電源線の数が等しいときを示したが、これに限定されない。例えば、図２６において、Ｗ画素だけ図２３（Ａ）で表される構成であり、残りのＲ、Ｇ、Ｂの３つが、図２３（Ｂ）であっても良い。このように、色分けされた個々の画素回路は、それぞれ異なる画素構成であっても良く、自由に選択することができる。
【０１９３】
（実施の形態９）
本実施の形態では、アモルファスシリコンを用いたトランジスタで構成した表示装置に本発明を適用したときの画素構成及び画素への輝度情報の書き込み方法について説明する。
【０１９４】
アモルファスシリコンを用いた半導体集積装置は、その作製工程上、異なる導電型のトランジスタを一体形成した、いわゆるＣＭＯＳ回路を構成することが難しい。可能だとしても、その作製工程は単一導電型のトランジスタのみを形成する場合と比べて複雑になることは避けられないため、アモルファスシリコンを用いるときの最大の利点である、単純な作製工程によるローコスト性が生かされない。そのため、アモルファスシリコンを用いた半導体集積装置を設計する際には、単一導電型のトランジスタのみを用いて回路を構成することを考慮する必要がある。
【０１９５】
また、アモルファスシリコンを用いたトランジスタは、バルクシリコンやポリシリコンを用いたトランジスタとは異なり、動作し続けることによる経時劣化、特に閾値の増大が著しい。閾値の増大は、トランジスタのゲート電極に正方向電圧を印加し続けることによって、ゲート絶縁膜中にトラップされる電荷量が増えることと、チャネル部の欠陥密度が増大していくことが、主な原因である。これらの現象の発生を抑え、トランジスタの閾値シフトを抑える方法としては、例えばゲート電極に負方向電圧を印加する期間を設ける方法がある。
【０１９６】
図２７に、アモルファスシリコンを用いたときのトランジスタの経時劣化を抑えるための表示装置の構成を示す。図２７の構成要素のうち図２と同じ符号のものは、同一若しくはほぼ同一の機能を有するものであるとする。２７００は画素回路、２７０１はプリチャージ回路、Ｓ１〜Ｓｘは、画素へ書き込む輝度信号を伝えるデータ線である。データ線Ｓ１〜Ｓｘは、信号線駆動回路４３と、プリチャージ回路２７０１と、スイッチを介して、接続されている。一つのデータ線あたりスイッチは二つであるが、これらのスイッチは両方同時にオンすることは無く、オンしているのは少なくともどちらか一つである。また、画素回路２７００を構成するトランジスタの導電型は、全てＮチャネル型として説明をする。
【０１９７】
プリチャージ回路２７０１は、信号線駆動回路４３が動作して画素に所定の電圧を書き込む前に動作する。つまり、まずデータ線Ｓ１〜Ｓｘに配置されたスイッチのうちプリチャージ回路２７０１側のスイッチがオンとなっており、画素に書き込まれる電圧はプリチャージ回路２７０１で決められた電圧に一旦設定された後、データ線Ｓ１〜Ｓｘに配置されたスイッチが切り替わり、画素に信号線駆動回路４３で決められた所定の電圧が書き込まれる。
【０１９８】
ここで、プリチャージ回路２７０１により決められるプリチャージ電圧は、駆動用トランジスタ１２及び１１４がオフする電圧と同じかより低く、電源１８の電位と同じかより高いのが好ましい。その理由として、アモルファスシリコンを用いたトランジスタは、経時劣化による閾値電圧シフトを抑えるために、ゲート電極に負方向電圧を印加する期間を設けることが効果的であることは前述したとおりであるが、プリチャージ期間に画素に書き込む電圧を駆動用トランジスタ１２及び１１４がオフする電圧より低くしておけば、全ての駆動トランジスタのゲート電圧が負方向電圧となる期間を設けることができ、駆動トランジスタの経時劣化による閾値電圧シフトを低減できるからである。また、あまりプリチャージ電圧を低くしすぎても、消費電力の増大や電源回路の高コスト化をもたらすので、プリチャージ電圧は、対向電極側の電源１８の電位と同じか、それよりも高いのが望ましい。
【０１９９】
なお、プリチャージ回路２７０１は、全ての駆動トランジスタのゲート電極に一定の電圧を加えることが目的であるため、回路中に電気的素子がある必要は無く、外部入力電源をデータ線Ｓ１〜Ｓｘに伝えるための配線であっても良い。
【０２００】
次に、駆動トランジスタのゲートに負方向電圧を印加するのに適した画素構成について、図２８を用いて説明する。図２８は、データ線方向に隣り合った二つの画素の回路図であり、図３で示した画素回路に、負方向電圧印加用のトランジスタ２８００が追加されている構成である。負方向電圧印加用のトランジスタ２８００のゲート電極は、一つ前の画素の走査線に接続され、負方向電圧印加用のトランジスタ２８００のソース又はドレイン電極のうちの一方は、当該画素の走査線に接続され、負方向電圧印加用のトランジスタ２８００のソース又はドレイン電極のうちの他方は、駆動用トランジスタ１２のゲート電極に接続されている。
【０２０１】
図２８で示した画素は、なんら特別な駆動方法を用いることなく、図３を用いたときと全く同様に駆動するだけで、駆動用トランジスタ１２のゲート電極に負方向の電圧を印加する駆動を実現することができる。当該画素のトランジスタ２８００は、当該画素の一つ前の画素が選択されるタイミングでオンとなる。すると、そのときの当該画素の走査線電位は低電位であるので、トランジスタ２８００を通じて、駆動用トランジスタ１２のゲート電極の電位は低電位となる。このとき、駆動用トランジスタ１２のゲート電極に負方向の電圧が印加される。当該画素が選択されたときは、トランジスタ２８００のゲート電極は低電位、ソース又はドレイン電極はそれよりも高い電位となるので、トランジスタ２８００はオフとなる。従って、当該画素が選択されたときはデータの書き込みが行われ、トランジスタ２８００は書き込みの動作を妨げない。このようにして、図２８で示した画素を用いれば、書き込み時間の制約を受けることなく、また、負電荷印加のための特別な周辺駆動回路を追加することなく、トランジスタの信頼性を大きく高めることができる。
【０２０２】
ここで、トランジスタ２８００の確実なオンオフのため、走査線の低電位側電位は画素にある電極がとる電位の中で一番低く、また、走査線の高電位側電位は画素にある電極がとる電位の中で一番高くするのが好ましい。
【０２０３】
なお、図２８が示す画素回路の趣旨は、当該画素にデータを書き込む前に駆動用トランジスタ１２のゲート電極に十分低い電位を与えることであるので、その趣旨から逸脱しない限り、追加するトランジスタの電極の接続先はどこでも良い。例えば、トランジスタ２８００のゲート電極の接続先が当該画素の二つ前の走査線であっても良いし、また、専用に設けられた走査線であっても良い。また、トランジスタ２８００のソース又はドレイン電極の一方は、例えば対向電極に接続されていても良いし、電源線に接続されていても良い。また、トランジスタ２８００を追加する元の画素は、当然、図３でなくても構わない。例えば、サブ画素を用いた図２３の画素であっても良く、また、図２４の画素であっても良い。さらに、消去用トランジスタを追加した図１０の画素であっても良いし、ゲート電位を固定したトランジスタを追加した図１１、図１２の画素であっても良い。データ書き込み前に駆動トランジスタのゲート電極に低電位を書き込むという趣旨に沿っていればよく、追加元の画素の構成に制限は無い。
【０２０４】
（実施の形態１０）
本実施の形態では、上記実施の形態で示した画素回路を有するパネル全体の構成について説明する。
【０２０５】
図１３に示すように、本発明の表示装置は、上述した画素１０がマトリクス状に複数配置された画素部４０と、第１の走査線駆動回路４１と、第２の走査線駆動回路４２と、信号線駆動回路４３とを有する。第１の走査線駆動回路４１と第２の走査線駆動回路４２は、画素部４０を挟んで対向するように配置するか、画素部４０の上下左右の四方のうち一方に配置すると良い。
【０２０６】
信号線駆動回路４３は、パルス出力回路４４、ラッチ４５及び選択回路４６を有する。ラッチ４５は第１のラッチ４７と第２のラッチ４８を有する。選択回路４６は、スイッチング手段としてトランジスタ４９と、アナログスイッチ５０とを有する。トランジスタ４９とアナログスイッチ５０は、信号線に対応して、各列に設けられている。加えて、本実施の形態では、ＷＥ信号の反転信号を生成するために、インバーター５１が各列に設けられている。なおインバーター５１は、外部からＷＥ信号の反転信号を供給する場合には設けなくても良い。
【０２０７】
トランジスタ４９のゲート電極は選択信号線５２に接続し、一方の電極は信号線に接続し、他方の電極は電源５３に接続する。アナログスイッチ５０は、第２のラッチ４８と各信号線の間に設けられる。すなわち、アナログスイッチ５０の入力端子は第２のラッチ４８に接続し、出力端子は信号線に接続する。アナログスイッチ５０の二つの制御端子は、一方は選択信号線５２に接続し、他方はインバーター５１を介して選択信号線５２に接続する。電源５３の電位は、画素が有する駆動用トランジスタ１２をオフにする電位であり、駆動用トランジスタ１２の極性がｎチャネル型の場合は電源５３の電位をＬｏｗとし、駆動用トランジスタ１２がｐチャネル型の場合は電源５３の電位をＨｉｇｈとする。
【０２０８】
第１の走査線駆動回路４１はパルス出力回路５４と選択回路５５を有する。第２の走査線駆動回路４２はパルス出力回路５６と選択回路５７を有する。パルス出力回路５４、５６には、それぞれスタートパルス（Ｇ１ＳＰ、Ｇ２ＳＰ）が入力される。またパルス出力回路５４、５６にはそれぞれクロックパルス（Ｇ１ＣＫ、Ｇ２ＣＫ）と、それの反転クロックパルス（Ｇ１ＣＫＢ、Ｇ２ＣＫＢ）が入力される。
【０２０９】
選択回路５５、５７は、選択信号線５２に接続する。但し、第２の走査線駆動回路４２が含む選択回路５７は、インバーター５８を介して選択信号線５２に接続する。つまり、選択信号線５２を介して、選択回路５５、５７に入力されるＷＥ信号は、互いに反転した関係にある。
【０２１０】
選択回路５５、５７の各々はトライステートバッファを有する。トライステートバッファは、選択信号線５２から伝達される信号がＨレベルのときに動作状態となり、Ｌレベルのときにハイインピーダンス状態となる。信号線駆動回路４３が含むパルス出力回路４４、第１の走査線駆動回路４１が含むパルス出力回路５４、第２の走査線駆動回路４２が含むパルス出力回路５６は、複数のフリップフロップ回路からなるシフトレジスタやデコーダ回路を有する。パルス出力回路４４、５４、５６として、デコーダ回路を適用すれば、信号線又は走査線をランダムに選択することができる。信号線又は走査線をランダムに選択することができると、時間階調方式を適用した場合に生じる疑似輪郭の発生を抑制することができる。
【０２１１】
なお信号線駆動回路４３の構成は上記の記載に制約されず、レベルシフタやバッファを設けても良い。また、第１の走査線駆動回路４１と第２の走査線駆動回路４２の構成も上記の記載に制約されず、レベルシフタやバッファを設けても良い。また、信号線駆動回路４３、第１の走査線駆動回路４１、又は第２の走査線駆動回路４２は、それぞれ保護回路を有しても良い。
【０２１２】
また本発明において、保護回路を設けても良い。保護回路は、複数の抵抗素子を有するように形成することができる。例えば複数の抵抗素子として、ｐチャネル型のトランジスタを用いることができる。保護回路は、信号線駆動回路４３、第１の走査線駆動回路４１、又は第２の走査線駆動回路４２にそれぞれ設けることができ、好ましくは、信号線駆動回路４３、第１の走査線駆動回路４１、又は第２の走査線駆動回路４２と画素部４０との間に設けると良い。このような保護回路により、静電気に起因した素子の劣化や破壊を抑制することができる。
【０２１３】
また本実施の形態において、表示装置は電源制御回路６３を有する。電源制御回路６３は、発光素子１３に電源を供給する電源回路６１とコントローラ６２を有する。電源回路６１は、第１の電源１７を有し、第１の電源１７は駆動用トランジスタ１２と電源線Ｖｘを介して発光素子１３の画素電極に接続する。また、電源回路６１は、第２の電源１８を有し、第２の電源１８は対向電極に接続される電源線を介して、発光素子１３に接続する。
【０２１４】
このような電源回路６１は、発光素子１３に順方向電圧を印加して、発光素子１３に電流を流して発光させるときは、第１の電源１７の電位が、第２の電源１８の電位よりも高くなるように設定する。一方、発光素子１３に逆方向電圧を印加するときは、第１の電源１７の電位が、第２の電源１８の電位よりも低くなるように設定する。このような電源の設定は、コントローラ６２から電源回路６１に所定の信号を供給することにより、行うことができる。
【０２１５】
また本実施の形態において、表示装置は、モニター回路６４と制御回路６５を有することを特徴とする。制御回路６５は定電流源１０５とバッファアンプ回路１１０を有する。また、モニター回路６４は、モニター用発光素子６６、モニター制御用トランジスタ１１１、インバーター１１２を有する。
【０２１６】
制御回路６５は、モニター回路６４の出力に基づき、電源電位を補正する信号を、電源制御回路６３に供給する。電源制御回路６３は、制御回路６５から供給される信号に基づき、画素部４０に供給する電源電位を補正する。上記構成を有する本発明の表示装置は、環境温度の変化や経時劣化に起因した電流値の変動を抑制して、信頼性を向上させることができる。さらにモニター制御用トランジスタ１１１及びインバーター１１２により、ショートしたモニター用発光素子６６に、定電流源１０５からの電流が流れることを防止でき、正確な電流値の変動を発光素子１３へ供給することができる。
【０２１７】
（実施の形態１１）
本実施の形態では、上記構成を有する本発明の表示装置の動作について図面を参照して説明する。
【０２１８】
まず、信号線駆動回路４３の動作について図１５（Ａ）を用いて説明する。パルス出力回路４４には、クロック信号（以下ＳＣＫと表記）、クロック反転信号（以下ＳＣＫＢと表記）及びスタートパルス（以下ＳＳＰと表記）が入力され、これらの信号のタイミングに従って、第１のラッチ４７にサンプリングパルスを出力する。データが入力される第１のラッチ４７は、サンプリングパルスが入力されるタイミングに従って、１列目から最終列目までビデオ信号を保持する。第２のラッチ４８は、ラッチパルスが入力されると、第１のラッチ４７に保持されていたビデオ信号を、一斉に第２のラッチ４８に転送する。
【０２１９】
ここで、選択信号線５２から伝達されるＷＥ信号がＬレベルのときを期間Ｔ１とし、ＷＥ信号がＨレベルのときを期間Ｔ２として、各期間における選択回路４６の動作について説明する。期間Ｔ１、Ｔ２は水平走査期間の半分の期間に相当し、期間Ｔ１を第１のサブゲート選択期間、期間Ｔ２を第２のサブゲート選択期間とよぶ。
【０２２０】
期間Ｔ１（第１のサブゲート選択期間）において、選択信号線５２から伝達されるＷＥ信号はＬレベルであり、トランジスタ４９はオン状態、アナログスイッチ５０は非導通状態となる。そうすると、複数のデータ線Ｓ１〜Ｓｎは、各列に配置されたトランジスタ４９を介して、電源５３と電気的に接続する。つまり、複数の信号線Ｓｘは、電源５３と同電位になる。このとき、選択された画素１０が有するスイッチング用トランジスタ１１は、オンとなっており、当該スイッチング用トランジスタ１１を介して、電源５３の電位が駆動用トランジスタ１２のゲート電極に伝達される。そうすると、駆動用トランジスタ１２はオフ状態となり、発光素子１３が有する両電極間には電流が流れず非発光となる。このように、信号線Ｓｘに入力されるビデオ信号の状態に関係なく、電源５３の電位が駆動用トランジスタ１２のゲート電極に伝達されて、当該スイッチング用トランジスタ１１がオフ状態になり、発光素子１３が強制的に非発光となる動作が消去動作である。このとき、電源５３の電位を、画素の駆動トランジスタがオフする方向に十分大きくすると、データ書き込み時と比べて逆のバイアスが駆動トランジスタのゲート電極に印加されるので、トランジスタの信頼性が高くなり、好ましい。
【０２２１】
期間Ｔ２（第２のサブゲート選択期間）において、選択信号線５２から伝達されるＷＥ信号はＨレベルであり、トランジスタ４９はオフ状態、アナログスイッチ５０は導通状態となる。そうすると、第２のラッチ４８に保持されたビデオ信号は、１行分が同時に各信号線Ｓｘに伝達される。このとき、画素１０が含むスイッチング用トランジスタ１１はオンとなり、当該スイッチング用トランジスタ１１を介して、ビデオ信号が駆動用トランジスタ１２のゲート電極に伝達される。そうすると、入力されたビデオ信号に従って、駆動用トランジスタ１２はオン又はオフとなり、発光素子１３が有する第１及び第２の電極は、互いに異なる電位又は同電位となる。より詳しくは、駆動用トランジスタ１２がオンとなると、発光素子１３が有する第１及び第２の電極は互いに異なる電位となり、発光素子１３に電流が流れる。すると、発光素子１３は点灯する。なお発光素子１３に流れる電流は、駆動用トランジスタ１２のソースとドレインの間に流れる電流と同じである。
【０２２２】
一方、駆動用トランジスタ１２がオフとなると、発光素子１３が有する第１及び第２の電極は同電位となり、発光素子１３に電流は流れない。すなわち、発光素子１３は非発光となる。このように、ビデオ信号に従って、駆動用トランジスタ１２がオン状態又はオフ状態になり、発光素子１３が有する第１及び第２の電極の電位が互いに異なる電位又は同電位となる動作が書き込み動作である。
【０２２３】
次に、第１の走査線駆動回路４１、第２の走査線駆動回路４２の動作について説明する。パルス出力回路５４には、Ｇ１ＣＫ、Ｇ１ＣＫＢ、Ｇ１ＳＰが入力され、これらの信号のタイミングに従って、選択回路５５に順次パルスを出力する。パルス出力回路５６には、Ｇ２ＣＫ、Ｇ２ＣＫＢ、Ｇ２ＳＰが入力され、これらの信号のタイミングに従って、選択回路５７に順次パルスを出力する。図１５（Ｂ）には、ｉ行目、ｊ行目、ｋ行目、ｐ行目（ｉ、ｊ、ｋ、ｐは自然数、１≦ｉ、ｊ、ｋ、ｐ≦ｎ）の各列の選択回路５５、５７に供給されるパルスの電位を示す。
【０２２４】
ここで、信号線駆動回路４３の動作の説明と同様に、選択信号線５２から伝達されるＷＥ信号がＬレベルのときを期間Ｔ１とし、ＷＥ信号がＨレベルのときを期間Ｔ２として、各期間における第１の走査線駆動回路４１が含む選択回路５５と、第２の走査線駆動回路４２が含む選択回路５７の動作について説明する。なお、図１５（Ｂ）のタイミングチャートでは、第１の走査線駆動回路４１から信号が伝達されたゲート線Ｇｙ（ｙは自然数、１≦ｙ≦ｎ）の電位をＶＧｙ（４１）と表記し、第２の走査線駆動回路４２から信号が伝達されたゲート線の電位をＶＧｙ（４２）と表記する。そして、ＶＧｙ（４１）とＶＧｙ（４２）は、同じゲート線Ｇｙにより供給することができる。
【０２２５】
期間Ｔ１（第１のサブゲート選択期間）において、選択信号線５２から伝達されるＷＥ信号はＬレベルである。そうすると、第１の走査線駆動回路４１が含む選択回路５５には、ＬレベルのＷＥ信号が入力され、選択回路５５は不定状態となる。一方、第２の走査線駆動回路４２が含む選択回路５７には、ＷＥ信号が反転したＨレベルの信号が入力され、選択回路５７は動作状態となる。つまり、選択回路５７はＨレベルの信号（行選択信号）をｉ行目のゲート線Ｇｉに伝達し、ゲート線ＧｉはＨレベルの信号と同電位となる。すなわち、第２の走査線駆動回路４２によりｉ行目のゲート線Ｇｉが選択される。その結果、画素１０が含むスイッチング用トランジスタ１１はオン状態となる。そして、信号線駆動回路４３が含む電源５３の電位が駆動用トランジスタ１２のゲート電極に伝達され、駆動用トランジスタ１２はオフ状態となり、発光素子１３の両電極の電位は同電位となる。すなわち、この期間では、発光素子１３が非発光となる消去動作が行われる。
【０２２６】
期間Ｔ２（第２のサブゲート選択期間）において、選択信号線５２から伝達されるＷＥ信号はＨレベルである。そうすると、第１の走査線駆動回路４１が含む選択回路５５には、ＨレベルのＷＥ信号が入力され、選択回路５５は動作状態となる。つまり、選択回路５５はＨレベルの信号をｉ行目のゲート線Ｇｉに伝達し、ゲート線ＧｉはＨレベルの信号と同電位となる。つまり、第１の走査線駆動回路４１により、ｉ行目のゲート線Ｇｉが選択される。その結果、画素１０が含むスイッチング用トランジスタ１１はオン状態となる。そして、信号線駆動回路４３が含む第２のラッチ４８からビデオ信号が駆動用トランジスタ１２のゲート電極に伝達され、駆動用トランジスタ１２はオン状態又はオフ状態となり、発光素子１３が含む二つの電極の電位は、互いに異なる電位又は同電位となる。つまり、この期間では、発光素子１３は発光又は非発光となる書き込み動作が行われる。一方、第２の走査線駆動回路４２が含む選択回路５７には、Ｌレベルの信号が入力され、不定状態となる。
【０２２７】
このように、ゲート線Ｇｙは、期間Ｔ１（第１のサブゲート選択期間）において第２の走査線駆動回路４２により選択され、期間Ｔ２（第２のサブゲート選択期間）において第１の走査線駆動回路４１により選択される。すなわち、ゲート線は、第１の走査線駆動回路４１と第２の走査線駆動回路４２により、相補的に制御される。そして、第１及び第２のサブゲート選択期間において、一方で消去動作を行って、他方で書き込み動作を行う。
【０２２８】
なお第１の走査線駆動回路４１がｉ行目のゲート線Ｇｉを選択する期間では、第２の走査線駆動回路４２は動作していない状態（選択回路５７が不定状態）、又はｉ行目を除く他の行のゲート線に行選択信号を伝達する。同様に、第２の走査線駆動回路４２がｉ行目のゲート線Ｇｉに行選択信号を伝達する期間は、第１の走査線駆動回路４１は不定状態、又はｉ行目を除く他の行のゲート線に行選択信号を伝達する。
【０２２９】
また上記のような動作を行う本発明は、発光素子１３を強制的にオフにすることができるために、デューティー比の向上を実現する。さらに、発光素子１３を強制的にオフにすることができるにも関わらず、容量素子１６の電荷を放電するＴＦＴを設ける必要がないために、高開口率を実現する。高開口率を実現すると、光を発する面積の増加に伴って、発光素子の輝度を下げることができる。つまり、駆動電圧を下げることができるため、消費電力を削減することができる。
【０２３０】
なお、本発明は、ゲート選択期間を２分割する上記の形態に制約されない。ゲート選択期間を３つ以上に分割しても良い。
【０２３１】
（実施の形態１２）
本発明は、定電流駆動を行う表示装置にも適用することができる。本実施の形態では、モニター用発光素子６６を用いて経時変化の度合いを検出する場合であって、この検出結果を基に、ビデオ信号又は電源電位を補正することで、発光素子の経時変化を補償する場合について説明する。
【０２３２】
本実施の形態は、第１及び第２のモニター用発光素子を設ける。第１のモニター用発光素子には第１の定電流源から一定の電流が供給され、第２のモニター用発光素子には第２の定電流源から一定の電流が供給される。第１の定電流源から供給される電流値と、第２の定電流源から供給される電流値を変えることで、第１及び第２のモニター用発光素子に流れる総電流量は異なる。そうすると、第１及び第２のモニター用発光素子の間には経時変化の違いが生じる。
【０２３３】
第１及び第２のモニター用発光素子は演算回路に接続しており、当該演算回路では、第１のモニター用発光素子と、第２のモニター用発光素子との電位の差を算出する。演算回路で算出された電圧値は、ビデオ信号発生回路に供給される。ビデオ信号発生回路では、演算回路から供給される電圧値を基に、各画素に供給するビデオ信号を補正する。上記構成により、発光素子の経時変化を補償することができる。なお、各モニター用発光素子と、演算回路の間には、バッファアンプ回路などの電位の変動を防止する回路を設けると良い。本実施の形態において、定電流駆動を行う構成を有する画素としては、例えば、カレントミラー回路を用いた画素等がある。
【０２３４】
（実施の形態１３）
本発明は、パッシブマトリクス型の表示装置に適用することができる。パッシブマトリクス型の表示装置は、基板上に形成された画素部、該画素部の周辺に配置されたカラム信号線駆動回路、ロウ信号線駆動回路、駆動回路を制御するコントローラを有する。画素部は、列方向に配置された各カラム信号線、行方向に配置されたロウ信号線、及びマトリクス状に配置された複数の発光素子を有する。この画素部が形成された基板上には、モニター回路６４を設けることができる。
【０２３５】
本実施の形態の表示装置では、モニター回路６４を用いて、カラム信号線駆動回路に入力される画像データ、又は定電圧源から発生される電圧を、温度変化及び経時変化に応じて補正することができ、温度変化及び経時変化の両者に起因する影響が低減された表示装置を提供することができる。
【０２３６】
（実施の形態１４）
発光素子を含む画素部を備えた電子機器として、テレビジョン装置（単にテレビ、又はテレビジョン受信機ともよぶ）、デジタルカメラ、デジタルビデオカメラ、携帯電話装置（単に携帯電話機、携帯電話ともよぶ）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、コンピュータ用のモニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。その具体例について、図１６を参照して説明する。
【０２３７】
図１６（Ａ）に示す携帯情報端末機器は、本体９２０１、表示部９２０２等を含んでいる。表示部９２０２は、本発明の表示装置を適用することができる。すなわち、モニター用発光素子を用いて発光素子に与える電源電位を補正する本発明により、環境温度の変化と経時変化に起因した、発光素子の電流値の変動による影響を抑制した携帯情報端末機器を提供することができる。
【０２３８】
図１６（Ｂ）に示すデジタルビデオカメラは、表示部９７０１、表示部９７０２等を含んでいる。表示部９７０１は本発明の表示装置を適用することができる。モニター用発光素子を用いて発光素子に与える電源電位を補正する本発明により、環境温度の変化と経時変化に起因した、発光素子の電流値の変動による影響を抑制したデジタルビデオカメラを提供することができる。
【０２３９】
図１６（Ｃ）に示す携帯電話機は、本体９１０１、表示部９１０２等を含んでいる。表示部９１０２は、本発明の表示装置を適用することができる。モニター用発光素子を用いて発光素子に与える電源電位を補正する本発明により、環境温度の変化と経時変化に起因した、発光素子の電流値の変動による影響を抑制した携帯電話機を提供することができる。
【０２４０】
図１６（Ｄ）に示す携帯型のテレビジョン装置は、本体９３０１、表示部９３０２等を含んでいる。表示部９３０２は、本発明の表示装置を適用することができる。モニター用発光素子を用いて発光素子に与える電源電位を補正する本発明により、環境温度の変化と経時変化に起因した、発光素子の電流値の変動による影響を抑制した携帯型のテレビジョン装置を提供することができる。またテレビジョン装置としては、携帯電話機などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの（例えば４０インチ以上）まで、幅広いものに、本発明の表示装置を適用することができる。
【０２４１】
図１６（Ｅ）に示す携帯型のコンピュータは、本体９４０１、表示部９４０２等を含んでいる。表示部９４０２は、本発明の表示装置を適用することができる。モニター用発光素子を用いて発光素子に与える電源電位を補正する本発明により、環境温度の変化と経時変化に起因した、発光素子の電流値の変動による影響を抑制した携帯型のコンピュータを提供することができる。
【０２４２】
図１６（Ｆ）に示すテレビジョン装置は、本体９５０１、表示部９５０２等を含んでいる。表示部９５０２は、本発明の表示装置を適用することができる。モニター用発光素子を用いて発光素子に与える電源電位を補正する本発明により、環境温度の変化と経時変化に起因した、発光素子の電流値の変動による影響を抑制したテレビジョン装置を提供することができる。
【図面の簡単な説明】
【０２４３】
【図１】本発明の表示装置を示した図である。
【図２】本発明の表示装置を示した図である。
【図３】本発明の画素の等価回路を示した図である。
【図４】本発明の画素のレイアウトを示した図である。
【図５】本発明の画素の断面を示した図である。
【図６】本発明のモニター回路を示した図である。
【図７】本発明のモニター回路を示した図である。
【図８】本発明のモニター回路を示した図である。
【図９】本発明のタイミングチャートを示した図である。
【図１０】本発明の画素の等価回路を示した図である。
【図１１】本発明の画素の等価回路を示した図である。
【図１２】本発明の画素の等価回路を示した図である。
【図１３】本発明のパネルを示した図である。
【図１４】本発明のタイミングチャートを示した図である。
【図１５】本発明のタイミングチャートを示した図である。
【図１６】本発明の電子機器を示した図である。
【図１７】本発明が適用できる表示装置の一例を示した図である。
【図１８】本発明が適用できる表示装置の一例を示した図である。
【図１９】本発明が適用できる表示装置の一例を示した図である。
【図２０】本発明が適用できる表示装置の一例を示した図である。
【図２１】本発明が適用できる表示装置の一例を示した図である。
【図２２】本発明が適用できる表示装置の一例を示した図である。
【図２３】本発明の画素の等価回路を示した図である。
【図２４】本発明の画素の等価回路を示した図である。
【図２５】本発明の表示装置を示した図である。
【図２６】本発明の表示装置を示した図である。
【図２７】本発明の表示装置を示した図である。
【図２８】駆動トランジスタのゲートに負方向電圧を印加するのに適した画素構成を説明する図である。
【図２９】本発明の表示パネルの構成を説明する図である。
【図３０】本発明の表示パネルのサブ画素の構成を説明する図である。
【図３１】本発明の表示パネルのサブ画素の構成を説明する図である。
【図３２】ＥＬ層を形成するための蒸着装置の構成を示す図である。
【図３３】ＥＬ層を形成するための蒸着装置の構成を示す図である。
【符号の説明】
【０２４４】
１０    画素
１１    スイッチング用トランジスタ
１２    駆動用トランジスタ
１３    発光素子
１４    発光素子
１６    容量素子
１７    電源
１８    電源
１９    第１の電極
２０    絶縁基板
２２ａ    導電膜
２２ｂ    導電膜
２４    ドレイン配線
２５    トランジスタ
２８    絶縁膜
２９    絶縁膜
３０    層間絶縁膜
３１    絶縁膜
３２    電源線
３３    発光層
３５    第２の電極
３６    トランジスタ
４０    画素部
４１    走査線駆動回路
４２    走査線駆動回路
４３    信号線駆動回路
４４    パルス出力回路
４５    ラッチ
４６    選択回路
４７    ラッチ
４８    ラッチ
４９    トランジスタ
５０    アナログスイッチ
５１    インバーター
５２    選択信号線
５３    電源
５４    パルス出力回路
５５    選択回路
５６    パルス出力回路
５７    選択回路
５８    インバーター
６１    電源回路
６２    コントローラ
６３    電源制御回路
６４    モニター回路
６５    制御回路
６６    モニター用発光素子
６６ａ    アノード電極
６６ｃ    カソード電極
７１    成膜室
８０    トランジスタ
８１    トランジスタ
８２    トランジスタ
８３    トランジスタ
８４    トランジスタ
８５    トランジスタ
８６    トランジスタ
１０５    定電流源
１０７    絶縁膜
１１０    バッファアンプ回路
１１１    モニター制御用トランジスタ
１１２    インバーター
１１２ｎ    トランジスタ
１１２ｐ    トランジスタ
１１３    電源線
１１４    駆動トランジスタ
１１５    モニター制御用トランジスタ
１１６    インバーター
１１６ｐ    トランジスタ
１６６ａ    アノード電極
１６６ｃ    カソード電極
１１７    電源線
１２０    基板
１２１    画素部
１２２    走査線駆動回路
１２３    データ線駆動回路
１２４    モニタ回路
１２５    入力端子
１２６    入力端子
１２７    入力端子
１２８    端子
１２９    入力端子
１３０    サブ画素
１３１    データ線
１３２    電源線
１３３    走査線
１３４    トランジスタ
１３５    トランジスタ
１３６    保持容量部
１３７    発光素子
１４０    半導体層
１４１    半導体層
１４２    ゲート電極
１４３    容量電極
１４４    配線
１４５    配線
１４６    配線
１４７    画素電極
１５０    バリア層
１５１    絶縁層
１５２    バリア層
１５３    窒化シリコン層
１５４    酸化シリコン層
１５５    ゲート絶縁層
１５６    絶縁層
１５７    絶縁層
１５８  隔壁層
１５９    Ｃｕ層
１６０    半導体層
１６１ａ    搬送室
１６１ｂ    搬送室
１６２    ロード室
１６３    アンロード室
１６４    中間室
１６５    封止処理室
１６６    モニター用発光素子
１６８    加熱処理室
１６９    成膜処理室
１７０    成膜処理室
１７２    プラズマ処理室
１７３    成膜処理室
１７４    成膜処理室
１７６    成膜処理室
１８０    蒸発源ホルダ
１８１    蒸発源
１８１ａ    蒸発源
１８１ｂ    蒸発源
１８１ｃ    蒸発源
１８２    距離センサー
１８３    多関節アーム
１８４    材料供給管
１８５ａ    材料供給源
１８５ｂ    材料供給源
１８５ｃ    材料供給源
１８６    基板ステージ
１８７    基板チャック
１８８    マスクチャック
１８９    基板
１９０    シャドーマスク
１９１    天板
１９２    底板
１９３    搬送手段
１９４    搬送手段
２０７    半導体層
３１０    不純物領域
３１１    不純物領域
４３０    領域
１００５    各演算回路
１７０１    基板
１７０２    絶縁膜
１７０３ａ    半導体膜
１７０３ｂ    半導体膜
１７０４    ゲート絶縁膜
１７０５    ゲート電極
１７０６    絶縁膜
１７０７    絶縁膜
１７０８    導電膜
１７１０ａ    薄膜トランジスタ
１７１０ｂ    薄膜トランジスタ
１８０１    基板
１８０２    下地膜
１８０３    画素電極
１８０４    第１の電極
１８０５    配線
１８０６    配線
１８０７    Ｎ型半導体層
１８０８    Ｎ型半導体層
１８０９  半導体層
１８１０    ゲート絶縁膜
１８１１    絶縁膜
１８１２    ゲート電極
１８１３    第２の電極
１８１４    層間絶縁膜
１８１５    層
１８１６    対向電極
１８１７    発光素子
１８１８    駆動トランジスタ
１８１９    容量素子
１８２０    第１の電極
１９０１      基板
１９０２    ゲート絶縁膜
１９０３    ゲート電極
１９０４    第１の電極
１９０５    ゲート絶縁膜
１９０６    半導体層
１９０７    半導体層
１９０８    Ｎ型半導体層
１９１０    Ｎ型半導体層
１９１１    配線
１９１３    導電層
１９１４    画素電極
１９１５    絶縁層
１９１６    発光層
１９１７    対向電極
１９１８    発光素子
１９１９    駆動トランジスタ
１９２０    容量素子
１９２１    第２の電極
１９２２    容量素子
２００１    絶縁物
２１０１    ｎチャネル型トランジスタ
２１０２    ｎチャネル型トランジスタ
２１０３    ｐチャネル型トランジスタ
２１０４    容量素子
２１０５    抵抗素子
２２０２    導電層
２２０３    導電層
２２０４    配線
２２０５    半導体層
２２０６    不純物領域
２２０７    不純物領域
２２０８    ゲート絶縁層
２２０９    ゲート電極
２２１２    不純物領域
２３００ａ  画素
２３００ｂ  画素
２３０１    走査線
２３０２    データ線
２３０３    データ線
２３０４    電源線
２３０５    選択トランジスタ
２３０６    選択トランジスタ
２３０７    容量素子
２３０８    容量素子
２３０９    電源線
２４００ａ  画素
２４００ｂ  画素
２７００    画素回路
２７０１    プリチャージ回路
２７０２    下地膜
２８００    トランジスタ
９１０１    本体
９１０２    表示部
９２０１    本体
９２０２    表示部
９３０１    本体
９３０２    表示部
９４０１    本体
９４０２    表示部
９５０１    本体
９５０２    表示部
９７０１    表示部
９７０２    表示部
Ｖｘ    電源線
Ｖａｘ    電源線
Ｇｙ    ゲート線
Ｒｙ    ゲート線
Ｓ１    データ線
【図１】
0005222464.tif 000002
【図２】
0005222464.tif 000003
【図３】
0005222464.tif 000004
【図４】
0005222464.tif 000005
【図５】
0005222464.tif 000006
【図６】
0005222464.tif 000007
【図７】
0005222464.tif 000008
【図８】
0005222464.tif 000009
【図９】
0005222464.tif 000010
【図１０】
0005222464.tif 000011
【図１１】
0005222464.tif 000012
【図１２】
0005222464.tif 000013
【図１３】
0005222464.tif 000014
【図１４】
0005222464.tif 000015
【図１５】
0005222464.tif 000016
【図１６】
0005222464.tif 000017
【図１７】
0005222464.tif 000018
【図１８】
0005222464.tif 000019
【図１９】
0005222464.tif 000020
【図２０】
0005222464.tif 000021
【図２１】
0005222464.tif 000022
【図２２】
0005222464.tif 000023
【図２３】
0005222464.tif 000024
【図２４】
0005222464.tif 000025
【図２５】
0005222464.tif 000026
【図２６】
0005222464.tif 000027
【図２７】
0005222464.tif 000028
【図２８】
0005222464.tif 000029
【図２９】
0005222464.tif 000030
【図３０】
0005222464.tif 000031
【図３１】
0005222464.tif 000032
【図３２】
0005222464.tif 000033
【図３３】
0005222464.tif 000034