(57)【特許請求の範囲】
【請求項１】
半導体チップが予め定めた判定温度に達したかどうかを検出する温度検知回路を備え、
前記温度検知回路は、
温度特性を有する第１の信号の出力回路と、
前記第１の信号とは温度特性が異なる第２の信号の出力回路と、
前記第２の信号の電圧を第１の所定値シフトさせることで第３の信号を出力するチューニング回路と、
前記第１の信号と第３の信号とを比較する比較回路とを有し、
前記チューニング回路は、
前記温度検知回路の温度検知動作のテスト時に、前記第３の信号の電圧を第２の所定値高くする底上げ回路を有し、
前記チューニング回路は、レベルシフト回路を有し、
前記底上げ回路は、
前記第２の信号の出力回路と前記レベルシフト回路との間に接続される、第１の抵抗と前記第１の抵抗と並列に接続される第１のトランジスタと、
前記レベルシフト回路と基準電圧との間に接続される、第２の抵抗と前記第２の抵抗と並列に接続される第２のトランジスタとを有し、
前記第１のトランジスタと前記第２のトランジスタとは、相補的にオンする、半導体装置。
【請求項２】
半導体チップが予め定めた判定温度に達したかどうかを検出する温度検知回路を備え、
前記温度検知回路は、
温度特性を有する第１の信号の出力回路と、
前記第１の信号とは温度特性が異なる第２の信号の出力回路と、
前記第２の信号の電圧を第１の所定値シフトさせることで第３の信号を出力するチューニング回路と、
前記第１の信号と第３の信号とを比較する比較回路とを有し、
前記チューニング回路は、
前記温度検知回路の温度検知動作のテスト時に、前記第３の信号の電圧を第２の所定値高くする底上げ回路を有し、
前記比較回路は、ヒステリシス回路を有し、
前記温度検知回路の通常動作時にはヒステリシス回路をオンし、前記テスト時には前記ヒステリシス回路をオフする、半導体装置。
【請求項３】
半導体チップが予め定めた判定温度に達したかどうかを検出する温度検知回路を備え、
前記温度検知回路は、
温度特性を有する第１の信号の出力回路と、
前記第１の信号とは温度特性が異なる第２の信号の出力回路と、
前記第２の信号の電圧を第１の所定値シフトさせることで第３の信号を出力するチューニング回路と、
前記第１の信号と第３の信号とを比較する比較回路とを有し、
前記チューニング回路は、
前記温度検知回路の温度検知動作のテスト時に、前記第３の信号の電圧を第２の所定値高くする底上げ回路を有し、
前記比較回路の出力を受け、外部出力信号を出力する出力制御回路を備え、
前記出力制御回路は、
前記温度検知回路の通常動作時には、前記外部出力信号として、前記比較回路の前記出力を所定の周期で出力し、
前記テスト時には、前記外部出力信号として、前記比較回路の前記出力を常時出力する、半導体装置。
【請求項４】
半導体チップが予め定めた判定温度に達したかどうかを検出する温度検知回路を備え、
前記温度検知回路は、
温度特性を有する第１の信号の出力回路と、
前記第１の信号とは温度特性が異なる第２の信号の出力回路と、
前記第２の信号の電圧を第１の所定値シフトさせることで第３の信号を出力するチューニング回路と、
前記第１の信号と第３の信号とを比較する比較回路とを有し、
前記チューニング回路は、
前記温度検知回路の温度検知動作のテスト時に、前記第３の信号の電圧を第２の所定値高くする底上げ回路を有し、
前記比較回路の出力を受け、外部出力信号を出力する出力制御回路を備え、
前記出力制御回路は、
前記温度検知回路の通常動作時には、前記外部出力信号を第１の周期で出力し、前記テスト時には、前記外部出力信号を前記第１の周期より短い第２の周期で出力する、半導体装置。
【請求項５】
半導体チップが予め定めた判定温度に達したかどうかを検出する温度検知回路を備え、
前記温度検知回路は、
温度特性を有する第１の信号の出力回路と、
前記第１の信号とは温度特性が異なる第２の信号の出力回路と、
前記第２の信号の電圧を第１の所定値シフトさせることで第３の信号を出力するチューニング回路と、
前記第１の信号と第３の信号とを比較する比較回路とを有し、
前記チューニング回路は、
レベルシフト回路と、
前記第２の信号の出力回路と前記レベルシフト回路との間に接続される、第１の抵抗と前記第１の抵抗と並列に接続される第１のトランジスタと、
前記レベルシフト回路と基準電圧との間に接続される、第２の抵抗と前記第２の抵抗と並列に接続される第２のトランジスタとを有し、
前記第１のトランジスタと前記第２のトランジスタとは、動作モード信号に応じ相補的にオンする、半導体装置。
【請求項６】
前記レベルシフト回路は、
前記第２の信号の電圧を分圧する分割抵抗を有する、請求項１または請求項５記載の半導体装置。
【請求項７】
前記第２の抵抗の抵抗値は、前記第１のトランジスタがオフからオンになることによる前記レベルシフト回路に流れる電流量の変化を抑制する値に設定される、請求項６記載の半導体装置。
【請求項８】
前記第１の抵抗の抵抗値と、前記第２の抵抗の抵抗値とは実質的に等しい、請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に半導体チップの温度が所定温度以上になった場合に外部に知らせる温度検知回路を有する半導体装置に関する。
【背景技術】
【０００２】
１つのパッケージ内に、メモリだけでなくマイクロプロセッサやセンサ等も組み込んだＳｉＰ（system in package）用のメモリチップにおいては、近年、メモリチップ内部の温度が所定の温度以上になった場合に、当該メモリを制御する制御装置（マイクロプロセッサなど）に、その情報を出力する機能が要求されている。
【０００３】
温度検知回路の一例としては、特許文献１の図１〜図４に、遅延時間の温度依存性が大きい遅延回路と、温度依存性が小さい遅延回路のそれぞれから出力信号が出力される順番を温度検知信号として使用する構成が示されている。
【０００４】
【特許文献１】特開平５−２６６６５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した特許文献１の発明は、製造上のばらつきの少ない温度検知回路を得ることを目的としている。すなわち、製造上のばらつきに起因する検知温度の揺らぎは、メモリチップ内部に組み込まれた温度検知回路にとって最も大きな解決すべき課題であるが、どんな回路であっても製造上のばらつきを完全に無くすことはできず、この揺らぎ分を考慮して、その分だけ検知温度を少し高めに設定したり、また、チューニングと呼称される、ウェハテスト段階での補正処理を施すようにしている。
【０００６】
しかし、チューニングを行うためには、チューニング回路を設ける必要があるが、チューニングの範囲を広くしたり、精度を高めようとすると、チューニング回路が大規模なものとなったり、制御が複雑となって、チューニングにコストと時間を要するという問題があった。
【０００７】
本発明は、上記のような問題点を解決するためになされたものであり、温度検知回路を有する半導体装置において、コストの増加を抑制しつつ、高いチューニング精度を維持するとともに、チューニングに要する時間の増加を抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態において、チューニング回路を構成する可変抵抗に加えて、ＢＧＲ回路のＶＢＧＲ電圧の出力ノードと可変抵抗との間に接続された付加抵抗と、可変抵抗と基準電圧との間に接続された付加抵抗とを有し、付加抵抗のそれぞれに並列して、Ｎチャネル型のＭＯＳトランジスタが接続されている。
【発明の効果】
【０００９】
チューニング回路に、底上げ回路を付加することで、テスト時には、チューニング回路の回路規模はそのままで、第３の信号の電圧を一定レベルだけ底上げすることが可能となり、検知温度を大幅に下降させることができ、テスト時と通常時とで検知温度が大幅に異なる場合であっても、チューニング回路の規模を増大させる必要がなく、コストの増加を防止できるとともに、高いチューニング精度を維持でき、チューニングに要する時間の増加も抑制できる。
【発明を実施するための最良の形態】
【００１０】
＜チューニングについて＞
発明の説明に先だって、図１〜図７を用いて、一般的な温度検知回路の構成および動作について説明する。
【００１１】
図１は、温度検知回路を内蔵したメモリチップ１００の構成を示すブロック図である。  図１に示すメモリチップ１００は、メモリセル２０、メモリセル２０の制御回路３０、メモリセル２０のリフレッシュ動作のタイミングを管理するリフレッシュカウンタ４０および温度検知回路５０を備え、制御回路３０には、外部ピンＰ１を介して、クロック信号や制御信号が入力され、外部ピンＰ２を介してデータの入出力が行われる。
【００１２】
温度検知回路５０は、メモリチップ１００の保証温度の上限に基づいて検知温度を設定し、チップ内部が保証温度以上になった場合に温度警告信号ＴＷを所定の電位（例えば”Ｈ”）として外部ピンＰ３を介して外部に出力する構成となっている。
【００１３】
メモリチップ１００の外部に設けられたメモリのコントローラーは、温度警告信号ＴＷをモニタし、温度警告信号ＴＷが”Ｌ”ならばメモリチップ１００は正常動作状態にあるものとして扱い、温度警告信号ＴＷが”Ｈ”ならば、メモリチップ１００の温度が高くなってメモリのデータ保持特性が低下したものと判断し、データ保持をするためのリフレッシュインターバルを短くするような制御を、例えばリフレッシュカウンタ４０の設定を変更するなどして、メモリデータを維持する制御を行う。
【００１４】
図２は、温度検知回路５０の構成の一例を示すブロック図である。
図２に示す温度検知回路５０は、温度依存性の小さなバンドギャップリファレンス電圧（ＶＢＧＲ電圧：第２の信号）と温度依存の大きなベース・エミッタ間電圧（ＶＢＥ電圧）を発生するＢＧＲ(band-gap-reference)回路１と、ＶＢＧＲ電圧のレベルをシフトさせてシフト電圧（ＶＳＨＩＦＴ電圧）を生成するレベルシフト回路５と、ＶＢＥ電圧（第１の信号）とＶＳＨＩＦＴ電圧（第３の信号）とを比較して、温度判定結果を出力する比較器２（比較回路）と、比較器２が出力する温度判定結果を受け、予め定めた所定の期間ごとに更新して温度警告信号ＴＷとして出力する出力制御回路３とを備えている。
【００１５】
レベルシフト回路５は、ＢＧＲ回路１のＶＢＧＲ電圧の出力ノードと基準電圧（共通接続部の電圧）との間に直列に接続された可変抵抗Ｒ１およびＲ２で構成される分割抵抗を有し、両者の接続ノードがＶＳＨＩＦＴ電圧の出力ノードとなって、抵抗分割によりＶＢＧＲ電圧のレベルを変更する構成となっている。
【００１６】
そして、可変抵抗Ｒ１およびＲ２の抵抗値を変更することで、ＶＳＨＩＦＴ電圧のレベルをプラス、マイナス１０％程度の範囲でシフトさせることができる。可変抵抗Ｒ１およびＲ２の抵抗値を変更してＶＳＨＩＦＴ電圧のレベルをシフトさせることで温度検知回路５０のチューニングを行うので、レベルシフト回路５はチューニング回路と呼称することができる。
【００１７】
図３は、レベルシフト回路５の構成と、温度検知回路５０の動作確認に使用される模擬回路４の構成を、等価回路として示した図であり、図３では可変抵抗Ｒ１の構成のみを例示している。
【００１８】
図３に示すように、可変抵抗Ｒ１は直列に接続された複数の抵抗Ｒａ、Ｒｂ、ＲｃおよびＲｄと、抵抗Ｒａ〜Ｒｄのそれぞれに並列して接続されたヒューズＨａ、Ｈｂ、ＨｃおよびＨｄによって構成されている。
【００１９】
また、ヒューズＨａ〜Ｈｄのそれぞれに直列して、Ｎチャネル型のＭＯＳトランジスタＴａ、Ｔｂ、ＴｃおよびＴｄが接続されて模擬回路４を構成している。
【００２０】
可変抵抗Ｒ１は、任意のヒューズを切断すると、そのヒューズに並列する抵抗を電流が流れることになり、その抵抗値が可変抵抗Ｒ１の抵抗値となる。切断するヒューズを増やせば、その分だけ可変抵抗Ｒ１の抵抗値が高くなる。なお、図３の可変抵抗Ｒ１は、説明を簡単化するために抵抗値を高める方向にしか可変できない構成を示したが、抵抗値を下げる方向に可変できる可変抵抗を構成することも可能であることは言うまでもない。
【００２１】
ここで、ヒューズＨａ〜Ｈｄの切断は、ウェハテストの段階で、温度検知回路５０の動作を確認した後に、レーザー照射による切断、あるいは過電流を流すことで実施されるが、一旦、切断してしまうと元に戻せないので、温度検知回路５０の動作確認においては、模擬回路４を用いて、ヒューズＨａ〜Ｈｄを切断した状態と同じ状態を模擬的に作り出す。
【００２２】
すなわち、各ヒューズに直列するＭＯＳトランジスタＴａ、Ｔｂ、ＴｃおよびＴｄをオフ状態にすれば、そのヒューズを切断した状態と同じになり、当該ヒューズに並列する抵抗を電流が流れることになる。
【００２３】
温度検知回路５０の温度検知動作のテストに際しては、図３を用いて説明した模擬回路４により、ＭＯＳトランジスタＴａ〜Ｔｄを任意に制御することで、任意のＭＯＳトランジスタをオフ状態にすることで可変抵抗の抵抗値を変更し、その状態で所定の温度を検知するか否かを確認する。温度検知を確認した後には、オフ状態にしたＭＯＳトランジスタに接続されるヒューズを実際に切断することで、可変抵抗の抵抗値を決定する。これがチューニング動作である。
【００２４】
レベルシフト回路５は、可変抵抗Ｒ１およびＲ２を構成する複数の抵抗の個数を増やすほど抵抗値の変更幅を小さくできるが、その分、模擬回路４を構成するＭＯＳトランジスタも増えて規模が大きくなり、また、各ＭＯＳトランジスタのオン、オフ制御を行う回路の規模も大きくなる。
【００２５】
図４に、ＢＲＧ回路１の構成を示す。図４に示すＢＲＧ回路１は、基準電圧発生回路として一般的な回路であり、バイポーラトランジスタの特性を利用してＶＢＧＲ電圧を発生させる。
【００２６】
図４に示すＢＲＧ回路１は、差動増幅器Ａ１の出力と基準電圧との間に、抵抗ＲＡ１とダイオード接続されたＮＰＮ型のバイポーラトランジスタＱ１とが直列に接続され、同じく、差動増幅器Ａ１の出力と基準電圧との間に、抵抗ＲＡ、ＲＢとダイオード接続されたＮＰＮ型のバイポーラトランジスタＱ２とが直列に接続された構成を有している。そして、抵抗ＲＡとＲＢとの接続ノードの電位が差動増幅器Ａ１の−端子に与えられ、抵抗ＲＡ１とバイポーラトランジスタＱ１との接続ノードの電位が差動増幅器Ａ１の＋端子に与えられ、差動増幅器Ａ１の出力がＶＢＧＲ電圧となり、抵抗ＲＡ１とバイポーラトランジスタＱ１との接続ノードの電位がＶＢＥ電圧となる。
【００２７】
図４よりＶＢＥ電圧は、単純なダイオード特性であり、一般的なダイオードの順方向電圧となって、負の温度特性を有することが判る。
【００２８】
ここで、バイポーラトランジスタＱ２の個数＝Ｎ、抵抗ＲＡおよびＲＢの抵抗値をそれぞれＲＡおよびＲＢとした場合、ＶＢＧＲ電圧は以下の数式（１）で表される。
ＶＢＧＲ＝ＶＢＥ＋ＶＴ・ｌｎ(Ｎ)・（１＋ＲＡ／ＲＢ）・・・（１）
また、ボルツマン定数＝ｋ、素電荷＝ｑ、絶対温度＝Ｔ、飽和電流＝Ｉｓ、コレクタ電流＝Ｉｃ、熱電圧ＶＴおよびＶＢＥ電圧は、それぞれ、以下の数式（２）および（３）で表される。
ＶＴ＝ｋＴ／ｑ・・・（２）
ＶＢＥ＝ＶＴ・ｌｎ（Ｉｃ／Ｉｓ）・・・（３）
上記数式（１）より、ＶＢＥ電圧の温度特性に対して、抵抗ＲＡおよびＲＢの値を調整することにより、温度特性が異なるＶＢＧＲ電圧が発生することが判る。ＶＢＧＲ電圧は、ＶＢＥ電圧の温度特性に比べると温度依存性が極めて小さく、ほぼ一定レベルを示すが、一定レベルに限定されるものではなく、ＶＢＥ電圧の温度特性とは異なる特性を有する電圧であれば温度判定に使用可能である。
【００２９】
そして、ＶＢＧＲ電圧は、可変抵抗Ｒ１およびＲ２の抵抗値によってシフトさせることができるので、このＶＢＧＲ電圧をシフトさせたＶＳＨＩＦＴ電圧とＶＢＥ電圧とが交わるポイントが、例えば９２℃で交差するように可変抵抗Ｒ１およびＲ２の抵抗値を設定することで、判定温度を調整することが可能となる。
【００３０】
図５は、横軸に温度（℃）、縦軸に電圧（Ｖ）を示し、ＶＳＨＩＦＴ電圧を変更することで、ＶＳＨＩＦＴ電圧とＶＢＥ電圧とが交わるポイント、すなわち検知温度が変わる状態を示す図であり、ＶＳＨＩＦＴ電圧を変化させて９２℃を検知温度とする例を示している。
【００３１】
また、比較器２（図２）はヒステリシス特性を持つように構成され、チップ内部温度の判定レベル付近での温度警告信号ＴＷの変動を抑制する構成となっている。すなわち、比較器２にヒステリシス特性を持たせない場合、チップ内部検知温度が９２℃近傍にある場合、９２℃から僅かに低い方にずれると温度警告信号ＴＷが”Ｌ”となったり、また、その直後に９２℃となると”Ｈ”になったりして安定しない現象が起きる。温度警告信号ＴＷが変動すると、それを受けた外部の回路も動作が安定せず、消費電力が増大することになる。
【００３２】
これに対し、比較器２がヒステリシス特性を持つことで、温度が上昇して９２℃に達する場合と、温度が下降して９２℃に達する場合とで、比較器２の特性が変わるので、９２℃を境界として敏感に反応することを防止できる。
【００３３】
図６は、横軸に温度（℃）、縦軸に温度警告信号ＴＷのレベル”Ｌ”および”Ｈ”を示し、比較器２のヒステリシス特性を模式的に示している。
【００３４】
ここで、図７には比較器２の構成の一例を示す。
図７に示すように、比較器２においては、定電流源ＣＳと基準電圧との間には、直列に接続された、Ｐチャネル型のＭＯＳトランジスタＴ１およびＮチャネル型のＭＯＳトランジスタＴ３、Ｐチャネル型のＭＯＳトランジスタＴ２およびＮチャネル型のＭＯＳトランジスタＴ６を備えている。
【００３５】
そして、ＭＯＳトランジスタＴ３およびＴ６のそれぞれのドレインと基準電圧との間には、Ｎチャネル型のＭＯＳトランジスタＴ４およびＴ５が接続され、ＭＯＳトランジスタＴ４のゲートはＭＯＳトランジスタＴ５およびＴ６のドレインに接続され、ＭＯＳトランジスタＴ５のゲートはＭＯＳトランジスタＴ３およびＴ４のドレインに接続されている。
【００３６】
なお、ＭＯＳトランジスタＴ１およびＴ２のゲートには、それぞれＶＳＨＩＦＴ電圧およびＶＢＥ電圧が与えられる。
【００３７】
また、電源ＶＣＣと基準電圧との間には、直列に接続された、Ｐチャネル型のＭＯＳトランジスタＴ１１およびＮチャネル型のＭＯＳトランジスタＴ１３、Ｐチャネル型のＭＯＳトランジスタＴ１２およびＮチャネル型のＭＯＳトランジスタＴ１４を備えている。そして、ＭＯＳトランジスタＴ１１およびＴ１２のゲートは共通してＭＯＳトランジスタＴ１２のドレインに接続され、ＭＯＳトランジスタＴ１１のドレインはインバータＧ１の入力に接続され、インバータＧ１の出力が比較器２の出力となる。
【００３８】
また、ＭＯＳトランジスタＴ３のドレインおよびゲートは共通してＭＯＳトランジスタＴ１４のゲートに接続され、ＭＯＳトランジスタＴ６のドレインおよびゲートは共通してＭＯＳトランジスタＴ１３のゲートに接続される構成となっている。
【００３９】
ゲートが互いのドレインに接続されたＭＯＳトランジスタＴ４およびＴ５で構成されるヒステリシス回路を備えることで、ＶＳＨＩＦＴ電圧およびＶＢＥ電圧の一方が変化した場合でも、現状の出力を維持しようとするフィードバックが働くことで、比較器２がヒステリシス特性を持つことになる。
【００４０】
＜実施の形態１＞
次に、本発明に係る実施の形態１の温度検知回路の構成および動作について、図８〜図１２を用いて説明する。
【００４１】
図８は実施の形態１の温度検知回路５０Ａの構成を示すブロック図である。なお、図２を用いて説明した温度検知回路５０と同一の構成については同一の符号を付し、重複する説明は省略する。
【００４２】
また、温度検知回路５０Ａは、図１に示したメモリチップ１００の温度検知回路５０に換えて使用することができる。
図８に示す温度検知回路５０Ａは、レベルシフト回路５を構成する可変抵抗Ｒ１およびＲ２に加えて、ＢＧＲ回路１のＶＢＧＲ電圧の出力ノードと可変抵抗Ｒ１との間に接続された付加抵抗ＲＵ（第１の抵抗）と、可変抵抗Ｒ２と基準電圧との間に接続された付加抵抗ＲＤ（第２の抵抗）とを有し、付加抵抗ＲＵおよびＲＤのそれぞれに並列して、Ｎチャネル型のＭＯＳトランジスタＴＵ（第１のトランジスタ）およびＴＤ（第２のトランジスタ）が接続されている。
【００４３】
そして、ＭＯＳトランジスタＴＵおよびＴＤのゲートには、それぞれ、チューニング時に”Ｈ”（非チューニング時に”Ｌ”）となるチューニング信号Ｔｕｎｅと、チューニング時に”Ｌ”（非チューニング時に”Ｈ”）となる反転チューニング信号／Ｔｕｎｅが与えられる構成となっている。
【００４４】
チューニング時には、ＭＯＳトランジスタＴＵがオン状態、ＭＯＳトランジスタＴＤがオフ状態であるので、レベルシフト回路５には、可変抵抗Ｒ１およびＲ２に加えて付加抵抗ＲＤが加わることとなり、可変抵抗Ｒ１、Ｒ２および付加抵抗ＲＤの抵抗分割によってＶＳＨＩＦＴ電圧が決まることになる。この結果、チューニング時（すなわちテストモード）には、非チューニング時（すなわち通常モード）に比べてＶＳＨＩＦＴ電圧が一定レベルだけ高くなり、結果的に検知温度を一律に下げることができる。
【００４５】
なお、可変抵抗Ｒ１、Ｒ２を構成する複数の抵抗の１つよりも、５倍から１０倍程度大きな値に設定されるが、これに限定されるものではなく、付加抵抗ＲＤの抵抗値は、ＭＯＳトランジスタＴＵがオフからオンになることによるレベルシフト回路に流れる電流量の変化を抑制する値に設定すれば良い。
【００４６】
ここで、付加抵抗ＲＤは、テストモード時に、ＶＳＨＩＦＴ電圧を一定レベルだけ高めるので、付加抵抗ＲＤおよびＭＯＳトランジスタＴＤをＳＨＩＦＴ電圧の底上げ回路と呼称することができる。
【００４７】
また、付加抵抗ＲＤおよびＲＵの抵抗値は実質的に等しく、付加抵抗ＲＵは、付加抵抗ＲＤを設けたことでチューニング時と非チューニング時とでレベルシフト回路５に流れる電流量が変わることを防止するために設けられているので、付加抵抗ＲＵおよびＭＯＳトランジスタＴＵも底上げ回路を構成するものと言える。
【００４８】
ここで、図９および図１０には、通常モードでの温度検知回路５０Ａの動作を示し、図１１および図１２には、テストモードでの温度検知回路５０Ａの動作を示す。
【００４９】
図９においては、横軸に温度（℃）、縦軸に電圧（Ｖ）を示し、通常モードでは、ＶＳＨＩＦＴ電圧とＶＢＥ電圧とが交わるポイント、すなわち検知温度が９２℃であることが示されている。
【００５０】
図１０は、横軸に温度（℃）、縦軸に温度警告信号ＴＷのレベル”Ｌ”および”Ｈ”を示し、通常モードでの比較器２のヒステリシス特性を模式的に示しており、検知温度９２℃に対して、温度が上昇する場合と、温度が下降する場合とで、比較器２の特性が変わることを示している。
【００５１】
また、図１１においては、横軸に温度（℃）、縦軸に電圧（Ｖ）を示し、テストモードでは、ＶＳＨＩＦＴ電圧が高くなって、ＶＳＨＩＦＴ電圧とＶＢＥ電圧とが交わるポイント、すなわち検知温度が８５℃に変わることが示されている。
【００５２】
図１２は、横軸に温度（℃）、縦軸に温度警告信号ＴＷのレベル”Ｌ”および”Ｈ”を示し、テストモードでの比較器２のヒステリシス特性を模式的に示しており、検知温度８５℃に対して、温度が上昇する場合と、温度が下降する場合とで、比較器２の特性が変わることを示している。
【００５３】
ここで、図５を用いて説明したように、温度検知回路５０（図２）においては、可変抵抗Ｒ１およびＲ２の抵抗値を調整することで、ＶＳＨＩＦＴ電圧の増減を行って検知温度を調整することができる。この調整範囲を広げるには、可変抵抗Ｒ１およびＲ２の抵抗値の変更範囲を広げる必要があり、それに伴って、それぞれを構成する複数の抵抗や、ヒューズの個数、および模擬回路４（図３）を構成するＭＯＳトランジスタの個数を増やさなければ微調整ができなくなるので、回路規模が大きくなり、また、模擬回路４の制御も複雑となる。従って、レベルシフト回路５の調整範囲は、温度検知回路５０の製造上のばらつきに起因する検知温度の揺らぎを完全に調整するほど広くは設定されていない。
【００５４】
しかし、温度検知回路５０Ａにおいては、レベルシフト回路５に、付加抵抗ＲＤを加えることで、テストモードでは、レベルシフト回路５の回路規模はそのままで、ＶＳＨＩＦＴ電圧を一定レベルだけ高めることが可能となり、テストモードと通常モードとで、検知温度が大幅に異なる場合にも対応することができる。以下、テストモードと通常モードとで、検知温度が大幅に異なる理由について説明する。
【００５５】
すなわち、本来、検知温度はメモリチップの保証温度上限値、例えば８５℃に設定すべきであるが、検知温度の揺らぎを考慮して、目標温度は１割程度高め、例えば９２℃に設定することで、８５℃より低い温度で温度警告信号ＴＷが”Ｈ”になることを防止している。
【００５６】
一方、ウェハテストにおける高温テストでは、保証温度上限値でテストを行うので、温度検知回路の製造上のばらつきが小さい場合、検知温度を９２℃に設定していると、８５℃のテストでは温度警告信号ＴＷは常に”Ｌ”レベルを出力することになり、正確なテスト結果が得られない。だからと言って、ウェハテストにおける高温テストを、８５℃だけでなく９２℃でも行うようにシステムを変えることはコスト的にも容易ではないし、９２℃は便宜的な値であるので、これでテストをすることは得策ではない。
【００５７】
そこで、温度検知回路５０Ａでは、テストモードにおいては検知温度を保証温度上限値まで下げることで、８５℃付近で温度警告信号ＴＷが、”Ｌ”から”Ｈ”に変わることを確認するようにしている。
【００５８】
さらに、この状態で、レベルシフト回路５の可変抵抗Ｒ１およびＲ２を模擬回路４を用いて変更することでチューニングを行い、８５℃で温度警告信号ＴＷが、”Ｌ”から”Ｈ”に変わるように設定する。
【００５９】
チューニング後は通常モードになるが、この場合は、ＭＯＳトランジスタＴＵがオフ状態、ＭＯＳトランジスタＴＤがオン状態となり、ＶＳＨＩＦＴ電圧が低くなって、検知温度が９２℃に戻ることになる。この場合、温度検知回路５０Ａは８５℃でチューニング済みであるので、９２℃において温度警告信号ＴＷが、”Ｌ”から”Ｈ”に変わることとなる。
【００６０】
以上説明したように、温度検知回路５０Ａにおいては、レベルシフト回路５を構成する可変抵抗Ｒ１およびＲ２に加えて、検知温度を目標温度から保証温度上限値にまで下降させる付加抵抗ＲＤを備えることで、ウェハテストにおける高温テストで、温度検知回路５０Ａの動作を確認でき、正確なチューニングが可能となるので、ウェハテストのコストの増加を防止できる。
【００６１】
また、テストモードと通常モードとで検知温度が大幅に異なる場合であっても、付加抵抗ＲＤを備えることで、チューニング回路の規模を増大させる必要がなく、高いチューニング精度を維持できるとともに、チューニングに要する時間の増加を抑制できる。
【００６２】
なお、温度検知にＢＧＲ回路１を使用することで、比較的簡単な構造の温度検知回路を得ることができる。
【００６３】
＜実施の形態２＞
次に、本発明に係る実施の形態２の温度検知回路の構成および動作について、図１３〜図１６を用いて説明する。
【００６４】
図１３は実施の形態２の温度検知回路５０Ｂの構成を示すブロック図である。なお、図８を用いて説明した温度検知回路５０Ａと同一の構成については同一の符号を付し、重複する説明は省略する。
【００６５】
図１３に示す温度検知回路５０Ｂにおいては、比較器２Ａが、通常モードではヒステリシス特性を持つが、テストモードではヒステリシス特性を持たないように構成されている。
【００６６】
図１４においては、横軸に温度（℃）、縦軸に電圧（Ｖ）を示し、テストモードでは、ＶＳＨＩＦＴ電圧が高くなって、ＶＳＨＩＦＴ電圧とＶＢＥ電圧とが交わるポイント、すなわち検知温度が８５℃に変わることが示されている。
【００６７】
また、図１５は、横軸に温度（℃）、縦軸に温度警告信号ＴＷのレベル”Ｌ”および”Ｈ”を示し、比較器２Ａのテストモードでの特性を模式的に示している。図１５より、検知温度８５℃において、温度警告信号ＴＷのレベルが”Ｈ”となり、ヒステリシスを持たない特性であることが判る。
【００６８】
図１６には比較器２Ａの構成の一例を示すが、図７に示した比較器２と同一の構成については同一の符号を付し、重複する説明は省略する。
図１６に示すように、比較器２Ａにおいては、ＭＯＳトランジスタＴ３とＴ４のドレイン間にスイッチ素子ＳＷ１が配設され、ＭＯＳトランジスタＴ５とＴ６のドレイン間にスイッチ素子ＳＷ２が配設された構成となっている。
【００６９】
スイッチ素子ＳＷ１およびＳＷ２は、通常モードではオン状態となり、テストモードではオフ状態となるように制御されるので、テストモードでは、ゲートが互いのドレインに接続されたＭＯＳトランジスタＴ４およびＴ５（ヒステリシス回路）が機能せず（オンせず）、ヒステリシス特性が解除されることになる。なお、図１６に示す比較器２Ａの構成は一例であり、ＭＯＳトランジスタＴ４およびＴ５の代わりに、キャパシタを使用することでヒステリシス特性を持たせた構成とし、当該キャパシタの接続をオン、オフすることで、ヒステリシスを持つ場合と持たない場合とを切り替える構成としても良い。
【００７０】
図１２を用いて説明した比較器２のように、テストモードにおいてもヒステリシス特性を有する場合、ヒステリシス特性のどちらの特性で温度検出がされているかの判別がつかないので、検知温度を正確に知得するには、温度を上昇させて検出する動作と、温度を下降させて検出する動作を行う必要があり、検知温度の正確な値の知得に時間がかかり、テストコストが増加するという問題があった。
【００７１】
しかし、本実施の形態２のように、テストモードではヒステリシス特性を解消できるように構成された比較器２Ａを用いることで、正確な検知温度の知得が容易となり、テストコストが増加することを防止できる。
【００７２】
なお、比較器２Ａは、図２および図８に示した温度検知回路５０および５０Ａにそれぞれ適用しても良く、その場合も、テストモードにおいて、正確な検知温度（この場合は９２℃）の知得が容易となることは言うまでもない。
【００７３】
＜実施の形態３＞
次に、本発明に係る実施の形態３の温度検知回路の構成および動作について、図１７〜図２１を用いて説明する。
【００７４】
図１７は実施の形態３の温度検知回路５０Ｃの構成を示すブロック図である。なお、図８を用いて説明した温度検知回路５０Ａと同一の構成については同一の符号を付し、重複する説明は省略する。
【００７５】
ここで、図２に示した温度検知回路５０や、図８に示した温度検知回路５０Ａにおいては、通常モードでは、チップ内部の温度判定結果をリアルタイムに出力しているわけではなく、出力制御回路３において、所定の期間ごとに判定結果を更新して外部に出力しており、この所定の期間は、メモリチップ１００（図１）内部のリフレッシュカウンタ４０の上位カウンタの立ち上がりエッジに同期して行われている。
【００７６】
一方、図１７に示す温度検知回路５０Ｃの出力制御回路３Ａは、テストモードでは、リフレッシュカウンタ４０の上位カウンタの立ち上がりエッジに同期して判定結果を外部に出力するのではなく、任意のタイミングで判定結果を外部に出力する構成となっている。
【００７７】
図１８は、出力制御回路３Ａの構成を示すブロック図である。
図１８に示すように、出力制御回路３Ａは、比較器２から出力される検出信号を受けるラッチ回路３１と、ラッチ回路３１の出力を受け、温度警告信号ＴＷとして出力するバッファ３２と、通常モードでは、リフレッシュカウンタ４０から出力されるリフレッシュ信号（上位カウンタのカウント信号）を受け、任意のパルス幅を有するワンショットパルスを生成してラッチ回路３１に与えるワンショットパルス回路３３とを備えている。
【００７８】
図１９は、ワンショットパルス回路３３の構成の一例を示す図である。
図１９に示すように、ワンショットパルス回路３３は、共にリフレッシュ信号を受けるディレイ回路ＤＬおよびインバータＧ２１と、ディレイ回路ＤＬおよびインバータＧ２１の出力を受けるＮＯＲ回路Ｇ２２と、ＮＯＲ回路Ｇ２２の出力を受けるインバータＧ２３と、インバータＧ２３の出力およびチューニング時に”Ｌ”となる反転チューニング信号／Ｔｕｎｅを受けて、ワンショットパルスを出力するＮＡＮＤ回路Ｇ２４とを備えている。
【００７９】
このような構成のワンショットパルス回路３３は、リフレッシュ信号を受けることで、図２０に示すように、リフレッシュ信号の立ち上がりエッジに同期したワンショットパルスを出力する。このワンショットパルスの幅は、ディレイ回路ＤＬでの遅延時間によって任意に設定可能である。
【００８０】
図２１は、ラッチ回路３１の構成の一例を示すブロック図である。
図２１に示すように、ラッチ回路３１は、ワンショットパルス回路３３から出力されるワンショットパルスによってオンオフ制御され、入力ゲートとなるＮチャネル型のＭＯＳトランジスタＴ２１と、ＭＯＳトランジスタＴ２１の後段にループ接続されたインバータＧ１０およびＧ１１とを備えている。
【００８１】
このような構成のラッチ回路３１においては、通常モード時には、ワンショットパルス回路３３から出力されるワンショットパルスが立ち上がるタイミングで比較器２から出力される検出信号を取り込み、上記検出信号をバッファ３２に出力することとなる。従って、検出信号の出力タイミングはワンショットパルスが”Ｈ”となっている長さ、すなわちパルス幅で任意に設定することができる。
【００８２】
一方、テストモード時には、ワンショットパルス回路３３は、反転チューニング信号／Ｔｕｎｅが”Ｌ”となることで、ＮＡＮＤ回路Ｇ２４は、常時活性状態”Ｈ”となり、ラッチ回路３１ではＭＯＳトランジスタＴ２１が常時オン状態となって、比較器２から出力される検出信号を常時、バッファ３２に出力することとなる。
【００８３】
このような構成を採ることで、テストモードにおいては、レベルシフト回路５の可変抵抗Ｒ１およびＲ２の抵抗値を変更して判定結果を確認する場合に、リフレッシュカウンタの上位カウンタとは無関係に、常時、判定結果を得ることができるので、比較的長期のパルス周期となるリフレッシュ信号に同期して判定結果を得る場合に比べて、チューニングに要する時間を低減することができ、結果的にテストコストを削減することができる。
【００８４】
なお、出力制御回路３Ａは、図２に示した温度検知回路５０に適用しても良く、また、図８および図１３に示した温度検知回路５０Ａおよび５０Ｂにそれぞれ適用しても良く、その場合も、上記と同様の効果を奏することとなる。
【００８５】
＜変形例＞
以上説明した実施の形態３においては、テストモード時には、常時、判定結果を得る構成を示したが、リフレッシュカウンタ４０から出力される上位カウンタのカウント信号の他に、下位カウンタのカウント信号を利用することで、判定結果の出力タイミングを変更可能な構成としても良い。
【００８６】
図２２は、図１８に示した出力制御回路３Ａに代わる出力制御回路３Ｂの構成を示す図である。
【００８７】
図２２に示すように、出力制御回路３Ｂにおいては、通常モードでは、リフレッシュカウンタ４０から出力されるリフレッシュ信号Ａ（上位カウンタのカウント信号）をワンショットパルス回路３３０に与え、テストモードでは、リフレッシュカウンタ４０から出力されるリフレッシュ信号Ｂ（下位カウンタのカウント信号）をワンショットパルス回路３３０に切り替えて与える切り替えスイッチ３４を備えている。ここで、切り替えスイッチ３４の切り替え制御には、チューニング時に”Ｌ”となる反転チューニング信号／Ｔｕｎｅを用いる。
【００８８】
ワンショットパルス回路３３０は、リフレッシュ信号ＡおよびＢを受けて、それぞれの立ち上がりのタイミングで、任意のパルス幅を有するワンショットパルスを生成してラッチ回路３１に与えるが、リフレッシュ信号Ｂのパルス周期（第２の周期）は、リフレッシュ信号Ａのパルス周期（第１の周期）に比べて短いので、チューニングに要する時間を低減することができ、結果的にテストコストを削減することができる。
【００８９】
なお、図２３に示すように、ワンショットパルス回路３３０の構成は、基本的には図１９に示したワンショットパルス回路３３と同様であるが、インバータＧ２３の出力はインバータＧ２５に与えられて、反転して出力される点が異なっている。
【図面の簡単な説明】
【００９０】
【図１】温度検知回路を内蔵したメモリチップの構成を示すブロック図である。
【図２】温度検知回路の構成を示すブロック図である。
【図３】レベルシフト回路および模擬回路４の構成を、等価回路として示した図である。
【図４】ＢＲＧ回路の構成を示す図である。
【図５】ＶＳＨＩＦＴ電圧を変更することで、検知温度が変わる状態を示す図である。
【図６】比較器のヒステリシス特性を模式的に示す図である。
【図７】比較器の構成を示す図である。
【図８】本発明に係る実施の形態１の温度検知回路の構成を示すブロック図である。
【図９】通常モードでの検知温度を示す図である。
【図１０】通常モードでの比較器のヒステリシス特性を模式的に示す図である。
【図１１】テストモードでの検知温度の変更を示す図である。
【図１２】テストモードでの比較器のヒステリシス特性を模式的に示す図である。
【図１３】本発明に係る実施の形態２の温度検知回路の構成を示すブロック図である。
【図１４】テストモードでの検知温度の変更を示す図である。
【図１５】テストモードでは比較器のヒステリシス特性が解消されていることを模式的に示す図である。
【図１６】テストモードではヒステリシス特性を解消できる比較器の構成を示す図である。
【図１７】本発明に係る実施の形態３の温度検知回路の構成を示すブロック図である。
【図１８】出力制御回路の構成を示すブロック図である。
【図１９】ワンショットパルス回路の構成を示す図である。
【図２０】ワンショットパルスの発生タイミングを示す図である。
【図２１】ラッチ回路の構成を示す図である。
【図２２】出力制御回路の変形例の構成を示すブロック図である。
【図２３】ワンショットパルス回路の変形例の構成を示す図である。
【符号の説明】
【００９１】
２，２Ａ  比較器、３Ａ  出力制御回路、５  レベルシフト回路、Ｒ１，Ｒ２  可変抵抗、５０Ａ，５０Ｂ，５０Ｃ  温度検知回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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