(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成された電荷蓄積層を具備するメモリセルトランジスタを配列してなるメモリセルアレイと、
前記メモリセルトランジスタを駆動するための周辺回路とを備え、
前記周辺回路は、少なくとも第１のトランジスタを含み、
前記第１のトランジスタは、
半導体層と、
半導体層の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の直下近傍の前記半導体層の表面に形成され第１の不純物濃度を有する第１導電型のチャネル領域と、
前記ゲート電極に対し自己整合的に前記半導体層の表面に形成され前記第１の不純物濃度よりも大きな第２の不純物濃度を有する第１導電型のソース・ドレイン拡散領域と、
前記チャネル領域と前記ソース・ドレイン拡散領域とが重複する前記ゲート電極直下の前記半導体層の表面に形成され前記第２の不純物濃度よりも大きな第３の不純物濃度を有する第１導電型の重複領域とを備える
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記周辺回路は、前記第１のトランジスタに加え第２のトランジスタを備え、
前記第２のトランジスタは、
前記半導体層の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の直下を含む前記半導体層の表面に形成され第４の不純物濃度を有する第１導電型のチャネル領域と、
前記ゲート電極に対し自己整合的に前記チャネル領域内に形成され前記第４の不純物濃度よりも大きな第５の不純物濃度を有する第１導電型のソース・ドレイン拡散領域と
を備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のトランジスタは、前記ソース・ドレイン拡散領域の表面の少なくとも一部に形成され前記第２の不純物濃度よりも大きな第６の不純物濃度を有する第１導電型のコンタクト領域を更に備えた請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記チャネル領域において注入される不純物は、前記ソース・ドレイン拡散領域に注入される不純物とは種類が異なることを特徴とする請求項１乃至請求項３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
半導体層と、
半導体層の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の直下近傍の前記半導体層の表面に形成され第１の不純物濃度を有する第１導電型のチャネル領域と、
前記ゲート電極に対し自己整合的に前記半導体層の表面に形成され前記第１の不純物濃度よりも大きな第２の不純物濃度を有する第１導電型のソース・ドレイン拡散領域と、
前記チャネル領域と前記ソース・ドレイン拡散領域とが重複する前記ゲート電極直下の前記半導体層の表面に形成され前記第２の不純物濃度よりも大きな第３の不純物濃度を有する第１導電型の重複領域と、
を備えたことを特徴とするディプレッション型ＭＯＳトランジスタ。
【請求項６】
前記第１の不純物濃度と前記第４の不純物濃度が同じであり、
前記第３の不純物濃度と前記第５の不純物濃度が同じであることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置、及び不揮発性半導体装置等に含まれるディプレッション型ＭＯＳトランジスタに関する。
【背景技術】
【０００２】
従来、半導体記憶装置の一つとして、電気的書き替えを可能とした不揮発性半導体記憶装置が知られている。なかでも、メモリセルを複数個直列接続してＮＡＮＤセルブロックを構成するＮＡＮＤ型フラッシュメモリは、高集積化ができるものとして広く用いられている。
【０００３】
ＮＡＮＤ型フラッシュメモリの一つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたＭＯＳＦＥＴ構造を有する。そして、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてＮＡＮＤセルを構成し、これを一単位としてビット線に接続するものである。このようなＮＡＮＤセルがマトリックス配列されてメモリセルアレイが構成される。メモリセルアレイは、ｐ型半導体基板、又はｐ型ウェル領域内に集積形成される。  
【０００４】
ＮＡＮＤ型フラッシュメモリでは、選択ブロック内の制御ゲート線に電源電圧より高い電圧を転送する必要がある。このような高電圧をメモリセルに転送するため、従来のＮＡＮＤ型フラッシュメモリは、電源電圧をこのような高電圧に変換する電圧変換回路を含むロウデコーダ回路を備えている（例えば、特許文献１参照）。このようなロウデコーダは、一般的に、高耐圧のエンハンスメント型（Ｅ型）ｎチャネル型ＭＯＳトランジスタ、高耐圧のディプレッション型（Ｄ型）ｎチャネル型ＭＯＳトランジスタ、高耐圧のＥ型ｐチャネル型ＭＯＳトランジスタ等の複数種類のＭＯＳトランジスタを含んでいる。
【０００５】
従来、このようなＭＯＳトランジスタを形成する場合、閾値電圧の調整のため、チャネル部分に不純物を注入するチャネルインプランテーションが行われる。Ｅ型のｎチャネル型ＭＯＳトランジスタのチャネルインプランテーションには、ｐ型不純物であるボロン（Ｂ）等が用いられる。一方、Ｄ型のｎチャネル型ＭＯＳトランジスタのチャネルインプランテーションでは、ｎ型不純物である砒素（Ａｓ）が用いられる。このようなｎ型不純物が、ソース・ドレイン拡散領域が形成されるべき領域も含めて注入されると、その後に形成されるソース・ドレイン拡散領域の拡散層抵抗が低くなり、トランジスタのソフトブレークダウンが発生するという問題がある。
【０００６】
また、トランジスタのサーフェス耐圧には大きく分けて完全にトランジスタが破壊される真性耐圧と、ある電圧を越えるとリーク量が増大するソフトブレークダウン耐圧の二つがあり、真性耐圧の方がソフトブレークダウン耐圧よりも高い。トランジスタのソース、ドレイン、ゲートに印加される電圧はそのトランジスタの種類（Ｅ型又はＤ型、ｎチャネル型又はｐチャネル型）、用途によって異なる。トランジスタの用途によっては、真性耐圧は低くてもよいがソフトブレークダウン耐圧は高いことが要求される場合もあり、またその逆の場合もある。
【０００７】
しかし、真性耐圧の方がソフトブレークダウン耐圧よりも高いことから、高いソフトブレークダウン耐圧を得ようとすると、トランジスタの面積を全体的に大きくすることが必要である。その結果として周辺回路のチップ占有面積が大きくなるという問題があった。
【特許文献１】特開２００６−１９６０６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、トランジスタの面積を変更することなく、真性耐圧及びソフトブレークダウン耐圧を変更することのできる不揮発性半導体記憶装置又はディプレッション型ＭＯＳトランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成された電荷蓄積層を具備するメモリセルトランジスタを配列してなるメモリセルアレイと、前記メモリセルトランジスタを駆動するための周辺回路とを備え、前記周辺回路は、少なくとも第１のトランジスタを含み、  前記第１のトランジスタは、半導体層と、半導体層の表面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の直下の前記半導体層の表面に形成され第１の不純物濃度を有する第１導電型のチャネル領域と、前記ゲート電極に対し自己整合的に前記半導体層の表面に形成され前記第１の不純物濃度よりも大きな第２の不純物濃度を有する第１導電型のソース・ドレイン拡散領域と、前記チャネル領域と前記ソース・ドレイン拡散領域とが重複する前記ゲート電極直下の前記半導体層の表面に形成され前記第２の不純物濃度よりも大きな第３の不純物濃度を有する第１導電型の重複領域とを備えることを特徴とする。
【００１０】
本発明の一態様に係るディプレッション型ＭＯＳトランジスタは、半導体層と、半導体層の表面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の直下の前記半導体層の表面に形成され第１の不純物濃度を有する第１導電型のチャネル領域と、前記ゲート電極に対し自己整合的に前記半導体層の表面に形成され前記第１の不純物濃度よりも大きな第２の不純物濃度を有する第１導電型のソース・ドレイン拡散領域と、前記チャネル領域と前記ソース・ドレイン拡散領域とが重複する前記ゲート電極直下の前記半導体層の表面に形成され前記第２の不純物濃度よりも大きな第３の不純物濃度を有する第１導電型の重複領域とを備えたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、トランジスタの面積を変更することなく、真性耐圧及びソフトブレークダウン耐圧を変更することのできる不揮発性半導体記憶装置又はディプレッション型ＭＯＳトランジスタを提供することができる。
【発明を実施するための最良の形態】
【００１２】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明の実施の形態に係わる半導体記憶装置について説明するためのもので、ＮＡＮＤ型フラッシュメモリの概略構成を示すブロック図である。
【００１４】
メモリセルアレイ１０１に対して、データ書き込み・読み出し・再書き込み及びベリファイ読み出しを行うためのビット線制御回路（センスアンプ兼データラッチ）１０２が設けられている。このビット線制御回路１０２はデータ入出力バッファ１０６につながり、アドレスバッファ１０４からのアドレス信号を受けるカラムデコーダ１０３の出力を入力として受ける。
【００１５】
また、上記メモリセルアレイ１０１に対して、制御ゲート及び選択ゲートを制御するためのロウデコーダ１０５、及びこのメモリセルアレイ１０１が形成されるｐ型シリコン基板（または、ｐ型ウェル領域）の電位を制御するための基板電位制御回路１０７が設けられている。また、メモリセル等に供給される、書き込み、読出し等に必要な電圧を発生する回路として、４種類の電圧発生回路１２０が設けられている。具体的には、データ書き込み動作時に、書き込み用高電圧Ｖｐｐ（〜２０Ｖ）と中間電圧Ｖｍｇ（〜１０Ｖ）をそれぞれ発生するために、書き込み用高電圧発生回路１０９と書き込み用中間電圧発生回路１１０が設けられている。
【００１６】
更に、データ読み出し時に、読み出し用中間電圧Ｖｒｅａｄを発生するために、読み出し用中間電圧発生回路１１１が設けられている。また、消去動作時に、消去用高電圧Ｖｐｐ（〜２０Ｖ）を発生するために、消去用高電圧発生回路１１２が設けられている。
【００１７】
ビット線制御回路１０２は主にＣＭＯＳフリップフロップからなり、書き込みのためのデータのラッチやビット線の電位を読むためのセンス動作、また書き込み後のベリファイ読み出しのためのセンス動作、さらに再書き込みデータのラッチを行う。
【００１８】
図２、図３はそれぞれ、上記メモリセルアレイ１０１における一つのＮＡＮＤセル部分の平面図と等価回路図であり、図４、図５はそれぞれ図２のＡ−Ａ’、及びＢ−Ｂ’断面図である。
【００１９】
素子分離酸化膜１２で囲まれたｐ型シリコン基板（又はｐ型ウェル領域）１１に、複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。一つのＮＡＮＤセルに着目して説明すると、この実施の形態では、例えば、複数個のメモリセルＭｉが直列接続されて一つのＮＡＮＤセルを構成している。ここでは、説明の便宜上、１つのＮＡＮＤセル中のメモリセルＭｉは８個とするが、本発明がこれに限定されるものでないことはいうまでもない。
【００２０】
メモリセルＭ１〜Ｍ８はそれぞれ、基板１１にゲート絶縁膜１３を介して浮遊ゲート１４（１４１、１４２、・・・、１４８）が形成され、この上に絶縁膜１５を介して制御ゲート１６（＝ワード線：１６１、１６２、・・・、１６８）が形成されて構成されている。これらのメモリセルのソース、ドレインであるｎ型拡散層１９（１９０、１９１、・・・、１９１０）は隣接するもの同士共用する形で接続され、これによりメモリセルが直列接続されている。
【００２１】
ＮＡＮＤセルのドレイン側、ソース側にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に形成された選択ゲート１４９、１６９及び１４１０、１６１０が設けられ、これにより選択トランジスタＳ１、Ｓ２が形成されている。素子形成された基板１１上は絶縁膜１７により覆われ、この上にビット線１８が配設されている。ビット線１８はＮＡＮＤセルの一端のドレイン側拡散層１９０に接続されている。行方向に並ぶＮＡＮＤセルの制御ゲート１６は、共通に制御ゲート線ＣＧ（１）、ＣＧ（２）、・・・、ＣＧ（８）として配設されている。これら制御ゲートはワード線となる。選択ゲート１４９、１６９及び１４１０、１６１０もそれぞれ行方向に連続的に選択ゲート線ＳＧ（１）、ＳＧ（２）として配設されている。
【００２２】
図６は、このようなＮＡＮＤセルがマトリクス配列されたメモリセルアレイの等価回路を示している。同一のワード線や選択ゲート線を共有するＮＡＮＤセル群で、図６中の破線で囲まれた領域を１個のブロックと呼ぶ。通常の読み出し・書き込み動作時には、複数のブロックのうち１個だけが選択（選択ブロックと呼ぶ）される。
【００２３】
図７に、ロウデコーダ１０５の構成例を示す。図７では、メモリセルアレイ１０１中の１つのメモリセルブロック２の片側に、ロウデコーダ１０５を構成するロウデコーダ回路５を配置した場合を示している。ロウデコーダ回路５は、制御ゲート線ＣＧ（１）〜ＣＧ（８）及び選択ゲート線ＳＧ（１）、ＳＧ（２）に接続される転送トランジスタＱＮ０〜ＱＮ１１（閾値電圧はＶｔｈ（ＱＮ））を備えている。図７の回路では、制御ゲート線ＣＧ（１）〜ＣＧ（８）及び選択ゲート線ＳＧ（１）、ＳＧ（２）に接続されるＭＯＳトランジスタＱＮ０〜ＱＮ１１はすべてＥ型でｎチャネル型のものである。また、制御ゲート線ＣＧ（１）〜ＣＧ（８）には、それぞれトランジスタＱＮ１〜ＱＮ８が制御ゲート線１本あたり１個接続されている。
【００２４】
即ち、制御ゲート線ＣＧ（１）〜ＣＧ（８）とその信号入力ノードＣＧＤ１〜ＣＧＤ８間にはそれぞれ、ＮＭＯＳトランジスタＱＮ１〜ＱＮ８の電流通路が接続される。また、選択ゲート線ＳＧ（１）とその信号入力ノードＳＧＤ、ＳＧＤＳ間にはそれぞれ、ＮＭＯＳトランジスタＱＮ０、ＱＮ９の電流通路が接続される。更に、選択ゲート線ＳＧ（２）とその信号入力ノードＳＧＳ、ＳＧＤＳ間には、ＮＭＯＳトランジスタＱＮ１０、ＱＮ１１の電流通路が接続される。
【００２５】
また、ＮＭＯＳトランジスタＱＮ０〜ＱＮ１１のゲート電圧を設定して制御ゲート線ＣＧ（１）〜（８）、選択ゲート線ＳＧ（１）及びＳＧ（２）の電圧を切換えるため、電圧切換回路５４Ａが備えられている。この電圧切換回路５４Ａは、入力電圧ＩＮＰＵＴ、制御信号ＢＳＴＯＮの切り替わりに応じて、異なる大きさの出力電圧ＯＵＴＰＵＴを出力ノードＮ１０へ出力するものである。入力電圧ＩＮＰＵＴは、その電圧切換回路５４Ａが接続されたメモリセルブロック２を選択する場合に電源電圧Ｖｄｄとされ、非選択とする場合に基準電圧Ｖｓｓとされる。また、入力電圧ＩＮＰＵＴの反転信号／ＩＮＰＵＴがノードＮ２０即ちトランジスタＱＮ９及びＱＮ１１のゲートに入力される。これにより、転送トランジスタＱＮ０、ＱＮ９はいずれか一方のみ導通される。同様に、転送トランジスタＱＮ１１，ＱＮ９はいずれか一方のみが導通される。
【００２６】
なお、図７において、１つのｎチャネルＭＯＳトランジスタＱＮ０〜ＱＮ１１の代わりに、ｐチャネル型ＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを並列接続して構成される転送ゲートを、制御ゲート或いは選択ゲート１本当たり１つ形成するようにしてもよい。
電圧切換回路５４Ａは、出力ノードＮ１０と電源ノードＶＲＤＥＣとの間に、トランジスタＨＮＤ１と、これにノードＮ２（トランジスタＨＮＤ１のソース）でトランジスタＨＮＤ１と直列に接続されたトランジスタＨＰとを備えている。トランジスタＨＮＤ１は、高耐圧でディプリッション型（Ｄ型）のｎチャネル型ＭＯＳトランジスタであり、その閾値電圧Ｖｔｈ（ＨＮＤ１）は負の値を有する。トランジスタＨＰは、高耐圧でエンハンスメント型（Ｅ型）のＰチャネルＭＯＳトランジスタであり、その閾値電圧Ｖｔｈ（ＨＰ）は負の値を有する。
【００２７】
トランジスタＨＮＤ１は、そのドレインが電源ノードＶＲＤＥＣに接続され、ソースがノードＮ２においてトランジスタＨＰのソースと接続され、またゲートには出力電圧ＯＵＴＰＵＴが正帰還されている。トランジスタＨＮＤ１は、ソース−ドレイン間およびソース−ゲート間に高電圧が印加されるので、高耐圧のものとする必要があり、そのため低耐圧のトランジスタ（後に説明するＬＮＤ等）よりもゲート−コンタクト間距離を長く形成する他、低耐圧のトランジスタよりもゲート絶縁膜が厚く形成されている。また、電源ノードＶＲＤＥＣ及びゲートに高電圧Ｖｐｐが印加された場合に、そのＶｐｐをノードＮ２に転送することができるよう、閾値電圧Ｖｔｈ（ＨＮＤ１）は負の値（Ｄ型）とされている。
またこの電圧切換回路５４Ａでは、入力電圧ＩＮＰＵＴが入力されるノードＮ９と出力ノードＮ１０との間に、インバータ回路ＩＮＶ1、ＩＮＶ２、低耐圧でＤ型（すなわち、負の閾値電圧Ｖｔｈ（ＬＮＤ）を有する）のＮチャネルＭＯＳトランジスタＬＮＤ、及び高耐圧でＤ型のＮチャネルＭＯＳトランジスタＨＮＤ２（負の閾値電圧Ｖｔｈ（ＨＮＤ２）を有する）が直列接続されている。トランジスタＬＮＤ、及びトランジスタＨＮＤ２は、制御信号ＢＳＴＯＮをそのゲートに印加され、全体としてスイッチング回路を構成している。
【００２８】
ここで、トランジスタＨＮＤ１は、出力ノードＮ１０に生ずる低電圧がゲート電極に印加される場合があるため、完全にトランジスタが破壊される真性耐圧が高いことが要求される一方、ソース・ドレイン間の電位差はさほど大きくなく、高いソフトブレークダウン耐圧は要求されない。  他方、トランジスタＨＮＤ２は、オフ状態のときソース・ドレイン間の電位差が高くなるためソフトブレークダウン耐圧が高いことが要求される。
【００２９】
このように、電圧切換回路５４Ａは、高耐圧のＭＯＳトランジスタとして、Ｄ型のｎチャネル型ＭＯＳトランジスタＨＮＤ１、ＨＮＤ２、Ｅ型のｐチャネル型ＭＯＳトランジスタＨＰを含んでいる。
【００３０】
一方、ロウデコーダ回路５内のＭＯＳトランジスタＱＮ０〜ＱＮ１１は、Ｅ型のｎチャネル型ＭＯＳトランジスタである。このように、メモリセルアレイ１０１を制御する周辺回路には、高耐圧のＭＯＳトランジスタとして、様々な形態のトランジスタが含まれている。特に、高耐圧でＤ型のＮチャネルＭＯＳトランジスタにおいては、真性耐圧が求められるトランジスタと、ソフトブレークダウン耐圧が求められるトランジスタが存在する。
【００３１】
これらのトランジスタは、閾値電圧の調整のため、チャネルインプランテーションが施される。一般に、Ｄ型のｎチャネル型ＭＯＳトランジスタへのチャネルインプランテーションは、ソース・ドレイン拡散領域が形成される領域も含めたアクティブエリア全体に対し施される。
【００３２】
これに対し本実施の形態では、Ｄ型のｎチャネル型ＭＯＳトランジスタに関して、ゲート電極の直下近傍の半導体層の表面に対してのみチャネルインプランテーションを行う点に特徴を有する。ここで「直下近傍」とは、チャネルインプランテーションにより形成されるチャネル領域が、ゲート電極の面積よりも僅かに大きく、電流経路の方向においてゲート電極端面から１０ｎｍ〜１ｕｍの範囲で突出するように形成されることを意味する。
【００３３】
従って、チャネル領域とソース・ドレイン拡散領域とは、ゲート電極の端面の直下の狭い領域においてのみ重複する。その重複部分を、以下では「重複領域」と称する。重複領域の不純物濃度は、ソース・ドレイン拡散領域のそれよりも大きい。以下、この特徴に関し図面を参照して説明する。
【００３４】
図８は、本発明の実施の形態のＤ型ｎチャネル型ＭＯＳトランジスタの平面レイアウトを示し、図９は図８のＡ−Ａ線に沿った断面図を示している。また、図１０は、従来のＤ型ｎチャネル型ＭＯＳトランジスタの平面レイアウト図を示し、図１１は図１０のＡ−Ａ線に沿った断面図を示している。
【００３５】
図８及び図１０に示すように素子分離絶縁膜ＳＴＩに囲まれたアクティブエリアＡＡが設けられ、このアクティブエリアＡＡを横切るようにゲート電極２６が形成されている。すなわち、本発明の実施の形態のｎチャネル型ＭＯＳトランジスタは、従来の構造と同じ大きさであり素子面積が大きくなっていない。
【００３６】
図８及び図９に示すように、本発明の実施の形態のＤ型ｎチャネル型ＭＯＳトランジスタは、ｐ型の半導体基板１の上にｎ−型のソース・ドレイン拡散領域２１と、これよりも不純物濃度が低いｎ−−型のチャネル領域２２と、ソース・ドレイン拡散領域２１よりも不純物濃度が高いｎ＋型のコンタクト領域２３と、重複領域２４とを半導体基板１に備えている。ここで、「ｎ」の後に続く符号「＋」、「−」は相対的な不純物濃度を表している。すなわち、ｎ＋型とはｎ型よりも高濃度の不純物が導入されたもの、ｎ−型はｎ型に比べて低濃度の不純物濃度、そしてｎ−−型はｎ−型よりも低濃度の不純物濃度であることを表している。半導体基板１の表面上には、ゲート絶縁膜２５を介してゲート電極２６が形成されている。なお、この例では、トランジスタが半導体基板１上に形成されるものとして説明するが、これに限らず、基板１上に形成されたウェル領域にトランジスタが形成されるのであってもよい。
【００３７】
ソース・ドレイン拡散領域２１は、ゲート電極２６に対し自己整合的にイオン注入により形成されている。イオン注入の際に用いられる不純物種は、例えばリン（Ｐ）が用いられ得る。
【００３８】
一方、チャネル領域２２は、ゲート電極２６及びゲート絶縁膜２５の直下近傍の領域にのみ存在し、ゲート電極２６の端部から１０ｎｍ〜１ｕｍの範囲で突出する程度の大きさに形成されている。なお、このチャネル領域２２へのイオン注入における不純物としては、その注入深さを浅くするため、ソース・ドレイン拡散領域２１へのそれとは種類が異なる不純物、例えば砒素（Ａｓ）が用いられ得る。
【００３９】
ソース・ドレイン拡散領域２１とチャネル領域２２とは、ゲート電極２６の端部付近において僅かに重複し、そこに重複領域２４を形成する。重複領域２４は、ソース・ドレイン拡散領域２１よりも不純物が高いｎ型領域となる。この重複領域２４には、不純物として、例えばリン、砒素等の２つの異なる不純物が含まれることになる。
【００４０】
また、ソース・ドレイン拡散領域２３の表面には、ｎ＋型のコンタクト領域２３が形成されている。このコンタクト領域２３へのイオン注入における不純物としては、例えばチャネル領域２２と同様に砒素（Ａｓ）が用いられ得る。
【００４１】
各部２１〜２４の不純物濃度の最大値（ピーク濃度）及び接合深さは、一例として以下の通りである。
【００４２】
チャネル領域２２は、ピーク濃度が１Ｅ１７〜５Ｅ１７［ｃｍ−３］、接合深さが３００［ｎｍ］以下である。
【００４３】
また、ソース・ドレイン拡散領域２１は、ピーク濃度が５Ｅ１７〜３Ｅ１８［ｃｍ−３］、接合深さが２５０［ｎｍ］以下である。
【００４４】
また、コンタクト領域２３は、ピーク濃度が１Ｅ１９〜１Ｅ２１［ｃｍ−３］、接合深さが３００［ｎｍ］以下である。
【００４５】
また、重複領域２４は、ピーク濃度が６Ｅ１７〜３．５Ｅ１８［ｃｍ−３］、接合深さが３００［ｎｍ］以下である。
【００４６】
一方、図１０及び図１１に示すように、従来のＤ型ｎチャネル型ＭＯＳトランジスタは、ｐ型の半導体基板１の上にｎ−型のソース・ドレイン拡散領域３１と、これよりも不純物濃度が低いｎ−−型のチャネル領域３２と、ソース・ドレイン拡散領域３１よりも不純物濃度が高いｎ＋型のコンタクト領域３３とを半導体基板１に備えている。半導体基板１の表面上には、ゲート絶縁膜３５を介してゲート電極３６が形成されている。チャネル領域３２は、ゲート電極３６の直下の領域だけでなく、ソース・ドレイン拡散領域３１が形成されるべき領域も含めたアクティブエリア全体に形成される。また、重複領域２４に対応するような重複領域は形成されない。換言すれば、この図１０のトランジスタにおける重複領域は、ソース・ドレイン拡散領域３１の全体に亘って形成され、この点、図９のトランジスタの重複領域２４がゲート電極２６の端面の直下に形成されるのと異なっている。
【００４７】
各部３１〜３３のピーク濃度、ピーク深さ、及び接合深さは、一例として以下の通りである。
【００４８】
チャネル領域３２は、ピーク濃度が１Ｅ１７〜５Ｅ１７［ｃｍ−３］、接合深さが３００［ｎｍ］以下である。
【００４９】
また、ソース・ドレイン拡散領域３１は、ピーク濃度が６Ｅ１７〜３．５Ｅ１８［ｃｍ−３］、接合深さが３００［ｎｍ］以下である。
【００５０】
また、コンタクト領域３３は、ピーク濃度が１Ｅ１９〜１Ｅ２１［ｃｍ−３］、接合深さが３００［ｎｍ］以下である。
【００５１】
図８及び図９に示すトランジスタのピーク濃度の分布の様子を図１２に示す。また、図１０及び図１１に示すトランジスタのピーク濃度の分布の様子を図１３に示す。図１２及び図１３から明らかなように、図８及び図９に示すトランジスタでは、重複領域２４の部分でピーク濃度が立ち上がってソース・ドレイン拡散領域２１よりも大きくなっている点において、図１０及び図１１に示すトランジスタと異なっている。
【００５２】
図８及び図９に示すトランジスタの半導体基板１中におけるリン（Ｐ）の濃度及び砒素（Ａｓ）の濃度の分布の様子を図１４に示す（前者は点線のグラフ、後者は実線のグラフ）。また、図１０及び図１１に示すトランジスタの半導体基板１中におけるリン濃度及び砒素濃度の分布の様子を図１５に示す。
【００５３】
チャネル領域２２及びコンタクト領域２３へ注入する不純物イオン種には砒素を用い、ソース・ドレイン拡散領域２１へ注入する不純物イオン種にはリンを用いることから、ソース・ドレイン拡散領域２１中の各不純物濃度に相違が見られる。すなわち、図１４及び図１５から明らかなように、図８及び図９に示すトランジスタでは、ソース・ドレイン拡散領域２１には、コンタクト領域２３及び重複領域２４を除いた部分では砒素が注入されていない点において、図１０及び図１１に示すトランジスタと異なっている。
【００５４】
次に、図８及び図９に示すトランジスタ（第１トランジスタ）のドレイン−ソース間電圧ＶＤＳと、ドレイン電流Ｉとの関係を図１６に示す。また、図１０及び図１１に示すトランジスタ（第２トランジスタ）のドレイン−ソース間電圧ＶＤＳと、ドレイン電流Ｉとの関係を図１７に示す。なお、図１６及び図１７に示す特性を測定した第１トランジスタと第２トランジスタの素子面積は同じである。
【００５５】
図１０及び図１１に示す第２トランジスタでは、図１７に示すように、電圧ＶＤＳが第１電圧を超えるとリーク電流が大きくなり（ソフトブレークダウン）、最終的に第１電圧より高い第２電圧で真性耐圧を超えブレークダウンする。しかし、図８及び図９に示す第１トランジスタでは、図１６に示すように、最終的に真性耐圧を超えブレークダウンする（第３電圧）まで、ほとんどリーク電流の増加（ソフトブレークダウン）は確認されない。すなわち、図８及び図９に示すトランジスタは、図１０及び図１１に示すトランジスタに比べソフトブレークダウン耐圧において優れた特性を示す。しかし、第３電圧は第２電圧よりも低く、第１トランジスタの最終的にブレークダウンする電圧である真性耐圧は第２トランジスタに比べ低くなる。従って、真性耐圧は低くてもよいが、ソフトブレークダウン耐圧は高くしたい素子においては、図８及び図９に示すトランジスタを採用することが好適である。これにより、トランジスタの面積を大きくすることなく、ソフトブレークダウン耐圧を高めることができる。また、図１６と図１７とを比べると判るように、第３電圧の方が第１電圧よりも大きい。
【００５６】
一方、真性耐圧を高くする必要があるが、ソフトブレークダウン耐圧は低くてもよい部分には、従来通り図１０及び図１１に示すようなトランジスタを採用することができる。このように、本実施の形態は、２つのトランジスタを使い分けることにより、トランジスタの素子面積を大きくすることなく、必要な真性耐圧及びソフトブレークダウン耐圧を得ることを可能にしている。さらに、チャネル領域を変更するだけで耐圧特性の異なる第１及び第２トランジスタを半導体基板上に同時に形成することができる。
【００５７】
図１８〜図２０を参照して、この不揮発性半導体記憶装置における周辺回路のトランジスタの製造方法を説明する。図１８〜図２０において、左側は図８及び図９に示す、本実施の形態のＤ型のｎチャネル型ＭＯＳトランジスタの製造工程を示しており、右側は図１０及び図１１に示す、従来のＤ型ｎチャネルＭＯＳトランジスタの製造工程を示している。
【００５８】
まず、図１８に示すように、半導体基板１上に、素子分離絶縁膜ＳＴＩを形成後、例えば、砒素（Ａｓ）を不純物としたチャネルインプランテーションを行い、チャネル領域２２、３２を形成する。チャネル領域２２は、例えば、フォトリソフィ技術を用い、フォトレジストをマスクにして後にゲート電極２６が形成される領域の直下近傍にのみ形成される。一方、チャネル領域３２は、Ｄ型ｎチャネルＭＯＳトランジスタのアクティブエリア全域に形成される。
【００５９】
また、このチャネル領域２２及び３２は工程省略のため、同一の工程によって形成することも可能である。その結果、第１トランジスタと第２トランジスタのチャネル領域２２、３２の不純物濃度がほぼ同じとなる。
【００６０】
次に、図１９に示すように、ゲート絶縁膜２５、３５を介してゲート電極２６、３６を形成する。
【００６１】
続いて、図２０に示すようにゲート電極２６、３６をマスクとして自己整合的に、例えば、リン（Ｐ）を不純物としてイオン注入を行い、ソース・ドレイン拡散領域２１、３１を形成する。この際、チャネル領域２２はゲート電極２６の直下近傍にのみ形成されるので、チャネル領域２２とソース・ドレイン拡散領域２４とが重複するゲート電極２６の端面の直下において、重複領域２４が形成される。
【００６２】
ここで、ソース・ドレイン拡散領域２１及び３１の形成は工程省略のため、同一の工程によって形成することも可能である。その結果、第１トランジスタの重複領域２４と第２トランジスタのソース・ドレイン拡散領域３１の不純物濃度がほぼ同じとなる。
【００６３】
最後に、ソース・ドレイン拡散領域２１、３１の一部に更に、例えば、砒素（Ａｓ）をイオン注入してコンタクト領域２３、３３を形成し、図８、図１０に示すトランジスタが完成する。
【００６４】
さらに、第１及び第２トランジスタにおけるチャネル領域２２及び３２とソース・ドレイン拡散領域２１及び３１を同時に形成することにより、耐圧特性の異なる第１及び第２トランジスタを、工程数を増やすことなく半導体基板上に同時に形成することができる。
【００６５】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、Ｄ型のｎチャネル型トランジスタを図８及び図９に示すように、チャネル領域２１がゲート電極２６の直下にのみ形成される構成を有するように形成するものとして説明した。しかし、Ｄ型のｎチャネル型トランジスタであっても、閾値電圧その他の違いに応じて、一部は図８及び図９に示す構造を採用し、他のものに関しては図１０及び図１１に示す構造を採用するようにしてもよい。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態に係るＮＡＮＤ型フラッシュメモリの概略構成を示すブロック図である。
【図２】図１に示すメモリセルアレイ１０１における一つのＮＡＮＤセル部分の平面図を示す。
【図３】図１のメモリセルアレイ１０１における一つのＮＡＮＤセル部分の等価回路図である。
【図４】図２のＡ−Ａ’断面図である。
【図５】図２の及びＢ−Ｂ’断面図である。
【図６】図２、図３のようなＮＡＮＤセルがマトリクス配列されたメモリセルアレイ１０１の等価回路を示している。
【図７】図１に示すロウデコーダ１０５の構成例、及びそこに含まれる電圧切換回路５４Ａの構成例を示す。
【図８】本実施の形態の半導体記憶装置に含まれるＤ型ｎチャネル型ＭＯＳトランジスタの構成を示す平面図である。
【図９】本実施の形態の半導体記憶装置に含まれるＤ型ｎチャネル型ＭＯＳトランジスタの構成を示す断面図である。
【図１０】従来のＤ型ｎチャネル型ＭＯＳトランジスタの構成を示す平面図である。
【図１１】従来のＤ型ｎチャネル型ＭＯＳトランジスタの構成を示す断面図である。
【図１２】図８に示すトランジスタの特性を示すグラフである。
【図１３】図１０に示すトランジスタの特性を示すグラフである。
【図１４】図８及び図９に示すトランジスタの半導体基板１中におけるリン（Ｐ）の濃度及び砒素（Ａｓ）の濃度の分布の様子を示す。
【図１５】図１０及び図１１に示すトランジスタの半導体基板１中におけるリン濃度及び砒素濃度の分布の様子を示す。
【図１６】図８に示すトランジスタの特性を示すグラフである
【図１７】図１０に示すトランジスタの特性を示すグラフである
【図１８】本実施の形態の半導体記憶装置の製造方法を説明する工程図である。
【図１９】本実施の形態の半導体記憶装置の製造方法を説明する工程図である。
【図２０】本実施の形態の半導体記憶装置の製造方法を説明する工程図である。
【符号の説明】
【００６７】
１０１・・・メモリセルアレイ、 １０２・・・ビット線制御回路、 １０３・・・カラムデコーダ、 １０４・・・アドレスバッファ、 １０５・・・ロウデコーダ、 １０６・・・データ入出力バッファ、 １０７・・・基板電位制御回路、 １０９・・・書き込み用高電圧発生回路、 １１０・・・書き込み用中間電圧発生回路、 １１１・・・読み出し用中間電圧発生回路、 １１２・・・消去用高電圧発生回路、 Ｍ１〜Ｍ８・・・メモリセル、 Ｓ１、Ｓ２・・・選択トランジスタ、 ２・・・メモリセルブロック、 ５・・・ロウデコーダ回路、 ＱＮ１〜ＱＮ８・・・ＮＭＯＳトランジスタ、 ＣＧ（１）〜ＣＧ（８）・・・制御ゲート線（ワード線）、 ＳＧ（１），ＳＧ（２）・・・選択ゲート線、 ＶＲＤＥＣ・・・電源ノード、  ２１、３１・・・ソース・ドレイン拡散領域、  ２２、３２・・・チャネル領域、２３、３３・・・コンタクト領域、２４・・・重複領域、  ２５、３５・・・ゲート絶縁膜、  ２６、３６・・・ゲート電極、  ＳＴＩ・・・素子分離絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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