(57)【特許請求の範囲】
【請求項１】
複数の画素が行方向及び列方向に配列された画素配列と、
増幅率を設定するための設定部をそれぞれ含む複数の列増幅部と、
第１の参照信号と第２の参照信号とを異なるタイミングで前記画素配列の列信号線へそれぞれ出力する複数の参照信号供給部と、
を備え、
前記第１の参照信号と前記第２の参照信号とは、前記画素配列における複数の列に対して共通であり、
前記複数の列増幅部のそれぞれは、前記複数の列増幅部のそれぞれの増幅率を設定するための期間において、前記第１の参照信号と前記第２の参照信号との差分を増幅して出力し、あるいは、前記第１の参照信号と前記第２の参照信号とをそれぞれ増幅して出力するように構成され、
前記設定部は、前記期間において前記複数の列増幅部のそれぞれから出力された信号に応じて前記複数の列増幅部のそれぞれにおける増幅率のばらつきを低減するようにそれぞれ決定された増幅率を前記複数の列増幅部のそれぞれに設定し、
前記複数の列増幅部は、前記設定部による増幅率の設定後に前記画素配列における各列の画素から前記列信号線へ異なるタイミングで出力されてくる第１の信号と第２の信号との差分を増幅する、あるいは、前記第１の信号と前記第２の信号とをそれぞれ増幅する
ことを特徴とする撮像装置。
【請求項２】
前記複数の列増幅部のそれぞれは、前記第１の参照信号と前記第２の参照信号との差分を増幅することにより、第１の画像信号を生成して出力し、
前記複数の列増幅部のそれぞれの前記設定部は、前記第１の画像信号に応じて前記複数の列増幅部における増幅率のばらつきを低減するように決定された増幅率を設定し、
前記複数の列増幅部は、それぞれの前記設定部により設定された増幅率で、前記第１の信号と前記第２の信号との差分を増幅することにより、第２の画像信号を生成して出力する
ことを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記複数の列増幅部のそれぞれは、
入力端子と出力端子とを有する演算増幅器と、
前記画素配列における各列の画素又は前記参照信号供給部から前記列信号線を介して伝達された信号が入力される第１の電極と、前記演算増幅器の前記入力端子に接続された第２の電極とを含む入力容量と、
前記演算増幅器の前記入力端子と前記出力端子とに接続され、容量値が可変の帰還容量と、
前記演算増幅器の前記入力端子と前記出力端子とに接続され、前記演算増幅器をリセットするリセットスイッチと、
をさらに含み、
前記複数の列増幅部のそれぞれの前記設定部は、前記第１の画像信号に応じて前記複数の列増幅部のそれぞれにおける増幅率のばらつきを低減するように決定された増幅率に応じた容量値に前記帰還容量を制御する
ことを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記複数の列増幅部のそれぞれは、前記第１の参照信号と前記第２の参照信号とをそれぞれ増幅して出力し、
前記複数の列増幅部のそれぞれの前記設定部は、前記増幅された前記第１の参照信号と前記増幅された前記第２の参照信号とに応じて前記複数の列増幅部のそれぞれにおける増幅率のばらつきを低減するように決定された増幅率を前記列増幅部に設定し、
前記複数の列増幅部は、それぞれの前記設定部により設定された増幅率で、前記第１の信号と前記第２の信号とをそれぞれ増幅して出力する
ことを特徴とする請求項１に記載の撮像装置。
【請求項５】
前記複数の列増幅部のそれぞれは、前記画素配列における各列の画素又は前記参照信号供給部から前記列信号線を介して伝達された信号が入力される増幅器をさらに含み、
前記複数の列増幅部のそれぞれの前記設定部は、前記増幅された前記第１の参照信号と前記増幅された前記第２の参照信号とに応じて前記複数の列増幅部のそれぞれにおける増幅率のばらつきを低減するように決定された増幅率を前記増幅器に設定する
ことを特徴とする請求項４に記載の撮像装置。
【請求項６】
請求項１から３のいずれか１項に記載の撮像装置と、
前記撮像装置の撮像面へ像を形成する光学系と、
前記撮像装置から出力された信号を処理して画像データを生成する信号処理部と、
を備え、
前記複数の列増幅部のそれぞれは、前記第１の参照信号と前記第２の参照信号との差分を増幅することにより第１の画像信号を生成して出力し、
前記信号処理部は、前記第１の画像信号を受けて、受けた前記第１の画像信号に応じて、前記複数の列増幅部における増幅率のばらつきを低減するように、前記複数の列増幅部のそれぞれの増幅率を決定し、決定した増幅率を設定するように前記複数の列増幅部のそれぞれの前記設定部を制御し、
前記複数の列増幅部のそれぞれは、前記信号処理部に制御されることにより、前記複数の列増幅部のそれぞれの前記設定部により設定された増幅率で、前記第１の参照信号と前記第２の参照信号との差分を増幅することにより第２の画像信号を生成して出力する
ことを特徴とする撮像システム。
【請求項７】
請求項１、４及び５のいずれか１項に記載の撮像装置と、
前記撮像装置の撮像面へ像を形成する光学系と、
前記撮像装置から出力された信号を処理して画像データを生成する信号処理部と、
を備え、
前記複数の列増幅部のそれぞれは、前記第１の参照信号と前記第２の参照信号とをそれぞれ増幅して出力し、
前記信号処理部は、前記増幅された前記第１の参照信号と前記増幅された前記第２の参照信号とをそれぞれ受けて、それぞれ受けた前記増幅された前記第１の参照信号と前記増幅された前記第２の参照信号との差分をとることにより第１の画像信号を生成し、生成された前記第１の画像信号に応じて前記複数の列増幅部のそれぞれにおける増幅率のばらつきを低減するように、前記複数の列増幅部のそれぞれの増幅率を決定し、決定した増幅率を設定するように前記設定部を制御し、
前記複数の列増幅部のそれぞれは、前記信号処理部に制御されることにより、前記複数の列増幅部のそれぞれの前記設定部により設定された増幅率で、前記第１の信号と前記第２の信号とをそれぞれ増幅して出力し、
前記信号処理部は、前記増幅された前記第１の信号と前記増幅された前記第２の信号とを受けて、前記増幅された前記第１の信号と前記増幅された前記第２の信号との差分をとることにより第２の画像信号を生成する
ことを特徴とする撮像システム。
【請求項８】
複数の画素が行方向及び列方向に配列された画素配列と、複数の列増幅部と、前記画素配列における複数の列に対して共通な第１の参照信号と第２の参照信号とを異なるタイミングで前記画素配列の列信号線へそれぞれ出力する複数の参照信号供給部と、を備える撮像装置の制御方法であって、
前記複数の列増幅部のそれぞれが、前記第１の参照信号と前記第２の参照信号との差分を増幅して出力し、あるいは、前記第１の参照信号と前記第２の参照信号とをそれぞれ増幅して出力するステップと、
前記複数の列増幅部のそれぞれから出力された信号に応じて前記複数の列増幅部のそれぞれにおける増幅率のばらつきを低減するようにそれぞれ決定された増幅率を前記複数の列増幅部のそれぞれに設定するステップと、
前記複数の列増幅部のそれぞれへの増幅率の設定後に前記画素配列における各列の画素から前記列信号線へ異なるタイミングで出力されてくる第１の信号と第２の信号との差分を増幅する、あるいは、前記第１の信号と前記第２の信号とをそれぞれ増幅するステップと、
を含むことを特徴とする撮像装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置、撮像システム、および、撮像装置の制御方法に関する。
【背景技術】
【０００２】
近年、デジタルカメラやデジタルビデオカメラなどの撮像システムには、画素内に能動素子を持ち周辺回路をオンチップ化できるＣＭＯＳセンサなどの撮像装置が用いられることがある。
【０００３】
ＣＭＯＳセンサは、画素配列を備える。画素配列では、複数の画素が行方向及び列方向に配列されている。各画素は、フォトダイオード、転送ＭＯＳトランジスタ、フローティングディフュージョン（ＦＤ）、リセットＭＯＳトランジスタ及び増幅ＭＯＳトランジスタを含む。
【０００４】
フォトダイオードは、光に応じた電荷を発生させて蓄積する。転送ＭＯＳトランジスタは、フォトダイオードで発生した電荷をＦＤへ転送する。ＦＤは、転送された電荷を電圧に変換する。リセットＭＯＳトランジスタは、ＦＤをリセットする。増幅ＭＯＳトランジスタは、リセットＭＯＳトランジスタによりＦＤがリセットされた状態でＦＤの電圧に応じたＮ信号を列信号線へ出力する。また、増幅ＭＯＳトランジスタは、転送ＭＯＳトランジスタによりフォトダイオードの電荷がＦＤへ転送された状態でＦＤの電圧に応じたＳ信号を列信号線へ出力する。
【０００５】
ここで、増幅ＭＯＳトランジスタの閾値電圧が画素ごとにばらついており、また、リセットＭＯＳトランジスタがＦＤをリセットする際にＦＤでｋＴＣノイズ（熱雑音）が発生するので、Ｎ信号とＳ信号とには、それぞれ、固定パターンノイズが混入する。
【０００６】
それに対して、特許文献１に示された技術では、各列のＣＤＳ回路が、画素配列から列信号線を介して伝達されたＮ信号とＳ信号との差分をとるＣＤＳ処理を行うことにより、固定パターンノイズが除去された画像信号を生成している。特許文献１に示された技術では、Ｎ信号とＳ信号とをそのまま読み出して両者の差分をとり保持させているので、その差分のレベルが小さい場合に、得られる画像信号のＳＮ比が悪化する可能性がある。
【０００７】
それに対して、特許文献２に示された技術では、各列のクランプ容量及び演算増幅器が、画素配列から列信号線を介して伝達されたＮ信号とＳ信号との差分を増幅するＣＤＳ処理を行うことが提案されている。これにより、特許文献２によれば、差分を増幅してから保持させるので、得られる画像信号のＳＮ比を向上できるとされている。
【特許文献１】特開２００５-２２３８６０号公報
【特許文献２】特開２００５-２１７７７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献２に示された技術では、複数の演算増幅器（列増幅部）における増幅率がばらついていた場合に、複数の演算増幅器から出力される画像信号のレベルがばらつく可能性がある。すなわち、複数の画素における特性のばらつきに起因した固定パターンノイズを低減できたとしても、複数の演算増幅器における増幅率のばらつきに起因した固定パターンノイズを低減できない可能性がある。この結果、特に高感度設定時において、画像信号により得られた画像において縦筋状のノイズが依然として目立ってしまう可能性がある。
【０００９】
本発明の目的は、複数の列増幅部における増幅率のばらつきに起因した固定パターンノイズを低減することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の側面に係る撮像装置は、複数の画素が行方向及び列方向に配列された画素配列と、増幅率を設定するための設定部をそれぞれ含む複数の列増幅部と、第１の参照信号と第２の参照信号とを異なるタイミングで前記画素配列の列信号線へそれぞれ出力する複数の参照信号供給部と、を備え、前記第１の参照信号と前記第２の参照信号とは、前記画素配列における複数の列に対して共通であり、前記複数の列増幅部のそれぞれは、前記複数の列増幅部のそれぞれの増幅率を設定するための期間において、前記第１の参照信号と前記第２の参照信号との差分を増幅して出力し、あるいは、前記第１の参照信号と前記第２の参照信号とをそれぞれ増幅して出力するように構成され、前記設定部は、前記期間において前記複数の列増幅部のそれぞれから出力された信号に応じて前記複数の列増幅部のそれぞれにおける増幅率のばらつきを低減するようにそれぞれ決定された増幅率を前記複数の列増幅部のそれぞれに設定し、前記複数の列増幅部は、前記設定部による増幅率の設定後に前記画素配列における各列の画素から前記列信号線へ異なるタイミングで出力されてくる第１の信号と第２の信号との差分を増幅する、あるいは、前記第１の信号と前記第２の信号とをそれぞれ増幅することを特徴とする。
【００１１】
本発明の第２側面に係る撮像システムは、本発明の第１側面に係る撮像装置と、前記撮像装置の撮像面へ像を形成する光学系と、前記撮像装置から出力された信号を処理して画像データを生成する信号処理部とを備え、前記複数の列増幅部のそれぞれは、前記第１の参照信号と前記第２の参照信号との差分を増幅することにより第１の画像信号を生成して出力し、前記信号処理部は、前記第１の画像信号を受けて、受けた前記第１の画像信号に応じて、前記複数の列増幅部における増幅率のばらつきを低減するように、前記複数の列増幅部のそれぞれの増幅率を決定し、決定した増幅率を設定するように前記設定部を制御し、前記複数の列増幅部のそれぞれは、前記信号処理部に制御されることにより前記設定部により設定された増幅率で、前記第１の参照信号と前記第２の参照信号との差分を増幅することにより第２の画像信号を生成して出力することを特徴とする。
【００１２】
本発明の第３側面に係る撮像システムは、本発明の第１側面に係る撮像装置と、前記撮像装置の撮像面へ像を形成する光学系と、前記撮像装置から出力された信号を処理して画像データを生成する信号処理部とを備え、前記複数の列増幅部のそれぞれは、前記第１の参照信号と前記第２の参照信号とをそれぞれ増幅して出力し、前記信号処理部は、前記増幅された前記第１の参照信号と前記増幅された前記第２の参照信号とをそれぞれ受けて、それぞれ受けた前記増幅された前記第１の参照信号と前記増幅された前記第２の参照信号との差分をとることにより第１の画像信号を生成し、生成された前記第１の画像信号に応じて前記複数の列増幅部における増幅率のばらつきを低減するように、前記複数の列増幅部のそれぞれの増幅率を決定し、決定した増幅率を設定するように前記設定部を制御し、前記複数の列増幅部のそれぞれは、前記信号処理部に制御されることにより前記設定部により設定された増幅率で、前記第１の信号と前記第２の信号とをそれぞれ増幅して出力し、前記信号処理部は、前記増幅された前記第１の信号と前記増幅された前記第２の信号とを受けて、前記増幅された前記第１の信号と前記増幅された前記第２の信号との差分をとることにより第２の画像信号を生成することを特徴とする。
本発明の第４側面に係る撮像装置の制御方法は、複数の画素が行方向及び列方向に配列された画素配列と、複数の列増幅部と、前記画素配列における複数の列に対して共通な第１の参照信号と第２の参照信号とを異なるタイミングで前記画素配列の列信号線へそれぞれ出力する複数の参照信号供給部と、を備える撮像装置の制御方法であって、前記複数の列増幅部のそれぞれが、前記第１の参照信号と前記第２の参照信号との差分を増幅して出力し、あるいは、前記第１の参照信号と前記第２の参照信号とをそれぞれ増幅して出力するステップと、前記複数の列増幅部のそれぞれから出力された信号に応じて前記複数の列増幅部のそれぞれにおける増幅率のばらつきを低減するようにそれぞれ決定された増幅率を前記複数の列増幅部のそれぞれに設定するステップと、前記複数の列増幅部のそれぞれへの増幅率の設定後に前記画素配列における各列の画素から前記列信号線へ異なるタイミングで出力されてくる第１の信号と第２の信号との差分を増幅する、あるいは、前記第１の信号と前記第２の信号とをそれぞれ増幅するステップと、
を含むことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、複数の列増幅部における増幅率のばらつきに起因した固定パターンノイズを低減することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施形態に係る撮像システムＳ１について、図１を用いて説明する。図１は、本発明の実施形態に係る撮像システムＳ１の構成の一例を示す図である。
【００１５】
撮像システムＳ１は、例えば、デジタルカメラやデジタルビデオカメラである。撮像システムＳ１は、光学系（図示せず）、撮像装置２０、及び信号処理部３０を備える。
【００１６】
光学系は、撮像装置２０の撮像面（画素配列ＰＡ）へ像を形成する。
【００１７】
撮像装置２０は、画素配列ＰＡに形成された被写体の像を画像信号に変換する。撮像装置２０は、変換された画像信号を出力する。撮像装置２０は、例えば、ＣＭＯＳセンサである。
【００１８】
信号処理部３０は、撮像装置２０から出力された信号を処理して画像データを生成する。また、信号処理部３０は、生成した画像データに応じて、光学系や撮像装置２０を制御する。
【００１９】
次に、撮像装置２０の構成を、図１及び図２を用いて説明する。図２は、撮像装置２０の回路構成を示す図である。
【００２０】
撮像装置２０は、画素配列ＰＡ、垂直走査回路１１２、補正信号出力回路１１４、画素信号読み出し回路１１５、水平走査回路１１６、及び出力回路１３１を備える。
【００２１】
画素配列ＰＡでは、複数の画素Ｐが行方向及び列方向に配列されている。画素配列ＰＡは、遮光領域ＳＡ及び有効領域ＥＡを含む。遮光領域ＳＡには、遮光された画素が配されている。有効領域ＥＡには、遮光されていない画素が配されている。遮光領域ＳＡの画素から出力された信号は、後段の信号処理部３０により、有効領域ＥＡの画素から出力された信号の黒レベルを補正するために使用される。遮光領域ＳＡの画素と有効領域ＥＡの画素とは、同様の構成である。
【００２２】
なお、図２では、有効領域ＥＡが２行２列の画素Ｐで構成されている場合が例示されており、遮光領域ＳＡの図示が省略されている。
【００２３】
各画素Ｐは、光電変換部１００、転送部１０１、電荷電圧変換部１０４、リセット部１０２、及び出力部１０３を含む。
【００２４】
光電変換部１００は、光に応じた電荷を発生させて蓄積する。光電変換部１００は、例えば、フォトダイオードである。
【００２５】
転送部１０１は、垂直走査回路１１２からアクティブな信号が供給された際に、光電変換部１００で発生した電荷を電荷電圧変換部１０４へ転送する。転送部１０１は、例えば、転送ＭＯＳトランジスタであり、垂直走査回路１１２からアクティブな信号がゲートに供給された際にオンすることにより、光電変換部１００の電荷を電荷電圧変換部１０４へ転送する。
【００２６】
電荷電圧変換部１０４は、転送された電荷を電圧に変換する。電荷電圧変換部１０４は、出力部１０３の入力部としても機能し、その電圧に応じた信号を出力部１０３へ入力する。電荷電圧変換部１０４は、例えば、フローティングディフュージョンである。
【００２７】
リセット部１０２は、垂直走査回路１１２からアクティブな信号が供給された際に、電荷電圧変換部１０４をリセットする。リセット部１０２は、特開平１１−１１２０１８に記載されている回路形式と同様に、電荷電圧変換部１０４の電位を制御することにより画素を選択状態／非選択状態にする。
【００２８】
リセット部１０２は、電荷電圧変換部１０４の電位を第１の電位（ＶＲＥＳＨ）にリセットすることにより、画素Ｐを選択状態にする。第１の電位（ＶＲＥＳＨ）は、出力部（増幅ＭＯＳトランジスタ）１０３がオンする電位である。このとき、電源ＶＲＥＳの電位は、第１の電位（ＶＲＥＳＨ）に制御されている。
【００２９】
リセット部１０２は、電荷電圧変換部１０４の電位を第２の電位（ＶＲＥＳＬ）にリセットすることにより、画素Ｐを非選択状態にする。第２の電位（ＶＲＥＳＬ）は、出力部（増幅ＭＯＳトランジスタ）１０３がオフする電位である。このとき、電源ＶＲＥＳの電位は、第２の電位（ＶＲＥＳＬ）に制御されている。
【００３０】
リセット部１０２は、例えば、リセットＭＯＳトランジスタであり、垂直走査回路１１２からアクティブな信号がゲートに供給された際にオンすることにより、電荷電圧変換部１０４をリセットする。リセット部１０２のゲートには、第１の電位（ＶＲＥＳＨ）より閾値電圧以上高い電位の信号がアクティブな信号として供給される。
【００３１】
出力部１０３は、電荷電圧変換部１０４の電圧に応じた信号を列信号線１０５へ出力する。出力部１０３は、リセット部１０２が電荷電圧変換部１０４をリセットした状態で第１の信号（ノイズ信号）を列信号線１０５へ出力する。出力部１０３は、転送部１０１が光電変換部１００の電荷を電荷電圧変換部１０４へ転送した状態で第２の信号（光信号）を列信号線１０５へ出力する。出力部１０３は、例えば、増幅ＭＯＳトランジスタであり、列信号線１０５に接続された定電流源１０７とソースフォロワ動作を行うことにより、電荷電圧変換部１０４の電圧に応じた信号を列信号線１０５へ出力する。
【００３２】
垂直走査回路１１２は、画素配列ＰＡの各行を垂直方向に走査することにより、画素配列ＰＡにおける所定の行を選択するとともに、選択された行を駆動する。
【００３３】
補正信号出力回路１１４は、複数の参照信号供給部１１４ａ，１１４ｂを含む。複数の参照信号供給部１１４ａ，１１４ｂは、それぞれ、画素配列ＰＡにおける各列の画素に列信号線１０５で接続されている。各列の参照信号供給部１１４ａ，１１４ｂは、第１の参照信号ＶＣＬＩＰＨと第２の参照信号ＶＣＬＩＰＬとを異なるタイミングで列信号線１０５へ出力する。第１の参照信号ＶＣＬＩＰＨと第２の参照信号ＶＣＬＩＰＬとは、画素配列ＰＡにおける複数の列に対して一定である。
【００３４】
なお、各列の参照信号供給部１１４ａ，１１４ｂ内の構成は、後述する。
【００３５】
画素信号読み出し回路１１５は、複数の列増幅部（列アンプ）１１５ａ，１１５ｂ、及びラインメモリ１１５１を含む。複数の列増幅部１１５ａ，１１５ｂは、それぞれ、画素配列ＰＡにおける各列の画素と各列の参照信号供給部１１４ａ，１１４ｂとに列信号線１０５で接続されている。
【００３６】
各列の列増幅部１１５ａ，１１５ｂは、そのオフセットを第１のＮ信号としてラインメモリ１１５１へ出力する。各列の列増幅部１１５ａ，１１５ｂは、各列の参照信号供給部１１４ａ，１１４ｂから異なるタイミングで列信号線１０５へ出力された第１の参照信号ＶＣＬＩＰＨと第２の参照信号ＶＣＬＩＰＬとをそれぞれ受ける。各列の列増幅部１１５ａ，１１５ｂは、第１の参照信号ＶＣＬＩＰＨと第２の参照信号ＶＣＬＩＰＬとの差分を増幅するＣＤＳ処理を行う。これにより、各列の列増幅部１１５ａ，１１５ｂは、第１の画像信号を生成して、そのオフセットが第１の画像信号に重畳された信号を第１のＳ信号としてラインメモリ１１５１へ出力する。ラインメモリ１１５１は、各列の画素の第１のＮ信号と第１のＳ信号とをそれぞれ保持する。
【００３７】
また、各列の列増幅部１１５ａ，１１５ｂは、そのオフセットを第２のＮ信号としてラインメモリ１１５１へ出力する。各列の列増幅部１１５ａ，１１５ｂは、選択された行の画素から列信号線１０５へ異なるタイミングで出力された第１の信号と第２の信号とをそれぞれ受ける。各列の列増幅部１１５ａ，１１５ｂは、第１の信号と第２の信号との差分を増幅するＣＤＳ処理を行う。これにより、各列の列増幅部１１５ａ，１１５ｂは、第２の画像信号を生成して、そのオフセットが第２の画像信号に重畳された信号を第２のＳ信号としてラインメモリ１１５１へ出力する。ラインメモリ１１５１は、各列の画素の第２のＮ信号と第２のＳ信号とをそれぞれ保持する。
【００３８】
なお、各列の列増幅部１１５ａ，１１５ｂ内の構成は、後述する。
【００３９】
水平走査回路１１６は、画素信号読み出し回路１１５を水平方向に走査することにより、画素信号読み出し回路１１５におけるラインメモリ１１５１により保持された各列の画素の第１のＳ信号及び第１のＮ信号を順次に出力回路１３１へ転送させる。
【００４０】
また、水平走査回路１１６は、画素信号読み出し回路１１５を水平方向に走査することにより、画素信号読み出し回路１１５におけるラインメモリ１１５１により保持された各列の画素の第２のＳ信号及び第２のＮ信号を順次に出力回路１３１へ転送させる。
【００４１】
出力回路１３１は、転送された第１のＳ信号と第１のＮ信号との差分を演算することにより、列増幅部（後述の演算増幅器）のオフセットが除去された第１の画像信号を得る。出力回路１３１は、第１の画像信号を後述のＡＦＥ１１７へ出力する。
【００４２】
また、出力回路１３１は、転送された第２のＳ信号と第２のＮ信号との差分を演算することにより、列増幅部（後述の演算増幅器）のオフセットが除去された第２の画像信号を得る。出力回路１３１は、第２の画像信号を後述のＡＦＥ１１７へ出力する。
【００４３】
次に、信号処理部３０の構成を、図１を用いて説明する。
【００４４】
信号処理部３０は、アナログフロントエンド（ＡＦＥ）１１７、Ａ／Ｄコンバータ（ＡＤＣ）１１８、出力処理回路１１９、全体制御・演算部１２０、及びタイミング制御回路（ＴＧ）１１３を含む。
【００４５】
ＡＦＥ１１７は、第１の画像信号を撮像装置２０から受ける。ＡＦＥ１１７は、第１の画像信号に増幅処理等の所定の処理を行い、処理後の第１の画像信号をＡＤＣ１１８へ出力する。
【００４６】
また、ＡＦＥ１１７は、第２の画像信号を撮像装置２０から受ける。ＡＦＥ１１７は、第２の画像信号に増幅処理及びＯＢクランプ処理等の所定の処理を行う。ＯＢクランプ処理において、ＡＦＥ１１７は、遮光領域ＳＡの画素から出力された信号を用いて、有効領域ＥＡの画素から出力された信号（第２の画像信号）の黒レベルを補正する。ＡＦＥ１１７は、処理後の第２の画像信号をＡＤＣ１１８へ出力する。
【００４７】
ＡＤＣ１１８は、第１の画像信号をＡＦＥ１１７から受ける。ＡＤＣ１１８は、受けた第１の画像信号（アナログ信号）をＡ／Ｄ変換して第１の画像信号（デジタル信号）を生成する。ＡＤＣ１１８は、生成した第１の画像信号（デジタル信号）を出力処理回路１１９へ出力する。
【００４８】
また、ＡＤＣ１１８は、第２の画像信号をＡＦＥ１１７から受ける。ＡＤＣ１１８は、受けた第２の画像信号（アナログ信号）をＡ／Ｄ変換して第２の画像信号（デジタル信号）を生成する。ＡＤＣ１１８は、生成した第２の画像信号（デジタル信号）を出力処理回路１１９へ出力する。
【００４９】
出力処理回路１１９は、第１の画像信号（デジタル信号）をＡＤＣ１１８から受ける。出力処理回路１１９は、第１の画像信号（デジタル信号）に各種の補正等の演算処理を行い、参照画像データを生成する。出力処理回路１１９は、参照画像データに応じて、複数の列増幅部１１５ａ，１１５ｂにおける増幅率のばらつきを低減するように、複数の列増幅部１１５ａ，１１５ｂのそれぞれの増幅率を決定する。出力処理回路１１９は、決定した増幅率に関する情報を全体制御・演算部１２０へ供給する。
【００５０】
また、出力処理回路１１９は、第２の画像信号（デジタル信号）をＡＤＣ１１８から受ける。出力処理回路１１９は、第２の画像信号（デジタル信号）に各種の補正等の演算処理を行い、表示用又は記録用の画像データを生成する。出力処理回路１１９は、表示用又は記録用の画像データを全体制御・演算部１２０へ供給する。
【００５１】
全体制御・演算部１２０は、決定した増幅率に関する情報を出力処理回路１１９から受ける。全体制御・演算部１２０は、決定した増幅率に応じて、ＴＧ１１３を制御する。
【００５２】
また、全体制御・演算部１２０は、表示用又は記録用の画像データを出力処理回路１１９から受ける。全体制御・演算部１２０は、表示用の画像データに応じた画像が表示部（図示せず）に表示されるように、各部を制御する。全体制御・演算部１２０は、記録用の画像データが記録媒体（図示せず）に記録されるように、各部を制御する。
【００５３】
ＴＧ１１３は、全体制御・演算部１２０に制御されて、撮像装置２０における垂直走査回路１１２、補正信号出力回路１１４、画素信号読み出し回路１１５、及び水平走査回路１１６のそれぞれに駆動信号を供給する。
【００５４】
例えば、ＴＧ１１３は、決定された増幅率に応じた駆動信号を画素信号読み出し回路１１５へ供給することにより、決定された増幅率で第１の信号と第２の信号との差分を増幅するように複数の列増幅部１１５ａ，１１５ｂのそれぞれを制御する。この結果、各列の列増幅部１１５ａ，１１５ｂは、第１の画像信号に応じて複数の列増幅部における増幅率のばらつきを低減するように決定された増幅率で第１の信号と第２の信号との差分を増幅することにより第２の画像信号を生成する。
【００５５】
次に、列増幅部の構成を、図２を用いて説明する。列増幅部１１５ａの構成を例示的に説明するが、他の列増幅部１１５ｂの構成も列増幅部１１５ａの構成と同様である。
【００５６】
列増幅部１１５ａは、入力容量１０８、帰還容量１０９、演算増幅器１１０、リセットスイッチ１０９１、及び設定部１０９２を含む。
【００５７】
入力容量１０８は、第１の電極と第２の電極とを含む。第１の電極には、画素配列ＰＡにおける各列の画素Ｐ又は参照信号供給部１１４ａから列信号線１０５を介して伝達された信号が入力される。第２の電極は、第１の電極に対向している。第２の電極は、演算増幅器１１０の反転入力端子に接続されている。
【００５８】
帰還容量１０９は、演算増幅器１１０の反転入力端子と出力端子とに接続されている。帰還容量１０９は、演算増幅器１１０の出力端子から反転入力端子へ帰還をかけるように構成されている。帰還容量１０９は、その容量値が可変である。
【００５９】
演算増幅器１１０は、参照信号供給部１１４ａから列信号線１０５を介して第１の参照信号と第２の参照信号とをそれぞれ異なるタイミングで受ける。入力容量１０８と演算増幅器１１０とは、クランプ回路として動作し、第１の参照信号と第２の参照信号との差分をとることにより第１の差分信号を生成する。演算増幅器１１０は、第１の差分信号を入力容量１０８と帰還容量１０９との容量比に応じた所定の増幅率（反転ゲイン）で増幅することにより、第１の画像信号を生成する。すなわち、演算増幅器１１０は、第１の参照信号と第２の参照信号との差分を増幅するＣＤＳ処理を行うことにより、第１の画像信号を生成する。
【００６０】
リセットスイッチ１０９１は、演算増幅器１１０の反転入力端子と出力端子とに接続されている。リセットスイッチ１０９１は、オンすることにより、演算増幅器１１０の出力端子と反転入力端子とを短絡して演算増幅器１１０をリセットする。これにより、演算増幅器１１０の出力端子から演算増幅器１１０のオフセットが出力されるようになる。
【００６１】
設定部１０９２は、入力容量１０８と帰還容量１０９との容量比に応じた増幅率が、第１の画像信号に応じて複数の列増幅部における増幅率のばらつきを低減するように決定された増幅率になるように、帰還容量の容量値を制御する。すなわち、設定部１０９２は、第１の画像信号に応じて複数の列増幅部における増幅率のばらつきを低減するように決定された増幅率に応じた容量値に帰還容量を制御する。これにより、演算増幅器１１０は、入力された信号を、入力容量１０８の容量値と帰還容量１０９の制御後の容量値との比に応じた所定の増幅率（反転ゲイン）で増幅するようになる。
【００６２】
すなわち、演算増幅器１１０は、画素配列ＰＡにおける各列の画素Ｐから列信号線１０５を介して第１の信号と第２の信号とをそれぞれ異なるタイミングで受ける。演算増幅器１１０は、設定部１０９２により設定された増幅率で、第１の信号と第２の信号との差分を増幅するＣＤＳ処理を行うことにより、第２の画像信号を生成する。
【００６３】
次に、参照信号供給部の構成を、図２を用いて説明する。参照信号供給部１１４ａの構成を例示的に説明するが、他の参照信号供給部１１４ｂの構成も参照信号供給部１１４ａの構成と同様である。
【００６４】
参照信号供給部１１４ａは、クリップＭＯＳトランジスタ１０６を有する。クリップＭＯＳトランジスタ１０６は、そのゲートにＴＧ１１３からアクティブな信号が供給された際に、オンして、そのドレインに供給された所定の参照信号ＶＣＬＩＰをそのソースへ出力する。
【００６５】
クリップＭＯＳトランジスタ１０６は、そのゲートにＴＧ１１３からアクティブな信号が供給された際に、そのドレインに第１の参照信号ＶＣＬＩＰＨが供給されているタイミングで、ソースを介して列信号線１０５へ第１の参照信号ＶＣＬＩＰＨを出力する。
【００６６】
クリップＭＯＳトランジスタ１０６は、そのゲートにＴＧ１１３からアクティブな信号が供給された際に、そのドレインに第２の参照信号ＶＣＬＩＰＬが供給されているタイミングで、ソースを介して列信号線１０５へ第２の参照信号ＶＣＬＩＰＬを出力する。
【００６７】
このようにして、各列の参照信号供給部１１４ａ，１１４ｂは、列信号線へ異なるタイミングで第１の信号と第２の信号とが出力される前に、第１の参照信号ＶＣＬＩＰＨと第２の参照信号ＶＣＬＩＰＬとを異なるタイミングで列信号線１０５へ出力する。
【００６８】
次に、撮像装置２０の動作を、図３を用いて説明する。図３は、撮像装置２０の動作を示すタイミングチャートである。
【００６９】
タイミングＴ１では、垂直走査回路１１２が、パルスＰＲＥＳＡをアクティブにし、パルスＰＲＥＳＡとパルスＰＲＥＳＳとの論理和のパルスＰＲＥＳをリセット制御線経由で全行の画素Ｐへ供給する。これにより、全行の画素Ｐにおいてリセット部１０２が電荷電圧変換部１０４を第２の電位（ＶＲＥＳＬ）にリセットするので、全行の画素Ｐが一括して非選択状態になる。
【００７０】
タイミングＴ２では、ＴＧ１１３が、パルスＰＣＬＩＰをアクティブにする。これにより、各列のクリップＭＯＳトランジスタ１０６は、オンして、第１の参照信号ＶＣＬＩＰＨを列信号線１０５へ出力する。これにより、各列の列増幅部１１５ａ，１１５ｂは、第１の参照信号ＶＣＬＩＰＨを受ける。
【００７１】
タイミングＴ３では、ＴＧ１１３が、パルスＳ＿ＨＯＬＤ（Ｎ）をアクティブにする。これにより、各列の列増幅部１１５ａ，１１５ｂのオフセットが、各列の画素の第１のＮ信号として各列の列増幅部１１５ａ，１１５ｂからラインメモリ１１５１へ転送される。
【００７２】
タイミングＴ４では、ＴＧ１１３が、パルスＳ＿ＨＯＬＤ（Ｎ）をノンアクティブにする。これにより、ラインメモリ１１５１は、転送された各列の画素の第１のＮ信号を保持する。
【００７３】
タイミングＴ５では、ＴＧ１１３が、パルスＰＣＬＩＰをアクティブにする。これにより、各列のクリップＭＯＳトランジスタ１０６は、オンして、第２の参照信号ＶＣＬＩＰＬを列信号線１０５へ出力する。これにより、各列の列増幅部１１５ａ，１１５ｂは、第２の参照信号ＶＣＬＩＰＬを受けるとともに、第１の参照信号ＶＣＬＩＰＨと第２の参照信号ＶＣＬＩＰとの差分を増幅することにより第１の画像信号を生成する。
【００７４】
タイミングＴ６では、ＴＧ１１３が、パルスＳ＿ＨＯＬＤ（Ｓ）をアクティブにする。これにより、各列の列増幅部１１５ａ，１１５ｂは、そのオフセットが第１の画像信号に重畳された信号が、各列の画素の第１のＳ信号として各列の列増幅部１１５ａ，１１５ｂからラインメモリ１１５１へ転送される。
【００７５】
タイミングＴ７では、ＴＧ１１３が、パルスＳ＿ＨＯＬＤ（Ｓ）をノンアクティブにする。これにより、ラインメモリ１１５１は、転送された各列の画素の第１のＳ信号を保持する。
【００７６】
タイミングＴ８〜Ｔ９の期間では、水平走査回路１１６が、各列の水平転送信号ＨＴを順次にアクティブにする。これにより、水平走査回路１１６は、画素信号読み出し回路１１５におけるラインメモリ１１５１により保持された各列の画素の第１のＳ信号及び第１のＮ信号を順次に出力回路１３１へ転送させる。出力回路１３１は、転送された第１のＳ信号と第１のＮ信号との差分を演算することにより、列増幅部のオフセットが除去された第１の画像信号を得る。出力回路１３１は、第１の画像信号をＡＦＥ１１７へ出力する。
【００７７】
これにより、ＡＦＥ１１７は、第１の画像信号を撮像装置２０から受ける。ＡＦＥ１１７は、第１の画像信号に増幅処理等の所定の処理を行い、処理後の第１の画像信号をＡＤＣ１１８へ出力する。
【００７８】
ＡＤＣ１１８は、第１の画像信号をＡＦＥ１１７から受ける。ＡＤＣ１１８は、受けた第１の画像信号（アナログ信号）をＡ／Ｄ変換して第１の画像信号（デジタル信号）を生成する。ＡＤＣ１１８は、生成した第１の画像信号（デジタル信号）を出力処理回路１１９へ出力する。
【００７９】
出力処理回路１１９は、第１の画像信号（デジタル信号）をＡＤＣ１１８から受ける。出力処理回路１１９は、第１の画像信号（デジタル信号）に各種の補正等の演算処理を行い、参照画像データを生成する。出力処理回路１１９は、参照画像データに応じて、複数の列増幅部１１５ａ，１１５ｂにおける増幅率のばらつきを低減するように、複数の列増幅部１１５ａ，１１５ｂのそれぞれの増幅率を決定する。
【００８０】
例えば、画素配列が２行３列の画素で構成されている場合を考える。この場合、図４に示すように、第１の参照信号ＶＣＬＩＰＨのレベルと第２の参照信号ＶＣＬＩＰＬのレベルとは、いずれも、複数の列（Ｌｉｎｅ１〜３）に対して共通である。すなわち、列増幅部への入力信号は、複数の列に対して共通のΔＩＳである。そこで、各列（Ｌｉｎｅ１〜３）の列増幅部からの出力信号ΔＯＳ１〜ΔＯＳ３をモニターすることにより、複数の列増幅部における増幅率のばらつきを知ることができる。すなわち、第１の列Ｌｉｎｅ１の列増幅部における増幅率は、
γ１＝ΔＯＳ１／（ΔＩＳ）・・・数式１
と求まる。第２の列Ｌｉｎｅ２の列増幅部における増幅率は、
γ２＝ΔＯＳ２／（ΔＩＳ）・・・数式２
と求まる。第３の列Ｌｉｎｅ３の列増幅部における増幅率は、
γ３＝ΔＯＳ３／（ΔＩＳ）・・・数式３
と求まる。そして、複数の列増幅部における増幅率のばらつきを低減するように、各列（Ｌｉｎｅ１〜３）の列増幅部における増幅率を設定するための係数を、例えば、次のように決定する。すなわち、第１の列Ｌｉｎｅ１の列増幅部に対する係数を、
Ｋ１＝γ１／γ１＝１・・・数式４
に決定し、第２の列Ｌｉｎｅ２の列増幅部に対する係数を、
Ｋ２＝γ１／γ２・・・数式５
に決定し、第１の列Ｌｉｎｅ１の列増幅部に対する係数を、
Ｋ３＝γ１／γ３・・・数式６
に決定する。出力処理回路１１９は、例えば、増幅率を設定するための係数を、上述の決定した増幅率に関する情報として全体制御・演算部１２０へ供給する。
【００８１】
全体制御・演算部１２０は、決定した増幅率に関する情報を出力処理回路１１９から受ける。全体制御・演算部１２０は、決定した増幅率に応じて、ＴＧ１１３を制御する。
【００８２】
ＴＧ１１３は、全体制御・演算部１２０に制御されて、撮像装置２０における垂直走査回路１１２、補正信号出力回路１１４、画素信号読み出し回路１１５、及び水平走査回路１１６のそれぞれに駆動信号を供給する。
【００８３】
例えば、ＴＧ１１３は、決定された増幅率に関する駆動信号を各列の列増幅部１１５ａ，１１５ｂへ供給する。決定された増幅率に関する駆動信号は、例えば、増幅率を設定するための係数を示す駆動信号である。これにより、例えば、列増幅部１１５ａの設定部１０９２は、その駆動信号に応じて、決定された増幅率に列増幅部１１５ａにおける増幅率を設定する。
【００８４】
タイミングＴ１０では、垂直走査回路１１２が、パルスＰＲＥＳＡをアクティブにし、パルスＰＲＥＳＡとパルスＰＲＥＳＳとの論理和のパルスＰＲＥＳをリセット制御線経由で全行の画素Ｐへ供給する。これにより、全行の画素Ｐにおいてリセット部１０２が電荷電圧変換部１０４を第２の電位（ＶＲＥＳＬ）にリセットするので、全行の画素Ｐが一括して非選択状態になる。
【００８５】
タイミングＴ１１では、垂直走査回路１１２が、パルスＰＲＥＳＡをノンアクティブにし、選択行のパルスＰＲＥＳＳをアクティブにすることにより、アクティブなパルスＰＲＥＳを選択行の画素のみに供給する。これにより、選択行の画素Ｐのみにおいてリセット部１０２が電荷電圧変換部１０４を第１の電位（ＶＲＥＳＨ）にリセットするので、選択行の画素Ｐのみが選択状態になる。選択状態の画素Ｐでは、出力部１０３が第１の信号（ノイズ信号）を列信号線１０５へ出力する。これにより、各列の列増幅部１１５ａ，１１５ｂは、第１の信号を受ける。
【００８６】
タイミングＴ１２では、ＴＧ１１３が、パルスＰＣＬＩＰを所定のクリップレベル（第１の参照信号ＶＣＬＩＰＨ＋閾値電圧）にする。
【００８７】
列信号線１０５のレベルがクリップレベルよりも低くなることがある。
【００８８】
例えば、被写界に太陽などの非常に明るい被写体が含まれる場合、その被写体の像が形成された画素における電荷電圧変換部１０４上にも強い光があたることがある。電荷電圧変換部１０４は、通常遮光されてはいるものの、光の漏れこみや光電変換部１００からの電荷の溢れこみを考えると、リセット後の電位変動を完全にゼロにすることはできない。そのため、非常に強い光が照射された場合、第１の信号（ノイズ信号）のレベルが黒レベルから白レベルへ近づくように変動し、信号のダイナミックレンジを圧迫してしまう。結果として、強い光があたった画素から画像信号のレベルが黒階調へ沈むという高輝度黒沈み現象が発生する。
【００８９】
例えば太陽を撮影した場合には太陽の中心部分が黒い点となり不自然な画像になる。この問題は、被写体と光電変換部との間にメカニカルシャッターを設ければ、静止画に対して解決できる。静止画撮影時においても安価なカメラではメカニカルシャッターを省略する場合が多いので、静止画に対して高輝度黒沈み現象を抑制できないことがある。
【００９０】
また、動画撮影時にメカニカルシャッターを併用することは、露光時間、コマ速を確保する上で大きなデメリットとなるため、実現性が低い。これにより、動画に対して高輝度黒沈み現象を抑制できないことがある。
【００９１】
それに対して、本実施形態では、列信号線１０５のレベルがクリップレベルよりも低い場合、各列のクリップＭＯＳトランジスタ１０６はオンする。一方、列信号線１０５のレベルがクリップレベルよりも高い場合、各列のクリップＭＯＳトランジスタ１０６はオフしたままである。
【００９２】
すなわち、クリップＭＯＳトランジスタ１０６は、第１の信号と第１の参照信号ＶＣＬＩＰＨとを比較する。各列のクリップＭＯＳトランジスタ１０６は、比較した結果に応じて、列信号線１０５に出力されている第１の信号を第１の参照信号ＶＣＬＩＰＨで置き換えるように、第１の参照信号ＶＣＬＩＰＨを列信号線１０５へ出力する。第１の参照信号ＶＣＬＩＰＨが列信号線１０５へ出力された場合、各列の列増幅部１１５ａ，１１５ｂは、第１の信号に代えて、第１の参照信号ＶＣＬＩＰＨを受ける。
【００９３】
タイミングＴ１３では、ＴＧ１１３が、パルスＳ＿ＨＯＬＤ（Ｎ）をアクティブにする。これにより、各列の列増幅部１１５ａ，１１５ｂのオフセットが、各列の画素の第２のＮ信号として各列の列増幅部１１５ａ，１１５ｂからラインメモリ１１５１へ転送される。
【００９４】
タイミングＴ１４では、ＴＧ１１３が、パルスＳ＿ＨＯＬＤ（Ｎ）をノンアクティブにする。これにより、ラインメモリ１１５１は、転送された各列の画素の第２のＮ信号を保持する。
【００９５】
タイミングＴ１５では、垂直走査回路１１２が、選択行の転送信号ＰＴＸをアクティブにする。これにより、選択状態の画素Ｐでは、転送部１０１が光電変換部１００の電荷を電荷電圧変換部１０４へ転送し、出力部１０３が第２の信号（光信号）を列信号線１０５へ出力する。これにより、各列の列増幅部１１５ａ，１１５ｂは、第２の信号を受ける。
【００９６】
ここで、タイミングＴ１２において列信号線１０５のレベルがクリップレベルよりも高い場合、各列の列増幅部１１５ａ，１１５ｂは、第１の信号と第２の信号との差分を増幅することにより第２の画像信号を生成する。
【００９７】
一方、タイミングＴ１２において列信号線１０５のレベルがクリップレベルよりも低い場合、各列の列増幅部１１５ａ，１１５ｂは、第１の参照信号ＶＣＬＩＰＨと第２の信号との差分を増幅することにより第２の画像信号を生成する。この場合、第１の参照信号ＶＣＬＩＰＨをノイズ信号としてＣＤＳ処理を行うので、第２の画像信号のレベルが黒階調へ沈むことを抑制できる。すなわち、高輝度黒沈み現象を抑制できる。
【００９８】
いずれの場合も、各列の列増幅部１１５ａ，１１５ｂは、第１の画像信号に応じて複数の列増幅部における増幅率のばらつきを低減するように決定された増幅率で２つの信号の差分を増幅することにより第２の画像信号を生成する。
【００９９】
タイミングＴ１６では、ＴＧ１１３が、パルスＳ＿ＨＯＬＤ（Ｓ）をアクティブにする。これにより、各列の列増幅部１１５ａ，１１５ｂは、そのオフセットが第２の画像信号に重畳された信号が、各列の画素の第２のＳ信号として各列の列増幅部１１５ａ，１１５ｂからラインメモリ１１５１へ転送される。
【０１００】
タイミングＴ１７では、ＴＧ１１３が、パルスＳ＿ＨＯＬＤ（Ｓ）をノンアクティブにする。これにより、ラインメモリ１１５１は、転送された各列の画素の第２のＳ信号を保持する。
【０１０１】
タイミングＴ１８〜Ｔ１９の期間では、水平走査回路１１６が、各列の水平転送信号ＨＴを順次にアクティブにする。これにより、水平走査回路１１６は、画素信号読み出し回路１１５におけるラインメモリ１１５１により保持された各列の画素の第２のＳ信号及び第２のＮ信号を順次に出力回路１３１へ転送させる。出力回路１３１は、転送された第２のＳ信号と第２のＮ信号との差分を演算することにより、列増幅部（演算増幅器）のオフセットが除去された第２の画像信号を得る。出力回路１３１は、第２の画像信号をＡＦＥ１１７へ出力する。
【０１０２】
これにより、ＡＦＥ１１７は、第２の画像信号を撮像装置２０から受ける。ＡＦＥ１１７は、第２の画像信号に増幅処理及びＯＢクランプ処理等の所定の処理を行う。ＯＢクランプ処理において、ＡＦＥ１１７は、遮光領域ＳＡの画素から出力された信号を用いて、有効領域ＥＡの画素から出力された信号の黒レベルを補正する。ＡＦＥ１１７は、処理後の第２の画像信号をＡＤＣ１１８へ出力する。
【０１０３】
ＡＤＣ１１８は、第２の画像信号をＡＦＥ１１７から受ける。ＡＤＣ１１８は、受けた第２の画像信号（アナログ信号）をＡ／Ｄ変換して第２の画像信号（デジタル信号）を生成する。ＡＤＣ１１８は、生成した第２の画像信号（デジタル信号）を出力処理回路１１９へ出力する。
【０１０４】
出力処理回路１１９は、第２の画像信号（デジタル信号）をＡＤＣ１１８から受ける。出力処理回路１１９は、第２の画像信号（デジタル信号）に各種の補正等の演算処理を行い、表示用又は記録用の画像データを生成する。出力処理回路１１９は、表示用又は記録用の画像データを全体制御・演算部１２０へ供給する。
【０１０５】
全体制御・演算部１２０は、表示用又は記録用の画像データを出力処理回路１１９から受ける。全体制御・演算部１２０は、表示用の画像データに応じた画像が表示部（図示せず）に表示されるように、各部を制御する。全体制御・演算部１２０は、記録用の画像データが記録媒体（図示せず）に記録されるように、各部を制御する。
【０１０６】
以上のように、本実施形態によれば、第１の画像信号に応じて複数の列増幅部における増幅率のばらつきを低減するように決定された値の増幅率で第１の信号と第２の信号との差分を増幅することにより画像信号（第２の画像信号）を生成することができる。この結果、列増幅部１１５ａ，１１５ｂから出力される画像信号のレベルが列ごとにばらつかないようにすることができるので、複数の列増幅部における増幅率のばらつきに起因した固定パターンノイズを低減できる。この結果、画像信号（第２の画像信号）により得られた画像における縦筋状のノイズを抑制することができる。
【０１０７】
なお、撮像システムは、Ｎ信号とＳ信号との差分をとるＣＤＳ処理を、撮像装置２０外で、例えば、ＡＦＥ１１７で行うように構成されていても良い。
【０１０８】
この場合、複数の列増幅部のそれぞれは、第１の参照信号と第２の参照信号とをそれぞれ増幅してラインメモリ及び出力回路経由でＡＦＥ１１７へ出力する。ＡＦＥ１１７は、その出力された増幅後の第１の参照信号と増幅後の第２の参照信号との差分をとることにより第１の画像信号を生成する。また、複数の列増幅部のそれぞれは、決定された増幅率で第１の信号と第２の信号とをそれぞれ増幅してラインメモリ及び出力回路経由でＡＦＥ１１７へ出力する。ＡＦＥ１１７は、複数の列増幅部のそれぞれから出力された増幅後の第１の信号と増幅後の第２の信号との差分をとることにより第２の画像信号を生成する。
【０１０９】
この場合でも、各列の第１の画像信号のレベルに応じて、各列の列増幅部における増幅率のばらつきを把握することができるので、各列の列増幅部における増幅率のばらつきを低減するように増幅率を決定できる。
【０１１０】
なお、画素配列に遮光領域ＳＡを設ける代わりに、本撮影の前に、画素配列の各画素を絞りで遮光状態にして撮像することにより取得された遮光画像信号を読み出し、その読み出した遮光画像信号を黒レベルの基準信号として使用しても良い。この場合、遮光領域ＳＡを設けなくて良い分だけ画素配列の面積を低減できるので、撮像装置２０のチップサイズを低減できる。
【０１１１】
一方で、読出し速度を優先させる場合には、上記の実施形態のように、画素配列に遮光領域ＳＡを設けることが好ましい。
【０１１２】
また、撮像装置２０、ＴＧ１１３、ＡＦＥ１１７、ＡＤＣ１１８、及び出力処理回路１１９は、同一チップ上に配されていても良い。
【０１１３】
次に、上記の撮像装置２０を適用した撮像システムの別の一例を、図５に示す。図５は、本発明の実施形態に係る撮像システムＳ２の構成の別の一例を示す図である。
【０１１４】
撮像システムＳ２は、図５に示すように、主として、光学系、撮像装置２０及び信号処理部を備える。光学系は、主として、シャッター９１、撮影レンズ９２及び絞り９３を備える。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。
【０１１５】
シャッター９１は、光路上において撮影レンズ９２の手前に設けられ、露出を制御する。シャッター９１は、撮影レンズ９２をプロテクトする機能とメインスイッチとしての機能とを兼ねる。
【０１１６】
撮影レンズ９２は、入射した光を屈折させて、撮像装置２０の画素配列（撮像面）に被写体の像を形成する。
【０１１７】
絞り９３は、光路上において撮影レンズ９２と撮像装置２０との間に設けられ、撮影レンズ９２を通過後に撮像装置２０へ導かれる光の量を調節する。
【０１１８】
撮像装置２０は、画素配列に形成された被写体の像を画像信号に変換する。撮像装置２０は、その画像信号を画素配列から読み出して出力する。
【０１１９】
撮像信号処理回路（ＡＦＥ）９５は、撮像装置２０に接続されており、撮像装置２０から出力された画像信号に対して増幅処理やＯＢクランプ処理などの処理を行う。
【０１２０】
Ａ／Ｄ変換器（ＡＤＣ）９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）をデジタル信号へ変換する。
【０１２１】
画像信号処理部（出力処理回路）９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。
【０１２２】
メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを一時的に記憶する。
【０１２３】
外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。これにより、ユーザは、外部の機器（パソコン等）を介して画像の加工を行ってもよい。
【０１２４】
タイミング発生部（ＴＧ）９８は、撮像装置２０、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像装置２０、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像装置２０、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。
【０１２５】
なお、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、及びタイミング発生部９８は、撮像装置２０と同一チップ上に形成しても良い。
【０１２６】
全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。
【０１２７】
例えば、全体制御・演算部９９は、画像信号処理部９７から受けた画像データに基づいて、測光を行う。全体制御・演算部９９は、測光を行った結果に応じて、適正な露出値が得られるように、絞り９３の開度や撮像装置２０における各画素の電荷蓄積時間を調節する。
【０１２８】
あるいは、例えば、全体制御・演算部９９は、画像信号処理部９７から受けた画像データに基づいて、測距を行う。全体制御・演算部９９は、測距を行った結果に応じて、合焦状態になるように、撮影レンズ９２を駆動制御する。
【０１２９】
記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。記録媒体８８は、例えば、半導体メモリ等を用いて構成されている。
【０１３０】
以上の構成により、撮像装置２０において良好な画像信号が得られれば、良好な画像（画像データ）を得ることができる。
【図面の簡単な説明】
【０１３１】
【図１】本発明の実施形態に係る撮像システムＳ１の構成の一例を示す図。
【図２】撮像装置２０の回路構成を示す図。
【図３】撮像装置２０の動作を示すタイミングチャート。
【図４】各列の列増幅部のばらつきを低減する方法を説明するための図。
【図５】本発明の実施形態に係る撮像システムＳ２の構成の別の一例を示す図。
【符号の説明】
【０１３２】
２０  撮像装置
Ｓ１、Ｓ２  撮像システム
【図１】
0005222029.tif 000002
【図２】
0005222029.tif 000003
【図３】
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【図４】
0005222029.tif 000005
【図５】
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