(57)【特許請求の範囲】
【請求項１】
基板の上に形成された電子供給層、及び前記電子供給層よりも上に形成され一般式がＩｎxＡｌyＧａ1-yＮ（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）で表される化合物からなるキャップ層を含む窒化物半導体積層体と、
前記キャップ層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
ゲート電極と、
絶縁膜とを備え、
前記キャップ層は、前記ソース電極と前記ドレイン電極との間の領域に形成され且つ前記電子供給層を露出する開口部を有し、
前記絶縁膜は、前記電子供給層の前記開口部から露出した部分及び前記キャップ層における前記開口部の周囲の領域を覆い、
前記ゲート電極は、前記電子供給層の前記開口部の上に前記絶縁膜を介在させて形成され、
前記ゲート電極、ソース電極及びドレイン電極は同一の材料により形成されていることを特徴とする電界効果トランジスタ。
【請求項２】
前記絶縁膜の厚さは、前記電子供給層の開口部の深さ以下であることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記窒化物半導体積層体は、前記キャップ層と前記電子供給層との間に形成され、窒化ガリウムと窒化アルミニウムガリウムとが交互に積層されてなる多層膜を含むことを特徴とする請求項１又は２に記載の電界効果トランジスタ。
【請求項４】
前記キャップ層におけるインジウム、アルミニウム及びガリウムの組成比は、アルミニウムの組成比をインジウムの組成比で割った値が３．６以上且つ４．７以下の範囲となる組成比であることを特徴とする請求項１から３のいずれか１項に記載の電界効果トランジスタ。
【請求項５】
前記ソース電極及びドレイン電極は、アルミニウム、チタン、モリブデン、銅又はパラジウムからなることを特徴とする請求項１から４のいずれか１項に記載の電界効果トランジスタ。
【請求項６】
前記ソース電極及びドレイン電極のコンタクト抵抗は、１×１０-4Ωｃｍ2以下である
ことを特徴とする請求項１から５のいずれか１項に記載の電界効果トランジスタ。
【請求項７】
前記キャップ層は、１×１０19ｃｍ-3以上の濃度の不純物を含んでいることを特徴とする請求項１から６のいずれか１項に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果トランジスタ及びその製造方法に関し、特に、高出力の高周波トランジスタとして利用可能な電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）に代表され、一般式がＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１）により表されるIII−Ｖ族窒化物化合物半導体は、広い禁制帯幅を有し、絶縁破壊電界が大きく、高出力電子デバイス用材料として注目されている。特に、窒化ガリウム（ＧａＮ）の上に窒化アルミニウムガリウム（ＡｌＧａＮ）を積層したヘテロ接合構造は、面方位の（０００１）面の上において強い分極電界が生じるため、ＧａＮ膜中のヘテロ接合界面の近傍に電子が高濃度に蓄積し、いわゆる二次元電子ガス（２ＤＥＧ）が形成されるという特徴を有している。この２ＤＥＧはアンドープＧａＮ膜中に形成されるため、不純物散乱の影響を受けることなく高い電子移動度を示す。さらに、ＧａＮ系材料は、いわゆる飽和ドリフト速度が大きく、例えば１×１０5Ｖ／ｃｍ程度の高電界領域において、高周波トランジスタの材料として現在普及しているＧａＡｓ系材料と比較して２倍以上の電子速度を有し、高耐圧化が容易であるため、高出力の高周波トランジスタへの応用が期待されている。
【０００３】
ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）において、高周波特性を向上させるためには寄生抵抗、特にオーミック電極からチャネルである２ＤＥＧまでのソース抵抗と呼ばれる寄生抵抗成分を低減することが必要である。そこで、オーミック電極とヘテロ接合構造との間にキャップ層と呼ばれる低抵抗層を挿入したリセス構造を用いることによりソース抵抗の低減が検討されている。例えば、ＧａＮとＡｌＧａＮの薄層を交互に繰り返した多層構造をキャップ層に用いることにより、ソース抵抗を低減し高周波特性を向上させた例が報告されている（例えば、非特許文献１を参照。）。
【非特許文献１】T.Murata 他、IEEE Transactions on Electron Devices、２００５年、５２巻、ｐ．１０４２−１０４７
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記従来のＨＦＥＴは、ソース電極及びドレイン電極とゲート電極とを異なった金属を用いて形成しなければならないという問題がある。一般に、ｎ型半導体層上においてコンタクト抵抗の低いオーミック電極を形成するためには、仕事関数の小さな金属を用いることが必要とされる。一方、良好なショットキー特性を有するショットキー電極を形成するためには、仕事関数の大きな金属を用いることが必要とされる。例えば、ソース電極及びドレイン電極にはチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層体を用い、ゲート電極にはニッケル（Ｎｉ）を用いることが一般的である。このため、ソース電極及びドレイン電極とゲート電極とは同時に形成することができず、電極の形成工程が複雑となる。
【０００５】
また、ＴｉとＡｌとが積層されたオーミック電極のコンタクト抵抗を低減するためには、電極形成後にアロイ処理と呼ばれる熱処理を行う必要がある。このことも、ソース電極及びドレイン電極とゲート電極とを同時に形成することを困難としている。
【０００６】
本発明は、前記従来の問題を解決し、ソース電極及びドレイン電極のコンタクト抵抗が小さく且つ電極の形成が容易な電界効果トランジスタを実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
前記の目的を達成するため、本発明は電界効果トランジスタを、ＩｎＡｌＧａＮからなるキャップ層を備える構成とする。
【０００８】
具体的に、本発明に係る電界効果トランジスタは、基板の上に形成され、一般式がＩｎxＡｌyＧａ1-yＮ（０≦ｘ≦１、０≦ｙ≦１、０＜ｘ＋ｙ≦１）で表される化合物からなるキャップ層を含む窒化物半導体積層体と、キャップ層の上に互いに間隔をおいて形成されたノンアロイのソース電極及びノンアロイのドレイン電極とを備えていることを特徴とする。
【０００９】
本発明の電界効果トランジスタは、一般式がＩｎxＡｌyＧａ1-yＮ（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）で表される化合物からなるキャップ層を有しているため、ＩｎＡｌＧａＮの大きな電子親和力により、金属のショットキー障壁高を小さくできる。従って、電極形成後の熱処理を行わなくても良好なオーミック特性を有する電極が実現できるので、オーミック電極を熱処理がされていないノンアロイの電極とすることができる。また、仕事関数が大きな金属をソース電極及びドレイン電極に用いることも可能となるので、
オーミック電極とゲート電極とを同一の材料により形成できる。その結果、オーミック電極とゲート電極とを同時に形成でき、電界効果トランジスタの製造工程を簡略化することが可能となる。
【００１０】
本発明の電界効果トランジスタにおいて、窒化物半導体積層体は、キャップ層の下に形成された電子供給層を含み、キャップ層は、ソース電極とドレイン電極との間の領域に形成され且つ電子供給層を露出する開口部を有し、電子供給層における開口部から露出した部分の上に形成されたゲート電極をさらに備え、ゲート電極、ソース電極及びドレイン電極は同一の材料により形成されていることが好ましい。このような構成とすることにより、オーミック電極とゲート電極とを同時に形成でき、電界効果トランジスタの製造工程を簡略化することが可能となる。
【００１１】
本発明の電界効果トランジスタは、ゲート電極と電子供給層との間に形成された絶縁膜をさらに備えていることが好ましい。このような構成とすることにより、ゲート電極におけるリーク電流を抑制することができるので、高周波特性を含むデバイス特性を向上させることが可能となる。
【００１２】
本発明の電界効果トランジスタにおいて、窒化物半導体積層体は、キャップ層と電子供給層との間に形成され、窒化ガリウムと窒化アルミニウムガリウムとが交互に積層されてなる多層膜を含むことが好ましい。
【００１３】
本発明の電界効果トランジスタにおいて、キャップ層におけるインジウム、アルミニウム及びガリウムの組成比は、窒化ガリウムと格子整合する組成比であることが好ましい。このような構成とすることによりキャップ層の結晶性を向上させることができ、寄生抵抗を低減できる。従って良好なデバイス特性を実現しつつ、製造工程を簡略化して製造コストを低減することが可能となる。
【００１４】
この場合において、キャップ層におけるアルミニウムの組成比の値をインジウムの組成比の値で除した値は、３．６以上且つ４．７以下であることが好ましい。このような構成とすることによりキャップ層の結晶性を確実に向上させることができる。
【００１５】
本発明の電界効果トランジスタにおいて、ソース電極及びドレイン電極は、アルミニウム、チタン、モリブデン、銅又はパラジウムからなることが好ましい。
【００１６】
本発明の電界効果トランジスタにおいて、ソース電極及びドレイン電極のコンタクト抵抗は、１×１０-4Ωｃｍ2以下であることが好ましい。このような構成とすることにより寄生抵抗を低減することができ、高周波特性を含むデバイス特性を向上させることが可能となる。
【００１７】
本発明の電界効果トランジスタにおいて、キャップ層は、１×１０19ｃｍ-3以上の濃度の不純物を含んでいることが好ましい。このような構成とすることにより寄生抵抗を低減することができ、高周波特性を含むデバイス特性を向上させることが可能となる。
【００１８】
本発明の電界効果トランジスタにおいて、ゲート電極、ソース電極及びドレイン電極は、熱処理が行われていないことが好ましい。このような構成とすることによりオーミック電極とゲート電極とを同時に形成でき、電界効果トランジスタの製造工程を簡略化することが可能となる。
【００１９】
本発明に係る電界効果トランジスタの製造方法は、基板の上に第１の窒化物半導体層、該第１の窒化物半導体層と比べて禁制帯幅が大きい第２の窒化物半導体層及び一般式がＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０＜ｘ＋ｙ≦１）により表されるキャップ層を順次形成する工程（ａ）と、キャップ層の上にソース電極及びドレイン電極を互いに間隔をおいて形成する工程（ｂ）とを備え、工程（ｂ）は、ソース電極及びドレイン電極を熱処理することなく形成する工程であることを特徴とする。
【００２０】
本発明の電界効果トランジスタの製造方法によれば、一般式がＩｎxＡｌyＧａ1-x-yＮ（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）により表されるキャップ層を形成する工程を備えているため、ＩｎＡｌＧａＮの大きな電子親和力により、金属のショットキー障壁高を小さくできる。従って、仕事関数が大きな金属をソース電極及びドレイン電極に用いることができるので、オーミック電極とゲート電極とを同一の材料により同時に形成できる。また、熱処理することなくオーミック電極を形成するため、工程が簡略化できるだけでなく、構成する材料の相互拡散及び界面反応によるデバイス特性の低下も防止できる。
【００２１】
本発明の電界効果トランジスタの製造方法は、工程（ａ）よりも後で且つ工程（ｂ）よりも前に、キャップ層に第２の窒化物半導体層を露出する開口部を形成する工程（ｃ）をさらに備え、工程（ｂ）は、第２の窒化物半導体層における開口部から露出した部分の上にゲート電極を形成する工程を含み、ゲート電極とソース電極及びドレン電極とは、同一の材料により同時に形成することが好ましい。
【００２２】
本発明の電界効果トランジスタの製造方法は、工程（ｃ）よりも後で且つ工程（ｂ）よりも前に、少なくとも第２の窒化物半導体層における開口部から露出した部分の上に絶縁膜を形成する工程（ｄ）をさらに備えていることが好ましい。
【００２３】
本発明の電界効果トランジスタの製造方法において、工程（ｃ）は、第２の窒化物半導体層における開口部から露出した部分の膜厚を第２の窒化物半導体層における他の部分の膜厚よりも薄くする工程を含み、絶縁膜の膜厚は、第２の窒化物半導体層における開口部から露出した部分の膜厚と第２の窒化物半導体層における他の部分の膜厚との差以下とすることが好ましい。このような構成とすることにより、ゲート電極と電界効果トランジスタのチャネルとを十分に近付けることができ、高周波特性を含むデバイス特性を向上させることができる。
【００２４】
本発明の電界効果トランジスタの製造方法において、工程（ａ）は、第２の半導体層とキャップ層との間に、ＧａＮとＡｌＧａＮとを交互に繰り返し積層して多層膜を形成する工程を含んでいることが好ましい。
【００２５】
本発明の電界効果トランジスタの製造方法において、工程（ａ）は、キャップ層にｎ型の不純物を導入する工程を含み、ｎ型の不純物は、キャップ層の上部において下部よりも濃度が高くなるように導入することが好ましい。
【発明の効果】
【００２６】
本発明に係る電界効果トランジスタによれば、ソース電極及びドレイン電極のコンタクト抵抗が小さく且つ電極の形成が容易な電界効果トランジスタを実現できる。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る電界効果トランジスタ（ＦＥＴ）の断面構成を示している。図１に示すように本実施形態のＦＥＴは、サファイアからなる基板１０の上に形成され、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）からなるキャップ層を含む窒化物半導体積層体２０と、窒化物半導体積層体２０の上に形成されたパラジウム（Ｐｄ）からなるソース電極３１、ドレイン電極３２及びゲート電極３３とを備えている。
【００２８】
窒化物半導体積層体２０は、基板１０の上に順次形成された厚さが０．５μｍの窒化アルミニウム（ＡｌＮ）からなるＡｌＮバッファ層２１と、厚さが２μｍのＧａＮからなるＧａＮバッファ層２２と、厚さが１ｎｍのＡｌＮからなるスペーサ層２３と、厚さが２５ｎｍのｎ型の窒化アルミニウムガリウム（ＡｌＧａＮ）からなる電子供給層２４と、厚さが５０ｎｍのｎ型の窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）からなるキャップ層２５とを含んでいる。本実施形態においては、窒化アルミニウムガリウムの組成比はＡｌ0.26Ｇａ0.74Ｎとし、窒化インジウムアルミニウムガリウムの組成比はＩｎ0.09Ａｌ0.32Ｇａ0.59Ｎとしている。
【００２９】
ｎ型層には、ｎ型不純物であるシリコン（Ｓｉ）がドープされており、電子供給層２４の不純物密度は４×１０18ｃｍ-3であり、キャップ層２５の不純物密度は１×１０19ｃｍ-3である。また、ＧａＮバッファ層２２とスペーサ層２３とはヘテロ接合界面を形成しており、ＧａＮバッファ層２２におけるスペーサ層２３との界面近傍の領域には、ＦＥＴのチャネルとなる２次元電子ガス（２ＤＥＧ）が発生している。
【００３０】
キャップ層２５は、電子供給層２４を露出する開口部であるゲートリセス部２０ａを有しており、電子供給層２４におけるゲートリセス部２０ａから露出した部分の上には、Ｐｄからなるゲート電極３３が形成されている。キャップ層２５の上には、ゲート電極３３を挟んで両側にＰｄからなるソース電極３１とドレイン電極３２とが形成されている。
【００３１】
本実施形態のＦＥＴは、オーミック電極であるソース電極３１及びドレイン電極３２を仕事関数の大きなＰｄにより形成している。しかし、キャップ層２５が電子親和力が大きいＩｎ0.09Ａｌ0.32Ｇａ0.59Ｎにより形成されているため、良好なオーミック接合が得られる。その結果、ソース電極３１及びドレイン電極３２のコンタクト抵抗の値は、１０-5Ωｃｍ2台であり、比較的小さな値が得られている。
【００３２】
本実施形態のキャップ層２５は、Ｉｎ0.09Ａｌ0.32Ｇａ0.59ＮからなりＧａＮと格子整合している。また、電子供給層２４は、Ａｌ0.26Ｇａ0.74Ｎからなりキャップ層２５と電子供給層２４との分極はほぼ整合している。このためキャップ層２５と電子供給層２４とのヘテロ界面には分極差による界面電荷が発生しない。このため、電子の空乏化も生じず、ヘテロ界面における寄生抵抗を低減することができる。
【００３３】
本実施形態においては、キャップ層２５をＩｎ0.09Ａｌ0.32Ｇａ0.59Ｎとしたが、ＧａＮと格子整合して、キャップ層２５における結晶歪みが十分抑制される組成比であればよい。具体的には、実験的な検討結果及びＩｎＡｌＧａＮの格子定数がＩｎＮ、ＡｌＮ及びＧａＮの格子定数を組成比により比例配分することにより得られるという考え方に基づくと、Ａｌの組成比をＩｎの組成比で割った値（Ａｌ／Ｉｎ）が３．６以上且つ４．７以下の範囲であればよい。
【００３４】
以下に、ｎ型のＩｎＡｌＧａＮからなるキャップ層が、仕事関数の異なる様々な金属と比較的良好なオーミック特性を示すことについて実験結果に基づいて説明する。
【００３５】
図２（ａ）はｎ型のＩｎ0.09Ａｌ0.32Ｇａ0.59Ｎの上に種々の金属電極を形成した場合の電流電圧特性を示し、（ｂ）はｎ型のＧａＮの上に種々の金属電極を形成した場合の電流電圧特性を示している。なお、ｎ型のＩｎＡｌＧａＮ及びｎ型のＧａＮには別途ＴｉとＡｌとからなる電極を形成し、両方の電極間に電圧を印加して電流値を測定した。また、電極形成後の熱処理は行っていない。
【００３６】
図２に示すようにｎ型ＧａＮの上に金属電極を形成した場合には、ショットキー障壁が生じショットキーダイオードが形成されている。しかし、ｎ型ＩｎＡｌＧａＮの上に金属電極を形成した場合には、検討に用いた全ての金属においてオーミック特性が得られている。
【００３７】
図３は電流電圧特性から求めたショットキー障壁高さと、電極に用いた金属の仕事関数との相関を示している。図３に示してたようにＡｌ0.26Ｇａ0.74Ｎ及びＧａＮの場合には、電極に用いた金属の仕事関数が大きくなるに従っていショットキー障壁高さが大きくなっている。一方、Ｉｎ0.09Ａｌ0.32Ｇａ0.59Ｎの場合には、電極に用いた金属の仕事関数が増加してもショットキー障壁高さはＡｌＧａＮ及びＧａＮと比べて小さく、またほぼ一定であった。以上の結果から、ＩｎＡｌＧａＮは電子親和力が大きく、金属のショットキー障壁高さが小さいため、キャップ層として用いた場合に、良好なオーミック特性が実現できることが明らかである。
【００３８】
以下に、キャップ層にｎ型のＩｎＡｌＧａＮを用いた場合に、熱処理（アロイ処理）を行う必要がないことについて実験結果に基づいて説明する。図４はＩｎＡｌＧａＮの上にＴｉを用いてオーミック電極を形成した場合のコンタクト抵抗と、熱処理温度との相関を示している。図４に示すようにＩｎＡｌＧａＮの上にオーミック電極を形成した場合には、アロイ処理の有無にかかわらず１０-5Ωｃｍ2台の比較的低いコンタクト抵抗が得られている。以上の結果より、ＩｎＡｌＧａＮをキャップ層として用いることにより、熱処理の必要がない、いわゆるノンアロイオーミック電極が実現できることが明らかである。
【００３９】
以下に、本実施形態に係るＦＥＴの製造方法について図面を参照して説明する。図５は本実施形態のＦＥＴの製造方法を工程順に示している。まず、図５（ａ）に示すように面方位の（０００１）面を主面とするサファイアからなる基板１０の上に有機金属化学的気相堆積法（ＭＯＣＶＤ法）により、厚さが０．５μｍのアンドープＡｌＮからなるＡｌＮバッファ層２１と、厚さが２μｍのアンドープＧａＮからなるＧａＮバッファ層２２と、厚さが１ｎｍのＡｌＮからなるスペーサ層２３と、厚さが２５ｎｍのｎ型Ａｌ0.26Ｇａ0.74Ｎからなる電子供給層２４と、厚さが５０ｎｍのｎ型Ｉｎ0.09Ａｌ0.32Ｇａ0.59Ｎからなるキャップ層２５とを順次形成して窒化物半導体積層体２０を形成する。窒化物半導体積層体２０を形成する際に、ｎ型層にはＳｉＨ4ガスを用いてｎ型不純物であるＳｉをドープする。不純物密度は、電子供給層２４では４×１０18ｃｍ-3とし、キャップ層２５では１×１０19ｃｍ-3とする。なお、キャップ層２５における不純物濃度は、下部よりも上部が高くなるように変化させてもよい。これによりさらにコンタクト抵抗を低減することができる。
【００４０】
次に、図５（ｂ）に示すようにキャップ層２５の上に幅が約３μｍのストライプ状の開口部を有するフォトレジスト（図示せず）を形成する。形成したフォトレジストをマスクとして、例えばＣｌ2ガスを用いた誘導結合プラズマ（ＩＣＰ）エッチングする。これにより、キャップ層２５を選択的に除去して、電子供給層２４を露出する開口部であるゲートリセス部２０ａを形成する。
【００４１】
次に、図５（ｃ）に示すように電子供給層２４におけるゲートリセス部２０ａから露出した部分の上にＰｄからなるゲート電極３３を形成し、キャップ層２５におけるゲート電極３３を挟んで対向する領域にＰｄからなるソース電極３１及びドレイン電極３２をそれぞれ形成する。ゲート電極３３とソース電極３１及びドレイン電極３２とは、例えば電子ビーム蒸着とリフトオフにより同時に形成する。先に述べたように、ｎ型のＩｎＡｌＧａＮからなるキャップ層２５を用いているため、熱処理を行わなくても十分に低いオーミックコンタクト抵抗が得られ、通常オーミック電極形成後に行われる熱処理を不要とすることができる。
【００４２】
オーミック電極を電極形成後に熱処理を行っていない電極、つまりノンアロイのオーミック電極とすることにより、キャップ層２５の構成材料とソース電極３１及びドレイン電極３２の構成材料との間に、熱による相互拡散及び界面反応等が生じることを防止できる。このため、キャップ層２５とソース電極３１及びドレイン電極３２との間に、コンタクト抵抗を上昇させる中間層が形成されることがなく、オーミック電極のコンタクト抵抗をさらに低く抑えることができるという効果も得られる。
【００４３】
以上のように、本実施形態のＦＥＴ及びその製造方法は、ゲート電極とソース電極及びドレイン電極を同一材料により同時に形成できる共に、オーミック電極形成後の熱処理を省略できるため、製造工程の簡略化及び低コスト化が可能となる。
【００４４】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図６は第２の実施形態に係る電界効果トランジスタ（ＦＥＴ）の断面構成を示している。
【００４５】
図６に示すように本実施形態のＦＥＴは、ゲート電極３３と電子供給層２４との間に絶縁膜が形成された金属絶縁膜半導体（ＭＩＳ）ＦＥＴである。
【００４６】
サファイアからなる基板１０の上に形成され、ＩｎＡｌＧａＮからなるキャップ層を含む窒化物半導体積層体２０が形成されている。窒化物半導体積層体２０は、基板１０の上に形成されたアンドープのＧａＮからなるＧａＮバッファ層２２と、アンドープのＡｌＮからなるスペーサ層２３と、ｎ型のＡｌＧａＮからなる電子供給層２４と、ＧａＮ層及びＡｌＧａＮ層が交互に積層された多層膜２６と、ｎ型のＩｎＡｌＧａＮからなるキャップ層２５とを有している。
【００４７】
ＧａＮバッファ層２２は、基板１０の上に、ＳｉＯ2マスク１１を用いて横方向成長により形成されており、転位密度が低減されている。ＧａＮバッファ層２２とスペーサ層２３とはヘテロ接合界面を形成しており、ＧａＮバッファ層２２におけるスペーサ層２３との界面近傍の領域には、ＦＥＴのチャネルとなる２次元電子ガス（２ＤＥＧ）が発生している。ｎ型層には、ｎ型不純物であるシリコン（Ｓｉ）がドープされており、電子供給層２４の不純物密度は４×１０18ｃｍ-3であり、キャップ層２５の不純物密度は１×１０19ｃｍ-3である。
【００４８】
キャップ層２５の上には、互いに間隔をおいてＴｉとＡｌとが積層されてなるソース電極３１及びドレイン電極３２が形成されている。ソース電極３１とドレイン電極３２との間の領域には、キャップ層２５及び多層膜２６が選択的に除去されて、電子供給層２４が露出したゲートリセス部２０ａが形成されている。キャップ層２５及び多層膜２６におけるゲートリセス部２０ａの側面となる部分と、電子供給層２４におけるゲートリセス部２０ａから露出した部分と、キャップ層２５におけるゲートリセス部２０ａの周囲の領域とを覆う窒化シリコン（ＳｉＮ）からなる絶縁膜２７が形成されている。電子供給層２４におけるゲートリセス部２０ａから露出した部分の上には、絶縁膜２７を介在させてＴｉとアルミニウムとが積層されてなるゲート電極３３が形成されている。
【００４９】
本実施形態のＦＥＴは、ゲート電極とソース電極及びドレイン電極とを同一材料により、アロイ処理なしに形成できる。さらに、ＭＩＳ構造を有しているため、ゲート電極側方への空乏層の拡がりが抑制されるため、ゲート長を短縮した場合においてゲート側方容量の影響を小さくし、いわゆる短チャネル効果を抑制でき、相互コンダクタンス及び高周波利得を向上させることができる。
【００５０】
以下に、本実施形態のＦＥＴの製造方法について図面を参照して説明する。図７は本実施形態に係るＦＥＴの製造方法を工程順に示している。
【００５１】
まず、図７（ａ）に示すように、例えばサファイアからなる基板１０の（０００１）面上にＭＯＣＶＤにより、厚さが５００ｎｍのアンドープＧａＮ膜２２Ａを形成する。続いて、例えばＳｉＨ4ガスとＯ2ガスを用いたＣＶＤによりシリコン酸化膜（ＳｉＯ2膜）を約１００ｎｍ形成する。形成したＳｉＯ2膜を、フォトレジストをマスクとし、フッ化水素酸（ＨＦ）水溶液を用いて選択的にエッチングすることにより、幅が５μｍの開口部が１０μｍ間隔で形成されたＳｉＯ2マスク１１を形成する。続いて、アンドープＧａＮ膜２２ＡにおけるＳｉＯ2マスク１１の開口部から露出した部分から、アンドープＧａＮ膜を再成長させ厚さが２μｍのＧａＮバッファ層２２を形成する。ＳｉＯ2マスクの上を覆うようにＧａＮを横方向に結晶成長するため、ＧａＮバッファ層２２におけるＳｉＯ2マスクの上側の部分の貫通転位密度が大幅に減少する。その結果、ＧａＮバッファ層２２の転位密度の値は、１０6ｃｍ-2台となる。
【００５２】
次に、ＧａＮバッファ層２２の上に厚さが１ｎｍのＡｌＮからなるスペーサ層２３、厚さが２５ｎｍのｎ型のＡｌ0.26Ｇａ0.74Ｎからなる電子供給層２４、厚さが５．６ｎｍのｎ型ＧａＮ薄膜及び厚さが１．４ｎｍのｎ型ＡｌＧａＮ薄膜を交互に７周期積層した多層膜２６、厚さが２０ｎｍのｎ型Ｉｎ0.09Ａｌ0.32Ｇａ0.59Ｎからなるキャップ層を順次形成して窒化物半導体積層体２０を形成する。窒化物半導体積層体２０を形成する際に、ｎ型層にはＳｉＨ4ガスを用いてｎ型不純物であるＳｉをドープする。不純物密度は、電子供給層２４では４×１０18ｃｍ-3とし、キャップ層２５では１×１０19ｃｍ-3とする。
【００５３】
次に、図７（ｃ）に示すようにキャップ層２５の上に幅が約３μｍのストライプ状の開口部を有するフォトレジスト（図示せず）を形成する。形成したフォトレジストをマスクとして、例えばＣｌ2ガスを用いた誘導結合プラズマ（ＩＣＰ）エッチングする。これにより、キャップ層２５及び多層膜２６を選択的に除去して、電子供給層２４を露出する開口部であるゲートリセス部２０ａを形成する。この際に、電子供給層２４を表面から５ｎｍの深さまで選択的に除去する。
【００５４】
次に、図７（ｄ）に示すように例えば、ＳｉＨ4ガスとＮＨ3ガスとを用いたＣＶＤにより、電子供給層２４におけるゲートリセス部２０ａから露出した部分の上と、ゲートリセス部２０ａの側面上と、キャップ層２５の上とを覆うように厚さが５ｎｍのＳｉＮからなる絶縁膜２７を形成する。このように、電子供給層２４におけるゲートリセス部２０ａから露出した部分をエッチングして薄膜化し、電子供給層２４の上に形成する絶縁膜２７の膜厚を、電子供給層２４のエッチング深さ以下とすることにより、相互コンダクタンスを大きくすることができ、高周波特性を含むデバイス特性の向上が可能となる。
【００５５】
次に、図７（ｅ）に示すようにフォトレジストをマスクとして、例えばＣＦ4ガスとＯ2ガスとを用いた反応性イオンエッチング（ＲＩＥ）により絶縁膜２７におけるキャップ層２５の上に形成された一部を選択的に除去し、キャップ層２５を露出する。次に、キャップ層２５の露出部分の上にソース電極３１及びドレイン電極３２を形成すると同時に、絶縁膜２７におけるゲートリセス部２０ａに形成された部分の上にゲート電極３３を形成する。ソース電極３１及びドレイン電極３２とゲート電極３３とは、ＴｉとＡｌとからなり、電子ビーム蒸着とリフトオフとを用いて形成すればよい。
【００５６】
ゲート電極３３は上部が下部に比べて幅が大きい、いわゆるＴ字型電極とすることが好ましい。これによりゲート電極抵抗が低減され、高周波特性が向上する効果が得られる。      
【００５７】
また、ｎ型ＩｎＡｌＧａＮからなるキャップ層を用いているため、熱処理を行わなくても十分にコンタクト抵抗の低いオーミック電極の形成が可能であり、通常オーミック電極形成後に行われる熱処理は不要である。
【００５８】
なお本実施形態において絶縁膜２７をＳｉＮとしたが、絶縁性を示す材料であればよく酸化シリコン（ＳｉＯ2）、酸化タンタル（Ｔａ2Ｏ5）、酸化ハフニウム（ＨｆＯ2）又は窒化アルミニウム（ＡｌＮ）等を用いてもよい。また、オーミック電極のコンタクト抵抗をさらに低減するために、キャップ層２５と電子供給層２４との間に多層膜２６を形成しているが、多層膜２６は形成しなくてもよい。
【００５９】
第１の実施形態及び第２の実施形態において、基板１０として主面の面方位が（０００１）面であるサファイア基板を例に説明したが、主面の面方位はいかなる面方位でもよく、また主面の面方位は代表面からオフアングルのついた面方位であってもよい。さらに、炭化硅素（ＳｉＣ）、酸化亜鉛（ＺｎＯ）、ホウ化ジルコン（ＺｒＢ2）、シリコン（Ｓｉ）、ガリウムヒ素（ＧａＡｓ）、ガリウムリン（ＧａＰ）、インジウムリン（ＩｎＰ）、ガリウム酸リチウム（ＬｉＧａＯ2）若しくはアルミニウム酸化リチウム（ＬｉＡｌＯ2）又はこれらの混晶等からなる基板を用いてもよい。
【００６０】
窒化物半導体積層体の各層の組成は、所望のデバイス特性が実現できる限り組成比を変更してもよく、また、窒化物半導体積層体の層構造も任意に変更してよい。また、ヒ素（Ａｓ）及びリン（Ｐ）等のＶ族元素又はホウ素（Ｂ）等のIII族元素を構成元素として含んでいてもよい。窒化物半導体積層体の結晶成長方法はＭＯＣＶＤに代えて、分子線エピタキシ（ＭＢＥ）又はハイドライド気相成長法（ＨＶＰＥ）等であってもよい。さらに、ＧａＮ系半導体以外に、ＧａＡｓ系又はＩｎＰ系半導体であっても同様の効果が得られる。
【産業上の利用可能性】
【００６１】
本発明に係る電界効果トランジスタは、ソース電極及びドレイン電極のコンタクト抵抗が小さく且つ電極の形成が容易な電界効果トランジスタを実現でき、特に高出力の高周波トランジスタとして利用可能な電界効果トランジスタ及びその製造方法等として有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態に係る電界効果トランジスタを示す断面図である。
【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に係る電界効果トランジスタのオーミック電極の特性と、従来の電界効果トランジスタのオーミック電極の特性とを比較して説明するための電流電圧特性のグラフである。
【図３】本発明の第１の実施形態に係る電界効果トランジスタのオーミック電極の特性を説明するための電極材料の仕事関数と、ショットキー障壁高さとの相関を示すグラフである。
【図４】本発明の第１の実施形態に係る電界効果トランジスタにおける、熱処理温度とコンタクト抵抗との相関を示すグラフである。
【図５】本発明の第１の実施形態に係る電界効果トランジスタの製造方法を工程順に示す断面図である。
【図６】本発明の第２の実施形態に係る電界効果トランジスタを示す断面図である。
【図７】本発明の第２の実施形態に係る電界効果トランジスタの製造方法を工程順に示す断面図である。
【符号の説明】
【００６３】
１０      基板
１１      ＳｉＯ2マスク
２０      窒化物半導体積層体
２０ａ    ゲートリセス部
２１      ＡｌＮバッファ層
２２      ＧａＮバッファ層
２２Ａ    アンドープＧａＮ膜
２３      スペーサ層
２４      電子供給層
２５      キャップ層
２６      多層膜
２７      絶縁膜
３１      ソース電極
３２      ドレイン電極
３３      ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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