(57)【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板上に設けられた絶縁膜と、該絶縁膜との間にバリア膜と該バリア膜上のシード膜からなる複合膜を介して、該絶縁膜中において少なくとも１層以上に設けられたＣｕ配線とを有する半導体装置であって、
前記バリア膜は、ＴａまたはＲｕの少なくとも一方の結晶を含み、
前記シード膜は、ＣｕとＡｌの合金結晶膜からなり、
前記Ｃｕ配線は、１つ以上のＣｕ配線断面において、該Ｃｕ配線の結晶を構成する全粒界の６０％以上がΣ値２７以下の対応粒界からなり、かつ、前記Ｃｕ配線の（１１１）面と（２００）面の配向の合計値が９４％または９８％からなることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記バリア膜は、Ｔａ結晶の単層、またはＴａ結晶とＴａＮ結晶の複合層からなることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記バリア膜は、Ｒｕ結晶の単層、またはＲｕ結晶とＲｕＮ結晶の複合層からなることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記バリア膜は、Ｔａ結晶とＲｕ結晶の複合層、またはＴａ結晶とＴａＮ結晶とＲｕ結晶の複合層からなることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記バリア膜はＲｕ結晶を含み、該バリア膜上に前記シード膜が設けられていないことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記Ｃｕ配線は一度の電気めっきで形成され、電気めっき後の該Ｃｕ配線は２５０℃〜３００℃で結晶化アニールして形成されることを特徴とする半導体装置。
【請求項７】
半導体基板と、該半導体基板上に設けられた絶縁膜と、該絶縁膜との間にバリア膜と該バリア膜上のシード膜からなる複合膜を介して、該絶縁膜中において少なくとも１層以上に設けられたＣｕ配線とを有する半導体装置であって、
前記バリア膜は、ＴａまたはＲｕの少なくとも一方の結晶を含み、
前記シード膜は、ＣｕとＡｌの合金結晶膜からなり、
前記Ｃｕ配線は、１つ以上のＣｕ配線断面において、該Ｃｕ配線の結晶を構成する全粒界の４０％以上がΣ値３の双晶粒界からなり、かつ、前記Ｃｕ配線の（１１１）面と（２００）面の配向の合計値が９４％または９８％からなることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記バリア膜は、Ｔａ結晶の単層、またはＴａ結晶とＴａＮ結晶の複合層からなることを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置において、
前記バリア膜は、Ｒｕ結晶の単層、またはＲｕ結晶とＲｕＮ結晶の複合層からなることを特徴とする半導体装置。
【請求項１０】
請求項７記載の半導体装置において、
前記バリア膜は、Ｔａ結晶とＲｕ結晶の複合層、またはＴａ結晶とＴａＮ結晶とＲｕ結晶の複合層からなることを特徴とする半導体装置。
【請求項１１】
請求項７記載の半導体装置において、
前記バリア膜はＲｕ結晶を含み、該バリア膜上に前記シード膜が設けられていないことを特徴とする半導体装置。
【請求項１２】
請求項７記載の半導体装置において、
前記Ｃｕ配線は一度の電気めっきで形成され、電気めっき後の該Ｃｕ配線は２５０℃〜３００℃で結晶化アニールして形成されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその検査技術に関し、特に、半導体基板上に設けられた絶縁膜との間にバリア膜と該バリア膜上のシード膜からなる複合膜を介して、該絶縁膜中において少なくとも１層以上に設けられたＣｕ配線を有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
ＬＳＩの高集積化を目的としたＬＳＩ配線の微細化設計が世界の潮流となって久しいが、配線微細化の歴史の中では、配線抵抗増加に起因した信号伝達遅延やジュール損の増大、及びエレクトロマイグレーションなどによる断線・ショートなどの課題が顕在化し、使用配線材料にも変革をもたらした。１９９７年に、それまでＬＳＩに使用されてきたアルミニウム（Ａｌ）及びその合金に代わる配線材料として、銅（Ｃｕ）配線を用いたチップが世の中に現れ、これに触発された形で、世界は微細Ｃｕ配線の実用化開発に突入した。Ｃｕ配線は、（１）低抵抗、（２）高エレクトロマイグレーション耐性、（３）高融点などの特徴を有することからＡｌ配線に比較し微細化する上で優位であり、実製品への適用が古くから期待されていたものである。また、Ｃｕ配線の実用化を実現するために、化学機械的研磨法ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）やめっき法による配線形成などの配線形成プロセスも同時に登場し、現在では製造上一般的に欠かせないプロセスの１つになっている。このようなＣｕ配線を有する半導体装置の例として、多層Ｃｕ配線構造を有する半導体装置が挙げられる。
【０００３】
一方、米国半導体工業会（ＳＩＡ）：ＩＴＲＳ（Ｔｈｅ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）２００３、または（社）電子情報技術産業協会  半導体技術ロードマップ専門委員会：国際半導体技術ロードマップ２００３年度版（和訳）に示されているように、ＩＴＲＳによるＬＳＩ配線デザインルールでは、現在、商品化途上にある半導体Ｃｕ配線は、ノード幅９０ｎｍからノード幅６５ｎｍを経てノード幅４５ｎｍに移行しつつある。また、２０１０年以降には、ノード幅が４５ｎｍ以下〜３２ｎｍにも達するロードマップが描かれている。
【０００４】
しかしながら、配線の微細化が進むにつれ、Ｃｕ配線においても再びエレクトロマイグレーションＥＭ（ｅｌｅｃｔｒｏ  ｍｉｇｒａｔｉｏｎ）やストレスマイグレーションＳＭ（ｓｔｒｅｓｓ  ｍｉｇｒａｔｉｏｎ）に起因した配線の信頼性低下の問題がクローズアップされてきていると同時に、生産技術上の問題点として、ＬＳＩを製造する段階で、ＣＭＰ後の表面に微細欠陥が形成され、配線幅減少に伴い断線を伴う致命欠陥になりうる可能性が増大してきている。このような表面欠陥は歩留りを減少させ、製造コストパフォーマンスに直結した問題となるため、配線微細化を実現するには、欠陥低減技術の開発が製造上必須の課題の１つになっている。
【０００５】
上述のような高集積化に伴うＬＳＩの製造工程では、あらかじめ溝を形成させた絶縁膜上にＣｕを電気めっき法により埋め込んだ後、配線形成のための溝部以外の過剰なＣｕ（オーバーレイ部）を、ＣＭＰを用いて除去し配線を形成する、いわゆるダマシン法が微細加工の基本技術として実用化され普及している。また、ダマシン法では、Ｃｕ配線からシリコン半導体へのＣｕ拡散を防止するためのバリア膜と、電気めっきＣｕ配線形成のシード（種）となる純ＣｕまたはＣｕ合金などのシード膜を、絶縁膜溝内側に施している構造が一般的に採用されている。各ノード幅世代におけるＣｕ配線製造技術の歴史の中では、配線幅に見合った配線の作り込み要素技術が、例えば特許文献１や特許文献２に見られるように、ＬＳＩ製造を可能とする技術として順次開発されてきた。
【特許文献１】特開２００１−６８４７５号公報
【特許文献２】特開２００２−３６７９９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、これらの要素技術は配線世代ごとに実用可能な配線形状を作り込んでゆくための製造技術であり、普遍的に配線の低密度表面欠陥を維持する本質的な欠陥制御技術を提供するものではなかった。そのため、配線微細化を進める度に、配線形成のための、Ｃｕめっき条件やその後のアニール条件、配線積層プロセス・設計の条件、バリア膜やシード膜の材料の選定と形成条件などを、製造装置特有の依存性を考慮しながら、試行錯誤により作り込んでゆかなければならないという問題があった。
【０００７】
そこで、本発明は前記のような問題点を解決し、その代表的な目的は、現行以降のＬＳＩ世代の製造段階で、Ｃｕ配線表面に形成される微細欠陥の本質的な原因を究明し、配線幅の変遷に影響されない、表面欠陥を実用可能なレベルよりさらに低いレベルまで低減できる基本的な結晶構造を具備したＣｕ配線を有する半導体装置及びその検査技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、代表的なものの概要は、半導体基板上に設けられた絶縁膜との間にバリア膜と該バリア膜上のシード膜からなる複合膜を介して、該絶縁膜中において少なくとも１層以上に設けられたＣｕ配線を有する半導体装置において、該バリア膜及びシード膜を特定すると共に、該Ｃｕ配線の全ての結晶粒界に占める、粒界Σ値２７以下の対応（ＣＳＬ）粒界の割合（頻度）を６０％以上とすることにより、表面欠陥を実用可能な現状レベルの１／１０以下まで低減できる。
【００１１】
または、該半導体装置において、該バリア膜及びシード膜を特定すると共に、該Ｃｕ配線の全ての結晶粒界に占める、粒界Σ値３の対応（ＣＳＬ）粒界の割合（頻度）を４０％以上とすることにより、表面欠陥低減の同様の効果を得ることができる。
【００１２】
上記の表面欠陥を低減した半導体装置のＣｕ配線は、電気めっきにより形成することができる。上記の表面欠陥を低減した半導体装置の構成として、該半導体装置が、半導体基板と、該半導体基板上に設けられた絶縁膜と、該絶縁膜中において同一水準に設けられた複数のＣｕ配線とを備えることができる。または、該絶縁膜中において同一水準に設けられた複数のＣｕ配線が同一水準の上下に積層された多層構造を備えることができる。
【００１３】
上記の半導体装置から成る電子部品を構成部品として、携帯電話及び携帯電子機器を作ることができる。また、上記の半導体装置から成る電子部品を構成部品として、自動車用機器及び自動車を作ることができる。
【００１４】
さらに、半導体装置の製造検査装置において、半導体装置を構成するＣｕ配線の粒界性格を調べる工程を具備した新しい半導体製造検査装置を提供できる。また、半導体装置の製造検査装置において、半導体装置を構成するＣｕ配線の粒界性格を調べる工程を、後方散乱電子回折像（ＥＢＳＰ）法、加速電圧５ｋＶ以下の走査型電子顕微鏡、走査型イオン顕微鏡、透過型電子顕微鏡、原子間力顕微鏡などにより実施することができる。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
すなわち、代表的なものによって得られる効果は、ＣＳＬ粒界が６０％以上、またはΣ３粒界４０％以上の粒界頻度を有するＣｕ配線を用いることにより、Ｃｕ配線の表面欠陥を従来技術比１／１０以下まで低減できる効果があり、表面欠陥の原因となる粒界ボイド形成を抑制する基本的な結晶構造を具備したＣｕ配線から構成された半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に至った本発明者らの研究とその結果得られた発見について、具体的な図面を用いて詳細に説明すると共に、本発明を実施するための最良の形態について述べる。
【００１８】
＜本発明の３つの発見＞
本発明は、次の３つの発見から、Ｃｕ配線表面欠陥を低減できる基本的なＣｕ結晶構造を見出したことにより成されたものである。すなわち、第１の発見は、Ｃｕ配線表面に形成される微細欠陥（以下、表面欠陥と呼ぶ）が、Ｃｕ配線の主に結晶粒界に形成される透過型電子顕微鏡レベルで観察可能なマイクロボイドの形成に起因していること、第２に、Ｃｕ配線粒界上のマイクロボイドの形成は粒界の特性（粒界性格と呼ぶ）と相関関係を有すること、第３に、粒界性格を制御することにより、表面欠陥を実用可能なレベルより著しく低いレベルまで低減できることである。
【００１９】
これら３つの発見について、以下に詳細を述べる。
【００２０】
＜第１の発見＞
第１の発見は、Ｃｕ配線の表面欠陥が、Ｃｕ配線の主に結晶粒界に形成される透過型電子顕微鏡レベルで観察可能なマイクロボイドの形成に起因していることである。図１は、ダマシン法を用いて形成したＣｕ配線を有する半導体シリコン（Ｓｉ）ウェハの、ＣＭＰ後の表面欠陥状態を光学式外観検査により調べた例であり、ウェハ１０１上に、表面欠陥１０２の存在が認められる。光学式外観検査では、表面欠陥の密度等を短時間で把握するものであるが、配線各部位における欠陥位置や欠陥形態が識別できないため、詳細な欠陥状態を比較的ミクロに検査する場合、通常、走査型電子顕微鏡（ＳＥＭ）による欠陥レビューを実施する。図２は、ＳＥＭレビュー結果を示した例である。Ｃｕ配線２０１と絶縁膜２０２を識別できる他、Ｃｕ配線２０１内に、表面欠陥２０３が形成していることが判別できる。この表面欠陥が配線幅を貫通するように形成した場合は、ＬＳＩの機能を損なう致命欠陥となってしまう。図３は、致命欠陥の例を示すＳＥＭレビュー結果であり、Ｃｕ配線３０１が致命欠陥３０２の形成により断線した例である。従来の配線では致命欠陥にならなかった小さなサイズの表面欠陥も、配線の微細化に伴い致命欠陥になる確率が増してゆくことになり、表面欠陥の形成原因究明と表面欠陥を本質的に抑制する技術の開発が、製造上の重要な課題となる。
【００２１】
本発明では、表面欠陥の形成原因を探るため、走査透過電子顕微鏡法（ＳＴＥＭ）や透過電子顕微鏡法（ＴＥＭ）を用いた配線のミクロ欠陥の研究を実施した。図４は、Ｃｕ配線を電気めっきで形成した状態で、ＣＭＰ前に配線の表面部分をＦＩＢ（ｆｏｃｕｓｅｄ  ｉｏｎ  ｂｅａｍ）加工により採取した試料のＳＴＥＭ観察結果の例である。観察モードはＳＴＥＭ暗視野像であり、絶縁膜４０１の膜間に配線化したＣｕ膜４０２があり、その中に、黒いコントラストで示される比較的大きなボイド４０３の形成が確認できる。このことから、ＣＭＰ研磨過程を経る前にＣｕ配線中にボイドの形成される場合のあることが判った。これと同時に、図５には、Ｃｕ電気めっき時のウェハ回転数を通常値より速めてＣｕめっき膜内に取り込まれる不純物量を高めためっき膜を４００℃で結晶化アニール処理した後のめっき膜断面をＴＥＭ観察した結果を示す。Ｃｕめっき膜５０１中には、Ｃｕめっき膜表面５０２から内部側に、大小のサイズを持ったマイクロボイド５０３の形成していることが判った。これらのマイクロボイドはサイズの大小によらず、多くのマイクロボイドがＣｕめっき膜の粒界５０４（ＴＥＭ写真上に点線でトレース）に沿って形成していることも明らかになった。
【００２２】
これらの結果から、ＣＭＰ後の表面欠陥生成機構を明らかにし、図６に模式的に示した。すなわち、図６は、Ｃｕ配線の表面欠陥生成素過程をＣｕ配線断面で示した模式図である。Ｃｕめっき時において、（ａ）に示すように、Ｃｕめっき膜６０１には粒界６０２の他、結晶格子点位置に原子空孔（以下、空孔という）６０３が存在する。Ｃｕめっき膜を結晶化アニールすると、（ｂ）のように、空孔が拡散移動し、粒界及び粒内に空孔が集合してマイクロボイド６０４が形成される。特に、粒界においてはマイクロボイドの形成・成長が顕著に起こり、マイクロボイドのサイズも大きくなる。（ｃ）に示すＣＭＰ後は、成長したマイクロボイドがＣＭＰの化学的、機械的作用によりさらに粗大化し、表面欠陥６０５や、マイクロボイドの多数形成した粒界から結晶粒が脱離した表面欠陥６０６を形成し、光学式外観検査でも確認できるサイズの表面欠陥となる。ここで述べた表面欠陥生成機構のエビデンスとなるＳＥＭ写真を図７に示す。図７のＳＥＭ写真撮影工程は、Ｃｕ配線を電気めっき後、ＣＭＰ工程を経ないで、表面を僅かにアルゴン（Ａｒ）イオンミリングした後にＣｕ配線表面をＳＥＭ観察したものである。Ｃｕ配線表面７０１には、Ａｒミリングで選択的に掘れた粒界７０２が観察されるが、粒界７０２上に、丸で囲んだボイド７０３が、形成していることが判る。従って、このボイドを起点としてＣＭＰ後に表面欠陥が生成する図６の表面欠陥生成機構は妥当なものと考えられる。
【００２３】
また、Ｃｕめっき膜に導入される空孔が、結晶化アニールの後にＣｕめっき膜中のマイクロボイドを形成する証拠を、結晶化アニール温度をパラメーターとしたマイクロボイドの観察結果から立証した。図８は、Ｃｕめっき膜のアニール温度を２５０℃、３００℃、４００℃と３段階に変えて、各々２分間アニールした場合の、めっき膜断面のボイド形成挙動をＴＥＭ観察した結果である。（ａ）、（ｂ）及び（ｃ）のアニール温度は、各々、２５０℃、３００℃及び４００℃である。ＴＥＭ観察は、半導体ウェハの、全ての部分のマイクロボイドを評価した結果ではないが、代表的な傾向を知ることができる。図９には、これらのＴＥＭ写真から、マイクロボイド（図９ではボイドと略す）の形成挙動を定量的に評価した結果を示す。平均ボイド直径、平均ボイド密度、平均ボイド体積分率を求め、結晶化アニール温度に対してプロットした。結晶化アニール温度２５０℃では、ボイドが全く形成されず、平均ボイド直径及び平均ボイド体積分率は０であるが、アニール温度を３００℃、４００℃と増大させるに従い、平均ボイド直径は増大し、平均ボイド密度は減少する傾向を示している。また、平均ボイド体積分率は約３００℃近傍にピークを有することが判った。
【００２４】
一方、吉田氏が「電子顕微鏡観察を主とした２次欠陥の挙動，続・格子欠陥と金属の機械的性質，日本金属学会，１９６６年」で示したように、一般に、空孔が拡散・集合してボイドが形成される素過程を有する材料では、温度の上昇に伴い、ボイド直径が増大しボイド密度が減少する。また、ボイドの体積分率は、直径と密度の相反する温度依存の結果として特定の温度においてピークを示す。これらの挙動は、さらに上述の文献に述べられているように、ボイド形成素過程に関する理論で説明できる。すなわち、形成されつつある空孔集合体（ボイド）に集まってくる空孔のスピードと、これから離れていくスピードとの相異なる温度依存性に起因して、ボイド形成挙動の温度依存性が決定される。前者のスピードは空孔の移動の活性化エネルギーＥｍによって決まり、後者のスピードは、Ｅｍに空孔集合体と空孔の結合エネルギーを加えた値で決まる。両者のスピードは、共に温度の上昇によって増加するが、後者の増加量が大きい。このため、より高温側においては、一旦形成された空孔の微小集合体が離散する確率が高くなり、成長し得る空孔集合体の数が減る。この結果がＴＥＭで観察可能なサイズのマイクロボイドの挙動に反映されることになる。
【００２５】
具体的な例として、急冷により過剰空孔を導入したＡｌまたはＡｌ合金のボイド形成挙動などで、この理論が成立しており、上述の吉田氏の文献に述べられている。従って、上記理論に合致したボイド形成の温度依存性を示す本研究のＣｕめっき膜中のマイクロボイドは、めっき時に導入された空孔が、結晶化のためのアニールにより拡散・集合して形成したボイドであると結論付けられる。すなわち、図６の表面欠陥生成機構で模式的に示しためっき時の空孔導入とその後のアニールによるマイクロボイドの形成機構は理論的にも妥当なものである。以上に、第１の発見である、Ｃｕ配線の表面欠陥がＣｕ配線の結晶粒界に形成される透過型電子顕微鏡レベルで観察可能なマイクロボイドの形成に起因していることを詳細に述べた。
【００２６】
＜第２の発見＞
次に、第２の発見について詳細を述べる。すなわち、Ｃｕ配線中の粒界上のマイクロボイド形成が、粒界特性（粒界性格と呼ぶ）と相関関係を有している本発明者らの研究結果を詳細に示す。一般に、金属は単結晶からなる結晶粒と結晶粒の集合体、及びその界面である粒界から構成されたいわゆる多結晶体である。これまでに述べたように、電気めっきしたＣｕ配線も粒界を含む多結晶体である。粒界は結晶粒と結晶粒の界面であるため、結晶粒同士の結晶方位により、その性質が異なる。粒界の性質を表す粒界性格は、主に、粒界の両側に位置する結晶粒の結晶格子点に存在する原子配列の対応度合いを示すシグマ値（Σ値）で規定することができる。一般に、低エネルギー構造の粒界を対応粒界（ＣＳＬ粒界：Ｃｏｉｎｃｉｄｅｎｃｅ  Ｓｉｔｅ  Ｌａｔｔｉｃｅ  Ｂｏｕｎｄａｒｙ）と呼び、Σ値が２７または２９を閾値として、それ以下をＣＳＬ粒界と定義し、それを越える粒界エネルギーの比較的高い構造の粒界及び対応性を示さない完全にランダムな高エネルギー構造の粒界を総称してランダム粒界と定義している。本研究では、低エネルギー粒界をコンサーバティブに定義するため、Σ値＝２７以下をＣＳＬ粒界として扱う。
【００２７】
上述したようにマイクロボイドが粒界に優先的に形成していることから、電気めっきしたＣｕ配線の粒界Σ値とボイドの形成挙動に相関関係が存在するかどうかを詳細に調べた。図１９に、ボイド形成及び粒界Σ値を調べるために用意したＣｕ配線サンプルの作製条件を示す。各サンプルは、配線幅Ｌと配線間スペースＳの組み合わせＬ／Ｓを、次の７段階に振った配線エリアを全て含む配線設計を施したものである。すなわち、エリア１：Ｌ／Ｓ＝０．１２μｍ／１．０８μｍ、エリア２：Ｌ／Ｓ＝０．１２μｍ／０．４８μｍ、エリア３：Ｌ／Ｓ＝０．１２μｍ／０．２２μｍ、エリア４：Ｌ／Ｓ＝０．１２μｍ／０．１２μｍ、エリア５：Ｌ／Ｓ＝０．２２μｍ／０．１２μｍ、エリア６：Ｌ／Ｓ＝０．４８μｍ／０．１２μｍ、エリア７：Ｌ／Ｓ＝１００μｍ／１００μｍである。
【００２８】
図１０は、図１９のサンプルから得られたボイド密度とＣＳＬ粒界頻度の関係を示す。ボイド密度はサンプルの表面を僅かにアルゴン（Ａｒ）イオンミリングした後にＣｕ配線表面をＳＥＭ観察した、図７と同様の写真から測定した。また、ＣＳＬ粒界頻度は、ＥＢＳＰ（後方散乱電子回折像：Ｅｌｅｃｔｒｏｎ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｄｉｆｆｒａｃｔｉｏｎ  Ｐａｔｔｅｒｎ）測定により全ての粒界のΣ値及び完全にランダムな粒界を同定し、全ての粒界長さに占めるΣ値２７以下の粒界の、合計長さの割合をＣＳＬ粒界頻度として計算した。図１０から、ボイド密度はＣＳＬ粒界頻度と相関関係を有し、ＣＳＬ粒界頻度の上昇と共に、ボイド密度の減少することが判った。すなわち、ＣＳＬ粒界ではボイド形成が抑制される結果、ＣＳＬ粒界頻度を高めることにより全体のボイド密度が減少するという新しい現象を発見した。また、ＣＳＬ粒界のうち、最も粒界エネルギーの低いΣ値３の粒界（双晶粒界、以下Σ３粒界と呼ぶ）の頻度とＣＳＬ粒界頻度の関係を図１１に示す。用いたサンプルは、図１０とロットの異なるものである。ＣＳＬ粒界頻度は、Σ３粒界頻度とほぼ比例の関係にあり、Σ３粒界頻度の増大と共にＣＳＬ粒界頻度も増大していることが判明した。
【００２９】
一方、図１０からＣｕ配線製造プロセス条件とＣｕ配線粒界Σ値の関係が判る。サンプル＃１〜＃３は、比較的高温でアニールしているが、Ｃｕ成膜時のウェハ回転数が高いと、Ｃｕ膜に含まれる塩素、硫黄、酸素、炭素などの不純物成分が高くなり、サンプル＃１のように表面欠陥の多いデータが得られた。サンプル＃２以降は、ウェハ回転数を低めに調整し、不純物濃度をサンプル＃１の１／２．２５に引き下げた場合である。不純物濃度比率はＳＩＭＳ分析から評価した。サンプル＃１のＣｕめっき膜断面ＴＥＭ観察結果は、すでに図５に示したが、不純物濃度の低い条件サンプル＃２のＣｕめっき膜断面ＴＥＭ観察結果を図１２に示す。１２０１はＣｕめっき膜断面における表面位置を示す。１２０２はＣｕめっき膜の粒界を判りやすく白点線でトレースしたものである。マイクロボイド１２０３の大きさ及び数密度は、図５に比較して、含有不純物量を低減したことにより、減少していることが明確である。また、図１０におけるサンプル＃１と＃２のボイド密度差は不純物量の差のみでなく、不純物量を低減するとＣＳＬ粒界頻度が上がり、その結果、ボイド密度が減少してくる傾向も読み取れる。一方、サンプル＃３〜＃９の不純物量はサンプル＃２と同様に低不純物量を採用し、他のＣｕ成膜条件を変えたものである。
【００３０】
次のポイントはアニール温度であるが、サンプル＃１〜＃３が４００℃アニールであるのに対し、サンプル＃４〜＃９は２５０℃〜３００℃アニールであり、２５０℃〜３００℃にアニール温度を下げることによりＣＳＬ粒界頻度が増大し、ボイド密度の減少する傾向が明らかである。しかしながら、アニール温度が同じ２５０℃〜３００℃においても、ＣＳＬ粒界頻度は一義的には決まらない。例えば、現行のノード幅９０ｎｍ配線において半導体機能を損なわない製品の光学式外観検査による表面欠陥密度を例にとると、その表面欠陥密度の１／１０に対応する、Ａｒイオンミリング後のボイド密度は１×１０６ヶ／ｃｍ２である。また、１×１０６ヶ／ｃｍ２以下のボイド密度を得るためのＣＳＬ粒界頻度は、図１０から、６０％以上とする必要がある。しかし、同じ２５０℃〜３００℃アニール温度においても、図１０に示したように、全てのＣｕ配線の粒界を６０％以上のＣＳＬ粒界頻度範囲内に入れることはできないため、粒界性格を律するアニール温度以外のパラメーターがあると考えられる。
【００３１】
すなわち図１０に示すように、２５０℃〜３００℃アニール温度においても、シード膜が純ＣｕであればＣＳＬ粒界頻度を６０％以上とできない場合（サンプル＃４）があるため、シード膜をＣｕ−Ａｌ合金にすることが必要である。また、シード膜をＣｕ−Ａｌ合金にした場合、使用めっき液の添加剤に低分子量有機ポリマーを採用したり（サンプル＃６以降）、ルテニウム（Ｒｕ）バリア膜（サンプル＃８，＃９）を使用してもＣＳＬ粒界頻度を６０％以上の高頻度に保つことが可能である。このように、Ｃｕ配線のＣＳＬ粒界頻度は、単一なめっきパラメーターを規定しても、高いＣＳＬ粒界頻度のＣｕ配線を一義的に提供することはできないが、複数のめっきパラメーターを注意深く組み合わせて規定することにより、６０％以上のＣＳＬ粒界頻度を達成できることが判った。特にシード膜をＣｕ−Ａｌ合金化すること、及び結晶化アニール温度を２５０℃〜３００℃とする組み合わせが、高頻度のＣＳＬ粒界達成に必要である。尚、Ｒｕバリア膜を採用した場合、結晶化アニール温度が２５０℃〜３００℃であれば、シード膜を採用せず、直接Ｒｕ膜にＣｕをめっきしても（サンプル＃９）、６０％以上のＣＳＬ粒界頻度を達成できることが判った。
【００３２】
以下に、ＣＳＬ粒界形成に及ぼす各々のパラメーターの影響を考察する。めっき膜は、ＣＭＰの前には、配線溝を埋め込み、かつ、溝上部を覆うように形成される（オーバーレイ部）。Ｃｕ配線の結晶化には、２５０℃〜３００℃アニール温度を採用し、かつＣｕ−Ａｌ合金シード膜を用いた場合に、６０％以上のＣＳＬ粒界頻度を達成できるため、配線溝内部のシード膜からの結晶化による核生成・成長が律速されていると考えられる。次に、めっき直後から結晶化するまでの素過程について考える必要がある。めっき直後にＥＢＳＰ測定すると結晶化が観られないため、ＥＢＳＰの空間分解能以下の大きさを有する転位密度の高い超微細結晶または非晶質が形成されていると考えることができる。これに引き続くアニールによるＣｕ配線の結晶化過程では、いわゆる回復・再結晶現象（転位の回復・消滅と粒界移動を伴う結晶の回転・合体・成長）が起こるものと考えられる。回復・再結晶の駆動力は一般に、金属中の高い歪エネルギーである。
【００３３】
従って、結晶化過程では、粒界は転位のタングリングと亜粒界化、それに続く亜粒界に囲まれた結晶の回転と成長、亜粒界におけるタングルした転位の消失による粒界形成と粒界移動による結晶の回転と成長から構成されると考えられる。この過程では、めっき膜の歪エネルギーを最も低くするように結晶が配列されるため、理想的には結晶と結晶の界面である粒界は、低エネルギー構造のＣＳＬ粒界に向かって回復・再結晶化してゆくはずである。しかし、めっき膜中不純物は、特に、転位を固着する働きがあると共に粒界の移動を妨げ、ＣＳＬ粒界頻度を落とす作用があると考えられる。従って、低不純物の方が好ましい。まためっき液中の添加剤も、高分子量の有機ポリマーは不純物と同様の働きがあると推定され、低分子量有機ポリマーの方が好ましい。
【００３４】
アニールは結晶化に必要であるが、高温でのアニールは核生成後の結晶の回転が十分起こらないまま急速に成長させてしまう可能性があり、ＣＳＬ粒界頻度を向上させるには、２５０℃〜３００℃の低温でのアニールが好ましい。但し、アニール温度は上述したように、めっき膜中の空孔の拡散移動とボイドの生成・成長過程にも影響があるため、ボイド体積分率のピーク温度３００℃を上回らないことが好ましい。同様に、結晶の回転を十分起こさせるためには、他の条件が同じであれば、低速加熱＋長時間アニール＋低速降温がより好ましいが、急速加熱＋短時間アニール＋急速降温でも、上記サンプル＃５及び＃６のように十分なＣＳＬ粒界頻度を得ることも可能な組み合わせもあり、必須条件とは言えない。
【００３５】
シード膜は、Ａｌ含有Ｃｕシード膜の方が好ましい。これはＣＳＬ粒界頻度を上げるようにめっきＣｕ配線が該合金シード膜から核生成・成長するためと考えられるが、アニール時にシード膜からＣｕめっき膜中に極微量のＡｌが拡散移動し、めっき膜中の空孔の拡散移動を妨げる働きにより、ボイド形成挙動を遅らせる効果もあるものと思われる。従って、ＣＳＬ粒界頻度を６０％以上とするために、Ｃｕ−Ａｌ合金シード膜を使用することは、必須要件である。ここで、本発明で言及したＣｕ−Ａｌ合金シード膜の化学組成は、Ｃｕに例えば２．０ｗｔ％以下のＡｌを添加したものである。１．０ｗｔ％以下のＡｌ添加でも同様の十分な効果が得られた。Ｃｕ−Ａｌ合金シード膜を採用し、アニール温度を２５０℃〜３００℃とすれば、タンタル（Ｔａ）系（Ｔａや窒化タンタル（ＴａＮ））以外の系のバリア膜、すなわちルテニウム（Ｒｕ）系の膜を使用しても、ＣＳＬ粒界頻度を６０％以上とすることができる（サンプル＃８）。但し、Ｒｕバリア膜を使用する際、シード膜を形成しなくてもＣＳＬ粒界頻度を６０％以上とすることができる（サンプル＃９）。
【００３６】
図１９に示すサンプル＃７及び＃８の試料を用いて配線表面のボイド密度とＣＳＬ粒界頻度の関係を調べた結果（図１０）では、バリア膜の違いによりボイド密度とＣＳＬ粒界頻度の関係に有意差が観られる。すなわち、同じボイド密度を達成するには、Ｔａ系のバリア膜を用いた場合の方が、Ｒｕ系バリア膜を用いた場合に比較して、相対的に低いＣＳＬ粒界頻度でよい。この原因は、各々のバリア膜の結晶性に起因するものと考えられ、次にその根拠を示す。
【００３７】
図１３には、図１９に示したサンプル＃７及び＃８の試料に対し、絶縁膜上にスパッタ法で形成したバリア膜の結晶構造、さらにその上に同法により形成したシード膜の結晶構造、及び最終的にシード膜上に電気めっきにより形成したＣｕ配線の結晶構造を、Ｘ線回折法を用いて同定した結果を示した。バリア膜の結晶配向は感度の高い面内Ｘ線回折法により同定し、シード膜及びＣｕ配線の結晶配向性は広角Ｘ線回折法によるピーク面積比から定量的に求めた。Ｒｕ系バリア膜は六方晶の（００２）配向が観られ、Ｃｕ−Ａｌ合金シード膜の（１１１）配向が９１％となって、最終的なＣｕめっき膜の配向性が（１１１）４４％、（２００）５４％という結果を得た。これに対し、Ｔａ系バリア膜を用いた場合、バリア膜は正方晶の（３３０）（３３１）配向が顕著で、その上に形成させたＣｕ−Ａｌ合金シード膜は９６％の（１１１）配向を示し、その結果としてＣｕめっき膜は、（１１１）９３％、（２００）１％という配向を示した。それらの結果、Ｃｕめっき膜のＣＳＬ粒界頻度は、Ｒｕ系バリア膜を使用した場合には６１〜７２％、Ｔａ系バリア膜を使用した場合には６３〜７８％となり、例えば図１０に対応する、０．５×１０６ヶ／ｃｍ２の表面ボイド密度を達成できるＣＳＬ粒界頻度は、Ｒｕ系バリア膜で約７５％、Ｔａ系バリア膜で約６５％となり、Ｔａ系バリア膜を使用した場合に、より低いＣＳＬ粒界頻度で、低ボイド密度に到達できることが判った。
【００３８】
以上の結果は、Ｔａ系バリア膜がタンタル（Ｔａ）結晶の単層（Ｔａ）、またはＴａ結晶と窒化タンタル（ＴａＮ）結晶の複合層（Ｔａ／ＴａＮ）であっても、また、Ｒｕ系バリア膜がルテニウム（Ｒｕ）結晶の単層（Ｒｕ）、またはＲｕ結晶と窒化ルテニウム（ＲｕＮ）結晶の複合層（Ｒｕ／ＲｕＮ）であっても、ほぼ同様の結果であった。さらにこれらの結果は、最終的なＣｕ配線結晶の粒界性格には、その下のシード膜結晶性とさらにその下のバリア膜結晶性が影響していることを示しているが、いずれのバリア膜を用いても、Ｃｕ配線のＣＳＬ粒界頻度は６０％以上の高頻度を達成していることから、Ｃｕ配線の使用条件や、配線幅の条件によって、Ｒｕ系バリア膜とＴａ系バリア膜を使い分けることができる。また、Ｔａ系バリア膜の上にＲｕ系バリア膜を積層した場合（Ｔａ結晶とＲｕ結晶の複合層（Ｔａ／Ｒｕ）、またはＴａ結晶とＴａＮ結晶とＲｕ結晶の複合層（Ｔａ／ＴａＮ／Ｒｕ））にも、Ｃｕ配線のＣＳＬ粒界頻度は６０％以上の高頻度を達成でき、Ｔａ系バリア膜とＲｕ系バリア膜を同時に使うこともできる。一方、Ｒｕ系バリア膜、Ｔａ系バリア膜の他に、チタン（Ｔｉ）系バリア膜（Ｔｉ結晶の単層、窒化チタン（ＴｉＮ）結晶の単層、またはＴｉ結晶とＴｉＮ結晶の複合層）を使用して、Ｃｕ配線のＥＢＳＰ測定を実施したところ、Ｒｕ系バリア膜やＴａ系バリア膜と同様に、Ｃｕ配線のＣＳＬ粒界頻度を６０％以上の高頻度とする効果のあることが確認できた。
【００３９】
＜第３の発見＞
最後に、第３の発見について述べる。すなわち、粒界性格制御により実用可能なレベルより低いレベルまで表面欠陥を低減できた結果を詳述する。先ず、図１４には、ウェハの光学式外観検査による表面欠陥密度（規格化値）とＡｒミリング後のＳＥＭ観察によるＣｕ配線の表面欠陥密度（図７と同様の手法により評価した表面欠陥密度で、図１０の縦軸のボイド密度に相当する）との相関を調べた結果を示す。図１４から、Ａｒミリング後表面欠陥密度Ｙとウェハの光学式外観検査表面欠陥密度Ｘとの間には、Ｙ＝８７３１．５Ｘ０．６３９７の関係のあることが判った。図１０で示したボイド密度が１．０×１０６ヶ／ｃｍ２以下のウェハの場合、製品としてのウェハの光学式外観検査では十分健全な表面欠陥密度に達しているものであり、正常な機能を保持しうるＬＳＩの欠陥密度の１／１０以下まで欠陥密度を引き下げたウェハのボイド密度状態に対応している。
【００４０】
従って、正常な機能を保持しうるＬＳＩの欠陥密度の１／１０以下まで欠陥密度を引き下げることのできるＣｕ配線は、ＣＳＬ粒界頻度６０％（０．６）以上、または、図１１から、Σ３粒界頻度を４０％（０．４）以上を有していることが判り、本発明をするに至った。図１５は、従来技術によるＣＳＬ粒界頻度が３３〜５９％の場合（ａ）のＣｕ配線と、本発明に係るＣＳＬ粒界頻度が６０〜８３％の場合（ｂ）のＣｕ配線を有する、半導体ウェハの光学式外観検査の具体的な検査結果例を示したものである。表面欠陥は１５０１で示す。すなわち、従来技術のＣｕ配線に比較した本発明のＣｕ配線は、光学式外観検査欠陥密度の１／１０００以下に達しており、Ｃｕ配線の粒界性格をＣＳＬ粒界頻度６０％以上（Σ３粒界４０％以上）に制御することにより、実用可能なＬＳＩの欠陥密度レベルより３桁以上低い表面欠陥密度を達成できることが判った。
【００４１】
＜実施の形態＞
本発明は、以上に述べた３つの発見から、Ｃｕ配線表面欠陥を従来のウェハの欠陥密度より１／１０以下に低減できる基本的なＣｕ結晶構造を具備したＣｕ配線を提供する。Ｃｕ配線製造時のバリア膜及びシード膜の材料、並びにＣｕ配線の製造条件の好適な組み合わせを抽出することにより、Ｃｕ配線のＣＳＬ粒界頻度、またはΣ３粒界頻度を高め、配線微細化が進んでも、表面欠陥を実用可能なレベルより著しく低減できる基本的な結晶構造を具備したＣｕ配線を達成した。
【００４２】
上述したような、本発明を実施するための最良の形態に関する基本的なデータは、半導体基板と、該半導体基板上に設けられた絶縁膜と、該絶縁膜との間にバリア膜と該バリア膜上のシード膜からなる複合膜を介して、該絶縁膜中において同一水準に設けられた複数のＣｕ配線とを備える半導体装置だけでなく、該絶縁膜中において該複合膜を介して同一水準に設けられた複数のＣｕ配線が同一水準の上下に、例えば２〜９層積層した多層構造を備える半導体装置であっても、全ての配線において同様の結果が得られた。
【００４３】
また、本発明の半導体装置を用いて種々のメモリーシステム、機器コントロールシステム、情報授受システムなどの電子部品を構築することができ、これらの電子部品システムを組み込んだ携帯電話やノートパソコンなどの携帯電子機器、及びエンジンシステムやブレーキシステム、カーナビゲーションシステムなどの自動車用機器を構成することができるため、本発明の半導体装置を構成部品とした携帯電話や携帯電子機器、自動車用機器や自動車、及び本発明の半導体装置を用いて構築した全ての社会インフラシステムは、本発明に係る製品群の１つである。
【００４４】
上述した本発明の半導体装置の製造・検査に当たっては、Ｃｕ配線の粒界性格を調べる工程を具備することが、製品の量産における歩留まりの向上とコスト低減に有効な手段であり、Ｃｕ配線の粒界性格を調べる工程を、半導体製造検査装置の例として、図１０及び１１の説明で述べたように、後方散乱電子回折像（ＥＢＳＰ）法により実施することができる。一方、ＥＢＳＰ測定の代わりに、加速電圧５ｋＶ以下の走査型電子顕微鏡（ＳＥＭ）による表面模様の観察から粒界性格を測定することもできる。以下にこの原理について述べる。
【００４５】
図１６は、加速電圧５ｋＶ以下でＳＥＭ観察したＣｕ配線表面部（ａ）と、同一視野でＥＢＳＰ測定した結果（ｂ）の比較を示す。試料は、半導体基板上の絶縁膜に、Ｔａ／ＴａＮバリア膜とＣｕシード膜からなる複合膜を介して、電気めっきによりＣｕ配線を形成した際、オーバーレイ部をＣＭＰ処理した後に採取したものであり、２５０℃アニール済みのものである。ＳＥＭ観察・ＥＢＳＰ測定に際しては、Ｃｕ配線膜の表面を事前にＡｒイオンスパッタにより、僅かに極表面層を剥いだ状態で、表面酸化しないように極表面層の剥離後すぐに観察・測定を実施した。この極表面層の剥離を実施する前処理は、結晶の方位により、原子の配列に起因した表面の剥離イールドに差が出るために生ずる表面模様を発現させるために必須のものであり、イオンスパッタの他、表面の数原子層〜数十ｎｍを結晶方位に依存した剥離イールドに従った剥離を実現できる方法であれば何でもよく、例えばグロー放電法による剥離も使うことができた。
【００４６】
ＥＢＳＰ測定による粒界性格の同定には、粒界の両側に位置する結晶粒の方位を決定する必要があるため、ＥＢＳＰ測定結果としてＣｕ膜の代表的な結晶方位である（１１１）（００１）（５１１）（２２１）の各方位が１０°以内のずれで表面に配向している結晶について抽出した。図１６のＳＥＭ観察結果では、各結晶粒において、その方位に依存した種々の模様が現れることが新たに判り、ＥＢＳＰ測定結果との対比から、各結晶粒の方位が決定できた。このＳＥＭ観察模様は、５ｋＶを超える加速電圧では、捕らえることが難しくなるため、５ｋＶ以下で実施した。また、５ｋＶ以下の電子線加速電圧は、ホールピース内に設けた加速電圧バイアスシステムによっても、同様の模様を得ることができた。
【００４７】
図１７には、前記試料を用いて、異視野において加速電圧５ｋＶ以下のＳＥＭ観察模様から同定した結晶粒界の粒界性格（ａ）と、このＳＥＭ像と同一視野において同定したＥＢＳＰ測定による粒界性格（ｂ）を比較した結果を示す。撮影されたＳＥＭ観察像を元に行う画像解析において、先ず幾何学模様とコントラストの変化点を抽出し結晶粒を認識した。続いて、各結晶粒の表面模様とコントラストから結晶方位について同定を行った。続いて、各結晶粒の方位の関係から、粒界性格をＣＳＬ粒界とランダム粒界に分類した。このようにして得られた、加速電圧５ｋＶ以下のＳＥＭ像模様から粒界性格を同定した結果（ａ）は、ＥＢＳＰ測定から同定した粒界性格（ｂ）とよい一致を示し、ＥＢＳＰ測定よりも高分解能で粒界の詳細部分まで同定できた。
【００４８】
また、走査型イオン顕微鏡（ＩＭ）を用いた場合、イオンビームを用いるため結晶方位や形状に起因する極表面層の観察像が得られ、同様の解析によってＣｕの結晶粒、結晶方位、粒界性格を認識することができた。イオンは電子よりも質量が重いため、表面からの進入深さが極浅でかつ散乱が少ないため、イオンビームとしては何でもよいが、電子顕微鏡やＦＩＢなどで容易に用いられるイオンビーム、例えばヘリウムやリチウム、ガリウムなどを用いることができる。
【００４９】
ＥＢＳＰ法および加速電圧５ｋＶ以下のＳＥＭ観察およびイオン顕微鏡観察法は、微細なＣｕ配線部に加えてウェハ全体を簡便にレビューすることも可能であり、半導体装置の検査分野で特に好ましい手法である。
【００５０】
一方、原子間力顕微鏡（ＡＦＭ）を用いた場合では、観察視野は狭いものの表面の形状に起因する幾何学模様を凹凸情報として正確に観察することができ、Ｃｕの結晶方位について認識が容易となり、５０ｎｍ以下のＣｕ配線であっても粒界性格を認識することができた。
【００５１】
更に、透過型電子顕微鏡（ＴＥＭ）を用いて回折パターン解析や暗視野像などから結晶方位のマッピングをする場合には、試料の断面加工などの工程が必要であるものの、ＥＢＳＰ測定などと比較して微細な配線や微細な結晶粒であっても、Ｃｕの結晶粒、結晶方位、粒界性格について詳細な解析をすることができた。
【００５２】
これらのＡＦＭ法やＴＥＭ法では、観察する視野が狭いためにウェハ全面のレビューよりも局所的な解析に適しており、半導体装置の微細Ｃｕ配線などを評価する際に好適であった。
【００５３】
加速電圧５ｋＶ以下のＳＥＭ像模様からＣｕの結晶粒、結晶方位、粒界性格を認識する手法は、半導体装置に限らず広く応用可能な手法であるが、特に半導体装置の分野では高性能に微細部を解析することが望まれていることから、好ましい手法である。
【００５４】
従って、半導体装置の製造検査装置において、半導体装置を構成するＣｕ配線の粒界性格を調べる工程を、ＥＢＳＰ測定により実施すること、または、加速電圧５ｋＶ以下の走査型電子顕微鏡により実施すること、さらに、走査型イオン顕微鏡、透過型電子顕微鏡、原子間力顕微鏡などにより実施することを特徴とする半導体製造検査装置は、本発明に係るものである。
【００５５】
以上に本発明の具体的な実施の形態について述べたが、以下に本発明に係る実施例を挙げる。
【００５６】
＜実施例１＞
本発明の実施の形態による半導体装置の一例（実施例１）であるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスの製造方法について図１８を用いて説明する。図１８はＣＭＯＳデバイスの断面図であり、ノード幅６５ｎｍのＬＳＩである。また、Ｃｕ配線は、同一水準の上下に６層積層した多層構造を備えるＬＳＩである。
【００５７】
図１８に示すように、例えばｐ型の単結晶からなる半導体基板（半導体ウェハと称する平面略円形状の半導体の薄板）１を用意する。次に、半導体基板１の主面に素子分離域４を形成する。半導体基板１のｎＭＩＳ形成領域にｐ型不純物、例えばボロンをイオン注入してｐ型ウェル６を形成し、半導体基板１のｐＭＩＳ形成領域にｎ型不純物、例えばリンをイオン注入してｎ型ウェル８を形成する。この後、例えばフッ酸水溶液を用いたウエットエッチングにより半導体基板１の表面を洗浄した後、半導体基板１を熱酸化して、例えば厚さ５ｎｍのゲート絶縁膜９を半導体基板１の表面に形成する。
【００５８】
次に、ゲート絶縁膜９上に、例えば厚さ０．１４μｍのゲート電極用の導体膜を形成した後、レジストパターン膜をマスクとしたドライエッチングによりゲート電極用の導体膜を加工して導体膜からなるゲート電極１０ｎ，１０ｐを形成する。ｐ型ウェル６にｎ型不純物、例えばヒ素をイオン注入し、ｎＭＩＳのゲート電極１０ｎに対して低濃度なソース・ドレイン拡張領域１１を形成する。同様に、ｎ型ウェル８にｐ型不純物、例えばフッ化ボロンをイオン注入し、ｐＭＩＳのゲート電極１０ｐに対して低濃度なソース・ドレイン拡張領域１２を形成する。
【００５９】
次に、半導体基板１の主面上に、例えば厚さ１０ｎｍの酸化シリコン膜１３をＣＶＤ法により堆積した後、さらに酸化シリコン膜１３上に窒化シリコン膜をＣＶＤ法により堆積する。続いて、窒化シリコン膜を異方性エッチングして、ｎＭＩＳのゲート電極１０ｎ及びｐＭＩＳのゲート電極１０ｐのそれぞれの側面にサイドウォール１５を形成する。その後、ｐ型ウェル６にｎ型不純物、例えばヒ素をイオン注入し、ｎＭＩＳのゲート電極１０ｎ及びサイドウォール１５に対して低濃度なソース・ドレイン拡張領域１６を形成する。同様に、ｎ型ウェル８にｐ型不純物、例えばフッ化ボロンをイオン注入し、ｐＭＩＳのゲート電極１０ｐ及びサイドウォール１５に対して低濃度なソース・ドレイン拡張領域１７を形成する。
【００６０】
次に、ｎＭＩＳのゲート電極１０ｎ及びソース・ドレイン拡張領域１６の表面及びｐＭＩＳのゲート電極１０ｐ及びソース・ドレイン拡張領域１７の表面に、例えば低抵抗のニッケルシリサイド層１８を形成する。
【００６１】
次に、半導体基板１の主面上に、ＣＶＤ法により窒化シリコン膜を堆積して第１絶縁膜１９ａを形成する。続いて、第１絶縁膜１９ａ上にＣＶＤ法によりＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜を堆積して第２絶縁膜１９ｂを形成し、その後、第２絶縁膜１９ｂの表面をＣＭＰ法により研磨することで、平坦化された層間絶縁膜が得られる。
【００６２】
次に、レジストパターンをマスクとして第１絶縁膜１９ａ、第２絶縁膜１９ｂをエッチングし、接続孔２０を形成する。接続孔２０の口径は０．１μｍ以下である。接続孔２０の内部を含む半導体基板１の主面上にチタン膜及び窒化チタン膜を順次形成して、この積層膜からなるバリアメタル膜２１を形成する。
【００６３】
次に、接続孔２０の内部を含む半導体基板１の主面上にタングステン膜２２をＣＶＤ法により堆積する。ＣＭＰ法によりタングステン膜２２の表面を平坦化することによって接続孔２０の内部にタングステン膜２２を埋め込み、タングステン膜２２を主導電材料とするプラグを形成する。
【００６４】
次に、半導体基板１の主面上にストッパ絶縁膜２４及び配線形成用の絶縁膜２５を順次形成する。ストッパ絶縁膜２４は絶縁膜２５への溝加工の際にエッチングストッパとなる膜である。ストッパ絶縁膜２４は、例えばＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜２５は、例えばＣＶＤ法により形成される酸化シリコン膜とすることができる。
【００６５】
次に、シングルダマシン法による第１層目の配線を形成する。レジストパターンをマスクとしたドライエッチングによってストッパ絶縁膜２４及び絶縁膜２５の所定の領域に配線溝２６を形成した後、半導体基板１の主面上にバリアメタル膜２７を形成する。バリアメタル膜２７は、例えば窒化チタン膜、窒化タンタル膜、窒化タンタル膜上にタンタル膜を積み重ねた積層膜、または窒化タンタル膜上にルテニウム膜を積み重ねた積層膜である。続いて、ＣＶＤ法またはスパッタリング法により、バリアメタル膜２７上に銅のシード膜を形成し、さらに電解めっき法を用いてシード膜上に銅めっき膜を形成する。銅めっきは一度の処理で行うことができるが、二度以上のめっき処理を含んでも同様に形成することができる。銅めっき膜により、配線溝２６の内部を埋め込む。続いて、アニールにより銅めっき膜を再結晶させ、配線溝２６以外の領域の銅めっき膜、シード膜及びバリアメタル膜２７をＣＭＰにより除去して、銅膜を主導電材料とする第１層目の配線Ｍ１を形成する。
【００６６】
次に、デュアルダマシンによる第２層目の配線を形成する。半導体基板１の主面上にキャップ絶縁膜２８、層間絶縁膜２９及び配線形成用のストッパ絶縁膜３０を順次形成する。キャップ絶縁膜２８は、例えばＣＶＤ法により形成される窒化シリコン膜であり、第１層目の配線Ｍ１を構成する銅の拡散を防止する保護膜としての機能を有している。層間絶縁膜２９は、例えばＣＶＤ法により形成されるＴＥＯＳ膜とすることができる。ストッパ絶縁膜３０は、例えばＣＶＤ法により形成される窒化シリコン膜とすることができる。
【００６７】
次に、孔形成用のレジストパターンをマスクとしたドライエッチングによりストッパ絶縁膜３０を加工した後、ストッパ絶縁膜３０上に配線形成用の絶縁膜３１を形成する。絶縁膜３１は、例えばＴＥＯＳ膜とすることができる。
【００６８】
次に、配線溝形成用のレジストパターンをマスクとしたドライエッチングにより絶縁膜３１を加工する。続いて、ストッパ絶縁膜３０及び配線溝形成用のレジストパターンをマスクとしたドライエッチングにより層間絶縁膜２９を加工する。この際、キャップ絶縁膜２８がエッチングストッパとして機能する。続いて、露出したキャップ絶縁膜２８をドライエッチングにより除去することにより、キャップ絶縁膜２８及び層間絶縁膜２９に接続孔３２が形成され、ストッパ絶縁膜３０及び絶縁膜３１に配線溝３３が形成される。
【００６９】
次に、接続孔３２及び配線溝３３の内部に第２層目の配線を形成する。第２層目の配線は、バリアメタル膜及び主導電材料である銅膜からなり、この配線と下層配線である第１層目の配線Ｍ１とを接続する部材は第２層目の配線と一体に形成される。接続孔３２及び配線溝３３の内部を含む半導体基板１の主面上にバリアメタル膜３４を形成する。バリアメタル膜３４は、例えば窒化チタン膜、窒化タンタル膜、窒化タンタル膜上にタンタル膜を積み重ねた積層膜、または窒化タンタル膜上にルテニウム膜を積み重ねた積層膜である。続いて、ＣＶＤ法またはスパッタリング法により、バリアメタル膜３４上に銅のシード膜を形成し、さらに電解めっき法を用いてシード膜上に銅めっき膜を形成する。銅めっきは一度の処理で行うことができるが、二度以上のめっき処理を含んでも同様に形成することができる。銅めっき膜により、配線溝３３の内部を埋め込む。続いて、アニールにより銅めっき膜を再結晶させ、配線溝３３以外の領域の銅めっき膜、シード膜及びバリアメタル膜３４をＣＭＰにより除去して、銅膜を主導電材料とする第２層目の配線Ｍ２を形成する。
【００７０】
その後、第２層目の配線Ｍ２と同様な方法により、さらに上層の第３層目の配線Ｍ３、第４層目の配線Ｍ４、第５層目の配線Ｍ５、第６層目の配線Ｍ６を順に形成する。第６層目の配線Ｍ６上に窒化シリコン膜３５を形成し、窒化シリコン膜３５上に酸化シリコン膜３６を形成する。窒化シリコン膜３５及び酸化シリコン膜３６は、外部からの水分や不純物の侵入防止を行うパッシベーション膜として機能する。
【００７１】
次に、窒化シリコン膜３５及び酸化シリコン膜３６のレジストパターンをマスクとしたエッチングにより加工して、第６層目の配線Ｍ６上の一部を露出させる。続いて、露出した第６層目の配線Ｍ６上に金属及びニッケル膜等の積層膜からなるバンプ下地電極３７を形成し、バンプ下地電極３７上に金または半田等からなるバンプ電極３８を形成することにより、本実施例のＣＭＯＳデバイスが完成する。このバンプ電極３８は外部接続用電極となる。この後、半導体基板（半導体ウェハ）は、半導体チップ個々に切断され、パッケージ基板等に実装されて完成する。
【００７２】
本実施例の効果を確認するため、図１８のＣＭＯＳデバイスを用いて、Ｃｕ配線のバリアメタル膜（＝バリア膜）は、窒化タンタル膜上にタンタル膜を積み重ねた積層膜（Ｔａ／ＴａＮ）、シード膜は、Ｃｕ−Ａｌシード膜と純Ｃｕシード膜の２条件、銅めっき膜形成後のアニール温度は、２７５℃と４００℃の２条件、計４条件のサンプル（１ａ，１ｂ，１ｃ，１ｄ）を作製した。
【００７３】
サンプル１ａは、シード膜がＣｕ−Ａｌシード膜、銅めっき膜アニール温度が２７５℃、サンプル１ｂは、シード膜がＣｕ−Ａｌシード膜、銅めっき膜アニール温度が４００℃、サンプル１ｃは、シード膜が純Ｃｕシード膜、銅めっき膜アニール温度が２７５℃、サンプル１ｄは、シード膜が純Ｃｕシード膜、銅めっき膜アニール温度が４００℃として、図１８に示す第１層目の配線Ｍ１から上層の第２層目の配線Ｍ２、第３層目の配線Ｍ３、第４層目の配線Ｍ４、第５層目の配線Ｍ５、第６層目の配線Ｍ６を形成する際、前述の同一条件で処理を行い、デバイスを完成させた。なおサンプル１ａは、本発明のＣｕ配線のＣＳＬ粒界頻度６０％以上を達成できる条件である。サンプル１ａ，１ｂ，１ｃ，１ｄの検査を行い、歩留まりを確認した結果、サンプル１ａは７２％、サンプル１ｂは６５％、サンプル１ｃは６７％、サンプル１ｄは６３％となった。今回の実験より、本発明のＣｕ配線のＣＳＬ粒界頻度６０％以上を達成できる条件のサンプル１ａの歩留まり向上を確認した。歩留まり向上の理由は、前述したようにＣｕボイド原因の配線非導通の低減と思われる。
【００７４】
＜実施例２＞
実施例２においては、前記実施例１で述べた半導体装置（ＣＭＯＳデバイス）において、ノード幅４５ｎｍのＬＳＩを作製した。また、本実施例のサンプル２ａ，２ｂ，２ｃ，２ｄの作製プロセス及び条件も、前記実施例１のサンプル１ａ，１ｂ，１ｃ，１ｄと同じである。
【００７５】
本実施例においても、サンプル２ａは、本発明のＣｕ配線のＣＳＬ粒界頻度６０％以上を達成できる条件である。サンプル２ａ，２ｂ，２ｃ，２ｄの検査を行い、歩留まりを確認した結果、サンプル２ａは５９％、サンプル２ｂは５２％、サンプル２ｃは５４％、サンプル２ｄは５０％となった。今回の実験より、本発明のＣｕ配線のＣＳＬ粒界頻度６０％以上を達成できる条件のサンプル２ａの歩留まり向上を確認した。歩留まり向上の理由は、前述したようにＣｕボイド原因の配線非導通の低減と思われる。
【００７６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７７】
例えば、前記実施の形態及び実施例においては、半導体装置（ＣＭＯＳデバイス）を例に説明したが、本発明はこれに限定されるものではなく、半導体基板上に設けられた絶縁膜との間にバリア膜と該バリア膜上のシード膜からなる複合膜を介して、該絶縁膜中において少なくとも１層以上に設けられたＣｕ配線を有する他のデバイスにも広く適用することができる。
【００７８】
さらに、本発明は、半導体装置に限らず、Ｃｕを主成分とする金属膜の検査装置などにも適用可能である。この場合にも、Ｃｕを主成分とする金属膜の粒界性格を調べるために、後方散乱電子回折像法、加速電圧５ｋＶ以下の走査型電子顕微鏡、走査型イオン顕微鏡、透過型電子顕微鏡、原子間力顕微鏡などを用いることができる。
【産業上の利用可能性】
【００７９】
本発明の半導体装置およびその検査技術は、半導体基板上に設けられた絶縁膜との間にバリア膜と該バリア膜上のシード膜からなる複合膜を介して、該絶縁膜中において少なくとも１層以上に設けられたＣｕ配線を有する半導体装置に好適であり、さらに半導体装置から成る電子部品を構成部品として、携帯電話及び携帯電子機器、自動車用機器及び自動車などに利用可能である。
【図面の簡単な説明】
【００８０】
【図１】本発明の一実施の形態において、半導体ウェハ上に形成したＣｕ配線の光学式外観検査結果の一例を示す図である。
【図２】本発明の一実施の形態において、半導体ウェハ上に形成したＣｕ配線のＳＥＭレビュー結果の一例を示す図である。
【図３】本発明の一実施の形態において、半導体ウェハ上に形成したＣｕ配線の一部断線を示すＳＥＭレビュー結果の一例を示す図である。
【図４】本発明の一実施の形態において、半導体ウェハ上に形成したＣｕ配線内に形成したボイド像のＳＴＥＭ観察結果（ＣＭＰ処理前）を示す図である。
【図５】本発明の一実施の形態において、半導体ウェハ上に形成した高濃度の不純物を含むＣｕ配線の断面（オーバーレイ部含む）のＴＥＭ観察結果を示す図である。
【図６】本発明の一実施の形態において、（ａ），（ｂ），（ｃ）は電気めっきＣｕ配線の表面欠陥生成機構を説明する配線断面を示す図である。
【図７】本発明の一実施の形態において、電気めっきＣｕ配線の表面ボイドをＣＭＰ処理前に表面Ａｒイオンミリングした後にＳＥＭ観察した結果を示す図である。
【図８】本発明の一実施の形態において、（ａ），（ｂ），（ｃ）は電気めっきＣｕ配線内マイクロボイド形成挙動の温度変化のＴＥＭ観察を示す図である。
【図９】本発明の一実施の形態において、電気めっきＣｕ配線内マイクロボイド形成挙動のアニール温度依存を示す図である。
【図１０】本発明の一実施の形態において、Ｃｕ配線の表面ボイド密度とＣＳＬ粒界頻度の関係を示す図である。
【図１１】本発明の一実施の形態において、Ｃｕ配線のＣＳＬ粒界頻度とΣ３粒界頻度の相関関係を示す図である。
【図１２】本発明の一実施の形態において、半導体ウェハ上に形成した低濃度の不純物を含むＣｕ配線の断面（オーバーレイ部含む）のＴＥＭ観察結果を示す図である。
【図１３】本発明の一実施の形態において、バリア膜、シード膜、Ｃｕめっき膜の結晶性のＸ線回折法による同定結果を示す図である。
【図１４】本発明の一実施の形態において、Ａｒミリング後表面欠陥密度とウェハの光学式外観検査による表面欠陥密度の相関関係を示す図である。
【図１５】本発明の一実施の形態において、（ａ），（ｂ）は半導体ウェハ上に形成したＣｕ配線の光学式外観検査による従来品と本発明品の比較を示す図である。
【図１６】本発明の一実施の形態において、（ａ），（ｂ）は加速電圧５ｋＶ以下で観察したＣｕ配線表面部のＳＥＭ像とＥＢＳＰ測定結果の比較を示す図である。
【図１７】本発明の一実施の形態において、（ａ），（ｂ）は加速電圧５ｋＶ以下のＳＥＭ像から同定したＣｕ配線表面部粒界性格とＥＢＳＰ測定から同定した同一視野のＣｕ配線表面部粒界性格の比較を示す図である。
【図１８】本発明の一実施の形態において、実施例の半導体装置の断面を示す図である。
【図１９】本発明の一実施の形態において、ＣＳＬ粒界頻度の測定に供したサンプルの作製条件を示す図である。
【符号の説明】
【００８１】
Ｍ１…第１層目の配線、Ｍ２…第２層目の配線、Ｍ３…第３層目の配線、Ｍ４…第４層目の配線、Ｍ５…第５層目の配線、Ｍ６…第６層目の配線、
１…半導体基板、４…素子分離域、６…ｐ型ウェル、８…ｎ型ウェル、９…ゲート絶縁膜、１０ｎ，１０ｐ…ゲート電極、１１…ソース・ドレイン拡張領域、１２…ソース・ドレイン拡張領域、１３…酸化シリコン膜、１５…サイドウォール、１６…ソース・ドレイン拡張領域、１７…ソース・ドレイン拡張領域、１８…ニッケルシリサイド層、１９ａ…第１絶縁膜、１９ｂ…第２絶縁膜、２０…接続孔、２１…バリアメタル膜、２２…タングステン膜、２４…ストッパ絶縁膜、２５…絶縁膜、２６…配線溝、２７…バリアメタル膜、２８…キャップ絶縁膜、２９…層間絶縁膜、３０…ストッパ絶縁膜、３１…絶縁膜、３２…接続孔、３３…配線溝、３４…バリアメタル膜、３５…窒化シリコン膜、３６…酸化シリコン膜、３７…バンプ下地電極、３８…バンプ電極、
１０１…ウェハ、１０２…表面欠陥、
２０１…Ｃｕ配線、２０２…絶縁膜、２０３…表面欠陥、
３０１…Ｃｕ配線、３０２…致命欠陥、
４０１…絶縁膜、４０２…Ｃｕ膜、４０３…ボイド、
５０１…Ｃｕめっき膜、５０２…Ｃｕめっき膜表面、５０３…マイクロボイド、５０４…粒界、
６０１…Ｃｕめっき膜、６０２…粒界、６０３…原子空孔、６０４…マイクロボイド、６０５…表面欠陥、６０６…表面欠陥、
７０１…Ｃｕ配線表面、７０２…粒界、７０３…ボイド、
１２０１…表面位置、１２０２…粒界、１２０３…マイクロボイド、
１５０１…表面欠陥。
【図６】
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【図９】
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【図１０】
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【図１１】
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【図１３】
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【図１４】
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【図１９】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図１２】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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