(57)【特許請求の範囲】
【請求項１】
被写体からの光を電荷に変換して蓄積する光電変換領域、前記光電変換領域に蓄積された電荷を転送する電荷転送手段、及び前記電荷転送手段により転送された電荷による電位変化をしきい値の変化として信号を出力する信号出力用トランジスタを含む画素が複数２次元配列された画素敷き詰め領域と、
各画素の前記光電変換領域に前記被写体からの光を同時に露光し、露光期間に前記光電変換領域に蓄積した電荷を、同じ画素の前記電荷転送手段を介して前記信号出力用トランジスタへ全画素一斉に転送した後、各画素の前記信号出力用トランジスタから前記信号を順次出力するための制御信号を発生する制御信号発生回路と、
各画素の前記信号出力用トランジスタから順次出力された信号に対して所定の信号処理を行う光信号処理回路と、
を備え、
前記光電変換領域は、第１導電型の基板上の前記画素敷き詰め領域に設けられた第２導電型の第１のウェル内に形成されており、
前記信号出力用トランジスタは、
前記第１のウェル上に形成されたリング状ゲート電極と、
前記第１のウェルにおいて前記光電変換領域とは異なる領域上のリング状ゲート電極の中央開口部に対応する前記第１のウェル内の領域に形成された第２導電型のソース領域と、
前記ソース領域の周囲に前記リング状ゲート電極の外周に達しないように、かつ、前記ソース領域及び前記第１のウェルにそれぞれ接触するように前記第１のウェル内に形成され、前記光電変換領域から転送された電荷を蓄積する第１導電型のソース近傍領域と、
を備え、
前記制御信号発生回路の少なくとも一部の回路部分を構成するＣＭＯＳトランジスタと、前記光信号処理回路の少なくとも一部の回路部分を構成するＣＭＯＳトランジスタとは、前記基板上にそれぞれ設けられた、前記第１のウェルとは異なる領域の第２導電型のウェル内に、電気的に互いに分離して形成されており、
同じ画素の前記ソース電極をフローティング状態にし、かつ、前記信号出力用トランジスタをオン状態にすることで、前記ソース電極に前記信号出力用トランジスタのドレイン電流が供給されて前記ソース電極の電位が上昇することにより、画素の前記信号出力用トランジスタから前記信号が出力された後の各画素の前記ソース近傍領域に残留する残留電荷を、前記第１のウェルを介して前記基板に排出し、
前記光電変換領域における電荷の蓄積は次の電荷の転送が開始されるまで前記信号の出力期間中も継続して行われることを特徴とする固体撮像装置。
【請求項２】
前記電荷転送手段は、前記第１のウェル上における前記光電変換領域と前記リング状ゲート電極との間の領域に形成された転送ゲート電極を備え、
前記リング状ゲート電極及び前記転送ゲート電極の直下の領域であって、かつ、前記光電変換領域と前記ソース近傍領域との間の領域には、前記第１のウェルのみが存在していることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記制御信号発生回路の少なくとも一部の回路部分を構成するＣＭＯＳトランジスタであるｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのうち、一方のトランジスタは、前記基板上に設けられた、前記第１のウェルとは異なる領域の第２導電型の第２のウェル内に形成され、他方のトランジスタは、前記基板上に設けられた、前記第１のウェル及び前記第２のウェルとは異なる領域の第２導電型の第３のウェル内にさらに形成された、第１導電型の第４のウェル内に形成されており、
前記光信号処理回路の少なくとも一部の回路部分を構成するＣＭＯＳトランジスタであるｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのうち、一方のトランジスタは、前記基板上に設けられた、前記第１、第２、第３のウェルとは異なる領域の第２導電型の第５のウェル内に形成され、他方のトランジスタは、前記基板上に設けられた、前記第１、第２、第３、第５のウェルとは異なる領域の第２導電型の第６のウェル内にさらに形成された、第１導電型の第７のウェル内に形成されていることを特徴とする請求項１又は２記載の固体撮像装置。
【請求項４】
前記制御信号発生回路の少なくとも一部の回路部分を構成するＣＭＯＳトランジスタであるｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのうち、一方のトランジスタは、前記基板上に設けられた、前記第１のウェルとは異なる領域の第２導電型の第２のウェル内に形成され、他方のトランジスタは、前記第２のウェル内にさらに形成された第１導電型の第３のウェル内に形成されており、
前記光信号処理回路の少なくとも一部の回路部分を構成するＣＭＯＳトランジスタであるｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのうち、一方のトランジスタは、前記基板上に設けられた、前記第１及び第２のウェルとはそれぞれ異なる領域の第２導電型の第４のウェル内に形成され、他方のトランジスタは、前記第４のウェル内にさらに形成された第１導電型の第５のウェル内に形成されていることを特徴とする請求項１又は２記載の固体撮像装置。
【請求項５】
前記制御信号発生回路に画素駆動のための画素制御電圧を供給する画素制御電圧発生回路と、
前記光信号処理回路から出力されたアナログ撮像信号に対して所定のアナログ信号処理を行ってアナログ画像信号を生成するアナログ信号処理回路と、
前記アナログ信号処理回路で生成されたアナログ画像信号をデジタル画像信号に変換するＡＤコンバータと、
前記デジタル画像信号に対してノイズキャンセル処理及びデータ圧縮を含む所定のデジタル信号処理を行って外部へ出力するデジタル画像信号処理回路と、
前記制御信号発生回路、前記光信号処理回路、前記画素制御電圧発生回路、前記アナログ信号処理回路、前記ＡＤコンバータ、及び、前記デジタル画像信号処理回路をそれぞれ制御するコントロール回路と、のうち、少なくとも一つの回路が、前記画素敷き詰め領域、前記制御信号発生回路、及び前記光信号処理回路と共に前記基板上に形成されており、
同一の前記基板上に形成された各回路のアナログ信号を取り扱うアナログ回路部分の少なくとも一部の回路部分を構成する第１のＣＭＯＳトランジスタと、同一の前記基板上に形成された前記各回路のデジタル信号を取り扱うデジタル回路部分の少なくとも一部の回路部分を構成する第２のＣＭＯＳトランジスタとは、それぞれ前記基板上に設けられた、前記第１のウェルとは異なる領域の第２導電型のウェル内に、電気的に互いに分離して形成されていることを特徴とする請求項１又は２記載の固体撮像装置。
【請求項６】
前記第１のＣＭＯＳトランジスタが形成されている第２導電型の第２のウェル、前記第２のＣＭＯＳトランジスタが形成されている第２導電型の第３のウェル、及び、第２導電型の前記第１のウェルのうち、少なくとも一つのウェルの不純物濃度が、他のウェルの不純物濃度とは異なることを特徴とする請求項５記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に係り、特にフォトダイオードで光電変換して得られた電荷を出力する信号出力用トランジスタが、リング状ゲート電極を有する構造の固体撮像装置に関する。
【背景技術】
【０００２】
撮像装置に使用される固体撮像素子としては、ＣＣＤ（Charge Coupled Device:電荷結合素子）型固体撮像素子（以下、単にＣＣＤという）やＣＭＯＳ（Complementary Metal-Oxide Semiconductor）型固体撮像素子（以下、ＣＭＯＳセンサという）が知られている。このうち、ＣＣＤは消費電力の問題から近年の急速な多画素化と高速読出し化の要求に応えるのが困難になってきている。
【０００３】
一方、ＣＭＯＳセンサは、ＣＣＤに比べて低電圧駆動が可能であり、多画素化と高速読み出し化の要求に対応することが容易であり、また、製造工程においてＣＭＯＳプロセスを使用でき、同一チップ内に撮像素子部の制御回路や撮像部より読み出した光信号の処理回路などの周辺回路を混載することが可能であり、低消費電力で、小型化にも有利である。このことからＣＭＯＳセンサは、ディジタルカメラやビデオカメラ用として、注目されている。
【０００４】
ＣＭＯＳセンサについて更に詳しく説明すると、これは従来から知られているローリングシャッタ型ＣＭＯＳセンサである（例えば、特許文献１参照）。図９は上記の従来のＣＭＯＳセンサの一例の等価回路図を示す。同図に示すＣＭＯＳセンサは、簡単のため、単位画素１が横方向２画素、縦方向２画素の２×２画素の配置とされている。単位画素１は、被写体像を光電変換するフォトダイオード（ＰＤ）２と、信号電荷の増幅用ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴ）３と、電荷転送用ＭＯＳＦＥＴ４と、リセット用ＭＯＳＦＥＴ５と、選択用ＭＯＳＦＥＴ７とよりなり、電源ライン６がＭＯＳＦＥＴ３、５のドレインに接続され、増幅用ＭＯＳＦＥＴ３のソースが選択用ＭＯＳＦＥＴ７のドレインに接続されている。
【０００５】
増幅用ＭＯＳＦＥＴ３のゲート電極はフローティングディフュージョン（ＦＤ）になっており、フォトダイオード２の電荷が電荷転送用ＭＯＳＦＥＴ４のドレイン−ソースを介して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）に転送される。また、増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）の電位は、リセット用ＭＯＳＦＥＴ５によりリセットされる。
【０００６】
選択用ＭＯＳＦＥＴ７がオン状態になると、増幅用ＭＯＳＦＥＴ３のソースを選択用ＭＯＳＦＥＴ７のドレイン・ソースを通して画素出力ライン８に導通させる。画素出力ライン８は定電流供給用ＭＯＳＦＥＴ９のドレインに接続されている。定電流供給用ＭＯＳＦＥＴ９は、増幅用ＭＯＳＦＥＴ３のソースフォロア回路の負荷として作用する。定電流供給用ＭＯＳＦＥＴ９は、ゲート電位供給ライン１３のゲート電位により制御される。
【０００７】
また、リセット用制御ライン１０、電荷転送用制御ライン１１、画素選択用制御ライン１２は、それぞれリセット用ＭＯＳＦＥＴ５、電荷転送用ＭＯＳＦＥＴ４、選択用ＭＯＳＦＥＴ７の各ゲート電極に接続されており、その電位はそれぞれパルス供給端子１５、１４、１６から、ＭＯＳＦＥＴ１９、２０、２１のドレイン・ソースをそれぞれ通して供給される。
【０００８】
垂直シフトレジスタ１７は、行順次走査のために２×２画素の行を選択する回路で、その垂直シフトレジスタ出力線１８−１、１８−２が、各行のＭＯＳＦＥＴ１９、２０、２１のゲート電極に接続されており、パルス供給端子１５、１４、１６の端子に供給されたパルスがどの行の画素を制御するかを決定する。
【０００９】
また、読み出しブロック２２は、リセット信号出力を保持する容量２３、光信号出力を保持する容量２４、どちらの容量に保持するかを選択するスイッチ用ＭＯＳＦＥＴ２５及び２６、水平出力線２７、２８に接続されたスイッチ用ＭＯＳＦＥＴ２９、３０からなる。スイッチ用ＭＯＳＦＥＴ２５、２６は端子３７、３８からそのゲート電極に供給されるパルスによりスイッチング制御される。
【００１０】
水平シフトレジスタ３４は、２×２画素のうち、どの列の画素の保持信号を水平出力線２７、２８に出力するかをスイッチ用ＭＯＳＦＥＴ２９、３０のゲートに接続された水平シフトレジスタ出力線３５−１、３５−２への出力電位で決定する。また、水平出力線２７、２８をリセットするための電位を端子３３から供給し、リセットのタイミングは端子３６から供給するパルスでスイッチ用ＭＯＳＦＥＴ３１、３２をスイッチング制御して行う。水平出力線２７、２８は差動アンプ３９の入力端子に接続されている。差動アンプ３９はリセット信号出力と光信号出力の差をとり、その差信号をアンプ出力端子４０からセンサ外に出力する。
【００１１】
次に、図９に示す従来のＣＭＯＳセンサの動作について図１０のタイミングチャートを併せ参照して説明する。なお、図９中のＭＯＳＦＥＴはすべてＮ型とし、よって、ＭＯＳＦＥＴはそのゲート電位がハイレベル（Ｈｉｇｈ）でオン、ローレベル（Ｌｏｗ）でオフとなる。
【００１２】
まず、垂直シフトレジスタ出力線１８−１の電位が図１０（Ｄ）に示すように時刻ｔ１でＨｉｇｈとなり、これにより１行目の画素１が選択される。続いて、パルス供給端子１６の入力パルスが図１０（Ｃ）に示すように時刻ｔ２でＨｉｇｈになり、これにより１行目の画素１の選択用ＭＯＳＦＥＴ７がオン状態になるため、１行目の画素１の増幅用ＭＯＳＦＥＴ３のソースが選択用ＭＯＳＦＥＴ７のドレイン・ソースと画素出力ライン８を通して定電流供給用ＭＯＳＦＥＴ９につながり、ソースフォロア回路を形成する。
【００１３】
この状態で、最初にパルス供給端子１５に図１０（Ｂ）に示すように一定時間Ｈｉｇｈのパルスが供給され、１行目の画素１のリセット用ＭＯＳＦＥＴ５のドレイン・ソースを通して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）がリセットされる。その後の時刻ｔ３で、パルス供給端子３７の入力パルスが図１０（Ｉ）に示すようにＨｉｇｈになり、スイッチ用ＭＯＳＦＥＴ２５をオン状態とし、容量２３に１行目の画素１のソースフォロワ回路から出力されたリセット信号出力が保持される。
【００１４】
次に、パルス供給端子１４に時刻ｔ４で図１０（Ａ）に示すようにＨｉｇｈパルスが印加されると、１行目の画素１内の電荷転送用ＭＯＳＦＥＴ４がオンし、１行目の画素１内のフォトダイオード２に蓄積されている電荷が電荷転送用ＭＯＳＦＥＴ４のドレイン・ソースを介して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）に転送される。その後の時刻ｔ５で、パルス供給端子３８に図１０（Ｊ）に示すようにＨｉｇｈパルスが印加されると、容量２４に１行目の画素１のソースフォロワ回路から出力された光信号出力が保持される。続いて、パルス供給端子１６の入力パルスが図１０（Ｃ）に示すように、時刻ｔ６でＬｏｗになるため、１行目の画素１内の選択用ＭＯＳＦＥＴ７がオフになり、１行目の画素１からの出力はなくなる。
【００１５】
端子３６の入力信号はこの間図１０（Ｈ）に示すようにＨｉｇｈであり、水平出力ライン２７、２８はリセット状態になっている。しかし、上記の時刻ｔ６で端子３６の入力信号が図１０（Ｈ）に示すようにＬｏｗになり、この状態で水平シフトレジスタ出力線３５−１に図１０（Ｆ）に示すＨｉｇｈパルスを印加すると、１列目のスイッチ用ＭＯＳＦＥＴ２９、３０がそれぞれオンとされるため、１列目の容量２３、２４の各信号が１列目のスイッチ用ＭＯＳＦＥＴ２９、３０を通して水平出力ライン２７、２８にそれぞれ出力されて差動アンプ３９に供給される。差動アンプ３９は１列目の容量２３、２４の各信号、すなわち、リセット信号出力と光信号出力との差をとり、増幅用ＭＯＳＦＥＴ３のしきい値ばらつきに起因したノイズを除去した光信号を出力端子４０より出力する。
【００１６】
次に、端子３６に図１０（Ｈ）に示す時刻ｔ７でＨｉｇｈパルスを印加すると、水平出力ライン２７、２８が再びリセットされ、その後水平シフトレジスタ出力線３５−２に、図１０（Ｇ）に示すように時刻ｔ８でＨｉｇｈパルスが印加され、２列目のスイッチ用ＭＯＳＦＥＴ２９、３０がそれぞれオンとされるため、２列目の容量２３、２４の各信号が２列目のスイッチ用ＭＯＳＦＥＴ２９、３０を通して水平出力ライン２７、２８にそれぞれ出力されて差動アンプ３９に供給され、２列目の信号が１列目と同様に差動アンプ３９から出力端子４０に出力される。
【００１７】
その後、図１０（Ｄ）に示す時刻ｔ９で垂直シフトレジスタ出力線１８−１の電位がＬｏｗとなり、１行目の処理が終わる。次に時刻ｔ１０で図１０（Ｅ）に示すように、垂直シフトレジスタ出力線１８−２の電位がＨｉｇｈになり、以下１行目と同様な処理が行われ、全画素の読み出しが終了する。
【００１８】
従って、このＣＭＯＳセンサの場合、１行目と２行目のフォトダイオード２で光電変換しているタイミングが異なる。このような撮像方式をローリングシャッタ、あるいはフォーカルプレーンと呼ぶ。
【００１９】
図１１は図９に示す従来のＣＭＯＳセンサの一例の上面図を示す。図１１において、複数の単位画素が２次元マトリクス状に配列された画素部１０１の左右どちらかに垂直信号の制御をする垂直制御信号発生回路１０２が配置され、画素部１０１の上下どちらかに水平信号の制御をする水平制御信号発生回路１０３と、画素部１０１からの光信号を処理する光信号処理回路１０４とが配置されている。これらの周辺回路はＣＭＯＳＦＥＴ（電界効果トランジスタ）で構成されている。
【００２０】
図１２はこの周辺回路のｐチャネル、及びｎチャネルＭＯＳＦＥＴの構造を示す。この図は図１１の垂直制御信号発生回路１０２及び水平制御信号発生回路１０３に相当する制御信号発生回路部分１２０と、図１１の光信号処理回路１０４に相当する光信号処理回路部分１２１の、それぞれｐチャネル、ｎチャネルＭＯＳＦＥＴの断面図である。図１２に示すように、制御信号発生回路部分１２０では、ｐ型の半導体基板１１１上のｎ型ウェル領域１１６に制御信号発生回路のｐチャネルＭＯＳＦＥＴ１１２が形成され、ｐ型ウェル領域１１７にｎチャネルＭＯＳＦＥＴ１１３が形成されている。
【００２１】
一方、光信号処理回路部分１２１でも、同様にｎ型ウェル領域１１８に光信号処理回路のｐチャネルＭＯＳＦＥＴ１１４が形成され、ｐ型ウェル領域１１９の中に信号処理回路のｎチャネルＭＯＳＦＥＴ１１５が形成されている。そのため、制御信号処理回路のｎチャネルＭＯＳＦＥＴ１１３と光信号処理回路のｎチャネルＭＯＳＦＥＴ１１５のｐ型ウェル領域１１７、１１９同士はｐ型の半導体基板１１１を介して電気的につながっている。
【００２２】
【特許文献１】特開２００３−１７６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
従来の固体撮像素子である上記のＣＭＯＳセンサは、図９に示したように、一つの画素１に、フォトダイオード２からの光信号を読み出し、リセットノイズを低減するために４個のＭＯＳＦＥＴ３、４、５、７が必要である。また、このＣＭＯＳセンサは図１０と共に説明したように、電子シャッタがローリングシャッタ方式であり、動きのある被写体では画像が歪んでしまう欠点がある。この欠点をなくすためには一つの画素にさらに１〜２個のＭＯＳＦＥＴが必要となる。このように、ＣＣＤで持っている機能や低ノイズを実現するために、従来のＣＭＯＳセンサは多くのＭＯＳＦＥＴを必要とし、画素面積を小さくすることができない。
【００２４】
一方、撮像素子は高感度、高Ｓ／Ｎを必要とされる。そのため、図１１の画素部１０１及び光信号処理回路１０４は低ノイズが要求される。しかし、画素部１０１を駆動し光信号を取り出す垂直制御信号発生回路１０２及び水平制御信号発生回路１０３はデジタル信号を扱い、また、多くの画素を同時に駆動するため、大きな電流が流れ大きなノイズが発生する。
【００２５】
図１１の従来のＣＭＯＳセンサにおいて、垂直制御信号発生回路１０２及び水平制御信号発生回路１０３と光信号処理回路１０４とでは離れた領域に形成されているが、図１２の従来のＣＭＯＳ型ＦＥＴの制御信号発生回路と光信号処理回路を構成しているＣＭＯＳＦＥＴの説明で分かる通り、制御信号発生回路部分１２０のｎチャネルＭＯＳＦＥＴ１１３のｐ型ウェル領域１１７と、光信号処理回路部分１２１のｎチャネルＭＯＳＦＥＴ１１５のｐ型ウェル領域１１９とは、それぞれｐ型の半導体基板１１１上に形成されており、電気的につながっている。
【００２６】
そのため、制御信号発生回路部分１２０より発生したノイズがｎチャネルＭＯＳＦＥＴ１１３のｐ型ウェル領域１１７を伝わり、更に光信号処理回路部分１２１のｎチャネルＭＯＳＦＥＴ１１５へ伝わってしまい、制御信号発生回路で発生したノイズが光信号処理回路１０４に伝達され、出力信号のＳ／Ｎを劣化させている。また、小型化のため、単位画素のサイズは小さくされることにより、光信号レベルも更に小さくなり、垂直制御信号発生回路１０２，水平制御信号発生回路１０３からのノイズの影響がより大きくなっている。
【００２７】
本発明は以上の点に鑑みてなされたものであり、小型で撮像画像に歪みがなく、しかも撮像信号のＳ／Ｎを向上し得る固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００２８】
上記目的を達成するために、第１の発明は被写体からの光を電荷に変換して蓄積する光電変換領域、光電変換領域に蓄積された電荷を転送する電荷転送手段、及び電荷転送手段により転送された電荷による電位変化をしきい値の変化として信号を出力する信号出力用トランジスタを含む画素が複数２次元配列された画素敷き詰め領域と、各画素の光電変換領域に被写体からの光を同時に露光し、露光期間に光電変換領域に蓄積した電荷を、同じ画素の電荷転送手段を介して信号出力用トランジスタへ全画素一斉に転送した後、各画素の信号出力用トランジスタから信号を順次出力するための制御信号を発生する制御信号発生回路と、各画素の信号出力用トランジスタから順次出力された信号に対して所定の信号処理を行う光信号処理回路と、を備え、光電変換領域は、第１導電型の基板上の画素敷き詰め領域に設けられた第２導電型の第１のウェル内に形成されており、信号出力用トランジスタは、第１のウェル上に形成されたリング状ゲート電極と、第１のウェルにおいて光電変換領域とは異なる領域上のリング状ゲート電極の中央開口部に対応する第１のウェル内の領域に形成された第２導電型のソース領域と、ソース領域の周囲にリング状ゲート電極の外周に達しないように、かつ、ソース領域及び第１のウェルにそれぞれ接触するように第１のウェル内に形成され、光電変換領域から転送された電荷を蓄積する第１導電型のソース近傍領域と、を備え、制御信号発生回路の少なくとも一部の回路部分を構成するＣＭＯＳトランジスタと、光信号処理回路の少なくとも一部の回路部分を構成するＣＭＯＳトランジスタとは、基板上にそれぞれ設けられた、第１のウェルとは異なる領域の第２導電型のウェル内に、電気的に互いに分離して形成されており、同じ画素のソース電極をフローティング状態にし、かつ、信号出力用トランジスタをオン状態にすることで、ソース電極に信号出力用トランジスタのドレイン電流が供給されてソース電極の電位が上昇することにより、各画素の信号出力用トランジスタから信号が出力された後の各画素のソース近傍領域に残留する残留電荷を、第１のウェルを介して基板に排出し、光電変換領域における電荷の蓄積は次の電荷の転送が開始されるまで信号の出力期間中も継続して行われることを特徴とする。
【００２９】
この発明では、複数の全画素の光電変換領域に被写体からの光を同時に露光し、露光期間に光電変換領域に蓄積した電荷を、電荷転送手段を介して信号出力用トランジスタへ全画素一斉に転送した後、各画素の信号出力用トランジスタから撮像信号を順次出力するようにしているため、画素内に信号用出力トランジスタと電荷転送手段を構成するトランジスタの２つだけを用いて一括シャッタ（グローバルシャッタ）が可能となる。また、本発明では、リング状ゲート電極を持つ信号出力用トランジスタの電荷蓄積領域に蓄積された電荷は、リセット時にすべて基板へ排出されるためにリセットノイズの発生を抑えることができる。
【００３０】
また、上記の目的を達成するため、第２の発明は、第１の発明における電荷転送手段が、第１のウェル上における光電変換領域とリング状ゲート電極との間の領域に形成された転送ゲート電極を備え、リング状ゲート電極及び転送ゲート電極の直下の領域であって、かつ、光電変換領域とソース近傍領域との間の領域には、第１のウェルのみが存在していることを特徴とする。
【００３１】
また、上記の目的を達成するため、本発明は、上記の制御信号発生回路の少なくとも一部の回路部分を構成するＣＭＯＳトランジスタであるｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのうち、一方のトランジスタは、基板上に設けられた、第１のウェルとは異なる領域の第２導電型の第２のウェル内に形成され、他方のトランジスタは、基板上に設けられた、第１のウェル及び第２のウェルとは異なる領域の第２導電型の第３のウェル内にさらに形成された、第１導電型の第４のウェル内に形成されており、光信号処理回路の少なくとも一部の回路部分を構成するＣＭＯＳトランジスタであるｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのうち、一方のトランジスタは、基板上に設けられた、第１、第２、第３のウェルとは異なる領域の第２導電型の第５のウェル内に形成され、他方のトランジスタは、基板上に設けられた、第１、第２、第３、第５のウェルとは異なる領域の第２導電型の第６のウェル内にさらに形成された、第１導電型の第７のウェル内に形成されていることを特徴とする。
【００３２】
また、上記の目的を達成するため、本発明は、制御信号発生回路の少なくとも一部の回路部分を構成するＣＭＯＳトランジスタを構成するｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのうち、一方のトランジスタは、基板上に設けられた、第１のウェルとは異なる領域の第２導電型の第２のウェル内に形成され、他方のトランジスタは、第２のウェル内にさらに形成された第１導電型の第３のウェル内に形成されており、光信号処理回路の少なくとも一部の回路部分を構成するＣＭＯＳトランジスタであるｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのうち、一方のトランジスタは、基板上に設けられた、第１及び第２のウェルとはそれぞれ異なる領域の第２導電型の第４のウェル内に形成され、他方のトランジスタは、第４のウェル内にさらに形成された第１導電型の第５のウェル内に形成されていることを特徴とする。
【００３４】
また、上記の目的を達成するため、第５の発明は、制御信号発生回路に画素駆動のための画素制御電圧を供給する画素制御電圧発生回路と、光信号処理回路から出力されたアナログ撮像信号に対して所定のアナログ信号処理を行ってアナログ画像信号を生成するアナログ信号処理回路と、アナログ信号処理回路で生成されたアナログ画像信号をデジタル画像信号に変換するＡＤコンバータと、デジタル画像信号に対してノイズキャンセル処理及びデータ圧縮を含む所定のデジタル信号処理を行って外部へ出力するデジタル画像信号処理回路と、制御信号発生回路、光信号処理回路、画素制御電圧発生回路、アナログ信号処理回路、ＡＤコンバータ、及び、デジタル画像信号処理回路をそれぞれ制御するコントロール回路と、のうち、少なくとも一つの回路が、画素敷き詰め領域、制御信号発生回路、及び光信号処理回路と共に基板上に形成されており、同一の基板上に形成された各回路のアナログ信号を取り扱うアナログ回路部分の少なくとも一部の回路部分を構成する第１のＣＭＯＳトランジスタと、同一の基板上に形成された各回路のデジタル信号を取り扱うデジタル回路部分の少なくとも一部の回路部分を構成する第２のＣＭＯＳトランジスタとは、それぞれ基板上に設けられた、第１のウェルとは異なる領域の第２導電型のウェル内に、電気的に互いに分離して形成されていることを特徴とする。
【００３５】
更に上記の目的を達成するため、第６の発明は、第５の発明における第１のＣＭＯＳトランジスタが形成されている第２導電型の第２のウェル、第２のＣＭＯＳトランジスタが形成されている第２導電型の第３のウェル、及び、第２導電型の第１のウェルのうち、少なくとも一つのウェルの不純物濃度が、他のウェルの不純物濃度とは異なることを特徴とする。
【発明の効果】
【００３６】
本発明によれば、少ない数のトランジスタでグローバルシャッタを実現できるため、動きのある被写体を撮像した場合でも、小型な構成により歪のない撮像画像を得ることができ、また、リセットノイズの発生を抑えることができるので、低ノイズの構成にできる。
【００３７】
また、本発明によれば、制御信号発生回路の少なくとも一部の回路部分を構成するＣＭＯＳトランジスタと、光信号処理回路の少なくとも一部の回路部分を構成するＣＭＯＳトランジスタとは、それぞれ基板とは反対導電型のウェル内に、電気的に互いに分離されて形成されることで、制御信号発生回路で発生したノイズが基板を介して光信号処理回路へ伝搬することを防止したため、出力撮像信号のＳ／Ｎを従来に比べて向上できる。以上より、本発明によれば、画素面積が小さく、低ノイズで、グローバルシャッタ機能を持ち、動画でも歪の無い高Ｓ／Ｎの撮像信号を得ることができる。
【００３８】
更に、本発明によれば、同一の基板上に形成された各回路のアナログ信号を取り扱うアナログ回路部分の少なくとも一部の回路部分を構成する第１のＣＭＯＳトランジスタと、同一の基板上に形成された各回路のデジタル信号を取り扱うデジタル回路部分の少なくとも一部の回路部分を構成する第２のＣＭＯＳトランジスタとは、それぞれ基板とは反対導電型のウェル内に、電気的に互いに分離されて形成されるようにしたため、基板を介して他方の回路部分から混入するノイズを防止でき、これにより出力映像信号のＳ／Ｎを向上できる。
【発明を実施するための最良の形態】
【００３９】
次に、本発明の実施の形態について図面と共に説明する。図１（Ａ）は本発明になる固体撮像装置の要部をなす固体撮像素子の一実施の形態の１画素分の平面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。本実施の形態で使用する基板は、図１（Ｂ）に示すように、ｐ+基板上４１にｐ-型エピタキシャル層４２を成長させてある。ｐ-型エピタキシャル層４２内にｎウェル４３があり、ｎウェル４３上にはゲート酸化膜４４を挟んで第１のゲート電極として、平面形状がリング状のゲート電極４５が形成されている。
【００４０】
図１（Ｂ）に示すように、リング状ゲート電極４５の中央開口部のｎウェル４３表面には、ｎ+型のソース領域４６があり、ソース領域４６に隣接してソース領域４６を取り囲むようにｐ型のソース近傍領域４７が形成されている。ソース近傍ｐ型領域４７はリング状ゲート電極４５の外周部に達していない。ソース領域４６、ソース近傍ｐ型領域４７と離れたｎウェル４３の表面にはｎ+型のドレイン領域４８がある。
【００４１】
また、図１（Ｂ）に示すように、リング状ゲート電極４５の外周部より外側のｎウェル４３の中には、ｐ-型領域４９が形成され、同図（Ａ）に示す埋め込みフォトダイオード５０を形成している。埋め込みフォトダイオード５０を構成するｐ-型領域４９とリング状ゲート電極４５の間の基板上には、ゲート絶縁膜４４を挟んで第２のゲート電極として転送ゲート電極５１が形成されている。
【００４２】
ドレイン領域４８、リング状ゲート電極４５、ソース領域４６、転送ゲート電極５１には、それぞれメタル配線５２、５３、５４、５５が接続されている。また、各構成の上部は図１（Ｂ）に示すように、絶縁層で被覆され、更にその上に遮光膜５６が形成されている。遮光膜５６のフォトダイオード５０の垂直方向の上部に対応する位置には開口部５７が穿設されている。この遮光膜５６は金属、あるいは有機膜等で形成される。光は、開口部５７を通して埋め込みフォトダイオード５０に達して光電変換される。
【００４３】
次に、ＣＭＯＳセンサの画素構造と撮像素子全体の構造について、電気回路で表現した図２と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域６１に配置されている。図２ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素６２を代表として等価回路で表現している。この画素６２は、リング状ゲートＭＯＳＦＥＴ６３と、フォトダイオード６４と、転送ゲートＭＯＳＦＥＴ６５とからなり、リング状ゲートＭＯＳＦＥＴ６３のドレインがフォトダイオード６４のｎ側端子とドレイン電極配線６６（図１の５２に相当）に接続され、転送ゲートＭＯＳＦＥＴ６５のソースがフォトダイオード６４のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ６３のバックゲートに接続されている。
【００４４】
なお、上記のリング状ゲートＭＯＳＦＥＴ６３は、図１（Ｂ）ではリング状ゲート電極４５直下のソース近傍ｐ型領域４７をゲート領域とし、ｎ+型のソース領域４６及びｎ+型のドレイン領域４８を有するｎチャネルＭＯＳＦＥＴである。また、上記の転送ゲートＭＯＳＦＥＴ６５は、図１（Ｂ）では転送ゲート電極５１直下のｎウェル４３をゲート領域、フォトダイオード５０の埋め込みのｐ-型領域４９をソース領域、ソース近傍ｐ型領域４７をドレイン領域とするｐチャネルＭＯＳＦＥＴである。
【００４５】
図２において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路６７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ６８に供給される。垂直シフトレジスタ６８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。
【００４６】
各行の画素はリング状ゲートＭＯＳＦＥＴ６３等のリング状ゲート電極、転送ゲートＭＯＳＦＥＴ６５等の転送ゲート電極、リング状ゲートＭＯＳＦＥＴ６３等のドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路は垂直レジスタ６８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線６９（図１の５３に相当）を介してリング状ゲート電位制御回路７０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線７１（図１の５５に相当）を介して転送ゲート電位制御回路７２に接続され、各画素のドレイン電極は、ドレイン電極配線６６（図１の５２に相当）を介してドレイン電位制御回路７３に接続されている。上記の各制御回路７０、７２、７３には垂直シフトレジスタ６８の出力信号が供給される。
【００４７】
なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路７３は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ６８の両方と接続して表現している。
【００４８】
画素６２のリング状ゲートＭＯＳＦＥＴ６３のソース電極は、ソース電極配線７４（図１の５４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路７５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路７６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。
【００４９】
信号読み出し回路７６は次のように構成されている。画素６２の出力はリング状ゲートＭＯＳＦＥＴ６３のソースから行われ、出力線７４には負荷、例えば電流源７７が繋がっている。従って、ソースフォロア回路となっている。電流源７７にはキャパシタＣ１とキャパシタＣ２の各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣ１、Ｃ２の各一端は、また差動アンプ７８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣ１及びＣ２の電位差を差動アンプ７８から出力するようになっている。
【００５０】
このような信号読み出し回路７６はＣＤＳ回路（相関二重サンプリング回路）と呼ばれ、ここに描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路７６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ７９から出力される信号によりスイッチング制御される。
【００５１】
次に、図２に示すＣＭＯＳセンサの駆動方法について、図３のタイミングチャートと共に説明する。まず、図３（１）に示す期間では、埋め込みのフォトダイオード（図１（Ａ）の５０、図２の６４等）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ-型領域４９にホールが蓄積される。このとき転送ゲート電極５１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ６５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。
【００５２】
続く図３（２）に示す期間では、前フレームの読み出しが終了すると、同図（Ａ）に示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。
最初に行うのは全画素一斉にフォトダイオード（図１（Ａ）の５０、図２の６４等）からリング状ゲート電極（図１の４５）のソース近傍ｐ型領域（図１の４７）にホールを転送することである。そのため、図３（Ｂ）に示すように転送ゲート電位制御回路７２から出力される転送ゲート制御信号がＶｄｄからＬｏｗ２に下がり、転送ゲート電極（図１の５１）の電位がＬｏｗ２となり、転送ゲートＭＯＳＦＥＴ６５がオン状態になる。
【００５３】
このとき、リング状ゲート電位制御回路７０により制御されるリング状ゲート電極配線６９の電位は、図３（Ｃ）に示すように、ＬｏｗからＬｏｗ１になるが、Ｌｏｗ２の方がＬｏｗ１よりも大きい。Ｌｏｗ１はＬｏｗと同じでもよい。最も簡便にはＬｏｗ１＝Ｌｏｗ＝０（Ｖ）に設定する。
【００５４】
一方、ソース電位制御回路７５からスイッチＳＷ１を介してソース電極配線７４からリング状ゲートＭＯＳＦＥＴ６３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図３（Ｄ）に示すように電位Ｓ１に設定される。Ｓ１＞Ｌｏｗ１であり、これにより、リング状ゲートＭＯＳＦＥＴ６３がオフのままであり、電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下に一斉に転送される。
【００５５】
図１（Ｂ）に示すリング状ゲート電極４５の下の領域で、ソース近傍ｐ型領域４７が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホールはリング状ゲートＭＯＳＦＥＴ６３のバックゲートであるソース近傍ｐ型領域４７に達し、そこに蓄積される。ホールが蓄積される結果、ソース近傍ｐ型領域４７の電位が上昇する。
【００５６】
続いて、図３（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極が再びＶｄｄになり、転送ゲートＭＯＳＦＥＴ６５がオフになる。これにより、フォトダイオード（図１（Ａ）の５０、図２の６４等）では再び光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ-型領域４９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。
【００５７】
一方、読み出し操作は行単位で順番に行われるので、１行目〜（ｓ−１）行目を読み出す期間（３）では、リング状ゲート電極の電位は図３（Ｃ）に示すようにＬｏｗの状態で、ソース近傍ｐ型領域４７にホールを蓄積したまま待機状態となる。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値をとり得る。また、リング状ゲート電極電位は行毎に様々な値をとり得るが、ｓ行目ではＬｏｗに設定され、リング状ゲートＭＯＳＦＥＴ６３がオフ状態である。
【００５８】
続く図３（４）〜（６）に示す期間では、画素の信号読み出しが行われる。ｓ行目ｔ列目の画素６２について代表してこの信号読み出し動作について説明するに、まず、ソース近傍ｐ型領域４７にホールを蓄積した状態で、図３（Ｅ）に示す垂直シフトレジスタ６８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図３（Ｋ）に示すように、ＬｏｗからＶｇ１に上げる。
【００５９】
ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ    （ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図３（Ｉ）に示すようにオフ、スイッチＳＷ２が同図（Ｊ）に示すようにオン、スイッチｓｃ１が同図（Ｍ）に示すようにオン、スイッチｓｃ２が同図（Ｎ）に示すようにオフとされる。この結果、リング状ゲートＭＯＳＦＥＴ６３のソースに接続されたソースフォロア回路が働き、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図３（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはバックゲート（ソース近傍ｐ型領域４７）にホールがある状態での、リング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。このソース電位Ｓ２がオンとされているスイッチｓｃ１を通してキャパシタＣ１に記憶される。
【００６０】
続く図３（５）に示す期間では、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図３（Ｋ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｉ）、（Ｊ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路７５から出力されるソース電位を同図（Ｌ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。
【００６１】
上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。簡便な設定では、Ｈｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとする。また、リング状ゲートＭＯＳＦＥＴ６３がオンして電流が流れないような電位設定にすることが望ましい。この結果、ソース近傍ｐ型領域４７のポテンシャルが上昇し、ｎウェル４３のバリアを越えてホールがエピタキシャル層４２に排出される（リセット）。
【００６２】
続く図３（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。
ただし、期間（４）とは異なり、図３（Ｍ）、（Ｎ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極は図３（Ｋ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板に排出されていて、ソース近傍ｐ型領域４７にはホールが存在しないので、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図３（Ｌ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バックゲート（ソース近傍ｐ型領域４７）にホールがない状態でのリング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。
【００６３】
このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣ２に記憶される。差動アンプ７８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ７８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ７９から出力される図３（Ｆ）に示すパルスのうち、同図（Ｏ）に示すｔ列目の出力パルスに基づき、図２の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図３（Ｐ）にハッチングにより模式的に示すように、差動アンプ７８からのホール電荷によるしきい値変化分が画素６２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。
【００６４】
続いて、図３に（７）で示す期間では、再びリング状ゲート電極４５の電位を図３（Ｂ）に示すようにＬｏｗにし、ソース近傍ｐ型領域４７にはホールがない状態で、全ての行の信号処理が終了するまで（ｓ＋１行〜ｎ行の画素の読み出しが終了するまで）待機する。これらの読み出し期間中、フォトダイオード６４では光電変換効果によるホールの蓄積が進行している。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、各画素から図３（Ｇ）に示す出力信号が読み出される。
【００６５】
上記の図１（Ａ）、（Ｂ）に示す構成の固体撮像装置は、リング状のゲート電極４５を持つリング状ゲートＭＯＳＦＥＴ６３が増幅用ＭＯＳＦＥＴであり、図２に示したように各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサの一種である。そして、このＣＭＯＳセンサは、埋め込みのｐ-型領域４９に蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極４５の下のソース近傍ｐ型領域４７に一斉に転送されるようにすることで、グローバルシャッタを実現している。
【００６６】
なお、図３の期間（５）のリセット時のソース電極配線７４の電位供給は、ソース電位制御回路７５から供給する以外の次の方法もある。すなわち、上記期間（５）でスイッチＳＷ１、ＳＷ２をともにオフとして、ソース電極配線７４をフローティングにする。ここでリング状ゲート電極配線６９の電位をＨｉｇｈ１とすると、リング状ゲートＭＯＳＦＥＴ６３がオン状態となり、ソース電極にドレインから電流が供給され、ソース電極電位が上昇する。この結果、ソース近傍ｐ型領域４７のポテンシャルが持ち上げられ、ｎウェル４３のバリアを越えて、ホールがｐ型エピタキシャル層４２に排出される（リセット）。ホールが完全に排出されたときのソース電極電位は、Ｈｉｇｈ１−Ｖｔｈ０になる。この方法では、ソース電位制御回路７５のうち、Ｈｉｇｈｓを供給するトランジスタを削減することができ、その結果、チップ面積を減らすことができる。
【００６７】
このように、図１に示した構造の本実施の形態の固体撮像素子によれば、全画素のフォトダイオード５０へ入射した光で発生し全画素同時に蓄積された電荷は、全画素の転送ゲートＭＯＳＦＥＴ６５を一斉にオンすることにより、リング状ゲートＭＯＳＦＥＴ６３の中央開口部下のソース近傍ｐ型領域４７（リング状ゲートＭＯＳＦＥＴ６３のバックゲート）に転送される。このとき、すべての画素で同時に電荷を転送することができるために、一括シャッタ（グローバルシャッタ）が可能となる。
【００６８】
そして、リング状ゲートＭＯＳＦＥＴのソース近傍ｐ型領域４７に転送された電荷は、電荷の量に応じ、リング状ゲートＭＯＳＦＥＴ６３のしきい値電圧をシフトさせるが、このときリング状ゲートＭＯＳＦＥＴ６３のリング状ゲート電極を適当な電位にし、ソース・ドレインに電流を流し、ソースに負荷をつなぐことにより、電荷の量に応じたしきい値電圧の変化として光出力信号を得ることができる。また、リング状ゲートＭＯＳＦＥＴ６３のソース近傍ｐ型領域４７に蓄積された電荷は、ソースの電位を高くすることにより、直ぐ下のｎウェル領域４３の電位を乗り越え基板４２へ排出され、リセットをすることができる。この時、リング状ゲートＭＯＳＦＥＴ６３のソース近傍ｐ型領域４７に蓄積された電荷はすべて基板４２へ排出されるためにリセットノイズの発生を抑えることができる。
【００６９】
図４は本発明になる固体撮像装置の要部の一実施の形態の断面図を示す。同図において、垂直及び水平制御信号発生回路部分１４５と光信号処理回路部分１４６とが、同一のｐ型の半導体基板１３１上に形成されている。ここで、垂直及び水平制御信号発生回路部分１４５は、図２のフレームスタート信号発生回路６７、垂直シフトレジスタ６８、リング状ゲート電位制御回路７０、転送ゲート電位制御回路７２、ドレイン電位制御回路７３、ソース電位制御回路７５及び水平シフトレジスタ７９からなる回路部分を示しており、図４ではそのうちの一回路のＣＭＯＳトランジスタを構成する２つのＭＯＳＦＥＴ１３２、１３３のみを図示している。また、図４の光信号処理回路部分１４６は、図２の信号読み出し回路（ＣＤＳ回路）７６に相当し、その中のＣＭＯＳトランジスタを構成する２つのＭＯＳＦＥＴ１３４、１３５のみを図示している。従って、図４には図２の画素敷き詰め領域６１の画素は示していない。
【００７０】
図４において、ｐ型の半導体基板上１３１の垂直及び水平制御信号発生回路部分１４５にはｎ型のウェル領域１３６が形成されており、そのウェル領域１３６にゲート酸化膜、ゲート、ソース、ドレインが形成され、ｐチャネルＭＯＳＦＥＴ１３２が形成されている。垂直及び水平制御信号発生回路部分１４５の別な場所には、やや深いｎ型のウェル領域１３７が形成され、そのｎ型ウェル領域１３７中に通常の深さのｐ型ウェル領域１３８が形成されている。このｐ型ウェル領域１３８は、横方向、深さ方向とも先に形成されたｎ型のウェル領域１３７に囲まれた形になる。そして、このｐ型ウェル領域１３８にゲート酸化膜、ゲート、ソース、ドレインが形成され、ｎチャネルＭＯＳＦＥＴ１３３が形成されている。
【００７１】
ｐ型の半導体基板上１３１の光信号処理回路部分１４６においても、半導体基板１３１上の表面の互いに離れた位置に、ｎ型のウェル領域１３９と、それよりもやや深いｎ型のウェル領域１４０が形成され、そのｎ型ウェル領域１４０中に通常の深さのｐ型ウェル領域１４１が形成されている。そして、ｎ型のウェル領域１３９にはゲート酸化膜、ゲート、ソース、ドレインが形成されてｐチャネルＭＯＳＦＥＴ１３４が形成されており、ｐ型ウェル領域１４１にもゲート酸化膜、ゲート、ソース、ドレインが形成されてｎチャネルＭＯＳＦＥＴ１３５が形成されている。
【００７２】
従って、これらの工程で形成されたｐチャネル、及びｎチャネルＭＯＳＦＥＴの基板１３１と接触する部分は、すべて基板１３１とは反対導電型のｎ型のウェル領域１３６、１３７、１３９、１４０であるため、垂直及び水平制御信号発生回路部分１４５と光信号処理回路部分１４６のすべてのＭＯＳＦＥＴは基板１３１に対し、独立し電気的に分離された状態になる。従って、本実施の形態の構造によれば、垂直及び水平制御信号発生回路部分１４５より発生したノイズは、基板１３１を介して光信号処理回路部分１４６へ伝わることはなく、垂直及び水平制御信号発生回路部分１４５より発生したノイズによる光信号への影響を未然に防止でき、小さな面積の画素においても低ノイズの撮像信号を出力することができる。
【００７３】
次に、本発明の他の実施の形態について説明する。図５は本発明になる固体撮像装置の要部の他の実施の形態の断面図を示す。同図において、垂直及び水平制御信号発生回路部分１６１と光信号処理回路部分１６２とが、同一のｐ型の半導体基板１５１上に形成されている。ここで、垂直及び水平制御信号発生回路部分１６１は、図２のフレームスタート信号発生回路６７、垂直シフトレジスタ６８、リング状ゲート電位制御回路７０、転送ゲート電位制御回路７２、ドレイン電位制御回路７３、ソース電位制御回路７５及び水平シフトレジスタ７９からなる回路部分を示しており、図５ではそのうちの一回路のＣＭＯＳトランジスタを構成する２つのＭＯＳＦＥＴ１５２、１５３のみを図示している。また、図５の光信号処理回路部分１５２は、図２の信号読み出し回路（ＣＤＳ回路）７６に相当し、その中のＣＭＯＳトランジスタを構成する２つのＭＯＳＦＥＴ１５４、１５５のみを図示している。従って、図５には図２の画素敷き詰め領域６１の画素は示していない。
【００７４】
図５において、ｐ型の半導体基板上１５１の垂直及び水平制御信号発生回路部分１６１に、やや深いｎ型のウェル領域１５６が形成された後、そのウェル領域１５６にゲート酸化膜、ゲート、ソース、ドレインを形成し、ｐチャネルＭＯＳＦＥＴ１５２が形成される。次に、このｎ型のウェル領域１５６内に通常の深さのｐ型ウェル領域１５７を形成する。このｐ型ウェル領域１５７は横方向、深さ方向とも先に形成されたｎ型のウェル領域１５６に囲まれた形になる。そして、このｐ型ウェル領域１５７にゲート酸化膜、ゲート、ソース、ドレインを形成し、ｎチャネルＭＯＳＦＥＴ１５３が形成される。
【００７５】
光信号処理回路部分１６２においても上記と同様に、ｐ型の半導体基板１５１上に、やや深いｎ型のウェル領域１５８が形成された後、そのウェル領域１５８にゲート酸化膜、ゲート、ソース、ドレインを形成し、ｐチャネルＭＯＳＦＥＴ１５４が形成される。次に、このｎ型のウェル領域１５８内に通常の深さのｐ型ウェル領域１５９を形成する。このｐ型ウェル領域１５９は横方向、深さ方向とも先に形成されたｎ型のウェル領域１５８に囲まれた形になる。そして、このｐ型ウェル領域１５９にゲート酸化膜、ゲート、ソース、ドレインを形成し、ｎチャネルＭＯＳＦＥＴ１５５が形成される。このとき垂直及び水平制御信号発生回路部分１６１のｎ型ウェル領域１５６と光信号処理回路部分１６２のｎ型ウェル領域１５８とは全く重ならない離れた場所に形成される。
【００７６】
これらの工程で形成されたＭＯＳＦＥＴ１５２、１５３、１５４、１５５の基板１５１と接触する部分は、基板１５１と反対導電型のｎ型のウェル領域１５６、１５８であるため、垂直及び水平制御信号発生回路部分１６１と光信号処理回路部分１６２のすべてのＭＯＳＦＥＴは基板１５１に対し、独立し電気的に分離された状態になる。従って、本実施の形態の構造によれば、図４の実施の形態と同様に、垂直及び水平制御信号発生回路部分１６１より発生したノイズは、基板１５１を介して光信号処理回路部分１６２へ伝わることはなく、垂直及び水平制御信号発生回路部分１５１より発生したノイズによる光信号への影響を未然に防止でき、小さな面積の画素においても低ノイズの撮像信号を出力することができる。
【００７７】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば、ｐチャネルとｎチャネルのＭＯＳＦＥＴの形成方法は、垂直及び水平制御信号発生回路部分１４５、１６１と光信号処理回路部分１４６、１６２のうち、どちらか一方の回路部分のみに適用してもよく、あるいは、ノイズを発生する回路、ノイズの影響を受け易い回路だけに適用しても、十分な効果が得られるものである。
【００７８】
図６は本発明になる固体撮像装置の一実施の形態の回路レイアウト図を示す。同図において、画素部１８０は図２の画素敷き詰め領域６１に相当し、図１に示した構造の単位画素が２次元マトリクス状に複数個配列されている。この画素部１８０の左右どちらかに垂直信号の制御をする垂直制御信号発生回路１８２が配置され、画素部１８０の上下どちらかに水平信号の制御をする水平制御信号発生回路１８５と、画素部１８０からの光信号を処理する光信号処理回路１８４とが配置されている。また、垂直制御信号発生回路１８２には画素制御電圧発生回路１８１が接続されている。水平制御信号発生回路１８５は、図２の水平シフトレジスタ７９に相当する。
【００７９】
画素制御電圧発生回路１８１と垂直制御信号発生回路１８２とは、図１１の垂直制御信号発生回路１０２を更に細分化した回路で、画素制御電圧発生回路１８１は画素駆動に必要な電圧を発生させるアナログ回路である。垂直制御信号発生回路１８２は、画素制御電圧発生回路１８１で発生した電圧を画素読み出しのタイミングに合わせて順次画素に供給する、シフトレジスタ（図２の垂直シフトレジスタ６８）とスイッチ回路で構成されたデジタル回路である。
【００８０】
また、光信号処理回路１８４からの光信号は、アナログ信号処理回路１８６、ＡＤコンバータ１８７、デジタル信号処理回路１８８を順次経由して外部へ出力される。光信号処理回路１８４は各制御信号発生回路１８２、１８５で画素を動作させ、あるタイミングで画素毎に入射光から光電変換されて得られた電気信号（光信号）を画素バラツキなどからくる信号バラツキをキャンセルし、順次信号をアナログ信号処理回路１８６へ出力する回路で、図２の信号読み出し回路７６に相当する。
【００８１】
アナログ信号処理回路１８６は、電圧増幅器、自動ゲイン調整回路、クランプ回路、フィルタ回路、イコライザ回路のうちの少なくとも一つを含み、所定のアナログ信号処理を行う。ＡＤコンバータ１８７はアナログ信号処理回路１８６からのアナログ画像信号をデジタル画像信号に変換する。デジタル画像信号処理回路１８８は、画像データ加工回路、ノイズキャンセル処理回路、画像データ圧縮回路のうちの少なくとも一つの回路を含み、ＡＤコンバータ１８７からのデジタル画像信号に対してデジタル処理を施し、処理後のデジタル画像信号を外部へ出力する。コントロール回路１８３は、各回路１８１、１８２、１８４〜１８８のタイミングを合わせて、画素部１８０の各画素からの信号を所定の順番で得るためのデジタル制御回路で、それぞれの回路に合わせ必要なクロックをそれぞれ同期させて発生させる。
【００８２】
図６は画素制御電圧発生回路１８１、コントロール回路１８３、アナログ信号処理回路１８６、ＡＤコンバータ１８７、デジタル信号処理回路１８８を同時に形成した回路レイアウト図である。図６に示す各回路１８１〜１８８は画素部１８０と同一の半導体基板（ここではｐ型半導体基板）上に形成されている（すなわち、１チップ内に形成されている。）。また、垂直制御信号発生回路１８２、水平制御信号発生回路１８５、コントロール回路１８３、ＡＤコンバータ１８７内の後述するクロック発生回路部分１８７ａとアナログ信号回路部分１８７ｂとデジタル信号回路部分１８７ｃ、光信号処理回路１８４、アナログ信号処理回路１８６、デジタル画像信号処理回路１８８のそれぞれの回路のｐチャネルＭＯＳＦＥＴ、ｎチャネルＭＯＳＦＥＴとも、他の回路に対して、それぞれ独立したｎ型ウェル中に形成されており、互いに電気的に分離されている。
【００８３】
すなわち、図７（Ａ）に示すように、図６の垂直制御信号発生回路１８２の中の一つのＣＭＯＳトランジスタを構成する２つのＭＯＳＦＥＴ２０１、２０２と、画素制御電圧発生回路１８１の中の一つのＣＭＯＳトランジスタを構成する２つのＭＯＳＦＥＴ２０３、２０４とは電気的に分離されている。図７（Ａ）において、ｐ型の半導体基板上２３０の垂直制御信号発生回路部分１８２に、やや深いｎ型のウェル領域２３１が形成された後、そのウェル領域２３１にゲート酸化膜、ゲート、ソース、ドレインを形成し、ｐチャネルＭＯＳＦＥＴ２０１が形成される。次に、このｎ型のウェル領域２３１内に通常の深さのｐ型ウェル領域２３２を形成する。このｐ型ウェル領域２３２は横方向、深さ方向とも先に形成されたｎ型のウェル領域２３１に囲まれた形になる。そして、このｐ型ウェル領域２３２にゲート酸化膜、ゲート、ソース、ドレインを形成し、ｎチャネルＭＯＳＦＥＴ２０２が形成される。
【００８４】
画素制御電圧発生回路１８１においても上記と同様に、ｐ型の半導体基板２３０上に、やや深いｎ型のウェル領域２３３が形成された後、そのウェル領域２３３にゲート酸化膜、ゲート、ソース、ドレインを形成し、ｐチャネルＭＯＳＦＥＴ２０３が形成される。次に、このｎ型のウェル領域２３３内に通常の深さのｐ型ウェル領域２３４を形成する。このｐ型ウェル領域２３４は横方向、深さ方向とも先に形成されたｎ型のウェル領域２３３に囲まれた形になる。そして、このｐ型ウェル領域２３４にゲート酸化膜、ゲート、ソース、ドレインを形成し、ｎチャネルＭＯＳＦＥＴ２０４が形成される。
【００８５】
従って、ｐチャネル、及びｎチャネルＭＯＳＦＥＴ２０１〜２０４の基板２３０と接触する部分は、すべて基板２３０とは反対導電型のｎ型のウェル領域２３１、２３３であるため、垂直制御信号発生回路１８２と画素制御電圧発生回路１８１のすべてのＭＯＳＦＥＴは基板２３０に対し、独立し電気的に分離された状態になる。
【００８６】
図７（Ｂ）は図６の水平制御信号発生回路１８５と光信号処理回路１８４の中のそれぞれ一つのＣＭＯＳトランジスタのみを示す。水平制御信号発生回路１８５では、ｐ型の半導体基板２３０上に、やや深いｎ型のウェル領域２３５が形成された後、そのウェル領域２３５にｐチャネルＭＯＳＦＥＴ２０５が形成され、また、ｎ型のウェル領域２３５内に通常の深さのｐ型ウェル領域２３６が形成された後、そのウェル領域２３６にｎチャネルＭＯＳＦＥＴ２０６が形成される。
【００８７】
一方、光信号処理回路１８４では、ｐ型の半導体基板２３０上に、やや深いｎ型のウェル領域２３７が形成された後、そのウェル領域２３７にｐチャネルＭＯＳＦＥＴ２０７が形成され、また、ｎ型のウェル領域２３７内に通常の深さのｐ型ウェル領域２３８が形成された後、そのウェル領域２３８にｎチャネルＭＯＳＦＥＴ２０８が形成される。
【００８８】
従って、ｐチャネル、及びｎチャネルＭＯＳＦＥＴ２０５〜２０８の基板２３０と接触する部分は、すべて基板２３０とは反対導電型のｎ型のウェル領域２３５、２３７であるため、水平制御信号発生回路１８５と光信号処理回路１８４のすべてのＭＯＳＦＥＴは基板２３０に対し、独立し電気的に分離された状態になる。
【００８９】
図８（Ａ）は図６のアナログ信号処理回路１８６とＡＤコンバータ１８７内のクロック発生回路部分１８７ａの中のそれぞれ一つのＣＭＯＳトランジスタのみを示す。アナログ信号処理回路１８６では、ｐ型の半導体基板２３０上に形成されたやや深いｎ型のウェル領域２３９にｐチャネルＭＯＳＦＥＴ２０９が形成され、また、ｎ型のウェル領域２３９内に形成された通常の深さのｐ型ウェル領域２４０にｎチャネルＭＯＳＦＥＴ２１０が形成される。また、クロック発生回路部分１８７ａでは、ｐ型の半導体基板２３０上に形成されたやや深いｎ型のウェル領域２４１にｐチャネルＭＯＳＦＥＴ２１１が形成され、また、ｎ型のウェル領域２４１内に形成された通常の深さのｐ型ウェル領域２４２にｎチャネルＭＯＳＦＥＴ２１２が形成される。
【００９０】
従って、ｐチャネル、及びｎチャネルＭＯＳＦＥＴ２０９〜２１２の基板２３０と接触する部分は、すべて基板２３０とは反対導電型のｎ型のウェル領域２３９、２４１であるため、アナログ信号処理回路１８６とクロック発生回路部分１８７ａのすべてのＭＯＳＦＥＴは基板２３０に対し、独立し電気的に分離された状態になる。
【００９１】
図８（Ｂ）は図６のＡＤコンバータ１８７内のアナログ信号回路部分１８７ｂとＡＤコンバータ１８７内のデジタル信号回路部分１８７ｃの中のそれぞれ一つのＣＭＯＳトランジスタのみを示す。アナログ信号回路部分１８７ｂでは、ｐ型の半導体基板２３０上に形成されたやや深いｎ型のウェル領域２４３にｐチャネルＭＯＳＦＥＴ２１３が形成され、また、ｎ型のウェル領域２４３内に形成された通常の深さのｐ型ウェル領域２４４にｎチャネルＭＯＳＦＥＴ２１４が形成される。また、デジタル信号回路部分１８７ｃでは、ｐ型の半導体基板２３０上に形成されたやや深いｎ型のウェル領域２４５にｐチャネルＭＯＳＦＥＴ２１５が形成され、また、ｎ型のウェル領域２４５内に形成された通常の深さのｐ型ウェル領域２４６にｎチャネルＭＯＳＦＥＴ２１６が形成される。
【００９２】
従って、ｐチャネル、及びｎチャネルＭＯＳＦＥＴ２１３〜２１６の基板２３０と接触する部分は、すべて基板２３０とは反対導電型のｎ型のウェル領域２４３、２４５であるため、アナログ信号回路部分１８７ｂとデジタル信号回路部分１８７ｃのすべてのＭＯＳＦＥＴは基板２３０に対し、独立し電気的に分離された状態になる。
【００９３】
図８（Ｃ）は図６のデジタル画像信号処理回路１８８とコントロール回路１８３の中のそれぞれ一つのＣＭＯＳトランジスタのみを示す。デジタル画像信号処理回路１８８では、ｐ型の半導体基板２３０上に形成されたやや深いｎ型のウェル領域２４７にｐチャネルＭＯＳＦＥＴ２１７が形成され、また、ｎ型のウェル領域２４７内に形成された通常の深さのｐ型ウェル領域２４８にｎチャネルＭＯＳＦＥＴ２１８が形成される。また、コントロール回路１８３では、ｐ型の半導体基板２３０上に形成されたやや深いｎ型のウェル領域２４９にｐチャネルＭＯＳＦＥＴ２１９が形成され、また、ｎ型のウェル領域２４９内に形成された通常の深さのｐ型ウェル領域２５０にｎチャネルＭＯＳＦＥＴ２２０が形成される。
【００９４】
従って、ｐチャネル、及びｎチャネルＭＯＳＦＥＴ２１７〜２２０の基板２３０と接触する部分は、すべて基板２３０とは反対導電型のｎ型のウェル領域２４７、２４９であるため、デジタル画像信号処理回路１８８とコントロール回路１８３のすべてのＭＯＳＦＥＴは基板２３０に対し、独立し電気的に分離された状態になる。
【００９５】
これにより、画素制御電圧発生回路１８１、光信号処理回路１８４、アナログ信号処理回路１８６、ＡＤコンバータ１８７内のアナログ信号回路部分１８７ｃなどの、画像信号のＳ／Ｎに関わる回路への、他のデジタル回路からのノイズの混入を防ぐことができる。また、同じアナログ回路間のノイズの混入も防ぐことができる。更に、同じデジタル回路においても、コントロール回路１８３やデジタル画像信号処理回路１８８へ、駆動電流が大きく大きなノイズを発生し易い、垂直制御信号発生回路１８２や水平制御信号発生回路１８５からのノイズ混入を防ぐことができ、エラーや誤動作を防ぐことができる。
【００９６】
なお、図６の実施の形態では、画素制御電圧発生回路１８１、垂直制御信号発生回路１８２、コントロール回路１８３、光信号処理回路１８４、水平制御信号発生回路１８５、アナログ信号処理回路１８６、ＡＤコンバータ１８７及びデジタル画像信号処理回路１８８はすべて画素部１８０と同一チップ内に形成されるように説明したが、本発明はこれに限定されるものではなく、例えば、画素制御電圧発生回路１８１、コントロール回路１８３、アナログ信号処理回路１８６、ＡＤコンバータ１８７及びデジタル画像信号処理回路１８８のうち、一部の回路だけを画素部１８０、光信号処理回路１８４、垂直制御信号発生回路１８２及び水平制御信号発生回路１８５と同一チップ内に形成した固体撮像装置についても上記と同様の効果が得られる。
【００９７】
ところで、画素数を増やす、あるいは処理速度を上げるためには、これらのＣＭＯＳトランジスタのサイズを小さくする必要がある。特に大きな画素数でのデジタル画像処理は、高速なＣＭＯＳトランジスタが必要となる。しかし、高速な、サイズの小さなＣＭＯＳトランジスタは使用電圧が高くできない、一方、アナログ回路用ＣＭＯＳトランジスタは３Ｖ〜５Ｖ程度の高い電圧が必要である。
【００９８】
そのため、本実施の形態では、アナログ回路用ＣＭＯＳトランジスタのウェル（例えば、図７（Ａ）の２３３、図７（Ｂ）の２３７、図８（Ａ）の２３９、図８（Ｂ）の２４３などのｎ型ウェル）と、デジタル回路用ＣＭＯＳトランジスタのウェル（例えば、図７（Ａ）の２３１、図７（Ｂ）の２３５、図８（Ａ）の２４１、図８（Ｂ）の２４５、図８（Ｃ）の２４７、２４９などのｎ型ウェル）の不純物濃度を別々に設定することにより、アナログ回路用ＣＭＯＳトランジスタの最高使用電圧を下げずに、デジタル回路用ＣＭＯＳトランジスタの処理速度を高くすることができる。
【００９９】
また、上記のアナログ回路用ＣＭＯＳトランジスタのウェルとデジタル回路用ＣＭＯＳトランジスタのウェルと画素のウェル（例えば、図１のｎウェル４３）とのうち、少なくとも一つのウェルの不純物濃度が、他のウェルの不純物濃度と異ならせることにより、所望の特性を得ることも可能である。
【０１００】
なお、以上の実施の形態における画素部の周辺回路用ＭＯＳＦＥＴを形成するやや深いｎ型ウェル領域１３６、１３７、１３９、１４０、１５６、１５８、２３１、２３３、２３５、２３７、２３９、２４１、２４３、２４５、２４７、２４９を形成するに際しては、図２の画素敷き詰め領域６１内の各画素のｎ型ウェルを形成する工程と兼ねることにより、製造工程を減らすことができる。
【０１０１】
また、以上の実施の形態では図１の固体撮像素子及び図４、図５、図７（Ａ）、（Ｂ）、図８（Ａ）〜（Ｃ）の周辺回路ともに、ｐ型の半導体基板により構造を説明したが、ｎ型の半導体基板でも、ＭＯＳＦＥＴ、フォトダイオードを形成する要素の導電型を上記の実施の形態と反対導電型にて形成することにより、同様の固体撮像装置を得ることができることは勿論である。
【図面の簡単な説明】
【０１０２】
【図１】本発明装置の要部をなす固体撮像素子の一実施の形態の１画素分の平面図とＸ−Ｘ’線に沿う縦断面図である。
【図２】図１の固体撮像素子の全体構成を電気等価回路で示した図である。
【図３】図２の固体撮像素子の動作を説明するタイミングチャートである。
【図４】本発明の固体撮像装置の要部の一実施の形態の断面図である。
【図５】本発明の固体撮像装置の要部の他の実施の形態の断面図である。
【図６】本発明の固体撮像装置の一実施の形態の回路レイアウト図である。
【図７】図６の固体撮像装置の各部の断面図（その１）である。
【図８】図６の固体撮像装置の各部の断面図（その２）である。
【図９】従来のＣＭＯＳ型撮像素子の全体構成を電気等価回路で説明する図である。
【図１０】図９のＣＭＯＳ型撮像素子の動作を説明するタイミングチャートである。
【図１１】従来の固体撮像装置の一例の概略上面図である。
【図１２】従来の固体撮像装置の要部の一例の断面図である。
【符号の説明】
【０１０３】
４１  ｐ+型基板
４２  ｐ-型エピタキシャル層
４３、１３６、１３７、１３９、１４０、１５６、１５８  ｎウェル
４４  ゲート酸化膜
４５  リング状ゲート電極
４６  ｎ+型ソース領域
４７  ソース近傍ｐ型領域
４８  ｎ+型ドレイン領域
４９  埋め込みｐ-型領域
５０、６４  フォトダイオード
５１  転送ゲート電極
５２、６６  ドレイン電極配線
５３、６９  リング状ゲート電極配線
５４、６４  ソース電極配線（出力線）
５５、６１  転送ゲート電極配線
６１  画素敷き詰め領域
６２  画素
６３  リング状ゲートＭＯＳＦＥＴ
６５  転送ゲートＭＯＳＦＥＴ
１３１、１５１  ｐ型半導体基板
１３２、１３４、１５２、１５４、２０１、２０３、２０５、２０７、２０９、２１１、２１３、２１５、２１７、２１９  ｐチャネルＭＯＳＦＥＴ
１３３、１３５、１５３、１５５、２０２、２０４、２０６、２０８、２１０、２１２、２１４、２１６、２１８、２２０  ｎチャネルＭＯＳＦＥＴ
１３８、１４１、１５７、１５９  ｐウェル
１４５、１６１  垂直及び水平制御信号発生回路
１４６、１６２  光信号処理回路部分
１８０  画素部
１８１  画素制御電圧発生回路
１８２  垂直制御信号発生回路
１８３  コントロール回路
１８４  光信号処理回路
１８５  水平制御信号発生回路
１８６  アナログ信号処理回路
１８７  ＡＤコンバータ
１８７ａ  ＡＤコンバータのクロック発生回路部分
１８７ｂ  ＡＤコンバータのアナログ信号回路部分
１８７ｃ  ＡＤコンバータのデジタル信号回路部分
１８８  デジタル画像信号処理回路
２３０  ｐ型半導体基板
２３１、２３３、２３５、２３７、２３９、２４１、２４３、２４５、２４７、２４９  深さがやや深いｎ型ウェル領域
２３２、２３４、２３６、２３８、２４０、２４２、２４４、２４６、２４８、２５０  通常の深さのｐ型ウェル領域
【図１】
0005135772.tif 000002
【図２】
0005135772.tif 000003
【図３】
0005135772.tif 000004
【図４】
0005135772.tif 000005
【図５】
0005135772.tif 000006
【図６】
0005135772.tif 000007
【図７】
0005135772.tif 000008
【図８】
0005135772.tif 000009
【図９】
0005135772.tif 000010
【図１０】
0005135772.tif 000011
【図１１】
0005135772.tif 000012
【図１２】
0005135772.tif 000013