(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に形成されたｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタとを具備し、
前記ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタは、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極層を夫々備え、
前記ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタの前記ゲート電極における、少なくとも前記ゲート絶縁膜と接する最下層は、ＴａとＣを含む同一組成を有し、ＣとＴａとの合計に対するＴａのモル比（Ｔａ／（Ｔａ＋Ｃ））が０．５より大であり、前記最下層は同一配向性を有することを特徴とする半導体装置。
【請求項２】
半導体基板と、前記半導体基板上に形成されたｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタとを具備し、
前記ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタは、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された、ＴａとＣを含む同一の組成と同一の配向性を有するゲート電極層と、前記ゲート電極層上に形成されたポリシリコン層を夫々備え、
前記ゲート電極層のＣとＴａとの合計に対するＴａのモル比（Ｔａ／（Ｔａ＋Ｃ））が０．５より大であることを特徴とする半導体装置。
【請求項３】
半導体基板上と、前記半導体基板上に形成されたｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタを具備し、
前記ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタは、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された、ＴａとＣを含む同一の組成と同一の配向性を有する第１のゲート電極層と、前記第１のゲート電極層に接して積層された金属よりなる第２のゲート電極層と、前記第２のゲート電極層上に形成されたポリシリコン層を夫々備え、
前記第１のゲート電極層のＣとＴａとの合計に対するＴａのモル比（Ｔａ／（Ｔａ＋Ｃ））が０．５より大であることを特徴とする半導体装置。
【請求項４】
前記第２のゲート電極層はＴａとＣを含む合金からなり、前記第２のゲート電極層のＣとＴａとの合計に対するＴａのモル比（Ｔａ／（Ｔａ＋Ｃ））が０．５以下であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２のゲート電極層はＴｉとＮを含む合金からなることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記第１のゲート電極層は、ＮａＣｌ型構造からなる多結晶構造であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記第１のゲート電極層の膜厚は、０．５ｎｍ以上、１０ｎｍ以下であることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記第１のゲート電極層と前記ゲート絶縁膜の界面の法線方向に対するＴａＣ（２００）面の結晶配向比率［ＴａＣ（２００）面／｛ＴａＣ（２００）面＋ＴａＣ（１１１）面｝］は、５０％より大きいことを特徴とする請求項１乃至７のいずれかに記載の半導体装置。    
【請求項９】
前記ゲート絶縁膜が、ＨｆとＳｉとを含むことを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【請求項１０】
前記ゲート絶縁膜は、前記ｐチャネル型トランジスタ用には、Ａｌを含み、前記ｎチャネル用には、Ｌａ，Ｃｅ，Ｐｒ，Ｔｂ，Ｄｙ，Ｅｒ、Ｙｂ，Ｙ、Ｍｇ，Ｓｒ，Ｂａのいずれかを含むことを特徴とする請求項１乃至９のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極構造の改良を図った相補型ＭＩＳ半導体装置に関する。
【背景技術】
【０００２】
近年、シリコン相補型ＭＩＳ（Complementary Metal-Insulator-Semiconductor：ＣＭＩＳ）半導体装置においては、チタン， モリブデン， タングステン， タンタルなどの高融点金属、或いはこれらの窒化物をゲート電極として使用する試みがなされている。これは、いわゆるメタルゲート技術と称される。
【０００３】
メタルゲート技術では、ゲート電極内部には原理的に空乏層が発生しないので、従来の多結晶シリコンゲートの場合のように空乏層によるＭＩＳトランジスタの電流駆動力の低下は発生しない。特に、単一のメタルゲート材料でｎチャネルＭＩＳトランジスタ、ｐチャネルＭＩＳトランジスタの双方のゲート電極を構成する、いわゆるシングルメタルゲート技術では、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタのゲート電極堆積及び加工を共通化できる。これにより、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタで異なるメタルゲートを用いる場合に問題となる工程の複雑化、工程数の増加などの課題を解決できる。
【０００４】
シングルメタルゲート技術に関しては、例えば、ｎチャネルＭＩＳトランジスタ、ｐチャネルＭＩＳトランジスタの双方のゲート電極をＴａとＣの合金で形成し、且つそのＴａとＣの合計に対するＴａのモル比（Ｔａ／（Ｔａ＋Ｃ））が１／３以下１／５以上となるようＴａＣ合金の組成を制御する技術が知られている（特許文献１参照）。この範囲の組成を有するＴａxＣ1-x電極は、１０００℃の熱処理に対しても安定で、４．５〜４．７ｅＶの範囲の仕事関数を示す。
【０００５】
一方、ＴａとＣを含む合金を使用するデュアルメタルゲート技術においては、ｐチャネルＭＩＳトランジスタ、ｎチャネルＭＩＳトランジスタの双方のゲート電極のＴａＣ（１１１）面の結晶配向比率を最適に設定することにより、各々のチャネルに適した仕事関数を実現する技術も知られている（特許文献２参照）。この技術では、ｐチャネルＭＩＳトランジスタのＴａＣ（１１１）面の結晶配向比率を８０％以上、ｎチャネルＭＩＳトランジスタのＴａＣ（１１１）面の結晶配向比率を６０％以下にするのが良いとしている。また、Ｔａに対するＣに比率Ｃ／Ｔａは、０．５以上、１．５以下の範囲に規定している。
【０００６】
しかし、メタルゲート電極を有するＭＩＳトランジスタではメタルゲート電極起因の反転層キャリア移動度の低下が頻繁に問題になり、高い移動度を維持するメタルゲート技術が求められているが、これを実現する手法については知られていない。
【特許文献１】特開２００７−１４９７５５号公報
【特許文献２】特開２００７−１６５４１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このように、トランジスタの電流駆動力を向上させ、処理速度の速いシリコンＣＭＩＳ（或いはＣＭＯＳ）デバイスを実現するために、従来の多結晶シリコンゲートに替えてメタルゲート技術を導入することが必須である。しかし、反転層キャリア移動度の低下を最小限に抑えるシングルメタルゲート構造は実現できていないのが現状であった。
【０００８】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、シリコンＣＭＩＳデバイス等に用いるのに適したシングルメタルゲート構造を有する、特に、高い反転層キャリア移動度を維持可能とした半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の半導体装置の第１は、半導体基板と、前記半導体基板上に形成されたｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタとを具備し、前記ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタは、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極層を夫々備え、前記ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタの前記ゲート電極における、少なくとも前記ゲート絶縁膜と接する最下層は、ＴａとＣを含む同一組成を有し、ＣとＴａとの合計に対するＴａのモル比（Ｔａ／（Ｔａ＋Ｃ））が０．５より大であり、前記最下層は同一配向性を有することを特徴とする。
【００１０】
本発明の半導体装置の第２は、半導体基板と、前記半導体基板上に形成されたｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタとを具備し、前記ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタは、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された、ＴａとＣを含む同一の組成と同一の配向性を有するゲート電極層と、前記ゲート電極層上に形成されたポリシリコン層を夫々備え、前記ゲート電極層のＣとＴａとの合計に対するＴａのモル比（Ｔａ／（Ｔａ＋Ｃ））が０．５より大であることを特徴とする。
【００１１】
本発明の半導体装置の第３は、半導体基板上と、前記半導体基板上に形成されたｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタを具備し、前記ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタは、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された、ＴａとＣを含む同一の組成と同一の配向性を有する第１のゲート電極層と、前記第１のゲート電極層に接して積層された金属よりなる第２のゲート電極層と、前記第２のゲート電極層上に形成されたポリシリコン層を夫々備え、前記第１のゲート電極層のＣとＴａとの合計に対するＴａのモル比（Ｔａ／（Ｔａ＋Ｃ））が０．５より大であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、シリコンＣＭＩＳデバイス等に用いるのに適したシングルメタルゲート構造を有し、高い反転層キャリア移動度を維持可能とした半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態の説明に先立ち、各実施形態の背景となる基本技術に付いて説明する。図１は、後述の実施形態に共通なＣＭＩＳ半導体装置の模式断面図である。Ｔａリッチ組成のＴａxＣ1-x電極（ｘ＞０．５）をｐチャネルＭＩＳトランジスタ、ｎチャネルＭＩＳトランジスタの両方のゲート電極として有することを特徴とする。即ち、本実施形態のゲート電極は、ＴａとＣを含む同一組成を有し、ＣとＴａとの合計に対するＴａのモル比（Ｔａ／（Ｔａ＋Ｃ））が０．５より大である。
【００１４】
基板１の上部表面（主表面）に、ｐ型ウェル領域２及びｎ型ウェル領域３が、素子分離層４によって電気的に分離されて形成される。ｐ型ウェル領域２には、ｎチャネルＭＩＳトランジスタが形成され、ｎ型ウェル領域３にはｐチャネルＭＩＳトランジスタが形成される。
【００１５】
ｎチャネルＭＩＳトランジスタの構成としては、ｐ型ウェル領域２内に、電流通路となる領域（チャネル領域）のゲート長両側に一対のｎ型エクステンション領域９が形成され、これらの外側に一対のｎ型ディープ領域１０が形成される。ｎ型ディープ領域１０は、ｎ型エクステンション領域９よりもｐ型ウェル領域２との接合深さが深くなるように構成される。ｎ型エクステンション領域９及びｎ型ディープ領域１０は、ｎチャネルＭＩＳトランジスタのソース・ドレイン領域となる。
【００１６】
ｐ型ウェル領域２の上部表面には、ｎ型エクステンション領域９のゲート長方向内側の端部にかかるようにして、チャネル領域上にゲート絶縁膜５が形成される。ゲート絶縁膜５の上部表面には、ゲート電極６が積層形成される。ゲート電極６は、Ｔａリッチ組成のＴａxＣ1-x電極層（ｘ＞０．５）からなる。ゲート絶縁膜５及びゲート電極６の両側には、ゲート側壁８が形成される。
【００１７】
ｐチャネルＭＩＳトランジスタの構成としては、ｎ型ウェル領域３内に、電流通路となる領域（チャネル領域）のゲート長両側に一対のｐ型エクステンション領域１９が形成され、これらの外側に一対のｐ型ディープ領域２０が形成される。ｐ型ディープ領域２０は、p型エクステンション領域１９よりもｎ型ウェル領域３との接合深さが深くなるように構成される。ｐ型エクステンション領域１９及びｐ型ディープ領域２０は、ｐチャネルＭＩＳトランジスタのソース・ドレイン領域となる。
【００１８】
ｎ型ウェル領域３の上部表面には、ｐ型エクステンション領域１９のゲート長方向内側の端部にかかるようにしてチャネル領域上にゲート絶縁膜１５が形成される。ゲート絶縁膜１５の上部表面には、ゲート電極１６が積層形成される。ゲート電極１６は、Ｔａリッチ組成のＴａxＣ1-x電極層（ｘ＞０．５）からなる。ゲート絶縁膜１５及びゲート電極１６の両側には、ゲート側壁１８が形成される。
【００１９】
ところで、ＴａxＣ1-x電極を用いるシングルメタルゲート技術については、前述した（特許文献１）に記載されている。この従来技術と本発明が異なるのは、本発明ではゲート絶縁膜に接するＴａxＣ1-x電極層の組成ｘが０．５より大きいこと、即ちＴａリッチ組成であるのに対して、従来技術（特許文献１）ではＴａxＣ1-x電極層の組成ｘが１／３以下である点にある。
【００２０】
従来技術（特許文献１）において、ＴａxＣ1-xの組成ｘを０．５以下、即ちＣリッチ組成としていた理由の一つは、高温熱処理に耐えうる耐熱安定性を得るにはＣリッチ組成が必要と考えられていたためである。
【００２１】
これに対して、本発明では、ＴａxＣ1-x電極の組成ｘを０．５よりも大きくした場合に、Ｃリッチ組成の場合と比較して高い反転層キャリア移動度を実現できること、Ｃリッチ組成の場合と比較してゲートリーク電流特性が改善することを新たに実験的に見出した。本発明の場合においても、Ｔａリッチ組成ＴａxＣ1-x電極とゲート絶縁膜との界面における反応は、高温熱処理時において、従来予想されていたように発生している。しかし、従来の予想に反して、適度な界面反応はデバイス特性を劣化させず、むしろ向上させていることを新たに見出した。また、さらにＴａリッチ組成ＴａxＣ1-x電極層の層厚を変化させることにより、電極とゲート絶縁膜との界面反応の程度を制御可能であることを見出した。
【００２２】
また、従来技術（特許文献２）においては、ｎＭＩＳトランジスタとｐＭＩＳトランジスタのＴａＣゲート電極の配向性が異なることが必要条件になっており、ｎＭＩＳとｐＭＩＳとで電極を作り分なければならない。本発明では、同一組成、同一配向性、同一層厚のＴａＣ層を、ｎＭＩＳ／ｐＭＩＳに共通して同一タイミングで成膜する。即ち、ゲート電極の作り分けを要しないので、プロセスが簡単である。さらに、ｎＭＩＳ／ｐＭＩＳともＴａＣ電極の配向性が同一なので、絶縁膜との反応性が制御し易い。
【００２３】
次に、ＴａxＣ1-x電極の組成をＴａリッチ組成にすることが、トランジスタ特性、特に反転層キャリア移動度、ゲートリーク電流特性、実効仕事関数に及ぼす効果を説明する。
【００２４】
ここでは、その効果を図２および図３に示すサンプルナンバー＃１〜＃５の５通りのゲートスタック構造を有するトランジスタの特性を比較した実験結果から明らかにする。＃１〜＃５は、ＴａxＣ1-x電極層、ＴｉＮ電極層、多結晶Ｓｉ層の三層を有する積層電極構造を有する。＃１〜＃５は、ＴａxＣ1-x電極層の組成および層厚、あるいは組成分布プロファイルが異なることを除いて、他の部分の形成条件は完全に同一である。ＴｉＮ電極層および多結晶Ｓｉ層は同一である。Ｓｉ基板は＃１〜＃５で同一であり、基板不純物濃度は８×１０16（／ｃｍ3）程度である。また、ゲート絶縁膜の成膜条件は＃１〜＃５で同じであり、ＴａxＣ1-x電極層形成前の時点においては同一であるが、後述するようにＴａxＣ1-x電極層との反応の有無および程度の差により、最終的なトランジスタ完成時にはサンプル間で性質に違いがある。
【００２５】
ゲート絶縁膜は、酸窒化ハフニウムシリケート、即ちＨｆＳｉＯＮであり、Ｈf／（Ｈｆ＋Ｓｉ）比は０．５、［Ｎ］濃度は約２０atomic％である。また、図２に図示するように、ＨｆＳｉＯＮ層とＳｉ基板の間には、ＳｉＯ2に近い組成をもつ界面層ができている。なお、＃１〜＃５のゲートスタック構造を有するトランジスタは、ゲートスタック構造形成後において１０００℃程度の高温の熱処理を施す工程を含む、所謂ゲートファースト工程により作成した。
【００２６】
＃１〜＃５のＴａxＣ1-x電極層について説明する。＃１〜＃５のＴａxＣ1-x電極層は何れもスパッタ法で成膜している。＃１、＃２および＃３は、Ｔａリッチ組成のＴａxＣ1-x電極層を有し、その層厚はそれぞれ、１０ｎｍ、５ｎｍ、３ｎｍである。一方、＃５は、Ｃリッチ組成のＴａxＣ1-x電極層を有し、その層厚は１０ｎｍである。さらに、＃４のＴａxＣ1-x電極層は層厚が７ｎｍ程度であり、ゲート絶縁膜に接する部分、数ｎｍの範囲においてはＴａリッチであるが、残りの上部のＴｉＮ電極に接する部分においてはＣリッチになる傾斜組成プロファイルを持っている。換言すれば、Ｔａリッチ層とＣリッチ層からなる積層構造を有している。
【００２７】
＃１〜＃３のＴａリッチ組成ＴａxＣ1-x電極層の組成ｘは０．５９であり、＃５のＣリッチ組成ＴａxＣ1-x電極層の組成ｘは０．４３である。この組成は、表面にＳｉＯ2 層を有するＳｉ基板上に、＃１〜＃３と同一組成条件で厚さ５０ｎｍのＴａxＣ1-x層を成膜した試料と、＃５と同一組成の条件で厚さ５０ｎｍのＴａxＣ1-x層を成膜した試料とに対して、堆積したまま（as-depo）の状態でＲＢＳ（Rutherford Backscattering Spectroscopy）分析を行うことで特定した。＃１〜＃３と同一組成の場合の結果を図４に、＃５と同一組成の場合の結果を図５に示す。ＲＢＳ測定の結果、ＴａxＣ1-x層中のＯ濃度とＡｒ濃度は、それぞれ検出限界以下と０．０１atomic％以下であった。なお、＃１〜＃３と同一組成の場合のＴａxＣ1-x層については、約１０００℃の熱処理を加えた場合やＨｆＳｉＯＮ層上に形成した場合もＲＢＳ測定を行い、組成に変化が無いことを確認している。
【００２８】
図４、図５では、ＴａxＣ1-x層／ゲート絶縁膜／Ｓｉ基板の分析用試料を用いた結果を示した。ＴａxＣ1-x層の組成は勿論完成したトランジスタでも測定可能であり、その場合はトランジスタのゲート電極の部分をＴＥＭ（Transmission Electron Microscopy）観察などで用いられるピックアップ法で切り出し、ゲート電極の断面をエネルギー分散型Ｘ線分析（Energy Dispersive X-ray Analysis：ＥＤＸ）、若しくは電子エネルギー損失分光法（Electron Energy-Loss Spectroscopy：ＥＥＬＳ）で分析すれば、ＴａとＣの組成比を確認できる。この場合、ＴＥＭ法の電子ビームを用いるので、分析位置のポジショニング精度が高い。これにより、ＴａxＣ1-x層／ゲート絶縁膜の反応制御性に強く関係する、ゲート絶縁膜と接した領域のＴａxＣ1-x層の組成を測定できる。
【００２９】
次に、本発明のＴａリッチ組成ＴａxＣ1-x電極層の場合に、従来技術のＣリッチ組成ＴａxＣ1-x電極層の場合よりも、高い反転層キャリア移動度が得られることを示す。図６は、＃１〜＃５のゲートスタック構造を有するトランジスタの反転層電子移動度の測定結果を示す。縦軸(ログスケール)は反転層電子移動度μ（ｃｍ2／Ｖs）であり、横軸(ログスケール)は反転層電子密度Ｎs（／ｃｍ2）である。＃１〜＃４の場合に高い移動度が得られ、対照的に＃５の場合には＃１〜＃４と比較して移動度が大幅に低くなっている。即ち、ゲート絶縁膜に接する部分のＴａxＣ1-x電極の組成がＴａリッチ組成の場合に、同部分がＣリッチの場合に比べて大幅に高い移動度が得られることが発見された。
【００３０】
また、＃４は＃２とほぼ同じ移動度カーブを示し、＃５よりも大幅に高い移動度を示しているから、ゲート絶縁膜との界面におけるＴａxＣ1-x電極層の組成ｘが移動度の大小を決めるにあたり第一に重要であって、界面から離れた上部領域の組成はＣリッチであっても移動度を低下させる要因にはならないことが分かる。この結果は、Ｔａリッチ組成の場合ゲート絶縁膜と反応するから、その場合トランジスタ特性は劣化するであろうという従来の予想と異なった結果である。反転層キャリア移動度はトランジスタの電流駆動能力に直結する物理量であるから、図６はＣＭＩＳの性能向上の観点におけるＴａリッチ組成のＴａxＣ1-x電極層の優位性を示している。
【００３１】
また、Ｔａリッチ組成ＴａxＣ1-x電極層を有する＃１〜＃３を比較した場合、移動度は＃１＞＃２＞＃３の順に高いことが分かる。即ち、同一のＴａリッチ組成を有する場合、ＴａxＣ1-x電極層の厚さが厚いほど移動度が高いことが明らかになった。
【００３２】
次に、本発明のＴａリッチ組成ＴａxＣ1-x電極層の場合に、従来技術のＣリッチ組成ＴａxＣ1-x電極層の場合よりも、ゲートリーク電流特性が改善することを示す。図７は、＃１〜＃５のゲートスタック構造を有するトランジスタのゲートリーク電流の測定結果を示す。縦軸はゲートリーク電流Ｊg（Ａ／ｃｍ2）であり、横軸はトランジスタオン状態におけるＳｉＯ2 換算の電気的ゲート絶縁膜の膜厚Ｔinv（ｎｍ）である。ここで、ＪgおよびＴinvは、チャネル/界面層界面における電界（Ｅox）が４．５（ＭＶ／ｃｍ）となるゲートバイアス条件で評価した値である。
【００３３】
図７中には、＃１とゲート絶縁膜の厚さのみ異なり、それ以外の基板、ゲート絶縁膜の組成、ゲート電極積層部の条件は全く同じであるサンプル＃１´とサンプル＃１´´の結果も合わせて示してある。ゲート絶縁膜の厚さのみを意図的に薄くしたものがサンプル＃１´であり、厚くした場合がサンプル＃１´´に対応する。
【００３４】
トランジスタの電流駆動能力はＴinvが小さいほど高くなり、一方トランジスタの消費電力はＪgが小さい方が小さくなる。従って、トランジスタの電流駆動能力と消費電力を合わせた観点においては、図７のＪg−Ｔinv特性図においては、より左下の領域にあるサンプル、即ちより小さいＴinvで、より小さいＪgを実現したサンプルの方が性能において優れている。＃１´と＃１、および＃１´´を結んだ黒い実線で示す特性傾向線を基準として、サンプル＃２、＃３、＃４はほぼこの直線状に乗るのでこれらの＃２〜＃４は＃１とほぼ同等のゲートリーク電流特性を示していると言える。
【００３５】
一方、＃５は実線よりも右上の領域に位置しているので、ゲートリーク電流特性は＃１の方が、＃５よりも良いことが分かる。従って、ゲート絶縁膜に接する部分のＴａxＣ1-x電極層の組成がＴａリッチ組成の場合に、同部分がＣリッチの場合に比べてより優れたゲートリーク電流特性が得られることが発見された。この結果は、Ｔａリッチ組成の場合ゲート絶縁膜と反応するから、その場合トランジスタ特性は劣化するであろうという従来の予想と異なった結果である。
【００３６】
次に、本発明のＴａリッチ組成ＴａxＣ1-x電極層を有するゲートスタック構造の実効仕事関数ＥＷＥ（Effective Work Function）がシングルメタルゲート技術に適することを示す。図８には、＃１´、＃１、＃１´´のゲートスタックのＶfbとＥＯＴ（Equivalent Oxide Thickness）との関係を示す。また図中＃Ａ´、＃Ａ、＃Ａ´´で示す一連のプロットは、それぞれ＃１´、＃１、＃１´´と界面層の形成方法が異なることを除いて、ゲート絶縁膜とゲート電極の形成法とを含め、すべて同一条件で形成したサンプルのＶfbとＥＯＴの関係を示す。
【００３７】
図８の結果は、本発明のＴａリッチ組成ＴａxＣ1-x電極層を有するゲートスタック構造のＥＷＥは、界面層の形成法に依存し５０ｍＶ程度異なること、また、そのＥＷＥは４．４〜４．５ｅＶ程度の範囲となることを示している。これは、シングルメタルゲート技術に適するメタルゲート電極とゲート絶縁膜の組み合わせとして適当な値の範囲、例えば４．４ｅＶ〜４．８ｅＶの範囲内にある。
【００３８】
通常ＣＭＩＳのｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタの閾値は対称、即ち値が同じで符号が逆に設定する必要がある。また、低閾値化する場合には、ｎチャネルＭＩＳトランジスタのＥＷＥを、ミッドギャップの値に相当する４．６ｅＶ程度以下で、ｎ型バンドエッジの値に相当する４．１ｅＶ程度に近づけ、ｐチャネルＭＩＳトランジスタのＥＷＥを、ミッドギャップの値に相当する４．６ｅＶ以上で、ｐ型バンドエッジの値に相当する５．１ｅＶ程度に近づける必要がある。
【００３９】
シングルメタルゲート技術においては、ベースのゲート絶縁膜に対して閾値調整用の元素の添加を行うこと、チャネル材料を従来のＳｉから変更すること、もしくは、基板に閾値調整用の元素の添加を行うことで、相補的閾値および低閾値化を実現できる。
【００４０】
ｎチャネルＭＩＳトランジスタのＥＷＥを、ｎ型バンドエッジの値に近づけるには、例えば、ゲート絶縁膜中へのＬａ，Ｍｇ，Ｄｙ，Ｙ，Ｙｂ，Ｅｒなどの元素の添加や、基板への窒素（Ｎ）イオン注入、が有効である。
【００４１】
また、ｐチャネルＭＩＳトランジスタのＥＷＥを、ｐ型バンドエッジの値に近づけるには、例えば、ゲート絶縁膜中へのＡｌ、Ｏなどの元素の添加や、Ｓｉ基板へのフッ素（Ｆ）イオン注入、もしくはチャネル材料をＳｉからＳｉＧｅへ変更することが有効である。
【００４２】
これらの技術を適宜組み合わせることで、シングルメタルゲート技術で、ＣＭＩＳに適する相補的閾値を設定可能である。このような閾値調整技術を適応する前のメタルゲート電極とベースの絶縁膜の組み合わせにおいては、前述したようにミッドギャップ近傍のＥＷＥの範囲、例えば４．４ｅＶ〜４．８ｅＶ程度の範囲のＥＷＥが適当であり、本発明のＴａリッチ組成ＴａxＣ1-x電極層のゲートスタック構造はそれを満たすことが可能である。
【００４３】
このように、本発明のＴａリッチ組成ＴａxＣ1-x電極層は、従来のＣリッチ組成ＴａxＣ1-x電極層と比較して、移動度特性、Ｊg−Ｔinv特性、ＥＷＥの三点において高性能ＣＭＩＳデバイス等に用いるシングルゲート電極として好ましいことを発見した。
【００４４】
本発明のまた別の特徴は、Ｔａリッチ組成ＴａxＣ1-x電極層がＮａＣｌ型構造からなる多結晶構造である特徴を有することである。図９（ａ）と（ｂ）は、＃１，２，３と同一組成条件で成膜した厚さ５０ｎｍのＴａxＣ1-x層に１０００℃の熱処理を加えた後、取得した断面ＴＥＭ像であり、（ａ）が明視野像、（ｂ）は暗視野像である。図９（ａ）と（ｂ）は、本発明のＴａリッチＴａxＣ1-x層は多結晶構造を有することを示している。
【００４５】
図１０（ａ）、図１１（ａ）は、＃１〜＃３と同一の組成となる条件（ｘ＝０．５９）と、＃５と同一の組成となる条件（ｘ＝０．４３）と、また別の条件（ｘ＝０．２７）とで成膜したＴａxＣ1-x層（層厚は５０ｎｍ）ＸＲＤ分析結果を示す。図１０（ａ）と図１１（ａ）は、夫々１０００℃程度の高温熱処理を施した試料と、堆積したまま（as-depo）の試料とに対する結果である。
【００４６】
ところで、ＴａとＣからなる合金、即ちタンタルカーバイド系には、ＴａＣ結晶（ＴａxＣ1-x：ｘ＝０．５）とＴａ２Ｃ結晶（ＴａxＣ1-x：ｘ＝２／３）の２つの安定な結晶構造の多形が存在していることが知られている。ＴａＣ結晶層は、プロトタイプ構造（structure prototype）がＮａＣｌ型の立方晶系結晶であり、一方Ｔａ２Ｃ結晶層はＣｄＩ２型の層状結晶である。図１０（ａ）ならびに図１１（ａ）において、実線で示す位置はＴａ２Ｃ結晶構造の場合にピークが現れる位置を示しており、一方点線で示す位置はＴａＣ結晶構造の場合にピークが現れる位置を示している。
【００４７】
図１０（ａ）ならびに図１１（ａ）より、＃１，２，３と同一組成条件のｘ＝０．５９の場合も、＃５と同一組成条件のｘ＝０．４３の場合も、ＴａＣ結晶構造となっていることが分かる。ＴａＣ結晶構造は所謂ＮａＣｌ型構造であるから、＃１，２，３ならびに＃５のＴａxＣ1-x層はＮａＣｌ型構造からなることが分かる。
【００４８】
図１０（ｂ）、図１１（ｂ）は、それぞれ図１０（ａ）、図１1（a）に示した試料におけるＴａＣ（２００）配向性率とＴａＣ（１１１）配向性比率を示した表である。ここで、ＴａＣ（２００）の配向性とは、次の式から求めたもので、ゲート電極／ゲート絶縁膜界面の法線方向に対するＴａxＣ1-x層の結晶配向比率である。
【００４９】
ＴａＣ（２００）配向性＝ＴａＣ（２００）ピーク強度／｛ＴａＣ（１１１）ピーク強度＋ＴａＣ（２００）ピーク強度｝        （１）
ＴａＣ（１１１）配向性は、（１）式の分子をＴａＣ（１１１）ピーク強度に置き換えることにより求められる。図１０（ｂ）、図１１（ｂ）より、本発明のＴａリッチ組成ＴａxＣ1-x層においては、ＴａＣ（２００）面の結晶配向比率は５０％より大きいことがわかる。即ち、本発明では、ゲート電極層とゲート絶縁膜の界面の法線方向に対するＴａＣ（２００）面の結晶配向比率［ＴａＣ（２００）面／｛ＴａＣ（２００）面＋ＴａＣ（１１１）面｝］は、５０％より大きいことを特徴とする。
【００５０】
ＴａＣ結晶構造において、ＴａＣ（２００）面はＴａとＣが交互に配置された面である。一方、ＴａＣ（１１１）面にはＴａ面とＣ面の２つの異質な面が存在し、Ｔａ面の方が界面の反応性が高いと考えられる。本発明では、ＴａＣと絶縁膜との反応を制御する必要があるが、（１１１）配向していると組成だけでなく、Ｔａ面とＣ面のどちらがより高い割合で絶縁膜と接するかによって反応性が異なる。従って、より良く反応を制御するには、（２００）配向としておいて、その上で組成と層厚の制御により、余剰ＴａやＣ欠損の量を制御することで反応量を制御するのが好ましい。余剰ＴａやＣ欠損については、図１２、１３を用いて後述する。
【００５１】
図１０、図１１は、ＴａxＣ1-x層／ゲート絶縁膜／Ｓｉ基板の分析用試料を用いた結果を示した。ＴａxＣ1-x層の結晶性比率は、勿論完成したトランジスタでも測定可能であり、その場合はトランジスタのゲート電極の部分をＴＥＭ観察などで用いられるピックアップ法で切り出し、ゲート電極の断面を透過電子回折法（transmission electron diffraction: TED）で分析すれば、（２００）配向と（１００）配向の割合を測定できる。この場合、ＴＥＭ法の電子ビームを用いるので分析位置のポジショニング精度が高い。これにより、ＴａxＣ1-x層／ゲート絶縁膜の反応制御性に強く関係する、ゲート絶縁膜と接した領域のＴａxＣ1-x層の配向性を測定できる。
【００５２】
本発明のＴａリッチＴａxＣ1-x層は、ｘ＝０．５９のＴａリッチ組成を持つにも拘わらず、ｘ＝０．５に相当するＴａＣ結晶相からなる多結晶構造であることがわかる。このことは、図１２に示すように、ＴａＣ結晶内若しくは結晶粒界に余剰Ｔａが存在するか、ＴａＣ結晶中にＣ欠損が生じていることを示す。
【００５３】
図１３は、＃１および＃５と同等のデバイスウェハに対して実施したBackside-ＸＰＳ分析の結果のうち、Ｔａ４ｆ（７／２、５／２）のスペクトルを示す。図１３中には、Metallic Ｔａ，ＴａＣ，Ｔａ oxide 中のＴａの結合状態に対応するピーク位置も図示してある。
【００５４】
図１３より、＃１と＃５ともＴａは主にＴａＣの結合状態であることがわかる。また、＃１に対しても Metallic Ｔａの位置に明確な信号は検出されないため、メタル状態のＴａが析出していることはない。＃５と比較して＃１のＴａ４ｆスペクトルは低エネルギー側にのみテールを引いていることが分かる。この低エネルギー側の成分は、隣接Ｃ原子数が４未満のＴａに対応する。そのようなＴａは，ＴａＣ結晶内のＣ欠損の隣接サイトや結晶粒界に存在する。
【００５５】
Ｔａリッチ組成のＴａxＣ1-x電極は、余剰Ｔａ若しくはＣ欠損を含むＴａＣ結晶相からなる多結晶である。この余剰ＴａやＣ欠損がＴａxＣ1-x電極の反応性を高めていると考えられる。図１０、図１１のＸＲＤの結果より、Ｔａリッチ組成のＴａxＣ1-x電極は１０００℃熱処理時に配向性が向上するとともに結晶化も進行することが分かる。この際に、余剰ＴａはＴａxＣ1-x／ＨｆＳｉＯＮ界面にも吐き出されると推察でき、界面の反応性は高まると考えられる。
【００５６】
これより、本発明のＴａリッチ組成ＴａxＣ1-x電極層の層厚について、好ましい層厚の範囲について説明するが、それに先立ち、本発明の電極層はゲート絶縁膜と反応していること、並びにその反応の量は同電極層の層厚に依存することを説明する。
【００５７】
図１４は＃１〜＃５のゲートスタック構造を有するトランジスタのゲート-チャネル間容量Ｃgc（μＦ／ｃｍ2）とゲート電圧Ｖg（Ｖ）の測定結果を示す。また、図１５は、図１４のＣgc−Ｖg特性から求めたＴinvの値を示す。Ｔinvの値は、＃１〜＃５のサンプル間で異なっている。＃１〜＃５のゲート絶縁膜は、成膜条件は同じであるから、ＴａxＣ1-x電極層形成前の時点においては同一である。その一方、図１５の結果は最終的なトランジスタ完成時には、＃１〜＃５のサンプル間でゲート絶縁膜に違いがあることを示している。この違いは、ＴａxＣ1-x電極とゲート絶縁膜との界面における反応に起因する。
【００５８】
従来技術のＣリッチ組成ＴａxＣ1-x電極層の場合に相当する＃５と比べて、本発明のＴａリッチ組成ＴａxＣ1-x電極層の場合に相当する＃１〜＃４は、Ｔinvの値が小さくなっていることが発見された。このことは、ＴａxＣ1-x電極とゲート絶縁膜の反応はＴａリッチ組成ＴａxＣ1-x電極層の場合に顕著であり、その場合にＴinvが小さくなると解釈できる。Ｔinvが減少する要因としては、ゲート絶縁膜の物理的な膜厚減少と、ゲート絶縁膜の誘電率増加の２点がある。図１７〜２０を用いて後述するように、その両者が、Ｔａリッチ組成ＴａxＣ1-x電極層の場合に発生していることを示す物理分析結果がある。Ｔａリッチ組成ＴａxＣ1-x電極層を有する＃１〜＃３を比較した場合、Ｔinvは＃１＜＃２＜＃３の順に小さいことが分かる。
【００５９】
図１６は、＃５のＴinvを基準とした＃１〜＃３のＴinvの減少分、ΔＴinvと、Ｔａリッチ組成ＴａxＣ1-x電極層の層厚との関係を示す。Ｔａリッチ組成ＴａxＣ1-x電極層の厚さが厚いほどＴinvの減少量は大きく、その関係は今回調べた範囲においてほぼ線形であることが分かる。従って、Ｔａリッチ組成ＴａxＣ1-x電極層が厚いほど、電極とゲート絶縁膜界面の反応が顕著であることが分かる。
【００６０】
ここで、Ｔａリッチ組成のＴａxＣ1-x電極の層厚が厚くなるほど、メタルゲート（ＭＧ）／high-kゲート絶縁膜（ＨＫ）反応がより顕著になる理由としては、膜厚が厚いほど余剰Ｔａの絶対量が多く、１０００℃熱処理時にＴａxＣ1-x／ＨｆＳｉＯＮ界面に吐き出される量も多くなるということが考えられる。
【００６１】
電気的な膜厚であるＴinvの減少分、ΔＴinvの値は、今回調べた範囲で最大となる＃１の場合でも０．１ｎｍ程度であり、これは物理的な膜厚としては、ＨｆＳｉＯＮの誘電率を１２と仮定して、０．３ｎｍ程度である。一方、ＨｆＳｉＯＮの構成単位構造であるＨｆＯ4分子やＳｉＯ4分子の直径はおよそ０．３ｎｍ程度である。従って、Ｔａリッチ組成ＴａxＣ1-x電極層が引き起こした界面反応は、およそ僅かに１原子層ないし２原子層に相当する厚みの範囲で起こる現象であると理解できる。
【００６２】
続いて、本発明のＴａリッチ組成ＴａxＣ1-x電極層の層厚に関して、好ましい層厚の範囲について説明する。本発明のＴａリッチ組成ＴａxＣ1-x電極層の層厚は、好ましくは０．５ｎｍ以上、また好ましくは２０ｎｍ以下、より好ましくは１０ｎｍ以下である。
【００６３】
先ず、トランジスタ動作上好ましい効果が得られる、Ｔａリッチ組成ＴａxＣ1-x電極層の層厚の上限について説明する。図６にあるように、＃１〜＃３を比較した場合、移動度は＃１＞＃２＞＃３の順に高いことが分かる。従って、移動度は、Ｔａリッチ組成ＴａxＣ1-x電極層の厚さが厚いほど高く、今回調べた電極層厚の範囲において飽和していない。
【００６４】
図１６にあるようにＴａリッチ組成ＴａxＣ1-x電極層の厚さが厚いほどＴinvの減少分ΔＴinvは大きくなり、電極とゲート絶縁膜界面の反応が顕著となっている。電極とゲート絶縁膜界面の反応があまりに過剰になった場合は、ゲートリーク特性は劣化に転じると思われる。しかし、図７にあるように、＃１〜＃３は同じＪg-Ｔinvの特性傾向線上にあるから、今回調べた範囲においては電極とゲート絶縁膜界面の反応がより顕著となっても、リーク電流特性において劣化は見られない。従って、トランジスタ動作上好ましい効果が得られるＴａリッチ組成ＴａxＣ1-x電極層の層厚の上限は、少なくとも１０ｎｍ以上の範囲にある。
【００６５】
あるいは、Ｔａリッチ組成ＴａxＣ1-x電極層の上限は、次の加工容易性の観点からの要請により規定される。メタル電極層の層厚が厚いほどゲート形状加工時のドライエッチングの難度は上がる。特にメタルゲート技術が適応される世代の集積回路の物理ゲート長が４５ｎｍ程度以下であること考えると、加工容易性の観点からはメタル電極層の層厚の上限は２０ｎｍ程度と考えられる。
【００６６】
トランジスタ動作上好ましい効果が得られる、Ｔａリッチ組成ＴａxＣ1-x電極層の層厚の下限について説明する。図６の＃１〜＃５の移動度の比較に関して先述したように、ゲート絶縁膜との界面におけるＴａxＣ1-x電極層の組成ｘが移動度の大小を決めるにあたり第一に重要である。＃３の例から分かるように層厚が３ｎｍの場合でも、従来技術のＣリッチ組成ＴａxＣ1-x電極層と比べ大幅に高い移動度が得られているから、本発明の効果を発現するに必要な層厚の下限は、３ｎｍ以下の範囲にある。
【００６７】
ここでは、本発明における発見に基づき、＃３と同等の効果をより薄い層厚で得るためのＴａxＣ1-x電極の組成と層厚の設計を行い、それを通じて本発明の効果を発現するに必要な層厚の下限を求める。
【００６８】
＃１〜＃３を比較した場合、＃１、＃２、＃３の順で、図６にあるように移動度は高く、図１６にあるように同じ順で、Ｔinvの減少分ΔＴinvは大きくなる。図６と図１６より、ΔＴinvが大きいほど、移動度が高くなる相関が見出される。この相関は、＃４と＃５を含めても成り立つ。
【００６９】
この物理的な理由としては、次のものが考えられる。電極層形成時においては、ＴａxＣ1-x電極層とゲート絶縁膜の界面近傍領域に、原子間結合の欠陥や電極層形成時の成膜損傷による欠陥があると考えられる。本発明のＴａリッチ組成ＴａxＣ1-x電極層の場合は、１０００℃程度の高温アニール時に電極とゲート絶縁膜との界面反応が起こり、界面近傍の欠陥層を反応除去できる。反応が進むほど、言い換えるとＴinvの減少ΔＴinvは大きくなるほど、欠陥層の除去が完全なものになり、反転層移動度が上昇する。そのため、移動度はΔＴinvに依存する。
【００７０】
一方、従来のＣリッチ組成ＴａxＣ1-x電極層の場合、電極とゲート絶縁膜との界面反応が起こらないので、電極層形成時の欠陥層がそのまま維持され、反転層移動度が本発明の場合と比較して低くなる。図２１を用いて後述するように、本発明のＴａリッチ組成ＴａxＣ1-x電極層の場合と従来のＣリッチ組成ＴａxＣ1-x電極層の場合とで、電極-ゲート絶縁膜間の結合状態が異なることを示す物理分析の結果があり、この説明と矛盾しない。
【００７１】
＃３と同等の効果をより薄い層厚で得るためには、＃３と同じΔＴinvをより薄い層厚で実現すればよい。このためには、＃３よりもＴａxＣ1-x電極の組成ｘ（ｘ＞０．５）を大きくすれば良い。図１２を用いて説明したように、本発明のTaリッチＴａxＣ1-x電極においては、ＴａＣ結晶内若しくは結晶粒界に余剰Ｔａが存在するか、ＴａＣ結晶中にＣ欠損が生じている。この余剰TaとC欠損を合わせた量、これをｙと定義すると、ｙ＝２ｘ−１となる。ｙはＴａxＣ1-x電極の反応性を現す指標であって、ΔＴinv∝ｙの関係があると考えられる。
【００７２】
一方、図１６において説明したように、Ｔａリッチ組成ＴａxＣ1-x電極層の厚さdとΔＴinvには線形の関係がある。従って、
ΔＴinv∝ｙ＊ｄ＝（２ｘ−１）＊ｄ                     （２）
が考えられる。
【００７３】
＃３と同等かそれ以上のΔＴinvを実現する組成xと層厚dの組み合わせは、次の式で既定される。
【００７４】
（２ｘ−１）＊ｄ＞（２＊０．５９−１）＊３       （３）
式（３）に従うと、＃３と同等の効果を得るための最も薄いｄはｘ＝１の場合に得えられ、ｄ＞０．５４ｎｍとなる。このことは、ゲート絶縁膜と別の耐熱メタル層、例えばＣリッチ組成ＴａxＣ1-x電極層の間に０．５４ｎｍの１００％Ｔａ層を挿入した電極構造を形成すれば、＃３と同等の効果が得られることを示している。
【００７５】
次に、Ｔａリッチ組成ＴａxＣ1-x電極層とゲート絶縁膜との界面における反応について説明する。また、Ｔａリッチ組成ＴａxＣ1-x電極層とゲート絶縁膜との界面構造について、その構造的特徴について説明する。
【００７６】
ここでは、本発明のＴａリッチ組成ＴａxＣ1-x電極層を有し、ゲート絶縁膜との界面反応が最も顕著である＃１と、従来のＣリッチ組成ＴａxＣ1-x電極層を有する＃５の物理分析結果を比較する。
【００７７】
図１７（ａ）と（ｂ）は、それぞれ＃１と＃５からゲートスタック部を切り出した試料をＴＥＭ観察した結果を示す。図１７（ａ）と（ｂ）は、＃１の方が＃５と比較して、ゲート絶縁膜（ＨｆＳｉＯＮ）の物理的な膜厚が小さいことを示している。
【００７８】
図１８は、＃１もしくは＃５と同一ウェハ上から切り出した試料を、Back-side ＳＩＭＳ分析した結果であり、Ｓｉの分布プロファイルを示している。図１８は、＃１の試料では、電極/ゲート絶縁膜界面反応の結果、ＨｆＳｉＯＮからＳｉがＴａリッチ組成ＴａxＣ1-x電極層へ拡散していることを示す。
【００７９】
図１９は、＃１もしくは＃５と同一ウェハ上から切り出した試料を、Back-side ＸＰＳ分析した結果であり、Ｓｉの２ｐ軌道に由来するスペクトルを示している。図中には、ＨｆＳｉＯＮ、ＳｉＯ2、ＳｉＯＮの中のＳｉに対応するピーク位置（Ｐ１）と金属との結合状態にあるＳｉ（Ｓｉ−Ｔａ、Ｓｉ−Ｃ、Ｓｉ−Ｓｉ）に対応するピーク位置（Ｐ２）も図示してある。＃１に対してのみ、金属との結合状態にあるＳｉの成分が検出される。これは、＃１のＴａリッチ組成ＴａxＣ1-x電極層中にＳｉが存在することを示している。
【００８０】
図２０（ａ）は、＃１もしくは＃５と同一ウェハ上から切り出した試料を、Back-side ＸＰＳ分析した結果であり、Ｏの１ｓ軌道に由来するスペクトルを示している。図中には、ＨｆＳｉＯＮ、ＳｉＯ2、ＳｉＯＮの中のＯ（Ｈｆ−Ｏ−Ｓｉ、Ｓｉ−Ｏ−Ｓｉ）に対応するピーク位置（Ｐ１）と金属との結合状態にあるＯ（Ｈｆ−Ｏ−Ｈｆ、Ｔａ−Ｏ−Ｈｆ、Ｔａ−Ｏ−Ｔａ）に対応するピーク位置（Ｐ２）も図示してある。図２０（ｂ）は、Ｐ１成分とＰ２成分とをピーク分離し、そのピーク強度比のTake off angle（ＴＯＡ）依存性を示す。Ｐ２／（Ｐ１＋Ｐ２）比は、＃５よりも＃１の方がより多く、またＴＯＡの増大とともに大きくなる。
【００８１】
図２０（ｂ）は、＃５よりも＃１の方が金属との結合状態にあるＯが多く、さらにその量はメタルゲート（ＭＧ）／ゲート絶縁膜（ＨＫ）界面近傍によりに多いことを示している。これは、ＨｆＳｉＯＮからＳｉが引き抜かれた結果Ｈｆ／（Ｈｆ＋Ｓｉ）比が増加しＨｆＳｉＯＮがＨｆＯ2に近いものに変質したため、もしくは、ＨｆＳｉＯＮを還元したＴａがＴａ−Ｏ結合を作るためと考えられる。ＨｆＳｉＯＮよりもＨｆＯ2やＴａＯxの方が誘電率は高い。
【００８２】
図２１（ａ）は、Ｈｆ４ｆのスペクトルを示す。図中には、ＨｆＳｉＯＮの中のＨｆ（Ｈｆ−Ｏ−Ｓｉ）に対応するピーク位置（Ｐ１）と金属との結合状態にあるＨｆ（Ｈｆ−Ｃ、Ｈｆ−Ｔａ）に対応するピーク位置（Ｐ２）も図示してある。
【００８３】
図２１（ｂ）は、Ｐ２／（Ｐ１＋Ｐ２）比のＴＯＡ依存性を示す。Ｐ２／（Ｐ１＋Ｐ２）比は、＃５よりも＃１の方がより多く、またＴＯＡの増大とともに大きくなる。図２０（ｂ）は、＃５と比べ＃１ではＭＧ／ＨＫ界面近傍においてＴａもしくはＣと結合しているＨｆの割合が多いことを示している。これは、Ｈｆ−Ｏ結合のＯを界面の余剰Ｔａが奪ったためＨｆ−ＴａもしくはＨｆ−Ｃ結合が形成されるためと考えられる。
【００８４】
以上の事実より、本発明のＴａリッチ組成ＴａxＣ1-x電極層は、従来のＣリッチ組成ＴａxＣ1-x電極層よりも反応性が高いが故に、ゲート絶縁膜と反応し、界面において相互拡散や界面結合状態の組み換えが発生し、結果として電気的に良好な界面特性が実現されることが見出された。上記の知見に基づいて構成されたＣＭＩＳ半導体装置の実施形態を以下に説明する。
【００８５】
（第１の実施形態）
第１の実施形態に係るＣＭＩＳ半導体装置は、本発明の共通概念を説明するのに用いた図１と同一になるので図１を援用し、既に説明した部分の説明は省略する。第１の実施形態のＣＭＩＳ半導体装置におけるゲート電極６、１６は、Ｔａリッチ組成ＴａxＣ1-x電極層（ｘ＞０．５）の単層である。
【００８６】
前記したように、Ｔａリッチ組成ＴａxＣ1-x電極層６、１６はＮａＣｌ型の多結晶構造で、ｘは０．５より大である。ゲート電極６，１６とゲート絶縁膜５，１５の界面の法線方向に対するＴａＣ（２００）面の結晶配向比率［ＴａＣ（２００）面／｛ＴａＣ（２００）面＋ＴａＣ（１１１）面｝］は、５０％より大きい。電極層の層厚は０．５ｎｍ以上、５０ｎｍ以下であるが、単層であることを考慮すると２〜５０ｎｍとするのが好ましい。ゲート絶縁膜５、１５にはＨｆＳｉＯＮを使用する。
【００８７】
第１の実施形態によれば、シリコンＣＭＯＳデバイス等に用いるのに適した簡易なシングルメタルゲート構造と高い反転層キャリア移動度を有する半導体装置が実現できる。
【００８８】
（第２の実施形態）
図２２は、第２の実施形態に係るＣＭＯＳ半導体装置の断面図である。図１と共通部分には共通番号を付して、重複する説明を省略する。第２の実施形態のＣＭＯＳ半導体装置は、積層ゲート電極構造を有し、ＴａリッチＴａxＣ1-x電極層６1 、１６1 と、その上に形成されたポリシリコン電極６2 ，１６2 を有することである。ポリシリコン電極は、従来のＭＯＳ半導体装置において賞用されていた材料であり、従来の半導体プロセスとの適合性に優れている。
【００８９】
第２の実施形態におけるＴａxＣ1-x電極層６1 、１６1 は、ＮａＣｌ型の多結晶構造で、ｘは０．５より大である。ゲート電極６，１６とゲート絶縁膜５，１５の界面の法線方向に対するＴａＣ（２００）面の結晶配向比率［ＴａＣ（２００）面／｛ＴａＣ（２００）面＋ＴａＣ（１１１）面｝］は、５０％より大きい。ＴａＣ電極層の層厚は０．５ｎｍ以上、１０ｎｍ以下で、ポリシリコン層６2 ，１６2 との層厚は、例えば５０ｎｍとする。ゲート絶縁膜５、１５にはＨｆＳｉＯＮを使用する。
【００９０】
第２の実施形態によれば、従来のプロセスに適合したシングルメタルゲート構造と高い反転層キャリア移動度を有するＣＭＯＳ半導体装置が実現できる。
【００９１】
（第３の実施形態）
図２３は、本発明の第３の実施形態に係るＣＭＯＳ半導体装置を表す模式断面図である。第３の実施形態の半導体装置は、Ｔａリッチ組成ＴａxＣ1-x電極層（ｘ＞０．５）６1 、１６1 、耐熱メタル層６3 、１６3 、多結晶Ｓｉ層６2 、１６2 の三層を有する積層電極構造をｐ チャネルＭＩＳトランジスタ、ｎチャネルＭＩＳトランジスタの両方のゲート電極として有することを特徴としている。
【００９２】
メタルゲート技術の一形態として、所謂ＭＩＰＳ構造(Metal Inserted Poly Si)は実用上有望である。これは、ゲート絶縁膜と従来の多結晶Ｓｉゲート電極の間に薄いメタル電極層を挿入した構造を言う。ここで、薄いメタル電極層とは、単層でも多層でも良い。ＭＩＰＳ構造は、従来の多結晶ゲート技術の製造工程と類似点が多く、親和性、互換性が高い。十分に低い抵抗のポリシリコン層を使用でき、ゲートのドライエッチング加工が容易になる等の利点もある。そのため、本発明のＴａリッチ組成ＴａxＣ1-x電極層（ｘ＞０．５）もＭＩＰＳ技術と組み合わせて使用するのが望ましい。
【００９３】
Ｔａリッチ組成ＴａxＣ1-x電極層とＭＩＰＳ技術の組み合わせにおいては、ＴａxＣ1-x電極層の組成ｘと層厚ｄの設計値によっては、次の技術的工夫が有効である。
【００９４】
Ｔａリッチ組成ＴａxＣ1-x電極層は従来のＣリッチ組成ＴａxＣ1-x電極層よりも反応性が高く、ゲート絶縁膜だけでなく上部のポリシリコン層と反応する場合がある。その場合所望のＴａリッチ組成ＴａxＣ1-x電極層の性質が変質し、本発明の効果が得られないか、制御性が悪くなる懸念がある。また、 前述のように本発明の効果を発揮するには、２ｎｍ以下のＴａリッチ組成ＴａxＣ1-x電極層でも良い。しかし、Ｔａリッチ組成ＴａxＣ1-x電極層の層厚が特に薄い場合、上記の懸念が高まる。
【００９５】
上部ポリシリコンとの反応もあらかじめ考慮し、上部ポリシリコンと反応してもなお下部ゲート絶縁膜との望ましい界面反応を引き起こすよう、Ｔａリッチ組成ＴａxＣ1-x電極層の組成ｘと層厚ｄを設計しておけば、単層Ｔａリッチ組成ＴａxＣ1-x電極層とＭＩＰＳ技術の組み合わせも有効である。
【００９６】
また、より制御性よく上記の懸念を払拭するには、本発明のＴａリッチ組成ＴａxＣ1-x電極層とポリシリコン層の間に反応性に乏しい、耐熱メタル層を挿入することが有効である。耐熱メタル層としては、Ｃリッチ組成ＴａxＣ1-x層、ＴｉＮ層、ＨｆＣx層、ＷＮ層、ＴａＮ層、などのチタン， モリブデン， タングステン， タンタルなどの高融点金属の炭化物、窒化物が有効である。また、それらの積層であっても良い。その中でも、特に、Ｃリッチ組成ＴａxＣ1-x層とＴｉＮ層が有効である。
【００９７】
Ｃリッチ組成ＴａxＣ1-x層が有効な理由は、Ｔａリッチ組成ＴａxＣ1-x電極層と同じ元素系で構成されるため、ゲート電極層を加工する際の反応性ドライエッチングの工程が簡単化できる。Ｔａリッチ組成ＴａxＣ1-x層／Ｃリッチ組成ＴａxＣ1-x電極層／ＴｉＮ層／ポリシリコン層の積層は、前述の＃４に相当し、従来のＣリッチ電極技術と比較して、良好な移動度とゲートリーク電流（Ｊg ）が実証されている。
【００９８】
ＴｉＮ層が有効な理由は、ＴｉＮが既に現在の半導体製造工程で使用されている材料であるため、その反応性ドライエッチングの難易度が低いことにある。ＴａxＣ1-x層の反応性ドライエッチングは、ＴａxＣ1-xの化学的安定性の高さに由来して比較的難しい。メタル電極層のドライエッチングでは、テーパー(裾引き) 形状発生、アンダーカット(ノッチ) 形状発生などの加工問題がしばし問題となる。これを容易に回避するため、Ｔａリッチ組成ＴａxＣ1-x電極層の層厚を比較的薄く設計し、上記耐熱メタル層としてＴｉＮを使用する。こうすれば、ＴｉＮ層はドライエッチング容易であり、Ｔａリッチ組成ＴａxＣ1-x層も薄いのでドライエッチングが容易になる。また、実際にＴａリッチ組成ＴａxＣ1-x層／ＴｉＮ層／ポリシリコン層の積層は、前述の＃１〜＃３に相当し、従来のＣリッチ電極技術と比較して、良好な移動度とゲートリーク電流（Ｊg ）が実証されている。
【００９９】
次に、本実施形態に係る半導体装置の製造方法について説明する。第１および第２の実施形態では製造方法を説明しなかったが、本実施形態に同一工程が含まれるので、本実施形態の説明により兼ねるものとする。
【０１００】
まず、半導体基板（１，２，３）の主表面上に素子分離層４を形成する。基板は、シリコン基板や、ＳＯＩ基板、ゲルマニウム基板、シリコン基板の上にゲルマニウム層を形成したもの、シリコン基板上にシリコンゲルマニウム層の中間層を挟みゲルマニウム層を形成したものであってよい。素子分離層４の形成方法は、局所酸化法や、ＳＴＩ（Shallow Trench Isolation）法であってもよく、素子分離層４の形状は、メサ型でもよい。
【０１０１】
素子分離層４を形成した後、ｐ型ウェル領域２及びｎ型ウェル領域３を形成する。また、ｎ型ウェル領域３の上にＳｉＧｅ層、もしくはＳｉのキャップ層を有するＳｉＧｅ層を形成し、最終的にｐＭＩＳがＳｉＧｅチャネルを有するようにしても良い。また、ｐ型ウェル領域２に窒素をイオン注入しても良い。また、ｎ型ウェル領域３にフッ素をイオン注入しても良い。
【０１０２】
ｐ型ウェル領域２及びｎ型ウェル領域３の上部表面にゲート絶縁膜５及び１５を形成する。また、ゲート絶縁膜形成前に、ゲート絶縁膜とチャネルとの界面層としてＳｉＯ2や、ＳｉＯＮを形成しても良い。界面層の形成手法は、熱酸化や、プラズマ熱酸化、オゾン水処理、化学酸化、プラズマ窒化、アンモニア熱処理などであってよく、それらの組み合わせでも良い。
【０１０３】
また、ゲート絶縁膜形成前に、ｎＭＩＳの界面層上に、Ｌａ，Ｃｅ，Ｐｒ，Ｔｂ，Ｄｙ，Ｅｒ、Ｙｂ，Ｙ、Ｍｇ，Ｓｒ，Ｂａもしくはそれらの酸化物の薄膜を形成してもよい。また、ゲート絶縁膜形成前に、ｐＭＩＳの界面層上に、ＡｌもしくはＡｌ酸化物の薄膜を形成してもよい。
【０１０４】
ゲート絶縁膜５，１５の形成方法については、Ｈｆ及びＺｒから選ばれる金属元素の酸化物、もしくは、Ｈｆ及びＺｒから選ばれる金属元素のシリケート、もしくはＨｆのジルコネートからなる高誘電率膜を、ＣＶＤ（Chemical Vapor Deposition：化学気相蒸着）法もしくはＡＬＤ（Atomic Layer Deposition）法で堆積させてもよい。また、ゲート絶縁膜形成後に、ゲート絶縁膜をプラズマ窒化してもよい。また、Ｌａ−Ｈｆ−Ｏ膜や、Ｌａ−Ａｌ−Ｏ膜をレーザーアブレーション法、もしくはＡＬＤ法で形成しても良い。
【０１０５】
また、ゲート絶縁膜形成後に、ｎＭＩＳのゲート絶縁膜上に、Ｌａ，Ｃｅ，Ｐｒ，Ｔｂ，Ｄｙ，Ｅｒ、Ｙｂ，Ｙ、Ｍｇ，Ｓｒ，Ｂａもしくはそれらの酸化物の薄膜を形成してもよい。また、ゲート絶縁膜形成後に、ｐＭＩＳのゲート絶縁膜上に、ＡｌもしくはＡｌ酸化物の薄膜を形成してもよい。
【０１０６】
その後、ゲート絶縁膜５，１５の上部表面に、ゲート電極６（６1，６2，６3），１６（１６1，１６2，１６3）となる単層または多層の導電膜を、既知の方法で形成する。スパッタ法もしくはＣＶＤ法により、Ｔａリッチ組成ＴａxＣ1-x電極層を形成する。また、Ｔａリッチ組成ＴａxＣ1-x電極層形成後、連続して、Ｃリッチ組成ＴａxＣ1-x電極層を形成しても良い。また、Ｔａリッチ組成ＴａxＣ1-x電極層の上部にチタンナイトライドをＰＶＤ（Physical Vapor Deposition：物理気相成長法）により形成しても良い。さらにその後、その上部表面に多結晶シリコン層を減圧ＣＶＤ法により５０ｎｍ成膜する。
【０１０７】
その後、フォトリソグラフィ技術によるパターニングを行い、引き続き、リソグラフィーによるパターニングを行い、異方性エッチングによりゲート電極６，１６の形状の加工を行い、リンとボロンのイオン注入によりｎ型及びｐ型ＭＩＳトランジスタの高不純物濃度の浅いエクステンション領域９，１９を形成する。エクステンション領域９，１９の形成には、選択エピタキシャル成長法を用い、デバイス特性としても短チャネル効果の抑制が可能であるエレベート型ソース・ドレイン構造を用いてもよい。また、エレベート型ソース・ドレイン構造の形成の際に、同時に不純物を導入してもよい。
【０１０８】
次に、ゲート電極とソース・ドレイン領域の絶縁のための側壁絶縁膜８，１８を形成する。エクステンション領域形成時よりも大きな加速電圧により、リン及びボロンのイオン注入を行い、深い拡散領域（ディープ領域）１０，２０を形成する。その後、不純物の活性化のため、１０００℃程度のスパイクアニールを施す。活性化処理方法としては、フラッシュランプアニール、レーザアニール等を用いることもできる。
【０１０９】
その後、減圧ＣＶＤにより層間絶縁膜２４となるシリコン酸化膜を堆積し、ＣＭＰ（Chemical Mechanical Planarization：化学機械平坦化）によりゲート電極６及１６の上端を露出させる。
【０１１０】
その後、図示は省略しているが必要に応じ、スパッタ法等によりポリシリコンゲート電極６3及び１６3の上面にニッケル層を１０ｎｍ成膜する。その後、５００℃の低温熱処理を行うことによって、ニッケルと多結晶シリコンとの界面領域からシリサイドが形成され、Ｎｉ2Ｓｉが形成される。その後、硫酸と過酸化水素水との混合溶液等を用いて未反応のＮｉを除去する。
【０１１１】
ここで、本実施形態においては多結晶シリコンの一部だけをシリサイド化しているが、Ｎｉの膜厚をより厚くすることによって多結晶シリコンを全てシリサイドへと変換しても良い。その場合、通常ソース・ドレインへのイオン注入時に同時に行われる、低抵抗化のためのゲートのポリシリコンへの不純物ドープが不要になり、ゲートポリシリコンから絶縁膜を解して基板への不純物の拡散の懸念を完全に払拭できる。これは、メタルゲート層の層厚が薄い場合有効な場合がある。
【０１１２】
以上説明した製造方法により、図２３に表す構造のＣＭＩＳＦＥＴ半導体装置が作製される。本実施形態の半導体装置は、ｐＭＩＳトランジスタとｎＭＩＳトランジスタと同一のゲート電極を使用するシングルゲート構造であるため、ゲート電極の作り分けの必要が無い。従って、工程が簡便であり、作り分けする際の絶縁膜表面の損傷、変質を完全に回避することが可能である。
【０１１３】
このように、本実施形態は前述の実施形態と同様な効果を奏するとともに、ゲート加工が容易なＣＭＩＳ半導体装置を提供することができる。
【０１１４】
（第４の実施形態）
ＦＩＧ．２４は、第４の実施形態に係るＣＭＩＳ半導体装置の概略構成を示す斜視図である。本実施形態は、ｐ型、ｎ型の半導体領域を基板表面から突出させた、所謂ＦｉｎＦＥＴに適用したものである。
【０１１５】
Ｓｉ基板（半導体基板）３０上にＳｉＯ2 などの埋め込み絶縁膜３１が形成され、この絶縁膜３１上に、Ｆｉｎ状のｐ型Ｓｉ層（第１の半導体領域）３２とＦｉｎ状のｎ型ＳｉＧｅ層（第２の半導体領域）３３が平行に形成されている。ｐ型Ｓｉ層３２の上面および側面の一部には、Ｌａが添加されたＨｆＳｉＯＮ膜からなるゲート絶縁膜３４が形成されている。ｎ型ＳｉＧｅ層３３の上面及び側面の一部には、Ａｌを添加されたＨｆＳｉＯＮ膜からなるゲート絶縁膜３５が形成されている。
【０１１６】
さらに、各ゲート絶縁膜３４、３５を覆うように、ポリシリコン／Ｔａリッチ組成ＴａxＣ1-xの積層膜からなる共通のゲート電極３６が形成されている。また、ゲート電極３６の側面には、ゲート側壁絶縁膜３７が形成されている。
【０１１７】
なお、ここではポリシリコン／Ｔａリッチ組成ＴａxＣ1-xの２層積層電極の場合を説明したが、第３の実施形態で説明したように、ポリシリコン／耐熱メタル層／Ｔａリッチ組成ＴａxＣ1-xの３層の積層電極を適用してもよい。また、図２４では、便宜上１つのトランジスタが１つのＦｉｎ状の半導体層を有しているが、１つのトランジスタが複数のＦｉｎ状の半導体層を有していても構わない。
【０１１８】
第４の実施形態によっても、前述の実施形態と同様な効果を奏するとともに、ＦｉｎＦＥＴ特有の効果を併せ持たせることができる。
【０１１９】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。
【０１２０】
例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、前述した各具体例は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも、本発明の特徴を含む限り本発明の範囲に包含される。
【図面の簡単な説明】
【０１２１】
【図１】本発明の実施形態に係るＣＭＩＳ半導体装置の断面図。
【図２】基礎実験に用いた５種類の試料の電極構造を示す模式図。
【図３】５種類の試料の構成材料、寸法を示す表。
【図４】Ｔａモル比０．５９のＴａＣ電極（as depo on SiO2）における深さと構成原子の原子比との関係を示す特性図。
【図５】Ｔａモル比０．４３のＴａＣ電極（as depo on SiO2）における深さと構成原子の原子比との関係を示す特性図。
【図６】５種類の試料における表面キャリア濃度と電子移動度の関係を示す特性図。
【図７】５種類＋２種類の試料におけるオン時酸化膜換算ゲート絶縁膜厚（Ｔinv）とゲートリーク電流（Ｊg）との関係を示す特性図。
【図８】＃１およびその派生品の試料におけるＥＯＴとフラットバンド電圧の関係を示す特性図。
【図９】本発明のＴａリッチＴａＣ層が多結晶であることを示すＴＥＭ像で、（ａ）は明視野像、（ｂ）は暗視野像。
【図１０】Ｔａモル比が０．５９、０．４３、０．２７で、１０００℃程度で熱処理したＴａＣ試料のＸＲＤ分析の結果を示す図（ａ）と、配向性比率を示す表（ｂ）。
【図１１】Ｔａモル比が０．５９、０．４３、０．２７で、熱処理しないＴａＣ試料のＸＲＤ分析の結果を示す図（ａ）と、配向性比率を示す表（ｂ）。
【図１２】ＴａリッチＴａＣ層における余剰Ｔａ、Ｃ欠損の模式図。
【図１３】＃１と＃５に同等なデバイスウェハのBackside ＸＰＳ分析スペクトル図（Ｔａ４ｆ）。
【図１４】５種類のＴａＣ試料についてのゲート電圧とゲート・チャネル間キャパシタンスの関係を示す特性図。
【図１５】５種類の試料のＴinvを示す図。
【図１６】Ｔａモル比０．５９のＴａＣ試料の層厚と、ΔＴinvの関係を示す図であり、ΔＴinvは、Ｔａモル比０．４３のＴａＣ試料のＴinvを基準としたＴinvの減少分。
【図１７】ゲート積層部のＴＥＭ像で、（ａ）は＃１の試料、（ｂ）は＃５の試料。
【図１８】＃１と＃５の試料に対する Backside ＳＩＭＳ分析の結果を示す図。
【図１９】＃１と＃５の試料に対する Backside ＸＰＳ分析の結果を示す図（Ｓｉ２ｐ）。
【図２０】＃１と＃５の試料に対する Backside ＸＰＳ分析の結果を示す図（Ｏ１ｓ）。
【図２１】＃１と＃５の試料に対する Backside ＸＰＳ分析の結果を示す図（Ｈｆ４ｆ）。
【図２２】第２の実施形態に係るＣＭＩＳ半導体装置の断面図。
【図２３】第３の実施形態に係るＣＭＩＳ半導体装置の断面図。
【図２４】第４の実施形態に係るＣＭＩＳ半導体装置の斜視図。
【符号の説明】
【０１２２】
１、３０…半導体基板
２…ｐ型ウェル領域
３…ｎ型ウェル領域
４…素子分離層
５、１５、３４，３５、…ゲート絶縁膜
６，１６、３６…ゲート電極
６1 ，１６1 …ＴａリッチＴａＣ層
６2 ，１６2 …耐熱メタル層
６3 ，１６3 …ポリシリコン層
８，１８、３７…側壁絶縁膜
９，１９…エクステンション領域
１０，２０…ディープ領域
２４、３１…層間（埋め込み）絶縁膜
３２…ｐ型Ｓｉ領域
３３…ｎ型ＳｉＧｅ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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