(57)【特許請求の範囲】
【請求項１】
選択されたスイッチングレートセッティングで動作可能な電力増幅器及び選択された周波数応答セッティングで動作可能なプログラマブルデジタルフィルタを動作させる方法であって、
入力するオーディオ信号の現在の帯域幅を識別することと、
前記現在の帯域幅に基づいてスイッチングレートセッティング及び周波数応答セッティングを適応的に選択することと、
を備えた方法。
【請求項２】
前記周波数応答セッティングは、対応する帯域幅、サンプリングレートセッティング及びスイッチング周波数セッティングに対する前記電力増幅器内のノイズフォールドオーバーを低減するように選択される
請求項１の方法。
【請求項３】
前記電力増幅器は、クラスＤ増幅器である
請求項１の方法。
【請求項４】
前記プログラマブルデジタルフィルタは、構成可能なＦＩＲフィルタである
請求項１の方法。
【請求項５】
前記プログラマブルデジタルフィルタ及び前記電力増幅器は、単一の集積回路（ＩＣ）内にある
請求項１の方法。
【請求項６】
前記適応的に選択することは、サンプリングレートセッティングを選択することをさらに含む
請求項１の方法。
【請求項７】
前記適応的に選択することは、シングルエンド又は差動システム信号に対して構成することをさらに含む
請求項１の方法。
【請求項８】
選択されたスイッチングレートセッティングで動作可能な電力増幅器及び選択された周波数応答セッティングで動作可能なプログラマブルデジタルフィルタを動作させるプロセッサデバイスであって、
入力するオーディオ信号の選択された帯域幅を識別する手段と、
前記帯域幅に基づいてスイッチングレートセッティング及び周波数応答セッティングを適応的に選択する手段と、
を備えたプロセッサデバイス。
【請求項９】
前記周波数応答セッティングは、対応する帯域幅、サンプリングレートセッティング及びスイッチング周波数セッティングに対する前記電力増幅器内のノイズフォールドオーバーを低減するように選択される
請求項８のプロセッサデバイス。
【請求項１０】
前記電力増幅器は、クラスＤ増幅器である
請求項８のプロセッサデバイス。
【請求項１１】
前記プログラマブルデジタルフィルタは、構成可能なＦＩＲフィルタである
請求項８のプロセッサデバイス。
【請求項１２】
前記プロセッサデバイスはＩＣである
請求項８のプロセッサデバイス。
【請求項１３】
前記電力増幅器及び前記プログラマブルデジタルフィルタは、単一のＩＣ内にある
請求項８のプロセッサデバイス。
【請求項１４】
前記プロセッサデバイスは、シングルエンド又は差動システム信号に対して構成する
請求項８のプロセッサデバイス。
【請求項１５】
複数の周波数応答セッティング及びスイッチング周波数セッティングにそれぞれ応答するプログラマブルデジタルフィルタ及び電力増幅器を有するプログラマブル増幅器システムであって、各周波数応答セッティング及びスイッチング周波数セッティングは、入力するオーディオ信号の帯域幅にマッチさせるためにプロセッサデバイスによって適応的に選択される
プログラマブル増幅器システム。
【請求項１６】
前記周波数応答セッティングは、対応する帯域幅、サンプリングレートセッティング及びスイッチング周波数セッティングに対する前記電力増幅器内のノイズフォールドオーバーを低減するように選択される
請求項１５のプログラマブル増幅器システム。
【請求項１７】
前記電力増幅器は、クラスＤ増幅器である
請求項１５のプログラマブル増幅器システム。
【請求項１８】
前記プログラマブルデジタルフィルタは、構成可能なＦＩＲフィルタである
請求項１５のプログラマブル増幅器システム。
【請求項１９】
前記プログラマブル増幅器システムはＩＣである
請求項１５のプログラマブル増幅器システム。
【請求項２０】
前記電力増幅器内への高周波数ノイズコンポーネントをフィルタリングするロウパスフィルタをさらに備えた
請求項１５のプログラマブル増幅器システム。
【請求項２１】
前記プログラマブル増幅器システムは、シングルエンド又は差動システム信号に対して構成することをさらに含む
請求項１５のプログラマブル増幅器システム。
【請求項２２】
インストラクションを記憶するコンピュータ読み取り可能な記憶媒体であって、選択されたスイッチングレートセッティングで動作可能な電力増幅器及び選択された周波数応答セッティングで動作可能なプログラマブルデジタルフィルタを動作させるように構成されたプロセッサデバイスに用いられ、前記プロセッサデバイスに、
入力するオーディオ信号の選択された帯域幅を識別することと、
前記帯域幅に基づいてスイッチングレートセッティング及び周波数応答セッティングを適応的に選択することと、
を実行させるインストラクションが記憶されたコンピュータ読み取り可能な記憶媒体。
【請求項２３】
前記周波数応答セッティングは、対応する帯域幅、サンプリングレートセッティング及びスイッチング周波数セッティングに対する前記電力増幅器内のノイズフォールドオーバーを低減するように選択される
請求項２２のコンピュータ読み取り可能な記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般にエレクトロニクスデバイスに関し、特に集積回路にインプリメントされるオーディオ増幅器システムに関する。
【背景技術】
【０００２】
ポータブルエレクトロニクスデバイスは、ビデオ、音楽、音声、及び他のマルチメディアを見たり聞いたりするような種々の性能を与えるために、広く展開されている。これらの性能の中のオーディオ部分を聞くために、オーディオ増幅器がスピーカーをドライブして音を生成するために用いられる。さらに、オーディオソース信号タイプは、品質及び帯域幅を変える可能性がある。無数のソース信号タイプを許容することは、オーディオ増幅器の設計の複雑性を増加させる。
【０００３】
ポータブルデバイスのユーザーの継続的な成長があり、それはデバイスサイズを最小限に保ちながら種々の形態でオーディオを楽しむという可能性を有している。デバイスのサイズを最小限にするために、製造者は典型的には、ディスクリートコンポーネントの代わりに特定用途向け集積回路（ＡＳＩＣ）に増加する機能を組み入れている。外部スピーカーをドライブすることができるようにオーディオ信号を増幅するために。電力増幅器はソース信号の電力を増加することができるようにしなければならない。
【０００４】
当業者に知られているように、電力増幅器はソース信号を増幅された電気的な出力信号及び熱（heat）に変換する。熱損失（heat dissipation）に対する増幅された電気的出力の割合は、熱効率（thermal efficiency）として当業者に知られている。小さいサイズのＡＳＩＣは、その小さいパッケージング故、多くの熱を沈める（sink）能力を有していない。したがって、小さいパッケージングで高い熱効率デザインを採用し、低コスト及び低複雑性であるＡＳＩＣが望まれている。そのような増幅器のクラスは、クラスＤ増幅器（class D amplifier）として当業者に知られている。
【０００５】
他のタイプの増幅器の構成に対するクラスＤ増幅器の利点は、よく知られている。 Analog Devices, Vol. 40, No. 2, pp. 1-7 で公開された Analog Dialogue 内のEric Gaalaas による "Class D Audio Amplifier: What, Why, How" とタイトルされたリファレンスは、ここにリファレンスとして組み込まれる。説明されているように、種々の帯域のソース信号（典型的にはオーディオ信号）を受け入れること、及び異なったソースからのノイズを除去し或いは減少させるようにそれを行うことは、電力増幅器システムにとって望ましいことである。
【発明の概要】
【０００６】
改善された電力増幅器システムが提供される。電力増幅器システムは、プログラマブルデジタルフィルタ及び電力増幅器（power amplifier）を含み、それぞれ複数の周波数応答セッティング（frequency response setting）及びスイッチング周波数セッティング（switching frequency setting）に応答する。各周波数応答セッティング及びスイッチング周波数セッティングは、入力する（incoming）オーディオ信号の帯域幅（band width）にマッチさせるためにプロセッサデバイスによって適応的に（adaptively）選択される。プロセッサデバイスは、入力するオーディオ信号の現在の帯域幅（current band width）を識別し（identify）、現在の帯域幅に基づいてスイッチングレートセッティング（switching rate setting）及び周波数応答セッティングを適応的に選択する。周波数応答セッティングは、対応する帯域幅、サンプリングレートセッティング及びスイッチング周波数セッティングに対する電力増幅器内のノイズフォールドオーバー（noise fold over）を低減するように選択される。
【０００７】
開示の種々の他の視点及び態様が、以下により詳細に説明される。
【０００８】
サマリーは、本開示の程度及び範囲の代表として構成されるわけでも意図されるわけでもなく、これら及び付加的な視点は、詳細な説明から容易に明確になり、特に添付の図面とともに考慮することで明確になるであろう。
【図面の簡単な説明】
【０００９】
【図１】図１は、好適な実施形態にしたがった増幅器チェインの全体的システムのブロック図である。
【図２】図２は、差動エンド電圧構成にインプリメントされた第１の好適な実施形態にしたがった図１の増幅器チェインのサブセクションを示している。
【図３】図３は、図１及び２のプログラマブルシグナルプリコンディショナの例証的な実施形態である。
【図４】図４は、外部トグリングスイッチとともに示された図２のループフィルタの例証的な実施形態である。
【図５】図５は、シングルエンド電圧構成における第２の好適な実施形態を示している。
【図６】図６は、図５に示されたロウパスフィルタの例示的な実施形態である。
【図７】図７は、コンベンショナルな増幅器チェインに対する非条件付デジタル入力Ｆｓｉｇの周波数応答のグラフであり、対応するスイッチング周波数Ｆｃの整数倍のノイズフォールディングを示している。
【図８】図８は、好適な実施形態にしたがった条件付のデジタルフィルタされた入力Ｆｓｉｇの周波数応答のグラフであり、Ｆｃの整数倍でのノイズフォールディングの大幅な低減を示している。
【図９】図９は、オーディオ帯域幅、ＤＳＭサンプリングレート、及びＦＩＲフィルタ応答の組み合わせに基づくスイッチング周波数Ｆｃを示した表である。
【図１０】図１０は、ＦＩＲ１タイプのプログラマブルデジタルフィルタのＦＩＲフィルタ応答である。
【図１１】図１１は、ＦＩＲ２タイプのプログラマブルデジタルフィルタのＦＩＲフィルタ応答である。
【図１２】図１２は、ＦＩＲ３タイプのプログラマブルデジタルフィルタのＦＩＲフィルタ応答である。
【図１３】図１３は、ＦＩＲ４タイプのプログラマブルデジタルフィルタのＦＩＲフィルタ応答である。
【発明を実施するための形態】
【００１０】
理解を容易にするため、同一の参照番号が用いられ、要素を区別するために適当なときにサフィックスを付加する場合を除き、それは各図に共通な同一の要素を指し示す。図面のイメージは、例証的な目的のために単純化され、必ずしもスケール通りではない。
【００１１】
添付された図面は、開示の例示的な構成を示し、他の均等な実効的な構成を許容する開示の範囲を制限するものとして考慮すべきではない。同様に、いくつかの構成の特徴は、さらなる記述無しに、他の構成に有効に組み込まれるかもしれないことが考慮されている。
【００１２】
ここで説明されるプログラマブルシグナルプリコンディショナ（programmable signal pre-conditioner）（ＰＳＰＣ）は、オーディオスピーカーをドライブするために電力増幅器の用途に必要とされる種々のポータブル及び非ポータブルエレクトロニクスデバイスに用いられるかもしれない。増幅されるべきソース信号は、複数の入力ソース及び複数の帯域幅及びサンプリングレートのデジタル或いはアナログ信号のいずれでもよい。プログラマブルシグナルプリコンディショナの好適な態様は、クラスＤ電力増幅器（Class D power amplifier）とともに用いられる。公知のように、ＰＳＰＣは他の電力増幅器クラスとともに用いられるかもしれない。“増幅器チェイン（amplifier chain）”及び“増幅器ラインアップ（amplifier lineup）”なるタームは、互換的に用いられ、入力ソースからスピーカーへの全てのコンポーネントに及ぼされる。増幅器構成（amplifier configuration）は、シングルエンド（single-ended）であるかもしれず、或いは増幅器チェインを通して差動信号（differential signal）を用いるかもしれない。
【００１３】
図１は、示された本開示にしたがった増幅器チェイン１００の全体的なシステムのブロック図である。増幅器チェイン１００のシステムは、低レートデジタル入力（low rate digital input）１０３のサンプリングレートを生じさせる（raise）ために用いられる典型的なアップサンプリング（up sampling）ブロック１０４を含んでいる。より高いレートのアップサンプルされた出力は、デジタルドメイン内のベースバンドスペクトラルコピー（baseband spectral copy）をフィルタ出力（filter out）する補間フィルタ（interpolation filter）１０８を通過する。補間フィルタ１０８は、プログラマブルシグナルプリコンディショナ（ＰＳＰＣ）１０２へのデジタル入力を発生するデジタルデルタシグマ変調器（digital delta-sigma modulator）１１０に接続されている。電力増幅器１２０は、スピーカーのような抵抗負荷をドライブするためにＰＳＰＣ１０２からのデジタル入力の条件付されたアナログレプレゼンテーション（conditioned analog representation）を増幅する。電力増幅器１２０への入力はまた、アナログ入力１１６として表現されたコンベンショナルな非条件付（non-conditioned）アナログ信号であるかもしれない。
【００１４】
電力増幅器１２０は、示された好適な実施形態では、クラスＤ増幅器である。クラスＤ増幅器は、典型的には非線形であり、公知の方法のパルス幅変調（ＰＷＭ）を採用している。システムクロック１０６は、システム増幅器チェイン１００の全体に対する統一された（unified）タイミングを提供している。クロック分周器（clock divider）１２２は、システムクロック１０６からのクロック信号を分周し、電力増幅器１２０に同期したタイミングリファレンス（synchronous timing reference）を提供している。
【００１５】
シグナルプリコンディショナブロックの従来技術のインプリメンテーションは、典型的にはフィックスされ、非プログラマブルの高次（high order）アナログフィルタリングデザインは高周波数信号コンポーネントを除去するように構成されている。電力増幅器１２０に入力する高周波数信号コンポーネントは、歪みを引き起こすオーディオ信号上にノイズのフォールドオーバー（fold over）を生じさせることができるため、コンベンショナルな技術は、アナログフィルタリングの付加的なステージを含むことによってさらに、フォールドオーバーノイズを減少させる狙いがある。
【００１６】
付加的なステージは、設計における高い度合いの回路の複雑さを付加し、システム増幅器チェインにインプリメントされたＡＳＩＣにおけるユニットコストを増加させ、ダイエリアペナルティ（die area penalty）に帰結し、電力消費を増加させる。
【００１７】
好適な実施形態では、プログラマブルシグナルプリコンディショナ１０２は、プログラマブルデジタルフィルタ１１２を含み、それは有限インパルス応答（finite impulse response）（ＦＩＲ）フィルタ（図示されるように）であるが、非有限インパルス応答（infinite impulse response）（ＩＩＲ）フィルタ或いは同等のものに置き換えられるかもしれない。
【００１８】
例証的な実施形態では、プログラマブルデジタルフィルタ１１２は、プログラマブルであり、ＦＩＲ周波数応答のデジタル値表現を発生させるように構成されている。デジタル値のＦＩＲ周波数応答は、選択可能に可変であり、以下に詳細に説明されるように、ソースオーディオ帯域幅、選択されたサンプルレート、及び選択されたキャリア信号周波数に依存した１以上のポール（pole）及びゼロ（zero）によって特徴付けられる。プログラム性（programmability）は、内部或いは外部のシステムコントローラ１２４を介するかもしれない。
【００１９】
プログラマブルデジタルフィルタ１１２からのデジタル値出力は、デジタルアナログコンバータ（ＤＡＣ）１１４に送られる。ＤＡＣ１１４は、デジタル値をアナログ信号に変換するために用いられ、この信号はＰＳＰＣ１０２へのデジタル入力の条件付されたアナログ表現（conditioned analog representation）であり、それは電力増幅器１２０へと送られる。
【００２０】
ＦＩＲ１１２及びＤＡＣ１１４は、組み合わせとして或いは２つの分離されたブロックとしてインプリメントされるかもしれない。さらに他の視点では、ＤＡＣ１１４は、付加的なロウパスフィルタを含んでいてもよく、電力増幅器１２０に入るよりも前にデジタル入力の条件付されたアナログ表現の歪みを減少させるようにしてもよい。他の視点では、電力増幅器１２０は、アナログ入力１１６をドライブするように選択可能にプログラムされていてもよく、それは、さらに以下に述べるように、ＰＳＰＣからの出力がイネーブルでないときに、デフォルト動作（最初の入力（primary input））となる。
【００２１】
図２は、差動エンド（differential ended）電圧構成でインプリメントされた第１の好適な実施形態にしたがった図１の増幅器チェイン１００のサブセクションを示している。ＤＡＣ１１４は、プログラマブルデジタルフィルタ１１２からのフィルタされたデジタル信号を変換し、差動信号ｌin及びｌipをスイッチ２０６及び２０６ｃへとドライブする。スイッチ２０６ａ及び２０６ｄもまた、電力増幅器１２０の入力に設けられ、多くのオルタネート（alternate）アナログオーディオソースから入力信号を選択する。例示的態様では、電力増幅器ブロック１２０は、ループフィルタ２０８を含んだクラスＤ増幅器である。ループフィルタ２０８への入力は、スイッチ２０６ａ、２０６ｂ、２０６ｃ、及びフィードバック信号ｖｆｎ２１０及びｖｆｐ２１４である。
【００２２】
ループフィルタ２０８の典型的な構成は、増幅器歪みを最小にするコントロールループとして用いられる積分回路（integrator circuit）である。コンパレータ２１２には、ループフィルタ２０８の出力ｖｏｐ及びｖｏｎが送られてくる。コンパレータ２１２の差動アナログ出力は、コントロールロジック２１８に送られる。コントロールロジック２１８は、コンパレータ２１２の出力をスイッチ２２０ａ、２２０ｂ、２２０ｃ及び２２０ｄへと通過させる。システムコントローラ１２４は、コントロールロジック信号２１７を発生する。コントロールロジック２１８は、多数のＰＭＯＳ及びＮＭＯＳ集積回路によって実現されるかもしれない。フィードバック信号ｖｆｎ２１０及びｖｆｐ２１４は、スイッチ２２０ａ、２２０ｂ、２２０ｃ及び２２０ｄの出力に接続されている。図２に示された例示的な実施形態では、コンパレータ２１２は、２１２への信号入力をキャリア信号２１６と比較することによって、ＰＷＭ動作をインプリメントする。
【００２３】
コンパレータ２１２の出力は、典型的には、伝統的なリニア増幅器と比較して、大きな熱効率で増幅されることのできる信号である。電力増幅器１２０の差動出力は、直列のインダクタ２２２及び２２４を通って並列のキャパシタ２２６に送られ、スピーカー２２８を直接ドライブする典型的なロウパスフィルタを形成する。
【００２４】
図３は、図１及び図２のプログラマブルシグナルプリコンディショナの例証的な実施形態である。ＤＳＭ１１０の出力はプログラマブルデジタルフィルタ１１２に入力され、それはシステムコントローラ１２４にしたがってデジタル入力をフィルタする。デジタルフィルタ１１２は、ダイナミックエレメントマッチング（ＤＥＭ）３０１及びＤＥＭ３０１の出力を含み、それは第１の直列の遅延ライン３０２ａ、３０２ｂ、３０２ｃ、……３０２ｎをフィードする。ＤＥＭ３０１はまた、第１の直列のＤＡＣ１１４のサブエレメント３０４ａ、３０４ｂ、３０４ｃ、……３０４ｎをフィードする。
【００２５】
デジタルフィルタ１１２及びＤＡＣ１１４は、集積回路設計を単純化するために１つのモジュールへと相互接続されるかもしれない。
【００２６】
図３の構成は、線形性のミスマッチ及びトータル高調波歪みを最小化或いは除去するダイナミックエレメントマッチング（ＤＥＭ）をインプリメントするための設計を許容している。プログラマブルデジタルフィルタ１１２における遅延ラインの数は、可変であるかもしれない。さらに、個別の遅延エレメント３０２ａ……３０２ｎを相互接続するビットパーサンプル（bit-per-sample）の数は、可変であるかもしれない。例証的な実施形態は、デジタルアナログコンバータサブエレメント３０４ａ……３０４ｎに対して１８ビットパーサンプル構成を用いている。当業者は、相互接続間の分解能（resolution）のビット数が可変であることを理解するであろう。
【００２７】
図４は、外部トグルスイッチとともに示された図２のループフィルタの例証的な実施形態である。ループフィルタ２０８は、反転増幅器として構成された演算増幅器（ｏｐａｍｐ）４１２を含んでいる。ｏｐａｍｐ４１２の出力は、コンパレータ２１２に直接接続されている。ｏｐａｍｐ４１２のネガティブ入力は、スイッチ２０６ｂの出力、スイッチ２０６ａの出力、抵抗４０２の出力、及びキャパシタ４１４の一端に同時に接続されている。キャパシタ４１４の他端は、ｏｐａｍｐ４１２のポジティブ出力に接続されている。抵抗４０２の入力は、フィードバック信号ｖｆｐである。抵抗４０４の入力は、オルタネートアナログ入力ａｉｎである。抵抗４０４の出力は、スイッチ２０６ａにフィードされる。スイッチ２０６ｂの入力はｌｉｎ、ＰＳＰＣの条件付された出力（conditioned output）である。ｏｐａｍｐ４１２のポジティブ入力は、スイッチ２０６ｃ、スイッチ２０６ｄの出力、抵抗４０８の出力、及びキャパシタ４１０の一端に同時に接続されている。キャパシタ４１０の他端は、ｏｐａｍｐ４１２のネガティブ出力に接続されている。
【００２８】
スイッチ２０６ｃへの入力は、ＰＳＰＣ１０２の出力である。スイッチ２０６ｄは、抵抗４０６によってフィードされる。抵抗４０６は、オルタネートアナログ非条件付入力信号ａｉｐである。ループフィルタ２０８は、閉ループコントロールシステムをインプリメントとするように構成されている。図４のループフィルタ２０８の例示的な実施形態は、積分フィルタである。典型的には、ループフィルタ２０８は、プロポーショナル(proportional)、デリバティブ（derivative）、或いは積分（integrator）コントロール機能の任意の組み合わせによってインプリメントされることができる。
【００２９】
図５は、シングルエンドの電圧構成（single-ended voltage configuration）の第２の好適な実施形態を示している。ＰＳＰＣ５０２は、プログラマブルデジタルフィルタ５０４、ＤＡＣ５０６、及びロウパスフィルタ５０８を含んでいる。デジタルフィルタ５０４及びＤＡＣ５０６は、好適な実施形態では、プログラマブルデジタルフィルタ１１２及びＤＡＣ１１４と同様の方法で動作及び相互接続する。ロウパスフィルタ５０８が受け取るのは、ＤＡＣ５０６の差動アナログ出力ｌｉｎ及びｌｉｐである。ロウパスフィルタ５０８の出力は、スイッチ５０９ｂ及び５０９ｃにフィードする。ロウパスフィルタ５０８は、このシングルエンドの実施形態に追加され、ＤＡＣ５０６の出力がスイッチ５０９ｂ及び５０９ｃに直接接続されたとするとシングルエンドの構成において生じ得るリミット歪み及び信号バッファリングを与える。電力増幅器５２０は、ループフィルタ５１０、コンパレータ５１２、コントロールロジック５１８及びスイッチ５１９を含んでいる。
【００３０】
本実施形態において、ループフィルタ５１０はループフィルタ２０８と同一の方法で動作及び相互接続し、コンパレータ５１２はコンパレータ２１２と同一の方法で動作及び相互接続する。キャリア信号２１６及びロジックコントロール２１７は、図２の差動出力の実施形態と同様に動作及び相互接続する。コントロールロジックブロック５１８は、コンパレータ５１２の出力によってフィードされる。コントロールロジック５１８の出力は、システムコントローラ１２４にしたがったスイッチ５１９ａ及び５１９ｂへのコンパレータからのパススルー信号（pass through signal）である。スイッチ５１９ａ及び５１９ｂの出力は、ともに接続し、インダクタ５２２にフィードする。インダクタ５２２の出力は、スピーカー５２８をドライブする典型的なロウパスフィルタを形成するキャパシタ５２４及びキャパシタ５２６に接続される。
【００３１】
図６は、図５に示されたロウパスフィルタの例示的な実施形態である。ロウパスフィルタ５０８は、ＰＳＰＣ１０２へのデジタル入力の条件付されたアナログ表現（conditioned analogue representation）ｌｉｎ及びｌｉｐによってフィードされる。ロウパスフィルタ５０８の出力は、電力増幅器５２０の入力に接続する。フィードバック抵抗６０２及びフィードバックキャパシタ６０４は、演算増幅器６０６のポジティブ出力及びネガティブ入力に並列に接続される。キャパシタ６０８及び抵抗６１０は、演算増幅器６０６のポジティブ入力及びネガティブ出力間に並列に接続される。
【００３２】
IEEE Journal Of Solid State Circuits, Vol.28, No.12, December 1993, pp.1224-1233 の David K.Suによる "A CMOS Oversampling D/A converter with a Current-Mode Semidigital Reconstruction Filter" とタイトルされたリファレンスは、ここにリファレンスとして組み込まれ、デジタル的にエンコードされたオーディオ信号の量子化ノイズ（quantization noise）を具体化しサンプリングレートを増加させるために、ロウパスフィルタ及びＤＡＣを伴うＦＩＲデジタルフィルタの用途を示している。
【００３３】
クラスＤ電力増幅器は、公知の他の増幅器クラスと比較して、より高い熱効率から利益を受ける。この熱効率を可能とするクラスＤ増幅器の主コンポーネントは、パルス幅変調（ＰＷＭ）機能をインプリメントするように構成されたコンパレータ２１２及びコンパレータ５１２である。ＰＷＭ機能は、公知のように、本質的に非線形であり、コンパレータのスイッチング周波数に関連する相互変調歪み信号コンポーネント（intermodulation distortion signal component）を生成する。コンパレータ２１２の出力の例示的な実施形態は、
【数１】
0005242850.tif 000002
【数２】
0005242850.tif 000003
【数３】
0005242850.tif 000004
【００３４】
と表すことができ、ωC はラジアンでのコンパレータ２１２のスイッチング周波数であり、ωM はラジアンでの入力ソース周波数であり、Ｊn（ｘ）は次数（order）ｎ及び引数（argument）ｘを有する第１種のベッセル関数（Bessel function of the first kind））である。
【００３５】
式（１）、（２）及び（３）は一般に、入力ソース周波数がコンパレータ２１２或いはコンパレータ５１２のスイッチング周波数よりも何倍も少ないときの、コンパレータ２１２及びコンパレータ５１２の非線形な振る舞いを記述している。非線形性及びノイズはまた、入力ソース周波数のコンテント（content）がコンパレータのスイッチング周波数よりも大きい或いは近いときに、存在する。すなわち、コンパレータ２１２或いはコンパレータ５１２のスイッチング周波数の整数倍でスペクトラルコンテント（spectral content）があるとすると、非線形性は、入力ソース周波数コンテント表現内へのデジタルドメイン内のフォールドオーバー（folded over）となり、増幅器１２０の最初の（primary）出力信号の歪みを生じさせる。
【００３６】
図７は、コンベンショナルな増幅器チェインに対する非条件付デジタル入力Ｆｓｉｇの周波数応答のグラフを示し、対応するスイッチング周波数Ｆｃの整数倍のノイズフォールディング（noise folding）を示している。デジタルフィルタ１１２或いは５０４は、非線形性及びノイズのフォールドオーバー（fold over）を最小にするため、コンパレータ２１２のスイッチング周波数の整数倍に対応する周波数応答内にゼロを有するように設計されるかもしれない。
【００３７】
図８は、好適な実施形態にしたがった条件付のデジタルフィルタされた入力（conditioned digitally filtered input）Ｆｓｉｇの周波数応答のグラフを示し、Ｆｃの整数倍でのノイズフォールディング（noise folding）の顕著な減少を示している。プログラマブルデジタルフィルタ１１２（或いはプログラマブルデジタルフィルタ５０４）の設計は、選択的に可変であるかもしれず、デジタルＤＳＭ１１０サンプリングレート、入力ソース信号周波数帯域幅、及びスイッチング周波数によって特徴付けられるかもしれない。プログラマブルデジタルフィルタのプログラム性は非常に単純に行われているため、完全なプログラマブルシグナルプリコンディショナ１０２（或いは５０２）のインプリメンテーションはＡＳＩＣ上に実現されるかもしれず、ダイサイズ（die size）及び熱消費を最小にするかもしれない。
【００３８】
図９は、オーディオ帯域幅、ＤＳＭサンプリングレート、及びＦＩＲフィルタ応答に基づくスイッチング周波数Ｆc 選択を示した表である。好適な実施形態では、今日のポータブルエレクトロニクスデバイスに共通に用いられるオーディオ信号の異なった潜在的な（potential）オーディオ帯域幅に対応するＤＳＭサンプリングレートの９つの組み合わせがある。図９は、オーディオ帯域幅、デジタルデルタシグマ変調（ＤＳＭ）サンプリングレート、スイッチング周波数、及びプログラマブルデジタルフィルタ周波数応答の好適な組み合わせのテーブルである。プログラマブルデジタルフィルタ１１２及び５０４は、それぞれＦＩＲ１、ＦＩＲ２、ＦＩＲ３及びＦＩＲ４とラベルされた４つのタイプの周波数応答によってインプリメントされている。スイッチング周波数Ｆc は、オーディオ帯域幅、ＤＳＭサンプリングレート、及びＦＩＲフィルタ応答の組み合わせに基づいて選択される。
【００３９】
プログラマブルデジタルフィルタ１１２及び５０４の係数（coefficient）に適した他の組み合わせは、公知のものとして設計されることができる。プログラマブルデジタルフィルタをインプリメントする係数は内部或いは外部に記憶することができるため、図９に示されたような、モード＝１、２、３、……、８、９を有する動作のモードのプログラマブルコントロールは、システムコントローラ１２４によって内部或いは外部にインプリメントすることができる。
【００４０】
図１０は、ＦＩＲ１タイプのプログラマブルデジタルフィルタのＦＩＲフィルタ応答である。
【００４１】
図１１は、ＦＩＲ２タイプのプログラマブルデジタルフィルタのＦＩＲフィルタ応答である。
【００４２】
図１２は、ＦＩＲ３タイプのプログラマブルデジタルフィルタのＦＩＲフィルタ応答である。
【００４３】
図１３は、ＦＩＲ４タイプのプログラマブルデジタルフィルタのＦＩＲフィルタ応答である。
【００４４】
当業者は、信号が種々の任意の異なった技術を用いて表現されるかもしれないことを理解するであろう。例えば、上記説明を通して参照されるかもしれないデータ、インストラクション、信号は、電圧、電流、電磁波、磁界又は粒子、或いはそれらの組み合わせによって表現されるかもしれない。
【００４５】
当業者は、ここでの開示に関連して説明されたアナログ回路ブロック或いは種々の例証的な無線周波数は、本開示で説明された同一の機能を実行させながら、種々の異なった回路技術、１以上の集積回路、分離された或いは組み合わせられたロジック回路及びシステムでインプリメントされるかもしれないことを、さらに認識するであろう。
【００４６】
当業者は、ここでの開示に関連して説明された種々の例証的なロジックブロック、モジュール、回路、及びアルゴリズムステップが、電子的なハードウェア、コンピュータソフトウェア、或いは両者の組み合わせによってインプリメントされるかもしれないことを、さらに認識するであろう。ハードウェア及びソフトウェアの互換性を明確に示すために、種々の例証的なコンポーネント、ブロック、モジュール、回路及びステップが、それらの機能の観点から一般的に述べられている。そのような機能がハードウェア或いはソフトウェアとしてインプリメントされるかどうかは、全体のシステムに課される特別のアプリケーション及び設計制約に依存する。当業者は、それぞれの特別のアプリケーションに対する種々の方法で説明された機能をインプリメントするかもしれないが、そのようなインプリメンテーションの決定は、本開示の範囲からの逸脱を引き起こすとして解釈すべきではない。
【００４７】
ここでの開示に関連して説明された種々の例証的なロジックブロック、モジュール及び回路は、汎用目的プロセッサ（general-purpose processor）、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（application specific integrated circuit）（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、或いは他のプログラマブルロジックデバイス、ディスクリートゲート又はトランジスタロジック、ディスクリートハードウェアコンポーネント、或いはここで説明された機能を実行するために設計されたそれらの任意の組み合わせによって、インプリメント或いは実行されるかもしれない。汎用目的プロセッサは、マイクロプロセッサであるかもしれないが、代替的には、プロセッサは、任意のコンベンショナルなプロセッサ、コントローラ、マイクロコントローラ或いはステートマシーンであるかもしれない。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰ及びマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに接続された１以上のマイクロプロセッサ、或いは任意の他のそのような構成によってインプリメントされるかもしれない。
【００４８】
ここでの開示に関連して説明された方法及びアルゴリズムのステップは、直接ハードウェアで、プロセッサによって実行されるソフトウェアで、或いは２つの組み合わせで実行されるかもしれない。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤＲＯＭ、或いは任意の他の公知のストレージ媒体の形態で存在するかもしれない。例示的なストレージ媒体は、プロセッサがストレージ媒体から情報を読み出す或いはストレージ媒体に情報を書き込むように、プロセッサに結合される。或いは、ストレージ媒体は、プロセッサと一体であるかもしれない。プロセッサ及びストレージ媒体は、ＡＳＩＣに存在するかもしれない。ＡＳＩＣは、ユーザーターミナルに存在するかもしれない。或いは、プロセッサ及びストレージ媒体は、ユーザーターミナル内のディスクリートコンポーネントに存在するかもしれない。
【００４９】
開示の種々の説明は、任意の当業者が開示されたものを作成し用いるために提供される。開示に対する種々の変更は、当業者にとって容易に明白であり、ここで規定された一般的な原理は、開示の範囲から逸脱することなく、他の変更に適用されるかもしれない。それ故、開示は、ここで説明された例及び設計に限定されることを意図しておらず、ここで説明された原理及び新規な特徴に矛盾しない、最も広い範囲として扱われる。
以下、本願出願時の発明を付記する。
［付記１］
選択されたスイッチングレートセッティングで動作可能な電力増幅器及び選択された周波数応答セッティングで動作可能なプログラマブルデジタルフィルタを動作させる方法であって、
入力するオーディオ信号の現在の帯域幅を識別することと、
前記現在の帯域幅に基づいてスイッチングレートセッティング及び周波数応答セッティングを適応的に選択することと、
を備えた方法。
［付記２］
前記周波数応答セッティングは、対応する帯域幅、サンプリングレートセッティング及びスイッチング周波数セッティングに対する前記電力増幅器内のノイズフォールドオーバーを低減するように選択される
付記１の方法。
［付記３］
前記電力増幅器は、クラスＤ増幅器である
付記１の方法。
［付記４］
前記プログラマブルデジタルフィルタは、構成可能なＦＩＲフィルタである
付記１の方法。
［付記５］
前記プログラマブルデジタルフィルタ及び前記電力増幅器は、単一の集積回路（ＩＣ）内にある
付記１の方法。
［付記６］
前記適応的に選択することは、サンプリングレートセッティングを選択することをさらに含む
付記１の方法。
［付記７］
前記適応的に選択することは、シングルエンド又は差動システム信号に対して構成することをさらに含む
付記１の方法。
［付記８］
選択されたスイッチングレートセッティングで動作可能な電力増幅器及び選択された周波数応答セッティングで動作可能なプログラマブルデジタルフィルタを動作させるプロセッサデバイスであって、
入力するオーディオ信号の選択された帯域幅を識別する手段と、
前記帯域幅に基づいてスイッチングレートセッティング及び周波数応答セッティングを適応的に選択する手段と、
を備えたプロセッサデバイス。
［付記９］
前記周波数応答セッティングは、対応する帯域幅、サンプリングレートセッティング及びスイッチング周波数セッティングに対する前記電力増幅器内のノイズフォールドオーバーを低減するように選択される
付記８のプロセッサデバイス。
［付記１０］
前記電力増幅器は、クラスＤ増幅器である
付記８のプロセッサデバイス。
［付記１１］
前記プログラマブルデジタルフィルタは、構成可能なＦＩＲフィルタである
付記８のプロセッサデバイス。
［付記１２］
前記プロセッサデバイスはＩＣである
付記８のプロセッサデバイス。
［付記１３］
前記電力増幅器及び前記プログラマブルデジタルフィルタは、単一のＩＣ内にある
付記８のプロセッサデバイス。
［付記１４］
前記プロセッサデバイスは、シングルエンド又は差動システム信号に対して構成する
付記８のプロセッサデバイス。
［付記１５］
複数の周波数応答セッティング及びスイッチング周波数セッティングにそれぞれ応答するプログラマブルデジタルフィルタ及び電力増幅器を有するプログラマブル増幅器システムであって、各周波数応答セッティング及びスイッチング周波数セッティングは、入力するオーディオ信号の帯域幅にマッチさせるためにプロセッサデバイスによって適応的に選択される
プログラマブル増幅器システム。
［付記１６］
前記周波数応答セッティングは、対応する帯域幅、サンプリングレートセッティング及びスイッチング周波数セッティングに対する前記電力増幅器内のノイズフォールドオーバーを低減するように選択される
付記１５のプログラマブル増幅器システム。
［付記１７］
前記電力増幅器は、クラスＤ増幅器である
付記１５のプログラマブル増幅器システム。
［付記１８］
前記プログラマブルデジタルフィルタは、構成可能なＦＩＲフィルタである
付記１５のプログラマブル増幅器システム。
［付記１９］
前記プログラマブル増幅器システムはＩＣである
付記１５のプログラマブル増幅器システム。
［付記２０］
前記電力増幅器内への高周波数ノイズコンポーネントをフィルタリングするロウパスフィルタをさらに備えた
付記１５のプログラマブル増幅器システム。
［付記２１］
前記プログラマブル増幅器システムは、シングルエンド又は差動システム信号に対して構成することをさらに含む
付記１５のプログラマブル増幅器システム。
［付記２２］
インストラクションを記憶するコンピュータプログラム製品であって、選択されたスイッチングレートセッティングで動作可能な電力増幅器及び選択された周波数応答セッティングで動作可能なプログラマブルデジタルフィルタを動作させるように構成されたプロセッサデバイスに用いられ、前記プロセッサデバイスに、
入力するオーディオ信号の選択された帯域幅を識別することと、
前記帯域幅に基づいてスイッチングレートセッティング及び周波数応答セッティングを適応的に選択することと、
を実行させるコンピュータプログラム製品。
［付記２３］
前記周波数応答セッティングは、対応する帯域幅、サンプリングレートセッティング及びスイッチング周波数セッティングに対する前記電力増幅器内のノイズフォールドオーバーを低減するように選択される
付記２２のコンピュータプログラム製品。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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