(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板内に配置されて第１幅を有する上部活性領域と、
前記上部活性領域の下部に接続されて前記第１幅よりも大きい第２幅を有する下部活性領域と、
前記基板内に配置されて前記上部活性領域を確定する上部素子分離膜と、
前記基板内に配置されて前記下部活性領域を確定し、前記上部素子分離膜から延長されて前記上部素子分離膜より狭い下部素子分離膜と、
チャネル部分のチャネル幅方向断面において前記上部活性領域を貫通して前記下部活性領域に至り、前記上部素子分離膜に接して前記第１幅を有する上部ゲート延長部と、前記上部ゲート延長部の下部に延長されて前記下部素子分離膜に接して前記第２幅を有する下部ゲート延長部とを有し、チャネル部分のチャネル長さ方向断面において前記上部及び下部活性領域とゲート絶縁膜を介して接するゲート電極と、
前記ゲート電極の両側に配置されたソース／ドレイン領域と、
を含み、    
前記上部素子分離膜は、トレンチが形成された内壁側から、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜、シリコン酸化膜が順に形成されていることを特徴とする半導体素子。
【請求項２】
前記上部ゲート延長部及び下部ゲート延長部は、フラスコ形状であることを特徴とする請求項１記載の半導体素子。
【請求項３】
前記ソース／ドレイン領域の底は、前記上部活性領域よりも下レベルに位置することを特徴とする請求項１または２に記載の半導体素子。
【請求項４】
基板内に、第１幅の上部活性領域及び前記上部活性領域の下に前記第１幅より広い第２幅の下部活性領域を確定する素子分離膜を形成する段階と、
前記上部活性領域を貫通して前記下部活性領域内に至り、チャネル部分のチャネル幅方向断面において前記素子分離膜と接し、チャネル部分のチャネル長さ方向断面において前記上部及び下部活性領域とゲート絶縁膜を介して接するゲート電極を形成する段階と、
を含み、
前記素子分離膜は、
基板上にハードマスクパターンを形成する段階と、
前記ハードマスクパターンをエッチングマスクとして用いて前記基板を選択的にエッチングして上部活性領域を確定する上部素子分離トレンチを形成する段階と、
前記上部素子分離トレンチの側壁にシリコン酸化膜よりなる上部側壁酸化膜を形成する段階と、
前記上部側壁酸化膜を有する基板上に、シリコン酸化膜またはシリコン酸窒化膜よりなる窒化膜ライナーを形成する段階と、
前記窒化膜ライナーを有する基板上にシリコン酸化膜よりなるスペーサ酸化膜を形成する段階と、
前記スペーサ酸化膜、前記窒化膜ライナー及び前記上部側壁酸化膜を前記上部素子分離トレンチの底が露出するまで順次に異方性エッチングする段階と、
前記ハードマスクパターン、前記スペーサ酸化膜、前記窒化膜ライナー及び前記上部側壁酸化膜をエッチングマスクとして用いて前記基板を異方性エッチングして、前記上部素子分離トレンチの下部に延長されて前記下部活性領域を確定する下部素子分離トレンチを形成することで、前記上部素子分離トレンチよりも狭い幅を有する下部素子分離トレンチを形成する段階と、
前記上部素子分離トレンチ及び下部素子分離トレンチを絶縁膜で埋め込む段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項５】
前記ゲート電極の形成は、
前記上部活性領域内に、前記チャネル幅方向断面において前記上部素子分離膜に接し、チャネル長さ方向断面において前記上部素子分離膜に接しない上部ゲートトレンチを形成する段階と、
前記上部ゲートトレンチの側壁に犠牲スペーサを形成して前記上部ゲートトレンチの底に基板を露出させる段階と、
前記上部ゲートトレンチの底に露出された基板を等方性エッチングして前記下部活性領域に至り、かつ前記上部ゲートトレンチよりも広い下部ゲートトレンチを形成する段階と、
前記下部ゲートトレンチの内壁、前記上部ゲートトレンチの側壁及び前記上部活性領域の表面にゲート誘電膜を形成する段階と、
前記上部ゲートトレンチ及び下部ゲートトレンチを埋め込み、前記基板上を覆うゲート導電膜を形成する段階と、
前記ゲート導電膜をパターニングする段階と、
を含むことを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記上部ゲートトレンチの形成は、
前記素子分離膜を有する基板上にゲートマスクパターンを形成する段階と、
前記ゲートマスクパターンをエッチングマスクとして用いて前記上部活性領域を部分的にエッチングする段階と、
を含むことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
基板と、
前記基板内に形成され、第１上部トレンチ及び前記第１上部トレンチの下部に延長されて前記第１上部トレンチより狭い幅を有する第１下部トレンチを含む第１トレンチと、
前記第１トレンチ内に形成された第１絶縁層と、
前記基板内に形成され、第２上部トレンチ及び前記第２上部トレンチの下部に延長されて前記第２上部トレンチより狭い幅を有する第２下部トレンチを含む第２トレンチと、
前記第２トレンチ内に形成された第２絶縁層と、
前記第１トレンチと前記第２トレンチとの間に限定され、第１水平幅を有する上部活性領域、及び前記上部活性領域の下部に延長されて前記第１水平幅より大きい第２水平幅を有する下部活性領域を含む活性領域と、
前記上部活性領域を貫通して前記下部活性領域内に延長されて前記第１絶縁層と前記第２絶縁層との間に形成されたゲートトレンチと、
前記ゲートトレンチ内に形成されたゲート電極と、
前記ゲート電極の両側の前記活性領域内に形成されたソース／ドレイン領域と、を含み、
前記ゲート電極の一部分は前記第２水平幅を有し、
前記上部活性領域は前記第１上部トレンチと前記第２上部トレンチとの間に限定され、
前記下部活性領域は前記第１下部トレンチと前記第２下部トレンチとの間に限定され、
前記活性領域は前記上部活性領域と前記下部活性領域との境界で階段状となっていることを特徴とする半導体素子。
【請求項８】
前記下部活性領域は、前記上部活性領域の側方に突出されたことを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記ゲートトレンチは、
前記第１水平幅を有する上部ゲートトレンチと、
前記第２水平幅を有し、前記上部ゲートトレンチの下部に延長された下部ゲートトレンチと、
を含むことを特徴とする請求項７に記載の半導体素子。
【請求項１０】
前記ゲート電極は、
前記第１水平幅を有する上部電極と、
前記第２水平幅を有し、前記上部電極の下部に延長された下部電極と、
を含むことを特徴とする請求項７に記載の半導体素子。
【請求項１１】
前記ゲート電極は前記上部電極と前記下部電極との境界で階段状となっていて、
前記下部電極は前記上部電極の側方に突出されたことを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
前記下部電極の側壁は、前記下部活性領域の側壁に垂直整列されていることを特徴とする請求項１０に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特に、側方拡張活性領域を有する半導体素子及びその製造方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅ  ｉｎｃｌｕｄｉｎｇ  ｌａｔｅｒａｌｌｙ  ｅｘｔｅｎｄｅｄ  ａｃｔｉｖｅ  ｒｅｇｉｏｎｓ  ａｎｄ  ｍｅｔｈｏｄ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  ｔｈｅ  ｓａｍｅ）に関するものである。
【背景技術】
【０００２】
電子製品の軽薄短小化により、その構成要素である半導体素子は高集積化が要求されている。よって、トランジスタの２次元的な大きさを極限的に縮小させようとする研究が進められている。前記トランジスタの縮小によってチャネル長さ（ｃｈａｎｎｅｌ  ｌｅｎｇｔｈ）及びチャネル幅（ｃｈａｎｎｅｌ  ｗｉｄｔｈ）も小さくなりずつある。
【０００３】
しかしながら、前記トランジスタの駆動電流（ｄｒｉｖｅ  ｃｕｒｒｅｎｔ）は前記チャネル長さ（ｃｈａｎｎｅｌ  ｌｅｎｇｔｈ）に反比例し、前記チャネル幅（ｃｈａｎｎｅｌ  ｗｉｄｔｈ）に比例する。前記チャネル長さの縮小は、前記駆動電流を増加させて応答速度を早くする効果がある。一方、前記チャネル長さの縮小はパンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）が発生する問題点が引き起きる。結果的に、前記トランジスタの２次元的な大きさを縮小しながら有効チャネル長さ（ｅｆｆｅｃｔｉｖｅ  ｃｈａｎｎｅｌ  ｌｅｎｇｔｈ）を拡張する技術が必要である。
【０００４】
前記有効チャネル長さを拡張する技術としてリセスチャネルトランジスタ（ｒｅｃｅｓｓ  ｃｈａｎｎｅｌ  ａｒｒａｙ  ｔｒａｎｓｉｓｔｏｒ）ＲＣＡＴが研究されている。前記リセスチャネルトランジスタは活性領域内にゲートトレンチが配置される。前記ゲートトレンチを埋め込み、前記活性領域を横切る絶縁されたゲート電極が提供される。前記ゲートトレンチは前記有効チャネル長さを拡張する役割をする。
【０００５】
さらに、前記有効チャネル長さを拡張する技術として球形リセスチャネルトランジスタ（ｓｐｈｅｒｉｃａｌ  ｒｅｃｅｓｓ  ｃｈａｎｎｅｌ  ａｒｒａｙ  ｔｒａｎｓｉｓｔｏｒ）ＳＲＣＡＴが提案されている。前記球形リセスチャネルトランジスタは活性領域内に上部ゲートトレンチが配置される。前記上部ゲートトレンチの下部にフラスコ（ｆｌａｓｋ）形状の下部ゲートトレンチが配置される。前記上部及び下部ゲートトレンチを埋め込み前記活性領域を横切る絶縁されたゲート電極が提供される。前記上部及び下部ゲートトレンチは前記有効チャネル長さを相対的に長く拡張する役割をする。
【０００６】
これとは逆に、前記チャネル幅の縮小は前記駆動電流を減少させる。前記チャネル幅は前記半導体素子の動作に必要な前記駆動電流を考慮して設計しなければならない。これによって、有効チャネル幅を相対的に拡張することができる技術が前記トランジスタの縮小に有利である。
【０００７】
図１は、従来のリセスチャネルトランジスタＲＣＡＴを示す断面図である。図１の第１領域１は前記リセスチャネルトランジスタのワードライン（ｗｏｒｄ  ｌｉｎｅ）方向の切断面を示す断面図であり、図１の第２領域２は前記リセスチャネルトランジスタのビットライン（ｂｉｔ  ｌｉｎｅ）方向の切断面を示す断面図である。
【０００８】
図１を参照すると、従来のリセスチャネルトランジスタは半導体基板１１内に活性領域１３を確定する素子分離膜１６が提供される。前記素子分離膜１６は、順に積層された側壁酸化膜１４及び絶縁膜１５とすることができる。前記活性領域１３内にゲートトレンチ１７が配置される。前記ゲートトレンチ１７は前記活性領域１３を横切って前記素子分離膜１６の側壁を部分的に露出させる。前記活性領域１３を横切るゲート電極１９が提供される。前記ゲート電極１９は前記ゲートトレンチ１７内に延長されたゲート延長部１９Ｅを具備する。前記活性領域１３と前記ゲート電極１９との間にゲート誘電膜１８が介在される。また、前記活性領域１３と前記ゲート延長部１９Ｅの間にもゲート誘電膜１８が介在される。前記ゲート電極１９の両側の前記活性領域１３内にソース／ドレイン領域２１、２３が配置される。
【０００９】
前記リセスチャネルトランジスタの有効チャネル長さ（ｅｆｆｅｃｔｉｖｅ  ｃｈａｎｎｅｌ  ｌｅｎｇｔｈ）ＣＬ１は、前記ゲートトレンチ１７によって平板トランジスタ（ｐｌａｎａｒ  ｔｒａｎｓｉｓｔｏｒ）に比べて相対的に長くなる。すなわち、前記リセスチャネルトランジスタの２次元的な大きさを縮小しても、前記リセスチャネルトランジスタの動作に必要な有効チャネル長さＣＬ１を確保することができる。
【００１０】
しかし、前記リセスチャネルトランジスタの有効チャネル幅（ｅｆｆｅｃｔｉｖｅ  ｃｈａｎｎｅｌ  ｗｉｄｔｈ）ＣＷ１は前記活性領域１３の大きさによって決まる。前記活性領域１３は前記素子分離膜１６によって確定される。ところで、前記リセスチャネルトランジスタの２次元的な大きさを縮小するなら、前記活性領域１３は写真工程の限界解像度に至るように縮小するのが有利である。前記活性領域１３の縮小は前記有効チャネル幅ＣＷ１の縮小を誘発する。この場合、前記リセスチャネルトランジスタの電流駆動能力は減少する。
【００１１】
前記有効チャネル幅ＣＷ１の拡張のために前記活性領域１３の幅を大きく形成する方法がある。しかし、この方法は前記リセスチャネルトランジスタの高集積化に障害要因となる。
【００１２】
トランジスタの有効チャネル幅を拡張する他の方法が特許文献１に「トランジスタの構造及びその製造工程（ｔｒａｎｓｉｓｔｏｒ  ｓｔｒｕｃｔｕｒｅ  ａｎｄ  ｐｒｏｃｅｓｓ  ｔｏ  ｆａｂｒｉｃａｔｅ  ｓａｍｅ）」という名称でワン（Ｗａｎｇ）によって開示されている。
【００１３】
ワン（Ｗａｎｇ）によれば、活性領域のチャネル長さの方向に一つ以上のリセス領域が配置される。前記リセス領域を横切る絶縁されたゲート電極が提供される。前記リセス領域はトランジスタの有効チャネル幅を拡張する役割をする。
【００１４】
トランジスタを形成する、もう一つの他の方法が特許文献２に「ＤＲＡＭアクセストランジスタの形成方法（ｍｅｔｈｏｄ  ｏｆ  ｆｏｒｍｉｎｇ  ＤＲＡＭ  ａｃｃｅｓｓ  ｔｒａｎｓｉｓｔｏｒｓ）」という名称でトラン（Ｔｒａｎ）によって開示されている。
【００１５】
それにもかかわらず、トランジスタの大きさを縮小しながらも有効チャネル幅を相対的に拡張できる技術に対する引き続く改善が必要とされている。
【特許文献１】米国特許第ＵＳ２００３／００８５４３５Ａ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明が解決しようとする技術的課題は、上述の従来技術の問題点を改善するためのものとして、平面の大きさを最小化しながら有効チャネル幅を相対的に拡張できる半導体素子を提供することにある。
【００１７】
本発明が解決しようとする他の技術的課題は、有効チャネル幅を相対的に拡張できる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
前記技術的課題を解決するために本発明は、側方拡張活性領域を有する半導体素子を提供する。この半導体素子は基板と、前記基板内に配置されて第１幅を有する上部活性領域と、前記上部活性領域の下部に接続されて前記第１幅よりも大きい第２幅を有する下部活性領域と、前記基板内に配置されて前記上部活性領域を確定する上部素子分離膜と、前記基板内に配置されて前記下部活性領域を確定し、前記上部素子分離膜から延長されて前記上部素子分離膜より狭い下部素子分離膜と、チャネル部分のチャネル幅方向断面において前記上部活性領域を貫通して前記下部活性領域に至り、前記上部素子分離膜に接して前記第１幅を有する上部ゲート延長部と、前記上部ゲート延長部の下部に延長されて前記下部素子分離膜に接して前記第２幅を有する下部ゲート延長部とを有し、チャネル部分のチャネル長さ方向断面において前記上部及び下部活性領域とゲート絶縁膜を介して接するゲート電極と、前記ゲート電極の両側に配置されたソース／ドレイン領域と、を含み、前記上部素子分離膜は、トレンチが形成された内壁側から、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜、シリコン酸化膜が順に形成されていることを特徴とする。
【００１９】
本発明のいくつかの実施形態において、前記絶縁されたゲート電極は上部ゲート延長部及び下部ゲート延長部を具備する。前記上部ゲート延長部は前記上部活性領域を横切って前記上部活性領域内に至っている。前記下部ゲート延長部は前記下部活性領域を横切って前記上部ゲート延長部の下部に延長している。この場合、前記下部ゲート延長部は前記第２幅と実質的に同じ幅を具備する。また、前記上部ゲート延長部及び下部ゲート延長部は、フラスコ（ｆｌａｓｋ）形状とすることができる。
【００２０】
他の実施形態において、前記素子分離膜は上部素子分離膜及び下部素子分離膜を具備することができる。前記上部素子分離膜は前記上部活性領域を確定する。前記下部素子分離膜は前記上部素子分離膜の下部に延長され、前記下部活性領域を確定する。前記下部素子分離膜は前記上部素子分離膜よりも狭い幅を有することが好ましい。また、前記下部素子分離膜は写真工程の限界解像度よりも狭い幅を有する。
【００２１】
また、他の実施形態において、前記上部ゲート延長部の互いに向かい合う側壁は前記上部素子分離膜と接触する。前記下部ゲート延長部の互いに向かい合う側壁は前記下部素子分離膜と接触する。
【００２２】
また、他の実施形態において、前記絶縁されたゲート電極の両側の前記基板内にソース／ドレイン領域が提供されている。前記ソース／ドレイン領域の底は前記上部活性領域よりも下レベルに位置することができる。
【００２３】
また、本発明は、側方拡張活性領域を有する半導体素子の製造方法を提供する。この方法は、基板内に、第１幅の上部活性領域及び前記上部活性領域の下に前記第１幅より広い第２幅の下部活性領域を確定する素子分離膜を形成する段階と、前記上部活性領域を貫通して前記下部活性領域内に至り、チャネル部分のチャネル幅方向断面において前記素子分離膜と接し、チャネル部分のチャネル長さ方向断面において前記上部及び下部活性領域とゲート絶縁膜を介して接するゲート電極を形成する段階と、含み、前記素子分離膜は、基板上にハードマスクパターンを形成する段階と、前記ハードマスクパターンをエッチングマスクとして用いて前記基板を選択的にエッチングして上部活性領域を確定する上部素子分離トレンチを形成する段階と、前記上部素子分離トレンチの側壁にシリコン酸化膜よりなる上部側壁酸化膜を形成する段階と、前記上部側壁酸化膜を有する基板上に、シリコン酸化膜またはシリコン酸窒化膜よりなる窒化膜ライナーを形成する段階と、前記窒化膜ライナーを有する基板上にシリコン酸化膜よりなるスペーサ酸化膜を形成する段階と、前記スペーサ酸化膜、前記窒化膜ライナー及び前記上部側壁酸化膜を前記上部素子分離トレンチの底が露出するまで順次に異方性エッチングする段階と、前記ハードマスクパターン、前記スペーサ酸化膜、前記窒化膜ライナー及び前記上部側壁酸化膜をエッチングマスクとして用いて前記基板を異方性エッチングして、前記上部素子分離トレンチの下部に延長されて前記下部活性領域を確定する下部素子分離トレンチを形成することで、前記上部素子分離トレンチよりも狭い幅を有する下部素子分離トレンチを形成する段階と、前記上部素子分離トレンチ及び下部素子分離トレンチを絶縁膜で埋め込む段階と、を含むことを特徴とする。
【００２４】
いくつかの実施形態において、前記基板上にハードマスクパターンを形成する。そして前記ハードマスクパターンをエッチングマスクとして用いて前記基板を選択的にエッチングして前記上部活性領域を確定する上部素子分離トレンチを形成する。前記上部素子分離トレンチの下部に延長されて前記下部活性領域を確定する下部素子分離トレンチを形成する。前記下部素子分離トレンチは前記上部素子分離トレンチよりも狭い幅を有するように形成する。前記下部素子分離トレンチの内壁に下部側壁酸化膜を形成する。前記下部側壁酸化膜は熱酸化膜（ｔｈｅｒｍａｌ  ｏｘｉｄｅ）で形成する。前記上部素子分離トレンチ及び下部素子分離トレンチを絶縁膜で埋め込んで前記素子分離膜を形成する。
【００２５】
他の実施形態において、前記上部素子分離トレンチの側壁にスペーサを形成することができる。前記ハードマスクパターン及び前記スペーサをエッチングマスクとして用いて前記基板を異方性エッチングして前記下部素子分離トレンチを形成する。前記スペーサは、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、または、これらを組み合わせた膜で形成することができる。
【００２６】
また、他の実施形態において、前記上部素子分離トレンチの内壁に上部側壁酸化膜を形成することができる。前記上部側壁酸化膜を有する基板上に窒化膜ライナーを形成する。前記窒化膜ライナーを有する基板上にスペーサ酸化膜を形成する。前記スペーサ酸化膜、前記窒化膜ライナー及び前記上部側壁酸化膜を前記上部素子分離トレンチの底が露出するまで順次に異方性エッチングして前記スペーサを形成することができる。前記上部側壁酸化膜は熱酸化膜（ｔｈｅｒｍａｌ  ｏｘｉｄｅ）で形成することができ、前記窒化膜ライナーはシリコン窒化膜またはシリコン酸窒化膜で形成することができ、前記スペーサ酸化膜は化学気相蒸着方法によるシリコン酸化膜で形成することができる。
【００２７】
また、他の実施形態において、前記下部素子分離トレンチは写真工程の限界解像度よりも狭い幅で形成する。
【００２８】
また、他の実施形態において、前記上部活性領域を横切る上部ゲートトレンチを形成する。前記上部ゲートトレンチの下部に前記上部ゲートトレンチよりも広い下部ゲートトレンチを形成する。前記下部ゲートトレンチの内壁、前記上部ゲートトレンチの側壁及び前記上部活性領域の表面にゲート誘電膜を形成する。前記上部ゲートトレンチ及び下部ゲートトレンチを埋め込み、前記基板上を覆うゲート導電膜を形成することができる。前記ゲート導電膜をパターニングして前記絶縁されたゲート電極を形成することができる。前記上部ゲートトレンチ及び下部ゲートトレンチは、フラスコ（ｆｌａｓｋ）形状で形成される。前記下部ゲートトレンチは前記第２幅と実質的に同じ幅を有するように形成する。この場合、前記下部ゲートトレンチの互いに向かい合う側壁に前記下部素子分離膜が露出することができる。
【００２９】
また、他の実施形態において、前記素子分離膜を有する基板上にゲートマスクパターンを形成する。前記ゲートマスクパターンをエッチングマスクとして用いて前記上部活性領域を部分的にエッチングして前記上部ゲートトレンチを形成する。
【００３０】
また、他の実施形態において、前記上部ゲートトレンチの側壁に犠牲スペーサを形成することができる。この場合、前記上部ゲートトレンチの底に基板を露出させる。そして前記上部ゲートトレンチの底に露出された基板を等方性エッチングして前記下部ゲートトレンチを形成することができる。前記等方性エッチングは前記下部ゲートトレンチの底が前記上部活性領域よりも下に至るまで実施する。前記犠牲スペーサは化学気相蒸着方法によるシリコン酸化膜として形成することができる。
【００３１】
また、他の実施形態において、前記絶縁されたゲート電極の両側の前記基板内に不純物イオンを注入してソース／ドレイン領域を形成することができる。前記ソース／ドレイン領域の底は前記上部活性領域よりも下レベルに位置するように形成する。
さらに、前記技術的課題を解決するために本発明は、側方拡張活性領域を有する半導体素子を提供する。この半導体素子は基板と、前記基板内に形成され、第１上部トレンチ及び前記第１上部トレンチの下部に延長されて前記第１上部トレンチより狭い幅を有する第１下部トレンチを含む第１トレンチと、前記第１トレンチ内に形成された第１絶縁層と、前記基板内に形成され、第２上部トレンチ及び前記第２上部トレンチの下部に延長されて前記第２上部トレンチより狭い幅を有する第２下部トレンチを含む第２トレンチと、前記第２トレンチ内に形成された第２絶縁層と、前記第１トレンチと前記第２トレンチとの間に限定され、第１水平幅を有する上部活性領域、及び前記上部活性領域の下部に延長されて前記第１水平幅より大きい第２水平幅を有する下部活性領域を含む活性領域と、前記上部活性領域を貫通して前記下部活性領域内に延長されて前記第１絶縁層と前記第２絶縁層との間に形成されたゲートトレンチと、前記ゲートトレンチ内に形成されたゲート電極と、前記ゲート電極の両側の前記活性領域内に形成されたソース／ドレイン領域と、を含み、前記ゲート電極の一部分は前記第２水平幅を有し、前記上部活性領域は前記第１上部トレンチと前記第２上部トレンチとの間に限定され、前記下部活性領域は前記第１下部トレンチと前記第２下部トレンチとの間に限定され、前記活性領域は前記上部活性領域と前記下部活性領域との境界で階段状となっていることを特徴とする。
【発明の効果】
【００３２】
本発明によれば、基板内に第１幅を有する上部活性領域及び第２幅を有する下部活性領域が提供される。前記第１幅は写真工程の限界解像度によって決定される。前記第２幅は前記第１幅よりも大きい。前記上部活性領域及び下部活性領域を横切る絶縁されたゲート電極が提供される。前記絶縁されたゲート電極は前記上部活性領域を貫通して前記下部活性領域内に延長される。すなわち、前記ゲート電極は上部ゲート延長部及び下部ゲート延長部を具備する。前記下部ゲート延長部は前記第２幅と実質的に同じ幅を有する。これによって、前記第２幅と実質的に同じ大きさの有効チャネル幅（ｅｆｆｅｃｔｉｖｅ  ｃｈａｎｎｅｌ  ｗｉｄｔｈ）を確保することができる。結果的に、平面大きさを最小化させながら相対的に大きい有効チャネル幅を有する半導体素子を具現することができる。
【発明を実施するための最良の形態】
【００３３】
以下、添付した図面を参照しながら本発明の好適な実施形態を詳しく説明する。しかしながら、本発明はここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張して図示されたものである。また、層が他の層、または基板「上」にあると言われた場合、それは他の層、または基板上に直接形成することができるか、またはそれらの間に第３の層が介在されることもある。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。
【００３４】
図２は本発明の実施形態によるトランジスタのレイアウトで、図３ないし図１０は本発明の実施形態に係るトランジスタの一部を示す工程断面図である。具体的には、図３ないし図９の第１領域Ｘ１は図２の切断線Ｉ−Ｉ’の切断面を示す工程毎の断面図であり、図３ないし図９の第２領域Ｙ１は図２の切断線ＩＩ−ＩＩ’の切断面を示す工程毎の断面図である。図２の切断線Ｉ−Ｉ’はトランジスタのワードライン（ｗｏｒｄ  ｌｉｎｅ）方向とすることができ、図２の切断線ＩＩ−ＩＩ’はトランジスタのビットライン（ｂｉｔ  ｌｉｎｅ）方向とすることができる。また、図１０は図２の切断線ＩＩＩ−ＩＩＩ’の断面図である。
【００３５】
まず、図２、図９及び図１０を参照して本発明の実施形態に係るトランジスタを説明する。
【００３６】
図２、図９、及び図１０を参照すると、本発明の実施形態に係るトランジスタは基板５１及び前記基板５１内に配置されて第１幅Ｗ１を有する上部活性領域５３を含む。前記上部活性領域５３の下部に下部活性領域６７が接続される。前記下部活性領域６７は前記第１幅Ｗ１よりも大きい第２幅Ｗ２を有する。前記基板５１内に前記上部及び下部活性領域５３、６７を確定する素子分離膜７７が配置される。前記上部及び下部活性領域５３、６７を横切るゲートトレンチ８３が配置される。前記ゲートトレンチ８３は前記上部活性領域５３を貫通して前記下部活性領域６７内に延長される。前記ゲートトレンチ８３を埋め込み前記上部及び下部活性領域５３、６７を横切るゲート電極９３が提供される。
【００３７】
前記基板５１はシリコンウエハのような半導体基板とすることができる。前記素子分離膜７７は上部素子分離膜７５及び下部素子分離膜７４で区分される。前記下部素子分離膜７４は前記上部素子分離膜７５の下部に延長される。ここで、前記下部素子分離膜７４は前記上部素子分離膜７５よりも狭い幅を有するものとする。さらに、前記下部素子分離膜７４は写真工程の限界解像度よりも狭い幅を有するものとする。前記上部素子分離膜７５は前記上部活性領域５３を確定し、前記下部素子分離膜７４は前記下部活性領域６７を確定することができる。
【００３８】
前記上部素子分離膜７５は絶縁膜７３及び前記絶縁膜７３の側壁を囲むスペーサ６５を具備することができる。前記スペーサ６５はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらを組み合わせ膜とすることができる。例えば、前記スペーサ６５は順に積層された上部側壁酸化膜６１、窒化膜ライナー６２、及びスペーサ酸化膜６３とすることができる。この場合、前記上部側壁酸化膜６１は熱酸化膜（ｔｈｅｒｍａｌ  ｏｘｉｄｅ）とすることができ、前記窒化膜ライナー６２はシリコン窒化膜またはシリコン酸窒化膜とすることができ、前記スペーサ酸化膜６３はシリコン酸化膜とすることができる。また、前記上部側壁酸化膜６１は前記上部活性領域５３に接触することができ、前記スペーサ酸化膜６３は前記絶縁膜７３に接触することができ、前記窒化膜ライナー６２は前記上部側壁酸化膜６１と前記スペーサ酸化膜６３との間に介在することができる。
【００３９】
前記下部素子分離膜７４は前記絶縁膜７３及び前記絶縁膜７３を囲む下部側壁酸化膜７１を具備することができる。すなわち、前記絶縁膜７３は前記上部素子分離膜７５から前記下部素子分離膜７４まで延長することができる。前記絶縁膜７３は高密度プラズマ酸化膜（ＨＤＰ  ｏｘｉｄｅ）、ＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）膜、またはこれらを組み合わせ膜とすることができる。前記下部側壁酸化膜７１は熱酸化膜（ｔｈｅｒｍａｌ  ｏｘｉｄｅ）とすることができる。
【００４０】
前記上部活性領域５３は前記上部素子分離膜７５により前記第１幅Ｗ１を有するように確定される。前記下部活性領域６７は前記下部素子分離膜７４により前記第２幅Ｗ２を有するように確定される。前記上部素子分離膜７５の大きさ及び前記第１幅Ｗ１は写真工程の限界解像度によって決められる。前記下部素子分離膜７４は前記上部素子分離膜７５よりも狭い幅を有するものとする。この場合、前記第２幅Ｗ２は前記第１幅Ｗ１よりも大きくなりうる。すなわち、前記下部活性領域６７は前記上部活性領域５３よりも大きい幅を有することができる。
【００４１】
前記ゲートトレンチ８３は上部ゲートトレンチ８１及び下部ゲートトレンチ８２を具備することができる。前記下部ゲートトレンチ８２は前記上部ゲートトレンチ８１より広くてもよい。
【００４２】
具体的には、前記上部ゲートトレンチ８１は前記上部活性領域５３内に提供される。また、前記上部ゲートトレンチ８１は前記上部活性領域５３を前記第１幅Ｗ１方向に横切るように配置される。この場合、前記上部ゲートトレンチ８１は前記第１幅Ｗ１よりも大きいか、または同一である。
【００４３】
前記下部ゲートトレンチ８２は前記上部ゲートトレンチ８１の下部に延長できる。前記下部ゲートトレンチ８２は前記下部活性領域６７を前記第２幅Ｗ２方向に横切るように配置される。この場合、前記下部ゲートトレンチ８２は前記第２幅Ｗ２より大きいか、または同一である。
【００４４】
前記下部ゲートトレンチ８２の底は前記下部活性領域６７内に位置することができ、前記下部ゲートトレンチ８２の底は前記下部活性領域６７を露出させることができる。また、前記下部ゲートトレンチ８２は前記下部素子分離膜７４の側壁を部分的に露出させることができる。前記上部ゲートトレンチ８１及び前記下部ゲートトレンチ８２は、この断面図からわかるように、基板内部でトレンチが円弧状に膨出した形状をしており、いわゆるフラスコ（ｆｌａｓｋ）形状とすることができる。
【００４５】
前記ゲート電極９３上に金属シリサイドパターン９４が提供される。順に積層された前記ゲート電極９３及び前記金属シリサイドパターン９４はゲートパターン９５を構成することができる。また、前記ゲート電極９３は前記上部ゲートトレンチ８１を埋め込む上部ゲート延長部９３Ｅ及び前記下部ゲートトレンチ８２を埋め込む下部ゲート延長部９３Ｓを具備することができる。前記上部ゲート延長部９３Ｅは前記ゲート電極９３の下部に延長され、前記下部ゲート延長部９３Ｓは前記上部ゲート延長部９３Ｅの下部に延長される。
【００４６】
前記上部ゲート延長部９３Ｅは前記第１幅Ｗ１よりも大きいか、または同一であり、前記下部ゲート延長部９３Ｓは前記第２幅Ｗ２よりも大きいか、または同一である。前記下部ゲート延長部９３Ｓは前記下部素子分離膜７４の側壁に部分的に接触される。前記上部ゲート延長部９３Ｅ及び前記下部ゲート延長部９３Ｓは、断面図からわかるように、トレンチの内部形状に沿って形成されているため、基板内部で円弧状に膨出した、いわゆるフラスコ（ｆｌａｓｋ）形状となる。
【００４７】
前記ゲート電極９３、前記上部ゲート延長部９３Ｅ、及び前記下部ゲート延長部９３Ｓはポリシリコン膜とすることができる。前記金属シリサイドパターン９４はタングステンシリサイド膜のような金属シリサイド膜とすることができる。
【００４８】
さらに、前記ゲートパターン９５上にキャッピングパターン（ｃａｐｐｉｎｇ  ｐａｔｔｅｒｎ）９７が配置される。前記キャッピングパターン９７はシリコン窒化膜とすることができる。
【００４９】
前記ゲート電極９３と前記基板５１との間にゲート誘電膜９１が介在される。すなわち、前記ゲート誘電膜９１は前記ゲートトレンチ８３の内壁をコンフォーマルに覆うことができる。前記ゲート誘電膜９１はシリコン酸化膜または高誘電膜（ｈｉｇｈ−Ｋ  ｄｉｅｌｅｃｔｒｉｃｓ）を具備することができる。
【００５０】
前記ゲート電極９３両側の前記基板５１内にソース／ドレイン領域９９が提供される。前記ソース／ドレイン領域９９は高濃度不純物領域とすることができる。前記ソース／ドレイン領域９９は図示されたように前記上部素子分離膜７５よりも下部レベルまで拡張される。また、前記ソース／ドレイン領域９９は前記下部素子分離膜７４よりも上部レベルに配置される。
【００５１】
従来のトランジスタは前記第１幅Ｗ１と同じ大きさの有効チャネル幅（ｅｆｆｅｃｔｉｖｅ  ｃｈａｎｎｅｌ  ｗｉｄｔｈ）を有する。
【００５２】
一方、本発明の実施形態よれば、前記ゲート電極９３、前記ソース／ドレイン領域９９、前記ゲート誘電膜９１、及び前記上部活性領域及び下部活性領域５３、６７は球形リセスチャネルトランジスタ（ｓｐｈｅｒｉｃａｌ  ｒｅｃｅｓｓ  ｃｈａｎｎｅｌ  ａｒｒａｙ  ｔｒａｎｓｉｓｔｏｒ；ＳＲＣＡＴ）を構成することができる。前記ゲート電極９３は前記下部ゲート延長部９３Ｓを具備する。前記下部ゲート延長部９３Ｓは前記第２幅Ｗ２と実質的に同じ幅を具備することができる。また、前記下部活性領域６７は前記上部活性領域５３よりも大きい前記第２幅Ｗ２を有することができる。これによって、前記球形リセスチャネルトランジスタは前記第２幅Ｗ２と実質的に同一の大きさの有効チャネル幅（ｅｆｆｅｃｔｉｖｅ  ｃｈａｎｎｅｌ  ｗｉｄｔｈ）を確保することができる。すなわち、本発明の実施形態による前記球形リセスチャネルトランジスタは相対的に大きい有効チャネル幅（ｅｆｆｅｃｔｉｖｅ  ｃｈａｎｎｅｌ  ｗｉｄｔｈ）を確保することができる。この場合、前記下部活性領域６７は側方拡張活性領域（ｌａｔｅｒａｌ  ｅｘｔｅｎｄｅｄ  ａｃｔｉｖｅ）の役割をする。結果的に、側方拡張活性領域（ｌａｔｅｒａｌ  ｅｘｔｅｎｄｅｄ  ａｃｔｉｖｅ）を有する半導体素子を具現することができる。
【００５３】
さらに、前記ソース／ドレイン領域９９の深さを調節して前記球形リセスチャネルトランジスタの特性を調節することができる。前記ソース／ドレイン領域９９の深さを浅く調節する場合、前記球形リセスチャネルトランジスタは相対的に長い有効チャネル長さＣＬ２を有する。前記ソース／ドレイン領域９９の深さを深く調節する場合、前記球形リセスチャネルトランジスタは相対的に大きい有効チャネル幅（ｅｆｆｅｃｔｉｖｅ  ｃｈａｎｎｅｌ  ｗｉｄｔｈ）を有する。
【００５４】
これから、図２ないし図１０を参照して本発明の実施形態に係るトランジスタの製造方法を説明する。
【００５５】
図２及び図３を参照すると、基板５１上にパッド酸化膜及びパッド窒化膜を順に形成する。前記基板５１はシリコンウエハのような半導体基板で形成することができる。前記パッド酸化膜は熱酸化膜で形成することができる。前記パッド窒化膜はシリコン窒化膜またはシリコン酸窒化膜で形成することができる。前記パッド酸化膜は前記基板５１と前記パッド窒化膜との間の熱膨脹係数（ｔｈｅｒｍａｌ  ｅｘｐａｎｓｉｏｎ  ｃｏｅｆｆｉｃｉｅｎｔ）の差に起因するストレスを緩和させる役割をする。前記パッド窒化膜及びパッド酸化膜を連続的にパターニングして前記基板５１の所定領域を露出させながら順に積層されたパッド酸化パターン５５及びパッド窒化パターン５６を形成する。前記パッド酸化パターン５５及び前記パッド窒化パターン５６はハードマスクパターン５７を構成することができる。
【００５６】
続いて、前記ハードマスクパターン５７をエッチングマスクとして用いて前記露出された基板５１を異方性エッチングして上部素子分離トレンチ５９を形成する。その結果、前記基板５１内に前記上部素子分離トレンチ５９によって上部活性領域５３が確定される。前記上部活性領域５３は第１幅Ｗ１を有するように形成される。
【００５７】
前記ハードマスクパターン５７の大きさは写真工程の限界解像度によって決まる。前記上部活性領域５３は前記ハードマスクパターン５７の大きさと形によって形成されることができる。すなわち、前記第１幅Ｗ１は写真工程の限界解像度と同じ大きさを有することができる。
【００５８】
図２及び図４を参照すると、前記上部素子分離トレンチ５９の側壁にスペーサ６５を形成する。前記スペーサ６５はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらを組み合わせた膜で形成することができる。
【００５９】
例えば、前記スペーサ６５は順に積層された上部側壁酸化膜６１、窒化膜ライナー６２、及びスペーサ酸化膜６３で形成することができる。
【００６０】
具体的には、前記上部素子分離トレンチ５９の内壁に上部側壁酸化膜６１を形成することができる。前記上部側壁酸化膜６１を有する基板５１上をコンフォーマルに覆うように窒化膜ライナー６２を形成することができる。前記窒化膜ライナー６２を有する基板５１上をコンフォーマルに覆うようにスペーサ酸化膜６３を形成することができる。前記上部側壁酸化膜６１は熱酸化膜（ｔｈｅｒｍａｌ  ｏｘｉｄｅ）で形成することができる。前記窒化膜ライナー６２はシリコン窒化膜またはシリコン酸窒化膜で形成することができる。前記スペーサ酸化膜６３は化学気相蒸着方法によるシリコン酸化膜で形成することができる。前記スペーサ酸化膜６３、前記窒化膜ライナー６２及び前記上部側壁酸化膜６１を順次に異方性エッチングして前記上部素子分離トレンチ５９の底を露出させる。その結果、前記スペーサ酸化膜６３、前記窒化膜ライナー６２及び前記上部側壁酸化膜６１は前記上部素子分離トレンチ５９の側壁に残存されることができる。また、前記上部素子分離トレンチ５９の底に前記基板５１を部分的に露出させる開口部が形成されることができる。
【００６１】
図２及び図５を参照すると、前記スペーサ６５及び前記ハードマスクパターン５７をエッチングマスクとして用いて前記開口部に露出された基板５１を異方性エッチングして下部素子分離トレンチ６９を形成する。その結果、前記下部素子分離トレンチ６９によって前記上部活性領域５３の下部に下部活性領域６７が確定される。前記下部活性領域６７は第２幅Ｗ２を有するように形成することができる。
【００６２】
前記開口部に露出された基板５１は前記スペーサ６５の厚さによって前記上部素子分離トレンチ５９よりも狭い幅を有する。これによって、前記下部素子分離トレンチ６９の幅Ｄは前記上部素子分離トレンチ５９よりも狭い幅で形成される。また、前記下部素子分離トレンチ６９の幅Ｄは写真工程の限界解像度よりも小さい幅に形成することができる。前記下部素子分離トレンチ６９の幅Ｄによって前記下部活性領域６７の大きさが確定される。すなわち、前記第２幅Ｗ２は前記第１幅Ｗ１よりも大きく形成される。すなわち、前記下部活性領域６７は前記上部活性領域５３よりも大きいな幅を具備するように形成することができる。
【００６３】
図２及び図６を参照すると、前記下部素子分離トレンチ６９の内壁に下部側壁酸化膜７１を形成することができる。前記下部側壁酸化膜７１は熱酸化膜（ｔｈｅｒｍａｌ  ｏｘｉｄｅ）で形成することができる。
【００６４】
続いて、前記下部素子分離トレンチ６９及び前記上部素子分離トレンチ５９を埋め込み前記基板５１上を覆う絶縁膜７３を形成することができる。前記絶縁膜７３は高密度プラズマ酸化膜（ＨＤＰ  ｏｘｉｄｅ）、ＳＯＧ（ｓｐｉｎｏｎｇｌａｓｓ）膜、またはこれらを組み合わせた膜で形成することができる。前記絶縁膜７３を平坦化して前記ハードマスクパターン５７を露出させることができる。前記ハードマスクパターン５７を除去して前記上部活性領域５３を露出させることができる。前記ハードマスクパターン５７は、例えば湿式洗浄工程を用いて取り除くことができる。前記ハードマスクパターン５７を取り除く間に前記絶縁膜７３及び前記スペーサ６５も部分的にエッチングされる。
【００６５】
その結果、前記上部素子分離トレンチ５９内に上部素子分離膜７５を形成することができ、前記下部素子分離トレンチ６９内に下部素子分離膜７４を形成することができる。前記下部素子分離膜７４及び前記上部素子分離膜７５は素子分離膜７７を構成することができる。この場合、前記下部素子分離膜７４は前記絶縁膜７３及び前記絶縁膜７３を囲む前記下部側壁酸化膜７１で形成することができる。前記上部素子分離膜７５は前記絶縁膜７３及び前記絶縁膜７３を囲む前記スペーサ６５で形成することができる。
【００６６】
前記露出された上部活性領域５３上に犠牲酸化膜７８を形成することができる。前記犠牲酸化膜７８はシリコン酸化膜で形成することができる。前記犠牲酸化膜７８を有する基板５１内にチャネルイオンを注入することができる。前記チャネルイオンは前記犠牲酸化膜７８を透過して前記上部活性領域５３及び前記下部活性領域６７に注入するように実行することができる。
【００６７】
図２及び図７を参照すると、前記犠牲酸化膜７８を有する基板５１上にゲートマスクパターン７９を形成することができる。前記ゲートマスクパターン７９はシリコン窒化膜で形成することができる。前記ゲートマスクパターン７９は前記上部活性領域５３を横切る開口部を有するように形成することができる。前記ゲートマスクパターン７９を形成する間に前記開口部に露出された前記犠牲酸化膜７８も除去されることができる。すなわち、前記開口部に前記上部活性領域５３の上部表面が露出される。
【００６８】
前記ゲートマスクパターン７９をエッチングマスクとして用いて前記露出された上部活性領域５３を異方性エッチングして上部ゲートトレンチ８１を形成することができる。前記異方性エッチングは前記上部素子分離膜７５と前記上部活性領域５３との間にエッチング選択比を有するエッチング条件を利用することができる。前記上部ゲートトレンチ８１の底は前記下部素子分離膜７４よりも上部レベルに位置するように形成することができる。すなわち、前記上部活性領域５３内に前記上部活性領域５３を横切る前記上部ゲートトレンチ８１を形成することができる。この場合、前記上部ゲートトレンチ８１によって前記上部素子分離膜７５の側壁が部分的に露出することができる。すなわち、前記上部ゲートトレンチ８１は前記第１幅Ｗ１と実質的に同じ幅を有するように形成することができる。
【００６９】
図２及び図８を参照すると、前記上部ゲートトレンチ８１の側壁に犠牲スペーサ８５を形成することができる。
【００７０】
具体的に、前記上部ゲートトレンチ８１を有する基板５１上をコンフォーマルに覆う犠牲膜を形成することができる。前記犠牲膜は化学気相蒸着（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）方法によるシリコン酸化膜で形成することができる。前記犠牲膜を異方性エッチングして前記犠牲スペーサ８５を形成することができる。前記異方性エッチングは前記上部ゲートトレンチ８１の底に前記基板５１が露出するまで実行する。
【００７１】
前記犠牲スペーサ８５及び前記ゲートマスクパターン７９をエッチングマスクとして用いて前記露出された基板５１を等方性エッチングして下部ゲートトレンチ８２を形成することができる。前記等方性エッチングは前記下部ゲートトレンチ８２の底が前記上部活性領域５３よりも下レベルに至るまで実施することができる。また、前記等方性エッチングは前記下部ゲートトレンチ８２の底が前記下部素子分離膜７４の底よりも上部レベルにあるときに終了するのが好ましい。すなわち、前記下部ゲートトレンチ８２の底に前記下部活性領域６７が露出される。
【００７２】
前記等方性エッチングが進行されるうちに前記上部ゲートトレンチ８１の底に前記露出された基板５１は四方に均等にエッチングすることができる。その結果、前記下部ゲートトレンチ８２は前記上部ゲートトレンチ８１よりも広く形成することができる。前記下部ゲートトレンチ８２は前記上部ゲートトレンチ８１の下部に前記下部活性領域６７を横切るように形成することができる。この場合、前記下部ゲートトレンチ８２によって前記下部素子分離膜７４の側壁が部分的に露出される。すなわち、前記下部ゲートトレンチ８２は前記第２幅Ｗ２と実質的に同一の幅を有するように形成することができる。
【００７３】
前記上部ゲートトレンチ８１及び前記下部ゲートトレンチ８２はゲートトレンチ８３を構成する。前記ゲートトレンチ８３は、断面図でわかるように、内部が略球形状のフラスコ（ｆｌａｓｋ）形状に形成される。
【００７４】
続いて、前記犠牲スペーサ８５及び前記ゲートマスクパターン７９を除去して前記ゲートトレンチ８３の内壁及び前記上部活性領域５３の上部表面を露出させる。
【００７５】
図２、図９及び図１０を参照すると、前記ゲートトレンチ８３の内壁及び前記上部活性領域５３の上部表面にゲート誘電膜９１を形成する。前記ゲート誘電膜９１はシリコン酸化膜、高誘電膜（ｈｉｇｈ−ｋ  ｄｉｅｌｅｃｔｒｉｃｓ）、またはこれらを組み合わせた膜で形成することができる。前記ゲート誘電膜９１は前記ゲートトレンチ８３の内壁及び前記上部活性領域５３の上部表面を均一な厚さで覆うように形成するのが好ましい。例えば、前記ゲート誘電膜９１は熱酸化方法によるシリコン酸化膜で形成することができる。
【００７６】
続いて、前記ゲートトレンチ８３を完全に埋め込んで、前記基板５１上を覆うようにゲート導電膜を形成する。前記ゲート導電膜はポリシリコン膜で形成することができる。前記ゲート導電膜上に金属シリサイド膜を形成することができる。前記金属シリサイド膜はタングステンシリサイド膜、コバルトシリサイド膜、またはニッケルシリサイド膜で形成することができる。前記金属シリサイド膜上にキャッピング膜を形成することができる。前記キャッピング膜はシリコン窒化膜で形成することができる。
【００７７】
前記キャッピング膜、前記金属シリサイド膜及び前記ゲート導電膜を順次にパターニングしてキャッピングパターン９７、金属シリサイドパターン９４及びゲート電極９３を形成することができる。前記ゲート電極９３及び前記金属シリサイドパターン９４はゲートパターン９５を構成することができる。その結果、前記ゲート電極９３は前記上部活性領域５３及び前記下部活性領域６７を横切るように形成することができる。また、前記ゲート電極９３両側の前記上部活性領域５３上に前記ゲート誘電膜９１が残存することができる。一方、前記ゲート電極９３両側の前記上部活性領域５３上部表面を露出させることもできる。
【００７８】
前記ゲート電極９３を形成する間、前記上部ゲートトレンチ８１を埋め込む上部ゲート延長部９３Ｅ及び前記下部ゲートトレンチ８２を埋め込む下部ゲート延長部９３Ｓが形成される。すなわち、前記上部ゲート延長部９３Ｅは前記ゲート電極９３の下部に延長され、前記下部ゲート延長部９３Ｓは前記上部ゲート延長部９３Ｅの下部に延長される。前記上部ゲート延長部９３Ｅは前記第１幅Ｗ１と実質的に同じ幅で形成することができ、前記下部ゲート延長部９３Ｓは前記第２幅Ｗ２と実質的に同じ幅で形成することができる。前記下部ゲート延長部９３Ｓは前記下部素子分離膜７４の側壁に部分的に接触することができる。また、前記上部ゲート延長部９３Ｅ及び前記下部ゲート延長部９３Ｓは、断面図からわかるように略球形状のフラスコ（ｆｌａｓｋ）形状となるように形成されている。
【００７９】
前記ゲート電極９３両側の前記基板５１内に不純物イオンを注入してソース／ドレイン領域９９を形成することができる。前記ソース／ドレイン領域９９は高濃度不純物領域で形成することができる。前記不純物イオンを注入することは多様な角度とエネルギーを使って実行することができる。前記ソース／ドレイン領域９９は図示されたように前記上部素子分離膜７５よりも下部レベルに位置するように形成することができる。また、前記ソース／ドレイン領域９９は前記下部素子分離膜７４よりも上部レベルに位置するように形成することもできる。
【００８０】
本発明の実施形態よれば、前記ゲート電極９３、前記ソース／ドレイン領域９９、前記ゲート誘電膜９１、及び前記上部及び下部活性領域５３、６７は球形リセスチャネルトランジスタ（ｓｐｈｅｒｉｃａｌ  ｒｅｃｅｓｓ  ｃｈａｎｎｅｌ  ａｒｒａｙ  ｔｒａｎｓｉｓｔｏｒ；ＳＲＣＡＴ）を構成することができる。前記下部活性領域６７は前記上部活性領域５３よりも大きい前記第２幅Ｗ２を具備するように形成できる。前記ゲート電極９３は前記下部ゲート延長部９３Ｓを具備する。前記下部ゲート延長部９３Ｓは前記第２幅Ｗ２と実質的に同じ幅で形成することができる。これによって、前記球形リセスチャネルトランジスタは前記第２幅Ｗ２と実質的に同じ大きさの有効チャネル幅（ｅｆｆｅｃｔｉｖｅ  ｃｈａｎｎｅｌ  ｗｉｄｔｈ）を確保することができる。すなわち、本発明の実施形態による前記球形リセスチャネルトランジスタは相対的に大きい有効チャネル幅（ｅｆｆｅｃｔｉｖｅ  ｃｈａｎｎｅｌ  ｗｉｄｔｈ）を確保することができる。この場合、前記下部活性領域６７は側方拡張活性領域（ｌａｔｅｒａｌ  ｅｘｔｅｎｄｅｄ  ａｃｔｉｖｅ）の役割をする。結果的に、側方拡張活性領域を有する半導体素子を形成することができる。
【００８１】
さらに、前記ソース／ドレイン領域９９の深さを調節して前記球形リセスチャネルトランジスタの特性を調節することができる。前記ソース／ドレイン領域９９の深さを浅く調節する場合、前記球形リセスチャネルトランジスタは相対的に長い有効チャネル長さＣＬ２を有する。前記ソース／ドレイン領域９９の深さを深く調節する場合、前記球形リセスチャネルトランジスタは相対的に大きい有効チャネル幅を有する。
【図面の簡単な説明】
【００８２】
【図１】従来のリセスチャネルトランジスタ（ＲＣＡＴ）を示す断面図である。
【図２】本発明の実施形態に係るトランジスタのレイアウト図である。
【図３】本発明の実施形態に係るトランジスタの製造方法を説明する図２の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’の工程断面図である。
【図４】本発明の実施形態に係るトランジスタの製造方法を説明する図２の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’の工程断面図である。
【図５】本発明の実施形態に係るトランジスタの製造方法を説明する図２の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’の工程断面図である。
【図６】本発明の実施形態に係るトランジスタの製造方法を説明する図２の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’の工程断面図である。
【図７】本発明の実施形態に係るトランジスタの製造方法を説明する図２の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’の工程断面図である。
【図８】本発明の実施形態に係るトランジスタの製造方法を説明する図２の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’の工程断面図である。
【図９】本発明の実施形態に係るトランジスタの製造方法を説明する図２の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’の工程断面図である。
【図１０】本発明の実施形態に係るトランジスタの製造方法を説明する図２の切断線ＩＩＩ−ＩＩＩ’の断面図である。
【符号の説明】
【００８３】
５１…基板、
５３…上部活性領域、
６１…上部側壁酸化膜、
６２…窒化膜ライナー、
６３…スペーサ酸化膜、
６５…スペーサ、
６７…下部活性領域、
７１…下部側壁酸化膜、
７３…絶縁膜、
７４…上部素子分離膜、
７５…上部素子分離膜、
７７…素子分離膜、
８１…上部ゲートトレンチ、
８２…下部ゲートトレンチ、
８３…ゲートトレンチ、
９１…ゲート誘電膜、
９３…ゲート電極、
９３Ｅ…上部ゲート延長部、
９３Ｓ…下部ゲート延長部、
９４…金属シリサイドパターン、
９５…ゲートパターン、
９７…キャッピングパターン、
９９…ソース／ドレイン領域、
Ｗ１…第１幅、Ｗ２及び第２幅、
ＣＬ２…有効チャネル長さ、
Ｘ１…第１領域、
Ｙ２…第２領域。
【図１】
0005165212.tif 000002
【図２】
0005165212.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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