(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介してゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体基板に第１の不純物を導入し、
前記第１の不純物の拡散を制御する拡散制御物質を前記半導体基板に導入し、
前記半導体基板に前記第１の不純物を導入した後、前記ゲート電極の側壁にサイドウォール絶縁膜を形成し、
前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記第１の不純物と同一導電型の第２の不純物を前記第１の不純物より深く前記半導体基板に導入し、
前記第２の不純物を前記半導体基板に導入した後、加熱時間が１００ｍｓ以下である第１のアニール処理を行い、
前記第１のアニール処理の後に、加熱時間が０．１ｓ以上１０ｓ以下である第２のアニール処理を行うこと
を特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第２の不純物の前記半導体基板への導入前、または後、または前及び後に前記拡散制御物質を前記半導体基板へ導入すること
を特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記第１のアニール処理の加熱温度は１１００℃以上１４００℃以下であること
を特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第２のアニール処理の加熱温度は９００℃以上１１００℃以下であること
を特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上にゲート絶縁膜を介してゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体基板に第１の不純物を導入し、
前記半導体基板に前記第１の不純物を導入した後、加熱時間が１００ｍｓ以下である第１のアニール処理を行い、
前記第１のアニール処理の後、前記ゲート電極の側壁にサイドウォール絶縁膜を形成し、
前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記第１の不純物と同一導電型の第２の不純物を前記第１の不純物より深く前記半導体基板に導入し、
前記第２の不純物を前記半導体基板に導入した後、加熱時間が１００ｍｓ以下である第２のアニール処理を行い、
前記第２のアニール処理の後、加熱時間が０．１ｓ以上１０ｓ以下である第３のアニール処理を行うこと
を特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第２の不純物の前記半導体基板への導入前、または後、または前及び後に、不純物の拡散を制御する拡散制御物質を前記半導体基板へ導入すること
を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エクステンション構造を有するＭＯＳ（金属−酸化物−半導体）トランジスタを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近時では、レーザーアニール技術は急速ランプ加熱に代わる次世代の熱プロセスとして期待されている。この技術は、数ｎｓという超短時間での溶融再結晶過程という非平衡の熱プロセスであり、通常は温度で制限される不純物の半導体中での固溶限界を超えた高い電気的活性化が得られ、また、急峻な不純物プロファイルが得られる、という利点があるため、低いコンタクト抵抗のソース／ドレインや、より浅く急峻な不純物拡散（エクステンション）領域の形成が可能となる。
【０００３】
ゲート長をより短くした微細ＣＭＯＳトランジスタの高性能化のためには、ソース／ドレイン寄生抵抗の低減が必要となる。ソース／ドレイン寄生抵抗は、エクステンション領域のうちゲート電極端部下層とゲート絶縁膜を介して重なり合う先端部分で生じるオーバーラップ抵抗Ｒｏｖと、エクステンション領域で生じるエクステンション抵抗Ｒｅｘｔと、ディープ・ソース／ドレイン領域で生じるディープ・ソース／ドレイン抵抗Ｒｄｐと、ディープ・ソース／ドレイン領域とシリサイド膜との間で生じるコンタクト抵抗Ｒｃｏという４つの成分に大別できる。
【０００４】
【特許文献１】特開２００４−２３５６０３号公報
【特許文献２】特開２００４−１５２８８８号公報
【非特許文献１】Somit Talwar, and David Markle, “Junction scaling using lasers for thermal annealing,” in Solid State Tech., July 2003, p.83-86
【非特許文献２】A. Shima, Y. Wang, S. Talwar, and A. Hiraiwa, “Ultra-shallow junction formation by non-melt laser spike annealing for 50-nm gate CMOS,“ in VLSI Symp. Tech. Dig., 2004, p.174-175
【非特許文献３】T. Ito, K. Suguro, M. Tamura, T. Taniguchi, Y. Ushiku, T. Iinuma, T. Itani, M. Yoshioka, T. Owada, Y. Imaoka, H. Murayama, and T. Kusuda, “Flash lamp annealing technology for ultra-shallow junction formation,” in Junction Technology, 2002. IWJT. Extended Abstracts of the Third International Workshop on 2-3 Dec. 2002, p.23-26
【発明の開示】
【発明が解決しようとする課題】
【０００５】
不純物の高活性化により抵抗Ｒｅｘｔ、Ｒｄｐ、Ｒｃｏを低減するには、不純物を注入した後に高温でアニール処理を行えばよい。ところが、高温でのアニール処理は、同時に不純物の拡散を引き起こしてしまう。不純物の横方向濃度プロファイルは一般に拡散現象に支配されているため、高い加熱温度でアニール処理を行うと急峻な濃度プロファイルが得られず抵抗Ｒｏｖが増加してしまう。一方、不純物の急峻な濃度プロファイルが得られるような低温のアニール処理では、一般に不純物の活性化率を高めることができず抵抗Ｒｅｘｔ、Ｒｄｐ、Ｒｃｏが増加してしまう。このように、抵抗Ｒｅｘｔ、Ｒｄｐ、Ｒｃｏ、Ｒｏｖの全てを低減するのは困難であるため、ソース／ドレイン寄生抵抗を十分に低減することは難しい。したがって、特にゲート長が３０ｎｍ以下の微細ＣＭＯＳトランジスタを高性能化するのは困難であるという問題が生じている。
【０００６】
本発明の目的は、高性能なＭＯＳトランジスタを形成できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的は、半導体基板上にゲート絶縁膜を介してゲート電極を形成し、前記ゲート電極をマスクとして前記半導体基板に第１の不純物を導入し、前記第１の不純物の拡散を制御する拡散制御物質を前記半導体基板に導入し、前記ゲート電極の側壁にサイドウォール絶縁膜を形成し、前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記第１の不純物と同一導電型の第２の不純物を前記第１の不純物より深く前記半導体基板に導入し、第１のアニール処理により前記第１及び第２の不純物を活性化し、加熱時間が１００ｍｓ以下である第２のアニール処理により前記第１及び／又は第２の不純物をさらに活性化することを特徴とする半導体装置の製造方法によって達成される。
【０００８】
また上記目的は、半導体基板上にゲート絶縁膜を介してゲート電極を形成し、前記ゲート電極をマスクとして前記半導体基板に第１の不純物を導入し、加熱時間が１００ｍｓ以下である第１のアニール処理により前記第１の不純物を活性化し、前記ゲート電極の側壁にサイドウォール絶縁膜を形成し、前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記第１の不純物と同一導電型の第２の不純物を前記第１の不純物より深く前記半導体基板に導入し、第２のアニール処理により前記第１の不純物をさらに活性化するとともに前記第２の不純物を活性化することを特徴とする半導体装置の製造方法によって達成される。
【０００９】
上記本発明の半導体装置の製造方法において、前記第２のアニール処理の後に、加熱時間が１００ｍｓ以下である第３のアニール処理を行うことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、高性能なＭＯＳトランジスタを備えた半導体装置を製造できる。
【発明を実施するための最良の形態】
【００１１】
［発明の予備的説明］
図２７は、一般的なエクステンション構造を備えたＭＯＳＦＥＴ（ＭＯＳ電界効果型トランジスタ）のソース側（又はドレイン側）の部分断面構成を示している。図２７に示すように、半導体基板１０２上には、ポリシリコン膜１０８及びシリサイド膜１１０がこの順に積層されたゲート電極１０６が、ゲート絶縁膜１０４を介して形成されている。ゲート電極１０６及びゲート絶縁膜１０４の側壁には、サイドウォール絶縁膜１１２が形成されている。半導体基板１０２には、低濃度の不純物が浅く導入されて浅い接合が形成されたソース／ドレイン・エクステンション領域１１４と、高濃度の不純物が深く導入されたディープ・ソース／ドレイン領域１１６とを備えたソース／ドレイン拡散層が形成されている。エクステンション領域１１４は、短チャネル効果を抑制するために形成され、ディープ・ソース／ドレイン領域１１６は、ソース／ドレイン寄生抵抗を低減するために形成される。ソース／ドレイン拡散層上には、例えばコバルトシリサイドやニッケルシリサイドからなるシリサイド膜１１８が形成されている。
【００１２】
図２８は、ＣＭＯＳ（相補型ＭＯＳ）トランジスタを備えた従来の半導体装置の製造方法を示すフローチャートである。図２８に示すように、まずＳＴＩ（浅いトレンチ分離）法等を用いて半導体基板１０２に素子分離領域を形成し、ｐ型素子形成領域及びｎ型素子形成領域を画定する（ステップＳ４１）。次に、ｐ型素子形成領域にｎ型不純物をイオン注入してｎウェルを形成し、ｎ型素子形成領域にｐ型不純物をイオン注入してｐウェルを形成する（ステップＳ４２）。次に、形成すべきトランジスタの閾値電圧を制御するために不純物をｎウェル及びｐウェルにイオン注入する（ステップＳ４３）。次に、半導体基板上の全面に酸化膜を形成する（ステップＳ４４）。次に、酸化膜上の全面に電極層を形成する（ステップＳ４５）。次に、電極層及び酸化膜をパターニングして、ゲート電極１０６及びゲート絶縁膜１０４を形成する（ステップＳ４６）。
【００１３】
次に、ゲート電極１０６をマスクとしてｐ型素子形成領域にｐ型不純物を浅くイオン注入し、エクステンション領域１１４を形成する（ステップＳ４７）。続いて、ゲート電極１０６をマスクとしてｎ型素子形成領域にｎ型不純物を浅くイオン注入し、エクステンション領域１１４を形成する（同ステップＳ４７）。次に、ゲート電極１０６の両側壁にサイドウォール絶縁膜１１２を形成する（ステップＳ４８）。次に、ゲート電極１０６及びサイドウォール絶縁膜１１２をマスクとしてｐ型素子形成領域にｐ型不純物を深くイオン注入し、ディープ・ソース／ドレイン領域１１６を形成する（ステップＳ４９）。続いて、ゲート電極１０６及びサイドウォール絶縁膜１１２をマスクとしてｎ型素子形成領域にｎ型不純物を深くイオン注入し、ディープ・ソース／ドレイン領域１１６を形成する（同ステップＳ４９）。これにより、エクステンション領域１１４とディープ・ソース／ドレイン領域１１６とを備えたソース／ドレイン拡散層が形成される。
【００１４】
次に、急速ランプ加熱（スパイクＲＴＡ）装置を用いてアニール処理（熱処理）を行い、注入した不純物を活性化する（ステップＳ５０）。次に、ゲート電極１０６及びソース／ドレイン拡散層の上層部にシリサイド膜１１０、１１８をそれぞれ形成する（ステップＳ５１）。次に、所定の配線構造を形成する（ステップＳ５２）。以上の工程を経て、ＣＭＯＳトランジスタを備えた従来の半導体装置が作製される。
【００１５】
抵抗Ｒｅｘｔ、Ｒｄｐ、Ｒｃｏは、接合深さが同じであれば不純物の活性化率が高いほど低くなる。一方、抵抗Ｒｏｖを低減するためには、不純物の横方向（図２７中左右方向）の濃度プロファイルを極めて急峻にする必要がある。例えば、エクステンション領域１１４からチャネル方向に３ｎｍ以内で不純物濃度が１×１０１９ｃｍ−３程度から１×１０１８ｃｍ−３程度まで減少するような濃度勾配が必要になる。
【００１６】
［第１の実施の形態］
本発明の第１の実施の形態による半導体装置の製造方法について図１乃至図１６を用いて説明する。まず、本実施の形態による半導体装置の製造方法の原理について説明する。本実施の形態は、急速ランプ加熱装置を用いた第１のアニール処理と、第１のアニール処理の後にＬＳＡ（レーザスパイクアニール）装置やＦＬＡ（フラッシュランプアニール）装置等を用いて行われ、加熱時間が１００ｍｓ以下である第２のアニール処理とを行う点に第１の特徴を有している。また本実施の形態は、エクステンション領域での不純物の拡散を制御する拡散制御物質をソース／ドレイン拡散層に導入する点に第２の特徴を有している。そして本実施の形態は、これら第１及び第２の特徴を組み合わせた点に特徴を有している。
【００１７】
まず本実施の形態の第１の特徴について説明する。図１は、アニール処理における加熱温度及び加熱時間とドーパント（ボロン）の拡散長との関係を示すグラフである。グラフの横軸は加熱温度（℃）を表し、縦軸は加熱時間（ｍｓ）を表している。曲線ａ１、ａ２、ａ３、及びａ４は、ボロンの拡散長がそれぞれ１ｎｍ、３ｎｍ、５ｎｍ、及び１０ｎｍとなるときの加熱温度と加熱時間の関係を表している。図１に示すように、アニール処理での加熱温度が高くなるほど、あるいは加熱時間が長くなるほど、不純物の拡散長が長くなることが分かる。例えば拡散長が３ｎｍまで許容される場合（曲線ａ２）、不純物の活性化率を高めるために加熱温度１３００℃で加熱するならば加熱時間を約１ｍｓ以下に抑える必要がある。
【００１８】
図２は、ＬＳＡ装置を用いた場合の代表的な時間−温度プロファイルを示すグラフである（非特許文献１及び２参照）。グラフの横軸は時間（μｓ）を表し、縦軸は温度（℃）を表している。図３（ａ）は、ＦＬＡ装置を用いた場合の代表的な時間−温度プロファイル（曲線ｂ１）と、急速ランプ加熱装置を用いた場合の時間−温度プロファイル（曲線ｂ２）とを併せて示すグラフである（非特許文献３参照）。グラフの横軸は時間（ｓ）を表し、縦軸は温度（℃）を表している。図３（ｂ）は、ＦＬＡ装置を用いた場合の時間−強度プロファイルを示すグラフである。グラフの横軸は時間（ｍｓ）を表し、縦軸は照射強度（ａ．ｕ．（任意単位））を表している。図３（ａ）の曲線ｂ２に示すように、急速ランプ加熱装置を用いたアニール処理は秒単位で行われるのに対し、図２、図３（ａ）の曲線ｂ１、及び図３（ｂ）に示すように、ＬＳＡ装置やＦＬＡ装置を用いたアニール処理はマイクロ秒単位又はミリ秒単位で行われる。本実施の形態では、急速ランプ加熱装置を用いたアニール処理を施した後に、ＬＳＡ装置やＦＬＡ装置を用いて加熱時間が１００ｍｓ以下であるアニール処理をさらに施すことによって、不純物の拡散を抑えつつ活性化率をさらに高めるようにしている。以下本願明細書中では、加熱時間が１００ｍｓ以下であるアニール処理のことを「ミリ秒アニール処理」という。本実施の形態の第１の特徴により、ソース／ドレイン寄生抵抗のうち主に抵抗Ｒｅｘｔ、Ｒｄｐ、Ｒｃｏを低減することができるようになる。
【００１９】
次に、ソース／ドレイン拡散層に拡散制御物質を導入する本実施の形態の第２の特徴について説明する。図４は、エクステンション構造のＭＯＳＦＥＴのソース側（又はドレイン側）の部分断面構成を模式的に示している。図４に示すように、半導体基板２上には、ポリシリコン膜８と例えばコバルトシリサイドやニッケルシリサイドからなるシリサイド膜１０とがこの順に積層されたゲート電極６が、ゲート絶縁膜４を介して形成されている。ゲート電極６及びゲート絶縁膜４の側壁には、サイドウォール絶縁膜１２が形成されている。半導体基板２のうちゲート電極６直下の領域はチャネル領域２０である。また半導体基板２には、低濃度の不純物が浅く導入されたソース／ドレイン・エクステンション領域１４と、高濃度の不純物が深く導入されたディープ・ソース／ドレイン領域１６とを備えたソース／ドレイン拡散層２２が形成されている。ソース／ドレイン拡散層２２上には、例えばコバルトシリサイドやニッケルシリサイドからなるシリサイド膜１８が形成されている。
【００２０】
ＭＯＳＦＥＴの閾値電圧のロールオフ特性を向上させるためには、与えられた物理的なゲート長Ｌｇ１に対し、冶金学的な実効ゲート長Ｌｇ２をできるだけ長く確保することが望ましい。ここで、実効ゲート長Ｌｇ２を一定とすると、ゲート電極６とエクステンション領域１４先端部分とのオーバーラップ長Ｌｏｖを短くできれば物理的なゲート長Ｌｇ１を短くすることができる。しかしその一方で、エクステンション領域１４とゲート電極６との重なり量は十分に確保されなければならない。
強反転状態の反転層におけるキャリア密度は１０１９ｃｍ−３程度に達するため、ゲート電極６のエッジ直下におけるエクステンション領域１４、すなわちエクステンション領域１４の先端部分が電気抵抗として働き、電流駆動能力が劣化するおそれがある。電流駆動能力の劣化を抑止するには、エクステンション領域１４先端部分の不純物濃度を少なくとも５×１０１９ｃｍ−３以上とする必要がある。
【００２１】
このように不純物濃度を制御したエクステンション領域１４を形成するには、エクステンション領域１４における横方向（図中左右方向）の濃度プロファイルを急峻にすることを要する。すなわち、先端部分で５×１０１９ｃｍ−３以上の不純物濃度を確保し、当該先端部分からチャネル領域２０に向かって急激に不純物濃度が減少するような濃度プロファイルを形成することが好ましい。理想的には、いわゆるボックス形状（箱形）のエクステンション領域１４を形成することが好適である。しかしながら、不純物の横方向濃度プロファイルは一般に拡散現象に支配されているため、急峻な濃度プロファイルを得ることは従来極めて困難である。
【００２２】
特許文献１には、不純物の拡散を制御する窒素やフッ素などの拡散制御物質を用いてエクステンション領域１４の横方向濃度プロファイルを急峻化する技術が記載されている。この技術は、急速ランプ加熱装置を用いたアニール処理における不純物の横方向拡散を拡散制御物質により抑えることによって、不純物の横方向濃度プロファイルを急峻にする手法である。本実施の形態でも同様に、拡散制御物質をソース／ドレイン拡散層２２に導入することによって、エクステンション領域１４での不純物の拡散を制御し、横方向濃度プロファイルを急峻化するようにしている。図４では、拡散制御物質を導入して不純物の拡散を制御した場合のエクステンション領域１４とチャネル領域２０との境界を実線で示し、拡散制御物質を導入していない場合のエクステンション領域１４とチャネル領域２０との境界を破線で示している。不純物の拡散を制御することによりオーバーラップ長Ｌｏｖが短くなるため、実効ゲート長Ｌｇ２をできるだけ長く確保しつつ物理的なゲート長Ｌｇ１を短くできる。本実施の形態の第２の特徴により、ソース／ドレイン寄生抵抗のうち主に抵抗Ｒｏｖを低減させることができる。
【００２３】
以上のように第１及び第２の特徴を組み合わせた本実施の形態によれば、抵抗Ｒｅｘｔ、Ｒｄｐ、Ｒｃｏ、Ｒｏｖの全てを低減できるため、ソース／ドレイン寄生抵抗を十分に低減できる。したがって、ゲート長Ｌｇ１の短い微細ＣＭＯＳトランジスタであっても動作の安定化及び高性能化を実現できる。
【００２４】
図５は、本実施の形態による半導体装置の製造方法を示すフローチャートである。図６乃至図１０は、本実施の形態による半導体装置の製造方法を示す工程断面図である。図５及び図６（ａ）に示すように、まずＳＴＩ法等を用いて半導体基板２に素子分離領域３０を形成し、ｐ型素子形成領域３ａ及びｎ型素子形成領域３ｂを画定する（図５のステップＳ１、以下同様）。次に、例えばｎ型素子形成領域３ｂを覆うレジスト層（不図示）を形成する。続いて、当該レジスト層をマスクとしてｐ型素子形成領域にｎ型不純物をイオン注入し、ｎウェル３２を形成する（ステップＳ２）。その後、ｎ型素子形成領域３ｂを覆うレジスト層を除去する。次に、ｐ型素子形成領域３ａを覆うレジスト層（不図示）を形成し、当該レジスト層をマスクとしてｎ型素子形成領域３ｂにｐ型不純物をイオン注入してｐウェル３４を形成する（同ステップＳ２）。その後、ｐ型素子形成領域３ａを覆うレジスト層を除去する。次に、形成すべきトランジスタの閾値電圧を高精度に制御するための不純物をｎウェル３２及びｐウェル３４にそれぞれ所定の濃度でイオン注入する（ステップＳ３）。次に、熱酸化法を用いて半導体基板２上の全面に酸化膜を形成する（ステップＳ４）。次に、例えばＣＶＤ法を用いてポリシリコン膜を成膜し、酸化膜上の全面に電極層を形成する（ステップＳ５）。次に、電極層及び酸化膜をパターニングして、将来のゲート電極６の要部となるポリシリコン膜８（以下、適宜、ゲート電極８ということもある）と、ゲート絶縁膜４とをｐ型素子形成領域３ａ及びｎ型素子形成領域３ｂの双方に形成する（ステップＳ６）。
【００２５】
次に、図６（ｂ）に示すように、例えばｎ型素子形成領域３ｂを覆うレジスト層４０を形成する。続いて、例えばイオン注入法を用い、レジスト層４０及びゲート電極８をマスクとしてフッ素（Ｆ）、ゲルマニウム（Ｇｅ）などの拡散制御物質及びボロン（Ｂ）等のｐ型不純物をｐ型素子形成領域３ａに導入する。例えばＦの注入条件は加速エネルギー２ｋｅＶ、ドーズ量１．００×１０１５ｃｍ−２であり、Ｇｅの注入条件は加速エネルギー２ｋｅＶ、ドーズ量１．００×１０１５ｃｍ−２である。またＢの注入条件は加速エネルギー０．１ｋｅＶ〜１ｋｅＶ、ドーズ量１．００×１０１４ｃｍ−２〜１．００×１０１６ｃｍ−２であり、例えば加速エネルギー０．３ｋｅＶ、ドーズ量１．５０×１０１５ｃｍ−２である。これにより、ｐ型素子形成領域３ａのエクステンション領域となるべき領域（エクステンション形成領域）１４ａが形成される（ステップＳ７）。
【００２６】
次に、図７（ａ）に示すように、例えばイオン注入法を用い、レジスト層４０及びゲート電極８をマスクとして拡散制御物質をｐ型素子形成領域３ａに導入する（ステップＳ８）。拡散制御物質としては、窒素（Ｎ）、Ｇｅ、Ｆ、炭素（Ｃ）のいずれか又はその組合せが用いられる。拡散制御物質の注入条件は、例えば加速エネルギー０．５ｋｅＶ〜２０ｋｅＶ、ドーズ量１．００×１０１４ｃｍ−２〜１．００×１０１６ｃｍ−２である。その後、ｎ型素子形成領域３ｂを覆うレジスト層４０を除去する。
【００２７】
次に、図７（ｂ）に示すように、ｐ型素子形成領域３ａを覆うレジスト層４２を形成する。続いて、例えばイオン注入法を用い、レジスト層４２及びゲート電極８をマスクとしてヒ素（Ａｓ）等のｎ型不純物をｎ型素子形成領域３ｂに導入する。またＡｓの注入条件は加速エネルギー０．１ｋｅＶ〜５ｋｅＶ、ドーズ量１．００×１０１４ｃｍ−２〜１．００×１０１６ｃｍ−２であり、例えば加速エネルギー１．０ｋｅＶ、ドーズ量１．５０×１０１５ｃｍ−２である。これにより、ｎ型素子形成領域３ｂのエクステンション領域となるべき領域（エクステンション形成領域）１４ａが形成される（ステップＳ７’）。
【００２８】
次に、図８（ａ）に示すように、例えばイオン注入法を用い、レジスト層４２及びゲート電極８をマスクとして拡散制御物質をｎ型素子形成領域３ｂに導入する（ステップＳ８’）。拡散制御物質としては、Ｎ、Ｇｅ、Ｆ、Ｃのいずれか又はその組合せが用いられる。拡散制御物質の注入条件は、例えば加速エネルギー０．５ｋｅＶ〜２０ｋｅＶ、ドーズ量１．００×１０１４ｃｍ−２〜１．００×１０１６ｃｍ−２である。典型的な注入条件は加速エネルギー７ｋｅＶのＦでドーズ量５．００×１０１４ｃｍ−２である。その後、ｐ型素子形成領域３ａを覆うレジスト層４２を除去する。
【００２９】
なお本実施の形態では、ｐ型素子形成領域３ａ及びｎ型素子形成領域３ｂのそれぞれに対し、所定の導電型の不純物を注入した後に拡散制御物質を注入しているが、所定の導電型の不純物を注入する前に拡散制御物質を注入してもよい。また本実施の形態ではｐ型素子形成領域３ａ及びｎ型素子形成領域３ｂに対し、それぞれ別工程（ステップＳ８、Ｓ８’）で拡散制御物質を注入しているが、レジスト層４０を形成する前にｐ型素子形成領域３ａ及びｎ型素子形成領域３ｂの全面に拡散制御物質を注入してもよい。
【００３０】
次に、基板全面にシリコン酸化膜（不図示）を成膜する。続いて、全面を異方性エッチングすることにより、ゲート電極８及びゲート絶縁膜４の両側壁以外の領域のシリコン酸化膜を除去する。これにより、図８（ｂ）に示すように、ゲート電極８及びゲート絶縁膜４の両側壁にサイドウォール絶縁膜１２が形成される（ステップＳ９）。
【００３１】
次に、図９（ａ）に示すように、例えばｎ型素子形成領域３ｂを覆うレジスト層４４を形成する。続いて、例えばイオン注入法を用い、レジスト層４４、ゲート電極８及びサイドウォール絶縁膜１２をマスクとしてＢもしくはＩｎ及びその組合せのｐ型不純物をｐ型素子形成領域３ａに導入する。これらのｐ型不純物は、ｐ型素子形成領域３ａのエクステンション形成領域１４ａに注入されたｐ型不純物よりも高い加速エネルギー及び高いドーズ量でイオン注入される。これにより、ｐ型不純物が深く導入されたディープ・ソース／ドレイン形成領域１６ａが形成される（ステップＳ１０）。その後、ｎ型素子形成領域３ｂを覆うレジスト層４４を除去する。
【００３２】
次に、図９（ｂ）に示すように、ｐ型素子形成領域３ａを覆うレジスト層４６を形成する。続いて、例えばイオン注入法を用い、レジスト層４６、ゲート電極８及びサイドウォール絶縁膜１２をマスクとしてＡｓもしくはリン（Ｐ）及びその組合せのｎ型不純物をｎ型素子形成領域３ｂに導入する。これらのｎ型不純物は、ｎ型素子形成領域３ｂのエクステンション形成領域１４ａに注入されたｎ型不純物よりも高い加速エネルギー及び高いドーズ量でイオン注入される。これにより、ｎ型不純物が深く導入されたディープ・ソース／ドレイン形成領域１６ａが形成される（同ステップＳ１０）。その後、ｐ型素子形成領域３ａを覆うレジスト層４６を除去する。これらの工程により、エクステンション形成領域１４ａとディープ・ソース／ドレイン形成領域１６ａとが、ｐ型素子形成領域３ａ及びｎ型素子形成領域３ｂの双方にそれぞれ形成される。
【００３３】
次に、図１０（ａ）に示すように、急速ランプ加熱装置を用いてアニール処理を施し、注入した不純物を拡散させるとともに活性化する（ステップＳ１１）。このアニール処理は、例えば加熱温度（到達温度）９００℃以上１１００℃以下、加熱時間０．１ｓ以上１０ｓ以下で行われる。
【００３４】
次に、図１０（ｂ）に示すように、ＬＳＡ装置やＦＬＡ装置を用いてミリ秒アニール処理を施し、不純物をさらに活性化する（ステップＳ１２）。ミリ秒アニール処理は、加熱温度１１００℃以上１４００℃以下、加熱時間０．０１ｍｓ以上１００ｍｓ以下で行われる。特に、加熱時間は０．１ｍｓ以上１０ｍｓ以下とするのが望ましい。本例では加熱温度１３５０℃、加熱時間０．２ｍｓとした。ミリ秒アニール処理によって、不純物をほとんど拡散させずに、急速ランプ加熱法では得られなかった高い活性化率で不純物を活性化できる。これにより、ｐ型素子形成領域３ａ及びｎ型素子形成領域３ｂのそれぞれのエクステンション形成領域１４ａとディープ・ソース／ドレイン形成領域１６ａとが活性化されたエクステンション領域１４とディープ・ソース／ドレイン領域１６とを備えたソース／ドレイン拡散層２２が形成されると共に、エクステンション領域１４先端部からチャネル領域２０に向けて急峻な不純物濃度プロファイルが得られる。
【００３５】
次に、基板全面にコバルトやニッケル等の金属膜を成膜する。次いで、半導体基板２を加熱して金属膜とシリコン膜及びシリコン基板とを互いに接触する領域で反応させる。続いて、未反応部分の金属膜を除去する。これにより、図４に示すように、ゲート電極６及びソース／ドレイン拡散層２２の上層部にそれぞれシリサイド膜１０、１８が形成され、ポリシリコン膜８及びシリサイド膜１０がこの順に積層されたゲート電極６が形成される（ステップＳ１３）。その後、絶縁膜及び導電膜を用いて所定の配線構造を形成する（ステップＳ１４）。以上の工程を経て、ＣＭＯＳトランジスタを備えた半導体装置が作製される。
【００３６】
図１１（ａ）はｎＭＯＳトランジスタのエクステンション領域１４のシート抵抗Ｒｓ（Ω／ｓｑ．）を示すグラフであり、図１１（ｂ）はｐＭＯＳトランジスタのエクステンション領域１４のシート抵抗Ｒｓ（Ω／ｓｑ．）を示すグラフである。図１１（ａ）、（ｂ）の（１）及び（３）は、急速ランプ加熱のみで不純物を活性化した従来のＭＯＳトランジスタのエクステンション領域１４のシート抵抗Ｒｓを示している。図１１（ａ）、（ｂ）の（２）は、本実施の形態の第１の特徴として説明したように、急速ランプ加熱及びミリ秒アニール処理により不純物を活性化したＭＯＳトランジスタのエクステンション領域１４のシート抵抗Ｒｓを示している。ただし図１１（ａ）、（ｂ）の（１）、（２）及び（３）のＭＯＳトランジスタには、拡散制御物質は導入されていない。また図１１（ａ）、（ｂ）の（１）及び（２）はドーズ量１．０×１０１５ｃｍ−２で不純物を注入したエクステンション領域１４のシート抵抗Ｒｓを示し、（３）はそれらの１．５倍のドーズ量１．５×１０１５ｃｍ−２で不純物を注入したエクステンション領域１４のシート抵抗Ｒｓを示している。
【００３７】
図１１（ａ）、（ｂ）に示すように、急速ランプ加熱及びミリ秒アニール処理により不純物を活性化したＭＯＳトランジスタのシート抵抗Ｒｓ（図１１（ａ）、（ｂ）の（２））は、ドーズ量が同じであれば、急速ランプ加熱のみで不純物を活性化したＭＯＳトランジスタのシート抵抗Ｒｓ（図１１（ａ）、（ｂ）の（１））よりも低くなっている。また、急速ランプ加熱及びミリ秒アニール処理により不純物を活性化したＭＯＳトランジスタのシート抵抗Ｒｓは、１．５倍のドーズ量で注入された不純物を急速ランプ加熱のみで活性化したＭＯＳトランジスタのシート抵抗Ｒｓ（図１１（ａ）、（ｂ）の（３））とほぼ等しい。これは、ミリ秒アニール処理を施した方が不純物の活性化率を高めることができるため、シート抵抗Ｒｓが同じであれば接合深さＸｊ（図４参照）を浅くできることを意味している。
【００３８】
図１２は、ＭＯＳトランジスタの接合深さＸｊとシート抵抗Ｒｓとの関係を模式的に示すグラフである。横軸は接合深さＸｊを表し、縦軸はシート抵抗Ｒｓを表している。曲線ｂは、ドーズ量１．５×１０１５ｃｍ−２で注入された不純物を急速ランプ加熱のみで活性化した場合の接合深さＸｊとシート抵抗Ｒｓとの関係を示している。図１２の曲線ｂに示すように、急速ランプ加熱のみで不純物を活性化した場合、接合深さＸｊが浅くなるとシート抵抗Ｒｓは大きくなる。これに対し本実施の形態では、ミリ秒アニール処理を施すことによって、同じシート抵抗Ｒｓで接合深さＸｊ１より浅い接合深さＸｊ２が得られる。
【００３９】
図１３は、ＭＯＳトランジスタの基板表面からの深さと不純物濃度との関係を模式的に示すグラフである。横軸は基板表面からの深さを表し、縦軸は不純物濃度を表している。曲線ｃ１はドーズ量１．０×１０１５ｃｍ−２で不純物を注入した場合の基板表面からの深さと不純物濃度との関係を示し、曲線ｃ２はドーズ量１．５×１０１５ｃｍ−２で不純物を注入した場合の基板表面からの深さと不純物濃度との関係を示している。直線ｄ１は、ミリ秒アニール処理による不純物の活性化の上限を示している。直線ｄ２は、ミリ秒アニール処理より加熱温度が一般に低い急速ランプ加熱法による不純物の活性化の上限を示している。ミリ秒アニール処理を施すことによって活性化の上限が高くなるため、図１３に示すように、同じドーズ量の場合（接合深さＸｊも同じ）には、ミリ秒アニール処理を施した方が抵抗Ｒｅｘｔを低減できる。また同じ抵抗Ｒｅｘｔでは、ミリ秒アニール処理を施した方が接合深さＸｊを浅くできる。
【００４０】
図１４は、ＭＯＳトランジスタのゲート長Ｌｇと閾値電圧Ｖｔｈとの関係を示すグラフである。横軸はゲート長Ｌｇ（ｎｍ）を表し、縦軸は閾値電圧Ｖｔｈ（Ｖ）を表している。図中の●印はドーズ量１．０×１０１５ｃｍ−２で注入された不純物を急速ランプ加熱及びミリ秒アニール処理により活性化したｐＭＯＳトランジスタ（図１１（ｂ）の（２））のゲート長Ｌｇと閾値電圧Ｖｔｈとの関係を示し、○印はドーズ量１．５×１０１５ｃｍ−２で注入された不純物を急速ランプ加熱のみで活性化したｐＭＯＳトランジスタ（図１１（ｂ）の（３））のゲート長Ｌｇと閾値電圧Ｖｔｈとの関係を示している。■印はドーズ量１．０×１０１５ｃｍ−２で注入された不純物を急速ランプ加熱及びミリ秒アニール処理により活性化したｎＭＯＳトランジスタ（図１１（ａ）の（２））のゲート長Ｌｇと閾値電圧Ｖｔｈとの関係を示し、■印はドーズ量１．５×１０１５ｃｍ−２で注入された不純物を急速ランプ加熱のみで活性化したｎＭＯＳトランジスタ（図１１（ａ）の（３））のゲート長Ｌｇと閾値電圧Ｖｔｈとの関係を示している。図１４に示すように、ほぼ同じシート抵抗Ｒｓを有するＭＯＳトランジスタ同士を比較すると、ミリ秒アニール処理を施した方が短チャネル効果を抑制できることが分かる。これは上記の通り、シート抵抗Ｒｓが同じであれば、ミリ秒アニール処理を施すことにより不純物のドーズ量を少なくできるので接合深さＸｊが浅くなるためであり、またゲート電極６下部におけるエクステンション領域１４のオーバーラップ長Ｌｏｖも小さくなるためである。
【００４１】
図１５（ａ）はｐＭＯＳトランジスタのオン電流−オフ電流特性を示すグラフであり、図１５（ｂ）はｎＭＯＳトランジスタのオン電流−オフ電流特性を示すグラフである。各図の横軸はオン電流Ｉｏｎ（ｍＡ／μｍ）を表し、縦軸はオフ電流Ｉｏｆｆ（Ａ／μｍ）を対数で表している。図１５（ａ）中の●印は、ドーズ量１．０×１０１５ｃｍ−２で注入された不純物を急速ランプ加熱及びミリ秒アニール処理により活性化したｐＭＯＳトランジスタ（図１１（ｂ）の（２））のオン電流−オフ電流特性を示している。図１５（ａ）中の○印は、ドーズ量１．５×１０１５ｃｍ−２で注入された不純物を急速ランプ加熱のみで活性化したｐＭＯＳトランジスタ（図１１（ｂ）の（３））のオン電流−オフ電流特性を示している。また図１５（ｂ）中の●印は、ドーズ量１．０×１０１５ｃｍ−２で注入された不純物を急速ランプ加熱及びミリ秒アニール処理により活性化したｎＭＯＳトランジスタ（図１１（ａ）の（２））のオン電流−オフ電流特性を示している。図１５（ｂ）中の○印は、ドーズ量１．５×１０１５ｃｍ−２で注入された不純物を急速ランプ加熱のみで活性化したｎＭＯＳトランジスタ（図１１（ａ）の（３））のオン電流−オフ電流特性を示している。ここで、ｐＭＯＳトランジスタのドレイン電圧Ｖｄを−１．０Ｖとし、ｎＭＯＳトランジスタのドレイン電圧Ｖｄを１．０Ｖとした。図１５（ａ）、（ｂ）に示すように、ｐＭＯＳトランジスタではミリ秒アニール処理を施すことによるオン電流−オフ電流特性の向上が約３％であったのに対し、ｎＭＯＳトランジスタではミリ秒アニール処理を施すことによりオン電流−オフ電流特性が約１４％向上した。
【００４２】
図１６（ａ）は、ｐＭＯＳトランジスタのソース／ドレイン寄生抵抗Ｒｓｄ（Ω・μｍ）を示すグラフである。図１６（ａ）の（１）は、ドーズ量１．５×１０１５ｃｍ−２で注入された不純物を急速ランプ加熱のみで活性化したｐＭＯＳトランジスタ（図１１（ｂ）の（３））の寄生抵抗Ｒｓｄを示している。図１６（ａ）の（２）は、ドーズ量１．０×１０１５ｃｍ−２で注入された不純物を急速ランプ加熱及びミリ秒アニール処理により活性化したｐＭＯＳトランジスタ（図１１（ｂ）の（２））の寄生抵抗Ｒｓｄを示している。また図１６（ｂ）は、ｎＭＯＳトランジスタのソース／ドレイン寄生抵抗Ｒｓｄ（Ω・μｍ）を示すグラフである。図１６（ｂ）の（１）は、ドーズ量１．５×１０１５ｃｍ−２で注入された不純物を急速ランプ加熱のみで活性化したｎＭＯＳトランジスタ（図１１（ａ）の（３））の寄生抵抗Ｒｓｄを示している。図１６（ｂ）の（２）は、ドーズ量１．０×１０１５ｃｍ−２で注入された不純物を急速ランプ加熱及びミリ秒アニール処理により活性化したｎＭＯＳトランジスタ（図１１（ａ）の（２））の寄生抵抗Ｒｓｄを示している。図１６（ａ）、（ｂ）に示すように、ミリ秒アニール処理を施すことによりｎＭＯＳトランジスタのソース／ドレイン寄生抵抗Ｒｓｄは低減されたが、ｐＭＯＳトランジスタのソース／ドレイン寄生抵抗Ｒｓｄはほとんど変化しなかった。この結果、図１５（ａ）に示したように、ｐＭＯＳトランジスタではミリ秒アニール処理を施してもオン電流−オフ電流特性がさほど向上しなかったと考えられる。
【００４３】
ミリ秒アニール処理を施してもｐＭＯＳトランジスタのソース／ドレイン寄生抵抗Ｒｓｄがほとんど変化しなかったのは、ミリ秒アニール処理後のＡｓの濃度プロファイルが比較的急峻であるのに対し、Ｂの濃度プロファイルはさほど急峻でないことによると考えられる。つまりＢの濃度プロファイルが急峻でないので、オーバーラップ長Ｌｏｖが短くなると、ｐＭＯＳトランジスタのエクステンション領域１４先端部分において抵抗Ｒｏｖの低減のために必要な不純物濃度を下回ってしまうためである。
【００４４】
しかしながら本実施の形態の第２の特徴として既に説明したように、ソース／ドレイン拡散層２２に拡散制御物質を導入すれば不純物の濃度プロファイルを急峻にできる。したがって、ｐＭＯＳトランジスタに拡散制御物質を導入することによって、短チャネル効果の抑制及びオン電流−オフ電流特性の向上が可能になる。また、ｎＭＯＳトランジスタに拡散制御物質を導入すれば、短チャネル効果がさらに抑制され、オン電流−オフ電流特性がさらに向上する。
【００４５】
また本実施の形態では、不純物をほとんど拡散させずに活性化率を高めるミリ秒アニール処理だけでなく、不純物を拡散させ易い急速ランプ加熱法によるアニール処理をミリ秒アニール処理の前に行っている。急速ランプ加熱法によるアニール処理を行う利点として、不純物がゲート電極６中に拡散することと、ディープ・ソース／ドレイン領域１６の形成が容易であることが挙げられる。すなわち本実施の形態では、まず急速ランプ加熱法によるアニール処理によって、ゲート電極６の空乏化の抑制と、シリサイド膜１８界面のコンタクト抵抗Ｒｃｏの低減と、接合リーク電流の低減とに有利な不純物濃度プロファイルを形成する。その後さらにミリ秒アニール処理を行うことによって、不純物濃度プロファイルを維持しつつ、急速ランプ加熱法によるアニール処理では不可能なほど高い活性化率で不純物を活性化することができるようになる。
【００４６】
［第２の実施の形態］
次に、本発明の第２の実施の形態による半導体装置の製造方法について図１７乃至図２４を用いて説明する。まず、本実施の形態による半導体装置の製造方法の原理について説明する。図１７は、不純物（ボロン）の濃度プロファイルを示すグラフである。横軸は基板表面からの深さ（ｎｍ）を表し、縦軸は不純物濃度（ｃｍ−３）を対数で表している。曲線ｅ１はボロンを注入した直後の濃度プロファイルを示し、曲線ｅ２は急速ランプ加熱法によるアニール処理を施した後の濃度プロファイルを示している。曲線ｅ３は加熱温度１３５０℃でミリ秒アニール処理を施した後の濃度プロファイルを示し、曲線ｅ４は加熱温度１３５０℃でミリ秒アニール処理を施した後にさらに急速ランプ加熱法によるアニール処理を施した後の濃度プロファイルを示している。図１７に示すように、ミリ秒アニール処理を施すことによって１×１０２１ｃｍ−３程度の高濃度領域が拡散することが分かる（曲線ｅ３）。さらにその後急速ランプ加熱法によるアニール処理を施すことにより、箱形に近い極めて急峻な不純物濃度プロファイルが得られることが分かる（曲線ｅ４）。
【００４７】
本実施の形態では、不純物（例えばボロン）を注入した後にミリ秒アニール処理を施し、さらにその後に急速ランプ加熱法によるアニール処理を施す。これにより、エクステンション領域１４先端部からチャネル方向に向かう急峻な不純物濃度プロファイルが得られ、抵抗Ｒｅｘｔ、Ｒｏｖを低減できる。また、その後に再度ミリ秒アニール処理を施すことによって、不純物の活性化率を高めることができる。したがって本実施の形態によれば、急峻な不純物濃度プロファイル及び不純物の高い活性化率が得られるため、ソース／ドレイン寄生抵抗を十分に低減でき、ＣＭＯＳトランジスタの動作の安定化及び高性能化を実現できる。
【００４８】
図１８は、本実施の形態による半導体装置の製造方法を示すフローチャートである。図１９乃至図２３は、本実施の形態による半導体装置の製造方法を示す工程断面図である。図１８及び図１９（ａ）に示すように、まずＳＴＩ法等を用いて半導体基板２に素子分離領域３０を形成し、ｐ型素子形成領域３ａ及びｎ型素子形成領域３ｂを画定する（図１８のステップＳ２１、以下同様）。次に、例えばｎ型素子形成領域３ｂを覆うレジスト層（不図示）を形成する。続いて、当該レジスト層をマスクとしてｐ型素子形成領域３ａにｎ型不純物をイオン注入し、ｎウェル３２を形成する（ステップＳ２２）。その後、ｎ型素子形成領域を覆うレジスト層を除去する。次に、ｐ型素子形成領域３ａを覆うレジスト層（不図示）を形成し、当該レジスト層をマスクとしてｎ型素子形成領域３ｂにｐ型不純物をイオン注入してｐウェル３４を形成する（同ステップＳ２２）。その後、ｐ型素子形成領域を覆うレジスト層を除去する。次に、形成すべきトランジスタの閾値電圧を高精度に制御するための不純物をｎウェル３２及びｐウェル３４にそれぞれ所定の濃度でイオン注入する（ステップＳ２３）。次に、熱酸化法を用いて半導体基板２上の全面に酸化膜を形成する（ステップＳ２４）。次に、例えばＣＶＤ法を用いてポリシリコン膜を成膜し、酸化膜上の全面に電極層を形成する（ステップＳ２５）。次に、電極層及び酸化膜をパターニングして、将来のゲート電極６の要部となるポリシリコン膜８（以下、適宜、ゲート電極８ということもある）と、ゲート絶縁膜４とをｐ型素子形成領域３ａ及びｎ型素子形成領域３ｂの双方に形成する（ステップＳ２６）。
【００４９】
次に、図１９（ｂ）に示すように、例えばｎ型素子形成領域３ｂを覆うレジスト層４０を形成する。続いて、例えばイオン注入法を用い、レジスト層４０及びゲート電極８をマスクとしてＦ、Ｇｅなどの拡散制御物質及びＢ等のｐ型不純物をｐ型素子形成領域に導入する。例えばＦの注入条件は加速エネルギー２ｋｅＶ、ドーズ量１．００×１０１５ｃｍ−２であり、Ｇｅの注入条件は加速エネルギー２ｋｅＶ、ドーズ量１．００×１０１５ｃｍ−２である。またＢの注入条件は加速エネルギー０．１ｋｅＶ〜１ｋｅＶ、ドーズ量１．００×１０１４ｃｍ−２〜１．００×１０１６ｃｍ−２であり、例えば加速エネルギー０．３ｋｅＶ、ドーズ量１．５０×１０１５ｃｍ−２である。これにより、ｐ型素子形成領域３ａのエクステンション形成領域１４ａが形成される（ステップＳ２７）。ここで、本実施の形態でも第１の実施の形態と同様に拡散制御物質を導入してもよい。拡散制御物質は、例えばイオン注入法によりレジスト層４０及びゲート電極８をマスクとしてｐ型素子形成領域３ａに導入される。拡散制御物質としては、Ｎ、Ｇｅ、Ｆ、Ｃのいずれか又はその組合せが用いられる。拡散制御物質の注入条件は、例えば加速エネルギー０．５ｋｅＶ〜２０ｋｅＶ、ドーズ量１．００×１０１４ｃｍ−２〜１．００×１０１６ｃｍ−２である。その後、ｎ型素子形成領域３ｂを覆うレジスト層４０を除去する。
【００５０】
次に、図２０（ａ）に示すように、ｐ型素子形成領域３ａを覆うレジスト層４２を形成する。続いて、例えばイオン注入法を用い、レジスト層４０及びゲート電極８をマスクとしてＡｓ等のｎ型不純物をｎ型素子形成領域３ｂに導入する。またＡｓの注入条件は加速エネルギー０．１ｋｅＶ〜５ｋｅＶ、ドーズ量１．００×１０１４ｃｍ−２〜１．００×１０１６ｃｍ−２であり、例えば加速エネルギー１．０ｋｅＶ、ドーズ量１．５０×１０１５ｃｍ−２である。これにより、ｎ型素子形成領域３ｂのエクステンション形成領域１４ａが形成される（同ステップＳ２７）。ここで、上記と同様に拡散制御物質を導入してもよい。拡散制御物質は、例えばイオン注入法によりレジスト層４２及びゲート電極８をマスクとしてｎ型素子形成領域３ｂに導入される。拡散制御物質としては、Ｎ、Ｇｅ、Ｆ、Ｃのいずれか又はその組合せが用いられる。拡散制御物質の注入条件は、例えば加速エネルギー０．５ｋｅＶ〜２０ｋｅＶ、ドーズ量１．００×１０１４ｃｍ−２〜１．００×１０１６ｃｍ−２である。典型的な注入条件は加速エネルギー７ｋｅＶのＦでドーズ量５．００×１０１４ｃｍ−２である。その後、ｐ型素子形成領域３ａを覆うレジスト層４２を除去する。
【００５１】
次に、図２０（ｂ）に示すように、レーザーアニール装置、ＬＳＡ装置又はＦＬＡ装置等を用いてミリ秒アニール処理を施し、エクステンション形成領域１４ａに導入した不純物を活性化してエクステンション領域１４を形成する（ステップＳ２８）。ミリ秒アニール処理は、加熱温度１１００℃以上１４００℃以下、加熱時間０．０１ｍｓ以上１００ｍｓ以下で行われる。特に、加熱時間は０．１ｍｓ以上１０ｍｓ以下とするのが望ましい。本例では加熱温度１３５０℃、加熱時間０．２ｍｓとした。このミリ秒アニール処理によって、不純物の高濃度領域が若干拡散するとともに、不純物の注入により生じた結晶欠陥の多くが消失する。
【００５２】
次に、基板全面にシリコン酸化膜を成膜する。続いて、全面を異方性エッチングすることにより、ゲート電極８及びゲート絶縁膜４の両側壁以外の領域のシリコン酸化膜を除去する。これにより、図２１（ａ）に示すように、ゲート電極８及びゲート絶縁膜４の両側壁にサイドウォール絶縁膜１２が形成される（ステップＳ２９）。
【００５３】
次に、図２１（ｂ）に示すように、例えばｎ型素子形成領域３ｂを覆うレジスト層４４を形成する。続いて、例えばイオン注入法を用い、レジスト層４４、ゲート電極８及びサイドウォール絶縁膜１２をマスクとしてＢもしくはＩｎ及びその組合せのｐ型不純物をｐ型素子形成領域３ａに導入する。これらのｐ型不純物は、エクステンション領域１４に注入されたｐ型不純物よりも高い加速エネルギー及び高いドーズ量でイオン注入される。これにより、ｐ型不純物が深く導入されたディープ・ソース／ドレイン形成領域１６ａが形成される（ステップＳ３０）。その後、ｎ型素子形成領域３ｂを覆うレジスト層４４を除去する。
【００５４】
次に、図２２（ａ）に示すように、ｐ型素子形成領域３ａを覆うレジスト層４６を形成する。続いて、例えばイオン注入法を用い、レジスト層４６、ゲート電極８及びサイドウォール絶縁膜１２をマスクとしてＡｓもしくはＰ及びその組合せのｎ型不純物をｎ型素子形成領域３ｂに導入する。これらのｎ型不純物は、エクステンション領域１４に注入されたｎ型不純物よりも高い加速エネルギー及び高いドーズ量でイオン注入される。これにより、ｎ型不純物が深く導入されたディープ・ソース／ドレイン形成領域１６ａが形成される（同ステップＳ３０）。その後、ｐ型素子形成領域３ａを覆うレジスト層４６を除去する。
【００５５】
次に、図２２（ｂ）に示すように、急速ランプ加熱装置を用いてアニール処理を施し、注入した不純物を拡散させるとともに活性化する（ステップＳ３１）。このアニール処理は、例えば加熱温度９００℃以上１１００℃以下、加熱時間０．１ｓ以上１０ｓ以下で行われる。ステップＳ２８のミリ秒アニール処理によって結晶欠陥の多くが消失しているため、このアニール処理による不純物の異常拡散は生じ難い。したがって、箱形に近い不純物濃度プロファイルが得られる。これらの工程により、エクステンション領域１４とディープ・ソース／ドレイン領域１６とを備えたソース／ドレイン拡散層２２が、ｐ型素子形成領域３ａ及びｎ型素子形成領域３ｂの双方に形成される。
【００５６】
ここで、図２３に示すように、ＬＳＡ装置やＦＬＡ装置等を用いたミリ秒アニール処理を再度施してもよい（ステップＳ３２）。ステップＳ３１の急速ランプ加熱処理の後にミリ秒アニール処理を施すことにより、箱形に近い不純物濃度プロファイルを維持しつつ不純物の活性化率をさらに高めることができる。ミリ秒アニール処理は、加熱温度１１００℃以上１４００℃以下、加熱時間０．０１ｍｓ以上１００ｍｓ以下で行われる。特に、加熱時間は０．１ｍｓ以上１０ｍｓ以下とするのが望ましい。本例では加熱温度１３５０℃、加熱時間０．２ｍｓとした。
【００５７】
次に、基板全面にコバルトやニッケル等の金属膜を成膜する。次いで、半導体基板２を加熱して金属膜とシリコン膜及びシリコン基板とを互いに接触する領域で反応させる。続いて、未反応部分の金属膜を除去する。これにより、ゲート電極６及びソース／ドレイン拡散層２２の上層部にそれぞれシリサイド膜１０、１８が形成され、ポリシリコン膜８及びシリサイド膜１０がこの順に積層されたゲート電極６が形成される（ステップＳ３３）。その後、絶縁膜及び導電膜を用いて所定の配線構造を形成する（ステップＳ３４）。以上の工程を経て、ＣＭＯＳトランジスタを備えた半導体装置が作製される。
【００５８】
本実施の形態による半導体装置の製造方法と、ステップＳ２８のミリ秒アニール処理を行わない比較例としての半導体装置の製造方法とを用いてｐＭＯＳＦＥＴを作製した。なお、ステップＳ３２のミリ秒アニール処理はいずれも行わなかった。エクステンション領域１４に注入する不純物としてＦ、Ｇｅ及びＢを用いた。Ｆ、Ｇｅの注入条件は加速エネルギー２ｋｅＶ、ドーズ量１．００×１０１５ｃｍ−２とし、Ｂの注入条件は加速エネルギー０．３ｋｅＶ、ドーズ量１．５０×１０１５ｃｍ−２とした。ステップＳ２８のミリ秒アニール処理は加熱温度１３２０℃、加熱時間０．８ｍｓで行った。トランジスタの設計ゲート長は３５ｎｍとし、設計ゲート幅は１μｍとした。
【００５９】
図２４は、作製されたｐＭＯＳＦＥＴのオン電流−オフ電流特性を示すグラフである。横軸はオン電流Ｉｏｎ（ｍＡ／μｍ）を表し、縦軸はオフ電流Ｉｏｆｆ（Ａ／μｍ）を対数で表している。●印は本実施の形態による半導体装置の製造方法を用いて作製されたｐＭＯＳＦＥＴのオン電流−オフ電流特性を示し、○印は比較例としての半導体装置の製造方法を用いて作製されたｐＭＯＳＦＥＴのオン電流−オフ電流特性を示している。オフ状態でのゲート電圧Ｖｇは０Ｖとし、ドレイン電圧Ｖｄは−１．０Ｖとした。オン状態でのゲート電圧Ｖｇは−１．０Ｖとし、ドレイン電圧Ｖｄは−１．０Ｖとした。このグラフでは、同じオフ電流Ｉｏｆｆに対してオン電流Ｉｏｎが高いほど高性能であることを示している。図２４に示すように、本実施の形態による半導体装置の製造方法を用いて作製されたｐＭＯＳＦＥＴでは、比較例としての半導体装置の製造方法を用いて作製されたｐＭＯＳＦＥＴよりも、同じオフ電流Ｉｏｆｆに対するオン電流Ｉｏｎが１０％程度大きくなっていることが分かる。これは、ミリ秒アニール処理の後に急速ランプ加熱処理を施したことによって図１７の曲線ｅ４のような急峻な不純物濃度プロファイルが得られ、これにより低抵抗のエクステンション領域１４が形成されているためである。
【００６０】
［第３の実施の形態］
次に、本発明の第３の実施の形態による半導体装置の製造方法について図２５及び図２６を用いて説明する。図２５は、本実施の形態による半導体装置の製造方法を示すフローチャートである。図２５に示すフローチャートは、第２の実施の形態の図１８に示すフローチャートにおいて、ステップＳ３０のディープ・ソース／ドレイン領域形成後であって、ステップＳ３１の急速ランプ加熱の前に、ミリ秒アニールを施すステップＳ３０’を追加した点に特徴を有している。つまり、第２の実施の形態では、図１８に示すように、エクステンション領域形成（ステップＳ２７）後、及び急速ランプ加熱（ステップＳ３２）後にそれぞれミリ秒アニールを施すステップが含まれているが、本実施の形態では、さらに、ディープ・ソース／ドレイン領域形成（ステップＳ３０）後で、急速ランプ加熱（ステップＳ３２）前にもミリ秒アニールを施すステップを有している。
【００６１】
また、ステップＳ３０でのディープ・ソース／ドレイン領域形成のためのイオン注入の際には、不純物（ドーパント）とともに拡散制御物質として、Ｎ、Ｇｅ、Ｆ、Ｃのいずれか又はその組合せもイオン注入する。これら物質の注入条件は、例えば加速エネルギー０．５ｋｅＶ〜２０ｋｅＶ、ドーズ量１．００×１０１４ｃｍ−２〜１．００×１０１６ｃｍ−２である。これにより低抵抗のディープ・ソース／ドレイン領域が形成されるため、抵抗Ｒｄｐおよび抵抗Ｒｃｏを低減することができる。また、その後に再度ミリ秒アニール処理（ステップＳ３２）を施すことによって、不純物の活性化率を高めることができる。逆に、上記のエクステンション領域形成（ステップＳ２７）後にミリ秒アニールを施すステップＳ２８は省略しても、抵抗Ｒｄｐおよび抵抗Ｒｃｏの低減は可能である。
【００６２】
次に、ステップＳ３０でのディープ・ソース／ドレイン領域形成のためのイオン注入条件を具体的に示す。まず、ｎチャネルＭＯＳＦＥＴを形成するｎ型素子形成領域（例えば、図２０（ａ）参照）について説明する。Ｐの注入条件は加速エネルギー２ｋｅＶ〜１２ｋｅＶ、ドーズ量６．００×１０１５ｃｍ−２〜１．２０×１０１６ｃｍ−２である。同時に、Ｎ、Ｇｅ、Ｆ、Ｃのいずれか又はその組合せのイオン注入を施す。これら物質の注入条件は、例えば加速エネルギー０．５ｋｅＶ〜２０ｋｅＶ、ドーズ量１．００×１０１４ｃｍ−２〜１．００×１０１６ｃｍ−２である。次に、ｐチャネルＭＯＳＦＥＴを形成するｐ型素子形成領域（例えば、図１９（ｂ）参照）について説明する。Ｂの注入条件は加速エネルギー１ｋｅＶ〜４ｋｅＶ、ドーズ量２．００×１０１５ｃｍ−２〜８．００×１０１５ｃｍ−２である。同時に、Ｎ、Ｇｅ、Ｆ、Ｃのいずれか又はその組合せのイオン注入を施す。これら物質の注入条件は、例えば加速エネルギー０．５ｋｅＶ〜２０ｋｅＶ、ドーズ量１．００×１０１４ｃｍ−２〜１．００×１０１６ｃｍ−２である。
【００６３】
図２５のステップＳ３０’でのミリ秒アニール処理は、加熱温度１１００℃以上１４００℃以下、加熱時間０．０１ｍｓ以上１００ｍｓ以下で行われる。特に、加熱時間は０．１ｍｓ以上１０ｍｓ以下とするのが望ましい。本例では加熱温度１２２０℃、加熱時間０．８ｍｓとした。
【００６４】
図２５の工程フローで示された形態による半導体装置の製造方法と、ステップＳ３０’のミリ秒アニール処理を行わない比較例としての半導体装置の製造方法を用いてｎＭＯＳＦＥＴを作製した。なお、ステップＳ３２のミリ秒アニール処理はいずれも行わなかったが、ステップＳ２８のミリ秒アニール処理はいずれも行っている。ディープ・ソース／ドレイン領域１６に注入する不純物としてＦ及びＰを用いた。Ｆの注入条件は加速エネルギー７ｋｅＶ、ドーズ量５．００×１０１４ｃｍ−２とし、Ｐの注入条件は加速エネルギー８ｋｅＶ、ドーズ量１．２０×１０１６ｃｍ−２とした。ステップＳ４１のミリ秒アニール処理は加熱温度１２２０℃、加熱時間０．８ｍｓで行った。
【００６５】
図２６は、作製されたnＭＯＳＦＥＴのオン電流−オフ電流特性を示すグラフである。トランジスタの設計ゲート長は３０ｎｍとし、設計ゲート幅は１μｍである。横軸はオン電流Ｉｏｎ（ｍＡ／μｍ）を表し、縦軸はオフ電流Ｉｏｆｆ（Ａ／μｍ）を対数で表している。●印はステップＳ３０’を有する半導体装置の製造方法を用いて作製されたｎＭＯＳＦＥＴのオン電流−オフ電流特性を示し、○印は比較例としてステップ３０’を実施しない半導体装置の製造方法を用いて作製されたｎＭＯＳＦＥＴのオン電流−オフ電流特性を示している。オフ状態でのゲート電圧Ｖｇは０Ｖとし、ドレイン電圧Ｖｄは１．０Ｖとした。オン状態でのゲート電圧Ｖｇは１．０Ｖとし、ドレイン電圧Ｖｄは１．０Ｖとした。このグラフでは、同じオフ電流Ｉｏｆｆに対してオン電流Ｉｏｎが高いほど高性能であることを示している。図２６に示すように、ステップ３０’を有する本実施の形態による半導体装置の製造方法を用いて作製されたｎＭＯＳＦＥＴでは、ステップ３０’を有さない半導体装置の製造方法を用いて作製されたｎＭＯＳＦＥＴよりも、同じオフ電流Ｉｏｆｆに対するオン電流Ｉｏｎが７％程度大きくなっていることが分かる。これは、典型的な注入条件として加速エネルギー７ｋｅＶのＦでドーズ量５．００×１０１４ｃｍ−２を施し、その後にミリ秒アニール処理を行い、その後に急速ランプ加熱処理を施したことによって図１７の曲線ｅ４で見られるような不純物濃度プロファイルの変調がリンの場合でもボロンと同様に得られており、これにより低抵抗のディープ・ソース／ドレイン領域が形成されているためである。すなわち、図２７でみられる抵抗Ｒｄｐおよび抵抗Ｒｃｏが低減されたのである。
【００６６】
本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態では、ＣＭＯＳトランジスタを備えた半導体装置の製造方法を例に挙げたが、本発明はこれに限らず、ｎＭＯＳトランジスタ又はｐＭＯＳトランジスタのみを備えた半導体装置の製造方法にも適用できる。
【００６７】
以上説明した実施の形態による半導体装置の製造方法は、以下のようにまとめられる。（付記１）
半導体基板上にゲート絶縁膜を介してゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体基板に第１の不純物を導入し、
前記第１の不純物の拡散を制御する拡散制御物質を前記半導体基板に導入し、
前記ゲート電極の側壁にサイドウォール絶縁膜を形成し、
前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記第１の不純物と同一導電型の第２の不純物を前記第１の不純物より深く前記半導体基板に導入し、
第１のアニール処理により前記第１及び第２の不純物を活性化し、
加熱時間が１００ｍｓ以下である第２のアニール処理により前記第１及び／又は第２の不純物をさらに活性化すること
を特徴とする半導体装置の製造方法。
（付記２）
付記１記載の半導体装置の製造方法において、
前記第２のアニール処理は、前記第２の不純物の前記半導体基板への導入前、または後、または前及び後であること
を特徴とする半導体装置の製造方法。
（付記３）
付記１記載の半導体装置の製造方法において、
前記第２の不純物の前記半導体基板への導入前、または後、または前及び後に前記拡散制御物質を前記半導体基板へ導入すること
を特徴とする半導体装置の製造方法。
（付記４）
付記１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第２のアニール処理の加熱時間は０．０１ｍｓ以上であること
を特徴とする半導体装置の製造方法。
（付記５）
付記４記載の半導体装置の製造方法において、
前記第２のアニール処理の加熱時間は０．１ｍｓ以上１０ｍｓ以下であること
を特徴とする半導体装置の製造方法。
（付記６）
付記１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第２のアニール処理の加熱温度は１１００℃以上１４００℃以下であること
を特徴とする半導体装置の製造方法。
（付記７）
付記１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記第２のアニール処理は、レーザスパイクアニール装置又はフラッシュランプアニール装置を用いて行われること
を特徴とする半導体装置の製造方法。
（付記８）
付記１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第１のアニール処理の加熱時間は０．１ｓ以上１０ｓ以下であること
を特徴とする半導体装置の製造方法。
（付記９）
付記１乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記第１のアニール処理の加熱温度は９００℃以上１１００℃以下であること
を特徴とする半導体装置の製造方法。
（付記１０）
付記１乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記第１のアニール処理は、急速ランプ加熱装置を用いて行われること
を特徴とする半導体装置の製造方法。
（付記１１）
半導体基板上にゲート絶縁膜を介してゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体基板に第１の不純物を導入し、
加熱時間が１００ｍｓ以下である第１のアニール処理により前記第１の不純物を活性化し、
前記ゲート電極の側壁にサイドウォール絶縁膜を形成し、
前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記第１の不純物と同一導電型の第２の不純物を前記第１の不純物より深く前記半導体基板に導入し、
第２のアニール処理により前記第１の不純物をさらに活性化するとともに前記第２の不純物を活性化すること
を特徴とする半導体装置の製造方法。
（付記１２）
付記１１記載の半導体装置の製造方法において、
前記第１のアニール処理の加熱時間は０．０１ｍｓ以上であること
を特徴とする半導体装置の製造方法。
（付記１３）
付記１２記載の半導体装置の製造方法において、
前記第１のアニール処理の加熱時間は０．１ｍｓ以上１０ｍｓ以下であること
を特徴とする半導体装置の製造方法。
（付記１４）
付記１１乃至１３のいずれか１項に記載の半導体装置の製造方法において、
前記第１のアニール処理の加熱温度は１１００℃以上１４００℃以下であること
を特徴とする半導体装置の製造方法。
（付記１５）
付記１１乃至１４のいずれか１項に記載の半導体装置の製造方法において、
前記第１のアニール処理は、レーザーアニール装置、レーザスパイクアニール装置又はフラッシュランプアニール装置を用いて行われること
を特徴とする半導体装置の製造方法。
（付記１６）
付記１１乃至１５のいずれか１項に記載の半導体装置の製造方法において、
前記第２のアニール処理の加熱時間は０．１ｓ以上１０ｓ以下であること
を特徴とする半導体装置の製造方法。
（付記１７）
付記１１乃至１６のいずれか１項に記載の半導体装置の製造方法において、
前記第２のアニール処理の加熱温度は９００℃以上１１００℃以下であること
を特徴とする半導体装置の製造方法。
（付記１８）
付記１１乃至１７のいずれか１項に記載の半導体装置の製造方法において、
前記第２のアニール処理は、急速ランプ加熱装置を用いて行われること
を特徴とする半導体装置の製造方法。
（付記１９）
付記１１乃至１８のいずれか１項に記載の半導体装置の製造方法において、
前記第２のアニール処理の前、または後、または前及び後に、加熱時間が１００ｍｓ以下である第３のアニール処理を行うこと
を特徴とする半導体装置の製造方法。
（付記２０）
付記１９記載の半導体装置の製造方法において、
前記第３のアニール処理の加熱時間は０．０１ｍｓ以上であること
を特徴とする半導体装置の製造方法。
（付記２１）
付記２０記載の半導体装置の製造方法において、
前記第３のアニール処理の加熱時間は０．１ｍｓ以上１０ｍｓ以下であること
を特徴とする半導体装置の製造方法。
（付記２２）
付記１９乃至２１のいずれか１項に記載の半導体装置の製造方法において、
前記第３のアニール処理の加熱温度は１１００℃以上１４００℃以下であること
を特徴とする半導体装置の製造方法。
（付記２３）
付記１１乃至２２のいずれか１項に記載の半導体装置の製造方法において、
前記第２の不純物の前記半導体基板への導入前、または後、または前及び後に前記拡散制御物質を前記半導体基板へ導入すること
を特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【００６８】
【図１】アニール処理における加熱温度及び加熱時間と不純物の拡散長との関係を示すグラフである。
【図２】ＬＳＡ装置を用いた場合の時間−温度プロファイルを示すグラフである。
【図３】ＦＬＡ装置及び急速ランプ加熱装置を用いた場合の時間−温度プロファイルを示すグラフである。
【図４】ＭＯＳＦＥＴの部分断面構成を模式的に示す図である。
【図５】本発明の第１の実施の形態による半導体装置の製造方法を示すフローチャートである。
【図６】本発明の第１の実施の形態による半導体装置の製造方法を示す工程断面図である。
【図７】本発明の第１の実施の形態による半導体装置の製造方法を示す工程断面図である。
【図８】本発明の第１の実施の形態による半導体装置の製造方法を示す工程断面図である。
【図９】本発明の第１の実施の形態による半導体装置の製造方法を示す工程断面図である。
【図１０】本発明の第１の実施の形態による半導体装置の製造方法を示す工程断面図である。
【図１１】ＭＯＳトランジスタのエクステンション領域のシート抵抗Ｒｓを示すグラフである。
【図１２】ＭＯＳトランジスタの接合深さＸｊとシート抵抗Ｒｓとの関係を模式的に示すグラフである。
【図１３】ＭＯＳトランジスタの基板表面からの深さと不純物濃度との関係を模式的に示すグラフである。
【図１４】ＭＯＳトランジスタのゲート長Ｌｇと閾値電圧Ｖｔｈとの関係を示すグラフである。
【図１５】ＭＯＳトランジスタのオン電流−オフ電流特性を示すグラフである。
【図１６】ＭＯＳトランジスタのソース／ドレイン寄生抵抗を示すグラフである。
【図１７】ボロンの濃度プロファイルを示すグラフである。
【図１８】本発明の第２の実施の形態による半導体装置の製造方法を示すフローチャートである。
【図１９】本発明の第２の実施の形態による半導体装置の製造方法を示す工程断面図である。
【図２０】本発明の第２の実施の形態による半導体装置の製造方法を示す工程断面図である。
【図２１】本発明の第２の実施の形態による半導体装置の製造方法を示す工程断面図である。
【図２２】本発明の第２の実施の形態による半導体装置の製造方法を示す工程断面図である。
【図２３】本発明の第２の実施の形態による半導体装置の製造方法を示す工程断面図である。
【図２４】ｐＭＯＳＦＥＴのオン電流−オフ電流特性を示すグラフである。
【図２５】本発明の第３の実施の形態による半導体装置の製造方法を示すフローチャートである。
【図２６】ｎＭＯＳＦＥＴのオン電流−オフ電流特性を示すグラフである。
【図２７】ＭＯＳＦＥＴの部分断面構成を示す図である。
【図２８】従来の半導体装置の製造方法を示すフローチャートである。
【符号の説明】
【００６９】
２  半導体基板
３ａ  ｐ型素子形成領域
３ｂ  ｎ型素子形成領域
４  ゲート絶縁膜
６  ゲート電極
８  ポリシリコン膜
１０、１８  シリサイド膜
１２  サイドウォール絶縁膜
１４  エクステンション領域
１４ａ  エクステンション形成領域
１６  ディープ・ソース／ドレイン領域
１６ａ  ディープ・ソース／ドレイン形成領域
２０  チャネル領域
２２  ソース／ドレイン拡散層
３０  素子分離領域
３２  ｎウェル
３４  ｐウェル
４０、４２、４４、４６  レジスト層
【図１】
0005135743.tif 000002
【図２】
0005135743.tif 000003
【図３】
0005135743.tif 000004
【図４】
0005135743.tif 000005
【図５】
0005135743.tif 000006
【図６】
0005135743.tif 000007
【図７】
0005135743.tif 000008
【図８】
0005135743.tif 000009
【図９】
0005135743.tif 000010
【図１０】
0005135743.tif 000011
【図１１】
0005135743.tif 000012
【図１２】
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【図１３】
0005135743.tif 000014
【図１４】
0005135743.tif 000015
【図１５】
0005135743.tif 000016
【図１６】
0005135743.tif 000017
【図１７】
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【図１８】
0005135743.tif 000019
【図１９】
0005135743.tif 000020
【図２０】
0005135743.tif 000021
【図２１】
0005135743.tif 000022
【図２２】
0005135743.tif 000023
【図２３】
0005135743.tif 000024
【図２４】
0005135743.tif 000025
【図２５】
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【図２６】
0005135743.tif 000027
【図２７】
0005135743.tif 000028
【図２８】
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