(57)【特許請求の範囲】
【請求項１】
第１の選択ゲートトランジスタ、第１方向において直列に配置された一群の複数のメモリセルトランジスタ及び第２の選択ゲートトランジスタが直列に接続されてセルユニットを構成するように、マトリクス状に配置された複数のメモリセルトランジスタを含み、
前記第２の選択ゲートトランジスタの各ドレイン端子にそれぞれ接続されるビット線に形成されたビット線コンタクトを有し、前記ビット線コンタクトを分離する第１の素子分離領域が形成されたコンタクト領域と、
前記第２の選択ゲートトランジスタの各ゲート端子にそれぞれ接続される選択ゲート線が形成され、前記第２の選択ゲートトランジスタを分離する第２の素子分離領域が形成されている選択ゲート領域と、
前記第１方向に対して垂直な第２方向において、前記セルユニット内のメモリセルトランジスタにそれぞれ接続される制御ゲート線が形成され、前記制御ゲート線に接続されるメモリセルトランジスタの各フローティングゲートを分離する第３の素子分離領域が形成されているメモリセル領域、が形成されたセルアレイを有するシリコン基板を備える半導体記憶装置であって、
前記第１の素子分離領域は、所定間隔の第１の幅及び前記第１の素子分離領域の底部から前記シリコン基板の表面まで所定距離の第１の深さを有し、
前記第２の素子分離領域は、所定間隔の第２の幅及び前記第２の素子分離領域の底部から前記シリコン基板の表面まで所定距離の第２の深さを有し、
前記第３の素子分離領域は、所定間隔の第３の幅及び前記第３の素子分離領域の底部から前記シリコン基板の表面まで所定距離の第３の深さを有し、
前記第３の深さは、前記第１の深さ及び前記第２の深さのうち少なくともいずれかよりも浅いことを特徴とする半導体記憶装置。
【請求項２】
前記第２の素子分離領域は、前記第２の幅及び前記第１の深さより浅い第２の深さを有すること、
を特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第３の素子形成領域は基板上に形成された絶縁層上に形成され、
前記第３の素子分離領域は、前記第３の素子形成領域に第３の幅及び前記第１の深さ及び第２の深さより浅く、かつ前記絶縁層に達する深さに形成されたことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
第１の選択ゲートトランジスタ、第１方向において直列に配置された一群の複数のメモリセルトランジスタ及び第２の選択ゲートトランジスタが直列に接続されてセルユニットを構成するように、マトリクス状に配置された複数のメモリセルトランジスタを含み、
前記第２の選択ゲートトランジスタの各ドレイン端子にそれぞれ接続されるビット線に形成されたビット線コンタクトを有し、前記ビット線コンタクトを分離する第１の素子分離領域が形成されたコンタクト領域と、
前記第２の選択ゲートトランジスタの各ゲート端子にそれぞれ接続される選択ゲート線が形成され、前記第２の選択ゲートトランジスタを分離する第２の素子分離領域が形成されている選択ゲート領域と、
前記第１方向に対して垂直な第２方向において、前記セルユニット内のメモリセルトランジスタにそれぞれ接続される制御ゲート線が形成され、前記制御ゲート線に接続されるメモリセルトランジスタの各フローティングゲートを分離する第３の素子分離領域が形成されているメモリセル領域、が形成されたセルアレイを有するシリコン基板を備える半導体記憶装置であって、
前記第１の素子分離領域は、所定間隔の第１の幅及び前記第１の素子分離領域の底部から前記シリコン基板の表面まで所定距離の第１の平均深さを有し、
前記第２の素子分離領域は、所定間隔の第２の幅及び前記第２の素子分離領域の底部から前記シリコン基板の表面まで所定距離の第２の平均深さを有し、
前記第３の素子分離領域は、所定間隔の第３の幅及び前記第３の素子分離領域の底部から前記シリコン基板の表面まで所定距離の第３の平均深さを有し、
前記第３の平均深さは、前記第１の深さ及び前記第２の平均深さのうち少なくともいずれかよりも浅いことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
特許文献１には、ＳＯＩ（Silicon on Insulator）領域と非ＳＯＩ領域の境界端を含む領域に拡散層を設け、拡散層にはフィールド分離層及び活性化デバイスは設けず、拡散層領域の両隣にフィールド分離層を設けることにより、フィールド分離層にボイドが発生しない半導体装置を提供することが開示されている。
【０００３】
特許文献２には、メモリセル領域の素子分離深さが、周辺回路領域の素子分離深さより浅く、メモリセル領域の素子分離の分離高さと周辺回路領域の素子分離の分離高さがほぼ同じ構造とすることにより、ＳＴＩ（Shallow Trench Isolation ）段差上の被エッチン
グ膜の厚さによる導電膜残り、下層膜の過剰エッチングを防止する半導体装置を提供することが開示されている。
【０００４】
特許文献３には、セル領域の素子分離用トレンチの深さを周辺領域の素子分離用トレンチの深さより浅く形成することにより、周辺領域に形成されるゲート酸化膜のシニング（Thinning）現象による低電圧素子へのリーク電流が流れるハンプ（Hump）現象を抑制する半導体素子の製造方法が開示されている。
【０００５】
特許文献４には、深さの異なる溝に絶縁膜を埋め込んで素子分離領域を形成する際に、各素子分離領域の半導体基板表面からの高さを均等にする半導体装置の製造方法が開示されている。
【特許文献１】特開２００５−２６８３３６号公報
【特許文献２】特開２００６−８０４９２号公報
【特許文献３】特開２００７−１３０７４号公報
【特許文献４】特開２００６−４１３９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、コンタクト領域、選択ゲート領域及びメモリセル領域等の異なる素子形成領域毎に素子分離領域の深さを調整して、素子分離領域毎に絶縁膜の埋め込みを容易にし、各素子分離領域の電気的特性の信頼性を向上する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施の形態に係る半導体記憶装置は、第１の選択ゲートトランジスタ、第１方向において直列に配置された一群の複数のメモリセルトランジスタ及び第２の選択ゲートトランジスタが直列に接続されてセルユニットを構成するように、マトリクス状に配置された複数のメモリセルトランジスタを含み、前記第２の選択ゲートトランジスタの各ドレイン端子にそれぞれ接続されるビット線に形成されたビット線コンタクトを有し、前記ビット線コンタクトを分離する第１の素子分離領域が形成されたコンタクト領域と、前記第２の選択ゲートトランジスタの各ゲート端子にそれぞれ接続される選択ゲート線が形成され、前記第２の選択ゲートトランジスタを分離する第２の素子分離領域が形成されている選択ゲート領域と、前記第１方向に対して垂直な第２方向において、前記セルユニット内のメモリセルトランジスタにそれぞれ接続される制御ゲート線が形成され、前記制御ゲート線に接続されるメモリセルトランジスタの各フローティングゲートを分離する第３の素子分離領域が形成されているメモリセル領域、が形成されたセルアレイを有するシリコン基板を備える半導体記憶装置であって、前記第１の素子分離領域は、所定間隔の第１の幅及び前記第１の素子分離領域の底部から前記シリコン基板の表面まで所定距離の第１の深さを有し、前記第２の素子分離領域は、所定間隔の第２の幅及び前記第２の素子分離領域の底部から前記シリコン基板の表面まで所定距離の第２の深さを有し、前記第３の素子分離領域は、所定間隔の第３の幅及び前記第３の素子分離領域の底部から前記シリコン基板の表面まで所定距離の第３の深さを有し、前記第３の深さは、前記第１の深さ及び前記第２の深さのうち少なくともいずれかよりも浅いことを特徴とする。
【０００８】
本発明の実施の形態に係る半導体記憶装置は、第１の選択ゲートトランジスタ、第１方向において直列に配置された一群の複数のメモリセルトランジスタ及び第２の選択ゲートトランジスタが直列に接続されてセルユニットを構成するように、マトリクス状に配置された複数のメモリセルトランジスタを含み、前記第２の選択ゲートトランジスタの各ドレイン端子にそれぞれ接続されるビット線に形成されたビット線コンタクトを有し、前記ビット線コンタクトを分離する第１の素子分離領域が形成されたコンタクト領域と、前記第２の選択ゲートトランジスタの各ゲート端子にそれぞれ接続される選択ゲート線が形成され、前記第２の選択ゲートトランジスタを分離する第２の素子分離領域が形成されている選択ゲート領域と、前記第１方向に対して垂直な第２方向において、前記セルユニット内のメモリセルトランジスタにそれぞれ接続される制御ゲート線が形成され、前記制御ゲート線に接続されるメモリセルトランジスタの各フローティングゲートを分離する第３の素子分離領域が形成されているメモリセル領域、が形成されたセルアレイを有するシリコン基板を備える半導体記憶装置であって、前記第１の素子分離領域は、所定間隔の第１の幅及び前記第１の素子分離領域の底部から前記シリコン基板の表面まで所定距離の第１の平均深さを有し、前記第２の素子分離領域は、所定間隔の第２の幅及び前記第２の素子分離領域の底部から前記シリコン基板の表面まで所定距離の第２の平均深さを有し、前記第３の素子分離領域は、所定間隔の第３の幅及び前記第３の素子分離領域の底部から前記シリコン基板の表面まで所定距離の第３の平均深さを有し、前記第３の平均深さは、前記第１の深さ及び前記第２の平均深さのうち少なくともいずれかよりも浅いことを特徴とする。
【発明の効果】
【０００９】
本発明よれば、コンタクト領域、選択ゲート領域及びメモリセル領域等の異なる素子形成領域毎に素子分離領域の深さを調整して、素子分離領域毎に絶縁膜の埋め込みを容易にし、各素子分離領域の電気的特性の信頼性を向上するとともに、製品としての特性のバラツキを低減する半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を、図面を参照しつつ、説明する。実施の形態に係る半導体装置はここではＮＡＮＤ型フラッシュメモリを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
【００１１】
（第１の実施の形態）
本発明の第１の実施の形態は、ＮＡＮＤ型フラッシュメモリ内のメモリセル部において、コンタクト領域と、選択ゲート領域と、メモリセル領域のうち、メモリセル領域内でメモリセル間を分離するＳＴＩの深さを、コンタクト領域及び選択ゲート領域のＳＴＩの深さより浅く形成して、メモリセル領域の電気的特性の信頼性を向上するとともに、製品としての特性のバラツキを低減する例を説明する。
【００１２】
図１は、本発明の半導体記憶装置の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの等価回路を示す図である。ＮＡＮＤ型フラッシュメモリは、図１に示すように、例えば、ｍ×ｎ（ｍ，ｎは整数）個のメモリセルトランジスタＭＴ１１〜ＭＴ１ｎ，ＭＴ２１〜ＭＴ２ｎ，・・・・，ＭＴｍ１〜ＭＴｍｎがセルアレイ１００に含まれる。セルアレイ１００において、列方向に一群として複数のメモリセルトランジスタＭＴ１１〜ＭＴ１ｎ，ＭＴ２１〜ＭＴ２ｎ，・・・・，ＭＴｍ１〜ＭＴｍｎが配列され、且つこの一群のメモリセルトランジスタＭＴ１１〜ＭＴ１ｎ，ＭＴ２１〜ＭＴ２ｎ，・・・・，ＭＴｍ１〜ＭＴｍｎが行方向に配列されることにより、複数のメモリセルトランジスタＭＴ１１〜ＭＴ１ｎ，ＭＴ２１〜ＭＴ２ｎ，・・・・，ＭＴｍ１〜ＭＴｍｎをマトリクス状に配置している。
【００１３】
メモリセルトランジスタＭＴ１１〜ＭＴ１ｎ、及び第１及び第２の選択ゲートトランジスタＳＴＳ１，ＳＴＤ１が直列に接続されてセルユニット１１１を構成している。メモリセルトランジスタＭＴ１１のソース端子には、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎを選択する第１の選択ゲートトランジスタＳＴＳ１のドレイン端子が接続されている。メモリセルトランジスタＭＴ１ｎのドレイン端子には、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎを選択する第２の選択ゲートトランジスタＳＴＤ１のソース端子が接続されている。第１の選択ゲートトランジスタＳＴＳ２〜ＳＴＳｍ、メモリセルトランジスタＭＴ２１〜ＭＴ２ｎ，・・・・，ＭＴｍ１〜ＭＴｍｎ、及び第２の選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍもそれぞれ直列に接続されてセルユニット１１２，・・・・，１１ｍを構成している。
【００１４】
第１の選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍのソース端子には、共通の共通ソース線ＳＬが接続される。共通ソース線ＳＬには、共通ソース線ＳＬに電圧を供給するソース線ドライバ１０３が接続される。第１の選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍの各ゲート端子には、共通の選択ゲート線ＳＧＳが接続される。選択ゲート線ＳＧＳは、ロウデコーダ１０１に接続される。第２の選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍの各ゲート端子には、共通の選択ゲート線ＳＧＤが接続される。選択ゲート線ＳＧＤは、ロウデコーダ１０１に接続される。メモリセルトランジスタＭＴ１１，ＭＴ２１，・・・・，
ＭＴｍ１の各ゲート端子には、共通のワード線ＷＬ１が接続される。メモリセルトランジスタＭＴ１２，ＭＴ２２，・・・・，ＭＴｍ２、ＭＴ１ｎ，ＭＴ２ｎ，・・・・，ＭＴｍｎの各ゲート端子には、共通のワード線ＷＬ２〜ＷＬｎが接続される。ワード線ＷＬ１〜ＷＬｎは、ロウデコーダ１０１に接続される。第２の選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍの各ドレイン端子には、ビット線ＢＬ１〜ＢＬｍがそれぞれ接続される。
【００１５】
ロウデコーダ１０１は、ロウアドレス信号をデコードし、ロウアドレスデコード信号をワード線ＷＬ１〜ＷＬｎ及び選択ゲート線ＳＧＳ，ＳＧＤに選択的に供給する。カラムデコーダ１０４は、カラムアドレス信号をデコードしてカラムアドレスデコード信号を得て、カラムアドレスデコード信号に基づいてビット線ＢＬ１〜ＢＬｍのいずれかを選択する。センスアンプ１０２は、ロウデコーダ１０１及びカラムデコーダ１０４により選択されたメモリセルトランジスタから読み出したメモリ信号を増幅する。
【００１６】
次に、図１に示した等価回路のセルアレイ１００に対応するＮＡＮＤフラッシュメモリの構造について図２及び図３を参照して説明する。図２は図１に示したセルアレイ１００の構造を示す平面図であり、図３（Ａ）〜（Ｃ）は図２のＡ−Ａ′線、Ｂ−Ｂ′線及びＣ−Ｃ′線の各矢視断面図である。図２はセルアレイ１００全体の構造を示す図ではなく、図１のビット線ＢＬ１〜ＢＬ３に接続されるセルユニット１１１〜１１３に対応する部分の構造を示す図である。また、図３（Ａ）〜（Ｃ）では、後述するコンタクト領域２０１，２０２、選択ゲート領域２０３及びメモリセル領域２０４において各々形成される素子分離領域であるＳＴＩの深さが調整されない場合を示す。なお、図１では行方向にワード線ＷＬ１〜ＷＬｎ、列方向にビット線ＢＬ１〜ＢＬｍを配置した場合を示したが、図２では行方向にビット線ＢＬ１〜ＢＬ３、列方向にワード線ＷＬｎ及び制御ゲート線ＣＧ１〜ＣＧｎを配置した場合を示す。制御ゲート線ＣＧ１〜ＣＧｎは、ワード線ＷＬ１〜ＷＬｎに対応して形成されており、各ワード線ＷＬ１〜ＷＬｎに制御電圧を供給する配線である。また、図２においては、図１に示した等価回路と対応する部分に同一符号を付している。
【００１７】
図２において、セルアレイ１００には、シリコン基板２００上にコンタクト領域２０１，２０２、選択ゲート領域２０３，２０４及びメモリセル領域２０５が形成されている。コンタクト領域２０１は、図２のビット線ＢＬ１〜ＢＬ３の左端部に形成されたビット線コンタクトＣＢ１〜ＣＢ３を有する。なお、図２には図示しないが、他のビット線ＢＬ４〜ＢＬｎにおいても左端部にビット線コンタクトＣＢ４〜ＣＢｎが形成される。このコンタクト領域２０１のＢ−Ｂ´線矢視断面図を図３（Ａ）に示す。図２及び図３（Ａ）に示すように、コンタクト領域２０１には、ビット線コンタクトＣＢ１〜ＣＢ３を分離するＳＴＩ１〜ＳＴＩ３（第１の素子分離領域）が形成されている。ＳＴＩ１〜ＳＴＩ３の各幅はｗ１（第１の幅）、各深さはｄ１（第１の深さ）である。この場合、深さｄ１とは、図３（Ａ）に示すシリコン基板２００の表面（ＡＡ表面）から各ＳＴＩ１〜ＳＴＩ３の底部までの距離のことである。コンタクト領域２０２は、図２の右端部に形成されたソース線コンタクトＣＳ１〜ＣＳ３を有する。ソース線コンタクトＣＳ１〜ＣＳ３は、セルユニット１１１〜１１３内の各第１の選択ゲートトランジスタＳＴＳ１〜ＳＴＳ３のソース端子と図１の共通ソース線ＳＬを接続するものである。なお、図２には図示しないが、他の第１の選択ゲートトランジスタＳＴＳ４〜ＳＴＳｍに対応するソース線コンタクトＣＳ４〜ＣＳｍも同様に右端部に形成される。また、図示はしていないが、図２の右端部に形成されるソース線コンタクトＣＳ１〜ＣＳ３を含むコンタクト領域２０２も、図３（Ａ）に示すコンタクト領域２０１と同様の断面構造である。
【００１８】
選択ゲート領域２０３，２０４には、図２のセルユニット１１１〜１１３の左右両端部に列方向に延在する選択ゲート線ＳＧＤ，ＳＧＳが形成されている。なお、図２には図示しないが、他のセルユニット１１４〜１１ｍにおいても左右両端部に列方向に延在する選
択ゲート線ＳＧＤ，ＳＧＳが形成される。これらの選択ゲート領域２０３，２０４のうち、選択ゲート領域２０３のＢ−Ｂ´線矢視断面図を図３（Ｂ）に示す。図３（Ｂ）に示すように、選択ゲート領域２０３の選択ゲート線ＳＧＤの下層には、図２の列方向に所定間隔を置いて形成される第２の選択ゲートトランジスタＳＴＤ１〜ＳＴＤ３を分離するＳＴＩ２１〜ＳＴＩ２３（第２の素子分離領域）が形成されている。なお、図示はしていないが、図２の選択ゲート領域２０４側も同様の断面構造である。ＳＴＩ２１〜ＳＴＩ２３の各幅はｗ２（第２の幅）、各深さはｄ２（第２の深さ）である。この場合、深さｄ２とは、図３（Ｂ）に示すシリコン基板２００の表面（ＡＡ表面）から各ＳＴＩ２１〜ＳＴＩ２３の底部までの距離のことである。
【００１９】
メモリセル領域２０５には、図１のセルユニット１１１〜１１３内のメモリセルトランジスタＭＴ１１，ＭＴ２１，ＭＴ３１にそれぞれ接続される制御ゲート線ＣＧ１が図中の列方向に延在して形成されている。また、図２に示すように、ユニット１１１〜１１３内のメモリセルトランジスタＭＴ１２〜ＭＴ１ｎ，ＭＴ２２〜ＭＴ２ｎ，ＭＴ３２〜ＭＴ３ｎにそれぞれ接続される制御ゲート線ＣＧ２〜ＣＧｎが列方向に所定間隔を置いて形成されている。メモリセル領域２０５のＣ−Ｃ´線矢視断面図を図３（Ｃ）に示す。図３（Ｃ）に示すように、メモリセル領域２０５の制御ゲート線ＣＧ１の下層には、メモリセルトランジスタＭＴ１１，ＭＴ２１，ＭＴ３１の各フローティングゲートＦＧを分離するＳＴＩ３１〜ＳＴＩ３３（第３の素子分離領域）が形成されている。なお、図示はしていないが、メモリセルトランジスタＭＴ１２〜ＭＴ１ｎ，ＭＴ２２〜ＭＴ２ｎ，ＭＴ３２〜ＭＴ３ｎも図３（Ｃ）と同様の断面構造である。ＳＴＩ３１〜ＳＴＩ３３の各幅はｗ３（第３の幅）、各深さはｄ３（第３の深さ）である。この場合、深さｄ３とは、図３（Ｃ）に示すシリコン基板２００の表面（ＡＡ表面）から各ＳＴＩ３１〜ＳＴＩ３３の底部までの距離のことである。
【００２０】
図２、図３にメモリセル構造を例示したＮＡＮＤフラッシュメモリ等の半導体記憶装置では、高集積化に伴って素子を形成する回路パターンの微細化が進み、図３（ａ）〜（ｃ）に示したコンタクト領域２０１、選択ゲート領域２０３やメモリセル領域２０５では、ビット線ＢＬやワード線ＷＬ等の素子間の間隔が狭くなってきている。図３（Ａ）〜（Ｃ）の各領域２０１，２０３，２０５では、素子を分離するＳＴＩ１〜ＳＴＩ３，ＳＴＩ２１〜ＳＴＩ２３，ＳＴＩ３１〜ＳＴＩ３３が形成されているが、素子間の間隔が狭くなることによりＳＴＩのアスペクト比が増大し、ＳＴＩへの絶縁膜の埋め込みが困難になる可能性がある。このため、例えば、ＮＡＮＤフラッシュメモリにおいて、シリコン基板側からバイアス電圧を印加するバックゲートバイアス制御を行う場合、活性領域（ＡＡ：Active Area）の表面（図２の右端部に示すシリコン基板２００のＡＡ表面）にバイアス電圧
がかかり難くなり、データの消去動作等が困難になる。このような状態を改善するためには、メモリセル領域２０５のＳＴＩ３１〜ＳＴＩ３３の深さを、コンタクト領域２０１及び選択ゲート領域２０３のＳＴＩＳＴＩ１〜ＳＴＩ３，ＳＴＩ２１〜ＳＴＩ２３の深さより浅く形成することが有効である。なお、図３（Ａ）〜（Ｃ）に示すコンタクト領域２０１、選択ゲート領域２０３及びメモリセル領域２０５における各ＳＴＩ１〜ＳＴＩ３，ＳＴＩ２１〜ＳＴＩ２３，ＳＴＩ３１〜ＳＴＩ３３の深さｄ１，ｄ２，ｄ３は、同一である。
【００２１】
ここで、メモリセル領域２０５のＳＴＩ３１〜ＳＴＩ３３の深さを浅く形成したセルユニットの構造について、図４及び図５を参照して説明する。図４は、セルアレイ１００の構造を示す平面図であり、図５（Ａ）〜（Ｃ）は図４のＡ−Ａ′線、Ｂ−Ｂ′線及びＣ−Ｃ′線の各矢視断面図である。なお、図４及び図５において、図２及び図３に示したセルアレイ１００の構造と同様の部分には同一符号を付している。
【００２２】
図４及び図５（Ｃ）において、メモリセル領域３０５には、図５（Ａ）、（Ｂ）に示す
コンタクト領域２０１、選択ゲート領域２０３に形成されたＳＴＩ１〜ＳＴＩ３，ＳＴＩ２１〜ＳＴＩ２３の深さｄ１，ｄ２より浅くした深さｄ３１を有するＳＴＩ３１１〜ＳＴＩ３１３が形成されている。深さｄ３１とは、図５（Ｃ）に示すシリコン基板２００の表面（ＡＡ表面）から各ＳＴＩ３１１〜３１３の底部までの距離のことである。この場合、深さｄ１，ｄ２と深さｄ３１の関係は、ｄ１，ｄ２＞ｄ３１である。ここで、選択ゲート領域２０３及びコンタクト領域２０１の各ＳＴＩ２１〜ＳＴＩ２３，ＳＴＩ１〜ＳＴＩ３の深さは、選択ゲート領域２０３とコンタクト領域２０１との間のパンチスルー耐圧が確保できる深さにする必要がある。すなわち、コンタクト領域２０１では、シリコン基板２００中の拡散層の不純物濃度が接合リークを許容されるのに対して、ビット線コンタクトＣＢ１〜ＣＢ３及びソース線コンタクトＣＳ１〜ＣＳ３のコンタクト間では、パンチスルー耐圧が確保できるようなＳＴＩの深さを設定する必要がある。すなわち、コンタクト領域２０２においてもＳＴＩ１〜ＳＴＩ３の深さは、パンチスルー耐圧が確保できる深さにする必要がある。そこで、本第１の実施の形態では、コンタクト領域２０１，２０２のＳＴＩ１〜ＳＴＩ３の深さｄ１をメモリセル領域３０５のＳＴＩ３１１〜ＳＴＩ３１３の深さｄ３１より深く設定している。なお、図示はしていないが、メモリセルトランジスタＭＴ１２〜ＭＴ１ｎ，ＭＴ２２〜ＭＴ２ｎ，ＭＴ３２〜ＭＴ３ｎも図５（Ｃ）と同様の断面構造である。
【００２３】
一般に、コンタクト抵抗を低くするためには、コンタクト領域に接するシリコン基板に高濃度の不純物を拡散させた拡散層を形成することが知られている。このような拡散層は、高ドーズ量のイオン注入により拡散層を形成する場合が多い。しかし、イオン注入により拡散層を形成する場合は、イオン注入後の活性化アニール工程における不純物の拡散により拡散層が深くなり、微細化の妨げになる。また、拡散層の接合リークを低減するためには、接合部付近での不純物濃度を低くする必要があるが、不純物濃度を低くしすぎると隣接するコンタクト領域との間のパンチスルー耐圧が劣化する可能性がある。このため、選択ゲート領域及びコンタクト領域の各ＳＴＩの深さは、適切な深さに設定する必要がある。すなわち、選択ゲート領域及びコンタクト領域の各ＳＴＩの深さは、拡散層の接合リークの低減と、コンタクト間のパンチスルー耐圧の確保という条件を考慮して設定する必要がある。
【００２４】
また、メモリセル領域３０５では、書き込み時に隣接（隣接するビット線ＢＬ）メモリセルトランジスタ間でのリーク電流を防止するようにＳＴＩ３１１〜ＳＴＩ３１３の深さｄ３１を設定すれば良い。
【００２５】
以上のように、本第１の実施の形態に係るＮＡＮＤフラッシュメモリ内のセルアレイ１００において、メモリセル領域３０５のＳＴＩ３１１〜ＳＴＩ３１３の深さｄ３１を、コンタクト領域２０１及び選択ゲート領域２０３に形成されるＳＴＩ１〜ＳＴＩ３，ＳＴＩ２１〜ＳＴＩ２３の深さｄ１，ｄ２より浅く形成する構造とした。このため、メモリセル領域３０５におけるＳＴＩ３１１〜ＳＴＩ３１３の絶縁膜の埋め込みが容易になり、信頼性の高いセルアレイ１００の製造が可能になる。更に、メモリセル領域３０５のＳＴＩ３１１〜ＳＴＩ３１３の深さｄ３１を浅く形成したことにより、メモリトランジスタのチャネル領域の制御性が向上し、消去特性に優れた高集積化に対応するＮＡＮＤフラッシュメモリを実現することが可能になる。
【００２６】
（第２の実施の形態）
本発明の第２の実施の形態は、前述の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ内のセルアレイ１００において、選択ゲート領域及びメモリセル領域の各ＳＴＩの深さを、コンタクト領域のＳＴＩの深さより浅く形成した例を説明するものである。
【００２７】
選択ゲート領域４０３及びメモリセル領域３０５のＳＴＩ４１１〜ＳＴＩ４１３の深さ
を浅く形成したメモリセル部の構造について、図６及び図７を参照して説明する。図７は、セルアレイ１００の構造を示す平面図であり、図７（Ａ）〜（Ｃ）は図６のＡ−Ａ′線、Ｂ−Ｂ′線及びＣ−Ｃ′線の各矢視断面図である。なお、図６及び図７において、図２、図３及び図４に示したセルアレイ１００の構造と同様の部分には同一符号を付している。
【００２８】
図６及び図７（Ｂ）、（Ｃ）において、選択ゲート領域４０３及びメモリセル領域３０５には、図７（Ａ）に示すコンタクト領域２０１に形成されたＳＴＩ１〜ＳＴＩ３の深さｄ１より浅くした深さｄ４１を有するＳＴＩ４１１〜ＳＴＩ４１３がそれぞれ形成されている。深さｄ４１とは、図７（Ｃ）に示すシリコン基板２００の表面（ＡＡ表面）から各ＳＴＩ４１１〜４１３の底部までの距離のことである。この場合、深さｄ１と深さｄ４１の関係は、ｄ１＞ｄ４１である。上述のように、コンタクト間のパンチスルー耐圧を確保するためには、コンタクト領域２０１におけるＳＴＩ１〜ＳＴＩ３の深さを確保する必要がある。このため、本第２の実施の形態では、コンタクト領域２０１のＳＴＩ１〜ＳＴＩ３の深さｄ１を選択ゲート領域４０３及びメモリセル領域３０５のＳＴＩ４１１〜ＳＴＩ４１３の深さｄ４１より深くして、コンタクト領域２０１が深いＳＴＩ１〜ＳＴＩ３で分離される構造としたものである。なお、図示はしていないが、図６の右端部に形成された第１の選択ゲートトランジスタＳＴＳ１〜ＳＴＳ３を有する選択ゲート領域４０４も図７（Ｂ）と同様の断面構造である。
【００２９】
なお、コンタクト領域２０１では、コンタクト領域２０２に共通のバイアスが印加され、ソース線コンタクトＣＳ１〜ＣＳ３間リークの問題がない場合には、ビット線コンタクトＣＢ１〜ＣＢ３側のコンタクト領域２０１のＴＳＩ１〜ＳＴＩ３の深さのみを深く設定する構造としてもよい。
【００３０】
以上説明したように、第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ内のセルアレイ１００においては、選択ゲート領域４０３及びメモリセル領域３０５の各ＳＴＩ４１１〜ＳＴＩ４１３の深さｄ４１を、コンタクト領域２０１のＳＴＩ１〜ＳＴＩ３の深さｄ１より浅く形成する構造とした。このため、選択ゲート領域４０３及びメモリセル領域３０５におけるＳＴＩ４１１〜ＳＴＩ４１３の絶縁膜の埋め込みが容易になり、信頼性の高いセルアレイ１００の製造が可能になる。更に、メモリセル領域３０５のＳＴＩ４１１〜ＳＴＩ４１３の深さを浅く形成したことにより、メモリトランジスタのチャネル領域の制御性が向上し、消去特性に優れた高集積化に対応するＮＡＮＤフラッシュメモリを実現することが可能になる。
【００３１】
（第３の実施の形態）
本発明の第３の実施の形態は、前述の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ内のセルアレイ１００において、メモリセル領域がＳＯＩ（Silicon on Insulator）上に形成され、メモリセル領域のＳＴＩの深さをコンタクト領域及び選択ゲート領域のＳＴＩの深さより浅く形成した例を説明するものである。
【００３２】
メモリセル領域のＳＴＩの深さを浅く形成したセルアレイ１００の構造について、図８及び図９を参照して説明する。図８は、セルアレイ１００の構造を示す平面図であり、図９（Ａ）〜（Ｃ）は図８のＡ−Ａ′線、Ｂ−Ｂ′線及びＣ−Ｃ′線の各矢視断面図である。なお、図８及び図９において、図２及び図３に示したメモリセル部の構造と同様の部分には同一符号を付している。
【００３３】
図８及び図９（Ｃ）において、メモリセル領域５０５には、図９（Ａ）、（Ｂ）に示すコンタクト領域２０１、選択ゲート領域２０３に形成されたＳＴＩ１〜ＳＴＩ３，ＳＴＩ２１〜ＳＴＩ２３の深さｄ１，ｄ２より浅くした深さｄ５１を有するＳＴＩ５１１〜ＳＴ
Ｉ５１３が形成されている。深さｄ５１とは、図９（Ｃ）に示すシリコン基板２００の表面（ＡＡ表面）から各ＳＴＩ５１１〜５１３の底部（ＳＯＩ５０１の表面）までの距離のことである。この場合、深さｄ１，ｄ２と深さｄ５１の関係は、ｄ１，ｄ２＞ｄ５１である。図９（Ｃ）に示すようにメモリセル領域５０５がＳＯＩ（絶縁層）５０１上に形成され、同図（Ａ）、（Ｂ）に示すようにコンタクト領域２０１及び選択ゲート領域２０３がシリコン基板２００上に形成されている場合には、ＳＯＩ領域とそれ以外の領域でＳＴＩの深さを個別に形成することが可能である。この場合、ＳＯＩ上では、電気的なメモリセル間の分離のためには、埋め込み酸化膜（Buried Oxide：ＢＯＸ）に達するＳＴＩを形成すればよい。
【００３４】
また、ＢＯＸが無いシリコン基板２００（以下、この領域をバルク２００という）上では、例えば、コンタクト間リークを抑制するためのＳＴＩの深さとする必要がある。
【００３５】
以上説明したように、第３の実施の形態に係るＮＡＮＤ型フラッシュメモリ内のセルアレイ１００においては、ＳＯＩ５０１上に形成されたメモリセル領域５０５のＳＴＩ５１１〜ＳＴＩ５１３の深さｄ５１を、コンタクト領域２０１及び選択ゲート領域２０３のＳＴＩ１〜ＳＴＩ３，ＳＴＩ２１〜ＳＴＩ２３の深さｄ１，ｄ２より浅く形成する構造とした。このため、メモリセル領域５０５におけるＳＴＩ５１１〜ＳＴＩ５１３の絶縁膜の埋め込みが容易になり、信頼性の高いセルアレイ１００の製造が可能になる。更に、メモリセル領域５０５のＳＴＩ５１１〜ＳＴＩ５１３の深さｄ５１を浅く形成したことにより、メモリトランジスタのチャネル領域の制御性が向上し、消去特性に優れた高集積化に対応するＮＡＮＤフラッシュメモリを実現することが可能になる。
【００３６】
（第４の実施の形態）
本発明の第４の実施の形態は、前述の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ内のセルアレイ１００において、コンタクト領域及びメモリセル領域がＳＯＩ上に形成され、コンタクト領域及びメモリセル領域のＳＴＩの深さを選択ゲート領域のＳＴＩの深さより浅く形成した例を説明するものである。
【００３７】
コンタクト領域及びメモリセル領域のＳＴＩの深さを浅く形成したメモリセル部の構造について、図１０及び図１１を参照して説明する。図１０は、セルアレイ１００の構造を示す平面図であり、図１１（Ａ）〜（Ｃ）は図１０のＡ−Ａ′線、Ｂ−Ｂ′線及びＣ−Ｃ′線の各矢視断面図である。なお、図１０及び図１１において、図２、図３及び図８に示したセルアレイ１００の構造と同様の部分には同一符号を付している。
【００３８】
図１０及び図１１（Ａ）、（Ｃ）において、コンタクト領域６０１及びメモリセル領域５０５には、図１１（Ｂ）に示す選択ゲート領域２０３に形成されたＳＴＩ２１〜ＳＴＩ２３の深さｄ２より浅くした深さｄ５１，ｄ６１を有するＳＴＩ５１１〜ＳＴＩ５１３，ＳＴＩ６１１〜ＳＴＩ６１３が形成されている。深さｄ５１，ｄ６１とは、図１１（Ａ）、（Ｃ）に示すシリコン基板２００の表面（ＡＡ表面）から各ＳＴＩ６１１〜６１３，ＳＴＩ５１１〜ＳＴＩ５１３の底部（ＳＯＩ５０１の表面）までの距離のことである。この場合、深さｄ２と深さｄ５１，ｄ６１の関係は、ｄ２＞ｄ５１，ｄ６１である。この場合、上記と同様に、ＳＯＩ５０１上に形成されたコンタクト領域６０１及びメモリセル領域５０５では、電気的なメモリセル間の分離のためには、埋め込み酸化膜ＢＯＸに達するＳＴＩ５１１〜ＳＴＩ５１３，ＳＴＩ６１１〜ＳＴＩ６１３を形成すればよい。なお、図示はしていないが、図１０の右端部に形成されたソース線コンタクトＣＳ１〜ＣＳ３を有するコンタクト領域６０２も図１１（Ａ）と同様の断面構造である。
【００３９】
また、ＢＯＸが無いバルク２００上に形成された選択ゲート領域２０３では、隣接する選択ゲート線間でのリークを防止するＳＴＩ２１〜ＳＴＩ２３の深さｄ２を設定すればよ
い。なお、本第４の実施の形態では、メモリセル領域５０５及びコンタクト領域６０１がＳＯＩ５０１上に形成された場合を示したが、メモリセル領域５０５の一部がバルク２００上に形成されている場合は、バルク２００に形成されたメモリセル領域のＳＴＩの深さは、ＳＯＩ５０１上に形成されたメモリセル領域５０５のＳＴＩ５１１〜ＳＴＩ５１３の深さｄ５１より深く設定すればよい。このようにＳＯＩ５０１上に形成されたメモリセル領域５０５のＳＴＩ５１１〜ＳＴＩ５１３の深さｄ５１と、バルク２００上に形成されたメモリセル領域のＳＴＩの深さは、メモリセル間のリーク防止等の電気的特性条件が満たされるように決定すればよい。
【００４０】
以上説明したように、第４の実施の形態に係るＮＡＮＤ型フラッシュメモリ内のセルアレイ１００においては、ＳＯＩ５０１上に形成されたコンタクト領域６０１及びメモリセル領域５０５の各ＳＴＩ５１１〜ＳＴＩ５１３，ＳＴＩ６１１〜ＳＴＩ６１３の深さｄ５１，ｄ６１を、選択ゲート領域２０３のＳＴＩ２１〜ＳＴＩ２３の深さｄ２より浅く形成する構造とした。このため、コンタクト領域６０１及びメモリセル領域５０５におけるＳＴＩ５１１〜ＳＴＩ５１３ＳＴＩ６１１〜ＳＴＩ６１３の絶縁膜の埋め込みが容易になり、信頼性の高いセルアレイ１００の製造が可能になる。更に、メモリセル領域５０５のＳＴＩ５１１〜ＳＴＩ５１３の深さｄ５１を浅く形成したことにより、メモリトランジスタのチャネル領域の制御性が向上し、消去特性に優れた高集積化に対応するＮＡＮＤフラッシュメモリを実現することが可能になる。
【００４１】
次に、上記第１〜第４の実施の形態に例示したメモリセル部のＳＴＩの製造方法について説明する。
【００４２】
［バルク２００上のＳＴＩの製造方法］
バルク２００上にＳＴＩを形成する場合は、ＲＩＥ（Reactive Ion Etching，反応性イオンエッチング）を２回に分けて行う。まず、バルク２００上に酸化膜を成長させた後、ＳＴＩとなる領域にレジストパターンを形成する。次に、レジストパターンをマスクにしてイオン注入を行い、拡散層を形成する。次に、その拡散層を１回目のＲＩＥによりエッチングし、浅いＳＴＩ３１１〜ＳＴＩ３１３，ＳＴＩ４１１〜ＳＴＩ４１３を形成する。次に、浅いＳＴＩをマスクし、２回目のＲＩＥにより深いＳＴＩ１〜ＳＴＩ３，ＳＴＩ２１〜ＳＴＩ２３を形成する。このようにＲＩＥを２回に分けて行うことにより、上記第１の実施の形態及び第２の実施の形態に示したようにメモリセル領域３０５、又は、メモリセル領域３０５及び選択ゲート領域４０３に浅いＳＴＩ３１１〜ＳＴＩ３１３，ＳＴＩ４１１〜ＳＴＩ４１３を形成し、コンタクト領域２０１及び選択ゲート領域２０３、又は、コンタクト領域２０１に深いＳＴＩ１〜ＳＴＩ３，ＳＴＩ２１〜ＳＴＩ２３を形成することができる。
【００４３】
［部分ＳＯＩ上のＳＴＩの製造方法］
ＳＯＩ上のＳＴＩを形成するＲＩＥにおいて、Ｓｉ／ＳｉＯ２との選択比を大きくすることにより、ＳＯＩ領域のＲＩＥによるエッチング深さを浅く形成する。このようにＳｉ／ＳｉＯ２との選択比を大きくして、部分ＳＯＩ上のＳＴＩ５１１〜ＳＴＩ５１３，ＳＴＩ６１１〜ＳＴＩ６１３の深さを変更することにより、上記第３の実施の形態及び第４の実施の形態に示したようにメモリセル領域５０５、又は、メモリセル領域５０５及びコンタクト領域６０１に浅いＳＴＩ５１１〜ＳＴＩ５１３，ＳＴＩ６１１〜ＳＴＩ６１３を形成し、コンタクト領域２０１及び選択ゲート領域２０３、又は、選択ゲート領域２０３に深いＳＴＩ１〜ＳＴＩ３，ＳＴＩ２１〜ＳＴＩ２３を形成することができる。
【００４４】
次に、上記第１〜第４の実施の形態に例示したセルアレイ１００が、コンタクト領域、選択ゲート領域、メモリセル領域毎に異なる深さのＳＴＩを加工する際のＳＴＩ深さの分布について、図１２を参照して説明する。
【００４５】
図１２において、縦軸はＳＴＩを形成する際の加工頻度を示し、横軸はＳＴＩの深さの分布を示す。この図１２では、例えば、上述したように１回目のＲＩＩにより形成されたＳＴＩの深さの平均値をＤ２、２回目のＲＩＥにより形成されたＳＴＩの深さの平均値をＤ１とする。この図１２では、深さＤ２に相当するものが上記深さｄ３１，ｄ４１，ｄ５１，ｄ６１であり、深さＤ１に相当するものが上記深さｄ１，ｄ２，ｄ３である。この場合、１回目のＲＩＩにより形成されたＳＴＩの深さの分布と、２回目のＲＩＩにより形成されたＳＴＩの深さの分布は、共に正規分布に近いものとなる。したがって、上記第１〜第４の実施の形態に例示したセルアレイ１００のコンタクト領域２０１，２０２，６０１，６０２、選択ゲート領域２０３，２０４，４０３，４０４、メモリセル領域２０５，３０５，５０５毎に異なる深さのＳＴＩをＲＥＩにより加工する際は、領域毎にＳＴＩ深さの分布が異なるものとなる。このため、ＲＥＩ等のエッチング工程を利用して、メモリセル部の領域毎に異なる深さのＳＴＩを加工することは十分可能である。すなわち、本発明に係る上記第１〜第４の実施の形態において、ＲＩＥを２回に分けて形成するＳＴＩは、従来のＲＩＥにより形成するＳＴＩの深さに発生するバラツキとは異なるものであり、コンタクト領域、選択ゲート領域、メモリセル領域毎に異なる深さのＳＴＩを形成することを特徴としている。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの等価回路の構成例を示す図である。
【図２】本発明の第１の実施の形態に係る図１のセルアレイの構造を示す平面図である。
【図３】本発明の第１の実施の形態に係る（Ａ）は図２のＡ−Ａ′線矢視断面図、（Ｂ）は図２のＢ−Ｂ′線矢視断面図、（Ｃ）は図２のＣ−Ｃ′線矢視断面図である。
【図４】本発明の第１の実施の形態に係る図１のセルアレイの構造を示す平面図である。
【図５】本発明の第１の実施の形態に係る（Ａ）は図４のＡ−Ａ′線矢視断面図、（Ｂ）は図４のＢ−Ｂ′線矢視断面図、（Ｃ）は図４のＣ−Ｃ′線矢視断面図である。
【図６】本発明の第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ内のセルアレイの構造を示す平面図である。
【図７】本発明の第２の実施の形態に係る（Ａ）は図６のＡ−Ａ′線矢視断面図、（Ｂ）は図６のＢ−Ｂ′線矢視断面図、（Ｃ）は図６のＣ−Ｃ′線矢視断面図である。
【図８】本発明の第３の実施の形態に係るＮＡＮＤ型フラッシュメモリ内のセルアレイの構造を示す平面図である。
【図９】本発明の第３の実施の形態に係る図８のＡ−Ａ′線矢視断面図、（Ｂ）は図８のＢ−Ｂ′線矢視断面図、（Ｃ）図８のＣ−Ｃ′線矢視断面図である。
【図１０】本発明の第４の実施の形態に係るＮＡＮＤ型フラッシュメモリ内のセルアレイの構造を示す平面図である。
【図１１】本発明の第４の実施の形態に係る図１０のＡ−Ａ′線矢視断面図、（Ｂ）は図１０のＢ−Ｂ′線矢視断面図、（Ｃ）は図１０のＣ−Ｃ′線矢視断面図である。
【図１２】本発明の第１〜第４の実施の形態に係るＳＴＩを加工する際の深さの分布を示す図である。
【符号の説明】
【００４７】
１００：セルアレイ、１１１〜１１ｎ：セルユニット、２０１，２０２，６０１，６０２：コンタクト領域、２０３，２０４，４０３，４０４：選択ゲート領域、２０５，３０５，５０５：メモリセル領域、５０１：ＳＯＩ、ＳＴＩ１〜ＳＴＩ３，ＳＴＩ６１１〜ＳＴＩ６１３：第１の素子分離領域、ＳＴＩ２１〜ＳＴＩ２３，ＳＴＩ４１１〜ＳＴＩ４１３：第２の素子分離領域、ＳＴＩ３１〜ＳＴＩ３３，ＳＴＩ３１１〜３１３，ＳＴＩ４１
１〜ＳＴＩ４１３，ＳＴＩ５１１〜５１３：第３の素子分離領域
【図１】
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【図２】
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【図３】
0005242118.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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