(57)【特許請求の範囲】
【請求項１】
複数の第１配線及び複数の第２配線の間に配置された可変抵抗素子を含むメモリセルを備えるメモリセルアレイと、
前記第１配線を選択するカラムデコーダと、
前記第２配線を選択するロウデコーダと、
前記カラムデコーダに選択された前記第１配線及び前記ロウデコーダに選択された前記第２配線の間に配置された選択メモリセルに所定の電位差がかかるよう、前記選択された第１配線に第１電圧を印加し、前記選択された第２配線に前記第１電圧よりも小さい電圧値の第２電圧を印加する制御回路と、
前記選択メモリセルを流れるセル電流が第１電流を超えないように制御する電流制限回路とを備え、
前記電流制限回路は、
第１時刻の前記セル電流を記憶電流として記憶し、前記記憶電流の電流値をα倍した電流値を有する前記第１電流を生成する第１電流生成回路と、
第１時刻後の第２時刻の前記セル電流の電流値を（β／α）倍（α＞β）した電流値を有する第２電流を生成する第２電流生成回路と、
前記第２電流の電流値が前記記憶電流の電流値を超えたと判定した際に制御信号を出力する判定回路とを備え、
前記第１電流生成回路は、前記制御信号に基づくタイミングで新たに記憶電流を記憶することを特徴とする抵抗変化メモリ装置。
【請求項２】
前記電流制限回路は、前記セル電流の電流値が所定の上限値に達した場合に、前記メモリセルへの電圧供給を停止する
ことを特徴とする請求項１記載の抵抗変化メモリ装置。
【請求項３】
前記第１電流生成回路は、
前記セル電流を流す第１トランジスタと、
前記第１トランジスタとミラー接続され前記第１トランジスタのサイズをα倍したサイズを有する第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタのゲートに一端を接続され固定電位の端子に他端を接続される第１キャパシタと、
前記第１トランジスタのドレインとゲートとの間を短絡させるか切断するかを切り替える第１スイッチとを備え、
前記第１スイッチは、前記制御信号に基づき導通状態となり、前記ドレインとゲートとの間を短絡させる
ことを特徴とする請求項１又は請求項２記載の抵抗変化メモリ装置。
【請求項４】
前記第１電流を流す第３トランジスタと、
前記第３トランジスタとミラー接続されて前記セル電流を流す第４トランジスタと、
前記第３トランジスタ及び前記第４トランジスタのゲートに一端を接続され固定電位の端子に他端を接続される第２キャパシタと、
前記第３トランジスタと前記第４トランジスタとの間のミラー接続を切断可能に接続された第２スイッチとを備え、
前記第２スイッチは、前記制御信号に基づき動作する
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の抵抗変化メモリ装置。
【請求項５】
前記第２電流生成回路は、
前記セル電流を流す第５トランジスタと、
前記第５トランジスタとミラー接続され前記第５トランジスタのサイズを（β／α）倍したサイズを有する第６トランジスタとを備える
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の抵抗変化メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化メモリ装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。
【０００３】
抵抗変化メモリ装置は、バイポーラ型とユニポーラ型に分類される。バイポーラ型の抵抗変化メモリ装置は、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定する。一方で、ユニポーラ型の抵抗変化メモリ装置は、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態とを設定する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−９１０２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、メモリセル毎に応じたコンプライアンス電流を設定可能な抵抗変化メモリ装置を提供する。
【課題を解決するための手段】
【０００６】
一態様に係る抵抗変化メモリ装置は、メモリセルアレイ、カラムデコーダ、ロウデコーダ、制御回路、及び電流制限回路を備える。メモリセルアレイは、複数の第１配線及び複数の第２配線の間に配置された可変抵抗素子を含むメモリセルを備える。カラムデコーダは、第１配線を選択する。ロウデコーダは、第２配線を選択する。制御回路は、カラムデコーダに選択された第１配線及びロウデコーダに選択された第２配線の間に配置された選択メモリセルに所定の電位差がかかるよう、選択された第１配線に第１電圧を印加し、選択された第２配線に第１電圧よりも小さい電圧値の第２電圧を印加する。電流制限回路は、選択メモリセルを流れるセル電流が第１電流を超えないように制御する。電流制限回路は、第１電流生成回路、第２電流生成回路、及び判定回路を備える。第１電流生成回路は、第１時刻のセル電流を記憶電流として記憶し、記憶電流の電流値をα倍した電流値を有する第１電流を生成する。第２電流生成回路は、第１時刻後の第２時刻のセル電流の電流値を（β／α）倍（α＞β）した電流値を有する第２電流を生成する。判定回路は、第２電流の電流値が記憶電流の電流値を超えたと判定した際に制御信号を出力する。第１電流生成回路は、制御信号に基づくタイミングで新たに記憶電流を記憶する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る抵抗変化メモリ装置のブロック図である。
【図２】第１の実施の形態に係る抵抗変化メモリ装置のメモリセルアレイ１０１の一部を示す斜視図である。
【図３】第１の実施の形態に係る抵抗変化メモリ装置の電流制限回路１０６の回路図である。
【図４】スイッチング信号ＳＷ、及びスイッチ２４、３５の状態を示す図である。
【図５】セル電流Ｉｃｅｌｌの電流値を示す図である。
【図６】第１の実施の形態に係る抵抗変化メモリ装置の動作を示すフローチャート図である。
【図７】第２の実施の形態に係る抵抗変化メモリ装置の電流制限回路１０６の回路図である。
【図８】第２の実施の形態に係る抵抗変化メモリ装置の動作を示すフローチャート図である。
【図９】第３の実施の形態に係る抵抗変化メモリ装置の判定回路４０の回路図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施の形態に係る抵抗変化メモリ装置を説明する。
【０００９】
［第１の実施の形態］
［構成］
図１は、第１の実施の形態に係る抵抗変化メモリ装置のブロック図である。この抵抗変化メモリ装置は、データを記憶可能なメモリセルを含むメモリセルアレイ１０１、ロウデコーダ１０２、カラムデコーダ１０３、抵抗変化メモリ装置全体を制御する制御回路１０４、電圧生成回路１０５、及び電流制限回路１０６を備える。
【００１０】
メモリセルアレイ１０１は、複数本のワード線３と、これらワード線３と交差する複数本のビット線４と、それらの間に配置されたメモリセルＭＣを有する。ロウデコーダ１０２は、後述する制御回路からロウアドレスを受けて、ロウアドレスに対応するワード線３を選択する。一方で、カラムデコーダ１０３は、後述する制御回路からカラムアドレスを受けて、カラムアドレスに対応するビット線４を選択する。これにより、メモリセルアレイ１０１中の読み書きを行うメモリセルＭＣを選択する。
【００１１】
制御回路１０４は、ロウデコーダ１０２、カラムデコーダ１０３にそれぞれロウアドレス、カラムアドレスを与え、メモリセルアレイ１０１中の読み書きを行うメモリセルＭＣを選択する。
【００１２】
制御回路１０４は、選択されたメモリセル（以下、選択メモリセルともいう）ＭＣの状態に基づき、選択メモリセルＭＣに対する動作を制御する。電圧生成回路１０５は、フォーミング、書き込み、消去、読み出しのそれぞれの動作に対応した、所定の電圧の組み合わせを生成し、ロウデコーダ１０２、カラムデコーダ１０３、及び制御回路１０４に供給する。
【００１３】
ここで、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
【００１４】
また、可変抵抗素子は製造直後においては非常に高い抵抗値を有しており、その抵抗値を容易には変化させない状態にある。そこで、可変抵抗素子に高電圧を印加するフォーミング動作を実行し、これにより可変抵抗素子の抵抗値が高抵抗状態と低抵抗状態との間で遷移可能な状態を作り出し、メモリセルとして動作し得る状態を作り出す。
【００１５】
このような抵抗変化メモリ装置においては、メモリセルを低抵抗状態に変化させた直後、そのメモリセルには過度の電流が流れる可能性がある。このような過度の電流は、一旦セット動作が完了したメモリセルが再び誤ってリセット状態に戻ってしまう誤リセット動作や、メモリセルの破壊等を引き起こす虞がある。また、フォーミング動作においても同様に問題が生じる。
【００１６】
そこで、電流制限回路１０６は、セット動作時においてカラムデコーダ１０３を介してセット電圧ＶＳＥＴが印加される場合に、セット動作中にメモリセルＭＣに流れるセル電流Ｉｃｅｌｌが所定の上限の電流（コンプライアンス電流Ｉｃｏｍｐ）を超えないように制御する機能を有する。
【００１７】
図２は、図１に示したメモリセルアレイ１０１の一部を示す斜視図である。メモリセルアレイ１０１は、平行に配置された複数本のワード線３と、このワード線３と交差するように配置された複数本のビット線４と、上面視したときのワード線３及びビット線４の間に、ワード線３及びビット線４に挟まれるように配置されたユニポーラ型のメモリセルＭＣとを備える。
【００１８】
メモリセルＭＣは、低抵抗状態と高抵抗状態の少なくとも２つの抵抗状態を遷移する可変抵抗素子１と、非オーミック素子からなる選択素子、例えばダイオード２とからなる。なお、本発明はユニポーラ型のメモリセルＭＣに限定されるものではなく、バイポーラ型のメモリセルＭＣを有する抵抗変化メモリ装置にも適用可能である。図２に示す本実施の形態の抵抗変化メモリ装置は、いわゆるクロスポイント型の構成となっている。
【００１９】
図２に示すようなこの構成のメモリセルアレイでは、ワード線３及びビット線４は単なるラインアンドスペースのパターンとなり、ワード線３とビット線４とは直交する位置関係で足りるため、ワード線３の延びる方向及びビット線４の延びる方向のずれを考慮する必要はない。従って、製造工程においてメモリセルアレイ１０１内の位置合せ精度を極めて緩くすることができ、容易に製造することができる。
【００２０】
可変抵抗素子１としては、以下に示す、ＰＣＲＡＭ、ＣＢＲＡＭ、及びＲｅＲＡＭ等を用いることができる。ＰＣＲＡＭは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させる。ＣＢＲＡＭは、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させる。ＲｅＲＡＭは、電圧あるいは電流印加により抵抗値を変化させる。このＲｅＲＡＭは、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。ＲｅＲＡＭの場合、その材料にＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等を用いることができる。
【００２１】
可変抵抗素子１は、製造直後においては非常に抵抗値の高い状態にあり、その抵抗値は容易には変化しない状態にある。よって、可変抵抗素子１にメモリセルＭＣとしての各種動作を可能とさせるため、可変抵抗素子１に対して、フォーミング動作を実行する。フォーミング動作では、可変抵抗素子１にフォーミング電圧Ｖｆｏｒｍ（４Ｖ以上）を印加し、可変抵抗素子１に大電流を流す。この大電流によって、可変抵抗素子１内にフィラメントパス（電流経路）が形成される。所定電圧をメモリセルＭＣに印加することで、フィラメントパスは伸縮する。これにより、可変抵抗素子１は、低抵抗状態と高抵抗状態との間で遷移可能となる。
【００２２】
ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子１に例えば３．５Ｖ（ダイオード２の電圧降下分を含めると実際には４．５Ｖ程度）のセット電圧ＶＳＥＴを印加し、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間流すことにより行う。これにより、可変抵抗素子１が高抵抗状態から低抵抗状態へと変化する（セット動作）。
【００２３】
一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子１に対し、０．８Ｖ（ダイオード２の電圧降下分を含めると実際には２．０Ｖ程度）のリセット電圧ＶＲＥＳＥＴを印加し、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間流すすることにより行う。これにより、可変抵抗素子１が低抵抗状態から高抵抗状態へと変化する（リセット動作）。
【００２４】
メモリセルＭＣのリード動作は、可変抵抗素子１に０．４Ｖ（ダイオード２の電圧降下分を含めると実際には１．４Ｖ程度）のリード電圧ＶＲＥＡＤを与え、可変抵抗素子１を介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、可変抵抗素子１が低抵抗状態にあるか高抵抗状態にあるかを判定する。
【００２５】
図１に示すメモリセルアレイ１０１のビット線４には、制御回路１０４から送られたアドレスに基づき、カラムデコーダ１０３を介して上述の各動作に対応した電圧（Ｖｆｏｒｍ、ＶＳＥＴ、ＶＲＥＳＥＴ、ＶＲＥＡＤ）が印加される。
【００２６】
メモリセルＭＣに対しセット動作を実行する場合、可変抵抗素子１の抵抗値が複数のメモリセルＭＣ間でばらつくため、全メモリセルＭＣに対し同一のコンプライアンス電流Ｉｃｏｍｐを固定的に設定したのでは、誤リセット動作が生じたり、又はメモリセルＭＣが破壊されたり、逆にセット動作が行われなくなったりするなど、適切にセット動作を実行することが困難になる。
【００２７】
これに対して、第１の実施の形態では、電流制限回路１０６は、各メモリセルＭＣを流れるセル電流Ｉｃｅｌｌが当該メモリセルＭＣ毎に個別に設定されたコンプライアンス電流Ｉｃｏｍｐを超えないように制御し、適切にセット動作を行う。コンプライアンス電流Ｉｃｏｍｐは、ある時点におけるセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓ（記憶電流）のα倍の電流値をもつ電流α＊Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓ（第１電流）に設定される。ここで、αは後述するβよりも大きく（α＞β）、βは１よりも大きい（β＞１）。すなわち、β／αは、１よりも小さい。
【００２８】
図３は、第１の実施の形態に係る抵抗変化メモリ装置の電流制限回路１０６の回路図である。
【００２９】
図３に示す電流制限回路１０６は、前述のようにセル電流Ｉｃｅｌｌがコンプライアンス電流Ｉｃｏｍｐを超えないように制御する機能を有する。加えて、電流制限回路１０６は、セル電流Ｉｃｅｌｌがコンプライアンス電流Ｉｃｏｍｐの近傍に達する毎に、コンプライアンス電流Ｉｃｏｍｐを段階的に切り上げ、これによりセル電流Ｉｃｅｌｌを適切に制御するように構成されている。この場合、コンプライアンス電流Ｉｃｏｍｐを切り上げるタイミングの制御方法が問題となる。電流制限回路１０６は、コンプライアンス電流Ｉｃｏｍｐ（＝α＊Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓ）とセル電流Ｉｃｅｌｌのβ倍（β＞１）の電流値を持つ電流β＊Ｉｃｅｌｌとの比較により、上記のタイミングを判定するように構成されている。電流制限回路１０６によるタイミングの具体的な制御方法は、後述する。
【００３０】
図３に示すように、電流制限回路１０６の入力ノードＩＮは、メモリセルＭＣのセット動作に必要なセット電圧ＶＳＥＴ等をカラムデコーダ１０３から供給される。出力ノードＯＵＴは、ビット線４に接続されている。電流制限回路１０６は、電流ミラー回路１０〜３０、及び判定回路４０を備える。
【００３１】
電流ミラー回路１０は、セル電流Ｉｃｅｌｌの電流値に所定の定数β／αを乗じた電流値を有する判定電流Ｉｄ（＝β／α＊Ｉｃｅｌｌ）（第２電流）を生成する。電流ミラー回路１０は、ＰＭＯＳトランジスタ１１〜１３を有する。
【００３２】
ＰＭＯＳトランジスタ１１は、入力ノードＩＮと出力ノードＯＵＴとの間に電流経路５０を形成するように接続されていると共に、ダイオード接続されている。ＰＭＯＳトランジスタ１２、１３は、ＰＭＯＳトランジスタ１１とゲートを共有している。ＰＭＯＳトランジスタ１２はＰＭＯＳトランジスタ１１と同一のサイズを有しており、ＰＭＯＳトランジスタ１３はＰＭＯＳトランジスタ１１のβ／α倍のサイズを有している。これにより、ＰＭＯＳトランジスタ１１を流れるセル電流Ｉｃｅｌｌは、ＰＭＯＳトランジスタ１２、１３にミラーされ、ＰＭＯＳトランジスタ１２にはセル電流Ｉｃｅｌｌが流れ、ＰＭＯＳトランジスタ１３にはセル電流Ｉｃｅｌｌのβ／α倍の電流値を有する判定電流Ｉｄ（＝β／α＊Ｉｃｅｌｌ）が流れる。
【００３３】
電流ミラー回路２０は、あるタイミングにおけるセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓを記憶する。また、電流ミラー回路２０は、記憶したセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓの電流値に所定の定数αを乗じた電流値を有するコンプライアンス電流Ｉｃｏｍｐ（＝α＊Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓ）を生成する。このような機能を有する電流ミラー回路２０は、ＮＭＯＳトランジスタ２１、２２、キャパシタ２３、及びスイッチ２４を備えている。
【００３４】
ＮＭＯＳトランジスタ２１は、そのドレインをＰＭＯＳトランジスタ１２のドレインに接続され、ソースを接地端子に接続されている。ＮＭＯＳトランジスタ２２のゲートはＮＭＯＳトランジスタ２１のゲート（ノードＮ１）に接続され、ソースは接地されている。ＮＭＯＳトランジスタ２２は、ＮＭＯＳトランジスタ２１に比べα倍（α＞１）のサイズを有している。キャパシタ２３の一端はノードＮ１に接続され、他端は接地端子に接続されている。スイッチ２４は、ＰＭＯＳトランジスタ２１のゲートとドレインとの間に接続され、後述するスイッチング信号ＳＷにより短絡状態と切断状態との間で切り替えられる。
【００３５】
“Ｈ”のスイッチング信号ＳＷに基づき、ある時間においてスイッチ２４は導通状態とされ、電流ミラー回路２０のミラー動作が実行される。トランジスタ２１に電流Ｉｃｅｌｌが流れ、キャパシタ２３はセル電流Ｉｃｅｌｌに基づき充電される。一方、スイッチ２４が導通状態の間、後述するスイッチ３５は相補的に非導通状態とされる。その後、スイッチ２４は非導通状態に切り替わり、スイッチ３５が導通状態に切り替わる。しかし、キャパシタ２３が与える両端の電圧により、一定のコンプライアンス電流Ｉｃｏｍｐ（＝α＊Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓ）がＮＭＯＳトランジスタ２２に流れる。このようなコンプライアンス電流Ｉｃｏｍｐが、電流ミラー回路３０により電流経路５０にミラーされてメモリセルＭＣに流れるセル電流Ｉｃｅｌｌが制限される。このコンプライアンス電流Ｉｃｏｍｐは、選択メモリセルＭＣのあるタイミングにおけるセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓに比例する値を有しており、これにより、メモリセルＭＣ毎の特性の違いが反映された電流制御が可能になっている。
【００３６】
電流ミラー回路３０は、セット電圧Ｖｓｅｔをビット線ＢＬに供給する電流経路５０に、コンプライアンス電流Ｉｃｏｍｐ以下に制限された電流を供給し、メモリセルＭＣに流れるセル電流Ｉｃｅｌｌの上限値をコンプライアンス電流Ｉｃｏｍｐの電流値以下に制限する。このような機能を有する電流ミラー回路３０は、ＰＭＯＳトランジスタ３１〜３４、スイッチ３５、及びキャパシタ３６を備えている。
【００３７】
ＰＭＯＳトランジスタ３１〜３４のソースは、入力ノードＩＮに接続されている。ＰＭＯＳトランジスタ３１のゲートはスイッチ３５を介してノードＮ２に接続可能に構成され、ＰＭＯＳトランジスタ３２〜３４のゲートはノードＮ２に共通接続されている。ＰＭＯＳトランジスタ３１のドレインは、ノードＮ３において前述のトランジスタ２２のドレインに接続され、且つそのゲートに接続されている。ＰＭＯＳトランジスタ３２、３３のドレインは、各々、ノードＮ４ａ、Ｎ４ｂにおいてＰＭＯＳトランジスタ１２、１１のソースに接続されている。ＰＭＯＳトランジスタ３４のドレインは、ノードＮ５においてＰＭＯＳトランジスタ１３のソースに接続されている。スイッチ３５は、ＰＭＯＳトランジスタ３１のゲートとノードＮ２との間に接続され、スイッチング信号ＳＷにより短絡状態と切断状態との間で切り替えられる。換言すると、スイッチ３５は、電流ミラー回路３０のミラー接続を切断するように構成されている。キャパシタ３６は、共通接続されたＰＭＯＳトランジスタ３２、３３のゲートと接地端子との間に設けられている。
【００３８】
スイッチ３５は、スイッチ２４が導通状態とされている期間を除き導通状態とされ、ＰＭＯＳトランジスタ３１〜３４は互いにカレントミラー接続された状態とされ、このとき、電流ミラー回路３０ではミラー動作がなされている。よって、キャパシタ２３の両端の電圧に基づくコンプライアンス電流Ｉｃｏｍｐが電流経路５０に流れ得る状態となり、同時にキャパシタ３６は充電される。一方、スイッチ３５が導通状態の間、スイッチ２４は相補的に非導通状態とされる。“Ｈ”のスイッチング信号ＳＷに基づき、ある時間においてスイッチ３５は非導通状態に切り替わるが、キャパシタ３６が与える両端の電圧により、一定の電流が電流経路５０に流れ得る状態となる。
【００３９】
判定回路４０は、判定電流Ｉｄ（＝β／α＊Ｉｃｅｌｌ）の電流値がキャパシタ２３に記憶されたセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓの電流値を超えたと判定した際（即ち、コンプライアンス電流Ｉｃｏｍｐ（＝α＊Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓ）をセル電流Ｉｃｅｌｌのβ倍の電流β＊Ｉｃｅｌｌが超えたと判定した際）、スイッチ２４、３５の導通状態を切り替えるために、“Ｈ”のスイッチング信号ＳＷを出力する。このような機能を有する判定回路４０は、ＮＭＯＳトランジスタ４１、オペアンプ（差動増幅器）４２、ラッチ回路４３、及びインバータ４３ａを有する。
【００４０】
ＮＭＯＳトランジスタ４１は、ＰＭＯＳトランジスタ１３のドレインと接地端子との間に、ダイオード接続された状態で設けられている。ＮＭＯＳトランジスタ４１は、ＮＭＯＳトランジスタ２１と同じサイズを有する。オペアンプ４２の非反転入力端子はＮＭＯＳトランジスタ４１のゲートに接続され、その反転入力端子はノードＮ１に接続されている。すなわち、オペアンプ４２は、キャパシタ２３が与える両端の電圧（記憶されたセル電流Ｉｃｅｌｌに基づく電圧）と判定電流Ｉｄに基づく電圧とを比較する。ラッチ回路４３の入力端子はオペアンプ４２の出力端子に接続されている。また、ラッチ回路４３は、リセット信号Ｒｅｓｅｔを入力される。ラッチ回路４３は、オペアンプ４２の出力信号に基づくデータを記憶し、インバータ４３ａを介して供給されたリセット信号Ｒｅｓｅｔにより記憶したデータを消去する。
【００４１】
［動作］
次に、図４を参照して、スイッチング信号ＳＷ、及びその信号に伴うスイッチ２４、３５の導通状態について説明する。
【００４２】
図４に示すように、スイッチング信号ＳＷは、通常“Ｌ”にあり、スイッチ２４は非導通状態、スイッチ３５は導通状態にある。そして、判定電流Ｉｄがキャパシタ２３に記憶されたセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓを超えたと判定された際、スイッチング信号ＳＷは、“Ｌ”から“Ｈ”となる。続いて、リセット信号Ｒｅｓｅｔにより、スイッチング信号ＳＷは再び“Ｈ”から“Ｌ”となる。すなわち、スイッチング信号ＳＷは、時間Ｔだけパルス状に立ち上がる。これにより、時間Ｔの間だけスイッチ２４は非導通状態から導通状態となると共に、スイッチ３５は導通状態から非導通状態となり、この時間Ｔ内のあるタイミングにおけるセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓがキャパシタ２３により新たに記憶される。
【００４３】
次に、図５及び図６を参照して、スイッチング信号ＳＷの制御について説明する。図５に示すように、第１の実施の形態において、電流制限回路１０６は、先ず、時刻ｔ０にてスイッチング信号ＳＷを時間Ｔだけ立ち上げ、これによりセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓを記憶し、そのセル電流に基づきコンプライアンス電流Ｉｃｏｍｐ（＝α＊Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓ）を生成する。時刻ｔ０の後、可変抵抗素子１の抵抗値が低抵抗化して、セル電流Ｉｃｅｌｌの電流値は図５に示すように増加する。
【００４４】
そして時刻ｔ０の後、電流制限回路１０６は、セル電流Ｉｃｅｌｌのβ倍の電流値を有する電流β＊Ｉｃｅｌｌがコンプライアンス電流Ｉｃｏｍｐ（＝α＊Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓ）を超えるか否かを判定する（図６、ステップＳ１０１）。具体的に、ステップＳ１０１において、電流制限回路１０６は、図１に示した判定回路４０により、判定電流Ｉｄ（＝（β／α）＊Ｉｃｅｌｌ）が記憶したセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓを超えるか否かを判定する。
【００４５】
例えば、図５に示す時刻ｔ１となる前まで、電流制限回路１０６は、判定電流Ｉｄが記憶したセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓ以下である（電流β＊Ｉｃｅｌｌが電流α＊Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓ以下である）と判定し（図６、ステップＳ１０１、Ｎ）、繰り返しステップＳ１０１の処理を実行する。そして、図５に示す時刻ｔ１で、電流制限回路１０６は、判定電流Ｉｄが記憶したセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓより大きい（電流β＊Ｉｃｅｌｌが電流α＊Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓより大きい）と判定し（図６、ステップＳ１０１、Ｙ）、以下に示すステップＳ１０２の処理を実行する。
【００４６】
電流制限回路１０６は、ステップＳ１０２において、図４に示したようにスイッチング信号ＳＷを時間Ｔに亘ってパルス状に変化させる。これにより、時間Ｔ内のあるタイミングにおけるセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓが新たに記憶される。そして、ステップＳ１０２の後、新たに記憶されたセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓに基づくコンプライアンス電流Ｉｃｏｍｐによりセル電流Ｉｃｅｌｌが制限される。以上、第１の実施の形態は、判定電流Ｉｄの電流値が記憶したセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓの電流値を超えたと判定した際に“Ｈ”のスイッチング信号ＳＷを出力する工程を１回のみ実行する。
【００４７】
［効果］
第１の実施の形態は、電流制限回路１０６によって、セット動作時においてカラムデコーダ１０３を介してセット電圧ＶＳＥＴが印加される場合に、セット動作中にメモリセルＭＣに流れるセル電流Ｉｃｅｌｌが所定の上限の電流（コンプライアンス電流Ｉｃｏｍｐ）を超えないように制御することができる。これにより、第１の実施の形態は、誤リセット動作や、メモリセルの破壊等を抑制することができる。
【００４８】
ここで、可変抵抗素子を用いたメモリセルでは、可変抵抗素子の特性を均一にすることが難しく、例えば、セット動作の完了前、完了後の可変抵抗素子の抵抗値がメモリセル毎にばらつく。従って、全メモリセルに対し同一のコンプライアンス電流を設定したのでは、誤リセット動作やメモリセルの破壊を防止しつつ適切にセット動作を行うことができない。
【００４９】
そこで、第１の実施の形態は、あるタイミングにおいてセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓを記憶し、その記憶されたセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓの電流値をα倍した電流値を有するコンプライアンス電流Ｉｃｏｍｐ（＝α＊Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓ）を設定することができる。これにより、第１の実施の形態は、セル毎に適切なタイミングでセット動作を正確に実行することができる。
【００５０】
ここで、複数のメモリセル間で共通のクロック信号に基づきセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓを記憶するタイミングを制御する比較例について考える。このような比較例であれば、メモリセルＭＣ毎にコンプライアンス電流Ｉｃｏｍｐを設定するタイミングが異なるように制御することができない。よって、クロック信号の入力前に既にコンプライアンス電流Ｉｃｏｍｐに達したメモリセルＭＣについては、クロック信号の入力までの無駄な待ち時間が生じる。また、このような比較例であれば、クロック信号の入力時にコンプライアンス電流Ｉｃｏｍｐに達していないメモリセルＭＣについては、新たに設定されるコンプライアンス電流Ｉｃｏｍｐの電流値は、そのメモリセルＭＣについて適切な値ではない。すなわち、誤動作が生ずるおそれがある。また、このような比較例であれば、クロック信号は、複数ある電流制限回路１０６のそれぞれに供給する必要があるため、その配線レイアウトが煩雑となると共に消費電力が増大する。
【００５１】
これに対して、第１の実施の形態の電源制限回路は、セル電流Ｉｃｅｌｌの電流値をβ／α倍した電流値を有する判定電流Ｉｄ（＝β／α＊Ｉｃｅｌｌ）を生成する。そして、第１の実施の形態の電源制限回路は、判定電流Ｉｄの電流値が記憶されたセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓの電流値を超えた際にスイッチング信号ＳＷをパルス状に変化させる。スイッチング信号ＳＷに基づくあるタイミングで、新たにセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓを記憶し且つ新たにコンプライアンス電流Ｉｃｏｍｐを設定する。
【００５２】
上記構成により、第１の実施の形態は、メモリセルＭＣ毎に適切なタイミングで再びコンプライアンス電流Ｉｃｏｍｐを設定することができ、比較例のような問題を解消することができる。また、上記構成により第１の実施の形態は、比較例よりも配線レイアウトを簡素化すると共に消費電力を抑制することができる。
【００５３】
［第２の実施の形態］
［構成］
次に、図７を参照して、第２の実施の形態に係る抵抗変化メモリ装置の構成について説明する。図７は、第２の実施の形態に係る電流制限回路１０６を示す回路図である。
【００５４】
第２の実施の形態に係るミラー回路２０は、検知電流Ｉｄの電流値が記憶したセル電流Ｉｃｅｌｌの電流値を超えたと判定した際に“Ｈ”のスイッチング信号ＳＷを出力する工程を複数回に亘って実行し、この点で、上記工程を１回のみ実行する第１の実施の形態と異なる。なお、第２の実施の形態において、第１の実施の形態と同様の構成については同一符号を付し、その説明を省略する。
【００５５】
第２の実施の形態に係る抵抗変化メモリ装置においては、図７に示すように、判定回路４０の構成のみが第１の実施の形態と異なる。判定回路４０は、図７に示すように、第１の実施の形態の構成に加えて、更に、オペアンプ４２ａを有する。
【００５６】
オペアンプ４２ａの反転入力端子はノードＮ１に接続され、非反転入力端子は、ターゲット信号Ｉｃｅｌｌ＿ｔａｒｇｅｔを供給されている。オペアンプ４２ａは、充電されたキャパシタ２３が与える両端の電圧（記憶されたセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓに基づく電圧）と、ターゲット信号Ｉｃｅｌｌ＿ｔａｒｇｅｔの電圧とを比較してスイッチング信号ＳＷ’を出力する。ターゲット信号Ｉｃｅｌｌ＿ｔａｒｇｅｔは、セル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓの電流値の上限値を規定する。スイッチング信号ＳＷ’が“Ｌ”から“Ｈ”に切り替わることにより、電流制限回路１０６は、メモリセルＭＣへの電圧供給を停止する。
【００５７】
［動作］
次に、図８を参照して、第２の実施の形態に係る抵抗変化メモリ装置の動作について説明する。電流制限回路１０６は、図８に示すように、第１の実施の形態のステップＳ１０１の処理の前に、ステップＳ２０１を実行する。電流制限回路１０６は、ステップＳ２０１において、記憶されたセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓがターゲット電流Ｉｃｅｌｌ＿ｔａｒｇｅｔよりも大きいか否かを判定する。ここで、電流制限回路１０６は、セル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓがターゲット電流Ｉｃｅｌｌ＿ｔａｒｇｅｔ以下であると判定すると（ステップＳ２０１、Ｎ）、ステップＳ１０１の処理を実行する。一方、電流制限回路１０６は、セル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓがターゲット電流Ｉｃｅｌｌ＿ｔａｒｇｅｔよりも大きいと判定すると（ステップＳ２０１、Ｙ）、スイッチング信号ＳＷ’は“Ｌ”から“Ｈ”に切り替えられて、セット動作は終了する。なお、電流制限回路１０６は、ステップＳ１０２の後、再びステップＳ２０１の処理を実行する。
【００５８】
［第３の実施の形態］
［構成］
次に、図９を参照して、第３の実施の形態に係る抵抗変化メモリ装置の構成について説明する。図９は、第３の実施の形態に係る判定回路４０を示す回路図である。なお、第３の実施の形態において、第１及び第２の実施の形態と同様の構成については同一符号を付し、その説明を省略する。
【００５９】
上記第１及び第２の実施の形態は、判定回路４０の外部から供給されるリセット信号Ｒｅｓｅｔをラッチ回路４３に入力して、スイッチング信号ＳＷを“Ｈ”から“Ｌ”に切り替え、スイッチング信号ＳＷをパルス状に変化させる。これに対して、第３の実施の形態は、第１及び第２の実施の形態と異なり、外部から供給されるリセット信号Ｒｅｓｅｔによらず、スイッチング信号ＳＷをパルス状に変化させる。
【００６０】
第３の実施の形態に係る抵抗変化メモリ装置においては、図９に示すように、判定回路４０の構成のみが第１及び第２の実施の形態と異なる。判定回路４０は、図９に示すように、第１の実施の形態の構成に加えて、更に、パルス信号生成回路４４、及び遅延回路４５を有する。
【００６１】
パルス信号生成回路４４は、ラッチ回路４３の出力信号に基づき、パルス状のスイッチング信号ＳＷを生成する。パルス信号生成回路４４は、インバータ４４１ａ、４４１ｂ、４４２ａ〜４４２ｅ、及びＡＮＤ回路４４３を有する。
【００６２】
インバータ４４１ａ、４４１ｂは直列接続され、インバータ４４１ａの入力端子はラッチ回路４３の出力端子に接続されている。また同様に、インバータ４４２ａ〜４４２ｅは直列接続され、インバータ４４２ａの入力端子はラッチ回路４３の出力端子に接続されている。ＡＮＤ回路４４３の一方の入力端子はインバータ４４１ｂの出力端子に接続され、ＡＮＤ回路４４３の他方の入力端子はインバータ４４２ｅの出力端子に接続されている。よって、ＡＮＤ回路４４３は、インバータ４４１ａ、４４１ｂを介して入力される信号と、その信号よりも遅延するようにインバータ４４２ａ〜４４２ｅを介して入力される信号との論理積に基づき、パルス状に変化するスイッチング信号ＳＷを出力する。
【００６３】
遅延回路４５の入力端子はインバータ４４１ｂの出力端子（ＡＮＤ回路４４３の一方の入力端子）に接続され、遅延回路４５の出力端子はインバータ４３ａを介してラッチ回路４３に接続されている。遅延回路４５は、インバータ４４１ｂの出力信号を遅延させて、リセット信号Ｒｅｓｅｔ’としてラッチ回路４３に供給する。リセット信号Ｒｅｓｅｔ’により、ラッチ回路４３のデータは消去される。
【００６４】
［その他の実施の形態］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００６５】
電流ミラー回路２０は、あるタイミングでのセル電流Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓのα倍の電流を生成できるものであればよく、図３等に示すものに限定されない。例えば、電流をα倍に増幅する増幅回路であってもよい。
【００６６】
例えば、判定回路４０は、セル電流β＊Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓとコンプライアンス電流Ｉｃｅｌｌ（＝α＊Ｉｃｅｌｌ＿ｐｒｅｖｉｏｕｓ）とを比較するものであってもよい。
【００６７】
例えば、上記第１乃至第３の実施の形態に係る電流制限回路１０６の動作は、セット動作時のメモリセルＭＣへの電流供給のみを対象としている。しかしながら、電流制限回路１０６及びその動作は、フォーミング動作時のメモリセルＭＣへの電流供給についても適応可能である。
【符号の説明】
【００６８】
ＭＣ…メモリセル、  １…可変抵抗素子、  ２…ダイオード、  ３…ワード線、  ４…ビット線、  １０、２０、３０…電流ミラー回路、  ４０…判定回路、  １０１…メモリセルアレイ、  １０２…ロウデコーダ、  １０３…カラムデコーダ、  １０４…制御回路、  １０５…電源、  １０６…電流制限回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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