(57)【特許請求の範囲】
【請求項１】
集積回路チップを最適化する方法であって、
前記集積回路チップのクリティカル・タイミング・パス内にあるタイミングに敏感なデバイスを識別するステップと、
リソグラフィ過度露光と同様の方向で選択的トリムを形成することによって前記クリティカル・タイミング・パス内にないデバイスのゲート長を短縮することなく、前記タイミングに敏感なデバイスのそれぞれのゲート長を短縮するためのリソグラフィ過度露光を行うための追加のマスクをコンピュータ・システムにおいて実行される光学近接補正（ＯＰＣ）技法を使用して生成するステップを含み、さらに、
前記タイミングに敏感なデバイスを含む前記集積回路チップに関する１組のタイミング規則を生成するステップと、
前記１組のタイミング規則を所定の動作環境と比較するステップと、
前記動作環境が前記１組のタイミング規則で満たされない場合、前記タイミングに敏感なデバイスの前記ゲート長のそれぞれを増分量だけ短縮するステップと、
前記短縮された前記タイミングに敏感なデバイスの前記ゲート長に基づいて、前記タイミングに敏感なデバイスを含む前記集積回路チップに関する次の１組のタイミング規則を再び生成するステップと、
前記動作環境が満たされるまで、タイミング規則を前記動作環境と比較する前記ステップ、前記タイミング規則を再び生成する前記ステップ、および、前記ゲート長を短縮する前記ステップを反復するステップと、
を含む、方法。
【請求項２】
前記クリティカル・タイミング・パス内にないデバイスのゲート長を短縮することなく、前記タイミングに敏感なデバイスのみの前記ゲート長のそれぞれを短縮するように解析的に設計されたＰＴマスクを使用するステップを含む請求項１に記載の方法。
【請求項３】
前記集積回路チップ内の前記タイミングに敏感なデバイスを解析的に決定するステップと、
マーカ形状を解析的に適用して前記タイミングに敏感なデバイスを識別および配置するステップと、
前記タイミングに敏感なデバイスのそれぞれに短縮ゲート長を割り当てるステップと
を含む請求項１に記載の方法。
【請求項４】
前記動作環境が満たされるとき、前記タイミングに敏感なデバイスのゲート長を含む最適化データを得るステップと、
前記最適化データから前記マスクを生成するステップと
を含む請求項１に記載の方法。
【請求項５】
前記１組のタイミング規則を製造限界と比較するステップと、設計最適化を得る前に前記製造限界に達したとき、または前記製造限界を超過したとき、前記最適化データよりも最適化の低いデータから前記マスクを生成するステップとをさらに含む請求項４に記載の方法。
【請求項６】
タイミング規則を生成する前記ステップが、短縮ゲート長を有する前記タイミングに敏感なデバイスのタイミングをモデリングする別々のタイミング・ソフトウェア解析ツールの結果を入力するステップを含む請求項１に記載の方法。
【請求項７】
前記タイミングに敏感なデバイスのそれぞれの前記ゲート長を短縮するように前記マスクを生成する前記ステップが、前記タイミングに敏感なデバイスのそれぞれのしきい電圧を降下させる請求項１に記載の方法。
【請求項８】
クリティカル・タイミング・パス内にないデバイスのＲＣ時定数を修正することなく、前記タイミングに敏感なデバイスのＲＣ時定数を修正するように前記マスクを生成するステップをさらに含む請求項１に記載の方法。
【請求項９】
前記タイミングに敏感なデバイスのそれぞれについて金属配線幅および近接距離を調節して、前記ＲＣ時定数の抵抗器構成要素およびキャパシタ構成要素を修正するステップを含む請求項８に記載の方法。
【請求項１０】
前記動作環境が満たされるまで、タイミング規則を前記動作環境と比較し、前記金属配線幅および前記近接距離を調節する反復的ステップを実施することを含む請求項９に記載の方法。
【請求項１１】
請求項１乃至１０のいずれかに記載の方法の各ステップを実行する手段を備える、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体ウェハ処理に関し、詳細にはチップ歩留まり、性能、およびタイミングの向上に関する。より詳細には、本発明は、チップのクリティカル・タイミングに影響を及ぼす、選択したデバイスを修正し、クリティカル・パス内のデバイスのゲート長を光学的にトリミングするためにマスクを開発する方法に関する。
【背景技術】
【０００２】
第２構造体が第１構造体に近接するために第１構造体の異なる転写(printing)が行われるとき、光学近接補正(ＯＰＣ:OpticalProximity Correction)が必要となる。第２構造体の近接は、第１構造体の転写イメージを変更する役割を果たす。他の構造体が近接していることから生じる影響を補償するために、近接構造体がその線幅および長さの点で、特にゲート・レベルで調節される。
【０００３】
タイミングを最適化するために、回路のクリティカル・パス内のデバイスを個々に、またはサブグループとして強化する必要がある。ゲートの過度露光または反応性イオン・エッチング・トリムは、個々のデバイスまたはサブグループを強化する必要に対処することができない。チップまたはウェハ全体がこうしたプロセスによって影響を受けるからである。しきい電圧を降下させることによってデバイスを強化することは一般に、粗い改善策であると考えられ、ステップがしばしば小さ過ぎたり大き過ぎるしきい電圧ステップ関数が結果として生じる。さらに、ほとんどの場合、しきい電圧を降下させる改善策は既に選ばれている可能性があり、したがって使い尽くされた選択肢を表す。さらに、しきい電圧の降下により、オフ状態漏れ電流が劇的に増大する。選択的ポリシリコン・トリム（ＰＴ）のための追加のマスクを追加すると、１ステップが可能となるだけであり、設計を微調整することは可能とはならない。さらに、３シグマ未満で転写される部分は、テスト中のデバイスの静止電源電流またはスタンバイ電流（Ｉｄｄｑ）にかなり寄与する非クリティカル・デバイスを有する。図１に、実測スタンバイ電流（Ｉｄｄｑ）データとリング発振器速度との関係を示すグラフを示す。象限Ａに示すように、Ｉｄｄｑが増大すると、リング発振器速度が増加する。象限Ｃは逆の結果を示し、Ｉｄｄｑが減少すると、リング発振器速度が低下する。
【０００４】
より高い性能とより高速な集積回路チップ速度を得るために、一般にはゲートにより高いリソグラフィ・ドーズが与えられ、電力フローの点でより短いゲート長でゲートを転写(print)することが可能となる。ゲート長は一般にＬ−ｐｏｌｙと呼ばれる。短いゲート長すなわち短いＬ−ｐｏｌｙを得るために、リソグラフィ・ドーズが非分離式に増大し、すべてのゲート長が短くなり、すべてのチップについて同時により高い速度が得られる。しかし、この方法では、能動（アクティブ）電流すなわちＯＮ電流が、ゲート長が短くなると共に線形に増大し、一方受動（パッシブ）電流すなわちＯＦＦ電流が指数関数的に増大する。さらに、チップのスイッチング速度が増加し続ける。こうした効果により、チップがその熱冷却能力を超過する動作状況となる可能性がある。
【０００５】
図２に、リング発振器とスタンバイ電流の組合せに関する様々な仕様を満たすユニットをグラフで示す。所定の仕様を満たすユニットは、それぞれ水平な線の下側、かつそれぞれ垂直な線の左側にある。水平な線の上側または垂直な線の右側あるいはその両方にあるユニットは、低速過ぎるユニットまたは過大な漏れ電流を有するユニットである。こうしたデバイスは、受け入れられないほど高いスタンバイ電流を有し、歩留まりの大部分を表す可能性がある。スタンバイ電流が多いと、デバイスがその熱冷却能力を超過する可能性が高くなる。
【０００６】
米国特許第６，２０５，５７０号“ＭＥＴＨＯＤ  ＦＯＲ  ＤＥＳＩＧＮＩＮＧ  ＬＳＩ  ＣＩＲＣＵＩＴ  ＰＡＴＴＥＲＮ”では、ＬＳＩチップ上のゲートを接続するＬＳＩ回路パターンが、チップ・エリアと、所望の機能を達成するのに必要なゲート数とを推定し、各ゲートの適切な相互接続の長さを求めることによって設計される。配線パターンは、こうした推定から考案される。重要なことに、該米国特許は、ゲート間の相互接続線、例えば第１ゲートと第２ゲートとの間のＢＥＯＬメタライゼーションの長さを導出する方法を教示している。しかしながら、ゲート内の個々のゲート長を短縮することを導出していない。
【０００７】
したがって、すべてのゲートを短く転写し、高スタンバイ電流（Ｉｄｄｑ）を提示するリソグラフィ・ドーズを増大させることよりも、スタンバイ電流が受け入れられるレベルにとどまるように、選択的な回路のみを転写し、個々のゲートを短く転写する技法が当技術分野で求められている。本発明では、光学的近接補正が、集積回路を設計する方法として使用され、性能の向上のために特定のデバイスのゲート長を意図的に修正するため、またはＲＣを低減する目的で金属配線の線幅を意図的に修正するため、あるいはその両方のために使用される。このことは、光学近接効果の従来の補正に加えて行われる。
【特許文献１】米国特許第６，２０５，５７０号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、従来技術の問題および欠陥を念頭に置いて、本発明の目的は、集積回路の歩留まり、性能、およびタイミングを改善する方法を提供することである。
【０００９】
本発明の別の目的は、集積回路チップ設計のスイッチング時間を改善する解析的方法を提供することである。
【００１０】
本発明の別の目的は、より高いリソグラフィ・ドーズが一般に与えられ、電力フローの点でより短いゲート長を有するゲートを使用して、より高い性能およびより高速な集積回路チップ速度を提供することである。
【００１１】
本発明のさらに別の目的は、スタンバイ電流が許容できるレベルにとどまるように、集積回路チップ内に選択的な回路のみを短く転写する方法を提供することである。
【００１２】
本発明のさらに別の目的および利点は、一部は明白であり、一部は明細書から明らかとなるであろう。
【課題を解決するための手段】
【００１３】
当業者に明らかとなる上記およびその他の目的は、本発明で達成され、本発明は、集積回路チップを最適化する方法であって、集積回路チップのクリティカル・タイミング・パス(critical timing path)内にあるタイミングに敏感なデバイスを識別すること、およびクリティカル・タイミング・パス内にないデバイスのゲート長を短縮することなく、各タイミングに敏感なデバイスのゲート長を短縮するようにマスクを生成することを含む方法を対象とする。この方法は、光学近接補正（ＯＰＣ）技法を使用してマスクを生成することを含む。ＰＴ（ポリシリコン・トリム）マスクが、クリティカル・タイミング・パス内にないデバイスのゲート長を短縮することなく、タイミングに敏感な回路の各ゲート長のみを短縮するように解析的に設計される。さらに、時間感応性デバイスを集積回路チップ内で解析的に決定することができ、マーカ形状を解析的に適用してタイミングに敏感なデバイスを識別および配置することができ、適用された短縮ゲート長を各タイミングに敏感なデバイスに割り当てることができる。この方法はまた、タイミングに敏感なデバイスを含む集積回路チップに関する１組のタイミング規則を生成するステップと、その１組のタイミング規則を所定の動作環境(productrequirements)と比較するステップと、動作環境がその１組のタイミング規則で満たされない場合、タイミングに敏感なデバイスの各ゲート長を増分量だけ短縮するステップと、動作環境が満たされるまで、タイミング規則を動作環境と比較するステップおよびゲート長を短縮するステップを反復するステップも含むことができる。さらに、動作環境が満たされるとき、タイミングに敏感なデバイスのゲート長を含む最適化データを得ることができ、最適化データからマスクを生成することができる。次いで、その１組のタイミング規則を製造限界と比較することができ、設計最適化を得る前に製造限界に達したとき、または製造限界を超過したとき、最適化データよりも最適化の低いデータからマスクを生成することができる。各タイミングに敏感なデバイスのゲート長を短縮するようにマスクを生成するステップは、各タイミングに敏感なデバイスについてしきい電圧を降下させることを含むことができる。
【００１４】
第２の態様では、本発明は、集積回路チップを最適化する方法であって、集積回路チップのクリティカル・タイミング・パス内にあるタイミングに敏感なデバイスを識別すること、およびクリティカル・タイミング・パス内にないデバイスのＲＣ時定数を修正することなく、タイミングに敏感なデバイスのＲＣ時定数を修正するようにマスクを生成することを含む方法を対象とする。この方法は、集積回路チップ内のタイミングに敏感なデバイスを解析的に決定すること、マーカ形状を解析的に適用してタイミングに敏感なデバイスを識別および配置すること、および各タイミングに敏感なデバイスについて金属配線幅および近接距離を調節して、ＲＣ時定数の抵抗器構成要素およびキャパシタ構成要素を修正することを含むことができる。
【００１５】
第３の態様では、本発明は、集積回路チップを最適化する方法であって、集積回路チップ内のタイミングに敏感なデバイスを解析的に決定すること、マーカ形状を解析的に適用してタイミングに敏感なデバイスを配置および識別すること、各タイミングに敏感なデバイスにゲート長を割り当てること、タイミングに敏感なデバイスを含む集積回路チップに関する１組のタイミング規則を生成すること、その１組のタイミング規則を動作環境と比較すること、動作環境がその１組のタイミング規則で満たされない場合、各タイミングに敏感なデバイスの各ゲート長を増分量だけ短縮すること、動作環境が満たされるまで、タイミング規則を動作環境と比較するステップおよびゲート長を短縮するステップを反復すること、動作環境が満たされるとき、最適化データを得ること、および光学近接補正技法を使用して最適化データからマスクを生成することを含む方法を対象とする。この方法は、クリティカル・タイミング・パス内にないデバイスのＲＣ時定数を修正することなく、タイミングに敏感なデバイスのＲＣ時定数を修正するようにマスクを生成することをさらに含む。
【００１６】
新規であると考えられる本発明の特徴、および本発明に特徴的な要素を、添付の特許請求の範囲で具体的に説明する。図は例示的なものに過ぎず、原寸に比例しない。しかし、本発明自体は、編成および操作の方法の両方に関して、添付の図面と共に行われる以下の詳細な説明を参照することによって最も良く理解することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の好ましい実施形態を説明する際に、本明細書では図面の図１〜５を参照する。図面では、同様の参照番号は本発明の同様の特徴を指す。
【００１８】
本発明は、あるクリティカルな性能限界回路(performance limiting circuit)の選択を教示し、Ｌ−ｐｏｌｙ低減またはＲＣ最適化あるいはその両方によってそれらの選択した回路の性能上の欠点に対処することにより全チップ性能を改善する。本発明は、チップ全体に加えられるリソグラフィ・ドーズを増大させることを試みない。それは、すべてのゲート長を短く転写し、スタンバイ電流Ｉｄｄｑをかなり増大させることになる。
【００１９】
一般に、各チップは、いくつかの異なる用途を有する複数の回路を構成するが、タイミングの点では、回路のうちの数個だけが、定義されたクリティカル・パス内にある。通常、複数の回路のうちのサブセットしかクリティカル・パス内にあるものとして選択されない。こうした回路は、低速過ぎるならチップ全体の速度に影響を及ぼすことになる信号伝播を有するデバイスを表す。これは、チップのデバイスの２％から１０％程度の、チップの回路全体のうちの非常に小さい割合である。
【００２０】
チップが製造される前、通常はソフトウェア開発段階中またはチップ設計中にタイミング解析が解析的に実施される。このようにして、クリティカル・パス内の回路およびデバイスの選択を予め決定することができる。デバイスがクリティカル・パス内にあり、タイミングを最適化するためにデバイスを個々に、またはサブグループの一部として強化する必要がある場合、そのデバイスを取り囲む非クリティカル・デバイスとは無関係に、そのデバイスを高速化し、強化する必要がある。
【００２１】
上記で議論したように、すべてのゲートの過度露光では、個々のデバイスまたはサブグループを強化する必要に対処することができない。過度露光方法では離散的(discrete)デバイスを選択的に選ぶことができない。さらに、より短いゲート長を得る別の方法である反応性イオン・エッチング・トリムも、チップ上のすべてのデバイスに影響を及ぼすのであまり望ましい代替方法ではない。適用した場合、反応性イオン・エッチング・トリムは、実質上ウェハ全体を短くトリミングする。すべてのゲートの過度露光と反応性イオン・エッチング・トリムはどちらも、デバイス・オフ状態の漏れ電流を著しく増大させ、したがってチップ電力を著しく増大させるという重大な欠点を有する。
【００２２】
第１実施形態では、本発明は、クリティカル・パス内のデバイスに関するＬ−ｐｏｌｙを短縮し、またはゲート長をトリミングする方法を導入する。これにより、トランジスタが初期段階でスイッチＯＮすることが可能となり、実質上、デバイスしきい電圧が降下する。しきい電圧は、各デバイスが伝導状態(conducting regime)に近付く場所を定義する。しきい電圧が実際に低い場合、トランジスタは初期の時間にスイッチＯＮする。例えば、インバータ・ステージでは、信号の反転が初期の時間に実施されることになる。
【００２３】
クリティカル・パス内の選択されたデバイスのＬ−ｐｏｌｙを短縮することにより、各トランジスタ・スイッチが高速になる。しかし、スイッチング速度が向上したとしても、予期される欠点、すなわち低いしきい電圧ＶＴでは、すべての影響を受けるデバイスについて漏れ電流が増大するということが残る。このようにして、伝導中(conducting)とは想定されないデバイスが、一般にはより多くの電流を漏らし、それが累積してより高いＩｄｄｑ成分を追加し生み出す。さらに、しきい電圧の調節は非常に粗い(granular)ものである。通常、公称ＶＴが指定され、しきい電圧値を降下させるプロセスが、細かい離散的ステップでの複数の減分(decrement)が可能ではない単一の操作で実施される。
【００２４】
本発明は、リソグラフィ過度露光と同様の方向であるが、マスク式に選択的トリムを形成することによって光学近接補正（ＯＰＣ）による短縮Ｌ−ｐｏｌｙを提案し、それによって、選択的トリムが結合して、選択されたトランジスタのみについて短縮Ｌ−ｐｏｌｙおよび低いしきい電圧を形成する。追加のマスクは、チップのサブセクション(subsection)の過度露光、特にチップ上のクリティカル・デバイスの過度露光を可能にする。この作業を実施するために、追加のリソグラフィ・マスクが使用され、トランジスタ・ゲートを実質上縮小（トリムダウン）するレジスト構成要素が追加される。その結果、長さの短い、選択された所定のゲートが得られる。
【００２５】
解決策に関して、他の非クリティカル・デバイスに影響を及ぼさずに、または物理的に接触せずに、クリティカル・デバイスの各サブグループの強度を試験することが望ましい。クリティカル・パス・デバイスをマークするために、設計で解析的マーカ形状が適用される。ｎＦＥＴＳとｐＦＥＴＳとの比を有する回路では、異なるタイプのトランジスタについてマーカを別々に適用することができる。マーカはクリティカル・パス・デバイスを識別する。マーカ形状は、アクティブ領域、ゲート導体、および接点（コンタクト）が描かれる解析的に形成された設計空間内にある。したがって、アクティブ領域、ゲート導体、接点、およびメタライゼーション（金属）についての既知のレベルに加えて、クリティカル・ゲートの特定のサブグループのマーキング専用の追加のレベルが導入される。好ましくは、マーキングはソフトウェア命令によって実施される。
【００２６】
回路のサブセットは、処理中にマーカ形状で解析的に強調される。マーカ形状は、クリティカル・タイミング・パス内のデバイスを構成する回路の所定のサブグループを識別する。次いで、様々な短縮手法を含むデバイス・モデリングが、短いＬ−ｐｏｌｙまたは短いゲート長に拡張される。短縮手法の多くは、広範なＬ−ｐｏｌｙ状態をカバーするデバイス・ソフトウェア・モデル内に既に存在する。重要なことに、デバイス・モデルは、タイミング・モデルで求められる適切に短いＬ−ｐｏｌｙを反映する。短いＬ−ｐｏｌｙはスイッチング速度を改善する。
【００２７】
次いで、マークしたデバイスについてのタイミング短縮設計Ｌ−ｐｏｌｙを改善するのに必要なだけこの解析方法が反復される。クリティカル・パス・デバイスについて設計の形状が好ましくはソフトウェア・アルゴリズムによって解析的にマークされると、マークされたデバイスにＬ−ｐｏｌｙの所望の短縮が解析的に適用され、タイミング解析が実行されて性能が確認される。解析に続いて、完全なタイミング／感度ラン(run)が実行され、マークされたデバイスと、その後続の変更後スイッチング速度の正しい認識が保証される。次いで、新しいタイミング規則が生成される。タイミング最適化が完了した後、最適化したＬ−ｐｏｌｙデータがＯＰＣデータ準備アルゴリズム内に入力され、第１ＰＣマスクが生成される。
【００２８】
図３に、ＯＰＣを用いるトリミングで製造チップを設計するための本発明の方法のプロセス・フローを示す。タイミングに敏感なゲートが識別され、マーカ形状が適用されてこうしたゲートが識別される（３０）。マークされた各デバイスについて公称ゲート長が割り当てられる（３２）。次いで、タイミング規則が（再）生成される（３４）。好ましくは、このことは、チップの全タイミングを評価し、具体的にはタイミング・クリティカルな部品についてのマークされた領域がどのように相互作用するか、および全タイミングにどのような影響を与えるかを調査し、動作環境に対して所望のタイミングが満たされていることを保証し、チップが適切に動作していることを検証する別々のソフトウェア・ツールを実行することによって実施される。チップ・タイミング要件が満たされず（３６）、かつ製造限界を超過しない場合（４４）、ゲート長が増分量だけ解析的に短縮され（３８）、新しいタイミング規則が再生成される（３４）。チップ・タイミング要件が満たされる場合（４０）、最適化されたデータからゲート・マスクが生成される（４２）。新しいタイミングがチップの要件（動作環境）を満たさない場合、製造限界のスクリーン・チェックが行われ、こうした限界に違反していないことが保証される（４４）。製造限界を超過していない場合、ゲート長が再度短縮され（３８）、新しいタイミング規則が生成またはシミュレートされる（３４）。修正後の設計が製造限界に達する場合（４６）、手動の介入を要求することが好ましい（４８）。手動の介入は、デフォルトでは最適化の低い設計から生成されたマスクであり、あるいはそのような最適化がない場合、非最適化設計から生成されたマスクである。
【００２９】
第２実施形態では、時間感応性(time-sensitive)クリティカル・パス内のデバイスのＲＣ時定数が調節され、クリティカル・デバイスに関するスイッチング時間が直接変更される。ＯＰＣトリミングを使用してＬ−ｐｏｌｙを短縮するのに使用される反復方法も適用して、抵抗性経路を形成する金属配線を調整し、隣接するデバイス間を結合する寄生容量を調整することができる。
【００３０】
図４に、本発明のＯＰＣトリミング技法を使用する前工程（ＦＥＯＬ）処理用の製造チップを設計するための本発明の方法のプロセス・フローを示す。まず、マーカ形状が解析的にタイミングに敏感なゲートおよび後工程（ＢＥＯＬ）経路に適用される（５０）。通常、ＢＥＯＬは、すべての金属（メタライゼーション）層のための第１接点として始まる。ＢＥＯＬは、長い線路長および近隣(next-neighbors)のためにＲＣ遅延を受ける。抵抗（Ｒ）は、金属配線を広くすることによって改善することができるが、このことにより、容量性（Ｃ）の問題が生じる。公称ゲート長が、マークされたデバイスに割り当てられ、公称配線がＢＥＯＬ経路に割り当てられ、ＢＥＯＬ経路がセグメント化される（５２）。次いで、好ましくは、チップの全タイミングを評価する別々のソフトウェア・ツールを実行することにより、タイミングがシミュレートされる（５４）。タイミング値が調査され、タイミング値が動作環境を満たすかどうかが確認される（５６）。新しいタイミングが動作環境を満たす場合、マスクが、最適化されたデータから生成される（５８）。新しいタイミングが動作環境を満たさない場合、こうした限界に違反していないことを保証するために製造限界のスクリーン・チェックが行われる（６０）。製造限界を超過していない場合、マークされたデバイスが修正され（６２）、新しいタイミング規則が生成またはシミュレートされる（５４）。セグメントの幅の変更、および冗長な接点およびバイアを追加することを含む配線の修正によってＢＥＯＬのＲＣ遅延が低減される。製造限界を満たしている場合、手動の介入が要求され（６４）、手動の介入は、デフォルトでは最適化の低い設計から生成されたマスクであり、あるいはそのような最適化がない場合、非最適化設計から生成されたマスクである。
【００３１】
図５は、性能向上のためのＯＰＣトリミングのためにマークされた回路のサブセットの略図表現である。ゲート短縮のための追加のトリミングの対象となるクリティカル・デバイス・サブグループを配置する、強調表示したセグメント７０が示されている。解析的に適用されるマーカは、このサブグループを、クリティカル・タイミング・パス内にあるものとして識別している。
【００３２】
本発明は、全開発サイクルを経ずに半導体デバイスの開発に対する技術向上を提供する。本発明は、回路全体のタイミング要件を向上する必要がある箇所でのみ高速デバイスを設計する能力を開発者に与える。チップ全体を短いＬ−ｐｏｌｙにする必要なしに、高性能を公称電力消費と組み合わせることができ、その結果、製品サイクルの初期で高い歩留まりが得られる。本発明はまた、容易なｎ／ｐベータ比調節も可能する。重要なことに、ポリシリコン・トリム・マスク手法（ＰＴ）は、コスト効率の良い解析的に導出されるプロセスで置き換えられる。
【００３３】
特定の好ましい実施形態と共に本発明を具体的に説明したが、上記の説明に照らして、多くの代替実施形態、修正形態、および変形形態が当業者には明らかとなることは明白である。したがって、添付の特許請求の範囲が、本発明の真の範囲および精神に包含される任意の代替実施形態、修正形態、および変形形態を含むことが企図される。
【図面の簡単な説明】
【００３４】
【図１】実測スタンバイ電流（Ｉｄｄｑ）データとリング発振器速度との関係を示すグラフである。
【図２】スタンバイ電流の関数としての様々なリング発振器速度に関する仕様を満たすユニットを示すグラフである。
【図３】製造チップを設計するための本発明の方法のプロセス・フローを示す図である。
【図４】本発明のＯＰＣトリミング技法を使用する前工程（ＦＥＯＬ）処理用の製造チップを設計するための本発明の方法のプロセス・フローを示す図である。
【図５】性能向上のためのＯＰＣトリミングのためにマークされた回路のサブセットの略図表現である。
【符号の説明】
【００３５】
７０  セグメント
【図１】
0005179042.tif 000002
【図２】
0005179042.tif 000003
【図３】
0005179042.tif 000004
【図４】
0005179042.tif 000005
【図５】
0005179042.tif 000006