(57)【特許請求の範囲】
【請求項１】
スクライブ線領域と、前記スクライブ線領域により区画された複数の素子形成領域を有する半導体ウエハを用意する工程と、
前記半導体ウエハ上に、配線膜を成膜して配線を形成する配線形成工程を備え、
前記配線形成工程は、前記配線膜の成膜及びパターン形成を複数回に分けて行い、前記配線膜の成膜毎に前記スクライブ線領域が開口するようにパターニングを行う半導体装置の製造方法。
【請求項２】
前記配線を形成するための配線膜をすべて積層した後に一括して配線パターンの形成を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記配線膜の直下層に層間絶縁膜を形成し、当該層間絶縁膜は、前記スクライブ線領域が開口するようにパターニングを行うことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記配線膜の成膜毎に、前記素子形成領域における前記配線を形成する領域の非近傍領域の少なくとも一部の前記配線膜を除去することを特徴とする請求項１、２又は３に記載の半導体装置の製造方法。
【請求項５】
前記配線膜の成膜毎に、前記配線を形成するための配線パターンの形成を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記配線が、Ａｌ配線、又はＡｌ系合金配線からなることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体ウエハの大型化、薄型化が進んでいる。しかしながら、大型化、薄型化した半導体ウエハは、反りが生じやすいという問題がある。特許文献１には、半導体基板上のスクライブ線領域に矩形の金属膜を調整して残す構造とすることにより、半導体基板上の絶縁膜と金属膜の応力による反りの発生を防止する方法が提案されている。
【特許文献１】特開平１０−２２２３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
アナログ用ＩＣをはじめとする半導体デバイスにおいては、デバイスの高周波特性等の性能向上や、インダクタのＱ値向上といった観点から、配線抵抗を低減することが重要である。配線抵抗を低減する方法としては、（１）配線材料を変更する方法、（２）配線幅を拡大する方法、（３）配線厚を厚膜化する方法がある。
【０００４】
上記（１）の方法は、製造方法の大幅な見直しが必要となる。上記（２）の方法は、半導体装置の小型化が望まれている現状において、チップ面積が増加する構造を採用することは困難である。また、寄生容量が増える観点からも好ましくない。一方、上記（３）の配線厚を厚膜化する方法については、製造方法の大幅な見直しを必要とせず、かつ、チップ面積を増加させずに、特性の影響を最小限に抑えることが可能である。
【０００５】
しかしながら、上記（３）の配線厚を厚膜化する方法は、材料の引張応力からウエハの反りを発生させるという問題がある。このため、現実には配線の厚膜化に限界がある。ウエハの反り量が大きくなると、例えば、フォトリソグラフィー工程に用いる製造装置において、ウエハ吸着不具合が発生したり、レジストの露光工程においてデフォーカスが発生したりする等の問題が生じる。従って、配線膜厚は、ウエハの吸着不具合、デフォーカス等の問題が発生しない範囲内とし、かつ、製造マージンを考慮して膜厚を決定する必要がある。
【０００６】
上記特許文献１の方法によれば、ウエハ製造プロセス完了時点における反り量を調整することが可能である。しかしながら、製造工程中におけるウエハの反り量に対しては効果が十分ではなかった。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、スクライブ線領域と、前記スクライブ線領域により区画された複数の素子形成領域を有する半導体ウエハを用意し、前記半導体ウエハ上に、配線膜を成膜して配線を形成する配線形成工程を備え、前記配線形成工程は、前記配線膜の成膜及びパターン形成を複数回に分けて行い、前記配線膜の成膜毎に前記スクライブ線領域が開口するようにパターニングを行うものである。
【０００８】
本発明に係る半導体装置の製造方法によれば、配線の形成を、複数回の配線膜の成膜及びパターン形成により分割して形成し、かつ配線膜の成膜毎にスクライブ線領域が開口するようにパターニングを行っているので、製造工程中のウエハの反り量を効果的に低減させることができる。その結果、従来に比して配線の厚膜化を実現することができる。
【発明の効果】
【０００９】
本発明によれば、半導体ウエハの反り量を低減しつつ、配線の厚膜化を実現することができる半導体装置の製造方法を提供することができるという優れた効果を有する。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。
【００１１】
［実施形態１］
図１（ａ）は、半導体素子が形成された半導体ウエハの一部を示す上面図であり、図１（ｂ）は、図１（ａ）のＩｂ−Ｉｂ切断部断面図である。半導体ウエハ５１は、図１（ａ）に示すように、スクライブ線領域３により、素子形成領域２が区画されている。素子形成領域２は、縦、横方向に整列して形成されている。ここで、素子形成領域２は、配線、トランジスタ、抵抗等の素子が形成される領域である。一方、スクライブ線領域３は、ダイシングカットが行われる領域であり、図１に示すカットライン４に沿ってカットされることにより、素子形成領域２がチップ化される。
【００１２】
半導体ウエハ５１は、下層配線（不図示）が形成され、下地Ｓｉ基板として機能する半導体基板１、層間絶縁膜５、配線６、保護膜７等を備える。半導体基板１には、下層配線、トランジスタ、抵抗等の各種素子が形成されている。そして、その上層に層間絶縁膜５が形成されている。層間絶縁膜５には、半導体基板１に形成された下層配線層と最上層となる配線６とを電気的に接続するための接続用のビア（不図示）が所定の箇所に形成されている。また、複数個のチップを個々に切り離すためのスクライブ線領域３が開口されている。
【００１３】
層間絶縁膜５上には配線６が配設されている。配線６は、ボンディングパッドを形成する配線であり、保護膜７により被覆されている。保護膜７には、配線６とワイヤ（不図示）を接続するための開口部（不図示）が形成されている。
【００１４】
配線６は、第１配線膜１０と第２配線膜２０の２層が積層された構造となっている。配線に用いる材料は、特に限定されないが、既存の製造ラインを変えずに用いることができる材料であることがコスト面から好ましい。係る観点から、アルミニウム配線、若しくはアルミニウム系合金を用いることが好ましい。一例として、Ａｌ配線、ＡｌＣｕ配線、ＡｌＳｉＣｕ配線を挙げることができる。その中でも、ＡｌＣｕ配線は、配線の寿命が長いので特に好ましい。本実施形態１においては、第1配線膜１０及び第2配線膜２０としてＡｌＣｕ配線を用いた。
【００１５】
配線６の製造方法については後述するが、第１配線膜１０及び第２配線膜２０は、それぞれの配線膜に対して別個にレジスト膜が成膜され、別個にフォトリソグラフィー工程によりパターン形成が行われる。第１配線膜１０及び第２配線膜２０は、それぞれ別個にパターン形成されれば良く、第1配線膜１０、又は／及び第２配線膜２０において、複数種類を積層した複合膜としてもよい。また、第1配線膜１０としてＡｌＣｕ配線、第２配線膜２０としてＡｌ配線のように、第1配線膜１０と第２配線膜とで異なる材料とすることも可能である。また、配線６の上層、及び／又は下層にバリアメタル層を設けてもよい。
【００１６】
配線６は、層間絶縁膜５に形成された接続用のビア（不図示）を介して半導体基板１に形成された下層配線（不図示）と電気的に接続されている。また、配線６は、保護膜７に形成された開口部（不図示）を介して、ワイヤと接続することにより、外部と電気的に接続される。
【００１７】
次に、本実施形態１に係る半導体装置の製造方法について説明する。図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）は、本実施形態１に係る半導体装置の製造工程を説明するための断面図である。
【００１８】
まず、図２（ａ）に示すように、下層配線が形成された半導体基板１を作製する。本実施形態１においては、１５０ｍｍ径、膜厚が６７５μｍのシリコンウエハを用いて、半導体基板１を作製した。
【００１９】
次いで、半導体基板１上の全面に層間絶縁膜５を成膜する。層間絶縁膜５としては、ＳｉＯ２等の無機膜を好適に用いることができる。成膜された層間絶縁膜５上の全面に、レジスト（不図示）をスピンコート法により塗膜し、フォトリソグラフィー工程によりレジストのパターニングを行う。レジストのパターニングは、半導体基板１に形成された下層配線と配線６とを接続するためのビア（不図示）と、スクライブ線領域３に開口部を形成するためのマスクパターンの形成を行う。得られたレジストパターンをマスクとして、層間絶縁膜５のエッチングを行い、スクライブ線領域３とビア（不図示）の部分が選択的に除去された層間絶縁膜５を得る。その後、レジストパターンを除去する（図２（ａ）参照）。
【００２０】
次に、層間絶縁膜５が形成された半導体ウエハ５１の全面に配線６を形成するための第１配線膜１０をスパッタ法により成膜する（図２（ｂ）参照）。第１配線膜１０は、本実施形態１においては３μｍ以下の膜厚に成膜する。第１配線膜１０は、一の材料のみから構成してもよいし、複数の材料の膜を積層してもよい。第１配線膜１０の下層に、バリアメタル層を積層してもよい。
【００２１】
第１配線膜１０上の全面に第１レジスト１１をスピンコート法により塗膜し、フォトリソグラフィー工程により第１レジスト１１のパターニングを行う。フォトマスクを介して第1レジストに露光処理、現像処理を行うことにより、第１レジスト１１にパターンを転写する。第1レジスト１１のパターンとして、スクライブ線領域３が開口部となるようなパターンとする（図２（ｃ）参照）。そして、第１レジスト１１のパターンをマスクとして、ドライエッチ装置（不図示）を用いて第１配線膜１０のエッチングを行い、スクライブ線領域３が除去された第１配線膜１０からなるプレ配線パターン１２を得る。その後、第１レジスト１１を除去する（図２（ｄ）参照）。プレ配線パターン１２は、素子形成領域２に第1配線膜が膜として残り、スクライブ線領域３が除去された構成となっている。すなわち、プレ配線パターン１２は、チップサイズの矩形形状に分割された複数のパターンにより構成される。
【００２２】
プレ配線パターン１２のスクライブ線領域３の開口幅Ｗ２は、図２（ｄ）に示すように、層間絶縁膜５に形成されたスクライブ線領域３の開口幅Ｗ１よりも一回り大きくなるように形成している。プレ配線パターン１２は、最終的には、配線パターン以外は除去されることになる。このため、スクライブ線領域３の開口幅Ｗ２を厳密に制御させなくてもよく、上記Ｗ１とＷ２が同じでなくてもよい。
【００２３】
続いて、第１配線膜１０が形成された半導体ウエハ５１の全面に、配線６を形成するための第２配線膜２０をスパッタ法により成膜する（図３（ａ）参照）。第１配線膜１０と第２配線膜２０とは、同一の材料により構成してもよいし、異なる材料のものを積層してもよい。第２配線膜２０も、本実施形態１においては３μｍ以下の膜厚に成膜する。第２配線膜２０は、一の材料のみから構成してもよいし、複数の材料の膜を積層してもよい。第２配線膜２０の上層に、バリアメタル層を積層してもよい。
【００２４】
第２配線膜２０上の全面に、第２レジスト２１をスピンコート法により塗膜し、フォトリソグラフィー工程により第２レジスト２１のパターニングを行う。第２レジスト２１のパターンは、配線６を形成したい領域がマスクされるようなレジストパターンとする（図３（ｂ）参照）。得られた第２レジスト２１のパターンをマスクとして、第２配線膜２０及び第１配線膜１０のエッチングを行うことにより、配線６を得る。その後、第２レジスト２１を除去する（図３（ｃ）参照）。
【００２５】
配線６を形成後、全面に保護膜７を積層し、ワイヤと接続するためのボンディングパッド部に開口部を形成する。このとき、保護膜７に、スクライブ線領域３の開口部を設けてもよい。上記のようにして製造された半導体ウエハ５１は、後工程においてスクライブ線領域がダイシングカットされ、チップ化される。そして、ワイヤボンディング工程等の後工程を経て半導体装置が製造される。
【００２６】
本実施形態１によれば、配線６の形成工程において、成膜及びパターン形成工程を２回に分けて形成し、かつ第１配線膜１０において、スクライブ線領域を開口させているので、ウエハの反り量を軽減させつつ、配線を厚膜化することができる。以下、その理由について説明する。
【００２７】
まず、図８（ａ）に、比較例に係る半導体装置の製造工程図を示す。まず、下層配線層（不図示）を形成した半導体基板１０１を作製し、図８（ａ）に示すように、その上層に層間絶縁膜１０５を成膜する。層間絶縁膜１０５には、下層配線層を含む半導体基板１０１と、最上層となる配線１０６とを電気的に接続するための接続用のビア（不図示）を所定の箇所に形成する。また、この接続用ビア形成と同時に、半導体基板１０１上に複数個のチップを個々に切り離すためのスクライブ線領域１０３を形成する。
【００２８】
次いで、スクライブ線領域１０３、接続用のビアを形成した層間絶縁膜１０５上に、スパッタ法にてＡｌＣｕ配線を形成するための配線膜１１０を成膜する。配線膜１１０上にレジストを塗膜し、露光、現像等のフォトリソグラフィー工程を経て、レジスト１１１の配線形成用のパターンを得る（図８（ｂ）参照）。そして、この配線形成用のレジスト１１１のパターンをマスクとして、配線膜１１０をドライエッチ装置によりエッチングする。その後、レジストパターンを除去することにより、配線１０６を得る（図８（ｃ）参照）。
【００２９】
比較例に係る半導体ウエハにおいて、層間絶縁膜１０５上の全面に配線膜１１０を成膜した場合の、配線膜厚に対するウエハの反り量をプロットしたものを図４（ａ）に示す。同図より、配線膜厚が大きくなるにつれてウエハの反り量が比例して大きくなることがわかる。ウエハの反り量が大きくなると、上述したようにレジスト等をフォトリソグラフィー工程によりパターニングする際に不具合が生じる。具体的には、レジスト等をパターニングする際の製造装置である露光装置や現像装置にウエハを搭載して吸着固定させる際に、吸着不良が発生したり、露光時にデフォーカスの問題が発生したりする等の問題がある。
【００３０】
ウエハ径が１５０ｍｍ、厚みが６７５μｍのウエハを用いた場合、一般的に、ウエハの反り量が１６０μｍを超えないようにすることが必要である。比較例に係る半導体ウエハにおいて、ウエハ径が１５０ｍｍ、厚みが６７５μｍのウエハを用いた場合、ウエハの反り量が１６０μｍとなる膜厚は、４．５μｍであった。
【００３１】
本実施形態１に係る半導体ウエハ５１において、層間絶縁膜５上に第１配線膜１０を全面に成膜し、さらにスクライブ線領域３に開口部を設け、続いて第２配線膜２０を成膜した場合の、配線膜厚に対するウエハの反り量をプロットしたものを図４（ｂ）に示す。第１配線膜１０にスクライブ線領域３の開口部を設けることにより、同図に示すように、ウエハの反り量が大幅に軽減することがわかる。上記図４（ａ）と同様の実験条件で検討した場合、ウエハの反り量が１６０μｍとなる配線膜厚は、６．０μｍであった。
【００３２】
本実施形態１によれば、配線６を２回の成膜、及びパターン形成工程に分け、１回目の成膜、及びパターン形成工程において、スクライブ線領域を開口させているので、ウエハの反り量を大幅に軽減させつつ、配線の厚膜化を実現することができる。そして、配線の厚膜化により、配線抵抗の低減を実現することができる。その結果、高周波特性の性能向上、インダクタのＱ値が向上した半導体装置を提供することができる。また、ウエハの大径化や、薄型化の観点からも有利である。また、既存の配線材料を適用できるため、既存の製造工程と同一の装置等を用いることができる。
【００３３】
本実施形態１によれば、特に４μｍ以上の厚膜配線を形成するときに有効である。また、プレ配線パターン１２として、非配線領域であるスクライブ線領域３を除去し、配線６を形成するための配線パターン形成は、第1配線膜１０と第２配線膜２０とを一括してパターン形成しているので、配線パターンの歩留まりを高めることができる。また、層間絶縁膜５にスクライブ線領域３の開口部を設けているので、第1配線膜１０のスクライブ線領域３を開口させることによる応力緩和がより効果的となる。
【００３４】
［実施形態２］
次に、上記実施形態１とは異なる半導体装置の製造方法の一例について説明する。なお、以降の説明において、上記実施形態と同一の要素部材は同一の符号を付し、適宜その説明を省略する。
【００３５】
本実施形態２に係る半導体装置の製造方法は、下記の点を除き、上記実施形態１に係る半導体装置の製造方法と同じである。すなわち、上記実施形態１に係る半導体ウエハ５１おいては、配線６が、２回の成膜、及びパターン形成工程（第１配線膜１０の成膜、及びパターン形成工程、第２配線膜２０の成膜、及びパターン形成工程）により製造されていたのに対し、本実施形態２に係る半導体ウエハ５２においては、配線６ａが、３回の成膜、及びパターン形成工程により製造されている点で相違する。
【００３６】
図５に、本実施形態２に係る半導体ウエハ５２の配線構造を説明するための断面図を示す。図５に示すように、本実施形態２に係る配線６ａは、３回の成膜及びパターン形成工程により形成した配線膜（第１配線膜１０、第２配線膜２０ａ、第３配線膜３０）から構成される。本実施形態２においては、上記実施形態１と同様の方法により第１配線膜１０を全面に成膜した後に、第1レジスト１１をフォトリソグラフィー工程により形成して、これをマスクとしてエッチング処理によりプレ配線パターン１２を形成する。
【００３７】
次いで、プレ配線パターン１２が形成された半導体ウエハ５２の全面に第２配線膜２０ａを成膜する。第２配線膜２０ａ上の全面に、第２レジスト（不図示）をスピンコート法により塗膜し、フォトリソグラフィー工程により第２レジストのパターニングを行う。第２レジストのパターンは、スクライブ線領域３が開口部となるようなレジストパターンとする。すなわち、プレ配線パターン１２と同じ形状の第２レジストパターンを形成する。そして、第２レジストのパターンをマスクとして、ドライエッチ装置（不図示）を用いて第２配線膜２０ａのエッチングを行い、スクライブ線領域３が除去された第２配線膜２０からなる第２プレ配線パターンを得る。その後、第２レジストを除去する。なお、プレ配線パターン１２と第２プレ配線パターンは、必ずしも同一パターンである必要はなく、ウエハの反り量等に応じて適宜パターンを選択することができる。
【００３８】
続いて、第２プレ配線パターンが形成された半導体ウエハ５２の全面に、配線６ａを形成するための第３配線膜３０をスパッタ法により成膜する。第１配線膜１０、第２配線膜２０ａ、第３配線膜３０とは、同一の材料により構成してもよいし、異なる材料のものを積層してもよい。第３配線膜３０は、一の材料のもから構成してもよいし、複数の材料の膜厚を積層してもよい。第３配線膜３０の上層にバリアメタル層を積層してもよい。
【００３９】
第３配線膜３０上の全面に、第３レジスト（不図示）をスピンコート法により塗膜し、フォトリソグラフィー工程により第３レジストのパターニングを行う。第３レジストのパターンは、配線６ａを形成したい領域がマスクされるようなレジストパターンとする。得られた第３レジストのパターンをマスクとして、第３配線膜３０、第２配線膜２０ａ及び第１配線膜１０のエッチングを一括して行うことにより、図５に示すような配線６ａを得る。その後、第３レジストを除去する。
【００４０】
本実施形態２によれば、第1配線膜１０のみならず、第２配線膜２０ａにスクライブ線領域３を開口させているので、ウエハの反り量を効果的に低減させつつ、配線厚の厚膜化を実現することができる。配線の厚膜化により、配線抵抗を低減することができ、高周波特性の性能向上やインダクタのＱ値が向上した半導体装置を提供することができる。また、ウエハの大径化や、薄型化の観点からも有利である。
【００４１】
［実施形態３］
本実施形態３に係る半導体装置の製造方法は、下記の点を除き、上記実施形態１に係る半導体装置の製造方法と同じである。すなわち、上記実施形態１に係る半導体ウエハ５１においては、第１配線膜１０を成膜した後にスクライブ線領域３が開口するようにプレ配線パターン１２を形成しているのに対し、本実施形態３に係る半導体ウエハ５３おいては、スクライブ線領域３を開口するのに加え、素子形成領域２における配線６を形成する領域の非近傍領域の少なくとも一部を除去することによりプレ配線パターン１２ｂを形成している点で相違する。
【００４２】
図６に、本実施形態３に係る半導体ウエハ５３の配線構造を説明するための断面図を示す。本実施形態３に係る半導体ウエハ５３に形成する配線６は、２回の成膜及びパターン形成工程により形成した配線膜（第１配線膜、第２配線膜）から構成される。本実施形態３においては、上記実施形態１と同様の方法により第１配線膜１０を半導体ウエハ５３の全面に成膜した後に、第1配線膜においてスクライブ線領域３を除去するとともに、素子形成領域２における配線６の非近傍領域８も除去するようにプレ配線パターン１２ｂの形成を行う（図６参照）。
【００４３】
本実施形態３によれば、第１配線膜１０のプレ配線パターン１２ｂとして、素子形成領域２における配線６の非近傍領域８も除去しているので、プレ配線パターン１２ｂのパターン面積が上記実施形態１に比して小さい。プレ配線パターン１２ｂにおいて、膜パターンの面積が小さい程ウエハの反り量に対して応力緩和が大きいので、ウエハの反り量をより効果的に低減させることができる。従って、配線の厚膜化により、配線抵抗の低減を実現することができ、高周波特性の性能向上、インダクタのＱ値が向上した半導体装置を提供することができる。また、ウエハの大径化や、薄型化の観点からも有利である。
【００４４】
［実施形態４］
本実施形態４に係る半導体装置の製造方法は、下記の点を除き、上記実施形態１に係る半導体装置の製造方法と同じである。すなわち、上記実施形態１に係る半導体ウエハ５１においては、第２配線膜２０を成膜した後に、第１配線膜１０も含めて配線パターンを一括して形成していたのに対し、本実施形態４に係る半導体ウエハ５４においては、第１配線膜１０、第２配線膜２０それぞれを成膜した後に、別個に配線パターンを形成している点で相違する。
【００４５】
図７に、本実施形態４に係る半導体ウエハ５４の配線構造を説明するための断面図を示す。本実施形態４に係る半導体ウエハ５４に形成する配線６は、２回の成膜及びパターン形成工程により形成した配線膜（第１配線膜、第２配線膜）から構成される。本実施形態４においては、第１配線膜１０を成膜した後に、配線６を形成するための配線パターンを、フォトリソグラフィー工程、エッチング工程により形成する。これにより、第1配線膜１０により構成される配線６のパターンが形成されたプレ配線パターン１２ｃを得る（図７参照）。この配線パターンからなるプレ配線パターン１２ｃが形成された半導体ウエハ５４の全面に、第２配線膜２０を成膜し、配線６を形成するための配線パターンをフォトリソグラフィー工程、エッチング工程により形成する。
【００４６】
本実施形態４によれば、第１配線膜１０にプレ配線パターン１２ｃとして直接配線パターンを形成させているので、第1配線膜の膜パターンの面積を最小化させることができる。その結果、ウエハの反り量をさらに効果的に低減させることができる。従って、配線の厚膜化により、配線抵抗の低減を実現することができ、高周波特性の性能向上、インダクタのＱ値が向上した半導体装置を提供することができる。また、ウエハの大径化や、薄型化の観点からも有利である。ウエハの反り量低減により、製造工程を安定して精度良く行い、信頼性の高い半導体装置を提供することができる。
【００４７】
なお、上記実施形態においては、第1配線膜１０及び第２配線膜２０の２回の成膜及びパターン形成工程により配線を形成する例、若しくは、第1配線膜１０〜第３配線膜３０の３回の成膜及びパターン形成工程により配線を形成する例について説明したが、４回以上の成膜及びパターン形成工程により形成してもよいことは言うまでもない。求められる配線厚、ウエハの反り量等に応じて、適宜決定する。
【００４８】
また、配線構造として、ボンディングパッドを形成するための配線を例として説明したが、これに限定されるものではなく、配線厚を厚くしたい配線全般に対して本件発明を適用することができる。例えば、多層配線構造を有する配線に本件発明を適用することができる。ウエハの反り量は、多層になるほど大きくなるため、多層配線構造を有する半導体装置に、本件発明を好適に適用することができる。
【００４９】
また、半導体基板として、シリコンウエハの例について説明したが、これに限定されるものではない。また、ウエハの径やウエハの膜厚は、上記例に限定されるものではないことは言うまでもない。また、上記例においては、第１配線膜１０、第２配線膜２０等の成膜する膜厚の上限を３μｍ以下とする例について説明したが、用いるウエハの厚みや径、及び配線に用いる材料等により、ウエハの反り量は変動するものである。また、製造装置やパターンの寸法によりウエハの反り量の許容量も異なるものである。従って、求められるスペックや用途に応じて、適宜、配線６を形成するための成膜膜厚の上限値や、配線を形成するための成膜及びパターニング回数を決定する。
【図面の簡単な説明】
【００５０】
【図１】（ａ）は、本実施形態１に係るウエハの上面図であり、（ｂ）は図１（ａ）のＩｂ−Ｉｂ切断部断面図。
【図２】（ａ）〜（ｄ）は、本実施形態１に係る半導体装置の製造工程を説明するための断面図。
【図３】（ａ）〜（ｃ）は、本実施形態１に係る半導体装置の製造工程を説明するための断面図。
【図４】（ａ）は、比較例に係る配線膜厚とウエハの反り量の関係を示す図であり、（ｂ）は本実施形態１に係る配線膜厚とウエハの反り量の関係を示す図。
【図５】本実施形態２に係る半導体装置の製造工程を説明するための断面図。
【図６】本実施形態３に係る半導体装置の製造工程を説明するための断面図。
【図７】本実施形態４に係る半導体装置の製造工程を説明するための断面図。
【図８】（ａ）〜（ｃ）は、従来例に係る半導体装置の製造工程を説明するための断面図。
【符号の説明】
【００５１】
１      半導体基板
２      素子形成領域
３      スクライブ線領域
４      カットライン
５      層間絶縁膜
６      配線
７      保護膜
８      配線非形成領域
１０    第１配線膜
１１    第１レジスト
１２    プレ配線パターン
２０    第２配線膜
２１    第１レジスト
３０    第３配線膜
５１    半導体装置
【図１】
0005165330.tif 000002
【図２】
0005165330.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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