(57)【特許請求の範囲】
【請求項１】
シリコン基板表面に形成されたＮ型ウェル領域と、このＮ型ウェル領域上に設けられた絶縁膜と、この絶縁膜上に設けられた電極と、を有するＭＯＳバラクタ素子と、
前記ＭＯＳバラクタ素子の動作待機時に、前記電極の電位から前記Ｎ型ウェル領域の電位を引いた電位差を０以上にする制御回路と、を備えた半導体集積回路を、可変容量素子として備えることを特徴とする電圧制御発振器。
【請求項２】
前記制御回路は、前記ＭＯＳバラクタ素子の通常動作時は、前記Ｎ型ウェル領域の電位を所定の値に設定して、前記ＭＯＳバラクタ素子の容量値を制御し、
前記ＭＯＳバラクタ素子の動作待機時は、前記Ｎ型ウェル領域の電位を接地電位とすることを特徴とする請求項１に記載の電圧制御発振器。
【請求項３】
前記制御回路は、前記ＭＯＳバラクタ素子の通常動作時は、前記電極の電位を所定の値に設定して、前記ＭＯＳバラクタ素子の容量値を制御し、前記ＭＯＳバラクタ素子の動作待機時は、前記電極の電位を正電源電位とすることを特徴とする請求項１に記載の電圧制御発振器。
【請求項４】
シリコン基板表面に形成されたＰ型ウェル領域と、このＰ型ウェル領域上に設けられた絶縁膜と、この絶縁膜上に設けられた電極と、を有するＭＯＳバラクタ素子と、
前記ＭＯＳバラクタ素子の動作待機時に、前記電極の電位から前記Ｐ型ウェル領域の電位を引いた電位差を０以下にする制御回路と、を備えた半導体集積回路を、可変容量素子として備えることを特徴とする電圧制御発振器。
【請求項５】
前記制御回路は、前記ＭＯＳバラクタ素子の通常動作時は、前記電極の電位を所定の値に設定して、前記ＭＯＳバラクタ素子の容量値を制御し、前記ＭＯＳバラクタ素子の動作待機時は、前記電極の電位を接地電位とすることを特徴とする請求項４に記載の電圧制御発振器。
【請求項６】
前記制御回路は、前記ＭＯＳバラクタ素子の通常動作時は、前記Ｐ型ウェル領域の電位を所定の値に設定して、前記ＭＯＳバラクタ素子の容量値を制御し、前記ＭＯＳバラクタ素子の動作待機時は、前記Ｐ型ウェル領域の電位を正電源電位とすることを特徴とする請求項４に記載の電圧制御発振器。
【請求項７】
請求項１乃至６のいずれか１項に記載の電圧制御発振器を備えることを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳバラクタ素子を内蔵した半導体集積回路（ＬＳＩ）を備える電圧制御発振器及びＰＬＬ回路に関する。
【背景技術】
【０００２】
印加する容量制御電圧に応じて容量を変化させることのできる可変キャパシタであるバラクタ（ｖａｒａｃｔｏｒ）は半導体集積回路を構成する基本的な素子であり、例えばインダクタとの組み合わせで、ＬＣ共振型電圧制御発振器（ＬＣ−ＶＣＯ）などの回路を形成するのに用いられている。その発振周波数はインダクタのインダクタンスをＬとし、可変キャパシタの容量をＣとすると、数式１により与えられる。
【０００３】
【数１】
0005179848.tif 000002
【０００４】
シリコン基板上にバラクタを形成する場合、ＭＯＳ型（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構造が広く知られている。
図１はＭＯＳ型の構造を有するバラクタ（ＭＯＳバラクタ素子）１０の断面図である。
図１はＰ型のシリコン基板（Ｐ−ｓｕｂ）１１の表面にＮウェル（Ｎ−ｗｅｌｌ）１２が形成されており、このＮウェル１２の表面にＮ型拡散領域（Ｎ＋）１３、１４が相互に隔離して形成される。そして、Ｎウェル１２上の一方のＮ型拡散領域１３と他方のＮ型拡散領域１４との間の領域の直上域には、ゲート絶縁膜１５が形成されており、このゲート絶縁膜１５の上には、ゲート電極１６が設けられている。隔離された二つのＮ型拡散領域１３、１４はウェル端子１７に接続されている。ウェル端子１７の電位をウェル電位Ｖｗとする。また、ゲート電極１６はゲート端子１８に接続されている。ゲート端子１８の電位をゲート電位Ｖｇとする。このように接続すると、ＭＯＳバラクタ素子１０は、ゲート電極１６とＮウェル１２との間にキャパシタが形成される。
【０００５】
図１のＭＯＳバラクタ素子１０のゲート端子１８−ウェル端子１７間に印加される容量制御電圧（Ｖｇ−Ｖｗ）を十分高くすると、Ｎウェル１２の表面におけるゲート電極１６直下にキャリアである電子が集まり、この領域が導電性となるため、ゲート電極１６下の実質的な絶縁領域の厚さがゲート絶縁膜１５の膜厚と等しくなり、ゲート電極１６とＮウェル１２との間の容量値は最大値となる。なお、容量制御電圧（Ｖｇ−Ｖｗ）をこれ以上高くしても、ゲート電極１６下の実質的な絶縁領域の厚さは変化しないため、容量値も変化しない。
この状態から容量制御電圧（Ｖｇ−Ｖｗ）を低下させていくと、Ｎウェル１２表面におけるゲート絶縁膜１５直下の領域に空乏層が成長し、ゲート電極１６下の実質的な絶縁領域の厚さがゲート絶縁膜１５の膜厚に空乏層の深さを加えた値になる為、容量値が低下する。そして、容量制御電圧（Ｖｇ−Ｖｗ）が十分に低くなると、空乏層の深さが最大となり、容量値が安定する。この空乏層の最大の深さは基板表面の不純物ドーパント濃度により決定される。
【０００６】
さらに容量制御電圧（Ｖｇ−Ｖｗ）を低下させると、Ｎウェル１２表面に少数キャリアであるホールによる反転層が形成される。ただし、ホールによる反転層が形成されても、反転層直下の空乏層の深さは変わらない為、容量値に変化はない。
このように、ＭＯＳバラクタ素子１０に印加される容量制御電圧（Ｖｇ−Ｖｗ）を変化させることにより、可変容量を実現可能となる（例えば、特許文献１参照）。
【０００７】
図２はＭＯＳ型の構造を有するバラクタ（ＭＯＳバラクタ素子）２０の断面図である。
図２はＮ型のシリコン基板（Ｎ−ｓｕｂ）２１の表面にＰウェル（Ｐ−ｗｅｌｌ）２２が形成されており、このＰウェル２２の表面にＰ型拡散領域（Ｐ＋）２３、２４が相互に隔離して形成される。そして、Ｐウェル２２上の一方のＰ型拡散領域２３と他方のＰ型拡散領域２４との間の領域の直上域には、ゲート絶縁膜２５が形成されており、このゲート絶縁膜２５の上には、ゲート電極２６が設けられている。隔離された二つのＰ型拡散領域２３、２４はウェル端子２７に接続されている。ウェル端子２７の電位をウェル電位Ｖｗとする。また、ゲート電極２６はゲート端子２８に接続されている。ゲート端子２８の電位をゲート電位Ｖｇとする。このように接続すると、ＭＯＳバラクタ素子２０は、ゲート電極２６とＰウェル２２との間にキャパシタが形成される。
【０００８】
図２のＭＯＳバラクタ素子２０のゲート端子２８−ウェル端子２７間に印加される容量制御電圧（Ｖｇ−Ｖｗ）を十分低くすると、Ｐウェル２２の表面におけるゲート電極２６直下にキャリアであるホールが集まり、この領域が導電性となるため、ゲート電極２６下の実質的な絶縁領域の厚さがゲート絶縁膜２５の膜厚と等しくなり、ゲート電極２６とＰウェル２２との間の容量値は最大値となる。なお、容量制御電圧（Ｖｇ−Ｖｗ）をこれ以上低くしても、ゲート電極２６下の実質的な絶縁領域の厚さは変化しないため、容量値も変化しない。
この状態から容量制御電圧（Ｖｇ−Ｖｗ）を上昇させていくと、Ｐウェル２２表面におけるゲート絶縁膜２５直下の領域に空乏層が成長し、ゲート電極２６下の実質的な絶縁領域の厚さがゲート絶縁膜２５の膜厚に空乏層の深さを加えた値になる為、容量値が低下する。そして、容量制御電圧（Ｖｇ−Ｖｗ）が十分に高くなると、空乏層の深さが最大となり、容量値が安定する。この空乏層の最大の深さは基板表面の不純物ドーパント濃度により決定される。
【０００９】
さらに容量制御電圧（Ｖｇ−Ｖｗ）を上昇させると、Ｐウェル２２表面に少数キャリアである電子による反転層が形成される。ただし、電子による反転層が形成されても、反転層直下の空乏層の深さは変わらない為、容量値に変化はない。
このように、ＭＯＳバラクタ素子２０に印加される容量制御電圧（Ｖｇ−Ｖｗ）を変化させることにより、可変容量を実現可能となる。
【００１０】
図３は横軸に図１のＭＯＳバラクタ素子１０に印加される容量制御電圧（Ｖｇ−Ｖｗ）をとり、縦軸にこのＭＯＳバラクタ素子１０の容量値Ｃをとって、ＭＯＳバラクタ素子１０の特性を示したグラフである。
図３の第１領域は容量制御電圧（Ｖｇ−Ｖｗ）が正の領域、第２領域は容量制御電圧（Ｖｇ−Ｖｗ）が負であり、さらに反転層が形成されていない領域、第３領域は容量制御電圧（Ｖｇ−Ｖｗ）が負であり、さらに反転層が形成される領域である。図３において、容量制御電圧（Ｖｇ−Ｖｗ）が０とは、第１領域と第２領域の境界線に対応する。
従来のＭＯＳバラクタ素子は通常動作時、図３の第１領域と第２領域の領域内で、容量制御電圧（Ｖｇ−Ｖｗ）を制御することで、所望の容量を実現させている。第３領域は容量値が容量制御電圧（Ｖｇ−Ｖｗ）で変化しない領域であり使用しない。
ただし、スリープモード等の動作待機状態では、印加される容量制御電圧（Ｖｇ−Ｖｗ）は消費電力に関わらない為、意図的には制御されず、なりゆきで第３領域の状態となる可能性がある。
【００１１】
図４は横軸に図２のＭＯＳバラクタ素子２０に印加される容量制御電圧（Ｖｇ−Ｖｗ）をとり、縦軸にこのＭＯＳバラクタ素子２０の容量値Ｃをとって、ＭＯＳバラクタ素子２０の特性を示したグラフである。
図４の第１領域は容量制御電圧（Ｖｇ−Ｖｗ）が負の領域、第２領域は容量制御電圧（Ｖｇ−Ｖｗ）が正であり、さらに反転層が形成されていない領域、第３領域は容量制御電圧（Ｖｇ−Ｖｗ）が正であり、さらに反転層が形成される領域である。図４において、容量制御電圧（Ｖｇ−Ｖｗ）が０とは、第１領域と第２領域の境界線に対応する。
従来のＭＯＳバラクタ素子は通常動作時、図４の第１領域と第２領域の領域内で、容量制御電圧（Ｖｇ−Ｖｗ）を制御することで、所望の容量を実現させている。第３領域は容量値が容量制御電圧（Ｖｇ−Ｖｗ）で変化しない領域であり使用しない。
ただし、スリープモード等の待機状態では、印加される容量制御電圧（Ｖｇ−Ｖｗ）は消費電力に関わらない為、意図的には制御されず、なりゆきで第３領域の状態となる可能性がある。
【特許文献１】特開２００５−２６９３１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、図１や図２の従来のＭＯＳバラクタ素子には待機状態から異なる任意の容量安定状態への過渡時間が、待機状態の容量制御電圧（Ｖｇ−Ｖｗ）によって異なり、動作待機状態の（Ｖｇ−Ｖｗ）電位が図３や図４の第３領域である場合に遅くなるという問題がある。
これは、上述のように待機状態の容量制御電圧（Ｖｇ−Ｖｗ）の電位を制御していないためである。例えば、第３領域の容量制御電圧（Ｖｇ−Ｖｗ）の電位が印加された場合、ＭＯＳバラクタ素子のゲート電極直下のウェル表面に反転層が形成されるが、この状態から異なる任意の容量を実現する第１領域または第２領域の容量制御電圧（Ｖｇ−Ｖｗ）の電位を印加して、形成された反転層を拡散させ、空乏層が任意の容量値を実現する深さとなる為には、反転層が存在しない状態からの場合と比較して、反転層を拡散させる分、過渡時間が長くなる。
【００１３】
本発明は、このような問題点に鑑みてなされたものであり、待機状態から任意の容量安定状態への過渡時間の短いＭＯＳバラクタ素子を内蔵した半導体集積回路を備える電圧制御発振器及びＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決して本発明の目的を達成するために、本発明による電圧制御発振器は、シリコン基板表面に形成されたＮ型ウェル領域と、このＮ型ウェル領域上に設けられた絶縁膜と、この絶縁膜上に設けられた電極と、を有するＭＯＳバラクタ素子と、前記ＭＯＳバラクタ素子の動作待機時に、前記電極の電位から前記Ｎ型ウェル領域の電位を引いた電位差を０以上にする制御回路と、を備えた半導体集積回路を、可変容量素子として備えることを特徴とする。
【００１５】
前記制御回路は、前記ＭＯＳバラクタ素子の通常動作時は、前記Ｎ型ウェル領域の電位を所定の値に設定して、前記ＭＯＳバラクタ素子の容量値を制御し、前記ＭＯＳバラクタ素子の動作待機時は、前記Ｎ型ウェル領域の電位を接地電位とすることを特徴とする。
前記制御回路は、前記ＭＯＳバラクタ素子の通常動作時は、前記電極の電位を所定の値に設定して、前記ＭＯＳバラクタ素子の容量値を制御し、前記ＭＯＳバラクタ素子の動作待機時は、前記電極の電位を正電源電位とすることを特徴とする。
【００１６】
また、本発明による電圧制御発振器は、シリコン基板表面に形成されたＰ型ウェル領域と、このＰ型ウェル領域上に設けられた絶縁膜と、この絶縁膜上に設けられた電極と、を有するＭＯＳバラクタ素子と、前記ＭＯＳバラクタ素子の動作待機時に、前記電極の電位から前記Ｐ型ウェル領域の電位を引いた電位差を０以下にする制御回路と、を備えた半導体集積回路を、可変容量素子として備えることを特徴とする。
【００１７】
前記制御回路は、前記ＭＯＳバラクタ素子の通常動作時は、前記電極の電位を所定の値に設定して、前記ＭＯＳバラクタ素子の容量値を制御し、前記ＭＯＳバラクタ素子の動作待機時は、前記電極の電位を接地電位とすることを特徴とする。
前記制御回路は、前記ＭＯＳバラクタ素子の通常動作時は、前記Ｐ型ウェル領域の電位を所定の値に設定して、前記ＭＯＳバラクタ素子の容量値を制御し、前記ＭＯＳバラクタ素子の動作待機時は、前記Ｐ型ウェル領域の電位を正電源電位とすることを特徴とする。
さらに、本発明のＰＬＬ回路は、上記に記載の電圧制御発振器を備えることを特徴とする。
【発明の効果】
【００１８】
本発明の、可変容量素子として半導体集積回路を備えた電圧制御発振器では、Ｎ型ウェルを有するＭＯＳバラクタ素子の動作待機時に電極の電位からＮ型ウェル領域の電位を引いた電位差を０以上にする制御回路を備えることにより、動作待機時から任意の容量安定状態への過渡時間を短くすることが可能となる。
また、Ｐ型ウェルを有するＭＯＳバラクタ素子の動作待機時に電極の電位からＰ型ウェル領域の電位を引いた電位差を０以下にする制御回路を備えることにより、動作待機時から任意の容量安定状態への過渡時間を短くすることが可能となる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施形態）
以下、本発明の第１の実施形態について図面を参照して説明する。
図５は本発明を適用したＬＣ共振型電圧制御発振器（ＬＣ−ＶＣＯ）５０における具体例を示している。図５のＬＣ−ＶＣＯ５０は、インダクタＬ１、Ｌ２、固定容量Ｃ１、Ｃ２、ＭＯＳバラクタ素子による可変容量Ｍ１、Ｍ２、バイアス電位を与える抵抗Ｒ１、Ｒ２からなるタンク回路５１と、その共振周波数で正帰還増幅するバイポーラトランジスタＱ１、Ｑ２と、電流源Ｉ１と、ＤＣ電位を遮断するための固定容量Ｃ３、Ｃ４と、バイポーラトランジスタＱ１、Ｑ２にＤＣ電位を与える抵抗Ｒ３、Ｒ４と、ＤＣ電位を発生する為の電流源Ｉ２、抵抗Ｒ５と、ＬＣ−ＶＣＯ５０の通常動作時は入力電位と出力電位とを同電位とし、動作待機時は出力電位を接地電位とする制御回路５２と、を有している。
【００２０】
ここで、可変容量Ｍ１、Ｍ２は図１のＭＯＳバラクタ素子１０と同じ断面構造を有している。可変容量Ｍ１のゲート電極（ゲート端子１８）は固定容量Ｃ１及び抵抗Ｒ１に接続され、ウェル領域（ウェル端子１７）はＶＣＮＴ’ノード５３を介して制御回路５２と接続されている。可変容量Ｍ２のゲート電極（ゲート端子１８）は固定容量Ｃ２及び抵抗Ｒ２に接続され、ウェル領域（ウェル端子１７）はＶＣＮＴ’ノード５３を介して制御回路５２と接続されている。
制御回路５２は、ＶＣＮＴ端子（電位制御端子）５４より制御信号ＶＣＮＴを入力し、制御端子５５から入力される制御信号Ｓ０に基づいて制御された制御信号ＶＣＮＴ’を、ＶＣＮＴ’ノード５３を介して可変容量Ｍ１、Ｍ２のウェル領域（ウェル端子１７）に出力している。
【００２１】
可変容量Ｍ１と固定容量Ｃ１の接続点、可変容量Ｍ２と固定容量Ｃ２の接続点には、抵抗Ｒ１、Ｒ２を介してバイアス端子５６からのバイアス電位Ｖ１が印加されており、バイアス電位Ｖ１と制御信号ＶＣＮＴ’の電位との差によって、可変容量Ｍ１、Ｍ２の可変容量が決定される。
また、固定容量Ｃ１、Ｃ２の他方の端子はそれぞれインダクタＬ１、Ｌ２の一方の端子に接続され、インダクタＬ１、Ｌ２の他方の端子は電源ＶＤＤに接続されている。
【００２２】
バイポーラトランジスタＱ１、Ｑ２のコレクタは、ＤＣカット用の固定容量Ｃ３、Ｃ４を介して、お互いのベースに入力されている、いわゆるクロスカップリングの構成をしている。バイポーラトランジスタＱ１、Ｑ２のエミッタは、互いに共通接続され、その接続点にて電流源Ｉ１より電流供給を受ける。また、電流源Ｉ２と抵抗Ｒ５によってＤＣ電位Ｖ３を発生し、抵抗Ｒ３、Ｒ４を介してバイポーラトランジスタＱ１、Ｑ２のベースにそれぞれ供給する。
また、バイポーラトランジスタＱ１、Ｑ２のコレクタは、それぞれインダクタＬ１と固定容量Ｃ１の共通接続点、インダクタＬ２と固定容量Ｃ２の共通接続点にて、タンク回路５１にも接続され、負性抵抗を発生して安定したＬＣ発振を継続させており、その出力信号ＯＵＴ、ＯＵＴＢは共通接続点に接続された出力端子５７、５８より出力される。
【００２３】
図６は図５記載の制御回路５２の具体例を示している。
図６の制御回路５２は、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）ＱＮ０、ＱＮ１とＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）ＱＰ１とインバータＩＮＶ１を有し、端子ＶＣＮＴはＮチャネルＭＯＳトランジスタＱＮ１とＰチャネルＭＯＳトランジスタＱＰ１のソースに夫々接続され、端子ＶＣＮＴ’はＮチャネルＭＯＳトランジスタＱＮ１とＰチャネルＭＯＳトランジスタＱＰ１のドレインに夫々接続されている。
【００２４】
端子Ｓ０はＮチャネルＭＯＳトランジスタＱＮ１のゲートに接続され、インバータＩＮＶ１を介しＰチャネルＭＯＳトランジスタＱＰ１のゲート及びＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）ＱＮ０のゲートに接続されている。また、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）ＱＮ０のソースは接地され、ドレインは端子ＶＣＮＴ’に接続されている。端子ＶＣＮＴ、端子ＶＣＮＴ’、端子Ｓ０は図５のＶＣＮＴ端子５４、ＶＣＮＴ’ノード５３、制御端子５５に夫々接続される。
端子Ｓ０から入力される制御信号Ｓ０の電位が電源電位と等しいとき、すなわち制御信号Ｓ１の電位が接地電位と等しい時に、端子ＶＣＮＴの電位と端子ＶＣＮＴ’の電位が等しくなる。また、制御信号Ｓ０の電位が接地電位と等しいとき、すなわち制御信号Ｓ１の電位が電源電位と等しい時、端子ＶＣＮＴ’の電位は接地電位と等しくなる。
【００２５】
図５のＬＣ−ＶＣＯ５０の通常動作時は、制御回路５２の制御信号Ｓ０の電位を電源電位と等しくすることによって、制御信号ＶＣＮＴの電位ＶＣＮＴと制御信号ＶＣＮＴ’の電位ＶＣＮＴ’とが等しくなり、ＭＯＳバラクタ素子Ｍ１、Ｍ２に電位差（Ｖ１−ＶＣＮＴ’）が印加され、この電位差に対応した容量値となる。この時のバイアス電位Ｖ１は正の固定電位としており、このＬＣ−ＶＣＯ５０はタンク回路５１の共振周波数で発振するため、制御信号ＶＣＮＴの電位を調整しＭＯＳバラクタ素子Ｍ１、Ｍ２の容量値を制御することで所望の発振周波数を得ることができる。
【００２６】
図５のＬＣ−ＶＣＯ５０の動作待機時は、制御回路５２の制御信号Ｓ０の電位を接地電位と等しくすることによって、ＭＯＳバラクタ素子Ｍ１、Ｍ２に印加される制御信号ＶＣＮＴ’の電位を接地電位とする。動作待機時のバイアス電位Ｖ１は、接地電位もしくは正の固定電位の二通りが考えられ、ＭＯＳバラクタ素子Ｍ１、Ｍ２の容量制御電圧（Ｖ１−ＶＣＮＴ’）は０もしくは正となる。これはＭＯＳバラクタ素子Ｍ１、Ｍ２の電極の電位からウェル領域の電位を引いた電位差が０以上であることに等しい。
よって動作待機時に反転層が形成されることはなく、任意の容量安定状態へ速やかに遷移することが可能となる。
【００２７】
図６の制御回路具体例以外の回路でも、動作待機時の制御信号ＶＣＮＴ’の電位をバイアス電位Ｖ１以下と制御し、動作待機時のＭＯＳバラクタ素子の容量制御電圧（Ｖ１−ＶＣＮＴ’）が負になることを避ければ同様の効果を得ることが出来る。
【００２８】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照して説明する。
図７は本発明を適用したＬＣ共振型電圧制御発振器（ＬＣ−ＶＣＯ）７０における具体例を示している。図７のＬＣ−ＶＣＯ７０は、インダクタＬ１、Ｌ２、固定容量Ｃ１、Ｃ２、ＭＯＳバラクタ素子による可変容量Ｍ１、Ｍ２、バイアス電位を与える抵抗Ｒ１、Ｒ２からなるタンク回路７１と、その共振周波数で正帰還増幅するバイポーラトランジスタＱ１、Ｑ２と、電流源Ｉ１と、ＤＣ電位を遮断するための固定容量Ｃ３、Ｃ４と、バイポーラトランジスタＱ１、Ｑ２にＤＣ電位を与える抵抗Ｒ３、Ｒ４と、ＤＣ電位を発生する為の電流源Ｉ２、抵抗Ｒ５と、ＬＣ−ＶＣＯ７０の通常動作時は入力電位と出力電位とを同電位とし、動作待機時は出力電位を電源電位とする制御回路７２を有している。
【００２９】
ここで、可変容量Ｍ１、Ｍ２は図１のＭＯＳバラクタ素子１０と同じ断面構造を有している。可変容量Ｍ１のゲート電極（ゲート端子１８）は固定容量Ｃ１及び抵抗Ｒ１と接続され、ウェル領域（ウェル端子１７）はＶＣＮＴ端子７４と接続されている。可変容量Ｍ２のゲート電極（ゲート端子１８）は固定容量Ｃ２及び抵抗Ｒ２と接続され、ウェル領域（ウェル端子１７）はＶＣＮＴ端子７４と接続されている。
制御回路７２は、Ｖ１端子（バイアス電圧制御端子）７６より制御信号Ｖ１を入力し、制御端子７５から入力される制御信号Ｓ０に基づいて制御されたバイアス信号Ｖ１’を、Ｖ１’ノード７３を介して抵抗Ｒ１、Ｒ２に出力している。
【００３０】
可変容量Ｍ１と固定容量Ｃ１の接続点、可変容量Ｍ２と固定容量Ｃ２の接続点には、抵抗Ｒ１、Ｒ２を介して制御回路７２から出力されるバイアス信号Ｖ１’のバイアス電位Ｖ１’が印加されており、バイアス電位Ｖ１’と制御信号ＶＣＮＴの電位との差によって、可変容量が決定される。
また、固定容量Ｃ１、Ｃ２の他方の端子はそれぞれインダクタＬ１、Ｌ２の一方の端子に接続され、インダクタＬ１、Ｌ２の他方の端子は電源ＶＤＤに接続されている。
バイポーラトランジスタＱ１、Ｑ２のコレクタは、ＤＣカット用の固定容量Ｃ３、Ｃ４を介して、お互いのベースに入力されている、いわゆるクロスカップリングの構成をしている。バイポーラトランジスタＱ１、Ｑ２のエミッタは、互いに共通接続され、その接続点にて電流源Ｉ１より電流供給を受ける。また、電流源Ｉ２と抵抗Ｒ５によってＤＣ電位Ｖ３を発生し、抵抗Ｒ３、Ｒ４を介してバイポーラトランジスタＱ１、Ｑ２のベースにそれぞれ供給する。
【００３１】
また、バイポーラトランジスタＱ１、Ｑ２のコレクタは、それぞれインダクタＬ１と固定容量Ｃ１の共通接続点、インダクタＬ２と固定容量Ｃ２の共通接続点にて、タンク回路７１にも接続され、負性抵抗を発生して安定したＬＣ発振を継続させており、その出力信号ＯＵＴ、ＯＵＴＢは共通接続点に接続された出力端子７７、７８より出力される。
【００３２】
図８は図７記載の制御回路７２の具体例を示している。
図８の制御回路７２は、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）ＱＮ１とＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）ＱＰ０、ＱＰ１とインバータＩＮＶ１を有し、端子Ｖ１はＮチャネルＭＯＳトランジスタＱＮ１とＰチャネルＭＯＳトランジスタＱＰ１のソースに夫々接続され、端子Ｖ１’はＮチャネルＭＯＳトランジスタＱＮ１とＰチャネルＭＯＳトランジスタＱＰ１のドレインに夫々接続されている。
【００３３】
端子Ｓ０はＮチャネルＭＯＳトランジスタＱＮ１のゲート及びＰチャネルＭＯＳトランジスタＱＰ０のゲートに接続され、インバータＩＮＶ１を介しＰチャネルＭＯＳトランジスタＱＰ１のゲートに接続されている。また、ＰチャネルＭＯＳトランジスタＱＰ０のソースは電源ＶＤＤに接続され、ドレインは端子Ｖ１’に接続されている。端子Ｖ１、端子Ｖ１’、端子Ｓ０は図７のＶ１端子７６、Ｖ１’ノード７３、制御端子７５に夫々接続される。
【００３４】
端子Ｓ０から入力される制御信号Ｓ０の電位が電源電位と等しいとき、すなわち制御信号Ｓ１の電位が接地電位と等しい時に、端子Ｖ１の電位と端子Ｖ１’の電位が等しくなる。また、制御信号Ｓ０の電位が接地電位と等しいとき、すなわち制御信号Ｓ１の電位が電源電位と等しい時、端子Ｖ１’の電位は電源電位と等しくなる
図７のＬＣ−ＶＣＯ７０の通常動作時は、制御回路７２の制御信号Ｓ０の電位を電源電位と等しくすることによって、制御信号Ｖ１の電位Ｖ１と制御信号Ｖ１’の電位Ｖ１’が等しくなり、ＭＯＳバラクタ素子Ｍ１、Ｍ２に電位差（Ｖ１’−ＶＣＮＴ）が印加され、ＭＯＳバラクタ素子Ｍ１、Ｍ２は電位差（Ｖ１’−ＶＣＮＴ）に対応した容量値となる。この時のバイアス電位Ｖ１は正の固定電位としており、このＬＣ−ＶＣＯ７０はタンク回路７１の共振周波数で発振するため、制御信号ＶＣＮＴの電位を調整しＭＯＳバラクタ素子Ｍ１、Ｍ２の容量値を制御することで所望の発振周波数を得ることができる。
【００３５】
図７のＬＣ−ＶＣＯ７０の動作待機時は、制御回路７２の制御信号Ｓ０の電位を接地電位と等しくすることによって、ＭＯＳバラクタ素子Ｍ１、Ｍ２に印加される制御信号Ｖ１’の電位を電源電位とする。動作待機時の制御信号ＶＣＮＴの電位は、接地電位と電源電位の間の任意電位であることが考えられ、ＭＯＳバラクタ素子Ｍ１、Ｍ２の容量制御電圧（Ｖ１’−ＶＣＮＴ）は０もしくは正となる。これはＭＯＳバラクタ素子Ｍ１、Ｍ２の電極の電位からウェル領域の電位を引いた電位差が０以上であることに等しい。
よって動作待機時に反転層が形成されることはなく、任意の容量安定状態へ速やかに遷移することが可能となる。
【００３６】
図８の制御回路具体例以外の回路でも、動作待機時の制御信号Ｖ１’の電位を制御信号ＶＣＮＴの電位以上と制御し、動作待機時のＭＯＳバラクタ素子の容量制御電圧（Ｖ１’−ＶＣＮＴ）が負になることを避ければ同様の効果を得ることが出来る。
【００３７】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照して説明する。
図９は本発明を適用したＬＣ共振型電圧制御発振器（ＬＣ−ＶＣＯ）９０における具体例を示している。図９のＬＣ−ＶＣＯ９０は、インダクタＬ１、Ｌ２、固定容量Ｃ１、Ｃ２、ＭＯＳバラクタ素子による可変容量Ｍ１、Ｍ２、バイアス電位を与える抵抗Ｒ１、Ｒ２からなるタンク回路９１と、その共振周波数で正帰還増幅するバイポーラトランジスタＱ１、Ｑ２と、電流源Ｉ１と、ＤＣ電位を遮断するための固定容量Ｃ３、Ｃ４と、バイポーラトランジスタＱ１、Ｑ２にＤＣ電位を与える抵抗Ｒ３、Ｒ４と、ＤＣ電位を発生する為の電流源Ｉ２、抵抗Ｒ５と、ＬＣ−ＶＣＯ９０の通常動作時は入力電位と出力電位とを同電位とし、動作待機時は出力電位を接地電位とする制御回路９２を有している。
【００３８】
また、可変容量Ｍ１、Ｍ２は図２のＭＯＳバラクタ素子２０と同じ断面構造を有している。可変容量Ｍ１のウェル領域（ウェル端子２７）は固定容量Ｃ１及び抵抗Ｒ１と接続され、ゲート電極（ゲート端子２８）はＶＣＮＴ’ノード９３を介して制御回路９２と接続されている。可変容量Ｍ２のウェル領域（ウェル端子２７）は固定容量Ｃ２及び抵抗Ｒ２と接続され、ゲート電極（ゲート端子２８）はＶＣＮＴ’ノード９３を介して制御回路９２と接続されている。
制御回路９２は、ＶＣＮＴ端子（電位制御端子）９４より制御信号ＶＣＮＴを入力し、制御端子９５から入力される制御信号Ｓ０に基づいて制御された制御信号ＶＣＮＴ’を、ＶＣＮＴ’ノード９３を介して可変容量Ｍ１、Ｍ２のゲート電極（ゲート端子２８）に出力している。
【００３９】
可変容量Ｍ１と固定容量Ｃ１の接続点、可変容量Ｍ２と固定容量Ｃ２の接続点には、抵抗Ｒ１、Ｒ２を介してバイアス端子９６からのバイアス電位Ｖ１が印加されており、バイアス電位Ｖ１と制御信号ＶＣＮＴ’の電位の差によって、可変容量が決定される。
また、固定容量Ｃ１、Ｃ２の他方の端子はそれぞれインダクタＬ１、Ｌ２の一方の端子に接続され、インダクタＬ１、Ｌ２の他方の端子は電源ＶＤＤに接続されている。
バイポーラトランジスタＱ１、Ｑ２のコレクタは、ＤＣカット用の固定容量Ｃ３、Ｃ４を介して、お互いのベースに入力されている、いわゆるクロスカップリングの構成をしている。バイポーラトランジスタＱ１、Ｑ２のエミッタは、互いに共通接続され、その接続点にて電流源Ｉ１より電流供給を受ける。また、電流源Ｉ２と抵抗Ｒ５によってＤＣ電位Ｖ３を発生し、抵抗Ｒ３、Ｒ４を介してバイポーラトランジスタＱ１、Ｑ２のベースにそれぞれ供給する。
【００４０】
また、バイポーラトランジスタＱ１、Ｑ２のコレクタは、それぞれインダクタＬ１と固定容量Ｃ１の共通接続点、インダクタＬ２と固定容量Ｃ２の共通接続点にてタンク回路９１にも接続され、負性抵抗を発生して安定したＬＣ発振を継続させており、その出力信号ＯＵＴ、ＯＵＴＢは共通接続点に接続された出力端子９７、９８より出力される。
図９記載の制御回路９２の具体例として前述した図６が挙げられる。内部の回路及びその動作の詳細説明は前述したとおりなので省略するが、端子ＶＣＮＴ、端子ＶＣＮＴ’、端子Ｓ０は図９のＶＣＮＴ端子９４、ＶＣＮＴ’ノード９３、制御端子９５に夫々接続される。
【００４１】
図９のＬＣ−ＶＣＯ９０の通常動作時は、制御回路９２の制御信号Ｓ０の電位を電源電位と等しくすることによって、制御信号ＶＣＮＴの電位ＶＣＮＴと制御信号ＶＣＮＴ’の電位ＶＣＮＴ’とが等しくなり、ＭＯＳバラクタ素子Ｍ１、Ｍ２に電位差（Ｖ１−ＶＣＮＴ’）が印加され、この電位差に対応した容量値となる。この時のバイアス電位Ｖ１は正の固定電位としており、このＬＣ−ＶＣＯ９０はタンク回路９１の共振周波数で発振するため、制御信号ＶＣＮＴの電位を調整しＭＯＳバラクタ素子Ｍ１、Ｍ２の容量値を制御することで所望の発振周波数を得ることができる。
【００４２】
図９のＬＣ−ＶＣＯ９０の動作待機時は、制御回路９２の制御信号Ｓ０の電位を接地電位と等しくすることによって、ＭＯＳバラクタ素子Ｍ１、Ｍ２に印加される制御信号ＶＣＮＴ’の電位を接地電位とする。動作待機時のバイアス電位Ｖ１は、接地電位もしくは正の固定電位の二通りが考えられ、ＭＯＳバラクタ素子Ｍ１、Ｍ２の容量制御電圧（Ｖ１−ＶＣＮＴ’）は０もしくは正となり、負になることはない。これはＭＯＳバラクタ素子Ｍ１、Ｍ２の電極の電位からウェル領域の電位を引いた電位差が０以下であることに等しい。
よって動作待機時に反転層が形成されることはなく、任意の容量安定状態へ速やかに遷移することが可能となる。
【００４３】
図６の制御回路具体例以外の回路でも、動作待機時の制御信号ＶＣＮＴ’の電位をバイアス電位Ｖ１以下と制御し、動作待機時のＭＯＳバラクタ素子の容量制御電圧（Ｖ１−ＶＣＮＴ’）が負になることを避ければ同様の効果を得ることが出来る。
【００４４】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照して説明する。
図１０は本発明を適用したＬＣ共振型電圧制御発振器（ＬＣ−ＶＣＯ）１００における具体例を示している。図１０のＬＣ−ＶＣＯ１００は、インダクタＬ１、Ｌ２、固定容量Ｃ１、Ｃ２、ＭＯＳバラクタ素子による可変容量Ｍ１、Ｍ２、バイアス電位を与える抵抗Ｒ１、Ｒ２からなるタンク回路１０１と、その共振周波数で正帰還増幅するバイポーラトランジスタＱ１、Ｑ２と、電流源Ｉ１と、ＤＣ電位を遮断するための固定容量Ｃ３、Ｃ４と、バイポーラトランジスタＱ１、Ｑ２にＤＣ電位を与える抵抗Ｒ３、Ｒ４と、ＤＣ電位を発生する為の電流源Ｉ２、抵抗Ｒ５と、ＬＣ−ＶＣＯ１００の通常動作時は入力電位と出力電位とを同電位とし、動作待機時は出力電位を電源電位とする制御回路１０２を有している。
【００４５】
また、可変容量Ｍ１、Ｍ２は図２のＭＯＳバラクタ素子２０と同じ断面構造を有する。可変容量Ｍ１のウェル領域（ウェル端子２７）は固定容量Ｃ１及び抵抗Ｒ１と接続され、ゲート電極（ゲート端子２８）はＶＣＮＴ端子１０４と接続されている。可変容量Ｍ２のウェル領域（ウェル端子２７）は固定容量Ｃ２及び抵抗Ｒ２と接続され、ゲート電極（ゲート端子２８）はＶＣＮＴ端子１０４と接続されている。
制御回路１０２は、Ｖ１端子（バイアス電圧制御端子）１０６より制御信号Ｖ１を入力し、制御端子１０５から入力される制御信号Ｓ０に基づいて制御されたバイアス信号Ｖ１’を、Ｖ１’ノード１０３を介して抵抗Ｒ１、Ｒ２に出力している。
【００４６】
可変容量Ｍ１と固定容量Ｃ１の接続点、可変容量Ｍ２と固定容量Ｃ２の接続点には、抵抗Ｒ１、Ｒ２を介して制御回路１０２から出力されるバイアス信号Ｖ１’のバイアス電位Ｖ１’が印加されており、バイアス電位Ｖ１’と制御信号ＶＣＮＴの電位との差によって、可変容量が決定される。
また、固定容量Ｃ１、Ｃ２の他方の端子はそれぞれインダクタＬ１、Ｌ２の一方の端子に接続され、インダクタＬ１、Ｌ２の他方の端子は電源ＶＤＤに接続されている。
バイポーラトランジスタＱ１、Ｑ２のコレクタは、ＤＣカット用の固定容量Ｃ３、Ｃ４を介して、お互いのベースに入力されている、いわゆるクロスカップリングの構成をしている。バイポーラトランジスタＱ１、Ｑ２のエミッタは、互いに共通接続され、その接続点にて電流源Ｉ１より電流供給を受ける。また、電流源Ｉ２と抵抗Ｒ５によってＤＣ電位Ｖ３を発生し、抵抗Ｒ３、Ｒ４を介してバイポーラトランジスタＱ１、Ｑ２のベースにそれぞれ供給する。
【００４７】
また、バイポーラトランジスタＱ１、Ｑ２のコレクタは、それぞれインダクタＬ１と固定容量Ｃ１の共通接続点、インダクタＬ２と固定容量Ｃ２の共通接続点にてタンク回路１０１にも接続され、負性抵抗を発生して安定したＬＣ発振を継続させており、その出力信号ＯＵＴ、ＯＵＴＢは共通接続点に接続された出力端子１０７、１０８より出力される。
【００４８】
図１０記載の制御回路１０２の具体例として前述した図８が挙げられる。内部の回路及びその動作の詳細説明は前述したとおりなので省略するが、端子Ｖ１、端子Ｖ１’、端子Ｓ０は図１０のＶ１端子１０６、Ｖ１’ノード１０３、制御端子１０５に夫々接続される。
図１０のＬＣ−ＶＣＯ１００の通常動作時は、制御回路１０２の制御信号Ｓ０の電位を電源電位と等しくすることによって、制御信号Ｖ１の電位Ｖ１と制御信号Ｖ１’の電位Ｖ１’が等しくなり、ＭＯＳバラクタ素子Ｍ１、Ｍ２に電位差（Ｖ１’−ＶＣＮＴ）が印加され、ＭＯＳバラクタ素子Ｍ１、Ｍ２は電位差（Ｖ１’−ＶＣＮＴ）に対応した容量値となる。この時のバイアス電位Ｖ１は正の固定電位としており、このＬＣ−ＶＣＯ１００はタンク回路１０１の共振周波数で発振するため、制御信号ＶＣＮＴの電位を調整しＭＯＳバラクタ素子Ｍ１、Ｍ２の容量値を制御することで所望の発振周波数を得ることができる。
【００４９】
図１０のＬＣ−ＶＣＯ１００の動作待機時は、制御回路１０２の制御信号Ｓ０の電位を接地電位と等しくすることによって、ＭＯＳバラクタ素子Ｍ１、Ｍ２に印加される制御信号Ｖ１’の電位を電源電位とする。動作待機時の制御信号ＶＣＮＴの電位は、接地電位と電源電位の間の任意電位であることが考えられ、ＭＯＳバラクタ素子Ｍ１、Ｍ２の容量制御電圧（Ｖ１’−ＶＣＮＴ）は０もしくは正となる。これはＭＯＳバラクタ素子Ｍ１、Ｍ２の電極の電位からウェル領域の電位を引いた電位差が０以下であることに等しい。
よって動作待機時に反転層が形成されることはなく、任意の容量安定状態へ速やかに遷移することが可能となる。
【００５０】
図８の制御回路具体例以外の回路でも、動作待機時の制御信号Ｖ１’の電位を制御信号ＶＣＮＴの電位以上と制御し、動作待機時のＭＯＳバラクタ素子の容量制御電圧（Ｖ１’−ＶＣＮＴ）が負になることを避ければ同様の効果を得ることが出来る。
【００５１】
（第５の実施形態）
次に、上述した本発明の第１から第４の実施形態のＬＣ−ＶＣＯを提供できる応用システムの例としてＰＬＬ回路１１０を説明する。
図１１は一般的なＰＬＬ回路１１０の構成であり、位相比較器（ＰＦＤ）及びチャージポンプ（ＣＰ）１１１、ループフィルタ（ＬＰＦ）１１２、電圧制御発振器（ＶＣＯ）１１３、基準電位発生回路（ＶＲＥＦ）１１４、帰還分周器（ＤＩＶ）１１５を有している。尚、この例では、ＰＦＤとＣＰはひとつのブロックとして示している。
【００５２】
図５、図７、図９、または図１０のＬＣ−ＶＣＯを図１１のＶＣＯ１１３に適応すると、図５、図７、図９、または図１０のＬＣ−ＶＣＯのＶＣＮＴ端子（電位制御端子）は、ＬＰＦ１１２の出力と接続され、Ｖ１端子はＶＲＥＦ１１４の出力と接続され、ＬＣ−ＶＣＯの差動出力信号ＯＵＴ、ＯＵＴＢの各出力端子は出力端子１１６、１１７と接続され、更にＤＩＶ１１５の入力と接続される。
【００５３】
ＰＬＬ回路は、通常動作状態では、ＶＣＯ１１３の差動出力信号ＯＵＴ、ＯＵＴＢをＤＩＶ１１５で分周し、さらに差動−シングル変換することで生成したクロック信号と、別途ＲＥＦＩＮ端子１１８から入力される参照用のクロック信号との位相をＰＦＤ１１１で比較し、その比較結果に依存したパルス幅のパルス信号を発生し、そのパルス幅に依存した電流をＣＰ１１１から出力する。次に、ＬＰＦ１１２にてその電流を電位に変換し、変換出力をＶＣＯ１１３の制御信号ＶＣＮＴとして供給する。このとき図５、図７、図９、または図１０のＬＣ−ＶＣＯの制御信号Ｖ１はＶＲＥＦ１１４から供給される正の固定電位である。
【００５４】
このようなＰＬＬ回路１１０を、本発明の実施形態におけるＬＣ−ＶＣＯを用いて実現することができる。本発明の実施形態に基づくＬＣ−ＶＣＯは、動作待機時にＭＯＳバラクタ素子に印加される容量制御電圧を制御することにより、ＭＯＳバラクタ素子の電極直下のウェル表面に少数キャリアによる反転層が形成されないことにより、待機状態から容量安定状態へ速やかに遷移することが可能であり、ひいては待機状態からの周波数安定状態までの過渡応答が高速なＰＬＬ回路を提供することできる。
【図面の簡単な説明】
【００５５】
【図１】ＭＯＳ型の構造を有するバラクタ素子の断面図である。
【図２】ＭＯＳ型の構造を有するバラクタ素子の断面図である。
【図３】図１のＭＯＳバラクタ素子に印加される容量制御電圧とＭＯＳバラクタ素子の容量値の関係を示す図である。
【図４】図２のＭＯＳバラクタ素子に印加される容量制御電圧とＭＯＳバラクタ素子の容量値の関係を示す図である。
【図５】本発明の第１の実施形態のＬＣ共振型電圧制御発振器を示す図である。
【図６】図５、図９の制御回路の一例を示す図である。
【図７】本発明の第２の実施形態のＬＣ共振型電圧制御発振器を示す図である。
【図８】図７、図１０の制御回路の一例を示す図である。
【図９】本発明の第３の実施形態のＬＣ共振型電圧制御発振器を示す図である。
【図１０】本発明の第４の実施形態のＬＣ共振型電圧制御発振器を示す図である。
【図１１】本発明の第１から第４の実施形態のＬＣ共振型電圧制御発振器を用いたＰＬＬ回路を示す図である。
【符号の説明】
【００５６】
１０、２０、Ｍ１、Ｍ２  ＭＯＳバラクタ素子
１２  Ｎウェル
２２  Ｐウェル
１６、２６  ゲート電極
５０、７０、９０、１００  ＬＣ共振型電圧制御発振器
５２、７２、９２、１０２  制御回路
５３、９３  ＶＣＮＴ’ノード
５４、７４、９４、１０４  ＶＣＮＴ端子
５５、７５、９５、１０５  制御端子
５６、７６、９６、１０６  バイアス端子
７３、１０３  Ｖ１’ノード
１１０  ＰＬＬ回路
１１１  位相比較器及びチャージポンプ
１１２  ループフィルタ
１１３  電圧制御発振器
１１４  基準電位発生回路
１１５  帰還分周器
【図１】
0005179848.tif 000003
【図２】
0005179848.tif 000004
【図３】
0005179848.tif 000005
【図４】
0005179848.tif 000006
【図５】
0005179848.tif 000007
【図６】
0005179848.tif 000008
【図７】
0005179848.tif 000009
【図８】
0005179848.tif 000010
【図９】
0005179848.tif 000011
【図１０】
0005179848.tif 000012
【図１１】
0005179848.tif 000013