(57)【特許請求の範囲】
【請求項１】
浮遊電位を基準とする浮遊基準ゲート駆動回路部と、制御回路部の入出力信号をグランド（ＧＮＤ）電位と前記浮遊電位の間でレベルシフトさせるレベルシフト回路部と、を有してなる高電圧ＩＣであって、
前記浮遊基準ゲート駆動回路部が、略方形にレイアウトされてなり、
前記レベルシフト回路部において、
互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、ＧＮＤ電位と前記浮遊電位との間で、ＧＮＤ電位側を第１段、浮遊電位側を第ｎ段として、順次直列接続されてなり、
前記第１段のトランジスタ素子におけるゲート端子を入力端子とし、
前記第ｎ段のトランジスタ素子における前記浮遊電位側の端子から、出力が取り出されてなる高電圧ＩＣにおいて、
前記ｎ個のトランジスタ素子が、絶縁分離された前記浮遊基準ゲート駆動回路部の外周の一辺に沿って、ＧＮＤ電位と前記浮遊電位との間で順次直列接続される途中で折り返すようにして、隣接して配置され、
前記浮遊基準ゲート駆動回路部と前記レベルシフト回路部の全体が、略方形にレイアウトされてなることを特徴とする高電圧ＩＣ。
【請求項２】
浮遊電位を基準とする浮遊基準ゲート駆動回路部と、制御回路部の入出力信号をグランド（ＧＮＤ）電位と前記浮遊電位の間でレベルシフトさせるレベルシフト回路部と、を有してなる高電圧ＩＣであって、
前記浮遊基準ゲート駆動回路部が、略方形にレイアウトされてなり、
前記レベルシフト回路部において、
互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、ＧＮＤ電位と前記浮遊電位との間で、ＧＮＤ電位側を第１段、浮遊電位側を第ｎ段として、順次直列接続されてなり、
前記第１段のトランジスタ素子におけるゲート端子を入力端子とし、
前記第ｎ段のトランジスタ素子における前記浮遊電位側の端子から、出力が取り出されてなる高電圧ＩＣにおいて、
前記ｎ個のトランジスタ素子が、絶縁分離された前記浮遊基準ゲート駆動回路部の外周の複数辺に沿って隣接して配置され、
前記浮遊基準ゲート駆動回路部と前記レベルシフト回路部の全体が、略方形にレイアウトされてなることを特徴とする高電圧ＩＣ。
【請求項３】
前記第ｎ段のトランジスタ素子が、
前記浮遊基準ゲート駆動回路部の角部で、該浮遊基準ゲート駆動回路部と接続されてなることを特徴とする請求項１または２に記載の高電圧ＩＣ。
【請求項４】
前記ｎ個のトランジスタ素子と前記浮遊基準ゲート駆動回路部が、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成され、
前記埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されてなることを特徴とする請求項１乃至３のいずれか一項に記載の高電圧ＩＣ。
【請求項５】
前記埋め込み酸化膜に達するｎ重の絶縁分離トレンチが形成され、
前記ｎ個のトランジスタ素子が、前記ｎ重の絶縁分離トレンチにより囲まれた各フィールド領域に、高段のトランジスタ素子を内に含むようにして、一個ずつ順次配置されてなることを特徴とする請求項４に記載の高電圧ＩＣ。
【請求項６】
前記レベルシフト回路部において、
ｎ個の抵抗素子、容量素子または並列接続された抵抗素子と容量素子が、ＧＮＤ電位と前記浮遊電位との間で、ＧＮＤ電位側を第１段、浮遊電位側を第ｎ段として、順次直列接続されてなり、
前記第１段のトランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子、容量素子または並列接続された抵抗素子と容量素子の間の接続点に、それぞれ、順次接続されてなることを特徴とする請求項１乃至５のいずれか一項に記載の高電圧ＩＣ。
【請求項７】
前記ｎが、１２以上であることを特徴とする請求項１乃至６のいずれか一項に記載の高電圧ＩＣ。
【請求項８】
前記高電圧ＩＣが、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路を有してなり、
前記制御回路部が、前記浮遊基準ゲート駆動回路と前記ＧＮＤ基準ゲート駆動回路とを制御する回路であり、
前記レベルシフト回路部が、前記制御回路部と前記浮遊基準ゲート駆動回路部の間に介在し、前記制御回路部の入出力信号をＧＮＤ電位と前記浮遊電位の間でレベルシフトさせる回路であり、
前記高電圧ＩＣが、インバータ駆動用として用いられることを特徴とする請求項１乃至７のいずれか一項に記載の高電圧ＩＣ。
【請求項９】
前記高電圧ＩＣが、車載モータのインバータ駆動用として用いられることを特徴とする請求項８に記載の高電圧ＩＣ。
【請求項１０】
前記高電圧ＩＣが、車載エアコンのインバータ駆動用として用いられることを特徴とする請求項８に記載の高電圧ＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ駆動用等のレベルシフト回路部を有してなる高電圧ＩＣに関する。
【背景技術】
【０００２】
インバータ駆動用等の高電圧ＩＣが、例えば、特許第３３８４３９９号公報（特許文献１）およびProc. of ＩＳＰＳＤ’０４（非特許文献１）に開示されている。また、特に高耐圧（１２００Ｖ程度）が要求される電気自動車（ＥＶ）やハイブリッド（ＨＥＶ）車等の自動車用モータ制御に好適で、耐圧１５０Ｖ〜１２００Ｖを包括カバーできる高電圧ＩＣが、特開２００６−１４８０５８号公報（特許文献２）に開示されている。
【０００３】
図４（ａ）は、特許文献１に開示されている、モータ制御用インバータのパワー部分を中心とした回路構成図である。三相モータＭｏを駆動するために用いるパワーデバイス（ＩＧＢＴであるＱ１〜Ｑ６とダイオードであるＤ１〜Ｄ６）は、ブリッジ回路を構成し、同一パッケージに収納されたパワーモジュールの構造をしている。主電源ＶCCは、通常、直流１００〜４００Ｖと高電圧である。特に、電気自動車（ＥＶ）やハイブリッド（ＨＥＶ）車等の自動車用モータ制御においては、主電源ＶCCが、直流６５０Ｖもの高電圧となる。主電源ＶCCの高電位側をＶCCH 、低電位側をＶCCLと表した場合、ＶCCH に接続されるＩＧＢＴＱ１〜Ｑ３を駆動するためには、ＩＧＢＴのゲート電極の電位はこれよりさらに高電位となる。このため、駆動回路には、フォトカプラー（ＰＣ：Photo Coupler）や高電圧ＩＣ（ＨＶＩＣ：High Voltage Integrated Circuit）９０が用いられる。駆動回路の入出力端子（Ｉ／Ｏ：Input / Output）は、通常マイクロコンピュータへ接続され、そのマイクロコンピュータにより、インバータ全体の制御がなされる。
【０００４】
図４（ｂ）は、図４（ａ）で用いられる高電圧ＩＣ（ＨＶＩＣ）の内部構成ユニットのブロック図である。
【０００５】
図４（ｂ）に示す高電圧ＩＣ９０は、制御回路（ＣＵ：Control Unit）、低電位のＧＮＤ電位を基準とするゲート駆動回路ＧＤＵ（Gate Drive Unit）４〜６、高電位の浮遊電位を基準とするゲート駆動回路ＧＤＵ１〜３およびレベルシフト回路（ＬＳＵ：Level Shift Unit）から構成されている。制御回路ＣＵは、入出力端子Ｉ／Ｏを通してマイクロコンピュータと信号のやりとりを行い、図４（ａ）のどのＩＧＢＴをオンさせ、どれをオフさせるかの制御信号を発生させる。ゲート駆動回路ＧＤＵ（Gate Drive Unit）４〜６は、図４（ａ）の主電源ＶCCの低電位側ＶCCL に接続するＩＧＢＴＱ４〜Ｑ６を駆動する。ゲート駆動回路ＧＤＵ１〜３は、図４（ａ）の主電源ＶCCの高電位側ＶCCHに接続するＩＧＢＴＱ１〜Ｑ３を駆動する。レベルシフト回路ＬＳＵは、ＶCCL レベルの制御回路ＣＵの信号と、ＶCCHレベルとＶCCL レベルの間を行き来するＧＤＵ１〜３の信号（ＳＩＮ１〜３、ＳＯＵＴ１〜３）との間を、媒介する働きをする。従って、高電圧ＩＣ９０のレベルシフト回路ＬＳＵを構成する半導体装置は、上記したようにＶCCH レベルとＶCCLレベルの間（０〜６５０Ｖ）の信号を取り扱うため、特に高耐圧（１２００Ｖ程度）が要求される。
【０００６】
図５〜図８は、特許文献２に開示された半導体装置を示す図である。
【０００７】
図５は、インバータ駆動回路の高電圧ＩＣに用いられ、レベルシフト回路部として機能する半導体装置１０の基本的な等価回路図である。
【０００８】
図５に示す半導体装置１０では、互いに絶縁分離されたｎ個（ｎ≧２）のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎが、グランド（ＧＮＤ）電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。第１段のＭＯＳトランジスタ素子Ｔｒ１のゲート端子は、半導体装置１０の入力端子となっている。半導体装置１０の出力は、第ｎ段のＭＯＳトランジスタ素子Ｔｒｎにおける所定電位Ｖｓ側の端子から、所定の抵抗値を有する負荷抵抗（図示省略）を介して取り出される。尚、出力信号は、基準電位が入力信号のＧＮＤ電位から所定電位Ｖｓに変換（レベルシフト）され、入力信号に対して反転した状態で取り出される。
【０００９】
図５の半導体装置１０の動作においては、ＧＮＤ電位と所定電位Ｖｓの間の電圧がｎ個のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎにより分割され、第１段から第ｎ段の各ＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎが、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位Ｖｓの間の電圧を１個のＭＯＳトランジスタ素子で分担する場合に較べて、各ＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎに要求される耐圧は、略ｎ分の１となる。従って、一般的な製造方法を用いて安価に製造できる通常の耐圧を有するＭＯＳトランジスタ素子であっても、図５の半導体装置１０においてＭＯＳトランジスタ素子の個数ｎを適宜設定することにより、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。
【００１０】
図６は、図５の等価回路図で示した半導体装置１０を適用した、高電圧ＩＣ１００の模式的な平面図である。
【００１１】
図６の高電圧ＩＣ１００は、図４で説明した高電圧ＩＣ９０と同様のインバータ駆動用の高電圧ＩＣで、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路部、浮遊電位を基準とする浮遊基準ゲート駆動回路部、ＧＮＤ基準ゲート駆動回路部と浮遊基準ゲート駆動回路部を制御するための制御回路部、および制御回路部と浮遊基準ゲート駆動回路部の間に介在し、制御回路の入出力信号をＧＮＤ電位と浮遊電位の間でレベルシフトさせるレベルシフト回路部で構成されている。図５で示した半導体装置１０は、図６の高電圧ＩＣ１００におけるレベルシフト回路部に適用される。この場合には、図５の所定電位Ｖｓは、約１２００Ｖの正の浮遊電位としている。
【００１２】
図７は、図６の高電圧ＩＣ１００におけるレベルシフト回路部と浮遊基準ゲート駆動回路部を詳細に示す図で、高電圧ＩＣ１００のレベルシフト回路部に適用された図５の等価回路図で示した半導体装置１０の各回路素子の配置を示した図である。また、図８は、図７の一点鎖線Ａ−Ａにおける断面図で、各ＭＯＳトランジスタ素子の構造を示す図である。
【００１３】
図８の断面図に示すように、高電圧ＩＣ１００では、レベルシフト回路部に適用された図５の半導体装置１０におけるｎ個のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎが、埋め込み酸化膜３を有するＳＯＩ構造半導体基板１のｎ導電型ＳＯＩ層１ａに形成されている。尚、埋め込み酸化膜３の下はシリコン（Ｓｉ）からなる厚い支持基板２となっており、ＳＯＩ基板１は、基板の貼り合わせによって形成されたものである。
【００１４】
ｎ個のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎは、横型ＭＯＳ（ＬＤＭＯＳ，Lateral Diffused Metal Oxide Semiconductor）トランジスタ素子で、埋め込み酸化膜３に達する絶縁分離トレンチ４により、互いに絶縁分離されている。尚、図８に示す半導体装置１０においては、浮遊基準ゲート駆動回路部でのスイッチングに伴う高周波電位干渉をシールドするために、ＳＯＩ層１ａにおける埋め込み酸化膜３上に高濃度不純物層１ｂが形成されている。
【００１５】
図７に示すように、高電圧ＩＣ１００の半導体装置１０においては、ｎ重の絶縁分離トレンチＴ１〜Ｔｎが形成され、互いに絶縁分離されたｎ個のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎが、ｎ重の絶縁分離トレンチＴ１〜Ｔｎにより囲まれた各フィールド領域に、高段のＭＯＳトランジスタ素子を内に含むようにして、一個ずつ順次配置されている。
【特許文献１】特許第３３８４３９９号公報
【非特許文献１】Proc. of ＩＳＰＳＤ’０４，ｐ３８５，H.Akiyama, etal（三菱電機）
【特許文献２】特開２００６−１４８０５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
図５〜図８に示したレベルシフト回路部として機能する半導体装置１０においては、図７に示すように、ＧＮＤ電位と所定電位Ｖｓの間の電圧を分担するｎ個のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎが、ストレート配置されて、順次結線されている。これによって、各ＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎの結線が容易になると共に、配線距離を短くして寄生容量を低減して、急激な電圧変化（ｄＶ／ｄｔ）に対する耐量の低下を抑制することができる。
【００１７】
しかしながら、高電圧ＩＣ１００における上記ｎ個のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎがストレート配置されたレベルシフト回路部のレイアウトは、図６と図７に示されるように、レベルシフト回路部が浮遊基準ゲート駆動回路部から突き出たと凸形状となっている。このため、上記凸形状のレベルシフト回路部と浮遊基準ゲート駆動回路部と、制御回路部やＧＮＤ基準ゲート駆動回路部等の周りの回路部との効率的なレイアウトが困難で、半導体基板の面積利用効率が低下してしまう。特に、最近では高電圧化の要請からＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎの多段化（十数段）の傾向が増しており、上記ストレート配置されたレベルシフト回路部も長くなる傾向がある。また、上記凸形状のレベルシフト回路部と浮遊基準ゲート駆動回路部からなる組を半導体基板上に複数組レイアウトする場合も有り、半導体基板の面積利用効率が低いため、チップが大型化してしまう。
【００１８】
そこで本発明は、レベルシフト回路部を有してなる高電圧ＩＣであって、該レベルシフト回路部を構成するトランジスタ素子の結線が容易で配線距離が短く、且つ該レベルシフト回路部と周辺回路部を合わせた全体の半導体基板の面積利用効率が高い高電圧ＩＣを提供することを目的としている。
【課題を解決するための手段】
【００１９】
請求項１に記載の発明は、浮遊電位を基準とする浮遊基準ゲート駆動回路部と、制御回路部の入出力信号をグランド（ＧＮＤ）電位と前記浮遊電位の間でレベルシフトさせるレベルシフト回路部と、を有してなる高電圧ＩＣであって、前記浮遊基準ゲート駆動回路部が、略方形にレイアウトされてなり、前記レベルシフト回路部において、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、ＧＮＤ電位と前記浮遊電位との間で、ＧＮＤ電位側を第１段、浮遊電位側を第ｎ段として、順次直列接続されてなり、前記第１段のトランジスタ素子におけるゲート端子を入力端子とし、前記第ｎ段のトランジスタ素子における前記浮遊電位側の端子から、出力が取り出されてなる高電圧ＩＣにおいて、前記ｎ個のトランジスタ素子が、絶縁分離された前記浮遊基準ゲート駆動回路部の外周の一辺に沿って、ＧＮＤ電位と前記浮遊電位との間で順次直列接続される途中で折り返すようにして、隣接して配置され、前記浮遊基準ゲート駆動回路部と前記レベルシフト回路部の全体が、略方形にレイアウトされてなることを特徴としている。
【００２０】
上記高電圧ＩＣにおいては、ｎ個のトランジスタ素子が浮遊基準ゲート駆動回路部の外周に沿って隣接して配置され、順次直列接続される。従って、ｎ個のトランジスタ素子をストレート配置する場合と同様に、各トランジスタ素子の結線は容易であり、配線距離を短くして寄生容量を低減し、急激な電圧変化（ｄＶ／ｄｔ）に対する耐量の低下を抑制することができる。また、上記高電圧ＩＣでは、浮遊基準ゲート駆動回路部とｎ個のトランジスタ素子で構成されるレベルシフト回路部と浮遊基準ゲート駆動回路部の全体が、略方形にレイアウトされる構成となっている。従って、従来の高電圧ＩＣのように、レベルシフト回路部が浮遊基準ゲート駆動回路部から突き出た凸形状となっていない。このため、制御回路部やＧＮＤ基準ゲート駆動回路部等の周りの回路部との効率的なレイアウトが可能で、半導体基板の面積利用効率を高めることができる。
【００２１】
以上のようにして、上記高電圧ＩＣは、レベルシフト回路部を有してなる高電圧ＩＣであって、該レベルシフト回路部を構成するトランジスタ素子の結線が容易で配線距離が短く、且つ該レベルシフト回路部と周辺回路部を合わせた全体の半導体基板の面積利用効率が高い高電圧ＩＣとすることができる。
【００２２】
また、上記高電圧ＩＣにおいては、前記浮遊基準ゲート駆動回路部も、略方形にレイアウトされている。これによって、例えば浮遊基準ゲート駆動回路部を凸形状にレイアウトする場合に較べて、レベルシフト回路部と浮遊基準ゲート駆動回路部の全体について、半導体基板の面積利用効率を高めることができ、これら回路部の全体を小型化することが可能である。
【００２３】
そして、前記ｎ個のトランジスタ素子が、前記浮遊基準ゲート駆動回路部の一辺に沿って配置されてなる構成とする。
【００２４】
そして、トランジスタ素子の個数が多い場合に適するように、前記ｎ個のトランジスタ素子が、ＧＮＤ電位と前記浮遊電位との間で順次直列接続される途中で折り返すようにして配置されてなる構成とすることで、浮遊基準ゲート駆動回路部とレベルシフト回路部の全体を略方形にレイアウトすることが可能である。
【００２５】
また、請求項２に記載のように、前記ｎ個のトランジスタ素子が、前記浮遊基準ゲート駆動回路部の複数辺に沿って配置されてなる構成とすることによっても、浮遊基準ゲート駆動回路部とレベルシフト回路部の全体を略方形にレイアウトすることが可能である。
【００２６】
浮遊基準ゲート駆動回路部が略方形にレイアウトされている場合には、請求項３に記載のように、前記第ｎ段のトランジスタ素子が、前記浮遊基準ゲート駆動回路部の角部で、該浮遊基準ゲート駆動回路部と接続されてなることが好ましい。これによって、浮遊基準ゲート駆動回路部とレベルシフト回路部の全体を、容易に略方形にレイアウトすることができる。
【００２７】
上記高電圧ＩＣは、例えば請求項４に記載のように、前記ｎ個のトランジスタ素子と前記浮遊基準ゲート駆動回路部が、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成され、前記埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されてなるようにして、構成することができる。
【００２８】
この場合、請求項５に記載のように、前記埋め込み酸化膜に達するｎ重の絶縁分離トレンチが形成され、前記ｎ個のトランジスタ素子が、前記ｎ重の絶縁分離トレンチにより囲まれた各フィールド領域に、高段のトランジスタ素子を内に含むようにして、一個ずつ順次配置されてなる構成とすることが好ましい。
【００２９】
これにより、ＧＮＤ電位から浮遊電位までの電圧増加に応じて、ｎ重の絶縁分離トレンチにより囲まれた各フィールド領域に加わる電圧を均等化し、ｎ個のトランジスタ素子の担当電圧範囲をＧＮＤ電位から浮遊電位に向かって順番に移行させることができる。尚、隣り合う絶縁分離されたトランジスタ素子同士の間には、ｎ重の絶縁分離トレンチの一つが存在するだけであるため、ｎ個のトランジスタ素子の接続配線が容易になると共に、占有面積を低減して、当該高電圧ＩＣを小型化することができる。
【００３０】
上記高電圧ＩＣにおいては、請求項６に記載のように、前記レベルシフト回路部において、ｎ個の抵抗素子、容量素子またはまたは並列接続された抵抗素子と容量素子が、ＧＮＤ電位と前記浮遊電位との間で、ＧＮＤ電位側を第１段、浮遊電位側を第ｎ段として、順次直列接続されてなり、前記第１段のトランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子、容量素子または並列接続された抵抗素子と容量素子の間の接続点に、それぞれ、順次接続されてなる構成とすることで、第１段のトランジスタ素子のゲート端子に入力信号を加えた際、上記第２段から第ｎ段のトランジスタ素子の同時動作を、安定化させることができる。
【００３１】
上記高電圧ＩＣは、特に請求項７に記載のように、直列接続されるトランジスタ素子の個数および直列接続される抵抗素子、容量素子または並列接続された抵抗素子と容量素子の個数である前記ｎが、１２以上である場合に好適で、この場合には小型化の効果も大きなものとなる。
【００３２】
上記高電圧ＩＣは、請求項８に記載のように、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路を有してなる構成とし、前記制御回路部が、前記浮遊基準ゲート駆動回路と前記ＧＮＤ基準ゲート駆動回路とを制御する回路であり、前記レベルシフト回路部が、前記制御回路部と前記浮遊基準ゲート駆動回路部の間に介在し、前記制御回路部の入出力信号をＧＮＤ電位と前記浮遊電位の間でレベルシフトさせる回路であるように構成することで、該高電圧ＩＣをインバータ駆動用として用いることが可能であり、インバータ駆動用の小型の高電圧ＩＣとすることができる。
【００３３】
上記高電圧ＩＣは、特に請求項９と１０に記載のように、小型化が要求される車載モータや車載エアコンのインバータ駆動用として好適である。
【発明を実施するための最良の形態】
【００３４】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００３５】
図１は、本発明の基本とする高電圧ＩＣ１０１の模式的な上面図で、要部であるレベルシフト回路部１１と浮遊基準ゲート駆動回路部２０のレイアウトを示した図である。尚、図１の高電圧ＩＣ１０１において、図７の高電圧ＩＣ１００と同様の部分については、同じ符号を付した。
【００３６】
図１に示す高電圧ＩＣ１０１は、浮遊電位Ｖｓｓを基準とする浮遊基準ゲート駆動回路部２０と、図示していない制御回路部の入出力信号をグランド（ＧＮＤ）電位と浮遊電位Ｖｓｓの間でレベルシフトさせるレベルシフト回路部１１とを有している。高電圧ＩＣ１０１には、図７および図８に示した高電圧ＩＣ１００と同様に、埋め込み酸化膜を有するＳＯＩ基板が用いられており、該高電圧ＩＣ１０１は、埋め込み酸化膜上のＳＯＩ層に形成されている。
【００３７】
図１の高電圧ＩＣ１０１のレベルシフト回路部１１には、６個の横型ＭＯＳ（ＬＤＭＯＳ）トランジスタ素子Ｔｒが形成されている。各トランジスタ素子Ｔｒは、ドレインＤ、ゲートＧおよびソースＳが図に示すように同心円状に配置されたパターンとなっている。また、各トランジスタ素子Ｔｒは、図中に細い実線の円で示した、埋め込み酸化膜に達する第１絶縁分離トレンチＺ１により取り囲まれて、周りから絶縁分離されている。
【００３８】
図１の高電圧ＩＣ１０１では、同じく埋め込み酸化膜に達する図中に細い実線で示した第２絶縁分離トレンチＴ１〜Ｔ６が、６重に形成されている。第１絶縁分離トレンチＺ１により絶縁分離された各トランジスタ素子Ｔｒは、６重の第２絶縁分離トレンチＴ１〜Ｔ６により囲まれた各フィールド領域に、それぞれ一個ずつ配置されている。また、浮遊基準ゲート駆動回路部２０も、第３絶縁分離トレンチＺ２により取り囲まれて、周りから絶縁分離されている。
【００３９】
図１の高電圧ＩＣ１０１におけるレベルシフト回路部１１では、上記のように絶縁分離トレンチＺ１によって互いに絶縁分離された６個のトランジスタ素子Ｔｒが、ＧＮＤ電位と浮遊電位Ｖｓｓとの間で、ＧＮＤ電位側を第１段、浮遊電位Ｖｓｓ側を第６段として、順次直列接続されている。レベルシフト回路部１１では、図に示すように、第１段のトランジスタ素子ＴｒにおけるゲートＧ端子が入力端子となっており、第６段のトランジスタ素子Ｔｒにおける浮遊電位側のドレインＤ端子から、出力が取り出される。
【００４０】
上記構成により、図１の高電圧ＩＣ１０１におけるレベルシフト回路部１１では、ＧＮＤ電位から浮遊電位Ｖｓｓまでの電圧増加に応じて、６重の絶縁分離トレンチＴ１〜Ｔ６により囲まれた各フィールド領域に加わる電圧を均等化し、６個のトランジスタ素子Ｔｒの担当電圧範囲をＧＮＤ電位から浮遊電位Ｖｓｓに向かって順番に移行させることができる。尚、上記機能を実現する上で、最外周の第２絶縁分離トレンチＴ１と最内周の第３絶縁分離トレンチＺ２は、形成を省略することが可能である。高電圧ＩＣ１０１において、隣り合う絶縁分離されたトランジスタ素子Ｔｒ同士の間には、６重の絶縁分離トレンチＴ１〜Ｔ６の一つが存在するだけである。このため、６個のトランジスタ素子Ｔｒの接続配線が容易になると共に、占有面積を低減して、当該高電圧ＩＣ１０１を小型化することができる。
【００４１】
また、図１の高電圧ＩＣ１０１におけるレベルシフト回路部１１では、６個の抵抗素子Ｒが、ＧＮＤ電位と浮遊電位Ｖｓｓとの間で、ＧＮＤ電位側を第１段、浮遊電位Ｖｓｓ側を第６段として、順次直列接続されており、第１段のトランジスタ素子Ｔｒを除いた各段のトランジスタ素子Ｔｒにおけるゲート端子が、直列接続された各段の抵抗素子Ｒ間の接続点に、それぞれ、順次接続されている。これによって、第１段のトランジスタ素子ＴｒのゲートＧ端子に入力信号を加えた際、第２段から第６段のトランジスタ素子Ｔｒの同時動作を、安定化させることができる。尚、上記抵抗素子Ｒは、容量素子に置き換えてもいいし、並列接続された抵抗素子と容量素子に置き換えることも可能である。
【００４２】
図１の高電圧ＩＣ１０１においては、６個のトランジスタ素子Ｔｒが、略方形にレイアウトされた浮遊基準ゲート駆動回路部２０の外周の一辺に沿って隣接して配置され、上記したように順次直列接続されている。従って、図７に示した従来の高電圧ＩＣ１００におけるｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎをストレート配置する場合と同様に、各トランジスタ素子Ｔｒの結線は容易であり、配線距離を短くして寄生容量を低減し、急激な電圧変化（ｄＶ／ｄｔ）に対する耐量の低下を抑制することができる。
【００４３】
一方、図１の高電圧ＩＣ１０１は、図７に示した従来の高電圧ＩＣ１００と異なり、６個のトランジスタ素子Ｔｒが、絶縁分離された浮遊基準ゲート駆動回路部２０の外周に沿って、隣接して配置されている。そして、浮遊基準ゲート駆動回路部２０と６個のトランジスタ素子Ｔｒで構成されるレベルシフト回路部１１の全体が、略方形にレイアウトされている。従って、図７に示した従来の高電圧ＩＣ１００のように、レベルシフト回路部が浮遊基準ゲート駆動回路部から突き出た凸形状となっていない。このため、図６に例示されている制御回路部やＧＮＤ基準ゲート駆動回路部等の周りの回路部との効率的なレイアウトが可能で、半導体基板の面積利用効率を高めることができる。
【００４４】
尚、図１の高電圧ＩＣ１０１では、浮遊基準ゲート駆動回路部２０も、略方形にレイアウトされている。これによって、例えば浮遊基準ゲート駆動回路部を凸形状にレイアウトする場合に較べて、レベルシフト回路部１１と浮遊基準ゲート駆動回路部２０の全体について、半導体基板の面積利用効率を高めることができ、これら回路部の全体を小型化することが可能である。
【００４５】
以上のようにして、図１に示す高電圧ＩＣ１０１は、レベルシフト回路部１１を有してなる高電圧ＩＣであって、該レベルシフト回路部１１を構成するトランジスタ素子Ｔｒの結線が容易で配線距離が短く、且つ該レベルシフト回路部１１と周辺回路部を合わせた全体の半導体基板の面積利用効率が高い高電圧ＩＣとすることができる。
【００４６】
図２と図３は、本発明に係る高電圧ＩＣの例で、それぞれ、高電圧ＩＣ１０２，１０３の模式的な上面図である。尚、図２と図３の高電圧ＩＣ１０２，１０３において、図１の高電圧ＩＣ１０１と同様の部分については、同じ符号を付した。
【００４７】
図２と図３に示す高電圧ＩＣ１０２，１０３においては、いずれも、図１に示した高電圧ＩＣ１０１と同様に、浮遊基準ゲート駆動回路部２１，２２とレベルシフト回路部１２，１３の全体が、略方形にレイアウトされている。
【００４８】
一方、図１の高電圧ＩＣ１０１と異なり、図２の高電圧ＩＣ１０２においては、９個のトランジスタ素子Ｔｒが、略方形にレイアウトされた浮遊基準ゲート駆動回路部２１の二辺に沿って配置された構成となっている。直列接続されるトランジスタ素子Ｔｒの個数が多い場合には、さらに三辺や四辺に沿って配置して、浮遊基準ゲート駆動回路部２１とレベルシフト回路部の全体が略方形にレイアウトされるようにしてもよい。
【００４９】
また、図３の高電圧ＩＣ１０３においては、略方形にレイアウトされた浮遊基準ゲート駆動回路部２２の一辺に沿って、１２個のトランジスタ素子Ｔｒが、ＧＮＤ電位と浮遊電位Ｖｓｓとの間で順次直列接続される途中で折り返すようにして二列に配置された構成となっている。直列接続されるトランジスタ素子Ｔｒの個数が多い場合には、さらに三列以上に折り返して、浮遊基準ゲート駆動回路部２２とレベルシフト回路部の全体が略方形にレイアウトされるようにしてもよい。
【００５０】
図２と図３の高電圧ＩＣ１０２，１０３についても、図１の高電圧ＩＣ１０１と同様にして、レベルシフト回路部１２，１３を構成するトランジスタ素子Ｔｒの結線が容易で配線距離が短く、且つ該レベルシフト回路部１２，１３と周辺回路部を合わせた全体の半導体基板の面積利用効率が高い高電圧ＩＣとすることができることは言うまでもない。図２と図３に示した高電圧ＩＣ１０２，１０３の構成は、浮遊基準ゲート駆動回路部２１，２２とレベルシフト回路部１２，１３の全体を略方形にレイアウトするにあたって、特に、直列接続されるトランジスタ素子Ｔｒの個数が多い場合に適用できる。
【００５１】
図１〜図３で例示した高電圧ＩＣ１０１〜１０３において、直列接続されるトランジスタ素子Ｔｒの個数（および直列接続される抵抗素子Ｒの個数）は、任意の複数個であってよい。しかしながら、浮遊基準ゲート駆動回路部２０〜２２とレベルシフト回路部１１〜１３の全体を略方形にレイアウトして得られる小型化の効果は、直列接続されるトランジスタ素子Ｔｒの個数ｎを１２以上とする場合に好適で特に大きな効果が得られる。
【００５２】
尚、図１〜図３で例示した高電圧ＩＣ１０１〜１０３のように、浮遊基準ゲート駆動回路部２０〜２２が略方形にレイアウトされている場合には、最高段のトランジスタ素子Ｔｒが、浮遊基準ゲート駆動回路部２０〜２２の角部で、該浮遊基準ゲート駆動回路部２０〜２２と接続されていることが好ましい。これによって、浮遊基準ゲート駆動回路部２０〜２２とレベルシフト回路部１１〜１３の全体を、容易に略方形にレイアウトすることができる。
【００５３】
図１〜図３に例示した高電圧ＩＣ１０１〜１０３は、図４および図６で説明したように、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路を有してなる構成とし、前記制御回路部が、浮遊基準ゲート駆動回路部２０〜２２と前記ＧＮＤ基準ゲート駆動回路とを制御する回路であり、レベルシフト回路部１１〜１３が、前記制御回路部と前記浮遊基準ゲート駆動回路部２０〜２２の間に介在し、前記制御回路部の入出力信号をＧＮＤ電位と浮遊電位Ｖｓｓの間でレベルシフトさせる回路であるように構成することで、該高電圧ＩＣ１０１〜１０３をインバータ駆動用として用いることが可能であり、インバータ駆動用の小型の高電圧ＩＣとすることができる。
【００５４】
従って、上記した高電圧ＩＣ１０１〜１０３は、特に小型化が要求される車載モータや車載エアコンのインバータ駆動用として好適である。
【図面の簡単な説明】
【００５５】
【図１】本発明の基本とする高電圧ＩＣ１０１の模式的な上面図で、要部であるレベルシフト回路部１１と浮遊基準ゲート駆動回路部２０のレイアウトを示した図である。
【図２】本発明に係る高電圧ＩＣの例で、高電圧ＩＣ１０２の模式的な上面図である。
【図３】本発明に係る高電圧ＩＣの例で、高電圧ＩＣ１０３の模式的な上面図である。
【図４】（ａ）は、特許文献１に開示されている、モータ制御用インバータのパワー部分を中心とした回路構成図であり、（ｂ）は、（ａ）で用いられる高電圧ＩＣ（ＨＶＩＣ）の内部構成ユニットのブロック図である。
【図５】特許文献２に開示された半導体装置で、インバータ駆動回路の高電圧ＩＣに用いられ、レベルシフト回路部として機能する半導体装置１０の基本的な等価回路図である。
【図６】図５の等価回路図で示した半導体装置１０を適用した、高電圧ＩＣ１００の模式的な平面図である。
【図７】図６の高電圧ＩＣ１００におけるレベルシフト回路部と浮遊基準ゲート駆動回路部を詳細に示す図で、高電圧ＩＣ１００のレベルシフト回路部に適用された図５の等価回路図で示した半導体装置１０の各回路素子の配置を示した図である。
【図８】図７の一点鎖線Ａ−Ａにおける断面図で、各ＭＯＳトランジスタ素子の構造を示す図である。
【符号の説明】
【００５６】
９０，１００〜１０３  高電圧ＩＣ
１１〜１３  レベルシフト回路部
２０〜２２  浮遊基準ゲート駆動回路部
Ｔｒ  トランジスタ素子
Ｄ  ドレイン
Ｇ  ゲート
Ｓ  ソース
Ｚ１  （第１）絶縁分離トレンチ
Ｔ１〜Ｔ１２  （第２）絶縁分離トレンチ
Ｚ２  （第３）絶縁分離トレンチ
Ｒ  抵抗素子
【図１】
0005135978.tif 000002
【図２】
0005135978.tif 000003
【図３】
0005135978.tif 000004
【図４】
0005135978.tif 000005
【図５】
0005135978.tif 000006
【図６】
0005135978.tif 000007
【図７】
0005135978.tif 000008
【図８】
0005135978.tif 000009