(57)【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に設けられた酸化膜層と、前記酸化膜層上に設けられたｎＭＯＳトランジスタ及びｐＭＯＳトランジスタとを有し、
前記ｐＭＯＳトランジスタは、
前記酸化膜層上に設けられたｎ型領域と、
前記ｎ型領域上に設けられた、高誘電率絶縁膜を有する第１ゲート絶縁膜と、
第１ゲート絶縁膜上に設けられた第１ゲート電極であって、第１ゲート絶縁膜に接するようにＮｉＳｉ結晶相及びＮｉＳｉ２結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域（１）を有する第１ゲート電極と、
前記ｎ型領域内の第１ゲート電極を挟んだ両側に、ｎ型領域が第１ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、を有する完全空乏型のＭＯＳトランジスタであり、
前記ｎＭＯＳトランジスタは、
前記酸化膜層上に設けられたｐ型領域と、
前記ｐ型領域上に設けられた、高誘電率絶縁膜を有する第２ゲート絶縁膜と、
第２ゲート絶縁膜上に設けられた第２ゲート電極であって、第２ゲート絶縁膜に接するようにＮｉ２Ｓｉ結晶相及びＮｉ３Ｓｉ結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域（２）を有する第２ゲート電極と、
前記ｐ型領域内の第２ゲート電極を挟んだ両側に、ｐ型領域が第２ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、を有する完全空乏型のＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項２】
支持基板と、前記支持基板上に設けられた酸化膜層と、前記酸化膜層上に設けられたｎＭＯＳトランジスタ及びｐＭＯＳトランジスタとを有し、
前記ｐＭＯＳトランジスタは、
前記酸化膜層上に設けられたｎ型領域と、
前記ｎ型領域上に設けられた、高誘電率絶縁膜を有する第１ゲート絶縁膜と、
第１ゲート絶縁膜上に設けられた第１ゲート電極であって、第１ゲート絶縁膜に接するようにＮｉＳｉ結晶相及びＮｉＳｉ２結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域（１）を有する第１ゲート電極と、
前記ｎ型領域内の第１ゲート電極を挟んだ両側に、ｎ型領域が第１ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、を有し、
前記ｎ型領域が第１ゲート絶縁膜と接する面の法線方向における、ｎ型領域の長さがｐＭＯＳトランジスタのゲート長の１／４以下であり、
前記ｎＭＯＳトランジスタは、
前記酸化膜層上に設けられたｐ型領域と、
前記ｐ型領域上に設けられた、高誘電率絶縁膜を有する第２ゲート絶縁膜と、
第２ゲート絶縁膜上に設けられた第２ゲート電極であって、第２ゲート絶縁膜に接するようにＮｉ２Ｓｉ結晶相及びＮｉ３Ｓｉ結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域（２）を有する第２ゲート電極と、
前記ｐ型領域内の第２ゲート電極を挟んだ両側に、ｐ型領域が第２ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、を有し
前記ｐ型領域が第２ゲート絶縁膜と接する面の法線方向における、ｐ型領域の長さがｎＭＯＳトランジスタのゲート長の１／４以下であることを特徴とする半導体装置。
【請求項３】
前記ｐＭＯＳトランジスタとｎＭＯＳトランジスタとが、ＣＭＯＳトランジスタを構成することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ｎ型領域とｐ型領域とを分離する素子分離領域を更に有し、
前記ｎ型領域、ｐ型領域及び素子分離領域は、前記酸化膜層上に同一の平面を構成し、
第１及び第２ゲート電極は、それぞれ前記平面上に設けられていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記第１及び第２ゲート電極のうち少なくとも一方のゲート電極は、最上層として低抵抗層を有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ｎ型領域及びｐ型領域が、それぞれ前記酸化膜層上に突出するように互いに独立して設けられた突起状のｎ型領域及び突起状のｐ型領域であり、
第１ゲート電極及び第１ゲート絶縁膜は、それぞれ前記突起状のｎ型領域の両側面上に設けられ、
第２ゲート電極及び第２ゲート絶縁膜は、それぞれ前記突起状のｐ型領域の両側面上に設けられていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項７】
前記第１及び第２ゲート電極の全体がそれぞれ、前記シリサイド領域（１）及び（２）からなることを特徴とする請求項１〜４、６の何れか１項に記載の半導体装置。
【請求項８】
前記ｎ型領域が第１ゲート絶縁膜と接する面の法線方向におけるｎ型領域の長さ、及び前記ｐ型領域が第２ゲート絶縁膜と接する面の法線方向におけるｐ型領域の長さが、それぞれ５〜２０ｎｍであることを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
【請求項９】
支持基板と、前記支持基板上に設けられた酸化膜層と、前記酸化膜層上に設けられたｐＭＯＳトランジスタとを有し、
前記ｐＭＯＳトランジスタは、
前記酸化膜層上に設けられたｎ型領域と、
前記ｎ型領域上に設けられた、高誘電率絶縁膜を有する第１ゲート絶縁膜と、
第１ゲート絶縁膜上に設けられた第１ゲート電極であって、第１ゲート絶縁膜に接するようにＮｉＳｉ結晶相及びＮｉＳｉ２結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域（１）を有する第１ゲート電極と、
前記ｎ型領域内の第１ゲート電極を挟んだ両側に、ｎ型領域が第１ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、
を有する完全空乏型のＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項１０】
支持基板と、前記支持基板上に設けられた酸化膜層と、前記酸化膜層上に設けられたｎＭＯＳトランジスタとを有し、
前記ｎＭＯＳトランジスタは、
前記酸化膜層上に設けられたｐ型領域と、
前記ｐ型領域上に設けられた、高誘電率絶縁膜を有する第２ゲート絶縁膜と、
第２ゲート絶縁膜上に設けられた第２ゲート電極であって、第２ゲート絶縁膜に接するようにＮｉ２Ｓｉ結晶相及びＮｉ３Ｓｉ結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域（２）を有する第２ゲート電極と、
前記ｐ型領域内の第２ゲート電極を挟んだ両側に、ｐ型領域が第２ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、
を有する完全空乏型のＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項１１】
前記高誘電率絶縁膜が、金属酸化物、金属シリケート、又は金属酸化物もしくは金属シリケートに窒素が導入された材料から構成される膜であることを特徴とする請求項１〜１０の何れか１項に記載の半導体装置。
【請求項１２】
前記高誘電率絶縁膜が、Ｈｆ又はＺｒを含むことを特徴とする請求項１〜１１の何れか１項に記載の半導体装置。
【請求項１３】
前記高誘電率絶縁膜が、ＨｆＳｉＯＮを含むことを特徴とする請求項１〜１１の何れか１項に記載の半導体装置。
【請求項１４】
第１ゲート電極が、ＮｉＳｉ結晶相、又はＮｉＳｉ２結晶相を含むシリサイド領域（１）からなる請求項９に記載の半導体装置の製造方法であって、
支持基板、酸化膜層、及びｎ型領域を有する半導体層が順に積層された基板を準備する工程と、
前記半導体層上に高誘電率絶縁膜層を有する第１ゲート絶縁膜材料を堆積させる工程と、
第１ゲート絶縁膜材料上にポリシリコン層、マスク層を順に堆積させる工程と、
第１ゲート絶縁膜材料、ポリシリコン層及びマスク層をそれぞれ、パターニングすることにより、前記ｎ型領域上に突出した第１ゲート絶縁膜、第１ゲート電極材料、マスク（Ａ）を設ける工程と、
第１ゲート絶縁膜、第１ゲート電極材料、及びマスク（Ａ）の側面にゲートサイドウォールを設ける工程と、
前記ゲートサイドウォール及びマスク（Ａ）をマスクに用いて前記ｎ型領域内にｐ型不純物を注入した後、熱処理を行うことによってソース／ドレイン領域を形成する工程と、
全面に層間絶縁膜を堆積させる工程と、
前記層間絶縁膜の一部及びマスク（Ａ）を除去することにより、第１ゲート電極材料を露出させる工程と、
全面にＮｉ層を堆積させる工程と、
熱処理を行うことにより、第１ゲート電極材料をＮｉと反応させて、ＮｉＳｉ結晶相又はＮｉＳｉ２結晶相を含むシリサイド領域（１）からなる第１ゲート電極とする第１シリサイド化工程と、
第１シリサイド化工程において未反応のＮｉ層を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１６】
第２ゲート電極が、Ｎｉ２Ｓｉ結晶相、又はＮｉ３Ｓｉ結晶相を含むシリサイド領域（２）からなる請求項１０に記載の半導体装置の製造方法であって、
支持基板、酸化膜層、及びｐ型領域を有する半導体層が順に積層された基板を準備する工程と、
前記半導体層上に高誘電率絶縁膜層を有する第２ゲート絶縁膜材料を堆積させる工程と、
第２ゲート絶縁膜材料上にポリシリコン層、マスク層を順に堆積させる工程と、
第２ゲート絶縁膜材料、ポリシリコン層及びマスク層をそれぞれ、パターニングすることにより、前記ｐ型領域上に突出した第２ゲート絶縁膜、第２ゲート電極材料、マスク（Ｃ）を設ける工程と、
第２ゲート絶縁膜、第２ゲート電極材料、及びマスク（Ｃ）の側面にゲートサイドウォールを設ける工程と、
前記ゲートサイドウォール及びマスク（Ｃ）をマスクに用いて前記ｐ型領域内にｎ型不純物を注入した後、熱処理を行うことによってソース／ドレイン領域を形成する工程と、
全面に層間絶縁膜を堆積させる工程と、
前記層間絶縁膜の一部及びマスク（Ｃ）を除去することにより、第２ゲート電極材料を露出させる工程と、
全面に金属層としてＮｉ層を堆積させる工程と、
熱処理を行うことにより、第２ゲート電極材料をＮｉと反応させて、Ｎｉ２Ｓｉ結晶相、又はＮｉ３Ｓｉ結晶相を含むシリサイド領域（２）からなる第２ゲート電極とする第３シリサイド化工程と、
第３シリサイド化工程において未反応の前記金属層を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１７】
第１ゲート電極がＮｉＳｉ結晶相又はＮｉＳｉ２結晶相を含むシリサイド領域（１）を有し、第２ゲート電極がＮｉ２Ｓｉ結晶相又はＮｉ３Ｓｉ結晶相を含むシリサイド領域（２）を有する請求項４に記載の半導体装置の製造方法であって、
支持基板、酸化膜層、並びにｎ型領域及びｐ型領域を有する半導体層が順に積層された基板を準備する工程と、
前記半導体層上に高誘電率絶縁膜層を有するゲート絶縁膜材料を堆積させる工程と、
前記ゲート絶縁膜材料上にポリシリコン層、マスク層を順に堆積させる工程と、
前記ゲート絶縁膜材料、ポリシリコン層及びマスク層をそれぞれ、パターニングすることにより、前記ｎ型領域上に突出した第１ゲート絶縁膜、第１ゲート電極材料及びマスク（Ｄ）、並びに前記ｐ型領域上に突出した第２ゲート絶縁膜、第２ゲート電極材料及びマスク（Ｅ）を設ける工程と、
第１ゲート絶縁膜、第１ゲート電極材料及びマスク（Ｄ）の側面、並びに第２ゲート絶縁膜、第２ゲート電極材料及びマスク（Ｅ）の側面にそれぞれ、ゲートサイドウォールを設ける工程と、
前記ｐ型領域上の全面にマスク（Ｆ）を設ける工程と、
マスク（Ｄ）、（Ｆ）及びゲートサイドウォールをマスクに用いて前記ｎ型領域内にｐ型不純物を注入した後、熱処理を行うことによってソース／ドレイン領域を形成する工程と、
マスク（Ｆ）を除去する工程と、
前記ｎ型領域上の全面にマスク（Ｇ）を設ける工程と、
マスク（Ｅ）、（Ｇ）及びゲートサイドウォールをマスクに用いて、前記ｐ型領域内にｎ型不純物を注入した後、熱処理を行うことによってソース／ドレイン領域を形成する工程と、
マスク（Ｇ）を除去する工程と、
全面に層間絶縁膜を堆積させる工程と、
前記層間絶縁膜の一部並びにマスク（Ｄ）及び（Ｅ）を除去することにより、前記第１及び第２ゲート電極材料を露出させる工程と、
全面にＮｉ層を堆積させた後、第１ゲート電極材料上に拡散防止層を堆積させ、この後、更に全面にＮｉ層を堆積させる工程と、
熱処理を行うことにより、第１及び第２ゲート電極材料をそれぞれＮｉと反応させて、第１ゲート電極材料をＮｉＳｉ結晶相又はＮｉＳｉ２結晶相を含むシリサイド領域（１）からなる第１ゲート電極、第２ゲート電極材料をＮｉ２Ｓｉ結晶相又はＮｉ３Ｓｉ結晶相を含むシリサイド領域（２）からなる第２ゲート電極とする第４シリサイド化工程と、
第４シリサイド化工程において未反応のＮｉ層及び拡散防止層を除去する第１除去工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１８】
第１除去工程の後に更に、
全面にＳｉ層を堆積させる工程と、
熱処理を行うことにより、Ｓｉとシリサイド領域（２）中に含まれるＮｉ２Ｓｉ結晶相、又はＮｉ３Ｓｉ結晶相とを反応させて、シリサイド領域（２）の上部をＮｉＳｉ結晶相が含まれる低抵抗層とする第５シリサイド化工程と、
第５シリサイド化工程において未反応のＳｉ層を除去する工程と、
を有することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
第４シリサイド化工程において、第１ゲート電極材料をＮｉＳｉ２結晶相を含むシリサイド領域（１）からなる第１ゲート電極とし、
第１除去工程の後に更に、
全面にＳｉ層を堆積させる工程と、
熱処理を行うことにより、Ｓｉとシリサイド領域（２）中に含まれるＮｉ２Ｓｉ結晶相、又はＮｉ３Ｓｉ結晶相とを反応させて、シリサイド領域（２）の上部をＮｉＳｉ結晶相が含まれる低抵抗層とする第６シリサイド化工程と、
第６シリサイド化工程において未反応のＳｉ層を除去する工程と、
前記低抵抗層上にマスク（Ｈ）を設ける工程と、
全面にＮｉ層を堆積させる工程と、
熱処理を行うことにより、Ｎｉとシリサイド領域（１）中に含まれるＮｉＳｉ２結晶相とを反応させて、シリサイド領域（１）の上部をＮｉＳｉ結晶相が含まれる低抵抗層とする第７シリサイド化工程と、
第７シリサイド化工程において未反応のＮｉ層及びマスク（Ｈ）を除去する工程と、
を有することを特徴とする請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ基板を用いて作製された完全空乏型のｎＭＯＳトランジスタ、ｐＭＯＳトランジスタ、及びこれら両方のＭＯＳトランジスタを備えた半導体装置並びに
その製造方法に関するものである。また、ＭＯＳトランジスタのＶｔｈ（しきい値電圧）が制御され、装置特性に優れた低電力の半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来から、トランジスタの微細化が進むにつれて、ポリシリコン電極の空乏化による駆動電流（Ｉｏｎ）の低下と、ゲート絶縁膜の薄膜化によるゲートリーク電流の増加が問題となっている。そこで、金属等の材料からなるメタルゲート電極を用いることによりゲート電極の空乏化を回避すると共に、ゲート絶縁膜として高誘電率絶縁膜を用いることによりゲート絶縁膜の物理的膜厚を厚くし、ゲートリーク電流を低減したＭＯＳトランジスタが提案されている。【０００３】
図１にこの半導体装置を示す。図１の半導体装置は、平面型（プレーナ型）のｎＭＯＳトランジスタ２１及びｐＭＯＳトランジスタ２２からなるものである。この半導体装置ではシリコン基板１内にｐ型領域２３とｎ型領域２４が存在する。【０００４】
このｐ型領域２３内にｎ型ソース／ドレイン領域５が存在し、ソース／ドレイン領域５上にはシリサイド層６が設けられている。また、一部のｐ型領域２３上にはゲート絶縁膜を介してゲート電極８が設けられている。このゲート絶縁膜は２層からなっており、ｐ型領域２３側にはＳｉＯ２層４７ａ、ゲート電極側には高誘電率絶縁膜４７ｂが設けられている。更に、ゲート電極８の側面にはゲートサイドウォール７が設けられている。そして、このｐ型領域２３、ソース／ドレイン領域５、ゲート絶縁膜４７ａ、４７ｂ及びゲート電極８がｎＭＯＳトランジスタ２１を構成する。【０００５】
同様にして、ｎ型領域２４内にｐ型ソース／ドレイン領域５が設けられている。また、一部のｎ型領域２４上にはゲート絶縁膜４７ａ、４７ｂ及びゲート電極９が設けられ、ゲート電極９の側面にはゲートサイドウォール７が設けられている。そして、このｎ型領域２４、ソース／ドレイン領域５、ゲート絶縁膜４７ａ、４７ｂ及びゲート電極９がｐＭＯＳトランジスタ２２を構成する。【０００６】
図１のような平面型（プレーナ型）のＭＯＳトランジスタからなる半導体装置において、従来からゲート電極８と９の組成を変えることにより、各ＭＯＳトランジスタのＶｔｈの制御を行っている。ここで、ゲート絶縁膜として高誘電率絶縁膜、ゲート電極として金属シリサイドを用いることにより、ゲート電極中のゲート絶縁膜近傍に含まれるＳｉ原子とゲート絶縁膜とが相互作用をする（フェルミレベルピニング）。この結果、ゲート電極の構成材料の仕事関数が変化し、それに伴ってＶｔｈも変化する。【０００７】
そこで、従来から各ＭＯＳトランジスタのゲート電極を構成する金属シリサイドの組成（Ｓｉ含量）を変えることによりフェルミレベルピニングの程度を変えて、Ｖｔｈの制御を行ってきた。【０００８】
国際公開第２００６／００１２７１号パンフレット、及びインターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト，２００４年、ｐ．９１−９４には、バルク基板を用いて形成され、高誘電率ゲート絶縁膜を有するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを備えた半導体装置が開示されている。この半導体装置においては、ｐＭＯＳトランジスタのゲート電極に金属濃度が高い金属シリサイド、ｎＭＯＳトランジスタのゲート電極にシリコン濃度が高い金属シリサイドが用いられている。具体的な構成としてｎＭＯＳトランジスタのゲート電極をＮｉＳｉ又はＮｉＳｉ２から構成し、ｐＭＯＳトランジスタのゲート電極をＮｉ３Ｓｉから構成した半導体装置が開示されている。【０００９】
また、シンポジウム・オン・ブイエルエスアイ・テクノロジー・テクニカルダイジェスト，２００５年、ｐ．８６−８７には、バルク基板を用いた半導体装置が開示されている。この半導体装置では、高誘電率ゲート絶縁膜としてＨｆＳｉＯＮ、ｐＭＯＳトランジスタにはＮｉ３Ｓｉのゲート電極、ｎＭＯＳトランジスタにはＮｉＳｉのゲート電極を用いている。【００１０】
図２に、従来の半導体装置の他の一例を示す。図２（ａ）は、この半導体装置の上面図、図２（ｂ）は図２（ａ）の半導体装置のＡ−Ａ方向の断面図、図２（ｃ）は図２（ａ）の半導体装置のＢ−Ｂ方向の断面図を表す。【００１１】
図２の半導体装置は、埋め込み絶縁膜１１から上方に向かって突出した突起状の半導体領域２３、２４を有し、この半導体領域２３，２４内にチャネル領域が形成されるＦｉｎ型（フィン型）のＭＯＳトランジスタを備えるものである。この半導体装置は、ｎＭＯＳトランジスタ２１、ｐＭＯＳトランジスタ２２から構成されている。また、この半導体装置では、埋め込み絶縁膜１１上に２つの突起状のｐ型領域２３、ｎ型領域２４が設けられている。そして、このｐ型領域２３、ｎ型領域２４の両側面上にそれぞれゲート電極８、９が設けられている。【００１２】
また、突起状のｐ型領域２３内のゲート電極８を挟んだ両側の部分にはｎ型ソース／ドレイン領域３０ａ、突起状のｎ型領域２４内のゲート電極９を挟んだ両側の部分にはｐ型ソース／ドレイン領域３０ｂが設けられている。また、ｐ型領域２３とゲート電極８間、ｎ型領域２４とゲート電極９間にはそれぞれ高誘電率ゲート絶縁膜４７ｂが設けられている。【００１３】
このｐ型領域２３、ソース／ドレイン領域３０ａ、ゲート絶縁膜４７ｂ、ゲート電極８とからｎＭＯＳトランジスタ２１が構成されている。同様にして、ｎ型領域２４、ソース／ドレイン領域３０ｂ、ゲート絶縁層４７ｂ、ゲート電極９とからｐＭＯＳトランジスタ２２が構成されている。【００１４】
図２の各ＭＯＳトランジスタ２１，２２の動作時には、ｐ型領域２３、ｎ型領域２４の側面にチャネル領域が形成される。
図２のようなフィン型のＭＯＳトランジスタからなる半導体装置においても、従来からゲート電極８、９の組成（Ｓｉ含量）を変えることにより、ゲート絶縁膜４７ｂとの間でフェルミレベルピニングの程度を異なったものとし、各ＭＯＳトランジスタのＶｔｈの制御を行っている。【００１５】
ところで、上記のようなプレーナ型のＭＯＳトランジスタ、フィン型のＭＯＳトランジスタは、チャネル領域が形成される半導体領域の厚さ（図１では２５の方向の長さ、図２では２６の方向の長さ）が厚くなっている。このため、動作時にボディ領域が部分的に空乏化する部分空乏型のＭＯＳトランジスタ（Ｐａｒｔｉａｌ  Ｄｅｐｌｅｔｅｄ  ＭＯＳ  Ｔｒａｎｓｉｓｔｏｒ：ＰＤ−ＭＯＳＦＥＴ）として機能していた。【００１６】
一方、近年、携帯電話端末などの高機能化、アプリケーションの多様化に伴い、低電力型で且つ、高速動作が可能なデバイスが要望されている。
そこで、低電力型で且つ、高速動作が可能な半導体装置として、動作時にボディ領域が完全に空乏化される完全空乏型（Ｆｕｌｌ  Ｄｅｐｌｅｔｅｄ  ＭＯＳ  Ｔｒａｎｓｉｓｔｏｒ：ＦＤ−ＭＯＳＦＥＴ）のＭＯＳトランジスタを備えた半導体装置が注目されている。【００１７】
このＭＯＳトランジスタを備えた半導体装置は、（１）Ｓ（サブスレッシュホールドスィング）値の改善による低電力動作、（２）基板リーク電流の低減による低電力化、を図ることができる。また、これと同時に、（３）基板の寄生容量の低減による高速化、(４)低チャネルドーズ（不純物濃度  １×１０１４〜１×１０１７ｃｍ−３）化による高速動作(動作電圧領域における移動度の向上)を図ることができ、デバイス特性を大きく向上させることが可能である。この中でも、上記（４）の効果は低チャネルドーズ領域で短チャネル効果を抑制できるため、完全空乏型ＭＯＳトランジスタを用いたことによる大きなメリットである。
【発明の開示】
【００１８】
上記のように、メタルゲート電極と高誘電率ゲート絶縁膜を有する完全空乏型ＭＯＳトランジスタを備えた半導体装置は低電力型とすることができ、低チャネルドーズとすることで移動度の向上(高速化)を図ることが可能であった。しかしながら、このように低チャネルドーズとすることにより、Ｖｔｈの制御が困難になるといった問題があった。
【００１９】
具体的には、低電力型の半導体装置とするためには、ｐＭＯＳトランジスタのＶｔｈを約−０．６Ｖから−０．３Ｖの範囲、ｎＭＯＳトランジスタのＶｔｈを約０．３Ｖから０．６Ｖの範囲に設定する必要があった。しかしながら、従来のＭＯＳトランジスタ技術、並びに国際公開第２００６／００１２７１号パンフレット、及びインターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト，２００４年、ｐ．９１−９４に開示されている技術では、完全空乏型のＭＯＳトランジスタにおいてＶｔｈを上記範囲に制御することは非常に困難であった。以下、この理由を説明する。
【００２０】
（１）ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのＶｔｈを低電力型の半導体装置として必要な値に制御するためには、ゲート電極を構成する金属シリサイドを特定の組成に制御する必要があった。この理由は、金属シリサイドでは、金属含有率と仕事関数とがほぼリニアな関係にあるが、組成のわずかなずれ（成膜時の膜厚のずれや、面方向での組成のずれなど）が仕事関数のばらつきとなって現れ、結果的にＶｔｈを所望の値に制御することが困難となるためである。特に、ゲート絶縁膜として高誘電率絶縁膜を用いた場合、フェルミレベルピニングによりこの仕事関数のばらつきは、より大きなものとなる。
【００２１】
このため、ＣＶＤ法などでゲート絶縁膜上にシリサイド膜を堆積する従来のシリサイド（メタルゲート）電極形成法では、仕事関数のばらつきが大きく、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタについて、安定的に低電力型の半導体装置として必要なＶｔｈの範囲となるようゲート電極の組成を制御することは困難であった。
【００２２】
（２）また、国際公開第２００６／００１２７１号パンフレット、及びインターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト，２００４年、ｐ．９１−９４に示されるように、一部の金属シリサイドについては、結晶相の形成を利用して自己整合的に組成を制御することによりＶｔｈの安定制御を行っている。具体的には、国際公開第２００６／００１２７１号パンフレットでは、バルク基板を用いた部分空乏型の半導体装置において、ｎＭＯＳトランジスタのゲート電極をＮｉＳｉ結晶相又はＮｉＳｉ２結晶相から構成し、ｐＭＯＳトランジスタのゲート電極をＮｉ３Ｓｉ結晶相から構成している。
【００２３】
そこで、一つの方法としてＳＯＩ基板を用いた完全空乏型の半導体装置においても、国際公開第２００６／００１２７１号パンフレットと同様に、ｎＭＯＳトランジスタのゲート電極をＮｉＳｉ結晶相又はＮｉＳｉ２結晶相から構成し、ｐＭＯＳトランジスタのゲート電極をＮｉ３Ｓｉ結晶相から構成する方法が考えられる。
【００２４】
図４に、バルク基板を用いて形成され、Ｎｉシリサイドのゲート電極を備えたプレーナ型ＭＯＳトランジスタにおける、チャネル不純物濃度とＶｔｈとの関係をシミュレーションにより計算した結果を点線で示す。図４（ａ）、（ｂ）はそれぞれ、ゲート電極材料としてＮｉ３Ｓｉ、Ｎｉ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２を用いたｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの結果を表したものである。なお、このシミュレーションは、ゲート長が０．３μｍ、ゲート絶縁膜の物理膜厚（ＳｉＯ２換算膜厚）が１．６ｎｍの場合のシミュレーション結果を表す。
【００２５】
図４（ａ）より、Ｎｉ３Ｓｉのゲート電極のｐＭＯＳトランジスタ（点線）では、Ｖｔｈは低チャネルドーズ領域（１×１０１４〜１×１０１６ｃｍ−３）において約−０．２から０Ｖとなっている。このため、Ｖｔｈは低電圧型のｐＭＯＳトランジスタとして必要な−０．６〜−０．３Ｖの範囲（斜線部分）から大きく外れている。
【００２６】
また、図４（ｂ）より、ＮｉＳｉ、ＮｉＳｉ２のゲート電極のｎＭＯＳトランジスタ（点線）では、Ｖｔｈは低チャネルドーズ領域（１×１０１４〜１×１０１６ｃｍ−３）において０から０．２Ｖとなっている。このため、Ｖｔｈは低電圧型のｎＭＯＳトランジスタとして必要な０．３〜０．６Ｖの範囲（斜線部分）から大きく外れている。
このため、国際公開第２００６／００１２７１号パンフレットのような従来の半導体技術を利用することでは、低電力型の半導体装置として必要なＶｔｈに制御することは困難であった。
【００２７】
（３）更に、国際公開第２００６／００１２７１号パンフレットで示されるようなＮｉシリサイドについては、同一組成のゲート電極とした場合であってもバルク基板を用いたＭＯＳトランジスタと、ＳＯＩ基板を用いたＭＯＳトランジスタとでは、チャネルドーズ量とＶｔｈとの関係が大きく異なっていた。
【００２８】
例えば、国際公開第２００６／００１２７１号パンフレットの図７（本明細書の図３）には、バルク基板を用いて製造された半導体装置であって、ゲート電極材料としてＮｉシリサイドを用いた場合の、Ｎｉ／（Ｎｉ＋Ｓｉ）組成比と仕事関数との関係が表されている。本明細書の図３で表されるように、フェルミレベルピニングによりＮｉ組成比の増大と共に仕事関数は大きくなっている。
【００２９】
これを、チャネルドーズ量とＶｔｈとの関係で表すとバルク基板を用いた場合は図４（ａ）、（ｂ）中の点線で示される。また、同様にＳＯＩ基板を用いた場合は図４（ａ）、（ｂ）中の実線で示される（この場合、ゲート長０．３μｍ、チャネル領域が形成される半導体層の厚さ１５ｎｍ、ゲート絶縁膜の物理膜厚（ＳｉＯ２換算膜厚）１．６ｎｍとした）。そこで、バルク基板を用いた部分空乏型（点線）と、ＳＯＩ基板を用いた完全空乏型（実線）の各ＭＯＳトランジスタについて、各Ｎｉシリサイド（Ｎｉ３Ｓｉ、Ｎｉ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２）のゲート電極を備えた場合のチャネルドーズ量とＶｔｈとの関係を比較する。
【００３０】
バルク基板を用いたｐＭＯＳトランジスタの場合（点線）、何れのＮｉシリサイドを用いた場合であっても、チャネル不純物濃度の増加とともにＶｔｈが大きく減少している。これに対して、ＳＯＩ基板を用いたｐＭＯＳトランジスタの場合（実線）では、チャネル不純物濃度の増加とともにＶｔｈが減少しているものの、その傾向はバルク基板のｐＭＯＳトランジスタとは大きく異なっている。
【００３１】
具体的には、約２×１０１６〜1×１０１7ｃｍ−３のチャネルドーズ領域においてバルク基板とＳＯＩ基板のＶｔｈが一致しているものの、これよりも低いチャネルドーズ領域においてはバルク基板のｐＭＯＳトランジスタの方が、Ｖｔｈが大きくなっている。また、これよりも高いチャネルドーズ領域においてはバルク基板の方が、ｐＭＯＳトランジスタのＶｔｈが小さくなっている。
【００３２】
同様にして、バルク基板を用いたｎＭＯＳトランジスタの場合（点線）では、何れのＮｉシリサイドを用いた場合であっても、チャネル不純物濃度の増加とともにＶｔｈが大きく増加している。これに対して、ＳＯＩ基板を用いたｎＭＯＳトランジスタの場合（実線）では、チャネル不純物濃度の増加とともにＶｔｈが増加しているものの、その傾向はバルク基板のｎＭＯＳトランジスタとは全く異なっている。
【００３３】
具体的には、約２×１０１６〜１×１０１７ｃｍ−３のチャネルドーズ領域においてはバルク基板とＳＯＩ基板のＶｔｈが一致しているものの、これよりも低いチャネルドーズ領域においてはバルク基板のｎＭＯＳトランジスタの方が、Ｖｔｈが小さくなっている。また、これよりも高いチャネルドーズ領域においては、バルク基板のｎＭＯＳトランジスタの方が、Ｖｔｈが大きくなっている。
【００３４】
このようにＳＯＩ基板を用いた完全空乏型のＭＯＳトランジスタと、バルク基板を用いた部分空乏型のＭＯＳトランジスタとでは、チャネルドーズ量とＶｔｈとの関係が大きく異なっている。この理由は、完全空乏型と部分空乏型のＭＯＳトランジスタでは、チャネル領域を構成するシリコン層（ｎ型領域又はｐ型領域）の厚さが異なるためゲート電圧印加時にチャネル領域形成のためにシリコン層にかかる電界強度が異なるためである。従って、従来の部分空乏型のＭＯＳトランジスタのＶｔｈ制御技術を、完全空乏型のＭＯＳトランジスタに適用してＶｔｈ制御を行うことは非常に困難であった。
【００３５】
そこで、本発明者は様々なメタルゲート電極材料について鋭意検討した結果、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲート電極材料として、特定組成の金属シリサイドを用いれば良いことを発見した。すなわち、このような構成の半導体装置とすることによって、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタをそれぞれ低電力デバイスとして必要なＶｔｈに制御でき、装置特性及び信頼性に優れた半導体装置とできることを発見した。
【００３６】
上記課題を解決するため、本発明は以下の構成を有することを特徴とする。
【００３７】
本発明は、支持基板と、前記支持基板上に設けられた酸化膜層と、前記酸化膜層上に設けられたｎＭＯＳトランジスタ及びｐＭＯＳトランジスタとを有し、
前記ｐＭＯＳトランジスタは、
前記酸化膜層上に設けられたｎ型領域と、
前記ｎ型領域上に設けられた、高誘電率絶縁膜を有する第１ゲート絶縁膜と、
第１ゲート絶縁膜上に設けられた第１ゲート電極であって、第１ゲート絶縁膜に接するようにＷＳｉ２結晶相、ＭｏＳｉ２結晶相、ＮｉＳｉ結晶相、及びＮｉＳｉ２結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域（１）を有する第１ゲート電極と、
前記ｎ型領域内の第１ゲート電極を挟んだ両側に、ｎ型領域が第１ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、を有する完全空乏型のＭＯＳトランジスタであり、
前記ｎＭＯＳトランジスタは、
前記酸化膜層上に設けられたｐ型領域と、
前記ｐ型領域上に設けられた、高誘電率絶縁膜を有する第２ゲート絶縁膜と、
第２ゲート絶縁膜上に設けられた第２ゲート電極であって、第２ゲート絶縁膜に接するようにＰｔＳｉ結晶相、Ｐｔ２Ｓｉ結晶相、ＩｒＳｉ結晶相、Ｎｉ２Ｓｉ結晶相、及びＮｉ３Ｓｉ結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域（２）を有する第２ゲート電極と、
前記ｐ型領域内の第２ゲート電極を挟んだ両側に、ｐ型領域が第２ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、を有する完全空乏型のＭＯＳトランジスタであることを特徴とする半導体装置に関する。
【００３８】
本発明は、支持基板と、前記支持基板上に設けられた酸化膜層と、前記酸化膜層上に設けられたｎＭＯＳトランジスタ及びｐＭＯＳトランジスタとを有し、
前記ｐＭＯＳトランジスタは、
前記酸化膜層上に設けられたｎ型領域と、
前記ｎ型領域上に設けられた、高誘電率絶縁膜を有する第１ゲート絶縁膜と、
第１ゲート絶縁膜上に設けられた第１ゲート電極であって、第１ゲート絶縁膜に接するようにＷＳｉ２結晶相、ＭｏＳｉ２結晶相、ＮｉＳｉ結晶相、及びＮｉＳｉ２結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域（１）を有する第１ゲート電極と、
前記ｎ型領域内の第１ゲート電極を挟んだ両側に、ｎ型領域が第１ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、を有し、
前記ｎ型領域が第１ゲート絶縁膜と接する面の法線方向における、ｎ型領域の長さがｐＭＯＳトランジスタのゲート長の１／４以下であり、
前記ｎＭＯＳトランジスタは、
前記酸化膜層上に設けられたｐ型領域と、
前記ｐ型領域上に設けられた、高誘電率絶縁膜を有する第２ゲート絶縁膜と、
第２ゲート絶縁膜上に設けられた第２ゲート電極であって、第２ゲート絶縁膜に接するようにＰｔＳｉ結晶相、Ｐｔ２Ｓｉ結晶相、ＩｒＳｉ結晶相、Ｎｉ２Ｓｉ結晶相、及びＮｉ３Ｓｉ結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域（２）を有する第２ゲート電極と、
前記ｐ型領域内の第２ゲート電極を挟んだ両側に、ｐ型領域が第２ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、を有し
前記ｐ型領域が第２ゲート絶縁膜と接する面の法線方向における、ｐ型領域の長さがｎＭＯＳトランジスタのゲート長の１／４以下であることを特徴とする半導体装置に関する。
【００３９】
本発明は、支持基板と、前記支持基板上に設けられた酸化膜層と、前記酸化膜層上に設けられたｐＭＯＳトランジスタとを有し、
前記ｐＭＯＳトランジスタは、
前記酸化膜層上に設けられたｎ型領域と、
前記ｎ型領域上に設けられた、高誘電率絶縁膜を有する第１ゲート絶縁膜と、
第１ゲート絶縁膜上に設けられた第１ゲート電極であって、第１ゲート絶縁膜に接するようにＷＳｉ２結晶相、ＭｏＳｉ２結晶相、ＮｉＳｉ結晶相、及びＮｉＳｉ２結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域（１）を有する第１ゲート電極と、
前記ｎ型領域内の第１ゲート電極を挟んだ両側に、ｎ型領域が第１ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、
を有する完全空乏型のＭＯＳトランジスタであることを特徴とする半導体装置に関する。
【００４０】
本発明は、支持基板と、前記支持基板上に設けられた酸化膜層と、前記酸化膜層上に設けられたｎＭＯＳトランジスタとを有し、
前記ｎＭＯＳトランジスタは、
前記酸化膜層上に設けられたｐ型領域と、
前記ｐ型領域上に設けられた、高誘電率絶縁膜を有する第２ゲート絶縁膜と、
第２ゲート絶縁膜上に設けられた第２ゲート電極であって、第２ゲート絶縁膜に接するようにＰｔＳｉ結晶相、Ｐｔ２Ｓｉ結晶相、ＩｒＳｉ結晶相、Ｎｉ２Ｓｉ結晶相、及びＮｉ３Ｓｉ結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域（２）を有する第２ゲート電極と、
前記ｐ型領域内の第２ゲート電極を挟んだ両側に、ｐ型領域が第２ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、
を有する完全空乏型のＭＯＳトランジスタであることを特徴とする半導体装置に関する。
なお、本発明の半導体装置がＦｉｎ型のＭＯＳトランジスタを備える場合、突起状の半導体領域の側面にのみゲート絶縁膜が形成され、半導体領域の側面にのみチャネル領域が形成される。
【００４１】
低消費電力で、かつ、高速動作が可能なＭＯＳトランジスタ（ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタ、ＣＭＯＳトランジスタ）を提供することができる。具体的には、ＳＯＩ構造による寄生容量の低減及び基板リーク電流の低減を図り、チャネル領域が形成される半導体領域を低チャネルドーズ領域とすることで、短チャネル効果を抑制しつつ移動度の向上を図ったＭＯＳトランジスタを提供することができる。
【００４２】
更に、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタのゲート電極をそれぞれ特定のシリサイド材料とすることにより、各ゲート電極の構成材料の仕事関数を所望の値に制御することができる。この結果、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのＶｔｈを所望の値に制御した、装置特性及び信頼性に優れた半導体装置とすることができる。
【図面の簡単な説明】
【００４３】
【図１】従来の半導体装置を表す図である。
【図２】従来の半導体装置を表す図である。
【図３】従来の半導体装置のゲート電極中のＮｉ組成と実効仕事関数との関係を表す図である。
【図４】従来と、本発明の半導体装置のチャネルドーズ量としきい値電圧（Ｖｔｈ）との関係を表す図である。
【図５】本発明の半導体装置の一例を表す図である。
【図６】本発明の半導体装置の一例を表す図である。
【図７】本発明の半導体装置の製造方法の一例を表す図である。
【図８】本発明の半導体装置の製造方法の一例を表す図である。
【図９】本発明の半導体装置の製造方法の一例を表す図である。
【図１０】本発明の半導体装置の製造方法の一例を表す図である。
【図１１】本発明の半導体装置の製造方法の一例を表す図である。
【図１２】本発明の半導体装置の製造方法の一例を表す図である。
【図１３】本発明の半導体装置の製造方法の一例を表す図である。
【図１４】本発明の半導体装置の製造方法の一例を表す図である。
【図１５】本発明の半導体装置の製造方法の一例を表す図である。
【図１６】本発明の半導体装置の製造方法の一例を表す図である。
【図１７】本発明の半導体装置の製造方法の一例を表す図である。
【図１８】本発明の半導体装置の製造方法の一例を表す図である。
【図１９】本発明の半導体装置の製造方法の一例を表す図である。
【図２０】本発明の半導体装置の製造方法の一例を表す図である。
【図２１】本発明の半導体装置の製造方法の一例を表す図である。
【図２２】本発明の半導体装置の製造方法の一例を表す図である。
【図２３】本発明の半導体装置の製造方法の一例を表す図である。
【図２４】本発明の半導体装置の製造方法の一例を表す図である。
【図２５】本発明の半導体装置の製造方法の一例を表す図である。
【図２６】本発明の半導体装置の一例を表す図である。
【図２７】シリサイド条件とゲート電極／ゲート絶縁膜界面近傍のニッケルシリサイドの結晶相との関係を表す図である。
【符号の説明】
【００４４】
１  支持基板
２  素子分離領域
３ａ、３ｂ  第２ゲート絶縁膜
３ｃ、３ｄ  第１ゲート絶縁膜
３ｅ  ダミーゲート絶縁膜
４  エクステンション拡散領域
５  ソース／ドレイン領域
６、３２  シリサイド層
７  ゲートサイドウォール
８、９  ゲート電極
９ａ  第二ゲート電極
９ｂ  第一ゲート電極
１０  層間絶縁膜
１１  埋め込み絶縁膜
１４ａ  第二ゲート電極材料
１４ｂ  第一ゲート電極材料
１４ｃ  ダミーゲート電極
１５，１５ａ、１５ｂ  マスク
１６  金属層
１８  高誘電率膜層
１９  ＳｉＯ２膜層
２１  ｎＭＯＳトランジスタ
２２  ｐＭＯＳトランジスタ
２３  ｐ型領域
２４  ｎ型領域
３０ａ  ｎ型ソース／ドレイン領域
３０ｂ  ｐ型ソース／ドレイン領域
３６、３７，３８  マスク
４１ａ  シリサイド領域（２）
４１ｂ、４１ｄ  低抵抗層
４１ｃ  シリサイド領域（１）
４２  半導体層
４３  ポリシリコン層
４７ａ、４７ｂ  ゲート絶縁膜
５１  Ｎｉ層
５２  シリコン層
５３  タングステン膜
５４  ＷＳｉ２膜
【発明を実施するための最良の形態】
【００４５】
（半導体装置）
本発明の一実施態様では、ｎＭＯＳトランジスタを有する。また、他の実施態様ではｐＭＯＳトランジスタを有する。更に、他の実施態様ではｎＭＯＳトランジスタとｐＭＯＳトランジスタとを備える。【００４６】
そして、これらの各ＭＯＳトランジスタはＳＯＩ基板を用いて形成され、完全空乏型のＭＯＳトランジスタを構成する。また、各ＭＯＳトランジスタのゲート絶縁膜は、少なくとも一層の高誘電率絶縁膜を有する。更に、各ＭＯＳトランジスタを構成する各ゲート電極は、ゲート絶縁膜に接するように特定結晶相を含むシリサイド領域を有する。【００４７】
具体的には、第１ゲート電極は、第１ゲート絶縁膜に接するようにＷＳｉ２結晶相、ＭｏＳｉ２結晶相、ＮｉＳｉ結晶相、及びＮｉＳｉ２結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域（１）を有する。また、第２ゲート電極は、第２ゲート絶縁膜に接するようにＰｔＳｉ結晶相、Ｐｔ２Ｓｉ結晶相、ＩｒＳｉ結晶相、Ｎｉ２Ｓｉ結晶相、及びＮｉ３Ｓｉ結晶相からなる群から選択された少なくとも一種の結晶相を含むシリサイド領域（２）を有する。なお、典型的には、シリサイド領域（１）はＷＳｉ２結晶相、ＭｏＳｉ２結晶相、ＮｉＳｉ結晶相、又はＮｉＳｉ２結晶相のうち何れかの結晶相を含んでいる。また、典型的には、シリサイド領域（２）はＰｔＳｉ結晶相、Ｐｔ２Ｓｉ結晶相、ＩｒＳｉ結晶相、Ｎｉ２Ｓｉ結晶相、又はＮｉ３Ｓｉ結晶相のうち何れかの結晶相を含んでいる。【００４８】
従来から、ゲート電極材料の組成を制御することによりＶｔｈ（しきい値電圧）の制御が行われていた。しかしながら、ゲート電極材料を特定組成に制御することは困難であり、Ｖｔｈはゲート電極材料の組成の影響を大きく受けるため、Ｖｔｈを低電力型半導体装置として必要な値に安定制御することは困難であった。また、一部の金属シリサイドについては、特定組成に制御する技術が検討されているもののこれはバルク基板を用いた部分空乏型のＭＯＳトランジスタに関するものであり、これを特性の全く異なるＳＯＩ基板を用いた完全空乏型のＭＯＳトランジスタに適用することは困難であった。【００４９】
そこで、本発明では第１及び第２ゲート電極が特定組成の結晶相を有するものとしたことにより、安定して低電力型半導体装置として必要なＶｔｈの範囲に制御したものである。この結果、装置特性及び信頼性に優れた半導体装置とすることができる。【００５０】
このように、本発明では完全空乏型とすることにより、低電力で、かつ、移動度が高い(高速動作)ＭＯＳトランジスタとすることができる。具体的には例えば、従来のものよりも消費電力を３０％削減し、３０％の性能向上(高速化)が可能である。【００５１】
また、ゲート絶縁膜が高誘電率絶縁膜から構成されていることにより、ゲート絶縁膜中の高誘電率材料と、ゲート電極中のゲート絶縁膜近傍のＳｉ原子とが相互作用を行う（フェルミレベルピニング）。この結果、ゲート電極を構成する材料のＳｉ組成の変化に伴い、実効仕事関数が大きく変化する。従って、ゲート電極を上記組成により構成し、フェルミレベルピニングを利用することによって各ＭＯＳトランジスタのＶｔｈを所望の値に制御することができる。【００５２】
なお、本発明の半導体装置では、これらのＭＯＳトランジスタは平面型（プレーナ型）のＭＯＳトランジスタであっても、Ｆｉｎ型のＭＯＳトランジスタであっても良い。Ｆｉｎ型のＭＯＳトランジスタの場合、突起状の半導体領域の側面にのみゲート絶縁膜及びゲート電極が形成され、半導体領域の側面にのみチャネル領域が形成される。【００５３】
本発明の一実施例では、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとから半導体装置が構成されている。これらのＭＯＳトランジスタは、両ＭＯＳトランジスタが平面型（プレーナ型）のＭＯＳトランジスタであっても、Ｆｉｎ型のＭＯＳトランジスタであっても良い。また、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとがＣＭＯＳトランジスタを構成していても良い。更に、一方のＭＯＳトランジスタが平面型（プレーナ型）のＭＯＳトランジスタであって、他方のＭＯＳトランジスタがＦｉｎ型のＭＯＳトランジスタであっても良い。【００５４】
（第１実施例）
図５に、本発明のｎＭＯＳトランジスタ、及びｐＭＯＳトランジスタを備えた半導体装置の一例を示す。図５は、ｎ型領域、ｐ型領域及び素子分離領域が同一の平面を構成すると共に、第１及び第２ゲート電極がそれぞれこの平面上に設けられた、平面型のＭＯＳトランジスタを構成する半導体装置を表すものである。この半導体装置は、支持基板１、埋め込み絶縁膜１１、及び半導体層を有するＳＯＩ基板を用いて形成されている。【００５５】
この半導体層内にはｐ型領域（ｐ型活性領域：ｐウェル）２３が設けられている。このｐ型領域２３の一部上には、第２ゲート絶縁膜、第２ゲート電極９ａが設けられている。第２ゲート絶縁膜は２層からなっており、埋め込み絶縁膜１１側にはＳｉＯ２膜３ａ、第２ゲート電極９ａ側には高誘電率絶縁膜（ＨｆＳｉＯＮ膜）３ｂが設けられている。また、第２ゲート電極９ａの側面にはゲートサイドウォール７が設けられている。第２ゲート電極９ａの全体は、シリサイド領域（２）から構成されている。このシリサイド領域（２）は、ＰｔＳｉ結晶相、Ｐｔ２Ｓｉ結晶相、ＩｒＳｉ結晶相、Ｎｉ２Ｓｉ結晶相、及びＮｉ３Ｓｉ結晶相からなる群から選択された少なくとも一種の結晶相を有している。【００５６】
更に、ｐ型領域２３内の第２ゲート電極９ａを挟んだ両側の部分には、ｎ型ソース／ドレイン領域３０ａが設けられている。このソース／ドレイン領域３０ａは、ｐ型領域２３内に、ｐ型領域が第２ゲート絶縁膜と接する面の法線方向（埋め込み絶縁膜１１の法線方向；図５中の３１の方向）の全体にわたって形成されている。また、ｎ型ソース／ドレイン領域３０ａ上にはシリサイド層６が形成されている。そして、これらｐ型領域２３、第２ゲート絶縁膜、第２ゲート電極９ａ、及びｎ型ソース／ドレイン領域３０ａとからｎＭＯＳトランジスタ２１が構成されている。【００５７】
同様にして、ｎ型領域（ｎ型活性領域：ｎウェル）２４の一部上には第１ゲート絶縁膜、第１ゲート電極９ｂ、第１ゲート電極９ｂの側面にはゲートサイドウォール７が設けられている。第１ゲート絶縁膜はＳｉＯ２膜３ｃ、高誘電率絶縁膜（ＨｆＳｉＯＮ膜）３ｄの２層からなっている。また、第１ゲート電極９ｂの全体は、シリサイド領域（１）から構成されている。このシリサイド領域（１）はＷＳｉ２結晶相、ＭｏＳｉ２結晶相、ＮｉＳｉ結晶相、及びＮｉＳｉ２結晶相からなる群から選択された少なくとも一種の結晶相を有している。【００５８】
ｎ型領域２４内の第１ゲート電極９ｂを挟んだ両側にはｐ型ソース／ドレイン領域３０ｂが設けられている。このソース／ドレイン領域３０ｂは、ｎ型領域２４内に、ｎ型領域が第１ゲート絶縁膜と接する面の法線方向（埋め込み絶縁膜１１の法線方向；図５中の３１の方向）の全体にわたって形成されている。そして、これらｎ型領域２４、第１ゲート絶縁膜、第１ゲート電極９ｂ及びｐ型ソース／ドレイン領域３０ｂとからｐＭＯＳトランジスタ２２が構成されている。【００５９】
なお、ｐ型領域２３及びｎ型領域２４は、厚さ（図５の３１の方向の長さ）Ｗが薄くなっている。このため、各ＭＯＳトランジスタは動作時に、ソース／ドレイン領域間のボディ領域が完全空乏化する。ｐ型領域２３及びｎ型領域２４の厚さ（ｐ型領域２３及びｎ型領域２４がそれぞれ、第２及び第１ゲート絶縁膜と接する面の法線方向におけるｐ型領域２３及びｎ型領域２４の長さ）Ｗは、５〜２０ｎｍであることが好ましく、５〜１０ｎｍであることがより好ましい。【００６０】
また、この半導体装置においてはｐ型領域２３及びｎ型領域２４が薄いため、不純物の打ち込み条件を制御することによってエクステンション領域とソース／ドレイン領域を分けて形成する必要がない。このため、各ＭＯＳトランジスタはエクステンション領域を有さず、ゲート電極及びゲートサイドウォールの両側の活性領域部分は全てソース／ドレイン領域となる。すなわち、ソース／ドレイン領域は、シリサイド６と埋め込み絶縁膜１１の両方に接するように、厚さ方向３１の全体にわたって存在している。【００６１】
なお、第１ゲート電極９ｂと第２ゲート電極９ａとは、電気的に接続されていても、接続されていなくても良い。電気的に接続されている場合は、ゲート電極の形成（シリサイド化）時に、一方のゲート電極材料から他方のゲート電極材料まで構成材料が拡散して一方と他方のゲート電極材料の組成が所望のものからずれないように形成する必要がある。【００６２】
（第２実施例）
図２６に、第１実施例の変形例の一例を示す。本実施例の半導体装置は、第１及び第２ゲート電極が２層からなり、各ゲート電極はゲート絶縁膜側にシリサイド領域、シリサイド領域上に最上層として（ゲート絶縁膜側と反対側に；図２６の３１の方向で最も上の層として）低抵抗層を有する点が第１実施例とは異なる。図２６の半導体装置では、第２ゲート電極がシリサイド領域（２）４１ａと、低抵抗層４１ｂとから構成されている。シリサイド領域（２）４１ａは高誘電率絶縁膜３ｂ側に設けられ、低抵抗層４１ｂは、このシリサイド領域（２）４１ａ上に最上層として設けられている。同様にして、第１ゲート電極がシリサイド領域（１）４１ｃと、低抵抗層４１ｄとから構成されている。また、シリサイド領域（１）４１ｃは高誘電率絶縁膜３ｄ側に設けられ、低抵抗層４１ｄは、このシリサイド領域（１）４１ｃ上に最上層として設けられている。【００６３】
なお、「低抵抗層」とは、第１及び第２ゲート電極が２層以上の層からなる場合に、第１及び第２ゲート絶縁膜側に（第１及び第２ゲート絶縁膜に接するように）それぞれ設けられたシリサイド領域（１）及び（２）よりも電気抵抗値が低い層のことを表す。このような低抵抗層を設けることにより、配線とのコンタクト抵抗を効果的に減らすことができる。【００６４】
第１ゲート電極中に設ける低抵抗層は、第２ゲート電極中に設ける低抵抗層と同じ材料から構成されていても、異なる材料から構成されていても良い。また、第１及び第２ゲート電極のうち、何れか一方のゲート電極中にのみ低抵抗層を設けても良い。【００６５】
第２ゲート電極中に設ける低抵抗層としては例えば、シリサイド領域（２）がＮｉ２Ｓｉ結晶相及びＮｉ３Ｓｉ結晶相のうち少なくとも一方の結晶相を有するとき、ＮｉＳｉ結晶相から構成することが好ましい。また、第１ゲート電極中に設ける低抵抗層としては例えば、シリサイド領域（１）がＮｉＳｉ２結晶相を有するとき、ＮｉＳｉ結晶相から構成することが好ましい。なお、シリサイド領域（１）がＮｉＳｉ結晶相を有するとき、シリサイド領域（１）が既にかなりの低抵抗となっているため、この上に低抵抗層を設けなくても良い。また、この他にも低抵抗層用の材料としては、ＣｏＳｉ２、ＴｉＳｉ２、ＷＳｉ２等を用いることができる。【００６６】
（第３実施例）
図６に本発明のｎＭＯＳトランジスタ、ｐＭＯＳトランジスタを備えた半導体装置の他の一例を示す。図６はＦｉｎ型のＭＯＳトランジスタを有する半導体装置を表すものである。図６（ａ）はこの半導体装置の上面図を表す。図６（ｂ）は図６（ａ）の半導体装置のＡ−Ａ方向の断面、図６（ｃ）は図６（ａ）の半導体装置のＢ−Ｂ方向の断面を表す。なお、この半導体装置では、図２の半導体装置と比べてｎ型領域２３及びｐ型領域２４の幅Ｗ（３３の方向の長さ）が狭くなっており、各ＭＯＳトランジスタが完全空乏型となる点、及びゲート電極の構成材料として特別な組成のものを用いる点等が異なる。【００６７】
この半導体装置は、支持基板１、埋め込み絶縁膜１１、半導体層を有する基板を用いて形成されている。埋め込み絶縁膜１１上には、ｐ型領域２３が突出するように設けられており突起状の半導体領域を構成し、ｐ型領域２３の両側面上には第２ゲート電極９ａが設けられている。この突起状の半導体領域（ｎ型領域、ｐ型領域）の形状としては、両側面を有するものであれば特に限定されるわけではないが、典型的には直方体状、略直方体状のものを用いることができる。また、ｐ型領域２３の側面と第２ゲート電極９ａ間には、第２ゲート絶縁膜３ｂが設けられている。この第２ゲート絶縁膜９ｂは高誘電率絶縁膜（ＨｆＳｉＯＮ膜）から構成されている。なお、第２ゲート絶縁膜９ｂは２層以上から設けられていても良いが、少なくとも１層は高誘電率絶縁膜の必要がある。【００６８】
第２ゲート電極９ａは、第２ゲート絶縁膜３ｂに接するようにシリサイド領域（２）を有する。すなわち、ｐ型領域２３の両側面上にシリサイド領域（２）が設けられている。このシリサイド領域（２）は、ＰｔＳｉ結晶相、Ｐｔ２Ｓｉ結晶相、ＩｒＳｉ結晶相、Ｎｉ２Ｓｉ結晶相、及びＮｉ３Ｓｉ結晶相からなる群から選択された少なくとも一種の結晶相を有している。また、第２ゲート電極９ａの側面にはゲートサイドウォール７が設けられている。【００６９】
ｐ型領域２３内の第２ゲート電極９ａを挟んだ両側の部分にはｎ型ソース／ドレイン領域３０ａが設けられている。このｎ型ソース／ドレイン領域３０ａの上面には絶縁膜層３６が設けられている。そして、このｐ型領域２３、第２ゲート絶縁膜３ｂ、ソース／ドレイン領域３０ａ、第２ゲート電極９ａがｎＭＯＳトランジスタ２１を構成している。【００７０】
同様にして、埋め込み絶縁膜１１上に突出するようにｎ型領域２４が設けられている。ｎ型領域２４の両側面上には第１ゲート絶縁膜３ｄ、第１ゲート電極９ｂが設けられている。この第１ゲート絶縁膜３ｄは高誘電率絶縁膜（ＨｆＳｉＯＮ膜）から構成されている。なお、第１ゲート絶縁膜３ｄは２層以上から設けられていても良いが、少なくとも１層は高誘電率絶縁膜の必要がある。【００７１】
また、第１ゲート電極９ｂは、第１ゲート絶縁膜３ｄに接するようにシリサイド領域（１）を有する。すなわち、ｎ型領域２４の両側面上にシリサイド領域（１）が設けられている。このシリサイド領域は、ＷＳｉ２結晶相、ＭｏＳｉ２結晶相、ＮｉＳｉ結晶相、及びＮｉＳｉ２結晶相からなる群から選択された少なくとも一種の結晶相を有する。第１ゲート電極９ｂの側面にはゲートサイドウォール７が設けられている。【００７２】
また、ｎ型領域２４内の第１ゲート電極９ｂを挟んだ両側の部分にはｐ型ソース／ドレイン領域３０ｂが設けられている。
そして、このｎ型領域２４、第１ゲート絶縁膜３ｄ、ソース／ドレイン領域３０ｂ、第１ゲート電極９ｂがｐＭＯＳトランジスタ２２を構成している。【００７３】
本実施例の各ＭＯＳトランジスタは、突起状の半導体領域の側面にゲート絶縁膜を介してゲート電極が設けられている。このため、ｐ型領域２３及びｎ型領域２４の側面にのみチャネル領域が形成される。【００７４】
この半導体装置では、ｐ型領域２３、及びｎ型領域２４の幅Ｗ（図６の３３の方向の長さ）が細くなっている。このため、各ＭＯＳトランジスタは、動作時にソース／ドレイン領域間のボディ領域が完全空乏化するように構成されている。各半導体領域の幅Ｗ（ｐ型領域２３及びｎ型領域２４がそれぞれ、第２及び第１ゲート絶縁膜と接する面の法線方向におけるｐ型領域２３及びｎ型領域２４の長さ）は、安定して空乏化するように、５〜２０ｎｍであることが好ましく、５〜１０ｎｍであることがより好ましく、５〜７ｎｍであることが更に好ましい。【００７５】
なお、第１ゲート電極９ｂと第２ゲート電極９ａとは、電気的に接続されていても、接続されていなくても良い。電気的に接続されている場合は、ゲート電極の形成（シリサイド化）時に一方のゲート電極材料から他方のゲート電極材料まで構成材料が拡散して一方と他方のゲート電極材料の組成が所望のものからずれないように形成する必要がある。【００７６】
（完全空乏化）
半導体装置が完全空乏型となるか、部分空乏型となるかは、チャネル領域が形成される半導体層（ｎ型領域、ｐ型領域）の膜厚Ｌ１（図５では３１方向の幅Ｗ；図６では３３方向の幅Ｗ）と最大空乏層幅Ｌ２との関係で決まる。すなわち、半導体層の膜厚Ｌ１が最大空乏層幅Ｌ２よりも薄いと部分空乏型となり、半導体層の膜厚Ｌ１が最大空乏層幅Ｌ２よりも厚いと完全空乏型となる。【００７７】
なお、ここでプレーナ型のＭＯＳトランジスタにおいては、膜厚Ｌ１とは厚み方向（酸化膜層の法線方向：ｐ型領域２３が第２ゲート絶縁膜と接する面の法線方向におけるｐ型領域２３の長さ：ｎ型領域２４が第１ゲート絶縁膜と接する面の法線方向におけるｎ型領域２４の長さ）の厚さを表す。また、フィン型のＭＯＳトランジスタにおいては、膜厚Ｌ１とは半導体領域がゲート絶縁膜と接する面の法線方向における、半導体領域の長さ（ゲート電極の法線方向の長さ；埋め込み絶縁膜と平行且つゲート長方向と垂直な方向の長さ；埋め込み絶縁膜と平行且つチャネル長方向と垂直な方向の長さ）を表す。【００７８】
最大空乏層幅Ｌ２は下記（１）、（２）式で与えられる。
Ｌ２＝（２εｓｉε０２φＦ／ｑＮＡ）１／２          （１）
φＦ＝（ｋＴ／ｑ）ｌｎ（ＮＡ／ｎｉ）          （２）
（ここで、εｓｉ：シリコンの比誘電率、ε０：真空の誘電率、ｑ：素電荷、ＮＡ：半導体領域中の不純物濃度、ｋ：ボルツマン定数、Ｔ：温度、ｎｉ：真正キャリア濃度）。【００７９】
従って、完全空乏型のＭＯＳトランジスタとするためには、半導体層の膜厚Ｌ１と不純物濃度ＮＡを制御すればよいこととなる。しかしながら、本発明の半導体装置では、低電力で短チャネル効果の抑制や移動度の向上を図るために、チャネル領域中の不純物濃度ＮＡを低い値（典型的には、不純物濃度  １×１０１４〜１×１０１７ｃｍ−３）に設定する必要がある。【００８０】
このため、本発明では（１）、（２）式のＮＡは低濃度に設定されており、最大空乏層幅Ｌ２も所定範囲に設定されてしまう。従って、半導体領域の膜厚Ｌ１を制御することによって完全空乏型のＭＯＳトランジスタとすることができる。【００８１】
この完全空乏型のＭＯＳトランジスタでは、ＳＯＩ構造を用いる（酸化膜上のシリコン層の厚みを薄くする）ことによって短チャネル効果を抑制することができる。これによって、バルク型の基板を用いた従来の部分空乏型のＭＯＳトランジスタでは困難であった、低チャネル濃度領域で微細トランジスタの短チャネル効果を抑制することが可能となる。この結果、デバイス特性を大幅に向上させることができる。【００８２】
典型的には、以下の条件を満たす場合に、各ＭＯＳトランジスタを確実に完全空乏型のＭＯＳトランジスタとすることができる。
（ａ）ｐＭＯＳトランジスタの場合には、ｎ型領域が第１ゲート絶縁膜と接する面の法線方向における、ｎ型領域の長さがゲート長の１／４以下となっている。
（ｂ）ｎＭＯＳトランジスタの場合には、ｐ型領域が第２ゲート絶縁膜と接する面の法線方向における、ｐ型領域の長さがゲート長の１／４以下となっている。
（ｃ）ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを備えた半導体装置の場合には、ｎ型領域が第１ゲート絶縁膜と接する面の法線方向におけるｎ型領域の長さがゲート長の１／４以下となっており、且つｐ型領域が第２ゲート絶縁膜と接する面の法線方向におけるｐ型領域の長さがゲート長の１／４以下となっている。【００８３】
なお、本発明の半導体装置を構成する各ＭＯＳトランジスタ（プレーナ型ＭＯＳトランジスタ、フィン型ＭＯＳトランジスタ）の典型的な寸法について、以下に示す。
（プレーナ型のＭＯＳトランジスタ）
ゲート長：１０〜５０ｎｍ
ゲート絶縁膜の厚さ：１〜５ｎｍ
（フィン型のＭＯＳトランジスタ）
突起状のｎ型領域、突起状のｐ型領域の高さＨ：２０〜２００ｎｍ
ゲート長：１０〜５０ｎｍ
ゲート絶縁膜の厚さ：１〜５ｎｍ
次に、本発明の半導体装置の各構成部分について更に詳細に説明する。【００８４】
（ゲート電極）
第１及び第２ゲート電極はそれぞれ、第１及び第２ゲート絶縁膜に接するように、シリサイド領域（１）及び（２）を有する。なお、シリサイド領域（１）及び（２）はそれぞれ、第１及び第２ゲート電極の一部を構成していても、全部を構成していても良い。【００８５】
本発明ではシリサイド領域（１）及び（２）中のシリコンと、第１及び第２ゲート絶縁膜中の高誘電率材料との相互作用（フェルミレベルピニング）により、各ＭＯＳトランジスタのＶｔｈが制御される。このフェルミレベルピニングは、ゲート絶縁膜とそれに接するゲート電極との組み合わせで決定される。このため、シリサイド領域（１）及び（２）のうち、第１及び第２ゲート絶縁膜と接する領域の結晶相が本発明に規定する条件を満たしていれば、ゲート絶縁膜に接していないゲート電極部分の構成元素や結晶相がどのようなものになっていたとしても、本発明の効果を得ることができる。【００８６】
シリサイド領域（１）及び（２）がそれぞれ、第１及び第２ゲート電極の一部を構成している場合、第１及び第２ゲート電極は複数の層を有していても良い。この場合、シリサイド領域（１）及び（２）上にそれぞれ、第１及び第２ゲート電極の最上層（埋め込み絶縁膜の法線方向で最上部の層）として低抵抗層を有していることが好ましい。低抵抗層を設けることにより、配線とのコンタクト抵抗を効果的に低減させることができる。【００８７】
低抵抗層としては、ＮｉＳｉ層などを挙げることができる。なお、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとから構成される半導体装置の場合、第１及び第２ゲート電極の何れか一方のゲート電極のみが複数層又は低抵抗層を有し、他方のゲート電極は全体がシリサイド領域から構成されていても良い。【００８８】
第１ゲート電極を構成するシリサイド領域（１）は、ＷＳｉ２結晶相、ＭｏＳｉ２結晶相、ＮｉＳｉ結晶相、及びＮｉＳｉ２結晶相からなる群から選択された少なくとも一種の結晶相を有する。これらの結晶相はシリサイド領域（１）中に主結晶相として存在することができる。【００８９】
これらの結晶相は組成の制御が容易であると共に、高誘電率絶縁膜との相互作用（フェルミレベルピニング）により、いずれも仕事関数を４．２〜４．５ｅＶ程度の範囲内に制御することができる。このため、Ｖｔｈを−０．６〜−０．３Ｖ内に制御することができ、高速で低電力のｐＭＯＳトランジスタとすることができる。例えば、図４（ａ）から、ＮｉＳｉ結晶相又はＮｉＳｉ２結晶相から構成されるゲート電極とした場合には、低チャネルドーズ領域においてＶｔｈを−０．６Ｖから−０．３Ｖの範囲に設定できることが分かる。【００９０】
素子特性のバラツキを最小限に抑えるためには、ゲート電極のゲート絶縁膜と接する部分はできるだけ単一の結晶相からなり、これを反映した一定の組成を有することが望ましい。なお、シリサイド領域（１）は、形成時の熱履歴によっては複数の混合相がゲート電極中のゲート絶縁膜との界面近傍に分布することがある。このため、ゲート電極の平均的な組成が結晶相の化学量論組成からずれることがある。しかし、このような場合であっても、第１ゲート電極の第１ゲート絶縁膜側の部分は、下記の組成範囲にあることにより、Ｖｔｈを−０．６〜−０．３Ｖ内に制御することができる。
タングステンシリサイド：ＷａＳｉ２ｂ（０．８５≦ａ、ｂ≦１．１５）
モリブデンシリサイド：ＭｏｃＳｉ２ｄ（０．８５≦ｃ、ｄ≦１．１５）
ニッケルシリサイド：ＮｉｅＳｉｆ（０．８５≦ｅ、ｆ≦１．１５）
ＮｉｇＳｉ２ｈ（０．８５≦ｇ、ｈ≦１．１５）
第２ゲート電極を構成するシリサイド領域（２）は、ＰｔＳｉ結晶相、Ｐｔ２Ｓｉ結晶相、ＩｒＳｉ結晶相、Ｎｉ２Ｓｉ結晶相、及びＮｉ３Ｓｉ結晶相からなる群から選択された少なくとも一種の結晶相を有する。これらの結晶相はシリサイド領域（２）中に主結晶相として存在することができる。【００９１】
これらの結晶相は組成の制御が容易であると共に、高誘電率絶縁膜との相互作用（フェルミレベルピニング）により、いずれも仕事関数が４．６〜４．９ｅＶ程度の範囲内に制御することができる。このため、Ｖｔｈを０．３〜０．６Ｖ内に制御することができ、高速で装置特性に優れた低電力のｎＭＯＳトランジスタとすることができる。例えば、図４（ｂ）から、Ｎｉ２Ｓｉ結晶相又はＮｉ３Ｓｉ結晶相から構成されるゲート電極とした場合には、低チャネルドーズ領域においてＶｔｈを０．３Ｖから０．６Ｖの範囲に設定できることが分かる。【００９２】
素子特性のバラツキを最小限に抑えるためには、ゲート電極のゲート絶縁膜と接する部分はできるだけ単一の結晶相からなり、これを反映した一定の組成を有することが望ましい。なお、シリサイド領域（２）は、形成時の熱履歴によっては複数の混合相がゲート電極中のゲート絶縁膜との界面近傍に分布することがある。このため、ゲート電極の平均的な組成が結晶相の化学量論組成からずれることがある。しかし、このような場合であっても、第２ゲート電極の第２ゲート絶縁膜側の部分は、下記の組成範囲にあることにより、Ｖｔｈを０．３〜０．６Ｖ内に制御することができる。
プラチナシリサイド：ＰｔｉＳｉｊ（０．８５≦ｉ、ｊ≦１．１５）
Ｐｔ２ｋＳｉｌ（０．８５≦ｋ、ｌ≦１．１５）
イリジウムシリサイド：ＩｒｍＳｉｎ（０．８５≦ｍ、ｎ≦１．１５）
ニッケルシリサイド：Ｎｉ２ｏＳｉｐ（０．８５≦ｏ、ｐ≦１．１５）
Ｎｉ３ｑＳｉｒ（０．８５≦ｑ、ｒ≦１．１５）
更に、第１ゲート電極中に、第１ゲート絶縁膜に接するように、ＹｂＳｉ結晶相、ＨｆＳｉ結晶相を有するシリサイド領域を設けることができる。また、Ｔａ、Ｃｏ，Ｔｉ，Ｖ、Ｃｒ、Ｚｒ、Ｎｂ等の金属は複数のシリサイドの結晶相を有するため、これらの金属シリサイドの結晶相を第１及び第２ゲート電極のシリサイド領域として用いることもできる。ただし、これらの結晶相をゲート電極中に用いた場合には、低電力型のＭＯＳトランジスタに必要なＶｔｈの範囲内に入るものでなければならない。【００９３】
（ｎ型領域、ｐ型領域）
本発明の半導体装置を構成するｎ型領域にはｎ型不純物元素、ｐ型領域にはｐ型不純物元素が含有されている。ＭＯＳトランジスタの高速化・駆動速度の向上・低電力化などの点から、このｎ型領域中のｎ型不純物濃度、及びｐ型領域中のｐ型不純物濃度は低濃度にする必要がある。不純物濃度としては典型的には、１×１０１４〜１×１０１７ｃｍ−３を挙げることができる。また、不純物濃度は１×１０１４〜１×１０１6ｃｍ−３であることが好ましく、１×１０１４〜１×１０１５ｃｍ−３であることがより好ましい。【００９４】
（ソース／ドレイン領域）
ｎＭＯＳトランジスタのソース／ドレイン領域にはｎ型不純物元素、ｐＭＯＳトランジスタのソース／ドレイン領域にはｐ型不純物元素が注入されている。このｐ型不純物元素としてはＢ、ｎ型不純物元素としてはＰ、Ａｓ、Ｓｂなどを用いることができる。また、ソース／ドレイン領域中の不純物元素濃度としては典型的には、１×１０１９〜１×１０２１ｃｍ−３を挙げることができる。【００９５】
更に、各ＭＯＳトランジスタのソース／ドレイン領域上には、シリサイド層が設けられていても良い。このシリサイド層の構成材料としては特に限定されず、例えばＮｉシリサイド、Ｃｏシリサイド、Ｔｉシリサイドなどを挙げることができる。好ましくは、ゲート電極の形成時（シリサイド化のためのアニール処理時）に変性しない、高温でも安定なシリサイド材料を用いることが好ましい。【００９６】
（ゲート絶縁膜）
ゲート絶縁膜中には、少なくとも１層の高誘電率絶縁膜を有する必要がある。なお、本明細書において、「高誘電率絶縁膜」（ｈｉｇｈ−Ｋ膜）とは、従来からゲート絶縁膜として用いられているＳｉＯ２からなるゲート絶縁膜よりも誘電率が高い膜のことを表すが、その膜の具体的な誘電率の値は限定されるわけではない。【００９７】
高誘電率絶縁膜としては、金属酸化物、金属シリケート、又は金属酸化物もしくは金属シリケートに窒素が導入された材料から構成される絶縁膜を用いることが好ましい。これらの絶縁膜は薄膜とした場合であっても均一な膜とすることができる。このため、フェルミレベルピニングを効果的かつ有効に生じさせることができる。また、高誘電率絶縁膜は、Ｈｆ又はＺｒを含むことが好ましい。【００９８】
更に、高誘電率絶縁膜としては典型的には、ＨｆＳｉＯＮを挙げることができる。また、この他に高誘電率絶縁膜としては、ハフニア（ＨｆＯ２）、ジルコニア（ＺｒＯ２）、ハフニウムシリケート（ＨｆＳｉＯｘ）、ジルコニウムシリケート（ＺｒＳｉＯｘ）、ハフニウムアルミネート（ＨｆＡｌＯｘ）、及びジルコニウムアルミネート（ＺｒＡｌＯｘ）からなる群から選択された少なくとも一種の材料を用いることができる。【００９９】
より具体的には、高誘電率絶縁膜としてハフニウム酸化物、ハフニウムシリコン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、ハフニウム酸窒化物、ハフニウムシリコン酸窒化物、ジルコニウム酸窒化物、ジルコニウムシリコン酸窒化物、アルミニウム酸化物、ハフニウムアルミニウム酸化物、ランタン酸化物、ハフニウムランタン酸化物、ジルコニウムアルミニウム酸化物、アルミニウム酸窒化物、ハフニウムアルミニウム酸窒化物、ランタン酸窒化物、ハフニウムランタン酸窒化物、及びジルコニウムアルミニウム酸窒化物からなる群から選択された少なくとも一種の材料を用いることができる。【０１００】
ゲート絶縁膜は少なくとも１層が高誘電率絶縁膜であれば良く、単一の層からなっていても複数の層からなっていても良い。複数の層からなっている場合、ゲート電極側、すなわち、ゲート電極に接するように高誘電率絶縁膜が設けられていることが好ましい。ゲート電極側に高誘電率絶縁膜が設けられていることにより、効果的にフェルミレベルピニングを起こさせることができる。【０１０１】
高誘電率絶縁膜の厚さは、１〜１０ｎｍであることが好ましく、１〜３ｎｍであることがより好ましい。なお、高誘電率絶縁膜の形成には、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いることができる。【０１０２】
（半導体装置の製造方法）
（第１実施例）
図７〜９に本発明の半導体装置の製造方法の一例を示す。図７〜９は、プレーナ型のｐＭＯＳトランジスタを備えた半導体装置の製造方法を表すものである。【０１０３】
まず、支持基板１、埋め込み絶縁膜１１及びｎ型領域を有するシリコン層４２からなる基板を準備する。ここで、基板中のシリコン層４２は製造後のｐＭＯＳトランジスタが、完全空乏型となるよう厚さを調節したものである。なお、基板は、張り合わせ法やＳＩＭＯＸを用いて形成することができる。例えば、ｓｍａｒｔ  ｃｕｔ法やＥＬＴＲＡＮ法を用いても良い。【０１０４】
次に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いて、シリコン層４２内にｎ型領域２４が素子分離されるように素子分離領域２を形成する。次に、熱酸化法によりシリコン層４２表面にシリコン酸化膜からなる絶縁膜１９を形成する。【０１０５】
続いて、絶縁膜１９上に高誘電率絶縁膜１８を形成する。この際、例えば、高誘電率絶縁膜１８としてＨｆＳｉＯＮ膜を形成する場合には、絶縁膜１９上にロングスロースパッタ法でＨｆ膜を堆積し、酸素雰囲気中と窒素雰囲気中で２段階の熱処理を行うことにより、絶縁膜１９の一部をＨｆＳｉＯ膜とする。その後、ＮＨ３雰囲気中で窒化アニールを行うことによってＨｆＳｉＯＮ膜を形成することができる。【０１０６】
また、高誘電率絶縁膜１８としてハフニウム酸化膜を形成する場合には例えば、ＨｆＣｌ４とＮＨ３を用いたＣＶＤ法、有機系のＨｆガスを用いたＣＶＤ法、又はハフニウム窒化物のターゲットやハフニウムのターゲットを用いたスパッタリング法を用いてハフニウム窒化膜を形成する。その後、ハフニウム窒化膜を酸化することにより形成することができる。【０１０７】
なお、高誘電率絶縁膜としてはＨｆＳｉＯＮ膜やハフニウム酸化膜に限定されず、シリコン酸化膜、シリコン窒化膜、金属酸化物、金属シリケート、金属酸化物もしくは金属シリケートに窒素が導入された高誘電率絶縁膜のいずれかを用いても良い。【０１０８】
この後、高誘電率絶縁膜１８上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ｐｏｌｙ−Ｓｉ膜（ポリシリコン膜）４３と、シリコン酸化膜からなるマスク層１５を堆積させる（図７（ａ））。【０１０９】
次に、リソグラフィー技術及び反応性イオンエッチング（ＲＩＥ；Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いてパターニングを行う。このパターニングにより、ｎ型領域２４上に第１ゲート絶縁膜、第１ゲート電極材料１４ｂ及びマスク（Ａ）１５からなる領域を設ける（図７（ｂ））。【０１１０】
さらに、シリコン酸化膜を堆積した後、エッチバックすることによって第１ゲート電極材料１４ｂ及びマスク（Ａ）１５の側面にゲートサイドウォール７を形成する。次に、マスク（Ａ）１５及びゲートサイドウォール７をマスクに用いて、ｎ型領域２４にｐ型不純物を注入し、熱処理によりｐ型不純物の活性化を行うことによってｐ型ソース／ドレイン領域３０ｂを設ける（図７（ｃ））。【０１１１】
更に、スパッタリングにより全面に金属膜１６を堆積させ、サリサイド技術によりマスク（Ａ）１５、ゲートサイドウォール７及びＳＴＩ２をマスクとして、ソース・ドレイン領域３０ｂ上のみにシリサイド層６を形成する（図７（ｄ））。このシリサイド層６としては、コンタクト抵抗を最も低くできるＮｉモノシリサイド（ＮｉＳｉ）を用いることができる。なお、シリサイド層６としては、第１ゲート電極材料のシリサイド化時に熱変成しない耐熱性のものであれば良く、Ｎｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いてもよい。【０１１２】
この後、余分な金属膜１６を除去した後（図８（ａ））、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって全面にシリコン酸化膜からなる層間絶縁膜１０を形成する（図８（ｂ））。次に、この層間絶縁膜１０をＣＭＰ技術によって平坦化してマスク（Ａ）１５を露出させる。この後、更にエッチバックを行うことによって、第１ゲート電極材料１４ｂを露出させる（図８（ｃ））。【０１１３】
次に、ＤＣマグネトロンスパッタ法によって、全面にＮｉ膜５１を堆積させる（図９（ａ））。この後、熱処理を行うことによりＮｉと第１ゲート電極材料１４ｂとを反応させてシリサイド化を行い（第１シリサイド化）、第１ゲート電極材料１４ｂをＮｉＳｉ結晶相、又はＮｉＳｉ２結晶相とする（図９（ｂ））。【０１１４】
この際、第１ゲート電極材料１４ｂが全てシリサイド化するために十分な拡散速度が得られる温度で熱処理を行う必要がある。また、ソース／ドレイン領域３０ｂ上にシリサイド層６を形成している場合には、シリサイド層がより高抵抗な物質に熱変性しない温度で熱処理を行う必要がある。【０１１５】
なお、上記第１シリサイド化工程において、ＮｉＳｉ結晶相、又はＮｉＳｉ２結晶相のうち何れの結晶相のＮｉシリサイドが得られるかは、（１）第１ゲート電極材料上に堆積させるＮｉ層の膜厚（埋め込み絶縁膜の法線方向の厚さ）ＴＮｉと第１ゲート電極材料の膜厚ＴＳｉとの比、ＴＮｉ／ＴＳｉ、（２）シリサイド化時のアニール温度、の影響を受ける。【０１１６】
具体的には、上記（１）、（２）とゲート電極とゲート絶縁膜の界面近傍におけるＮｉシリサイドの結晶相の組成との関係は、図２７で表される。このため、図２７に示されるような、ＴＮｉ／ＴＳｉ及びアニール温度とＮｉシリサイド組成との関係を考慮してシリサイド化時の条件を調節することにより、ゲート電極とゲート絶縁膜の界面近傍において、目的の結晶相に対応した組成のＮｉシリサイドを得ることができる。なお、この熱処理は金属膜の酸化を防ぐため非酸化雰囲気中で行う必要がある。【０１１７】
ＮｉＳｉ結晶相を得るための典型的な条件としては例えば、０．５５≦ＴＮｉ／ＴＳｉ≦０．９５を挙げることができる。
ＮｉＳｉ２結晶相を得るための典型的な条件としては例えば、シリサイド化時の温度（アニール温度）が６５０℃以上、０．２８≦ＴＮｉ／ＴＳｉ≦０．５４を挙げることができる。【０１１８】
次に、上記熱処理においてシリサイド化反応しなかった余剰のＮｉ膜を硫酸過酸化水素水溶液を用いてウェットエッチング除去する（図９（ｃ））。
なお、プレーナ型のｎＭＯＳトランジスタを備えた半導体装置についても、基本的には上記の製造方法と同様の方法により製造することができる。ただし、シリサイド領域（２）は、シリサイド領域（１）とは異なる組成の金属シリサイド、又は異なる種類の金属シリサイドの結晶相から構成されている。このため、シリサイド領域（２）を構成する金属シリサイド結晶相の種類に応じて上記製造方法とは、第２ゲート電極材料１４ａ上に堆積させる金属の種類（図９（ａ）の工程に相当）や、シリサイド化時（第３シリサイド化；図９（ｂ）の工程に相当）のアニール条件が異なる。【０１１９】
例えば、シリサイド領域（２）がＮｉ２Ｓｉ結晶相、又はＮｉ３Ｓｉ結晶相を有する場合には、図２７に示されている、これらの結晶相が得られるようなＴＮｉ／ＴＳｉ、及びアニール温度に設定する。【０１２０】
より具体的には、Ｎｉ２Ｓｉ結晶相を得るための典型的な条件としては例えば、シリサイド化時の温度が２５０〜３５０℃、ＴＮｉ／ＴＳｉが１．２〜１．６の条件を挙げることができる。
また、Ｎｉ３Ｓｉ結晶相を得るための典型的な条件としては例えば、１．７≦ＴＮｉ／ＴＳｉを挙げることができる。【０１２１】
なお、上記ｎＭＯＳトランジスタの製造方法の説明では、Ｎｉシリサイドの製造方法が説明されているが、上記と同様の方法によりシリサイド領域（２）がＩｒＳｉ結晶相、ＰｔＳｉ結晶相、又はＰｔ２Ｓｉ結晶相を有するｎＭＯＳトランジスタを製造することができる。ただし、この場合、金属膜の堆積工程（第３シリサイド化；図９（ａ）の工程に相当）では、Ｎｉ膜ではなくＩｒ膜又はＰｔ膜を堆積させる。また、シリサイド化時（図９（ｂ）の工程に相当）には、ＩｒＳｉ結晶相、ＰｔＳｉ結晶相、又はＰｔ２Ｓｉ結晶相を形成するのに好ましいアニール条件に設定する。更に、シリサイド化時に未反応で残留したＰｔ層等は希釈した王水によるウェットエッチングにより除去する（図９（ｃ）の工程に相当）。【０１２２】
なお、シリサイド領域（２）中にＩｒＳｉ結晶相を形成するための典型的な条件としては例えば、シリサイド化の温度が４００〜６００℃、ＴＩｒ／ＴＳｉが０．８〜１．２を挙げることができる。
Ｐｔ２Ｓｉ結晶相を形成するための典型的な条件としては例えば、シリサイド化の温度が２００〜５００℃、ＴＰｔ／ＴＳｉが１．５５〜１．８を挙げることができる。
また、ＰｔＳｉ結晶相を形成するための典型的な条件としては例えば、シリサイド化の温度が３００〜５００℃、ＴＰｔ／ＴＳｉが０．７５〜０．９の条件を挙げることができる。【０１２３】
このように本実施例の製造方法では、自動的に特定組成の均一な結晶相を得ることができる。また、特定組成の結晶相を得るためのシリサイド化温度や金属層の膜厚などプロセス条件のマージンが広く、幅広い製造条件を選択することができる。【０１２４】
（第２実施例）
図１０〜１４に本発明の半導体装置の製造方法の他の一例を示す。図１０〜１４は、プレーナ型のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを備えた半導体装置の製造方法を表すものである。【０１２５】
まず、支持基板１、埋め込み絶縁膜１１並びにｎ型領域及びｐ型領域を有するシリコン層４２からなる基板を準備する。なお、基板中のシリコン層４２は製造後の各ＭＯＳトランジスタが、完全空乏型となるよう厚さを調節したものである。【０１２６】
次に、第１実施例と同様にして、ｎ型領域２４とｐ型領域２３とが素子分離されるように素子分離領域２を形成する。この後、シリコン層４２表面にシリコン酸化膜１９、高誘電率絶縁膜１８、ｐｏｌｙ−Ｓｉ膜（ポリシリコン膜）４３、及びマスク層１５を順次、形成する（図１０（ａ））。【０１２７】
次に、パターニングを行うことにより、ｎ型領域２４上に第１ゲート絶縁膜、第１ゲート電極材料１４ｂ及びマスク（Ｄ）１５ｂからなる領域、ｐ型領域２３上に第２ゲート絶縁膜、第２ゲート電極材料１４ａ及びマスク（Ｅ）１５ａからなる領域を設ける（図１０（ｂ））。【０１２８】
さらに、第１ゲート電極材料１４ｂ及びマスク（Ｄ）１５ｂの両側面、第２ゲート電極材料１４ａ及びマスク（Ｅ）１５ａの両側面にそれぞれゲートサイドウォール７を形成する。この後、ｐ型領域２３上にマスク（Ｆ）（図示していない）を設けた後、マスク（Ｄ）、（Ｆ）及びゲートサイドウォール７をマスクに用いて、ｎ型領域内にｐ型不純物を注入した後、熱処理を行うことによってｐ型不純物を活性化させソース／ドレイン領域３０ｂを形成する。次に、マスク（Ｆ）を除去した後、ｎ型領域２４上にマスク（Ｇ）（図示していない）を設けた後、マスク（Ｅ）、（Ｇ）及びゲートサイドウォール７をマスクに用いて、ｐ型領域内にｎ型不純物を注入した後、熱処理を行うことによってｎ型不純物を活性化させソース／ドレイン領域３０ａを形成する。この後、マスク（Ｇ）を除去する（図１０（ｃ））。【０１２９】
この後、全面に金属層１６を堆積させた後（図１１（ａ））、サリサイド技術によりソース／ドレイン領域３０ａ、３０ｂ上にシリサイド層６を形成する（図１１（ｂ））。次に、全面に層間絶縁膜１０を堆積させた後、平坦化及びエッチバックにより第１及び第２ゲート電極材料１４ｂ、１４ａを露出させる（図１１（ｃ））。【０１３０】
次に、ＤＣマグネトロンスパッタ法により全面にＮｉ層５１を堆積させた後、ＣＶＤ法により全面に拡散防止層３７を堆積させる。なお、拡散防止層３７とは、シリサイド化時にＮｉの拡散を防止する材料から構成される層のことを表す。このような材料としては、ＴｉＮを用いることが好ましい。【０１３１】
この後、ｐ型領域２３上の拡散防止層３７のみを除去し、更にＮｉ層５１を堆積させる（図１２（ａ））。次に、熱処理により、第１及び第２ゲート電極材料１４ｂ、１４ａとＮｉとを反応させてシリサイド化を行わせる（第４シリサイド化工程；図１２（ｂ））。ここで、ｎ型領域２４上にのみ拡散防止層３７が残留することとなり、拡散防止層３７上に堆積されたＮｉ層５１はシリサイド化時にシリサイド化反応に関与しないこととなる。このため、第１ゲート電極材料１４ｂ上に堆積されたＮｉ層５１の膜厚Ｗ２は、第２ゲート電極材料１４ａ上に堆積されたＮｉ層５１の膜厚Ｗ１よりも薄くなる。従って、両ゲート電極材料上のＴＮｉ／ＴＳｉが異なるものとなるため、同一温度で両ゲート電極材料のシリサイド化時のアニール処理を同時に行った場合であっても、適度な温度を選択することにより、第１ゲート電極材料をＮｉＳｉ結晶相又はＮｉＳｉ２結晶相、第２ゲート電極材料をＮｉ２Ｓｉ結晶相、又はＮｉ３Ｓｉ結晶相といった異なる組成に作り分けることができる。【０１３２】
なお、第１ゲート電極と第２ゲート電極を異なる組成の材料とするためには、他の方法を用いることもできる。
例えば、図１１（ｃ）までは、上記実施例と同様の工程により処理を行った後、ｐ型領域２３上にマスク層３８を設けて、全面にＮｉ層５１を堆積させる（図１３（ａ））。この後、第１ゲート電極材料１４ｂとＮｉとを反応させてＮｉＳｉ結晶相又はＮｉＳｉ２結晶相とする。次に、マスク層３８及び残留したＮｉ層５１を除去した後（図１３（ｂ））、ｎ型領域２４上にマスク層３８を設けて、全面にＮｉ層５１を堆積させる（図１３（ｃ））。そして、第２ゲート電極材料１４ａとＮｉとを反応させてＮｉ２Ｓｉ結晶相、又はＮｉ３Ｓｉ結晶相とする（図１３（ｄ））。【０１３３】
このように第１ゲート電極（シリサイド領域（１））と、第２ゲート電極（シリサイド領域（２））を異なる温度及びＴＮｉ／ＴＳｉの条件で形成しても良い。なお、上記図１３に示されるような製造方法は、Ｎｉシリサイドの形成のみに用いられるわけではなく、シリサイド領域（２）がＰｔＳｉ結晶相、Ｐｔ２Ｓｉ結晶相、ＩｒＳｉ結晶相を有する場合にも用いることができる。【０１３４】
また、他の一方法として、第１ゲート電極又は第２ゲート電極の一方を１段階のシリサイド化工程によって形成し、他方を２段階のシリサイド化によって形成することもできる。この製造方法ではまず、図１１（ｃ）までは、上記実施例と同様の工程により処理を行った後、全面にＮｉ層５１を堆積させる（図１４（ａ））。この後、シリサイド化を行うことによって第１及び第２ゲート電極材料１４ｂ、１４ａをＮｉ２Ｓｉ結晶相とする（図１４（ｂ））。更に、ｐ型領域２３上にマスク層３８を設けた後、全面にＳｉ層５２を堆積させる（図１４（ｃ））。この後、Ｎｉ２Ｓｉ結晶相から構成される第１ゲート電極材料１４ｂとＳｉとを反応させてＮｉＳｉ結晶相またはＮｉＳｉ２結晶相を形成する。そして、未反応のＳｉ層を除去する（図１４（ｄ））。【０１３５】
更に、他の一方法として、図１１（ｃ）までは、上記実施例と同様の工程により処理を行った後、全面にＮｉ層５１を堆積させる（図１５（ａ））。この後、シリサイド化を行うことにより第１及び第２ゲート電極材料１４ｂ、１４ａをＮｉＳｉ結晶相、又はＮｉＳｉ２結晶相とする（図１５（ｂ））。更に、ｎ型領域２４上にマスク層３８を設けた後、全面にＮｉ層５１を堆積させる（図１５（ｃ））。この後、ＮｉＳｉ結晶相、又はＮｉＳｉ２結晶相から構成される第２ゲート電極材料とＮｉとを反応させてＮｉ２Ｓｉ結晶相、又はＮｉ３Ｓｉ結晶相を形成する。そして、未反応のＮｉ層を除去する（図１５（ｄ））。【０１３６】
（第３実施例）
図１６に第１実施例の変形例を示す。本実施例は、第１及び第２ゲート電極が２層からなり、最上層が低抵抗層である半導体装置の製造方法に関する点で第１実施例と異なる。まず、図１２（ｂ）までは第１実施例と同様の工程により処理を行った後、スパッタリングにより全面にＳｉ層５２を堆積させる（図１６（ａ））。この後、熱処理を行うことにより、第２ゲート電極（シリサイド領域（２））を構成するＮｉ２Ｓｉ結晶相、又はＮｉ３Ｓｉ結晶相とＳｉとを反応させる。このとき、熱処理の時間を調節することにより、第２ゲート電極の上面部分のみにＳｉが熱拡散し、第２ゲート電極の上面部分のみがＮｉＳｉ結晶相の低抵抗層４１ｂとなる（第５又は第６シリサイド化工程；図１６（ｂ））。一方、第１ゲート電極はＮｉＳｉ結晶相又はＮｉＳｉ２結晶相から構成されている場合、この熱処理に安定でありＳｉと反応しない。従って、この熱処理時に第１ゲート電極の組成は変わらない。【０１３７】
ここで、第１ゲート電極がＮｉＳｉ結晶相から構成されている場合には、ここで工程は終了する。一方、第１ゲート電極がＮｉＳｉ２結晶相から構成されている場合には、ｐ型
領域２３上にマスク層３８（マスク（Ｈ））を設けた後、スパッタリングにより全面にＮｉ層５１を堆積させる（図１６（ｃ））。この後、時間を調節しながら熱処理を行うことにより、第１ゲート電極の上面部分のみをＮｉＳｉ結晶相の低抵抗層４１ｄとする（第７シリサイド化工程；図１６（ｄ））。【０１３８】
（第４実施例）
図１７、１８に本発明の半導体装置の製造方法の他の一例を示す。図１７、１８は、第１ゲート電極がＷＳｉ２結晶相、又はＭｏＳｉ２結晶相から構成された、プレーナ型のｐＭＯＳトランジスタを備えた半導体装置の製造方法を表すものである。【０１３９】
この半導体装置の製造方法は、ダミーゲート絶縁膜及びダミーゲート電極を用いて半導体装置を製造する点に特徴がある。まず、図８（ｂ）までは上記実施例１と同様の工程により処理を行った後、ＣＭＰにより平坦化処理を行いダミーゲート電極材料１４ｃ上に設けたマスク層１５（マスク（Ｂ））を露出させる（図１７（ａ））。ただし、図８（ｂ）では、ゲート絶縁膜としてＳｉＯ２膜と高誘電率絶縁膜を形成しているが、本実施例ではダミーゲート絶縁膜３ｅとしてＳｉＯ２膜を設けても良い。【０１４０】
次に、リン酸などを用いてマスク層１５を除去した後、ラジカル原子エッチング技術を用いてダミーゲート電極１４ｃを、層間絶縁膜１０及びゲートサイドウォール７に対して選択的に除去する（図１７（ｂ））。このとき、ゲートサイドウォールと層間絶縁膜に対して、十分な選択比を有してＳｉをエッチング可能なプロセスであれば、ドライエッチングプロセスを用いても、ウェットエッチングプロセスを用いても良い。この後、フッ酸等を用いたウェットエッチング処理によってダミーゲート酸化膜３ｅを除去することで、ｎ型領域２４の半導体層を露出させる。続いて、少なくともｎ型領域２４上に高誘電率ゲート絶縁膜３ｄを形成する。ゲート絶縁膜の形成方法としては、第１実施例と同様の方法を用いることができる（図１７（ｃ））。【０１４１】
次に、スパッタリング法、又はＣＶＤ法等を用いて、全面にタングステン膜（Ｗ膜）５３、シリコン膜５２を順に堆積させる（図１８（ａ）、（ｂ））。ここで、シリサイド化時にＷＳｉ２結晶相が形成されるよう、シリコン膜５２の膜厚は、タングステン膜５３の膜厚よりも厚くする。【０１４２】
この後、窒素ガス雰囲気中において、熱処理を行わせることにより、タングステンがシリコンと反応してシリサイド化が進行し、タングステンシリサイド膜（ＷＳｉ２結晶膜）５４が形成される（第２シリサイド化工程；図１８（ｃ））。【０１４３】
なお、この第２シリサイド化工程の熱処理温度としては、５００〜６００℃が好ましい。また、ＭｏＳｉ２  結晶相を有する第１ゲート電極（シリサイド領域（１））を備えたｐＭＯＳトランジスタは、基本的には上記と同様の方法によって製造することができる。ただし、上記方法とは、金属層を堆積させる工程（図１８（ａ）の工程に相当）において、堆積させる金属がＷ膜ではなくＭｏ膜となる点、及び第２シリサイド化工程の温度（図１８（ｃ）の工程に相当）及び堆積させたＭｏ膜とシリコン膜の比（図１８（ｂ）の工程に相当）が異なる。なお、Ｍｏシリサイドの形成時の熱処理温度としては、５００〜７００℃が好ましい。【０１４４】
更に、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを備えた半導体装置の製造においても本実施例の製造方法を利用することができる。この場合、第１ゲート電極と第２ゲート電極は異なる金属を用いたシリサイドから構成されることとなる。このため、このような半導体装置を製造する場合には、図１４（ｂ）や図１５（ｂ）で表されているように、一方のゲート電極材料上に第１のマスクを設け他方のゲート電極を形成した後に、第１のマスクを除去する。そして、必要に応じて他方のゲート電極上に第２のマスクを設けた後、一方のゲート電極を形成する、といった一方と他方のゲート電極をそれぞれ別工程で形成することによって作製することができる。【０１４５】
（第５実施例）
図１９〜２５に本発明の半導体装置の製造方法の他の一例を説明する。この製造方法は、フィン型のｐＭＯＳトランジスタを備えた半導体装置の製造方法に関するものである。
まず、シリコン基板１、埋め込み絶縁膜１１、及びｎ型領域を有する半導体層４２を順に積層させた基板を準備する（図１９（ａ））。【０１４６】
次に、ＣＶＤ法により半導体層４２上にマスクパターン３６を設ける（図１９（ｂ））。ここで、マスクパターン３６の構成材料としては、シリコン窒化膜を設けることが好ましい。そして、マスクパターン３６をマスクに用いてエッチングを行うことにより、埋め込み絶縁膜１１上に突出した突起状のｎ型領域２４を形成する（図２０（ａ））。【０１４７】
この後、突起状のｎ型領域２４の両側面に高誘電率絶縁核（ＨｆＳｉＯ膜）３ｄを形成する（図２０（ｂ））。次に、全面にポリシリコン層を堆積させた後、リソグラフィーを行うことにより、突起状のｎ型領域２４の一方の側面から上面上を通って他方の側面まで跨ぐようにポリシリコン層４３を形成する。【０１４８】
次に、ポリシリコン層４３上に、ＳｉＯ２膜からなるマスク３８を設けて（図２１（ａ））、リソグラフィーを行うことによりｎ型領域２４の中央部を一方の側面から上面上を通って他方の側面まで跨ぐようなマスク３８を形成する。そして、このマスク３８をマスクに用いてエッチングを行うことにより、ｎ型領域２４の中央部を一方の側面から上面上を通って他方の側面まで跨ぐような第１ゲート電極材料１４ｂを形成する。この工程では、ｎ型領域２４内の第１ゲート電極材料１４ｂを挟んだ両側の部分側面が露出される。【０１４９】
そして、マスク３８をマスクに用いて斜め方向からｎ型領域２４の側面にｐ型不純物を注入することにより、ｎ型領域２４内にエクステンション領域を形成する（図２１（ｂ））。次に、第１ゲート電極材料１４ｂ及びマスク３８の側面にゲートサイドウオール７を形成する（図２２（ａ））。この後、斜め方向からｎ型領域２４の側面にｐ型不純物を注入した後、熱処理を行うことによりｎ型領域２４内にソース／ドレイン領域３０ｂを形成する。【０１５０】
この後、サリサイド技術により、ソース／ドレイン領域３０ｂの側面にシリサイド層６を形成する（図２２（ｂ））。なお、この際、シリサイド層としてはＣｏシリサイドやＮｉシリサイドを設けることができる。Ｎｉシリサイドを設ける際には、シリサイド上にシリサイド保護層を設けることが好ましい。次に、マスク３８を除去した後（図２３（ａ））、ＤＣスパッタリングにより全面にＮｉ層５１を堆積させる（図２３（ｂ）、２４（ａ））。【０１５１】
次に、熱処理により、このＮｉと第１ゲート電極材料１４ｂとを反応させてＮｉＳｉ結晶相又はＮｉＳｉ２結晶相とする（図２４（ｂ））。なお、この際、Ｎｉシリサイド化の条件としては例えば、図２７に示されているようにＮｉＳｉ結晶相又はＮｉＳｉ２結晶相が得られるような条件に設定する。この後、シリサイド化を行わなかった余剰のＮｉ膜を硫酸過酸化水素水溶液を用いてウェットエッチング除去する（図２５）。【０１５２】
なお、Ｆｉｎ型のｎＭＯＳトランジスタを備えた半導体装置についても、基本的には上記の製造方法と同様の方法により製造することができる。ただし、シリサイド領域（２）が、シリサイド領域（１）とは異なる組成の金属シリサイド、又は異なる種類の金属シリサイドの結晶相から構成されている。このため、シリサイド領域（２）を構成する金属シリサイド結晶相の種類に応じて上記製造方法とは、第２ゲート電極材料１４ａ上に堆積させる金属の種類（図２３（ｂ）、２４（ａ）の工程に相当）や、シリサイド化時（図２４（ｂ）の工程に相当）のアニール条件が異なる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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