(57)【特許請求の範囲】
【請求項１】
多段式ミサイルの最終段上に配置されるように構成されているデジタルインターフェースユニット（ＤＩＵ）において、
前記ＤＩＵは、
複数のプロセッサを相互に接続し、複数のプロセッサの接続を切るために、複数のポート、インターフェース、およびインターフェース論理回路を有するゲートアレイと、
前記ゲートアレイに結合された第１のプロセッサと、
前記ゲートアレイを介して、前記第１のプロセッサに結合された第２のプロセッサとを具備し、
前記ＤＩＵは、前記段の間のデイジーチェーン相互接続を提供するシリアルバスインターフェースによって、前記多段式ミサイルの段のそれぞれに対して誘導機能およびナビゲーション機能を実行し、前記段のうちのいくつかに対してだけ制御機能を実行するように構成されており、
前記プロセッサのうちの少なくとも１つは、前記段の前記誘導機能およびナビゲーション機能を実行するための段制御命令により構成されている誘導プロセッサであり、
前記ゲートアレイは、現在制御されている段に対する前記段制御命令により前記誘導プロセッサを構成するフィールドプログラム可能ゲートアレイ（ＦＰＧＡ）であり、
前記誘導プロセッサは、前記現在制御されている段の分離に先立って、前記現在制御されている段に対して段制御命令を実行するように構成されており、
前記ＤＩＵは、前記誘導プロセッサに対して、段の分離を命令し、段が去ったことを示す信号を提供するように構成されており、
前記段制御命令は、前記段が去ったことを示す信号の存在をチェックし、それに応答して、前記ＦＰＧＡに、次の段を制御するための段制御命令により前記誘導プロセッサを構成させるように構成されており、
前記最終段は、第４段であり、前記多段式ミサイルは、第１段、第２段および第３段を含み、
前記第４段は、ペイロードを含み、
前記第３段は、前記シリアルバスインターフェース通して前記ＤＩＵから、誘導、ナビゲーション、および自動操縦、の命令を受け取り、それに応答してスラストベクターおよび姿勢制御の信号を提供する、第３段の制御装置を含む、デジタルインターフェースユニット（ＤＩＵ）。
【請求項２】
隣接の段に物理的に結合され、隣接の段から物理的に切り離されるように適合されている複数の段を具備する多段式ミサイルにおいて、
前記ミサイルは、
最終段上に配置され、前記段のそれぞれに対して誘導機能およびナビゲーション機能を実行し、前記段のうちのいくつかに対してだけ制御機能を実行するように構成されているデジタルインターフェースユニット（ＤＩＵ）と、
前記各段上の電子回路に前記ＤＩＵを結合し、前記段の間にデイジーチェーン相互接続を提供するシリアルバスインターフェースとを具備し、
前記ＤＩＵは、
前記段の前記誘導機能およびナビゲーション機能を実行するための段制御命令により構成されている誘導プロセッサと、
現在制御されている段に対する前記段制御命令により前記誘導プロセッサを構成するフィールドプログラム可能ゲートアレイ（ＦＰＧＡ）と、
前記シリアルバスインターフェースを制御するように構成されているバス制御装置とを含み、
前記誘導プロセッサは、前記現在制御されている段の分離に先立って、前記現在制御されている段に対して段制御命令を実行するように構成されており、
前記最終段は、第４段であり、前記多段式ミサイルは、第１段、第２段および第３段を含み、
前記第４段は、ペイロードを含み、
前記第３段は、前記シリアルバスインターフェース通して前記ＤＩＵから、誘導、ナビゲーション、および自動操縦、の命令を受け取り、それに応答してスラストベクターおよび姿勢制御の信号を提供する、第３段の制御装置を含む、多段式ミサイル。
【請求項３】
前記ＤＩＵは、前記誘導プロセッサに対して、段の分離を命令し、段が去ったことを示す信号を提供するように構成されており、
前記段制御命令は、前記段が去ったことを示す信号の存在をチェックし、それに応答して、前記ＦＰＧＡに、次の段を制御するための段制御命令により前記誘導プロセッサを構成させるように構成されている、請求項２記載の多段式ミサイル。
【請求項４】
前記第３段の制御装置は、電気的に作動される爆発デバイス、電力調整ユニット（ＰＣＵ）、および入力／出力（Ｉ／Ｏ）インターフェースに結合されており、前記Ｉ／Ｏインターフェースは、搭載されているＧＰＳ受信機からビークルの位置データを受け取り、前記シリアルバスインターフェースを介して前記ＤＩＵと通信し、前記Ｉ／Ｏインターフェースおよびシリアルバスインターフェースは、ＧＰＳ、誘導、姿勢制御、および他の段に関連したデータが前記ＤＩＵに送られることを可能にし、前記ＤＩＵが前記電気爆発デバイスを作動させることにより前記第３段の放出をトリガすることを可能にするように構成されている請求項３記載の多段式ミサイル。
【請求項５】
前記第２段は、前記シリアルバスインターフェースによって前記ＤＩＵに結合されている第２段の電子機器パッケージを含み、前記第２段は、ＩＭＵと、前記第２段の機械の分離のための、第２段直線型装薬（ＬＳＣ）と、前記シリアルバスによって前記ＤＩＵに送られる遠隔測定およびＩＭＵデータを収集して、前記ＤＩＵが前記第２段の放出をトリガすることを可能にするＩ／Ｏ制御装置とを含む請求項４記載の多段式ミサイル。
【請求項６】
前記第１段は、第１段の電子機器パッケージを含み、前記第１段の電子機器パッケージは、スラストベクター制御装置（ＴＶＣ）と、ＴＶＣ駆動装置と、分離兵器と、前記第１段の機械の分離のための第１段ＬＳＣとを含み、前記第１段は、前記ＤＩＵが前記第１段の放出をトリガすることを可能にするように、前記シリアルバスインターフェースによって前記ＤＩＵに結合されている請求項５記載の多段式ミサイル。
【請求項７】
前記ＤＩＵは、関連している段に対する段制御命令に基づいて、前記第１段と、前記第２段と、前記第３段と、前記第４段とに対して誘導機能およびナビゲーション機能を実行するように構成されており、
前記ＤＩＵは、関連している段に対する段制御命令に基づいて、前記第２段と、前記第３段と、前記第４段とに対してだけ、制御機能を実行するように構成されている請求項６記載の多段式ミサイル。
【請求項８】
複数の段の多段式ミサイルを制御する方法において、
前記複数の段は、隣接の段に物理的に結合され、隣接の段から物理的に切り離されるように適合されており、
前記方法は、
最終段上に配置されたデジタルインターフェースユニット（ＤＩＵ）により、前記段のそれぞれに対して誘導機能およびナビゲーション機能を実行し、前記段のうちのいくつかに対してだけ制御機能を実行することと、
前記各段上の電子回路に前記ＤＩＵを結合するシリアルバスインターフェースにより、前記段の間にデイジーチェーン相互接続を提供することとを含み、
前記方法は、
フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）を使用して、前記段の前記誘導機能およびナビゲーション機能を実行するための段制御命令により誘導プロセッサを構成し、前記ＦＰＧＡは、現在制御されている段に対する前記段制御命令により前記誘導プロセッサを構成することと、
前記現在制御されている段の分離に先立って、前記現在制御されている段に対して段制御命令を実行することとを含み、
前記最終段は、第４段であり、前記多段式ミサイルは、第１段、第２段および第３段を含み、
前記第４段は、ペイロードを含み、
前記方法は、
前記第３段において、前記シリアルバスインターフェース通して前記ＤＩＵから、誘導、ナビゲーション、および自動操縦、の命令を受け取り、それに応答してスラストベクターおよび姿勢制御の信号を提供することを含む方法。
【請求項９】
前記誘導プロセッサに対して、段の分離を命令し、段が去ったことを示す信号を提供するように前記ＤＵＩを構成することをさらに含み、
前記段制御命令は、前記段が去ったことを示す信号の存在をチェックし、それに応答して、前記ＦＰＧＡに、次の段を制御するための段制御命令により前記誘導プロセッサを構成させるように構成されている請求項８記載の方法。
【発明の詳細な説明】
【発明の背景】
【０００１】
発明の分野
本発明は、電気および電子の回路およびシステムに関する。より詳細には、本発明は、ミサイルの誘導および制御のために使用される、電気および電子の回路およびシステムに関する。
【０００２】
関連技術の説明
核弾道ミサイルによってもたらされる脅威は、飛行中の弾道ミサイルを破壊することができる迎撃ミサイルに対する関心を促している。飛行中の初期に弾道ミサイルを破壊するために、迎撃ミサイルは、長距離能力を有していなければならない。現在、長距離能力は、多段式ミサイル迎撃設計を必要とする。
【０００３】
多段式ミサイルは一般に、独立した、自動操縦、誘導およびナビゲーション、追跡、中間段階の通信、ならびに、ターゲット弁別、の機能を提供するための別々のアビオニクススーツを有する、ブースターロケットおよびペイロードアセンブリを有している。ブースターは、ペイロード放出後のミッションの責任をＫＶ（キルビークル）に渡す。
【０００４】
残念ながら、余分な電子ハードウェア、過大のハーネス配線、追加の電力リソース、および関連している、要求される機械の実装ハードウェア、の組み込みにより、別々の、ブースターおよびペイロードのアビオニクス処理は、設計およびアセンブリの複雑さおよびコストを増加させる。
【０００５】
このアーキテクチャは、限定された処理能力によって以前に必要とされていたものであり、限定された処理能力は、システム全体にわたってネットワーク化される大きな専用のプロセッサを要求していた。これはまた、一般に、各段が異なる製造者によって製造され、各製造者は各段において電子回路を制御して適切かつ適時の動作を保証するプロセッサを含めるという事実に少なくとも部分的に起因していた。
【０００６】
さらに、概して、多段式迎撃ミサイルの段の間の接続は、一般に、ポイントツーポイントのシリアルインターフェースであり、要求されるインターフェースの数は、階乗関係（Ｎ！）において段の数（Ｎ）に関係している。例えば、３段の迎撃機は一般に、６個のインターフェース（３×２×１）を要求し、一方、４段のビークルは一般に、２４個のインターフェース（４×３×２×１）を要求する。これらのインターフェースは、ミサイルの重量を増やし、そのコストを増加させ、その性能を制限する配線を要求する。このアプローチはまた、独立したユニット間の、複雑な、相互接続とインターフェース通信プロトコルとを招来し、さらにソフトウェアの組み込み、アセンブリ、およびテスト要求を複雑にする。
【０００７】
したがって、軽量の、低コストの、高性能の、多段式ミサイル迎撃機に対する技術的必要性が存在する。特に、多段式ミサイルにおける相互の段接続に関係付けられるコストおよび重量を低減させるシステムまたは方法に対する技術的必要性が残存する。
【発明の概要】
【０００８】
技術的必要性は、本発明の多段式ミサイルによって対処される。ほとんどの一般的な実施形態において、本発明のミサイルは、隣接の段に物理的に結合され、隣接の段から物理的に切り離されるように適合されている複数の段と、ミサイルの各段を制御するために単一の段上に配置されたプロセッサとを含む。
【０００９】
実例となる実施形態において、プロセッサは、フィールドプログラム可能ゲートアレイを含む。例示的な実施形態において、プロセッサは、４段式ミサイルの段４に配置され、各ステージに対する誘導およびナビゲーション機能と、段２、３および４に対する制御機能とを実行する。
【００１０】
特定の実施形態において、ミサイルのそれぞれの段上にある電子回路にプロセッサを結合するために、シリアルバスインターフェースが含まれている。ベストモードにおいて、インターフェースは、物理層インターフェースとリンク層インターフェースとを有するＩＥＥＥ１３９４ｂインターフェースである。
【図面の簡単な説明】
【００１１】
【図１】図１は、従来の教示にしたがって実現される典型的な多段式迎撃ミサイルの、ナビゲーション、誘導、および制御システムの簡略化したブロック図である。
【図２ａ】図２は、本発明の教示にしたがって実現される典型的な多段式迎撃ミサイルの、ナビゲーション、誘導、および制御システムの実例となる構成を示すブロック図である。
【図２ｂ】図２は、本発明の教示にしたがって実現される典型的な多段式迎撃ミサイルの、ナビゲーション、誘導、および制御システムの実例となる構成を示すブロック図である。
【図３】図３は、本教示にしたがった、デジタルインターフェースユニットの実例となる構成のブロック図である。
【図４】図４は、本教示にしたがった、デジタルインターフェースユニットが第２のプロセッサの付加によってスケーリングされる実例となる構成を示す簡略化したブロック図である。
【図５】図５は、本発明のデジタルインターフェースの誘導プロセッサによって実行されるソフトウェアの実例となる構成のフロー図である。
【発明の説明】
【００１２】
本発明の有利な教示を開示する添付図面に関して、実例となる実施形態および例示的な応用を記述する。
【００１３】
特定の応用に対する実例となる実施形態に関して、本発明をここで記述するが、本発明はそれに限定されないことを理解すべきである。当業者およびここで提供する教示にアクセスする者は、その範囲内の追加の修正、応用、および実施形態と、本発明が著しく有益である追加の分野とを認識するだろう。
【００１４】
図１は、従来の教示にしたがって実現される典型的な多段式迎撃ミサイルの、ナビゲーション、誘導、および制御システムの簡略化したブロック図である。システム１０’は、４つの段２０’、３０’、４０’、および５０’を含んでいる。段１ ２０’は、ブースターモータ２４’を制御する第１の中央処理ユニット（ＣＰＵ１）２２’を有している。ブースターモータ２４’は、武器システム制御装置２９’によって起動される。
【００１５】
従来の教示にしたがうと、第２段３０’は、電力調整ユニット（ＰＣＵ ＣＣＡ）３４’を制御する第２のＣＰＵ３２’を有する。ＰＣＵ ＣＣＡ３４’は、遠隔測定ユニット３５’およびデュアルスラストロケットモータ（ＤＴＲＭ）３６’と通信する。
【００１６】
第３段４０’は第３のＣＰＵ４２’を有し、第３のＣＰＵ４２’は、入力／出力回路カードアセンブリ（ＣＣＡ）ユニット４３’によって、慣性測定ユニット４４’、遠隔測定システム４５’、飛行終了システム（ＦＴＳ）４６’、全地球測位衛星（ＧＰＳ）受信機４９’、およびスラストベクターコントロール（ＴＶＣ）制御装置４７’と通信する。ＩＭＵは、ＧＰＳ補強型ナビゲーションシステム（ＧＡＩＮＳ）によってＧＰＳ受信機４９’に結合されている。第３のＣＰＵはまた、電気爆発デバイス（ＥＥＤ ＣＣＡ）４１’によって、ノーズコーンアセンブリ６０’と通信している。Ｉ／Ｏ ＣＣＡは、通信リンク５５’によって通信する。
【００１７】
第４段５０’は、データ処理（５２’）と誘導処理（５４’）とを実行する第４のＣＰＵである。データプロセッサ５２’は、赤外線目標検知追尾装置５８’に結合されている。誘導プロセッサ５４’は、固体軌道修正姿勢制御システム（ＳＤＡＣＳ）５６’に結合されている。第４段との通信は、第２の通信リンク５７’により行われる。
【００１８】
本教示にしたがって、各ブースター段の代わりに、キルビークル（ＫＶ）またはペイロード内に位置している単一のコンピュータに超小型処理機能を集中させるように構成されている迎撃機を開示する。本発明のシステムは、ブースター発射の出現からターゲットの迎撃までのビークルの飛行に対して、自動操縦、誘導およびナビゲーション、追跡、ならびに、ターゲット弁別、の機能を実行する、単一ノード中心の超小型処理システムを組み込んでいる。
【００１９】
例示的な実施形態において、本システムはスケーラブルであり、ビークルが任意の数のロケットモータ段により構成されることを可能にする。これにより、電子アーキテクチャに影響を及ぼすことなく、ビークル全体の設計の再構成が可能になる。さらに、段の間の通信インターフェースが、ＩＥＥＥ１３９４ｂバスインターフェースの使用により単純化される。
【００２０】
図２は、本発明の教示にしたがって実現される多段式迎撃ミサイルの、ナビゲーション、誘導、および制御システムの実例となる構成を示すブロック図である。図１のシステム１０’の通り、本発明のシステム１０は、第１段の電子機器モジュール２０と、第２段のモジュール３０と、第３段のモジュール４０と、第４段のモジュール５０とを含んでいる。しかしながら、本教示にしたがうと、単一のＣＰＵ５２は、図１中で示したそれぞれの前の段におけるＣＰＵの代わりに、第４段５０中に設けられている。結果として、各段は、単純化した電子回路により機能する。より少ないインターフェースと、より少ない配線が段の間で要求される。これは、図２中で図示している。
【００２１】
図２中で示すように、第４段５０はデジタルインターフェースユニット（ＤＩＵ）５２を含み、デジタルインターフェースユニット（ＤＩＵ）５２は、ペイロードの保守および自動操縦のナビゲーションとともに、誘導、ナビゲーション、および制御、の機能を実行する。ＤＩＵ５２は、従来のバルブ駆動ユニット５４および電力調整ユニット（ＰＣＵ）５６とともにフォワードアセンブリ上に配置されている。ＤＩＵ５２は、スイッチ６１によって、従来の通信リンク５８とアンテナ５９とを通して通信する。遠隔測定ユニット６０、暗号化回路６２、スイッチ６１、およびアンテナ５９によって、遠隔測定がＤＩＵに対して提供される。ＤＩＵはスイッチ６１を制御し、遠隔測定ユニット６０が段３上のアンテナまたは段４上のアンテナを使用することを可能にする。
【００２２】
バルブ駆動ユニット５４は、従来の液体軌道修正姿勢制御システム（ＬＤＡＣＳ）６４によって動作する。従来の目標検知追尾装置アセンブリ７０には、センサ７２および電子機器パッケージ７４が含まれている。目標検知追尾装置電子機器パッケージ７４は、画像プロセッサ７６とデータプロセッサ７８とを含む。低温ユニット８２が、目標検知追尾装置アセンブリ７０中の赤外線センサ７２のフォーカルプレーンアレイ７１を冷却する。多数のバッテリが、技術的に共通であるシステム全体にわたって配置されている。
【００２３】
データプロセッサ７８が、ＩＭＵ８０から入力を受け取り、ＤＩＵ５２と通信する。ＤＩＵ５２は、シリアルバスインターフェース８０によって、第１、第２、および第３の段中の電子機器サブシステムと通信する。好ましい実施形態において、シリアルバスインターフェース８０は、ＩＥＥＥ１３９４ｂインターフェースである。実例となる実施形態において、ＩＥＥＥ１３９４ｂバスは、段３、２、および１に及ぶ６芯ケーブルのインターフェースであり、段間のインターフェースは同じである。
【００２４】
第３段の電子機器サブシステムは、スラストベクター制御装置（ＴＶＣ）および姿勢制御システム（４２）と、そのための制御装置４４とを含む。制御装置４４は、ディスクリート論理、特定用途向け集積回路、または他の適切な構成により実現してもよい。制御装置４４は、バス８０を通してＤＩＵ５２から、誘導、ナビゲーション、および自動操縦、の命令を受け取り、それに応答してスラストベクターおよび姿勢制御の信号を提供する。
【００２５】
制御装置４４は、電気的に作動される爆発デバイス４６、電力調整ユニット（ＰＣＵ）４８、および入力／出力インターフェース４１に結合されている。Ｉ／Ｏインターフェース４１は、搭載されているＧＰＳ受信機４９からビークルの位置データを受け取り、シリアルバス８０を介して段４上のＤＩＵ５２と通信する。Ｉ／Ｏインターフェース４１およびバス８０は、ＧＰＳ、誘導、姿勢制御、および他の段に関連したデータがＤＩＵ５２に送られることを可能にし、ＤＩＵが電気爆発デバイス４６を作動させることにより段の放出をトリガすることを可能にする。爆発デバイスの作動に際して、スクイブが段の分離を行うために機械式のエジェクター８６に送られる。スクイブは、第４段中のバッテリ８４を作動させる機能を果たす高エネルギパルスである。スクイブパルスはまた、低温ユニット８２に適用される。従来の飛行終了システム（ＦＴＳ）８８が第３段中に含まれ、それは技術的に共通である。
【００２６】
第２段の電子機器パッケージ３０は、シリアルバス８０によってＤＩＵ５２に結合されている。ＩＭＵ３４が機械の分離のために直線型装薬（ＬＳＣ）３６とともに第２段中に含まれるという例外を除いて、第２段は第３段４０と類似している。３０にはＣＰＵがない。入力出力（Ｉ／Ｏ）制御装置３１が、遠隔測定および慣性測定ユニットデータを収集する。
【００２７】
第１段２０に対する電子機器パッケージは、スラストベクター制御装置２２と、ＴＶＣ駆動装置２４と、分離兵器２６と、ＬＳＣ２８とを含む。第２および第３の段の通り、第１段２０は、バス８０によってＤＩＵ５２に結合されている。
【００２８】
段の間で要求される接続は、アンテナ、シリアルバス、電力供給、およびスクイブに対するものだけであることに注目すべきである。
【００２９】
システム１０は、多段の誘導および制御に対して要求されるソフトウェアが１つの段中に集中しているという点で、‘中心的’である。実例となる実施形態において、ソフトウェアは、第４段中のＤＩＵ５２によって実行される。しかしながら、本教示は、それに限定されない。本教示の範囲から逸脱することなく、特定目的のプロセッサおよびハードウェア中で実現されるプロセッサを、ＤＩＵの汎用目的のＣＰＵの代わりに使用してもよい。さらに、中心的なプロセッサは、段４以外のステージ上に位置していてもよい。
【００３０】
図３は、本教示にしたがった、デジタルインターフェースユニットの実例となる構成のブロック図である。図３の実例となる構成において、ＤＩＵ５２は、誘導プロセッサ９０と、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）１１０と、ＩＥＥＥ１３９４ｂバス制御装置１２０とを含む。実例となる実施形態において、誘導プロセッサ９０は、３つの、Ｌ２キャッシュ９２を有するＰＣ７５０ＦＸまたはＰＣ７５０ＧＸ、ならびに不揮発性ＲＡＭおよびフラッシュメモリ９４を含む。以下でより十分に記述するように、システムは、最小の、コスト、重量、および複雑さにより、プロセッサおよび段の追加を可能にするようにスケーラブルである。
【００３１】
ＦＰＧＡ１１０は、ザイリンクス（登録商標）のＶｉｒｔｅｘ ＩＩ Ｐｒｏまたは同等のゲートアレイにより実現してもよい。ＦＰＧＡ１１０は、さまざまな割込みを処理し、ＲＳ２３２インターフェースコードモジュール１１２、シリアルインターフェース１１４、およびカスタムインターフェース１１６が設けられている。ＲＳ２３２インターフェースは、第１のトランシーバ１２２およびＲＳ４２２インターフェースによって、（示していない）デバッグポートまたは（示していない）予備のポートと通信する。シリアルインターフェース１１４は、第２のトランシーバ１２４および、低レベル差動信号（ＬＶＤＳ）またはＲＳ４２２インターフェースによって、通信リンク５８、遠隔測定ユニット６０、およびＩＭＵ８０と通信する。カスタムインターフェース１１６は、第３のトランシーバ１２６およびカスタムＩ／Ｏインターフェース１１６によって、目標検知追尾装置電子機器７０、（示していない）兵器バルブ駆動装置、液体軌道修正姿勢制御（ＬＤＡＣ）６４、および他のアナログデバイスと通信する。
【００３２】
ＦＰＧＡ１１０は、メモリインターフェース１１８と周辺コンピュータインターフェース（ＰＣＩ）コア１１９とをさらに含む。ＦＰＧＡ１１０は、ローカルバス９６によって、誘導プロセッサ９０およびバス制御装置１２０と通信する。ＦＰＧＡ１１０は、複数のポート、インターフェース、およびインターフェース論理回路を含み、複数のプロセッサがＤＩＵ５２に加えられることを可能にする。これは、図４中に図示している。
【００３３】
図４は、本教示にしたがった、デジタルインターフェースユニットが第２のプロセッサの追加によりスケーリングされる実例となる構成を示す単純化したブロック図である。図４において、第１および第２のプロセッサ９０および９１が、ＦＰＧＡ１１０によってシステム１０に結合されている。
【００３４】
図３に戻ると、バス制御装置１２０は、段と、（示していない）テストポートとの間にＩＥＥＥ１３９４ｂ接続性を提供する。このバスは、設計の簡潔性および頑強性のために段の間の“デイジーチェーン”相互接続を可能にする。バス制御装置１２０は、物理層１２８とリンク層１２９とを含み、さもなければ、設計および機能において従来のものである。
【００３５】
したがって、それぞれの段を通してシステムのアーキテクチャはスケーラブルである。ＦＰＧＡ設計および段の間のＩＥＥＥ１３９４ｂバスの相互接続は、複雑さを加えることなく、段の追加および削除を可能にする。したがって、プロセッサ、回路、および配線の、コストおよび重量の要求が低減される。
【００３６】
図５は、本発明のデジタルインターフェースユニットの誘導プロセッサにより実行されるソフトウェアの実例となる構成のフロー図である。ソフトウェア１００は、段１の制御ソフトウェア１４０を含む。段１の分離がＤＩＵ５２（図２）によって命令されるとき、段１は分離し、‘段１が去った’信号が段２からの信号によってＤＩＵに送られる。ステップ１４２において、ソフトウェア１００が、この信号の存在をチェックし、それを受け取ると、段２の制御ソフトウェア（ステップ１４４）を作動させる。
【００３７】
同様に、段２の分離がＤＩＵによって命令されるとき、段２は分離し、‘段２が去った’信号が段３からの信号によってＤＩＵに送られる。ステップ１４６において、ソフトウェア１００が、この信号の存在をチェックし、それを受け取ると、段３の制御ソフトウェア（ステップ１４８）を作動させる。最後に、段３の分離がＤＩＵによって命令されるとき、段３は分離し、‘段３が去った’信号が段４（ノーズアセンブリ）からの信号によってＤＩＵに送られる。ステップ１５０において、ソフトウェア１００は、この信号の存在をチェックし、それを受け取ると、（別に示していない）段４（終端）の制御ソフトウェアを作動させる。
【００３８】
このように、特定の応用に対する特定の実施形態に関して本発明をここで記述してきた。当業者および本教示にアクセスする者は、それらの範囲内の、追加の修正、応用、および実施形態を認識するだろう。
【００３９】
それゆえに、特許請求の範囲によって、本発明の範囲内の、すべてのそのような応用、修正、および実施形態をカバーするように向けられている。  
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
〔１〕多段式ミサイルシステム（１０）において、
隣接の段に物理的に結合され、隣接の段から物理的に切り離されるように適合されている複数の段（２０、３０、４０、５０）と、
各段を制御する、単一の段（５０）上に配置されたプロセッサ（５２）とにより特徴付けられる多段式ミサイルシステム（１０）。
〔２〕前記プロセッサ（５２）はさらに、前記各段上の電子回路に前記プロセッサ（５２）を結合するシリアルバスインターフェース（８０）を含む上記〔１〕記載の発明。
〔３〕前記インターフェース（８０）は、ＩＥＥＥ１３９４ｂインターフェースである上記〔２〕記載の発明。
〔４〕前記インターフェース（８０）は、物理層インターフェースを含む上記〔３〕記載の発明。
〔５〕前記インターフェース（８０）は、リンク層インターフェースを含む上記〔４〕記載の発明。
〔６〕前記プロセッサ（５２）は、前記段に対して誘導機能を実行するように適合されている上記〔１〕記載の発明。
〔７〕前記プロセッサ（５２）は、前記段に対してナビゲーション機能を実行するように適合されている上記〔１〕記載の発明。
〔８〕前記プロセッサ（５２）は、前記段に対して制御機能を実行するように適合されている上記〔１〕記載の発明。
〔９〕前記プロセッサ（５２）は、フィールドプログラム可能ゲートアレイ（１１０）を含む上記〔１〕記載の発明。
【図１】
0005215322.tif 000002
【図２ａ】
0005215322.tif 000003
【図２ｂ】
0005215322.tif 000004
【図３】
0005215322.tif 000005
【図４】
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【図５】
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