(57)【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面に形成された１対のソース／ドレイン領域となる第１および第２不純物領域と、
前記第１および第２不純物領域に挟まれる前記半導体基板の前記主表面上に設けられた電荷をトラップすることができる絶縁層と、
前記絶縁層上にｐ型半導体により形成され、かつ書込動作を行なうために前記絶縁層に正孔を注入することができるように構成されているゲート電極層とを備え、
前記ゲート電極層を前記第１不純物領域に対して高電位にすることにより前記正孔を前記絶縁層に注入することを特徴とし、かつ
前記第２不純物領域を前記第１不純物領域よりも高電位にすることにより前記絶縁層の前記第１不純物領域側に選択的に前記正孔を注入することを特徴とする、不揮発性半導体記憶装置。
【請求項２】
前記ゲート電極層を前記半導体基板に対して高電位にすることにより前記半導体基板から前記絶縁層に電子を注入することで消去動作を行なえるように構成されていることを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記絶縁層と、前記ゲート電極層とが接していることを特徴とする、請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１および第２不純物領域、前記絶縁層および前記ゲート電極層を有するメモリセルを複数有し、
前記複数のメモリセルが互いに直列に接続されていることを特徴とする、請求項１〜３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記第１および第２不純物領域、前記絶縁層および前記ゲート電極層を有するメモリセルを複数有し、
前記複数のメモリセルが互いに並列に接続されていることを特徴とする、請求項１〜３のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
主表面を有する半導体基板と、前記半導体基板の前記主表面に形成された１対のソース／ドレイン領域となる第１および第２不純物領域と、前記第１および第２不純物領域に挟まれる前記半導体基板の前記主表面上に設けられた電荷をトラップすることができる絶縁層と、前記絶縁層上にｐ型半導体により形成されたゲート電極層とを備えた不揮発性半導体記憶装置の動作方法であって、
前記絶縁層に正孔を注入することにより書込動作を行なうものであり、
前記ゲート電極層を前記第１不純物領域に対して高電位にすることにより前記正孔を前記絶縁層に注入することを特徴とし、かつ
前記第２不純物領域を前記第１不純物領域よりも高電位にすることにより前記絶縁層の前記第１不純物領域側に選択的に前記正孔を注入することを特徴とする、不揮発性半導体記憶装置の動作方法。
【請求項７】
前記ゲート電極層を前記半導体基板に対して高電位にすることで前記半導体基板から前記絶縁層に電子を注入することにより消去動作を行なうことを特徴とする、請求項６に記載の不揮発性半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその動作方法に関し、特に、電荷をトラップすることができる絶縁層に対して正孔を注入することにより書込を行なう不揮発性半導体記憶装置およびその動作方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置の一種としてＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）(金属／酸化膜／窒化膜／酸化膜／シリコン)技術を用いたメモリがある。この技術では、各メモリセルがＭＯＮＯＳ構造のゲートを備えたトランジスタを有し、窒化膜中に電荷がトラップされることにより記憶が保持される。また各メモリセルにおいて、窒化膜中の非対称な位置に選択的に電荷のトラップが行なわれることにより、複数ビットの記憶を保持することができる。
【０００３】
たとえば米国特許第７０７２２１７号明細書には、１対のソース／ドレイン領域が設けられた半導体基板と、半導体基板上に設けられたＯＮＯ(Oxide-Nitride-Oxide)構造と、ＯＮＯ構造上に設けられた制御ゲートとを有するメモリが記載されている。ＯＮＯ構造は１対のソース／ドレイン領域の間に位置するように配置されている。
【０００４】
この明細書によれば、ドレイン領域側の接合部(junction)がＧＩＤＬ(Gate Induced Drain Leakage)状態とされることにより生じた正孔がＯＮＯ構造における窒化膜(Nitride)に注入される。この注入により書込動作(programming)が行なわれる。
【特許文献１】米国特許第７０７２２１７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記明細書におけるメモリでは、ＧＩＤＬ状態において正孔が生じる際に、対になって電子も発生する。この電子が書込対象のメモリセルに隣接するメモリセルに誤って注入されてしまうと、記憶された情報が破壊されるディスターブ（誤消去）が発生するという問題があった。
【０００６】
本発明は、上記の課題を鑑みてなされたものであり、その目的は、メモリセルに記憶された情報が破壊されるディスターブの発生が抑制された不揮発性半導体記憶装置およびその動作方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施の形態における不揮発性半導体記憶装置は、主表面を有する半導体基板と、第１および第２不純物領域と、絶縁層と、ゲート電極層とを備えている。１対のソース／ドレイン領域となる第１および第２不純物領域は半導体基板の主表面に形成されている。電荷をトラップすることができる絶縁層は第１および第２不純物領域に挟まれる半導体基板の主表面上に設けられている。ゲート電極層は、絶縁層上にｐ型半導体により形成され、かつ書込動作を行なうために絶縁層に正孔を注入することができるように構成されている。不揮発性半導体装置は、ゲート電極層を第１不純物領域に対して高電位にすることにより正孔を絶縁層に注入することを特徴とし、かつ、第２不純物領域を第１不純物領域よりも高電位にすることにより絶縁層の第１不純物領域側に選択的に正孔を注入することを特徴とする。
【０００８】
本発明の一実施の形態における不揮発性半導体記憶装置の動作方法は、主表面を有する半導体基板と、第１および第２不純物領域と、電荷をトラップすることができる絶縁層と、ゲート電極層とを備えた不揮発性半導体記憶装置の動作方法である。１対のソース／ドレイン領域となる第１および第２不純物領域は半導体基板の主表面に形成されている。絶
縁層は第１および第２不純物領域に挟まれる半導体基板の主表面上に設けられている。ゲート電極層は、絶縁層上にｐ型半導体により形成されている。不揮発性半導体記憶装置の動作方法は、絶縁層に正孔を注入することにより書込動作が行なわれることを特徴とし、かつ、ゲート電極層を第１不純物領域に対して高電位にすることにより正孔を絶縁層に注入することを特徴とし、かつ、第２不純物領域を第１不純物領域よりも高電位にすることにより絶縁層の第１不純物領域側に選択的に正孔を注入することを特徴とする。
【発明の効果】
【０００９】
この実施の形態によれば、絶縁層に注入される正孔として、ゲート電極層を形成するｐ型半導体の正孔が用いられる。このためドレイン領域側の接合部近傍において電子の発生を伴いながら正孔を発生させる必要がない。よって記憶された情報が電子の誤った注入により破壊されるディスターブの発生を抑制することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態における不揮発性半導体記憶装置について、図に基づいて説明する。
【００１１】
（実施の形態１）
最初に本実施の形態における不揮発性半導体記憶装置の構成について説明する。
【００１２】
図１は、本発明の実施の形態１における不揮発性半導体記憶装置をＮＯＲ型フラッシュメモリに適用した模式的回路構成を示す回路図である。図１を参照して、ＮＯＲ型フラッシュメモリのメモリセルアレイ内には多数のメモリセルが行列状に配置されている。なお図１においては代表して４つのメモリセルＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２が示されている。また以下においては、本実施の形態のメモリセルのそれぞれが総称されて表現される場合には、符号ＭＣａにより表記される。
【００１３】
行方向（図中横方向）に並んだ複数のメモリセルＭＣ１１，ＭＣ１２の各々の制御ゲートＧは、行方向に伸びるワード線ＷＬ１に電気的に接続されている。また行方向に並んだ複数のメモリセルＭＣ２１，ＭＣ２２の各々の制御ゲートＧは、行方向に伸びるワード線ＷＬ２に電気的に接続されている。
【００１４】
列方向（図中縦方向）に並んだ複数のメモリセルＭＣ１１，ＭＣ２１のそれぞれの第１ソース／ドレイン（図中左側のソース／ドレイン）Ｌ同士がビット線ＢＬ１Ｌにより接続されている。またメモリセルＭＣ１１，ＭＣ２１のそれぞれの第２ソース／ドレイン（図中右側のソース／ドレイン）Ｒ同士がビット線ＢＬ１Ｒにより接続されている。また列方向に並んだ複数のメモリセルＭＣ１２，ＭＣ２２のそれぞれの第１ソース／ドレインＬ同士がビット線ＢＬ２Ｌにより接続されている。またメモリセルＭＣ１２，ＭＣ２２のそれぞれの第２ソース／ドレインＲ同士がビット線ＢＬ２Ｒにより接続されている。
【００１５】
各メモリセルＭＣａのバックゲートＢはメモリセルＭＣａが形成されているウエル配線(well line)ｎ−ＷＥＬＬに接続されている。
【００１６】
図２は、本発明の実施の形態１における不揮発性半導体記憶装置の各メモリセルの構成を概略的に示す断面図である。
【００１７】
図２を参照して、メモリセルＭＣａは、主に、主表面を有するシリコン基板（半導体基板）１ａと、第１および第２ソース／ドレイン領域（第１および第２不純物領域）ＳＤＬａ，ＳＤＲａと、電荷トラップ層（絶縁層）ＣＴと、ゲート電極層ＧＥとを備えている。またメモリセルＭＣａは、ボトム絶縁層２１と、トップ絶縁層２２と、ｐ−拡散層１３Ｌａ，１３Ｒａと、サイドウォール２４と、金属シリサイド層１４，１４，２３とを有している。
【００１８】
シリコン基板１ａは、基材１１ａと、ｎウエル(well)層１２ａとを有している。ｎウエル層１２ａはシリコン基板１ａの主表面側に位置しているｎ型半導体からなる領域である。
【００１９】
１対のソース／ドレイン領域となる第１および第２ソース／ドレイン領域ＳＤＬａ，ＳＤＲａはｎウエル層１２ａ上に形成されている。すなわちシリコン基板１ａの主表面に形成されている。第１および第２ソース／ドレイン領域ＳＤＬａ，ＳＤＲａはｐ−拡散層１３Ｌａ，１３Ｒａよりも不純物濃度の高いｐ型半導体により形成されている。ソース／ドレイン領域がｐ型であることにより、本実施の形態のメモリセルＭＣａはｐチャネル型構造を有している。
【００２０】
電荷トラップ層ＣＴは、電荷をトラップすることができる絶縁層であり、第１および第２ソース／ドレイン領域ＳＤＬａ，ＳＤＲａに挟まれるシリコン基板１ａの主表面上に設けられている。
【００２１】
電荷トラップ層ＣＴとシリコン基板１ａとの間にはボトム絶縁層２１が設けられ、電荷トラップ層ＣＴとゲート電極層ＧＥとの間にはトップ絶縁層２２が設けられている。電荷トラップ層ＣＴとしては、たとえば窒化膜を用いることができる。
【００２２】
トップ絶縁層２２／電荷トラップ層ＣＴ／ボトム絶縁層２１からなる積層膜であるゲート絶縁層ＩＬは、ゲート電極層ＧＥとシリコン基板１ａとを絶縁している。ゲート絶縁層ＩＬとしては、酸化シリコン膜（ＳｉＯ2）／窒化シリコン膜（Ｓｉ3Ｎ4）／酸化シリコン膜（ＳｉＯ2）からなる積層膜、すなわちＯＮＯ膜を用いることができる。あるいはゲート絶縁層ＩＬとして酸化アルミニウム（Ａｌ2Ｏ3）／酸化タンタル（Ｔａ2Ｏ5）／酸化ハフニウム（ＨｆＯ2）からなる積層膜などの高誘電率ゲート絶縁膜（Ｈｉｇｈ−ｋ絶縁膜）を用いることができる。
【００２３】
トップ絶縁層２２はシリコン酸窒化膜（ＳｉＯＮ）とすることもできる。またゲート絶縁層ＩＬは、トップ絶縁層２２が省略されて、電荷トラップ層ＣＴとゲート電極層ＧＥとが接している構成とされてもよい。
【００２４】
ゲート電極層ＧＥは、電荷トラップ層ＣＴ上にｐ型半導体により形成されている。これにより、ゲート電極層ＧＥは書込動作を行なうために電荷トラップ層ＣＴに正孔を注入することができるように構成されている。ゲート電極層ＧＥはｐ−拡散層１３Ｌａ，１３Ｒａよりも不純物濃度の高いｐ型半導体により形成されている。不純物としては、たとえばボロンが用いられる。
【００２５】
サイドウォール２４は絶縁体からなり、ゲート絶縁層ＩＬとゲート電極層ＧＥと金属シリサイド層２３とからなる積層体の側面に形成されている。サイドウォール２４は電荷をトラップしない材質により形成されている。
【００２６】
金属シリサイド層１４，１４のそれぞれは、第１および第２ソース／ドレイン領域ＳＤＬａ，ＳＤＲａの各々の上に形成されている。金属シリサイド層２３はゲート電極層ＧＥの上に形成されている。金属シリサイド層１４，２３が形成された領域は、ポリシリコンからなる領域に比して電気抵抗が低減されている。金属シリサイドとしては、たとえばＴｉＳｉ2、ＷＳｉx、ＣｏＳｉ２、ＮｉＳｉ2、ＰｔＳｉ2を用いることができる。
【００２７】
ｐ−拡散層１３Ｌａ，１３Ｒａのそれぞれは、第１および第２ソース／ドレイン領域ＳＤＬａ，ＳＤＲａの各々のゲート絶縁層ＩＬ側に接するように設けられている。
【００２８】
次に、本実施の形態の不揮発性半導体記憶装置の動作方法について説明する。主な動作として、消去、書込および読出が行なわれる。また各メモリセルＭＣａの第１および第２ソース／ドレインＬ，Ｒのそれぞれの側において１ビットずつの情報が記憶されるため、書込時または読出時にはＬ側およびＲ側の各々について動作が行なわれる。
【００２９】
本実施の形態における不揮発性半導体記憶装置をＮＯＲ型フラッシュメモリに適用した場合の各動作のメモリセルアレイに対する印加電位の組合せを以下の表１に示す。
【００３０】
【表１】
0005212770.tif 000002
【００３１】
主に表１を参照して、ＶWL1，ＶWL2，ＶBL1L，ＶBL1R，ＶBL2L，ＶBL2RおよびＶn-WELLの各列は、図１に示すメモリセルアレイのワード線ＷＬ１，ＷＬ２、ビット線ＢＬ１Ｌ，ＢＬ１Ｒ，ＢＬ２Ｌ，ＢＬ２Ｒおよびウエル配線ｎ−ＷＥＬＬのそれぞれに印加される電位を表している。表中のＧＮＤは接地電位（たとえば０Ｖ）を表し、Ｏ／Ｃ(Open Connection)はフローティング電位を表している。
【００３２】
表１の各行は、特定動作時の上記印加電位の組合せを表している。「消去（オプション１）」および「消去（オプション２）」のそれぞれは、消去動作時に適用することができる電位の２種類の組合せを表している。「書込  ＭＣ１１（Ｌ）」および「書込  ＭＣ１１（Ｒ）」のそれぞれは、図１に示すメモリセルＭＣ１１が選択セルＭＣＳとされた場合のＬ側およびＲ側の各々の書込動作時の電位の組合せを表している。「読出  ＭＣ１１（Ｌ）」および「読出  ＭＣ１１（Ｒ）」のそれぞれは、図１に示すメモリセルＭＣ１１が選択セルＭＣＳとされた場合のＬ側およびＲ側の各々の読出動作時の電位の組合せを表している。
【００３３】
まずＬ側の書込動作（表１における「書込  ＭＣ１１（Ｌ）」）について説明する。
図３は、本発明の実施の形態１における不揮発性半導体記憶装置のメモリセルのＬ側の書込動作を概略的に示す断面図である。
【００３４】
図１、図３および表１を参照して、＋ＶH2は＋１０Ｖ〜＋１２Ｖ、＋ＶLは＋３Ｖ〜＋１０Ｖとされる。より具体的には、＋ＶH2は１２Ｖ、＋ＶLは＋５Ｖとされる。これによりメモリセルＭＣ１１においてゲート電極層ＧＥには＋１２Ｖが印加され、第１および第２ソース／ドレイン領域ＳＤＬａ，ＳＤＲａのそれぞれには０Ｖ、＋５Ｖの各々が印加される。
【００３５】
上記の電位印加により、ゲート電極層ＧＥは第１ソース／ドレイン領域ＳＤＬａに対して＋１２Ｖだけ高電位の状態とされる。これにより、矢印（図３）で示すように、ゲート電極層ＧＥのｐ型半導体の正孔が電荷トラップ層ＣＴの第１ソース／ドレイン領域ＳＤＬａ側（図中左側）に注入される。電荷トラップ層ＣＴは電荷をトラップすることができるため、正孔は電荷トラップ層ＣＴの第１ソース／ドレイン領域ＳＤＬａ側（図中左側）にトラップされる。これにより、Ｌ側の書込動作が行なわれる。
【００３６】
また上記電位印加により、第２ソース／ドレイン領域ＳＤＲａは第１ソース／ドレイン領域ＳＤＬａよりも１２Ｖ−５Ｖ＝７Ｖだけ高電位とされる。これにより、正孔は電荷トラップ層ＣＴの第１ソース／ドレイン領域ＳＤＬａ側に選択的に注入される。
【００３７】
次にＲ側の書込動作（表１における「書込  ＭＣ１１（Ｒ）」）について説明する。
図４は、本発明の実施の形態１における不揮発性半導体記憶装置のメモリセルのＲ側の書込動作を概略的に示す断面図である。
【００３８】
図１、図４および表１を参照して、＋ＶH2は＋１０Ｖ〜＋１２Ｖ、＋ＶLは＋３Ｖ〜＋１０Ｖとされる。より具体的には、＋ＶH2は１２Ｖ、＋ＶLは＋５Ｖとされる。これによりメモリセルＭＣ１１においてゲート電極層ＧＥには＋１２Ｖが印加され、第１および第２ソース／ドレイン領域ＳＤＬａ，ＳＤＲａのそれぞれには＋５Ｖ、０Ｖの各々が印加される。
【００３９】
上記の電位印加により、ゲート電極層ＧＥは第２ソース／ドレイン領域ＳＤＲａに対して＋１２Ｖだけ高電位の状態とされる。これにより、矢印（図４）で示すように、ゲート電極層ＧＥのｐ型半導体の正孔が電荷トラップ層ＣＴの第２ソース／ドレイン領域ＳＤＲａ側（図中右側）に注入される。電荷トラップ層ＣＴは電荷をトラップすることができるため、正孔は電荷トラップ層ＣＴの第２ソース／ドレイン領域ＳＤＲａ側（図中右側）にトラップされる。これにより、Ｒ側の書込動作が行なわれる。
【００４０】
また上記電位印加により、第１ソース／ドレイン領域ＳＤＬａは第２ソース／ドレイン領域ＳＤＲａよりも１２Ｖ−５Ｖ＝７Ｖだけ高電位とされる。これにより、正孔は電荷トラップ層ＣＴの第２ソース／ドレイン領域ＳＤＲａ側に選択的に注入される。
【００４１】
次に消去動作について説明する。
図５は、本発明の実施の形態１における不揮発性半導体記憶装置のメモリセルの消去動作を概略的に示す断面図である。
【００４２】
図１、図５および表１を参照して、表１の「消去（オプション１）」または「消去（オプション２）」において、＋ＶH1は＋９Ｖ〜＋１５Ｖ、より具体的には＋１５Ｖとされる。これにより、ゲート電極層ＧＥがシリコン基板１ａのｎウエル層１２ａに対して＋１５Ｖとされる。この電位印加により、シリコン基板１ａのチャネル表面に形成された蓄積層ＡＬ（図５）の電子が矢印で示すようにボトム絶縁層２１をトンネルして電荷トラップ層ＣＴの全面に注入される。これにより、上述したＬ側およびＲ側の書込動作により書込まれたビット情報はともに消去される。
【００４３】
なお消去動作は、Ｖn-WELLが＋５Ｖ程度とされ、＋ＶH1が＋１５Ｖ〜＋２０Ｖとされることにより行なうこともできる。この電位印加によりシリコン基板１ａのチャネル表面に空乏層が形成される。そして空乏層内の電界により加速されて発生する基板ホットエレクトロンが電荷トラップ層ＣＴ全面に注入されることにより消去動作が行なわれる。ホットエレクトロンによる注入は上記のオプション１またはオプション２におけるトンネルによる注入よりも高速であるため、消去動作をより高速で行なうことができる。
【００４４】
次にメモリセルの読出動作について説明する。
図６は、本発明の実施の形態１における不揮発性半導体記憶装置のメモリセルの消去動作を概略的に示す断面図である。なお、図６においては、電荷トラップ層ＣＴのＬ側およびＲ側（図中左右両側）の両方に正孔がトラップされて書込が行なわれた状態が示されているが、片側にのみ正孔がトラップされて書込が行なわれている状態（図示せず）や、両側ともに正孔がトラップされていない状態（図示せず）も存在する。
【００４５】
最初にメモリセルのＬ側の読出動作（表１における「読出  ＭＣ１１（Ｌ）」）について説明する。
【００４６】
図１、図６および表１を参照して、ＶWL1が−３Ｖ〜＋１Ｖ、ＶBL1Lが＋１Ｖ〜＋３Ｖ、ＶBL1Rが−２Ｖ〜＋１Ｖ、Ｖn-WELLが＋１Ｖ〜＋３Ｖとされる。より具体的には、表１の「読出  ＭＣ１１（Ｌ）」において＋ＶH3が３Ｖとされる。これにより第１ソース／ドレイン領域ＳＤＬａがソースとして機能し、第２ソース／ドレイン領域ＳＤＲａがドレインとして機能し、電荷トラップ層ＣＴのＬ側（図中左側）の読出が行なわれる。
【００４７】
次に、Ｒ側の読出動作（表１における「読出  ＭＣ１１（Ｒ）」）について説明する。
図１、図６および表１を参照して、ＶWL1が−３Ｖ〜＋１Ｖ、ＶBL1Lが−２Ｖ〜＋１Ｖ、ＶBL1Rが＋１Ｖ〜＋３Ｖ、Ｖn-WELLが＋１Ｖ〜＋３Ｖとされる。より具体的には、表１の「読出  ＭＣ１１（Ｌ）」において＋ＶH3が３Ｖとされる。これにより第２ソース／ドレイン領域ＳＤＲａがソースとして機能し、第１ソース／ドレイン領域ＳＤＬａがドレインとして機能し、電荷トラップ層ＣＴのＲ側（図中右側）の読出が行なわれる。
【００４８】
以上、印加電位の範囲を例示しながら本実施の形態の不揮発性半導体記憶装置の動作方法について説明したが、本発明は上記の印加電位の範囲に限定されるものではない。
【００４９】
次に、本実施の形態における不揮発性半導体記憶装置の変形例として、ＮＡＮＤ型フラッシュメモリについて説明する。
【００５０】
最初に本実施の形態の変形例における不揮発性半導体記憶装置の構成について説明する。
【００５１】
図７は、本発明の実施の形態１の変形例における不揮発性半導体記憶装置をＮＡＮＤ型フラッシュメモリに適用した模式的回路構成を示す回路図である。図７を参照して、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ内には多数のメモリセルが行列状に配置されている。なお図７においては代表して６つのメモリセルＭＣ１１〜ＭＣ１３，ＭＣ２１〜ＭＣ２３が示されている。
【００５２】
行方向（図中縦方向）に並んだ複数のメモリセルＭＣ１１，ＭＣ２１の各々の制御ゲートＧは行方向に伸びるワード線ＷＬ１に電気的に接続されている。また行方向に並んだ複数のメモリセルＭＣ１２，ＭＣ２２の各々の制御ゲートＧは行方向に伸びるワード線ＷＬ２に電気的に接続されている。また行方向に並んだ複数のメモリセルＭＣ１３，ＭＣ２３の各々の制御ゲートＧは行方向に伸びるワード線ＷＬ３に電気的に接続されている。
【００５３】
列方向（図中横方向）に並んだ複数のメモリセルＭＣ１１〜ＭＣ１３は直列に接続されている。列方向に並んだ複数のメモリセルＭＣ２１〜ＭＣ２３は直列に接続されている。なお一の列において互いに隣り合うメモリセルＭＣａ同士の接続は、一方のメモリセルＭＣａの第１ソース／ドレインＬと、他方のメモリセルＭＣａの第２ソース／ドレインＲとが、一体形成されるかあるいは配線により接続されることにより行なわれている。
【００５４】
直列に接続されたメモリセルＭＣ１１〜ＭＣ１３群の一方端部であるメモリセルＭＣ１１のＬ側端部（図中左方端部）はドレイン端子Ｄ１となっており、他方端部であるメモリセルＭＣ１３のＲ側端部（図中右方端部）はソース端子Ｓ１となっている。また直列に接続されたメモリセルＭＣ２１〜ＭＣ２３群の一方端部であるメモリセルＭＣ２１のＬ側端部はドレイン端子Ｄ２となっており、他方端部であるメモリセルＭＣ２３のＲ側端部はソース端子Ｓ２となっている。
【００５５】
ドレイン端子Ｄ１，Ｄ２およびソース端子Ｓ１，Ｓ２はそれぞれパストランジスタ（図示せず）に接続されており、選択的に電位が印加されたり、されなかったりすることができるように構成されている。
【００５６】
なお、本変形例の上記以外の構成については、実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を省略する。
【００５７】
次に、本実施の形態の変形例の不揮発性半導体記憶装置の動作方法について説明する。主な動作として、消去、書込および読出が行なわれる。また各メモリセルＭＣａの第１および第２ソース／ドレインＬ，Ｒのそれぞれの側において１ビットずつの情報が記憶されるため、書込時または読出時にはＬ側およびＲ側の各々について動作が行なわれる。
【００５８】
本実施の形態における不揮発性半導体記憶装置をＮＡＮＤ型フラッシュメモリに適用した場合の各動作ごとのメモリセルアレイに対する印加電位の組合せを以下の表２に示す。なお、表２には、図７に示すドレイン端子Ｄ１およびソース端子Ｓ１を有する列（図中上の列）が選択状態とされ、かつドレイン端子Ｄ２およびソース端子Ｓ２を有する列（図中下の列）が非選択状態とされた場合の印加電位の組合せが示されている。
【００５９】
【表２】
0005212770.tif 000003
【００６０】
表２を参照して、ＶD1，ＶD2，ＶWL1，ＶWL2，ＶWL3，ＶS1，ＶS2およびＶn-WELLの各列は、図７に示すメモリセルアレイのドレイン端子Ｄ１，Ｄ２、ワード線ＷＬ１，ＷＬ２，ＷＬ３、ソース端子Ｓ１，Ｓ２、およびウエル配線ｎ−ＷＥＬＬのそれぞれに印加される電位を表している。表中のＧＮＤは接地電位（たとえば０Ｖ）を表し、Ｏ／Ｃはフローティング電位を表している。
【００６１】
表２の各行は、特定動作時の上記印加電位の組合せを表している。「消去（オプション１）」および「消去（オプション２）」のそれぞれは、消去動作時に適用することができる電位の２種類の組合せを表している。「書込  ＶWL2（Ｌ）」および「書込  ＶWL2（Ｒ）」のそれぞれは、図７に示すメモリセルＭＣ１２のＬ側およびＲ側の各々の書込動作時の電位の組合せを表している。また「読出  ＶWL2（Ｌ）」および「読出  ＶWL2（Ｒ）」のそれぞれは、メモリセルＭＣ１２のＬ側およびＲ側の各々の読出動作時の電位の組合せを表している。
【００６２】
まず書込動作（表２における「書込  ＶWL2（Ｌ）」または「書込  ＶWL2（Ｒ）」）について、図３、図４、図７および表２を参照して説明する。
【００６３】
表２において、ＶDPは０Ｖ、＋ＶLは＋５Ｖ、＋ＶX1は−１Ｖ〜−３Ｖ、＋ＶH2は＋１０Ｖ、＋ＶX2は０Ｖとされる。このときメモリセルＭＣ１１はドレイン端子Ｄ１の電位をメモリセルＭＣ１２の第１ソース／ドレイン領域ＳＤＬａに伝えるパストランジスタの働きをする。またメモリセルＭＣ１３はソース端子Ｓ１の電位をメモリセルＭＣ１２の第２ソース／ドレイン領域ＳＤＲａに伝えるパストランジスタの働きをする。それゆえ、メモリセルＭＣ１１，ＭＣ１３による閾値電圧変化分を補正するように、各制御ゲートＧの電位が設定される。
【００６４】
次に消去動作について、図５、図７および表２を参照して説明する。
表２の「消去（オプション１）」または「消去（オプション２）」において、＋ＶH1は＋９Ｖとされる。オプション１および２のいずれにおいても、電荷トラップ層ＣＴの全面に電子が注入される。なお基板ホットエレクトロンにより記憶が消去される場合には、Ｖn-WELLの電位が−５Ｖ程度とされればよい。
【００６５】
次に、図６、図７および表２を参照して、読出動作（表２における「読出  ＶWL2（Ｌ）」または「読出  ＶWL2（Ｒ）」）について説明する。
【００６６】
表２において、＋ＶH3は＋３Ｖ、ＶDR，ＶY1およびＶH4は０Ｖ、＋ＶY2は−３Ｖとされる。このときメモリセルＭＣ１１はドレイン端子Ｄ１の電位をメモリセルＭＣ１２の第１ソース／ドレイン領域ＳＤＬａに伝えるパストランジスタの働きをする。それゆえ、メモリセルＭＣ１１，ＭＣ１３による閾値電圧変化分を補正するように、各制御ゲートＧの電位が設定される。
【００６７】
以上、印加電位の範囲を例示しながら本実施の形態の変形例の不揮発性半導体記憶装置の動作方法について説明したが、本発明は上記の印加電位の範囲に限定されるものではない。
【００６８】
次に、本発明に対する比較例の不揮発性半導体記憶装置としてのＮＡＮＤ型フラッシュメモリについて説明する。
【００６９】
図８は、本発明の比較例における不揮発性半導体記憶装置としてのＮＡＮＤ型フラッシュメモリの模式的回路構成を示す回路図である。なお図８においてはメモリセルアレイのうちメモリセルＭＣ１〜ＭＣ３を有するひとつの列が代表して示されている。また以下において本比較例のメモリセルのそれぞれが総称されて表現される場合には、符号ＭＣｚにより表記される。
【００７０】
図８を参照して、一の列における列方向（図中横方向）に並んだ複数のメモリセルＭＣ１〜ＭＣ３は直列に接続されている。なお互いに隣り合うメモリセルＭＣｚ同士の接続は、一方のメモリセルＭＣｚの第１ソース／ドレインＬと、他方のメモリセルＭＣｚの第２ソース／ドレインＲとが、一体形成されるかあるいは配線により接続されることにより行なわれている。
【００７１】
直列に接続されたメモリセルＭＣ１〜ＭＣ３群の一方端部であるメモリセルＭＣ１のＬ側（図中左側）には選択ゲートＭＮ１が直列接続されており、他方端部であるメモリセルＭＣ３のＲ側（図中右側）には選択ゲートＭＮ２が直列接続されている。直列に接続されたメモリセルＭＣ１〜ＭＣ３および選択ゲートＭＮ１，ＭＮ２の群の一方端部である選択ゲートＭＮ１の端部（図中左方端部）は電位ＶDとされており、他方端部である選択ゲートＭＮ２の端部（図中右方端部）は電位ＶSとされている。
【００７２】
メモリセルＭＣ１〜ＭＣ３のそれぞれの制御ゲートＧは、行方向に伸びるワード線に接続されることにより、電位ＶWL1、ＶWL2、ＶWL3とされている。また選択ゲートＭＮ１，ＭＮ２のそれぞれのゲートは、電位ＶGD，ＶGSとされている。
【００７３】
図９は、本発明の比較例における不揮発性半導体記憶装置の各メモリセルの構成を概略的に示す断面図である。
【００７４】
図９を参照して、メモリセルＭＣｚは、主に、主表面を有するシリコン基板１ｚと、第１および第２ソース／ドレイン領域ＳＤＬｚ，ＳＤＲｚと、電荷トラップ層ＣＴと、ゲート電極層ＧＥｚとを備えている。またメモリセルＭＣｚは、ボトム絶縁層２１と、トップ絶縁層２２と、低濃度拡散層１３Ｌｚ，１３Ｒｚと、サイドウォール２４と、金属シリサイド層１４，１４，２３とを有している。
【００７５】
シリコン基板１ｚはｐ型半導体により形成されている。
１対のソース／ドレイン領域となる第１および第２ソース／ドレイン領域ＳＤＬｚ，ＳＤＲｚはシリコン基板１ｚの主表面にｎ型半導体により形成されている。
【００７６】
ゲート電極層ＧＥｚはメモリセルＭＣｚの制御ゲートであり、電荷トラップ層ＣＴ上に形成されている。
【００７７】
次に、本比較例のＮＡＮＤ型フラッシュメモリの動作方法について説明する。主な動作として、消去、書込および読出が行なわれる。また各メモリセルＭＣｚの第１および第２ソース／ドレインＬ，Ｒのそれぞれの側において１ビットずつの情報が記憶されるため、書込時または読出時にはＬ側およびＲ側の各々について動作が行なわれる。
【００７８】
まずメモリセルＭＣｚのＬ側の書込動作について説明する。
図１０は、本発明の比較例における不揮発性半導体記憶装置のメモリセルのＬ側の書込動作を概略的に示す断面図である。
【００７９】
また本比較例における不揮発性半導体記憶装置としてのＮＡＮＤ型フラッシュメモリの書込動作時のメモリセルアレイに対する印加電位の組合せを以下の表３に示す。
【００８０】
【表３】
0005212770.tif 000004
【００８１】
なお表３においては「書込  ＶWL2（Ｌ）」として、図８に示すメモリセルＭＣ２のＬ側の書込動作時の電位の組合せが示されている。
【００８２】
図８、図１０および表３を参照して、たとえば−ＶHは−１０Ｖ〜−２０Ｖ、＋ＶDPは＋３〜＋６Ｖとされる。また、たとえばＶX1と、ＶX2と、ＶDP＋ＶTとはほぼ同じとされる。ここでＶTはメモリセルＭＣｚの閾値電圧である。
【００８３】
上記の電位印加により、第１ソース／ドレイン領域ＳＤＬｚとシリコン基板１ｚとの接合部がＧＩＤＬ状態とされ、正孔と電子との対が生成する。この正孔が矢印（図１０）で示すように電荷トラップ層ＣＴに注入されることにより書込動作が行なわれる。
【００８４】
次にメモリセルＭＣｚのＲ側の書込動作について説明する。
図１１は、本発明の比較例における不揮発性半導体記憶装置のメモリセルのＲ側の書込動作を概略的に示す断面図である。
【００８５】
図８、図１１および表３を参照して、Ｒ側の書込動作においては、上述したＬ側の書込動作と異なり、ＶSが＋ＶDPとされ接続され、ＶdがＧＮＤとされる。
【００８６】
次に消去動作について説明する。
図１２は、本発明の実施の形態１における不揮発性半導体記憶装置のメモリセルの消去動作を概略的に示す断面図である。
【００８７】
図１２を参照して、シリコン基板１ｚのチャネル表面に反転層ＲＬが形成される。この反転層ＲＬの電子が矢印で示すようにボトム絶縁層２１をトンネルして電荷トラップ層ＣＴの全面に注入される。これにより、上述したＬ側およびＲ側の書込動作により書込まれたビット情報はともに消去される。
【００８８】
図１３は、本発明の比較例における不揮発性半導体記憶装置としてのＮＡＮＤ型フラッシュメモリの書込動作時のメモリセルアレイ内での正孔および電子の移動の様子を示す説明図である。
【００８９】
図１３および表３を参照して、ＧＩＤＬにより発生した正孔および電子の対のうち、正孔はメモリセルＭＣ２の書込動作において正常にトラップされる。一方、ＶWL1は＋ＶX2、すなわち正の電位であるため、メモリセルＭＣ１の制御ゲートは正電位とされている。この正電位により生じる電界により、ＧＩＤＬにより発生した電子がメモリセルＭＣ１の電荷トラップ層ＣＴに誤って注入されてしまうことがある。この場合、メモリセルＭＣ１に記憶された情報が破壊されるディスターブが発生する。
【００９０】
次に、本実施の形態の作用効果について説明する。
上記比較例のようにＧＩＤＬによる正孔が電荷トラップ層ＣＴに注入されることにより書込動作が行なわれる場合は、対として発生する電子によるディスターブが発生しやすい。
【００９１】
これに対して本実施の形態によれば、電荷トラップ層ＣＴに注入される正孔として、図３に示すように、ゲート電極層ＧＥを形成するｐ型半導体の正孔が用いられる。このため電子の発生を伴なわずに正孔を発生させることができる。よって記憶された情報が電子の誤った注入により破壊されるディスターブの発生を抑制することができる。
【００９２】
またゲート電極層ＧＥが第１ソース／ドレイン領域ＳＤＬａに対して高電位とされることにより、ゲート電極層ＧＥのｐ型半導体の正孔が電荷トラップ層ＣＴの第１ソース／ドレイン領域ＳＤＬａ側（Ｌ側）に注入される。これによりメモリセルＭＣａのＬ側の書込動作を行なうことができる。
【００９３】
また第２ソース／ドレイン領域ＳＤＲａが第１ソース／ドレイン領域ＳＤＬａよりも高電位とされることにより、電荷トラップ層ＣＴの第２ソース／ドレイン領域ＳＤＲａ側（Ｒ側）ではなく、電荷トラップ層ＣＴの第１ソース／ドレイン領域ＳＤＬａ側（Ｌ側）に選択的に正孔の注入を行なうことができる。これによりメモリセルＭＣａにおけるＬ側に選択的に書込動作を行なうことができる。また同様の原理によりＲ側に選択的に書込み動作を行なうこともできる。この結果、各メモリセルＭＣａが複数ビットの記憶を行なうことができる。
【００９４】
またゲート電極層ＧＥがシリコン基板１ａのｎウエル層１２ａに対して高電位とされることにより、図５に示すように、シリコン基板１ａのｎウエル層１２ａから電子が注入される。これによりメモリセルＭＣａの消去動作を行なうことができる。
【００９５】
またゲート電極層ＧＥと電荷トラップ層ＣＴとの間には、トップ絶縁層２２が設けられている。これにより電荷トラップ層ＣＴにトラップされた正孔がゲート電極層ＧＥに漏洩することを抑制することができる。
【００９６】
また複数のメモリセルＭＣａが、図１に示すように互いに並列に接続されている。これによりＮＯＲ型フラッシュメモリを構成することができる。
【００９７】
また本実施の形態の変形例においては、図７に示すように、複数のメモリセルＭＣａが互いに直列に接続されている。これによりＮＡＮＤ型フラッシュメモリを構成することができる。
【００９８】
なおＮＡＮＤ型フラッシュメモリにおいては、上述した比較例で説明したように、隣接セルに対してディスターブが特に発生しやすい。本変形例によればこのディスターブを効果的に抑制することができる。
【００９９】
また本実施の形態においてトップ絶縁層２２が省略された構成とされた場合は、トップ絶縁層２２が設けられた場合に比してゲート電極層ＧＥから電荷トラップ層ＣＴへの正孔の注入効率が高まり、より高速で書込動作を行なうことができる。
【０１００】
またトップ絶縁層２２にシリコン酸窒化膜（ＳｉＯＮ）が用いられた場合は、ゲート電極層ＧＥが含む不純物であるボロンのシリコン基板１ａへの突き抜けを防止することができる。また正孔のトンネル電流が増加する。
【０１０１】
（実施の形態２）
最初に本実施の形態における不揮発性半導体記憶装置の回路構成について説明する。
【０１０２】
図１４は、本発明の実施の形態２における不揮発性半導体記憶装置をＮＡＮＤ型フラッシュメモリに適用した模式的回路構成を示す回路図である。
【０１０３】
図７（実施の形態１の変形例の回路図）および図１４およびを参照して、実施の形態１と本実施の形態とは、メモリセルＭＣ１１〜ＭＣ１３，ＭＣ２１〜ＭＣ２３を形成している半導体の導電型が異なっている。なお以下においては、本実施の形態のメモリセルのそれぞれが総称されて表現される場合には、符号ＭＣｂにより表記される。
【０１０４】
なお、本実施の形態の不揮発性半導体記憶装置の上記以外の回路構成は、実施の形態１の変形例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を省略する。
【０１０５】
次に本実施の形態における不揮発性半導体記憶装置のメモリセルの構成について説明する。図１５は、本発明の実施の形態２における不揮発性半導体記憶装置の各メモリセルの構成を概略的に示す断面図である。
【０１０６】
図１５を参照して、メモリセルＭＣｂは、主に、主表面を有するシリコン基板（半導体基板）１ｂと、第１および第２ソース／ドレイン領域（第１および第２不純物領域）ＳＤＬｂ，ＳＤＲｂと、電荷トラップ層（絶縁層）ＣＴと、ゲート電極層ＧＥとを備えている。またメモリセルＭＣｂは、ボトム絶縁層２１と、トップ絶縁層２２と、ｎ−拡散層１３Ｌｂ，１３Ｒｂと、サイドウォール２４と、金属シリサイド層１４，１４，２３とを有している。
【０１０７】
シリコン基板１ｂは、基材１１ｂと、ｐウエル層１２ｂとを有している。ｐウエル層１２ｂはシリコン基板１ｂの主表面側に位置しているｐ型半導体からなる領域である。
【０１０８】
１対のソース／ドレイン領域となる第１および第２ソース／ドレイン領域ＳＤＬｂ，ＳＤＲｂはｐウエル層１２ｂ上に形成されている。すなわちシリコン基板１ｂの主表面に形成されている。第１および第２ソース／ドレイン領域ＳＤＬｂ，ＳＤＲｂはｎ−拡散層１３Ｌｂ，１３Ｒｂよりも不純物濃度の高いｎ型半導体により形成されている。ソース／ドレイン領域がｎ型であることにより、本実施の形態のメモリセルＭＣｂはｎチャネル型の構造を有している。
【０１０９】
電荷トラップ層ＣＴは、第１および第２ソース／ドレイン領域ＳＤＬｂ，ＳＤＲｂに挟まれるシリコン基板１ｂの主表面上に設けられている。電荷トラップ層ＣＴとシリコン基板１ｂとの間はボトム絶縁層２１が設けられている。ゲート絶縁層ＩＬは、ゲート電極層ＧＥとシリコン基板１ｂとを絶縁している。
【０１１０】
金属シリサイド層１４，１４のそれぞれは、第１および第２ソース／ドレイン領域ＳＤＬｂ，ＳＤＲｂの各々の上に形成されている。ｎ−拡散層１３Ｌｂ，１３Ｒｂのそれぞれは、第１および第２ソース／ドレイン領域ＳＤＬｂ，ＳＤＲｂの各々のゲート絶縁層ＩＬ側に接するように設けられている。
【０１１１】
なお、本実施の形態のメモリセルＭＣｂの上記以外の構成については、実施の形態１のメモリセルＭＣａの構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を省略する。
【０１１２】
次に、本実施の形態の不揮発性半導体記憶装置の動作方法について、メモリセルＭＣｂに着目して説明する。
【０１１３】
最初に本実施の形態におけるメモリセルＭＣｂの書込動作について説明する。
図１６および図１７のそれぞれは、本発明の実施の形態２における不揮発性半導体記憶装置のメモリセルのＬ側およびＲ側の各々の書込動作を概略的に示す断面図である。
【０１１４】
図１６を参照して、ゲート電極層ＧＥに比較的高い正の電位（＋１０Ｖ〜＋１５Ｖ）が印加される。第１ソース／ドレイン領域ＳＤＬｂに−３Ｖ〜−５Ｖの電位が印加される。第２ソース／ドレイン領域ＳＤＲｂと、シリコン基板１ｂのｐウエル層１２ｂとに０Ｖの電位が印加される。
【０１１５】
上記の電位印加により、ゲート電極層ＧＥは第１ソース／ドレイン領域ＳＤＬｂに対して高電位の状態とされる。これにより、矢印（図１６）で示すように、ゲート電極層ＧＥのｐ型半導体の正孔が電荷トラップ層ＣＴの第１ソース／ドレイン領域ＳＤＬｂ側（図中左側）に注入される。電荷トラップ層ＣＴは電荷をトラップすることができるため、正孔は電荷トラップ層ＣＴの第１ソース／ドレイン領域ＳＤＬｂ側（図中左側）にトラップされる。これにより、Ｌ側の書込動作が行なわれる。
【０１１６】
また上記電位印加により、第２ソース／ドレイン領域ＳＤＲｂは第１ソース／ドレイン領域ＳＤＬｂよりも高電位とされる。これにより、正孔は電荷トラップ層ＣＴの第１ソース／ドレイン領域ＳＤＬｂ側に選択的に注入される。
【０１１７】
図１７を参照して、上述した第１および第２ソース／ドレイン領域ＳＤＬｂ，ＳＤＲｂの電位が入れ替えられた状態とされることにより、Ｒ側の書込動作が行なわれる。
【０１１８】
次に消去動作について説明する。
図１８は、本発明の実施の形態２における不揮発性半導体記憶装置のメモリセルの消去動作を概略的に示す断面図である。
【０１１９】
図１８を参照して、ゲート電極層ＧＥに＋１２Ｖ〜＋１５Ｖの電位が印加される。第１および第２ソース／ドレイン領域ＳＤＬｂ，ＳＤＲｂと、ｐウエル層１２ｂとに、０Ｖの電位が印加される。
【０１２０】
上記の電位印加により、チャネル表面に電子の反転層ＲＬが形成される。この電子がボトム絶縁層２１をトンネルして電荷トラップ層ＣＴに注入され、ビット情報がＬ側およびＲ側ともに消去される。
【０１２１】
なお消去動作は、ｐウエル層１２ｂに−５Ｖ程度の電位が印加され、ゲート電極層ＧＥに＋１２Ｖ〜＋１５Ｖの電位が印加され、第１および第２ソース／ドレイン領域ＳＤＬｂ，ＳＤＲｂに０Ｖの電位が印加されることにより行なうこともできる。この電位印加によりシリコン基板１ｂのチャネル表面に空乏層が形成される。そして空乏層内の電界により加速されて発生する基板ホットエレクトロンが電荷トラップ層ＣＴ全面に注入されることにより消去動作が行なわれる。ホットエレクトロンによる注入はトンネルによる注入よりも高速であるため、消去動作をより高速で行なうことができる。
【０１２２】
次にメモリセルＭＣｂの読出動作について説明する。
図１９は、本発明の実施の形態２における不揮発性半導体記憶装置のメモリセルの消去動作を概略的に示す断面図である。なお、図１９においては、電荷トラップ層ＣＴのＬ側およびＲ側（図中左右両側）の両方に正孔がトラップされて書込が行なわれた状態が示されているが、片側にのみ正孔がトラップされて書込が行なわれている状態（図示せず）や、両側ともに正孔がトラップされていない状態（図示せず）も存在する。
【０１２３】
図１９を参照して、第１ソース／ドレイン領域ＳＤＬｂおよびｐウエル層１２ｂに０Ｖ〜３Ｖの電位が印加される。また第２ソース／ドレイン領域ＳＤＲｂおよびゲート電極層ＧＥに＋1Ｖ〜＋５Ｖの電位が印加される。
【０１２４】
上記の電位印加により、第１ソース／ドレイン領域ＳＤＬｂがソースとして機能し、第２ソース／ドレイン領域ＳＤＲｂがドレインとして機能する。これにより電荷トラップ層ＣＴのＬ側（図中左側）の読出が行なわれる。
【０１２５】
上述した第１および第２ソース／ドレイン領域ＳＤＬｂ，ＳＤＲｂの電位が入れ替えられた状態とされることにより、Ｒ側の読出動作が行なわれる。
【０１２６】
次に、本実施の形態の不揮発性半導体記憶装置の動作方法について、メモリセルアレイに着目して説明する。本実施の形態における不揮発性半導体記憶装置をＮＡＮＤ型フラッシュメモリに適用した場合の各動作ごとのメモリセルアレイに対する印加電位の組合せを以下の表４に示す。なお、表４には、図１４に示すドレイン端子Ｄ１およびソース端子Ｓ１を有する列（図中上の列）が選択状態とされ、かつドレイン端子Ｄ２およびソース端子Ｓ２を有する列（図中下の列）が非選択状態とされた場合の印加電位の組合せが示されている。
【０１２７】
【表４】
0005212770.tif 000005
【０１２８】
表４を参照して、ＶD1，ＶD2，ＶWL1，ＶWL2，ＶWL3，ＶS1，ＶS2およびＶp-WELLの各列は、図１４に示すメモリセルアレイのドレイン端子Ｄ１，Ｄ２、ワード線ＷＬ１，ＷＬ２，ＷＬ３、ソース端子Ｓ１，Ｓ２、およびウエル配線ｐ−ＷＥＬＬのそれぞれに印加される電位を表している。表中のＧＮＤは接地電位（たとえば０Ｖ）を表し、Ｏ／Ｃはフローティング電位を表している。
【０１２９】
表４の各行は、特定動作時の上記印加電位の組合せを表している。「消去（オプション１）」および「消去（オプション２）」のそれぞれは、消去動作時に適用することができる電位の２種類の組合せを表している。「書込  ＶWL2（Ｌ）」および「書込  ＶWL2（Ｒ）」のそれぞれは、図１４に示すメモリセルＭＣ１２のＬ側およびＲ側の各々の書込動作時の電位の組合せを表している。「読出  ＶWL2（Ｌ）」および「読出  ＶWL2（Ｒ）」のそれぞれは、図１４に示すメモリセルＭＣ１２のＬ側およびＲ側の各々の読出動作時の電位の組合せを表している。
【０１３０】
図１４および表４を参照して、まず書込動作（表４における「書込  ＶWL2（Ｌ）」または「書込  ＶWL2（Ｒ）」）について、説明する。
【０１３１】
表４において、ＶDPは−５Ｖ、＋ＶLは０Ｖ、＋ＶX1は３Ｖ、＋ＶH2は＋１０Ｖ、＋ＶX2は３Ｖとされる。このときメモリセルＭＣ１１はドレイン端子Ｄ１の電位をメモリセルＭＣ１２の第１ソース／ドレイン領域ＳＤＬａに伝えるパストランジスタの働きをする。またメモリセルＭＣ１３はソース端子Ｓ１の電位をメモリセルＭＣ１２の第２ソース／ドレイン領域ＳＤＲａに伝えるパストランジスタの働きをする。それゆえ、メモリセルＭＣ１１，ＭＣ１３による閾値電圧変化分を補正するように、各制御ゲートＧの電位が設定される。
【０１３２】
次に消去動作について説明する。
表４の「消去（オプション１）」または「消去（オプション２）」において、＋ＶH1は＋１２Ｖとされる。オプション１および２のいずれにおいても、電荷トラップ層ＣＴの全面に電子が注入される。なお基板ホットエレクトロンにより記憶が消去される場合には、Ｖp-WELLの電位が−５Ｖ程度とされればよい。
【０１３３】
次に、読出動作（表４における「読出  ＶWL2（Ｌ）」または「読出  ＶWL2（Ｒ）」）について説明する。
【０１３４】
表４において、＋ＶH3は＋０Ｖ、ＶDRは＋３Ｖ〜＋５Ｖ、ＶY1は＋３Ｖ、ＶY2は＋５Ｖ、ＶH4は＋５Ｖとされる。このときメモリセルＭＣ１１はドレイン端子Ｄ１の電位をメモリセルＭＣ１２の第１ソース／ドレイン領域ＳＤＬａに伝えるパストランジスタの働きをする。それゆえ、メモリセルＭＣ１１，ＭＣ１３による閾値電圧変化分を補正するように、各制御ゲートＧの電位が設定される。
【０１３５】
以上、印加電位の範囲を例示しながら本実施の形態の変形例の不揮発性半導体記憶装置の動作方法について説明したが、本発明は上記の印加電位の範囲に限定されるものではない。
【０１３６】
本実施の形態によれば、ｎチャネル型の構造を有するメモリセルＭＣｂを備えた不揮発性半導体記憶装置において、実施の形態１およびその変形例と同様の効果を得ることができる。
【０１３７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１３８】
本発明は、電荷をトラップすることができる絶縁層に対して正孔を注入することにより書込を行なう不揮発性半導体記憶装置およびその動作方法に特に有利に適用され得る。
【図面の簡単な説明】
【０１３９】
【図１】本発明の実施の形態１における不揮発性半導体記憶装置をＮＯＲ型フラッシュメモリに適用した模式的回路構成を示す回路図である。
【図２】本発明の実施の形態１における不揮発性半導体記憶装置の各メモリセルの構成を概略的に示す断面図である。
【図３】本発明の実施の形態１における不揮発性半導体記憶装置のメモリセルのＬ側の書込動作を概略的に示す断面図である。
【図４】本発明の実施の形態１における不揮発性半導体記憶装置のメモリセルのＲ側の書込動作を概略的に示す断面図である。
【図５】本発明の実施の形態１における不揮発性半導体記憶装置のメモリセルの消去動作を概略的に示す断面図である。
【図６】本発明の実施の形態１における不揮発性半導体記憶装置のメモリセルの消去動作を概略的に示す断面図である。
【図７】本発明の実施の形態１の変形例における不揮発性半導体記憶装置をＮＡＮＤ型フラッシュメモリに適用した模式的回路構成を示す回路図である。
【図８】本発明の比較例における不揮発性半導体記憶装置としてのＮＡＮＤ型フラッシュメモリの模式的回路構成を示す回路図である。
【図９】本発明の比較例における不揮発性半導体記憶装置の各メモリセルの構成を概略的に示す断面図である。
【図１０】本発明の比較例における不揮発性半導体記憶装置のメモリセルのＬ側の書込動作を概略的に示す断面図である。
【図１１】本発明の比較例における不揮発性半導体記憶装置のメモリセルのＲ側の書込動作を概略的に示す断面図である。
【図１２】本発明の実施の形態１における不揮発性半導体記憶装置のメモリセルの消去動作を概略的に示す断面図である。
【図１３】本発明の比較例における不揮発性半導体記憶装置としてのＮＡＮＤ型フラッシュメモリの書込動作時のメモリセルアレイ内での正孔および電子の移動の様子を示す説明図である。
【図１４】本発明の実施の形態２における不揮発性半導体記憶装置をＮＡＮＤ型フラッシュメモリに適用した模式的回路構成を示す回路図である。
【図１５】本発明の実施の形態２における不揮発性半導体記憶装置の各メモリセルの構成を概略的に示す断面図である。
【図１６】本発明の実施の形態２における不揮発性半導体記憶装置のメモリセルのＬ側の書込動作を概略的に示す断面図である。
【図１７】本発明の実施の形態２における不揮発性半導体記憶装置のメモリセルのＲ側の書込動作を概略的に示す断面図である。
【図１８】本発明の実施の形態２における不揮発性半導体記憶装置のメモリセルの消去動作を概略的に示す断面図である。
【図１９】本発明の実施の形態２における不揮発性半導体記憶装置のメモリセルの消去動作を概略的に示す断面図である。
【符号の説明】
【０１４０】
１ａ，１ｂ，１ｚ  シリコン基板、１１ａ，１１ｂ  基材、１２ａ  ｎウエル層、１２ｂ  ｐウエル層、１３Ｌａ，１３Ｒａ  ｐ−拡散層、１３Ｌｂ，１３Ｒｂ  ｎ−拡散層、１３Ｌｚ，１３Ｒｚ  低濃度拡散層、１４  金属シリサイド層、２１  ボトム絶縁層、２２  トップ絶縁層、２３  金属シリサイド層、２４  サイドウォール、ＡＬ  蓄積層、Ｂ  バックゲート、ＢＬ１Ｌ，ＢＬ１Ｒ，ＢＬ２Ｌ，ＢＬ２Ｒ  ビット線、ＣＴ  電荷トラップ層、Ｄ１，Ｄ２  ドレイン端子、Ｇ  制御ゲート、ＧＥ，ＧＥｚ  ゲート電極層、ＩＬ  ゲート絶縁層、Ｌ  第１ソース／ドレイン、ＭＣ１〜ＭＣ３，ＭＣ１１〜ＭＣ１３，ＭＣ２１〜ＭＣ２３，ＭＣａ，ＭＣｂ，ＭＣｚ  メモリセル、ＭＣＳ  選択セル、ＭＮ１，ＭＮ２  選択ゲート、ｎ−ＷＥＬＬ，ｐ−ＷＥＬＬ  ウエル配線、Ｒ  第２ソース／ドレイン、ＲＬ  反転層、Ｓ１，Ｓ２  ソース端子、ＳＤＬａ，ＳＤＬｂ，ＳＤＬｚ  第１ソース／ドレイン領域、ＳＤＲａ，ＳＤＲｂ，ＳＤＲｚ  第２ソース／ドレイン領域、ＷＬ１，ＷＬ２，ＷＬ３  ワード線。
【図１】
0005212770.tif 000006
【図２】
0005212770.tif 000007
【図３】
0005212770.tif 000008
【図４】
0005212770.tif 000009
【図５】
0005212770.tif 000010
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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