(57)【特許請求の範囲】
【請求項１】
接続端子が設けられたリードフレームと、
前記リードフレームの一方の面上に設けられるとともに、中央に矩形状の開口部が形成され、上面の前記開口部を形成する４辺の隣接領域それぞれに第１のパッドが形成されるとともに、前記上面の外縁部に、前記第１のパッド及び前記接続端子に電気的に接続された第２のパッドが形成されたインターポーザーと、
前記開口部内に設けられ、前記４辺の隣接領域それぞれに隣接する上面領域上に第３のパッドが形成された矩形状の第１の半導体素子と、
前記リードフレームの間の前記インターポーザーの下面側に設けられ、少なくとも１つの外縁部において第４のパッドが形成された矩形状の第２の半導体素子と、
を具備し、
前記インターポーザーは、その端部が前記リードフレームに形成された肩部に嵌装するようにして設けたことを特徴とする、半導体装置。
【請求項２】
前記第２の半導体素子は、前記リードフレームの空隙中に収納するようにして設けられたことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
接続端子が設けられたリードフレームと、
前記リードフレームの空隙中に嵌入するようにして設けられるとともに、上面に矩形状の開口部が形成され、前記上面の前記開口部を形成する４辺の隣接領域それぞれに第１のパッドが形成されるとともに、前記上面の外縁部に前記第１のパッド及び前記接続端子に電気的に接続された第２のパッドが形成されたインターポーザーと、
前記開口部内に設けられ、前記４辺の隣接領域それぞれに隣接する上面領域上に第３のパッドが形成された矩形状の第１の半導体素子と、
前記リードフレームの一方の面側において、前記インターポーザーを支持するようにして設けられ、少なくとも１つの外縁部において第４のパッドが形成された矩形状の第２の半導体素子と、
を具備し、
前記第２の半導体素子は、その端部が前記リードフレームに形成された肩部に嵌装するようにして設けたことを特徴とする、半導体装置。
【請求項４】
絶縁性フィルムに金属配線層を形成してなるインターポーザーが、金属製リードフレームの略中央部の空隙に配置され、前記インターポーザーの端部と前記金属製リードフレームのリードとが接合された複合リードフレームであって、前記インターポ―ザーは、その略中央部に第１の半導体装置を設置する開口部を有し、かつ第１の半導体装置を設置する開口部の周囲に第２の半導体装置を設置できる搭載面を有し、前記金属製リードフレームのリードが、厚さを軽減するための肩部を有することを特徴とする、複合リードフレーム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびそれに用いる複合リードフレームに関し、特に複数の半導体素子が積層されたマルチチップ型半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、大容量・高機能・高速化の要求により複数の半導体素子を積層したＳｉＰ化が進んでいる。この場合、２辺以上にパッドが構成されている複数の半導体素子を積層し、これら半導体素子の電極から半導体装置用基板もしくはリードフレームにボンディングワイヤを介して電気的に接続するためには半導体素子間にスペーサを設け、このスペーサを介して前述のような電気的接続を行う方法がとられている。
【０００３】
また、外形寸法の異なる半導体素子を積層することも一般的に実施されており、ＢＧＡ型の半導体装置のように配線基板を使用する半導体装置においては、下段側の半導体素子に比べてサイズが小さい半導体素子を積層する場合、下段側半導体素子の角にサイズの小さい半導体素子を配置して、この半導体素子の各辺のパッドから前記半導体装置用基板の電極に対してボンディングワイヤで接続することが可能である。
【０００４】
しかしながら、このような態様では、前記半導体素子の配置に依存して、前記半導体装置用基板に近接した２辺のパッドから前記半導体装置用基板の電極までの配線距離は短くすることができる一方、前記半導体装置用基板から離隔した２辺のパッドから前記半導体装置用基板の電極までの配線距離が長くなり、かつ配線角度が大きくなるために、隣接する配線間において組立に必要な距離が確保できなくなるため、隣接する配線間の短絡および半導体素子と配線との接触等の技術的課題により、前記半導体素子のパッドから直接半導体装置用基板の電極にボンディングワイヤで電気的に接続することが困難である。
【０００５】
かかる問題に鑑みて、従来においては、インターポーザチップを用いて配線を中継していた（例えば、特許文献１参照）。すなわち、半導体装置用基板上に搭載された大型の半導体素子の上にインターポーザチップを搭載し、そのインターポーザチップの上に小型の半導体素子を搭載し、小型の半導体素子のパッドとインターポーザチップ上の内側領域に形成されたパッドとをワイヤボンディングし、さらにインターポーザチップの外周領域に形成されたパッドと半導体装置用基板上のパッドとをワイヤボンディングするものである。または、半導体装置用基板上に搭載された大型の半導体素子の上にインターポーザチップと小型の半導体素子を並べて配置し、小型の半導体素子の所定の辺側のパッドについてのみインターポーザチップを介して半導体装置用基板のパッドに接続していた。    
【０００６】
しかしながら、インターポーザチップの上に半導体素子を搭載すると、インタポーザチップの厚み分だけ半導体装置の厚みが増し、半導体装置の小型化が図れないという問題があった。また、半導体装置全体の厚さに関する制限から、積層することが可能な半導体素子の数が制限され、相異なる特性及び機能を有する半導体素子の積層数も制限されることになる。この結果、前記半導体装置の機能を十分に向上させることができないという問題もあった。
【０００７】
かかる問題に鑑み、特許文献２では、上述したＢＧＡ型半導体装置などの配線基板の上面に比較的大型の半導体素子を設け、前記配線基板の略中央部に開口部を形成して、この開口部内に比較的小型の半導体素子を設け、この小型の半導体素子の高さ（厚さ）を前記配線基板の厚さで相殺することによって前記半導体装置の厚みを低減し、小型化することが試みられている。
【０００８】
しかしながら、特許文献２に記載の技術は、配線基板を有しないリードフレーム型の半導体装置に対しては適用することができない。したがって、前記リードフレーム型の半導体装置においては、未だ十分に半導体素子の積層密度を向上させ、前記半導体装置の厚みを低減することができない。さらには、相異なる特性及び機能を有する半導体素子の積層数も制限されるので、前記半導体装置の機能を十分に向上させることができない。
【特許文献１】特開２００６−１８６３７５号公報
【特許文献２】特開２００４−３１１７８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、リードフレームを有し、複数の半導体素子を積層してなる半導体装置において、その積層密度を向上させるとともに、積層密度の向上に伴って相異なる特性及び機能を有する半導体素子の積層数を増大させ、機能性を向上させた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成すべく、本発明の一態様は、接続端子が設けられたリードフレームと、
前記リードフレームの一方の面上に設けられるとともに、中央に矩形状の開口部が形成され、上面の前記開口部を形成する４辺の隣接領域それぞれに第１のパッドが形成されるとともに、前記上面の外縁部に、前記第１のパッド及び前記接続端子に電気的に接続された第２のパッドが形成されたインターポーザーと、前記開口部内に設けられ、前記４辺の隣接領域それぞれに隣接する上面領域上に第３のパッドが形成された矩形状の第１の半導体素子と、前記リードフレームの間の前記インターポーザーの下面側に設けられ、少なくとも１つの外縁部において第４のパッドが形成された矩形状の第２の半導体素子と、を具備し、前記インターポーザーは、その端部が前記リードフレームに形成された肩部に嵌装するようにして設けたことを特徴とする、半導体装置に関する。
【００１１】
また、本発明の一態様は、接続端子が設けられたリードフレームと、前記リードフレームの空隙中に嵌入するようにして設けられるとともに、上面に矩形状の開口部が形成され、前記上面の前記開口部を形成する４辺の隣接領域それぞれに第１のパッドが形成されるとともに、前記上面の外縁部に前記第１のパッド及び前記接続端子に電気的に接続された第２のパッドが形成されたインターポーザーと、前記開口部内に設けられ、前記４辺の隣接領域それぞれに隣接する上面領域上に第３のパッドが形成された矩形状の第１の半導体素子と、前記リードフレームの一方の面側において、前記インターポーザーを支持するようにして設けられ、少なくとも１つの外縁部において第４のパッドが形成された矩形状の第２の半導体素子と、を具備し、前記第２の半導体素子は、その端部が前記リードフレームに形成された肩部に嵌装するようにして設けたことを特徴とする、半導体装置に関する。
【００１２】
さらに、本発明の半導体装置に用いる複合リードフレームについて言えば、絶縁性フィルムに金属配線層を形成してなるインターポーザーが、金属製リードフレームの略中央部の空隙に配置され、前記インターポーザーの端部と前記金属製リードフレームのリードとが接合された複合リードフレームであって、前記インターポ―ザーは、その略中央部に第１の半導体装置を設置する開口部を有し、かつ第１の半導体装置を設置する開口部の周囲に第２の半導体装置を設置できる搭載面を有し、前記金属製リードフレームのリードが、厚さを軽減するための肩部を有することを特徴とする、複合リードフレームに関する。
【発明の効果】
【００１３】
上記態様によれば、リードフレームを有し、複数の半導体素子を積層してなる半導体装置において、その積層密度を向上させるとともに、積層密度の向上に伴って相異なる特性及び機能を有する半導体素子の積層数を増大させ、機能性を向上させた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の具体的な実施形態について説明する。
【００１５】
（第１の実施形態）
図１は、第１の実施形態における半導体装置を示す上平面図であり、図２は、図１に示す半導体装置のＡ−Ａ線に沿って切った場合の断面図であり、図３は、図１に示す半導体装置のＢ−Ｂ線に沿って切った場合の断面図であり、図４は、図１に示す半導体装置のＣ−Ｃ線に沿って切った場合の断面図である。
【００１６】
図１〜４に示すように、本実施形態における半導体装置１０において、リードフレーム１１の一方の面上には、インターポーザー１２が設けられて、リードフレーム１１およびインターポーザー１２で複合リードフレームを形成している。このインターポーザー１２は、接着層１６によってリードフレーム１１と四隅で接着固定されている。インターポーザー１２の略中央部には、このインターポーザー１２を貫通するようにして開口部１２Ａが形成され、この開口部１２Ａ内には矩形状の第１の半導体素子１３が収納されている。第１の半導体素子１３は開口部１２Ａの下面に露出した接着層１６によって後述する半導体素子１４に固定されている。
【００１７】
リードフレーム１１の略中央部の空隙１１Ａには、第１の半導体素子１３に比較して大型の第２の半導体素子１４及び１５が配置（収納）され、空隙１１Ａの上面に露出した接着層１６によってインターポーザー１２に固定されている。なお、第２の半導体素子１４及び１５は、図示しない接着層を介して互いに接着固定されており、さらに、上述したように、接着層１６はリードフレーム１１に対して接着固定されているので、接着層１６を介して第１の半導体素子１３及び第２の半導体素子１４及び１５もリードフレーム１１に対して間接的に接着固定されている。
【００１８】
インターポーザー１２は、例えばタブテープなどから構成されるコア材１２１を含み、その上面にＣｕ配線１２２及びこのＣｕ配線を被覆するようにして形成されたレジスト層１２３を含んでいる。また、開口部１２Ａを形成する４辺の隣接領域それぞれに第１のパッド１２４が形成されるとともに、前記上面の外縁部には、第２のパッド１２５Ａ及び１２５Ｂが形成されている。
【００１９】
なお、第１のパッド１２４と、インターポーザー１２の前縁（長辺）に形成された第２のパッド１２５Ａ及びインターポーザー１２の側縁（短辺）に形成された第２のパッド１２５Ｂとは、Ｃｕ配線１２２によって電気的に接続されており、インターポーザー１２の側縁（短辺）に形成された第２のパッド１２５Ｂは、リードフレーム１１の接続端子１１１と金属配線１７によって電気的に接続されている。
【００２０】
また、第１の半導体素子１３の、インターポーザー１２の開口部１２Ａを形成する前記４辺の隣接領域それぞれに隣接する上面領域上には第３のパッド１３１が形成されており、この第３のパッド１３１と第２のパッド１２５とは金属配線１８によって電気的に接続されており、これによって、第１の半導体素子１３は、インターポーザー１２と電気的に接続されている。
【００２１】
さらに、図１に示すように、第２の半導体素子１４及び１５の露出した前縁には、第４のパッド１４１及び１５１が形成され、これらは金属配線１９によって互いに電気的に接続されているとともに、第４のパッド１５１は、インターポーザー１２の前縁に形成された第２のパッド１２５Ａと金属配線１９によって電気的に接続されている。これによって、第１の半導体素子１３及び第２の半導体素子１４，１５は、インターポーザー１２を介してリードフレーム１１と電気的に接続されることになる。
【００２２】
本実施形態では、特に図２〜４に示すように、第１の半導体素子１３がインターポーザー１２に形成された開口部１２Ａ内に収納するようにして配置されており、第２の半導体素子１４，１５がリードフレーム１１の空隙内に収納するようにして配置されている。したがって、第１の半導体素子１３の高さ（厚さ）が、開口部１２Ａの深さで少なくとも部分的に相殺されるとともに、第２の半導体素子１４及び１５の高さ（厚さ）が、空隙１１Ａの深さで少なくとも部分的に相殺されるようになる。
【００２３】
したがって、これら半導体素子を積層した際の、装置（パッケージ）全体の厚さを十分低減することができ、装置（パッケージ）として見た場合における厚さ方向の集積密度を向上させることができる。また、装置（パッケージ）として許容される厚さの範囲内で、積層（集積）できる半導体素子の数を増大させることができるので、異なる特性及び機能を有する半導体素子を数多く積層（集積）させることができ、装置（パッケージ）としての機能を向上させることができる。
【００２４】
なお、本実施形態では、図２及び３に示すように、インターポーザー１２における開口部１２Ａの深さを第１の半導体素子１３の高さ（厚さ）とほぼ同一にし、インターポーザー１２の上面のレベルと第１の半導体素子１３の上面のレベルとをほぼ同一としている。このような態様によれば、第１の半導体素子１３の高さ（厚さ）をインターポーザー１２の高さ（厚さ）でほぼ完全に相殺することができるので、上述した作用効果がより顕著となる。
【００２５】
但し、インターポーザー１２の上面のレベルと第１の半導体素子１３の上面のレベルとがほぼ同一となることは必ずしも要求されるものではなく、第１の半導体素子１３の高さ（厚さ）が少なくとも部分的にインターポーザー１２の高さ（厚さ）によって相殺できれば、上記作用効果を奏することができる。
【００２６】
本実施形態において、第２の半導体素子１４及び１５は、例えばＮＡＮＤ型のフラッシュメモリ等とすることができ、この場合、第１の半導体素子１３は、前記メモリを駆動させるためのＡＳＩＣコントローラ等とすることができる。また、本実施形態の半導体装置を適宜樹脂封止することによって、ＴＳＯＰ（Thin small outline package）型のパッケージやＳＯＮ（Small outline non-leaded）型等のリードフレームを使用しているパッケージにすることができる。
【００２７】
なお、リードフレーム１１は、銅や鉄合金などの金属の薄板を加工して形成することができる。また、金属配線１７〜１９は、銅、アルミニウム等の電気的良導体から構成することができる。
【００２８】
また、インターポーザー１２に形成された開口部１２Ａは、所定の金型を用いたモールドにより当初から形成するようにすることもできるし、平板状のインターポーザーを形成した後、ルーター等を用いて加工形成することもできる。
【００２９】
また、本実施形態では、３つの半導体素子を積層する場合について説明しているが、半導体素子の積層数は、目的とする半導体装置の用途などに応じて適宜に設定することができる。
【００３０】
さらに、本実施形態では、第２の半導体素子１４及び１５をリードフレーム１１の空隙１１Ａ内に収納するようにして設けているが、第２の半導体素子１４及び１５のサイズが、空隙１１Ａのサイズに比較して大きいような場合は、必ずしも空隙１１Ａ内に収納する必要はなく、以下の実施形態で示すように、リードフレーム１１Ａの、インターポーザー１２（第１の半導体素子１３）が設けられた面と反対側の面上に直接設けるようにすることもできる。
【００３１】
（第２の実施形態）
図５は、第２の実施形態における半導体装置を示す断面図である。なお、図５に示す断面図は、上記第１の実施形態の図４に示す断面図に相当する。
【００３２】
本実施形態は、上記第１の実施形態の変形例である。上記第１の実施形態の半導体装置１０では、リードフレーム１１の一方の面上にインターポーザー１２を接着固定して設けているが、本実施形態の半導体装置２０では、リードフレーム１１の内側端部をエッチング除去して肩部１１Ｂを形成し、この肩部１１Ｂによる段差を埋め合わせるようにしてインターポーザー１２を嵌装している。
【００３３】
本実施形態においては、半導体素子の高さ（厚さ）のみでなく、インターポーザー１２の高さ（厚さ）も、リードフレーム１１に形成した肩部１１Ｂの高さ（段差）によって少なくとも部分的に相殺されるようになる。したがって、上記第１の実施形態に比較して、半導体素子１３〜１５を積層した際の、装置（パッケージ）全体の厚さを十分低減することができ、装置（パッケージ）として見た場合における厚さ方向の集積密度を向上させることができる。また、装置（パッケージ）として許容される厚さの範囲内で、積層（集積）できる半導体素子の数をさらに増大させることができるので、異なる特性及び機能を有する半導体素子を数多く積層（集積）させることができ、装置（パッケージ）としての機能をさらに向上させることができる。
【００３４】
なお、図１〜３に関係したその他の特徴に関しては、上記第１の実施形態と同じである。
【００３５】
（第３の実施形態）
図６は、第３の実施形態における半導体装置を示す断面図である。なお、図６に示す断面図は、上記第１の実施形態の図４に示す断面図に相当する。また、その他の構成及び特徴に関しては、図１〜３に示す場合と同様である。なお、上記実施態様に示す半導体装置と類似あるいは同一の構成要素に関しては、同一の参照数字を用いている。
【００３６】
本実施形態における半導体装置３０においては、図６に示すように、インターポーザー１２がリードフレーム１１の空隙１１Ａ内に嵌入されており、このインターポーザー１２は接着層１６によってリードフレーム１１と接着固定されている。また、上記第１の実施形態と同様に、インターポーザー１２の略中央部には、このインターポーザー１２を高さ（厚さ）方向に貫通するようにして開口部１２Ａが形成され、この開口部１２Ａ内には矩形状の第１の半導体素子１３が収納されている。第１の半導体素子１３は開口部１２Ａの下面に露出した接着層１６によって固定されている（図２及び３参照）。
【００３７】
一方、図６に示すように、リードフレーム１１の一方の面、すなわち裏面側には、インターポーザー１２を支持するようにして、第１の半導体素子１３に比較して大型の第２の半導体素子１４及び１５が配置されている。なお、第２の半導体素子１４及び１５は、図示しない接着層を介して互いに接着固定されており、第２の半導体素子１４は接着層１６によってインターポーザー１２及びリードフレーム１１に対して接着固定されている。
【００３８】
本実施形態では、第１の半導体素子１３がインターポーザー１２に形成された開口部１２Ａ内に収納するようにして配置されており、インターポーザー１２がリードフレーム１１の空隙１１Ａ内に嵌入されている。したがって、第１の半導体素子１３の高さ（厚さ）が、開口部１２Ａの深さで少なくとも部分的に相殺されるとともに、インターポーザー１２の高さ（厚さ）が、空隙１１Ａの深さで相殺されるようになる。
【００３９】
したがって、これら半導体素子を積層した際の、装置（パッケージ）全体の厚さを十分低減することができ、装置（パッケージ）として見た場合における厚さ方向の集積密度を向上させることができる。また、装置（パッケージ）として許容される厚さの範囲内で、積層（集積）できる半導体素子の数を増大させることができるので、異なる特性及び機能を有する半導体素子を数多く積層（集積）させることができ、装置（パッケージ）としての機能を向上させることができる。
【００４０】
なお、本実施形態でも、インターポーザー１２における開口部１２Ａの深さを第１の半導体素子１３の高さ（厚さ）とほぼ同一にし、インターポーザー１２の上面のレベルと第１の半導体素子１３の上面のレベルとをほぼ同一としている。このような態様によれば、第１の半導体素子１３の高さ（厚さ）をインターポーザー１２の高さ（厚さ）でほぼ完全に相殺することができるので、上述した作用効果がより顕著となる。
【００４１】
但し、インターポーザー１２の上面のレベルと第１の半導体素子１３の上面のレベルとがほぼ同一となることは必ずしも要求されるものではなく、第１の半導体素子１３の高さ（厚さ）が少なくとも部分的にインターポーザー１２の高さ（厚さ）によって相殺できれば、上記作用効果を奏することができる。
【００４２】
また、本実施形態では、図６に示すように、リードフレーム１１の空隙１１Ａの深さ、すなわちリードフレーム１１の厚さが、インターポーザー１２の高さ（厚さ）よりも大きいので、インターポーザー１２の高さ（厚さ）はリードフレーム１１の厚さによって完全に相殺されている。しかしながら、インターポーザー１２の高さ（厚さ）が少なくとも部分的にリードフレーム１１によって相殺できれば、上記作用効果を奏することができる。
【００４３】
なお、インターポーザー１２は、上記第１の実施形態と同様に、例えばタブテープなどから構成されるコア材１２１を含み、その上面にＣｕ配線１２２及びこのＣｕ配線を被覆するようにして形成されたレジスト層１２３を含むとともに、開口部１２Ａを形成する４辺の隣接領域それぞれに第１のパッド１２４が形成され、前記上面の外縁部には、第２のパッド１２５Ａ及び１２５Ｂが形成されている。
【００４４】
また、インターポーザー１２に形成された開口部１２Ａは、所定の金型を用いたモールドにより当初から形成するようにすることもできるし、平板状のインターポーザーを形成した後、ルーター等を用いて加工形成することもできる。
【００４５】
なお、各パッドの形成位置と、半導体素子間及び半導体素子とインターポーザーとの間、並びにインターポーザーとリードフレームとの間の電気的な接続も、上記第１の実施形態と同様にすることができる。
【００４６】
本実施形態においても、第２の半導体素子１４及び１５は、例えばＮＡＮＤ型のフラッシュメモリ等とすることができ、この場合、第１の半導体素子１３は、前記メモリを駆動させるためのＡＳＩＣコントローラ等とすることができる。また、本実施形態の半導体装置を適宜樹脂封止することによって、ＴＳＯＰ（Thin small outline package）型のパッケージやＳＯＮ（Small outline non-leaded）型等のリードフレームを使用しているパッケージにすることができる。
【００４７】
また、本実施形態では、３つの半導体素子を積層する場合について説明しているが、半導体素子の積層数は、目的とする半導体装置の用途などに応じて適宜に設定することができる。
【００４８】
（第４の実施形態）
図７は、第４の実施形態における半導体装置を示す断面図である。なお、図７に示す断面図は、上記第１の実施形態の図４に示す断面図に相当する。
【００４９】
本実施形態は、上記第３の実施形態の変形例である。上記第３の実施形態の半導体装置３０では、リードフレーム１１の一方の面上、すなわち裏面上でインターポーザー１２を支持するようにして第２の半導体素子１４及び１５を接着固定して設けているが、本実施形態の半導体装置４０では、図７に示すように、リードフレーム１１の裏面側における内側端部をエッチング除去して肩部１１Ｃを形成し、この肩部１１Ｃによる段差を埋め合わせるようにして第２の半導体素子１４及び１５を嵌装している。
【００５０】
本実施形態においては、第１の半導体素子１３の高さ（厚さ）及びインターポーザー１２の高さ（厚さ）だけでなく、リードフレーム１１に形成した肩部１１Ｂの高さ（段差）によって、第２の半導体素子１４及び１５の高さ（厚さ）も少なくとも部分的に相殺されるようになる。
【００５１】
したがって、上記第３の実施形態に比較して、半導体素子１３〜１５を積層した際の、装置（パッケージ）全体の厚さを十分低減することができ、装置（パッケージ）として見た場合における厚さ方向の集積密度を向上させることができる。また、装置（パッケージ）として許容される厚さの範囲内で、積層（集積）できる半導体素子の数をさらに増大させることができるので、異なる特性及び機能を有する半導体素子を数多く積層（集積）させることができ、装置（パッケージ）としての機能をさらに向上させることができる。
【００５２】
なお、その他の特徴に関しては、上記第３の実施形態と同じである。
【００５３】
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【図面の簡単な説明】
【００５４】
【図１】第１の実施形態における半導体装置を示す上平面図である。
【図２】図１に示す半導体装置のＡ−Ａ線に沿って切った場合の断面図である。
【図３】図１に示す半導体装置のＢ−Ｂ線に沿って切った場合の断面図である。
【図４】図１に示す半導体装置のＣ−Ｃ線に沿って切った場合の断面図である。
【図５】第２の実施形態における半導体装置を示す上平面図である。
【図６】第３の実施形態における半導体装置を示す上平面図である。
【図７】第２の実施形態における半導体装置を示す上平面図である。
【符号の説明】
【００５５】
１０，２０，３０，４０  半導体装置
１１  リードフレーム
１２  インターポーザー
１３  第１の半導体素子
１４，１５  第２の半導体素子
１６  接着層
１７，１８，１９  金属配線
【図１】
0005283946.tif 000002
【図２】
0005283946.tif 000003
【図３】
0005283946.tif 000004
【図４】
0005283946.tif 000005
【図５】
0005283946.tif 000006
【図６】
0005283946.tif 000007
【図７】
0005283946.tif 000008