(57)【特許請求の範囲】
【請求項１】
埋込み絶縁層で互いに隔てられた上部半導体層と下部半導体層を含むセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板と、
前記セミコンダクタ・オン・インシュレータ基板の中に位置する少なくとも１つの垂直トレンチＳＯＮＯＳ記憶セルと、を備える半導体構造であって、
前記少なくとも１つの垂直トレンチＳＯＮＯＳ記憶セルが、前記垂直トレンチの下に位置するソース拡散と、前記垂直トレンチの一方の側に位置する選択ゲート・ チャネルと、前記選択ゲート・チャネルの上に接触して位置している外方拡散／Ｓｉ含有ブリッジと、前記ブリッジの上部に接触して位置しているシリサイド化ドープ領域とを含み、
前記ブリッジが、前記上部半導体層、前記埋込み絶縁層および前記下部半導体層の中に存在し、
前記少なくとも１つの垂直トレンチＳＯＮＯＳ記憶セルが、前記垂直トレンチの中に位置する酸化物／窒化物／酸化物ゲート誘電体およびＳｉ含有ゲート電極をさらに備え、前記ゲート誘電体および前記Ｓｉ含有ゲート電極が前記埋込み絶縁層の下に位置している、
半導体構造。
【請求項２】
複数の前記垂直トレンチ記憶セルを備え、隣接した垂直トレンチＳＯＮＯＳ記憶セルの各対が浅いトレンチ分離領域で隔てられている、請求項１に記載の半導体構造。
【請求項３】
複数の前記垂直トレンチＳＯＮＯＳ記憶セルを備え、隣接した垂直トレンチＳＯＮＯＳ記憶セルの各対が浅いトレンチ分離領域および深いトレンチ分離領域で隔てられている、請求項１に記載の半導体構造。
【請求項４】
前記シリサイド化ドープ領域の上に接触して位置しているビット線コンタクトをさらに備える、請求項１に記載の半導体構造。
【請求項５】
前記少なくとも１つの垂直トレンチ記憶セルの上に接触して位置しているメモリ・ゲート・コンタクトをさらに備える、請求項１に記載の半導体構造。
【請求項６】
前記ビット線コンタクトの上に接触して位置しているビット線をさらに備えている、請求項４に記載の半導体構造。
【請求項７】
前記メモリ・ゲート・コンタクトの上に接触して位置しているレベル間誘電体の中に埋め込まれた導電性領域をさらに備えている、請求項５に記載の半導体構造。
【請求項８】
前記ソース拡散、前記ブリッジおよび前記シリサイド化ドープ領域全てが、ｎ型ドーパントを含み、そして前記選択ゲート・チャネルがｐ型ドーパントを含む、請求項１に記載の半導体構造。
【請求項９】
埋込み絶縁層で互いに隔てられた上部半導体層と下部半導体層を含むセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板と、
前記セミコンダクタ・オン・インシュレータ基板の中に位置する少なくとも一対の垂直トレンチＳＯＮＯＳ記憶セルと、
各対の記憶セルを隔てる深いトレンチ分離領域と、を備える半導体構造であって、
各垂直トレンチＳＯＮＯＳ記憶セルが、前記垂直トレンチの下に位置するソース拡散と、前記垂直トレンチの一方の側に位置する選択ゲート・チャネルと、前記選択ゲート・チャネルの上に接触して位置している外方拡散／Ｓｉ含有ブリッジと、前記ブリッジの上部に近接しかつ接触して位置しているシリサイド化ドープ領域とを含み、
前記ブリッジが、前記上部半導体層、前記埋込み絶縁層および前記下部半導体層の中に存在し、
前記少なくとも一対の垂直トレンチＳＯＮＯＳ記憶セルが、前記垂直トレンチの中に位置する酸化物／窒化物／酸化物ゲート誘電体およびＳｉ含有ゲート電極をさらに備え、前記ゲート誘電体および前記Ｓｉ含有ゲート電極が前記埋込み絶縁層の下に位置している、
半導体構造。
【請求項１０】
前記深いトレンチ分離領域の深さが、各記憶セルの前記ソース拡散の深さよりも深い、請求項９に記載の半導体構造。
【請求項１１】
半導体構造を製造する方法であって、
上部半導体層を下部半導体層から隔てる埋込み絶縁層を含むセミコンダクタ・オン・インシュレータ基板の中に位置する少なくとも１つの垂直トレンチＳＯＮＯＳ記憶セルを設けるステップであって、前記垂直トレンチＳＯＮＯＳ記憶セルが、前記垂直トレンチの下に位置するソース拡散、前記垂直トレンチの外部側壁に位置する選択ゲート・チャネル、前記垂直トレンチの中に位置する酸化物／窒化物／酸化物ゲート誘電体およびＳｉ含有ゲート電極を含み、前記ゲート誘電体および前記Ｓｉ含有ゲート電極が前記埋込み絶縁層の下に位置している、前記垂直トレンチＳＯＮＯＳ記憶セルを設けるステップと、
前記垂直トレンチの上の前記埋込み絶縁層の中にＳｉ含有導電性充填材埋め凹部を設けるステップと、
上部外方拡散領域および下部外方拡散領域を設けるように前記Ｓｉ含有導電性充填材埋め凹部からドーパントを垂直方向に外方拡散するステップであって、前記下部外方拡散領域が前記選択ゲート・チャネルと接触しているステップと、
前記上部外方拡散領域に近接しかつ接触している前記上部半導体層中にシリサイド化ドープ領域を形成するステップと、を含む方法。
【請求項１２】
前記ソース拡散が、イオン打込みによって形成され、そして前記選択チャネルが、傾斜イオン打込みプロセスを利用して形成される、請求項１１に記載の方法。
【請求項１３】
前記埋込み絶縁層を選択的に除去する横方向エッチング・ステップを利用しかつＳｉ含有導電性材料を充填することによって、前記埋込み絶縁層の中にＳｉ含有導電性充填材埋め凹部を設ける、請求項１１に記載の方法。
【請求項１４】
前記外方拡散が、浅いトレンチ分離領域の形成中に行なわれる、請求項１１に記載の方法。
【請求項１５】
垂直トレンチ記憶セルの隣接した対の間に深いトレンチ分離領域を形成するステップをさらに含み、前記深いトレンチ分離が前記浅いトレンチ分離領域を分割している、請求項１４に記載の方法。
【請求項１６】
前記シリサイド化ドープ領域の上に接触して位置しているビット線コンタクトを形成するステップをさらに含む、請求項１１に記載の方法。
【請求項１７】
前記少なくとも１つの垂直トレンチ記憶セルの上に接触して位置しているメモリ・ゲート・コンタクトを形成するステップさらに含む、請求項１１に記載の方法。
【請求項１８】
前記ビット線コンタクトの上に接触して位置しているビット線を形成するステップをさらに含む、請求項１６に記載の方法。
【請求項１９】
前記メモリ・ゲート・コンタクトの上に接触して位置しているレベル間誘電体の中に埋め込まれた導電性領域を形成するステップをさらに含む、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ素子およびその製造方法に関する。より詳細には、本発明は、垂直トレンチ半導体・酸化物・窒化物・酸化物・半導体（ＳＯＮＯＳ）記憶セルがセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板に作られた半導体メモリ素子に関し、それによって、ＳＯＩベースの相補型金属酸化物半導体（ＣＭＯＳ）技術で高密度不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）セルを集積化することを可能にする。トレンチは、従来のトレンチ処理を使用して製造され、かつ記憶セルの製造をＳＯＩ論理の処理から完全に分離することができる本発明方法の始め近くで形成される。
【背景技術】
【０００２】
フローティング・ゲート技術を使用する従来のフラッシュ・メモリ製品では、記憶状態は制御ゲート電極とデバイス・チャネル領域の間の絶縁された導電性層に蓄積された電荷によって表され、一般に１０Ｖ以上のプログラミング電圧（すなわち、書込みおよび消去）が使用される。フローティング・ゲート記憶動作のために高い電圧レベルを供給することが必要であるために、フローティング・ゲート・メモリを相補型金属酸化物半導体（ＣＭＯＳ）と一緒に集積化することは問題がある。第１に、現在のＣＭＯＳ電源（Ｖｄｄ）は１Ｖに迫っている。この低い供給電圧の状態で、フローティング・ゲート動作に必要な高い電圧レベルを供給することは、電荷ポンピング回路を使用しても、困難である。現在では、チップに関連した任意のＣＭＯＳ論理用のより低い電圧供給源のほかに、フローティング・ゲート・メモリ用の別個の高電圧供給、例えば３．３Ｖ、および電荷ポンピング回路の使用を実現せざるを得ない。移動用途では、従来のフローティング・ゲート・メモリに必要な高供給電圧が電池寿命を厳しく制限している。さらに、フローティング・ゲート・メモリをＣＭＯＳと一緒に集積化することの厳しいコスト不利点がある。９もの多くの余分なリソグラフィ・ステップが必要になることがあると推定される。
【０００３】
ランダム・アクセス可能な半導体・酸化物・窒化物・酸化物・半導体（ＳＯＮＯＳ）は、また、金属・酸化物・窒化物・酸化物・半導体（ＭＯＮＯＳ）とも呼ばれる。留意されたいことであるが、用語ＳＯＮＯＳおよびＭＯＮＯＳは基本的に同じ型の記憶セルを表すが、ただ、ＳＯＮＯＳのゲート導体としてポリシリコンが使用され、ＭＯＮＯＳのゲート導体として金属が使用されることが異なっている。ＳＯＮＯＳおよびＭＯＮＯＳメモリは、これらのメモリが使用する適度な動作電圧、例えばほぼ５Ｖのためにフローティング・ゲート・メモリの存立可能な代替えであると考えられる。そのような記憶セルでは、制御ゲート電極とデバイス・チャネル領域の間にある絶縁層に蓄積された電荷によって記憶状態が表される。記憶セルのプログラミング条件に依存して、例えば高電圧供給を３．３Ｖから１．８Ｖへ下げ、またはそれどころか別個の電源を完全に無くし、それによって電池寿命を延ばすことが可能なことがある。その上、ＳＯＮＯＳメモリは、一般に、プログラミングのために一様なトンネリングを使用するので、熱正孔注入のようなフローティング・ゲート・メモリに通常関連した信頼性問題が回避される。
【０００４】
しかし、ＳＯＮＯＳセルは、スケーリングの問題を免れない。プログラミングに必要とされる適度な電圧が、使用できるトランジスタ設計を制限する。デバイス・チャネル長が短すぎる場合には、これらの電圧で、突抜け現象を含んだ短チャネル効果が容易に起こり得る。突抜け現象を抑止するためにチャネル・ドーピング濃度を高くすると、接合降伏の低下および任意の記憶特性の破壊につながることがある。
【０００５】
ＳＯＮＯＳ記憶セルのスケーリングは、バルク半導体基板に一般的に形成される平面デバイスに限られていた。選択ゲートおよびメモリ・ゲートは一般に別個に形成され、そして、これらの型のセルのセル・サイズは通常大きい。最近、９０ｎｍの基本ルールで設計されたセル・サイズ０．１５７μｍ２のＳＯＮＯＳ平面ビット・セルが報告された。例えば、C.T.Swift, G.L.Chindalore, K.Harber, T.S.Harp, A.Hoefler, C.M.Hong,P.A.Ingersoll, C.B.Li, E.J.Prinz, J.A.Yater;「An embedded 90nm SONOS nonvolatilememory utilizing hot electron programming and uniform tunnel erase」, IEDM Tech.Dig., pp.927-930, December 2002を参照されたい。平面セルは、サイズはより小さいが、チャネル長は次世代のスケーリングを行なうのがより困難である可能性があるので、限界がある。その上、平面ＳＯＮＯＳメモリ・ゲートは、どんなＣＭＯＳゲート・プロセスからも分離して作らなければならない。従来技術のＳＯＮＯＳセル・アレイを作るために、ＣＭＯＳプロセスに加えて追加の４個のマスクが必要になる。ＳＯＮＯＳメモリ・ゲートをＣＭＯＳ処理と分離することが必要であるために、高性能ＣＭＯＳとの集積化は高価になることがある。
【０００６】
上記の点から、ＳＯＮＯＳセルをＳＯＩ論理と共に集積化する方法を実現する必要がある。実際、ＳＯＩに平面ＳＯＮＯＳを集積化することは、極端に困難である。平面デバイスのボディは通常「フローティング」であり、チャネル長は（制御し難い完全空乏デバイスを作らないように）長くなるのではなく比較的短くなる傾向がある。これらの課せられた制限のために、ＳＯＩ基板の上に平面ＳＯＮＯＳセルを製造することは事実上不可能になる。
【非特許文献１】C.T.Swift, G.L.Chindalore, K.Harber,T.S.Harp, A.Hoefler, C.M.Hong, P.A.Ingersoll, C.B.Li, E.J.Prinz, J.A.Yater; 「Anembedded 90nm SONOS nonvolatile memory utilizing hot electron programming anduniform tunnel erase」, IEDM Tech. Dig., pp.927-930, December 2002
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、ＳＯＩ上にＳＯＮＯＳを集積化する方法があればＮＶＲＡＭ技術にとって有益であり、この場合、ＳＯＮＯＳ記憶セルの不揮発性と共に高性能ＳＯＩ論理デバイスを利用することの利点を生かすことができる。
【課題を解決するための手段】
【０００８】
本発明は、垂直トレンチＳＯＮＯＳセルをＳＯＩ基板に作る方法を提供し、それによって、ＳＯＩをベースにしたＣＭＯＳ技術で高密度ＮＶＲＡＭセルを集積化することを可能にする。本発明の方法に従って、ＳＯＮＯＳセルが製造されるトレンチは、全体的なプロセスの流れで比較的初期に形成される。これによって、ＳＯＮＯＳ記憶セルの製造をＳＯＩ論理の処理から完全に分離することができるようになる。本発明の方法は、最高密度の４Ｆ２ＳＯＮＯＳセルを製造することができる。
【０００９】
広い観点から、本発明の方法は、
上部半導体層を下部半導体層から隔てる埋込み絶縁層を含むセミコンダクタ・オン・インシュレータ基板の中に位置する少なくとも１つの垂直トレンチＳＯＮＯＳ記憶セルを設けるステップであって、前記垂直トレンチＳＯＮＯＳ記憶セルは、前記垂直トレンチの下に位置するソース拡散および前記垂直トレンチの外部側壁に位置する選択ゲート・チャネルを含むものであるステップと、
前記垂直トレンチの上の前記埋込み絶縁層の中にＳｉ含有導電性充填材埋め凹部を設けるステップと、
上部外方拡散領域および下部外方拡散領域を設けるように前記Ｓｉ含有導電性充填材埋め凹部からドーパントを垂直方向に外方拡散するステップであって、前記下部外方拡散領域は前記選択ゲート・チャネルと接触しているステップと、
前記上部外方拡散領域に近接しかつ接触している前記上部半導体層中にシリサイド化ドープ領域を形成するステップと、を含む。
【００１０】
上述の方法に加えて、本発明は、また、不揮発性ランダム・アクセス記憶セルを提供し、この記憶セルは、
埋込み絶縁層で互いに隔てられた上部半導体層と下部半導体層を含むセミコンダクタ・オン・インシュレータ基板と、
前記セミコンダクタ・オン・インシュレータ基板の中に位置する少なくとも１つの垂直トレンチＳＯＮＯＳ記憶セルと、を備え、
前記少なくとも１つの垂直トレンチＳＯＮＯＳ記憶セルは、前記垂直トレンチの下に位置するソース拡散と、前記垂直トレンチの一方の側に位置する選択ゲート・チャネルと、前記選択ゲート・チャネルの上に接触して位置している外方拡散／Ｓｉ含有ブリッジと、前記ブリッジの上部に近接しかつ接触して位置しているシリサイド化ドープ領域とを含み、前記ブリッジは、前記上部半導体層、前記埋込み絶縁層および前記下部半導体層の中に存在している。
【００１１】
分離されたセル間に１Ｆ間隔を可能にするより高密度のセル配置を提供することができる。このより高密度のセル配置は、
埋込み絶縁層で互いに隔てられた上部半導体層と下部半導体層を含むセミコンダクタ・オン・インシュレータ基板と、
前記セミコンダクタ・オン・インシュレータ基板の中に位置する少なくとも一対の垂直トレンチＳＯＮＯＳ記憶セルと、
各対の記憶セルを隔てる深いトレンチ分離領域と、を含み、
各垂直トレンチＳＯＮＯＳ記憶セルは、前記垂直トレンチの下に位置するソース拡散と、前記垂直トレンチの一方の側に位置する選択ゲート・チャネルと、前記選択ゲート・チャネルの上に接触して位置している外方拡散／Ｓｉ含有ブリッジと、前記ブリッジの上部に近接しかつ接触して位置しているシリサイド化ドープ領域と、を含み、前記ブリッジは、前記上部半導体層、前記埋込み絶縁層および前記下部半導体層の中に存在している。
【発明を実施するための最良の形態】
【００１２】
ＳＯＩ基板にトレンチＳＯＮＯＳセルを製造する方法ならびにこの発明方法を使用して製造された結果として得られたＮＶＲＡＭセルを説明する本発明は、本出願に付随する次の議論および図面を参照して、これから、より詳細に説明される。留意されたいことであるが、本出願の図面は例示の目的のために与えられており、そのようなものとして、図面は一定の比率で拡大して描かれていない。
【００１３】
以下でより詳細に説明する本発明の方法はただ１つのトレンチＳＯＮＯＳセルを実現することができ、または複数のＳＯＮＯＳセルすなわち記憶セル・アレイも実現されることに気付く。発明の処理ステップを示す図面では、一対のトレンチＳＯＮＯＳセルが示されている。
【００１４】
垂直トレンチＳＯＮＯＳセルを製造するための本発明方法を、ここで図１〜１０を参照して説明する。具体的には、図１は、垂直トレンチＳＯＮＯＳセルを製造するために本発明で使用される初期構造１０を示す。図１に示す初期構造１０は、ＳＯＩ基板１２のアレイ領域を含み、このアレイ領域に、少なくとも１つの本発明の垂直トレンチＳＯＮＯＳセルが製造される。ＳＯＩ基板の他の領域、すなわちＳＯＩ論理領域は、この図面に示すアレイ領域の周囲にある。図１に示す構造１０は、下部半導体層１２Ａ、埋込み絶縁層１２Ｂ、および上部半導体層１２Ｃを含むセミコンダクタ・オン・インシュレータ基板１２を含む。埋込み絶縁層１２Ｂは、上部半導体層１２Ｃと下部半導体層１２Ａの間の電気的絶縁をそれぞれ実現する。初期構造１０は、また、ＳＯＩ基板１２の上の複数の開口１６を有するパッド・スタック１４および酸化物ハードマスク１５、ならびにＳＯＩ基板１２の中に位置するトレンチ構造１８を含む。留意すべきことであるが、他の領域のＳＯＩ基板１２は、パッド・スタック１４の一面被覆層で保護することができる。
【００１５】
ＳＯＩ基板１２に関して、上部および下部半導体層（それぞれ１２Ｃおよび１２Ａ）は、同じ半導体材料または異なる半導体材料を備えることができる。好ましくは、上部および下部半導体層（それぞれ１２Ｃおよび１２Ａ）は、同じ半導体材料で構成される。用語「半導体材料」は、半導体特性を有する任意の材料を示す。本発明で使用することができる半導体材料の例示の例には、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、および他のＩＩ／ＶまたはＩＩＩ／ＶＩ化合物半導体があるが、これらに限定されない。例えばＳｉ／ＳｉＧｅのような層状半導体材料も本明細書では意図している。一般に、ＳＯＩ基板の半導体層は、Ｓｉ、ＳｉＧｅ、ＳｉＣ、またはＳｉＧｅＣのようなＳｉ含有半導体で構成され、Ｓｉがよりいっそう一般的である。
【００１６】
上部および下部半導体層（それぞれ１２Ｃおよび１２Ａ）は同じ結晶方位であってもよく、または異なる結晶方位であってもよい。いくつかの実施形態では、上部および下部半導体層（それぞれ１２Ｃおよび１２Ａ）は、ドープされていてもよく、アンドープでもよく、またはその中にアンドープ領域およびドープ領域を含んでもよい。上部および下部半導体層（それぞれ１２Ｃおよび１２Ａ）は、歪んでいても歪んでいなくてもよく、または各々その中に歪み領域および無歪み領域を含んでもよい。
【００１７】
埋込み絶縁層１２Ｂは、結晶性または非結晶性の酸化物、窒化物、または酸窒化物で構成される。好ましい実施形態では、埋込み絶縁層１２Ｂは酸化物である。
【００１８】
ＳＯＩ基板１２は、例えば層転写プロセス、積層を含んだ当技術分野でよく知られている技術を使用して、またはイオン打込みおよびアニールによって、製造される。一般に、また埋込み絶縁層１２Ｂを形成する際にイオン打込みおよびアニールが使用されるとき、ＳＩＭＯＸ（酸素イオン打込みによる分離）として知られているプロセスが使用される。
【００１９】
ＳＯＩ基板１２の様々な層の厚さは、ＳＯＩ基板１２を形成する際に使用された技術に依存して変わることがある。一般に、上部半導体層１２Ｃの厚さは、約５から約２００ｎｍであり、約２０から約１００ｎｍの厚さがよりいっそう一般的である。埋込み絶縁層１２Ｂの厚さは、一般に、約５から約５００ｎｍであり、約５０から約２００ｎｍの厚さがよりいっそう一般的である。下部半導体層１２Ａの厚さは、一般に、バルク半導体基板の範囲内である。
【００２０】
パッド・スタック１４は、下部パッド酸化物層および上部パッド窒化物層を含んだ少なくとも２つの材料層で構成される。パッド・スタック１４の個々の層は、本発明の図面に示されていない。パッド・スタック１４の厚さは、スタック内の材料層の数に依存して変わることがある。一般に、下部パッド酸化物層および上部パッド窒化物層を含んだパッド・スタック１４の全体的な厚さは、約２０から約５００ｎｍである。例示の実施形態では、パッド酸化物の厚さは、約５から約１０ｎｍであり、パッド窒化物の厚さは約１００から２００ｎｍである。
【００２１】
パッド・スタック１４は、例えば化学気相成長（ＣＶＤ）、プラズマ増速化学気相成長（ＰＥＣＶＤ）、蒸着、化学溶液堆積または原子層堆積のような１つまたは複数の従来の一面被覆堆積技術を使用して、ＳＯＩ１２の表面に、すなわち上部半導体層１２Ｃの上に形成される。堆積プロセスのほかに、パッド・スタック１４の様々な材料層は、熱酸化または熱窒化によって形成することができる。前述の技術の組合せを使用することもできる。
【００２２】
ＳＯＩ基板１２の上にパッド・スタック１４を形成した後で、パッド・スタック１４の上に酸化物ハードマスク１５が形成される。酸化物ハードマスク１５は、パッド・スタック１４の様々な材料層を形成するために上で説明した技術の１つを利用して形成される。酸化物ハードマスク１５の厚さは、これを形成するために使用された技術に依存して変わることがある。酸化物ハードマスク１５の一般的な厚さは、約２０から約４００ｎｍである。
【００２３】
それから、レジスト材料の堆積およびリソグラフィによって、アレイ領域のトレンチ開口１６を有するレジスト（図１にレジストは示されていない）が形成される。リソグラフィ・ステップは、塗布されたレジストを所望のパターン（すぱわち、トレンチ・パターン）の放射にさらし、さらに従来の現像液を利用して露光されたレジストを現像することを含む。トレンチ・パターン１６を有するレジストを形成した後で、このパターンは、最初に、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチングまたはレーザ融蝕のような異方性エッチング・プロセスを利用して、酸化物ハードマスク１５に転写される。レジストは、トレンチ・パターンが酸化物ハードマスク１５に転写された後で除去することができ、または上で述べたように、パターンをハードマスク１５からパッド・スタック１４に次にＳＯＩ基板１２に転写している間は構造の上に残ったままであり、その後で除去することができる。これらの後の方のパターン転写ステップは、上で述べたように同じエッチング・プロセスを利用して行なうことができる。
【００２４】
開口１６を介して形成された、ＳＯＩ基板１２の上面から測定して約１から約２μｍの深さを有する複数のトレンチ構造１８（その２つが図１に示されている）が、アレイ領域のＳＯＩ基板１２の中に形成される。トレンチ構造１８が形成された後で、また、前に除去されていない場合、トレンチ構造１８を画定するために使用された酸化物ハードマスク１５は、酸化物を選択的に除去しパッド・スタック１４の窒化物表面で停止する従来の剥離プロセスを利用して、除去される。図２では、酸化物ハードマスク１５は打込みを行なう前に除去されたので、この構造はそれを含んでいない。打込みは以下で詳細に説明する。
【００２５】
次に、セルのソース拡散２０および選択ゲート・チャネル２２を、イオン打込みプロセスによって形成することができる。これらの２つの打込みが行なわれた後の構造が、図２に示されている。図示のように、ソース拡散２０は、トレンチ構造１８の底部外壁のまわりのＳＯＩ基板１２、例えば下部半導体層１２Ａの中に形成されるが、一方で、選択ゲート・チャネル２２は、各トレンチ構造１８の外部側壁のまわりのＳＯＩ基板１２の中に形成される（また下部半導体層１２Ａの中に）。
【００２６】
ソース拡散２０および選択ゲート・チャネル２２の形成で使用される打込みの順序は、本発明にとって重要でない。しかし、一般に、選択チャネル打込みより前にソース拡散打込みが行なわれる。
【００２７】
ソース拡散２０にｎ型ドーパント原子（すなわち、例えばＰ、Ｓｂ、またはＡｓのような元素周期律表のＶＢ族の元素）またはｐ型ドーパント原子（例えばＩｎ、Ｂ、またはＢＦ２のような元素周期律表のＩＩＩＢ族の元素のような）をドープすることができる。一般に、ソース拡散２０の形成にｎ型ドーパントが使用される。ソース拡散２０の形成に使用される打込みエネルギーは、一般に、約１０から約４０ｋｅＶであり、また高濃度ドープされたソース拡散２０を形成するために、約１Ｅ１５から約５Ｅ１５原子／ｃｍ２のイオン・ドーズ量が一般に使用される。場合によっては、ソース拡散２０の打込み中に、トレンチ構造１８の側壁を窒化物スペーサのようなマスク層で保護することができる。ソース拡散２０のドーパント濃度は選択ゲート・チャネル２２の濃度よりも遥かに高いので、ソース打込みによるチャネルの汚染を避けるために側壁を保護する必要があることがある。保護スペーサは、選択ゲート・チャネル２２の打込みより前に除去される。
【００２８】
選択ゲート・チャネル２２は、ソース拡散２０どドーピング極性と反対のドーピング極性を有している。一般に、選択ゲート・チャネル２２は、ｐ型ドーパントをドープされる。選択ゲート・チャネル打込みは傾斜打込みプロセスを利用して行なわれ、このプロセスでは、一般に、垂直入射から約５°から約１０°の傾き傾斜が使用される。選択ゲート・チャネル２２に必要なチャネル・ドーピングは、後でトレンチ構造１８に形成されるゲート誘電体の厚さおよび所望の閾値電圧に依存している。１０〜１５ｎｍのゲート誘電体に対して約０．３から約１．５Ｖの閾値電圧（Ｖｔ）の範囲を実現するために、約１Ｅ１３から約１Ｅ１５原子／ｃｍ２のイオン・ドーズ量が一般に使用される。
【００２９】
代わりに、選択ゲート・デバイスのＶｔを設定するために、アレイ・ドーピング・プロセスが使用されることがある。一般に、標準のバルク論理技術では、Ｐウェルを画定するために通常トリプル・ウェルが作られる。このウェルは、深い打込み（２５０から３５０ｋｅＶ）、中くらいの打込み（約１５０ｋｅＶ）、および浅い打込み（約５０ｋｅＶ）から成る。
【００３０】
それから、酸化物・窒化物・酸化物（ＯＮＯ）誘電体スタック２４がトレンチ構造１８の中に作られる。図３を参照されたい。ＯＮＯ誘電体スタック２４は、一般に、約１．２から約３ｎｍ好ましくは約２ｎｍの厚さを有する下層トンネル酸化物、約５から約１５ｎｍ好ましくは約７．５ｎｍの厚さを有する窒化物層、および約２．５から約７．５ｎｍ好ましくは約５ｎｍの厚さを有する上層酸化物から成る。下層トンネル酸化物は、ＣＶＤまたはＰＥＣＶＤのような従来堆積プロセス利用して形成することができ、または熱酸化プロセスを使用することができる。ＯＮＯ誘電体スタック２４の窒化物層は、一般に、例えばＰＥＣＶＤのような堆積プロセスによって、または低圧化学気相成長（ＬＰＣＶＤ）プロセスによって形成される。上層酸化物は、一般に、例えばＣＶＤまたはＰＥＣＶＤを含んだ堆積プロセスで形成される。
【００３１】
次に、ＳＯＩ基板１２のアレイ部分を覆うが、アレイ縁部（図示されない）のトレンチ構造１８を覆われない状態のままにするＳＯＮＯＳアレイ遮蔽マスク（図示されない）が形成される。ＳＯＮＯＳアレイ遮蔽マスクは、従来フォトレジスト材料を備えることができ、このフォトレジスト材料は、例えばＣＶＤ、ＰＥＣＶＤまたはスピン・オン・コーティングのような従来堆積プロセスを利用して堆積され、そしてリソグラフィによってパターン形成される。それから、ソース拡散２０を含んだトレンチ構造の底部を露出させるために、スペーサ反応性イオン・エッチングのプロセスが行なわれる。これによって、アレイ縁部（図示されない）でソース拡散２０へのコンタクトを製造することが可能になる。
【００３２】
再び図３に示す構造を参照して、例えばポリＳｉまたはポリＳｉＧｅのような第１のＳｉ含有導電性材料２６が、各トレンチ構造１８の中にＯＮＯ誘電体スタック２４の最外層の上に形成される。好ましくは、第１のＳｉ含有導電性材料２６は、ソース拡散２０と同じ極性でドープされたポリＳｉである。第１のＳｉ含有導電性材料２６は、記憶セルのゲート電極としての働きをするが、一方で、ＯＮＯ誘電体スタック２４は、記憶セルのゲート誘電体として作用する。第１のＳｉ含有導電性材料２６は、従来堆積プロセスを利用して形成される。ドープされたポリシリコンが第１のＳｉ含有導電性材料２６として使用されるとき、ｉｎ−ｓｉｔｕドーピング堆積プロセスが使用されるのが好ましい。ＣＶＤ、ＰＥＣＶＤ、スパッタリング、メッキ、および蒸着のような他の堆積プロセスを使用することもできる。第１のＳｉ含有導電性材料２６を形成した後で、第１のＳｉ含有導電性材料２６をＳＯＩ基板１２の埋込み絶縁層１２Ｂより下に引っ込める。第１のＳｉ含有導電性材料２６を引っ込めることは、反応性イオン・エッチングのような異方性エッチング・プロセスを利用して行なわれる。
【００３３】
それから、第１のＳｉ含有導電性材料２６と同じかまたは異なる導電性材料、好ましくは同じ導電性材料を備えてもよい第２のＳｉ含有導電性材料２８が、上述の堆積プロセスの１つを利用して形成される。一般に、第１および第２のＳｉ含有導電性材料２６および２８は、それぞれ、ドープされたポリＳｉで構成される。第２のＳｉ含有導電性材料２８の堆積の後で、次に、第２のＳｉ含有導電性材料２８は、埋込み絶縁層１２Ｂのほぼ底面まで引っ込まされる。
【００３４】
次に、パッド・スタック１４、上部半導体層１２Ｃおよび埋込み絶縁層１２Ｂの垂直面からＯＮＯ誘電体スタック２４が除去されて、図３に示す構造が実現される。ＯＮＯ誘電体スタック２４の露出部分を選択的に除去する、当業者によく知られている従来剥離プロセスを利用して、ＯＮＯ誘電体スタック２４は前述の垂直面から除去される。
【００３５】
埋込み絶縁材料を選択的に除去するエッチング・プロセスを利用して、上部半導体層１２Ｃに下に位置するアンダーカット領域（特にラベル表示されていない）が、埋込み絶縁層１２Ｂ中に横方向に形成される。例えば、また埋込み絶縁材料が酸化物で構成されているとき、埋込み絶縁層１２Ｂの中に横方向アンダーカット領域を作るために、ＨＦエッチングが使用される。横方向エッチングで、一般に、トレンチ構造１８の中のその露出した垂直面から始まって約５０から約１００ｎｍの埋込み絶縁層１２Ｂが除去される。
【００３６】
それから、第１および第２のＳｉ含有導電性材料と同じかまたは異なる導電性材料、好ましくは同じ導電性材料であってもよい第３のＳｉ含有導電性材料３０が形成される。一般に、第３のＳｉ含有導電性材料３０は、ドープされたポリＳｉを備える。第３のＳｉ含有導電性材料３０は、上述の埋込み絶縁層１２Ｂに設けられた横方向アンダーカット領域を埋める。留意されたいことであるが、近接したトレンチ構造１８の間の第３の導電性材料は、図４に示すように分離されることなく合体されることが起こり得る。
【００３７】
第３のＳｉ含有導電性材料３０は、上で説明したように形成され、そして、同じく上で説明したように、エッチング・プロセスを利用して上部半導体層１２Ｃの底面まで引っ込まされる。
【００３８】
それから、近接したトレンチ構造１８の間に開口を有するパターン形成レジスト３２が、堆積およびリソグラフィによってパッド・スタック１４の上に形成され、図４に示す構造が実現される。留意されたいことであるが、例えば図４に示すように、近接したトレンチ構造１８の間のパッド・スタック１４は露出され、すなわちパターン形成レジスト３２で保護されておらず、そして、パターン形成レジスト３２のいくつかの部分は、トレンチ構造１８の各々の外縁に重なっていてもよい。
【００３９】
それから、例えば反応性イオン・エッチングのようなエッチング・プロセスを利用して、パッド・スタック１４の露出部分が除去される。エッチング・ステップの化学的現象は、パッド・スタック１４の上部の材料に依存している。パッド・スタック１４が上部窒化物層を含む本発明の好ましい実施形態では、上部窒化物層は、最初にウェットまたはドライ等方性エッチングを利用して除去される。一般に、熱燐酸またはＨＦ／ＧＬが窒化物を除去するために使用される。それから、開口内の残りパッド材料、例えば酸化物が、残りパッド材料を選択的に除去するエッチング・プロセスを利用して除去される。例えば、また残りパッド材料が酸化物を含むとき、フッ素含有エッチングを使用して、開口内から残り酸化物を除去することができる。これらのステップは、開口内に上部半導体層１２Ｃを露出させる。
【００４０】
それから、当技術分野でよく知られている従来レジスト剥離プロセスを利用して、パターン形成レジスト３２が除去され、そして今度は開口内で、露出した上部半導体層１２Ｃおよび第３のＳｉ含有導電性材料３０が除去される。開口内のこれらの材料の除去は、単一の反応性イオン・エッチング・ステップを含むことができ、このステップは、開口内の露出した上部半導体層１２Ｃおよび第３のＳｉ含有導電性材料３０が各々Ｓｉ含有材料で構成されているとき有用である。単一エッチングが使用されるとき、ＣＦ４含有プラズマが一般に使用される。開口内の露出上部半導体層１２Ｃが非Ｓｉ含有材料で構成されているとき、２ステップ・エッチング・プロセスを使用することができ、この２ステップ・エッチング・プロセスでは、第１のエッチングが開口内の上部半導体層１２Ｃを選択的に除去し、そして第２のエッチングが開口内の第３のＳｉ含有導電性材料を選択的に除去する。留意されたいことであるが、本発明のこの時点で使用されるこのエッチング・ステップは、エッチングが開口内だけで起こるように残りのパッド・スタック１４をエッチング・マスクとして利用する。さらに、このエッチング・ステップの目標深さは一般に２２００Åよりも大きく、その結果として、埋込み絶縁層１２Ｂの大きなアンダーカット・エッチングのために合体していた可能性のある第３のＳｉ含有導電性材料３０の近接領域は、ここで分離される。
【００４１】
それから、前にエッチングされた領域の中で酸化プロセスが行なわれて、前に設けられた開口内の露出表面に酸化物ライナ３４が形成される。本発明のこの時点で形成された酸化物ライナ３４の厚さは、このライナを形成する際に使用される技術に依存して変わることがある。一般に、開口内に形成された酸化物ライナ３４の堆積されたままの厚さは、約１０から約２５ｎｍである。留意されたいことであるが、本発明のこのステップ中に、第３のＳｉ含有導電性材料３０の中のドーパント材料は、下部半導体層１２Ａだけでなく上部半導体層１２Ｃの近接部分に外方拡散して、外方拡散領域３６を実現する。図示のように、下部半導体層１２Ａの外方拡散領域３６は、チャネル・ゲート２２の上部と接触している。下部半導体層１２Ａのこれらの外方拡散領域３６は、発明デバイスのドレインを形成する。
【００４２】
次に、エッチング停止層としての働きをする窒化物ライナ３８が、開口の外に位置するパッド・スタック１４の露出表面の上だけでなく酸化物ライナ３４の上および開口内にも形成される。窒化物ライナ３８は、例えばＣＶＤまたはＰＥＣＶＤのような従来堆積プロセスを利用して形成される。一般に、窒化物ライナ３８の厚さは、約５から約２５ｎｍであり、約１０から約２０ｎｍの厚さがよりいっそう一般的である。
【００４３】
開口、酸化物ライナ３４、外方拡散領域３６および窒化物ライナ３８を含んだ構造が、例えば図５に示されている。
【００４４】
図６は、開口に分離トレンチ誘電体材料を充填し、アニールし、さらに平坦化した後の構造を示し、これらのステップは、浅いトレンチ分離４０を形成する。このアニール・ステップによって、また、追加の外方拡散が構造中の上で示した領域で起こるようになる。本発明で使用される分離トレンチ誘電体には、ＴＥＯＳまたは高密度プラズマ酸化物のような酸化物がある。酸化物トレンチ誘電体材料を特に説明し、かつ図示するが、トレンチ誘電体材料は、また、窒化物または酸窒化物であってもよい。開口へのトレンチ誘電体材料の充填は、例えばＣＶＤまたはＰＥＣＶＤのようなどんな従来堆積プロセスの使用も含む。アニールは、一般に、約８５０℃以上の温度で行なわれ、約９００°から約１０００℃の温度がより一般的である。平坦化プロセスは、化学機械研磨（ＣＭＰ）、研削、またはこれらの組合せを含む。図６に示す構造では、参照数字４０は、平坦化トレンチ充填材料を含む浅いトレンチ分離領域を指し示している。「浅い」によって、トレンチ分離領域の深さが約１００から約７００ｎｍであることを意味する。
【００４５】
次に、この構造から酸化物を除去するディグレージング・ステップが行なわれる。ディグレージング・ステップは、当技術分野でよく知られている従来技術を利用して行なわれる。これには、一般に、ＨＦ／エチレン・グリコールをディグレージング剤として使用することがある。ディグレージング後に、パッド・スタック１４を選択的に除去する剥離プロセスを利用して、この構造からパッド・スタック１４が除去される。パッド・スタック１４が窒化物材料を含むとき、熱燐酸を使用して窒化物パッド・スタックを選択的に除去することができる。パッド・スタック１４の剥離中に構造にディボットが生じた場合には、ディボット（図示されない）に例えば窒化物のような誘電体材料を充填することができる。ディボット充填は、例えばＣＶＤまたはＰＥＣＶＤのような従来堆積プロセスを利用して行なわれる。パッド・スタック１４が窒化物の下に酸化物を含むとき、酸化物パッド・スタックは、酸化物を選択的に除去するエッチング・プロセスを利用して除去される。例えば、下にあるパッド酸化物を除去する際に、ＨＦ含有エッチングを使用することができる。留意されたいことであるが、本発明のこれらの処理ステップ中に、浅いトレンチ分離領域４０は、その上面が上部半導体層１２Ｃの上面と実質的に同一平面上にあるように、薄くされる。
【００４６】
例えば窒化物／酸化物パッド・スタックを含んだ全パッド・スタック１４のディグレージングおよび除去の後で結果として得られた構造を図７に示す。留意されたいことであるが、上部半導体層１２Ｃの上面が今では露出されている。本発明プロセスのこの時点で、マスク・イオン打込みプロセスを利用して、アレイ・ウェル（ｎ−またはｐ−）が形成される。打込みは約１５０から約２００ｋｅＶのエネルギーで行なわれ、打込みイオンのドーズ量は一般に約５Ｅ１２から約１Ｅ１３原子／ｃｍ２である。上で与えられた条件は例示であり、決して本発明の範囲を限定しない。留意されたいことであるが、本出願の図面にアレイ・ウェルは示されていないが、アレイ・ウェルは、図示の一対のトレンチ構造のまわりの下部半導体層１２Ａの範囲内に形成されるだろう。
【００４７】
半導体層内にドープ領域を形成することができる従来のイオン打込みプロセスを利用して、今や、上部半導体層１２Ｃの露出部分にドープ領域が形成される。アニール・ステップがイオン打込みステップの後に続くことができる。アニールによって、前に打ち込まれたドーパントが活性化され、かつ押し込まれる。ドープ領域は、ｎ型ドーパントか、またはｐ型ドーパントを含むことができる。留意されたいことであるが、本発明では、ドープ領域、外方拡散領域３６、第３のＳｉ含有導電性材料３０、第２のＳｉ含有導電性材料２８、第１のＳｉ含有導電性材料２６およびソース拡散２０は全て同じ導電性（ｎ型かｐ型）を有している。好ましくは、前述の領域および材料の各々はｎ導電型である。留意されたいことであるが、選択ゲート・チャネル２２は、このパラグラフで前に言及した領域および材料と逆の導電性を有している。
【００４８】
ドープ領域を形成した後で、ドープ領域はシリサイド化される（Ｆｉｇ．８、参照数字４２を参照されたい）。シリサイド化は、Ｓｉと反応することができる金属を上部半導体層１２Ｃの露出表面に付けることを含む。シリサイドの形成において本発明で使用される金属は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、またはこれらの合金で構成されてもよい。一般に、この金属は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔまたはこれらの合金の１つを含み、本発明の一実施形態ではＮｉまたはＰｔ合金が特に好ましい。いくつかの実施形態では、金属形成より前に上部半導体層１２Ｃの表面にシリコン層が付けられる。金属は、例えばＣＶＤ、ＰＥＣＶＤ、メッキ、スパッタリング、および他の同様な堆積プロセスのような従来堆積プロセスを利用して、形成される。
【００４９】
金属は、また、例えばＣ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ａｇ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、またはＰｔを含んだ１つまたは複数の合金添加物を含むこともできるが、その１つまたは複数の合金添加物がシリサイドの形成に使用された金属と同じでないことを条件とする。その１つまたは複数の合金添加物は、存在するとき、約０．１から約５０原子パーセントの量で存在する。合金添加物は、金属の堆積中にｉｎ−ｓｉｔｕ添加することができ、または、金属が堆積された後で、イオン打込み、プラズマ浸漬または気相ドーピングによって添加することができる。堆積されたままの金属の厚さは、層１２Ｃの全厚さに依存して変わることがある。一般に、金属の厚さは、約２から約２０ｎｍであり、約５から約１０ｎｍの厚さがより一般的である。
【００５０】
いくつかの実施形態では、シリサイド化より前に、ＴｉＮまたはＴａＮのような酸素拡散障壁が金属の上に形成される。従来堆積プロセスで形成される随意の酸素拡散障壁の厚さは、一般に、約５から約５０ｎｍである。
【００５１】
シリサイド化プロセスは、第１のアニール、随意の酸素拡散障壁と共にどんな未反応の第１および第２の金属も構造から除去すること、および場合によっては、第２のアニールを含む。第１のアニールは、一般に、第２のアニール・ステップよりも低い温度で行なわれる。一般に、最低抵抗相のシリサイドを形成してもしなくてもよい第１のアニールは、約３００℃以上の温度で行なわれ、約３５０°から約６５０℃の温度がよりいっそう一般的である。第１のアニールは、連続加熱状況を使用して行なうことができ、またはランプとソークの様々なサイクルを使用することができる。第１のアニールは、一般に、例えばＨｅ、Ａｒ、Ｎ２またはフォーミング・ガス・アニールのような気体雰囲気中で行なわれる。アニール時間は、シリサイドの形成で使用された金属または金属合金に依存して変わることがある。一般に、アニールは、約５秒から約２時間の期間にわたって行なわれる。アニール・プロセスは、炉アニール、急速熱アニール、レーザ・アニール、スパイク・アニールまたはマイクロ波アニールであってもよい。
【００５２】
選択ウェット・エッチング・プロセスを使用して、随意の酸素拡散障壁だけでなくどんな未反応金属も構造から除去することができる。第２のアニール・ステップは、行なわれる場合には、一般に約５５０℃以上の温度で行なわれ、約６００°から約８００℃の温度がより一般的である。第２のアニールは、第１のアニールと同じまたは異なる気体雰囲気中で行なうことができる。
【００５３】
図８で、参照数字４２はシリサイド化ドープ領域を指し示すように使用されている。また、図８は、パターン形成された窒化物障壁４４およびパターン形成されたレベル間誘電体４６を形成した後の構造を示している。図示のように、パターン形成窒化物障壁４４およびパターン形成レベル間誘電体４６は、開口を有している。開口のいくつかは、シリサイド化ドープ領域４２を露出させている。これらの開口は、ビット線コンタクト・ビアと呼ばれ、図８において参照数字４８でラベル表示されている。第２のＳｉ含有導電性材料２８を露出させる他の開口は、メモリ・ゲート・コンタクト・ビアと呼ばれ、図８において参照数字５０で参照されている。
【００５４】
図８に示す構造は、従来堆積プロセスを利用して、図７に示す構造を覆って一面被覆窒化物障壁を最初に設けることによって、形成される。一面被覆窒化物障壁の厚さは、一般に、約１０から約２５ｎｍである。次に、一面被覆レベル間誘電体、一般に酸化物が、一面被覆窒化物障壁の上に形成される。一面被覆レベル間誘電体は、従来堆積プロセス（ＣＶＤ、ＰＥＣＶＤまたはスピン・オン・コーティングのような）によって形成され、その厚さは一般に約５０から約３００ｎｍである。それから、フォトレジスト材料（図示されない）が、従来堆積プロセスによって堆積され、そしてリソグラフィ（レジスト露光および現像を含む）にかけられて、一面被覆層の上にパターン形成レジストを実現する。それから、レジストのパターンは、１つまたは複数のエッチング・プロセスを利用して一面被覆層に転写される。図８に示す開口を形成するために、一般に、反応性イオン・エッチング・プロセスが使用される。エッチング後、当業者によく知られている従来レジスト剥離プロセスを使用して、パターン形成レジストが剥離される。
【００５５】
図９は、開口（４８および５０）に導電性材料を充填し、かつこれを平坦化した後の構造を示す。導電性材料は、ポリＳｉ、ポリＳｉＧｅ、金属、金属合金、金属シリサイド、金属窒化物またはこれらの任意の組合せを含む。一般に、開口の充填で使用される導電性材料は、例えばＡｌ、Ｃｕ、Ｗ、Ｐｔ、またはこれらの合金のような金属であり、Ｗが非常に好ましい。導電充填は、ＣＶＤ、ＰＥＣＶＤ、メッキ、およびスパッタリングのような従来堆積プロセスを含み、一方で、平坦化は、化学機械研磨（ＣＭＰ）、研削またはこれらの組合せを含む。図９では、導電性充填材埋めビット線コンタクト・ビア４８はビット線コンタクト５２と呼ばれ、一方で、導電性充填材埋めメモリ・ゲート・コンタクト・ビア５０はメモリ・ゲート・コンタクト５４と呼ばれる。
【００５６】
図１０は、追加の相互接続レベル５６Ａおよび５６Ｂおよびその上のビット線（ＢＬまたはＭ２）を形成した後の構造を示す。各々の相互接続レベルは、その中に位置付けされた導電性特徴６０を含んだレベル間誘電体５８Ａおよび５８Ｂを備えている。導電性特徴６０およびビット線（ＢＬまたはＭ２）は、上で言及した導電性充填材埋めビアと同じまたは異なる材料を含むことができる。メモリ・ゲート・コンタクト５４の上の導電性特徴は、図面でＭ１またはＭＳＧとしてラベル表示されている。
【００５７】
図１１は、図１０に示すような複数のトレンチＳＯＮＯＳセルを含むメモリ・アレイを示す平面図である。この図面では、セルＡ、ＢおよびＣが特に図示されメモリ・アレイの基本動作を説明する際に使用されている。図１１に示すメモリ・アレイの個々の記憶セルで行なわれる可能性のある電気的な動作を、これから説明する。ＳＯＮＯＳセルの基本的なプログラミング動作は、ａ）書込み「０」、ｂ）書込み「１」／消去「０」、ｃ）読出し「１」、または読出し「０」である。図１１を参照してこれらの動作をこれから説明する。図１１は、セルＡ〜Ｃを含んだ提案されたＳＯＮＯＳセル・アレイを示す図である。
【００５８】
アレイの各記憶セルで行なわれる可能性のある電気的な動作をこれから説明する。基本的なプログラミング動作は、ａ）書込み「０」、ｂ）書込み「１」／消去、およびｃ）読出し「１」または「０」である。
【００５９】
ａ）書込み「０」。「０」をセルＡに書き込むために、ビット線（ＢＬ）は−５Ｖでバイアスされ、メモリ選択ゲート（ＭＳＧ）は５Ｖに持ち上げられ、そしてアレイＰウェルは−５Ｖにバイアスされる。これらの条件のために、電子は、記憶セルの反転層とメモリ選択ゲートの間の高電界によって動かされ、そしてトレンチの記憶セル部分のＯＮＯに捕獲される。ビット線および深いトレンチのソース線は両方とも−５Ｖであるので、選択トランジスタおよびメモリ・トランジスタのチャネルを流れる電流は無視できる程度である。同じ持ち上げられたＭＳＧを共有する抑止セル（セルＣ）は、ビット線拡散とメモリ選択ゲートの間の低電界を見るので、プログラムされない。セルＣからのビット線電流は、Ｐウェルが−５Ｖにバイアスされているので、比較的小さい。その上、プログラム・セルと同じビット線を共有する抑止セル（セルＢ）は、それのメモリ・選択ゲートが−５Ｖにバイアスされているので、書き込まれない。ＯＮＯへの電子注入で、メモリ素子の閾値電圧は相当に上昇し、読み出されるときの電流を著しく減少させるかもしれない。
【００６０】
ｂ）書込み書「１」（または、消去「０」）：セルＡに「１」を書き込むために、ＢＬおよび深いトレンチのソース線は＋５Ｖにバイアスされる。メモリ選択ゲートは−５Ｖにバイアスされ、アレイＰウェルは＋５Ｖにバイアスされる。選択されたセルのこれらのバイアス条件のために、ＯＮＯへの正孔注入が支配的になり、一方で、捕獲電子は、メモリ・ゲートとビット拡散の間の高電界によってメモリ素子の元のビット線拡散に注入される。同じメモリ・ゲート選択線を共有する全てのセル（例えば、セルＣ、メモリ・ゲート選択線１）は、書込み「１」／消去動作を行なう。同じメモリ・ゲート線全てが「１」／消去を書き込まれるやいなや、書込み「０」が選択的に行なわれて、所望のビット線パターンを生成する。抑止セルＢのＭＳＧ、ＢＬおよび深いトレンチのソース線は全て＋５Ｖであるので、抑止セルＢは消去されず、またチャネル電流も流れない。
【００６１】
ｃ）読出し：図１１に示すセルＡから「１」または「０」を読み出すために、ＢＬはより低い電圧（例えば、１．５Ｖ）にバイアスされ、かつメモリ選択ゲートは＋１．５Ｖに持ち上げられる。アレイ・ウェルおよび深いトレンチのソース線は接地される。電流が検出されない場合、このことは、メモリ素子の閾値電圧が高すぎてオンにできず、したがって「０」がセルに書き込まれたことを意味する。電流が検出された場合、このことは、メモリ素子の閾値電圧が低く（おそらく負）かつデバイスがオンであり、したがって、「１」がセルに書き込まれた（すなわち、空乏モード平面メモリ素子）ことを意味する。隣接した抑止セルは、ゲートがオンにならないように接地されるか、または僅かに負にバイアスされることさえある。
【００６２】
本発明のいくつかの実施形態では、近接した孤立セルの間に１Ｆ間隔を可能にする４Ｆ２ＳＯＩＳＯＮＯＳセルが作られる。そのようなセルおよびこれを製造するためのプロセスが図１２〜１４に示されている。留意すべきことであるが、本発明のこの実施形態は、図６に示す構造を形成する際に使用された同じ基本処理ステップを利用する。図６に示す構造を実現した後で、従来堆積プロセスを利用して酸化物ハードマスク７０がこの構造の上に堆積される。一般に、酸化物ハードマスク７０は、ホウ素ドープ・ケイ酸塩ガラスのようなドープされたケイ酸塩ガラスで構成される。酸化物マスク７０の厚さは、約１００から約３００ｎｍである。それから、従来堆積技術およびリソグラフィを利用して、パターン形成レジスト７２が酸化物ハードマスク７０の上に形成される。パターン形成レジスト７２は、近接したセルを隔てる浅いトレンチ分離領域４０の上に位置付けされた開口７４を含む。酸化物ハードマスク７０およびパターン形成レジスト７２を含んだ結果として得られた構造を、例えば、図１２に示す。
【００６３】
図１３は、パターン形成レジスト７２の開口７４を通してエッチングした後の構造を示し、エッチングは、ソース領域２０のその下の面より下のある距離のところで下部半導体層１２Ａ中で止まっている。このエッチング・プロセスは、酸化物ハードマスク７０および浅いトレンチ分離領域４０を通した反応性イオン・エッチング、それから、ライナ３８および３４を通したエッチング、および最後に、ソース拡散２０よりも深い深さまでの下部半導体層１２Ａを通した反応性イオン・エッチングを含む。一般に、反応性イオン・エッチング・ステップは、図１３に示す構造を形成する際に使用される。図１３において、参照数字７４’は、構造中に設けられた深い開口を指し示している。
【００６４】
次に、また図１４に示すように、従来堆積プロセスを利用して、スピン・オン・ガラスのような流動可能な酸化物が深い開口７４’の中に形成される。深い開口７４’に流動可能な酸化物を充填した後で、流動可能酸化物は、パッド・スタック１４をエッチング／研磨停止層として使用して平坦化される。深い開口７４’の中の平坦化された流動可能酸化物は、近接した記憶セルの間に深いトレンチ分離領域７６を形成する。図７〜１０で説明したような処理は、上述のように予備的形成処理である。
【００６５】
留意されたいことであるが、図１〜１０か図１２〜１４かどちらかに示された垂直ＳＯＮＯＳ記憶セルは、埋込み絶縁層１２Ｂで互いに隔てられた上部半導体層１２Ｃおよび下部半導体層１２Ａを備えるセミコンダクタ・オン・インシュレータ基板１２と、前記セミコンダクタ・オン・インシュレータ基板内に位置する少なくとも１つの垂直トレンチＳＯＮＯＳ記憶セルとを含む。この少なくとも１つの垂直トレンチＳＯＮＯＳ記憶セルは、垂直トレンチ１８の下に位置するソース拡散２０、前記垂直トレンチの一方の側に位置する選択ゲート・チャネル２２、前記選択ゲート・チャネル２２の上に接触して位置している外方拡散／Ｓｉ含有ブリッジ（領域３６および３０で構成された）、および前記ブリッジすなわち領域３６および３０の上部に近接しかつ接触して位置しているシリサイド化ドープ領域４２を含む。本発明に従って、「ブリッジ」は前記上部半導体層１２Ｃ、前記埋込み絶縁層１２Ｂおよび前記下部半導体層１２Ａの中に存在している。
【００６６】
本発明は、好ましい実施形態に関して特に図示しまた説明したが、本発明の精神および範囲から逸脱することなく形および細部に前記および他の変更を加えることができることを、当業者は理解するであろう。したがって、本発明は、説明しかつ図示した形および細部そのものに限定されることなく、添付の特許請求の範囲に含まれることが意図されている。
【図面の簡単な説明】
【００６７】
【図１】本発明の一対の垂直ＳＯＩトレンチＳＯＮＯＳセルの製造において使用される基本処理ステップを示す（断面図による）実体図である。断面図は、図面に示された一対の記憶セルを通っているビット線方向、例えばＭ２に沿っている。
【図２】本発明の一対の垂直ＳＯＩトレンチＳＯＮＯＳセルの製造において使用される基本処理ステップを示す（断面図による）実体図である。断面図は、図面に示された一対の記憶セルを通っているビット線方向、例えばＭ２に沿っている。
【図３】本発明の一対の垂直ＳＯＩトレンチＳＯＮＯＳセルの製造において使用される基本処理ステップを示す（断面図による）実体図である。断面図は、図面に示された一対の記憶セルを通っているビット線方向、例えばＭ２に沿っている。
【図４】本発明の一対の垂直ＳＯＩトレンチＳＯＮＯＳセルの製造において使用される基本処理ステップを示す（断面図による）実体図である。断面図は、図面に示された一対の記憶セルを通っているビット線方向、例えばＭ２に沿っている。
【図５】本発明の一対の垂直ＳＯＩトレンチＳＯＮＯＳセルの製造において使用される基本処理ステップを示す（断面図による）実体図である。断面図は、図面に示された一対の記憶セルを通っているビット線方向、例えばＭ２に沿っている。
【図６】本発明の一対の垂直ＳＯＩトレンチＳＯＮＯＳセルの製造において使用される基本処理ステップを示す（断面図による）実体図である。断面図は、図面に示された一対の記憶セルを通っているビット線方向、例えばＭ２に沿っている。
【図７】本発明の一対の垂直ＳＯＩトレンチＳＯＮＯＳセルの製造において使用される基本処理ステップを示す（断面図による）実体図である。断面図は、図面に示された一対の記憶セルを通っているビット線方向、例えばＭ２に沿っている。
【図８】本発明の一対の垂直ＳＯＩトレンチＳＯＮＯＳセルの製造において使用される基本処理ステップを示す（断面図による）実体図である。断面図は、図面に示された一対の記憶セルを通っているビット線方向、例えばＭ２に沿っている。
【図９】本発明の一対の垂直ＳＯＩトレンチＳＯＮＯＳセルの製造において使用される基本処理ステップを示す（断面図による）実体図である。断面図は、図面に示された一対の記憶セルを通っているビット線方向、例えばＭ２に沿っている。
【図１０】本発明の一対の垂直ＳＯＩトレンチＳＯＮＯＳセルの製造において使用される基本処理ステップを示す（断面図による）実体図である。断面図は、図面に示された一対の記憶セルを通っているビット線方向、例えばＭ２に沿っている。
【図１１】複数のＳＯＩトレンチＳＯＮＯＳセルを含んだセル・アレイ配置を示す（平面図による）実体図であり、そのうちの一対のＳＯＩトレンチＳＯＮＯＳセルが例えば図１０に示されている。
【図１２】４Ｆ２垂直ＳＯＩＳＯＮＯＳセルを製造するために本発明で使用される処理の流れを示す（断面図による）実体図であり、断面図は同じくＢＬ方向に沿っている。
【図１３】４Ｆ２垂直ＳＯＩＳＯＮＯＳセルを製造するために本発明で使用される処理の流れを示す（断面図による）実体図であり、断面図は同じくＢＬ方向に沿っている。
【図１４】４Ｆ２垂直ＳＯＩＳＯＮＯＳセルを製造するために本発明で使用される処理の流れを示す（断面図による）実体図であり、断面図は同じくＢＬ方向に沿っている。
【符号の説明】
【００６８】
１２  セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板
１２Ａ  下部半導体層
１２Ｂ  埋込み絶縁層
１２Ｃ  上部半導体層
１８  垂直トレンチ
２０  ソース拡散
２２  選択ゲート・チャネル
２４  酸化物・窒化物・酸化物（ＯＮＯ）誘電体スタック（ゲート誘電体）
２６  第１のＳｉ含有導電性材料（ゲート電極）
２８  第２のＳｉ含有導電性材料
３０  第３のＳｉ含有導電性材料（ブリッジ）
３２  パターン形成レジスト
３６  外方拡散領域（ブリッジ）
３８  窒化物ライナ
４０  浅いトレンチ分離領域
４２  シリサイド化ドープ領域
４４  窒化物障壁
４６  パターン形成レベル間誘電体
４８  ビット線コンタクト・ビア
５０  メモリ・ゲート・コンタクト・ビア
５２  ビット線コンタクト
５４  メモリ・ゲート・コンタクト
６０  導電性特徴
７０  酸化物ハードマスク
７２  パターン形成レジスト
７４  開口
７４’  深い開口
７６  深いトレンチ分離領域
ＢＬ  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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