(57)【特許請求の範囲】
【請求項１】
インダクタンスに蓄積する電流を制御し、前記インダクタンスに電気的に接続可能な出力端から出力される出力電圧を制御する制御部を有し、
前記制御部は、
前記出力端に電気的に接続可能な負荷に応じて前記出力電圧が所定値よりも小さい場合に、入力電圧と基準電圧とに応じて前記インダクタンスに電流を蓄積する第１期間と、前記入力電圧と前記出力電圧とに応じて前記インダクタンスに蓄積された前記電流を前記出力端に供給する第２期間とを所定期間に割り当て、
前記出力電圧が前記所定値以上の場合に、前記第１期間と、前記第２期間と、前記出力電圧と前記基準電圧とに応じて前記出力端に前記インダクタンスに蓄積された前記電流を供給する第３期間とを前記所定期間に割り当て、前記所定期間において前記第２期間を固定し、前記第１期間及び前記第３期間の比を制御する、もしくは、前記所定期間において前記第１期間を固定し、前記第２期間及び前記第３期間の比を制御する
ことを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記制御部は、前記出力電圧が前記所定値よりも小さい場合に、前記所定期間に対する前記第１期間と前記第２期間との比を制御する
ことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
周期信号を生成する信号生成部を有し、
前記制御部は、前記出力電圧と前記周期信号との比較結果に応じて前記第１期間と前記第２期間との比を制御する
ことを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
第２周期信号を生成する信号生成部を有し、
前記制御部は、前記出力電圧と前記インダクタンスの電流との比較結果に応じて前記第１期間と前記第２期間との比を制御する
ことを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記入力電圧と前記出力電圧とに応じて、前記所定期間内における前記第２期間の固定時間を設定する第２期間制御部
を備えることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項６】
ＤＣ−ＤＣコンバータと、
前記ＤＣ−ＤＣコンバータと電気的に接続可能なインダクタンスと、
前記インダクタンスに電気的に接続可能な出力端と、
前記出力端に電気的に接続可能な回路と
を有し、
前記ＤＣ−ＤＣコンバータは、前記インダクタンスに蓄積する電流を制御し、前記出力端から出力される出力電圧を制御する制御部を有し、
前記制御部は、
前記出力端から出力される前記出力電圧が前記回路の動作に応じて所定値よりも小さい場合に、入力電圧と基準電圧とに応じて前記インダクタンスに電流を蓄積する第１期間と、前記入力電圧と前記出力電圧とに応じて前記インダクタンスに蓄積された前記電流を前記出力端に供給する第２期間とを所定期間に割り当て、
前記出力電圧が前記所定値以上の場合に、前記第１期間と、前記第２期間と、前記出力電圧と前記基準電圧とに応じて前記出力端に前記インダクタンスに蓄積された前記電流を供給する第３期間とを前記所定期間に割り当て、前記所定期間において前記第２期間を固定し、前記第１期間及び前記第３期間の比を制御する、もしくは、前記所定期間において前記第１期間を固定し、前記第２期間及び前記第３期間の比を制御する
ことを特徴とする電子機器。
【請求項７】
出力端から出力される出力電圧が負荷に応じて所定値よりも小さい場合に、入力電圧と基準電圧とに応じてインダクタンスに電流を蓄積し、
前記入力電圧と前記出力電圧とに応じて前記インダクタンスに蓄積された前記電流を前記出力端に供給し、
前記インダクタンスに前記電流を蓄積する第１期間と、前記出力端に前記インダクタンスに蓄積された前記電流を供給する第２期間とを所定期間に割り当て、
前記出力電圧が前記所定値以上の場合に、前記第１期間と、前記第２期間と、前記出力電圧と前記基準電圧とに応じて前記出力端に前記インダクタンスに蓄積された前記電流を供給する第３期間とを前記所定期間に割り当て、前記所定期間において前記第２期間を固定し、前記第１期間及び前記第３期間の比を制御する、もしくは、前記所定期間において前記第１期間を固定し、前記第２期間及び前記第３期間の比を制御する
ことを特徴とするＤＣ−ＤＣコンバータの制御方法。
【請求項８】
前記出力電圧が前記所定値よりも小さい場合に、前記所定期間に対する前記第１期間と前記第２期間との比を制御する
ことを特徴とする請求項７に記載のＤＣ−ＤＣコンバータの制御方法。
【請求項９】
周期信号と前記出力電圧との比較結果に応じて、前記第１期間と前記第２期間との前記比を制御する
ことを特徴とする請求項８に記載のＤＣ−ＤＣコンバータの制御方法。
【請求項１０】
前記出力電圧と前記インダクタンスの電流との比較結果に応じて前記第１期間と前記第２期間との前記比を制御する
ことを特徴とする請求項８に記載のＤＣ−ＤＣコンバータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータ、ＤＣ−ＤＣコンバータの制御方法および電子機器に関し、特に、定常状態時に効率を高めること、および負荷急変時の過渡応答時の応答速度を速めることが可能なＤＣ−ＤＣコンバータ等に関するものである。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータは、接続されたバッテリからの入力電圧を、安定化した出力電圧として各種回路に供給する。ＤＣ−ＤＣコンバータから電源電圧が供給される各種回路としては、パソコン、携帯電話、ゲーム機器、デジカメ等の電子機器に内蔵された回路が挙げられる。ここで低消費電力、超寿命の要求があるモバイル製品では、バッテリの供給できる電源電圧が低下した場合でも、各種回路の動作時間を確保することが望まれている。そしてＤＣ−ＤＣコンバータを用いることにより、バッテリの供給できる電源電圧が低下した場合にも、各種回路には安定した電源電圧が供給される。
【０００３】
尚、上記の関連技術として特許文献１乃至３が開示されている。
【特許文献１】特開2005-192312号公報
【特許文献２】特開2005-192323号公報
【特許文献３】特開平9-223837号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
モバイル製品等に代表される電子機器では、機器の動作時間を延ばすために各種回路へ供給される電源電圧を制限するスタンバイ状態により、電力消費を抑える技術が採用されている場合がある。この場合、機器がスタンバイ状態から復帰すると各種回路が動作するので、急激に電力が消費される。しかし従来技術（特許文献１）では、このようなＤＣ−ＤＣコンバータに高い負荷がかかる過渡状態時に対応する事が出来ない。すると、各種回路に安定した電源電圧が供給できず問題である。
【０００５】
本発明は前記背景技術の課題を解消するためになされたものであり、定常状態時に効率を高めること、負荷急変時の過渡応答時の応答速度を速めることが可能なＤＣ−ＤＣコンバータを提供することを提案する。
【課題を解決するための手段】
【０００６】
前記目的を達成するために、開示のＤＣ−ＤＣコンバータでは、インダクタンスに蓄積する電流を制御し、インダクタンスに電気的に接続可能な出力端から出力される出力電圧を制御する制御部を有し、制御部は、出力端に電気的に接続可能な負荷に応じて出力電圧が所定値よりも小さい場合に、入力電圧と基準電圧とに応じてインダクタンスに電流を蓄積する第１期間と、入力電圧と出力電圧とに応じてインダクタンスに蓄積された電流を出力端に供給する第２期間とを所定期間に割り当て、出力電圧が所定値以上の場合に、第１期間と、第２期間と、出力電圧と基準電圧とに応じて出力端にインダクタンスに蓄積された電流を供給する第３期間とを所定期間に割り当て、所定期間において第２期間を固定し、第１期間及び第３期間の比を制御する、もしくは、所定期間において第１期間を固定し、第２期間及び第３期間の比を制御することを特徴とする。
【０００７】
また開示のＤＣ−ＤＣコンバータの制御方法では、出力端から出力される出力電圧が負荷に応じて所定値よりも小さい場合に、入力電圧と基準電圧とに応じてインダクタンスに電流を蓄積し、入力電圧と出力電圧とに応じてインダクタンスに蓄積された電流を出力端に供給し、インダクタンスに電流を蓄積する第１期間と、出力端にインダクタンスに蓄積された電流を供給する第２期間とを所定期間に割り当て、出力電圧が所定値以上の場合に、第１期間と、第２期間と、出力電圧と基準電圧とに応じて出力端にインダクタンスに蓄積された電流を供給する第３期間とを所定期間に割り当て、所定期間において第２期間を固定し、第１期間及び第３期間の比を制御する、もしくは、所定期間において第１期間を固定し、第２期間及び第３期間の比を制御することを特徴とする。
【０００８】
また開示の電子機器では、ＤＣ−ＤＣコンバータと、ＤＣ−ＤＣコンバータと電気的に接続可能なインダクタンスと、インダクタンスに電気的に接続可能な出力端と、出力端に電気的に接続可能な回路とを有し、ＤＣ−ＤＣコンバータは、インダクタンスに蓄積する電流を制御し、出力端から出力される出力電圧を制御する制御部を有し、制御部は、出力端から出力される出力電圧が回路の動作に応じて所定値よりも小さい場合に、入力電圧と基準電圧とに応じてインダクタンスに電流を蓄積する第１期間と、入力電圧と出力電圧とに応じてインダクタンスに蓄積された電流を出力端に供給する第２期間とを所定期間に割り当て、出力電圧が所定値以上の場合に、第１期間と、第２期間と、出力電圧と基準電圧とに応じて出力端にインダクタンスに蓄積された電流を供給する第３期間とを所定期間に割り当て、所定期間において第２期間を固定し、第１期間及び第３期間の比を制御する、もしくは、所定期間において第１期間を固定し、第２期間及び第３期間の比を制御することを特徴とする。
【０００９】
出力端には負荷が電気的に接続される。出力端からは出力電圧が出力され、出力電圧は負荷に供給される。制御部は出力電圧が所定値よりも小さいか否かを監視する。第１期間ではインダクタンスに電流が蓄積される。よってエネルギーがインダクタンスに蓄積される。第２期間ではインダクタンスに蓄積された電流が出力端に供給される。よってインダクタンスよりエネルギーが出力端側に放出される。出力電圧が所定値以上の場合には、第１期間と、第２期間と、出力電圧と基準電圧とに応じて出力端にインダクタンスに蓄積された電流を供給する第３期間とを所定期間に割り当てる。この場合、所定期間において第２期間を固定し、第１期間及び第３期間の比を制御するか、もしくは、所定期間において第１期間を固定し、第２期間及び第３期間の比を制御するかの制御が行われる。
【００１０】
負荷が起動する等により、負荷成分が急激に増加すると、出力端から出力される出力電圧は低下する。そして出力電圧が所定値よりも低くなると、所定期間には、第１期間と第２期間とが制御部によって割り当てられる。このとき負荷状態が高くされることに応じて第１期間の割り当てを大きくすれば、インダクタンスに蓄積されるエネルギーが大きくなることから出力電圧の上昇速度を早めることができる。よって過渡応答速度を高めることができる。
【発明の効果】
【００１１】
開示のＤＣ−ＤＣコンバータ、ＤＣ−ＤＣコンバータの制御方法および電子機器によれば、定常状態時に効率を高めること、負荷急変時の過渡応答時の応答速度を速めることが可能なＤＣ−ＤＣコンバータを提供することが可能となる。
【発明を実施するための最良の形態】
【００１２】
図１は、第１実施形態に係る昇降圧型ＤＣ−ＤＣコンバータ１の回路図である。第１実施形態に係る昇降圧型ＤＣ−ＤＣコンバータ１は、負荷急増時の過渡応答速度が高くされているＤＣ−ＤＣコンバータである。このＤＣ−ＤＣコンバータは、いわゆるＨブリッジ型スイッチングレギュレータの構成を有しており、チョークコイルＬ１、トランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４、出力コンデンサＣ１、および制御回路１１を備える。トランジスタＦＥＴ１のドレイン端子には、入力端子Ｔｉｎが接続される。入力端子Ｔｉｎにはバッテリ６が接続され、入力電圧Ｖｉｎが入力される。ここでバッテリ６の例としては、携帯電話等のモバイル機器の電池（直流電池、リチウム電池など）や、ノートパソコン等で使用する変換器以降の電源（ＡＣ電源をＤＣ変換および変圧した電源）などが挙げられる。トランジスタＦＥＴ１のソース端子は、チョークコイルＬ１の端子Ｔｘ、およびトランジスタＦＥＴ２のドレイン端子に接続される。トランジスタＦＥＴ２のソース端子は基準電位に接続される。トランジスタＦＥＴ１、ＦＥＴ２のゲート端子は、制御回路１１の出力端子ＤＨ１、ＤＬ１に各々接続されている。
【００１３】
トランジスタＦＥＴ４のドレイン端子は、出力端子Ｔｏｕｔに接続されており、入力電圧Ｖｉｎが昇圧または降圧されて出力電圧Ｖｏｕｔとして出力される。出力端子Ｔｏｕｔには、チョークコイルＬ１を介して供給される電力を蓄積しておくために、基準電位との間に出力コンデンサＣ１が接続されている。また出力端子Ｔｏｕｔは、制御回路１１の入力端子ＦＢに接続される。そして出力端子Ｔｏｕｔには負荷５が接続される。ここで負荷５の例としては、モバイル機器（パソコン、携帯電話、ゲーム機器、デジカメ等）およびその他の電子機器の内部回路や、ノートパソコンに内蔵されているリチウム電池等の充電池などが挙げられる。トランジスタＦＥＴ４のソース端子は、チョークコイルＬ１の端子Ｔｙ、およびトランジスタＦＥＴ３のドレイン端子に接続される。トランジスタＦＥＴ３のソース端子は基準電位に接続される。トランジスタＦＥＴ３、ＦＥＴ４のゲート端子は、制御回路１１の出力端子ＤＨ２、ＤＬ２に各々接続されている。
【００１４】
制御回路１１の構成を説明する。制御回路１１は、誤差増幅器ＥＲＡ、ＰＷＭ制御回路ＰＣ、ステイタス制御回路ＳＣ、発振器ＯＳＣ、ステート（３）時間制御回路ＴＣ３、ロジック部ＬＣ、抵抗素子Ｒ１およびＲ２を備える。ロジック部ＬＣは、アンド回路ＡＤ１およびＡＤ２、インバータＩＮＶ１およびＩＮＶ２を備える。ロジック部ＬＣは、ステート信号ＳＴ１がハイレベルである期間中においてはステート信号ＳＴ２およびＳＴ３をマスクし、ステート信号ＳＴ１がローレベルかつステート信号ＳＴ２がハイレベルである期間中においてはステート信号ＳＴ３をマスクする動作をする回路である。入力端子ＦＢは、抵抗素子Ｒ２を介して基準電位に接続されている抵抗素子Ｒ１の一端子に接続されている。誤差増幅器ＥＲＡの反転入力端子には、抵抗素子Ｒ１とＲ２との接続点が接続される。また誤差増幅器ＥＲＡの非反転入力端子には、基準電圧Ｖｒｅｆが印加される。誤差増幅器ＥＲＡからは出力信号Ｅｏｕｔが出力される。また発振器ＯＳＣからは、クロック信号ＣＬＫが出力される。ＰＷＭ制御回路ＰＣには、出力信号Ｅｏｕｔおよびクロック信号ＣＬＫが入力され、ステート信号ＳＴ１が出力される。ステート信号ＳＴ１はステイタス制御回路ＳＣに入力されると共に、インバータＩＮＶ１を介してアンド回路ＡＤ１およびＡＤ２に入力される。またステート（３）時間制御回路ＴＣ３にはクロック信号ＣＬＫが入力され、制御信号ＣＴ３が出力される。制御信号ＣＴ３はアンド回路ＡＤ２に入力されると共に、インバータＩＮＶ２を介してアンド回路ＡＤ１に入力される。アンド回路ＡＤ１から出力されるステート信号ＳＴ２はステイタス制御回路ＳＣに入力される。またアンド回路ＡＤ２から出力されるステート信号ＳＴ３はステイタス制御回路ＳＣに入力される。
【００１５】
ステイタス制御回路ＳＣの出力端子Ｑ１およびＱ２が出力端子ＤＨ１およびＤＨ２に接続されると共に、出力端子＊Ｑ１および＊Ｑ２が出力端子ＤＬ１およびＤＬ２に接続される。出力端子Ｑ１、＊Ｑ１、Ｑ２、＊Ｑ２からは、それぞれ、制御信号ＶＱ１、＊ＶＱ１、ＶＱ２、＊ＶＱ２が出力される。ステイタス制御回路ＳＣは、ステート信号ＳＴ１ないしＳＴ３に応じて、制御信号ＶＱ１、＊ＶＱ１、ＶＱ２、＊ＶＱ２を制御する。
【００１６】
図２に、ステート（３）時間制御回路ＴＣ３の内部回路を示す。アンプＡＭＰの反転入力端子には入力電圧Ｖｉｎが入力され、非反転入力端子には出力電圧Ｖｏｕｔが入力される。フリップフロップＦＦのＤ端子には電源電圧Ｖｃｃが入力される。またＣＫ端子にはクロック信号ＣＬＫがインバータＩＮＶ３を介して入力される。またＱ端子の出力信号は、インバータＩＮＶ４を介して制御信号ＣＴ３としてステート（３）時間制御回路ＴＣ３の外部へ出力されると共に、トランジスタＭ１のゲート端子へ入力される。トランジスタＭ１のソース端子は接地され、ドレイン端子はノードＮＤ２に接続される。またコンデンサＣの一端は接地され、他端はノードＮＤ２に接続される。またノードＮＤ２には、定電流源ＣＣおよびコンパレータＣＯＭＰの反転入力端子が接続される。コンパレータＣＯＭＰの非反転入力端子にはアンプＡＭＰから出力される出力電圧Ｖ１が入力され、反転入力端子にはノードＮＤ２の電圧Ｖ２が入力される。コンパレータＣＯＭＰの出力端子は、フリップフロップＦＦのＲ端子に接続される。
【００１７】
ＤＣ−ＤＣコンバータ１の動作を説明する。ＤＣ−ＤＣコンバータ１では、図３、図４、図５に示すように、トランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４のオン・オフ状態の組み合わせに応じて、ステート（１）、（２）、（３）の状態とされる。
【００１８】
制御信号ＶＱ１およびＶＱ２がハイレベル、＊ＶＱ１および＊ＶＱ２がローレベルのときは、トランジスタＦＥＴ１およびＦＥＴ３がオン、ＦＥＴ２およびＦＥＴ４がオフ状態とされる。よって図３に示すように、チョークコイルＬ１の端子Ｔｘは入力端子Ｔｉｎへ接続され、端子Ｔｙは基準電位へ接続され、ステート（１）となる。ステート（１）では、入力端子Ｔｉｎ側よりエネルギーがチョークコイルＬ１に蓄積され、インダクタ電流ＩＬは時間の経過とともに急峻な一定の傾きで増加する。
【００１９】
制御信号＊ＶＱ１および＊ＶＱ２がハイレベル、ＶＱ１およびＶＱ２がローレベルのときは、トランジスタＦＥＴ１およびＦＥＴ３がオフ、ＦＥＴ２およびＦＥＴ４がオン状態とされる。よって図４に示すように、チョークコイルＬ１の端子Ｔｘは基準電位に接続され、端子Ｔｙは出力端子Ｔｏｕｔへ接続され、ステート（２）となる。ステート（２）では、チョークコイルＬ１よりエネルギーが出力端子Ｔｏｕｔ側に放出され、インダクタ電流ＩＬは時間の経過とともに急峻な一定の傾きで減少する。
【００２０】
制御信号ＶＱ１および＊ＶＱ２がハイレベル、＊ＶＱ１およびＶＱ２がローレベルのときは、トランジスタＦＥＴ１およびＦＥＴ４がオン、ＦＥＴ２およびＦＥＴ３がオフ状態とされる。よって図５に示すように、チョークコイルＬ１の端子Ｔｘは入力端子Ｔｉｎに接続され、端子Ｔｙは出力端子Ｔｏｕｔへ接続され、ステート（３）となる。ステート（３）において、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも高いときは、入力端子Ｔｉｎ側からのエネルギーがチョークコイルＬ１に蓄積されると同時に出力端子Ｔｏｕｔ側にも供給され、インダクタ電流ＩＬは時間の経過とともに一定の傾きで増加する。反対に、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも低いときは、チョークコイルＬ１よりエネルギーが出力端子Ｔｏｕｔ側に放出され、インダクタ電流ＩＬは時間の経過とともに一定の傾きで減少する。
【００２１】
第１実施形態におけるＤＣ−ＤＣコンバータ１の動作を、図６を用いて説明する。図６は、出力端子Ｔｏｕｔに接続される不図示の負荷の負荷状態が一定状態である、出力電圧Ｖｏｕｔの定常状態でのインダクタ電流ＩＬの波形図である。（ａ）は入力電圧Ｖｉｎ＞出力電圧Ｖｏｕｔの降圧動作が行われる場合、（ｂ）は入力電圧Ｖｉｎ＝出力電圧Ｖｏｕｔの昇降圧動作が行われる場合、（ｃ）は入力電圧Ｖｉｎ＜出力電圧Ｖｏｕｔの昇圧動作が行われる場合のそれぞれの波形図である。定常状態では、（ａ）ないし（ｃ）のいずれの場合においても、１つの動作周期Ｔにはステート（１）ないしステート（３）の３つのステートが含まれる。  そして動作周期Ｔの中でステート（１）⇒（２）⇒（３）の順序でステートが遷移する。
【００２２】
なお図６では、ステート（１）の時間を最小時間ｔ１_ｍｉｎで固定し、ステート（２）の時間ｔ２およびステート（３）の時間ｔ３をＰＷＭ制御している場合を示している。ここで最小時間ｔ１_ｍｉｎは、ＰＷＭ制御回路ＰＣのＰＷＭ最小時間である。そしてＰＷＭ最小時間は、ＰＷＭ制御回路ＰＣ内部のコンパレータやフリップフロップ等の各種回路の遅延時間等によって決まる値である。
【００２３】
図６において、ステート（１）では、インダクタ電流ＩＬの増加傾きは、チョークコイルＬ１のインダクタンス値をＬとすると、（Ｖｉｎ／Ｌ）で決まる値となる。またステート（２）では、インダクタ電流ＩＬの減少傾きは、−（Ｖｏｕｔ／Ｌ）で決まる値となる。またステート（３）では、インダクタ電流ＩＬの増加傾き（図６（ａ））または減少傾き（図６（ｃ））は、ステート（１）の増加傾きまたはステート（２）の減少傾きよりも小さくなる。また、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔと接近しているときは、ステート（３）におけるインダクタ電流ＩＬの傾きはほぼゼロとなる（図６（ｂ））。
【００２４】
そして定常状態時におけるＤＣ−ＤＣコンバータ１の効率を高めるためには、チョークコイルＬ１への無駄なエネルギの蓄積・放出を減らすことが必要である。すなわち、ステート（１）の時間を最小時間ｔ１_ｍｉｎにすることで、チョークコイルＬ１に蓄積されるエネルギを最小にすることが必要である。よって図６の波形図が、効率のよい理想的な波形図となるため、図６の波形図を実現する回路が必要となる。
【００２５】
ここで、図６の波形図を実現するために必要な時間ｔ２、ｔ３を求める方法を説明する。ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔが定常状態の時には、（ａ）ないし（ｃ）のいずれの場合においても、ステート（１）の最小時間ｔ１_ｍｉｎにより増加するインダクタ電流ＩＬの増加分を、ステート（２）の時間ｔ２及びステート（３）の時間ｔ３で減少させなければ出力電圧Ｖｏｕｔが安定しない。つまり、インダクタ電流ＩＬの最小時間ｔ１_ｍｉｎでのインダクタ電流ＩＬの増加量と、時間ｔ２およびｔ３でのインダクタ電流ＩＬの減少量とが等しくなければならない。これらの関係を式で表すと下記のようになる。
（Ｖｉｎ／Ｌ）ｔ１＿ｍｉｎ−（Ｖｏｕｔ／Ｌ）ｔ２＋｛（Ｖｉｎ−Ｖｏｕｔ）／Ｌ｝ｔ３＝０  …式（１）
Ｔ＝ｔ１_ｍｉｎ＋ｔ２＋ｔ３  …式（２）
【００２６】
すると式（１）および式（２）を用いて、図６の波形図を実現するために必要な時間ｔ２、ｔ３を一義に求めることができる。最小時間ｔ１_ｍｉｎとするための時間ｔ３は、下式（３）により求まる。
ｔ３＝（Ｖｉｎ／Ｖｏｕｔ）（Ｔ−ｔ１_ｍｉｎ)−ｔ１_ｍｉｎ  …式（３）
また最小時間ｔ１_ｍｉｎとするための時間ｔ２は、下式（４）により求まる。
ｔ２＝Ｔ−ｔ１＿ｍｉｎ−ｔ３  …式（４）
このように、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、最小時間ｔ１_ｍｉｎの値が決まれば、図６の波形図を実現するための時間ｔ２、ｔ３を求めることができる。
【００２７】
そして上式で求めた最小時間ｔ１_ｍｉｎ、時間ｔ２、時間ｔ３でＤＣ−ＤＣコンバータを制御するためには、ステート（１）ないし（３）の何れか１つの時間を上式で求めた時間で固定値とし、他の２つのステートの時間をＰＷＭ制御により可変に制御すればよい。これにより、出力電圧Ｖｏｕｔが安定するようにフィードバックループがかかるため、ＰＷＭ制御される他の２つのステートの時間も上式で求まる時間に収束する。よって、図６の波形図を実現することができる。
【００２８】
まず出力電圧Ｖｏｕｔの定常状態時のＤＣ−ＤＣコンバータ１の動作を、図７の波形図を用いて説明する。クロック信号ＣＬＫは、動作周期Ｔのクロックパルスからなる信号である。また出力電流Ｉｏｕｔは、インダクタ電流ＩＬの平均値である。また本実施形態では、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔとほぼ等しい値に接近しており、ステート（３）における電流センス信号Ｖｓの傾きがほぼゼロである場合の動作を説明する。
【００２９】
時刻Ｐ１（図７）において、クロック信号ＣＬＫのクロックパルスの立ち下がりエッジに応じて、ＰＷＭ制御回路ＰＣから出力されるステート信号ＳＴ１はハイレベルへ遷移する（矢印Ａ１）。またステート信号ＳＴ３はローレベルへ遷移する。ステイタス制御回路ＳＣは、ハイレベルのステート信号ＳＴ１の入力に応じて、制御信号ＶＱ２をハイレベルに遷移させ、制御信号＊ＶＱ２をローレベルに遷移させる（矢印Ａ２）。よってステート（１）がセットされ、動作周期Ｔが開始される。ステート（１）では、チョークコイルＬ１が出力側から遮断された状態で入力側からエネルギーを受け取るため、インダクタ電流ＩＬは急峻な傾きで増加する。
【００３０】
ＰＷＭ制御回路ＰＣは、内部に比較器（不図示）を備えている。比較器では、インダクタ電流ＩＬを検知した電流センス信号と、出力信号Ｅｏｕｔとが比較される。そして時刻Ｐ２において、電流センス信号が出力信号Ｅｏｕｔに到達すると、ＰＷＭ制御回路ＰＣから出力されるステート信号ＳＴ１がローレベルへ遷移する。ステート信号ＳＴ１がローレベルへ遷移することに応じて、アンド回路ＡＤ１から出力されるステート信号ＳＴ２がハイレベルへ遷移する（矢印Ａ３）。ステイタス制御回路ＳＣは、ハイレベルのステート信号ＳＴ２が入力されることに応じて、制御信号ＶＱ１およびＶＱ２をローレベルへ遷移させ、制御信号＊ＶＱ１および＊ＶＱ２をハイレベルに遷移させる（矢印Ａ４）。よってステート（１）からステート（２）へ切り替わる。ステート（２）では、チョークコイルＬ１が入力側から遮断されると同時に出力側に接続されるため、インダクタ電流ＩＬは急峻な傾きで減少する。
【００３１】
時刻Ｐ１から固定時間の時間ｔ３ｏｆｆが経過した時刻Ｐ３において、ステート（３）時間制御回路ＴＣ３から出力される制御信号ＣＴ３はハイレベルへ遷移する。
ここで時間ｔ３ｏｆｆは、動作周期Ｔからステート（３）の時間ｔ３を減じた値であり、固定値である。制御信号ＣＴ３の立ち上がりエッジに応じて、ステート信号ＳＴ３はハイレベル、ステート信号ＳＴ２はローレベルへ遷移する（矢印Ａ５）。ステイタス制御回路ＳＣは、ハイレベルのステート信号ＳＴ３に応じて、制御信号ＶＱ１をローレベルに遷移させ、制御信号＊ＶＱ１をハイレベルに遷移させる。よってステート（２）からステート（３）へ切り替わる。
【００３２】
そして時間ｔ３が経過する時刻Ｐ４まで、ステート（３）が維持される。ステート（３）においては、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔに接近しているため、図７に示すように、インダクタ電流ＩＬの傾きはほぼゼロである。よってインダクタ電流ＩＬは、時刻Ｐ３における値をほぼ一定に維持する。こうして、ステート（３）の期間中は、インダクタ電流ＩＬはほぼ極小の電流が維持される。
【００３３】
時刻Ｐ４において、クロック信号ＣＬＫの立ち下がりエッジに応じて、ステート信号ＳＴ１はハイレベルへ遷移する（矢印Ａ７）。またステート信号ＳＴ３はローレベルへ遷移する。これにより、動作周期Ｔが終了する。よって出力電圧Ｖｏｕｔの定常状態時では、時間ｔ３が固定時間とされる。そしてステート（１）と（２）の時間をＰＷＭ制御回路ＰＣで制御する、ＰＷＭ制御が行われる。
【００３４】
ここで時間ｔ３および時間ｔ３ｏｆｆを決める回路および動作を、図２および図８を用いて説明する。時間ｔ３は、入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔの関係により、式（３）を用いて一義に決められる。そして図２の回路は、式（３）に従って時間ｔ３を決定する回路の一例である。
【００３５】
図８のタイミングチャートを用いて、ステート（３）時間制御回路ＴＣ３の動作を説明する。クロック信号ＣＬＫのクロック波形の立下りエッジでフリップフロップＦＦにデータが取り込まれ、制御信号ＣＴ３がローレベルへ遷移する（図８、矢印Ａ１１）。制御信号ＣＴ３がローレベルになるとトランジスタＭ１がオフになり、定電流源ＣＣから出力される電流ＩｃがコンデンサＣに充電されるため、電圧Ｖ２が上昇する（矢印Ａ１２）。
【００３６】
時刻Ｐ１２において電圧Ｖ２が出力電圧Ｖ１に達すると、コンパレータＣＯＭＰの出力電圧がローレベルへ遷移しフリップフロップＦＦがリセットされる。よって制御信号ＣＴ３がハイレベルへ遷移し、時間ｔ３ｏｆｆが終了する（矢印Ａ１３）。制御信号ＣＴ３がハイレベルになるとトランジスタＭ１がオンになり、コンデンサＣが放電されるため、電圧Ｖ２がゼロに維持される。そして時刻Ｐ１３においてクロック信号ＣＬＫの立下りエッジに応じて制御信号ＣＴ３がローレベルへ遷移し、時間ｔ３が終了する（図８、矢印Ａ１４）。これにより１動作周期Ｔが終了する。
【００３７】
ここでアンプＡＭＰから出力される出力電圧Ｖ１は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係により定まる。具体的には、出力電圧Ｖｏｕｔが低くされることに応じて出力電圧Ｖ１も低下するため、時間ｔ３のオンデューティが大きくなる。一方、出力電圧Ｖｏｕｔが高くされることに応じて出力電圧Ｖ１も上昇するため、時間ｔ３のオンデューティが小さくなる。そして電流ＩｃやコンデンサＣの容量を適宜定めれば、ステート（３）時間制御回路ＴＣ３を用いて、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔから式（３）を満たすように時間ｔ３を定める事が可能となる。
【００３８】
このように、動作周期Ｔにおいてステート（１）⇒（２）⇒（３）の順序で、各ステートが繰り返される。そして、図７のインダクタ電流ＩＬの斜線部で示す領域において、エネルギーが出力端子Ｔｏｕｔ側に供給されることで、負荷に出力電流Ｉｏｕｔが供給される。
【００３９】
次に、負荷が急増した場合である過渡応答時のＤＣ−ＤＣコンバータ１の動作を、図９の波形図を用いて説明する。図９では周期Ｔ１ないしＴ４まで動作が行われる場合を説明する。なお負荷が急増する場合の例としては、モバイル製品等に代表される電子機器において、機器の動作時間を延ばすために各種回路へ供給される電源電圧を制限するスタンバイ状態から復帰する場合に、各種回路が動作することで急激に電力が消費される場合が挙げられる。
【００４０】
周期Ｔ１では、定常状態である。よって周期Ｔ１では、時間ｔ３が固定値とされた上で、ステート（１）と（２）とでＰＷＭ制御が行われている。
【００４１】
周期Ｔ２に移行し、時刻Ｐ２１において負荷が急増する場合を説明する。周期Ｔ２は、過渡応答時である。このとき出力電流Ｉｏｕｔが上昇し、出力電圧Ｖｏｕｔは低下し、出力信号Ｅｏｕｔは上昇する。出力信号Ｅｏｕｔの上昇に応じて、ステート信号ＳＴ１が動作周期Ｔ内でハイレベルとされる期間が長くなる。そしてステート信号ＳＴ１がハイレベルである期間が制御信号ＣＴ３の立ち上がりエッジである時刻Ｐ２２を超えて長くなると、ステート信号ＳＴ２はアンド回路ＡＤ１によりマスクされる（領域Ｒ２１）。
【００４２】
時刻Ｐ２３においてステート信号ＳＴ１がローレベルへ遷移することに応じて、アンド回路ＡＤ３から出力されるステート信号ＳＴ３がハイレベルへ遷移する（矢印Ａ２１）。よってステート（１）からステート（３）へ切り替わる。
【００４３】
これにより周期Ｔ２では、ステート（２）は行われない。そして周期Ｔ２では、ステート（１）と（３）の時間をＰＷＭ制御回路ＰＣおよびロジック部ＬＣで制御する、ＰＷＭ制御が行われる。ステート（１）と（３）とでＰＷＭ制御を行うことにより、ステート（１）の時間ｔ１のオンデューティを負荷状態に応じて大きくすることができるため、入力電圧Ｖｉｎ側からチョークコイルＬ１により多くのエネルギーを蓄積することができる。よってインダクタ電流ＩＬを急峻に上昇させることができるため、過渡応答速度を高めることができる。
【００４４】
同様に周期Ｔ３も過渡応答時であるため、ステート（２）は行われず、ステート（１）と（３）とでＰＷＭ制御が行われる。そして周期Ｔ４の時刻Ｐ２５において、必要なインダクタ電流ＩＬまで増加すると、定常状態へ戻る。周期Ｔ４は定常状態であるため、時間ｔ３が固定値とされた上で、ステート（１）と（２）とでＰＷＭ制御が行われる。
【００４５】
以上詳細に説明したとおり、第１実施形態に係るＤＣ−ＤＣコンバータ１では、定常状態である周期Ｔ１、Ｔ４では、時間ｔ３を固定とした上で、ステート（１）と（２）とでＰＷＭ制御が行われる。よって図６の波形図を実現することができるため、効率を高めることができる。そして負荷急増時の過渡応答時である周期Ｔ２、Ｔ３では、ステート（２）は行われず、ステート（１）と（３）とでＰＷＭ制御が行われる。よってステート（１）の時間を負荷状態に応じて大きくすることができるため、過渡応答速度を高めることができる。そして定常状態時にはステート（１）と（２）とのＰＷＭ制御を行い、過渡応答時にはステート（１）と（３）とのＰＷＭ制御を行うように制御方法を切り替えることにより、定常状態時に効率を高めることと、負荷急増時の過渡応答時の応答速度を速めることとを両立する事が出来る。
【００４６】
第２実施形態におけるＤＣ−ＤＣコンバータ１の動作を、図１０ないし図１４を用いて説明する。図１０は、第２実施形態に係る昇降圧型ＤＣ−ＤＣコンバータ１ａの回路図である。第２実施形態に係る昇降圧型ＤＣ−ＤＣコンバータ１ａは、負荷急減時の過渡応答速度が高くされているＤＣ−ＤＣコンバータである。
【００４７】
入力端子ＴｉｎとチョークコイルＬ１との接続経路間にセンス抵抗Ｒｓ１が備えられる。センス抵抗Ｒｓ１の両端は端子ＴＳ１およびＴＳ２を介して、電流センス部ＩＳに接続される。電流センス部ＩＳの出力端子はスイッチＳＷｓを介してノードＮＤ３へ接続される。またノードＮＤ３には抵抗素子Ｒｓ２を介してオフセット電圧Ｖｏｆｆｓｅｔが入力される。またオフセット電圧Ｖｏｆｆｓｅｔは、ステート（３）時間制御回路ＴＣ３ａに入力される。ノードＮＤ３はコンパレータＣＯＭＰの非反転入力端子に接続される。
【００４８】
ＰＷＭ制御回路ＰＣａには、コンパレータＣＯＭＰおよびフリップフロップＦＦ２が備えられる。コンパレータＣＯＭＰの非反転入力端子には、ノードＮＤ３の電圧値が、電流センス信号Ｖｓｅｎｓｅとして入力される。またコンパレータＣＯＭＰの反転入力端子には、出力信号Ｅｏｕｔが入力される。フリップフロップＦＦ２のＲ端子にはコンパレータＣＯＭＰの出力端子が接続され、Ｓ端子には発振器ＯＳＣの出力端子が接続される。ステート（３）時間制御回路ＴＣ３ａには、出力信号Ｅｏｕｔ、オフセット電圧Ｖｏｆｆｓｅｔ、クロック信号ＣＬＫが入力され、制御信号ＣＴ３ａが出力される。フリップフロップＦＦ２から出力されるステート信号ＳＴ１は、ステイタス制御回路ＳＣへ入力されると共にスイッチＳＷｓへ入力される。なおその他の構成は、第１実施形態に係る昇降圧型ＤＣ−ＤＣコンバータ１（図１）と同様であるため、ここでは詳細な説明は省略する。
【００４９】
図１１に、ステート（３）時間制御回路ＴＣ３ａの内部回路を示す。ステート（３）時間制御回路ＴＣ３ａは、第１実施形態に係るステート（３）時間制御回路ＴＣ３（図２）の内部回路に加えて、電流変換部ＩＴを備える。電流変換部ＩＴの非反転入力端子にはオフセット電圧Ｖｏｆｆｓｅｔが入力され、反転入力端子には出力信号Ｅｏｕｔが入力される。また電流変換部ＩＴの出力端子はノードＮＤ２に接続される。電流変換部ＩＴの定電流源には、オフセット電圧Ｖｏｆｆｓｅｔと出力信号Ｅｏｕｔとの差分に応じた電流Ｉｄが流れる。なおその他の構成は、第１実施形態に係るステート（３）時間制御回路ＴＣ３と同様であるため、ここでは詳細な説明は省略する。
【００５０】
ＤＣ−ＤＣコンバータ１ａの動作を説明する。まず負荷状態が一定である、出力電圧Ｖｏｕｔの定常状態時の動作を、図１２のタイミングチャートを用いて説明する。定常状態時では、出力信号Ｅｏｕｔはオフセット電圧Ｖｏｆｆｓｅｔ以上とされている。
【００５１】
時刻Ｐ３１において、クロック信号ＣＬＫのクロックパルスの立ち下がりエッジに応じて、ＰＷＭ制御回路ＰＣａから出力されるステート信号ＳＴ１はハイレベルへ遷移する（矢印Ａ３１）。またステート信号ＳＴ３はローレベルへ遷移する。よってステート（１）がセットされ、動作周期Ｔが開始される。
【００５２】
ステート信号ＳＴ１がハイレベルの期間では、スイッチＳＷｓが導通状態とされるため、オフセット電圧Ｖｏｆｆｓｅｔが与えられた電流センス信号ＶｓｅｎｓｅがコンパレータＣＯＭＰの非反転入力端子に入力される（矢印Ａ３２）。コンパレータＣＯＭＰでは、電流センス信号Ｖｓｅｎｓｅと出力信号Ｅｏｕｔとが比較される。そして時刻Ｐ３２において、電流センス信号Ｖｓｅｎｓｅが出力信号Ｅｏｕｔに到達すると、コンパレータＣＯＭＰからハイレベルのパルス信号Ｖｃｏｍｐが出力される。そしてフリップフロップＦＦ２がリセットされるため、ステート信号ＳＴ１がローレベルへ遷移する（矢印Ａ３３）。ステート信号ＳＴ１がローレベルへ遷移することに応じて、アンド回路ＡＤ１から出力されるステート信号ＳＴ２がハイレベルへ遷移する（矢印Ａ３４）。よってステート（１）からステート（２）へ切り替わる。
【００５３】
時刻Ｐ３１から時間ｔ３ｏｆｆが経過した時刻Ｐ３３において、ステート（３）時間制御回路ＴＣ３ａから出力される制御信号ＣＴ３ａはハイレベルへ遷移する。制御信号ＣＴ３ａの立ち上がりエッジに応じて、ステート信号ＳＴ３はハイレベル、ステート信号ＳＴ２はローレベルへ遷移する（矢印Ａ３５）。よってステート（２）からステート（３）へ切り替わる。
【００５４】
そして時間ｔ３が経過する時刻Ｐ３４まで、ステート（３）が維持される。時刻Ｐ３４において、クロック信号ＣＬＫの立ち下がりエッジに応じて、ステート信号ＳＴ１はハイレベルへ遷移する（矢印Ａ３７）。またステート信号ＳＴ３はローレベルへ遷移する。これにより、動作周期Ｔが終了する。
【００５５】
ここで定常状態時における、時間ｔ３および時間ｔ３ｏｆｆを決める動作を説明する。時間ｔ３は、入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔの関係により、式（３）を用いて一義に決められる。そして図１１の回路は、式（３）に従って時間ｔ３を決定する回路の一例である。
【００５６】
図１４に、誤差増幅器ＥＲＡの出力信号Ｅｏｕｔと、電流変換部ＩＴに流れる電流Ｉｄとの相関を示す。出力信号Ｅｏｕｔがオフセット電圧Ｖｏｆｆｓｅｔ以上の領域では、電流Ｉｄはゼロとされる。一方、出力信号Ｅｏｕｔがオフセット電圧Ｖｏｆｆｓｅｔ以下になる領域Ｒ１１では、出力信号Ｅｏｕｔの減少に応じて電流Ｉｄが増加する。
【００５７】
図１２のタイミングチャートを用いて、ステート（３）時間制御回路ＴＣ３ａの動作を説明する。時刻Ｐ３１においてクロック信号ＣＬＫのクロック波形の立下りエッジでフリップフロップＦＦにデータが取り込まれ、制御信号ＣＴ３がローレベルへ遷移するため、トランジスタＭ１がオフになる。そして電流（Ｉｃ−Ｉｄ）がコンデンサＣに充電される。ここで出力電圧Ｖｏｕｔの定常状態では、出力信号Ｅｏｕｔがオフセット電圧Ｖｏｆｆｓｅｔ以上とされているため、電流Ｉｄはゼロとされ、電流（Ｉｃ−Ｉｄ）は最大値とされる。よって電圧Ｖ２の上昇傾きは最大値とされる。時刻ｐ３３において電圧Ｖ２が出力電圧Ｖ１に達すると、制御信号ＣＴ３ａがハイレベルへ遷移し、時間ｔ３ｏｆｆが終了する。そして時刻ｐ３４においてクロック信号ＣＬＫの立下りエッジに応じて制御信号ＣＴ３ａがローレベルへ遷移し、時間ｔ３が終了する。これにより１動作周期Ｔが終了する。
【００５８】
このように出力電圧Ｖｏｕｔの定常状態時では、時間ｔ３が固定値とされた上で、ステート（１）と（２）とでＰＷＭ制御が行われる。なおその他の動作は第１実施形態に係るステート（３）時間制御回路ＴＣ３（図２）と同様であるため、ここでは詳細な説明は省略する。
【００５９】
次に、負荷が急減した場合である、ＤＣ−ＤＣコンバータ１ａの過渡応答時の動作を、図１３の波形図を用いて説明する。このとき出力電流Ｉｏｕｔが低下し、出力電圧Ｖｏｕｔは上昇し、出力信号Ｅｏｕｔは低下する。なお図１３では、出力信号Ｅｏｕｔがオフセット電圧Ｖｏｆｆｓｅｔ以下まで低下した場合を説明する。
【００６０】
時刻Ｐ４１においてクロック信号ＣＬＫのクロックパルスの立ち下がりエッジに応じて、ステート信号ＳＴ１はハイレベルへ遷移するため、ステート（１）がセットされる。またクロック信号ＣＬＫの立ち下がりエッジに応じてフリップフロップＦＦ（図１１）がセットされ、制御信号ＣＴ３はローレベルへ遷移する。
【００６１】
過渡応答中においては、ステート信号ＳＴ１の時間ｔ１は、ＰＷＭ制御回路ＰＣａの最小ＰＷＭ幅で決まる最小値で固定される。よって最小時間ｔ１_ｍｉｎが経過すると、ステート信号ＳＴ１がローレベルへ遷移し、ステート信号ＳＴ２がハイレベルへ遷移し、ステート（１）からステート（２）へ切り替わる。
【００６２】
時刻ｐ４１から時間ｔ３ｏｆｆが経過した時刻ｐ４２において、ステート（３）時間制御回路ＴＣ３ａから出力される制御信号ＣＴ３ａはハイレベルへ遷移するため、ステート（２）からステート（３）へ切り替わる。そして時間ｔ３が経過する時刻ｐ４３まで、ステート（３）が維持される。
【００６３】
ここで過渡応答時における、時間ｔ３および時間ｔ３ｏｆｆを決める動作を説明する。時刻Ｐ４１において、電流（Ｉｃ−Ｉｄ）がコンデンサＣに充電開始され、電圧Ｖ２が上昇開始する。そして時刻Ｐ４２において電圧Ｖ２が出力電圧Ｖ１に達すると、制御信号ＣＴ３がハイレベルへ遷移し、ステート（２）から（３）へ移行する（矢印Ａ４１）。すなわち電圧Ｖ２の上昇傾きによってステート（３）の時間ｔ３が決められる。
【００６４】
ここで出力電圧Ｖｏｕｔの過渡応答時では、出力信号Ｅｏｕｔがオフセット電圧Ｖｏｆｆｓｅｔ以下とされている。よってオフセット電圧Ｖｏｆｆｓｅｔからの出力信号Ｅｏｕｔの低下量に応じて電流Ｉｄが増加する。電流Ｉｄが増加すると電流（Ｉｃ−Ｉｄ）が減少するため、電圧Ｖ２の上昇傾きが低下する。よってステート（３）の時間ｔ３は、オフセット電圧Ｖｏｆｆｓｅｔからの出力信号Ｅｏｕｔの低下量に応じて小さくされる。すなわち出力電圧Ｖｏｕｔの過渡応答時では、ステート（１）は固定時間とされる。そしてステート（２）と（３）の時間をオフセット電圧Ｖｏｆｆｓｅｔからの出力信号Ｅｏｕｔの低下量に応じて制御する、ＰＷＭ制御が行われる。
【００６５】
すなわち第２実施形態に係るＤＣ−ＤＣコンバータ１ａでは、ステート（３）時間制御回路ＴＣ３ａにおいて、出力信号Ｅｏｕｔがオフセット電圧Ｖｏｆｆｓｅｔ以下となる状態を検出する。そして出力信号Ｅｏｕｔのオフセット電圧Ｖｏｆｆｓｅｔからの低下量に応じて、ステート（３）の時間ｔ３を短くする。これにより、過渡応答時ではステート（２）と（３）とでＰＷＭ制御が行われる。ステート（２）の時間ｔ２のオンデューティを大きくすることができるため、チョークコイルＬ１よりエネルギーが出力端子Ｔｏｕｔ側により多くのエネルギーを放出することができる。よってインダクタ電流ＩＬを急峻に低下させることができる。
【００６６】
以上詳細に説明したとおり、第２実施形態に係るＤＣ−ＤＣコンバータ１ａでは、図１２に示す定常状態では、時間ｔ３を固定とすることで、ステート（１）と（２）とでＰＷＭ制御が行われる。よって時間t1の時間を予め定められる値にすることができるため、効率を高めることができる。そして図１３に示す負荷急増時の過渡応答時には、ステート（２）と（３）とのＰＷＭ制御に切り替えることができる。よって定常状態時に効率を高めることと、負荷急増時の過渡応答時の応答速度を速めることとを両立する事が出来る。
【００６７】
第３実施形態におけるＤＣ−ＤＣコンバータ１ｂの動作を、図１５ないし図１７を用いて説明する。図１５は、第３実施形態に係る昇降圧型ＤＣ−ＤＣコンバータ１ｂの回路図である。ステート（３）を固定時間とする第１および第２実施形態に対し、第３実施形態は、ステート（１）を固定時間とする形態である。また第３実施形態に係るＤＣ−ＤＣコンバータ１ｂは、負荷急増時の過渡応答速度が高くされているＤＣ−ＤＣコンバータである。
【００６８】
制御回路１１ｂの構成を説明する。制御回路１１ｂは、誤差増幅器ＥＲＡ、コンパレータＣＯＭＰ１およびＣＯＭＰ２、ステート（１）時間制御回路ＴＣ１、ステイタス制御回路ＳＣ、発振器ＯＳＣｂ、ロジック部ＬＣｂ、抵抗素子Ｒ１およびＲ２を備える。ロジック部ＬＣｂは、アンド回路ＡＤ４、オア回路ＯＲ１、ノア回路ＮＲ１、インバータＩＮＶ５およびＩＮＶ６を備える。
【００６９】
発振器ＯＳＣｂからは、三角波Ｗ１およびＷ２が出力される。コンパレータＣＯＭＰ１の非反転入力端子には出力信号Ｅｏｕｔが入力され、反転入力端子には三角波Ｗ１が入力される。コンパレータＣＯＭＰ２の非反転入力端子には出力信号Ｅｏｕｔが入力され、反転入力端子には三角波Ｗ２が入力される。コンパレータＣＯＭＰ１から出力される出力信号Ｖｃ１はステート（１）時間制御回路ＴＣ１、アンド回路ＡＤ４およびインバータＩＮＶ６へ入力される。ステート（１）時間制御回路ＴＣ１の出力はインバータＩＮＶ５を介してアンド回路ＡＤ４へ入力される。オア回路ＯＲ１には、コンパレータＣＯＭＰ２から出力される出力信号Ｖｃ２およびアンド回路ＡＤ４の出力が入力される。オア回路ＯＲ１から出力されるステート信号ＳＴ１はステイタス制御回路ＳＣｂおよびノア回路ＮＲ１に入力される。インバータＩＮＶ６から出力されるステート信号ＳＴ２はステイタス制御回路ＳＣｂおよびノア回路ＮＲ１に入力される。ノア回路ＮＲ１から出力されるステート信号ＳＴ３はステイタス制御回路ＳＣｂに入力される。なおその他の構成は、第１実施形態に係る昇降圧型ＤＣ−ＤＣコンバータ１（図１）と同様であるため、ここでは詳細な説明は省略する。
【００７０】
出力電圧Ｖｏｕｔの定常状態時における、ＤＣ−ＤＣコンバータ１ｂの動作を、図１６のタイミングチャートを用いて説明する。２つの三角波Ｗ１及びＷ２は、三角波Ｗ１の最大値と、三角波Ｗ２の最小値とが、しきい値電圧Ｖｔｈで互いに接するように生成される。出力信号Ｅｏｕｔがしきい値電圧Ｖｔｈ以下の場合には、コンパレータＣＯＭＰ１で出力信号Ｅｏｕｔと三角波Ｗ１とが比較される。また出力信号Ｅｏｕｔがしきい値電圧Ｖｔｈ以上の場合には、コンパレータＣＯＭＰ２では出力信号Ｅｏｕｔと三角波Ｗ２とが比較される。すなわち、しきい値電圧Ｖｔｈをしきい値として、コンパレータＣＯＭＰ１またはＣＯＭＰ２の何れかにおいて択一に比較動作が行われる。
【００７１】
出力電圧Ｖｏｕｔの定常状態時には、出力信号Ｅｏｕｔはしきい値電圧Ｖｔｈ以下とされる。よってコンパレータＣＯＭＰ１で、出力信号Ｅｏｕｔと三角波Ｗ１とが比較される。出力信号Ｅｏｕｔが三角波Ｗ１より大きい時間ｔ２の期間においては、出力信号Ｖｃ１がローレベルとされ、インバータＩＮＶ６からはハイレベルのステート信号ＳＴ２が出力される（矢印Ａ５１）。よって時間ｔ２の期間中はステート（２）の状態とされる。
【００７２】
またインバータＩＮＶ６からは、ステート（１）時間制御回路ＴＣ１により予め定められた遅延時間ＤＴ分だけ遅れた遅延反転信号Ｖｃ１ｉが出力される。そしてアンド回路ＡＤ４からは、出力信号Ｖｃ１と遅延反転信号Ｖｃ１ｉとのアンド出力Ｖａが出力される。またコンパレータＣＯＭＰ２では比較動作が行われないため、出力信号Ｖｃ２はローレベルに維持される。よってオア回路ＯＲ１では、入力されるアンド出力Ｖａと出力信号Ｖｃ２とのうち、アンド出力Ｖａを選択してステート信号ＳＴ１として出力する。そして時刻Ｐ５２においてステート信号ＳＴ１がローレベルに遷移すると、ノア回路ＮＲ１から出力されるステート信号ＳＴ３がハイレベルに遷移する。時刻Ｐ５３において、出力信号Ｖｃ１の立ち下がりエッジに応じて、ステート信号ＳＴ２はハイレベルへ遷移し、ステート信号ＳＴ３はローレベルへ遷移する。これにより、ステート（３）が終了する。
【００７３】
すなわち定常状態時には、ステート（１）の時間ｔ１は、動作周期Ｔや入力電圧Ｖｉｎ−出力電圧Ｖｏｕｔ間の関係に関わらず、遅延時間ＤＴで決まる一定値とされる。そして、ステート（２）と（３）の時間を三角波Ｗ１と出力信号Ｅｏｕｔで制御する、ＰＷＭ制御が行われる。
【００７４】
次に、負荷が急増した場合である、ＤＣ−ＤＣコンバータ１ｂの過渡応答時の動作を、図１７の波形図を用いて説明する。このとき出力電圧Ｖｏｕｔは急減し、出力信号Ｅｏｕｔは急増する。
【００７５】
過渡応答時には、出力信号Ｅｏｕｔはしきい値電圧Ｖｔｈ以上とされる。よってコンパレータＣＯＭＰ２で出力信号Ｅｏｕｔと三角波Ｗ２１とが比較される。出力信号Ｅｏｕｔが三角波Ｗ２より大きい時間ｔ１においては、出力信号Ｖｃ２がハイレベルとされる。またコンパレータＣＯＭＰ１では比較動作が行われず、出力信号Ｖｃ１はハイレベルに維持される。よってオア回路ＯＲ１では出力信号Ｖｃ２を選択してステート信号ＳＴ１として出力するため、ステート（１）の状態とされる（矢印Ａ６１）。そして時刻Ｐ６１においてステート信号ＳＴ１がローレベルに遷移すると、ノア回路ＮＲ１から出力されるステート信号ＳＴ３がハイレベルに遷移する。よってステート（３）の状態とされる。時刻Ｐ６２において、出力信号Ｖｃ２の立ち上がりエッジに応じて、ステート信号ＳＴ１はハイレベルへ遷移し、ステート信号ＳＴ３はローレベルへ遷移する。これにより、ステート（３）からステート（１）へ移行する。
【００７６】
すなわち過渡応答時には、ステート（２）は行われない。そしてステート（１）と（３）の時間を三角波Ｗ２と出力信号Ｅｏｕｔで制御する、ＰＷＭ制御が行われる。
【００７７】
以上詳細に説明したとおり、第３実施形態に係るＤＣ−ＤＣコンバータ１ｂでは、定常状態では、時間ｔ１を固定とした上で、ステート（２）と（３）とでＰＷＭ制御が行われる。よって図６の波形図を実現することができるため、効率を高めることができる。そして負荷急増時の過渡応答時では、ステート（２）は行われず、ステート（１）と（３）とでＰＷＭ制御が行われる。よってステート（１）の時間を負荷状態に応じて大きくすることができるため、過渡応答速度を高めることができる。そして定常状態時にはステート（１）と（２）とのＰＷＭ制御を行い、過渡応答時にはステート（１）と（３）とのＰＷＭ制御を行うように制御方法を切り替えることにより、定常状態時に効率を高めることと、負荷急増時の過渡応答時の応答速度を速めることとを両立する事が出来る。
【００７８】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。本実施形態では、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとが近接しており、ステート（３）での電流センス信号Ｖｓの傾きがほぼゼロの場合を説明したが、この形態に限られない。入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも高いとき、および入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも低いときの何れであっても本発明の動作が可能であることは言うまでもない。
【００７９】
また本実施形態では、電流センス信号Ｖｓｅｎｓｅ、及び出力信号Ｅｏｕｔに対し、制御安定化のための補償信号が加えられたものであってもよいことは言うまでもない。
【００８０】
また本実施形態では、同期整流素子としてトランジスタＦＥＴ２およびＦＥＴ４を用いるとしたが、この形態に限られず、ダイオード素子を用いて整流する形態であってもよい。例えば、トランジスタＦＥＴ２およびＦＥＴ４の少なくとも一方をダイオードに置き換えた構成や、トランジスタＦＥＴ２およびＦＥＴ４の少なくとも一方に並列にダイオードを備える構成であってもよいことは言うまでもない。
【００８１】
また、本実施形態では、図１において、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４をＮ型ＦＥＴとしているが、この形態に限られず、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４のいずれか、もしくは全てをＰ型ＦＥＴに置き換えた構成であってもよいことは言うまでもない。
【００８２】
また電流センス信号Ｖｓは、チョークコイルＬ１に流れるインダクタ電流ＩＬを検出する形態に限られず、トランジスタＦＥＴ１かＦＥＴ３の少なくとも何れか１つに流れる電流を検出する形態であってもよいことは言うまでもない。
【００８３】
また本実施形態の制御回路１１、１１ａ、１１ｂは、単一または複数の半導体チップなどにより構成してもよい。またＤＣ−ＤＣコンバータ１を単一または複数の半導体チップにより構成してもよく、またモジュールとして構成してもよいことは言うまでもない。
【００８４】
なお、出力端子Ｔｏｕｔは出力端の一例、制御回路１１は制御部の一例、ステート（１）は第１期間の一例、ステート（３）は第２期間の一例、ステート（２）は第３期間の一例、動作周期Ｔは所定期間の一例、三角波Ｗ１およびＷ２は周期信号の一例、クロック信号ＣＬＫは第２周期信号の一例、発振器ＯＳＣは信号生成部の一例、ステート（３）時間制御回路ＴＣ３は第２期間制御部の一例、アンプＡＭＰは比較部の一例、フリップフロップＦＦ、トランジスタＭ１、定電流源ＣＣ、コンデンサＣおよびコンパレータＣＯＭＰはタイマ部のそれぞれ一例である。
【００８５】
なお、以上の実施形態に関し、更に以下の附記を開示する。
（付記１）
インダクタンスに蓄積する電流を制御し、前記インダクタンスに電気的に接続可能な出力端から出力される出力電圧を制御する制御部を有し、
前記制御部は、前記出力端に電気的に接続可能な負荷に応じて前記出力電圧が所定値よりも小さい場合に、入力電圧と基準電圧とに応じて前記インダクタンスに電流を蓄積する第１期間と、前記入力電圧と前記出力電圧とに応じて前記インダクタンスに蓄積された前記電流を前記出力端に供給する第２期間とを所定期間に割り当てる
ことを特徴とするＤＣ−ＤＣコンバータ。
（付記２）
前記制御部は、前記所定期間に対する前記第１期間と前記第２期間との比を制御する
ことを特徴とする付記１に記載のＤＣ−ＤＣコンバータ。
（付記３）
周期信号を生成する信号生成部を有し、
前記制御部は、前記出力電圧と前記周期信号との比較結果に応じて前記第１期間と前記第２期間との比を制御する
ことを特徴とする付記２に記載のＤＣ−ＤＣコンバータ。
（付記４）
第２周期信号を生成する信号生成部を有し、
前記制御部は、前記出力電圧と前記インダクタンスの電流との比較結果に応じて前記第１期間と前記第２期間との比を制御する
ことを特徴とする付記２に記載のＤＣ−ＤＣコンバータ。
（付記５）
前記制御部は、
前記出力電圧が所定値以上の場合に、前記第１期間と、前記第２期間と、前記出力電圧と前記基準電圧とに応じて前記出力端に前記インダクタンスに蓄積された前記電流を供給する第３期間とを前記所定期間に割り当て、前記出力電圧を制御する制御部である
ことを特徴とする付記２に記載のＤＣ−ＤＣコンバータ。
（付記６）
前記制御部は、
前記出力電圧が所定値以上の場合に、前記所定期間において前記第２期間を固定し、前記第１期間及び前記第３期間の比を制御する、もしくは、前記所定期間において前記第１期間を固定し、前記第２期間及び前記第３期間の比を制御する
ことを特徴とする付記５に記載のＤＣ−ＤＣコンバータ。
（付記７）
前記第２期間の固定時間は、下式によって求められる
ことを特徴とする付記６に記載のＤＣ−ＤＣコンバータ。
第２期間の固定時間＝（Ｖｉｎ／Ｖｏｕｔ）（Ｔ−ｔ１_ｍｉｎ)−ｔ１_ｍｉｎ
ここで、Ｖｉｎは前記入力電圧、Ｖｏｕｔは前記出力電圧、Ｔは前記所定期間、ｔ１_ｍｉｎは前記ＤＣ−ＤＣコンバータの回路構成等で定まる前記第１期間の最小期間である。
（付記８）
入力される前記入力電圧と前記出力電圧とに応じて、前記所定期間内における前記第２期間の固定時間を設定する第２期間制御部
を備えることを特徴とする付記６に記載のＤＣ−ＤＣコンバータ。
（付記９）
前記入力電圧と前記出力電圧とを比較する比較部と、
前記所定期間の開始に応じて時間測定を開始し、前記比較部の比較結果に応じて定まる前記第２期間の固定時間が経過することに応じて時間測定を終了するタイマ部と
を備えることを特徴とする付記７に記載のＤＣ−ＤＣコンバータ。
（付記１０）
前記第１期間を決める第１期間信号、
前記第２期間を決める第２期間信号、
前記第３期間を決める第３期間信号を備え、
前記第１期間である期間中においては前記第２期間信号および前記第３期間信号をマスクし、
前記第１期間でなくかつ前記第３期間である期間中においては前記第２期間信号をマスクするマスク回路
を備えることを特徴とする付記７に記載のＤＣ−ＤＣコンバータ。
（付記１１）
前記所定期間内における前記第１期間の固定時間を最小オンパルス時間に設定する第１期間制御部
を備えることを特徴とする付記３に記載のＤＣ−ＤＣコンバータ。
（付記１２）
前記第１期間を決める第１期間信号、
前記第２期間を決める第２期間信号、
前記第３期間を決める第３期間信号を備え、
前記出力電圧が前記所定値以上の場合に前記第２期間信号を出力し、前記出力電圧が前記所定値より小さい場合に前記第２期間信号をマスクし、
前記第１期間信号が前記第１期間を行わない旨を報知すると共に前記第２期間信号が前記第２期間を行わない旨を報知する期間において前記第３期間を行う旨を報知する前記第３期間信号を出力するロジック回路
を備えることを特徴とする付記１１に記載のＤＣ−ＤＣコンバータ。
（付記１３）
ＤＣ−ＤＣコンバータと、
前記ＤＣ−ＤＣコンバータと電気的に接続可能なインダクタンスと、
前記インダクタンスに電気的に接続可能な出力端と、
前記出力端に電気的に接続可能な回路と
を有し、
前記ＤＣ−ＤＣコンバータは、前記インダクタンスに蓄積する電流を制御し、前記出力端から出力される出力電圧を制御する制御部を有し、
前記制御部は、前記出力端から出力される前記出力電圧が前記回路の動作に応じて所定値よりも小さい場合に、入力電圧と基準電圧とに応じて前記インダクタンスに電流を蓄積する第１期間と、前記入力電圧と前記出力電圧とに応じて前記インダクタンスに蓄積された前記電流を前記出力端に供給する第２期間とを所定期間に割り当てる
ことを特徴とする電子機器。
（付記１４）
出力端から出力される出力電圧が負荷に応じて所定値よりも小さい場合に、入力電圧と基準電圧とに応じてインダクタンスに電流を蓄積し、
前記入力電圧と前記出力電圧とに応じて前記インダクタンスに蓄積された前記電流を前記出力端に供給する
ことを特徴とするＤＣ−ＤＣコンバータの制御方法。
（付記１５）
所定期間において、前記インダクタンスに前記電流を蓄積する第１期間と、前記出力端に前記インダクタンスに蓄積された前記電流を供給する第２期間との比を制御する
ことを特徴とする付記１４に記載のＤＣ−ＤＣコンバータの制御方法。
（付記１６）
周期信号と前記出力電圧との比較結果に応じて、前記第１期間と前記第２期間との前記比を制御する
ことを特徴とする付記１５に記載のＤＣ−ＤＣコンバータの制御方法。
（付記１７）
前記出力電圧と前記インダクタンスの電流との比較結果に応じて前記第１期間と前記第２期間との前記比を制御する
ことを特徴とする付記１５に記載のＤＣ−ＤＣコンバータ。
（付記１８）
前記出力電圧が前記所定値以上の場合に、
前記入力電圧と前記基準電圧とに応じて前記インダクタンスに前記電流を蓄積し、
前記出力電圧と前記基準電圧とに応じて前記出力端に前記インダクタンスに蓄積された前記電流を供給し、
前記入力電圧と前記出力電圧とに応じて前記インダクタンスに蓄積された前記電流を前記出力端に供給する
ことを特徴とする付記１４に記載のＤＣ−ＤＣコンバータの制御方法。
（付記１９）
前記出力電圧が所定値以上の場合に、
前記所定期間において前記第２期間を固定し、前記第１期間及び前記出力電圧と前記基準電圧とに応じて前記出力端に前記インダクタンスに蓄積された前記電流を供給する第３期間の比を制御する、もしくは、前記所定期間において前記第１期間を固定し、前記第２期間及び前記第３期間の比を制御する
ことを特徴とする付記１５に記載のＤＣ−ＤＣコンバータの制御方法。
【図面の簡単な説明】
【００８６】
【図１】第１実施形態に係る昇降圧型ＤＣ−ＤＣコンバータ１の回路図
【図２】ステート（３）時間制御回路ＴＣ３の内部回路図
【図３】ステート（１）の状態を示す回路図
【図４】ステート（２）の状態を示す回路図
【図５】ステート（３）の状態を示す回路図
【図６】インダクタ電流ＩＬの波形図
【図７】第１実施形態におけるＤＣ−ＤＣコンバータ１の定常状態時の波形図
【図８】ステート（３）時間制御回路ＴＣ３の波形図
【図９】第１実施形態におけるＤＣ−ＤＣコンバータ１の過渡応答時の波形図
【図１０】第２実施形態に係る昇降圧型ＤＣ−ＤＣコンバータ１ａの回路図
【図１１】ステート（３）時間制御回路ＴＣ３ａの内部回路図
【図１２】第２実施形態におけるＤＣ−ＤＣコンバータ１ａの定常状態時の波形図
【図１３】第２実施形態におけるＤＣ−ＤＣコンバータ１ａの過渡応答時の波形図
【図１４】出力信号Ｅｏｕｔと電流Ｉｄとの相関図
【図１５】第３実施形態に係る昇降圧型ＤＣ−ＤＣコンバータ１ｂの回路図
【図１６】第３実施形態におけるＤＣ−ＤＣコンバータ１ｂの定常状態時の波形図
【図１７】第３実施形態におけるＤＣ−ＤＣコンバータ１ｂの過渡応答時の波形図
【符号の説明】
【００８７】
１、１ａ、１ｂ  ＤＣ−ＤＣコンバータ
１１、１１ａ、１１ｂ  制御回路
ＣＬＫ  クロック信号
ＦＥＴ１ないしＦＥＴ４  トランジスタ
Ｉｏｕｔ  出力電流
Ｌ１  チョークコイル
ＯＳＣ  発振器
ＳＣ  ステイタス制御回路
Ｔ  動作周期
Ｔｉｎ  入力端子
Ｔｏｕｔ  出力端子
Ｖｉｎ  入力電圧
Ｖｏｕｔ  出力電圧
Ｖｓｅｎｓｅ  電流センス信号
Ｗ１およびＷ２  三角波
ＴＣ１  ステート（１）時間制御回路
ＴＣ３  ステート（３）時間制御回路
【図１】
0005211678.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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