(57)【特許請求の範囲】
【請求項１】
基準クロック信号に同期してデータ信号を入出力可能な集積回路装置であって、
入力されているデータ信号が変化しているときにはデータ不安定状態信号を生成して出力し、入力されているデータ信号が変化していないときにはデータ安定状態信号を生成して出力するデータ状態信号生成出力回路と、
前記データ状態信号生成出力回路によりデータ安定状態信号が出力されているときに入力されている基準クロック信号が立ち上がったときには該基準クロック信号の立ち上がりに同期して制御用パルス信号を生成して出力し、前記データ状態信号生成出力回路からデータ不安定状態信号が出力されているときに入力されている基準クロック信号が立ち上がったときには前記データ状態信号生成出力回路から出力されている信号がデータ安定状態信号に遷移するときに同期して制御用パルス信号を生成して出力する制御用パルス信号生成出力回路と、
前記制御用パルス信号生成出力回路から出力された制御用パルス信号に同期して入力されているデータ信号を保持すると共に該保持しているデータ信号を出力するデータ信号保持回路と、
を備える集積回路装置。
【請求項２】
前記データ状態信号生成出力回路は、入力されているデータ信号が変化しているときには該入力されているデータ信号の変化してから少なくとも前記データ信号保持回路のセットアップ時間が経過するまで前記データ不安定状態信号を生成して出力する回路である請求項１記載の集積回路装置。
【請求項３】
前記データ信号保持回路は、前記制御用パルス信号生成出力回路から出力された制御用パルス信号に同期して入力されているデータ信号を保持すると共に該保持しているデータ信号を出力する第１ラッチ回路と、前記基準クロック信号に同期して第１ラッチ回路から出力されているデータ信号を保持すると共に該保持しているデータ信号を出力する第２ラッチ回路を有する回路である請求項１または２記載の集積回路装置。
【請求項４】
前記データ状態信号生成出力回路は、入力されているデータ信号の立ち上がりのタイミングで変化するデータ立ち上がりタイミング信号を生成して出力する立ち上がりタイミング信号生成出力回路と、入力されているデータ信号の立ち下がりのタイミングで変化するデータ立ち下がりタイミング信号を生成して出力する立ち下がりタイミング信号生成出力回路と、前記データ立ち上がりタイミング信号および前記データ立ち下がりタイミング信号の少なくとも一方が出力されているときには前記データ不安定状態信号を出力すると共に前記データ立ち上がりタイミング信号および前記データ立ち下がりタイミング信号が出力されていないときには前記データ安定状態信号を出力するデータ状態信号出力回路と、を有する回路である請求項１ないし３のいずれか１つの請求項に記載の集積回路装置。
【請求項５】
前記制御用パルス信号生成出力回路は、入力されている基準クロック信号が立ち下がっているときには該入力されている基準クロック信号に同期して立ち下がった信号を制御用パルス信号として生成して出力すると共に入力されている基準クロック信号が立ち上がっているときには該入力されている基準クロック信号と前記データ状態信号生成出力回路からの信号との論理積に基づく信号を制御用パルス信号として出力するドミノ論理回路を有する回路である請求項１ないし４のいずれか１つの請求項に記載の集積回路装置。
【請求項６】
前記制御用パルス信号生成出力回路は、前記データ状態信号生成出力回路によりデータ安定状態信号が出力されているときに前記生成した制御用パルス信号が立ち上がったときには正常動作信号を生成し出力し、前記データ状態信号生成出力回路によりデータ不安定状態信号が出力されているときに前記生成した制御用パルス信号が立ち上がったときにはデータ入力エラー信号を生成し出力する回路である請求項１ないし５のいずれか１つの請求項に記載の集積回路装置。
【請求項７】
前記制御用パルス信号生成出力回路は、前記データ状態信号生成出力回路によりデータ安定状態信号が出力されているときに入力されている基準クロック信号が立ち上がったときにはデータ安定時動作信号を生成して出力し、前記データ状態信号生成出力回路からデータ不安定状態信号が出力されているときに入力されている基準クロック信号が立ち上がったときにはデータ不安定時動作信号を生成して出力する回路である請求項１ないし６のいずれか１つの請求項に記載の集積回路装置。
【請求項８】
前記制御用パルス信号生成出力回路は、前記データ状態信号生成出力回路によりデータ安定状態信号が出力されているときに入力されている基準クロック信号が立ち上がったとき、前記データ不安定時動作信号が出力されているときにはデータ不安定時動作信号に同期して立ち下がる制御用パルス信号を生成して出力し、前記データ安定時動作信号が出力されているときには前記データ不安定状態信号の前記データ安定状態信号への遷移に同期して立ち上がる制御用パルス信号を生成して出力する回路である請求項７記載の集積回路装置。
【請求項９】
請求項１ないし８のいずれか１つの請求項に記載の集積回路装置を複数備える集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置に関する。
【背景技術】
【０００２】
従来、この種の集積回路装置としては、基準クロック信号に同期してデータ信号を入力して保持すると共に保持したデータ信号を出力するメインフリップフロップと、基準クロック信号を遅延させた遅延クロック信号に同期してデータ信号を入力して保持すると共に保持したデータ信号を出力するシャドーラッチと、メインフリップフロップから出力されるデータ信号とシャドーラッチから出力されるデータ信号とを比較する比較回路とを備えるものが提案されている（例えば、非特許文献１参照）。この装置では、メインフリップフロップから出力されるデータ信号とシャドーラッチから出力されるデータ信号とが異なる場合には、メインフリップフロップにおけるデータ信号の入力に何らかのエラーが発生したものとしてシャドーラッチのデータ信号をメインフリップフロップに入力してメインフリップフロップのデータ信号を復旧している。
【非特許文献１】シドハーサ・ダス（Shidhartha Das）、外７名、「遅延エラーの検出と復旧とを用いたセルフチューニングＤＶＳプロセッサ(A Self-Tuning DVS Processor Using Delay-Error Detection and Correction)」、アイトリプルイー・ジャーナル・オブ・ソリッドステート・サーキット（IEEE Jounal Of Solid-State Circuits）、２００６年４月、第４１巻、第４号、ｐ．７９２−８０４
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一般に、上述の集積回路装置では、データ信号がメインフリップフロップのセットアップ時間やホールド時間などの入力タイミングの制約を守ったタイミングで入力しない場合に入力エラーが生じる可能性が高い。近年、基準クロック信号の高周波数化に伴ってこうしたデータ信号の入力タイミングの制約が厳しくなり、入力タイミング制約違反による入力エラーが発生する可能性が高くなってきている。特に、電源電圧とクロック周波数とを調整することにより低消費電力化を図るＤＶＦＳ（Dynamic Voltage and Frequency Scaling）機能を有するＣＰＵにこうした集積回路装置が搭載される場合、電源電圧の変化に伴ってデータ信号の入力タイミングが変化するため、入力エラーが発生する可能性が高い。上述の集積回路装置では、こうした入力エラーが生じたときにはシャドーラッチに保持されているデータ信号を用いてメインフリップフロップのデータ信号を復旧するが、こうした復旧処理を実行すると全体の処理にオーバーヘッドが生じてしまう。こうしたオーバーヘッドは処理の高速化の観点から望ましくないため、より適正にデータ信号を入出力することが望ましい。
【０００４】
本発明の集積回路装置は、基準クロック信号に同期してデータ信号を入出力可能な集積回路装置において、より適正にデータ信号を入出力することを主目的とする。
【課題を解決するための手段】
【０００５】
本発明の集積回路装置は、上述の主目的を達成するために以下の手段を採った。
【０００６】
本発明の第１の集積回路装置は、
基準クロック信号に同期してデータ信号を入出力可能な集積回路装置であって、
入力されているデータ信号が変化しているときにはデータ不安定状態信号を生成して出力し、入力されているデータ信号が変化していないときにはデータ安定状態信号を生成して出力するデータ状態信号生成出力回路と、
前記データ状態信号生成出力回路によりデータ安定状態信号が出力されているときに入力されている基準クロック信号が立ち上がったときには該基準クロック信号の立ち上がりに同期して制御用パルス信号を生成して出力し、前記データ状態信号生成出力回路からデータ不安定状態信号が出力されているときに入力されている基準クロック信号が立ち上がったときには前記データ状態信号生成出力回路から出力されている信号がデータ安定状態信号に遷移するときに同期して制御用パルス信号を生成して出力する制御用パルス信号生成出力回路と、
前記制御用パルス信号生成出力回路から出力された制御用パルス信号に同期して入力されているデータ信号を保持すると共に該保持しているデータ信号を出力するデータ信号保持回路と、
を備えることを要旨とする。
【０００７】
この本発明の第１の集積回路装置では、入力されているデータ信号が変化しているときにはデータ状態信号生成出力回路からデータ不安定状態信号が出力され、入力されているデータ信号が変化していないときにはデータ状態信号生成出力回路からデータ安定状態信号が出力される。そして、入力されているデータ信号が変化していないときに基準クロック信号が立ち上がったときには、制御用パルス信号生成出力回路から基準クロック信号の立ち上がりに同期して制御用パルス信号が出力され、データ信号保持回路は出力された制御用パルス信号に同期して入力されているデータ信号を保持すると共に保持しているデータ信号を出力する。これにより、基準クロック信号に同期してデータ信号を入出力することができる。一方、入力されているデータが変化しているときに基準クロック信号が立ち上がったときには、制御用パルス信号生成出力回路からデータ状態信号生成出力回路から出力されている信号がデータ安定状態信号に遷移するときに同期して制御用パルス信号が出力され、データ信号保持回路は出力された制御用パルス信号に同期して入力されているデータ信号を保持すると共に保持しているデータ信号を出力する。データ状態信号生成出力回路から出力されている信号がデータ安定状態信号に遷移するときに同期して出力される制御用パルス信号に同期してデータ信号を入出力するから、より適正にデータ信号を入出力することができる。ここで、「信号が立ち上がったとき」には、信号が立ち下がったときも含むものとする。
【０００８】
こうした本発明の第１の集積回路装置において、前記データ状態信号生成出力回路は、入力されているデータ信号が変化しているときには該入力されているデータ信号の変化してから少なくとも前記データ信号保持回路のセットアップ時間が経過するまで前記データ不安定状態信号を生成して出力する回路であるものとすることもできる。こうすれば、入力されているデータ信号が変化しているときに基準クロック信号が立ち上がったときには、データ信号が変化してから少なくともセットアップ時間が経過したときに同期する制御用パルス信号を生成して出力することができるから、より適正に入力されているデータ信号を出力することができる。
【０００９】
また、本発明の第１の集積回路において、前記データ信号保持回路は、前記制御用パルス信号生成出力回路から出力された制御用パルス信号に同期して入力されているデータ信号を保持すると共に該保持しているデータ信号を出力する第１ラッチ回路と、前記基準クロック信号に同期して第１ラッチ回路から出力されているデータ信号を保持すると共に該保持しているデータ信号を出力する第２ラッチ回路を有する回路であるものとすることもできる。こうすれば、第１ラッチ回路で制御用パルス信号に同期して適正に入力されているデータ信号を出力することができるから、より適正に入力されているデータ信号を保持して出力することができる。
【００１０】
さらに、本発明の第１の集積回路装置において、前記データ状態信号生成出力回路は、入力されているデータ信号の立ち上がりのタイミングで変化するデータ立ち上がりタイミング信号を生成して出力する立ち上がりタイミング信号生成出力回路と、入力されているデータ信号の立ち下がりのタイミングで変化するデータ立ち下がりタイミング信号を生成して出力する立ち下がりタイミング信号生成出力回路と、前記データ立ち上がりタイミング信号および前記データ立ち下がりタイミング信号の少なくとも一方が出力されているときには前記データ不安定状態信号を出力すると共に前記データ立ち上がりタイミング信号および前記データ立ち下がりタイミング信号が出力されていないときには前記データ安定状態信号を出力するデータ状態信号出力回路と、を有する回路であるものとすることもできる。こうすれば、急峻なデータ不安定状態信号やデータ安定状態信号を生成して出力することができるから、より適正に制御用パルス信号を生成することができ、より適正にデータ信号を入出力することができる。
【００１１】
そして、本発明の第１の集積回路装置において、前記制御用パルス信号生成出力回路は、入力されている基準クロック信号が立ち下がっているときには該入力されている基準クロック信号に同期して立ち下がった信号を制御用パルス信号として生成して出力すると共に入力されている基準クロック信号が立ち上がっているときには該入力されている基準クロック信号と前記データ状態信号生成出力回路からの信号との論理積に基づく信号を制御用パルス信号として出力するドミノ論理回路を有する回路であるものとすることもできる。こうすれば、急峻な制御用パルス信号を生成して出力することができるから、より適正にデータ信号を入出力することができる。
【００１２】
また、本発明の第１の集積回路装置において、前記制御用パルス信号生成出力回路は、前記データ状態信号生成出力回路によりデータ安定状態信号が出力されているときに前記生成した制御用パルス信号が立ち上がったときには正常動作信号を生成し出力し、前記データ状態信号生成出力回路によりデータ不安定状態信号が出力されているときに前記生成した制御用パルス信号が立ち上がったときにはデータ入力エラー信号を生成し出力する回路であるものとすることもできる。データ状態信号生成出力回路によりデータ不安定状態信号が出力されているときに生成した制御用パルス信号が立ち上がったときには、データ記憶保持回路で保持しているデータ信号が正しくない可能性が高いから、こうしたときにデータ入力エラー信号を生成し出力することにより、入出力されたデータ信号が正しくない可能性が高いことを報知することができる。
【００１３】
さらに、本発明の第１の集積回路装置において、前記制御用パルス信号生成出力回路は、前記データ状態信号生成出力回路によりデータ安定状態信号が出力されているときに入力されている基準クロック信号が立ち上がったときにはデータ安定時動作信号を生成して出力し、前記データ状態信号生成出力回路からデータ不安定状態信号が出力されているときに入力されている基準クロック信号が立ち上がったときにはデータ不安定時動作信号を生成して出力する回路であるものとすることもできる。こうすれば、基準クロック信号が立ち上がったときにデータ信号が変化していたか否かを報知することができる。この場合、前記制御用パルス信号生成出力回路は、前記データ状態信号生成出力回路によりデータ安定状態信号が出力されているときに入力されている基準クロック信号が立ち上がったとき、前記データ不安定時動作信号が出力されているときにはデータ不安定時動作信号に同期して立ち下がる制御用パルス信号を生成して出力し、前記データ安定時動作信号が出力されているときには前記データ不安定状態信号の前記データ安定状態信号への遷移に同期して立ち上がる制御用パルス信号を生成して出力する回路であるものとすることもできる。こうすれば、データ不安定状態信号のデータ安定状態信号への遷移に同期して立ち上がる制御用パルス信号を生成して出力することができるから、より適正にデータ信号を入出力することができる。
【００１４】
本発明の第２の集積回路装置は、上述したいずれかの態様の本発明の集積回路装置、すなわち、基本的には、基準クロック信号に同期してデータ信号を入出力可能な集積回路装置であって、入力されているデータ信号が変化しているときにはデータ不安定状態信号を生成して出力し、入力されているデータ信号が変化していないときにはデータ安定状態信号を生成して出力するデータ状態信号生成出力回路と、前記データ状態信号生成出力回路によりデータ安定状態信号が出力されているときに入力されている基準クロック信号が立ち上がったときには該基準クロック信号の立ち上がりに同期して制御用パルス信号を生成して出力し、前記データ状態信号生成出力回路からデータ不安定状態信号が出力されているときに入力されている基準クロック信号が立ち上がったときには前記データ状態信号生成出力回路から出力されている信号がデータ安定状態信号に遷移するときに同期して制御用パルス信号を生成して出力する制御用パルス信号生成出力回路と、前記制御用パルス信号生成出力回路から出力された制御用パルス信号に同期して入力されているデータ信号を保持すると共に該保持しているデータ信号を出力するデータ信号保持回路と、を備える集積回路装置を複数備えることを要旨とする。
【００１５】
この本発明の第２の集積回路装置では、上述したいずれかの態様の本発明の集積回路装置を複数備えているから、本発明の集積回路装置の奏する効果、例えば、より適正にデータ信号を入出力することができる効果などと同様の効果を奏することができる。
【発明を実施するための最良の形態】
【００１６】
次に、本発明を実施するための最良の形態を実施例を用いて説明する。
【実施例１】
【００１７】
図１は、本発明の第１実施例としての集積回路装置１０の回路構成の概略を示す回路図である。集積回路装置１０は、図示するように、入力されているデータ信号Ｄが変化したときに立ち下がるデータエッジ信号Ｄｅｄｇを生成して出力するデータエッジ信号出力回路２０と、入力されている基準クロック信号Ｃｌｋとデータエッジ信号Ｄｅｄｇとを用いてフリップフロップ制御用信号Ｇを生成して出力するフリップフロップ制御用信号出力回路３０と、フリップフロップ制御用信号Ｇと基準クロック信号Ｃｌｋとを用いて入力されているデータ信号Ｄを出力信号Ｑとして出力するフリップフロップＦＦとを備える。
【００１８】
データエッジ信号出力回路２０は、入力されるデータ信号Ｄの立ち上がりのタイミングで立ち下がる信号を出力するパルス生成回路２２と、入力されるデータ信号ＤをインバータＩＮＶ１で反転した信号の立ち上がり、すなわち、入力されるデータ信号Ｄの立ち下がりのタイミングで立ち下がる信号を出力するパルス生成回路２４と、パルス生成回路２２，２４からそれぞれ出力される信号の論理積に基づく信号を出力するＡＮＤゲートとして機能する論理回路２６とを備える。パルス生成回路２２，２４は、入力される信号の立ち上がりのタイミングで立ち下がる信号を出力するエッジ検出回路として構成されている。ここで、エッジ検出回路について説明する。
【００１９】
図２は、エッジ検出回路の回路構成の一例を示す回路図である。エッジ検出回路は、図示するように、入力される信号Ｓｉｎを反転させると共に遅延時間Ｔｄだけ遅延させて出力するインバータＩＮＶ２と、ソースが電源ＶＤＤに接続されると共にゲートが信号の出力となるドレインに接続されたｐ型のＭＯＳトランジスタＰ１と、ドレインがトランジスタＰ１のドレインに接続されると共にゲートに信号Ｓｉｎが入力されるｎ型のＭＯＳトランジスタＮ１と、ドレインがトランジスタＮ１のソースに接続されると共にソースが接地ＧＮＤに接続されてゲートがインバータＩＮＶ２の出力に接続されたｎ型のＭＯＳトランジスタＮ２とを備える。図３は、エッジ検出回路に入出力される各信号の相関としてのタイミングチャートの一例を示す説明図である。図中、信号ＩＮＶｏｕｔは、インバータＩＮＶ２から出力される信号であるものとした。図示するように、エッジ検出回路に信号Ｓｉｎが入力されると、入力される信号Ｓｉｎが立ち上がったタイミングでインバータＩＮＶ２の遅延時間Ｔｄの間だけ立ち下がるパルス信号としての出力信号Ｓｏｕｔが生成されて出力されるから、急峻な出力信号Ｓｏｕｔを生成して出力することができる。こうして構成されたエッジ検出回路では、インバータＩＮＶ２における遅延時間Ｔｄを調整することにより、出力信号Ｓｏｕｔのパルス幅を調整することができる。以上、エッジ検出回路について説明した。
【００２０】
実施例のパルス生成回路２２，２４として、図２に例示したエッジ検出回路においてインバータＩＮＶ２の遅延時間ＴｄをフリップフロップＦＦのセットアップ時間ｔｓｅｔより若干長い時間ｔｄｅｄｇになるよう調整されたものを用いるものとした。こうして構成されたデータエッジ信号出力回路２０は、図４に示すように、入力されているデータ信号Ｄが立ち下がったり立ち上がったりして変化すると、こうした変化のタイミングから時間ｔｄｅｄｇの期間立ち下がるデータエッジ信号Ｄｅｄｇを出力する。すなわち、データエッジ信号Ｄｅｄｇが立ち上がっていることはデータ信号Ｄが変化していないことを示し、データエッジ信号Ｄｅｄｇが立ち下がっていることはデータ信号Ｄが変化していることを示している。なお、実施例のパルス生成回路２２，２４では、インバータＩＮＶ２の遅延時間Ｔｄを時間ｔｄｅｄｇに調整するものとしたが、インバータＩＮＶ２を複数段のインバータが直列接続されたものとして構成して、直列接続したインバータの段数を調整することにより複数段のインバータによる遅延時間が時間ｔｄｅｄｇとなるよう調整するものとしてもよい。
【００２１】
フリップフロップ制御用信号出力回路３０は、比較的高速動作可能なドミノＣＭＯＳ論理回路として構成されており、ソースが電源ＶＤＤに接続されると共にゲートに基準クロック信号Ｃｌｋが入力されてドレインからフリップフロップ制御用信号ＧＢを出力するｐ型のＭＯＳトンランジスタＰ２と、ドレインがトランジスタＰ２のドレインに接続されると共にゲートにデータエッジ信号出力回路２０からのデータエッジ信号Ｄｅｄｇが入力されるｎ型のＭＯＳトランジスタＮ３と、ドレインがトランジスタＮ３のソースと接続されると共にソースが接地ＶＳＳに接続されてゲートに基準クロック信号Ｃｌｋが入力されるｎ型のＭＯＳトンランジスタＮ４と、トランジスタＮ３のドレインからの信号を反転してフリップフロップ制御用信号Ｇとして出力するインバータＩＮＶ３とを備える。こうして構成されたフリップフロップ制御用信号出力回路３０では、基準クロック信号Ｃｌｋが立ち下がるとトランジスタＰ２がオンすると共にトランジスタＮ４がオフして、フリップフロップ制御用信号Ｇが立ち下がると共にフリップフロップ制御用信号ＧＢが立ち上がる。そして、基準クロック信号Ｃｌｋが立ち上がるとトランジスタＰ２がオフすると共にトランジスタＮ４がオンするが、この状態でデータエッジ信号Ｄｅｄｇが立ち下がるとトランジスタＮ３がオフしてフリップフロップ制御用信号Ｇ，ＧＢの状態が維持されて、データエッジ信号Ｄｅｄｇが立ち上がるとトランジスタＮ３がオンしてフリップフロップ制御用信号Ｇが立ち上がると共にフリップフロップ制御用信号ＧＢが立ち下がる。こうして一旦フリップフロップ制御用信号Ｇが立ち上がると、次に基準クロック信号Ｃｌｋが立ち下がるまでフリップフロップ制御用信号Ｇ，ＧＢの状態が維持される。すなわち、フリップフロップ制御用信号出力回路３０では、基本的には、基準クロック信号Ｃｌｋとデータエッジ信号Ｄｅｄｇとが共に立ち上がっているときに立ち上がるフリップフロップ制御用信号Ｇを生成して出力するＡＮＤゲートとして機能するが、一旦フリップフロップ制御用信号Ｇを立ち上げた後は次に基準クロック信号Ｃｌｋが立ち下がるまでフリップフロップ制御用信号Ｇの状態を維持することができる。
【００２２】
フリップフロップ制御用信号出力回路３０には、基準クロック信号Ｃｌｋが立ち上がったときにデータ信号Ｄの状態を示すデータ状態信号Ｄｓｔを出力する基準クロック変化時データ状態出力回路３２と、フリップフロップ制御用信号Ｇに対してデータ信号Ｄがホールド時間の制約に違反して入力していることを示すデータエラー発生信号Ｅｒｒを出力するエラー信号出力回路３８とが設けられている。
【００２３】
基準クロック変化時データ状態出力回路３２は、入力されている基準クロック信号Ｃｌｋの立ち上がりのタイミングで立ち下がるクロックエッジ信号Ｃｅｄｇを生成して出力するパルス生成回路３４と、パルス生成回路３４からのクロックエッジ信号Ｃｅｄｇを反転させた信号とデータエッジ信号出力回路２０からのデータエッジ信号Ｄｅｄｇを反転させた信号との論理積に基づいてデータ状態信号Ｄｓｔを生成して出力するＡＮＤゲートとして機能する論理回路３６とから構成されている。パルス生成回路３４は、図２に例示したエッジ検出回路とインバータＩＮＶ２の遅延時間ＴｄをフリップフロップＦＦのセットアップ時間ｔｓｅｔ程度に調整している点やエッジ検出回路のインバータＩＮＶ２から基準クロック信号Ｃｌｋと逆相の基準クロック信号Ｃｌｋｂを出力している点を除いて同一の構成をしており、入力されている基準クロック信号Ｃｌｋの立ち上がりのタイミングでフリップフロップＦＦのセットアップ時間ｔｓｅｔ程度の期間立ち下がるパルス信号をクロックエッジ信号Ｃｅｄｇとして生成する。こうして構成された基準クロック変化時データ状態出力回路３２は、図５に示すように、入力されている基準クロック信号Ｃｌｋが立ち上がってクロックエッジ信号Ｃｅｄｇが立ち下がると共にデータエッジ信号Ｄｅｄｇが立ち下がっているとき、すなわち、基準クロック信号Ｃｌｋが立ち上がっているときにデータ信号Ｄが安定していないときに立ち上がるデータ状態信号Ｄｓｔを生成して出力する。なお、実施例ではパルス生成回路３４では、フリップフロップＦＦのセットアップ時間ｔｓｅｔ程度の期間立ち下がるパルス信号をクロックエッジ信号Ｃｅｄｇとして生成するものとしたが、クロックエッジ信号Ｃｅｄｇの立ち下がり期間は、基準クロック信号の立ち上がりからデータ信号Ｄの入力の変化の遅延をどこまで許容するかに応じて適宜設定すればよく、こうした設定に基づいて図２に例示したエッジ検出回路のインバータＩＮＶ２の遅延時間Ｔｄを調整すればよい。
【００２４】
エラー信号出力回路３８は、入力されているフリップフロップ制御用信号Ｇの立ち上がりのタイミングで立ち下がるゲートエッジ信号Ｇｅｄｇを生成して出力するパルス生成回路４０と、パルス生成回路４０からのゲートエッジ信号Ｇｅｄｇを反転させた信号とデータエッジ信号Ｄｅｄｇを反転させた信号との論理積に基づいてデータエラー発生信号Ｅｒｒを生成して出力するＡＮＤゲートとして機能する論理回路４２とから構成されている。パルス生成回路３８は、図２に例示したエッジ検出回路とインバータＩＮＶ２の遅延時間Ｔｄを基準クロック信号Ｃｌｋのホールド時間ｔｈｏｌｄと論理回路４２におけるデータの遅延時間ｔａｎｄ２との和の時間より若干長い時間ｔｇｅｄｇの期間程度に調整している点を除いて同一の構成をしており、フリップフロップ制御用信号Ｇの立ち上がりのタイミングで時間ｔｇｅｄｇの期間程度立ち下がるパルス信号をゲートエッジ信号Ｇｅｄｇとして生成して出力する。こうして構成されたエラー信号出力回路３８は、図６に示すように、入力されているフリップフロップ制御用信号Ｇが立ち上がってゲートエッジ信号Ｇｅｄｇが立ち下がると共にデータエッジ信号Ｄｅｄｇが立ち下がっているとき、すなわち、フリップフロップ制御用信号Ｇに対してデータ信号Ｄがホールド時間の制約に違反した状態で入力されているときに立ち上がるデータエラー発生信号Ｅｒｒを出力する。
【００２５】
フリップフロップＦＦは、入力されているデータ信号Ｄを反転して出力するインバータＩＮＶ１と、信号を反転して出力するインバータＩＮＶ５やインバータＩＮＶ５の出力に入力が接続されると共にインバータＩＮＶ５の入力に出力が接続されてフリップフロップ制御用信号Ｇの立ち上がり／立ち下がりでオン／オフするクロックドインバータＣＩＮＶ１，インバータＩＮＶ１とインバータＩＮＶ５との間に設けられフリップフロップ制御用信号Ｇの立ち下がりで開きフリップフロップ制御用信号Ｇの立ち上がりで閉じるトランスファゲートＴＧ１から構成されたラッチＬ１と、信号を反転して出力するインバータＩＮＶ６やインバータＩＮＶ６の出力に入力が接続されインバータＩＮＶ６の入力に出力が接続され基準クロック信号Ｃｌｋの立ち下がり／立ち上がりでオン／オフするクロックドインバータＣＩＮＶ２，インバータＩＮＶ５とインバータＩＮＶ６との間に設けられ基準クロック信号Ｃｌｋの立ち上がりで開き基準クロック信号Ｃｌｋの立ち下がりで閉じるトランスファゲートＴＧ２から構成されたラッチＬ２と、ラッチＬ２からの信号を反転して信号Ｑとして出力するインバータＩＮＶ４とを備える。こうして構成されたフリップフロップＦＦでは、フリップフロップ制御用信号Ｇの立ち下がりでトラスファーゲートＴＧ１が開いてインバータＩＮＶ１からのデータ信号ＤをラッチＬ１に入力し、フリップフロップ制御用信号Ｇの立ち上がりでトラスファーゲートＴＧ１が閉じてラッチＬ１でデータ信号Ｄを保持し、基準クロック信号Ｃｌｋの立ち上がりでトラスファーゲートＴＧ２が開いてラッチＬ１から入力されているデータ信号ＤをラッチＬ２に出力し、基準クロック信号Ｃｌｋの立ち下がりでトラスファーゲートＴＧ２が閉じてラッチＬ２に入力されているデータ信号Ｄを保持する。
【００２６】
続いて、こうして構成された集積回路装置１０の動作について説明する。最初に、フリップフロップＦＦのラッチＬ１からのデータ信号ＤがフリップフロップＦＦのセットアップ時間の制約とホールド時間の制約とを守った状態でフリップフロップＦＦに入力されている通常入力時の動作について説明し、次に、データ信号Ｄが通常入力時より遅延してラッチＬ２に入力されたときの動作について説明する。
【００２７】
通常入力時には、図７に例示するように、データ信号Ｄが変化してからセットアップ時間ｔｓｅｔが経過した後に基準クロック信号Ｃｌｋが立ち上がり、基準クロック信号Ｃｌｋが立ち上がってからホールド時間ｔｈｏｌｄに至るまでデータ信号Ｄは変化しないから、データエッジ信号出力回路２０からのデータエッジ信号Ｄｅｄｇが立ち上がっている状態で基準クロック信号Ｃｌｋが立ち上がり、フリップフロップ制御用信号出力回路３０から基準クロック信号Ｃｌｋに同期して立ち上がるフリップフロップ制御用信号Ｇが出力される。そして、こうして出力されたフリップフロップ制御用信号Ｇと基準クロック信号Ｃｌｋとに同期してフリップフロップＦＦにデータ信号Ｄが入力されてデータ信号Ｑが出力される。フリップフロップ制御用信号Ｇは、基準クロック信号Ｃｌｋに同期して立ち上がっており、データ信号Ｄはフリップフロップ制御用信号Ｇに対してもセットアップ時間の制約とホールド時間の制約を守った状態で入力されているから、フリップフロップＦＦのラッチＬ１ではデータ信号Ｄを適正に入力して保持することができ、データ信号Ｑを適正に出力することができる。なお、入力されている基準クロック信号Ｃｌｋが立ち上がったときにデータエッジ信号Ｄｅｄｇが立ち上がっているから、基準クロック変化時データ状態出力回路３２からのデータ状態信号Ｄｓｔは立ち下がった状態が維持される。また、データ信号Ｄはフリップフロップ制御用信号Ｇに対してホールド時間の制約を守った状態で入力されているから、データエラー発生信号Ｅｒｒも立ち下がった状態が維持される。
【００２８】
続いて、データ信号Ｄが通常入力時より遅延して入力されたときの動作について説明する。データ信号Ｄが通常入力時より若干遅延して基準クロック信号Ｃｌｋの立ち上がりより前であってセットアップ時間の制約に違反したタイミングで変化しているときには、図８に例示するように、データエッジ信号出力回路２０からのデータエッジ信号Ｄｅｄｇが立ち下がった状態で基準クロック信号Ｃｌｋが立ち上がり、フリップフロップ制御用信号出力回路３０からのフリップフロップ制御用信号Ｇは立ち下がった状態となる。このとき、フリップフロップＦＦのトランスファゲートＴＧ１，ＴＧ２が共に開いているから、入力されているデータ信号Ｄがデータ信号Ｑとして出力される。こうしてフリップフロップＦＦのトランスファゲートＴＧ１，ＴＧ２が共に開いている状態でデータエッジ信号出力回路２０からのデータエッジ信号Ｄｅｄｇが立ち上がったとき、すなわち、データ信号Ｄが変化してから時間ｔｄｅｄｇが経過したときにフリップフロップ制御用信号出力回路３０からのフリップフロップ制御用信号Ｇが立ち上がり、トラスファーゲートＴＧ１が閉じてラッチＬ１でデータ信号Ｄを保持する。ここで、時間ｔｄｅｄｇは、上述したように、フリップフロップＦＦのセットアップ時間ｔｓｅｔより若干長い時間として調整されているから、フリップフロップＦＦ，特に、クロックドインバータＣＩＮＶ１の出力が安定した状態でフリップフロップ制御用信号Ｇが立ち上がりトランスファゲートＴＧ１が閉じることになり、これにより、フリップフロップＦＦのラッチＬ１は、データ信号Ｄを適正に保持することができる。このように、基準クロック信号Ｃｌｋに対してデータ信号Ｄがセットアップ時間の制約に違反した状態で入力されているときには、データ信号Ｄの変化から少なくともセットアップ時間ｔｓｅｔが経過した後にフリップフロップ制御用信号Ｇが立ち上げるから、入力されているデータ信号Ｄを適正に入出力することができる。ここで、入力されている基準クロック信号Ｃｌｋの立ち上がったときにデータエッジ信号Ｄｅｄｇが立ち下がっているから、基準クロック変化時データ状態出力回路３２からのデータ状態信号Ｄｓｔが立ち上がる。これにより、基準クロック信号Ｃｌｋに対してデータ信号Ｄがセットアップ時間の制約に違反した状態で入力されているときには、このような状態であることを報知することができる。なお、データ信号Ｄはフリップフロップ制御用信号Ｇに対してホールド時間の制約を守った状態で入力されているから、データエラー発生信号Ｅｒｒは立ち下がった状態が維持される。
【００２９】
データ信号Ｄが更に遅延して、基準クロック信号Ｃｌｋが立ち上がってからホールド時間ｔｈｏｌｄが経過する前までの期間にデータ信号Ｄが変化したときには、図９に例示するように、データエッジ信号出力回路２０からのデータエッジ信号Ｄｅｄｇが立ち上がった状態で基準クロック信号Ｃｌｋが立ち上がり、フリップフロップ制御用信号生成回路３０から基準クロック信号Ｃｌｋに同期して立ち上がるフリップフロップ制御用信号Ｇが出力され、こうして出力されたフリップフロップ制御用信号Ｇと基準クロック信号Ｃｌｋとに同期してフリップフロップＦＦがラッチＬ１で保持しているデータ信号Ｄを入出力する。このとき、データ信号ＤがフリップフロップＦＦのホールド時間の制約を守った状態で入力されていないため、フリップフロップＦＦのラッチＬ１ではデータ信号Ｄが適正に保持されておらず、出力信号Ｑが正しくない可能性がある。この場合には、データエラー発生信号Ｅｒｒが立ち上がるため、出力信号Ｑが正しくない可能性があることを報知することができる。なお、この場合は、基準クロック信号Ｃｌｋに対してデータ信号Ｄが通常入力時より早く到達してホールド時間より前に変化している同様であり、こうした場合でもデータエラー発生信号Ｅｒｒが立ち上がることになる。
【００３０】
以上説明した第１実施例の集積回路装置１０によれば、通常入力時には、フリップフロップ制御用信号Ｇと基準クロック信号Ｃｌｋとを用いてフリップフロップＦＦのラッチＬ１で適正にデータ信号Ｄを入力して保持することができるから、データ信号Ｄを適正に入出力することができる。また、データ信号Ｄが通常入力時より遅延してラッチＬ２に入力されたときでも、データ信号Ｄが基準クロック信号Ｃｌｋの立ち上がりより前に変化したときには、データ信号Ｄが変化してから時間ｔｅｄｇ後に立ち上がるフリップフロップ制御用信号Ｇに同期してフリップフロップＦＦのラッチＬ１がデータ信号Ｄを入力して保持するから、より適正にデータ信号Ｄを入出力することができる。また、データエッジ信号出力回路２０をパルス生成回路２２，２４とＡＮＤゲートとして機能する論理回路２６とから構成しているから、急峻なデータエッジ信号Ｄｅｄｇを出力することができるから、より適正なフリップフロップ制御用信号Ｇを生成することができ、適正にデータ信号Ｄを入出力することができる。さらに、フリップフロップ制御用信号出力回路３０をドミノＣＭＯＳ論理回路として構成しているから、急峻なフリップフロップ制御用信号Ｇを生成することができ、適正にデータ信号Ｄを入出力することができる。さらに、データ信号Ｄが遅延して基準クロック信号Ｃｌｋが立ち上がってからホールド時間が経過する前にデータ信号Ｄが変化したときには、データエラー発生信号Ｅｒｒが出力されるから、出力されているデータ信号Ｄが正しくない可能性が高いことを報知することができる。
【実施例２】
【００３１】
次に、本発明の第２の実施例としての集積回路装置１１０について説明する。図１０は、本発明の第２実施例としての集積回路装置１１０の回路構成の概略を示す回路図である。集積回路装置１１０は、図１に例示した第１実施例の集積回路装置１０とフリップフロップ制御信号出力回路１３０の構成がフリップフロップ制御用信号出力回路３０の構成と異なる点を除いて同一の構成であるから、同一の構成には同一の符号を付し、その説明を省略する。
【００３２】
フリップフロップ制御用信号出力回路１３０は、第１実施例のフリップフロップ制御信号出力回路３０において、ソースがトランジスタＰ２のソースと接続されドレインがトランジスタＰ２のドレインと接続されると共にデータ状態信号ＤｓｔをインバータＩＮＶ７で反転させた信号がゲートに入力されたｐ型のＭＯＳトランジスタＰ３を設けた構成となっている。こうして構成されたフリップフロップ制御用信号出力回路１３０では、基準クロック信号Ｃｌｋが立ち下がるとトランジスタＰ２がオンすると共にトランジスタＮ４がオフして、フリップフロップ制御用信号Ｇが立ち下がると共にフリップフロップ制御用信号ＧＢが立ち上がる。そして、基準クロック信号Ｃｌｋが立ち上がるとトランジスタＰ２がオフすると共にトランジスタＮ４がオンする。この状態で、データエッジ信号Ｄｅｄｇが立ち上がっているときには、データ状態信号Ｄｓｔが立ち下がっており、トランジスタＮ３がオンすると共にトランジスタＰ３がオフしてフリップフロップ制御用信号Ｇが立ち上がると共にフリップフロップ制御用信号ＧＢが立ち下がる。一方、データエッジ信号Ｄｅｄｇが立ち下がっている場合、データ状態信号Ｄｓｔが立ち下がっているときにはトランジスタＮ３がオフすると共にトランジスタＰ３がオフしてフリップフロップ制御用信号Ｇ，ＧＢの状態が維持され、データ状態信号Ｄｓｔが立ち上がっているときにはトランジスタＮ３がオフすると共にトランジスタＰ３がオンとなりフリップフロップ制御用信号Ｇが立ち下がると共にフリップフロップ制御用信号ＧＢが立ち上がる。
【００３３】
続いて、こうして構成された集積回路装置１１０の動作について説明する。集積回路装置１１０では、フリップフロップＦＦのラッチＬ１からのデータ信号ＤがフリップフロップＦＦのセットアップ時間の制約とホールド時間の制約とを守った状態でフリップフロップＦＦに入力されている通常入力時やデータ信号Ｄが通常入力時より若干遅延して基準クロック信号Ｃｌｋの立ち上がりより前であってセットアップ時間の制約に違反したタイミングで変化しているとき、図７や図８を用いて説明した第１実施例の集積回路装置１１０の動作と同じ動作がなされるため、その説明を省略する。
【００３４】
ここでは、データ信号Ｄが遅延して基準クロック信号Ｃｌｋが立ち上がってからデータ信号Ｄの入力が許容できる期間（クロックエッジ信号Ｃｅｄｇの立ち下がり期間）にデータ信号Ｄが変化したときの動作について説明する。この場合、図１１に例示するように、データエッジ信号出力回路２０からのデータエッジ信号Ｄｅｄｇが立ち上がった状態で基準クロック信号Ｃｌｋが立ち上がり、フリップフロップ制御用信号生成回路３０から基準クロック信号Ｃｌｋに同期して立ち上がるフリップフロップ制御用信号Ｇが一旦出力される。このとき、トランスファゲートＴＧ１がオフとなりトランスファゲートＴＧ２がオンとなっているから、ラッチＬ１で保持されているデータ信号Ｄを出力信号Ｑとして出力する。そして、クロックエッジ信号Ｃｅｄｇが立ち下がっている期間にデータ信号Ｄが変化すると、データエッジ信号Ｄｅｄｇが立ち下がりデータ状態信号Ｄｓｔが立ち上がるから、トランジスタＰ１がオンとなりトランジスタＮ３がオフになり、フリップフロップ制御用信号Ｇが立ち下がり、トランスファゲートＴＧ１，ＴＧ２が共にオンとなって入力されているデータ信号Ｄが出力信号Ｑとして出力される。その後、データエッジ信号Ｄｅｄｇが立ち上がるとデータ状態信号Ｄｓｔが立ち下がるから、再びフリップフロップ制御用信号Ｇが立ち上がり、トランスファゲートＴＧ１がオフになると共にトランスファゲートＴＧ２がオンとなるから、入力されている信号ＤをラッチＬ１で保持すると共にデータ信号Ｄを出力信号Ｑとして出力する。これにより、データ信号Ｄが遅延して基準クロック信号Ｃｌｋが立ち上がってからデータ信号Ｄの入力が許容できる期間にデータ信号Ｄが変化したときでも、データ信号Ｄを適正に入出力することができる。
【００３５】
以上説明した第２実施例の集積回路装置２０によれば、データ信号Ｄが遅延して基準クロック信号Ｃｌｋが立ち上がってからデータ信号Ｄの入力が許容できる期間にデータ信号Ｄが変化したときには、入力されているデータ信号Ｄが変化する前に一旦立ち上がったフリップフロップ制御用信号Ｇをデータ信号Ｄの変化と共に立ち下げた後、データ信号Ｄが変化しなくなってから再び立ち上げるから、データ信号Ｄを適正に入出力することができる。
【実施例３】
【００３６】
次に、本発明の第３の実施例としての集積回路装置２１０について説明する。図１２は、本発明の第３実施例としての集積回路装置２１０の回路構成の概略を示す回路図である。集積回路装置１２０は、図１に例示した第１実施例の集積回路装置１０と、フリップフロップ制御用信号出力回路３０の構成が異なる点やフリップフロップＦＦの構成が異なる点を除いて同一の構成であるから、同一の構成には同一の符号を付し、その説明を省略する。
【００３７】
フリップフロップ制御信号出力回路２３０は、第１実施例のフリップフロップ制御信号出力回路３０とパルス生成回路２３４の構成を除いて同一の構成となっている。パルス生成回路２３４は、図２に例示したエッジ検出回路とインバータＩＮＶ２の遅延時間ＴｄをフリップフロップＦＦのセットアップ時間ｔｓｅｔ程度に調整している点を除いて同一の構成をしており、入力されている基準クロック信号Ｃｌｋの立ち上がりのタイミングで基準クロック信号Ｃｌｋの立ち上がり時間程度の期間立ち下がるパルス信号をクロックエッジ信号Ｃｅｄｇとして生成する。
【００３８】
フリップフロップＦＦ２は、図１に例示したフリップフロップＦＦと基準クロック信号Ｃｌｋに代えてフリップフロップ制御信号Ｇ，ＧＢを入力している点を除いて同一の構成であり、フリップフロップ制御用信号Ｇおよびフリップフロップ制御用信号Ｇと逆相のフリップフロップ制御用信号ＧＢに同期して入力されているデータ信号を入出力する周知のフリップフロップとして構成されている。
【００３９】
こうして構成された集積回路装置２１０は、基本的には、基準クロック信号Ｃｌｋの立ち下がりで入力されているデータ信号ＤをフリップフロップＦＦのラッチＬ１に保持し、基準クロック信号Ｃｌｋの立ち上がりでラッチＬ１に保持しているデータ信号ＤをラッチＬ２に入力して信号Ｑとして出力する。
【００４０】
続いて、こうして構成された集積回路装置２１０の動作，特に基準クロック信号Ｃｌｋが立ち上がってフリップフロップＦＦ２のラッチＬ１で保持しているデータ信号ＤをラッチＬ２に入力する際の動作について説明する。最初に、フリップフロップＦＦ２のラッチＬ１からのデータ信号Ｄが基準クロック信号Ｃｌｋに対するセットアップ時間の制約とホールド時間の制約とを守った状態でフリップフロップＦＦ２のラッチＬ２に入力されている通常入力時の動作について説明し、次に、データ信号Ｄが通常入力時より遅延してラッチＬ２に入力されたときの動作について説明する。
【００４１】
通常入力時には、図７に例示したタイミングチャートと同様に、データエッジ信号出力回路２０からのデータエッジ信号Ｄｅｄｇが立ち上がっている状態で基準クロック信号Ｃｌｋが立ち上がり、フリップフロップ制御用信号出力回路２３０から基準クロック信号Ｃｌｋに同期して立ち上がるフリップフロップ制御用信号Ｇが出力される。そして、こうして出力されたフリップフロップ制御用信号Ｇに同期してフリップフロップＦＦ２のラッチＬ２にデータ信号Ｄが入力されてデータ信号Ｑが出力される。フリップフロップ制御用信号Ｇは、基準クロック信号Ｃｌｋに同期して立ち上がっており、データ信号Ｄはフリップフロップ制御用信号Ｇに対してもセットアップ時間の制約とホールド時間の制約を守った状態で入力されているから、フリップフロップＦＦ２のラッチＬ２は、ラッチＬ１で保持しているデータ信号Ｄを正しく入出力することができる。このように、通常入力時には、基準クロックＣｌｋに同期してデータ信号Ｄを入力して出力することができる。
【００４２】
続いて、データ信号Ｄが通常入力時より遅延してラッチＬ２に入力されたときの動作について説明する。データ信号Ｄが通常入力時より若干遅延して基準クロック信号Ｃｌｋの立ち上がりより前であってセットアップ時間の制約に違反したタイミングで変化しているときには、図１３に例示するように、データエッジ信号出力回路２０からのデータエッジ信号Ｄｅｄｇが立ち下がった状態で基準クロック信号Ｃｌｋが立ち上がり、フリップフロップ制御用信号出力回路２３０からのフリップフロップ制御用信号Ｇは立ち下がった状態となる。そして、データエッジ信号出力回路２０からデータエッジ信号Ｄｅｄｇが立ち上がったとき、すなわち、データ信号Ｄが変化してから時間ｔｄｅｄｇが経過してデータが変化していないときにフリップフロップ制御用信号出力回路２３０からのフリップフロップ制御用信号Ｇが立ち上がる。こうして出力されたフリップフロップ制御用信号Ｇに同期してフリップフロップＦＦ２のラッチＬ２にデータが入力されてデータ信号Ｑが出力される。ここで、時間ｔｄｅｄｇは、上述したように、フリップフロップＦＦ２のセットアップ時間ｔｓｅｔより若干長い時間として調整されているから、データ信号ＤがフリップフロップＦＦ２のセットアップ時間の制約を守った状態になるようフリップフロップ制御用信号Ｇが立ち上がることになる。こうしたフリップフロップ制御用信号を用いることにより、フリップフロップＦＦ２のラッチＬ２は、ラッチＬ１で保持しているデータ信号Ｄを正しく入出力することができる。このように、基準クロック信号Ｃｌｋに対してデータ信号Ｄがセットアップ時間の制約に違反した状態で入力されているときには、データ信号Ｄの変化から少なくともセットアップ時間ｔｓｅｔが経過した後にフリップフロップ制御用信号Ｇが立ち上げるから、入力されているデータ信号Ｄを適正に入出力することができる。
【００４３】
データ信号Ｄが更に遅延して、基準クロック信号Ｃｌｋが立ち上がってからホールド時間ｔｈｏｌｄが経過する前までの期間にデータ信号Ｄが変化したときには、図９に例示したタイミングチャート同様に、データエッジ信号出力回路２０からのデータエッジ信号Ｄｅｄｇが立ち上がった状態で基準クロック信号Ｃｌｋが立ち上がり、フリップフロップ制御用信号生成回路３０から基準クロック信号Ｃｌｋに同期して立ち上がるフリップフロップ制御用信号Ｇが出力され、こうして出力されたフリップフロップ制御用信号Ｇに同期してフリップフロップＦＦ２がラッチＬ１で保持しているデータ信号Ｄを入出力する。このとき、データ信号ＤがフリップフロップＦＦのホールド時間の制約を守った状態で入力されていないため、フリップフロップＦＦのラッチＬ１ではデータ信号Ｄが適正に保持されておらず、出力信号Ｑが正しくない可能性があるが、データエラー発生信号Ｅｒｒが立ち上がるため、出力信号Ｑが正しくない可能性があることを報知することができる。
【００４４】
以上説明した第３実施例の集積回路装置２１０によれば、通常入力時には、フリップフロップ制御用信号Ｇに同期してフリップフロップＦＦ２のラッチＬ１で保持しているデータ信号ＤをラッチＬ２で適正に入出力することができる。また、データ信号Ｄが通常入力時より遅延してラッチＬ２に入力されたときでも、データ信号Ｄが基準クロック信号Ｃｌｋの立ち上がりより前に変化したときには、データ信号Ｄが変化してから時間ｔｅｄｇ後に立ち上がるフリップフロップ制御用信号Ｇに同期してフリップフロップＦＦ２のラッチＬ２にデータ信号Ｄが入出力されるから、より適正にデータ信号Ｄを入出力することができる。
【００４５】
第３実施例の集積回路装置２１０では、二つのラッチＬ１，Ｌ２を有するフリップフロップＦＦを備えるものとしたが、フリップフロップ制御用信号Ｇに同期して入力されているデータ信号Ｄを保持すると共に保持したデータ信号Ｄを信号Ｑとして出力するものであれば如何なる回路を備えていてもよく、例えば、フリップフロップＦＦに代えて１つのラッチから構成されるラッチ回路を備えているものとしてもよい。
【００４６】
第１，第３実施例の集積回路装置１０，２１０では、フリップフロップ制御用信号出力回路３０，２３０は基準クロック変化時データ状態出力回路３２やエラー信号出力回路３８を備えるものとしたが、基準クロック変化時データ状態出力回路３２やエラー信号出力回路３８を備えていないものとしてもよい。
【００４７】
第１〜３実施例の集積回路装置１０，１１０，２１０では、エッジ検出回路２０では、入力されているデータ信号Ｄが変化してから時間ｔｄｅｄｇの期間立ち下がっているデータエッジ信号Ｄｅｄｇを生成するものとしたが、データエッジ信号Ｄｅｄｇはフリップフロップ制御用信号Ｇがデータ信号Ｄの安定より遅れて立ち上がるよう生成されていればよく、時間ｔｄｅｄｇより長く立ち下がっていてもよいし、時間ｔｄｅｄｇよりも短く立ち下がっていてもよく、少なくともセットアップ時間ｔｓｅｔの間立ち下がっているのが望ましい。こうすれば、データ信号Ｄが変化してからフリップフロップ制御用信号Ｇの立ち上がりまでに少なくともセットアップ時間ｔｓｅｔ程度の時間があるから、データ信号Ｄを適正に入出力することができる。
【００４８】
第１〜３実施例の集積回路装置１０，１１０，２１０では、データエッジ信号出力回路２０をパルス生成回路２２，２４とＡＮＤゲートとして機能する論理回路２６とから構成するものとしたが、データ信号Ｄの変化を検出してデータ信号Ｄが変化したときにデータエッジ信号Ｄｅｄｇを出力する回路であれば如何なる回路を用いてもよく、例えば、データ信号Ｄとデータ信号Ｄを所定時間遅延させた信号との排他的論理和に基づいてデータエッジ信号Ｄｅｄｇを出力するものとしてもよい。
【００４９】
第１〜３実施例の集積回路装置１０，１１０，２１０では、フリップフロップ制御用信号出力回路３０，１３０，２３０をドミノＣＭＯＳ論理回路として構成するものとしたが、データエッジ信号Ｄｅｄｇが立ち上がっているときに基準クロック信号Ｃｌｋが立ち上がったときには基準クロック信号に同期して立ち上がるフリップフロップ制御用信号Ｇを出力し、データエッジ信号Ｄｅｄｇが立ち下がっているときにはデータエッジ信号Ｄｅｄｇが立ち上がってから立ち上がるフリップフロップ制御用信号Ｇを生成して出力するものであれば如何なる回路を用いるものとしてもよい。
【００５０】
第１〜３実施例の集積回路装置１０，１１０，２１０では、データ信号Ｄの変化状態を示す信号として一つのパルス信号を用いるものとしたが、複数のパルス信号を用いるものとしてもよい。
【００５１】
また、こうした１つの集積回路装置１０，１１０，２１０から構成されるものに限定されるものではなく、複数の集積回路装置１０，１１０，２１０から構成されるものとしてもよく、集積回路装置１０，１１０、２１０を互いに組み合わせて構成されるものとしても構わない。
【００５２】
以上、本発明を実施するための最良の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
【産業上の利用可能性】
【００５３】
本発明は、集積回路装置の製造産業などに利用可能である。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施例としての集積回路装置１０の回路構成の概略を示す回路図である。
【図２】エッジ検出回路の回路構成の一例を示す回路図である。
【図３】エッジ検出回路に入出力される各信号の相関としてのタイミングチャートの一例を示す説明図である。
【図４】データエッジ信号出力回路２０に入出力される各信号の相関としてのタイミングチャートの一例を示す説明図である。
【図５】基準クロック変化時データ状態出力回路３２に入出力される各信号の相関としてのタイミングチャートの一例を示す説明図である。
【図６】エラー信号出力回路３８に入出力される各信号の相関としてのタイミングチャートの一例を示す説明図である。
【図７】通常入力時に集積回路装置１０に入出力される各信号の相関としてのタイミングチャートの一例を示す説明図である。
【図８】データ信号Ｄが正常入力時より若干遅延したときに集積回路装置１０に入出力される各信号の相関としてのタイミングチャートの一例を示す説明図である。
【図９】データ信号Ｄが正常入力時より大きく遅延したときに集積回路装置１０に入出力される各信号の相関としてのタイミングチャートの一例を示す説明図である。
【図１０】本発明の第２実施例としての集積回路装置１１０の回路構成の概略を示す回路図である。
【図１１】データ信号Ｄが正常入力時より大きく遅延したときに集積回路装置１１０に入出力される各信号の相関としてのタイミングチャートの一例を示す説明図である。
【図１２】本発明の第３実施例としての集積回路装置２１０の回路構成の概略を示す回路図である。
【図１３】データ信号Ｄが正常入力時より若干遅延したときに集積回路装置２１０に入出力される各信号の相関としてのタイミングチャートの一例を示す説明図である。
【符号の説明】
【００５５】
１０，１１０，２１０  集積回路装置、２０  データエッジ信号出力回路、２２，２４，３４，４０  パルス生成回路、２６，３６，４２  論理回路、３０，１３０，２３０  フリップフロップ制御用信号出力回路、３２  基準クロック変化時データ状態出力回路、３８  エラー信号出力回路、ＣＩＮＶ１，ＣＩＮＶ２  クロックドインバータ、ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４，ＩＮＶ５，ＩＮＶ６，ＩＮＶ７  インバータ、Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｐ１，Ｐ２，Ｐ３  トランジスタ、ＴＧ１，ＴＧ２  トランスファゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005212934.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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