(57)【特許請求の範囲】
【請求項１】
不揮発性半導体メモリ装置において、
それぞれが電流の移動方向に沿って少なくとも二つの電荷トラップ領域にデータを記憶することができる複数のメモリ素子を持つメモリアレイと、
一組の第１乃至第３ビットまでのデータを、一組を成す二つの前記電荷トラップ領域の順次増加する第１乃至第３スレショルド電圧グループにマッピングするように駆動されるページバッファーと、
前記メモリアレイの選択されたメモリ素子のワードラインを制御するローデコーダと、を具備して、
前記ページバッファーは、
第１ビットから第３ビットまでのデータ値を順次的に利用して、前記電荷トラップ領域に一組のデータに対するスレショルド電圧グループに段階的にマッピングして、第ｎビットのデータに対する段階的スレショルド電圧グループのマッピングには、第（ｎ−１）ビットのデータに対して前記電荷トラップ領域にマッピングされた段階的スレショルド電圧グループを反映して、
前記ｎは、２又は３である、ことを特徴とする、不揮発性半導体メモリ装置。
【請求項２】
前記一組を成す二つの前記電荷トラップ領域は一つのメモリ素子に形成されることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記ページバッファーは、
前記メモリアレイ側にデータを提供する伝送端子と、
前記メモリアレイ側のデータをセンスするセンシング端子と、
所定の第１ラッチデータを記憶する第１ラッチブロックであって、前記第１ラッチデータを前記伝送端子にマッピングすることができ、前記センシング端子の電圧レベルによって選択的に前記第１ラッチデータをフロップする第１ラッチブロックと、
所定の第２ラッチデータを記憶する第２ラッチブロックであって、前記第２ラッチデータを前記伝送端子にマッピングすることができ、前記センシング端子の電圧レベルによって選択的に前記第２ラッチデータをフロップする前記第２ラッチブロックと、
を具備し、
前記第１ラッチデータは、前記センシング端子の電圧レベル及び前記第２ラッチデータの論理状態によって反転フロップされることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記第１ラッチブロックは、
前記第１ラッチデータを記憶する第１ラッチ部であって、所定の第１ブロック選択信号に応答して、前記伝送端子に前記第１ラッチデータをマッピングする前記第１ラッチ部と、
前記第１ラッチデータを第１論理状態から第２論理状態に遷移させるように駆動する第１フロップ部と、
前記第１ラッチデータを前記第２論理状態から前記第１論理状態に遷移させるように駆動する反転フロップ部と、
を具備することを特徴とする、請求項３に記載の不揮発性半導体メモリ装置。
【請求項５】
前記第１フロップ部は、
前記第２ラッチデータの論理状態によって、前記第１ラッチデータを前記第１論理状態から前記第２論理状態に遷移させるように駆動する伝達手段と、
前記センシング端子の電圧レベルによって、前記第１ラッチデータを前記第１論理状態から前記第２論理状態に遷移させるように駆動するフロップ手段と、
を具備することを特徴とする、請求項４に記載の不揮発性半導体メモリ装置。
【請求項６】
前記反転フロップ部は、前記センシング端子の電圧レベルによって前記第１ラッチデータを前記第２論理状態から前記第１論理状態にフロップさせ、前記第１ラッチデータのフロップは前記第２ラッチデータの論理状態によって遮断されることを特徴とする、請求項４に記載の不揮発性半導体メモリ装置。
【請求項７】
前記第２ラッチブロックは、
前記第２ラッチデータを記憶する第２ラッチ部であって、所定の第２ブロック選択信号に応答して、前記伝送端子に前記第２ラッチデータをマッピングする前記第２ラッチ部と、
前記第２ラッチデータを第１論理状態から第２論理状態に遷移させるように駆動する第２フロップ部と、
を具備することを特徴とする、請求項３に記載の不揮発性半導体メモリ装置。
【請求項８】
前記不揮発性半導体メモリ装置はＮＯＲ型であることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
【請求項９】
前記不揮発性半導体メモリ装置はＮＡＮＤ型であることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
【請求項１０】
それぞれが電流の移動方向に沿って少なくとも二つの電荷トラップ領域にデータを記憶する複数のメモリ素子を持ち、一組を成す第１電荷トラップ領域及び第２電荷トラップ領域に一組の第１乃至第３ビットのデータをプログラムする不揮発性半導体メモリ装置のプログラム方法であって、前記第１及び第２電荷トラップ領域が順次増加するそれぞれの第１乃至第３スレショルド電圧グループのスレショルド電圧を持つ不揮発性半導体メモリ装置のプログラム方法において、
前記第１ビットのデータによって前記第１電荷トラップ領域を第２スレショルド電圧グループにプログラムする第１ページプログラム段階と、
前記第２ビットのデータによって前記第１及び第２電荷トラップ領域のいずれか一つのスレショルド電圧を第３スレショルド電圧グループにプログラムする第２ページプログラム段階であって、前記第３スレショルド電圧グループにプログラムされる電荷トラップ領域の選択が前記第１ページプログラム段階の実行結果に基づく第２ページプログラム段階と、
前記第３ビットのデータによって前記第１及び第２電荷トラップ領域のいずれか一つのスレショルド電圧を第２スレショルド電圧グループにプログラムする第３ページプログラム段階であって、前記第２スレショルド電圧グループにプログラムされる電荷トラップ領域の選択が前記第２ページプログラム段階の実行結果に基づく第３ページプログラム段階と、を具備することを特徴とする不揮発性半導体メモリ装置のプログラム方法。
【請求項１１】
前記不揮発性半導体メモリ装置は、前記第１電荷トラップ領域をプログラムするための第１ラッチデータを記憶する第１ラッチ部と、前記第２メモリ素子をプログラムするための第２ラッチデータを記憶する第２ラッチ部とを具備することを特徴とする、請求項１０に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項１２】
前記第２ページプログラム段階は、
前記第２ビットのデータで前記第１ラッチデータ及び前記第２ラッチデータを制御するデータローディング段階と、
前記第１ページプログラム段階による前記第１電荷トラップ領域のデータを用いて、前記データローディング段階による第２ラッチデータを制御する以前データ反映段階と、
前記以前データ反映段階による前記第２ラッチデータを用いて、前記データローディング段階による第１ラッチデータを制御する伝達段階と、
前記以前データ反映段階及び前記伝達段階の実行による前記第１ラッチデータ及び前記第２ラッチデータで前記第１及び第２電荷トラップ領域のスレショルド電圧を制御するプログラム実行段階と、
を具備することを特徴とする、請求項１１に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項１３】
前記第３ページプログラム段階は、
前記第３ビットのデータで前記第１ラッチデータ及び前記第２ラッチデータを制御するデータローディング段階と、
前記第２ページプログラム段階による前記第２電荷トラップ領域のデータを用いて、前記データローディング段階による第２ラッチデータを制御する以前データ反映段階と、
前記以前データ反映段階による前記第２ラッチデータを用いて、前記データローディング段階による第１ラッチデータを制御する伝達段階と、
前記データ反映段階及び前記伝達段階の実行による前記第１ラッチデータ及び前記第２ラッチデータで前記第１及び第２電荷トラップ領域のスレショルド電圧を制御するプログラム実行段階と、
を具備することを特徴とする、請求項１１に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項１４】
前記不揮発性半導体メモリ装置はＮＯＲ型であることを特徴とする、請求項１０に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項１５】
前記不揮発性半導体メモリ装置はＮＡＮＤ型であることを特徴とする、請求項１０に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項１６】
それぞれが電流の移動方向に沿って少なくとも二つの電荷トラップ領域にデータを記憶する複数のメモリ素子を持ち、一組を成す第１電荷トラップ領域及び第２電荷トラップ領域に記憶された一組の第１乃至第３ビットのデータを読み出す不揮発性半導体メモリ装置の読出し方法であって、前記第１及び第２電荷トラップ領域が順次増加するそれぞれの第１乃至第３スレショルド電圧グループのスレショルド電圧を持つ不揮発性半導体メモリ装置の読出し方法において、
前記第１スレショルド電圧グループの前記第１電荷トラップ領域及び前記第３スレショルド電圧グループの前記第２電荷トラップ領域を確認して前記第１ビットデータを読み出す第１ページ読出し段階と、
前記第３スレショルド電圧グループの前記第１電荷トラップ領域及び前記第２電荷トラップ領域を確認して前記第２ビットデータを読み出す第２ページ読出し段階と、
前記第１スレショルド電圧グループ及び第３スレショルド電圧グループの前記第２電荷トラップ領域を確認し、前記第２スレショルド電圧グループの前記第１電荷トラップ領域を排除して、前記第３ビットデータを読み出す第３ページ読出し段階と、
を具備することを特徴とする、不揮発性半導体メモリ装置の読出し方法。
【請求項１７】
前記不揮発性半導体メモリ装置は、前記第１電荷トラップ領域をプログラムするための第１ラッチデータを記憶する第１ラッチ部と、前記第２電荷トラップ領域をプログラムするための第２ラッチデータを記憶する第２ラッチ部とを具備することを特徴とする、請求項１６に記載の不揮発性半導体メモリ装置の読出し方法。
【請求項１８】
前記第１ページ読出し段階は、
前記第１及び第２ラッチデータをセットするセッティング段階と、
前記第１スレショルド電圧グループと前記第２スレショルド電圧グループとの間の第１基準電圧を基準として確認される前記第１電荷トラップ領域のスレショルド電圧によるデータを用いて、前記セットされた第２ラッチデータをフロップさせるためのデータ引き出し段階と、
前記データ引き出し段階による前記第２ラッチデータを用いて、前記セットされた第１ラッチデータを制御する伝達段階と、
前記第２スレショルド電圧グループと前記第３スレショルド電圧グループとの間の第２基準電圧を基準として確認される前記第２電荷トラップ領域のスレショルド電圧によるデータを用いて、前記セットされた第１ラッチデータをフロップさせるためのフロップ段階と、
前記伝達段階及び前記フロップ段階の実行による前記第１ラッチデータを確認するデータ確認段階と、
を具備することを特徴とする、請求項１７に記載の不揮発性半導体メモリ装置の読出し方法。
【請求項１９】
前記第２ページ読出し段階は、
前記第１及び第２ラッチデータをセットするセッティング段階と、
前記第２スレショルド電圧グループと前記第３スレショルド電圧グループとの間の第２基準電圧を基準として確認される前記第２電荷トラップ領域のスレショルド電圧によるデータを用いて、前記セットされた第２ラッチデータを制御する第１データ引き出し段階と、
前記第２基準電圧を基準として確認される前記第１電荷トラップ領域のスレショルド電圧によるデータを用いて、前記セットされた第２ラッチデータを制御する第２データ引き出し段階と、
前記第１及び前記第２データ引き出し段階による前記第２ラッチデータを用いて、前記セットされた第１ラッチデータを制御する伝達段階と、
前記伝達段階の実行による前記第１ラッチデータを確認するデータ確認段階と、
を具備することを特徴とする、請求項１７に記載の不揮発性半導体メモリ装置の読出し方法。
【請求項２０】
前記第３ページ読出し段階は、
前記第１及び第２ラッチデータをセットするセッティング段階と、
前記第１スレショルド電圧グループと前記第２スレショルド電圧グループとの間の第１基準電圧を基準として確認される前記第２電荷トラップ領域のスレショルド電圧によるデータを用いて、前記セットされた第２ラッチデータを制御するデータ引き出し段階と、
前記データ引き出し段階による前記第２ラッチデータを用いて、前記セットされた第１ラッチデータを制御する伝達段階と、
前記第２スレショルド電圧グループと前記第３スレショルド電圧グループとの間の第２基準電圧を基準として確認される前記第２電荷トラップ領域のスレショルド電圧によるデータを用いて、前記セットされた第１ラッチデータをフロップさせるためのフロップ段階と、
前記第１基準電圧を基準として確認される前記第１電荷トラップ領域のスレショルド電圧によるデータを用いて、前記フロップ段階による前記第１ラッチデータを反転フロップさせ、前記フロップされた第２ラッチデータによってイネーブルされる反転フロップ段階と、
前記伝達段階及び前記反転フロップ段階の実行による前記第１ラッチデータを確認するデータ確認段階と、
を具備することを特徴とする、請求項１７に記載の不揮発性半導体メモリ装置の読出し方法。
【請求項２１】
前記不揮発性半導体メモリ装置はＮＯＲ型であることを特徴とする、請求項１６に記載の不揮発性半導体メモリ装置の読出し方法。
【請求項２２】
前記不揮発性半導体メモリ装置はＮＡＮＤ型であることを特徴とする、請求項１６に記載の不揮発性半導体メモリ装置の読出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、より詳しくは、電流の移動方向に沿って少なくとも二つの電荷トラップ領域にデータを記憶することが可能なメモリ素子を持つ不揮発性半導体メモリ装置及びそのプログラム方法と読出し方法に関するものである。
【背景技術】
【０００２】
最近、ＳｉＮのように局所的に電荷を記憶することができる不導体、電荷記憶層を利用した電荷トラップ型の不揮発性メモリ素子が多数発表されている。このような電荷トラップ型の不揮発性メモリ素子は、フローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）を利用したフローティングゲート型の不揮発性半導体メモリ素子に対し、製作工程が簡単で、高集積メモリ装置を実現することができる利点がある。このような、電荷トラップ型の不揮発性メモリ素子の代表的な例は、図１に示すようなＮＲＯＭ（Ｎｉｔｒｉｄｅ−ｓｔｏｒａｇｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）である。ＮＲＯＭは、トランジスタのゲート１１の絶縁膜層に酸化膜−窒化膜−酸化膜（ＯＮＯ：Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）の薄膜層１１ａ、１１ｂ、１１ｃを持つ。
【０００３】
ＮＲＯＭのような電荷トラップ型の不揮発性メモリ素子においては、電荷記憶層である窒化膜１３ｂに電荷（ｃａｒｒｉｅｒ）である電子を注入することで、データプログラムが実行される。言い換えれば、電荷トラップ型の不揮発性メモリ素子においては、注入される電荷によるスレショルド電圧の変化によって、データプログラムが実行される。
【０００４】
電子注入方式としては、チャンネルホット−エレクトロン（Ｃｈａｎｎｅｌ  Ｈｏｔ−Ｅｌｅｃｔｏｎ  ｉｎｊｅｃｔｉｏｎ：ＣＨＥ）などが利用される。そして、不揮発性メモリ素子のデータ消去は、窒化膜１３ｂに注入された電子を除去することでなされる。このような電荷の注入のために、適切な電圧がメモリ素子のゲート端子１１、第１及び第２接合領域１５ａ、１５ｂ及び基板１７にそれぞれ印加される。
【０００５】
例えば、図２ａに示すように、第１接合領域１５ａに電源電圧ＶＤＤが印加され、第２接合領域１５ｂに接地電圧ＶＳＳが印加される場合には、第１接合領域１５ａはドレインＤとして作用し、第２接合領域１５ｂはソースＳとして作用する。この場合、ゲート端子１１の電圧レベルによって、第１接合領域１５ａ付近の窒化膜１３ｂ、すなわち電荷トラップ領域ＣＴ１に電子が注入される。結果的に、電荷トラップ領域ＣＴ１は、スレショルド電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）の増加によってプログラムされる。
【０００６】
そして、図２ｂに示すように、第１接合領域１５ａに接地電圧ＶＳＳが印加され、第２接合領域１５ｂに電源電圧ＶＤＤが印加される場合には、第１接合領域１５ａはソースＳとして作用し、第２接合領域１５ｂはドレインＤとして作用する。この場合、ゲート端子１１の電圧レベルによって、第２接合領域１５ｂ付近の窒化膜１３ｂ、すなわち電荷トラップ領域ＣＴ２に電子が注入される。すなわち、電荷トラップ領域ＣＴ２は、スレショルド電圧の増加によってプログラムされる。
【０００７】
そして、電荷トラップ領域ＣＴ１、ＣＴ２に記憶されたデータの読出しは、プログラム時に電流の流れ方向を反対に制御することでなされる。例えば、図３ａに示すように、第２接合領域１５ｂに電源電圧ＶＤＤが印加されれば、ゲート端子１１の電圧レベルによって、第１接合領域１５ａ付近の電荷トラップ領域ＣＴ１に記憶されたデータが、第１接合領域１５ａに連結されるビットラインＢＬの電圧レベルとして読み出される。すなわち、電荷トラップ領域ＣＴ１がプログラムされた場合には、電荷ドラップ領域ＣＴ１は“ターンオフ"状態である。この時、ビットラインＢＬは電源電圧ＶＤＤ側に制御されることができず、接地電圧ＶＳＳ側に維持される。一方、プログラムされない場合には、ビットラインＢＬは電源電圧ＶＤＤ側に制御される。
【０００８】
また、図３ｂに示すように、第１接合領域１５ａに電源電圧ＶＤＤが印加されれば、ゲート端子１１の電圧レベルによって、第２接合領域１５ｂ付近の電荷トラップ領域ＣＴ２に記憶されたデータが、第２接合領域１５ｂに連結されるビットラインＢＬの電圧レベルで読み出される。
【０００９】
このように、ＮＲＯＭのような不揮発性メモリ素子は、二つの電荷トラップ領域にデータを記憶することができるので、フローティングゲート型の不揮発性半導体メモリ素子に比べ、２倍程度の集積度を持つ。
【００１０】
一方、通常の電荷トラップ領域ＣＴ１、ＣＴ２は、２種のスレショルド電圧レベルによって、一つのビットのデータをマッピングする。すなわち、一つのビットのデータは、図４に示すように、２種のスレショルド電圧グループの一つに制御されるスレショルド電圧によって決定される。例えば、電荷トラップ領域ＣＴ１、ＣＴ２のスレショルド電圧が基準電圧ＶＭより低い場合には、読出時に対応するビットラインＢＬは電源電圧ＶＤＤ側に制御され、“１"のデータが読み出される。そして、電荷トラップ領域ＣＴ１、ＣＴ２のスレショルド電圧が基準電圧ＶＭより高い場合には、読出時に対応するビットラインＢＬは接地電圧ＶＳＳ側に制御され、“０"のデータが読み出される。
【００１１】
ところが、不揮発性半導体メモリ装置が高集積化することによって、より高い集積度の電荷トラップ型の不揮発性メモリ装置が要求されている。すなわち、一つの電荷トラップ領域ＣＴ１、ＣＴ２に１より多いビットのデータ値を記憶する電荷トラップ領域を持つ不揮発性半導体メモリ装置が要求されている。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
したがって、本発明は従来技術の問題点に鑑みてなされたものであり、高集積度の電荷トラップ型の不揮発性メモリ装置、例えば、一つの電荷トラップ領域ＣＴ１、ＣＴ２に１より多いビットのデータ値を記憶する電荷トラップ領域を持つ不揮発性半導体メモリ装置を提供することにその目的がある。
【００１３】
本発明の他の目的は、前記不揮発性半導体メモリ装置を効率的に駆動する不揮発性半導体メモリ装置のプログラム方法と読出し方法を提供することにある。
【課題を解決するための手段】
【００１４】
前記のような技術的課題を達成するため、本発明の一観点によれば、それぞれが電流の移動方向に沿って少なくとも二つの電荷トラップ領域にデータを記憶することができる複数のメモリ素子を持つメモリアレイと、一組の第１乃至第３ビットまでのデータを、一組を成す二つの前記電荷トラップ領域の順次増加する第１乃至第３スレショルド電圧グループにマッピングするように駆動されるページバッファーと、前記メモリアレイの選択されたメモリ素子のワードラインを制御するローデコーダとを具備して、前記ページバッファーは、第１ビットから第３ビットまでのデータ値を順次的に利用して、前記電荷トラップ領域に一組のデータに対するスレショルド電圧グループに段階的にマッピングして、第ｎビットのデータに対する段階的スレショルド電圧グループのマッピングには、第（ｎ−１）ビットのデータに対して前記電荷トラップ領域にマッピングされた段階的スレショルド電圧グループを反映して、前記ｎは、２又は３である、ことを特徴とする、不揮発性半導体メモリ装置が提供される。
【００１５】
また、前記のような他の技術的課題を達成するため、本発明の他の観点によれば、それぞれが電流の移動方向に沿って少なくとも二つの電荷トラップ領域にデータを記憶する複数のメモリ素子を持ち、一組を成す第１電荷トラップ領域及び第２電荷トラップ領域に一組の第１乃至第３ビットのデータをプログラムする不揮発性半導体メモリ装置のプログラム方法であって、前記第１及び第２電荷トラップ領域が順次増加するそれぞれの第１乃至第３スレショルド電圧グループのスレショルド電圧を持つ不揮発性半導体メモリ装置のプログラム方法において、前記第１ビットのデータによって前記第１電荷トラップ領域を第２スレショルド電圧グループにプログラムする第１ページプログラム段階と、前記第２ビットのデータによって前記第１及び第２電荷トラップ領域のいずれか一つのスレショルド電圧を第３スレショルド電圧グループにプログラムする第２ページプログラム段階であって、前記第３スレショルド電圧グループにプログラムされる電荷トラップ領域の選択は前記第１ページプログラム段階の実行結果に基づく第２ページプログラム段階と、前記第３ビットのデータによって前記第１及び第２電荷トラップ領域のいずれか一つのスレショルド電圧を第２スレショルド電圧グループにプログラムする第３ページプログラム段階であって、前記第２スレショルド電圧グループにプログラムされる電荷トラップ領域の選択は前記第２ページプログラム段階の実行結果に基づく第３ページプログラム段階とを具備することを特徴とする、不揮発性半導体メモリ装置のプログラム方法が提供される。
【００１６】
また、前記のような他の技術的課題を達成するため、本発明のさらに他の観点によれば、それぞれが電流の移動方向に沿って少なくとも二つの電荷トラップ領域にデータを記憶する複数のメモリ素子を持ち、一組を成す第１電荷トラップ領域及び第２電荷トラップ領域に記憶された一組の第１乃至第３ビットのデータを読み出す不揮発性半導体メモリ装置の読出し方法であって、前記第１及び第２電荷トラップ領域が順次増加するそれぞれの第１乃至第３スレショルド電圧グループのスレショルド電圧を持つ不揮発性半導体メモリ装置の読出し方法において、前記第１スレショルド電圧グループの前記第１電荷トラップ領域及び前記第３スレショルド電圧グループの前記第２電荷トラップ領域を確認して前記第１ビットデータを読み出す第１ページ読出し段階と、前記第３スレショルド電圧グループの前記第１電荷トラップ領域及び前記第２電荷トラップ領域を確認して前記第２ビットデータを読み出す第２ページ読出し段階と、前記第１スレショルド電圧グループ及び第３スレショルド電圧グループの前記第２電荷トラップ領域を確認し、前記第２スレショルド電圧グループの前記第１電荷トラップ領域を排除して、前記第３ビットデータを読み出す第３ページ読出し段階とを具備することを特徴とする、不揮発性半導体メモリ装置の読出し方法が提供される。
【発明の効果】
【００１７】
本発明の電荷トラップ型の不揮発性半導体メモリ装置は、例えば、一つの電荷トラップ領域ＣＴ１、ＣＴ２に１．５ビット、すなわち一つのメモリ素子に３ビットのデータ値を記憶する電荷トラップ領域を持つ。したがって、本発明の不揮発性半導体メモリ装置によれば、集積度が著しく向上する。また、本発明の３−レベル不揮発性半導体メモリ装置のプログラム方法においては、順次提供される３つのビットのデータによって、第１及び第２電荷トラップ領域のスレショルド電圧が同時に制御される。したがって、本発明の３−レベル不揮発性半導体メモリ装置のプログラム方法によれば、プログラム時の全体的な動作速度が非常に速い。
【００１８】
また、本発明の３−レベル不揮発性半導体メモリ装置の読出し方法においては、各ビットのデータは独立的に確認可能であり、１回の読出しで確認できる。したがって、本発明の３−レベル不揮発性半導体メモリ装置の読出し方法によれば、読出時の全体的な動作速度も非常に速い。
【発明を実施するための最良の形態】
【００１９】
本発明とその動作上の利点、及び本発明の実施によって達成される目的を充分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載した内容を参照しなければならない。各図面を理解するに際して、同一部材はできるだけ同一参照符号で示そうとすることに留意しなければならない。そして、本発明の要旨を不要にあいまいにすることができると判断される公知機能及び構成についての詳細な技術は省略する。
【００２０】
まず、電荷トラップ型の不揮発性半導体メモリ装置の集積度を高めるための一つの方案として、電荷トラップ領域ＣＴ１、ＣＴ２を４−レベルスレショルド電圧グループにプログラムする４−レベルの電荷トラップ領域を提示することができる。４−レベルの電荷トラップ領域は、図５に示すように、４種レベルのスレショルド電圧のなかの一つにプログラムすることができる。結果的に、４−レベルの電荷トラップ領域は、４種のなかのいずれか一つのデータを記憶することができる。したがって、４−レベルの電荷トラップ領域は、２−レベルの電荷トラップ領域に比べて、２倍程度のデータ記憶容量を持つことになる。
【００２１】
ところが、４−レベルの電荷トラップ領域では、隣接レベル間のスレショルド電圧のマージン（ｍａｒｇｉｎ）は典型的に非常に小さい。そして、各電荷トラップ領域のスレショルド電圧は、電子の漏洩などによってシフト（ｓｈｉｆｔ）しうる。したがって、４−レベルのいずれか一つにプログラムされた４−レベルの電荷トラップ領域のスレショルド電圧が隣接レベルのスレショルド電圧に移動することができる。したがって、４−レベルの電荷トラップ領域では、信頼性が低くなりうる。
【００２２】
また、４−レベルの電荷トラップ領域では、隣接レベル間のスレショルド電圧のマージンは非常に小さいから、プログラム電圧は非常に小さな間隔の増加でメモリ素子の制御ゲートに印加される。したがって、４−レベルの電荷トラップ領域では、プログラムにかかる時間が非常に長くなる。
【００２３】
このような４−レベルの電荷トラップ領域の信頼性及びプログラム所要時間の改善のために、本発明の電荷トラップ型の不揮発性半導体メモリ装置では、３−レベルの電荷トラップ領域が利用される。
【００２４】
３−レベルの電荷トラップ領域ＣＴ１、ＣＴ２は、図６に示すように、三つのレベルのスレショルド電圧グループＧ１、Ｇ２、Ｇ３を持つ。ここで、二つの電荷トラップ領域ＣＴ１、ＣＴ２が一組をなして三つのビットデータを記憶するように動作する。
【００２５】
したがって、３−レベルの電荷トラップ領域ＣＴ１、ＣＴ２は、２−レベルの電荷トラップ領域ＣＴ１、ＣＴ２に比べて、多数のデータ記憶状態を持つので、相対的に高い集積度を持つ。また、３−レベルの電荷トラップ領域ＣＴ１、ＣＴ２は、４−レベルの電荷トラップ領域に比べて、スレショルド電圧グループ間の間隔が大きくなるので、相対的に高い信頼性を持ちつつプログラム所要時間が短縮される。
【００２６】
一方、本発明に適用される電荷トラップ領域ＣＴ１、ＣＴ２のスレショルド電圧のグループは、第１基準電圧ＶＲ１及び第２基準電圧ＶＲ２を基準として区分することができる。本明細書では、第１基準電圧ＶＲ１より低いスレショルド電圧グループを“第１スレショルド電圧グループＧ１"といい、第１基準電圧ＶＲ１と第２基準電圧ＶＲ２間のスレショルド電圧グループを“第２スレショルド電圧グループＧ２"という。そして、第２基準電圧ＶＲ２より高いスレショルド電圧グループを“第３スレショルド電圧グループＧ３"という。
【００２７】
一方、本発明の不揮発性半導体メモリ装置における第１基準電圧ＶＲ１及び第２基準電圧ＶＲ２は、プログラムのパス（ｐａｓｓ）／フェイル（ｆａｉｌ）を確認するための確認読出の時、及び記憶されたデータを読み出すためのノーマル読出の時に、相違なるレベルに設定されることができる。本明細書では、確認読出時とノ−マル読出時の第１基準電圧ＶＲ１及び第２基準電圧ＶＲ２は同一であると仮定する。しかし、これは、説明の便宜のためのもので、これによって本発明の技術的保護範囲が制限されない。
【００２８】
以下、添付図面に基づいて本発明の望ましい実施形態を説明することで、本発明を詳細に説明する。
【００２９】
図７は本発明の一実施形態による不揮発性半導体メモリ装置の一部を示す図である。図７には、メモリアレイ１００、ページバッファー２００、ドレイン電圧供給器３００、ビットラインデコーダ４００、センスアンプ５００、及びローデコーダ６００が示されている。
【００３０】
本明細書において、ページバッファー２００、ドレイン電圧供給器３００、センスアンプ５００及びビットラインデコーダ４００は、‘データ制御回路’と呼ばれることができる。一方、図７において、ドレイン電圧供給器３００はシンボル化して示す。
【００３１】
図８は図７のメモリアレイ１００の一部を示す図で、ＮＯＲ型の不揮発性半導体メモリ装置の場合を示す図である。メモリアレイ１００は、行及び列のマトリックス構造上に配列される複数の電荷トラップ型のメモリ素子ＭＣを含む。ここで、一つのメモリ素子ＭＣには少なくとも二つの電荷トラップ領域ＣＴ１、ＣＴ２が含まれる。
【００３２】
電荷トラップ領域ＣＴ１、ＣＴ２は、電気的にプログラム及び消去が可能であり、電源供給されない状態でもデータの記憶が可能である。また、電荷トラップ領域ＣＴ１、ＣＴ２のスレショルド電圧がゲート端子に印加される電圧より低い場合、すなわち‘ターンオン’の場合には、対応するビットラインＢＬは電源電圧ＶＤＤ側に制御される。そして、電荷トラップ領域ＣＴ１、ＣＴ２のスレショルド電圧がゲート端子に印加される電圧より高い場合、すなわち‘ターンオフ’の場合には、対応するビットラインＢＬは接地電圧ＶＳＳ側に制御される。
【００３３】
一方、本実施形態においては、一つのメモリ素子ＭＣに形成される二つの電荷トラップ領域ＣＴ１、ＣＴ２が一組を成す。しかし、一組を成す二つの電荷トラップ領域ＣＴ１、ＣＴ２が相違なるメモリ素子ＭＣに形成される場合にも、本発明の技術的思想は具現可能である。
【００３４】
一組の第１及び第２電荷トラップ領域ＣＴ１、ＣＴ２には、一組を成す第１〜第３ビットのデータ値がプログラムされることができる。また、一組の二つメモリ素子のスレショルド電圧による記憶状態は、第１〜第３ビットのデータ値として読み出される。
【００３５】
本明細書及び図面において、第１〜第３ビットは、参照符号‘ＢＩＴ１〜ＢＩＴ３’で表すことができる。そして、一組の二つ電荷トラップ領域を利用したデータのプログラム及び読出し方法については、本明細書で、後に詳細に説明する。
【００３６】
また、図７を参照すれば、ページバッファー２００は、一組の第１〜第３ビットＢＩＴ１〜ＢＩＴ３のデータを一組の第１及び第２電荷トラップ領域ＣＴ１、ＣＴ２のスレショルド電圧グループにマッピングするように駆動される。
【００３７】
図９は図７のページバッファー２００を詳細に示す図である。ページバッファー２００は、伝送端子ＮＴＲＳ、センシング端子ＮＳＥＮ、第１ラッチブロックＬＴＢＫ１及び第２ラッチブロックＬＴＢＫ２を含む。
【００３８】
伝送端子ＮＴＲＳは、メモリアレイ１００側にデータを提供することができる。そして、センシング端子ＮＳＥＮは、メモリアレイ１００側から提供されるデータをセンスすることができる。
【００３９】
第１ラッチブロックＬＴＢＫ１は、第１ラッチデータＤＬＴ１を記憶することができる。そして、第１ラッチブロックＬＴＢＫ１は、第１ラッチデータＤＬＴ１を伝送端子ＮＴＲＳにマッピングすることができ、センシング端子ＮＳＥＮの電圧レベルによって選択的に第１ラッチデータＤＬＴ１をフロップする。
【００４０】
第１バッファーブロックＬＴＢＫ１は、具体的には、第１ラッチ部２１０、第１フロップ部２２０、及び反転フロップ部２３０を含みうる。
【００４１】
第１ラッチ部２１０は、第１ラッチデータＤＬＴ１をラッチして記憶する。そして、第１ラッチ部２１０は、第１ブロック選択信号ＢＬＳＬＴ１に応答して、第１ラッチデータＤＬＴ１を伝送端子ＮＴＲＳにマッピングする。
【００４２】
第１フロップ部２２０は、センシング端子ＮＳＥＮの電圧レベル又は第２バッファーブロックＬＴＢＫ２の第２ラッチデータＤＬＴ２に応じて、第１ラッチデータＤＬＴ１を論理"Ｌ"から論理"Ｈ"にフロップさせるように制御される。本明細書の特許請求の範囲において、例えば、論理"Ｌ"は‘第１論理状態’と、論理"Ｈ"は‘第２論理状態’と呼ぶことができる。
【００４３】
第１フロップ部２２０は、より具体的には、伝達手段２２１及びフロップ手段２２３を含みうる。伝達手段２２１は、伝達制御信号ＴＲに応じてイネーブルされる。この時、伝達手段２２１は、第２バッファーブロックＬＴＢＫ２の第２ラッチデータＤＬＴ２に応じて、第１ラッチデータＤＬＴ１を論理"Ｌ"から論理"Ｈ"にフロップさせる。
【００４４】
フロップ手段２２３は、第１ラッチ制御信号ＬＣＨ１に応答してイネーブルされる。この時、フロップ手段２２３は、センシング端子ＮＳＥＮの電圧レベルに応じて、第１ラッチ部２１０にラッチされた第１ラッチデータＤＬＴ１を論理"Ｌ"から論理"Ｈ"にフロップするように制御する。
【００４５】
反転フロップ部２３０は、センシング端子ＮＳＥＮ及び第２バッファーブロックＬＴＢＫ２の第２ラッチデータＤＬＴ２に応じて第１ラッチ部２１０の第１ラッチデータＤＬＴ１を論理"Ｈ"から論理"Ｌ"に反転フロップさせるように制御される。反転フロップ部２３０は、センシング端子ＮＳＥＮの電圧レベルに応じて第１ラッチデータＤＬＴ１を反転フロップするように制御する。この時、第２ラッチブロックＬＴＢＫ２にラッチされた第２ラッチデータＤＬＴ２に論理状態が"Ｌ"の場合には、反転フロップ部２３０による第１ラッチデータＤＬＴ１の論理"Ｈ"から論理"Ｌ"への反転フロップは遮断される。
【００４６】
望ましくは、第１バッファーブロックＬＴＢＫ１は、第１入出力部２５０をさらに含む。第１入出力部２５０は、第１ラッチ部２１０の第１ラッチデータＤＬＴ１をロードしたり、第１ラッチデータＤＬＴ１を内部データ線ＩＤＬに提供したりする。
【００４７】
ついで、図９を参照すれば、第２ラッチブロックＬＴＢＫ２は、第２ラッチデータＤＬＴ２を記憶することができる。そして、第２ラッチブロックＬＴＢＫ２は、第２ラッチデータＤＬＴ２を伝送端子ＮＴＲＳにマッピングすることができ、センシング端子ＮＳＥＮの電圧レベルに応じて選択的に第２ラッチデータＤＬＴ２をフロップする。
【００４８】
第２バッファーブロックＬＴＢＫ２は、具体的には、第２ラッチ部２６０及び第２フロップ部２７０を含みうる。第２ラッチ部２６０は、第２ラッチデータＤＬＴ２をラッチして記憶する。そして、第２ラッチ部２６０は、第２ブロック選択信号ＢＬＳＬＴ２に応答して、第２ラッチデータＤＬＴ２を伝送端子ＮＴＲＳにマッピングする。
【００４９】
第２フロップ部２７０は、センシング端子ＮＳＥＮの電圧レベルに応じて第２ラッチデータＤＬＴ２を論理"Ｌ"から論理"Ｈ"にフロップさせるように制御される。第２フロップ部２７０は、第２ラッチ制御信号ＬＣＨ２に応答してイネーブルされる。この時、第２フロップ部２７０は、センシング端子ＮＳＥＮの電圧レベルに応じて第２ラッチ部２６０にラッチされた第２ラッチデータＤＬＴ２を論理"Ｌ"から論理"Ｈ"にフロップするように制御する。
【００５０】
図９において、伝送端子プリチャージ部２０３は、第１制御信号ＶＣＯＮ１に応答して、伝送端子ＮＴＲＳを電源電圧ＶＤＤでプリチャージする。伝送端子ディスチャージ２０５は、第２制御信号ＶＣＯＮ２に応答して、伝送端子ＮＴＲＳを接地電圧ＶＳＳにディスチャージさせる。
【００５１】
また、図７を参照すれば、ドレイン電圧供給器３００は、ページバッファー２００で制御される伝送端子ＮＴＲＳの電圧レベルに応じて、選択的にビットラインデコーダ４００にドレイン電圧ＶＤＲを提供する。本実施形態において、ドレイン電圧ＶＤＲはプログラム電圧ＶＰＧＭである。
【００５２】
図１０は図７のドレイン電圧供給器３００の具体的な構成例を示す図である。図１０を参照すれば、ドレイン電圧供給器３００は、反転昇圧部３１０と電圧伝送部３３０を含む。反転昇圧部３１０は、伝送端子ＮＴＲＳの電圧レベルに対応する出力信号Ｎ３２０を発生する。反転昇圧部３１０の出力信号Ｎ３２０は、接地電圧ＶＳＳ側の伝送端子ＮＴＲＳに応答して、昇圧電圧ＶＰＰ側に制御される。そして、反転昇圧部３１０の出力信号Ｎ３２０は、電源電圧ＶＤＤ側の伝送端子ＮＴＲＳに応答して、接地電圧ＶＳＳ側に制御される。
【００５３】
そして、電圧伝送部３３０は、反転昇圧部３１０の出力信号Ｎ３２０の電圧レベルに応じて、ドレイン電圧ＶＤＲをビットラインデコーダ４００に提供する。望ましくは、ドレイン電圧ＶＤＲは、プログラム電圧ＶＰＧＭである。
【００５４】
結果的に、伝送端子ＮＴＲＳの電圧レベルが接地電圧ＶＳＳ側である時、すなわち論理"Ｌ"の第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２（図９参照）がマッピングされる時、ビットラインデコーダ４００にドレイン電圧ＶＤＲが提供される。すなわち、ドレイン電圧供給器３００は、伝送端子ＮＴＲＳの論理状態を反転して、ビットラインデコーダ４００に提供することになる。
【００５５】
再び図７を参照すれば、ビットラインデコーダ４００は、メモリアレイ１００のビットラインＢＬ＜１：ｎ＞のいずれか一つを選択する。プログラムの時、ビットラインＢＬ＜１：ｎ＞から選択される一つのビットラインの電圧レベルは、ドレイン電圧供給器３００からのドレイン電圧ＶＤＲの供給の有無によって制御される。すなわち、ドレイン電圧供給器３００からのドレイン電圧ＶＤＲが供給される場合には、ビットラインＢＬ＜１：ｎ＞から選択される一つのビットラインは、プログラム電圧ＶＰＧＭに制御される。一方、ドレイン電圧供給器３００からのドレイン電圧ＶＤＲが供給されることができない場合には、ビットラインＢＬ＜１：ｎ＞から選択される一つのビットラインは、フローティング（ｆｌｏａｔｉｎｇ）又は接地電圧ＶＳＳに制御される。
【００５６】
また、ビットラインデコーダ４００は、ビットラインＢＬ＜１：ｎ＞から選択される一つのビットラインの電圧レベルをグローバルビットラインＧＢＬに提供する。
【００５７】
センスアンプ５００は、グローバルビットラインＧＢＬの電圧レベルを反転増幅して、前記ページデコーダ２００のセンシング端子ＮＳＥＮ（図９参照）に提供する。
【００５８】
図１１は、図７のセンスアンプ５００の具体的な構成例を示す図である。図１１を参照すれば、センスアンプ５００は、具体的には、センシング部５１０、５２０、増幅部５３０、及びセンシング電圧出力部５４０を含みうる。センシング部５１０、５２０は、センシングイネーブル信号ＳＡＥが"Ｈ"である状態で、グローバルビットラインＧＢＬ及び基準電圧ＶＲＥＦをセンスする。そして、増幅部５３０は、センシング部５１０でセンスされたグローバルビットラインＧＢＬの電圧レベルを基準電圧ＶＲＥＦと比較して増幅する。
【００５９】
そして、センシング電圧出力部５４０は、増幅部５３０によって増幅されたグローバルビットラインＧＢＬの電圧を反転して記ページバッファー２００のセンシング端子ＮＳＥＮ（図９参照）に提供する。
【００６０】
すなわち、電荷トラップ領域ＣＴ１、ＣＴ２が‘ターンオフ’される場合には、記センシング端子ＮＳＥＮは接地電圧ＶＳＳ側に制御される。そして、電荷トラップ領域ＣＴ１、ＣＴ２が’ターンオン’になる場合には、センシング端子ＮＳＥＮは電源電圧ＶＤＤ側に制御される。
【００６１】
再び図７を参照すれば、ローデコーダ６００は、メモリアレイ１００に接続されて、選択されるワードラインＷＬの電圧レベルを制御する。データ入出力回路７００は、ページバッファー２００にラッチされたデータを外部システムに出力し、そして外部システムから入力されるデータをページバッファー２００にロードする。
【００６２】
一方、本実施形態において、内部データ線ＩＤＬのデータ値は、プログラム又は読出し動作時に、外部に提供される第１〜第３ビットＢＩＴ１〜ＢＩＴ３のデータと一致すると仮定する。すなわち、各ビットのデータが"１"の場合、内部データ線ＩＤＬは"Ｈ"であり、各ビットのデータが"０"の場合、内部データ線ＩＤＬは"Ｌ"であると仮定する。
【００６３】
本実施形態の不揮発性半導体メモリ装置においては、一つの電荷トラップ領域ＣＴ１、ＣＴ２に１．５ビット、すなわち一つのメモリ素子に３ビットのデータ値を記憶する電荷トラップ領域を持つ。したがって、本実施形態の不揮発性半導体メモリ装置によれば、集積度が著しく向上する。
【００６４】
つぎに、本実施形態の不揮発性半導体メモリ装置のプログラム方法を説明する。ここで、一組の電荷トラップ領域に対するプログラムは、第１〜第３ビットＢＩＴ１〜ＢＩＴ３をそれぞれ用いる第１〜第３ページプログラム段階順に実行される。
【００６５】
図１２及び図１３はそれぞれ本実施形態の不揮発性半導体メモリ装置のプログラム方法における第１ページプログラム段階を示す流れ図及びデータ流れ図である。第１ページプログラム段階では、第１ビットＢＩＴ１のデータに応じて第１電荷トラップ領域ＣＴ１のスレショルド電圧が第２スレショルド電圧グループＧ２にプログラムされる。
【００６６】
図１２を参照すれば、Ｓ１１１０段階で、第１ラッチデータＤＬＴ１が論理"Ｈ"にリセットされる。そして、Ｓ１１２０段階で、第１ビットＢＩＴ１のデータが内部データ線ＩＤＬを通じて、第１ラッチデータＤＬＴ１にロードされる（図１３のＡ１参照）。すなわち、第１ビットＢＩＴ１が"０"の場合には、第１ラッチデータＤＬＴ１は"Ｌ"にラッチされる。一方、第１ビットＢＩＴ１が"１"の場合には、第１ラッチデータＤＬＴ１は"Ｈ"を維持する。
【００６７】
その後、Ｓ１１３０段階で、第１ラッチデータＤＬＴ１を用いて、第１電荷トラップ領域ＣＴ１に対するプログラムが実行される（図１３のＡ２参照）。すなわち、第１ビットＢＩＴ１が"０"の場合には、第１電荷トラップ領域ＣＴ１のスレショルド電圧は高くなり、第１ビットＢＩＴ１が"１"の場合には、第１電荷トラップ領域ＣＴ１のスレショルド電圧は以前状態をそのまま維持する。
【００６８】
そして、Ｓ１１４０段階で、第１基準電圧ＶＲ１として第１電荷トラップ領域ＣＴ１のスレショルド電圧がセンシング端子ＮＳＥＮに反映される（図１３のＡ３参照）。すなわち、第１電荷トラップ領域ＣＴ１のスレショルド電圧が第１基準電圧ＶＲ１以上であるか否かがセンシング端子ＮＳＥＮに反映される。言い換えれば、第１電荷トラップ領域ＣＴ１のスレショルド電圧が第１基準電圧ＶＲ１より高い場合には、センシング端子ＮＳＥＮの電圧レベルは接地電圧ＶＳＳ側に制御される。一方、第１電荷トラップ領域ＣＴ１のスレショルド電圧が第１基準電圧ＶＲ１より低い場合には、センシング端子ＮＳＥＮの電圧レベルは電源電圧ＶＤＤ側に制御される。
【００６９】
Ｓ１１５０段階で、第１ラッチ制御信号ＬＣＨ１が"Ｈ"パルスとして発生し、この時、センシング端子ＮＳＥＮの電圧レベルに応じて選択的に第１ラッチデータＤＬＴ１が"Ｌ"から"Ｈ"にフロップされる（図１３のＡ４参照）。言い換えれば、センシング端子ＮＳＥＮの電圧レベルが電源電圧ＶＤＤ側である場合には、第１ラッチデータＤＬＴ１が"Ｌ"から"Ｈ"にフロップされる。一方、センシング端子ＮＳＥＮの電圧レベルが接地電圧ＶＳＳ側である場合には、第１ラッチデータＤＬＴ１は以前のデータ状態をそのまま維持する。
【００７０】
結果的に、Ｓ１１５０段階の実行後、第１ラッチデータＤＬＴ１が論理"Ｌ"であるのは、第１電荷トラップ領域ＣＴ１に対するプログラムが実行されたが、第１電荷トラップ領域ＣＴ１のスレショルド電圧が目標とする第２スレショルド電圧グループＧ２に制御されることができなかったことを意味する。
【００７１】
Ｓ１１６０段階で、第１データ線制御信号ＤＩＯ１が"Ｈ"パルスとして発生し、第１ラッチデータＤＬＴ１の論理状態が外部に読み出され（図１３のＡ５参照）、Ｓ１１７０段階でプログラムの成功有無が確認される。本実施形態では、Ｓ１１６０段階で読み出されるデータの論理状態"Ｈ"はプログラム成功を示す。一方、Ｓ１１６０段階で読み出されるデータの論理状態"Ｌ"はプログラム失敗を示す。
【００７２】
プログラムが失敗（ｆａｉｌ）であれば、Ｓ１１３０段階から繰り返し実行される。この時、Ｓ１１３０段階で、選択されるワードライン又はビットラインの電圧レベルは漸次増加する。
【００７３】
図１４は本発明の不揮発性半導体メモリ装置のプログラム方法によって第１ページプログラム段階が実行された後、第１及び第２電荷トラップ領域ＣＴ１、ＣＴ２のスレショルド電圧の変化を示す図である。
【００７４】
第１ビットＢＩＴ１のデータが"１"であるＣＡＳＥ１１においては、第１及び第２電荷トラップ領域ＣＴ１、ＣＴ２のスレショルド電圧はともに消去状態、すなわち第１スレショルド電圧グループＧ１に維持される。
【００７５】
第１ビットＢＩＴ１のデータが"０"であるＣＡＳＥ１２においては、第１電荷トラップ領域ＣＴ１のスレショルド電圧は第２スレショルド電圧グループＧ２に制御され、第２電荷トラップ領域ＣＴ２のスレショルド電圧は第１スレショルド電圧グループＧ１に維持される。
【００７６】
図１５ａ及び図１５ｂは本発明の不揮発性半導体メモリ装置のプログラム方法における第２ページプログラム段階を示す流れ図である。そして、図１６ａ及び図１６ｂは図１５ａ及び図１５ｂの流れ図によるデータ流れ図である。第２ページプログラム段階では、第２ビットＢＩＴ２のデータによって第１電荷トラップ領域ＣＴ１又は第２電荷トラップ領域ＣＴ２のスレショルド電圧が第３スレショルド電圧グループＧ３にプログラムされる。
【００７７】
図１５ａ及び図１５ｂを参照すれば、Ｓ１２０５段階で、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２が論理"Ｈ"にリセットされる。そして、Ｓ１２１０段階で、第２ビットＢＩＴ２のデータが内部データ線ＩＤＬを通じて、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２を制御するデータローディング段階が実行される（図１６ａのＢ１参照）。すなわち、第２ビットＢＩＴ２が"０"の場合には、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２は"Ｌ"にラッチされる。一方、第２ビットＢＩＴ２が"１"の場合には、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２は"Ｈ"を維持する。
【００７８】
その後、Ｓ１２１５段階及びＳ１２２０段階で、第１ページプログラム段階でプログラムされた第１電荷トラップ領域ＣＴ１のデータを用いて、データローディング段階による第２ラッチデータＤＬＴ２を制御する以前データ反映段階が実行される。
【００７９】
具体的には、Ｓ１２１５段階で、第１ページプログラム段階が実行された第１電荷トラップ領域ＣＴ１のデータが第１基準電圧ＶＲ１としてセンシング端子ＮＳＥＮに反映される（図１６ａのＢ２参照）。そして、Ｓ１２２０段階では、Ｓ１２１５段階で決定されたセンシング端子ＮＳＥＮの電圧レベルを用いて、Ｓ１２１０段階で決定された第２ラッチデータＤＬＴ２が制御される（図１６ａのＢ３参照）。結果的に、第１ビットＢＩＴ１が"０"の場合には、第２ラッチデータＤＬＴ２は"Ｈ"にフロップされる。一方、第１ビットＢＩＴ１が"１"の場合には、第２ラッチデータＤＬＴ２は以前の状態をそのまま維持する。
【００８０】
そして、Ｓ１２２５段階で、伝達制御信号ＴＲが"Ｈ"に活性化する。したがって、Ｓ１２２５段階では、Ｓ１２２０段階で決定された第２ラッチデータＤＬＴ２を用いて、Ｓ１２１０段階による第１ラッチデータＤＬＴ１を制御する伝達段階が実行される（図１６ａのＢ４及びＢ４’参照）。すなわち、第１ビットＢＩＴ１が"０"の場合には、第１ラッチデータＤＬＴ１は以前の状態をそのまま維持する。一方、第１ビットＢＩＴ１が"１"の場合には、第１ラッチデータＤＬＴ１は"Ｌ"にフロップされる。
【００８１】
Ｓ１２２５段階の実行後における第１ラッチデータＤＬＴ１と第２ラッチデータＤＬＴ２の論理状態は次のとおりである。
【００８２】
すなわち、第２ビットＢＩＴ２のデータが"１"の場合には、第１ビットＢＩＴ１のデータ値にかかわらず、第１ラッチデータＤＬＴ１と第２ラッチデータＤＬＴ２は論理"Ｈ"である。
【００８３】
そして、第１ビットＢＩＴ１のデータが"０"で、第２ビットＢＩＴ２のデータが"０"の場合には、第１ラッチデータＤＬＴ１は論理"Ｌ"であり、第２ラッチデータＤＬＴ２は論理"Ｈ"である。
【００８４】
そして、第１ビットＢＩＴ１のデータが"１"で、第２ビットＢＩＴ２のデータが"０"の場合には、第１ラッチデータＤＬＴ１は論理"Ｈ"であり、第２ラッチデータＤＬＴ２は論理"Ｌ"である。
【００８５】
その後、Ｓ１２３０段階で、Ｓ１２２０段階及びＳ１２２５段階で決定された第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２を用いて、第１及び第２電荷トラップ領域ＣＴ１、ＣＴ２に対するプログラムを実行するプログラム実行段階が進む（図１６ｂのＢ５及びＢ５’参照）。すなわち、第２ビットＢＩＴ２が"１"の場合には、第１電荷トラップ領域ＣＴ１のスレショルド電圧は以前状態をそのまま維持する。この時、第１及び第２電荷トラップ領域ＣＴ１、ＣＴ２に対するプログラムは順次進行されることが望ましい。
【００８６】
一方、第２ビットＢＩＴ２が"０"の場合には、第１電荷トラップ領域ＣＴ１又は第２電荷トラップ領域ＣＴ２のスレショルド電圧は第３スレショルド電圧グループＧ３に制御される。言い換えれば、第１ビットＢＩＴ１が"０"であれば、第１電荷トラップ領域ＣＴ１のスレショルド電圧は第３スレショルド電圧グループＧ３に制御される。第１ビットＢＩＴ１が"１"であれば、第２電荷トラップ領域ＣＴ２のスレショルド電圧が第３スレショルド電圧グループＧ３に制御される。
【００８７】
結果的に、第１ページプログラム段階の実行によって第１電荷トラップ領域ＣＴ１が第２スレショルド電圧グループＧ２に制御された場合には、第２ページプログラム段階で、第１電荷トラップ領域ＣＴ１が第３スレショルド電圧グループＧ３に制御される。一方、第１ページプログラム段階の実行によって第１電荷トラップ領域ＣＴ１が第１スレショルド電圧グループＧ１に維持される場合には、第２ページプログラム段階で、第２電荷トラップ領域ＣＴ２が第３スレショルド電圧グループＧ３に制御される。
【００８８】
ついで、Ｓ１２３５段階で、第２基準電圧ＶＲ２として第１電荷トラップ領域ＣＴ１のスレショルド電圧をセンシング端子ＮＳＥＮに反映する（図１６ｂのＢ６参照）。すなわち、第１電荷トラップ領域ＣＴ１のスレショルド電圧が第２基準電圧ＶＲ２以上であるか否かがセンシング端子ＮＳＥＮに反映される。
【００８９】
Ｓ１２４０段階で、第１ラッチ制御信号ＬＣＨ１を"Ｈ"パルスとして発生し、この時、センシング端子ＮＳＥＮの電圧レベルによって選択的に第１ラッチデータＤＬＴ１が"Ｌ"から"Ｈ"にフロップされる（図１６ｂのＢ７参照）。
【００９０】
そして、Ｓ１２４５段階で、第２基準電圧ＶＲ２として第２電荷トラップ領域ＣＴ２のスレショルド電圧がセンシング端子ＮＳＥＮに反映される（図１６ｂのＢ８参照）。すなわち、第２電荷トラップ領域ＣＴ２のスレショルド電圧が第２基準電圧ＶＲ２以上であるか否かがセンシング端子ＮＳＥＮに反映される。
【００９１】
Ｓ１２５０段階で、第２ラッチ制御信号ＬＣＨ２が"Ｈ"パルスとして発生し、この時、センシング端子ＮＳＥＮの電圧レベルによって選択的に第２ラッチデータＤＬＴ２が"Ｌ"から"Ｈ"にフロップされる（図１６ｂのＢ９参照）。
【００９２】
Ｓ１２５５段階で、第１データ線制御信号ＤＩＯ１及び第２データ線制御信号ＤＩＯ２が同時に又は順次に"Ｈ"パルスとして発生し、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２の論理状態が外部に読み出され（図１６ｂのＢ１０参照）、Ｓ１２６０段階でプログラムの成功の有無が確認される。
【００９３】
ここで、本実施形態の不揮発性半導体メモリ装置においては、Ｓ１２６０段階においてプログラムが成功したか否かを確認するためのプログラム確認回路として、第１電荷トラップ領域ＣＴ１と第２電荷トラップ領域ＣＴ２のいずれか一つのスレショルド電圧が第３スレショルド電圧グループＧ３に制御されれば、プログラム成功と確認することができる回路が必要であることは当業者には自明である。そして、このようなプログラム確認回路が多様な形態で具現されることができることも当業者には自明である。
【００９４】
プログラムが失敗（ｆａｉｌ）であれば、Ｓ１２３０段階から繰り返し実行される。この時、Ｓ１２３０段階で、選択されるワードライン又はビットラインの電圧レベルは次第に増加する。
【００９５】
一方、図１５ｂのＳ１２３５段階、Ｓ１２４０段階、Ｓ１２４５段階及びＳ１２５０段階でのセンシング端子ＮＳＥＮの電圧レベル及び第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２の論理状態の変化は、図１２のＳ１１４０及びＳ１１５０段階を参照すると、当業者には明らかであるので、本明細書ではそれについての具体的な技術は省略する。
【００９６】
図１７は本実施形態の不揮発性半導体メモリ装置のプログラム方法によって第２ページプログラム段階が実行された後の第１及び第２電荷トラップ領域ＣＴ１、ＣＴ２のスレショルド電圧の変化を示す図である。
【００９７】
第１ビットＢＩＴ１及び第２ビットＢＩＴ２のデータが共に"１"の場合（ＣＡＳＥ２１）には、第１及び第２電荷トラップ領域ＣＴ１、ＣＴ２のスレショルド電圧は共に消去状態、すなわち第１スレショルド電圧グループＧ１に維持される。
【００９８】
第１ビットＢＩＴ１のデータが"１"で、第２ビットＢＩＴ２のデータが"０"である場合（ＣＡＳＥ２２）には、第１電荷トラップ領域ＣＴ１のスレショルド電圧は第１スレショルド電圧グループＧ１に維持され、第２電荷トラップ領域ＣＴ２のスレショルド電圧は第３スレショルド電圧グループＧ３に制御される。
【００９９】
第１ビットＢＩＴ１のデータが"０"で、第２ビットＢＩＴ２のデータが"１"である場合（ＣＡＳＥ２３）には、第１電荷トラップ領域ＣＴ１のスレショルド電圧は第２スレショルド電圧グループＧ１に維持され、第２電荷トラップ領域ＣＴ２のスレショルド電圧は第１スレショルド電圧グループＧ１に維持される。
【０１００】
第１ビットＢＩＴ１及び第２ビットＢＩＴ２のデータがともに"０"の場合（ＣＡＳＥ２４）には、第１電荷トラップ領域ＣＴ１のスレショルド電圧は第３スレショルド電圧グループＧ３に制御され、第２電荷トラップ領域ＣＴ２のスレショルド電圧は第１スレショルド電圧グループＧ１に維持される。
【０１０１】
図１８ａ及び図１８ｂは本実施形態の不揮発性半導体メモリ装置のプログラム方法におけるる第３ページプログラム段階を示す流れ図である。そして、図１９ａ及び図１９ｂは図１８ａ及び図１８ｂの流れ図によるデータ流れ図である。第３ページプログラム段階では、第３ビットＢＩＴ３のデータによって第１電荷トラップ領域ＣＴ１又は第２電荷トラップ領域ＣＴ２のスレショルド電圧が第２スレショルド電圧グループＧ２にプログラムされる。
【０１０２】
図１８ａ及び図１８ｂを参照すれば、Ｓ１３０５段階で、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２を論理"Ｈ"にリセットする。そして、Ｓ１３１０段階で、第３ビットＢＩＴ３のデータが内部データ線ＩＤＬを通じて第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２を制御するデータローディング段階が実行される（図１９ａのＣ１参照）。すなわち、第３ビットＢＩＴ３が"０"の場合には、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２は"Ｌ"にラッチされる。一方、第３ビットＢＩＴ３が"１"の場合には、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２は"Ｈ"を維持する。
【０１０３】
その後、Ｓ１３１５段階及びＳ１３２０段階で、第２ページプログラム段階で決定された第２電荷トラップ領域ＣＴ２のデータを用いて、データローディング段階で決定された第２ラッチデータＤＬＴ２を制御する以前データ反映段階が実行される。
【０１０４】
具体的には、Ｓ１３１５段階で、第２ページプログラム段階が実行された第２電荷トラップ領域ＣＴ２のデータが第２基準電圧ＶＲ２としてセンシング端子ＮＳＥＮに反映される（図１９ａのＣ２参照）。そして、Ｓ１３２０段階では、Ｓ１３１５段階で決定されたセンシング端子ＮＳＥＮの電圧レベルを用いて、Ｓ１３１０段階で決定された第２ラッチデータＤＬＴ２が制御される（図１９ａのＣ３参照）。結果的に、第１ビットＢＩＴ１が"１"で、第２ビットＢＩＴ２が"０"である場合には、第２ラッチデータＤＬＴ２は"Ｈ"にフロップされる。一方、第１ビットＢＩＴ１が"１"で、第２ビットＢＩＴ２が"０"である場合を除いた残りの場合には、第２ラッチデータＤＬＴ２は以前の状態をそのまま維持する。
【０１０５】
そして、Ｓ１３２５段階で、伝達制御信号ＴＲが"Ｈ"に活性化する。したがって、Ｓ１３２５段階では、Ｓ１３２０段階で決定された第２ラッチデータＤＬＴ２を用いて、Ｓ１３１０段階で決定された第１ラッチデータＤＬＴ１を制御する伝達段階が実行される（図１９ａのＣ４及びＣ４’参照）。すなわち、第１ビットＢＩＴ１が"１"で、第２ビットＢＩＴ２が"０"である場合には、第１ラッチデータＤＬＴ１は以前の状態をそのまま維持する。
【０１０６】
一方、第１ビットＢＩＴ１が"１"で、第２ビットＢＩＴ２が"０"である場合を除いた残りの場合には、第１ラッチデータＤＬＴ１は"Ｈ"にフロップされる。
【０１０７】
Ｓ１３２５段階の実行後、第１ラッチデータＤＬＴ１と第２ラッチデータＤＬＴ２の論理状態は次のようである。
【０１０８】
すなわち、第３ビットＢＩＴ３のデータが"１"の場合には、第１及び第２ビットＢＩＴＴ１、ＢＩＴ２のデータ値にかかわらず、第１ラッチデータＤＬＴ１と第２ラッチデータＤＬＴ２は論理"Ｈ"である。
【０１０９】
そして、第１及び第２ビットＢＩＴ１、ＢＩＴ２のデータが"０"で、第３ビットＢＩＴ３のデータが"０"である場合には、第１ラッチデータＤＬＴ１は論理"Ｈ"であり、第２ラッチデータＤＬＴ２は論理"Ｌ"である。
【０１１０】
そして、第１ビットＢＩＴ１のデータが"１"で、第２及び第３ビットＢＩＴ２、ＢＩＴ３のデータが"０"である場合には、第１ラッチデータＤＬＴ１は論理"Ｌ"であり、第２ラッチデータＤＬＴ２は論理"Ｈ"である。
【０１１１】
そして、第１ビットＢＩＴ１のデータが"０"で、第２ビットＢＩＴ２のデータが"１"で、第３ビットＢＩＴ３のデータが"０"である場合には、第１ラッチデータＤＬＴ１は論理"Ｈ"であり、第２ラッチデータＤＬＴ２は論理"Ｌ"である。
【０１１２】
そして、第１〜第３ビットＢＩＴ１〜ＢＩＴ３のデータがともに"０"の場合には、第１ラッチデータＤＬＴ１は論理"Ｈ"であり、第２ラッチデータＤＬＴ２は論理"Ｌ"である。
【０１１３】
その後、Ｓ１３３０段階で、Ｓ１３２０段階及びＳ１３２５段階で決定された第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２を用いて、第１及び第２電荷トラップ領域ＣＴ１、ＣＴ２に対するプログラムを行うプログラム実行段階が進む（図１９ｂのＣ５、Ｃ５’参照）。望ましくは、第１及び第２電荷トラップ領域ＣＴ１、ＣＴ２に対するプログラムは順次進行される。
【０１１４】
第３ビットＢＩＴ３が"１"の場合には、第１電荷トラップ領域ＣＴ１のスレショルド電圧は以前状態をそのまま維持する。
【０１１５】
一方、第３ビットＢＩＴ３が"０"の場合には、第１電荷トラップ領域ＣＴ１又は第２電荷トラップ領域ＣＴ２のスレショルド電圧は第２スレショルド電圧グループＧ２に制御される。言い換えれば、第１ビットＢＩＴ１が"１"で、第２ビットＢＩＴ２が"０"であれば、第１電荷トラップ領域ＣＴ１のスレショルド電圧は第２スレショルド電圧グループＧ２に制御される。第１ビットＢＩＴ１が"１"で、第２ビットＢＩＴ２が"０"である場合を除いた残りの場合には、第２電荷トラップ領域ＣＴ２のスレショルド電圧が第２スレショルド電圧グループＧ２に制御される。
【０１１６】
結果的に、第２ページプログラム段階の実行によって第２電荷トラップ領域ＣＴ２が第３スレショルド電圧グループＧ３に制御された場合には、第３ページプログラム段階で、第１電荷トラップ領域ＣＴ１が第２スレショルド電圧グループＧ２に制御される。一方、第２ページプログラム段階の実行によって第２電荷トラップ領域ＣＴ１が第１スレショルド電圧グループＧ１に維持される場合には、第３ページプログラム段階で、第２電荷トラップ領域ＣＴ２が第２スレショルド電圧グループＧ２に制御される。
【０１１７】
ついで、Ｓ１３３５段階で、第１基準電圧ＶＲ１として第１電荷トラップ領域ＣＴ１のスレショルド電圧がセンシング端子ＮＳＥＮに反映される（図１９ｂのＣ６参照）。
【０１１８】
Ｓ１３４０段階で、第１ラッチ制御信号ＬＣＨ１が"Ｈ"パルスとして発生し、この時、センシング端子ＮＳＥＮの電圧レベルに応じて選択的に第１ラッチデータＤＬＴ１が"Ｌ"から"Ｈ"にフロップされる（図１９ｂのＣ７参照）。
【０１１９】
そして、Ｓ１３４５段階で、第１基準電圧ＶＲ１として第２電荷トラップ領域ＣＴ２のスレショルド電圧がセンシング端子ＮＳＥＮに反映される（図１９ｂのＣ８参照）。
【０１２０】
Ｓ１３５０段階で、第２ラッチ制御信号ＬＣＨ２が"Ｈ"パルスとして発生し、この時、センシング端子ＮＳＥＮの電圧レベルに応じて選択的に第２ラッチデータＤＬＴ２が"Ｌ"から"Ｈ"にフロップされる（図１９ｂのＣ９参照）。
【０１２１】
Ｓ１３５５段階で、第１データ線制御信号ＤＩＯ１及び第２データ線制御信号ＤＩＯ２が同時に又は順次に"Ｈ"パルスとして発生し、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２の論理状態が外部に読み出され（図１９ｂのＢ１０参照）、Ｓ１３６０段階でプログラムが成功したか否かが確認される。
【０１２２】
プログラムが失敗（ｆａｉｌ）であれば、Ｓ１３３０段階から繰り返し実行される。この時、Ｓ１２３０段階で、選択されるワードライン又はビットラインの電圧レベルは次第に増加する。
【０１２３】
一方、図１９ｂのＳ１３３５段階、Ｓ１３４０段階、Ｓ１３４５段階及びＳ１３５０段階でのセンシング端子ＮＳＥＮの電圧レベル及び第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２の論理状態の変化は、図１２のＳ１１４０及びＳ１１５０段階を参照すると、当業者には自明であるので、本明細書ではそれについての具体的な技術は省略する。
【０１２４】
図２０は本実施形態の不揮発性半導体メモリ装置のプログラム方法における第３ページプログラム段階が実行された後の第１及び第２電荷トラップ領域ＣＴ１、ＣＴ２のスレショルド電圧の変化を示す図である。
【０１２５】
第１ビットＢＩＴ１、第２ビットＢＩＴ２及び第３ビットＢＩＴ３のデータがともに"１"の場合（ＣＡＳＥ３１）には、第１及び第２電荷トラップ領域ＣＴ１、ＣＴ２のスレショルド電圧は共に消去状態、すなわち第１スレショルド電圧グループＧ１に維持される。
【０１２６】
第１ビットＢＩＴ１及び第２ビットＢＩＴ２のデータが"１"で、第３ビットＢＩＴ３のデータが"０"である場合（ＣＡＳＥ３２）には、第１電荷トラップ領域ＣＴ１のスレショルド電圧は第１スレショルド電圧グループＧ１に維持され、第２電荷トラップ領域ＣＴ２のスレショルド電圧は第２スレショルド電圧グループＧ２に制御される。
【０１２７】
第１ビットＢＩＴ１のデータが"１"で、第２ビットＢＩＴ２のデータが"０"で、第３ビットＢＩＴ３のデータが"１"である場合（ＣＡＳＥ３３）には、第１電荷トラップ領域ＣＴ１のスレショルド電圧は第１スレショルド電圧グループＧ１に維持され、第３電荷トラップ領域ＣＴ２のスレショルド電圧は第３スレショルド電圧グループＧ２に維持される。
【０１２８】
第１ビットＢＩＴ１のデータが"１"で、第２ビットＢＩＴ２のデータが"０"で、第３ビットＢＩＴ３のデータが"０"である場合（ＣＡＳＥ３４）には、第１電荷トラップ領域ＣＴ１のスレショルド電圧は第２スレショルド電圧グループＧ２に制御され、第２電荷トラップ領域ＣＴ２のスレショルド電圧は第３スレショルド電圧グループＧ３に維持される。
【０１２９】
第１ビットＢＩＴ１のデータが"０"で、第２ビットＢＩＴ２のデータが"１"で、第３ビットＢＩＴ３のデータが"１"である場合（ＣＡＳＥ３５）には、第１電荷トラップ領域ＣＴ１のスレショルド電圧は第２スレショルド電圧グループＧ２に維持され、第２電荷トラップ領域ＣＴ２のスレショルド電圧は第１スレショルド電圧グループＧ１に維持される。
【０１３０】
第１ビットＢＩＴ１のデータが"０"で、第２ビットＢＩＴ２のデータが"１"で、第３ビットＢＩＴ３のデータが"０"である場合（ＣＡＳＥ３６）には、第１電荷トラップ領域ＣＴ１のスレショルド電圧は第２スレショルド電圧グループＧ２に維持され、第２電荷トラップ領域ＣＴ２のスレショルド電圧は第２スレショルド電圧グループＧ２に制御される。
【０１３１】
第１ビットＢＩＴ１のデータが"０"で、第２ビットＢＩＴ２のデータが"０"で、第３ビットＢＩＴ３のデータが"１"である場合（ＣＡＳＥ３７）には、第１電荷トラップ領域ＣＴ１のスレショルド電圧は第３スレショルド電圧グループＧ３に維持され、第２電荷トラップ領域ＣＴ２のスレショルド電圧は第１スレショルド電圧グループＧ１に維持される。
【０１３２】
第１ビットＢＩＴ１、第２ビットＢＩＴ２及び第３ビットＢＩＴ３のデータがともに"０"の場合（ＣＡＳＥ３８）には、第１電荷トラップ領域ＣＴ１のスレショルド電圧は第３スレショルド電圧グループＧ３に維持され、第２電荷トラップ領域ＣＴ２のスレショルド電圧は第２スレショルド電圧グループＧ２に制御される。
【０１３３】
また、本実施形態の３−レベル不揮発性半導体メモリ装置の駆動方法では、順次提供される三つのビットＢＩＴ１、ＢＩＴ２、ＢＩＴ３のデータに応じて、第１及び第２電荷トラップ領域ＣＴ１、ＣＴ２のスレショルド電圧が同時に制御される。そして、各ビットに対して１回又は２回の確認読出しだけでプログラムが成功したか否かを確認することができる。
【０１３４】
ついで、本実施形態の不揮発性半導体メモリ装置の読出し方法を説明する。ここで、第１〜第３ビットＢＩＴ１〜ＢＩＴ３をそれぞれ読み出す第１〜第３ページ読出し段階が非順次に進行されても、一組の電荷トラップ領域に対する読出しが可能である。
【０１３５】
図２１は本実施形態の不揮発性半導体メモリ装置の読出し方法による第１ページ読出し段階を示す流れ図である。そして、図２２ａ及び図２２ｂは図２１の流れ図によるデータ流れ図である。第１ページ読出し段階では、第１スレショルド電圧グループＧ１の第１電荷トラップ領域ＣＴ１と第３スレショルド電圧グループＧ３の第２電荷トラップ領域ＣＴ２が確認され、第１ビットＢＩＴ１のデータが読み出される。
【０１３６】
図２１を参照すれば、Ｓ１４１０段階で、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２が論理"Ｌ"にセットされるセッティング段階が実行される（図２２ａのＤ１参照）。
【０１３７】
そして、Ｓ１４２０段階及びＳ１４３０段階では、第１基準電圧ＶＲ１を基準として確認される第１電荷トラップ領域ＣＴ１のスレショルド電圧によるデータを用いて、セットされている第２ラッチデータＤＬＴ２を制御するデータ引き出し段階が実行される。
【０１３８】
具体的には、Ｓ１４２０段階で、第１基準電圧ＶＲ１として第１電荷トラップ領域ＣＴ１のスレショルド電圧がセンシング端子ＮＳＥＮに反映される（図２２ａのＤ２参照）。Ｓ１４３０段階で、第２ラッチ制御信号ＬＣＨ２が"Ｈ"パルスとして発生し、この時、センシング端子ＮＳＥＮの電圧レベルによって選択的に第２ラッチデータＤＬＴ２が"Ｌ"から"Ｈ"にフロップされる（図２２ａのＤ３参照）。
【０１３９】
そして、Ｓ１４４０段階では、伝達制御信号ＴＲが"Ｈ"に活性化する。したがって、Ｓ１４４０段階では、Ｓ１４３０段階で決定された第２ラッチデータＤＬＴ２を用いて、Ｓ１４１０段階でセットされた第１ラッチデータＤＬＴ１を制御する伝達段階が実行される（図２２ａのＤ４及びＤ４’参照）。
【０１４０】
Ｓ１４４０段階の実行後における第１ラッチデータＤＬＴ１の論理状態を説明すれば次のとおりである。すなわち、第１電荷トラップ領域ＣＴ１のスレショルド電圧が第１スレショルド電圧グループＧ１に位置する場合（図２０のＣＡＳＥ３１、ＣＡＳＥ３２、ＣＡＳＥ３３）に、第１ラッチデータＤＬＴ１は論理"Ｌ"から論理"Ｈ"に制御される。一方、第１電荷トラップ領域ＣＴ１のスレショルド電圧が第２及び第３スレショルド電圧グループＧ２、Ｇ３に位置する場合（図２０のＣＡＳＥ３４〜ＣＡＳＥ３８）に、第１ラッチデータＤＬＴ１は論理"Ｌ"を維持する。
【０１４１】
そして、Ｓ１４５０段階及びＳ１４６０段階では、第２基準電圧ＶＲ２を基準として確認される第２電荷トラップ領域ＣＴ２のスレショルド電圧によるデータを用いて、セットされている第１ラッチデータＤＬＴ２をフリップさせるためのフロップ段階が実行される。
【０１４２】
具体的には、Ｓ１４５０段階で、第２基準電圧ＶＲ２として第２電荷トラップ領域ＣＴ２のスレショルド電圧がセンシング端子ＮＳＥＮに反映される（図２２ｂのＤ５参照）。Ｓ１４６０段階で、第１ラッチ制御信号ＬＣＨ１が"Ｈ"パルスとして発生し、この時、センシング端子ＮＳＥＮの電圧レベルに応じて選択的に第１ラッチデータＤＬＴ１が"Ｌ"から"Ｈ"にフロップされる（図２２ｂのＤ６参照）。
【０１４３】
Ｓ１４６０段階における第１ラッチデータＤＬＴ１の論理状態の変化を説明すれば次のとおりである。すなわち、第２電荷トラップ領域ＣＴ２のスレショルド電圧が第３スレショルド電圧グループＧ３に位置する場合（図２０のＣＡＳＥ３３及びＣＡＳＥ３４）に、第１ラッチデータＤＬＴ１は論理"Ｌ"から論理"Ｈ"に制御される。一方、残りの場合には、第１ラッチデータＤＬＴ１は以前論理状態をそのまま維持する。
【０１４４】
結局、Ｓ１４４０段階及びＳ１４６０段階の実行後、第１ラッチデータＤＬＴ１の論理状態の変化を説明すれば次のようである。第１電荷トラップ領域ＣＴ１のスレショルド電圧が第１スレショルド電圧グループＧ１に位置するか、あるいは第２電荷トラップ領域ＣＴ２のスレショルド電圧が第３スレショルド電圧グループＧ３に位置する場合（図２０のＣＡＳＥ３１〜ＣＡＳＥ３４）、すなわち第１ビットＢＩＴ１のデータが"１"の場合、第１ラッチデータＤＬＴ１は論理"Ｌ"から論理"Ｈ"に制御される。一方、残りの場合（図２０のＣＡＳＥ３５〜ＣＡＳＥ３８）、すなわち第１ビットＢＩＴ１のデータが"０"の場合には、第１ラッチデータＤＬＴ１は論理"Ｌ"を維持する。
【０１４５】
Ｓ１４７０段階で、第１データ線制御信号ＤＩＯ１が"Ｈ"パルスとして発生し、第１ラッチデータＤＬＴ１の論理状態が外部に読み出されて、第１ビットＢＩＴ１のデータが確認されるデータ確認段階が実行される（図２２ｂのＤ７参照）。
【０１４６】
本実施形態において、論理"Ｈ"の出力データは第１ビットＢＩＴ１のデータが"１"であることを示し、論理"Ｌ"の出力データは第１ビットＢＩＴ１のデータが"０"であることを示す。
【０１４７】
このように、本実施形態の不揮発性半導体メモリ装置の駆動方法によれば、第１ビットＢＩＴ１のデータ値を１回の読出しで確認することができる。
【０１４８】
図２３は本実施形態の不揮発性半導体メモリ装置の読出し方法による第２ページ読出し段階を示す流れ図である。そして、図２４ａ及び図２４ｂは図２３の流れ図によるデータ流れ図である。第２ページ読出し段階では、第３スレショルド電圧グループＧ３の第１又は第２電荷トラップ領域ＣＴ１、ＣＴ２が確認されて、第２ビットＢＩＴ２のデータが読み出される。
【０１４９】
図２３を参照すれば、Ｓ１５１０段階で、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２を論理"Ｌ"にセットするセッティング段階が実行される（図２４ａのＥ１参照）。
【０１５０】
そして、Ｓ１５２０段階及びＳ１５３０段階では、第２基準電圧ＶＲ２を基準として確認される第２電荷トラップ領域ＣＴ２のスレショルド電圧によるデータを用いて、セットされている第２ラッチデータＤＬＴ２が制御される第１データ引き出し段階が実行される。
【０１５１】
具体的には、Ｓ１５２０段階で、第２基準電圧ＶＲ２として第２電荷トラップ領域ＣＴ２のスレショルド電圧がセンシング端子ＮＳＥＮに反映される（図２４ａのＥ２参照）。Ｓ１５３０段階では、第２ラッチ制御信号ＬＣＨ２が"Ｈ"パルスとして発生し、この時、センシング端子ＮＳＥＮの電圧レベルに応じて選択的に第２ラッチデータＤＬＴ２が"Ｌ"から"Ｈ"にフロップされる（図２４ａのＥ３参照）。
【０１５２】
Ｓ１５３０段階の実行後、第２ラッチデータＤＬＴ２の論理状態を説明すれば次のようである。すなわち、第２電荷トラップ領域ＣＴ２のスレショルド電圧が第３スレショルド電圧グループＧ３に位置する場合（図２０のＣＡＳＥ３３、ＣＡＳＥ３４）、第２ラッチデータＤＬＴ２は論理"Ｌ"から論理"Ｈ"に制御される。一方、残りの場合（図２０のＣＡＳＥ３１〜ＣＡＳＥ３２、ＣＡＳＥ３５〜ＣＡＳＥ３８）には、第２ラッチデータＤＬＴ１は論理"Ｌ"を維持する。
【０１５３】
そして、Ｓ１５４０段階及びＳ１５５０段階では、第２基準電圧ＶＲ２を基準として確認される第１電荷トラップ領域ＣＴ１のスレショルド電圧によるデータを用いて、セットされている第２ラッチデータＤＬＴ２が制御される第２データ引き出し段階が実行される。
【０１５４】
具体的には、Ｓ１５４０段階で、第２基準電圧ＶＲ２として第１電荷トラップ領域ＣＴ１のスレショルド電圧が前記センシング端子ＮＳＥＮに反映される（図２４ｂのＥ４参照）。Ｓ１５５０段階で、第２ラッチ制御信号ＬＣＨ２が"Ｈ"パルスとして発生し、この時、センシング端子ＮＳＥＮの電圧レベルに応じて選択的に第２ラッチデータＤＬＴ２が"Ｌ"から"Ｈ"にフロップされる（図２４ｂのＥ５参照）。
【０１５５】
Ｓ１５５０段階の実行後における第２ラッチデータＤＬＴ２の論理状態を説明すれば次のとおりである。すなわち、第１電荷トラップ領域ＣＴ１のスレショルド電圧が第３スレショルド電圧グループＧ３に位置する場合（図２０のＣＡＳＥ３７、ＣＡＳＥ３８）、第２ラッチデータＤＬＴ２は論理"Ｌ"から論理"Ｈ"に制御される。一方、残りの場合（図２０のＣＡＳＥ３１〜ＣＡＳＥ３６）には、第２ラッチデータＤＬＴ１は以前の論理状態をそのまま維持する。
【０１５６】
そして、Ｓ１５６０段階では、伝達制御信号ＴＲが"Ｈ"に活性化する。したがって、Ｓ１５６０段階では、Ｓ１５３０段階及びＳ１５５０段階で決定された第２ラッチデータＤＬＴ２を用いて、Ｓ１５１０段階でセットされた第１ラッチデータＤＬＴ１を制御する伝達段階が実行される（図２４ｂのＥ６及びＥ６’参照）。
【０１５７】
Ｓ１５６０段階の実行後における第１ラッチデータＤＬＴ１の論理状態を説明すれば次のとおりである。すなわち、第１電荷トラップ領域ＣＴ１又は第２電荷トラップ領域ＣＴ２のスレショルド電圧が第３スレショルド電圧グループＧ３に位置する場合（図２０のＣＡＳＥ３３、ＣＡＳＥ３４、ＣＡＳＥ３７、ＣＡＳＥ３８）、第１ラッチデータＤＬＴ１は論理"Ｌ"から論理"Ｈ"に制御される。一方、残りの場合（図２０のＣＡＳＥ３１、ＣＡＳＥ３２、ＣＡＳＥ３５、ＣＡＳＥ３６）には、第１ラッチデータＤＬＴ１は論理"Ｌ"を維持する。
【０１５８】
Ｓ１５７０段階で、第１データ線制御信号ＤＩＯ１が"Ｈ"パルスとして発生し、第１ラッチデータＤＬＴ１の論理状態が外部に読み出されて第１ビットＢＩＴ１のデータが確認されるデータ確認段階が実行される（図２４ｂのＥ７参照）。本実施形態において、論理"Ｈ"の出力データは第２ビットＢＩＴ２のデータが"１"であることを示し、論理"Ｌ"の出力データは第２ビットＢＩＴ２のデータが"０"であることを示す。
【０１５９】
このように、本実施形態の不揮発性半導体メモリ装置の駆動方法によれば、第２ビットＢＩＴ２のデータ値も１回読出しで確認することができる。
【０１６０】
図２５ａ及び図２５ｂは本実施形態の不揮発性半導体メモリ装置の読出し方法における第３ページ読出し段階を示す流れ図である。そして、図２６ａ及び図２６ｂは図２５ａ及び図２５ｂの流れ図によるデータ流れ図である。第３ページ読出し段階では、第１スレショルド電圧グループＧ１又は第３スレショルド電圧グループＧ３の第２電荷トラップ領域ＣＴ２が確認され、第２スレショルド電圧グループＧ２の第１電荷トラップ領域ＣＴ１が排除されて、第３ビットＢＩＴ３のデータが読み出される。
【０１６１】
図２５ａ及び図２５ｂを参照すれば、Ｓ１６１０段階で、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２を論理"Ｌ"にセットするセッティング段階が実行される（図２６ａのＦ１参照）。
【０１６２】
そして、Ｓ１６２０段階及びＳ１６３０段階では、第１基準電圧ＶＲ１を基準として確認される前記第２電荷トラップ領域ＣＴ２のスレショルド電圧によるデータを用いて、セットされている第２ラッチデータＤＬＴ２を制御するデータ引き出し段階が実行される。
【０１６３】
具体的に、Ｓ１６２０段階で、第１基準電圧ＶＲ１として第２電荷トラップ領域ＣＴ２のスレショルド電圧がセンシング端子ＮＳＥＮに反映される（図２６ａのＦ２参照）。Ｓ１６３０段階で、第２ラッチ制御信号ＬＣＨ２が"Ｈ"パルスとして発生し、この時、センシング端子ＮＳＥＮの電圧レベルによって選択的に第２ラッチデータＤＬＴ２が"Ｌ"から"Ｈ"にフロップされる（図２６ａのＦ３参照）。
【０１６４】
そして、Ｓ１６４０段階では、伝達制御信号ＴＲが"Ｈ"に活性化する。したがって、Ｓ１６４０段階では、Ｓ１４３０段階で決定された第２ラッチデータＤＬＴ２を用いて、Ｓ１６１０段階でセットされた第１ラッチデータＤＬＴ１を制御する伝達段階が実行される（図２６ａのＦ４及びＦ４’参照）。
【０１６５】
Ｓ１６４０段階の実行後、第１ラッチデータＤＬＴ１の論理状態を説明すれば次のとおりである。すなわち、第２電荷トラップ領域ＣＴ２のスレショルド電圧が第１スレショルド電圧グループＧ１に位置する場合（図２０のＣＡＳＥ３１、ＣＡＳＥ３５、ＣＡＳＥ３７）、第１ラッチデータＤＬＴ１は論理"Ｌ"から論理"Ｈ"に制御される。一方、第１電荷トラップ領域ＣＴ１のスレショルド電圧が第２及び第３スレショルド電圧グループＧ２、Ｇ３に位置する場合（図２０のＣＡＳＥ３２、ＣＡＳＥ３３、ＣＡＳＥ３４、ＣＡＳＥ３６及びＣＡＳＥ３８）、第１ラッチデータＤＬＴ１は論理"Ｌ"を維持する。
【０１６６】
そして、Ｓ１６５０段階及びＳ１６６０段階では、第２基準電圧ＶＲ２を基準として確認される第２電荷トラップ領域ＣＴ２のスレショルド電圧によるデータを用いて、セットされている第１ラッチデータＤＬＴ１をフリップさせるフロップ段階が実行される。
【０１６７】
具体的には、Ｓ１６５０段階で、第２基準電圧ＶＲ２として第２電荷トラップ領域ＣＴ２のスレショルド電圧がセンシング端子ＮＳＥＮに反映される（図２６ｂのＦ５参照）。Ｓ１６６０段階で、第１ラッチ制御信号ＬＣＨ１が"Ｈ"パルスとして発生し、この時、センシング端子ＮＳＥＮの電圧レベルによって選択的に第１ラッチデータＤＬＴ１が"Ｌ"から"Ｈ"にフロップされる（図２６ｂのＦ６参照）。
【０１６８】
Ｓ１６６０段階で、第１ラッチデータＤＬＴ１の論理状態の変化を説明すれば次のようである。すなわち、第２電荷トラップ領域ＣＴ２のスレショルド電圧が第３スレショルド電圧グループＧ３に位置する場合（図２０のＣＡＳＥ３３及びＣＡＳＥ３４）、第１ラッチデータＤＬＴ１は論理"Ｌ"から論理"Ｈ"に制御される。一方、残りの場合には、第１ラッチデータＤＬＴ１は以前論理状態をそのまま維持する。
【０１６９】
ここで、Ｓ１６４０段階及びＳ１６６０段階の実行後、第１ラッチデータＤＬＴ１の論理状態の変化を説明すれば次のようである。第２電荷トラップ領域ＣＴ１のスレショルド電圧が第１スレショルド電圧グループＧ１又は第３スレショルド電圧グループＧ３に位置する場合（図２０のＣＡＳＥ３１、ＣＡＳＥ３５、ＣＡＳＥ３７、そして、ＣＡＳＥ３３、ＣＡＳＥ３４）、第１ラッチデータＤＬＴ１は論理"Ｌ"から論理"Ｈ"に制御される。一方、残りの場合（図２０のＣＡＳＥ３２、ＣＡＳＥ３６及びＣＡＳＥ３８）には、第１ラッチデータＤＬＴ１は論理"Ｌ"を維持する。
【０１７０】
そして、Ｓ１６７０段階及びＳ１６８０段階では、第１基準電圧ＶＲ１を基準として確認される第１電荷トラップ領域ＣＴ１のスレショルド電圧によるデータを用いて、フロップされた第１ラッチデータＤＬＴ１を反転フリップさせる反転フロップ段階が実行される。この時、第１ラッチデータＤＬＴ１の反転フロップはＳ１６３０段階でフロップされた前記第２ラッチデータＤＬＴ２によってイネーブルされる。
【０１７１】
具体的には、Ｓ１６７０段階で、第１基準電圧ＶＲ１として第１電荷トラップ領域ＣＴ１のスレショルド電圧がセンシング端子ＮＳＥＮに反映される（図２６ｂのＦ７参照）。Ｓ１６８０段階で、反転ラッチ信号ＩＶＬＣＨが"Ｈ"パルスとして発生し、この時、センシング端子ＮＳＥＮの電圧レベル及び第２ラッチデータＤＬＴ２によって選択的に第１ラッチデータＤＬＴ１が"Ｈ"から"Ｌ"に反転フロップされる（図２６ｂのＦ８及びＦ８’参照）。
【０１７２】
言い換えれば、センシング端子ＮＳＥＮの電圧レベルによって選択的に第１ラッチデータＤＬＴ１が"Ｈ"から"Ｌ"に反転フロップされ、第１ラッチデータＤＬＴ１の反転フロップは第２ラッチデータＤＬＴ２が"Ｈ"にフロップされた場合にだけ実行できる。
【０１７３】
したがって、第１ラッチデータＤＬＴ１の論理"Ｈ"から論理"Ｌ"への反転フロップは、第１電荷トラップ領域ＣＴ１のスレショルド電圧が第２スレショルド電圧グループＧ２に位置し、第２電荷トラップ領域ＣＴ２のスレショルド電圧が第３スレショルド電圧グループＧ３に位置する場合（図２０のＣＡＳＥ３４）にだけ発生される。
【０１７４】
Ｓ１６８０段階が実行された後における第１ラッチデータＤＬＴ１の論理状態を説明すれば次のとおりである。図２０のＣＡＳＥ３１、ＣＡＳＥ３３、ＣＡＳＥ３５、及びＣＡＳＥ３７の場合、第１ラッチデータＤＬＴ１は論理"Ｈ"になる。そして、図２０のＣＡＳＥ３２、ＣＡＳＥ３４、ＣＡＳＥ３６、及びＣＡＳＥ３８の場合、第１ラッチデータＤＬＴ１は論理"Ｌ"になる。
【０１７５】
Ｓ１６９０段階で、第１データ線制御信号ＤＩＯ１が"Ｈ"パルスとして発生し、第１ラッチデータＤＬＴ１の論理状態が外部に読み出されて第３ビットＢＩＴ３のデータが確認されるデータ確認段階が実行される（図２６ｂのＦ９参照）。
【０１７６】
このように、本実施形態の不揮発性半導体メモリ装置の駆動方法によれば、第３ビットＢＩＴ３のデータ値も１回の読出しで確認することができる。
【０１７７】
まとめると、本発明の不揮発性半導体メモリ装置の読出し方法によれば、第１〜第３ビットＢＩＴ１〜ＢＩＴ３は、それぞれ一度ずつのデータ出力だけでデータ値を確認することができる。
【０１７８】
本発明を図面に示す実施形態に基づいて説明したが、これは例示に過ぎず、本技術分野の通常の知識を持った者であれば、これから多様な変形及び均等な他の実施形式が可能である点が理解可能であろう。
【０１７９】
例えば、図２７のように、本発明の３−レベル不揮発性半導体メモリ装置のメモリアレイがＮＡＮＤ型に具現される場合にも、データ制御回路の構造を適切に変形することで、本発明の技術的思想を具現することができることは当業者には自明な事実である。
【０１８０】
したがって、本発明の真正な技術的保護範囲は登録請求範囲の技術的思想によって決まらなければならない。
【産業上の利用可能性】
【０１８１】
本発明はプログラム及び読出し速度を向上させるもので、不揮発性半導体メモリ装置に適用されることができる。
【図面の簡単な説明】
【０１８２】
【図１】一般の電荷トラップ型メモリ素子の断面図である。
【図２ａ】第１接合領域に電源電圧が印加され、第２接合領域に接地電圧が印加される場合の電荷トラップ領域のプログラム原理を説明するための図である。
【図２ｂ】第１接合領域に接地電圧が印加され、第２接合領域に電源電圧が印加される場合の電荷トラップ領域のプログラム原理を説明するための図である。
【図３ａ】第２接合領域に電源電圧が印加される場合の電荷トラップ領域の読出し原理を説明するための図である。
【図３ｂ】第１接合領域に電源電圧が印加される場合の電荷トラップ領域の読出し原理を説明するための図である。
【図４】一般の２−レベル電荷トラップ領域のスレショルド電圧分布を示すグラフである。
【図５】４−レベル電荷トラップ領域のスレショルド電圧分布を示すグラフである。
【図６】本発明に適用される３−レベル電荷トラップ領域のスレショルド電圧分布を示すグラフである。
【図７】本発明の一実施形態による不揮発性半導体メモリ装置の一部を示す図である。
【図８】図７のメモリアレイの一部を示すもので、ＮＯＲ型の不揮発性半導体メモリ装置の場合を示す図である。
【図９】図７のページバッファーを詳細に示す図である。
【図１０】図７のドレイン電圧供給器を具体的に示す図である。
【図１１】図７のセンスアンプを具体的に示す図である。
【図１２】本発明の一実施形態の不揮発性半導体メモリ装置のプログラム方法における第１ページプログラム段階を示す流れ図である。
【図１３】本発明の一実施形態の不揮発性半導体メモリ装置のプログラム方法における第１ページプログラム段階を示すデータ流れ図である。
【図１４】本発明の一実施形態の不揮発性半導体メモリ装置のプログラム方法における第１ページプログラム段階が実行された後のメモリ素子のスレショルド電圧の変化を示す図である。
【図１５ａ】本発明の一実施形態の不揮発性半導体メモリ装置のプログラム方法における第２ページプログラム段階を示す流れ図である。
【図１５ｂ】本発明の一実施形態の不揮発性半導体メモリ装置のプログラム方法における第２ページプログラム段階を示す流れ図である。
【図１６ａ】図１５ａ及び図１５ｂの流れ図によるデータ流れ図である。
【図１６ｂ】図１５ａ及び図１５ｂの流れ図によるデータ流れ図である。
【図１７】本発明の一実施形態の不揮発性半導体メモリ装置のプログラム方法における第２ページプログラム段階が実行された後のメモリ素子のスレショルド電圧の変化を示す図である。
【図１８ａ】本発明の一実施形態の不揮発性半導体メモリ装置のプログラム方法における第３ページプログラム段階を示す流れ図である。
【図１８ｂ】本発明の一実施形態の不揮発性半導体メモリ装置のプログラム方法における第３ページプログラム段階を示す流れ図である。
【図１９ａ】図１８ａ及び図１８ｂの流れ図によるデータ流れ図である。
【図１９ｂ】図１８ａ及び図１８ｂの流れ図によるデータ流れ図である。
【図２０】本発明の一実施形態の不揮発性半導体メモリ装置のプログラム方法における第３ページプログラム段階が実行された後の第１及び第２メモリ素子のスレショルド電圧の変化を示す図である。
【図２１】本発明の一実施形態の不揮発性半導体メモリ装置の読出し方法の第１ページ読出し段階を示す流れ図である。
【図２２ａ】図２１の流れ図によるデータ流れ図である。
【図２２ｂ】図２１の流れ図によるデータ流れ図である。
【図２３】本発明の一実施形態の不揮発性半導体メモリ装置の読出し方法における第２ページ読出し段階を示す流れ図である。
【図２４ａ】図２３の流れ図によるデータ流れ図である。
【図２４ｂ】図２３の流れ図によるデータ流れ図である。
【図２５ａ】本発明の一実施形態の不揮発性半導体メモリ装置の読出し方法における第３ページ読出し段階を示す流れ図である。
【図２５ｂ】本発明の一実施形態の不揮発性半導体メモリ装置の読出し方法における第３ページ読出し段階を示す流れ図である。
【図２６ａ】図２５ａ及び図２５ｂの流れ図によるデータ流れ図である。
【図２６ｂ】図２５ａ及び図２５ｂの流れ図によるデータ流れ図である。
【図２７】図７のメモリアレイの一部を示す他の図で、ＮＡＮＤ型の不揮発性半導体メモリ装置への適用例を示す図である。
【符号の説明】
【０１８３】
１００    メモリアレイ
２００    ページバッファー
２１０    第１ラッチ部
２２０    第１フロップ部
２２１    伝達手段
２２３    フロップ手段
２３０    反転フロップ部
２５０    第１入出力部
２６０    第２ラッチ部
２７０    第２フロップ部
３００    ドレイン電圧供給器
３１０    反転昇圧部
３３０    電圧伝送部
４００    ビットラインデコーダ
５００    センスアンプ
５１０、５２０    センシング部
５３０    増幅部
５４０    センシング電圧出力部
６００    ローデコーダ
ＢＬ    ビットライン
ＣＴ１、ＣＴ２    電荷トラップ領域
Ｇ１、Ｇ２、Ｇ３    スレショルド電圧グループ
ＭＣ    メモリ素子
ＶＤＤ    電源電圧
ＶＳＳ    接地電圧
【図１】
0005196340.tif 000002
【図２ａ】
0005196340.tif 000003
【図２ｂ】
0005196340.tif 000004
【図３ａ】
0005196340.tif 000005
【図３ｂ】
0005196340.tif 000006
【図４】
0005196340.tif 000007
【図５】
0005196340.tif 000008
【図６】
0005196340.tif 000009
【図７】
0005196340.tif 000010
【図８】
0005196340.tif 000011
【図９】
0005196340.tif 000012
【図１０】
0005196340.tif 000013
【図１１】
0005196340.tif 000014
【図１２】
0005196340.tif 000015
【図１３】
0005196340.tif 000016
【図１４】
0005196340.tif 000017
【図１５ａ】
0005196340.tif 000018
【図１５ｂ】
0005196340.tif 000019
【図１６ａ】
0005196340.tif 000020
【図１６ｂ】
0005196340.tif 000021
【図１７】
0005196340.tif 000022
【図１８ａ】
0005196340.tif 000023
【図１８ｂ】
0005196340.tif 000024
【図１９ａ】
0005196340.tif 000025
【図１９ｂ】
0005196340.tif 000026
【図２０】
0005196340.tif 000027
【図２１】
0005196340.tif 000028
【図２２ａ】
0005196340.tif 000029
【図２２ｂ】
0005196340.tif 000030
【図２３】
0005196340.tif 000031
【図２４ａ】
0005196340.tif 000032
【図２４ｂ】
0005196340.tif 000033
【図２５ａ】
0005196340.tif 000034
【図２５ｂ】
0005196340.tif 000035
【図２６ａ】
0005196340.tif 000036
【図２６ｂ】
0005196340.tif 000037
【図２７】
0005196340.tif 000038