(57)【特許請求の範囲】
【請求項１】
半導体基板に、第１トランジスタ群と、前記第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群とを備え、
前記第１トランジスタ群は、前記半導体基板上に第１ゲート絶縁膜を介して形成された複数の第１ゲート電極と、該第１ゲート電極上に形成されたシリサイド層とを有し、
前記第２トランジスタ群は、前記半導体基板上の絶縁膜に形成したゲート形成溝に第２ゲート絶縁膜を介して形成された第２ゲート電極を有し、
前記第２トランジスタ群の第２ゲート電極よりも前記第１トランジスタ群の第１ゲート電極のほうが低く形成されていて、
前記第１ゲート電極の側部には、該第１ゲート電極の高さと同じ程度の高さのサイドウォールがオフセットスペーサを介して形成され、
前記第１トランジスタ群が形成される第１領域および前記第２トランジスタ群が形成される第２領域には前記半導体基板上の全面にライナー膜が形成され、
前記第１領域の前記ライナー膜および前記サイドウォールの高さは、前記第１ゲート電極の高さと同一もしくは前記第１ゲート電極の高さ±２０ｎｍの範囲内の高さに形成され、
前記第２領域には前記ライナー膜の上面に第１層間絶縁膜が形成され、
前記第１領域における前記ライナー膜および前記サイドウォール上には前記複数の第１ゲート電極上のシリサイド層を被覆する保護膜が形成され、
前記第２領域の前記第１層間絶縁膜の表面と前記保護膜の表面とが平坦面状になるように形成されている
ことを特徴とする半導体装置。
【請求項２】
前記保護膜は４５０℃以下の成膜温度で形成された絶縁膜からなる
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記保護膜は熱ＣＶＤにより形成された酸化シリコン膜もしくは窒化シリコン膜からなる
ことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印加電圧の異なるトランジスタを混載した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴの高集積化に伴い、酸化シリコン系ゲート絶縁膜におけるゲートリークの増大およびポリシリコン系ゲート電極の空乏化が問題になってきており、その対策として、高速と低消費電力ＭＩＳ型トランジスタには、酸化シリコンより高い誘電率を持つゲート絶縁膜と金属ゲートというゲートスタック構造（以下、「高誘電率膜／金属ゲート」と記す）の採用が検討されている。しかし、通常の製造方法では、高誘電率膜／金属ゲートを形成した後の熱履歴が高いことから、高誘電率絶縁膜の特性や信頼性の劣化、金属ゲートの仕事関数が設計値より移行するという問題があった。  
【０００３】
この問題を解決するために、高誘電率膜／金属ゲートを形成する前に、トランジスタ形成に必要な主要な熱処理工程を完了する埋め込みゲート（例えばダマシンゲート）構造が提案されている（例えば、特許文献１参照。）。例えば、金属電極を用いる場合には、酸化シリコン系ゲート絶縁膜およびポリシリコン系ゲート電極によりトランジスタ構造を形成した後、一旦ゲート絶縁膜およびゲート電極部分を取り除き、新たに金属系酸化膜および金属電極を埋め込むという方法である。この方法によれば、トランジスタ形成に必要な熱処理は、金属電極形成前に終了しているため、金属電極の劣化が発生しない。
【０００４】
しかし、実際の半導体装置では、高速／低消費電力を要求され、金属系酸化膜および金属電極を採用するトランジスタと、高電圧動作の従来型酸化シリコン系ゲート絶縁膜およびポリシリコン系ゲート電極を採用するトランジスタとが混在している。したがって、同じチップ上に、高速動作低電圧動作用の高誘電率膜／金属ゲートを有するダマシンゲート構造と、高耐圧のより厚いゲート絶縁膜を持つゲート構造とを、同一基板上に混載して形成しなければならない。
【０００５】
上記特許文献１では、コバルトシリサイドを有するポリシリコンゲート電極とシリコン酸化膜のゲート絶縁膜を有するトランジスタ構造と、チタン窒化膜とタンタル酸化膜のダマシンゲート構造の製造方法が開示されている。また、化学的機械研磨（ＣＭＰ）によって金属を研磨する時に、ポリシリコンゲート電極が研磨されないように、高速動作低電圧動作用のダマシンゲート電極をダマシンゲート加工段階で高耐圧動作用のポリシリコンゲート電極より高く形成する方法も提案されている（例えば、特許文献２参照。）。
【０００６】
１チップ上に高速低消費電力動作用の高誘電率膜／金属ゲートを有するダマシンゲート構造も低電圧動作トランジスタ（ＬＶ）と、酸化シリコン／ポリシリコンゲートを有する高耐圧（高電圧動作）トランジスタ（ＭＶ／ＨＶ）を集積する構成では、低電圧動作トランジスタを形成する前に高耐圧トランジスタのゲートシリサイドを形成することが開示されている（例えば、特許文献１、２参照。）。
【０００７】
上記特許文献１では、低電圧動作トランジスタのダミーポリシリコンゲートを除去する時に、高耐圧トランジスタのポリシリコンゲートのコバルトシリサイドを、高耐圧トランジスタ領域のポリシリコンゲートがエッチングされないようにするマスクとしている。しかし、コバルトシリサイドが削られるため、ゲート抵抗が高くなるという問題が残る。
【０００８】
一方、特許文献２に示されるように、層間絶縁膜のＣＭＰ行うとき、ゲートが形成されている密度の粗密さにより、層間絶縁膜の中央部は凹むので、その後の金属膜のＣＭＰ時に、その凹み部分に金属化無電解メッキが残るという問題が発生する。この金属膜の残りを発生させないようにするために過剰研磨を行うと、ポリシリコンゲートが削れ過ぎることになる。この問題を解決するために、低電圧動作トランジスタのダマシンゲート(リプレースメント（Replacement）ゲート)を、ダミーゲートの加工段階で、高耐圧トランジスタのゲートより高くする方法である。しかし、ダミーゲート加工の時のリソグラフィー工程に要求される下地段差を制御するために、ダミーゲートのドライエッチングに関する加工条件等を適切に決定することが容易ではない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１-１０２４４３号公報
【特許文献２】特開２００４-６４７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
解決しようとする問題点は、同一半導体基板に動作電圧の異なるトランジスタ群、例えば低電圧動作のトランジスタ群と高耐圧（高電圧動作）のトランジスタ群とを有する半導体装置では、高耐圧のトランジスタ群のゲート電極の低抵抗化を達成するためのシリサイド層を形成することが困難な点である。
【００１１】
本発明は、低電圧動作のトランジスタ群と高耐圧（高電圧動作）のトランジスタ群とを同一半導体基板に形成して、高耐圧のトランジスタ群のゲート電極の低抵抗化を可能にする。
【課題を解決するための手段】
【００１２】
請求項１に係る本発明の半導体装置は、半導体基板に、第１トランジスタ群と、前記第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群とを備え、前記第１トランジスタ群は、前記半導体基板上に第１ゲート絶縁膜を介して形成された複数の第１ゲート電極と、該第１ゲート電極上に形成されたシリサイド層とを有し、前記第２トランジスタ群は、前記半導体基板上の絶縁膜に形成したゲート形成溝に第２ゲート絶縁膜を介して形成された第２ゲート電極を有し、前記第２トランジスタ群の第２ゲート電極よりも前記第１トランジスタ群の第１ゲート電極のほうが低く形成されていて、前記第１ゲート電極の側部には、該第１ゲート電極の高さと同じ程度の高さのサイドウォールがオフセットスペーサを介して形成され、前記第１トランジスタ群が形成される第１領域および前記第２トランジスタ群が形成される第２領域には前記半導体基板上の全面にライナー膜が形成され、前記第１領域の前記ライナー膜および前記サイドウォールの高さは、前記第１ゲート電極の高さと同一もしくは前記第１ゲート電極の高さ±２０ｎｍの範囲内の高さに形成され、前記第２領域には前記ライナー膜の上面に第１層間絶縁膜が形成され、前記第１領域における前記ライナー膜および前記サイドウォール上には前記複数の第１ゲート電極上のシリサイド層を被覆する保護膜が形成され、前記第２領域の前記第１層間絶縁膜の表面と前記保護膜の表面とが平坦面状になるように形成されていることを特徴とする。
【００１３】
請求項１に係る本発明の半導体装置では、半導体基板に、第１トランジスタ群と、前記第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群とを備えている。しかも、第１トランジスタ群の第１ゲート電極上のシリサイドを被覆する保護膜が形成されていることから、第２トランジスタ群の第２ゲート電極を形成する際に、第１トランジスタ群のシリサイド層が保護される。よって、シリサイド層の減少もしくは消滅が回避され、第１ゲート電極はシリサイド層によって電気抵抗が低減される。また、第２トランジスタ群を被覆する絶縁膜の表面と前記保護膜の表面とが平坦面状になるように形成されていることから、第２ゲート電極を形成する際に用いられた導電材料が段差部で残るという問題が解消される。
【発明の効果】
【００２２】
請求項１に係る本発明の半導体装置によれば、第１トランジスタ群（高耐圧（高電圧動作）のトランジスタ群）と第２トランジスタ群（例えば低電圧動作のトランジスタ群）とを同一半導体基板に形成して、第１トランジスタ群の第１ゲート電極の低抵抗化を可能とするという利点がある。また、第１トランジスタ群を被覆する絶縁膜の表面と前記保護膜の表面とが平坦面状になるように形成されていることから、保護膜の段差部での導電材料の残りの問題が解消できるので、配線間ショート等の問題が回避できる。
【図面の簡単な説明】
【００２７】
【図１】本発明の半導体装置の製造方法により製造される半導体装置の第１実施例を示した概略構成断面図である。
【図２】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図３】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図７】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図８】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図９】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１０】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１１】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１２】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１３】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１４】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１５】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１６】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１７】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１８】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１９】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図２０】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図２１】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図２２】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図２３】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図２４】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図２５】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図２６】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図２７】保護膜に関する問題点を示した概略構成断面図である。
【図２８】本発明の半導体装置に係る一実施の形態（第２実施例）の要部を示した概略構成断面図である。
【図２９】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図３０】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図３１】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図３２】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図３３】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図３４】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図３５】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図３６】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図３７】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図３８】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図３９】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図４０】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例の変形例）を示した製造工程断面図である。
【図４１】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例の変形例）を示した製造工程断面図である。
【図４２】本発明の半導体装置に係る一実施の形態（第３実施例）を示した概略構成断面図である。
【図４３】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図４４】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図４５】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図４６】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図４７】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図４８】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図４９】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図５０】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図５１】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図５２】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図５３】本発明の半導体装置に係る一実施の形態（第４実施例）を示した概略構成断面図である。
【図５４】本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）を示した製造工程断面図である。
【図５５】本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）を示した製造工程断面図である。
【図５６】本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）を示した製造工程断面図である。
【図５７】本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）を示した製造工程断面図である。
【図５８】本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）を示した製造工程断面図である。
【図５９】本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）を示した製造工程断面図である。
【図６０】本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）を示した製造工程断面図である。
【図６１】本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）を示した製造工程断面図である。
【図６２】本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）を示した製造工程断面図である。
【図６３】本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）を示した製造工程断面図である。
【図６４】本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）を示した製造工程断面図である。
【図６５】本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）を示した製造工程断面図である。
【発明を実施するための形態】
【００２８】
本発明の半導体装置の製造方法により製造される半導体装置の第１実施例を、図１の概略構成断面図によって説明する。
【００２９】
図１に示すように、半導体基板１１に、一例として、低電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰ、中電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＭＶ、高電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＨＶが分離される素子分離領域１２が形成されている。上記領域ＭＶ、ＨＶには、ＭＯＳＦＥＴのパターン密度が密な領域も孤立パターンの領域も含む。そして、高電圧トランジスタの形成領域である領域ＨＶと中電圧トランジスタの形成領域である領域ＭＶを第１領域１１Ａ、低電圧トランジスタのＮＭＯＳＦＥＴが密に形成される領域ＬＶＮ−１、低電圧トランジスタのＮＭＯＳＦＥＴが孤立して形成される領域ＬＶＮ−２、低電圧トランジスタのＰＭＯＳＦＥＴが形成される領域ＬＶＰを第２領域１１Ｂとする。
【００３０】
また、本明細書では、以下に記載する各実施例において、一例として、上記低電圧トランジスタとは動作電圧が１．５Ｖ未満のトランジスタとし、中電圧トランジスタとは動作電圧が１．５Ｖ以上３．３Ｖ未満のトランジスタとし、高電圧（高耐圧）トランジスタとは動作電圧が３．３Ｖ以上のトランジスタとした。
【００３１】
また、ＮＭＯＳＦＥＴを形成する領域にＰウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入が適宜なされていて、ＮＭＯＳチャネル領域が形成されている。また、ＰＭＯＳＦＥＴを形成する領域にＮウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入が適宜行われていて、ＰＭＯＳチャネル領域が形成されている。なお、高電圧トランジスタが形成される領域ＨＶ、中電圧トランジスタが形成される領域ＭＶ、各低電圧トランジスタが形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰについて、それぞれにチャネル領域が形成されていてもよい。
【００３２】
上記半導体基板１１の領域ＨＶ表面、領域ＭＶ表面には、ゲート絶縁膜１３が形成されている。高電圧トランジスタ、中電圧トランジスタでは、厚いゲート絶縁膜を有することが多く、このゲート絶縁膜１３は例えば酸化シリコン膜で形成されていて、その膜厚は２ｎｍ〜４ｎｍに形成されている。上記ゲート絶縁膜１３上には第１ゲート電極１５が形成されている。この第１ゲート電極１５は、例えばポリシリコンもしくはアモファスシリコンで形成され、１００ｎｍ〜１５０ｎｍの厚さとなっている。
【００３３】
上記半導体基板１１の領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰ上には、一旦ダミーゲート絶縁膜、ダミーゲート電極（図示せず）が形成されていて、各ダミーゲート電極の側壁および上記第１ゲート電極１５の側壁にはオフセットスペーサ１９が形成されている。この膜厚は例えば６ｎｍ〜１０ｎｍとなっている。
【００３４】
そして、上記各第１ゲート電極１５の側方の半導体基板１１表面側にエクステンション領域２１、２２が形成されている。また、領域ＬＶＮ−１、領域ＬＶＮ−２の各ダミーゲート電極の側方の半導体基板１１表面側にはＮＭＯＳＦＥＴのエクステンション領域２３、２４が形成されている。さらに領域ＬＶＰのダミーゲート電極の側方の半導体基板１１表面側にＰＭＯＳＦＥＴのエクステンション領域２５、２６が形成されている。
【００３５】
さらに、各第１ゲート電極１５、ダミーゲート電極の側部には、上記オフセットスペーサ１９を介してサイドウォール２０が形成されている。
【００３６】
そして、上記各第１ゲート電極１５の側方の半導体基板１１表面側にエクステンション領域２１、２２をそれぞれに介してソース／ドレイン領域２７、２８が形成されている。また、領域ＬＶＮ−１、領域ＬＶＮ−２の各ダミーゲート電極の側方の半導体基板１１表面側にはＮＭＯＳＦＥＴのエクステンション領域２３、２４をそれぞれに介してソース／ドレイン領域２９、３０が形成されている。さらに領域ＬＶＰのダミーゲート電極の側方の半導体基板１１表面側にＰＭＯＳＦＥＴのエクステンション領域２５、２６をそれぞれに介してソース／ドレイン領域３１、３２が形成されている。
【００３７】
上記各ソース／ドレイン領域２７〜３２上にはシリサイド層３３が形成されている。このシリサイド層３３は、例えばコバルトシリサイド（ＣｏＳｉ2）、ニッケルシリサイド（ＮｉＳｉ2）、ニッケル白金シリサイド等で形成されている。
【００３８】
そして上記第１ゲート電極１５、ダミーゲート電極の一部等を被覆するように絶縁膜が形成されている。この絶縁膜は、半導体基板１１上の全面に形成されたライナー膜３６と、その上面に形成された第１層間絶縁膜３８とを有する。
【００３９】
上記ライナー膜３６は、例えば窒化シリコン（ＳｉＮ）膜で形成され、トランジスタのチャネル部にストレスを印加するものである。例えば、ＮＭＯＳＦＥＴには、チャネルの移動度を高めるために引張応力を有するものを用いる。ＰＭＯＳＦＥＴには、チャネルの移動度を高めるために圧縮応力を有するものを用いる。また、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴに対して、ライナー膜３６を作り分けてもよい。また、上記ライナー膜３６の応力は、通常、成膜条件によって決定させることができる。
【００４０】
上記第１層間絶縁膜３８は、例えば、高密度プラズマ（ＨＤＰ）ＣＶＤによる酸化シリコン（ＳｉＯ2）膜で形成されている。そして、上記第１ゲート電極１５の上面が露出するように、第１層間絶縁膜３８、ライナー膜３６の表面が平坦化されている。
【００４１】
上記第１ゲート電極１５の上面にはシリサイド層４０が形成されている。このシリサイド層４０は、例えば、コバルトシリサイド（ＣｏＳｉ2）、ニッケルシリサイド（ＮｉＳｉ2）、ニッケル白金シリサイド等で形成されている。
【００４２】
上記第１領域１１Ａの第１層間絶縁膜３８、ライナー膜３６上には、上記シリサイド層４０を保護するための保護膜４１が形成されている。この保護膜４１は、例えば、プラズマＣＶＤ方法により、酸化シリコン（ＳｉＯ2）もしくは窒化シリコン（ＳｉＮ）膜で形成されている。そのときの成膜温度は４５０℃以下に設定されている。これによって、既に形成したシリサイド層３３、４０の損傷が回避される。
【００４３】
上記第２領域１１Ｂの第１層間絶縁膜３８、ライナー膜３６には、上記ダミーゲート電極、ダミーゲート絶縁膜を除去することで形成されるゲート形成溝４２が形成されている。
【００４４】
上記ゲート形成溝４２の内面には第２ゲート絶縁膜４３が形成されている。この第２ゲート絶縁膜４３は、高誘電率膜で形成されている。この高誘電率膜は、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物、酸珪化窒化物で形成される。具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、ランタンシリケート（ＬａＳｉＯx）、イットリウムシリケート（ＹＳｉＯx）、タンタルシリケート（ＴａＳｉＯx）、アルミニウムシリケート（ＡｌＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）もしくは酸化ジルコニウムハフニウム（ＨｆＺｒＯx）で形成される。またはこれら化合物の窒化物で形成される。例えば酸珪化窒化物としては、酸珪化窒化ハフニウム（ＨｆＳｉＯＮ）、酸珪化窒化ジルコニウム（ＺｎＳｉＯＮ）等、上記金属シリケートの窒化物がある。高誘電率膜の比誘電率は、組成、状態（結晶質もしくは非晶質）等によって変動するが、一般に、ＨｆＯ2の比誘電率は２５〜３０であり、ＺｒＯ2の比誘電率は２０〜２５である。
【００４５】
また、上記ゲート形成溝４２の内面に第２ゲート絶縁膜４３を介して、仕事関数を決定する仕事関数制御膜４４、４５が形成されている。通常、ＮＭＩＳＦＥＴのゲート電極では、４．６ｅＶ以下、望ましくは、４．３ｅＶ以下の仕事関数を有し、ＰＭＯＳＦＥＴのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。そして、それらの差が０．３ｅＶ以上あることが望ましい。具体的には、組成、状態（結晶質もしくは非晶質）等によって変動するが、ＮＭＩＳＦＥＴ用のＨｆＳｉxは４．１〜４．３ｅＶ、ＰＭＩＳＦＥＴ用の窒化チタン（ＴｉＮ）は４．５〜５．０ｅＶ程度である。上記仕事関数制御膜４４、４５の一例として、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｎ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリサイドがある。
【００４６】
領域ＬＶＮ−１、領域ＬＶＮ−２のゲート形成溝４２には、ＮＭＩＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物からなる仕事関数制御膜４４が形成されている。一例として、仕事関数制御膜４４は、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリサイド（ＨｆＳｉx）がより好ましい。
【００４７】
また、領域ＬＶＰのゲート形成溝４２には、ＰＭＩＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物からなる仕事関数制御膜４５が形成されている。一例として、仕事関数制御膜４５は、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。
【００４８】
さらに上記ゲート形成溝４２の内部を埋め込むように、導電材料として導電膜４６が形成されている。この導電膜４６は、例えば、上記仕事関数制御膜４４、４５よりも電気抵抗が低い金属材料が用いられる。本実施例では、一例として、タングステン（Ｗ）を用いた。
【００４９】
このように、第２領域１１Ｂの低電圧トランジスタ（ＮＭＯＳＦＥＴ）の第２ゲート電極４７が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４４によって形成され、低電圧トランジスタ（ＰＭＯＳＦＥＴ）の第２ゲート電極４８が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４５によって形成されている。
【００５０】
上記ライナー膜３６、第１層間絶縁膜３８、保護膜４１上の全面には第２層間絶縁膜５１が形成されている。この第２層間絶縁膜５１は、例えば酸化シリコン膜で形成される。
【００５１】
上記ライナー膜３６、第１層間絶縁膜３８、保護膜４１、第２層間絶縁膜５１には、各トランジスタの第１ゲート電極１５、第２ゲート電極４７、４８、ソース／ドレイン領域２７〜３２に通じる接続孔５２が形成され、各接続孔５２を埋め込むように、導電膜からなる電極５４が形成されている。
【００５２】
このように、第１領域１１Ａの領域ＭＶに中電圧トランジスタ（ＮＭＯＳＦＥＴ）２が形成され、領域ＨＶに高電圧トランジスタ（ＮＭＯＳＦＥＴ）３が形成され、第２領域１１Ｂの領域ＬＶＮ−１に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が密に形成され、領域ＬＶＮ−２に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が孤立して形成され、領域ＬＶＰに低電圧トランジスタ（ＰＭＯＳＦＥＴ）５が形成された半導体装置１（１Ａ）が形成されている。
【００５３】
上記半導体装置１（１Ａ）では、半導体基板１１に、第１トランジスタ群として、領域ＭＶに中電圧トランジスタ（ＮＭＯＳＦＥＴ）２が形成され、領域ＨＶに高電圧トランジスタ（ＮＭＯＳＦＥＴ）３が形成されている。また、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群として、第２領域１１Ｂの領域ＬＶＮ−１に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が密に形成され、領域ＬＶＮ−２に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が孤立して形成され、領域ＬＶＰに低電圧トランジスタ（ＰＭＯＳＦＥＴ）５が形成されている。しかも、第１トランジスタ群の第１ゲート電極１５上のシリサイド層４０を被覆する保護膜４１が形成されているから、第２トランジスタ群の第２ゲート電極４７、４８を形成する際に、例えば、第２ゲート電極４７、４８を構成する金属材料の余剰な部分を除去するための研磨を行っても、保護膜４１によって第１ゲート電極１５上のシリサイド層４０の削れもしくは消滅は回避され、第１トランジスタ群のシリサイド層４０が保護される。よって、シリサイド層４０によって第１ゲート電極１５の電気抵抗が低減できる。
【００５４】
本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を、図２〜図２６の製造工程断面図によって説明する。この第１実施例の製造方法は、上記半導体装置１（１Ａ）の製造方法の一例である。
【００５５】
図２に示すように、素子分離工程を行って、半導体基板１１に、例えば、低電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰ、中電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＭＶ、高電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＨＶを分離する素子分離領域１２を形成する。上記領域ＭＶ、ＨＶには、ＭＯＳＦＥＴのパターン密度が密な領域も孤立パターンの領域も含む。そして、高電圧トランジスタの形成領域である領域ＨＶと中電圧トランジスタの形成領域である領域ＭＶを第１領域１１Ａ、低電圧トランジスタのＮＭＯＳＦＥＴが密に形成される領域ＬＶＮ−１、低電圧トランジスタのＮＭＯＳＦＥＴが孤立して形成される領域ＬＶＮ−２、低電圧トランジスタのＰＭＯＳＦＥＴが形成される領域ＬＶＰを第２領域１１Ｂとする。
【００５６】
以下に上記素子分離領域１２を形成する一例を説明する。
【００５７】
上記半導体基板１１には、シリコン半導体基板を用いる。この半導体基板１１上に、酸化シリコン（ＳｉＯ2）膜と窒化シリコン（Ｓｉ3Ｎ4）膜を堆積する。上記酸化シリコン（ＳｉＯ2）膜は、例えばドライ酸化により形成する。また上記窒化シリコン（Ｓｉ3Ｎ4）膜は、例えば減圧ＣＶＤにより形成する。
【００５８】
次に、活性領域を形成する部分にレジストパターニングを行い、このレジストパターンをマスクにして、上記窒化シリコン膜と酸化シリコン膜と半導体基板１１を順次エッチングを行い、溝（トレンチ領域）を形成する。このとき、半導体基板１１を、例えば２００ｎｍ〜４００ｎｍの深さにエッチングして、上記溝を形成する。上記窒化シリコン膜が残されている領域下の半導体基板１１部分が活性領域となり、上記溝部分にフィールド酸化膜が形成されて素子分離領域１２となる。
【００５９】
上記フィールド酸化膜は、上記溝の内部を酸化シリコン（ＳｉＯ2）で埋め込むことで形成される。例えば高密度プラズマＣＶＤ（堆積温度：例えば６５０℃〜 ７００℃）によって埋め込みを行うことによって、段差被覆性が良好で緻密な膜を形成することが可能である。なお、酸化シリコンを埋め込む前に、熱酸化によって、溝内面に酸化シリコン膜を形成してもよい。
【００６０】
続いて、化学的機械研磨（Chemical Mechanical Polishing：ＣＭＰ）によって、堆積した余剰な酸化シリコンを研磨することによって平坦化を行う。この平坦化研磨は、窒化シリコン膜上の酸化シリコン膜が除去できる程度まで行う。また、ＣＭＰでのグローバル段差を低減するために、広いアクティブ領域上の酸化シリコンを、予めリソグラフィーパターニングとエッチングで除去することも可能である。
【００６１】
次に、上記窒化シリコン膜を除去する。この除去加工には、例えば熱燐酸によるウエットエッチングを用いる。このようにして、素子分離領域１２によって分離された半導体基板１１の領域が活性領域となる。
【００６２】
また窒化シリコン（Ｓｉ3Ｎ4）膜を剥離する前に、酸化シリコン（ＳｉＯ2）膜の緻密化や活性領域コーナー部のラウンディングを目的に、窒素（Ｎ2）中、酸素（Ｏ2）中、もしくは水素（Ｈ2）と酸素（Ｏ2）中でアニールを行う方法もある。続いて、活性領域表面を、例えば８ｎｍ〜１０ｎｍの厚さに酸化する。
【００６３】
次に、ＮＭＯＳＦＥＴを形成する領域にＰウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入を適宜行い、ＮＭＯＳチャネル領域を形成する。また、ＰＭＯＳＦＥＴを形成する領域にＮウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入を適宜行い、ＰＭＯＳチャネル領域を形成する。そのとき、高電圧トランジスタが形成される領域ＨＶ、中電圧トランジスタが形成される領域ＭＶ、各低電圧トランジスタが形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰについて、それぞれのイオン注入条件でイオン注入を行ってもよい。
【００６４】
次に、図３に示すように、半導体基板１１の領域ＨＶ表面、領域ＭＶ表面にゲート絶縁膜１３を形成する。高電圧トランジスタ、中電圧トランジスタでは、厚いゲート絶縁膜を有することが多く、このゲート絶縁膜１３は例えば酸化シリコン膜で形成される。この酸化シリコン膜は、例えば７５０℃〜９００℃の熱酸化で形成され、その膜厚は２ｎｍ〜４ｎｍの範囲とする。このゲート絶縁膜１３を形成中に第２領域１１Ｂの活性領域にも同時にゲート絶縁膜１３が形成されるが、それは、第２領域１１Ｂでダミーゲート絶縁膜１４として使われる。
【００６５】
次に、ゲート形成工程を行う。図４に示すように、まず、上記ゲート絶縁膜１３、ダミーゲート絶縁膜１４上に第１ゲート電極およびダミーゲート電極を形成するための電極形成膜７１を形成する。この電極形成膜７１は、例えばポリシリコンもしくはアモファスシリコンを半導体基板１１上の上記ゲート絶縁膜１３、ダミーゲート絶縁膜１４を介して、全面に堆積して形成する。例えば、ポリシリコンで形成する場合、減圧ＣＶＤ法を用い、例えばモノシラン（ＳｉＨ4）を原料ガスとし、堆積温度を５８０℃〜６２０℃に設定して、１００ｎｍ〜１５０ｎｍの厚さにポリシリコンを堆積する。
【００６６】
次に、ゲート抵抗を低減するためのイオン注入工程を行う。図５に示すように、レジスト塗布およびリソグラフィー技術によって、電極形成膜７１上にレジスト膜７２を形成し、上記第１領域１１Ａ上に開口部７３を形成する。続いて、第１領域１１Ａの電極形成膜７１のゲート抵抗を下がるため、上記第１領域１１Ａの電極形成膜７１にイオン注入を行う。その後、上記レジスト膜７２を除去する。
【００６７】
次に、図６に示すように、上記電極形成膜７１上にハードマスク層７４を形成する。このハードマスク層７４は、例えば減圧ＣＶＤ（ＬＰ−ＣＶＤ）法によって窒化シリコン（Ｓｉ3Ｎ4）を例えば５０ｎｍ〜１００ｎｍ程度堆積して形成する。
【００６８】
次に、図７に示すように、レジスト塗布およびリソグラフィー技術によって、電極形成膜７１上に第１ゲート電極およびダミーゲート電極を形成するためのレジストパターン（図示せず）を形成した後、このレジストパターンをエッチングマスクにして、上記ハードマスク層７４〔前記図６参照〕を、例えば異方性エッチングによって加工して、第１領域１１Ａに高電圧トランジスタおよび中電圧トランジスタの第１ゲート電極を形成するためのハードマスク７４Ａ、第２領域１１Ｂに低電圧トランジスタの第２ゲート電極を形成するためのハードマスク７４Ｂを形成する。この異方性エッチングには、エッチングガスに、例えば、臭化水素（ＨＢｒ）や塩素（Ｃｌ）系のガスを用いる。さらにハードマスク７４Ａ、７４Ｂをエッチングマスクに用いて第１領域１１Ａに第１ゲート電極１５を形成すると同時に、第２領域１１Ｂにダミーゲート電極１６を形成する。このとき、ゲート絶縁膜１３、ダミーゲート絶縁膜１４もエッチングされる。また、上記レジストパターンを形成した後、酸素プラズマによるトリミング処理等を行うことによって、レジストパターンを細らせることによって、ダミーパターン電極１６を細く形成することも可能であり、例えば３２ｎｍノード技術ではゲート長を２０ｎｍ〜３０ｎｍ程度で形成することもできる。
【００６９】
次に、オフセットスペーサを形成する。図８に示すように、例えば減圧ＣＶＤ法によって、ハードマスク７４Ａ、第１ゲート電極１５、ゲート絶縁膜１３等のゲート部１７、ハードマスク７４Ｂ、ダミーゲート電極１６、ダミーゲート絶縁膜１４等のダミーゲート部１８を被覆するように、半導体基板１１上にオフセットスペーサを形成するための絶縁膜を形成する。この絶縁膜は、例えば減圧ＣＶＤ法によって、窒化シリコン膜で形成される。次いで、上記絶縁膜を全面エッチバックすることでオフセットスペーサ１９を形成する。減圧ＣＶＤによって成膜される窒化シリコン膜の膜厚は例えば６ｎｍ〜１０ｎｍとする。
【００７０】
次に、図９に示すように、第２領域１１Ｂの半導体基板１１上にイオン注入マスク７６を形成する。このイオン注入マスク７６は、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第１領域１１Ａが露出され、第２領域１１Ｂが被覆されるようにレジスト膜を加工する。次いで、このレジスト膜をイオン注入マスク７６にして、半導体基板１１にイオン注入を行うことで、第１領域１１Ａの各ゲート部１７の側方の半導体基板１１表面側にエクステンション領域２１、２２を形成する。なお、第１領域１１Ａにおいて、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを作り分ける必要がある場合には、ＮＭＯＳＦＥＴの領域とＰＭＯＳＦＥＴの領域のそれぞれに対応するイオン注入マスクを別々に形成して、各ＭＯＳＦＥＴに対応したイオン注入を行えばよい。その後、イオン注入マスク７６を除去する。
【００７１】
次に、図１０に示すように、半導体基板１１上にイオン注入マスク７７を形成する。このイオン注入マスク７７は、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第２領域１１Ｂの領域ＬＶＮ−１、ＬＶＮ−２が露出され、第１領域１１Ａおよび領域ＬＶＰが被覆されるようにレジスト膜を加工して形成される。このイオン注入マスク７７を用いて、半導体基板１１にイオン注入を行うことで、第２領域１１Ｂの各ダミーゲート部１８の側方の半導体基板１１表面側にＮＭＯＳＦＥＴのエクステンション領域２３、２４を形成する。その後、上記イオン注入マスク７７を除去する。
【００７２】
次に、半導体基板１１上に別のイオン注入マスク７８（２点鎖線で示す部分）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、領域ＬＶＰが露出され、第２領域１１Ｂの領域ＬＶＮ−１、ＬＶＮ−２および第１領域１１Ａが被覆されるようにレジスト膜を加工して形成される。このイオン注入マスクを用いて、半導体基板１１にイオン注入を行うことで、領域ＬＶＰのダミーゲート部１８の側方の半導体基板１１表面側にＰＭＯＳＦＥＴのエクステンション領域２５、２６を形成する。その後、上記イオン注入マスクを除去する。
【００７３】
上記各イオン注入では、各ゲート部１７、各ダミーゲート部１８、オフセットスペーサ１９もイオン注入マスクとなる。このように、第２領域１１Ｂにおいて、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを作り分ける。なお、上記エクステンション領域２１、２２、エクステンション領域２３、２４、エクステンション領域２５、２６は、どれを先に形成してもかまわない。
【００７４】
次に、サイドウォールを形成する。図１１に示すように、例えば減圧ＣＶＤ法によって、上記ゲート部１７、ダミーゲート部１８、オフセットスペーサ（図示せず）等を被覆するように、半導体基板１１上にサイドウォールを形成するための絶縁膜を形成する。この絶縁膜は、例えば減圧ＣＶＤ法によって、窒化シリコン膜（例えば膜厚が１５ｎｍ〜３０ｎｍ）と、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜（例えば膜厚が４０ｎｍ〜６０ｎｍ）との積層膜で形成される。次いで、上記絶縁膜を全面エッチバックすることでサイドウォール２０を形成する。
【００７５】
次に、ソース／ドレイン領域を形成する。図１２に示すように、第２領域１１Ｂの半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第１領域１１Ａが露出され、第２領域１１Ｂが被覆されるようにレジスト膜を加工する。次いで、このレジスト膜をイオン注入マスクにして、半導体基板１１にイオン注入を行うことで、第１領域１１Ａの各ゲート部１７の側方の半導体基板１１表面側にエクステンション領域２１、２２をそれぞれに介してソース／ドレイン領域２７、２８を形成する。上記イオン注入では、各ゲート部１７、サイドウォール２０（オフセットスペーサ１９も含む）等もイオン注入マスクとなる。その後、このイオン注入マスクを除去する。
【００７６】
同様にして、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＰの半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２が露出され、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＰが被覆されるようにレジスト膜を加工する。次いで、このレジスト膜をイオン注入マスクにして、半導体基板１１にイオン注入を行うことで、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２の各ダミーゲート部１８の側方の半導体基板１１表面側にエクステンション領域２３、２４をそれぞれに介してソース／ドレイン領域２９、３０を形成する。上記イオン注入では、各ダミーゲート部１８、サイドウォール２０（オフセットスペーサ１９も含む）等もイオン注入マスクとなる。その後、このイオン注入マスクを除去する。
【００７７】
同様にして、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＮ−１、ＬＶＮ−２の半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第２領域１１Ｂの領域ＬＶＰが露出され、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＮ−１、ＬＶＮ−が被覆されるようにレジスト膜を加工する。次いで、このレジスト膜をイオン注入マスクにして、半導体基板１１にイオン注入を行うことで、第２領域１１Ｂの領域ＬＶＰのダミーゲート部１８の側方の半導体基板１１表面側にエクステンション領域２５、２６をそれぞれに介してソース／ドレイン領域３１、３２を形成する。上記イオン注入では、各ダミーゲート部１８、サイドウォール２０（オフセットスペーサ１９も含む）等もイオン注入マスクとなる。その後、このイオン注入マスクを除去する。
【００７８】
このように、第１領域１１Ａにおいて、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを作り分ける。なお、上記イオン注入工程の順番は、上記した順序に限定されることはなく、第１領域のソース／ドレイン領域２７、２８、領域ＬＶＮ−１、ＬＶＮ−２のソース／ドレイン領域２９、３０、領域ＬＶＰのソース／ドレイン領域３１、３２のいずれを先に形成しても、後に形成してもかまわない。
【００７９】
続いて、サイドウォール２０のＴＥＯＳ部分を除去する。この除去には、例えば稀フッ酸によるウエットエッチングを用いる。その後、注入したイオンを活性化するための熱処理を行う。例えばこの熱処理では、１０００℃、５秒の条件で不純物の活性化を行ない、各ＭＯＳＦＥＴのソース／ドレイン領域２７〜３２を形成する。また、ドーパント活性化を促進し拡散を抑制する目的にスパイクＲＴＡにより熱処理を行うことも可能である。
【００８０】
次に、図１３に示すように、各ソース／ドレイン領域２７〜３２上にシリサイド層３３を形成する。まず、全面にシリサイドを形成するための金属層を形成する。ここでは、一例として、金属層にコバルト（Ｃｏ）を用いた。上記金属層は、例えばスパッタリングによって、例えば６ｎｍ〜８ｎｍの厚さにコバルトを堆積して形成する。次いで、ＲＴＡを５００℃〜６００℃の条件で行い、半導体基板１１のシリコン（Ｓｉ）上のみ金属層を反応させてシリサイド層３３を形成する。金属層がコバルトであるので、シリサイド層３３はコバルトシリサイド（例えばＣｏＳｉ）となる。その後、硫酸（Ｈ2ＳＯ4）と過酸化水素（Ｈ2Ｏ2）の混合液を用いたウエットエッチングによって、絶縁膜（例えば素子分離領域１２、ハードマスク層７４、サイドウォール２０等）上の未反応なコバルトを除去する。続いて、熱処理を行い低抵抗なコバルトシリサイド（ＣｏＳｉ2）を形成する。この熱処理は、例えば６５０℃〜８５０℃、３０秒のＲＴＡで行う。また、金属層には、コバルト（Ｃｏ）の代わりにニッケル（Ｎｉ）やニッケル白金（ＮｉＰｔ）を用いることにより、ニッケルシリサイド（ＮｉＳｉ2）を形成することも可能である。いずれの場合もＲＴＡ温度は適宜設定することができる。
【００８１】
次に、図１４に示すように、上記ゲート部１７、ダミーゲート部１８等を被覆するように絶縁膜を形成する。まず絶縁膜として、半導体基板１１上の全面にライナー膜３６を形成する。このライナー膜３６は、例えば窒化シリコン（ＳｉＮ）膜で形成され、トランジスタのチャネル部にストレスを印加するものである。例えば、ＮＭＯＳＦＥＴには、チャネルの移動度を高めるために引張応力を有するものを用いる。ＰＭＯＳＦＥＴには、チャネルの移動度を高めるために圧縮応力を有するものを用いる。また、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴに対して、ライナー膜３６を作り分けてもよい。また、上記ライナー膜３６の応力は、通常、成膜条件によって決定させることができる。
【００８２】
次に、図１５に示すように、上記ライナー膜３６上に上記絶縁膜の一部となる第１層間絶縁膜３８を形成する。この第１層間絶縁膜３８は、例えば、高密度プラズマ（ＨＤＰ）ＣＶＤにより、１００ｎｍ〜２００ｎｍの厚さの酸化シリコン（ＳｉＯ2）膜で形成する。
【００８３】
次に、図１６に示すように、化学的機械研磨（ＣＭＰ）法によって、各ゲート部１７、ダミーゲート部１８上の第１層間絶縁膜３８、ライナー膜３６を、各ハードマスク７４Ａ、７４Ｂが露出されるまで研磨する。
【００８４】
次に、図１７に示すように、レジスト塗布技術とリソグラフィー技術によって、第２領域１１Ｂを被覆するエッチングマスク７９を形成する。このエッチングマスク７９を用いて、第１領域１１Ａのハードマスク７４Ａ（前記図１６参照）を除去する。このとき、第１層間絶縁膜３８、ライナー膜３６の上部もエッチング除去される。その後、上記エッチングマスク７９を除去する。図面では、エッチングマスク７９の除去前の状態を示した。
【００８５】
次に、図１８に示すように、各第１ゲート電極１５上にシリサイド層４０を形成する。まず、全面にシリサイドを形成するための金属層を形成する。ここでは、一例として、金属層にコバルト（Ｃｏ）を用いた。上記金属層は、例えばスパッタリングによって、例えば６ｎｍ〜８ｎｍの厚さにコバルトを堆積して形成する。次いで、ＲＴＡを５００℃〜６００℃の条件で行い、各第１ゲート電極１５のシリコン（Ｓｉ）上のみ金属層を反応させてシリサイド層４０を形成する。金属層がコバルトであるので、シリサイド層４０はコバルトシリサイド（例えばＣｏＳｉ）となる。その後、硫酸（Ｈ2ＳＯ4）と過酸化水素（Ｈ2Ｏ2）の混合液を用いたウエットエッチングによって、絶縁膜（例えばサイドウォール２０、ライナー膜３６、第１層間絶縁膜３８等）上の未反応なコバルトを除去する。続いて、熱処理を行い低抵抗なコバルトシリサイド（ＣｏＳｉ2）を形成する。この熱処理は、例えば６５０℃〜８５０℃、３０秒のＲＴＡで行う。また、金属層には、コバルト（Ｃｏ）の代わりにニッケル（Ｎｉ）やニッケル白金（ＮｉＰｔ）を用いることにより、ニッケルシリサイド（ＮｉＳｉ2）を形成することも可能である。いずれの場合もＲＴＡ温度は適宜設定することができる。
【００８６】
次に、図１９に示すように、上記シリサイド層４０を保護するための保護膜４１を全面に形成する。この保護膜４１は、例えば、プラズマＣＶＤ方法により、酸化シリコン（ＳｉＯ2）もしくは窒化シリコン（ＳｉＮ）膜で形成する。例えば、酸化シリコン膜で形成する場合のＣＶＤ条件は、一例として、原料ガスに、酸素（Ｏ2）（流量：６００ｃｍ3／ｍｉｎ）とＴＥＯＳ（Tetra Ethyl Ortho Silicate）（流量：８００ｃｍ3／ｍｉｎ）を用い、成膜雰囲気の圧力を１．０９ｋＰａ、ＣＶＤ装置のＲＦパワーを７００Ｗ、基板温度を４００℃に設定する。上記保護膜４１は、４５０℃以下の温度で成膜が可能であることから、既に形成したシリサイド層３３、４０の損傷が回避される。
【００８７】
次に、レジスト塗布、リソグラフィー技術によって第１領域１１Ａ上を被覆するようにエッチングマスク８０を形成する。したがって、第２領域１１Ｂはこのエッチングマスク８０には被覆されていない。
【００８８】
次に、図２０に示すように、前記エッチングマスク８０（前記図１９参照）を用いて、上記第２領域１１Ｂの保護膜４１（前記図１９参照）をドライエッチングにより除去する。このドライエッチング条件としては、一例として、エッチングガスにオクタフルオロシクロブタン（Ｃ4Ｆ8）と酸素（Ｏ2）とアルゴン（Ａｒ）とを用い、上記Ｃ4Ｆ8流量を９ｃｍ3／ｍｉｎ、Ｏ2流量を５ｃｍ3／ｍｉｎ、Ａｒ流量を２５０ｃｍ3／ｍｉｎに設定し、エッチング雰囲気の圧力を４．１Ｐａ、エッチング装置の電力（プラズマ出力）を１５００Ｗ、基板温度を２０℃に設定した。続いて、各ハードマスク７４Ｂ、ダミーゲート電極１６（前記図７参照）を、例えばドライエッチングにより除去し、さらに稀フッ酸によるウエットエッチングによって、ダミーゲート絶縁膜１４（前記図７参照）を除去して、ゲート形成溝４２を形成する。このとき、第１領域１１Ａは保護膜４１により被覆されている。上記エッチングマスク８０は、ウエットエッチング前に除去する。
【００８９】
次に、図２１に示すように、上記ゲート形成溝４２の内面に第２ゲート絶縁膜４３を形成する。この第２ゲート絶縁膜４３は、原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法によって、高誘電率膜で形成する。高誘電率膜は、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物、酸珪化窒化物で形成される。具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、ランタンシリケート（ＬａＳｉＯx）、イットリウムシリケート（ＹＳｉＯx）、タンタルシリケート（ＴａＳｉＯx）、アルミニウムシリケート（ＡｌＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）もしくは酸化ジルコニウムハフニウム（ＨｆＺｒＯx）で形成される。またはこれら化合物の窒化物で形成される。例えば酸珪化窒化物としては、酸珪化窒化ハフニウム（ＨｆＳｉＯＮ）、酸珪化窒化ジルコニウム（ＺｎＳｉＯＮ）等、上記金属シリケートの窒化物がある。高誘電率膜の比誘電率は、組成、状態（結晶質もしくは非晶質）等によって変動するが、一般に、ＨｆＯ2の比誘電率は２５〜３０であり、ＺｒＯ2の比誘電率は２０〜２５である。
【００９０】
次に、上記ゲート形成溝４２の内面に第２ゲート絶縁膜４３を介して、仕事関数を決定する仕事関数制御膜４４、４５を形成する。
【００９１】
まず、ＮＭＩＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物を、例えば原子層蒸着（ＡＬＤ）法、化学気相成長法等の成膜方法により堆積する。通常、ＮＭＩＳＦＥＴのゲート電極では、４．６ｅＶ以下、望ましくは、４．３ｅＶ以下の仕事関数を有し、ＰＭＯＳＦＥＴのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。そして、それらの差が０．３ｅＶ以上あることが望ましい。具体的には、組成、状態（結晶質もしくは非晶質）等によって変動するが、ＮＭＩＳＦＥＴ用のＨｆＳｉxは４．１〜４．３ｅＶ、ＰＭＩＳＦＥＴ用の窒化チタン（ＴｉＮ）は４．５〜５．０ｅＶ程度である。
【００９２】
上記仕事関数制御膜４４、４５の一例として、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｎ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリサイドがある。
【００９３】
次に、ＮＭＩＳＦＥＴに適した仕事関数制御膜４４は、一例として、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリサイド（ＨｆＳｉx）がより好ましい。ＰＭＩＳＦＥＴに適した仕事関数制御膜４５は、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。
【００９４】
本実施例では、例えばハフニウムシリサイド（ＨｆＳｉx）を例えば１０ｎｍ〜１００ｎｍ程度の厚さに堆積して、仕事関数制御膜４４を形成する。続いて、レジスト塗布、リソグラフィー技術によって第１領域１１Ａの領域ＬＶＮ−１、領域ＬＶＮ−２上を被覆するようにレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクにして、領域ＬＶＰおよび第１領域１１Ａ上の上記仕事関数制御膜４４を除去する。この結果、第１領域１１Ａの領域ＬＶＮ−１、領域ＬＶＮ−２に仕事関数制御膜４４が残される。その後、上記レジストマスクを除去する。
【００９５】
次に、ＰＭＯＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物を、例えば原子層蒸着（ＡＬＤ）法、化学気相成長法等の成膜方法により堆積する。本実施例では、例えば窒化チタン（ＴｉＮ）を５ｎｍ〜５０ｎｍ程度の厚さに堆積して、仕事関数制御膜４５を形成する。続いて、レジスト塗布、リソグラフィー技術によって第１領域１１Ａの領域ＬＶＰ上を被覆するようにレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクにして、第１領域１１Ａの領域ＬＶＮ−１、領域ＬＶＮ−２および第１領域１１Ａ上の上記仕事関数制御膜４５を除去する。この結果、第１領域１１Ａの領域ＬＶＰに仕事関数制御膜４５が残される。ＰＭＯＳＦＥＴに対しては例えばルテニウム（Ｒｕ）等を堆積することもできる。その後、上記レジストマスクを除去する。
【００９６】
上記仕事関数制御膜４４、４５はどちらを先に形成してもかまわない。
【００９７】
次に、上記ゲート形成溝４２の内部を埋め込むように、導電材料として導電膜４６を形成する。この導電膜４６は、例えば、上記仕事関数制御膜４４、４５よりも電気抵抗が低い金属材料を用いる。本実施例では、一例として、タングステン（Ｗ）を用いた。このタングステン膜は、例えばＣＶＤ法により堆積して形成する。その膜厚は、上記ゲート形成溝４２が完全に埋め込まれる膜厚であればよく、例えば２００ｎｍ〜４００ｎｍとする。
【００９８】
次に、図２２に示すように、ゲート形成溝４２内部以外の余剰な上記導電膜４６（前記図２１参照）を除去する。この除去加工には、例えば化学的機械研磨（ＣＭＰ）を用いる。このＣＭＰでは、ライナー膜３６、第１層間絶縁膜３８、保護膜４１等が研磨ストッパとなる。これによって、第２領域１１Ｂの低電圧トランジスタ（ＮＭＯＳＦＥＴ）の第２ゲート電極４７が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４４によって形成され、低電圧トランジスタ（ＰＭＯＳＦＥＴ）の第２ゲート電極４８が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４５によって形成される。
【００９９】
次に、図２３に示すように、ライナー膜３６、第１層間絶縁膜３８、保護膜４１上の全面に第２層間絶縁膜５１を形成する。この第２層間絶縁膜５１は、例えば酸化シリコン膜で形成される。その成膜条件は、例えば、高密度プラズマ（ＨＤＰ）ＣＶＤ法により、成膜温度を５００℃以下にする。
【０１００】
次に、図２４に示すように、通常のレジスト塗布、リソグラフィー技術によって、レジストマスク（図示せず）を形成し、このレジストマスクを用いたエッチング（例えばドライエッチング）により、ライナー膜３６、第１層間絶縁膜３８、保護膜４１、第２層間絶縁膜５１に、各トランジスタの第１ゲート電極１５上のシリサイド層４０、第２ゲート電極４７、４８、ソース／ドレイン領域２７〜３２上のシリサイド層３３に通じる接続孔５２を形成する。なお、図面が断面図であるため、一部の接続孔の図示は省略されている。その後、レジストマスクを除去する。
【０１０１】
次に、図２５に示すように、上記各接続孔５２を埋め込むように、第２層間絶縁膜５１上に導電膜５３を形成する。この導電膜５３は、例えばタングステン（Ｗ）を用いる。その成膜方法には、例えばＣＶＤ法を用いる。
【０１０２】
次に、図２６示すように、ＣＭＰもしくはドライエッチング法によって、上記第２層間絶縁膜５１上の導電膜５３を除去し、各接続孔５２の内部に残した導電膜５３で電極５４を形成する。図示はしていないが、その後の配線工程を行う。
【０１０３】
このようにして、第１領域１１Ａの領域ＭＶに中電圧トランジスタ（ＮＭＯＳＦＥＴ）２が形成され、領域ＨＶに高電圧トランジスタ（ＮＭＯＳＦＥＴ）３が形成され、第２領域１１Ｂの領域ＬＶＮ−１に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が密に形成され、領域ＬＶＮ−２に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が孤立して形成され、領域ＬＶＰに低電圧トランジスタ（ＰＭＯＳＦＥＴ）５が形成された半導体装置１（１Ａ）が形成される。
【０１０４】
上記半導体装置１（１Ａ）の製造方法（第１実施例）では、半導体基板１１に、第１トランジスタ群として、領域ＭＶに中電圧トランジスタ（ＮＭＯＳＦＥＴ）２が形成され、領域ＨＶに高電圧トランジスタ（ＮＭＯＳＦＥＴ）３が形成される。また、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群として、第２領域１１Ｂの領域ＬＶＮ−１に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が密に形成され、領域ＬＶＮ−２に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が孤立して形成され、領域ＬＶＰに低電圧トランジスタ（ＰＭＯＳＦＥＴ）５が形成される。しかも、第１トランジスタ群の第１ゲート電極１５上のシリサイド層４０を被覆する保護膜４１を形成してから、第２トランジスタ群の第２ゲート電極４７、４８を形成するので、第２ゲート電極４７、４８を形成する際に、例えば、第２ゲート電極４７、４８を構成する金属材料の余剰な部分を除去するための研磨を行っても、保護膜４１によって第１ゲート電極１５上のシリサイド層４０の削れもしくは消滅は回避され、第１トランジスタ群のシリサイド層４０が保護される。よって、シリサイド層４０によって第１ゲート電極１５の電気抵抗が低減される。
【０１０５】
よって、酸化シリコンもしくは酸窒化シリコンのゲート絶縁膜１３とポリシリコンもしくはアモファスシリコンの第１ゲート電極１５を持つ第１トランジスタ群（高耐圧（高電圧動作、中電圧動作）のトランジスタ群）、および高誘電率（High-k）膜のゲート絶縁膜４３と、いわゆる金属ゲート電極である第２ゲート電極４７、４８を持つ第２トランジスタ群（例えば低電圧動作のトランジスタ群）を同一の半導体基板１１に形成して、第１トランジスタ群の第１ゲート電極１５の低抵抗化を可能とするという利点がある。
【０１０６】
上記第１実施例の製造方法では、図２７に示すように、保護膜４１の端部に段差が生じている。そのため、第２領域１１Ｂの低電圧トランジスタの第２ゲート電極４７、４８を形成するときの導電膜４６のＣＭＰ工程において、保護膜４１の端部に導電膜４６が残る。
【０１０７】
次に、上記導電膜のＣＭＰ工程において、保護膜端部に導電膜が残らないようにした、本発明の半導体装置に係る一実施の形態（第２実施例）を、図２８の概略構成断面図によって説明する。
【０１０８】
図２８に示すように、半導体装置１（１Ｂ）は、前記第１実施例で説明した半導体装置１（１Ａ）において、保護膜４１の端面が傾斜面４１Ｃに形成されているものである。これによって、保護膜４１の端部の段差が解消される。この傾斜面４１Ｃは、保護膜４１の下地（第１層間絶縁膜３８、ライナー膜３６）表面に対する傾斜角（平均傾斜角）が７０度以下であることが好ましく、より好ましくは４５度以下である。なお、この傾斜面４１Ｃは、徐々に勾配が変化する面であってもよく、例えば湾曲した面であってもよく、また平面であってもよい。保護膜４１の下地表面から立ち上がる部分で段差が解消していることが重要である。これによって、図示はしていないが、ゲート電極を形成するための導電材料を堆積して導電膜を形成し、その導電膜を化学的機械研磨によって除去しても、保護膜４１の端部に導電膜が残らないようになる。よって、残された導電材料が原因となるショートをなくすことができ、配線の信頼性の向上が図れる。
【０１０９】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を、図２９〜図３９の製造工程断面図によって説明する。この第２実施例の製造方法は、上記半導体装置１（１Ｂ）の製造方法の一例である。
【０１１０】
図２９に示すように、素子分離工程を行って、半導体基板１１に、例えば、低電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰ、中電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＭＶ、高電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＨＶを分離する素子分離領域１２を形成する。上記領域ＭＶ、ＨＶには、ＭＯＳＦＥＴのパターン密度が密な領域も孤立パターンの領域も含む。そして、高電圧トランジスタの形成領域である領域ＨＶと中電圧トランジスタの形成領域である領域ＭＶを第１領域１１Ａ、低電圧トランジスタのＮＭＯＳＦＥＴが密に形成される領域ＬＶＮ−１、低電圧トランジスタのＮＭＯＳＦＥＴが孤立して形成される領域ＬＶＮ−２、低電圧トランジスタのＰＭＯＳＦＥＴが形成される領域ＬＶＰを第２領域１１Ｂとする。
【０１１１】
次に、ＮＭＯＳＦＥＴを形成する領域にＰウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入を適宜行い、ＮＭＯＳチャネル領域を形成する。また、ＰＭＯＳＦＥＴを形成する領域にＮウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入を適宜行い、ＰＭＯＳチャネル領域を形成する。そのとき、高電圧トランジスタが形成される領域ＨＶ、中電圧トランジスタが形成される領域ＭＶ、各低電圧トランジスタが形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰについて、それぞれのイオン注入条件でイオン注入を行ってもよい。
【０１１２】
次に、図３０に示すように、前記第１実施例の前記図３〜図７によって説明した製造方法によって、半導体基板１１の領域ＨＶ表面、領域ＭＶ表面に、下層よりゲート絶縁膜１３、第１ゲート電極１５、ハードマスク７４Ａからなるゲート部１７を形成し、半導体基板１１の領域ＬＶＮ−１表面、領域ＬＶＮ−２表面、領域ＬＶＰ表面に下層よりダミーゲート絶縁膜１６、ダミーゲート電極１６、ハードマスク７４Ｂからなるダミーゲート部１８を形成する。
【０１１３】
次に、オフセットスペーサを形成する。前記図８によって説明したのと同じように、例えば減圧ＣＶＤ法によって、ハードマスク７４Ａ、第１ゲート電極１５、ゲート絶縁膜１３等のゲート部１７、ハードマスク７４Ｂ、ダミーゲート電極１６、ダミーゲート絶縁膜１４等のダミーゲート部１８を被覆するように、半導体基板１１上にオフセットスペーサを形成するための絶縁膜を形成する。この絶縁膜は、例えば減圧ＣＶＤ法によって、窒化シリコン膜で形成される。次いで、上記絶縁膜を全面エッチバックすることでオフセットスペーサ１９を形成する。減圧ＣＶＤによって成膜される窒化シリコン膜の膜厚は例えば６ｎｍ〜１０ｎｍとする。
【０１１４】
次に、図３１に示すように、前記第１実施例の前記図８〜図１２によって説明した製造方法によって、第１領域１１Ａの各ゲート部１７の側方の半導体基板１１表面側にエクステンション領域２１、２２を形成する。また、第２領域１１Ｂの各ダミーゲート部１８の側方の半導体基板１１表面側にＮＭＯＳＦＥＴのエクステンション領域２３、２４、ＰＭＯＳＦＥＴのエクステンション領域２５、２６を形成する。
【０１１５】
次に、上記ゲート部１７およびダミーゲート部１８の各側壁に、オフセットスペーサ１９（前記図３０参照）を介してサイドウォール２０を形成する。
【０１１６】
次に、第１領域１１Ａの各ゲート部１７の側方の半導体基板１１表面側にエクステンション領域２１、２２をそれぞれに介してソース／ドレイン領域２７、２８を形成する。また、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２の各ダミーゲート部１８の側方の半導体基板１１表面側にエクステンション領域２３、２４をそれぞれに介してソース／ドレイン領域２９、３０を形成する。さらに、第２領域１１Ｂの領域ＬＶＰのダミーゲート部１８の側方の半導体基板１１表面側にエクステンション領域２５、２６をそれぞれに介してソース／ドレイン領域３１、３２を形成する。
【０１１７】
次に、図３２に示すように、前記第１実施例の前記図１３〜図１６によって説明した製造方法によって、各ソース／ドレイン領域２７〜３２上にシリサイド層３３を形成する。
【０１１８】
次に、上記ゲート部１７、ダミーゲート部１８等を被覆するように、半導体基板１１上の全面に絶縁膜を形成する。まずこの絶縁膜としてライナー膜３６を形成する。次いで、上記ライナー膜３６上に上記絶縁膜の一部となる第１層間絶縁膜３８を形成する。この第１層間絶縁膜３８は、例えば、高密度プラズマ（ＨＤＰ）ＣＶＤにより、１００ｎｍ〜２００ｎｍの厚さの酸化シリコン（ＳｉＯ2）膜で形成する。
【０１１９】
次に、化学的機械研磨（ＣＭＰ）法によって、各ゲート部１７、ダミーゲート部１８上の第１層間絶縁膜３８、ライナー膜３６を、各ハードマスク７４Ａ、７４Ｂが露出されるまで研磨する。このとき、各ハードマスク７４Ａ、７４Ｂの下部が残される。なお、図面では、上記化学的機械研磨の途中の状態を示した。
【０１２０】
次に、図３３に示すように、レジスト塗布、リソグラフィー技術によって、第２領域１１Ｂを被覆するエッチングマスク９１を形成する。このエッチングマスク９１を用いて、第１ゲート電極１５上面が露出するように、第１領域１１Ａのハードマスク７４Ａ（前記図３２参照）を除去するとともに、第１層間絶縁膜３８、ライナー膜３６、サイドウォール２０の一部を除去する。その後、上記エッチングマスク９１を除去する。
【０１２１】
次に、図３４に示すように、第１ゲート電極１５上にシリサイド層４０を形成する。まず、全面にシリサイドを形成するための金属層を形成する。ここでは、一例として、金属層にコバルト（Ｃｏ）を用いた。上記金属層は、例えばスパッタリングによって、例えば６ｎｍ〜８ｎｍの厚さにコバルトを堆積して形成する。次いで、ＲＴＡを５００℃〜６００℃の条件で行い、各第１ゲート電極１５のシリコン（Ｓｉ）上のみ金属層を反応させてシリサイド層４０を形成する。金属層がコバルトであるので、シリサイド層４０はコバルトシリサイド（例えばＣｏＳｉ）となる。その後、硫酸（Ｈ2ＳＯ4）と過酸化水素（Ｈ2Ｏ2）の混合液を用いたウエットエッチングによって、絶縁膜（例えば、ハードマスク７４Ｂ，サイドウォール２０、ライナー膜３６、第１層間絶縁膜３８等）上の未反応なコバルトを除去する。続いて、熱処理を行い低抵抗なコバルトシリサイド（ＣｏＳｉ2）を形成する。この熱処理は、例えば６５０℃〜８５０℃、３０秒のＲＴＡで行う。また、金属層には、コバルト（Ｃｏ）の代わりにニッケル（Ｎｉ）やニッケル白金（ＮｉＰｔ）を用いることにより、ニッケルシリサイド（ＮｉＳｉ2）を形成することも可能である。いずれの場合もＲＴＡ温度は適宜設定することができる。
【０１２２】
次に、図３５に示すように、前記第１実施例の前記図１９によって説明した製造方法によって、上記シリサイド層４０を保護するための保護膜４１を形成する。この保護膜４１は、例えば、プラズマＣＶＤ方法により、酸化シリコン（ＳｉＯ2）もしくは窒化シリコン（ＳｉＮ）膜で、１０ｎｍ〜１００ｎｍの厚さに形成する。上記保護膜４１は、４５０℃以下の温度で成膜が可能であることから、既に形成したシリサイド層３３、４０の損傷が回避される。
【０１２３】
次に、レジスト塗布、リソグラフィー技術によって第１領域１１Ａ上を被覆するようにエッチングマスク８０を形成する。したがって、第２領域１１Ｂはこのエッチングマスク８０には被覆されていない。
【０１２４】
次に、図３６に示すように、前記第１実施例の前記図２０によって説明した製造方法によって、上記エッチングマスク８０（前記図３５参照）を用いて、上記第２領域１１Ｂの保護膜４１（前記図３５参照）をドライエッチングにより除去する。このドライエッチング条件としては、一例として、エッチングガスにオクタフルオロシクロブタン（Ｃ4Ｆ8）と酸素（Ｏ2）とアルゴン（Ａｒ）とを用い、上記Ｃ4Ｆ8流量を９ｃｍ3／ｍｉｎ、Ｏ2流量を５ｃｍ3／ｍｉｎ、Ａｒ流量を２５０ｃｍ3／ｍｉｎに設定し、エッチング雰囲気の圧力を４．１Ｐａ、エッチング装置の電力（プラズマ出力）を１５００Ｗ、基板温度を２０℃に設定した。続いて、各ハードマスク７４Ｂ、ダミーゲート電極１６（前記図３１参照）を、例えばドライエッチングにより除去し、さらに稀フッ酸によるウエットエッチングによって、ダミーゲート絶縁膜１４（前記図３１参照）を除去して、ゲート形成溝４２を形成する。このとき、第１領域１１Ａは保護膜４１により被覆されている。上記エッチングマスク８０は、ウエットエッチング前に除去する。ここでは、保護膜４１の端面が垂直に近い形状で段差となる。
【０１２５】
次に、図３７に示すように、例えば化学的機械研磨（ＣＭＰ）を行うことによって、保護膜４１の端面を傾斜面４１Ｃに形成して段差を解消する。この傾斜面４１Ｃは、保護膜４１の下地（第１層間絶縁膜３８、ライナー膜３６）表面に対する傾斜角（平均傾斜角）が７０度以下であることが好ましく、より好ましくは４５度以下である。なお、この傾斜面は、徐々に勾配が変化する面であってもよく、例えば湾曲した面であってもよく、また平面であってもよい。保護膜４１の下地表面から立ち上がる部分で段差が解消していることが重要である。上記ＣＭＰ条件の一例としては、研磨パッドに発泡ポリウレタン製のものを用い、研磨圧力を３００ｈＰａ、定盤の回転数を１００ｒｐｍ、研磨ヘッドの回転数を１０７ｒｐｍに設定し、研磨スラリーにセリア系スラリーを用い、スラリー流量を２００ｃｍ3／ｍｉｎ、スラリー温度を２５℃〜３０℃に設定した。
【０１２６】
次に、図３８に示すように、前記第１実施例の前記図２１によって説明した製造方法によって、上記ゲート形成溝４２の内面に第２ゲート絶縁膜４３を形成する。次に、上記ゲート形成溝４２の内面に第２ゲート絶縁膜４３を介して、仕事関数を決定する仕事関数制御膜４４、４５を形成する。
【０１２７】
まず、ＮＭＩＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物を、例えば原子層蒸着（ＡＬＤ）法、化学気相成長法等の成膜方法により堆積する。本実施例では、例えばハフニウムシリサイド（ＨｆＳｉx）を例えば１０ｎｍ〜１００ｎｍ程度の厚さに堆積して、仕事関数制御膜４４を形成する。続いて、領域ＬＶＰおよび第１領域１１Ａ上の上記仕事関数制御膜４４を除去する。この結果、第１領域１１Ａの領域ＬＶＮ−１、領域ＬＶＮ−２に仕事関数制御膜４４が残される。
【０１２８】
次に、ＰＭＯＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物を、例えば原子層蒸着（ＡＬＤ）法、化学気相成長法等の成膜方法により堆積する。本実施例では、例えば窒化チタン（ＴｉＮ）を５ｎｍ〜５０ｎｍ程度の厚さに堆積して、仕事関数制御膜４５を形成する。続いて、第１領域１１Ａの領域ＬＶＮ−１、領域ＬＶＮ−２および第１領域１１Ａ上の上記仕事関数制御膜４５を除去する。この結果、第１領域１１Ａの領域ＬＶＰに仕事関数制御膜４５が残される。ＰＭＯＳＦＥＴに対しては例えばルテニウム（Ｒｕ）等を堆積することもできる。
【０１２９】
上記仕事関数制御膜４４、４５はどちらを先に形成してもかまわない。
【０１３０】
次に、上記ゲート形成溝４２の内部を埋め込むように、導電材料として導電膜４６を形成する。この導電膜４６は、例えば、上記仕事関数制御膜４４、４５よりも電気抵抗が低い金属材料を用いる。本実施例では、一例として、タングステン（Ｗ）を用いた。
【０１３１】
次に、図３９に示すように、前記第１実施例の前記図２２によって説明した製造方法によって、ゲート形成溝４２内部以外の余剰な上記導電膜４６（前記図３８参照）を除去する。この除去加工には、例えば化学的機械研磨（ＣＭＰ）を用いる。このＣＭＰでは、ライナー膜３６、第１層間絶縁膜３８、保護膜４１等が研磨ストッパとなる。これによって、第２領域１１Ｂの低電圧トランジスタ（ＮＭＯＳＦＥＴ）の第２ゲート電極４７が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４４によって形成され、低電圧トランジスタ（ＰＭＯＳＦＥＴ）の第２ゲート電極４８が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４５によって形成される。このとき、保護膜４１の端面が傾斜面４１Ｃに形成されていることから、この部分に導電膜４６が残ることはない。
【０１３２】
次に、前記第１実施例で説明した図２３以降の工程を行う。
【０１３３】
上記半導体装置１（１Ｂ）の製造方法（第２実施例）では、半導体基板１１に、第１トランジスタ群として、領域ＭＶに中電圧トランジスタ（ＮＭＯＳＦＥＴ）２が形成され、領域ＨＶに高電圧トランジスタ（ＮＭＯＳＦＥＴ）３が形成される。また、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群として、第２領域１１Ｂの領域ＬＶＮ−１に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が密に形成され、領域ＬＶＮ−２に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が孤立して形成され、領域ＬＶＰに低電圧トランジスタ（ＰＭＯＳＦＥＴ）５が形成される。しかも、第１トランジスタ群の第１ゲート電極１５上のシリサイド層４０を被覆する保護膜４１を形成してから、第２トランジスタ群の第２ゲート電極４７、４８を形成するので、第２ゲート電極４７、４８を形成する際に、例えば、第２ゲート電極４７、４８を構成する金属材料の余剰な部分を除去するための研磨を行っても、保護膜４１によって第１ゲート電極１５上のシリサイド層４０の削れもしくは消滅は回避され、第１トランジスタ群のシリサイド層４０が保護される。よって、シリサイド層４０によって第１ゲート電極１５の電気抵抗が低減される。
【０１３４】
よって、酸化シリコンもしくは酸窒化シリコンのゲート絶縁膜１３とポリシリコンもしくはアモファスシリコンの第１ゲート電極１５を持つ第１トランジスタ群（高耐圧（高電圧動作、中電圧動作）のトランジスタ群）、および高誘電率（High-k）膜のゲート絶縁膜４３と、いわゆる金属ゲート電極である第２ゲート電極４７、４８を持つ第２トランジスタ群（例えば低電圧動作のトランジスタ群）とを同一の半導体基板１１に形成して、第１トランジスタ群の第１ゲート電極１５の低抵抗化を可能とするという利点がある。
【０１３５】
さらに、保護膜４１の端面が傾斜面４１Ｃに形成されていることから、この部分に導電膜４６が残ることはない。よって、残された導電膜４６によって生じる可能性があったショートの問題が解決できる。
【０１３６】
次に、上記第２実施例の変形例を、図４０〜図４１の製造工程断面図によって説明する。
【０１３７】
図４０に示すように、前記第２実施例の図３５によって説明した製造方法によって、第１領域１１Ａの第１ゲート電極１５上に形成したシリサイド層４０を保護する保護膜４１を形成し、第１領域１１Ａの保護膜４１上にエッチングマスク８０を形成する。
【０１３８】
次に、図４１に示すように、エッチングマスク８０を用いて、第２領域１１Ｂの保護膜４１を除去する。例えば等方性ドライエッチングにより保護膜４１の除去を行う。この等方性ドライエッチングにより、保護膜４１の端面が傾斜面４１Ｃに形成される。以降の工程は、前記第２実施例と同様である。
【０１３９】
以下に保護酸化シリコン膜の等方性ドライエッチング条件を示す。一例として、エッチングガスに四フッ化メタン（ＣＦ4）と酸素（Ｏ2）とを用い、ＣＦ4流量を５０ｃｍ3／ｍｉｎ、Ｏ2流量を２０ｃｍ3／ｍｉｎに設定し、エッチング雰囲気の圧力を２０．７Ｐａ、エッチング装置の電力（プラズマ出力）を５００Ｗ、基板温度を２０℃に設定した。
【０１４０】
この第２実施例の変形例では、等方性ドライエッチングにより保護膜４１の端面を傾斜面４１Ｃに形成することができるので、保護膜４１の端面を傾斜面４１Ｃに形成するＣＭＰ工程が不用になるので、第２実施例に比較して工程数が削減され、第１実施例と同数の工程になる。しかも、第２実施例と同様なる効果を得ることが可能である。
【０１４１】
次に、本発明の半導体装置に係る一実施の形態（第３実施例）を、図４２の概略構成断面図によって説明する。
【０１４２】
図４２に示すように、半導体基板１１に、一例として、低電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰ、中電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＭＶ、高電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＨＶが分離される素子分離領域１２が形成されている。上記領域ＭＶ、ＨＶには、ＭＯＳＦＥＴのパターン密度が密な領域も孤立パターンの領域も含む。そして、高電圧トランジスタの形成領域である領域ＨＶと中電圧トランジスタの形成領域である領域ＭＶを第１領域１１Ａ、低電圧トランジスタのＮＭＯＳＦＥＴが密に形成される領域ＬＶＮ−１、低電圧トランジスタのＮＭＯＳＦＥＴが孤立して形成される領域ＬＶＮ−２、低電圧トランジスタのＰＭＯＳＦＥＴが形成される領域ＬＶＰを第２領域１１Ｂとする。
【０１４３】
また、ＮＭＯＳＦＥＴを形成する領域にＰウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入が適宜なされていて、ＮＭＯＳチャネル領域が形成されている。また、ＰＭＯＳＦＥＴを形成する領域にＮウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入が適宜行われていて、ＰＭＯＳチャネル領域が形成されている。なお、高電圧トランジスタが形成される領域ＨＶ、中電圧トランジスタが形成される領域ＭＶ、各低電圧トランジスタが形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰについて、それぞれにチャネル領域が形成されていてもよい。
【０１４４】
上記半導体基板１１の領域ＨＶ表面、領域ＭＶ表面には、ゲート絶縁膜１３が形成されている。高電圧トランジスタ、中電圧トランジスタでは、厚いゲート絶縁膜を有することが多く、このゲート絶縁膜１３は例えば酸化シリコン膜で形成されていて、その膜厚は２ｎｍ〜４ｎｍに形成されている。上記ゲート絶縁膜１３上には第１ゲート電極１５が形成されている。この第１ゲート電極１５は、例えばポリシリコンもしくはアモファスシリコンで形成され、第２領域１１Ｂに形成される第２ゲート電極４７、４８よりも２０ｎｍ〜５０ｎｍ低く形成されている。
【０１４５】
上記半導体基板１１の領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰ上には、一旦ダミーゲート絶縁膜、ダミーゲート電極（図示せず）が形成されていて、各ダミーゲート電極の側壁および上記第１ゲート電極１５の側壁にはオフセットスペーサ１９が形成されている。この膜厚は例えば６ｎｍ〜１０ｎｍとなっている。
【０１４６】
そして、上記各第１ゲート電極１５の側方の半導体基板１１表面側にエクステンション領域２１、２２が形成されている。また、領域ＬＶＮ−１、領域ＬＶＮ−２の各ダミーゲート電極の側方の半導体基板１１表面側にはＮＭＯＳＦＥＴのエクステンション領域２３、２４が形成されている。さらに領域ＬＶＰのダミーゲート電極の側方の半導体基板１１表面側にＰＭＯＳＦＥＴのエクステンション領域２５、２６が形成されている。
【０１４７】
さらに、各第１ゲート電極１５、ダミーゲート電極の側部には、上記オフセットスペーサ１９を介してサイドウォール２０が形成されている。
【０１４８】
そして、上記各第１ゲート電極１５の側方の半導体基板１１表面側にエクステンション領域２１、２２をそれぞれに介してソース／ドレイン領域２７、２８が形成されている。また、領域ＬＶＮ−１、領域ＬＶＮ−２の各ダミーゲート電極の側方の半導体基板１１表面側にはＮＭＯＳＦＥＴのエクステンション領域２３、２４をそれぞれに介してソース／ドレイン領域２９、３０が形成されている。さらに領域ＬＶＰのダミーゲート電極の側方の半導体基板１１表面側にＰＭＯＳＦＥＴのエクステンション領域２５、２６をそれぞれに介してソース／ドレイン領域３１、３２が形成されている。
【０１４９】
上記各ソース／ドレイン領域２７〜３２上にはシリサイド層３３が形成されている。このシリサイド層３３は、例えばコバルトシリサイド（ＣｏＳｉ2）、ニッケルシリサイド（ＮｉＳｉ2）、ニッケル白金シリサイド等で形成されている。
【０１５０】
そして上記第１ゲート電極１５、ダミーゲート電極の一部等を被覆するように絶縁膜が形成されている。この絶縁膜は、半導体基板１１上の全面に形成されたライナー膜３６と、その上面に形成された第１層間絶縁膜３８とを有する。
【０１５１】
上記ライナー膜３６は、例えば窒化シリコン（ＳｉＮ）膜で形成され、トランジスタのチャネル部にストレスを印加するものである。例えば、ＮＭＯＳＦＥＴには、チャネルの移動度を高めるために引張応力を有するものを用いる。ＰＭＯＳＦＥＴには、チャネルの移動度を高めるために圧縮応力を有するものを用いる。また、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴに対して、ライナー膜３６を作り分けてもよい。また、上記ライナー膜３６の応力は、通常、成膜条件によって決定させることができる。
【０１５２】
上記第１層間絶縁膜３８は、例えば、高密度プラズマ（ＨＤＰ）ＣＶＤによる酸化シリコン（ＳｉＯ2）膜で形成されている。そして、上記第１ゲート電極１５の上面が露出するように、第１ゲート電極１５が形成されている第１領域１１Ａの第１層間絶縁膜３８、ライナー膜３６の表面は、第２領域の第１層間絶縁膜３８、ライナー膜３６の表面よりも低く形成され、第１ゲート電極１５の上面と同一もしくは、例えば±２０ｎｍ程度の高さに形成されている。
【０１５３】
上記第１ゲート電極１５の上面にはシリサイド層４０が形成されている。このシリサイド層４０は、例えば、コバルトシリサイド（ＣｏＳｉ2）、ニッケルシリサイド（ＮｉＳｉ2）、ニッケル白金シリサイド等で形成されている。
【０１５４】
上記第１領域１１Ａの第１層間絶縁膜３８、ライナー膜３６上には、上記シリサイド層４０を保護するための保護膜４１が形成されている。この保護膜４１は、例えば、酸化シリコン（ＳｉＯ2）もしくは窒化シリコン（ＳｉＮ）膜で形成され、その表面が上記第２領域１１Ｂの第１層間絶縁膜３８、ライナー膜３６表面とほぼ同一高さ、例えば±２０ｎｍ程度の高さに形成されている。そのときの成膜温度は４５０℃以下に設定されている。これによって、保護膜４１を形成しても、既に形成したシリサイド層３３、４０の損傷が回避される。また、保護膜４１表面と第２領域１１Ｂの第１層間絶縁膜３８、ライナー膜３６表面とをほぼ同一高さに形成されていることで、その上面に形成される配線、電極等が高精度に形成されることが可能になる。
【０１５５】
上記第２領域１１Ｂの第１層間絶縁膜３８、ライナー膜３６には、上記ダミーゲート電極、ダミーゲート絶縁膜を除去することで形成されるゲート形成溝４２が形成されている。
【０１５６】
上記ゲート形成溝４２の内面には第２ゲート絶縁膜４３が形成されている。この第２ゲート絶縁膜４３は、高誘電率膜で形成されている。この高誘電率膜は、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物、酸珪化窒化物で形成される。具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、ランタンシリケート（ＬａＳｉＯx）、イットリウムシリケート（ＹＳｉＯx）、タンタルシリケート（ＴａＳｉＯx）、アルミニウムシリケート（ＡｌＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）もしくは酸化ジルコニウムハフニウム（ＨｆＺｒＯx）で形成される。またはこれら化合物の窒化物で形成される。例えば酸珪化窒化物としては、酸珪化窒化ハフニウム（ＨｆＳｉＯＮ）、酸珪化窒化ジルコニウム（ＺｎＳｉＯＮ）等、上記金属シリケートの窒化物がある。高誘電率膜の比誘電率は、組成、状態（結晶質もしくは非晶質）等によって変動するが、一般に、ＨｆＯ2の比誘電率は２５〜３０であり、ＺｒＯ2の比誘電率は２０〜２５である。
【０１５７】
また、上記ゲート形成溝４２の内面に第２ゲート絶縁膜４３を介して、仕事関数を決定する仕事関数制御膜４４、４５が形成されている。通常、ＮＭＩＳＦＥＴのゲート電極では、４．６ｅＶ以下、望ましくは、４．３ｅＶ以下の仕事関数を有し、ＰＭＯＳＦＥＴのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。そして、それらの差が０．３ｅＶ以上あることが望ましい。具体的には、組成、状態（結晶質もしくは非晶質）等によって変動するが、ＮＭＩＳＦＥＴ用のＨｆＳｉxは４．１〜４．３ｅＶ、ＰＭＩＳＦＥＴ用の窒化チタン（ＴｉＮ）は４．５〜５．０ｅＶ程度である。上記仕事関数制御膜４４、４５の一例として、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｎ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリサイドがある。
【０１５８】
領域ＬＶＮ−１、領域ＬＶＮ−２のゲート形成溝４２には、ＮＭＩＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物からなる仕事関数制御膜４４が形成されている。一例として、仕事関数制御膜４４は、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリサイド（ＨｆＳｉx）がより好ましい。
【０１５９】
また、領域ＬＶＰのゲート形成溝４２には、ＰＭＩＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物からなる仕事関数制御膜４５が形成されている。一例として、仕事関数制御膜４５は、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。
【０１６０】
さらに上記ゲート形成溝４２の内部を埋め込むように、導電材料として導電膜４６が形成されている。この導電膜４６は、例えば、上記仕事関数制御膜４４、４５よりも電気抵抗が低い金属材料が用いられる。本実施例では、一例として、タングステン（Ｗ）を用いた。
【０１６１】
このように、第２領域１１Ｂの低電圧トランジスタ（ＮＭＯＳＦＥＴ）の第２ゲート電極４７が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４４によって形成され、低電圧トランジスタ（ＰＭＯＳＦＥＴ）の第２ゲート電極４８が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４５によって形成されている。
【０１６２】
上記ライナー膜３６、第１層間絶縁膜３８、保護膜４１上の全面には第２層間絶縁膜５１が形成されている。この第２層間絶縁膜５１は、例えば酸化シリコン膜で形成される。
【０１６３】
上記ライナー膜３６、第１層間絶縁膜３８、保護膜４１、第２層間絶縁膜５１には、各トランジスタの第１ゲート電極１５、第２ゲート電極４７、４８、ソース／ドレイン領域２７〜３２に通じる接続孔５２が形成され、各接続孔５２を埋め込むように、導電膜からなる電極５４が形成されている。
【０１６４】
このように、第１領域１１Ａの領域ＭＶに中電圧トランジスタ（ＮＭＯＳＦＥＴ）２が形成され、領域ＨＶに高電圧トランジスタ（ＮＭＯＳＦＥＴ）３が形成され、第２領域１１Ｂの領域ＬＶＮ−１に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が密に形成され、領域ＬＶＮ−２に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が孤立して形成され、領域ＬＶＰに低電圧トランジスタ（ＰＭＯＳＦＥＴ）５が形成された半導体装置１（１Ｃ）が形成されている。
【０１６５】
上記半導体装置１（１Ｃ）では、半導体基板１１に、第１トランジスタ群として、領域ＭＶに中電圧トランジスタ（ＮＭＯＳＦＥＴ）２が形成され、領域ＨＶに高電圧トランジスタ（ＮＭＯＳＦＥＴ）３が形成されている。また、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群として、第２領域１１Ｂの領域ＬＶＮ−１に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が密に形成され、領域ＬＶＮ−２に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が孤立して形成され、領域ＬＶＰに低電圧トランジスタ（ＰＭＯＳＦＥＴ）５が形成されている。しかも、第１トランジスタ群の第１ゲート電極１５上のシリサイド層４０を被覆する保護膜４１が形成されているから、第２トランジスタ群の第２ゲート電極４７、４８を形成する際に、例えば、第２ゲート電極４７、４８を構成する金属材料の余剰な部分を除去するための研磨を行っても、保護膜４１によって第１ゲート電極１５上のシリサイド層４０の削れもしくは消滅は回避され、第１トランジスタ群のシリサイド層４０が保護される。よって、シリサイド層４０によって第１ゲート電極１５の電気抵抗が低減できる。
【０１６６】
また、第２トランジスタ群を被覆する第１層間絶縁膜３８の表面と保護膜４１の表面とが同一高さもしくはそれに近い状態、例えば平坦面状になるように形成することから、第２ゲート電極（図示せず）を形成する際に用いた導電膜（図示せず）が保護膜４１の段差部に残るという問題が解消される。
【０１６７】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を、図４３〜図５２の製造工程断面図によって説明する。この第３実施例の製造方法は、上記半導体装置１（１Ｃ）の製造方法の一例である。
【０１６８】
図４３に示すように、前記第１実施例の前記図３〜図１６によって説明した製造方法によって、半導体基板１１の領域ＨＶ表面、領域ＭＶ表面に、下層よりゲート絶縁膜１３、第１ゲート電極１５、ハードマスク７４Ａからなるゲート部１７を形成し、半導体基板１１の領域ＬＶＮ−１表面、領域ＬＶＮ−２表面、領域ＬＶＰ表面に下層よりダミーゲート絶縁膜１６、ダミーゲート電極１６、ハードマスク７４Ｂからなるダミーゲート部１８を形成する。
【０１６９】
次に、ハードマスク７４Ａ、第１ゲート電極１５、ゲート絶縁膜１３等のゲート部１７、ハードマスク７４Ｂ、ダミーゲート電極１６、ダミーゲート絶縁膜１４等のダミーゲート部１８の各側壁にオフセットスペーサ（図示せず）を形成する。次いで、第１領域１１Ａの各ゲート部１７の側方の半導体基板１１表面側にエクステンション領域２１、２２を形成する。また、第２領域１１Ｂの各ダミーゲート部１８の側方の半導体基板１１表面側にＮＭＯＳＦＥＴのエクステンション領域２３、２４、ＰＭＯＳＦＥＴのエクステンション領域２５、２６を形成する。
【０１７０】
次に、上記ゲート部１７およびダミーゲート部１８の各側壁に、オフセットスペーサ（図示せず）を介してサイドウォール２０を形成する。次いで、第１領域１１Ａの各ゲート部１７の側方の半導体基板１１表面側にエクステンション領域２１、２２をそれぞれに介してソース／ドレイン領域２７、２８を形成する。また、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２の各ダミーゲート部１８の側方の半導体基板１１表面側にエクステンション領域２３、２４をそれぞれに介してソース／ドレイン領域２９、３０を形成する。さらに、第２領域１１Ｂの領域ＬＶＰのダミーゲート部１８の側方の半導体基板１１表面側にエクステンション領域２５、２６をそれぞれに介してソース／ドレイン領域３１、３２を形成する。そして、各ソース／ドレイン２７〜３２上にシリサイド層３３を形成する。
【０１７１】
次に、上記ゲート部１７、ダミーゲート部１８等を被覆するように、半導体基板１１上の全面に絶縁膜を形成する。まずこの絶縁膜としてライナー膜３６を形成し、さらに上記ライナー膜３６上に上記絶縁膜の一部となる第１層間絶縁膜３８を形成する。次に、化学的機械研磨（ＣＭＰ）法によって、各ゲート部１７、ダミーゲート部１８上の第１層間絶縁膜３８、ライナー膜３６を、各ハードマスク７４Ａ、７４Ｂが露出されるまで研磨する。このとき、各ハードマスク７４Ａ、７４Ｂの下部が残される。
【０１７２】
次に、図４４に示すように、前記第１実施例の前記図１７によって説明した製造方法によって、レジスト塗布、リソグラフィー技術によって、第２領域１１Ｂを被覆するエッチングマスク７９を形成する。このエッチングマスク７９を用いて、第１ゲート電極１５上面が露出するように、第１領域１１Ａのハードマスク７４Ａ（前記図４３参照）を除去するとともに、第１層間絶縁膜３８、ライナー膜３６、サイドウォール２０の一部を除去する。
【０１７３】
続いて、図４５に示すように、上記エッチングマスク７９を用いたドライエッチングによって、第１ゲート電極１５の上部を除去して、第１ゲート電極１５の高さを例えば２０ｎｍ〜５０ｎｍ減らす。
【０１７４】
さらに、図４６に示すように、上記エッチングマスク７９を用いたドライエッチングによって、第１領域１１Ａの第１層間絶縁膜３８（前記図４５参照）、ライナー膜３６、サイドウォール２０の一部を第１ゲート電極１５の高さ程度まで除去する。ライナー膜３６およびサイドウォール２０の高さは、第１ゲート電極１５の高さと同じ程度（例えば±２０ｎｍ）とする。その後、上記エッチングマスク７９を除去する。
【０１７５】
次に、図４７に示すように、前記第１実施例の前記図１８によって説明した製造方法と同様にして、第１ゲート電極１５上にシリサイド層４０を形成する。まず、全面にシリサイドを形成するための金属層を形成する。ここでは、一例として、金属層にコバルト（Ｃｏ）を用いた。上記金属層は、例えばスパッタリングによって、例えば６ｎｍ〜８ｎｍの厚さにコバルトを堆積して形成する。次いで、ＲＴＡを５００℃〜６００℃の条件で行い、各第１ゲート電極１５のシリコン（Ｓｉ）上のみ金属層を反応させてシリサイド層４０を形成する。金属層がコバルトであるので、シリサイド層４０はコバルトシリサイド（例えばＣｏＳｉ）となる。その後、硫酸（Ｈ2ＳＯ4）と過酸化水素（Ｈ2Ｏ2）の混合液を用いたウエットエッチングによって、絶縁膜（例えば、ハードマスク７４Ｂ，サイドウォール２０、ライナー膜３６、第１層間絶縁膜３８等）上の未反応なコバルトを除去する。続いて、熱処理を行い低抵抗なコバルトシリサイド（ＣｏＳｉ2）を形成する。この熱処理は、例えば６５０℃〜８５０℃、３０秒のＲＴＡで行う。また、金属層には、コバルト（Ｃｏ）の代わりにニッケル（Ｎｉ）やニッケル白金（ＮｉＰｔ）を用いることにより、ニッケルシリサイド（ＮｉＳｉ2）を形成することも可能である。いずれの場合もＲＴＡ温度は適宜設定することができる。
【０１７６】
次に、図４８に示すように、上記シリサイド層４０を保護するための保護膜４１を全面に形成する。この保護膜４１は、例えば、プラズマＣＶＤ方法により、酸化シリコン（ＳｉＯ2）もしくは窒化シリコン（ＳｉＮ）膜で形成する。例えば、酸化シリコン膜で形成する場合のＣＶＤ条件は、一例として、原料ガスに、酸素（Ｏ2）（流量：６００ｃｍ3／ｍｉｎ）とＴＥＯＳ（Tetra Ethyl Ortho Silicate）（流量：８００ｃｍ3／ｍｉｎ）を用い、成膜雰囲気の圧力を１．０９ｋＰａ、ＣＶＤ装置のＲＦパワーを７００Ｗ、基板温度を４００℃に設定する。上記保護膜４１は、４５０℃以下の温度で成膜が可能であることから、既に形成したシリサイド層３３、４０の損傷が回避される。また、上記保護膜４１は、その第１領域１１Ａにおける表面の高さが第２領域１１Ｂ側の第１層間絶縁膜３８表面と同一高さもしくはそれに近い状態となるように、かつ上記シリサイド層４０を保護できるように、保護膜４１の膜厚を設定する。そのためには、前記第１ゲート電極１５の掘り下げ量は、シリサイド層４０の高さおよび保護膜４１の膜厚を考慮して決定される。このように、第１領域１１Ａの保護膜４１表面と第２領域１１Ｂの第１層間絶縁膜３８、ライナー膜３６表面とをほぼ同一高さもしくはそれに近い状態に形成することで、その上面に形成される配線、電極等が高精度に形成できるようになる。
【０１７７】
次に、図４９に示すように、レジスト塗布、リソグラフィー技術によって第１領域１１Ａ上を被覆するようにエッチングマスク８０を形成する。したがって、第２領域１１Ｂはこのエッチングマスク８０には被覆されていない。
【０１７８】
次に、図５０に示すように、上記エッチングマスク８０を用いて、上記第２領域１１Ｂの保護膜４１をドライエッチングにより除去し、第１領域１１Ａに保護膜４１を残す。このドライエッチング条件としては、一例として、エッチングガスにオクタフルオロシクロブタン（Ｃ4Ｆ8）と酸素（Ｏ2）とアルゴン（Ａｒ）とを用い、上記Ｃ4Ｆ8流量を９ｃｍ3／ｍｉｎ、Ｏ2流量を５ｃｍ3／ｍｉｎ、Ａｒ流量を２５０ｃｍ3／ｍｉｎに設定し、エッチング雰囲気の圧力を４．１Ｐａ、エッチング装置の電力（プラズマ出力）を１５００Ｗ、基板温度を２０℃に設定した。
【０１７９】
続いて、図５１に示すように、各ハードマスク７４Ｂ、ダミーゲート電極１６（前記図４３参照）を、例えばドライエッチングにより除去し、さらに稀フッ酸によるウエットエッチングによって、ダミーゲート絶縁膜１４（前記図４３参照）を除去して、ゲート形成溝４２を形成する。その後、上記エッチングマスク８０を除去する。
【０１８０】
この結果、図５２に示すように、第１領域１１Ａ、第２領域１１Ｂの第１層間絶縁膜３８、ライナー膜３６、保護膜４１等の表面がほぼ平坦化され、かつ第１ゲート電極１５上に形成されたシリサイド層４０は保護膜４１によって被覆されている。この後の工程は、前記第１実施例の前記図２１〜図２６によって説明した製造工程と同様である。よって、ここでの説明は省略する。
【０１８１】
上記半導体装置１（１Ｃ）の製造方法（第３実施例）では、前記第１実施例と同様なる作用、効果が得られる。しかも、保護膜４１を形成する前に、第１トランジスタ群の第１層間絶縁膜３８上部および第１ゲート電極１５上部等を除去して、第２トランジスタ群の第２ゲート電極（図示せず）よりも第１トランジスタ群の第１ゲート電極１５のほうが低くなるように形成することで、第１トランジスタ群の第１ゲート電極１５上にシリサイド層４０を形成しても、第２トランジスタ群の第２ゲート電極（図示せず）よりも低く形成されることになる。これによって、保護膜４１を形成した際に、第２トランジスタ群を被覆する第１層間絶縁膜３８の表面と保護膜４１の表面とを平坦面状に形成しても、第１トランジスタ群の第１ゲート電極１５上のシリサイド層４０は保護膜４１に被覆された状態となって保護される。
【０１８２】
また、第２トランジスタ群を被覆する第１層間絶縁膜３８の表面と保護膜４１の表面とが同一高さもしくはそれに近い状態、例えば平坦面状になるように形成できることから、第２ゲート電極（図示せず）を形成する際に用いた導電膜（図示せず）が保護膜４１の段差部に残るという問題が解消される。
【０１８３】
次に、本発明の半導体装置に係る一実施の形態（第４実施例）を、図５３の概略構成断面図によって説明する。
【０１８４】
図５３に示すように、半導体基板１１に、一例として、低電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰ、中電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＭＶ、高電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＨＶが分離される素子分離領域１２が形成されている。上記領域ＭＶ、ＨＶには、ＭＯＳＦＥＴのパターン密度が密な領域も孤立パターンの領域も含む。そして、高電圧トランジスタの形成領域である領域ＨＶと中電圧トランジスタの形成領域である領域ＭＶを第１領域１１Ａ、低電圧トランジスタのＮＭＯＳＦＥＴが密に形成される領域ＬＶＮ−１、低電圧トランジスタのＮＭＯＳＦＥＴが孤立して形成される領域ＬＶＮ−２、低電圧トランジスタのＰＭＯＳＦＥＴが形成される領域ＬＶＰを第２領域１１Ｂとする。
【０１８５】
また、ＮＭＯＳＦＥＴを形成する領域にＰウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入が適宜なされていて、ＮＭＯＳチャネル領域が形成されている。また、ＰＭＯＳＦＥＴを形成する領域にＮウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入が適宜行われていて、ＰＭＯＳチャネル領域が形成されている。なお、高電圧トランジスタが形成される領域ＨＶ、中電圧トランジスタが形成される領域ＭＶ、各低電圧トランジスタが形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰについて、それぞれにチャネル領域が形成されていてもよい。
【０１８６】
上記半導体基板１１の領域ＨＶ表面、領域ＭＶ表面には、ゲート絶縁膜１３が形成されている。高電圧トランジスタ、中電圧トランジスタでは、厚いゲート絶縁膜を有することが多く、このゲート絶縁膜１３は例えば酸化シリコン膜で形成されていて、その膜厚は２ｎｍ〜４ｎｍに形成されている。上記ゲート絶縁膜１３上には第１ゲート電極１５が形成されている。この第１ゲート電極１５は、例えばポリシリコンもしくはアモファスシリコンで形成され、１００ｎｍ〜１５０ｎｍの厚さとなっている。
【０１８７】
上記半導体基板１１の領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰ上には、一旦ダミーゲート絶縁膜、ダミーゲート電極（図示せず）が形成されていて、各ダミーゲート電極の側壁および上記第１ゲート電極１５の側壁にはオフセットスペーサ１９が形成されている。この膜厚は例えば６ｎｍ〜１０ｎｍとなっている。
【０１８８】
そして、上記各第１ゲート電極１５の側方の半導体基板１１表面側にエクステンション領域２１、２２が形成されている。また、領域ＬＶＮ−１、領域ＬＶＮ−２の各ダミーゲート電極の側方の半導体基板１１表面側にはＮＭＯＳＦＥＴのエクステンション領域２３、２４が形成されている。さらに領域ＬＶＰのダミーゲート電極の側方の半導体基板１１表面側にＰＭＯＳＦＥＴのエクステンション領域２５、２６が形成されている。
【０１８９】
さらに、各第１ゲート電極１５、ダミーゲート電極の側部には、上記オフセットスペーサ１９を介してサイドウォール２０が形成されている。
【０１９０】
そして、上記各第１ゲート電極１５の側方の半導体基板１１表面側にエクステンション領域２１、２２をそれぞれに介してソース／ドレイン領域２７、２８が形成されている。また、領域ＬＶＮ−１、領域ＬＶＮ−２の各ダミーゲート電極の側方の半導体基板１１表面側にはＮＭＯＳＦＥＴのエクステンション領域２３、２４をそれぞれに介してソース／ドレイン領域２９、３０が形成されている。さらに領域ＬＶＰのダミーゲート電極の側方の半導体基板１１表面側にＰＭＯＳＦＥＴのエクステンション領域２５、２６をそれぞれに介してソース／ドレイン領域３１、３２が形成されている。
【０１９１】
上記各ソース／ドレイン領域２７〜３２上にはシリサイド層３３が形成されている。このシリサイド層３３は、例えばコバルトシリサイド（ＣｏＳｉ2）、ニッケルシリサイド（ＮｉＳｉ2）、ニッケル白金シリサイド等で形成されている。
【０１９２】
そして上記第１ゲート電極１５、ダミーゲート電極の一部等を被覆するように絶縁膜が形成されている。この絶縁膜は、半導体基板１１上の全面に形成されたライナー膜３６と、その上面に形成された第１層間絶縁膜３８とを有する。
【０１９３】
上記ライナー膜３６は、例えば窒化シリコン（ＳｉＮ）膜で形成され、トランジスタのチャネル部にストレスを印加するものである。例えば、ＮＭＯＳＦＥＴには、チャネルの移動度を高めるために引張応力を有するものを用いる。ＰＭＯＳＦＥＴには、チャネルの移動度を高めるために圧縮応力を有するものを用いる。また、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴに対して、ライナー膜３６を作り分けてもよい。また、上記ライナー膜３６の応力は、通常、成膜条件によって決定させることができる。
【０１９４】
上記第１層間絶縁膜３８は、例えば、高密度プラズマ（ＨＤＰ）ＣＶＤによる酸化シリコン（ＳｉＯ2）膜で形成されている。そして、上記第１ゲート電極１５、ダミーゲート電極（図示せず）の各上面が露出するように、第１層間絶縁膜３８、ライナー膜３６の表面が平坦化されている。
【０１９５】
上記第２領域１１Ｂの第１層間絶縁膜３８、ライナー膜３６には、上記ダミーゲート電極、ダミーゲート絶縁膜を除去することで形成されるゲート形成溝４２が形成されている。
【０１９６】
上記ゲート形成溝４２の内面には第２ゲート絶縁膜４３が形成されている。この第２ゲート絶縁膜４３は、高誘電率膜で形成されている。この高誘電率膜は、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物、酸珪化窒化物で形成される。具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、ランタンシリケート（ＬａＳｉＯx）、イットリウムシリケート（ＹＳｉＯx）、タンタルシリケート（ＴａＳｉＯx）、アルミニウムシリケート（ＡｌＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）もしくは酸化ジルコニウムハフニウム（ＨｆＺｒＯx）で形成される。またはこれら化合物の窒化物で形成される。例えば酸珪化窒化物としては、酸珪化窒化ハフニウム（ＨｆＳｉＯＮ）、酸珪化窒化ジルコニウム（ＺｎＳｉＯＮ）等、上記金属シリケートの窒化物がある。高誘電率膜の比誘電率は、組成、状態（結晶質もしくは非晶質）等によって変動するが、一般に、ＨｆＯ2の比誘電率は２５〜３０であり、ＺｒＯ2の比誘電率は２０〜２５である。
【０１９７】
また、上記ゲート形成溝４２の内面に第２ゲート絶縁膜４３を介して、仕事関数を決定する仕事関数制御膜４４、４５が形成されている。通常、ＮＭＩＳＦＥＴのゲート電極では、４．６ｅＶ以下、望ましくは、４．３ｅＶ以下の仕事関数を有し、ＰＭＯＳＦＥＴのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。そして、それらの差が０．３ｅＶ以上あることが望ましい。具体的には、組成、状態（結晶質もしくは非晶質）等によって変動するが、ＮＭＩＳＦＥＴ用のＨｆＳｉxは４．１〜４．３ｅＶ、ＰＭＩＳＦＥＴ用の窒化チタン（ＴｉＮ）は４．５〜５．０ｅＶ程度である。上記仕事関数制御膜４４、４５の一例として、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｎ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリサイドがある。
【０１９８】
領域ＬＶＮ−１、領域ＬＶＮ−２のゲート形成溝４２には、ＮＭＩＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物からなる仕事関数制御膜４４が形成されている。一例として、仕事関数制御膜４４は、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリサイド（ＨｆＳｉx）がより好ましい。
【０１９９】
また、領域ＬＶＰのゲート形成溝４２には、ＰＭＩＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物からなる仕事関数制御膜４５が形成されている。一例として、仕事関数制御膜４５は、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。
【０２００】
さらに上記ゲート形成溝４２の内部を埋め込むように、導電材料として導電膜４６が形成されている。この導電膜４６は、例えば、上記仕事関数制御膜４４、４５よりも電気抵抗が低い金属材料が用いられる。本実施例では、一例として、タングステン（Ｗ）を用いた。
【０２０１】
このように、第２領域１１Ｂの低電圧トランジスタ（ＮＭＯＳＦＥＴ）の第２ゲート電極４７が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４４によって形成され、低電圧トランジスタ（ＰＭＯＳＦＥＴ）の第２ゲート電極４８が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４５によって形成されている。
【０２０２】
上記第２領域１１Ｂの第１層間絶縁膜３８、ライナー膜３６上には、上記第２ゲート電極４７、第２ゲート電極４８を保護するための保護膜４９が形成されている。この保護膜４９は、例えば、プラズマＣＶＤ方法により、酸化シリコン（ＳｉＯ2）もしくは窒化シリコン（ＳｉＮ）膜で形成されている。そのときの成膜温度は４５０℃以下に設定されている。これによって、既に形成したシリサイド層３３の損傷が回避される。
【０２０３】
上記第１ゲート電極１５の上面にはシリサイド層４０が形成されている。このシリサイド層４０は、例えば、コバルトシリサイド（ＣｏＳｉ2）、ニッケルシリサイド（ＮｉＳｉ2）、ニッケル白金シリサイド等で形成されている。
【０２０４】
上記ライナー膜３６、第１層間絶縁膜３８、シリサイド層４０、保護膜４９等の全面には第２層間絶縁膜５１が形成されている。この第２層間絶縁膜５１は、例えば酸化シリコン膜で形成される。
【０２０５】
上記ライナー膜３６、第１層間絶縁膜３８、保護膜４９、第２層間絶縁膜５１には、各トランジスタの第１ゲート電極１５、第２ゲート電極４７、４８、ソース／ドレイン領域２７〜３２に通じる接続孔５２が形成され、各接続孔５２を埋め込むように、導電膜からなる電極５４が形成されている。
【０２０６】
このように、第１領域１１Ａの領域ＭＶに中電圧トランジスタ（ＮＭＯＳＦＥＴ）２が形成され、領域ＨＶに高電圧トランジスタ（ＮＭＯＳＦＥＴ）３が形成され、第２領域１１Ｂの領域ＬＶＮ−１に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が密に形成され、領域ＬＶＮ−２に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が孤立して形成され、領域ＬＶＰに低電圧トランジスタ（ＰＭＯＳＦＥＴ）５が形成された半導体装置１（１Ｄ）が形成されている。
【０２０７】
上記半導体装置１（１Ｄ）では、半導体基板１１に、第１トランジスタ群として、領域ＭＶに中電圧トランジスタ（ＮＭＯＳＦＥＴ）２が形成され、領域ＨＶに高電圧トランジスタ（ＮＭＯＳＦＥＴ）３が形成されている。また、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群として、第２領域１１Ｂの領域ＬＶＮ−１に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が密に形成され、領域ＬＶＮ−２に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が孤立して形成され、領域ＬＶＰに低電圧トランジスタ（ＰＭＯＳＦＥＴ）５が形成されている。しかも、第２トランジスタ群の第２ゲート電極４７、４８を被覆する保護膜４９が形成されているので、保護膜４９を形成した後に第１トランジスタ郡の第１ゲート電極１５上にシリサイド層４０を形成することで、シリサイド層４０を形成するときに第２トランジスタ群の第２ゲート電極４７、４８を保護できる構成となっている。すなわち、未反応なシリサイド化のために形成した金属膜を除去するときに、第２ゲート電極４７、４８がエッチングされて、除去されることが防止されるようになっている。このように、第１ゲート電極１５上にシリサイド層４０が形成されることから、第１ゲート電極１５の電気抵抗が低減される。
【０２０８】
よって、酸化シリコンもしくは酸窒化シリコンのゲート絶縁膜１３とポリシリコンもしくはアモファスシリコンの第１ゲート電極１５を持つ第１トランジスタ群（高耐圧（高電圧動作、中電圧動作）のトランジスタ群）、および高誘電率（High-k）膜のゲート絶縁膜４３と、いわゆる金属ゲート電極である第２ゲート電極４７、４８を持つ第２トランジスタ群（例えば低電圧動作のトランジスタ群）とを同一の半導体基板１１に形成して、第１トランジスタ群の第１ゲート電極１５の低抵抗化を可能とするという利点がある。
【０２０９】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）を、図５４〜図６５の製造工程断面図によって説明する。この第４実施例の製造方法は、上記半導体装置１（１Ｄ）の製造方法の一例である。
【０２１０】
図５４に示すように、前記第１実施例の前記図３〜図１６によって説明した製造方法によって、半導体基板１１の領域ＨＶ表面、領域ＭＶ表面に、下層よりゲート絶縁膜１３、第１ゲート電極１５、ハードマスク７４Ａからなるゲート部１７を形成し、半導体基板１１の領域ＬＶＮ−１表面、領域ＬＶＮ−２表面、領域ＬＶＰ表面に下層よりダミーゲート絶縁膜１６、ダミーゲート電極１６、ハードマスク７４Ｂからなるダミーゲート部１８を形成する。
【０２１１】
次に、ハードマスク７４Ａ、第１ゲート電極１５、ゲート絶縁膜１３等のゲート部１７、ハードマスク７４Ｂ、ダミーゲート電極１６、ダミーゲート絶縁膜１４等のダミーゲート部１８の各側壁にオフセットスペーサ（図示せず）を形成する。次いで、第１領域１１Ａの各ゲート部１７の側方の半導体基板１１表面側にエクステンション領域２１、２２を形成する。また、第２領域１１Ｂの各ダミーゲート部１８の側方の半導体基板１１表面側にＮＭＯＳＦＥＴのエクステンション領域２３、２４、ＰＭＯＳＦＥＴのエクステンション領域２５、２６を形成する。
【０２１２】
次に、上記ゲート部１７およびダミーゲート部１８の各側壁に、オフセットスペーサ（図示せず）を介してサイドウォール２０を形成する。次いで、第１領域１１Ａの各ゲート部１７の側方の半導体基板１１表面側にエクステンション領域２１、２２をそれぞれに介してソース／ドレイン領域２７、２８を形成する。また、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２の各ダミーゲート部１８の側方の半導体基板１１表面側にエクステンション領域２３、２４をそれぞれに介してソース／ドレイン領域２９、３０を形成する。さらに、第２領域１１Ｂの領域ＬＶＰのダミーゲート部１８の側方の半導体基板１１表面側にエクステンション領域２５、２６をそれぞれに介してソース／ドレイン領域３１、３２を形成する。そして、各ソース／ドレイン領域２７〜３２上にシリサイド層３３を形成する。
【０２１３】
次に、上記ゲート部１７、ダミーゲート部１８等を被覆するように、半導体基板１１上の全面に絶縁膜を形成する。まずこの絶縁膜としてライナー膜３６を形成し、さらに上記ライナー膜３６上に上記絶縁膜の一部となる第１層間絶縁膜３８を形成する。次に、化学的機械研磨（ＣＭＰ）法によって、各ゲート部１７、ダミーゲート部１８上の第１層間絶縁膜３８、ライナー膜３６を、各ハードマスク７４Ａ、７４Ｂが露出されるまで研磨する。このとき、各ハードマスク７４Ａ、７４Ｂの下部が残される。
【０２１４】
次に、図５５に示すように、ドライエッチングもしくはＣＭＰ法によって、第１領域１１Ａと第２領域１１Ｂの第１ゲート電極１５上のハードマスク７４Ａ（前記図５４参照）、ダミーゲート電極１６上のハードマスク７４Ｂ（前記図５４参照）を除去する。例えば、ＣＭＰによりハードマスク７４Ａ、７４Ｂの除去を行った場合、第１ゲート電極１５、ダミーゲート電極１６、第１層間絶縁膜３８、ライナー膜３６、サイドウォール２０等の表面がほぼ同一平面状になるように平坦化される。
【０２１５】
次に、図５６に示すように、レジスト塗布、リソグラフィー技術によって第１領域１１Ａ上を被覆するようにエッチングマスク８１を形成する。したがって、第２領域１１Ｂはこのエッチングマスク８１には被覆されていない。
【０２１６】
次に、図５７に示すように、上記エッチングマスク８１を用いて、各ダミーゲート電極１６（前記図５４参照）を、例えばドライエッチングにより除去してゲート形成溝４２を形成する。その後、上記エッチングマスク８１を除去する。
【０２１７】
さらに、図５８に示すように、稀フッ酸によるウエットエッチングによって、ダミーゲート絶縁膜１４（前記図５４参照）を除去して、ゲート形成溝４２を完成させる。このとき、第１層間絶縁膜３８の上部もエッチングされる。
【０２１８】
次に、図５９に示すように、前記第１実施例の前記図２１によって説明した製造方法と同様にして、上記ゲート形成溝４２の内面に第２ゲート絶縁膜４３を形成する。次に、上記ゲート形成溝４２の内面に第２ゲート絶縁膜４３を介して、仕事関数を決定する仕事関数制御膜４４、４５を形成する。
【０２１９】
まず、ＮＭＩＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物を、例えば原子層蒸着（ＡＬＤ）法、化学気相成長法等の成膜方法により堆積する。本実施例では、例えばハフニウムシリサイド（ＨｆＳｉx）を例えば１０ｎｍ〜１００ｎｍ程度の厚さに堆積して、仕事関数制御膜４４を形成する。続いて、領域ＬＶＰおよび第１領域１１Ａ上の上記仕事関数制御膜４４を除去する。この結果、第１領域１１Ａの領域ＬＶＮ−１、領域ＬＶＮ−２に仕事関数制御膜４４が残される。
【０２２０】
次に、ＰＭＯＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物を、例えば原子層蒸着（ＡＬＤ）法、化学気相成長法等の成膜方法により堆積する。本実施例では、例えば窒化チタン（ＴｉＮ）を５ｎｍ〜５０ｎｍ程度の厚さに堆積して、仕事関数制御膜４５を形成する。続いて、第１領域１１Ａの領域ＬＶＮ−１、領域ＬＶＮ−２および第１領域１１Ａ上の上記仕事関数制御膜４５を除去する。この結果、第１領域１１Ａの領域ＬＶＰに仕事関数制御膜４５が残される。ＰＭＯＳＦＥＴに対しては例えばルテニウム（Ｒｕ）等を堆積することもできる。
【０２２１】
上記仕事関数制御膜４４、４５はどちらを先に形成してもかまわない。
【０２２２】
次に、上記ゲート形成溝４２の内部を埋め込むように、導電材料として導電膜４６を形成する。この導電膜４６は、例えば、上記仕事関数制御膜４４、４５よりも電気抵抗が低い金属材料を用いる。本実施例では、一例として、タングステン（Ｗ）を用いた。
【０２２３】
次に、図６０に示すように、前記第１実施例の前記図２２によって説明した製造方法と同様にして、ゲート形成溝４２内部以外の余剰な上記導電膜４６（前記図５９参照）を除去する。この除去加工には、例えば化学的機械研磨（ＣＭＰ）を用いる。このＣＭＰでは、ライナー膜３６、第１層間絶縁膜３８等が研磨ストッパとなる。これによって、第２領域１１Ｂの低電圧トランジスタ（ＮＭＯＳＦＥＴ）の第２ゲート電極４７が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４４によって形成され、低電圧トランジスタ（ＰＭＯＳＦＥＴ）の第２ゲート電極４８が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４５によって形成される。
【０２２４】
次に、図６１に示すように、第１層間絶縁膜３８、ライナー膜３６等の全面に保護膜４９を形成する。この保護膜４９は、例えば、プラズマＣＶＤ方法により、酸化シリコン（ＳｉＯ2）もしくは窒化シリコン（ＳｉＮ）膜で形成する。例えば、酸化シリコン膜で形成する場合のＣＶＤ条件は、一例として、原料ガスに、酸素（Ｏ2）（流量：６００ｃｍ3／ｍｉｎ）とＴＥＯＳ（Tetra Ethyl Ortho Silicate）（流量：８００ｃｍ3／ｍｉｎ）を用い、成膜雰囲気の圧力を１．０９ｋＰａ、ＣＶＤ装置のＲＦパワーを７００Ｗ、基板温度を４００℃に設定する。上記保護膜４９は、４５０℃以下の温度で成膜が可能であることから、既に形成したシリサイド層３３の損傷が回避される。
【０２２５】
次いで、レジスト塗布、リソグラフィー技術によってエッチングマスク（図示せず）を形成した後、このエッチングマスクを用いたドライエッチングによって、上記保護膜４９の第１領域１１Ａの部分を除去し、第２領域１１Ｂを被覆するように保護膜４９を残す。
【０２２６】
次に、図６２に示すように、各第１ゲート電極１５上にシリサイド層４０を形成する。まず、全面にシリサイドを形成するための金属層を形成する。ここでは、一例として、金属層にニッケル（Ｎｉ）もしくはニッケル白金（ＮｉＰｔ）を用いた。ここでは、ニッケルを用いた。上記金属層は、例えばスパッタリングによって、例えば６ｎｍ〜８ｎｍの厚さにニッケル（Ｎｉを堆積して形成する。次いで、ＲＴＡを３５０℃もしくはそれ以下のシリサイド化が可能な温度で、例えば３０秒間行い、各第１ゲート電極１５のシリコン（Ｓｉ）上のみ金属層を反応させてシリサイド層４０を形成する。金属層がニッケルであるので、シリサイド層４０はニッケルシリサイドとなる。その後、王水を用いたウエットエッチングによって、絶縁膜（例えばサイドウォール２０、ライナー膜３６、第１層間絶縁膜３８等）上の未反応なニッケルを除去する。続いて、熱処理を行い低抵抗なニッケルシリサイド（ＮｉＳｉ2）を形成する。この熱処理は、例えば４５０℃もしくはそれ以下の低抵抗化が可能な温度で、３０秒のＲＴＡで行う。
【０２２７】
次に、図６３に示すように、ライナー膜３６、第１層間絶縁膜３８、シリサイド層４０、保護膜４９等の全面に第２層間絶縁膜５１を形成する。この第２層間絶縁膜５１は、例えば酸化シリコン膜で形成される。その成膜条件は、例えば、高密度プラズマ（ＨＤＰ）ＣＶＤ法により、成膜温度を４５０℃以下にする。
【０２２８】
次に、図６４に示すように、化学的機械研磨（例えばＣＭＰ）法によって、第２層間絶縁膜５１の表面を平坦に形成する。
【０２２９】
次に、図６５に示すように、前記第１実施例の前記図２４〜図２６によって説明した製造方法と同様にして、ライナー膜３６、第１層間絶縁膜３８、保護膜４９、第２層間絶縁膜５１に、各トランジスタの第１ゲート電極１５、第２ゲート電極４７、４８、ソース／ドレイン領域２７〜３２の各シリサイド層３３に通じる接続孔５２を形成する。なお、図面が断面図であるため、一部の接続孔の図示は省略されている。次いで、上記各接続孔５２を埋め込むように、第２層間絶縁膜５１上に導電膜を形成する。この導電膜は、例えばタングステン（Ｗ）を用いる。その成膜方法には、例えばＣＶＤ法を用いる。
【０２３０】
次に、ＣＭＰもしくはドライエッチング法によって、上記第２層間絶縁膜５１上の導電膜を除去し、各接続孔５２の内部に残した導電膜で電極５４を形成する。図示はしていないが、その後の配線工程を行う。
【０２３１】
このようにして、第１領域１１Ａの領域ＭＶに中電圧トランジスタ（ＮＭＯＳＦＥＴ）２が形成され、領域ＨＶに高電圧トランジスタ（ＮＭＯＳＦＥＴ）３が形成され、第２領域１１Ｂの領域ＬＶＮ−１に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が密に形成され、領域ＬＶＮ−２に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が孤立して形成され、領域ＬＶＰに低電圧トランジスタ（ＰＭＯＳＦＥＴ）５が形成された半導体装置１（１Ｄ）が形成される。
【０２３２】
上記本発明の半導体装置の製造方法（第４実施例）では、半導体基板１１に、第１トランジスタ群として、領域ＭＶに中電圧トランジスタ（ＮＭＯＳＦＥＴ）２が形成され、領域ＨＶに高電圧トランジスタ（ＮＭＯＳＦＥＴ）３が形成される。また、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群として、第２領域１１Ｂの領域ＬＶＮ−１に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が密に形成され、領域ＬＶＮ−２に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が孤立して形成され、領域ＬＶＰに低電圧トランジスタ（ＰＭＯＳＦＥＴ）５が形成される。しかも、第１トランジスタ郡の第１ゲート電極１５上にシリサイド層４０を形成する前に、第２トランジスタ群の第２ゲート電極４７、４８を被覆する保護膜４９を形成していることから、シリサイド層４０を形成するときに第２トランジスタ群の第２ゲート電極４７、４８が保護される。すなわち、未反応なシリサイド化のために形成した金属膜を除去するときに、第２ゲート電極４７、４８がエッチングされて、除去されることが防止される。このように、第１ゲート電極１５上にシリサイド層４０が形成されることから、第１ゲート電極１５の電気抵抗が低減される。
【０２３３】
よって、酸化シリコンもしくは酸窒化シリコンのゲート絶縁膜１３とポリシリコンもしくはアモファスシリコンの第１ゲート電極１５を持つ第１トランジスタ群（高耐圧（高電圧動作、中電圧動作）のトランジスタ群）、および高誘電率（High-k）膜のゲート絶縁膜４３と、いわゆる金属ゲート電極である第２ゲート電極４７、４８を持つ第２トランジスタ群（例えば低電圧動作のトランジスタ群）とを同一の半導体基板１１に形成して、第１トランジスタ群の第１ゲート電極１５の低抵抗化を可能とするという利点がある。
【符号の説明】
【０２３４】
１（１Ａ）…半導体装置、１１…半導体基板、１３…第１ゲート絶縁膜、１５…第１ゲート電極、３６…ライナー膜、３８…第１層間絶縁膜、４０…シリサイド層、４１…保護膜、４３…第２ゲート絶縁膜、４７，４８…第２ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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