(57)【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
前記メモリストリングスは、
基板に対して垂直方向に延びる第１の柱状半導体層と、
当該第１の柱状半導体層に接するトンネル絶縁層と、
当該トンネル絶縁層に接し且つ電荷を蓄積する電荷蓄積層と、
当該電荷蓄積層に接するブロック絶縁層と、
当該ブロック絶縁層と接する複数の第１の導電層と
を備え、
前記トンネル絶縁層は、空隙又はシームを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリストリングスへ電流を導通させるか否かを制御する選択ゲートトランジスタを備え、
当該選択ゲートトランジスタは、
前記メモリ柱状半導体の上面、或いは下面に接して形成された前記基板に対して垂直方向に延びる第２の柱状半導体層と、
当該第２の柱状半導体層から空隙を介して形成された第２の導電層と
を備える
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置の製造方法であって、
層間絶縁層と導電体層とを交互に積層する工程と、
前記層間絶縁層と導電体層とを貫通させてホールを形成する工程と、
前記ホールの側面から順次、第１絶縁層、電荷蓄積層、犠牲層、及び柱状半導体層を形成する工程と、
前記犠牲層を除去して前記柱状半導体層と前記電荷蓄積層との間に空隙を形成する工程と、
前記空隙内に第２絶縁層を形成する工程と
を備えることを特徴とする不揮発性半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な半導体記憶装置に関し、半導体記憶装置の中でも、特に、不揮発性半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３参照）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、ＳＧＴ（円柱型）構造のトランジスタを用いた半導体記憶装置がある（特許文献１乃至３）。ＳＧＴ（円柱型）構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層のポリシリコン、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、トンネル絶縁層を介して設けられ且つ電荷を蓄積する複数の電荷蓄積層が設けられている。さらに、電荷蓄積層の周りにはブロック絶縁層が形成されている。これらポリシリコン、柱状半導体、トンネル絶縁層、電荷蓄積層、及びブロック絶縁層を含む構成は、メモリストリングスと呼ばれる。
【０００５】
上記従来技術においては、先ず、柱状半導体を形成し、その周りにトンネル絶縁層、電荷蓄積層、ブロック絶縁層、ゲート電極を順次形成する。しかし、このような形成方法は、その製造工程数が多く、煩雑である。
【特許文献１】特開２００３−０７８０４４号
【特許文献２】米国特許第５５９９７２４号
【特許文献３】米国特許第５７０７８８５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、安価に高集積化された且つ信頼性の低下を抑制した不揮発性半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
また、本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、前記メモリストリングスは、基板に対して垂直方向に延びる第１の柱状半導体層と、当該第１の柱状半導体層に接するトンネル絶縁層と、当該トンネル絶縁層に接し且つ電荷を蓄積する電荷蓄積層と、当該電荷蓄積層に接するブロック絶縁層と、当該ブロック絶縁層と接する複数の第１の導電層とを備え、前記トンネル絶縁層は、空隙又はシームを有することを特徴とする。
【０００９】
また、本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置の製造方法であって、層間絶縁層と導電体層とを交互に積層する工程と、前記層間絶縁層と導電体層とを貫通させてホールを形成する工程と、前記ホールの側面から順次、第１絶縁層、電荷蓄積層、犠牲層、及び柱状半導体層を形成する工程と、前記犠牲層を除去して前記柱状半導体層と前記電荷蓄積層との間に空隙を形成する工程と、前記空隙内に第２絶縁層を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明は、安価に高集積化された且つ信頼性の低下を抑制した不揮発性半導体記憶装置、及びその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【００１２】
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬにかける電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳにかける電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）にかける電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬにかける電圧を制御するビット線駆動回路、ソース線ＳＬにかける電圧を制御するソース線駆動回路を有する（図示略）。
【００１３】
また、図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００においては、メモリトランジスタ領域１２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。また、図１に示すとおり各層のワード線ＷＬは、ある領域で２次元的に広がっている。各層のワード線ＷＬは、それぞれ同一層からなる平面構造を有しており、板状の平面構造となっている。
【００１４】
図２は、第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略構成図である。第１実施形態においては、メモリトランジスタ領域１２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）、ソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝３、ｎ＝４の一例を示している。
【００１５】
各メモリストリングスＭＳのメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）のゲートに接続されているワード線（ＷＬ１〜ＷＬ４）は、それぞれ同一の導電膜によって形成されており、それぞれ共通である。即ち、各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワード線ＷＬ４に接続されている。第１実施形態に係る不揮発性半導体記憶装置１００においては、図１及び図２に示すように、ワード線（ＷＬ１〜ＷＬ４）は、それぞれ、２次元的に広がっており、板状の平面構造を有している。また、ワード線（ＷＬ１〜ＷＬ４）は、それぞれ、メモリストリングスＭＳに略垂直に配置されている。
【００１６】
各メモリストリングスＭＳは、半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域の上に柱状の柱状半導体ＣＬｍｎ（図２に示す場合、ｍ＝１〜３、ｎ＝１〜４）を有している。各柱状半導体ＣＬｍｎは、半導体基板Ｂａから垂直方向に形成されており、半導体基板Ｂａ及びワード線（ＷＬ１〜ＷＬ４）の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスＭＳも、柱状半導体ＣＬｍｎに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬｍｎとは、段々形状を有する柱状の半導体を含む。
【００１７】
また、図２に示すように、メモリストリングスＭＳの上方には、柱状半導体ＣＬｍｎと絶縁膜（図示せず）を介し接してドレイン側選択トランジスタＳＤＴｒｍｎを構成する矩形板状のドレイン側選択ゲート線ＳＧＤ（図２に示す場合、ＳＧＤ１〜ＳＧＤ４）が設けられている。各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、半導体基板Ｂａに平行にストライプ状に形成されている。また、ドレイン側選択ゲート線ＳＧＤの幅方向の中心には、その中心を貫通して形成された柱状半導体層ＣＬｍｎが設けられている。
【００１８】
また、図２に示すように、メモリストリングスＭＳの下方には、柱状半導体ＣＬｍｎと絶縁膜（図示せず）を介し接してソース側選択トランジスタＳＳＴｒｍｎを構成するソース側選択ゲート線ＳＧＳが設けられている。ソース側選択ゲート線ＳＧＳは、ワード線ＷＬ１〜ＷＬ４と同様に２次元的に広がる平面板状の構造を有している。
【００１９】
次に、図２及び図３を参照して、第１実施形態におけるメモリストリングスＭＳにより構成される回路構成及びその動作を説明する。図３は、第１実施形態における一つのメモリストリングスＭＳの回路図である。
【００２０】
図２及び図３に示すように、第１実施形態において、メモリストリングスＭＳは、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍ及びドレイン側選択トランジスタＳＤＴｒｍｎを有している。これら４つのメモリセルトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎは、それぞれ直列に接続されている（図３参照）。第１実施形態のメモリストリングスＭＳにおいては、半導体基板Ｂａ上のＰ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１に形成されたｎ＋領域に柱状半導体ＣＬｍｎが形成されている。
【００２１】
また、ソース側選択トランジスタＳＳＴｒｍｎのソースにはソース線ＳＬ（半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域）が接続されている。また、ドレイン側選択トランジスタＳＤＴｒｍｎのドレインにはビット線ＢＬが接続されている。
【００２２】
各メモリトランジスタＭｔｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線ＷＬを有する。ワード線ＷＬの絶縁膜に囲まれた電荷蓄積層に接する端部は、メモリトランジスタＭｔｒｍｎの制御ゲート電極ＣＧとして機能する。メモリトランジスタＭＴｒｍｎのソース及びドレインは、柱状半導体ＣＬｍｎに形成される。
【００２３】
上記構成を有する不揮発性半導体記憶装置１００においては、ビット線ＢＬ１〜ＢＬ３、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１〜ＷＬ４、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬの電圧は、ビット線駆動回路（図示略）、ドレイン側選択ゲート線駆動回路１５、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ソース線駆動回路（図示略）によって制御される。すなわち、所定のメモリトランジスタＭＴｒｍｎの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
【００２４】
（第１実施形態に係るメモリストリングスＭＳの具体的構成）
次に、図４を参照して、メモリストリングスＭＳの更に具体的構成を説明する。図４は、第１実施形態における一つのメモリストリングスＭＳの断面構造図である。図４に示すように、メモリセルストリングスＭＳは、下層から上層へと、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒｍｎとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭｔｒｍｎとして機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。
【００２５】
ソース側選択トランジスタ層２０は、半導体基板Ｂａ上に形成されたソース側第１絶縁層２１と、ソース側第１絶縁層２１の上面に形成されたソース側導電層（第２の導電層）２２と、ソース側導電層２２の上面に形成されたソース側第２絶縁層２３を有する。例えば、ソース側第１絶縁層２１及びソース側第２絶縁層２３は、酸化シリコンにて構成されている。また、例えば、ソース側導電層２２は、ポリシリコンにて構成されている。なお、ソース側導電層２２の一端は、上述したソース側選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。
【００２６】
また、ソース側選択トランジスタ層２０は、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を貫通してソース側ホール２４が形成されている。ソース側ホール２４内には、ソース側ゲート絶縁層２５を介してソース側柱状半導体層（第２の柱状半導体層）２６が設けられている。ソース側ゲート絶縁層２５は、ＨＴＯにて形成されている。ソース側柱状半導体層２６は、アモルファスシリコンにて形成されている。なお、ＨＴＯは、高温成膜の酸化膜ＴＥＯＳである。
【００２７】
メモリトランジスタ層３０は、ソース側第２絶縁層２３の上方に設けられた第１〜第５ワード線間絶縁層３１ａ〜３１ｅと、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの上下間に設けられた第１〜第４ワード線導電層（第１の導電層）３２ａ〜３２ｄとを有する。例えば、第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、酸化シリコンにて構成されている。また、例えば、第１〜第４ワード線導電層３２ａ〜３２ｄは、ポリシリコンにて構成されている。第１〜第４ワード線導電層３１ａ〜３１ｄは、上述したワード線ＷＬ１〜ＷＬ４として機能する。
【００２８】
また、メモリトランジスタ層３０は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通して形成されたメモリホール３３、及びメモリホール３３内に形成されたメモリ柱状半導体層（第１の柱状半導体層）３４を有する。メモリ柱状半導体層３４は、アモルファスシリコンにて形成されている。
【００２９】
更に、メモリトランジスタ層３０は、メモリ柱状半導体層３４から空隙３５を介して形成され且つ電荷を蓄積する電荷蓄積層３６と、その電荷蓄積層３６に接するブロック絶縁層３７とを有する。このブロック絶縁層３７は、第１〜第４ワード線導電層３２ａ〜３２ｄと接する。電荷蓄積層３６は、窒化シリコン（ＳｉＮ）にて形成されている。ブロック絶縁層３７は、ＨＴＯにて形成されている。また、メモリトランジスタ層３０の上部であり且つメモリ柱状半導体層３４と電荷蓄積層３６との間には、空隙３５によって構成された空間の上部を封止するように封止絶縁層３８が形成されている。封止絶縁層３８は、酸化シリコンにて形成されている。封止絶縁層３８は、その上面がメモリ柱状半導体層３４の上面と略同じになるように形成されている。
【００３０】
ドレイン側選択トランジスタ層４０は、第５ワード線間絶縁層３１ｅ上に形成されたドレイン側第１絶縁層４１と、ドレイン側第１絶縁層４１の上面に形成されたドレイン側導電層（第２の導電層）４２と、ドレイン側導電層４２の上面に形成されたドレイン側第２絶縁層４３と、ドレイン側第２絶縁層４３の上面に形成された分離絶縁層４４とを有する。ドレイン側第１絶縁層４１及びドレイン側第２絶縁層４３は、酸化シリコンにて形成されている。ドレイン側導電層４２は、ポリシリコンにて形成されている。分離絶縁層４４は、窒化シリコンにて形成されている。なお、ドレイン側導電層４２の一端は、上述したドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。
【００３１】
また、ドレイン側選択トランジスタ層４０は、ドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３、及び分離絶縁層４４を貫通してドレイン側ホール４５が形成されている。ドレイン側ホール４５内には、ドレイン側ゲート絶縁層４６を介してドレイン側柱状半導体層（第２の柱状半導体層）４７が設けられている。ドレイン側ゲート絶縁層４６は、ＨＴＯにて形成されている。ドレイン側柱状半導体層４７は、アモルファスシリコンにて形成されている。
【００３２】
（第１実施形態に係るメモリストリングスＭＳの製造工程）
次に、図５〜図１０を参照して、第１実施形態に係るメモリストリングスＭＳの製造工程について説明する。なお、図５〜図１０は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄの一部を省略して記載している。
【００３３】
先ず、基板Ｂａ上にソース側選択トランジスタ層２０を形成する。続いて、そのソース側選択トランジスタ層２０の上部に、アモルファスシリコンと、シリコン酸化膜とを交互に順次積層させ、第１〜第５ワード線間絶縁層（層間絶縁層）３１ａ〜３１ｅと、第１〜第４ワード線導電層（導電層）３２ａ〜３２ｄとを形成する。次に、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通させて、メモリホール（ホール）３３を形成する。その後、メモリホール３３内に、順次、ＨＴＯ、窒化シリコン、シリコンゲルマニウム（ＳｉＧｅ）を積層させ、ブロック絶縁層（第１絶縁層）３７、電荷蓄積層３６、犠牲層３９を形成する。上記工程を経て、図５に示す状態とする。例えば、７ｎｍのＨＴＯ膜を堆積した後、デファイアニール（例えば、Ｎ２，８００℃，１０分）を行い、５ｎｍの窒化シリコン層を成膜し、２ｎｍのシリコンゲルマニウム薄膜を堆積させる。
【００３４】
次に、メモリホール３３の底面の上部、及び第５ワード線間絶縁層３１ｅの上面に位置するブロック絶縁層３７、電荷蓄積層３６、犠牲層３９を反応性イオンエッチング(Reactive Ion Etching; RIE)にて取り除き、図６に示す状態とする。更に、メモリホール３３の底面に露出したソース側柱状半導体層２６の上面に形成された自然酸化膜をフッ酸処理により除去する。
【００３５】
続いて、図７に示すように、メモリホール３３内であって、犠牲層３９の側面に接するように、アモルファスシリコンを堆積させ、メモリ柱状半導体層３４を形成する。
【００３６】
次に、図８に示すように、犠牲層３９を選択エッチングにて除去する。なお、犠牲層３９が、シリコンゲルニウムであるので、例えば、ＣｌＦ３蒸気雰囲気にて選択エッチングを行う。このような工程にて、犠牲層３９を選択エッチングにて除去することにより、メモリ柱状半導体層３４とブロック絶縁層３７との間に中空円筒状の空隙（トレンチ）３５が形成される。
【００３７】
続いて、図９に示すように、埋め込み特性（カバレッジ）の悪いプロセス（例えば、プラズマＣＶＤ等）でシリコン酸化膜を成膜する。この埋め込み特性（カバレッジ）の悪いプロセスにより、空隙３５がシリコン酸化膜にて埋め尽くされることなく、空隙３５の上部開口部に封止絶縁層３８が形成される。なお、成膜されたシリコン酸化膜の中、封止絶縁層３８以外の箇所は、ドレイン側第１絶縁層４１となる。
【００３８】
次に、図１０に示すように、ドレイン側第１絶縁層４１の上部に、順次、ポリシリコン、酸化シリコン、窒化シリコンを積層させ、ドレイン側導電層４２、ドレイン側第２絶縁層４３、及び分離絶縁層４４を形成する。
【００３９】
続いて、メモリ柱状半導体層３４の上部に整合する位置で分離絶縁層４４、ドレイン側第２絶縁層４３、ドレイン側導電層４２、及びドレイン側第１絶縁層４１を貫通させ、ドレイン側ホール４５を形成する。そして、ドレイン側ホール４５の側壁に順次、ドレイン側ゲート絶縁層４６、及びドレイン側柱状半導体層４７を形成し、図４と同様の不揮発性半導体記憶装置１００を製造する。
【００４０】
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置１００は、上記製造工程にて説明したように、メモリトランジスタＭＴｒｍｎとなる各層、及びソース側選択トランジスタＳＳＴｒｍｎ，ドレイン側選択トランジスタＳＤＴｒｍｎとなる各層を、積層数に関係なく所定のリソグラフィー工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置１００を製造することが可能である。
【００４１】
ここで、本発明の第１実施形態とは異なる他の製造方法にて、メモリストリングスを形成する場合を考える。例えば、その製造方法においては、ホール表面に、ブロック絶縁層、電荷蓄積層、及びトンネル絶縁層を順次堆積させ、ホール底面のトンネル絶縁層、電荷蓄積層、及びブロック絶縁層を除去し、ホール底面に露出した半導体表面の自然酸化膜を除去した後、ホール内にポリシリコンを堆積させ、柱状半導体を形成する工程が考えられる。
【００４２】
しかしながら、上記他の製造方法であれば、半導体表面の自然酸化膜を除去する工程に用いられるフッ酸処理にて、ホール側壁に形成されたトンネル絶縁層等も除去されてしまう。また、上記他の製造方法において、フッ酸処理の問題を解消するため、トンネル絶縁層を、酸化膜ではなく、別材料にて構成すれば、別材料へのチャージトラップを引き起こすおそれがある。つまり、信頼性を低下させる問題が生じる。
【００４３】
これに対し、本発明の第１実施形態に係る不揮発性半導体記憶装置１００は、メモリ柱状半導体層３４から空隙３５を介して形成された電荷蓄積層３６を有する。空隙３５は、所定の誘電率を有し、所謂、トンネル絶縁層と同様の機能を有する。
【００４４】
したがって、本発明の第１実施形態においては、電荷蓄積層３６が犠牲層３９にて保護された状態にて、フッ酸処理が実行される。そして、メモリ柱状半導体層３４が形成された後、犠牲層３９を除去して、空隙３５が形成される。つまり、第１実施形態に係る不揮発性半導体記憶装置１００は、メモリ柱状半導体層３４とソース側柱状半導体層２６とのコンタクトがとれ、フッ酸処理による影響を受けず、空隙（トンネル絶縁層と同様の機能を有する）３５、電荷蓄積層３６、ブロック絶縁層３７の膜厚を予め設定した所定の厚みで形成することが可能であり、他の製造方法で生じる別材料へのチャージトラップ等の信頼性の低下を抑制することができる。
【００４５】
［第２実施形態］
（第２実施形態に係るメモリストリングスＭＳの具体的構成）
次に、図１１Ａ及び図１１Ｂを参照して、本発明の第２実施形態に係る不揮発性半導体記憶装置のメモリストリングスＭＳの具体的構成について説明する。図１１Ａは、第２実施形態における一つのメモリストリングスＭＳの断面構造図であり、図１１Ｂは、図１１Ａの拡大図である。図１１Ａに示すように、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なるメモリトランジスタ層３０Ａを有する。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００４６】
図１１Ａに示すように、第２実施形態に係るメモリストリングスＭＳのメモリトランジスタ層３０Ａにおいては、空隙３５内にトンネル絶縁層３５１が形成されている。トンネル絶縁層３５１は、酸化シリコンにて形成されている。トンネル絶縁層３５１は、図１１Ｂに示すように、メモリ柱状半導体層３４の側壁と電荷蓄積層３６の側壁及び底部とを覆うように形成され、空隙３５２を有している。また、トンネル絶縁層３５１は、さらに空隙３５２内を満たすように形成し、その上端から下方へとシーム（ｓｅａｍ）を有する形状であってもよい。また、トンネル絶縁層３５１の上部には、第１実施形態と異なり、封止絶縁層３８が形成されていない。
【００４７】
上記第２実施形態の構成を換言すると、トンネル絶縁層３５１は、メモリ柱状半導体層３４に接するように形成され、電荷蓄積層３６は、そのトンネル絶縁層３５１に接するように形成されている。
【００４８】
（第２実施形態に係るメモリストリングスＭＳの製造工程）
次に、第２実施形態に係るメモリストリングスＭＳの製造工程について説明する。第２実施形態に係るメモリストリングスＭＳの製造工程においては、第１実施形態の図５〜図８と同様の工程を行なう。図８に示す工程に続いて、埋め込み特性（カバレッジ）の良いプロセス（例えば、低圧化学気相成長（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）等）でシリコン酸化膜を成膜する工程を行なう。この工程により、空隙３５内にトンネル絶縁層（第２絶縁層）３５１が形成される。
【００４９】
そして、トンネル絶縁層３５１が形成された後、図９及び図１０と同様の工程を行い、図１１Ａと同様の不揮発性半導体記憶装置を製造する。
【００５０】
（第２実施形態に係る不揮発性半導体記憶装置の効果）
上記第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、積層数に関係なく所定のリソグラフィー工程数で製造することができ、安価に不揮発性半導体記憶装置を製造することが可能である。
【００５１】
また、上記第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に空隙３５を形成し、その後、空隙３５内にトンネル絶縁層３５１を形成したものである。
【００５２】
したがって、本発明の第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、メモリ柱状半導体層３４とソース側柱状半導体層２６とのコンタクトがとれ、フッ酸処理による影響を受けず、トンネル絶縁層３５１、電荷蓄積層３６、ブロック絶縁層３７の膜厚を予め設定した所定の厚みで形成することが可能であり、他の製造方法で生じる別材料へのチャージトラップ等の信頼性の低下を抑制することができる。
【００５３】
［第３実施形態］
（第３実施形態に係るメモリストリングスＭＳの具体的構成）
次に、図１２を参照して、本発明の第３実施形態に係る不揮発性半導体記憶装置のメモリストリングスＭＳの具体的構成について説明する。図１２に示すように、第３実施形態に係るメモリストリングスＭＳは、第１，第２実施形態と異なるメモリトランジスタ層３０Ｂ、及びドレイン側選択トランジスタ層４０Ａを有する。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００５４】
第３実施形態に係るメモリトランジスタ層３０Ｂにおいて、メモリトランジスタ層３０Ｂの上部であり且つメモリ柱状半導体層３４と電荷蓄積層３６との間に、空隙３５によって構成された空間の上部を封止するように、封止絶縁層３８ａが形成されている。封止絶縁層３８ａは、その上面がメモリ柱状半導体層３４の上面より下となるように形成されている。この封止絶縁層３８ａの上部に、更に、ドレイン側柱状半導体層４７から延びる封止半導体層３８ｂが形成されている。
【００５５】
第３実施形態に係るドレイン側選択トランジスタ層４０Ａにおいては、ドレイン側ホール４５内にドレイン側ゲート絶縁層４６が形成されていない。つまり、ドレイン側ホール４５の側壁（ドレイン側導電層４２）とドレイン側柱状半導体層４７との間は、空隙４５ａとなっている。このような構成を換言すると、ドレイン側導電層４２は、ドレイン側柱状半導体層４７から空隙４５ａを介して形成されている。
【００５６】
また、第３実施形態に係るドレイン側選択トランジスタ層４０Ａにおいては、ドレイン側第２絶縁層４３の上に分離絶縁層４４が形成されておらず、その代わりに、空隙４５ａの上部を埋めるように、封止絶縁層４８が形成されている。封止絶縁層４８は、その下方から空隙４５ａの上部に突出した突出部４８ａ、及びドレイン側柱状半導体層４７の上部に整合する位置に形成されたプラグホール４８ｂを有する。プラグホール４８ｂ内には、プラグ導電層４９が形成されている。プラグ導電層４９の上面には、ビット線導電層５０が形成されている。上記の封止絶縁層４８は、窒化シリコンにて形成されており、プラグ導電層４９は、タングステン（Ｗ）にて形成されている。また、プラグ導電層４９は、その上部に、例えばＴｉ／ＴｉＮ等のバリアメタル層を有する構成であってもよい。
【００５７】
（第３実施形態に係るメモリストリングスＭＳの製造工程）
次に、図１３〜図２０を参照して、第３実施形態に係るメモリストリングスＭＳの製造工程について説明する。なお、図１３〜図２０は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄの一部を省略して記載している。
【００５８】
先ず、第３実施形態に係るメモリストリングスＭＳの製造工程は、第１実施形態に係るメモリストリングスＭＳの製造工程の図９に示す工程まで、同様の処理を行う。図９の工程に続いて、図１３に示すように、ドレイン側第１絶縁層４１の上部に、順次、ポリシリコン、酸化シリコンを積層させ、ドレイン側導電層４２、及びドレイン側第２絶縁層４３を形成する。
【００５９】
続いて、図１４に示すように、ドレイン側第２絶縁層４３、ドレイン側導電層４２、及びドレイン側第１絶縁層４１を貫通させ、ドレイン側ホール４５を形成する。この工程にて、空隙３５内の上部に残されたドレイン側第１絶縁層４１が、封止絶縁層３８ａとなる。
【００６０】
次に、シリコンゲルマニウム（例えば、５ｎｍ）を堆積させて犠牲層５１を形成した後、ドレイン側ホール４５の底部の上面及びドレイン側第２絶縁層４３の上面の犠牲層５１をＲＩＥにより除去し、図１５に示す状態とする。更に、ドレイン側ホール４５の底面に露出したメモリ柱状半導体層３４の上面に形成された自然酸化膜をフッ酸処理により除去する。
【００６１】
続いて、図１６に示すように、ドレイン側ホール４５内であって、犠牲層５１に接するように、ポリシリコンを堆積させ、ドレイン側ホール４５内にドレイン側柱状半導体層４７を形成する。なお、この工程にて、封止絶縁層３８ａの上部に堆積したポリシリコンは、封止半導体層３８ｂとなる。
【００６２】
続いて、図１７に示すように、犠牲層５１を選択エッチングにより除去し、中空円筒状の空隙（トレンチ）４５ａを形成する。なお、犠牲層５１が、シリコンゲルニウムであるので、例えば、ＣｌＦ３蒸気雰囲気にて選択エッチングを行う。
【００６３】
次に、図１８に示すように、埋め込み特性（カバレッジ）の悪いプロセス（例えば、プラズマＣＶＤ等）でシリコン酸化膜を成膜する。この埋め込み特性（カバレッジ）の悪いプロセスにより、空隙４５ａがシリコン酸化膜にて埋め尽くされることなく、空隙４５ａの上部開口部を封止するように封止絶縁層４８が形成される。なお、空隙４５ａの上部には、封止絶縁層４８の突出部４８ａが形成される。
【００６４】
続いて、図１９に示すように、ドレイン側柱状半導体層４７の上部に整合する位置で、封止絶縁層４８を貫通させ、プラグホール４８ｂを形成する。
【００６５】
次に、図２０に示すように、プラグホール４８ｂ内にタングステン層を堆積させ、プラグ導電層４９を形成する。図２０に示す工程の後、プラグ導電層４９上にビット線導電層５０を形成し、図１２と同様の不揮発性半導体記憶装置を製造する。
【００６６】
上記第３実施形態に係る不揮発性半導体記憶装置は、空隙３５を有するので、第１実施形態と同様の効果を奏することができる。
【００６７】
また、上記第３実施形態に係る不揮発性半導体記憶装置は、ドレイン柱状半導体層４７と、ドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３との間に空隙４５ａを有するものである。また、空隙４５ａは、所定の誘電率を有し、所謂、ドレイン側ゲート絶縁層と同様の機能を有する。
【００６８】
したがって、ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３が犠牲層５１にて保護された状態にて、フッ酸処理が実行される。そして、ドレイン柱状半導体４７が形成された後、犠牲層５１を除去して、空隙４５ａが形成される。つまり、不揮発性半導体記憶装置は、ドレイン側柱側状半導体層４７とメモリ柱状半導体層３４とのコンタクトがとれ、フッ酸処理による影響を受けず、空隙（ゲート絶縁層と同様の機能を有する）４５ａを予め設定した所定の厚みで形成することが可能であり、他の製造方法で生じる別材料へのチャージトラップ等の信頼性の低下を抑制することができる。
【００６９】
［第４実施形態］
（第４実施形態に係るメモリストリングスＭＳの具体的構成）
次に、図２１Ａ及び図２１Ｂを参照して、本発明の第４実施形態に係る不揮発性半導体記憶装置のメモリストリングスＭＳの具体的構成について説明する。図２１Ａは、第４実施形態における一つのメモリストリングスＭＳの断面構造図であり、図２１Ｂは、図２１Ａの拡大図である。図２１Ａに示すように、第４実施形態に係るメモリストリングスＭＳは、第３実施形態と異なるドレイン側選択トランジスタ層４０Ｂを有する。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００７０】
図２１Ａに示すように、第４実施形態に係るメモリストリングスＭＳのドレイン側選択トランジスタ層４０Ｂにおいては、空隙４５ａ内にドレイン側ゲート絶縁層４５１が形成されている。ドレイン側ゲート絶縁層４５１は、酸化シリコンにて形成されている。ドレイン側ゲート絶縁層４５１は、図２１Ｂに示すように、第１ドレイン側絶縁層４１の側壁、ドレイン側導電層４２の側壁、第２ドレイン側絶縁層４３の側壁、電荷蓄積層３６の上部、及びドレイン側柱状半導体層４７の側壁を覆うように形成され、空隙４５２を有している。また、ドレイン側ゲート絶縁層４５１は、さらに空隙４５２内を満たすように形成し、その上端から下方へとシーム（ｓｅａｍ）を有する形状であってもよい。また、ドレイン側ゲート絶縁層４５１の上部には、第３実施形態と異なり、封止絶縁層４８の突出部４８ａが形成されていない。
【００７１】
上記第４実施形態の構成を換言すると、ドレイン側ゲート絶縁層４５１は、ドレイン側柱状半導体層４７に接するように形成され、ドレイン側導電層４２は、ドレイン側ゲート絶縁層４５１に接するように形成されている。
【００７２】
（第４実施形態に係るメモリストリングスＭＳの製造工程）
次に、第４実施形態に係るメモリストリングスＭＳの製造工程について説明する。第４実施形態に係るメモリストリングスＭＳの製造工程においては、先ず、第３実施形態の図１３〜図１７と同様の工程を行なう。図１７に示す工程に続いて、埋め込み特性（カバレッジ）の良いプロセス（例えば、ＬＰＣＶＤ等）でシリコン酸化膜を成膜する工程を行なう。この工程により、空隙４５ａ内にドレイン側ゲート絶縁層４５１が形成される。
【００７３】
そして、ドレイン側ゲート絶縁層４５１が形成された後、第３実施形態の図１８〜図２０と同様の工程を行い、図２１Ａと同様の不揮発性半導体記憶装置を製造する。
【００７４】
（第４実施形態に係る不揮発性半導体記憶装置の効果）
上記第４実施形態に係る不揮発性半導体記憶装置は、空隙３５ａを有するので、第１実施形態と同様の効果を奏する。
【００７５】
また、上記第４実施形態に係る不揮発性半導体記憶装置は、ドレイン柱状半導体層４７と、ドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３との間に空隙４５ａ内にドレイン側ゲート絶縁層４５１を形成する工程にて製造されたものである。
【００７６】
したがって、ドレイン側ゲート絶縁層４５１の形成前に、フッ酸処理がなされる。つまり、第４実施形態に係る不揮発性半導体記憶装置は、ドレイン側柱状半導体層４７とメモリ柱状半導体層３４とのコンタクトがとれ、ドレイン側ゲート絶縁層４５１の膜厚を予め設定した所定の厚みで形成することが可能であり、他の製造方法で生じる別材料へのチャージトラップ等の信頼性の低下を抑制することができる。
【００７７】
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【００７８】
例えば、上記実施形態では、ドレイン側選択トランジスタ層４０Ａにおいて、空隙４５ａを有する構成としたが、ソース側選択トランジスタ層においても、ソース側柱状半導体層２６と、ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３との間に空隙を有する構成としてもよい。
【００７９】
また、例えば、上記実施形態では、ドレイン側選択トランジスタ層４０Ｂにおいて、空隙４５ａ内にドレイン側ゲート絶縁層４５１を有する構成としたが、ソース側選択トランジスタ層においても、ソース側柱状半導体層２６と、ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３との間に空隙が形成され、その空隙にソース側ゲート絶縁層を有する構成としてもよい。
【００８０】
また、例えば、上記実施形態では、シリコンゲルマニウムにて構成した犠牲層３９，５１を用いてＣｌＦ３蒸気雰囲気にて選択エッチングを行う構成であったが、シリコン窒化層からなる犠牲層を用いてＨｏｔ燐酸にてエッチングを行う構成であってもよい。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置の構成概略図である。
【図２】本発明の第１実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の一部概略斜視図である。
【図３】本発明の第１実施形態における一つのメモリストリングスＭＳの回路図である。
【図４】第１実施形態における一つのメモリストリングスＭＳの断面構造図である。
【図５】第１実施形態に係るメモリストリングスＭＳの第１の製造工程断面図である。
【図６】第１実施形態に係るメモリストリングスＭＳの第１の製造工程断面図である。
【図７】第１実施形態に係るメモリストリングスＭＳの第１の製造工程断面図である。
【図８】第１実施形態に係るメモリストリングスＭＳの第１の製造工程断面図である。
【図９】第１実施形態に係るメモリストリングスＭＳの第１の製造工程断面図である。
【図１０】第１実施形態に係るメモリストリングスＭＳの第１の製造工程断面図である。
【図１１Ａ】第２実施形態における一つのメモリストリングスＭＳの断面構造図である。
【図１１Ｂ】図１１Ａの拡大図である。
【図１２】第３実施形態における一つのメモリストリングスＭＳの断面構造図である。
【図１３】第３実施形態に係るメモリストリングスＭＳの製造工程断面図である。
【図１４】第３実施形態に係るメモリストリングスＭＳの製造工程断面図である。
【図１５】第３実施形態に係るメモリストリングスＭＳの製造工程断面図である。
【図１６】第３実施形態に係るメモリストリングスＭＳの製造工程断面図である。
【図１７】第３実施形態に係るメモリストリングスＭＳの製造工程断面図である。
【図１８】第３実施形態に係るメモリストリングスＭＳの製造工程断面図である。
【図１９】第３実施形態に係るメモリストリングスＭＳの製造工程断面図である。
【図２０】第３実施形態に係るメモリストリングスＭＳの製造工程断面図である。
【図２１Ａ】第４実施形態における一つのメモリストリングスＭＳの断面構造図である。
【図２１Ｂ】図２１Ａの拡大図である。
【符号の説明】
【００８２】
１００…不揮発性半導体記憶装置、１２…メモリトランジスタ領域、１３…ワード線駆動回路、１４…ソース側選択ゲート線駆動回路、１５…ドレイン側選択ゲート線駆動回路、１６…センスアンプ、２０…ソース側選択トランジスタ層、３０，３０Ａ，３０Ｂ…メモリトランジスタ層、４０，４０Ａ，４０Ｂ…ドレイン側選択トランジスタ層、２１…ソース側第１絶縁層、２２…ソース側導電層、２３…ソース側第２絶縁層、２４…ソース側ホール、２５…ソース側ゲート絶縁層、２６…ソース側柱状半導体層、３１ａ〜３１ｅ…第１〜第５ワード線間絶縁層、３２ａ〜３２ｄ…第１〜第４ワード線導電層、３３…メモリホール、３４…メモリ柱状半導体層、３５…空隙、３５１…トンネル絶縁層、３６…電荷蓄積層、３７…ブロック絶縁層、３５２，４５２…シーム、３９，５１…犠牲層、４１…ドレイン側第１絶縁層、４２…ドレイン側導電層、４３…ドレイン側第２絶縁層、４４…分離絶縁層、４５…ドレイン側ホール、４５ａ…空隙、４６，４５１…ドレイン側ゲート絶縁層、４７…ドレイン側柱状半導体層、４８…封止絶縁層、４９…プラグ導電層、５０…ビット線導電層、Ｂａ…半導体基板、ＣＬｍｎ…柱状半導体、ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、ＳＳＴｒｍｎ…ソース側選択トランジスタ、ＳＤＴｒｍｎ…ドレイン側選択トランジスタ。
【図１】
0005148242.tif 000002
【図２】
0005148242.tif 000003
【図３】
0005148242.tif 000004
【図４】
0005148242.tif 000005
【図５】
0005148242.tif 000006
【図６】
0005148242.tif 000007
【図７】
0005148242.tif 000008
【図８】
0005148242.tif 000009
【図９】
0005148242.tif 000010
【図１０】
0005148242.tif 000011
【図１１Ａ】
0005148242.tif 000012
【図１１Ｂ】
0005148242.tif 000013
【図１２】
0005148242.tif 000014
【図１３】
0005148242.tif 000015
【図１４】
0005148242.tif 000016
【図１５】
0005148242.tif 000017
【図１６】
0005148242.tif 000018
【図１７】
0005148242.tif 000019
【図１８】
0005148242.tif 000020
【図１９】
0005148242.tif 000021
【図２０】
0005148242.tif 000022
【図２１Ａ】
0005148242.tif 000023
【図２１Ｂ】
0005148242.tif 000024