(57)【特許請求の範囲】
【請求項１】
貫通孔と、該貫通孔内に形成された貫通電極と、該貫通電極と半導体素子とを電気的に接続するための配線パターンと、該配線パターンを被覆する絶縁膜と、を有し、配線基板と前記半導体素子との間に介在させて前記配線基板と前記半導体素子とを前記配線パターンおよび前記貫通電極により電気的に接続するためのシリコンインターポーザであって、
前記貫通電極は、基材部と該基材部を形成する導電体の弾性率に対して低弾性の導電体により形成された緩衝部とにより構成されていて、
前記緩衝部は、前記貫通孔内において 、前記基材部の少なくとも前記半導体素子搭載面側の端部に積層され、前記配線パターンに接合されていることを特徴とするシリコンインターポーザ。
【請求項２】
前記緩衝部は複数層に形成されていることを特徴とする請求項１記載のシリコンインターポーザ。
【請求項３】
前記緩衝部を形成する各々の導電体の弾性率が、前記貫通電極の露出面側においてより低弾性率となるように設定されていることを特徴とする請求項２記載のシリコンインターポーザ。
【請求項４】
前記緩衝部を構成する導電体は、はんだ、インジウム、すず、ビスマス、金のうちのいずれかからなることを特徴とする請求項１〜３のうちのいずれか一項に記載のシリコンインターポーザ。
【請求項５】
前記緩衝部は、電解めっき法により形成されていることを特徴とする請求項１〜４のうちのいずれか一項に記載のシリコンインターポーザ。
【請求項６】
前記緩衝部は、前記貫通電極の高さ寸法の１０〜２０％の高さ寸法の範囲に形成されていることを特徴とする請求項１〜５のうちのいずれか一項に記載のシリコンインターポーザ。
【請求項７】
請求項１〜６のうちのいずれか一項に記載のシリコンインターポーザと、配線基板が電気的に接続されて形成されたことを特徴とする半導体装置用パッケージ。
【請求項８】
請求項１〜６のうちのいずれか一項に記載のシリコンインターポーザを介在して、半導体素子と配線基板とが電気的に接続されて形成されたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシリコンインターポーザとこれを用いた半導体装置用パッケージおよび半導体装置に関する。
【背景技術】
【０００２】
配線パターンが形成されたガラスエポキシ材料からなる配線基板に半導体素子をはんだ付けなどにより搭載して半導体装置を製造する場合には、配線基板や半導体素子をはんだ溶融点まで加熱する必要がある。このとき、ガラスエポキシ材料からなる配線基板とシリコンからなる半導体素子との熱膨張率が相違するため、はんだ付け処理が完了した後に配線基板と半導体素子が冷却すると、配線基板と半導体素子との接合部にひび割れが発生し、半導体素子が破損することがある。
このような配線基板と半導体素子の熱膨張率の相違に起因する不具合を解消するため、配線基板と半導体素子との間に半導体素子と同じ材料からなるシリコン板を介在させて、シリコン板を配線基板と半導体素子との間で互いの熱膨張率の相違により発生する応力を緩和させつつ、互いを電気的に接続するいわゆるシリコンインターポーザが知られている。
【０００３】
このようなシリコンインターポーザを用いた半導体装置としては、例えば特許文献１に開示されているものがある。特許文献１には、シリコン基板（シリコンインターポーザ）に貫通電極を形成する方法に関する記載がなされている。具体的には、シリコン基板に貫通電極を形成した後、シリコン基板の一方の面側より第１の金属層を形成すると共に保護テープを貼り付け、第１の金属層を給電層としてシリコン基板の他方の面側から電解めっきにより貫通電極内を充てんした後、貫通電極周辺部以外の第１の金属層を除去することで、貫通電極を形成するものである。
【特許文献１】特開２００６−３５１９６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、シリコンインターポーザを用いた半導体装置であっても、貫通電極に充てんされている銅と、配線層を保護するための絶縁膜である酸化シリコンとが直接接触している部位については、銅の熱膨張係数（１８．３ｐｐｍ／ｄｅｇ・℃）と、酸化シリコンの熱膨張係数（０．４ｐｐｍ／ｄｅｇ・℃）とが大きく相違するために、これらの接合部においてひび割れが発生するという問題がある。
【０００５】
そこで、貫通電極の熱膨張係数を絶縁膜の熱膨張係数に近似させてこれら接合部における熱応力を回避する方法が考えられる。例えば、貫通電極に鉄・ニッケル合金を用いることも考えられるが、鉄・ニッケル合金は電気抵抗値が高く、磁性材料であるという理由から半導体装置の高周波特性が優れないという不具合がある。
また、貫通電極に接合する絶縁層の材料を変更することも考えられるが、半導体装置は高密度化が強く望まれているため、半導体素子が搭載される側のシリコンインターポーザの表面を被覆する絶縁膜には、微細な配線パターンを形成することができる酸化シリコンを用いなければならない。
よって、貫通電極や絶縁膜を形成する際に用いる材料の変更によって上記不具合を解決することは現実的ではない。
【０００６】
そこで本願発明は、貫通電極と絶縁膜とが接触する部分に、互いの熱膨張係数の相違により発生する熱応力を緩和させるための緩衝部分を設けることにより、貫通電極に銅が用いられている半導体装置に、繰り返し熱負荷が作用しても貫通電極と貫通電極に接触する絶縁膜との間にクラックが発生することのないシリコンインターポーザと、これを用いた半導体装置用パッケージおよび半導体装置の提供を目的としている。
【課題を解決するための手段】
【０００７】
本発明は、貫通孔と、該貫通孔内に形成された貫通電極と、該貫通電極と半導体素子とを電気的に接続するための配線パターンと、該配線パターンを被覆する絶縁膜と、を有し、配線基板と前記半導体素子との間に介在させて前記配線基板と前記半導体素子とを前記配線パターンおよび前記貫通電極により電気的に接続するためのシリコンインターポーザであって、前記貫通電極は、基材部と該基材部を形成する導電体の弾性率に対して低弾性の導電体により形成された緩衝部とにより構成されていて、前記緩衝部は、前記貫通孔内において 、前記基材部の少なくとも前記半導体素子搭載面側の端部に積層され、前記配線パターンに接合されていることを特徴とするシリコンインターポーザである。
【０００８】
また、前記緩衝部は複数層に形成されていることを特徴とする。
また、前記緩衝部を形成する各々の導電体の弾性率が、前記貫通電極の露出面側においてより低弾性率となるように設定されていることを特徴とする。
これらにより、貫通電極の配線基板側の導電体の熱膨張係数と絶縁膜の熱膨張係数との間に大きな差があったとしても、熱膨張係数の相違に起因する熱応力を吸収することが可能になる。そして、半導体素子側導電体に用いる材料の選択肢が広がるため好都合である。
【００１０】
また、前記緩衝部を構成する導電体は、はんだ、インジウム、すず、ビスマス、金のうちのいずれかからなることを特徴とする。これにより、貫通電極と絶縁膜の接続部分において、貫通電極に充てんされている導電体と、絶縁膜との熱膨張量（熱収縮量）の相違に起因して発生する応力集中を緩衝し、貫通電極と絶縁膜との接合部におけるクラックの発生を防止することができる。
【００１１】
また、前記緩衝部は、前記貫通電極の高さ寸法の１０〜２０％の高さ寸法の範囲に形成されていることを特徴とする。これにより、貫通電極と絶縁膜との接合部分における電気的特性の低下を防ぎつつ貫通電極と絶縁膜との接合部における熱応力を緩和することが可能になるため好都合である。
【００１３】
また、上記のうちいずれかのシリコンインターポーザと配線基板とを電気的に接続して形成した半導体装置用パッケージとすることも可能である。
さらには、上記のうちいずれかのシリコンインターポーザを介在させた状態で、半導体素子と配線基板とを電気的に接続して形成した半導体装置とすることも可能である。
これらにより繰り返し熱負荷が与えられても、貫通電極と絶縁膜との間における熱応力が緩和され、貫通電極と絶縁膜との間における電気的接続の信頼性を大幅に向上させることができる。
【発明の効果】
【００１４】
本発明にかかるシリコンインターポーザと、これを用いた半導体装置用パッケージおよび半導体装置によれば、半導体装置に繰り返し熱負荷がかかっても、貫通電極と配線層を被覆する絶縁膜との間に存在する緩衝部がクッション層として作用するため、貫通電極と配線層を被覆する絶縁膜との間における熱膨張係数（熱膨張量および熱収縮量）の相違に起因する熱応力により、貫通電極と配線層を被覆する絶縁膜との間にクラックが発生することのないシリコンインターポーザと、これを用いた半導体装置用パッケージおよび半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
（第１実施形態）
以下、本発明にかかるシリコンインターポーザの実施形態について、図面に基づいて説明する。図１〜図５は、本実施形態におけるシリコンインターポーザの各製造段階における貫通電極付近の状態を示す断面図である。
【００１６】
まず、図１（ａ）に示すように、シリコンウエハ１０を切り出した後、グラインダ等により３００μｍの板厚寸法となるまで研削加工をする。図１（ｂ）に示すような薄シリコンウエハ１１に加工した後、貫通孔１２を形成する部位を開口させたマスクにより薄シリコンウエハ１１の表面を覆いエッチングすることにより、図１（ｃ）に示すような貫通孔１２が形成される。本実施形態における貫通孔１２の径寸法は６０μｍとなるように形成した。貫通孔１２は後に導電体を充てんすることによりシリコンインターポーザ３０の貫通電極１７となる。
【００１７】
この後、薄シリコンウエハ１１を熱酸化処理し、図１（ｄ）に示すように薄シリコンウエハ１１の外表面に酸化シリコン被膜１３を形成する。本実施形態においては、薄シリコンウエハ１１を１０００℃の酸素炉内に６時間にわたって熱酸化処理した。このようにして形成された酸化シリコン皮膜１３の膜厚寸法は１．５μｍ程度である。
【００１８】
薄シリコンウエハ１１に酸化シリコン被膜１３が形成された後、図２（ａ）に示すように薄シリコンウエハ１１の一方の面に銅膜等の金属膜１４を貼り付け、この金属膜１４を給電層として電解銅めっき処理を行い、図２（ｂ）に示すように貫通孔１２内に基材部となる銅１５を所要の高さ位置まで充てんさせる。貫通孔１２に充てんする銅１５の上端面の高さ位置は、貫通孔１２の高さ（深さ）寸法の８０〜９０％の高さ位置とすることが好ましい。金属膜１４は、電解めっきをする際の給電層として用いることができ、貫通孔１２に充てんされる導電体を支持することが可能な膜厚寸法に形成されていればよい。
【００１９】
貫通孔１２の途中の深さ位置まで銅１５を充てん（析出）して基材部を形成した後、薄シリコンウエハ１１を、はんだを析出するめっき液層に移し、貫通孔１２に電解はんだめっきを施す。すなわち、図２（ｃ）に示すように銅１５の上に緩衝部となるはんだ１６を充てんし、基材部である銅１５の上に緩衝部であるはんだ１６を積層させることにより貫通電極１７を完成させる。
【００２０】
このように、多層めっき法により形成された貫通電極１７は、複数種類の導電体が積層している状態となる。貫通電極１７を構成する緩衝部の導電体（本実施形態におけるはんだ１６）の弾性率は、基材部の導電体（本実施形態における銅１５）の弾性率よりも十分に低い値を有する導電体が用いられている点が本発明における特徴的部分である。
緩衝部（はんだ１６）の高さ寸法は、貫通孔１２の高さ寸法（薄シリコンウエハ１１の板厚寸法）の１０〜２０％の寸法範囲となる。本実施形態においては、はんだ１６の析出高さを５０μｍとした。
【００２１】
貫通電極１７を形成した後、図２（ｄ）に示すように、給電層として用いていた金属膜１４を剥離する。はんだ１６の表面が平坦化されていない場合には、必要に応じて貫通電極１７の露出面となるはんだ１６表面の平坦化処理を行う。
このようにして形成された本実施形態における貫通電極１７は、貫通電極１７の上下の露出面のうち、シリコンからなる半導体素子が搭載される側の所要範囲を、配線基板と接続される側に充てんされている基材部の導電体（銅１５）に対して低弾性な導電体（はんだ１６）によって充てんすることで、後述する酸化シリコンからなる絶縁膜２３の熱膨張係数（熱膨張量および熱収縮量）と銅１５の熱膨張係数（熱膨張量および熱収縮量、以下、単に熱膨張係数ということがある）の差がはんだ１６の弾性変形により吸収され、絶縁膜２３と貫通電極１７との間における熱応力の緩衝部として作用させている。
【００２２】
次いで、図３（ａ）に示すように薄シリコンウエハ１１の半導体素子搭載面（貫通電極１７におけるはんだ１６充てん側の面）にチタンやクロームからなるめっきシード層（めっきシード層）１８をスパッタ等により形成する。本実施形態においては、チタンスパッタ膜を１００ｎｍ加工し、チタンスパッタ膜の上に銅スパッタ膜を３００ｎｍ積層させることによりめっきシード層１８を形成した。図面内においてはチタンスパッタ膜と銅スパッタ膜を一体にした状態で示している。
【００２３】
このようにして形成しためっきシード層１８の上に、図３（ｂ）に示すようにソルダーレジスト１９を被覆し、ソルダーレジスト１９を露光および現像して図３（ｃ）に示すようなレジストパターン２０を形成する。レジストパターン２０を形成した後、電解銅めっきを施して、図３（ｄ）に示すような導体層２１を形成する。本実施形態における導体層２１の層厚は３μｍに形成した。導体層２１を形成した後、図４（ａ）に示すように、エッチングでレジストパターン２０を除去する。次いでレジストパターン２０により被覆されていためっきシード層１８を選択的に除去して図４（ｂ）に示すように導体層２１を独立した配線パターン２２に形成する。
【００２４】
次に、図４（ｃ）に示すように、配線パターン２２の表面を酸化シリコン膜からなる絶縁膜２３により被覆する。本実施形態においては、２００℃程度の低温ＣＶＤ法を用いて酸化シリコン膜を成膜した。絶縁膜２３を形成した後、図４（ｄ）に示すように絶縁膜２３の上面を研磨加工によって平坦化処理する。本実施形態においては、配線パターン２２の上側の絶縁膜２３の膜厚が１μｍとなるようにした。
【００２５】
次に、図５（ａ）に示すように、絶縁膜２３を部分的にエッチングにより除去し、配線パターン２２の一部を接続パッド３２として外部に露出させることでシリコンインターポーザ３０が形成される。本実施形態における絶縁膜２３のエッチングは、ＲＩＥ（Reactive Ion Etching）を適用した。
また、図５（ｂ）に示すように、シリコンインターポーザ３０の上面側（半導体素子が搭載される側）を必要に応じて、多層配線２４にすることができる。絶縁膜２３として酸化シリコン膜を用い、上述した方法と同様の方法によりめっきシード層を形成し、ソルダーレジストを被覆して露光および現像し、レジストパターンを形成した後、電解めっきにより導体層を形成することによって、上層の配線パターンを形成することができる。
絶縁膜２３に酸化シリコンを用いることにより、層間の絶縁膜２３を平坦にすることができると共に、微細配線の形成による高密度化が可能であるため好都合である。
【００２６】
図６は、本実施形態におけるシリコンインターポーザの貫通電極付近の構成を示す断面図である。図６に示すように、本実施形態におけるシリコンインターポーザ３０は、薄シリコン１１の板厚方向に貫通する貫通孔１２が形成され、貫通孔１２の内壁面を含む薄シリコンウエハ１１の表面全体に酸化シリコン皮膜１３が形成されている。貫通孔１２には、基材部の導電体として銅１５を、緩衝部の導電体としてはんだ１６をこの順で積層させた状態で充てんすることで貫通電極１７に形成されている。貫通電極１７は、銅１５が充てんされている側（基材部側）が配線基板側となり、はんだ１６が充てんされている側(緩衝部側)が半導体素子側となっている。
【００２７】
貫通電極１７において、はんだ１６が充てんされている側のシリコンウエハ１１上には、酸化被膜１３の上にめっきシード層１８が形成され、セミアディティブ法によって配線パターン２２と絶縁膜２３とを複数層に設け、多層配線２４が形成されている。多層配線２４の上側表面には、配線パターン２２の一部をエッチングにより外部に露出させて、シリコンインターポーザ３０の接続パッド３２が形成されている。
【００２８】
このような形態を有するシリコンインターポーザ３０は、後述するように、半導体素子６０を接合する際にはんだ溶融温度まで加熱した後、室温まで冷却することにより貫通電極１７に充てんされている銅１５の熱膨張量（熱収縮量）と、絶縁膜２３を形成する酸化シリコンの熱膨張量（熱収縮量）との間に相違が生じたとしても、銅１５の上部に充てんされているはんだ１６が弾性変形することにより、熱膨張量（熱収縮量）の相違により生じる熱応力が吸収される。すなわち、貫通電極１７の上面における接合部周辺における応力集中が緩和されることになるのである。このように、貫通電極１７内のはんだ１６が熱応力の緩衝部（クッション部分）として作用することで、熱応力の作用により貫通電極１７と絶縁膜２３との間にクラックが発生する不具合を回避することができ、シリコンインターポーザ３０における電気的接続に関する信頼性が向上するため有効である。
【００２９】
以上のようにして形成したシリコンインターポーザ３０は貫通電極１７の下面（金属膜１４が貼り付けられていた面）に接続パッド４２および外部接続端子４４が形成され、接続パッド４２にはんだ４５が塗布されたビルドアップ基板等の配線基板４０に電気的に接続することで図７に示すような半導体装置用パッケージ５０を得ることができる。
さらに、図７に示すような半導体装置用パッケージ５０の上面の多層配線２４の表面に形成されている接続パッド３２にはんだ３５を塗布し、接続パッド３２に金バンプ等の電極６２が形成された半導体素子６０を搭載し、半導体素子６０と半導体装置用パッケージ５０とを電気的に接続することにより図８に示すような半導体装置７０を得ることができる。
さらにまた、外部接続端子４４を介して半導体装置７０を図示しないマザーボード等に搭載し、両者を電気的に接続することもできる。
【００３０】
このようにして形成された半導体装置７０は、半導体素子６０とシリコンインターポーザ３０との熱膨張量（熱収縮量）をマッチングさせることが可能であり、シリコンインターポーザ３０の接続パッド３２と半導体素子６０の電極６２とを接合するために、はんだ溶融温度まで加熱した後に常温に冷却しても、熱膨張量および熱収縮量は極わずかであるので半導体素子６０が損傷してしまうおそれがない。このことに加え、貫通電極１７には熱膨張係数の差により発生する貫通電極１７周りの熱応力を吸収するクッション部分として作用する緩衝部が設けられているので、貫通電極１７内の銅１５とシリコンインターポーザ３０の上面に形成されている絶縁膜２３との熱膨張量の相違により発生する応力がクッション層（はんだ１６）の弾性変形により吸収され、貫通電極１７周辺におけるひび割れの発生を確実に防止できる。
よって、非常に信頼性の高い半導体装置７０とすることができる。
【００３１】
（第２実施形態）
第１実施形態においては、図中においてシリコンインターポーザ３０の上面側を半導体素子６０の搭載面としているため、貫通電極１７に充てんした基材部である銅１５の上側における所要範囲に熱応力の緩衝部であるはんだ１６を充てんしているが、この形態に限定されるものではない。
本発明は、貫通電極１７が接合されている部位の物質の熱膨張係数が、貫通電極１７の基材部（銅１５）の熱膨張係数と大きく異なる部分に生じる熱応力を吸収する緩衝部を貫通電極１７内の基材部（銅１５）と貫通電極１７の接合部位との間に設けた構造に関するものである。したがって、先の実施形態のように、配線基板４０が接続される側であっても、配線基板４０の接続パッド４２が高密度に形成されている場合などにおいては、本発明を好適に適用することができるのである。
【００３２】
図９は、第２実施形態におけるシリコンインターポーザの貫通電極付近の構造を示す断面図である。
図９に示すように、本実施形態におけるシリコンインターポーザ３０は、貫通電極１７の上下の露出面において緩衝部（はんだ１６）が露出するように充てんし、緩衝部（はんだ１６）の間に基材部（銅１５）を充てんした構造としたことが特徴的である。本実施形態におけるシリコンインターポーザ３０の他の構成部材については、第１実施形態におけるシリコンインターポーザ３０の説明に用いた符号を付すことによりここでは詳細な説明を省略した。
【００３３】
本実施形態におけるシリコンインターポーザ３０を用いれば、シリコンインターポーザ３０の上面と下面の両面に半導体素子６０や配線基板４０を貫通電極１７を介して電気的に接続した場合において、貫通電極１７周りに生じる熱応力を緩衝部であるはんだ１６に吸収させることができる。このような構造を有しているシリコンインターポーザ３０を用いれば、信頼性の高い半導体装置用パッケージ５０および半導体装置７０を提供することができる。
【００３４】
（第３実施形態）
図１０は第３実施形態におけるシリコンインターポーザの貫通電極付近の構造を示す断面図である。本実施形態においては、貫通電極１７の緩衝部に充てんされている導電体をそれぞれ異なる導電体１６Ａ，１６Ｂで積層させて構成した点が特徴である。この構造の場合、緩衝部を構成する導電体１６Ａ，１６Ｂのそれぞれにおける弾性率が貫通電極１７の露出面に向かって徐々に低くなるように積層させることが好ましい。
本実施形態におけるシリコンインターポーザ３０の構成を採用することにより、貫通電極１７の内部における緩衝部と基材部との変形量の勾配（弾性率の勾配）が緩やかになり、貫通電極１７そのものの信頼性を向上させることが可能になる。また、緩衝部に用いる導電体１６Ａ，１６Ｂの選択肢が拡大するため好適である。
【００３５】
本実施形態におけるシリコンインターポーザ３０の他の構成部材についても、第１実施形態におけるシリコンインターポーザ３０の説明に用いた符号を付すことによりここでは詳細な説明を省略している。
なお、図１０に示す貫通電極１７の構成は第２実施形態における貫通電極１７にも適用することができるのはもちろんである。
【００３６】
以上に、本実施形態におけるシリコンインターポーザ３０とこれを用いた半導体装置用パッケージ５０および半導体装置７０について説明したが、本発明は、以上に説明した実施形態に限定されるものではなく、他の実施形態であっても本願発明の技術的範囲に属することがあるのはもちろんである。
例えば、本実施形態においては、貫通孔１２に導電体を析出（充てん）する際に、電解めっき法を用いているが、金属膜１４が貼り付けられている側の導電体を充てんする際は電解めっき法を採用し、半導体素子が搭載される側においては、導電体（先に充てんされた導電体よりも低弾性率の導電体）微粒子を含む導電ペーストを貫通孔１２に印刷法により充てんする方法を採用することもできる。このように貫通孔１２の開口端側に印刷法を用いることにより、貫通電極１７を平坦化処理する工程を省略することができるため好都合である。
【００３７】
また、以上の実施形態においては、緩衝部に用いる導電体として、はんだ１６を例示しているが、はんだ１６の他に、インジウム、すず、ビスマス、金等に代表されるいわゆる低弾性の導電体を緩衝部に用いることが可能である。
【図面の簡単な説明】
【００３８】
【図１】第１実施形態におけるシリコンインターポーザの各製造段階における貫通電極付近の状態を示す断面図である。
【図２】第１実施形態におけるシリコンインターポーザの各製造段階における貫通電極付近の状態を示す断面図である。
【図３】第１実施形態におけるシリコンインターポーザの各製造段階における貫通電極付近の状態を示す断面図である。
【図４】第１実施形態におけるシリコンインターポーザの各製造段階における貫通電極付近の状態を示す断面図である。
【図５】第１実施形態におけるシリコンインターポーザの各製造段階における貫通電極付近の状態を示す断面図である。
【図６】第１実施形態におけるシリコンインターポーザの貫通電極付近の状態を示す断面図である。
【図７】第１実施形態における半導体装置用パッケージの貫通電極付近の状態を示す断面図である。
【図８】第１実施形態における半導体装置の貫通電極付近の状態を示す断面図である。
【図９】第２実施形態におけるシリコンインターポーザの貫通電極付近の状態を示す断面図である。
【図１０】第３実施形態におけるシリコンインターポーザの貫通電極付近の状態を示す断面図である。
【符号の説明】
【００３９】
１０  シリコンウエハ
１１  薄シリコンウエハ
１２  貫通孔
１３  酸化シリコン被膜
１４  金属膜
１５  銅
１６  はんだ
１７  貫通電極
１８  めっきシード層
１９  ソルダーレジスト
２０  レジストパターン
２１  導体層
２２  配線パターン
２３  絶縁膜
２４  多層配線
３０  シリコンインターポーザ
３２  接続パッド
３４  外部接続端子
３５  はんだ
４０  配線基板
４２  接続パッド
４４  外部接続端子
４５  はんだ
５０  半導体装置用パッケージ
６０  半導体素子
６２  電極
７０  半導体装置
【図１】
0005248084.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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