(57)【特許請求の範囲】
【請求項１】
複数の画素が行方向及び列方向に配列された画素配列と、
前記画素配列において少なくとも１行を選択する選択手段と、
前記画素配列の各列に設けられ、各列の画素のそれぞれの信号を列方向に出力するための複数の出力線と、
前記画素配列において前記選択手段により選択された行の画素から前記複数の出力線を介して信号を読み出す読み出し手段と、
前記複数の出力線のそれぞれに、各行間において前記画素配列の行と行との間を電気的に切り離すための複数の切り離し手段とを備え、
前記選択手段は、前記画素配列において、前記複数の出力線の出力端から最も遠い行から前記出力端に最も近い行へと順次に行を選択し、
前記切り離し手段は、前記画素配列において信号が読み出された画素の行と読み出されていない画素の行との行間で前記複数の出力線を電気的に切り離すことを特徴とする撮像装置。
【請求項２】
複数の画素が行方向及び列方向に配列された画素配列と、
前記画素配列において少なくとも１行を選択する選択手段と、
前記画素配列の各列に設けられ、各列の画素のそれぞれの信号を列方向に出力するための複数の出力線と、
前記画素配列において前記選択手段により選択された行の画素から前記複数の出力線を介して信号を読み出す読み出し手段と、
前記複数の出力線のそれぞれに、少なくとも１つの行間において前記画素配列の行と行との間を電気的に切り離すための複数の切り離し手段とを備え、
前記切り離し手段は、該切り離し手段により電気的に切り離される行間よりも前記複数の出力線の出力端から遠い側にある全ての行の画素から信号が読み出されたことに応じて、前記複数の出力線を電気的に切り離すことを特徴とする撮像装置。
【請求項３】
複数の画素が行方向及び列方向に配列された画素配列と、
前記画素配列において少なくとも１行を選択する選択手段と、
前記画素配列の各列に設けられ、各列の画素のそれぞれの信号を列方向に出力するための複数の出力線と、
前記画素配列において前記選択手段により選択された行の画素から前記複数の出力線を介して信号を読み出す読み出し手段と、
前記複数の出力線のそれぞれに、少なくとも１つの行間において前記画素配列の行と行との間を電気的に切り離すための複数の切り離し手段とを備え、
前記複数の切り離し手段は、部分読み出し動作モードにおいて、前記複数の出力線を電気的に切り離し、前記選択手段は、前記切り離し手段により電気的に切り離される行間よりも前記複数の出力線の出力端から遠い側にある行を選択しないことを特徴とする撮像装置。
【請求項４】
複数の画素が行方向及び列方向に配列された画素配列と、
前記画素配列において少なくとも１行を選択する選択手段と、
前記画素配列の各列に設けられ、各列の画素のそれぞれの信号を列方向に出力するための複数の出力線と、
前記画素配列において前記選択手段により選択された行の画素から前記複数の出力線を介して信号を読み出す読み出し手段と、
前記複数の出力線のそれぞれに、複数行の行間毎に前記画素配列の行と行との間を電気的に切り離すための複数の切り離し手段と
を備えたことを特徴とする撮像装置。
【請求項５】
前記撮像装置は、間引き動作モードを有し、
前記間引き動作モードにおいて、前記選択手段は、前記複数の出力線の出力端から遠い側にある行から、前記複数行おきに順次に行を選択し、
前記選択手段により選択された行の、前記複数の出力線の出力端から遠い側にある前記切り離し手段により、前記複数の出力線を電気的に切り離すことを特徴とする請求項４に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置及び撮像装置の制御方法に関する。
【背景技術】
【０００２】
デジタルカメラなどの撮像システムにおいて、被写体を撮像するためにＣＭＯＳセンサ型の撮像装置が用いられることがある。
【特許文献１】特開２００３−５１９８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＣＭＯＳセンサ型の撮像装置には、図８に示す回路構成が用いられることがある。
【０００４】
図８に示す撮像装置１は、画素配列ＰＡ、垂直走査回路ブロック１２１、複数の垂直出力線Ｖ０〜Ｖ２、及び読み出し部３０を備える。
【０００５】
画素配列ＰＡでは、複数の１００（０，０）〜１００（２，３）が行方向及び列方向に配列されている。図８には、画素配列ＰＡに含まれる画素が３列×４行である場合が例示されている。
【０００６】
垂直走査回路ブロック１２１は、画素選択線ＰＳＥＬ０〜ＰＳＥＬ３を介してアクティブな画素選択パルスφＰＳＥＬ０〜φＰＳＥＬ３を供給することにより、画素配列ＰＡにおいて１行を選択する。また、垂直走査回路ブロック１２１は、画素リセット線ＰＲＥＳ０〜ＰＲＥＳ３を介してアクティブな画素リセットパルスφＰＲＥＳ０〜φＰＲＥＳ３を各画素に供給する。垂直走査回路ブロック１２１は、画素信号転送線ＰＴＸ０〜ＰＴＸ３を介してアクティブな画素信号転送パルスφＰＴＸ０〜φＰＴＸ３を各画素に供給する。
【０００７】
複数の垂直出力線Ｖ０〜Ｖ２は、画素配列ＰＡの各列の画素にそれぞれ接続されている。各垂直出力線Ｖ０〜Ｖ２は、画素配列ＰＡの各列に沿って延びている。
【０００８】
読み出し部３０は、画素配列ＰＡにおいて垂直走査回路ブロック１２１により選択された行の画素から複数の垂直出力線Ｖ０〜Ｖ２の一端Ｖ０１〜Ｖ２１で信号を読み出す。読み出し部３０は、読み出した信号に応じて画像信号を生成して後段へ出力する。
【０００９】
次に、画素配列ＰＡにおける各画素１００（０，０）〜１００（２，３）の構成を説明する。以下では、画素１００（０，０）の構成を説明するが、他の画素の構成も画素１００（０，０）の構成と同様である。
【００１０】
画素１００（０，０）は、フォトダイオードＰＤ、転送ＭＯＳトランジスタＭ１、フローティングディフュージョン（以下、ＦＤとする）１０１、及び増幅ＭＯＳトランジスタＭ３を備える。画素１００（０，０）は、リセットＭＯＳトランジスタＭ２、増幅ＭＯＳトランジスタＭ３、及び選択ＭＯＳトランジスタＭ４を備える。
【００１１】
フォトダイオードＰＤは、受けた光に応じて電荷を発生する。図８では、アノード側が接地された構成が例示されている。フォトダイオードＰＤのカソード側は、転送ＭＯＳトランジスタＭ１に接続されている。
【００１２】
転送ＭＯＳトランジスタＭ１は、画素信号転送線ＰＴＸ０を介してアクティブな転送信号がゲートに供給された際に、フォトダイオードＰＤに蓄積された電荷をＦＤ１０１へ転送する。
【００１３】
ＦＤ１０１は、転送された電荷を電圧に変換して、その電位に応じた信号（光信号）を増幅ＭＯＳトランジスタＭ３のゲートへ入力する。
【００１４】
リセットＭＯＳトランジスタＭ２は、画素リセット線ＰＲＥＳ０を介してアクティブなリセット信号がゲートに供給された際に、そのドレインに供給されたリセット電源の電位に応じて、そのソースに接続されたＦＤ１０１をリセットする。
【００１５】
増幅ＭＯＳトランジスタＭ３は、ＦＤ１０１の電位に応じた信号がゲートに入力される。増幅ＭＯＳトランジスタＭ３は、選択ＭＯＳトランジスタＭ４がオンした際に、垂直出力線Ｖ０を介して接続された定電流源Ｉとともにソースフォロワ動作を行い、ゲートに入力された信号を増幅して選択ＭＯＳトランジスタＭ４経由で垂直出力線Ｖ０へ出力する。  選択ＭＯＳトランジスタＭ４は、画素選択線ＰＳＥＬ０を介してアクティブな画素選択パルスがゲートに供給された際にオンする。
【００１６】
次に、読み出し部３０の構成を説明する。
【００１７】
読み出し部３０は、クランプ容量Ｃ０、演算増幅器１１１、ノイズ信号転送スイッチＭ１１、光信号転送スイッチＭ１２、ノイズ信号保持容量ＣＴＮ、及び光信号保持容量ＣＴＳを備える。読み出し部３０は、水平走査回路ブロック１２２、水平転送スイッチＭ２１、Ｍ２２、及び差動回路ブロック１１２を備える。
【００１８】
クランプ容量Ｃ０は、垂直出力線Ｖ０〜Ｖ２に伝達されたノイズ信号又は光信号を蓄積する。また、クランプ容量Ｃ０は、所定のタイミングで演算増幅器１１１とともにクランプ動作を行い、蓄積しているノイズ信号又は光信号をクランプする。
【００１９】
演算増幅器１１１は、クランプ容量Ｃ０が反転入力端子に接続され、クランプ容量Ｃ０に蓄積された信号が伝達される。また、演算増幅器１１１は、クランプ電圧ＶＣ０Ｒが非反転入力端子に供給される。演算増幅器１１１は、その出力端子から、ノイズ信号又は光信号を出力する。
【００２０】
ノイズ信号転送スイッチＭ１１は、ノイズ信号転送線ＰＴＮを介してアクティブなノイズ信号転送パルスφＰＴＮがゲートに供給された際に、オンして、演算増幅器１１１から出力されたノイズ信号をノイズ信号保持容量ＣＴＮへ転送する。
【００２１】
光信号転送スイッチＭ１２は、光信号転送線ＰＴＳを介してアクティブな光信号転送パルスφＰＴＳがゲートに供給された際に、オンして、演算増幅器１１１から出力された光信号を光信号保持容量ＣＴＳへ転送する。
【００２２】
ノイズ信号保持容量ＣＴＮは、転送されたノイズ信号を一時的に保持する。ノイズ信号保持容量ＣＴＮは、ノイズ信号が転送される電極と反対側の電極が接地されている。
【００２３】
光信号保持容量ＣＴＳは、転送された光信号を一時的に保持する。光信号保持容量ＣＴＳは、光信号が転送される電極と反対側の電極が接地されている。
【００２４】
水平走査回路ブロック１２２は、各列の水平転送スイッチＭ２１、Ｍ２２に供給する水平走査信号Ｈ０〜Ｈ２を順次にアクティブにする。
【００２５】
水平転送スイッチＭ２１、Ｍ２２は、水平走査回路ブロック１２２からアクティブな水平走査信号Ｈ０〜Ｈ２がゲートに供給された際に、オンする。これにより、ノイズ信号保持容量ＣＴＮに保持されたノイズ信号と、光信号保持容量ＣＴＳに保持された光信号とを、差動回路ブロック１１２へ供給する。
【００２６】
差動回路ブロック１１２は、ノイズ信号と光信号との差分を演算して画像信号を生成する。そして、差動回路ブロック１１２は、生成した画像信号を後段へ出力する。
【００２７】
次に、撮像装置１における読み出し動作を、図９を用いて説明する。図９は、撮像装置１の動作を示すタイミングチャートである。
【００２８】
垂直走査回路ブロック１２１は、画素選択パルスφＰＳＥＬ０，φＰＳＥＬ１，φＰＳＥＬ２，φＰＳＥＬ３を順次にアクティブにすることにより、画素配列ＰＡの０行目、１行目、２行目、３行目と順次に選択する。すなわち、垂直走査回路ブロック１２１は、画素配列ＰＡにおいて一端Ｖ０１〜Ｖ２１から最も遠い行から一端Ｖ０１〜Ｖ２１に最も近い行へと順次に行を選択する。
【００２９】
読み出し部３０は、画素配列ＰＡにおいて垂直走査回路ブロック１２１により選択された行の画素から複数の垂直出力線Ｖ０〜Ｖ２の一端Ｖ０１〜Ｖ２１で信号を読み出す。読み出し部３０は、画素配列ＰＡの０行目、１行目、２行目、３行目から順次に信号を読み出す。読み出し部３０は、水平走査信号Ｈ０〜Ｈ２が順次にアクティブになる水平走査期間に、読み出した信号を列ごとに順次に出力する。
【００３０】
タイミングＴ１では、垂直走査回路ブロック１２１が、画素選択パルスφＰＳＥＬ０をアクティブ（ハイレベル）にする。これにより、画素配列ＰＡの０行目の画素の選択ＭＯＳトランジスタＭ４がオンして、画素配列ＰＡの０行目が選択される。
【００３１】
タイミングＴ２では、垂直走査回路ブロック１２１が、画素リセットパルスφＰＲＥＳ０をアクティブ（ハイレベル）にする。これにより、画素配列ＰＡの０行目の画素において、リセットＭＯＳトランジスタＭ２がオンして、ＦＤ１０１がリセットされる。リセットされたＦＤ１０１の電位に基づく信号（ノイズ信号）が増幅ＭＯＳトランジスタＭ３のゲートに入力され、０行目の画素のノイズ信号が増幅ＭＯＳトランジスタＭ３及び垂直出力線Ｖ０〜Ｖ２の一端Ｖ０１〜Ｖ２１で読み出し部３０により読み出される。
【００３２】
タイミングＴ３では、垂直走査回路ブロック１２１が、画素リセットパルスφＰＲＥＳ０をノンアクティブ（ローレベル）にする。これにより、ＦＤ１０１のリセットが終了する。
【００３３】
タイミングＴ３〜Ｔ４の期間ＣＰ１では、０行目の画素から出力されたノイズ信号に応じた電圧により、垂直出力線Ｖ０〜Ｖ２の実効的な配線容量（破線で示す容量）とクランプ容量Ｃ０との容量比に応じてクランプ容量Ｃ０に電荷が充電（蓄積）される。そして、垂直出力線Ｖ０〜Ｖ２の電圧が充分安定するようになる。
【００３４】
タイミングＴ４では、垂直走査回路ブロック１２１が、クランプ電圧ＶＣ０Ｒの電位をローレベルからハイレベルにする。これにより、演算増幅器１１１とクランプ容量Ｃ０とによるクランプ動作が開始され、ノイズ信号がクランプされ始める。
【００３５】
タイミングＴ５では、垂直走査回路ブロック１２１が、クランプ電圧ＶＣ０Ｒの電位をハイレベルからローレベルにする。これにより、演算増幅器１１１とクランプ容量Ｃ０とによるクランプ動作が終了し、ノイズ信号がクランプされる。
【００３６】
タイミングＴ６では、垂直走査回路ブロック１２１が、ノイズ信号転送パルスφＰＴＮをアクティブ（ハイレベル）にする。これにより、ノイズ信号転送スイッチＭ１１がオンして、クランプ容量Ｃ０に蓄積されたノイズ信号が演算増幅器１１１で増幅された後にノイズ信号保持容量ＣＴＮへ転送される。
【００３７】
タイミングＴ７では、垂直走査回路ブロック１２１が、ノイズ信号転送パルスφＰＴＮをノンアクティブ（ローレベル）にする。これにより、ノイズ信号がノイズ信号保持容量ＣＴＮに保持される。
【００３８】
タイミングＴ８では、垂直走査回路ブロック１２１が、画素信号転送パルスφＰＴＸ０をハイレベルにする。これにより、画素配列ＰＡの０行目の画素において、転送ＭＯＳトランジスタＭ１がオンして、フォトダイオードＰＤが蓄積した電荷がＦＤ１０１へ転送される。そして、ＦＤ１０１の電位に基づく信号（光信号）が増幅ＭＯＳトランジスタＭ３のゲートに入力され、０行目の画素の光信号が増幅ＭＯＳトランジスタＭ３及び垂直出力線Ｖ０〜Ｖ２の一端で読み出し部３０により読み出される。
【００３９】
タイミングＴ９では、垂直走査回路ブロック１２１が、画素信号転送パルスφＰＴＸ０をノンアクティブ（ローレベル）にする。これにより、画素配列ＰＡの０行目の画素において、転送ＭＯＳトランジスタＭ１がオフする。
【００４０】
タイミングＴ９〜Ｔ１０の期間ＣＰ２では、０行目の画素から出力された光信号に応じた電圧により、垂直出力線Ｖ０〜Ｖ２の実効的な配線容量（破線で示す容量）とクランプ容量Ｃ０との容量比に応じてクランプ容量Ｃ０に電荷が充電（蓄積）される。そして、垂直出力線Ｖ０〜Ｖ２の電圧が充分安定するようになる。
【００４１】
タイミングＴ１０では、垂直走査回路ブロック１２１が、光信号転送パルスφＰＴＳをアクティブ（ハイレベル）にする。これにより、光信号転送スイッチＭ１２がオンして、クランプ容量Ｃ０に蓄積された光信号が演算増幅器１１１で増幅された後に光信号保持容量ＣＴＳへ転送される。
【００４２】
タイミングＴ１１では、垂直走査回路ブロック１２１が、光信号転送パルスφＰＴＳをノンアクティブ（ローレベル）にする。これにより、光信号が光信号保持容量ＣＴＳに保持される。
【００４３】
タイミングＴ１２では、垂直走査回路ブロック１２１が、画素選択パルスφＰＳＥＬ０をノンアクティブ（ローレベル）にする。これにより、画素配列ＰＡの０行目の画素において、選択ＭＯＳトランジスタＭ４がオフする。画素配列ＰＡの０行目が非選択状態になる。
【００４４】
タイミングＴ１３〜Ｔ１４の期間（水平走査期間）では、水平走査回路ブロック１２２が、水平走査信号Ｈ０〜Ｈ２を順次にアクティブにする。画素配列ＰＡの各列に対応した水平転送スイッチＭ２１，Ｍ２２が順次にオンする。これにより、０行目の各列の画素のノイズ信号及び光信号は、ノイズ信号保持容量ＣＴＮ及び光信号保持容量ＣＴＳから各列について順次に差動回路ブロック１１２へ供給される。差動回路ブロック１１２は、ノイズ信号と光信号との差分を演算して画像信号を生成し、その画像信号を後段へ出力する。
【００４５】
以上のようにして、画素配列ＰＡの０行目の読み出し動作では、画素配列ＰＡの０行目の各列の画素の画素信号が読み出されて、その画素信号に応じた画像信号が順次に後段へ出力される。そして、画素配列ＰＡの１行目〜３行目の読み出し動作についても同様に繰り返される。その結果、１フレーム分の読み出し動作が完了する。
【００４６】
ここで、図９に示す期間ＣＰ１，ＣＰ３，ＣＰ５，ＣＰ７は、画素から出力されたノイズ信号により、垂直出力線Ｖ０〜Ｖ２の配線容量ＷＣ１とクランプ容量Ｃ０との容量比に応じてクランプ容量Ｃ０に電荷が充電されるのに十分な期間である必要がある。同様に、期間ＣＰ２，ＣＰ４，ＣＰ６，ＣＰ８は、画素から出力された光信号により、垂直出力線Ｖ０〜Ｖ２の配線容量ＷＣ１とクランプ容量Ｃ０との容量比に応じてクランプ容量Ｃ０に電荷が充電されるのに十分な期間である必要がある。仮にクランプ容量Ｃ０が一定だとすると、垂直出力線の配線容量ＷＣ１が大きくなるほど、クランプ容量Ｃ０に電荷を充電するのに時間がかかるようになるので、期間ＣＰ１〜ＣＰ８の長さを長くしなければならなくなる可能性がある。
【００４７】
特に、撮像装置１がデジタル一眼レフカメラ等の場合には使用される撮像センサが大型となる傾向にある。撮像センサが大型の場合、垂直出力線の配線長が長いため、配線容量も大きくなる可能性がある。また、撮像装置１の画素配列ＰＡに含まれる各画素が微細化されることに対応して垂直出力線も微細化される傾向にあるため、隣接配線間距離が小さくなることにより配線間容量が大きくなることがある。その影響により垂直出力線の実効的な配線容量が大きくなる可能性がある。このように垂直出力線の配線容量ＷＣ１が大きくなると、上述のように期間ＣＰ１〜ＣＰ８の長さを長くしなければならなくなる可能性があるので、撮像装置１における１フレーム分の読み出し動作に要する時間が長くなる可能性がある。
【００４８】
本発明の目的は、１フレーム分の読み出し動作に要する時間を短縮することができる撮像装置を提供することにある。
【課題を解決するための手段】
【００４９】
本発明の第１側面に係る撮像装置は、複数の画素が行方向及び列方向に配列された画素配列と、前記画素配列において少なくとも１行を選択する選択手段と、前記画素配列の各列に設けられ、各列の画素のそれぞれの信号を列方向に出力するための複数の出力線と、前記画素配列において前記選択手段により選択された行の画素から前記複数の出力線を介して信号を読み出す読み出し手段と、前記複数の出力線のそれぞれに、各行間において前記画素配列の行と行との間を電気的に切り離すための複数の切り離し手段とを備え、前記選択手段は、前記画素配列において、前記複数の出力線の出力端から最も遠い行から前記出力端に最も近い行へと順次に行を選択し、前記切り離し手段は、前記画素配列において信号が読み出された画素の行と読み出されていない画素の行との行間で前記複数の出力線を電気的に切り離すことを特徴とする。
【発明の効果】
【００５３】
本発明によれば１フレーム分の読み出し動作に要する時間を短縮することができる。
【発明を実施するための最良の形態】
【００５４】
本発明は、ＣＭＯＳセンサ型の撮像装置を用いた撮像システムに関するもので、特に撮像装置の信号読み出しの高速化に関するものである。
【００５５】
本発明の第１実施形態に係る撮像システム２０ａを、図１を用いて説明する。図１は、本発明の第１実施形態に係る撮像システム２０ａの構成図である。
【００５６】
撮像システム２０ａは、例えば、デジタルカメラやデジタルビデオカメラである。撮像システム２０ａは、撮影光学系１９、メカニカルシャッタ２、撮像装置１ａ、タイミング信号発生回路５、駆動回路６、信号処理回路７、及び画像メモリ８を備える。撮像システム２０ａは、記録回路１０、表示回路１２、画像表示装置１１、システム制御部１３、不揮発性メモリ（以下、ＲＯＭとする）１４、及び揮発性メモリ（以下、ＲＡＭとする）１５を備える。撮像システム２０ａは、複数のスイッチ１６〜１８（電源ＳＷ１６、第１ＳＷ１７、及び第２ＳＷ１８）を備える。
【００５７】
撮影光学系１９は、入射した光を受けて、撮像装置１ａの撮像面に被写体の像を形成する。撮影光学系１９は、レンズおよび絞りを含む。
【００５８】
メカニカルシャッタ２は、光路上において撮影光学系１９と撮像装置１ａとの間に設けられ、露出を制御する。
【００５９】
撮像装置１ａは、その撮像面に形成された被写体の像を画像信号に変換する。撮像装置１ａは、その画像信号を画素配列ＰＡから読み出して出力する。
【００６０】
タイミング信号発生回路５は、システム制御部１３から指令に応じて、撮影光学系１、メカニカルシャッタ２および撮像装置３を駆動させるための駆動信号の基準となる基準クロック信号を発生させる。タイミング信号発生回路５は、基準クロック信号を駆動回路６へ供給する。
【００６１】
駆動回路６は、基準クロック信号を受けて、撮影光学系１９、メカニカルシャッタ２および撮像装置３をそれぞれ駆動させるための駆動信号を生成する。駆動回路６は、各駆動信号を撮影光学系１９、メカニカルシャッタ２および撮像装置１ａにそれぞれ供給する。
【００６２】
信号処理回路７は、撮像装置１ａから画像信号を受けて、画像信号に対してＡ／Ｄ変換を行ったり各種の補正等の演算処理（信号処理）を行い、画像データを生成する。この画像データは、画像メモリ８、記録回路１０、及びシステム制御部１３などへ供給される。
【００６３】
画像メモリ８は、信号処理された画像データを信号処理回路７から受けて記憶する。
【００６４】
記録回路１０には、記録媒体９が取り外し可能に接続される。記録回路１０は、信号処理された画像データを信号処理回路７から受けて、その接続された記録媒体９に画像データを記録する。
【００６５】
表示回路１２は、信号処理された画像データを信号処理回路７から受けて、その画像データを表示用の信号に変換する。
【００６６】
画像表示装置１１は、表示用の信号を表示回路１２から受けて、画像データに応じた画像を表示する。
【００６７】
システム制御部１３は、撮像システム２０ａを全体的に制御する。
【００６８】
ＲＯＭ１４は、システム制御部１３で実行される制御方法を記載したプログラム、プログラムを実行する際に使用されるパラメータやテーブル等の制御データ、および、欠陥画素情報等の補正データを記憶している。システム制御部１３は、所定の制御動作を行う際に必要に応じてこれらの情報を参照する。
【００６９】
ＲＡＭ１５は、システム制御部１３が所定の制御動作を行う際における一時的な記憶領域（作業領域）として使用される。
【００７０】
複数のスイッチ１６〜１８は、システム制御部１３に接続され、それぞれの状態に応じた処理を実行する。各スイッチ１６〜１８は、例えば、次のような処理を実行する。
【００７１】
電源ＳＷ１６は、電源ボタン（図示せず）が押された状態であることに応じて、撮像システム２０ａを起動させるための処理を実行する。
【００７２】
第１ＳＷ１７は、シャッターボタン（図示せず）が第１の状態（例えば、半押し状態）であることに応じて、測光処理、測距処理等の撮影準備動作を指示する信号を発生させて、それらの信号をシステム制御部１３へ供給する。これにより、システム制御部１３は、測光処理、測距処理等の撮影準備動作のための制御動作を行う。
【００７３】
第２ＳＷ１８は、シャッターボタン（図示せず）が第２の状態（例えば、全押し状態）であることに応じて、撮像動作の開始を指示する信号を発生させて、その信号をシステム制御部１３へ供給する。これにより、システム制御部１３は、撮像動作のための制御動作を開始する。すなわち、ミラー（図示せず）及びメカニカルシャッタ２、撮像装置３の電子シャッタが駆動されて、撮像装置３から読み出された画像信号が信号処理回路７、記録回路１０を介して記録媒体９に書き込まれる一連の撮像動作が行われる。
【００７４】
次に、本発明の第１実施形態における撮像装置１ａを、図２を用いて説明する。図２は、本発明の第１実施形態における撮像装置１ａの構成図である。撮像装置１ａを構成する各回路素子は、半導体集積回路の製造技術によって、特に制限されないが、単結晶シリコンのような１個の半導体基板上において形成される。
【００７５】
撮像装置１ａは、画素配列ＰＡ、垂直走査回路ブロック（選択手段）１２１ａ、複数の垂直出力線Ｖ０ａ〜Ｖ２ａ、複数の切り離し部（複数の切り離し手段）ＭＶＯＦＦ００ａ〜ＭＶＯＦＦ２２ａ及び読み出し部（読み出し手段）３０を備える。
【００７６】
画素配列ＰＡでは、複数の画素１００（０，０）〜１００（２，３）が行方向及び列方向に配列されている。図２には、画素配列ＰＡに含まれる画素が３列×４行である場合が例示されている。
【００７７】
垂直走査回路ブロック１２１ａは、画素選択線ＰＳＥＬ０〜ＰＳＥＬ３を介してアクティブな画素選択パルスφＰＳＥＬ０〜φＰＳＥＬ３を供給することにより、画素配列ＰＡにおいて１行を選択する。また、垂直走査回路ブロック１２１ａは、画素リセット線ＰＲＥＳ０〜ＰＲＥＳ３を介してアクティブな画素リセットパルスφＰＲＥＳ０〜φＰＲＥＳ３を各画素に供給する。垂直走査回路ブロック１２１ａは、画素信号転送線ＰＴＸ０〜ＰＴＸ３を介してアクティブな画素信号転送パルスφＰＴＸ０〜φＰＴＸ３を各画素に供給する。垂直走査回路ブロック１２１ａは、切り離し線ＰＶＯＦＦ０ａ〜ＰＶＯＦＦ２ａを介してアクティブな切り離しパルスφＰＶＯＦＦ０ａ〜φＰＶＯＦＦ２ａを複数の切り離し部ＭＶＯＦＦ００ａ〜ＭＶＯＦＦ２２ａに供給する。
【００７８】
複数の垂直出力線Ｖ０ａ〜Ｖ２ａは、画素配列ＰＡの各列の画素にそれぞれ接続されている。各垂直出力線Ｖ０ａ〜Ｖ２ａは、画素配列ＰＡの各列に沿って延びている。ここで、初期状態における垂直出力線Ｖ０ａ〜Ｖ２ａの配線容量をＷＣ１とする。
【００７９】
複数の切り離し部ＭＶＯＦＦ００ａ〜ＭＶＯＦＦ２２ａは、複数の垂直出力線Ｖ０ａ〜Ｖ２ａのそれぞれにおいて画素配列ＰＡの行の間の複数の部分の全てに設けられている。これにより、複数の切り離し部ＭＶＯＦＦ００ａ〜ＭＶＯＦＦ２２ａは、複数の垂直出力線Ｖ０ａ〜Ｖ２ａのそれぞれにおいて、画素配列ＰＡの行の間の複数の部分の全てを電気的に切り離す。例えば、複数の切り離し部ＭＶＯＦＦ００ａ〜ＭＶＯＦＦ２２ａは、画素配列ＰＡにおいて信号が読み出された行の画素と読み出し部３０とを電気的に切り離す。
【００８０】
読み出し部３０は、画素配列ＰＡにおいて垂直走査回路ブロック１２１ａにより選択された行の画素から複数の垂直出力線Ｖ０ａ〜Ｖ２ａの一端Ｖ０ａ１〜Ｖ２ａ１で信号を読み出す。読み出し部３０は、読み出した信号に応じて画像信号を生成して後段へ出力する。
【００８１】
次に、画素配列ＰＡにおける各画素１００（０，０）〜１００（２，３）の構成を説明する。以下では、画素１００（０，０）の構成を説明するが、他の画素の構成も画素１００（０，０）の構成と同様である。
【００８２】
画素１００（０，０）は、フォトダイオードＰＤ、転送ＭＯＳトランジスタＭ１、フローティングディフュージョン（以下、ＦＤとする）１０１、及び増幅ＭＯＳトランジスタＭ３を備える。画素１００（０，０）は、リセットＭＯＳトランジスタＭ２、増幅ＭＯＳトランジスタＭ３、及び選択ＭＯＳトランジスタＭ４を備える。
【００８３】
フォトダイオードＰＤは、受けた光に応じて電荷を発生する。図２では、アノード側が接地された構成が例示されている。フォトダイオードＰＤのカソード側は、転送ＭＯＳトランジスタＭ１に接続されている。
【００８４】
転送ＭＯＳトランジスタＭ１は、画素信号転送線ＰＴＸ０を介してアクティブな転送信号がゲートに供給された際に、フォトダイオードＰＤに蓄積された電荷をＦＤ１０１へ転送する。
【００８５】
ＦＤ１０１は、転送された電荷を電圧に変換して、その電位に応じた信号（光信号）を増幅ＭＯＳトランジスタＭ３のゲートへ入力する。
【００８６】
リセットＭＯＳトランジスタＭ２は、画素リセット線ＰＲＥＳ０を介してアクティブなリセット信号がゲートに供給された際に、そのドレインに供給されたリセット電源の電位に応じて、そのソースに接続されたＦＤ１０１をリセットする。
【００８７】
増幅ＭＯＳトランジスタＭ３は、ＦＤ１０１の電位に応じた信号がゲートに入力される。増幅ＭＯＳトランジスタＭ３は、選択ＭＯＳトランジスタＭ４がオンした際に、垂直出力線Ｖ０を介して接続された定電流源Ｉとともにソースフォロワ動作を行い、ゲートに入力された信号を増幅して選択ＭＯＳトランジスタＭ４経由で垂直出力線Ｖ０へ出力する。  選択ＭＯＳトランジスタＭ４は、画素選択線ＰＳＥＬ０を介してアクティブな画素選択パルスがゲートに供給された際にオンする。
【００８８】
次に、複数の切り離し部ＭＶＯＦＦ００ａ〜ＭＶＯＦＦ２２ａの構成を説明する。以下では、０列目の垂直出力線Ｖ０ａに接続された切り離し部ＭＶＯＦＦ００ａ〜ＭＶＯＦＦ０２ａを中心に説明する。他の垂直出力線Ｖ１ａ，Ｖ２ａに接続された切り離し部ＭＶＯＦＦ１０ａ〜ＭＶＯＦＦ２２ａに関しても、切り離し部ＭＶＯＦＦ００ａ〜ＭＶＯＦＦ０２ａと同様である。
【００８９】
切り離し部ＭＶＯＦＦ００ａは、垂直出力線Ｖ０ａにおいて画素配列ＰＡの０行目と１行目との間に設けられている。切り離し部ＭＶＯＦＦ００ａは、例えばＭＯＳトランジスタである。この場合、切り離し部ＭＶＯＦＦ００ａは、そのドレインが０行目の画素１００（０，０）に接続され、そのソースが１行目以降の画素１００（０，１）〜１００（０，３）及び読み出し部３０に接続されている。切り離し部ＭＶＯＦＦ００ａは、アクティブな切り離しパルスφＰＶＯＦＦ０ａがゲートに供給された際に、オンして、０行目の画素１００（０，０）と読み出し部３０とを電気的に接続する。この状態では、垂直出力線Ｖ０ａの実効的な長さがＬ１ａである。
【００９０】
切り離し部ＭＶＯＦＦ００ａは、ノンアクティブな切り離しパルスφＰＶＯＦＦ０ａがゲートに供給された際に、オフして、０行目の画素１００（０，０）と読み出し部３０とを電気的に切り離す。この状態では、垂直出力線Ｖ０ａの実効的な長さがＬ２ａ（＜Ｌ１ａ）になる。これにより、垂直出力線Ｖ０ａの実効的な長さがＬ１ａである場合の配線容量ＷＣ１に比べて、垂直出力線Ｖ０ａの配線容量ＷＣ２が小さくなる。
【００９１】
切り離し部ＭＶＯＦＦ０１ａは、垂直出力線Ｖ０ａにおいて画素配列ＰＡの１行目と２行目との間に設けられている。切り離し部ＭＶＯＦＦ０１ａは、例えばＭＯＳトランジスタである。この場合、切り離し部ＭＶＯＦＦ０１ａは、そのドレインが０行目及び１行目の画素１００（０，０），１００（０，１）に接続され、そのソースが２行目以降の画素１００（０，２），１００（０，３）及び読み出し部３０に接続されている。切り離し部ＭＶＯＦＦ０１ａは、アクティブな切り離しパルスφＰＶＯＦＦ１ａがゲートに供給された際に、オンして、０行目及び１行目の画素１００（０，０），１００（０，１）と読み出し部３０とを電気的に接続する。切り離し部ＭＶＯＦＦ０１ａは、ノンアクティブな切り離しパルスφＰＶＯＦＦ１ａがゲートに供給された際に、オフして、０行目及び１行目の画素１００（０，０），１００（０，１）と読み出し部３０とを電気的に切り離す。この状態では、垂直出力線Ｖ０ａの実効的な長さがＬ３ａ（＜Ｌ２ａ）になる。これにより、垂直出力線Ｖ０ａの実効的な長さがＬ２ａである場合の配線容量ＷＣ２に比べて、垂直出力線Ｖ０ａの配線容量ＷＣ３が小さくなる。
【００９２】
切り離し部ＭＶＯＦＦ０２ａは、垂直出力線Ｖ０ａにおいて画素配列ＰＡの２行目と３行目との間に設けられている。切り離し部ＭＶＯＦＦ０２ａは、例えばＭＯＳトランジスタである。この場合、切り離し部ＭＶＯＦＦ０２ａは、そのドレインが０行目〜２行目の画素１００（０，０）〜１００（０，２）に接続され、そのソースが３行目以降の画素１００（０，３）及び読み出し部３０に接続されている。切り離し部ＭＶＯＦＦ０２ａは、アクティブな切り離しパルスφＰＶＯＦＦ２ａがゲートに供給された際に、オンして、０行目〜２行目の画素１００（０，０）〜１００（０，２）と読み出し部３０とを電気的に接続する。切り離し部ＭＶＯＦＦ０２ａは、ノンアクティブな切り離しパルスφＰＶＯＦＦ２ａがゲートに供給された際に、オフして、０行目〜２行目の画素１００（０，０）〜１００（０，２）と読み出し部３０とを電気的に切り離す。この状態では、垂直出力線Ｖ０ａの実効的な長さがＬ４ａ（＜Ｌ３ａ）になる。これにより、垂直出力線Ｖ０ａの実効的な長さがＬ３ａである場合の配線容量ＷＣ３に比べて、垂直出力線Ｖ０ａの配線容量ＷＣ４が小さくなる。
【００９３】
次に、読み出し部３０の構成を説明する。
【００９４】
読み出し部３０は、クランプ容量Ｃ０、演算増幅器１１１、ノイズ信号転送スイッチＭ１１、光信号転送スイッチＭ１２、ノイズ信号保持容量ＣＴＮ、及び光信号保持容量ＣＴＳを備える。読み出し部３０は、水平走査回路ブロック１２２、水平転送スイッチＭ２１、Ｍ２２、及び差動回路ブロック１１２を備える。
【００９５】
クランプ容量Ｃ０は、垂直出力線Ｖ０ａ〜Ｖ２ａに伝達されたノイズ信号又は光信号を蓄積する。また、クランプ容量Ｃ０は、所定のタイミングで演算増幅器１１１とともにクランプ動作を行い、蓄積しているノイズ信号又は光信号をクランプする。
【００９６】
演算増幅器１１１は、クランプ容量Ｃ０が反転入力端子に接続され、クランプ容量Ｃ０に蓄積された信号が伝達される。また、演算増幅器１１１は、クランプ電圧ＶＣ０Ｒが非反転入力端子に供給される。演算増幅器１１１は、その出力端子から、ノイズ信号又は光信号を出力する。
【００９７】
ノイズ信号転送スイッチＭ１１は、ノイズ信号転送線ＰＴＮを介してアクティブなノイズ信号転送パルスφＰＴＮがゲートに供給された際に、オンして、演算増幅器１１１から出力されたノイズ信号をノイズ信号保持容量ＣＴＮへ転送する。
【００９８】
光信号転送スイッチＭ１２は、光信号転送線ＰＴＳを介してアクティブな光信号転送パルスφＰＴＳがゲートに供給された際に、オンして、演算増幅器１１１から出力された光信号を光信号保持容量ＣＴＳへ転送する。
【００９９】
ノイズ信号保持容量ＣＴＮは、転送されたノイズ信号を一時的に保持する。ノイズ信号保持容量ＣＴＮは、ノイズ信号が転送される電極と反対側の電極が接地されている。
【０１００】
光信号保持容量ＣＴＳは、転送された光信号を一時的に保持する。光信号保持容量ＣＴＳは、光信号が転送される電極と反対側の電極が接地されている。
【０１０１】
水平走査回路ブロック１２２は、各列の水平転送スイッチＭ２１、Ｍ２２に供給する水平走査信号Ｈ０〜Ｈ２を順次にアクティブにする。
【０１０２】
水平転送スイッチＭ２１、Ｍ２２は、水平走査回路ブロック１２２からアクティブな水平走査信号Ｈ０〜Ｈ２がゲートに供給された際に、オンする。これにより、ノイズ信号保持容量ＣＴＮに保持されたノイズ信号と、光信号保持容量ＣＴＳに保持された光信号とを、差動回路ブロック１１２へ供給する。
【０１０３】
差動回路ブロック１１２は、ノイズ信号と光信号との差分を演算して画像信号を生成する。そして、差動回路ブロック１１２は、生成した画像信号を後段へ出力する。
【０１０４】
次に、撮像装置１ａにおける読み出し動作を、図３を用いて説明する。図３は、撮像装置１ａの動作を示すタイミングチャートである。
【０１０５】
垂直走査回路ブロック１２１ａは、画素選択パルスφＰＳＥＬ０，φＰＳＥＬ１，φＰＳＥＬ２，φＰＳＥＬ３を順次にアクティブにすることにより、画素配列ＰＡの０行目、１行目、２行目、３行目と順次に選択する。すなわち、垂直走査回路ブロック１２１ａは、画素配列ＰＡにおいて一端Ｖ０ａ１〜Ｖ２ａ１から最も遠い行から一端Ｖ０ａ１〜Ｖ２ａ１に最も近い行へと順次に行を選択する。
【０１０６】
読み出し部３０は、画素配列ＰＡにおいて垂直走査回路ブロック１２１ａにより選択された行の画素から複数の垂直出力線Ｖ０ａ〜Ｖ２ａの一端Ｖ０ａ１〜Ｖ２ａ１で信号を読み出す。読み出し部３０は、画素配列ＰＡの０行目、１行目、２行目、３行目から順次に信号を読み出す。読み出し部３０は、水平走査信号Ｈ０〜Ｈ２が順次にアクティブになる水平走査期間に、読み出した信号を列ごとに順次に出力する。
【０１０７】
タイミングＴ０ａでは、垂直走査回路ブロック１２１ａが、切り離しパルスφＰＶＯＦＦ０ａ〜ＰＶＯＦＦ２ａをアクティブにする。これにより、複数の切り離し部ＭＶＯＦＦ００ａ〜ＭＶＯＦＦ２２ａがオンして、複数の垂直出力線Ｖ０ａ〜Ｖ２ａの実効的な長さがいずれもＬ１ａとなる。
【０１０８】
タイミングＴ１では、垂直走査回路ブロック１２１ａが、画素選択パルスφＰＳＥＬ０をアクティブ（ハイレベル）にする。これにより、画素配列ＰＡの０行目の画素の選択ＭＯＳトランジスタＭ４がオンして、画素配列ＰＡの０行目が選択される。また、垂直走査回路ブロック１２１ａは、切り離しパルスφＰＶＯＦＦ０ａ〜ＰＶＯＦＦ２ａをアクティブにする。これにより、複数の切り離し部ＭＶＯＦＦ００ａ〜ＭＶＯＦＦ２２ａがオンして、複数の垂直出力線Ｖ０ａ〜Ｖ２ａの実効的な長さがいずれもＬ１ａとなる。
【０１０９】
タイミングＴ２では、垂直走査回路ブロック１２１ａが、画素リセットパルスφＰＲＥＳ０をアクティブ（ハイレベル）にする。これにより、画素配列ＰＡの０行目の画素において、リセットＭＯＳトランジスタＭ２がオンして、ＦＤ１０１がリセットされる。そして、リセットされたＦＤ１０１の電位に基づく信号（ノイズ信号）が増幅ＭＯＳトランジスタＭ３のゲートに入力される。０行目の画素のノイズ信号が増幅ＭＯＳトランジスタＭ３及び垂直出力線Ｖ０ａ〜Ｖ２ａの一端Ｖ０ａ１〜Ｖ２ａ１で読み出し部３０により読み出される。
【０１１０】
タイミングＴ３では、垂直走査回路ブロック１２１ａが、画素リセットパルスφＰＲＥＳ０をノンアクティブ（ローレベル）にする。これにより、ＦＤ１０１のリセットが終了する。
【０１１１】
タイミングＴ３〜Ｔ４の期間ＣＰ１では、０行目の画素から出力されたノイズ信号に応じた電圧により、垂直出力線Ｖ０ａ〜Ｖ２ａの実効的な配線容量（破線で示す容量）ＷＣ１とクランプ容量Ｃ０との容量比に応じてクランプ容量Ｃ０に電荷が充電（蓄積）される。そして、垂直出力線Ｖ０ａ〜Ｖ２ａの電圧が充分安定するようになる。
【０１１２】
タイミングＴ４では、垂直走査回路ブロック１２１ａが、クランプ電圧ＶＣ０Ｒの電位をローレベルからハイレベルにする。これにより、演算増幅器１１１とクランプ容量Ｃ０とによるクランプ動作が開始され、ノイズ信号がクランプされ始める。
【０１１３】
タイミングＴ５では、垂直走査回路ブロック１２１ａが、クランプ電圧ＶＣ０Ｒの電位をハイレベルからローレベルにする。これにより、演算増幅器１１１とクランプ容量Ｃ０とによるクランプ動作が終了し、ノイズ信号がクランプされる。
【０１１４】
タイミングＴ６では、垂直走査回路ブロック１２１ａが、ノイズ信号転送パルスφＰＴＮをアクティブ（ハイレベル）にする。これにより、ノイズ信号転送スイッチＭ１１がオンして、クランプ容量Ｃ０に蓄積されたノイズ信号が演算増幅器１１１で増幅された後にノイズ信号保持容量ＣＴＮへ転送される。
【０１１５】
タイミングＴ７では、垂直走査回路ブロック１２１ａが、ノイズ信号転送パルスφＰＴＮをノンアクティブ（ローレベル）にする。これにより、ノイズ信号がノイズ信号保持容量ＣＴＮに保持される。
【０１１６】
タイミングＴ８では、垂直走査回路ブロック１２１ａが、画素信号転送パルスφＰＴＸ０をハイレベルにする。これにより、画素配列ＰＡの０行目の画素において、転送ＭＯＳトランジスタＭ１がオンして、フォトダイオードＰＤが蓄積した電荷がＦＤ１０１へ転送される。そして、ＦＤ１０１の電位に基づく信号（光信号）が増幅ＭＯＳトランジスタＭ３のゲートに入力され、０行目の画素の光信号が増幅ＭＯＳトランジスタＭ３及び垂直出力線Ｖ０ａ〜Ｖ２ａの一端Ｖ０ａ１〜Ｖ２ａ１で読み出し部３０により読み出される。
【０１１７】
タイミングＴ９では、垂直走査回路ブロック１２１ａが、画素信号転送パルスφＰＴＸ０をノンアクティブ（ローレベル）にする。これにより、画素配列ＰＡの０行目の画素において、転送ＭＯＳトランジスタＭ１がオフする。
【０１１８】
タイミングＴ９〜Ｔ１０の期間ＣＰ２では、０行目の画素から出力された光信号に応じた電圧により、垂直出力線Ｖ０ａ〜Ｖ２ａの実効的な配線容量（破線で示す容量）ＷＣ１とクランプ容量Ｃ０との容量比に応じてクランプ容量Ｃ０に電荷が充電（蓄積）される。そして、垂直出力線Ｖ０ａ〜Ｖ２ａの電圧が充分安定するようになる。
【０１１９】
タイミングＴ１０では、垂直走査回路ブロック１２１ａが、光信号転送パルスφＰＴＳをアクティブ（ハイレベル）にする。これにより、光信号転送スイッチＭ１２がオンして、クランプ容量Ｃ０に蓄積された光信号が演算増幅器１１１で増幅された後に光信号保持容量ＣＴＳへ転送される。
【０１２０】
タイミングＴ１１では、垂直走査回路ブロック１２１ａが、光信号転送パルスφＰＴＳをノンアクティブ（ローレベル）にする。これにより、光信号が光信号保持容量ＣＴＳに保持される。
【０１２１】
タイミングＴ１２ａでは、垂直走査回路ブロック１２１ａが、画素選択パルスφＰＳＥＬ０をノンアクティブ（ローレベル）にする。これにより、画素配列ＰＡの０行目の画素において、選択ＭＯＳトランジスタＭ４がオフする。画素配列ＰＡの０行目が非選択状態になる。また、垂直走査回路ブロック１２１ａは、切り離しパルスφＰＶＯＦＦ０ａをノンアクティブにする。これにより、画素配列ＰＡの０行目と１行目との間に設けられた切り離し部ＭＶＯＦＦ００ａ，ＭＶＯＦＦ１０ａ，ＭＶＯＦＦ２０ａがオフして、複数の垂直出力線Ｖ０ａ〜Ｖ２ａの実効的な長さがいずれもＬ２ａ（＜Ｌ１ａ）となる。それに応じて、複数の垂直出力線Ｖ０ａ〜Ｖ２ａの実効的な配線容量はＷＣ２（＜ＷＣ１）になる。
【０１２２】
タイミングＴ１３〜Ｔ１４の期間（水平走査期間）では、水平走査回路ブロック１２２が、水平走査信号Ｈ０〜Ｈ２を順次にアクティブにする。画素配列ＰＡの各列に対応した水平転送スイッチＭ２１，Ｍ２２が順次にオンする。これにより、０行目の各列の画素のノイズ信号及び光信号は、ノイズ信号保持容量ＣＴＮ及び光信号保持容量ＣＴＳから各列について順次に差動回路ブロック１１２へ供給される。差動回路ブロック１１２は、ノイズ信号と光信号との差分を演算して画像信号を生成し、その画像信号を後段へ出力する。
【０１２３】
このようにして、画素配列ＰＡの０行目の読み出し動作では、画素配列ＰＡの０行目の各列の画素の画素信号が読み出されて、その画素信号に応じた画像信号が順次に後段へ出力される。そして、画素配列ＰＡの１行目〜３行目の読み出し動作についても基本的に同様に繰り返されるが、次の点で０行目と異なる動作が行われる。
【０１２４】
タイミングＴ１５ａ〜Ｔ１６ａの期間ＣＰ３ａでは、１行目の画素から出力されたノイズ信号に応じた電圧により、垂直出力線Ｖ０ａ〜Ｖ２ａの実効的な配線容量ＷＣ２とクランプ容量Ｃ０との容量比に応じてクランプ容量Ｃ０に電荷が充電される。
【０１２５】
タイミングＴ１７ａ〜Ｔ１８ａの期間ＣＰ４ａでは、１行目の画素から出力された光信号に応じた電圧により、垂直出力線Ｖ０ａ〜Ｖ２ａの実効的な配線容量ＷＣ２とクランプ容量Ｃ０との容量比に応じてクランプ容量Ｃ０に電荷が充電される。
【０１２６】
タイミングＴ１９ａでは、垂直走査回路ブロック１２１ａが、切り離しパルスφＰＶＯＦＦ１ａをノンアクティブにする。これにより、画素配列ＰＡの１行目と２行目との間に設けられた切り離し部ＭＶＯＦＦ０１ａ，ＭＶＯＦＦ１１ａ，ＭＶＯＦＦ２１ａがオフして、複数の垂直出力線Ｖ０ａ〜Ｖ２ａの実効的な長さがいずれもＬ３ａ（＜Ｌ２ａ）となる。それに応じて、複数の垂直出力線Ｖ０ａ〜Ｖ２ａの実効的な配線容量はＷＣ３（＜ＷＣ２）になる。
【０１２７】
タイミングＴ２０ａ〜Ｔ２１ａの期間ＣＰ５ａでは、２行目の画素から出力されたノイズ信号に応じた電圧により、垂直出力線Ｖ０ａ〜Ｖ２ａの実効的な配線容量ＷＣ３とクランプ容量Ｃ０との容量比に応じてクランプ容量Ｃ０に電荷が充電される。
【０１２８】
タイミングＴ２２ａ〜Ｔ２３ａの期間ＣＰ６ａでは、２行目の画素から出力された光信号に応じた電圧により、垂直出力線Ｖ０ａ〜Ｖ２ａの実効的な配線容量ＷＣ３とクランプ容量Ｃ０との容量比に応じてクランプ容量Ｃ０に電荷が充電される。
【０１２９】
タイミングＴ２４ａでは、垂直走査回路ブロック１２１ａが、切り離しパルスφＰＶＯＦＦ２ａをノンアクティブにする。これにより、画素配列ＰＡの２行目と３行目との間に設けられた切り離し部ＭＶＯＦＦ０２ａ，ＭＶＯＦＦ１２ａ，ＭＶＯＦＦ２２ａがオフして、複数の垂直出力線Ｖ０ａ〜Ｖ２ａの実効的な長さがいずれもＬ４ａ（＜Ｌ３ａ）となる。それに応じて、複数の垂直出力線Ｖ０ａ〜Ｖ２ａの実効的な配線容量はＷＣ４（＜ＷＣ３）になる。
【０１３０】
タイミングＴ２５ａ〜Ｔ２６ａの期間ＣＰ７ａでは、３行目の画素から出力されたノイズ信号に応じた電圧により、垂直出力線Ｖ０ａ〜Ｖ２ａの実効的な配線容量ＷＣ４とクランプ容量Ｃ０との容量比に応じてクランプ容量Ｃ０に電荷が充電される。
【０１３１】
タイミングＴ２７ａ〜Ｔ２８ａの期間ＣＰ８ａでは、３行目の画素から出力された光信号に応じた電圧により、垂直出力線Ｖ０ａ〜Ｖ２ａの実効的な配線容量ＷＣ４とクランプ容量Ｃ０との容量比に応じてクランプ容量Ｃ０に電荷が充電される。
【０１３２】
以上のように、０行目〜３行目の読み出し動作が行われた結果、１フレーム分の読み出し動作が完了する。
【０１３３】
ここで、垂直出力線Ｖ０ａ〜Ｖ２ａは、０行目の読み出し動作における実効的な長さＬ１ａより１行目の読み出し動作における実効的な長さＬ２ａが短い。これにより、垂直出力線Ｖ０ａ〜Ｖ２ａは、０行目の読み出し動作における配線容量ＷＣ１より１行目の読み出し動作における配線容量ＷＣ２が小さい。この結果、０行目の読み出し動作においてクランプ容量Ｃ０に電荷を充電するための期間ＣＰ１，ＣＰ２に比べて、１行目の読み出し動作においてクランプ容量Ｃ０に電荷を充電するための期間ＣＰ３ａ，ＣＰ４ａを短くできる。
【０１３４】
垂直出力線Ｖ０ａ〜Ｖ２ａは、１行目の読み出し動作における実効的な長さＬ２ａより２行目の読み出し動作における実効的な長さＬ３ａが短い。これにより、垂直出力線Ｖ０ａ〜Ｖ２ａは、１行目の読み出し動作における配線容量ＷＣ２より２行目の読み出し動作における配線容量ＷＣ３が小さい。この結果、１行目の読み出し動作においてクランプ容量Ｃ０に電荷を充電するための期間ＣＰ３ａ，ＣＰ４ａに比べて、２行目の読み出し動作においてクランプ容量Ｃ０に電荷を充電するための期間ＣＰ５ａ，ＣＰ６ａを短くできる。
【０１３５】
垂直出力線Ｖ０ａ〜Ｖ２ａは、２行目の読み出し動作における実効的な長さＬ３ａより３行目の読み出し動作における実効的な長さＬ４ａが短い。これにより、垂直出力線Ｖ０ａ〜Ｖ２ａは、２行目の読み出し動作における配線容量ＷＣ３より３行目の読み出し動作における配線容量ＷＣ４が小さい。この結果、２行目の読み出し動作においてクランプ容量Ｃ０に電荷を充電するための期間ＣＰ５ａ，ＣＰ６ａに比べて、３行目の読み出し動作においてクランプ容量Ｃ０に電荷を充電するための期間ＣＰ７ａ，ＣＰ８ａを短くできる。
【０１３６】
以上のように、１フレーム分の読み出し動作の途中で垂直出力線の実効的な配線容量を低減しながら画素配列ＰＡから信号を読み出すことができる。これにより、１フレーム分の読み出し動作の途中でクランプ容量Ｃ０に電荷を充電させるための時間を短くすることができるので、１フレーム分の読み出し動作に要する時間を全体として短縮することができる。
【０１３７】
なお、本発明は、画素配列ＰＡの面積が大きく、垂直出力線Ｖ０ａ〜Ｖ２ａが長い撮像装置であるほど有効である。例えば、デジタル一眼レフカメラや大判デジタルカメラ等に用いられるような大型の撮像装置において有効である。
【０１３８】
次に、本発明の第２実施形態に係る撮像システム２０ｂを、図４を用いて説明する。図４は、本発明の第２実施形態に係る撮像システム２０ｂにおける撮像装置１ｂの構成図である。
【０１３９】
撮像システム２０ｂは、撮像装置１ｂを備える点で第１実施形態と異なる。撮像装置１ｂは、垂直走査回路ブロック１２１ｂ及び複数の垂直出力線Ｖ０ｂ〜Ｖ２ｂを備える。撮像装置１ｂは、複数の切り離し部ＭＶＯＦＦ００ａ，ＭＶＯＦＦ１０ａ，ＭＶＯＦＦ２０ａ，ＭＶＯＦＦ０２ａ，ＭＶＯＦＦ１２ａ，及びＭＶＯＦＦ２２ａを備えない。すなわち、複数の切り離し部ＭＶＯＦＦ０１ａ，ＭＶＯＦＦ１１ａ，ＭＶＯＦＦ２１ａは、複数の垂直出力線Ｖ０ｂ〜Ｖ２ｂのそれぞれにおいて、画素配列ＰＡの行の間に１つ設けられている。具体的には、複数の切り離し部ＭＶＯＦＦ０１ａ，ＭＶＯＦＦ１１ａ，ＭＶＯＦＦ２１ａは、画素配列ＰＡの２行目と３行目との間に設けられている。すなわち、複数の切り離し部ＭＶＯＦＦ０１ａ，ＭＶＯＦＦ１１ａ，ＭＶＯＦＦ２１ａは、複数の垂直出力線Ｖ０ｂ〜Ｖ２ｂのそれぞれにおいて、画素配列ＰＡの行の間の複数の部分のうち１つの部分を電気的に切り離す。
【０１４０】
次に、撮像装置１ｂにおける読み出し動作が、図５に示すように、次の点で第１実施形態と異なる。図５は、撮像装置１ｂの動作を示すタイミングチャートである。
【０１４１】
タイミングＴ０ｂでは、垂直走査回路ブロック１２１ｂが、切り離しパルスφＰＶＯＦＦ１ａをアクティブにする。これにより、複数の切り離し部ＭＶＯＦＦ０１ａ，ＭＶＯＦＦ１１ａ，ＭＶＯＦＦ２１ａがオンして、複数の垂直出力線Ｖ０ｂ〜Ｖ２ｂの実効的な長さがいずれもＬ１ａとなる。
【０１４２】
タイミングＴ１２ｂでは、複数の垂直出力線Ｖ０ｂ〜Ｖ２ｂの実効的な長さがいずれもＬ１ａのままであり、複数の垂直出力線Ｖ０ｂ〜Ｖ２ｂの実効的な配線容量はＷＣ１のままである。
【０１４３】
タイミングＴ１５ｂ〜Ｔ１６ｂの期間ＣＰ３ｂでは、１行目の画素から出力されたノイズ信号に応じた電圧により、垂直出力線Ｖ０ｂ〜Ｖ２ｂの実効的な配線容量ＷＣ１とクランプ容量Ｃ０との容量比に応じてクランプ容量Ｃ０に電荷が充電される。
【０１４４】
タイミングＴ１７ｂ〜Ｔ１８ｂの期間ＣＰ４ｂでは、１行目の画素から出力された光信号に応じた電圧により、垂直出力線Ｖ０ｂ〜Ｖ２ｂの実効的な配線容量ＷＣ１とクランプ容量Ｃ０との容量比に応じてクランプ容量Ｃ０に電荷が充電される。
【０１４５】
タイミングＴ１９ｂでは、垂直走査回路ブロック１２１ｂが、切り離しパルスφＰＶＯＦＦ１ａをノンアクティブにする。これにより、画素配列ＰＡの１行目と２行目との間に設けられた切り離し部ＭＶＯＦＦ０１ａ，ＭＶＯＦＦ１１ａ，ＭＶＯＦＦ２１ａがオフして、複数の垂直出力線Ｖ０ｂ〜Ｖ２ｂの実効的な長さがいずれもＬ３ａ（＜Ｌ１ａ）となる。それに応じて、複数の垂直出力線Ｖ０ｂ〜Ｖ２ｂの実効的な配線容量はＷＣ３（＜ＷＣ１）になる。
【０１４６】
タイミングＴ２０ｂ〜Ｔ２１ｂの期間ＣＰ５ｂでは、２行目の画素から出力されたノイズ信号に応じた電圧により、垂直出力線Ｖ０ｂ〜Ｖ２ｂの実効的な配線容量ＷＣ３とクランプ容量Ｃ０との容量比に応じてクランプ容量Ｃ０に電荷が充電される。
【０１４７】
タイミングＴ２２ｂ〜Ｔ２３ｂの期間ＣＰ６ｂでは、２行目の画素から出力された光信号に応じた電圧により、垂直出力線Ｖ０ｂ〜Ｖ２ｂの実効的な配線容量ＷＣ３とクランプ容量Ｃ０との容量比に応じてクランプ容量Ｃ０に電荷が充電される。
【０１４８】
タイミングＴ２５ｂ〜Ｔ２６ｂの期間ＣＰ７ｂでは、３行目の画素から出力されたノイズ信号に応じた電圧により、垂直出力線Ｖ０ｂ〜Ｖ２ｂの実効的な配線容量ＷＣ３とクランプ容量Ｃ０との容量比に応じてクランプ容量Ｃ０に電荷が充電される。
【０１４９】
タイミングＴ２７ｂ〜Ｔ２８ｂの期間ＣＰ８ｂでは、３行目の画素から出力された光信号に応じた電圧により、垂直出力線Ｖ０ｂ〜Ｖ２ｂの実効的な配線容量ＷＣ３とクランプ容量Ｃ０との容量比に応じてクランプ容量Ｃ０に電荷が充電される。
【０１５０】
ここで、垂直出力線Ｖ０ｂ〜Ｖ２ｂは、０行目，１行目の読み出し動作における実効的な長さＬ１ａより２行目，３行目の読み出し動作における実効的な長さＬ３ａが短い。これにより、垂直出力線Ｖ０ｂ〜Ｖ２ｂは、０行目，１行目の読み出し動作における配線容量ＷＣ１より２行目，３行目の読み出し動作における配線容量ＷＣ３が小さい。この結果、０行目，１行目の読み出し動作においてクランプ容量Ｃ０に電荷を充電するための期間ＣＰ１等に比べて、２行目，３行目の読み出し動作においてクランプ容量Ｃ０に電荷を充電するための期間ＣＰ５ｂ等を短くできる。
【０１５１】
以上のように、１フレーム分の読み出し動作の途中で垂直出力線の実効的な配線容量を低減しながら画素配列ＰＡから信号を読み出すことができる。これにより、１フレーム分の読み出し動作の途中でクランプ容量Ｃ０に電荷を充電させるための時間を短くすることができるので、１フレーム分の読み出し動作に要する時間を全体として短縮することができる。
【０１５２】
なお、複数の切り離し部は、複数の垂直出力線Ｖ０ｂ〜Ｖ２ｂにおいて、画素配列ＰＡの行の間であれば１行目と２行目との間以外に設けられていても良い。複数の切り離し部は、複数の垂直出力線Ｖ０ｂ〜Ｖ２ｂのそれぞれにおいて、画素配列ＰＡの行の間の複数の部分のうちの２つ以上の部分に設けられていても良い。
【０１５３】
次に、本発明の第３実施形態に係る撮像システム２０ｃを、図６を用いて説明する。図６は、本発明の第３実施形態に係る撮像システム２０ｃにおける撮像装置１ｃの構成図である。以下では、第１実施形態及び第２実施形態と異なる部分を中心に説明し、同様の部分の説明を省略する。
【０１５４】
撮像システム２０ｃは、撮像装置１ｃを備える点で第１実施形態及び第２実施形態と異なる。撮像装置１ｃは、垂直走査回路ブロック１２１ｃ、複数の垂直出力線Ｖ０ｃ〜Ｖ２ｃ、複数の切り離し部ＭＶＯＦＦ０Ｎｃ，ＭＶＯＦＦ１Ｎｃ，ＭＶＯＦＦ２Ｎｃ、及び読み出し部３０ｃを備える。撮像システム２０ｃは、通常動作モードと部分読み出し動作モードとを有する。
【０１５５】
撮像装置１ｃは、通常動作モードと部分読み出し動作モードとで異なる動作を行う。撮像装置１ｃは、通常動作モードにおいて、第２実施形態と同様の動作を行う。一方、撮像装置１ｃは、部分読み出し動作モードにおいて、第１実施形態及び第２実施形態と異なる動作を行う。
【０１５６】
すなわち、読み出し部３０ｃは、部分読み出し動作モードにおいて、画素配列ＰＡの非読み出し領域ＮＲ１ｃ，ＮＲ２ｃから信号を読み出さない。読み出し部３０ｃは、部分読み出し動作モードにおいて、画素配列ＰＡの読み出し領域ＲＲ１ｃの画素から複数の垂直出力線Ｖ０ｃ〜Ｖ２ｃの一端Ｖ０ｃ１〜Ｖ２ｃ１で信号を読み出す。読み出し領域ＲＲ１ｃは、画素配列ＰＡにおいて行方向に延びた領域であり、非読み出し領域ＮＲ１ｃ，ＮＲ２ｃに並んで配されている。複数の切り離し部ＭＶＯＦＦ０Ｎｃ〜ＭＶＯＦＦ２Ｎｃは、複数の垂直出力線Ｖ０ｃ〜Ｖ２ｃのそれぞれにおいて一端Ｖ０ｃ１〜Ｖ２ｃ１から遠い側で読み出し領域ＲＲ１ｃに隣接する非読み出し領域ＮＲ１ｃと、読み出し領域ＲＲ１ｃとの間に設けられている。これにより、複数の切り離し部ＭＶＯＦＦ０Ｎｃ，ＭＶＯＦＦ１Ｎｃ，ＭＶＯＦＦ２Ｎｃは、非読み出し領域ＮＲ１ｃと読み出し部３０ｃとを電気的に切り離す。
【０１５７】
具体的には、部分読み出し動作モードにおいて、垂直走査回路ブロック１２１ｃは、切り離し線ＰＶＯＦＦＮｃを介してアクティブな切り離しパルスφＰＶＯＦＦＮｃを複数の切り離し部ＭＶＯＦＦ０Ｎｃ，ＭＶＯＦＦ１Ｎｃ，ＭＶＯＦＦ２Ｎｃに供給する。これにより、複数の切り離し部ＭＶＯＦＦ０Ｎｃ，ＭＶＯＦＦ１Ｎｃ，ＭＶＯＦＦ２Ｎｃがオンして、複数の垂直出力線Ｖ０ｃ〜Ｖ２ｃの実効的な長さがいずれもＬ１ａとなる。
【０１５８】
そして、垂直走査回路ブロック１２１ｃは、画素配列ＰＡの非読み出し領域ＮＲ１ｃに対する行番号をカウントアップすることのみ行い、それに対する画素選択パルスをアクティブにしない。これにより、非読み出し領域ＮＲ１ｃの各行は、その信号が読み出し部３０ｃにより読み出されない。すなわち、非読み出し領域ＮＲ１ｃの各行は、読み出し部３０ｃにより読み飛ばされる。
【０１５９】
垂直走査回路ブロック１２１ｃは、非読み出し領域ＮＲ１ｃにおいて読み出し部３０ｃに一番近い行すなわちＮ行目まで行番号をカウントアップしたことに応じて、切り離しパルスφＰＶＯＦＦＮｃをノンアクティブにする。これにより、複数の切り離し部ＭＶＯＦＦ０Ｎｃ，ＭＶＯＦＦ１Ｎｃ，ＭＶＯＦＦ２Ｎｃがオフして、複数の垂直出力線Ｖ０ｃ〜Ｖ２ｃの実効的な長さがいずれもＬＮｄ（＜Ｌ１ａ）となる。それに応じて、複数の垂直出力線Ｖ０ｃ〜Ｖ２ｃの実効的な配線容量はＷＣＮ（＜ＷＣ１）になる。
【０１６０】
垂直走査回路ブロック１２１ｃは、画素配列ＰＡの読み出し領域ＲＲ１ｃおいて一端Ｖ０ｃ１〜Ｖ２ｃ１から最も遠い行から一端Ｖ０ｃ１〜Ｖ２ｃ１に最も近い行へと順次に行を選択する。これにより、読み出し部３０ｃは、画素配列ＰＡの一部である読み出し領域ＲＲ１ｃの画素から複数の垂直出力線Ｖ０ｃ〜Ｖ２ｃの一端Ｖ０ｃ１〜Ｖ２ｃ１で信号を読み出す。
【０１６１】
さらに、垂直走査回路ブロック１２１ｃは、画素配列ＰＡの非読み出し領域ＮＲ２ｃに対する行番号をカウントアップすることのみ行い、それに対する画素選択パルスをアクティブにしない。これにより、非読み出し領域ＮＲ２ｃの各行は、その信号が読み出し部３０ｃにより読み出されない。すなわち、非読み出し領域ＮＲ２ｃの各行は、読み出し部３０ｃにより読み飛ばされる。
【０１６２】
ここで、垂直出力線Ｖ０ｃ〜Ｖ２ｃは、通常動作モードにおける０行目の読み出し動作における実効的な長さＬ１ａより、部分読み出し動作モードにおける読み出し領域ＲＲ１ｃの読み出し動作における実効的な長さＬＮｄが短い。これにより、垂直出力線Ｖ０ｃ〜Ｖ２ｃは、通常動作モードにおける０行目の読み出し動作における配線容量ＷＣ１より、部分読み出し動作モードにおける読み出し領域ＲＲ１ｃの読み出し動作における配線容量ＷＣＮが小さい。この結果、通常動作モードにおける０行目の読み出し動作においてクランプ容量Ｃ０に電荷を充電するための期間に比べて、部分読み出し動作モードにおける読み出し領域ＲＲ１ｃの読み出し動作においてクランプ容量Ｃ０に電荷を充電するための期間を短くできる。
【０１６３】
以上のように、部分動作モードであることに応じて、垂直出力線の実効的な配線容量を低減した状態で画素配列ＰＡから信号を読み出すことができる。これにより、動作モードに応じて、クランプ容量Ｃ０に電荷を充電させるための時間を短くすることができるので、１フレーム分の読み出し動作に要する時間を全体として短縮することができる。
【０１６４】
なお、垂直走査回路ブロック１２１ｃは、非読み出し領域ＮＲ１ｃにおいて読み出し部３０ｃに一番近い行すなわちＮ行目まで行番号をカウントアップするまえに、切り離しパルスφＰＶＯＦＦＮｃをノンアクティブにしてもよい。
【０１６５】
次に、本発明の第４実施形態に係る撮像システム２０ｄを、図７を用いて説明する。図７は、本発明の第４実施形態に係る撮像システム２０ｄにおける撮像装置１ｄの構成図である。以下では、第１実施形態〜第３実施形態と異なる部分を中心に説明し、同様の部分の説明を省略する。
【０１６６】
撮像システム２０ｄは、撮像装置１ｄを備える点で第１実施形態〜第３実施形態と異なる。撮像装置１ｄは、垂直走査回路ブロック１２１ｄ、及び複数の垂直出力線Ｖ０ｄ〜Ｖ２ｄを備える。撮像装置１ｄは、複数の切り離し部ＭＶＯＦＦ０Ｊｄ，ＭＶＯＦＦ１Ｊｄ，ＭＶＯＦＦ２Ｊｄ，ＭＶＯＦＦ０Ｍｄ，ＭＶＯＦＦ１Ｍｄ，ＭＶＯＦＦ２Ｍｄ、及び読み出し部３０ｄを備える。複数の切り離し部ＭＶＯＦＦ０Ｊｄ〜ＭＶＯＦＦ２Ｊｄ，ＭＶＯＦＦ０Ｍｄ〜ＭＶＯＦＦ２Ｍｄは、複数の垂直出力線Ｖ０ｄ〜Ｖ２ｄのそれぞれにおいて複数の読み出し領域ＲＲ１ｄ〜ＲＲ３ｄのうちの隣接する２つの読み出し領域の間ごとに設けられている。撮像システム２０ｄは、通常動作モードと間引き動作モードとを有する。
【０１６７】
撮像装置１ｄは、通常動作モードと間引き動作モードとで異なる動作を行う。撮像装置１ｄは、通常動作モードにおいて、第２実施形態と同様の動作を行う。一方、撮像装置１ｄは、間引き動作モードにおいて、第１実施形態〜第３実施形態と異なる動作を行う。
【０１６８】
すなわち、読み出し部３０ｄは、間引き動作モードにおいて、画素配列ＰＡの非読み出し領域ＮＲ１ｄ，ＮＲ２ｄから信号を読み出さない。読み出し部３０ｄは、間引き動作モードにおいて、画素配列ＰＡの読み出し領域ＲＲ１ｄ〜ＲＲ３ｄの画素から複数の垂直出力線Ｖ０ｄ〜Ｖ２ｄの一端Ｖ０ｄ１〜Ｖ２ｄ１で信号を読み出す。読み出し領域ＲＲ１ｄ〜ＲＲ３ｄは、それぞれ、画素配列ＰＡの行方向に延びた領域であり、互いに列方向に並んで配されている。
【０１６９】
複数の切り離し部ＭＶＯＦＦ０Ｊｄ〜ＭＶＯＦＦ２Ｍｄは、複数の垂直出力線Ｖ０ｄ〜Ｖ２ｄのそれぞれにおいて、複数の読み出し領域ＲＲ１ｄ〜ＲＲ３ｄの間の複数（１以上）の部分の全てに設けられている。また、複数の切り離し部ＭＶＯＦＦ０Ｊｄ〜ＭＶＯＦＦ２Ｍｄは、１つの読み出し領域ＲＲ２ｄ，ＲＲ３ｄに一端Ｖ０ｄ１〜Ｖ２ｄ１から遠い側で隣接する非読み出し領域ＮＲ１ｄ，ＮＲ２ｄと、その１つの読み出し領域ＲＲ２ｄ，ＲＲ３ｄとの間に設けられている。これにより、複数の切り離し部ＭＶＯＦＦ０Ｊｄ〜ＭＶＯＦＦ２Ｍｄは、信号が読み出された読み出し領域ＲＲ１ｄ，ＲＲ２ｄの画素と読み出し部３０ｄとを電気的に切り離すとともに、非読み出し領域ＮＲ１ｄ，ＮＲ２ｄと読み出し部３０ｄとを電気的に切り離す。
【０１７０】
具体的には、間引き動作モードにおいて、垂直走査回路ブロック１２１ｄは、切り離し線ＰＶＯＦＦＪｄを介してアクティブな切り離しパルスφＰＶＯＦＦＪｄを複数の切り離し部ＭＶＯＦＦ０Ｊｄ〜ＭＶＯＦＦ２Ｊｄに供給する。垂直走査回路ブロック１２１ｄは、切り離し線ＰＶＯＦＦＭｄを介してアクティブな切り離しパルスφＰＶＯＦＦＭｄを複数の切り離し部ＭＶＯＦＦ０Ｍｄ〜ＭＶＯＦＦ２Ｍｄに供給する。これにより、複数の切り離し部ＭＶＯＦＦ０Ｊｄ〜ＭＶＯＦＦ２Ｍｄがオンして、複数の垂直出力線Ｖ０ｄ〜Ｖ２ｄの実効的な長さがいずれもＬ１ａとなる。
【０１７１】
垂直走査回路ブロック１２１ｄは、画素配列ＰＡの読み出し領域ＲＲ１ｄおいて一端Ｖ０ｄ１〜Ｖ２ｄ１から最も遠い行から一端Ｖ０ｄ１〜Ｖ２ｄ１に最も近い行へと順次に行を選択する。これにより、読み出し部３０ｄは、画素配列ＰＡの一部である読み出し領域ＲＲ１ｄの画素から複数の垂直出力線Ｖ０ｄ〜Ｖ２ｄの一端Ｖ０ｄ１〜Ｖ２ｄ１で信号を読み出す。
【０１７２】
そして、垂直走査回路ブロック１２１ｄは、画素配列ＰＡの非読み出し領域ＮＲ１ｄに対する行番号をカウントアップすることのみ行い、それに対する画素選択パルスをアクティブにしない。これにより、非読み出し領域ＮＲ１ｄの各行は、その信号が読み出し部３０ｄにより読み出されない。すなわち、非読み出し領域ＮＲ１ｄの各行は、読み出し部３０ｄにより読み飛ばされる。
【０１７３】
垂直走査回路ブロック１２１ｄは、非読み出し領域ＮＲ１ｄにおいて読み出し部３０ｄに一番近い行すなわちＪ行目まで行番号をカウントアップしたことに応じて、切り離しパルスφＰＶＯＦＦＪｄをノンアクティブにする。これにより、複数の切り離し部ＭＶＯＦＦ０Ｊｄ，ＭＶＯＦＦ１Ｊｄ，ＭＶＯＦＦ２Ｊｄがオフして、複数の垂直出力線Ｖ０ｄ〜Ｖ２ｄの実効的な長さがいずれもＬＪｄ（＜Ｌ１ａ）となる。それに応じて、複数の垂直出力線Ｖ０ｄ〜Ｖ２ｄの実効的な配線容量はＷＣＪ（＜ＷＣ１）になる。
【０１７４】
さらに、垂直走査回路ブロック１２１ｄは、画素配列ＰＡの非読み出し領域ＮＲ２ｄに対する行番号をカウントアップすることのみ行い、それに対する画素選択パルスをアクティブにしない。これにより、非読み出し領域ＮＲ２ｄの各行は、その信号が読み出し部３０ｄにより読み出されない。すなわち、非読み出し領域ＮＲ２ｄの各行は、読み出し部３０ｄにより読み飛ばされる。
【０１７５】
垂直走査回路ブロック１２１ｄは、非読み出し領域ＮＲ２ｄにおいて読み出し部３０ｄに一番近い行すなわちＭ行目まで行番号をカウントアップしたことに応じて、切り離しパルスφＰＶＯＦＦＭｄをノンアクティブにする。これにより、複数の切り離し部ＭＶＯＦＦ０Ｍｄ，ＭＶＯＦＦ１Ｍｄ，ＭＶＯＦＦ２Ｍｄがオフして、複数の垂直出力線Ｖ０ｄ〜Ｖ２ｄの実効的な長さがいずれもＬＭｄ（＜ＬＪｄ）となる。それに応じて、複数の垂直出力線Ｖ０ｄ〜Ｖ２ｄの実効的な配線容量はＷＣＭ（＜ＷＣＪ）になる。
【０１７６】
ここで、垂直出力線Ｖ０ｄ〜Ｖ２ｄは、通常動作モードにおける０行目の読み出し動作における実効的な長さＬ１ａより、間引き動作モードにおける読み出し領域ＲＲ２ｄの読み出し動作における実効的な長さＬＪｄが短い。これにより、垂直出力線Ｖ０ｄ〜Ｖ２ｄは、通常動作モードにおける０行目の読み出し動作における配線容量ＷＣ１より、部分読み出し動作モードにおける読み出し領域ＲＲ１ｄの読み出し動作における配線容量ＷＣＪが小さい。この結果、通常動作モードにおける０行目の読み出し動作においてクランプ容量Ｃ０に電荷を充電するための期間に比べて、部分読み出し動作モードにおける読み出し領域ＲＲ２ｄの読み出し動作においてクランプ容量Ｃ０に電荷を充電するための期間を短くできる。
【０１７７】
垂直出力線Ｖ０ｄ〜Ｖ２ｄは、間引き動作モードにおける読み出し領域ＲＲ２ｄの読み出し動作における実効的な長さＬＪｄより、間引き動作モードにおける読み出し領域ＲＲ３ｄの読み出し動作における実効的な長さＬＭｄが短い。これにより、垂直出力線Ｖ０ｄ〜Ｖ２ｄは、間引き動作モードにおける読み出し領域ＲＲ２ｄの読み出し動作における配線容量ＷＣＪより、間引き動作モードにおける読み出し領域ＲＲ３ｄの読み出し動作における配線容量ＷＣＭが小さい。この結果、間引き動作モードにおける読み出し領域ＲＲ２ｄにおいてクランプ容量Ｃ０に電荷を充電するための期間に比べて、間引き動作モードにおける読み出し領域ＲＲ３ｄの読み出し動作においてクランプ容量Ｃ０に電荷を充電するための期間を短くできる。
【０１７８】
以上のように、間引きモードであることに応じて、垂直出力線の実効的な配線容量を低減した状態で画素配列ＰＡから信号を読み出すことができる。これにより、動作モードに応じて、クランプ容量Ｃ０に電荷を充電させるための時間を短くすることができるので、１フレーム分の読み出し動作に要する時間を全体として短縮することができる。
【０１７９】
また、１フレーム分の読み出し動作の途中で垂直出力線の実効的な配線容量を低減しながら画素配列ＰＡから信号を読み出すことができる。これにより、１フレーム分の読み出し動作の途中でクランプ容量Ｃ０に電荷を充電させるための時間を短くすることができるので、１フレーム分の読み出し動作に要する時間を全体として短縮することができる。
【図面の簡単な説明】
【０１８０】
【図１】本発明の第１実施形態に係る撮像システム２０ａの構成図。
【図２】本発明の第１実施形態における撮像装置１ａの構成図。
【図３】撮像装置１ａの動作を示すタイミングチャート。
【図４】本発明の第２実施形態に係る撮像システム２０ｂにおける撮像装置１ｂの構成図。
【図５】撮撮像装置１ｂの動作を示すタイミングチャート。
【図６】本発明の第３実施形態に係る撮像システム２０ｃにおける撮像装置１ｃの構成図。
【図７】本発明の第４実施形態に係る撮像システム２０ｄにおける撮像装置１ｄの構成図。
【図８】本発明の課題を説明するための図。
【図９】本発明の課題を説明するための図。
【符号の説明】
【０１８１】
１，１ａ，１ｂ，１ｃ，１ｄ  撮像装置
２０ａ，２０ｂ，２０ｃ，２０ｄ  撮像システム
【図１】
0005219481.tif 000002
【図２】
0005219481.tif 000003
【図３】
0005219481.tif 000004
【図４】
0005219481.tif 000005
【図５】
0005219481.tif 000006
【図６】
0005219481.tif 000007
【図７】
0005219481.tif 000008
【図８】
0005219481.tif 000009
【図９】
0005219481.tif 000010