(57)【特許請求の範囲】
【請求項１】
半導体基板内に形成され、活性領域を画成する素子分離構造；
前記活性領域内に形成されるリセスゲート；
前記リセスゲートの長手方向で一側の前記素子分離構造と、前記リセスゲートの上部側の一側壁との間に位置した第１の垂直型ＳＯＩ(Silicon-on-Insulator)チャンネル構造；
前記リセスゲートの長手方向で他側の前記素子分離構造と、前記リセスゲートの上部側の他側壁との間に位置した第２の垂直型ＳＯＩチャンネル構造；
を含み、
前記第１の垂直型ＳＯＩチャンネル構造及び前記第２の垂直型ＳＯＩチャンネル構造の間に前記リセスゲートが形成され、前記第１の垂直型ＳＯＩチャンネル構造及び前記第２の垂直型ＳＯＩチャンネル構造は、前記リセスゲートにより前記リセスゲート下部の半導体基板と所定距離分離されることを特徴とする半導体素子。
【請求項２】
前記リセスゲートの長手方向で前記第１の垂直型ＳＯＩチャンネル構造及び前記第２の垂直型ＳＯＩチャンネル構造の厚さは、１ｎｍ乃至５０ｎｍであることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記所定の距離は、５ｎｍ乃至２００ｎｍであることを特徴とする請求項１に記載の半導体素子。
【請求項４】
（ａ）パッド絶縁膜を備えた半導体基板に活性領域を画成する素子分離構造を形成する段階；
（ｂ）リセスゲートマスクとして前記パッド絶縁膜を選択的にエッチングし、リセス領域の前記半導体基板を露出する段階；
（ｃ）前記リセス領域の側壁に第１のスペーサを形成する段階；
（ｄ）前記第１のスペーサをエッチングマスクとして前記リセス領域の下部に露出した前記半導体基板を所定の厚さエッチングし、前記半導体基板が残るよう第１のリセスを形成する段階；
（ｅ）前記第１のスペーサと前記第１のリセスの側壁に第２のスペーサを形成する段階；
（ｆ）前記第２のスペーサをエッチングマスクとして前記第１のリセスの下部に露出した前記半導体基板をエッチングし第２のリセスを形成するが、リセスゲートの長手方向で前記素子分離構造と前記第２のリセス上部の両側壁の間に第１の垂直型ＳＯＩチャンネル構造及び第２の垂直型ＳＯＩチャンネル構造を含むリセスチャンネル領域が形成される段階；
（ｇ）前記第１及び第２のスペーサと前記パッド絶縁膜を取り除き、前記半導体基板を露出する段階；
（ｈ）前記露出した半導体基板の表面の上部にゲート絶縁膜を形成する段階；及び
（ｉ）前記リセスゲートの前記ゲート絶縁膜の上部に前記リセスチャンネル領域を埋め込み、前記第１の垂直型ＳＯＩチャンネル構造及び前記第２の垂直型ＳＯＩチャンネル構造の間に形成されるゲート電極と、ゲートハードマスク層パターンの積層構造を含むゲート構造物を形成する段階
を含み、
前記第１の垂直型ＳＯＩチャンネル構造及び前記第２の垂直型ＳＯＩチャンネル構造は、前記ゲート電極により前記ゲート電極下部の半導体基板と所定距離分離されるように形成することを特徴とする半導体素子の製造方法。
【請求項５】
前記（ｃ）段階は
（ｃ-１）全体の表面に第１の絶縁膜を形成する段階；及び
（ｃ-２）前記第１の絶縁膜をエッチングし前記リセス領域の側壁に前記第１のスペーサを形成する段階
を含むことを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記第１の絶縁膜は、その厚さが１ｎｍ乃至５０ｎｍであり、シリコン窒化膜、シリコン酸化膜、ポリシリコン層、及びこれらの組み合せのうち選択されたものから形成されることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記第１の絶縁膜はＳｉＨ４、Ｏ２、Ｎ２Ｏ、Ｓｉ(ＯＣ２Ｈ５)４、ＳｉＨ２Ｃｌ２、ＮＨ３、Ｎ２、Ｈｅ、及びこれらの組み合せを含むソースガスを利用したＣＶＤ方法で形成されることを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記第１の絶縁膜に対するエッチング工程はＣＸＦＹＨＺ、Ｏ２、ＨＣｌ、Ａｒ、Ｈｅ、及びこれらの組み合せを含むガスを利用したプラズマエッチング方法で行われることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項９】
前記（ｄ）段階で、前記第１のリセス形成のためのエッチング工程は、プラズマエッチング方法で行われることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項１０】
前記（ｄ）段階で、前記エッチングされた前記半導体基板の厚さは、１ｎｍ乃至５００ｎｍであることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項１１】
前記（ｅ）段階は、
（ｅ-１）全体の表面の上部に第２の絶縁膜を形成する段階；及び
（ｅ-２）前記第２の絶縁膜をエッチングし前記第１のリセスと前記第１のスペーサの側壁に第２のスペーサを形成する段階
を含むことを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項１２】
前記第２の絶縁膜はその厚さが１ｎｍ乃至５０ｎｍであるシリコン窒化膜、シリコン酸化膜、ポリシリコン層、及びこれらの組み合せのうち選択されたもので形成されることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記第２の絶縁膜はＳｉＨ４、Ｏ２、Ｎ２Ｏ、Ｓｉ(ＯＣ２Ｈ５)４、ＳｉＨ２Ｃｌ２、ＮＨ３、Ｎ２、Ｈｅ、及びこれらの組み合せを含むソースガスを利用したＣＶＤ方法で形成されることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記第２の絶縁膜に対するエッチング工程はＣＸＦＹＨＺ、Ｏ２、ＨＣｌ、Ａｒ、Ｈｅ、及びこれらの組み合せを含むガスを利用したプラズマエッチング方法で行われることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１５】
前記（ｆ）段階で、前記第２のリセス形成に対するエッチング工程は、等方性エッチング方法で行われることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項１６】
前記所定の距離は５ｎｍ乃至２００ｎｍであることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項１７】
フッ酸（ＨＦ）を含む溶液を利用し、前記露出した半導体基板の表面を洗浄する段階をさらに含むことを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項１８】
前記ゲート絶縁膜は、その厚さが１ｎｍ乃至１０ｎｍであり、Ｏ２、Ｈ２Ｏ、Ｏ３、及びこれらの組み合せを含むガスを利用して形成されること特徴とする請求項４に記載の半導体素子の製造方法。
【請求項１９】
前記（ｉ）段階は、
（ｉ-１）全体の表面の上部に、前記第１及び第２のリセスを埋め込む下部ゲート導電層を形成する段階；
（ｉ-２）前記下部ゲート導電層の上部に、上部ゲート導電層及びゲートハードマスク層を形成する段階；及び
（ｉ-３）ゲートマスクとして前記ゲートハードマスク層、前記上部ゲート導電層、及び前記下部ゲート導電層をパターニングして、ゲート電極とゲートハードマスク層パターンの積層構造からなるゲートを形成する段階
を含むことを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項２０】
前記下部ゲート導電層は、燐（Ｐ）またはボロン（Ｂ）をドーピングしたポリシリコン層で形成されることを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２１】
前記上部ゲート導電層はチタン（Ｔｉ）層、チタン窒化（ＴｉＮ）膜、タングステン（Ｗ）層、アルミニウム（Ａｌ）層、銅（Ｃｕ）層、ケイ化タングステン（ＷＳｉｘ）層、及びこれらの組み合せのうち選択されたいずれか一つで形成されることを特徴とする請求項１９に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及びその製造方法に関し、特にゲート領域の長手方向で素子分離構造の両側壁に形成される垂直型ＳＯＩ(Silicon-on-Insulator)チャンネル構造を含むリセスチャンネル領域を形成するよう半導体素子を設計することにより、チャンネル面積の効率を増加させてショートチャンネル効果（Short channel effect）を改善し、漏洩電流を低減させてリフレッシュ特性を改善することができる半導体素子及びその製造方法に関するものである。
【背景技術】
【０００２】
一般に、セルトランジスタのチャンネルの長さが減少するに伴い、セルトランジスタのしきい電圧を合わせるためセルチャンネルのイオン濃度を増加させ、これにより、ソース／ドレーン領域の電界が増加し漏洩電流が増加するのでＤＲＡＭのリフレッシュ特性は悪化する。従って、トランジスタのチャンネルの長さを増やすため次のような半導体素子の構造が提案されている。
【０００３】
図１は、従来の技術に係る素子分離構造３０により画成される活性領域１及びゲート領域を示す半導体素子のレイアウトである。
図２ａ乃至図２ｃは、従来の技術に係る半導体素子の製造方法を示す断面図等であり、図２ａ乃至図２ｃは、図１のＩ-Ｉ’に沿う断面図等である。
図２ａに示すように、パッド絶縁膜（図示省略）を備えた半導体基板１０を素子分離マスク（図示省略）としてエッチングし、フィン型（Fin-type）活性領域２０を画成するトレンチ（図示省略）を形成する。次に、トレンチを埋め込む素子分離用絶縁膜（図示省略）を形成したあと、パッド絶縁膜を露出するまで素子分離用絶縁膜を平坦化エッチングして素子分離構造３０を形成する。以後、パッド絶縁膜を取り除きフィン型活性領域２０の上部の表面を露出する。
図２ｂに示すように、図１のゲート領域３を画成するリセスゲートマスク（図示省略）をエッチングマスクとして素子分離構造３０を所定の厚さ取り除き、フィン型活性領域２０の上部を素子分離構造３０の上部に突出させる。
図２ｃに示すように、突出したフィン型活性領域２０の上部にゲート絶縁膜を形成したあと、図１のゲート領域３に突出したフィン型活性領域２０を埋め込むゲート電極７０とゲートハードマスク層パターン８０を形成し、フィン型活性領域２０の側壁と上部のチャンネル領域を埋め込むゲート電極７０とゲートハードマスク層パターン８０の積層構造からなるゲート構造物９０を形成する。
【０００４】
図３は従来の技術に係る半導体素子の断面図である。
図３に示すように、ゲートにしきい電圧以上の電圧を印加すると、ゲート絶縁膜６０の下部の半導体基板に逆転層（ＩＬ）と空乏領域（ＤＲ）を形成する。
しかし、前述の半導体素子の製造方法に従えば、素子分離構造をエッチングして突出したフィン型活性領域を形成することにより、フッ酸（ＨＦ）を含む後続洗浄工程により突出したフィン型の活性領域は必然的に損失が生じる。従って、ゲートパターニングの難易度の増加により素子製造の困難があるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は前記のような問題点を解決するためのものであって、特に、ゲート領域の長手方向で素子分離構造の両側壁に形成される垂直型ＳＯＩチャンネル構造を含むリセスチャンネル領域を形成するよう半導体素子を設計することにより、チャンネル面積の効率を増加させショートチャンネル効果（Short channel effect）を改善し、漏洩電流を低減させてリフレッシュ特性を改善することができる半導体素子及びその製造を提供することをその目的とする。
【課題を解決するための手段】
【０００６】
本発明は前記のような目的を達成するためのものであって、
本発明に係る半導体素子は、
半導体基板内に形成され、活性領域を画成する素子分離構造；
前記活性領域内に形成されるリセスゲート；
前記リセスゲートの長手方向で一側の前記素子分離構造と、前記リセスゲートの上部側の一側壁との間に位置した第１の垂直型ＳＯＩチャンネル構造；
前記リセスゲートの長手方向で他側の前記素子分離構造と、前記リセスゲートの上部側の他側壁との間に位置した第２の垂直型ＳＯＩチャンネル構造；
を含み、
前記第１の垂直型ＳＯＩチャンネル構造及び前記第２の垂直型ＳＯＩチャンネル構造の間に前記リセスゲートが形成され、前記第１の垂直型ＳＯＩチャンネル構造及び前記第２の垂直型ＳＯＩチャンネル構造は、前記リセスゲートにより前記リセスゲート下部の半導体基板と所定距離分離されることを特徴とする。
【０００７】
さらに、本発明に係る半導体素子の製造方法は、
（ａ）パッド絶縁膜を備えた半導体基板に活性領域を画成する素子分離構造を形成する段階；
（ｂ）リセスゲートマスクとして前記パッド絶縁膜を選択的にエッチングし、リセス領域の前記半導体基板を露出する段階；
（ｃ）前記リセス領域の側壁に第１のスペーサを形成する段階；
（ｄ）前記第１のスペーサをエッチングマスクとして前記リセス領域の下部に露出した前記半導体基板を所定の厚さエッチングし、前記半導体基板が残るよう第１のリセスを形成する段階；
（ｅ）前記第１のスペーサと前記第１のリセスの側壁に第２のスペーサを形成する段階；
（ｆ）前記第２のスペーサをエッチングマスクとして前記第１のリセスの下部に露出した前記半導体基板をエッチングし第２のリセスを形成するが、リセスゲートの長手方向で前記素子分離構造と前記第２のリセス上部の両側壁の間に第１の垂直型ＳＯＩチャンネル構造及び第２の垂直型ＳＯＩチャンネル構造を含むリセスチャンネル領域が形成される段階；
（ｇ）前記第１及び第２のスペーサと前記パッド絶縁膜を取り除き、前記半導体基板を露出する段階；
（ｈ）前記露出した半導体基板の表面の上部にゲート絶縁膜を形成する段階；及び
（ｉ）前記リセスゲートの前記ゲート絶縁膜の上部に前記リセスチャンネル領域を埋め込み、前記第１の垂直型ＳＯＩチャンネル構造及び第２の垂直型ＳＯＩチャンネル構造の間に形成されるゲート電極と、ゲートハードマスク層パターンの積層構造を含むゲート構造物を形成する段階
を含み、
前記第１の垂直型ＳＯＩチャンネル構造及び前記第２の垂直型ＳＯＩチャンネル構造は、前記ゲート電極により前記ゲート電極下部の半導体基板と所定距離分離されるように形成することを特徴とする。
【発明の効果】
【０００８】
以上説明したように、本発明に係る半導体素子及びその製造方法は、ゲート下部の素子分離構造の側壁に形成される垂直型ＳＯＩチャンネル構造を含むリセスチャンネル領域を形成するよう半導体素子を設計することにより、相対的にさらに大きい動作電流が得られるとの利点がある。さらに、ＳＯＩ構造的な特性でドレーン電圧によるしきい電圧の減少、ボディー効果（Body effect）及びゲートＯｎ／Ｏｆｆ特性を改善することができる。そして、本発明に係る半導体素子は、デザインルールの減少にもチャンネル面積を十分確保することができる拡張性を有し、リセス領域のためのマスクを既存ゲートマスクとして用いることにより工程費用を低減し、工程の単純化により素子の欠陥を低減させ得るという効果がある。
【発明を実施するための最良の形態】
【０００９】
以下では、本発明の実施形態を添付図を参照して詳しく説明することにする。
図４は、本発明の一実施形態に係り素子分離構造１３０により画成される活性領域１０１及びゲート領域１０３を示す半導体素子のレイアウトである。
図５は、本発明の一実施形態に係る半導体素子の断面図等であり、図５(i)は図４のＩ-Ｉ’に沿う断面図であり、図５(ii)は図４のII-II’に沿う断面図である。
図５に示すように、素子分離構造１３０により画成される活性領域内に備えられ、所定の厚さの半導体基板１１０をエッチングしてリセスチャンネル領域（図示省略）を形成する。ここで、リセスチャンネル領域（Ｌ１＋Ｌ２＋Ｌ３）は、図４のゲート領域１０３の長手方向で両側の素子分離構造１３０の側壁に形成される垂直型ＳＯＩチャンネル構造１６５を含み、図４の活性領域１０１の長手方向で垂直チャンネル領域（Ｌ１／Ｌ３）と水平チャンネル領域（Ｌ２）を含む。このとき、垂直型ＳＯＩチャンネル構造１６５は、下部半導体基板１１０から垂直方向に５ｎｍ乃至２００ｎｍの距離ほど分離されるのが好ましい。さらに、図４のゲート領域１０３の長手方向で垂直型ＳＯＩチャンネル構造１６５の厚さは１ｎｍ乃至５０ｎｍであるのが好ましい。
【００１０】
さらに、リセスチャンネル領域を含む図４の活性領域１０１の上部にゲート絶縁膜１６０が位置し、図４のゲート領域１０３でリセスチャンネル領域の上部にゲート構造物１９０を備える。ここで、ゲート構造物１９０はリセスチャンネル領域を埋め込むゲート電極１７０とゲートハードマスク層パターン１８０の積層構造を含むのが好ましい。さらに、ゲート電極１７０は下部ゲート電極（図示省略）と上部ゲート電極（図示省略）を含むのが好ましい。このとき、下部ゲート電極は、燐（Ｐ）またはボロン（Ｂ）のような不純物がドーピングされたポリシリコン層であるのが好ましく、上部ゲート電極はチタン（Ｔｉ）層、チタン窒化（ＴｉＮ）膜、タングステン（Ｗ）層、アルミニウム（Ａｌ）層、銅（Ｃｕ）層、ケイ化タングステン（ＷＳｉｘ）層、またはこれらの組み合せであるのが好ましい。
【００１１】
図７は、本発明の一実施形態に係る半導体素子の断面図であり、ゲート構造物１９０下部のリセスチャンネル領域を詳しく示している。
図７に示すように、リセスチャンネル領域は図４のゲート領域１０３の長手方向で両側の素子分離構造１３０の側壁に形成される垂直型ＳＯＩチャンネル構造を含む。ここで、しきい電圧以上の電圧をゲートに印加すると、垂直型ＳＯＩチャンネル構造に逆転層ＩＬと空乏領域ＤＲを形成する。このとき、垂直型ＳＯＩチャンネル構造は薄く形成されるため、完全空乏層が形成され、ショートチャンネル効果が優れた半導体素子を形成することができる。さらに、垂直型ＳＯＩチャンネル構造がゲート構造物１９０とソース／ドレーン領域１９５の接触面積を減らし漏洩電流を最少化することができるので、ＧＩＤＬ特性を改善可能な半導体素子を形成することができる。従って、素子のショートチャンネル効果を改善することができ、漏洩電流を最少化することができる。
【００１２】
図６ａ乃至図６ｉは、本発明の一実施形態に係る半導体素子の製造方法を示す断面図等であり、図６ａ(i)乃至図６ｉ(i)は、図４のＩ-Ｉ’に沿う断面図等であり、図６ａ(ii)乃至図６ｉ(ii)は、図４のII-II’に沿う断面図等である。
図６ａに示すように、パッド酸化膜１１３とパッド窒化膜１１５が形成された半導体基板１１０を素子分離マスクをエッチングマスクとしてパッド窒化膜１１５、パッド酸化膜１１３、及び半導体基板１１０を所定の厚さエッチングして活性領域を画成するトレンチ（図示省略）を形成する。次に、トレンチを埋め込む素子分離用絶縁膜（図示省略）を形成したあと、素子分離用絶縁膜を露出するまで平坦化エッチングして素子分離構造１３０を形成する。ここで、素子分離用絶縁膜はシリコン酸化膜であるのが好ましく、素子分離構造１３０を形成するための平坦化エッチング方法はＣＭＰ方法で行われるのが好ましい。
【００１３】
図６ｂ乃至図６ｄに示すように、図４のゲート領域１０３を画成するリセスゲートマスク（図示省略）をエッチングマスクとしてパッド窒化膜１１５とパッド酸化膜１１３をエッチングし、リセス領域１３５の半導体基板１１０を露出する。次に全体の表面の上部に第１の絶縁膜１４０を形成したあと、第１の絶縁膜１４０をエッチングしてリセス領域１３５の側壁に第１のスペーサ１４５を形成する。ここで、第１の絶縁膜１４０はシリコン窒化膜、シリコン酸化膜、ポリシリコン層、またはこれらの組み合せで形成するが、ＳｉＨ４、Ｏ２、Ｎ２Ｏ、Ｓｉ(ＯＣ２Ｈ５)４、ＳｉＨ２Ｃｌ２、ＮＨ３、Ｎ２、Ｈｅ、またはこれらの組み合せを含むソースガスを利用したＣＶＤ方法で形成するのが好ましい。さらに、第１の絶縁膜の厚さは１乃至５０ｎｍであるのが好ましい。そして、第１のスペーサ１４５を形成するためのエッチング工程は、ＣＸＦＹＨＺ、Ｏ２、ＨＣｌ、Ａｒ、Ｈｅ、及びこれらの組み合せを含むガスを利用したプラズマエッチング方法で行われるのが好ましい。
【００１４】
図６ｅ乃至図６ｇに示すように、第１のスペーサ１４５をエッチングマスクとしてリセス領域１３５の下部に露出した半導体基板１１０を所定の厚さエッチングして第１のリセス１５０を形成する。ここで、エッチングされた半導体基板１１０の厚さは、１ｎｍ乃至５００ｎｍであるのが好ましい。次に、全体の表面の上部に第２の絶縁膜１５３を形成したあと、第２の絶縁膜１５３をエッチングして第１のリセス１５０の側壁と第１のスペーサ１４５に第２のスペーサを形成する。ここで、第１のリセス１５０を形成するためのエッチング工程はプラズマエッチング方法で行われるのが好ましい。さらに、第２の絶縁膜１５３は１乃至５０ｎｍの厚さのシリコン窒化膜、シリコン酸化膜、ポリシリコン層、またはこれらの組み合せで形成するが、ＳｉＨ４、Ｏ２、Ｎ２Ｏ、Ｓｉ(ＯＣ２Ｈ５)４、ＳｉＨ２Ｃｌ２、ＮＨ３、Ｎ２、Ｈｅ、またはこれらの組み合せを含むソースガスを利用したＣＶＤ方法で形成するのが好ましい。そして、第２のスペーサ１５５を形成するためのエッチング工程は、ＣＸＦＹＨＺ、Ｏ２、ＨＣｌ、Ａｒ、Ｈｅ、及びこれらの組み合せを含むガスを利用したプラズマエッチング方法で行われるのが好ましい。
【００１５】
図６ｈに示すように、第２のスペーサ１５５をエッチングマスクとして第１のリセス１５０の下部に露出した半導体基板１１０を所定の厚さエッチングして第２のリセス１５７を形成する。このとき、第２のリセス１５７内に図４のゲート領域１０３の長手方向で両側の素子分離構造１３０の側壁に備えられた、垂直型ＳＯＩチャンネル構造１６５を含むリセスチャンネル領域が形成される。ここで、第２のリセス１５７の形成のためのエッチング工程は等方性エッチング方法で行われるのが好ましい。さらに、図４のゲート領域１０３の長手方向で垂直型ＳＯＩチャンネル構造１６５の厚さは１ｎｍ乃至５０ｎｍであるのが好ましい。そして、垂直型ＳＯＩチャンネル構造１６５は、下部半導体基板１１０から垂直方法に５ｎｍ乃至２００ｎｍ程分離されるのが好ましい。
【００１６】
図６ｉに示すように、第２のスペーサ１５５、第１のスペーサ１４５、パッド窒化膜１１５、及びパッド酸化膜１１３を取り除いて第２のリセス１５７及び第１のリセス１５０を含み、半導体基板１１０を露出したあと、露出した半導体基板１１０にゲート絶縁膜１６０を形成する。次に、第２のリセス１５７及び第１のリセス１５０を埋め込む下部ゲート導電層（図示省略）を形成したあと、その上部に上部ゲート導電層（図示省略）とゲートハードマスク層（図示省略）を形成する。以後ゲートマスクをエッチングマスクとしてゲートハードマスク層、上部ゲート導電層、及び下部ゲート導電層をパターニングしてゲート電極１７０とゲートハードマスク層パターン１８０の積層構造からなるゲート構造物１９０を形成する。その次に、ゲート構造物１９０の側壁にゲートスペーサ（図示省略）を形成したあと、ゲートスペーサを含むゲート構造物１９０をマスクとしてゲート構造物１９０の両側の半導体基板１１０にソース／ドレーン領域１９５を形成する。ここで、ゲート絶縁膜１６０を形成する前にフッ酸（ＨＦ）を含む溶液を利用し、露出した半導体基板１１０の表面を洗浄する段階をさらに追加することができる。さらに、ゲート絶縁膜１６０はＯ２、Ｈ２Ｏ、Ｏ３、またはこれらの組み合せを含むガスを利用して１乃至１０ｎｍの厚さで形成するのが好ましい。さらに、下部ゲート導電層は燐（Ｐ）またはボロン（Ｂ）を含む不純物でドーピングしたポリシリコン層で形成するのが好ましい。このとき、ドーピングされたポリシリコン層は不純物がドーピングされないポリシリコン層に不純物イオンを注入して形成されるか、シリコン（Ｓｉ）ソースガスと燐（Ｐ）またはボロン（Ｂ）を含む不純物ソースガスを利用して形成することができる。さらに、上部ゲート導電層はチタン（Ｔｉ）層、チタン窒化（ＴｉＮ）膜、タングステン（Ｗ）層、アルミニウム（Ａｌ）層、銅（Ｃｕ）層、ケイ化タングステン（ＷＳｉｘ）層、またはこれらの組み合せで形成するのが好ましい。
【００１７】
以後の工程はビットラインコンタクト及びビットライン形成、キャパシタコンタクト及びキャパシタ形成、金属配線コンタクト及び金属配線形成のような一般的なトランジスタ製造工程を行い、半導体素子を完成する。
併せて、本発明の好ましい実施形態は例示の目的のためのもので、当業者であれば、添付の特許請求範囲の技術的思想と範囲を介し多様な修正、変更、代替及び付加が可能なはずであり、このような修正変更等は以下の特許請求範囲に属するものと見なければならないはずである。
【図面の簡単な説明】
【００１８】
【図１】従来の技術に係る半導体素子のレイアウトである。
【図２ａ】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図２ｂ】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図２ｃ】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図３】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図４】本発明の実施形態に係る半導体素子のレイアウトである。
【図５】本発明の実施形態に係る半導体素子の断面図である。
【図６ａ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６ｂ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６ｃ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６ｄ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６ｅ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６ｆ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６ｇ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６ｈ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６ｉ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図７】本発明の実施形態に係る半導体素子の断面図である。
【符号の説明】
【００１９】
１       活性領域
３       ゲート領域
１０     半導体基板
２０     フィン型活性領域
３０     素子分離構造
６０     ゲート絶縁膜
７０     ゲート電極
８０     ゲートハードマスク層パターン
９０     ゲート構造物
１０１   活性領域
１０３   ゲート領域
１１０   半導体基板
１１３   パッド酸化膜
１１５   パッド窒化膜
１３０   素子分離構造
１３５   リセス領域
１４０   第１の絶縁膜
１４５   第１のスペーサ
１５０   第１のリセス
１５３   第２の絶縁膜
１５５   第２のスペーサ
１５７   第２のリセス
１６０   ゲート絶縁膜
１６５   垂直型ＳＯＩチャンネル構造
１７０   ゲート電極
１８０   ゲートハードマスク層パターン
１９０   ゲート構造物
１９５   ソース／ドレーン領域
【図１】
0005143381.tif 000002
【図２ａ】
0005143381.tif 000003
【図２ｂ】
0005143381.tif 000004
【図２ｃ】
0005143381.tif 000005
【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図６ｄ】
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【図６ｅ】
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【図６ｆ】
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【図６ｇ】
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【図６ｈ】
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【図６ｉ】
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【図７】
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