(57)【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域にｎチャネル型ＭＩＳトランジスタ、第２領域にｐチャネル型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、
（ａ）前記第１領域において、前記半導体基板の主面上に第１ゲート絶縁膜を、前記第２領域において、前記半導体基板の主面上に第２ゲート絶縁膜を形成する工程と、
（ｂ）前記第１領域において、前記第１ゲート絶縁膜上に第１メタルゲート電極を、前記第２領域において、前記第２ゲート絶縁膜上に第２メタルゲート電極を形成する工程と、
（ｃ）前記第１メタルゲート電極上及び前記第２メタルゲート電極上にアモルファス状態のシリコン膜を形成する工程と、
（ｄ）前記工程（ｃ）の後、前記第１メタルゲート電極及び前記第２メタルゲート電極に熱処理を施す工程と、
（ｅ）前記工程（ｄ）の後、前記シリコン膜を除去する工程と、
（ｆ）前記工程（ｅ）の後、前記第１メタルゲート電極及び前記第２メタルゲート電極に酸素を添加する工程と、
を有し、
前記工程（ｂ）では、前記第１メタルゲート電極の膜厚は、前記第２メタルゲート電極の膜厚よりも大とすることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記工程（ｂ）では、前記第１メタルゲート電極及び前記第２メタルゲート電極は、金属炭化物からなることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記工程（ｂ）では、前記第１メタルゲート電極及び前記第２メタルゲート電極は、炭化タンタルからなることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記工程（ｆ）では、前記第１メタルゲート電極中の酸素濃度は０ａｔ．％より大きく５ａｔ．％以下となり、前記第２メタルゲート電極中の酸素濃度は９ａｔ．％以上２３ａｔ．％以下となることを特徴とする半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法において、
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜は、Ｈｆ−Ｏ系絶縁膜からなることを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板の主面にｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタで構成されるＣＭＩＳ素子を備え、
前記ｎチャネル型ＭＩＳトランジスタおよび前記ｐチャネル型ＭＩＳトランジスタのそれぞれのゲート絶縁膜には、Ｈｆ−Ｏ系絶縁膜が含まれており、
前記ｎチャネル型ＭＩＳトランジスタのｎ型ゲート電極には、前記Ｈｆ−Ｏ系絶縁膜上に酸素が添加された炭化タンタルから構成される第１金属膜が含まれており、
前記ｐチャネル型ＭＩＳトランジスタのｐ型ゲート電極には、前記Ｈｆ−Ｏ系絶縁膜上に、酸素が添加された炭化タンタルから構成される第２金属膜が含まれており、
前記第１金属膜の膜厚が、前記第２金属膜の膜厚より厚く、
前記第１金属膜中の酸素濃度が、前記第２金属膜中の酸素濃度より低いことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１金属膜中の前記酸素濃度が、０ａｔ．％より大きく５ａｔ．％以下であり、
前記第２金属膜中の前記酸素濃度が、９ａｔ．％以上２３ａｔ．％以下であることを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記ゲート絶縁膜には、前記半導体基板と前記Ｈｆ−Ｏ系絶縁膜との間に設けられた酸化シリコン膜が含まれていることを特徴とする半導体装置。
【請求項９】
請求項６記載の半導体装置において、
前記半導体基板は、ＳＯＩ基板であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ゲート電極材料にメタルを用いたｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）およびｐチャネル型ＭＩＳＦＥＴでＣＭＩＳ（Complementary MIS）素子を構成する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＣＭＩＳ素子においては、ｎチャネル型ＭＩＳＦＥＴ（以下、ｎ型ＭＩＳトランジスタという）とｐチャネル型ＭＩＳＦＥＴ（以下、ｐ型ＭＩＳトランジスタという）の両方において低いしきい値電圧を実現するために、互いに異なる仕事関数（ポリシリコンの場合、フェルミ準位）を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が行われている。例えば、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタのゲート電極を形成しているポリシリコン膜に対して、それぞれｎ型不純物とｐ型不純物を導入することにより、ｎ型ＭＩＳトランジスタのゲート電極材料の仕事関数（フェルミ準位）をシリコンの伝導体近傍にして、またｐ型ＭＩＳトランジスタのゲート電極材料の仕事関数（フェルミ準位）をシリコンの価電子帯近傍にして、しきい値電圧の低下を図っている。
【０００３】
近年、半導体集積回路を構成するＭＩＳトランジスタの微細化に伴って、ゲート酸化膜の薄膜化が急速に進んでいる。このため、ＭＩＳトランジスタをオン状態にするためにポリシリコンのゲート電極に電圧を印加した際、ゲート酸化膜界面近傍のゲート電極内に生じる空乏化の影響が次第に顕著になり、ゲート酸化膜の膜厚が見かけ上厚くなる結果、オン電流の確保が難しくなり、ＭＩＳトランジスタの動作速度の低下が顕著になってきた。
【０００４】
また、ゲート酸化膜の膜厚が薄くなると、ダイレクトトンネリングと呼ばれる量子効果によって電子がゲート酸化膜中を通り抜けるようになるために、リーク電流が増大する。さらに、ｐ型ＭＩＳトランジスタにおいては、ゲート電極（多結晶シリコン膜）中のホウ素がゲート酸化膜を通じて半導体基板に拡散し、チャンネル領域の不純物濃度を高めるために、しきい値電圧が変動する。
【０００５】
そこで、ゲート絶縁膜材料を酸化シリコンから、より誘電率の高い絶縁膜（高誘電体膜、ｈｉｇｈ−ｋ膜）に置き換えると共に、ゲート電極材料をポリシリコンからメタルあるいはメタルシリサイドに置き換える検討が進められている。
【０００６】
これは、ゲート絶縁膜を高誘電体膜で構成した場合、酸化シリコン膜厚換算容量が同じであっても、実際の物理膜厚を（高誘電体膜の誘電率／酸化シリコン膜の誘電率）倍だけ厚くできるので、結果としてリーク電流を低減することができるからである。高誘電体膜材料としては、Ｈｆ（ハフニウム）系絶縁膜やＺｒ（ジルコニウム）系絶縁膜といった種々の金属酸化物が検討されている。また、ポリシリコンを含まない材料でゲート電極を構成することにより、前述した空乏化の影響によるオン電流の低減や、ゲート電極から基板へのホウ素漏れといった問題も回避することができる。
【０００７】
R.Mitsuhashi et al.,ISAGST,2007（非特許文献１）には、ＨｆＳｉＯ（Ｎ）上のメタルゲート電極に窒素濃度が１５ａｔ．％のＴａＣＮを用いて、実効仕事関数が４．７ｅＶ付近のＦＥＴを実現する記述がされている。
【０００８】
また、V.S.Chang et al.,IEDM,2007,p.535.（非特許文献２）には、ＨｆＯ２上のメタルゲート電極に窒素濃度が８ａｔ．％のＴａＣＮを用いて、実効仕事関数が４．８ｅＶ付近のＦＥＴを実現する記述がされている。
【非特許文献１】R.Mitsuhashi et al.,ISAGST,2007
【非特許文献２】V.S.Chang et al.,IEDM,2007,p.535.
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＨｆＳｉＯ（Ｎ）、ＨｆＯ２などのＨｆ−Ｏから構成されるＨｆ−Ｏ系絶縁膜上にＴａＣｘゲート電極を設けたＭＩＳトランジスタの実効仕事関数は、Ｎ（窒素）を添加することで実効仕事関数を変化することができると考えられる。しかしながら、ＴａＣｘにＮを添加したＴａＣＮゲート電極を形成する際に、活性化アニールの高温熱処理によりＴａＣＮからＨｆ−Ｏ系絶縁膜中へＮが拡散し、Ｈｆ−Ｏ結合に対してＨｆ−Ｎ結合が、導電性を有し、あるいは欠陥となり、ゲート絶縁膜としての信頼性が低下する懸念がある。
【００１０】
本発明の目的は、Ｈｆ−Ｏ系絶縁膜上に、ＴａＣｘ膜を用いたメタルゲート電極を備えたＭＩＳトランジスタの実効仕事関数を制御することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の一実施の形態は、活性化のための温度より低温の熱処理により、ＴａＣｘに酸素を添加してメタルゲート電極を構成するものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
この一実施の形態によれば、ＴａＣｘ中の酸素濃度の変化により、ＭＩＳトランジスタの実効仕事関数を制御することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。
【００１７】
（実施の形態１）
本実施の形態におけるＨｆ−Ｏ系絶縁膜上に導電性を有する金属炭化物であるＴａＣｘ電極をメタルゲート電極として備えたＭＩＳトランジスタを有する半導体装置の製造方法について図面を参照して説明する。まず、図１に示すように、半導体基板である例えばＦＤ（Full Depletion）−ＳＯＩ（Silicon On Insulator）基板（以下、ＳＯＩ基板という）１を準備する。このＳＯＩ基板１は、支持基板１ａに設けられた酸化シリコン層１ｂ上にシリコン層（ＳＯＩ層ともいう）１ｃを有して構成されている。なお、半導体基板として、単結晶シリコン基板などを用いても良い。
【００１８】
本実施の形態では、半導体基板として、ＦＤ−ＳＯＩを用いている。このＦＤ−ＳＯＩは、空乏化する領域を区画でき、しきい値電圧の制御を容易に行うことができるので、ＴａＣｘを用いたメタルゲート電極を備えたＭＩＳトランジスタの実効仕事関数を制御することに適している。
【００１９】
続いて、図２に示すように、ＳＯＩ基板１のシリコン層１ｃ側よりゲート絶縁膜２を形成する。具体的には、シリコン層１ｃ上に例えばＣＶＤ（Chemical Vapor Deposition）法によって２〜１０ｎｍ程度の酸化シリコン膜２ａを堆積し、その酸化シリコン膜２ａ上に例えば、Ｈ２ＯガスとＴＤＭＡＨのＨｆ原料を用いたＡＬＤ（Atomic Layer Deposition）法によって１〜８ｎｍ程度の酸化ハフニウム膜２ｂを堆積した後、アニール処理を施してゲート絶縁膜２を形成する。このアニール処理は、例えば、１００ＰａのＮ２雰囲気中で８００℃、１秒間行う。
【００２０】
本実施の形態では、ゲート絶縁膜２を構成する高誘電体膜（ｈｉｇｈ−ｋ膜）として、酸化ハフニウムを用いている。この酸化ハフニウムは、酸化シリコン膜や酸窒化シリコン膜よりも誘電率が高いので、物理膜厚を（酸化ハフニウム膜の誘電率／酸化シリコン膜の誘電率）倍だけ厚くできるので、結果としてリーク電流を低減することができる。このため、リーク電流を低減するためであれば、シリコン層１ｃ上に酸化ハフニウム膜２ｂを形成しても良い。なお、本実施の形態では、高誘電体膜として酸化ハフニウムを用いるが、窒化ハフニウムシリケート、Ｈｆ-Ｓｉ-Ｏ、Ｈｆ-Ａｌ-Ｏ、Ｈｆ-Ａｌ-Ｏ-Ｎなどの高誘電体膜も用いることができる。
【００２１】
また、本実施の形態では、ゲート絶縁膜２には、ＳＯＩ基板１と酸化ハフニウム膜２ｂとの間に設けられた酸化シリコン膜２ａが含まれている。この酸化シリコン膜２ａは、その上に設けた酸化ハフニウム膜２ｂが薄くなるに従い、ＭＩＳトランジスタの実効仕事関数が高くなることから、特に、ｐ型ＭＩＳトランジスタの実効仕事関数のオフセットとしての役割をするものと考えられる。
【００２２】
続いて、図３に示すように、ゲート絶縁膜２上にメタルゲート電極３を形成する。具体的には、室温スパッタ法によって５．１〜１８．４ｎｍ程度の炭化タンタル（ＴａＣｘ）膜を堆積して、メタルゲート電極３を形成する。後述するが、ＴａＣｘ膜の膜厚によって膜中の酸素濃度が変化し、さらにＭＩＳトランジスタの実効仕事関数が変化する。このため、所望の実効仕事関数となる膜厚のＴａＣｘ膜が堆積される。
【００２３】
続いて、図４に示すように、メタルゲート電極３上にアモルファス状態のシリコン膜を堆積した後、アニールによってそのアモルファス状態のシリコン膜を多結晶化してシリコン膜４を形成する。具体的には、まず、室温スパッタ法によって２１ｎｍ程度のアモルファスシリコン膜を堆積し、アニール処理を施して多結晶化してシリコン膜４を形成する。このアニール処理は、例えば、１００ａｔｍのＮ２雰囲気中で６００℃、５分間行う。その後、アニール処理で形成されたシリコン膜４の表面の酸化物を除去するために、１％フッ酸処理を施した後、現像液によってシリコン膜４を除去する。
【００２４】
先の工程で室温スパッタ法によって堆積されたままのＴａＣｘ膜は構造的に安定していないので、その構造の安定化および成膜時のダメージを回復する必要がある。そこで、本実施の形態では、熱処理を施し、ＴａＣｘ膜の構造を安定化している。具体的には、ＴａＣｘ膜上に、熱によるダメージを防止するため、ＴａＣｘ膜の酸化を防止するための保護膜としてアモルファス状態のシリコン膜を堆積した後、アニール処理を施している。仮に、ＴａＣｘ膜上にアモルファスシリコン膜ではなく、多結晶シリコン膜を堆積した場合、その堆積時の熱によって、ＴａＣｘ膜が酸化膜となり、導電性を有しないものと考えられる。
【００２５】
続いて、図５に示すように、メタルゲート電極３の加工を行う。具体的には、フォトリソグラフィ技術によって形成されたレジスト膜（図示しない）をマスクとして、メタルゲート電極３およびその下のゲート絶縁膜２をドライエッチングすることによってゲート加工を行う。その後、レジスト膜はアッシングによって除去される。
【００２６】
続いて、シリコン層１ｃと酸化シリコン膜２ａの界面の欠陥回復のために、アニール処理を施す。このアニール処理は、例えば、３％のＨ２雰囲気中で４００℃、３０分間行う。
【００２７】
続いて、メタルゲート電極３に酸素を添加する。本実施の形態では、２０％のＯ２雰囲気中で４００℃の低温酸化でメタルゲート電極３を構成するＴａＣｘ膜に酸素を添加する。
【００２８】
本発明者らの検討によると、ＴａＣｘ膜中の酸素濃度は、図６に示すように、その膜厚によって変化し、ＴａＣｘ膜厚が薄くなるに従い、ＴａＣｘ膜中の酸素濃度が増加することがわかる。また、図７に示すように、ＴａＣｘ膜中の酸素濃度が増加するに従い、実効仕事関数が高くなることがわかる。これは膜中のＴａが酸化することによって電気陰性度が低下して実効仕事関数が高くなると考えられる。本実施の形態では、導電性を有する金属炭化物として、ＴａＣｘを用いた場合について説明しているが、Ｔａと同等の電気陰性度のＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｍｏ、Ｗを炭化したＴｉＣｘ、ＺｒＣｘ、ＨｆＣｘ、ＶＣｘ、ＮｂＣｘ、ＭｏＣｘ、ＷＣｘのいずれかを用いても同様の効果を有すると考えられる。
【００２９】
図７に示したように、ＴａＣｘ膜中の酸素濃度が０〜２３ａｔ．％へ増加するに伴い、メタルゲート電極の実効仕事関数も４．４〜５．２ｅＶと変化する可能性がある。
【００３０】
そこで、本実施の形態では、ｎ型ＭＩＳトランジスタを形成する場合、ＴａＣｘ膜中の酸素濃度を０ａｔ．％より大きく５ａｔ．％以下とする。すなわち、ｎ型ＭＩＳトランジスタを形成する場合、ｎ型ＭＩＳトランジスタのゲート電極材料の実効仕事関数をシリコンの伝導帯近傍となるように、低温スパッタ法により形成するＴａＣｘ膜の膜厚を、７ｎｍ〜１８．４ｎｍ程度とすれば良い。１８．４ｎｍより厚い場合、図６に示したように、酸化ハフニウム膜２ｂ側のＴａＣｘ膜には、酸素が充分に含まれないことが考えられる。このことから、酸化ハフニウム膜２ｂ（Ｈｆ−Ｏ系絶縁膜）との界面で所望の酸素濃度のＴａＣｘ膜を設けることで、実効仕事関数を制御することができる。
【００３１】
また、ｐ型ＭＩＳトランジスタを形成する場合、ＴａＣｘ膜中の酸素濃度を９ａｔ．％以上２３ａｔ．％以下とする。すなわち、ｐ型ＭＩＳトランジスタを形成する場合、ｐ型ＭＩＳトランジスタのゲート電極材料の仕事関数をシリコンの価電子帯近傍となるように、低温スパッタ法により形成するＴａＣｘ膜の膜厚を、１〜５．５ｎｍ程度とすれば良い。
【００３２】
このようにして、酸化ハフニウム膜２ｂ（Ｈｆ−Ｏ系絶縁膜）上に、ＴａＣｘ膜を用いたメタルゲート電極３を備えたＭＩＳトランジスタの実効仕事関数を制御することができる。実効仕事関数を制御するために、ＴａＣｘに窒素（Ｎ）を添加してメタルゲート電極を形成する場合、活性化アニールの高温熱処理によりＴａＣＮからＨｆ−Ｏ系絶縁膜中へＮが拡散し、ゲート絶縁膜としての信頼性が低下することが考えられる。そこで、本実施の形態では、ゲート絶縁膜２を構成するＨｆ−Ｏ系絶縁膜に酸素を添加して、ゲート絶縁膜２の信頼性が低下するのを防止している。これは、形成後のＨｆ−Ｏ系絶縁膜では酸素が欠損している状態であるところ、メタルゲート電極３への酸素添加によって拡散した酸素がＨｆ−Ｏ系絶縁膜へ酸素を供給し、修復するものと考えられる。図８を参照して説明する。
【００３３】
図８は酸素添加したＴａＣｘ電極／ＨｆＯ２／ＳｉＯ２構造におけるフラットバンド電圧ＶＦＢと酸化シリコン換算膜厚ＥＯＴＨｆＯ２の関係を示す説明図である。図８ではＳｉＯ２の膜厚を一定（４ｎｍ）とし、ＨｆＯ２の膜厚をパラメータ（１〜８ｎｍ）とした。また、フラットバンド電圧はＭＩＳキャパシタの容量（Ｃ）−ゲート電圧（ＶＧ）特性から算出した。なお、容量Ｃ−ゲート電圧ＶＧ特性では、ＴａＣｘ膜中の酸素濃度によらず、測定値は理想カーブで再現された。
【００３４】
図８に示すように、ＴａＣｘ膜中の酸素濃度が増加するに伴い、フラットバンド電圧ＶＦＢが正方向へシフトしていることがわかる。これは、ＨｆＯ２では酸素が欠損して正電荷が過剰であるところ、ＴａＣｘ膜から酸素が供給されて正電荷が減少するため、ゲート電圧ＶＧに印加する負電圧が低電圧となるからであると考えられる。
【００３５】
続いて、図９に示すように、ＳＯＩ基板１のシリコン層１ｃに不純物を注入した後、その不純物を活性化アニール（熱処理）によって拡散させて、メタルゲート電極３の両側に拡散層５を形成する。このようにして、Ｈｆ−Ｏ系絶縁膜上にＴａＣｘを用いたメタルゲート電極を備えたＭＩＳトランジスタを形成することができる。以下に、本実施の形態におけるＭＩＳトランジスタの特性について図面を参照して説明する。
【００３６】
図１０はＴａＣｘ膜中に添加した酸素をパラメータとしたＸ線回折パターンによるＴａＣｘ／ＨｆＯ２構造の説明図である。図１０からはＴａＣｘ膜中の酸素濃度０〜１２ａｔ．％によらず、構造に違いが見られないことから、酸素を添加したＴａＣｘをメタルゲート電極として用いることができる。
【００３７】
図１１はＴａＣｘ膜中の酸素濃度と膜厚の関係を示す説明図である。図１１からもわかるように、ＴａＣｘ膜中の酸素濃度の増加に伴い、ＴａＣｘ膜の抵抗率を減少することができる。
【００３８】
図１２は酸素添加したＴａＣｘ電極のＮＢＴＩ（Negative Bias Temperature Instability）による信頼性の説明図である。ここでは、ゲート絶縁膜として２ｎｍ厚のＨｆＯ２／２ｎｍ厚のＳｉＯ２を用いている。図１２からはＴａＣｘ膜中の酸素濃度０ａｔ．％と、１２ａｔ．％のＮＢＴＩに違いはほとんど見られないことから、ＴａＣｘ電極へ添加した酸素が信頼性に影響を及ぼさないことがわかる。すなわち、酸素添加したＴａＣｘ膜はメタルゲート電極として信頼性を確保することができる。
【００３９】
図１３は酸素添加したＴａＣｘ電極のｎ型ＭＩＳトランジスタおよびｐ型ＭＩＳトランジスタの容量（Ｃ）とゲート電圧（ＶＧ）の関係を示す説明図である。ここでは、ゲート絶縁膜として２ｎｍ厚のＨｆＯ２／２ｎｍ厚のＳｉＯ２を用いている。図１３からはＴａＣｘ膜中の酸素濃度１２ａｔ．％において、ｎ型ＭＩＳトランジスタおよびｐ型ＭＩＳトランジスタによらず、蓄積領域と反転領域の容量が同程度となり、ゲート電極の空乏化は見られない。このことから、オン電流を確保することができ、ＭＩＳトランジスタの動作速度を維持することができる。
【００４０】
図１４は酸素添加したＴａＣｘ電極のｎ型ＭＩＳトランジスタおよびｐ型ＭＩＳトランジスタのしきい値電圧（Ｖｔｈ）とＴａＣｘ膜中の酸素濃度の関係を示す説明図である。ここでは、ゲート絶縁膜として２ｎｍ厚のＨｆＯ２／２ｎｍ厚のＳｉＯ２を用いている。また、しきい値電圧（Ｖｔｈ）はドレイン電圧を０．１Ｖとした時のドレイン電流（ＩＤ）−ゲート電圧（ＶＧ）特性から算出した。図１４からはｎ型ＭＩＳトランジスタおよびｐ型ＭＩＳトランジスタによらず、ＴａＣｘ膜中の酸素濃度が増加するに従い、しきい値電圧（Ｖｔｈ）が正方向へシフトすることがわかる。すなわち、ＨｆＯ２膜上のＭＩＳトランジスタにおいて、ＴａＣｘ膜中の酸素濃度を０〜１２ａｔ．％と変化させることにより、しきい値電圧（Ｖｔｈ）を０．５〜０．６Ｖ変化することができる。
【００４１】
図１５は酸素添加したＴａＣｘ電極を用いたＭＩＳトランジスタにおいて、ＴａＣｘ膜中の酸素濃度をパラメータとした電子移動度およびホール移動度を示す説明図である。ここでは、ゲート絶縁膜として２ｎｍ厚のＨｆＯ２／２ｎｍ厚のＳｉＯ２を用いている。図１５からは電子移動度とホール移動度においてＴａＣｘ膜中の酸素濃度による依存性が見られない。このことからも図１３を参照して説明したように、オン電流を確保することができ、ＭＩＳトランジスタの動作速度を維持することができる。
【００４２】
このように、本実施の形態の半導体装置によれば、３２ｎｍテクノロジー以降のトランジスタ特性に優れたＭＩＳトランジスタを備えた半導体装置を製造することが可能となる。
【００４３】
（実施の形態２）
本実施の形態では、Ｈｆ−Ｏ系絶縁膜上にＴａＣｘ電極（メタルゲート電極）を備えたＣＭＩＳ素子を有する半導体装置について図面を参照して説明する。図１６は本実施の形態におけるｎ型ＭＩＳトランジスタＱｎおよびｐ型ＭＩＳトランジスタＱｐでＣＭＩＳ素子を構成する半導体装置の要部を模式的に示す断面図である。
【００４４】
例えばｐ型単結晶のシリコン基板１１から構成される半導体基板の主面には、素子分離領域１２によって周囲を規定されたｐ型ウエル１３およびｎ型ウエル１４が形成されている。ｐ型ウエル１３上にはｎ型ＭＩＳトランジスタＱｎが形成され、ｎ型ウエル１４上にはｐ型ＭＩＳトランジスタＱｐが形成されている。なお、本実施の形態では、半導体基板としてシリコン基板１１を用いるが、ＳＯＩ基板を用いても良い。
【００４５】
ｎ型ＭＩＳトランジスタＱｎは、ｐ型ウエル１３の表面に形成されたゲート絶縁膜１５と、このゲート絶縁膜１５上に形成されたｎ型ゲート電極１６と、ｐ型ウエル１３に形成されたｎ型拡散層（ソース・ドレイン）１７とを備えている。また、ｐ型ＭＩＳトランジスタＱｐは、ｎ型ウエル１４の表面に形成されたゲート絶縁膜１５と、このゲート絶縁膜１５上に形成されたｐ型ゲート電極１８と、ｎ型ウエル１４に形成されたｐ型拡散層（ソース・ドレイン）１９とを備えている。
【００４６】
ｎ型ＭＩＳトランジスタＱｎのｎ型拡散層（ソース・ドレイン）１７には、例えば酸化シリコンから構成される層間絶縁膜２３に形成されたコンタクトホール２０内のプラグ２１を介してメタル配線２２が接続されている。同様に、ｐ型ＭＩＳトランジスタＱｐのｐ型拡散層（ソース・ドレイン）１９には、層間絶縁膜２３に形成されたコンタクトホール２０内のプラグ２１を介してメタル配線２２が接続されている。
【００４７】
ｎ型ＭＩＳトランジスタＱｎおよびｐ型ＭＩＳトランジスタＱｐのそれぞれのゲート絶縁膜１５は、シリコン基板１１の主面上の酸化シリコン膜１５ａと、その酸化シリコン膜１５ａ上のＨｆ−Ｏ系絶縁膜である酸化ハフニウム膜１５ｂとを含むものである。
【００４８】
また、ｎ型ＭＩＳトランジスタＱｎのｎ型ゲート電極１６は、酸化ハフニウム膜１５ｂ上の酸素が添加された炭化タンタル膜１６ａ（第１金属膜）と、その炭化タンタル膜１６ａ上の導電性のポリシリコン膜１６ｂとを含むものである。また、ｐ型ＭＩＳトランジスタＱｐのｐ型ゲート電極１８は、酸化ハフニウム膜１５ｂ上の酸素が添加された炭化タンタル膜１８ａ（第２金属膜）と、その炭化タンタル膜１８ａ上の導電性のポリシリコン膜１８ｂとを含むものである。
【００４９】
本実施の形態では、炭化タンタル膜１６ａ（第１金属膜）中の酸素濃度が、炭化タンタル膜１８ａ（第２金属膜）中の酸素濃度より低いものとなっている。前記実施の形態１で示した図７から炭化タンタル（ＴａＣｘ）膜中の酸素濃度が増加するに従い、実効仕事関数が高くなることから、炭化タンタル膜１６ａ（第１金属膜）中の酸素濃度を、炭化タンタル膜１８ａ（第２金属膜）中の酸素濃度より低くなるようにして、ｎ型ゲート電極１６およびｐ型ゲート電極１８を構成している。このように炭化タンタル膜中の酸素濃度を調整することによって、ｎ型ゲート電極１６およびｐ型ゲート電極１８を構成することができ、単一のメタルゲート電極材料を用いたｎ型ＭＩＳトランジスタＱｎおよびｐ型ＭＩＳトランジスタＱｐでＣＭＩＳ素子を構成することができる。
【００５０】
さらに、ｎ型ゲート電極１６では、炭化タンタル膜１６ａ中の酸素濃度を０ａｔ．％より大きく５ａｔ．％以下とし、ｐ型ゲート電極１８では、炭化タンタル膜１８ａ中の酸素濃度を９ａｔ．％以上２３ａｔ．％以下とすることが好ましい。これにより、ｎ型ＭＩＳトランジスタＱｎのｎ型ゲート電極１６の実効仕事関数をシリコンの伝導帯近傍となるように、一方、ｐ型ＭＩＳトランジスタＱｐのｐ型ゲート電極１８の実効仕事関数をシリコンの荷電子帯近傍となるようにすることができる。これによって、ＣＭＩＳ素子のしきい値を低減することができ、高いオン電流を有し、かつ消費電力の低いＣＭＩＳ素子を実現することができる。
【００５１】
本実施の形態では、炭化タンタル膜１６ａ（第１金属膜）の膜厚が、炭化タンタル膜１８ａ（第２金属膜）の膜厚より厚いものとなっている。前記実施の形態１で示したように図６および図７から炭化タンタル（ＴａＣｘ）の膜厚が薄くなるに従い、炭化タンタル膜中の酸素濃度が増加し、それに伴い実効仕事関数が高くなることから、炭化タンタル膜１６ａ（第１金属膜）の膜厚を、炭化タンタル膜１８ａ（第２金属膜）の膜厚より厚くなるようにして、ｎ型ゲート電極１６およびｐ型ゲート電極１８を構成している。このように炭化タンタルの膜厚を調整することによって、ｎ型ゲート電極１６およびｐ型ゲート電極１８を構成することができ、単一のメタルゲート電極材料を用いたｎ型ＭＩＳトランジスタＱｎおよびｐ型ＭＩＳトランジスタＱｐでＣＭＩＳ素子を構成することができる。
【００５２】
さらに、ｎ型ゲート電極１６の実効仕事関数をシリコンの伝導帯近傍とするために、酸素が添加された炭化タンタル膜１６ａの膜厚を、７ｎｍ〜１８．４ｎｍとし、ｐ型ゲート電極１８の実効仕事関数をシリコンの価電子帯近傍とするために、酸素が添加された炭化タンタル膜１８ａの膜厚を、１〜５．５ｎｍとすることが好ましい。これによって、ＣＭＩＳ素子のしきい値を低減することができ、高いオン電流を有し、かつ消費電力の低いＣＭＩＳ素子を実現することができる。
【００５３】
なお、本実施の形態における半導体装置の製造方法は、前記実施の形態１示した半導体装置の製造方法と同様の工程を用いることができる。特に相違する点は、前記実施の形態１で示した図３を参照してメタルゲート電極３を形成する際に、ｎ型ＭＩＳトランジスタＱｎの炭化タンタル膜１６ａを所定の膜厚（７ｎｍ〜１８．４ｎｍ）で堆積し、またｐ型ＭＩＳトランジスタＱｐの炭化タンタル膜１８ａを所定の膜厚（１〜５．５ｎｍ）で堆積することである。その後は、図５を参照して説明したように、２０％のＯ２雰囲気中で４００℃の低温酸化で炭化タンタル膜１６ａおよび炭化タンタル膜１８ａに酸素を添加すれば良い。
【００５４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５５】
例えば、前記実施の形態では、室温スパッタ法によって、ＴａＣｘ膜を堆積した場合について説明したが、ＣＶＤ法によってＴａＣｘ膜を堆積しても良く、その後、酸素が添加されたＴａＣｘ膜から構成されるメタルゲート電極を形成する。ＣＶＤ法では高温でＴａＣｘ膜が堆積されるので、アモルファスシリコン膜を保護膜として熱処理を行う工程を減らすことができる。
【００５６】
また、前記実施の形態では、メタルゲート電極として、酸素添加したＴａＣｘを用いたが、酸素添加したＴｉＣｘ、ＺｒＣｘ、ＨｆＣｘ、ＶＣｘ、ＮｂＣｘ、ＭｏＣｘ、ＷＣｘのいずれかの金属膜であっても良い。この場合、ｎ型ゲート電極を構成する金属膜中の酸素濃度が、ｐ型ゲート電極を構成する金属膜中の酸素濃度より低くすることによって、ＣＭＩＳ素子を構成することができる。
【産業上の利用可能性】
【００５７】
本発明は、半導体装置、特に、ゲート電極材料にメタルを用いたｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴでＣＭＩＳ素子を構成する半導体装置の製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施の形態における製造工程中の半導体装置の要部を模式的に示す断面図である。
【図２】図１に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図３】図２に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図４】図３に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図５】図４に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図６】ＴａＣｘ膜中の酸素濃度と膜厚の関係を示す説明図である。
【図７】ＴａＣｘ膜中の酸素濃度と実効仕事関数の関係を示す説明図である。
【図８】酸素添加したＴａＣｘ電極／ＨｆＯ２／ＳｉＯ２構造におけるフラットバンド電圧ＶＦＢと酸化シリコン換算膜厚ＥＯＴＨｆＯ２の関係を示す説明図である。
【図９】図５に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１０】ＴａＣｘ膜中に添加した酸素をパラメータとしたＸ線回折パターンによるＴａＣｘ／ＨｆＯ２構造の説明図である。
【図１１】ＴａＣｘ膜中の酸素濃度と膜厚の関係を示す説明図である。
【図１２】酸素添加したＴａＣｘ電極のＮＢＴＩによる信頼性の説明図である。
【図１３】酸素添加したＴａＣｘ電極のｎ型ＭＩＳトランジスタおよびｐ型ＭＩＳトランジスタの容量とゲート電圧の関係を示す説明図である。
【図１４】酸素添加したＴａＣｘ電極のｎ型ＭＩＳトランジスタおよびｐ型ＭＩＳトランジスタのしきい値電圧とＴａＣｘ膜中の酸素濃度の関係を示す説明図である。
【図１５】酸素添加したＴａＣｘ電極を用いたＭＩＳトランジスタにおいて、ＴａＣｘ膜中の酸素濃度をパラメータとした電子移動度およびホール移動度を示す説明図である。
【図１６】本発明の他の実施の形態における半導体装置の要部を模式的に示す断面図である。
【符号の説明】
【００５９】
１  ＳＯＩ基板
１ａ  支持基板
１ｂ  酸化シリコン層
１ｃ  シリコン層
２  ゲート絶縁膜
２ａ  酸化シリコン膜
２ｂ  酸化ハフニウム膜
３  メタルゲート電極
４  シリコン膜
５  拡散層
１１  シリコン基板
１２  素子分離領域
１３  ｐ型ウエル
１４  ｎ型ウエル
１５  ゲート絶縁膜
１５ａ  酸化シリコン膜
１５ｂ  酸化ハフニウム膜
１６  ｎ型ゲート電極
１６ａ  炭化タンタル膜（第１金属膜）
１６ｂ  ポリシリコン膜
１７  ｎ型拡散層（ソース・ドレイン）
１８  ｐ型ゲート電極
１８ａ  炭化タンタル膜（第２金属膜）
１８ｂ  ポリシリコン膜
１９  ｐ型拡散層（ソース・ドレイン）
２０  コンタクトホール
２１  プラグ
２２  メタル配線
２３  層間絶縁膜
Ｑｎ  ｎ型ＭＩＳトランジスタ
Ｑｐ  ｐ型ＭＩＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１６】
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【図１４】
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【図１５】
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