(57)【特許請求の範囲】
【請求項１】
半導体基板に形成される第１のｐ型活性領域と、
前記半導体基板に形成される第２のｐ型活性領域と、
前記半導体基板に形成される第１のｎ型活性領域と、
前記半導体基板に形成される第２のｎ型活性領域と、
前記第１のｐ型活性領域の上方に形成され、第１の幅を有する第１のｎ型トランジスタの第１ゲート電極と、
前記第２のｐ型活性領域の上方に形成され、前記第１の幅より大きい第２の幅を有する第２のｎ型トランジスタの第２ゲート電極と、
前記第１のｎ型活性領域の上方に形成され、第３の幅を有する第１のｐ型トランジスタの第３ゲート電極と、
前記第２のｎ型活性領域の上方に形成され、前記第３の幅より小さい第４の幅を有する第２のｐ型トランジスタの第４ゲート電極と、
を有し、
前記第１のｐ型活性領域の一端部と該一端部に向かい合う前記第１ゲート電極の側壁との距離は、前記第２のｐ型活性領域の一端部と該一端部に向かい合う前記第２ゲート電極の側壁との距離よりも短く、
前記第１のｎ型活性領域の一端部と該一端部に向かい合う前記第３ゲート電極の側壁との距離は、前記第２のｎ型活性領域の一端部と該一端部に向かい合う前記第４ゲート電極の側壁との距離よりも短いことを特徴とする半導体装置。
【請求項２】
前記第３の幅は、前記第１の幅より大きいことを特徴とする特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のｐ型活性領域、前記第２のｐ型活性領域、前記第１のｎ型活性領域及び前記第２のｎ型活性領域はそれぞれ素子分離領域で囲まれていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記素子分離領域は、前記半導体基板に形成された溝内に絶縁膜を埋め込んだ構造を有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記１のｐ型活性領域の上面、前記第２のｐ型活性領域の上面、前記第１のｎ型活性領域の上面及び前記第２のｎ型活性領域の上面は、前記素子分離領域の上面よりも高い位置にあることを特徴とする請求項３又は請求項４に記載の半導体装置。
【請求項６】
前記第２の幅は、前記第４の幅と同じであることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１ゲート電極と前記第３ゲート電極は電気的に接続され、前記第２ゲート電極と前記第４ゲート電極は電気的に接続されることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体装置。
【請求項８】
半導体基板に第１のp型活性領域、第２のp型活性領域、第１のn型活性領域及び第２のn型活性領域を互いに分離して形成する工程と、
前記半導体基板の上方に導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記第１のｐ型活性領域の上方に第１の幅を有する第１のｎ型トランジスタの第１ゲート電極と、前記第２のｐ型活性領域の上方に前記第１の幅より大きい第２の幅を有する第２のｎ型トランジスタの第２ゲート電極と、前記第１のｎ型活性領域の上方に第３の幅を有する第１のｐ型トランジスタの第３ゲート電極と、前記第２のｎ型活性領域の上方に前記第３の幅より小さい第４の幅を有する第２のｐ型トランジスタの第４ゲート電極をそれぞれ形成する工程と、
を有し、
前記第１のｐ型活性領域の一端部と該一端部に向かい合う前記第１ゲート電極の側壁との間隔を、前記第２のｐ型活性領域の一端部と該一端部に向かい合う前記第２ゲート電極の側壁との距離よりも短く形成し、
前記第１のｎ型活性領域の一端部と該一端部に向かい合う前記第３ゲート電極の側壁との間隔を、前記第２のｎ型活性領域の一端部と該一端部に向かい合う前記第４ゲート電極の側壁との距離より短く形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、素子分離絶縁層により区画された活性領域に形成されるトランジスタを有する半導体装置及びその製造方法に関する。する。
【背景技術】
【０００２】
半導体基板に形成される半導体集積回路については、高集積化を図るためにトランジスタ及び配線を微細化するとともにシャロートレンチアイソレーション（ＳＴＩ(shallow trench isolation)）と呼ばれる素子間分離構造を採用している。
トランジスタの周囲をＳＴＩで囲む構造を備えた半導体装置は、例えば、特開２００７−１０９９６６号公報（特許文献１）、特開２００５−２４３９２８号公報（特許文献２）に記載されている。
【０００３】
ＳＴＩは、半導体基板内に絶縁膜を埋め込んだ構造を有し、以下のようなプロセスにより形成される。
まず、図３０Ａに示すように、シリコン基板１０１上に、第１シリコン酸化膜１０２、シリコン窒化膜１０３を順に形成した後に、活性領域を覆う形状のレジストパターン１０４をシリコン窒化膜１０３上に形成する。
【０００４】
次に、レジストパターン１０４をマスクに使用してシリコン窒化膜１０３、第１シリコン酸化膜１０２及びシリコン基板１０１をエッチングする。これにより、図３０Ｂに示すように、シリコン基板１０１の活性領域の周囲に素子分離溝１０５を形成した後に、レジストパターン１０４を除去する。続いて、素子分離溝１０５の内面に第２シリコン酸化膜（不図示）を薄く形成する。
【０００５】
さらに、素子分離溝１０５を完全に埋め込む厚さの第３シリコン酸化膜をＣＶＤ法により形成する。その後に、図３０Ｃに示すように、シリコン窒化膜１０３を研磨ストップ層に用いて、シリコン基板１０１上の第３シリコン酸化を化学機械研磨（ＣＭＰ）法により研磨する。これにより、素子分離溝１０５の中に残された第３シリコン酸化膜をＳＴＩ構造１０６とする。その後、ウェットエッチングによりシリコン窒化膜１０３を選択的に除去する。
【０００６】
次に、図３０Ｄに示すように、ＳＴＩ構造１０６に囲まれたシリコン基板１０１の活性領域にＮ型ＭＯＳＦＥＴ１１１を形成する。
Ｎ型ＭＯＳＦＥＴ１１１の形成プロセスは、シリコン基板１０１の活性領域にＰウェル１０８を形成した後に、シリコン基板１０１上にゲート酸化膜１０９、ゲート電極１１１ｇを形成し、さらにゲート電極１１１ｇの側面にサイドウォール１１０を形成し、さらにサイドウォール１１０形成の前と後にｎ型不純物イオン注入によりソース領域１１１ｓ及びドレイン領域１１１ｄをシリコン基板１０１内に形成する工程とを有している。
【０００７】
なお、図示しないが、他の活性領域には、ｎ型不純物注入によりＮウェルを形成し、その領域にはＰ型ＭＯＳＦＥＴを形成する。
Ｐウェル、Ｎウェルを形成するプロセスでは、不純物イオン注入領域を選択するためにレジスト形成、不純物イオン注入、レジスト除去を順に行うが、レジスト除去に使用する溶液によりＳＴＩ構造１０６が薄くなる。さらに、Ｐウェル及びＮウェルを形成した後に、シリコン基板１０１表面の犠牲酸化膜（不図示）をフッ化水素により除去する際にもＳＴＩ構造１０６が薄くなる。
【０００８】
特許文献１には、フッ化水素による基板表面の酸化膜のエッチング時に、シリコン基板の活性領域の角部を露出させないこと、即ちＳＴＩ構造の高さをシリコン基板表面よりも高くすることが記載されている。
【０００９】
ところで、ＳＴＩは、シリコン酸化膜から構成されているため、シリコン酸化膜とシリコン基板の熱膨張率の違いなどにより、素子分離溝と活性領域の境界で互いにストレスが生じる。
【００１０】
このストレスは、ゲート電極直下のチャネル形成領域に影響を及ぼすので、図３０Ｄに示すように、ゲート電極１１１ｇからその側方のＳＩＴ構造１０６までの距離Ｘ、即ちソース領域１１１ｓ、ドレイン領域１１１ｄのそれぞれの幅の違いは、ゲート電極１１１ｇの下を流れるソース・ドレイン間電流が変動する原因となる。
【００１１】
特許文献２の図２には、ソース・ドレイン間の距離Ｘが十分に長い場合のＭＯＳＦＥＴのオン電流を基準にすると、Ｐ型ＭＯＳＦＥＴでは距離Ｘが所定値より短くなるにつれてオン電流が徐々に増加する一方、Ｎ型ＭＯＳＦＥＴでは距離Ｘが所定値より短くなるにつれてオン電流が徐々に減少することが記載されている。
【００１２】
オン電流の増加は、閾値電圧の減少の原因となり、しかも、実際の半導体回路では予想以上にスタンバイリーク電流が増加する。また、オン電流の減少は、閾値電圧の増加の原因となり、実際の半導体回路では予想以上に動作遅延時間が増大する。さらに、Ｎ型又はＰ型ＭＯＳＦＥＴの特性がソース、ドレイン幅により大きく変わることになるので、設計上の制約が大きくなってしまう。
【００１３】
特許文献２には、そのような距離Ｘの相違によるオン電流の変化を防止するために、第１及び第２のトランジスタを含む所定の回路において、第１及び第２のトランジスタが形成されるそれぞれの活性領域についてその一端とゲート電極の間の距離Ｘをほぼ等しくすることが記載されている。しかし、半導体集積回路を構成する複数のＭＯＳＦＥＴの全てについて、ゲート電極とその側方の素子分離溝との間の距離をほぼ等しくしてオン電流を揃えることは、高集積化が要求される半導体回路設計では難しいこともある。
【特許文献１】特開２００７−１０９９６６号公報
【特許文献２】特開２００５−２４３９２８号公報
【特許文献３】特開平５−１２９５３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、ソース／ドレイン領域の幅が狭くなっているＭＯＳＦＥＴにおけるトランジスタ特性変動を抑制するための半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の１つの観点によれば、半導体基板に形成される第１のｐ型活性領域と、前記半導体基板に形成される第２のｐ型活性領域と、前記半導体基板に形成される第１のｎ型活性領域と、前記半導体基板に形成される第２のｎ型活性領域と、前記第１のｐ型活性領域の上方に形成され、第１の幅を有する第１のｎ型トランジスタの第１ゲート電極と、前記第２のｐ型活性領域の上方に形成され、前記第１の幅より大きい第２の幅を有する第２のｎ型トランジスタの第２ゲート電極と、前記第１のｎ型活性領域の上方に形成され、第３の幅を有する第１のｐ型トランジスタの第３ゲート電極と、前記第２のｎ型活性領域の上方に形成され、前記第３の幅より小さい第４の幅を有する第２のｐ型トランジスタの第４ゲート電極と、を有し、前記第１のｐ型活性領域の一端部と該一端部に向かい合う前記第１ゲート電極の側壁との距離は、前記第２のｐ型活性領域の一端部と該一端部に向かい合う前記第２ゲート電極の側壁との距離よりも短く、前記第１のｎ型活性領域の一端部と該一端部に向かい合う前記第３ゲート電極の側壁との距離は、前記第２のｎ型活性領域の一端部と該一端部に向かい合う前記第４ゲート電極の側壁との距離よりも短いことを特徴とする半導体装置が提供される。
【００１６】
別の観点によれば、半導体基板に第１のp型活性領域、第２のp型活性領域、第１のn型活性領域及び第２のn型活性領域を互いに分離して形成する工程と、前記半導体基板の上方に導電膜を形成する工程と、前記導電膜をパターニングすることにより、前記第１のｐ型活性領域の上方に第１の幅を有する第１のｎ型トランジスタの第１ゲート電極と、前記第２のｐ型活性領域の上方に前記第１の幅より大きい第２の幅を有する第２のｎ型トランジスタの第２ゲート電極と、前記第１のｎ型活性領域の上方に第３の幅を有する第１のｐ型トランジスタの第３ゲート電極と、前記第２のｎ型活性領域の上方に前記第３の幅より小さい第４の幅を有する第２のｐ型トランジスタの第４ゲート電極をそれぞれ形成する工程と、を有し、前記第１のｐ型活性領域の一端部と該一端部に向かい合う前記第１ゲート電極の側壁との間隔を、前記第２のｐ型活性領域の一端部と該一端部に向かい合う前記第２ゲート電極の側壁との距離よりも短く形成し、前記第１のｎ型活性領域の一端部と該一端部に向かい合う前記第３ゲート電極の側壁との間隔を、前記第２のｎ型活性領域の一端部と該一端部に向かい合う記第４ゲート電極の側壁との距離より短く形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１７】
本発明によれば、ゲート電極の１つの側方で幅が異なる第１、第２のｐ型活性領域にそれぞれ形成されるｎ型トランジスタのトランジスタ特性の変動を抑制することができ、また、ゲート電極の１つの側方で幅が異なる第１、第２のｎ型活性領域にそれぞれ形成されるｐ型トランジスタの特性変動を抑制することができる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明の実施形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
図１は、本発明の第１実施形態に係る半導体装置を示す平面図、図２Ａは、図１に示す半導体装置のＩ−Ｉ線断面図、図２Ｂは、図１に示す半導体装置のII−II線断面図である。なお、図１に示すｘ方向とｙ方向は互いに直交する関係にある。
【００１９】
図１、図２Ａ及び図２Ｂにおいて、シリコン（半導体）基板１には複数の活性領域を囲むシャロートレンチアイソレーション（ＳＴＩ）２が形成されている。ＳＴＩ２に囲まれる複数の活性領域のうち、第１の活性領域３と第２の活性領域５のそれぞれには図２Ａに示すように第１のＰウェル４と第２のＰウェル６が形成され、また、第３の活性領域７と第４の活性領域９のそれぞれには図２Ｂに示すように第１のＮウェル８と第２のＮウェル１０が形成されている。
【００２０】
従って、第１、第２の活性領域３、５はｐ型活性領域であり、第３、第４の活性領域７、９はｎ型活性領域である。
第３の活性領域７は、第１の活性領域３に対してｙ方向に配置され、それらの領域のｘ方向の長さＸ11、Ｘ12は等しくなっている。また、第４の活性領域９は、第２の活性領域５に対してｙ方向に配置され、それらの領域のｘ方向の長さＸ21、Ｘ22は等しくなっている。
【００２１】
また、第１、第３の活性領域３、７のｘ方向の長さＸ11、Ｘ12は、第２、第４の活性領域５、９のｘ方向の長さＸ21、Ｘ22よりも短く形成されている。
第２の活性領域５は、第１の活性領域３に対してｘ方向に配置され、それらの領域のｙ方向の長さはほぼ等しくなっている。また、第４の活性領域９は、第３の活性領域７に対してｘ方向に配置され、それらのｙ方向の長さはほぼ等しくなっている。
【００２２】
第１の活性領域３では、図２Ａに示すように、第１のＮ型ＭＯＳＦＥＴ１１を構成する第１のゲート電極１１ｇ、第１、第２のｎ型ソース／ドレイン領域１１ｓ、１１ｄ等が形成されている。即ち、第１の活性領域３に形成された第１のＰウェル４上にはゲート絶縁膜２０を介して第１のゲート電極１１ｇが形成されている。また、第１のＰウェル４の上部において、第１のゲート電極１１ｇの両側には第１、第２のｎ型ソース／ドレイン領域１１ｓ、１１ｄが形成されている。
【００２３】
また、第２の活性領域５では、図２Ａに示すように、第２のＮ型ＭＯＳＦＥＴ１２を構成する第２のゲート電極１２ｇ、第３、第４のｎ型ソース／ドレイン領域１２ｓ、１２ｄ等が形成されている。即ち、第２の活性領域５に形成された第２のＰウェル６上にはゲート絶縁膜２０を介して第２のゲート電極１２ｇが形成されている。また、第２のＰウェル６の上部において、第２のゲート電極１２ｇの両側には第３、第４のｎ型ソース／ドレイン領域１２ｓ、１２ｄが形成されている。
【００２４】
第３の活性領域７には、図２Ｂに示すように、第１のＰ型ＭＯＳＦＥＴ１３を構成する第３のゲート電極１３ｇ、第１、第２のｐ型ソース／ドレイン領域１３ｓ、１３ｄ等が形成されている。即ち、第３の活性領域７に形成された第１のＮウェル８上には、ゲート絶縁膜２０を介して第３のゲート電極１３ｇが形成されている。また、第１のＮウェル８の上部において、第３のゲート電極１３ｇの両側には第１、第２のｐ型ソース／ドレイン領域１３ｓ、１３ｄが形成されている。
【００２５】
第４の活性領域９には、図２Ｂに示すように、第２のＰ型ＭＯＳＦＥＴ１４を構成する第４のゲート電極１４ｇ、第３、第４のｐ型ソース／ドレイン領域１４ｓ、１４ｄｄ等が形成されている。即ち、第４の活性領域９に形成された第２のＮウェル１０上にはゲート絶縁膜２０を介して第４のゲート電極１４ｇが形成されている。また、第２のＮウェル１０の上部において、第４のゲート電極１４ｇの両側にはそれぞれ第３、第４のｐ型ソース／ドレイン領域１４ｓ、１４ｄが形成されている。
【００２６】
ここで、第１の活性領域３に形成される第１のゲート電極１１ｇの１つの側面とこれにｘ方向で向かい合う第１の活性領域３の１つの端との間の距離を以下に「ＳＤ幅」という。他の活性領域５、７、９とその中のゲート電極１２ｇ、１３ｇ、１４ｇの関係においても同様に「ＳＤ幅」という。
【００２７】
そして、第１の活性領域３における第１のゲート電極１１ｇのｘ方向での左右のＳＤ幅をそれぞれＸsd11、Ｘsd12とし、第２の活性領域５における第２のゲート電極１２ｇのｘ方向での左右のＳＤ幅をそれぞれＸsd21、Ｘsd22、第３の活性領域７における第３のゲート電極１３ｇのｘ方向での左右のＳＤ幅をそれぞれＸsd31、Ｘsd32とし、第４の活性領域９における第４のゲート電極１４ｇのｘ方向での左右のＳＤ幅をそれぞれＸsd41、Ｘsd42とする。
【００２８】
図１に示すシリコン基板１上では、第１の領活性領域３における左右のＳＤ幅は等しくＸsd11＝Ｘsd12となっている。さらに、第２、第３及び第４の活性領域５、７、８における左右のＳＤ幅は等しくてＸsd21＝Ｘsd22、Ｘsd31＝Ｘsd32、Ｘsd41＝Ｘsd42となっている。
また、第２、第４の活性領域５、９におけるＳＤ幅Ｘsd21、Ｘsd22、Ｘsd41、Ｘsd42は、第１、第３の活性領域３、７におけるＳＤ幅Ｘsd11、Ｘsd12、Ｘsd31、Ｘsd32よりも大きくなっている。さらに、第３の活性領域７におけるＳＤ幅Ｘsd31、Ｘsd32は、第１の活性領域３におけるＳＤ幅Ｘsd11、Ｘsd12よりも小さくなっている。
【００２９】
そのようなＳＤ幅を有する第１〜第４のｎ型ソース／ドレイン領域１１ｓ、１１ｄ、１２ｓ、１２ｄのそれぞれは同一工程で形成され、それぞれの深さ方向の不純物濃度プロファイルは実質的に同一となっている。また、第１〜第４のｐ型ソース／ドレイン領域１３ｓ、１３ｄ、１４ｓ、１４ｄのそれぞれは同一工程で形成され、それぞれの深さ方向の不純物濃度プロファイルは実質的に同一となっている。
【００３０】
第１〜第４のゲート電極１１ｇ、１２ｇ、１３ｇ、１４ｇは、例えば不純物含有のポリシリコン膜から構成され、それらの上部には金属シリサイド層１７ａ〜１７ｄが形成されている。また、第１〜第４のゲート電極１１ｇ、１２ｇ、１３ｇ、１４ｇの側面にはサイドウォール１８ａ〜１８ｄが形成されている。さらに、ｎ型ソース／ドレイン領域１１ｓ、１１ｄ、１２ｓ、１２ｄとｐ型ソース／ドレイン領域１３ｓ、１３ｄ、１４ｓ、１４ｄのうち、第１〜第４のゲート電極１１ｇ、１２ｇ、１３ｇ、１４ｇとサイドウォール１８ａ〜１８ｄにより覆われない領域には金属シリサイド層１９ａ〜１９ｈが形成されている。金属シリサイド層１７ａ〜１７ｄ、１９ａ〜１９ｈとして、ニッケルシリサイド層、コバルトシリサイド層等が形成される。
【００３１】
第１の活性領域３と第３の活性領域７のそれぞれに形成される第１、第３のゲート電極１１ｇ、１３ｇは互いに電気的に接続され、また、第２の活性領域５と第４の活性領域９のそれぞれに形成される第２、第４のゲート電極１２ｇ、１４ｇは互いに電気的に接続されている。
【００３２】
第２、第４のゲート電極１２ｇ、１４ｇのそれぞれのｘ方向の幅、即ちゲート長はＬｂと同一になっている。さらに、第１のゲート電極１１ｇと第３のゲート電極１３ｇのそれぞれのｘ方向の幅、即ちゲート長を比べると、第１のゲート電極１１ｇのゲート長Ｌａが第３のゲート電極１３ｇのゲート長Ｌｃよりも短くなっている。
【００３３】
さらに、第２、第４のゲート電極１２ｇ、１４ｇのゲート長Ｌb は、第１のゲート電極１１ｇのゲート長Ｌa よりも長く且つ第３のゲート電極１３ｇのゲート長Ｌcよりも短くなっている。これにより、それらのゲート長は、Ｌｃ＞Ｌｂ＞Ｌａの関係にある。
【００３４】
このように第１のゲート電極１１ｇを第２及び第４のゲート電極１２ｇ、１４ｇよりも細く形成し、さらに、第３のゲート電極１３ｇを第２及び第４のゲート電極１２ｇ、１４ｇよりも太く形成しているのは次のような理由による。
【００３５】
同じトランジスタ特性となるように設計される複数のＮ型ＭＯＳＦＥＴのゲート電極のゲート長は設計時には同じ値にデータが作成される。しかし、活性領域におけるＳＤ幅の相違によってオン電流が変動する。そのようなオン電流の変動についてはＰ型ＭＯＳＦＥＴでも同様である。
【００３６】
そこで、本発明者は、実デバイスにおいて、上記のように第１のゲート電極１１ｇのゲート長を第２のゲート電極１２ｇのゲート長よりも短く形成したところ、第１、第２のＮ型ＭＯＳＦＥＴ１１、１２のトランジスタ特性のばらつきを縮小し又は無くすことができた。
また、実デバイスにおいて、第３のゲート電極１３ｇのゲート長を第４のゲート電極１４のゲート長よりも長く形成したところ、第１、第２のＰ型ＭＯＳＦＥＴ１３、１４のトランジスタ特性のばらつきを縮小しまたは無くすことができた。
【００３７】
次に、ゲート電極のパターン幅、即ちゲート長を設計値から修正する方法を説明する。
上述した第１〜第４のゲート電極１１ｇ、１２ｇ、１３ｇ、１４ｇは例えばドープトポリシリコン膜から構成され、そのポリシリコン膜はフォトリソグラフィー法により上記のゲート長にパターニングされる。ここでは、ドープトポリシリコン膜を採用したが、ノンドープトポリシリコン膜を成膜した後に、ｐ型不純物又はｎ型不純物をイオン注入することによって導電膜としてもよい。また、アモルファスシリコンを堆積した後、熱処理を行ってポリシリコンを形成する工程を用いても良い。
【００３８】
フォトリソグラフィー法によれば、ポリシリコン膜の上にフォトレジストを塗布し、フォトレジストを露光、現像してレジストパターンを形成した後に、レジストパターンをマスクにしてポリシリコン膜をエッチングする工程を含むプロセスによって、ポリシリコン膜がパターニングされる。
【００３９】
フォトレジストは、露光マスクを透過した露光光を照射することにより露光される。そして、上記したゲート電極の形成に使用される露光マスクは次のようなプロセスで形成される。
まず、設計者は、図３のステップＩに示すようにゲート電極のデザインレイアウトを作成する。
【００４０】
デザインレイアウト時には、活性領域の大きさ、位置等が設計され、さらに、ゲート電極のゲート長、ゲート幅（ｙ方向の長さ）等が設計される。ここで、第１の活性領域３内の第１のゲート電極１１ｇと第３の活性領域７内の第３のゲート電極１３ｇは、図１の破線で示すように、第２、第４のゲート電極１２ｇ、１４ｇと同じゲート長Ｌｂを有するゲート電極２１として設計される。
【００４１】
ここで、第１の活性領域３と第３の活性領域７のそれぞれにおいて、設計デザインレイアウト時のゲート電極２１のゲート長を第２、第４のゲート電極１２ｇ、１４ｇのゲート長と同じＬｂとする。
【００４２】
デザインレイアウト時には、第１〜第４の活性領域３、５，７，９と第１〜第４のゲート電極１１ｇ、１２ｇ、１３ｇ、１４ｇのデータに基づいてＳＤ幅が算出される。そして、図１に示す半導体装置のデザインレイアウトでは、第１の活性領域３と第３の活性領域７のそれぞれにおいて、設計時のゲート電極２１の左右のＳＤ幅Ｘsd11、Ｘsd12、Ｘsd31、Ｘsd32は互いに等しいが、第２の活性領域５と第４の活性領域９におけるＳＤ幅Ｘsd21、Ｘsd22、Ｘsd41、Ｘsd42よりも狭くなっている。
【００４３】
以上のような設計デザインレイアウト時のパターンデータは、図３のステップIIに示すようにＧＤＳに変換される。ＧＤＳは、露光マスクを形成するために必要な形状、座標等の情報を定義したバイナリファイルであり、半導体集積回路のレイアウトデータを定義するためのフォーマットである。
【００４４】
この後に、図３のステップIII に示すように、光学近接効果補正（ＯＰＣ（Optical Proximity Correction））の処理が行われる。ＯＰＣ処理では、光の回折効果でマスクパターンと実際のパターンとの間に生じるずれを解消するために、光の近接効果を考慮してマスクに補正をかけ、さらに本実施形態ではＳＤ幅に基づく補正も行われる。さらに、図３のステップIV、Ｖに示すように、マスクデータを作成し、このマスクデータに基づいて石英基板上の遮光膜をパターニングしてゲート電極形成用の露光マスクを作成する。
【００４５】
ところで、ＳＤ幅をパラメータとして採用せずにＯＰＣ処理を実行すると、第１のゲート電極１１ｇと第３のゲート電極１３ｇは設計時のゲート電極２１の形状となる。従って、第１のゲート電極１１ｇと第３のゲート電極１３ｇのゲート長は、第２、第４のゲート電極１２ｇ、１４ｇのゲート長と同じＬbとなる。
【００４６】
ゲート電極のＯＰＣ処理のパラメータにＳＤ幅を採用せずに設計データを補正して露光マスクを形成する。そして、その露光マスクを製造プロセスに用いて第１の活性領域３にＮ型ＭＯＳＦＥＴを形成すると、そのＮ型ＭＯＳＦＥＴのＳＤ幅の設計値Ｘsd01とオン電流Ｉonの関係は図４の破線に示すようになる。また、その露光マスクを製造プロセスに用いて第３の活性領域７にＰ型ＭＯＳＦＥＴを形成すると、そのＰ型ＭＯＳＦＥＴのＳＤ幅Ｘsd01とオン電流Ｉonは図５の破線に示す関係となる。
【００４７】
図４、図５に示す特性を有するＭＯＳＦＥＴにおけるゲート電極２１のゲート長は例えば約６０ｎｍであり、ｙ方向のゲート幅は例えば約１．０μｍである。
図４の破線の特性によれば、ＳＤ幅Ｘsd01を約０．４μｍより小さくするにつれてＮ型ＭＯＳＦＥＴの電流Ｉonの減少量が大きくなり、これが閾値電圧、動作遅延時間の変動の原因となる。
【００４８】
図５の破線の特性によれば、ＳＤ幅Ｘsd01が約０．４μｍより小さくするにつれてリーク電流Ｉonの増加量が大きくなる特性となり、スタンバイリーク電流の増加や閾値電圧の低下の原因となる。
従って、同じ半導体基板に同じ条件で形成された複数のＰ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴであっても、ＳＤ幅のデータに基づいてゲート長を補正しない場合には、Ｐ型ＭＯＳＦＥＴ或いはＮ型ＭＯＳＦＥＴそれぞれのトランジスタ特性のバラツキが大きくなってくる。
【００４９】
複数のＭＯＳＦＥＴのトランジスタ特性の差異を小さくするという課題に対し、本発明者は、設計時のゲート長の値を補正することにより上記のオン電流の変化量を小さくできることを見出した。より具体的には、ＳＤ幅が所定値より小さい場合にＮ型ＭＯＳＦＥＴのゲート電極のゲート長を設計値よりも細くすることによりオン電流の減少を抑制又は防止することができる。さらに、ＳＤ幅が所定値より小さい場合にＰ型ＭＯＳＦＥＴのゲート電極のゲート長を設計値よりも太くすることによりオン電流の増加を抑制又は防止することができる。
【００５０】
そこで、Ｎ型ＭＯＳＦＥＴについて、図６に示すように、設計のＳＤ幅が所定値よりも狭くなるにしたがって、ゲート長を設計値Ｌbから徐々に短く（細く）していったところ、図４の実線に示すようにオン電流の減少を防止することができた。
【００５１】
一方、Ｐ型ＭＯＳＦＥＴについて、図７に示すように、設計のＳＤ幅が所定値よりも狭くなるにしたがって、ゲート長を設計値Ｌbから徐々に長く（太く）していったところ、図５の実線に示すようにオン電流の増加を防止することができた。
【００５２】
図６、図７においては、ＭＯＳＦＥＴのオン電流を変動させない大きさのＳＤ幅を有するＭＯＳＦＥＴのゲート長を基準に設定して、ゲート長の補正量（変動量）を示している。例えば、十分に広いＳＤ幅を５μｍとし、設計時のゲート長を約６０ｎｍとする。
【００５３】
以上のように、ＳＤ幅が相違する複数のＮ型ＭＯＳＦＥＴについては、露光マスクデータ作成時に、ＳＤ幅が所定値以下のＮ型ＭＯＳＦＥＴのゲート長を設計値よりも短くするデータ補正をすることにより、トランジスタ特性の差異を小さくすることが可能になる。また、ＳＤ幅が相違する複数のＰ型ＭＯＳＦＥＴについては、露光マスクデータ作成時に、ＳＤ幅が所定値以下のＰ型ＭＯＳＦＥＴのゲート長を設計値よりも長くするデータ補正をすることにより、トランジスタ特性の差異を小さくすることが可能になる。
【００５４】
なお、Ｎ型ＭＯＳＦＥＴにおいて、ゲート長を設計値から減少させるとＳＤ幅が設計値から増加することになるが、ゲート長の変更は、そのＳＤ幅を他のＮ型ＭＯＳＦＥＴのＳＤ幅の値に一致させて各トランジスタ特性を揃えるためではない。ゲート長が変わるとＮ型ＭＯＳＦＥＴの特性も変わるからである。
【００５５】
ところで、図１に示した第１の活性領域３では、左側のＳＤ幅Ｘsd11を右側のＳＤ幅Ｘsd12と同じにしたが、それらが異なる場合には、短い方のＳＤ幅の設計値を基準にしてゲート長を変更する。第３の活性領域７でも同様である。
【００５６】
以上のような各ゲート長は例えば次のように修正される。
１つの活性領域において、ゲート電極に対して一側方又は他側方のＳＤ幅の設計値が０．１７μｍに等しいか或いはそれより短い（ＳＤ幅≦０．１７μｍ）場合に、マスクデータの補正によりＰ型ＭＯＳＦＥＴのゲート電極の一側面及び他側面をそれぞれ設計値に対して１．５ｎｍずつ、トータルで３．０ｎｍ太らせる。その場合に、Ｎ型ＭＯＳＦＥＴのゲート電極の一側面及び他側面をそれぞれ設計値より１．５ｎｍずつ、トータルで３．０ｎｍ細くする。
【００５７】
１つの活性領域において、ゲート電極に対して両側方のＳＤ幅の設計値がそれぞれ０．１７μｍよりも大きく且つ少なくとも一方のＳＤ幅が０．２０μｍに等しいかそれより小さい（０．２０μｍ≧ＳＤ幅＞０．１７μｍ）場合に、マスクデータの補正により、Ｐ型ＭＯＳＦＥＴのゲート電極の一側面及び他側面を設計値に対してそれぞれ１．０ｎｍずつ、トータルで２．０ｎｍ太くする。その場合に、マスクデータの補正によりＮ型ＭＯＳＦＥＴのゲート電極の一側面及び他側面を設計値に対してそれぞれで１．０ｎｍずつ、トータルで２．０ｎｍ細くする。
【００５８】
また、１つの活性領域において、ゲート電極に対して両側方のＳＤ幅の設計値がそれぞれ０．２０μｍよりも大きく且つ少なくとも一方のＳＤ幅が０．２３μｍに等しいかそれより小さい（０．２３μｍ≧ＳＤ幅＞０．２０μｍ）場合に、マスクデータの補正により、Ｐ型ＭＯＳＦＥＴのゲート電極の一側面及び他側面を設計値に対してそれぞれ０．５ｎｍずつ、トータルで１．０ｎｍ太くする。その場合に、マスクデータの補正によりＮ型ＭＯＳＦＥＴのゲート電極の一側面及び他側面を設計値に対してそれぞれで０．５ｎｍずつ、トータルで１．０ｎｍ細くする。
【００５９】
さらに、１つの活性領域において、ゲート電極に対して両側方のＳＤ幅の設計値がそれぞれ０．２３μｍよりも大きく且つ少なくとも一方のＳＤ幅が０．３０μｍに等しいかそれより小さい（０．３０μｍ≧ＳＤ幅＞０．２３μｍ）場合に、マスクデータの補正により、Ｐ型ＭＯＳＦＥＴのゲート電極の一側面及び他側面を設計値に対してそれぞれ０．２５ｍずつ、トータルで０．５ｎｍ太くする。その場合に、マスクデータの補正によりＮ型ＭＯＳＦＥＴのゲート電極の一側面及び他側面を設計値に対してそれぞれで０．２５ｎｍずつ、トータルで０．５０ｎｍ細くする。
【００６０】
ところで、１つの活性領域において、デザインレイアウト時に、ゲート電極の一方側又は他方側のＳＤ幅が均一になっているとは限らない。
例えば、図８に示す活性領域２２に形成されるＰ型ＭＯＳＦＥＴ２３において、破線に示す設計時のゲート電極２４ａに対して左側のＳＤ幅の設計値Ｘsd01が右側のＳＤ幅の設計値Ｘsd02、Ｘsd03よりも大きく、かつ活性領域２２の右側のＳＤ幅Ｘsd02、Ｘsd03が不均一に設計されることがある。具体的には、ゲート電極２４ａの左側のＳＤ幅Ｘsd01が０．４μｍに設計され、その右側のＳＤ幅Ｘsd02、Ｘsd03が０．１６μｍと０．１８ｍμｍの２領域に設計される。
【００６１】
この場合には、最も狭いＳＤ幅Ｘsd02の設計値を基準にしてゲート長を変更することが好ましい。具体的には、図７に従ってゲート長Ｘ0を左と右にそれぞれ補助パターン幅Ｘ01、Ｘ02を０．００１５μｍずつ加え、トータルで０．００３０μｍ広げる補正を設計値に対して行う。
【００６２】
これにより形成されるゲート電極２４を備えたＰ型ＭＯＳＦＥＴ２３のオン電流は、図５の実線に示すように、補正前に比べて少なくとも１０％以下の誤差に低減するので、十分に大きなＳＤ幅を有する他のＰ型ＭＯＳＦＥＴのオン電流との差を小さくすることができる。
【００６３】
ゲート長の補正によるオン電流の変動量は、ＳＤ幅が十分に広い場合のオン電流の基準値に対して１０％以下〜１５％以下の範囲に治めることが望ましい。図４、図５においては、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴともにオン電流を基準値に対して、ゲート長の変更によって変更前の２０％から１０％以下へと変動量を小さくすることができる。
【００６４】
上述した実施形態では、Ｎ型ＭＯＳＦＥＴではゲート長を短くするとともに、Ｐ型ＭＯＳＦＥＴではゲート長を長くする補正を行っている。しかし、半導体集積回路の構成の違いよって、Ｐ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴのいずれか一方のゲート長だけを補正してもよい。その選択は、例えばトランジスタ動作遅延時間の縮小を重視するかスタンバイリークの抑制を重視するかなどによって判断される。
なお、上記の長さや幅を示す寸法は、シリコン基板１で実現しようとする値で示している。これについては以下の実施形態でも同様である。
【００６５】
次に、上述した半導体装置の形成方法を図９Ａ〜図９Ｇ、図１０Ａ〜図１０Ｄ、図１１Ａ〜図１１Ｄを参照して説明する。図９Ａ〜図９Ｇは、ＭＯＳＦＥＴをゲート電極の中心をＹ方向に沿った断面図であって図１のIII-III 線から見た断面図である。また、図１０Ａ〜図１０Ｄは、図１のＩ―Ｉ線断に沿った断面図、図１１Ａ〜図１１Ｄは図１のII―II線に沿った工程の断面図である。
【００６６】
まず、図９Ａに示すように、シリコン基板１上に二酸化シリコン（SiO2）膜２５を熱酸化法又はＣＶＤ法により約１０ｎｍの厚さに形成する。さらに、SiO2膜２５上に窒化シリコン（Si3N4）膜２６をＣＶＤ法により１００ｎｍの厚さに形成する。
次に、Si3N4膜２６上にフォトレジストを塗布し、これを露光、現像することにより、第１〜第４の活性領域３、５、７、９を覆うとともに素子分離領域を露出する形状のレジストパターン２７を形成する。
【００６７】
続いて、図９Ｂに示すように、レジストパターン２７をマスクにして、反応性イオンエッチング（ＲＩＥ）法によりSi3N4膜２６、SiO2膜２５をエッチングし、さらにシリコン基板１を例えば約３００ｎｍの深さにエッチングして溝１ａを形成する。
レジストパターン２７を除去した後に、図９Ｃに示すように溝１ａ内にＳＴＩ２を形成する。ＳＴＩ２は、次のような工程により形成される。
【００６８】
まず、シリコン基板１の溝１ａの内面にSiO2膜２８を熱酸化法により３ｎｍの厚さに形成する。続いて、Si3N4膜２６上と溝１ａ内にSiO2膜を高密度プラズマＣＶＤ法により成長して溝１ａ内を完全に埋め込む厚さ、例えばSi3N4膜２６上で５００ｎｍの厚さに成長する。
【００６９】
さらに、Si3N4膜２６上のSiO2膜を化学機械研磨（ＣＭＰ）により除去するとともにそのSiO2膜を平坦化する。この場合、Si3N4膜２６は研磨ストッパーとして機能するがその一部は若干削られる。これにより素子分離領域の溝１ａ内に残されたSiO2膜はＳＴＩ２となり、その上面は平坦になっている。
【００７０】
ＣＭＰ後に、ＳＴＩ２を構成するSiO2膜を例えば９００℃の炉内で３０分間、アニールして緻密化する。そのアニール後に、リン酸ボイルによりSi3N4膜２６を除去する。
これにより、ＳＴＩ２は、シリコン基板１の上面から約１００ｎｍの量で突出した状態となっている。
【００７１】
次に、最初に形成したSiO2膜２５をフッ化水素により除去した後に、図９Ｄに示すように、活性領域７のシリコン基板１の表面に熱酸化法により犠牲酸化膜２９を１０ｎｍの厚さに形成する。
最初に形成したSiO2膜２５の除去の際に、ＳＴＩ２を構成するSiO2膜がフッ化水素によりわずかにエッチングされ、これによりシリコン基板１からの突出量が減る。
【００７２】
続いて、第１、第２の活性領域３、５にはホウ素（Ｂ）等のｐ型不純物をイオン注入してＰウェル４、６を形成する。また、第３、第４の活性領域７、９にはリン、ヒ素等のｎ型不純物をイオン注入してＮウェル８、１０を形成する。
その後に、ＭＯＳＦＥＴの閾値調整するために、ｎ型不純物とｐ型不純物を選択してそれぞれ第１〜第４の活性領域３、５、７、９にイオン注入する。
【００７３】
ｎ型不純物とｐ型不純物を選択してイオン注入する際には、イオン注入をしない領域をフォトレジストによって覆う。従って、イオン注入の工程では、フォトレジストのパターン形成、イオン注入、フォトレジスト除去が複数回繰り返される。
フォトレジスト除去にはアンモニア過酸化水素水（ＡＰＭ）が使用されるため、ＳＴＩ２を構成するSiO2膜がＡＰＭによりわずかにエッチングされ、これによりシリコン基板１からの突出量が減る。
【００７４】
犠牲酸化膜２９をフッ化水素により除去した後に、図９Ｅに示すように、シリコン基板１の第１〜第４の活性領域３、５、７、９の表面上にゲート酸化膜（ゲート絶縁膜）２０を熱酸化法、ＣＶＤ法等により２ｎｍの厚さに形成する。
犠牲酸化膜２９の除去に使用するフッ化水素は、ＳＴＩ２を構成するSiO2膜をエッチングする。これにより、図１０Ａ、図１１Ａに示すように、シリコン基板１の上面からのＳＴＩ２の突出量がさらに減り、ＳＴＩ２の上面は、シリコン基板１の上面に対して±５ｎｍの範囲での突出量となり、それらの上面は互いにほぼ平坦となる。
ここまでＳＴＩの形成工程について説明したが、ここで記載した工程は例示であり、他のＳＴＩ形成工程を用いる場合であっても、本発明を適用し得る。
【００７５】
次に、図９Ｆに示すように、ゲート酸化膜２０上にポリシリコン膜３０をＣＶＤ法により１０５ｎｍの厚さに形成した後に、ポリシリコン膜３０の上に厚さ７５ｎｍのＢＡＲＣ（Bottom Anti-Reflection Coating）膜３１、フォトレジスト膜３２を形成する。ポリシリコン膜３０は、成膜後にｐ型不純物又はｎ型不純物をイオン注入することにより導電膜となる。
なお、不純物イオン注入は、ポリシリコン膜３０の成膜直後に行ってもよいが、図１０Ｄに示すｎ型ソース／ドレイン領域を形成する不純物イオン注入と兼用し、さらに、図１１Ｄに示すｐ型ソース／ドレイン領域を形成する不純物イオン注入と兼用してもよい。
ＢＡＲＣ膜３１は、フォトレジスト膜３２を露光する際に、フォトレジスト中での定在波効果を低減させるために使用される。
【００７６】
続いて、フォトレジスト膜３２を露光、現像してゲート電極形状のパターンを形成する。この露光の際には、図３に示したフローに従って形成された露光マスク又はレチクルを使用する。
その後に、フォトレジストパターンをマスクにしてＢＡＲＣ膜３１、ポリシリコン膜３０をエッチングする。これによりポリシリコン膜３０はパターニングされて第１〜第４の活性領域３、５、７、９で導電パターンとなり、それらの導電パターンをゲート電極１１ｇ、１２ｇ、１３ｇ、１４ｇとして使用する。
【００７７】
その後に、図９Ｇに示すように、フォトレジスト膜３２とＢＡＲＣ膜３１を除去する。これにより、図１０Ｂ、図１１Ｂに示すように、第１〜第４のゲート電極１１ｇ、１２ｇ、１３ｇ、１４ｇが露出する。
【００７８】
その状態で、第１〜第４のゲート電極１１ｇ、１２ｇ、１３ｇ、１４ｇに覆われない領域のゲート酸化膜２０を除去した後に、シリコン基板１の表面に熱酸化法により犠牲酸化膜２９ａを形成する。
【００７９】
次に、第３、第４の活性領域７、９をフォトレジスト（不図示）で覆った状態で、図１０Ｃに示すように、第１、第２の活性領域３、５のＰウェル４、６にｎ型不純物をイオン注入する。これにより、第１、第２のゲート電極１１ｇ、１２ｇのそれぞれの両側にｎ型エクステンション領域１１ａ、１１ｂ、１２ａ、１２ｂを形成する。その後、第３、第４の活性領域７、９上のフォトレジストを除去する。
【００８０】
続いて、第１、第２の活性領域３、５をフォトレジスト（不図示）で覆った状態で、図１１Ｃに示すように、第３、第４の活性領域７、９のＮウェル８、１０にｐ型不純物をイオン注入する。これにより、第３、第４のゲート電極１３ｇ、１４ｇのそれぞれの両側にｐ型エクステンション領域１３ａ、１３ｂ、１４ａ、１４ｂを形成する。その後、第１、第２の活性領域３、５上のフォトレジストを除去する。
【００８１】
シリコン基板１上の全面にシリコン酸化膜をＣＶＤ法により形成した後に、これをエッチバックすることにより第１〜第４のゲート電極１１ｇ、１２ｇ、１３ｇ、１４ｇの側壁にサイドウォール１８ａ、１８ｂ、１８ｃ、１８ｄとして残す。
【００８２】
次に、第３、第４の活性領域７、９をフォトレジスト（不図示）で覆った状態で、図１０Ｄに示すように第１、第３のゲート電極１１ｇ、１２ｇとサイドウォール１８、１８ｂをマスクにしてｎ型不純物をイオン注入し、これによりｎ型ソース／ドレイン領域１１ｓ、１１ｄ、１２ｓ、１２ｄを形成する。その後、第３、第４の活性領域７、９上のフォトレジストを除去する。
【００８３】
続いて、第１、第２の活性領域３、５をフォトレジスト（不図示）で覆った状態で、図１１Ｄに示すように第３、第４のゲート電極１３ｇ、１４ｇとサイドウォール１８ｃ、１８ｄをマスクにしてｐ型不純物をイオン注入し、これによりｐ型ソース／ドレイン領域１３ｓ、１３ｄ、１４ｓ、１４ｄを形成する。その後、第１、第２の活性領域３、４上のフォトレジストを除去する。
【００８４】
次に、第１〜第４のゲート電極１１ｇ、１２ｇ、１３ｇ、１４ｇ、ｎ型ソース／ドレイン領域１１ｓ、１１ｄ、１２ｓ、１２ｄ及びｐ型ソース／ドレイン領域１３ｓ、１３ｄ、１４ｓ、１４ｄの各上層に金属シリサイド層１７ａ〜１７ｄ、１９ａ〜１９ｈを形成する。これにより、図２Ａ、図２Ｂに示した第１、第２のＮ型ＭＯＳＦＥＴ１１、１２と第１、第２のＰ型ＭＯＳＦＥＴ１３、１４が形成される。
ここまでＭＯＳＦＥＴの形成工程について説明したが、ここで記載した工程は例示であり、他のＭＯＳＦＥＴの形成工程を用いる場合であっても、本発明を適用し得る。例えば、犠牲酸化膜２９ａは必ずしも形成する必要はなく、省略してもよい。
その後に、特に図示しないが、第１、第２のＮ型ＭＯＳＦＥＴ１１、１２と第１、第２のＰ型ＭＯＳＦＥＴ１３、１４を覆う層間絶縁膜を形成し、さらに、導電性プラグ等を形成する。
【００８５】
以上のように、複数のＮ型ＭＯＳＦＥＴと複数のＰ型ＭＯＳＦＥＴは、ＳＴＩに囲まれる活性領域のＳＤ幅の違いに応じてゲート長を変更することにより、それらのトランジスタ特性の不均一性を抑制することができる。即ち、狭いＳＤ幅のソース／ドレイン領域を有するＮ型ＭＯＳＦＥＴについてはゲート長を減らしてオン電流の減少を防止し、また、狭いＳＤ幅のソース／ドレイン領域に形成されるＰ型ＭＯＳＦＥＴについてはゲート長を増やしてオン電流の増加を防止することができる。
【００８６】
（第２の実施の形態）
図１２は、本発明の第２実施形態に係る半導体装置を示す平面図、図１３Ａは、図１２に示す半導体装置のＩ−Ｉ線断面図、図１３Ｂは、図１２に示す半導体装置のII−II線断面図である。図１２、図１３Ａ、図１３Ｂにおいて、図１、図２Ａ、図２Ｂと同一符号は同一要素を示している。
【００８７】
図１２、図１３Ａ、図１３Ｂにおいて、シリコン基板１の素子分離領域にはＳＴＩ４０が形成されている。ＳＴＩ４０は、第１実施形態に示したＳＴＩ２とは異なり、その上面がシリコン基板１の上面よりも低くなっていて、第１〜第４の活性領域３、５、７、９に対して凹部となっている。換言すれば、シリコン基板１の第１〜第４の活性領域３、５、７、９の上面は、ＳＴＩ４０に対して高くなっている。
【００８８】
また、第１実施形態と同様に、シリコン基板１の第１の活性領域３には第１のＮ型ＭＯＳＦＥＴ１１が形成され、第２の活性領域５には第２のＮ型ＭＯＳＦＥＴ１２が形成され、さらに、第３の活性領域７には第１のＰ型ＭＯＳＦＥＴ１３が形成され、第４の活性領域９には第２のＰ型ＭＯＳＦＥＴ１４が形成されている。
【００８９】
第１の活性領域３における第１のゲート電極１１ｇの左右のＳＤ幅は、第２活性領域５における第２のゲート電極１２ｇのそれぞれの左右のＳＤ幅よりも短くなっている。また、第１実施形態と同様に、第１のゲート電極１１ｇのゲート長Ｌａは、第２、第３のゲート電極１２ｇ、１３ｇのゲート長Ｌｂよりも短く形成されている。
【００９０】
第３の活性領域７における第３のゲート電極１３ｇの左右のＳＤ幅は、第４活性領域９における第４のゲート電極１４の左右のＳＤ幅よりも短くなっている。これにより、第１実施形態と同様に、第３のゲート電極１３ｇのゲート長Ｌｃは、第４のゲート電極１４ｇのゲート長Ｌｂよりも太く形成されている。
【００９１】
第１〜第４のゲート電極１１ｇ、１２ｇ、１３ｇ、１４ｇの形成に使用する露光マスクは、図３に示したと同様な処理を経て形成されるが、ＯＰＣ処理によるゲート長の補正方法が第１実施形態とは異なる。その補正は、第１〜第４の活性領域３、５、７、９とそれらの周囲のＳＴＩ４０に間に生じる段差に起因するものである。
【００９２】
そこで次に、ゲート長の補正方法を、第１、第２のＮ型ＭＯＳＦＥＴ１１、１２及び第１、第２のＰ型ＭＯＳＦＥＴ１３、１４の形成工程とともに説明する。
図１４Ａ〜図１４Ｄは、ＭＯＳＦＥＴを形成する工程を図１２のIII-III 線に沿って描かれた断面図である。
まず、図１４Ａに示すように、第１実施形態で示したと同様な工程により、シリコン基板１に溝１ａ、ＳＴＩ４０、Ｐウェル４、６、Ｎウェル８、１０を形成する。
【００９３】
続いて、図１４Ｂに示すように、ウェル形成に使用した犠牲酸化膜２９をフッ化水素溶液により除去する。この場合、フッ化水素溶液によりＳＴＩ４０を構成する酸化シリコンがエッチングされてその厚みが減少する。その減少量、即ちＳＴＩ４０上面の後退量はフッ化水素溶液の濃度又は処理時間の調整により制御することが可能である。本実施形態では、ＳＴＩ４０の上面がシリコン基板１の上面に対して凹状になるように約２０ｎｍ程度の深さに後退させる。
【００９４】
ＳＴＩ４０の上面とシリコン基板１の上面により生じる段差の大きさの制御は、犠牲酸化膜２９，２９ａ及びSiO2膜２５の除去時に限られるものではなく、窒化シリコン（Si3N4）膜２７の膜厚調整、ＳＴＩ形成時のＣＭＰ量調整、フォトレジスト除去時のＡＰＭ処理時間調整などによっても可能である。
【００９５】
次に、図１４Ｃに示すように、シリコン基板１上面にゲート酸化膜２０を熱酸化法により形成した後に、厚さ１０５ｎｍのポリシリコン膜３０を形成し、さらにポリシリコン膜３０の上に厚さ７５ｎｍのＢＡＲＣ膜３１とフォトレジスト膜３２を順に形成する。フォトレジスト膜３２としてポジ型の有機材料を塗布する。なお、ポリシリコン膜３２は、その後のｐ型不純物又はｎ型不純物のイオン注入により導電膜となる。
【００９６】
ここで、ポリシリコン膜３２は、ＣＶＤ法により形成されてシリコン基板１上でほぼ均一の膜厚となるために、その上面にはＳＴＩ４０とシリコン基板１上面により生じる凹凸がそのまま現れる。
また、ＢＡＲＣ膜３１として粘性のある有機材料をポリシリコン膜３２上に塗布する。これにより、塗布されたＢＡＲＣ膜３１の上面はほぼ平坦になって、第１〜第４の活性領域３、５、７、９とＳＴＩ４０の段差によりその膜厚分布が不均一になる。ＢＡＲＫ膜３１の膜厚は、第１〜第４の活性領域３、５、７、９での光反射を防止するために必要な膜厚、例えば７５ｎｍとなるように調整される。
【００９７】
これにより、ＳＴＩ４０上方でのＢＡＲＣ膜３１は所定膜厚よりも厚くなって反射防止機能が低下する。従って、露光マスクを使用してポジ型フォトレジスト膜３２を露光する際に、ＳＴＩ４０上での反射波が増えて、ＳＴＩ４０上で反射された露光光は第１〜第４の活性領域３、５、７、９の周縁部の露光量を増やす。特に、ＳＤ幅の狭い第１、第３の活性領域３、７では、その周囲の光反射量の増加により、ゲート電極となる中央部分の露光量も変化してゲート電極を細くする原因となる。
【００９８】
そこで、そのような反射波の増加を積極的に利用してゲート長の設計値を補正せずに、ゲート電極を細く調整することが可能になる。
例えば、図１４Ｃに示すようにＳＴＩ４０の上面とゲート酸化膜２０の上面までの段差をΔｔとし、段差Δｔとゲート電極の細り量の関係を調べたところ、ＳＤ幅が狭い箇所で図１５に示す特性が得られた。図１５によれば、ゲート長の細り量が段差Δｔの増加とともに増えることがわかる。
【００９９】
そこで、本実施形態では、第１のゲート電極１１ｇのゲート長を第１実施形態のようにＯＰＣ処理による補正により細くするのではなく、図１５に示した段差Δｔによって細くする方法を採用する。即ち、第１実施形態の図６の実線に示したＳＤ幅に対するゲート長の補正量の関係において、そのゲート長の修正量を段差Δｔの調整によって変化させている。
【０１００】
例えば、図６によれば、設計においてＳＤ幅を０．２μｍとする場合にゲート長を設計値から２ｎｍ細くする修正が必要になる。ゲート長を設計値から２ｎｍ減らすためには、図１５によれば、ＳＴＩ４０の後退量を制御して段差Δｔを約１０ｎｍとすればよい。これにより、第１のＮ型ＭＯＳＦＥＴのオン電流ＩonとＳＤ幅の関係は、第１実施形態の図４の実線に示した特性にすることが可能になる。
【０１０１】
一方、ＳＴＩ４０をシリコン基板１上面から下方に後退させる場合でも、ＳＤ幅が大きな第２、第４の活性領域５、９でのゲート電極１２ｇ、１４ｇについては、露光時にＳＴＩ４０の上方で生じる反射光量の増加の影響は殆ど受けない。また、第２、第４の活性領域５、９の周囲からの反射光の影響を受けたとしても活性領域の周縁に近い部分だけであってトランジスタ特性に大きな変動はない。
【０１０２】
これに対して、ＳＤ幅が小さな第３の活性領域７に形成される第１のＰ型ＭＯＳＦＥＴ１３のゲート長をＳＤ幅に関係させてＯＰＣ処理をしない場合には、図１７の破線に示すように、段差ΔｔによってＳＤ幅を狭くするほどゲート長が狭くなってくる。この結果、第１のＰ型ＭＯＳＦＥＴ１４のオン電流は、図１８の破線に示すように、ＳＤ幅が０．４μｍ以下になるにしたがって増え続け、０．２μｍ以上では１２０％を越えるようになってくる。
【０１０３】
Ｐ型ＭＯＳＦＥＴのゲート長については、第１実施形態のＯＰＣ処理によるゲート長の変更に加えて、段差Δｔによる細り分を無くす補正を行う必要がある。そこで、図３のＯＰＣ処理時に、図１７の矢印に示す実線と破線の差の補正量を設計値に加えると、図１８の実線に示すような特性が得られる。これにより、実際に形成される第４のゲート電極１４ｇは、図１６Ｂに示すように、第１実施形態と同様な大きさとなる。
【０１０４】
以上のようなゲート長補正の具体例を次に示す。
１つの活性領域におけるゲート電極に対して一側方又は他側方のＳＤ幅の設計値が０．１７μｍに等しいか或いはそれより短い（ＳＤ幅≦０．１７μｍ）場合に、ＯＰＣ処理によるマスクデータの補正によりＰ型ＭＯＳＦＥＴのゲート電極のゲート長を一側及び他側でそれぞれ設計値に対して３．０ｎｍずつ、トータルで６．０ｎｍ太くする。この場合、Ｎ型ＭＯＳＦＥＴのゲート電極のゲート長のＯＰＣは行わずに、ＳＴＩの段差Δｔの調整により両側で３．０ｎｍだけ細らせる。
【０１０５】
１つの活性領域におけるゲート電極に対して両側方のＳＤ幅の設計値がそれぞれ０．１７μｍよりも大きく且つ少なくとも一方のＳＤ幅が０．２０μｍに等しいかそれより小さい（０．２０μｍ≧ＳＤ幅＞０．１７μｍ）場合に、ＯＰＣ処理によるマスクデータの補正により、Ｐ型ＭＯＳＦＥＴのゲート電極のゲート長を一側及び他側で設計値に対してそれぞれ２．０ｎｍずつ、トータルで４．０ｎｍ太くする。この場合、Ｎ型ＭＯＳＦＥＴのゲート電極のゲート長のＯＰＣは行わずに、ＳＴＩの段差Δｔの調整により３．０ｎｍだけ細らせる。
【０１０６】
また、１つの活性領域におけるゲート電極に対して両側方のＳＤ幅の設計値がそれぞれ０．２０μｍよりも大きく且つ少なくとも一方のＳＤ幅が０．２３μｍに等しいかそれより小さい（０．２３μｍ≧ＳＤ幅＞０．２０μｍ）場合に、ＯＰＣ処理によるマスクデータの補正により、Ｐ型ＭＯＳＦＥＴのゲート電極のゲート長を一側及び他側で設計値に対してそれぞれ１．０ｎｍずつ、トータルで２．０ｎｍ太くする。この場合、Ｎ型ＭＯＳＦＥＴのゲート電極のゲート長のＯＰＣは行わずに、ＳＴＩの段差Δｔの調整により２．０ｎｍだけ細くする。
【０１０７】
さらに、１つの活性領域におけるゲート電極に対して両側方のＳＤ幅の設計値がそれぞれ０．２３μｍよりも大きく且つ少なくとも一方のＳＤ幅が０．３０μｍに等しいかそれより小さい（０．３０μｍ≧ＳＤ幅＞０．２３μｍ）場合に、ＯＰＣ処理によるマスクデータの補正により、Ｐ型ＭＯＳＦＥＴのゲート電極のゲート長を一側及び他側で設計値に対してそれぞれ０．５ｍずつ、トータルで１．０ｎｍ太くする。この場合、Ｎ型ＭＯＳＦＥＴのゲート電極のゲート長のＯＰＣは行わずに、ＳＴＩの段差Δｔの調整により１．０ｎｍだけ細くする。
【０１０８】
以上のようにゲート長の設計値を修正したデータにより形成された露光マスク又はレチクルを使用して、図１４Ｃに示したフォトレジスト３２を露光し、さらに現像してゲート電極形状のレジストパターンを形成する。
【０１０９】
その後に、フォトレジストパターンをマスクにしてＢＡＲＣ膜３１、ポリシリコン膜３２をエッチングし、これによりパターニングされたポリシリコン膜３２をゲート電極１１ｇ、１２ｇ、１３ｇ、１４ｇとして使用する。
【０１１０】
その後に、ＢＡＲＣ膜３１とフォトレジスト３２を除去すると、図１４Ｄに示すように、第１〜第４のゲート電極１１ｇ、１２ｇ、１３ｇ、１４ｇが露出する。その後、第１実施形態に示したように、ソース／ドレイン領域、サイドウォール、金属シリサイド層等を形成することにより、図１３Ａに示した第１〜第３のＮ型ＭＯＳＦＥＴ１１、１２、１３、図１３Ｂに示した第１〜第３のＰ型ＭＯＳＦＥＴ１４、１５、１６が完成する。
【０１１１】
ところで、１つの活性領域において、デザインレイアウト時に、例えば図１９に示すように、Ｐ型ＭＯＳＦＥＴのゲート電極の一方側又は他方側のＳＤ幅が異なる場合がある。なお、図１９において、図８と同じ符号は同じ要素を示している。
【０１１２】
図１９において、破線に示す設計時のゲート電極２４ａに対して左側のＳＤ幅の設計値Ｘsd01が右側のＳＤ幅の設計値Ｘsd02、Ｘsd03よりも大きく、かつ活性領域２２の右側のＳＤ幅Ｘsd02、Ｘsd03の設計値が不均一に設計されている。具体的には、ゲート電極２４ａの左側のＳＤ幅Ｘsd01が０．４μｍに設計され、その右側のＳＤ幅Ｘsd02、Ｘsd03が０．１６μｍと０．１８ｍμｍの２段階に設計される。
【０１１３】
この場合には、最も短いＳＤ幅Ｘsd02の設計値を基準にしてゲート長を変更してもよい。具体的には、Ｎウェルにおいて、段差Δｔによるゲート長の細りをトータルで０．００３μｍとすれば、図１７に従い、ゲート長Ｌｂに対して左と右にそれぞれ補助パターン幅Ｘ01、Ｘ02を０．００３μｍずつ加え、トータルで０．００６ｍ広げる補正を行う。
【０１１４】
これにより形成されるゲート電極２４を備えたＰ型ＭＯＳＦＥＴ２３のオン電流は、図１８の実線に示すＳＤ幅が０．４μｍ以下の領域で、補正前に比べて１０％の誤差の範囲まで低減することができるので、十分に大きなＳＤ幅を有する他のＰ型ＭＯＳＦＥＴのオン電流との差を小さくすることができる。
【０１１５】
ゲート長の補正によるオン電流の変動量は、ＳＤ幅が十分に長い場合のオン電流の基準値に対して１０％〜１５％以下の範囲に治めることが望ましい。ゲート長の変更によればＰ型ＭＯＳＦＥＴのオン電流を、図１８の実線に示したように、基準値に対して２０％から１０％以下に低減することができる。また、Ｎ型ＭＯＳＦＥＴについては、段差Δｔの形成により、第１実施形態の図４に示したと同様な特性を得ることができる。
なお、段差Δｔの大きさは、シリコン基板１又はゲート絶縁膜の上面からＳＴＩを後退させるだけでなく、突出させて制御してもよい。
【０１１６】
（第３の実施の形態）
図２０は、本発明の第３実施形態に係る半導体装置を示す平面図、図２１は、図２０に示す半導体装置のVII−VII線断面図である。図２０、図２１において、図１２、図１３Ｂと同一符号は同一要素を示している。
【０１１７】
図２０、図２１において、第２実施形態と同様に、シリコン基板１の素子分離領域にはＳＴＩ４０が形成されている。ＳＴＩ４０は、その上面がシリコン基板１又はゲート絶縁膜の上面よりも低くなっていて、第１〜第４の活性領域３、５、７、９に対して凹部となっている。
【０１１８】
また、第２実施形態と同様に、シリコン基板１の第１の活性領域３には第１のＮ型ＭＯＳＦＥＴ１１が形成され、第２の活性領域５には第２のＮ型ＭＯＳＦＥＴ１２が形成され、さらに、第３の活性領域７には第１のＰ型ＭＯＳＦＥＴ１３が形成され、第４の活性領域９には第２のＰ型ＭＯＳＦＥＴ１４が形成されている。
【０１１９】
第１の活性領域３における第１のゲート電極１１ｇの左側と右側のＳＤ幅は、第２活性領域５における第２のゲート電極１２ｇの左右のＳＤ幅よりも短くなっている。また、第２実施形態と同様に、第１のゲート電極１１ｇのゲート長Ｌａは、段差Δｔに起因して、第２のゲート電極１２ｇのゲート長Ｌｂよりも細く形成されている。
【０１２０】
第３の活性領域７における第３のゲート電極１３ｇの左右のＳＤ幅は、第４活性領域９における第４のゲート電極１４ｇの左右のＳＤ幅よりも短くなっている。この場合、第２実施形態とは異なり、第３のゲート電極１３ｇのゲート長Ｌｃは、第４のゲート電極１４ｇのゲート長Ｌｂと実質的に同一（Ｌｃ＝Ｌｂ）に形成されている。
【０１２１】
第１〜第４のゲート電極１１ｇ、１２ｇ、１３ｇ、１４ｇの形成に使用する露光マスクのデータについては、第２実施形態とは異なり、ＳＤ幅との関係でのゲート長のＯＰＣ補正は行わずに、図２２に示すように、第１のＰ型ＭＯＳＦＥＴ１４に対してだけ段差Δｔによるゲート長の細りを無くすためのＯＰＣ補正を行う。
【０１２２】
そのような露光マスクを使用するフォトリソグラフィー法によってポリシリコン膜をパターニングして形成した第３のゲート電極１３ｇは、第４のゲート電極１４ｇのゲート長と等しくなり、これにより第１のＰ型ＭＯＳＦＥＴ１４のオン電流ＩonのＳＤ幅依存性は図２３の実線に示すようになる。
【０１２３】
図２３に示すように、段差Δｔによる細りを無くすためのゲート長の補正を行った場合のオン電流は、ＳＤ幅との関係の補正も加えてゲート長を変更する場合に比べて大きくなる。しかし、段差Δｔ及びＳＤ幅の関係で補正を行わなかった従来の場合に比べてオン電流の増加は抑制される。
【０１２４】
なお、第１のＮ型ＭＯＳＦＥＴ１１の第１のゲート電極１１ｇについては、第２の実施形態と同様に、ＳＤ幅との関係による補正は無く、段差Δｔの深さによりゲート長の制御を行う。
以上のように、ＳＤ幅の小さいソース／ドレイン領域を有するＮ型ＭＯＳＦＥＴのゲート長を段差ｔの制御により補正することにより、第１、第２実施形態と同様に、複数のＮ型ＭＯＳＥＦＥＴの各トランジスタ特性の差を小さくすることができる。
【０１２５】
（第４の実施の形態）
図２４は、本発明の第４実施形態に係る半導体装置を示す平面図である。
図２４において、ＭＯＳＦＥＴ４１は、活性領域４３に形成されたゲート電極４１ｇと、ゲート電極４１ｇの左右に形成されたソース／ドレイン領域４４、４５を有している。活性領域４３は、ＳＴＩ４２により囲まれている。
【０１２６】
ＭＯＳＦＥＴ４１は、例えば図１、図２Ａ、図２Ｂに示す構造を有する第１のＮ型ＭＯＳＦＥＴ１１、又は第１のＰ型ＭＯＳＦＥＴ１３であり、ゲート電極４１ｇ、ソース／ドレイン領域４４、４５の他に、特に図示しないがサイドウォール、シリサイド層等をさらに有している。
【０１２７】
ゲート電極４１ｇの左側と右側の設計値のＳＤ幅Ｘ44、Ｘ45は異なっていて、右側のＳＤ幅Ｘ45が左側のＳＤ幅Ｘ44よりも長くなっている。左側のＳＤ幅Ｘ44は、右側のＳＤ幅Ｘ45に比べてトランジスタ特性を大きく変動する値となっている。
図２５は、設計時の左右のＳＤ幅が異なる場合と同じ場合のＰ型ＭＯＳＦＥＴの閾値電圧とＳＤ幅の関係を例示している。なお、図２５において、横軸は対数目盛、縦軸は比例目盛で示される。
【０１２８】
図２５において、左側のＳＤ幅Ｘ44を例えば約０．２μｍと小さくし、右側のＳＤ幅Ｘ45を１μｍと大きくした構造のＰ型ＭＯＳＦＥＴでは、閾値電圧は約−０．１８Ｖとなる。これに対して、左右のＳＤ幅Ｘ44、Ｘ45を同じにした構造のＰ型ＭＯＳＦＥＴではＳＤ幅Ｘ44、Ｘ45を０．２μｍにすると閾値電圧は約−０．１４Ｖとなる。
【０１２９】
このことから、一方のＳＤ幅が１μｍ程度に広い構造では閾値の低下量が小さいので、少なくとも狭いＳＤ幅に面するゲート長の側面を設計値から変更すればトランジスタ特性を改善することができる。
左右のＳＤ幅Ｘ44、Ｘ45の設計値が異なる構造を有するＮ型又はＰ型ＭＯＳＦＥＴでは、ゲート電極４１ｇの両側面のうち少なくともＳＤ幅の狭い側のソース／ドレイン領域４４に隣接する片側の側面を設計位置から広げ又は狭める。これによりトランジスタ特性のばらつきを縮小することができる。
【０１３０】
変更方法としては、第１、第２及び第３実施形態に示したように、設計時のＳＤ幅に対応させてゲート長を変更する方法、又は、活性領域とＳＴＩの段差を調整してゲート長を変更する方法、又はそれら双方の方法のいずれかを採用する。
以上のようなゲート電極の片側を広げ又は狭めるゲート長の変更の一例を次に説明する。
【０１３１】
１つの活性領域におけるゲート電極に対して片側のＳＤ幅の設計値が０．１７μｍに等しいか或いはそれより短い（ＳＤ幅≦０．１７μｍ）場合に、Ｐ型ＭＯＳＦＥＴのゲート電極の片側の縁を設計位置から３．０ｎｍ広げる。この場合、Ｎ型ＭＯＳＦＥＴのゲート電極のゲート長はＳＤ幅の大きさに応じて細くする。
【０１３２】
また、１つの活性領域におけるゲート電極に対して片側のＳＤ幅の設計値が０．１７μｍよりも大きく且つ０．２０μｍに等しいかそれより小さい（０．２０μｍ≧ＳＤ幅＞０．１７μｍ）場合に、Ｐ型ＭＯＳＦＥＴのゲート電極の片側の縁を設計位置から２．０ｎｍ広げる。この場合、Ｎ型ＭＯＳＦＥＴのゲート電極のゲート長はＳＤ幅の大きさに応じて細くする。
【０１３３】
１つの活性領域におけるゲート電極に対して片側のＳＤ幅の設計値が０．２０μｍよりも大きく且つ０．２３μｍに等しいかそれより小さい（０．２３μｍ≧ＳＤ幅＞０．２０μｍ）場合に、Ｐ型ＭＯＳＦＥＴのゲート電極の片側の縁を設計位置から１．０ｎｍ広げる。この場合、Ｎ型ＭＯＳＦＥＴのゲート電極のゲート長はＳＤ幅の大きさに応じて細くする。
【０１３４】
さらに、１つの活性領域におけるゲート電極のＳＤ幅の設計値が０．２３μｍよりも大きく且つ０．３０μｍに等しいかそれより小さい（０．３０μｍ≧ＳＤ幅＞０．２３μｍ）場合に、Ｐ型ＭＯＳＦＥＴのゲート電極の片側の縁を設計位置から０．５ｍ広げる。この場合、Ｎ型ＭＯＳＦＥＴのゲート電極のゲート長はＳＤ幅の大きさに応じて細くする。
【０１３５】
以上のようにデザインレイアウトのゲート長の設計値を修正したデータにより形成された露光マスク又はレチクルを使用して、第１、第２実施形態に示したと同様に、フォトレジストを露光し、さらに現像してゲート電極形状のレジストパターンを形成する。
【０１３６】
次に、ゲート長の補正例を図２６、図２７、図２８に基づいて説明する。なお、図２６、図２７、図２８において、図８と同じ符号は同じ要素を示している。
図２６に示すＰ型ＭＯＳＦＥＴ２３は、デザインレイアウト設計時に、左側のＳＤ幅Ｘsd01が０．４μｍと比較的大きく、また、右側の２つのＳＤ幅Ｘsd02、Ｘsd03が０．１６μｍと０．１８μｍと小さくなっている。この場合、実際に形成されるゲート電極２４については、ＳＤ幅と段差Δｔの少なくとも一方との関係でのＯＰＣ処理により、右側の最小のＳＤ幅Ｘsd02を基準にしてゲート長を右側に０．００３μｍ広げる。
【０１３７】
図２７に示すＰ型ＭＯＳＦＥＴ２３は、デザインレイアウト設計時に、左側のＳＤ幅Ｘsd01が０．２３μｍと小さく、右側の２つのＳＤ幅Ｘsd02、Ｘsd03が０．１６μｍと０．１８μｍと小さくなっている。この場合、実際に形成されるゲート電極２４については、ＳＤ幅と段差Δｔの少なくとも一方との関係でのＯＰＣ処理により、最も小さい右側のＳＤ幅Ｘsd02を基準にしてゲート長を右側に０．００３μｍ広げるとともに、左側のＳＤ幅Ｘsd01を基準にしてゲート長を左側に０．００１μｍ広げる。
【０１３８】
図２８に示すＰ型ＭＯＳＦＥＴ２３は、デザインレイアウト設計時に、左側のＳＤ幅Ｘsd01が０．４μｍと比較的大きく、右側の２つのＳＤ幅Ｘsd02、Ｘsd03がそれぞれ０．１６μｍと０．１８μｍと小さくなっている。この場合、実際に形成されるゲート電極２４については、ＳＤ幅と段差Δｔの少なくとも一方との関係でのＯＰＣ処理により、右側のＳＤ幅Ｘsd02を有する領域に隣接する部分のゲート長を右側に０．００３μｍ広げ、また、ＳＤ幅Ｘsd03を有する領域に隣接する部分のゲート長を右側に０．００２μｍ広げる。
【０１３９】
このように、ゲート電極の一方の側面に隣接するソース／ドレイン領域におけるＳＤ幅が不均一となる場合には、ＳＤ幅の変化に合わせてゲート長を変更することにより、トランジスタ特性をさらに改善することができる。
以上のように、ＳＤ幅の小さいソース／ドレイン領域を有するＭＯＳＦＥＴのゲート長を補正することにより、第１、第２及び第３実施形態と同様に、複数のＭＯＳＥＦＥＴの各トランジスタ特性の差を小さくすることができる。
【０１４０】
（第５の実施の形態）
図２９は、本発明の第５実施形態に係る半導体装置を示す平面図である。
図２９において、ＳＩＴ５０に囲まれた１つの活性領域５１において複数のＭＯＳＦＥＴが形成される構造においては、ＳＤ幅に基づいてゲート電極５２〜５９毎に設計値からの変更を行う。左側と右側のＳＤ幅は、ゲート長補正対象となる１つのゲート電極５２、５３、５４、５５、５６、５７、５８又は５９の左側面から活性領域５１の左端までの距離、およびその右側面から活性領域５１の右側端までの距離であり、ゲート電極５２〜５９毎に相違する。
【０１４１】
従って、図２９では、中央寄りのゲート電極５５、５６のゲート長について、Ｎ型ＭＯＳＦＥＴでは両側寄りのゲート電極５２、５９のゲート長よりも長くなり、Ｐ型ＭＯＳＦＥＴでは両側寄りのゲート電極５２、５９のゲート長よりも短くなる。その補正は、第１〜第４の実施形態に示した方法に従う。なお、１つの活性領域にゲート電極が２つ形成される場合も、各ゲート電極の左側又は右側のＳＤ幅によりゲート長が補正される。
【０１４２】
上記の第１〜第５実施形態では、活性領域からはみ出した領域での導電パターンのｘ方向の幅については、ＳＤ幅に依存させて補正しなくてもよい。また、上記した素子分離領域にはＳＴＩを形成しているが、ＬＯＣＯＳ法により形成した構造であってもよい。
【０１４３】
以上説明した実施形態は典型例として挙げたに過ぎず、各構成要素を組み合わせること、その変形およびバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理および請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
【０１４４】
次に、本発明の実施形態について特徴を付記する。
（付記１）
半導体基板に形成される第１のｐ型活性領域と、前記半導体基板に形成される第２のｐ型活性領域と、前記半導体基板に形成される第１のｎ型活性領域と、前記半導体基板に形成される第２のｎ型活性領域と、前記第１のｐ型活性領域の上方に形成され、第１の幅を有する第１導電パターンと、前記第２のｐ型活性領域の上方に形成され、前記第１の幅より大きい第２の幅を有する第２導電パターンと、前記第１のｎ型活性領域の上方に形成され、第３の幅を有する第３導電パターンと、前記第２のｎ型活性領域の上方に形成され、前記第３の幅より小さい第４の幅を有する第４導電パターンとを有することを特徴とする半導体装置。
（付記２）
前記第１のｐ型活性領域の一端部と前記第１導電パターンの一側壁との距離は、前記第２のｐ型活性領域の一端部と前記第２導電パターンの一側壁との距離よりも短く、前記第１のｎ型活性領域の一端部と前記第３導電パターンの一側壁との距離は、前記第２のｎ型活性領域の一端部と前記第４導電パターンの一側壁との距離よりも短いことを特徴とする付記１に記載の半導体装置。
（付記３）
前記第３の幅は、前記第１の幅より大きいことを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）
前記第２の幅は、前記第４の幅と同じであることを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置。
（付記５）
前記第１ｐ型活性領域、前記第２ｐ型活性領域、前記第１ｎ型活性領域及び前記第２ｎ型活性領域はそれぞれ素子分離領域で囲まれていることを特徴とする付記１乃至付記４のいずれか１つに記載の半導体装置。
（付記６）
前記素子分離領域は、前記半導体基板に形成された溝内に絶縁膜を埋め込んだ構造を有することを特徴とする付記５に記載の半導体装置。
（付記７）
前記１活性領域の上面、前記第２活性領域の上面、前記第３活性領域の上面及び前記第４活性領域の上面は、前記素子分離領域の上面よりも高い位置にあることを特徴とする付記５又は付記６に記載の半導体装置。
（付記８）
前記第１導電パターンと前記第３導電パターンは電気的に接続され、前記第２導電パターンと前記第４導電パターンは電気的に接続されることを特徴とする付記１乃至付記７のいずれか１つに記載の半導体装置。
（付記９）
前記第１導電パターンは第１のｎ型トランジスタを構成する第１ゲート電極であり、前記第２導電パターンは第２のｎ型トランジスタを構成する第２ゲート電極であり、前記第３導電パターンは第１のｐ型トランジスタを構成する第３ゲート電極であり、前記第４導電パターンは第２のｐ型トランジスタを構成する第４ゲート電極であることを特徴とする付記１乃至付記８のいずれか１つに記載の半導体装置。
（付記１０）
前記第１のｎ型トランジスタを構成する第１のソース／ドレイン領域と前記第２のｎ型とトランジスタを構成する第２ソース／ドレイン領域のそれぞれの深さ方向の不純物プロファイルは同一であり、前記第１のｐ型トランジスタを構成する第３のソース／ドレイン領域と前記第２のｐ型と欄ジスを構成する第４のソース／ドレイン領域のそれぞれの深さ方向の不純物プロファイルは同一であることを特徴とする付記９に記載の半導体装置。
（付記１１）
前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極及び第４ゲート電極のそれぞれと前記半導体基板の間に形成される各ゲート絶縁膜の膜厚が同一であることを特徴とする付記９又は付記１０に記載の半導体装置。
（付記１２）
半導体基板に第１のｐ型活性領域、第２のｐ型活性領域、第１のｎ型活性領域及び第２のｎ型活性領域を互いに分離して形成する工程と、前記半導体基板の上方に導電膜を形成する工程と、前記導電膜をパターニングすることにより、前記第１のｐ型活性領域の上方に第１の幅の第１導電パターンと、前記第２のｐ型活性領域の上方に前記第１の幅より大きい第２の幅を有する第２導電パターンと、前記第１のｎ型活性領域の上方に第３の幅を有する第３導電パターンと、前記第２のｎ型活性領域の上方に前記第３の幅より小さい第４の幅を有する第４導電パターンをそれぞれ形成する工程とを有することを特徴とする半導体装置の製造方法。
（付記１３）
前記第１のｐ型活性領域の一端部と前記第１導電パターンの一側壁との間隔を、前記第２のｐ型活性領域の一端部と前記第２導電パターンの一側壁との距離よりも短く形成し、前記第１のｎ型活性領域の一端部と前記第３導電パターンの一側壁との間隔を、前記第２のｎ型活性領域の一端部と前記第４導電パターンの一側壁との距離より短く形成することを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）
前記半導体基板のうち前記第１のｎ型活性領域、前記第２のｎ型活性領域、前記第１のｐ型活性領域及び前記２のｐ型活性領域を囲む素子分離領域に溝を形成する工程と、前記溝内に素子分離用絶縁膜を埋め込む工程とを有することを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１５）
前記素子分離用絶縁膜の上面を、前記第１のｎ型活性領域、前記第２のｎ型活性領域、前記第１のｐ型活性領域及び前記第２のｐ型活性領域のそれぞれの上面よりも低く形成することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）
前記第１導電パターン及び第２導電パターンをマスクにして前記第１のｐ型活性領域及び前記第２のｐ型活性領域のそれぞれにｎ型不純物を同時にイオン注入する工程と、前記第３導電パターン及び前記第４導電パターンをマスクにして前記第１のｎ型活性領域及び前記第２のｎ型活性領域のそれぞれにｐ型不純物を同時にイオン注入する工程とを有することを特徴とする付記１２乃至付記１５に記載の半導体装置の製造方法。
（付記１７）
半導体基板に形成される活性領域の第１設計データを作成する工程と、前記活性領域の上方に配置される導電パターンの第２設計データを作成する工程と、前記第１設計データと前記第２設計データに基づき、前記導電パターンの側壁と前記活性領域の端部との距離を算出する工程と、前記距離に基づいて、前記導電パターンの設計データのうち、前記導電パターンの幅を示す幅データを補正する工程とを有することを特徴とする半導体装置の設計方法。
（付記１８）
前記活性領域がｐ型活性領域であり、前記側壁と前記端部との距離が所定値以下の場合に、前記幅データの補正により前記導電パターンの幅を減少させることを特徴とする付記１７に記載の半導体装置の設計方法。
（付記１９）
前記活性領域がｎ型活性領域であり、前記側壁と前記端部との距離が所定値以下の場合に、前記幅データの補正により前記導電パターンの幅を増加させることを特徴とする付記１７に記載の半導体装置の設計方法。
（付記２０）
前記設計データでは前記活性領域の周囲との段差の大きさに基づいて前記幅データをさらに補正する工程を有することを特徴とする付記１７に記載の半導体装置の設計方法。
【図面の簡単な説明】
【０１４５】
【図１】図１は、本発明の第１実施形態に係る半導体装置を示す平面図である。
【図２】図２Ａ、図２Ｂは、本発明の第１実施形態に係る半導体装置を示す断面図ある。
【図３】図３は、本発明の実施形態に係る半導体装置の設計データのフローチャートである。
【図４】図４は、本発明の第１実施形態に係る半導体装置を構成するＮ型ＭＯＳＦＥＴのＳＤ幅とオン電流の関係を示す図である。
【図５】図５は、本発明の第１実施形態に係る半導体装置を構成するＰ型ＭＯＳＦＥＴのＳＤ幅とオン電流の関係を示す図である。
【図６】図６は、本発明の第１実施形態に係る半導体装置を構成するＮ型ＭＯＳＦＥＴのＳＤ幅とゲート長補正量の関係を示す図である。
【図７】図７は、本発明の第１実施形態に係る半導体装置を構成するＰ型ＭＯＳＦＥＴのＳＤ幅とゲート長補正量の関係を示す図である。
【図８】図８は、本発明の第１実施形態に係る半導体装置を構成するＰ型ＭＯＳＦＥＴのゲート電極のゲート長の補正例を示す平面図である。
【図９Ａ】図９Ａ〜図９Ｄは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図９Ｅ】図９Ｅ〜図９Ｇは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図１０】図１０Ａ〜図１０Ｄは、本発明の第１実施形態に係る半導体装置を構成するＮ型ＭＯＳＦＥＴの形成工程を示す断面図である。
【図１１】図１１Ａ〜図１１Ｄは、本発明の第１実施形態に係る半導体装置を構成するＰ型ＭＯＳＦＥＴの形成工程を示す断面図である。
【図１２】図１２は、本発明の第２実施形態に係る半導体装置を示す平面図である。
【図１３】図１３Ａ、図１３Ｂは、本発明の第２実施形態に係る半導体装置を示す断面図ある。
【図１４】図１４Ａ〜図１４Ｄは、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図である。
【図１５】図１５は、本発明の第２実施形態に係る半導体装置における活性領域周囲の段差とゲート長の細り量の関係を示す図である。
【図１６】図１６Ａは、本発明の第２実施形態に係る半導体装置におけるゲート電極の補正前の状態を示す平面図であり、図１６Ｂは、その半導体装置におけるゲート電極の補正後の状態を示す平面図である。
【図１７】図１７は、本発明の第２実施形態に係る半導体装置を構成するＰ型ＭＯＳＦＥＴのＳＤ幅とゲート長補正量の関係を示す図である。
【図１８】図１８は、本発明の第２実施形態に係る半導体装置を構成するＰ型ＭＯＳＦＥＴのＳＤ幅とオン電流の関係を示す図である。
【図１９】図１９は、本発明の第２実施形態に係る半導体装置を構成するＰ型ＭＯＳＦＥＴのゲート電極のゲート長の補正例を示す平面図である。
【図２０】図２０は、本発明の第３実施形態に係る半導体装置を示す平面図である。
【図２１】図２１は、本発明の第３実施形態に係る半導体装置を示す断面図ある。
【図２２】図２２は、本発明の第３実施形態に係る半導体装置を構成するＰ型ＭＯＳＦＥＴのＳＤ幅と段差によるゲート長変動量の関係を示す図である。
【図２３】図２３は、本発明の第３実施形態に係る半導体装置を構成するＰ型ＭＯＳＦＥＴのＳＤ幅とオン電流の関係を示す図である。
【図２４】図２４は、本発明の第４実施形態に係る半導体装置を示す平面図である。
【図２５】図２５は、本発明の第４実施形態に係る半導体装置を構成するＰ型ＭＯＳＦＥＴにおいて、左ＳＤ幅と閾値電圧の関係を示す図である。
【図２６】図２６は、本発明の第４実施形態に係る半導体装置を構成するＰ型ＭＯＳＦＥＴのゲート電極のゲート長の第１補正例を示す平面図である。
【図２７】図２７は、本発明の第４実施形態に係る半導体装置を構成するＰ型ＭＯＳＦＥＴのゲート電極のゲート長の第２補正例を示す平面図である。
【図２８】図２６は、本発明の第４実施形態に係る半導体装置を構成するＰ型ＭＯＳＦＥＴのゲート電極のゲート長の第３補正例を示す平面図である。
【図２９】図２９は、本発明の第５実施形態に係る半導体装置を示す平面図である。
【図３０】図３０Ａ〜図３０Ｄは、従来技術に係る半導体装置の形成工程を示す断面図である。
【符号の説明】
【０１４６】
１  シリコン基板
２、４０  ＳＴＩ
１１、１２  Ｎ型ＭＯＳＦＥＴ
１３、１４  Ｐ型ＭＯＳＦＥＴ
１１ｇ、１２ｇ、１３ｇ、１４ｇ  ゲート電極
１１ｓ、１１ｄ、１２ｓ、１２ｄ  ソース／ドレイン領域
１３ｓ、１３ｄ、１４ｓ、１４ｄ  ソース／ドレイン領域
４１  Ｐ型ＭＯＳＦＥＴ
４１ｇ  ゲート電極
４２  ＳＴＩ
４３  活性領域
４４、４５  ソース／ドレイン領域、
５０  ＳＴＩ
５１  活性領域
５２〜５９  ゲート電極。
【図１】
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【図２】
0005211689.tif 000003
【図３】
0005211689.tif 000004
【図４】
0005211689.tif 000005
【図５】
0005211689.tif 000006
【図６】
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【図７】
0005211689.tif 000008
【図８】
0005211689.tif 000009
【図９Ａ】
0005211689.tif 000010
【図９Ｅ】
0005211689.tif 000011
【図１０】
0005211689.tif 000012
【図１１】
0005211689.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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