(57)【特許請求の範囲】
【請求項１】
複数の演算ユニットを備えた半導体集積回路において、
前記演算ユニットの各々が、
自己の演算ユニットと当該自己の演算ユニット以外の他の演算ユニットとの間で授受される、処理対象の処理データ及び当該処理データの処理内容を指示した処理設定信号の入出力を制御する入出力制御手段と、
前記他の演算ユニットとの授受にかかる処理データを記憶する記憶手段と、
前記入出力制御手段の状態が前記処理データについて前記記憶手段にアクセスを行う状態にあることを意味する動作状態か、当該動作状態以外の他の状態を意味する待機状態かを示した第１状態信号を出力する第１信号出力手段と、
前記記憶手段に記憶された処理データに所定の処理を施した後、この処理後の処理データを前記記憶手段に格納し、当該処理後の処理データを前記入出力制御手段が前記記憶手段から特定するための特定情報と、前記他の演算ユニットで実行する処理内容を指示した前記処理設定信号とを前記入出力制御手段に出力する演算手段と、
前記処理設定信号に基づいて前記演算手段での処理を制御する処理制御手段と、
前記処理制御手段の状態が、前記演算手段の制御にかかる状態にあることを意味する動作状態か、当該動作状態以外の他の状態を意味する待機状態かを示した第２状態信号を出力する第２信号出力手段と、
前記第１状態信号と前記第２状態信号とが示す状態に応じて、前記記憶手段及び前記演算手段の電源をオン／オフ制御する電源制御手段と、
を備えたことを特徴とする半導体集積回路。
【請求項２】
前記電源制御手段は、前記第１状態信号が動作状態のときに、前記記憶手段の電源をオンとし、前記第２状態信号が動作状態のときに、前記記憶手段及び前記演算手段の電源をオンとすることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記電源制御手段は、前記第２状態信号が待機状態のときに、前記演算手段の電源をオフとし、前記第１状態信号及び前記第２状態信号が待機状態のときに、前記記憶手段の電源をオフとすることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記第１信号出力手段は、前記入出力制御手段が前記他の演算ユニットから前記処理データの入力を受け付けた場合、又は、前記入出力制御手段が前記演算手段から前記特定情報の入力を受け付けた場合に前記第１状態信号を動作状態とし、
前記第２信号出力手段は、前記処理制御手段が前記入出力制御手段から前記処理設定信号の入力を受け付けた場合に前記第２状態信号を動作状態とすることを特徴とする請求項１〜３の何れか一項に記載の半導体集積回路。
【請求項５】
前記第１信号出力手段は、前記他の演算ユニットから前記入出力制御手段への前記処理データの入力が完了した場合、又は、前記入出力制御手段が前記特定情報で特定された処理データを前記他の演算ユニットに送信した場合に前記第１状態信号を待機状態とし、
前記第２信号出力手段は、前記処理制御手段が前記演算手段での処理の完了を検出した場合に前記第２状態信号を待機状態とすることを特徴とする請求項１〜４の何れか一項に記載の半導体集積回路。
【請求項６】
前記入出力制御手段から前記処理制御手段に入力される処理設定信号を順次記憶するキュー記憶手段を更に備え、
前記処理制御手段は、前記キュー記憶手段に記憶された処理設定信号を順次読み出し、当該処理設定信号に基づいて前記演算手段の処理を制御することを特徴とする請求項１〜４の何れか一項に記載の半導体集積回路。
【請求項７】
前記第１信号出力手段は、前記他の演算ユニットから前記入出力制御手段への前記処理データの入力が完了した場合、又は、前記入出力制御手段が前記特定情報で特定された処理データを前記他の演算ユニットに送信した場合に前記第１状態信号を待機状態とし、
前記第２信号出力手段は、前記処理制御手段が前記演算手段での処理の完了を検出した場合で、且つ、前記キュー記憶手段が記憶する処理設定信号が空である場合に前記第２状態信号を待機状態とし、
前記電源制御手段は、前記第２状態信号が待機状態にあるときに、前記演算手段の電源をオフとし、前記第１状態信号及び前記第２状態信号が待機状態にあるときのみ、前記記憶手段の電源をオフとすることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記演算手段は、処理の完了を指示する処理完了信号を前記処理制御手段に出力し、
前記処理制御手段は、前記処理完了信号の入力に基づいて、前記演算手段での処理の完了を検出することを特徴とする請求項５又は７に記載の半導体集積回路。
【請求項９】
前記第１信号出力手段は、前記入出力制御手段が前記他の演算ユニットから処理設定信号の入力を受け付けたことを指示する前記第１状態信号を出力し、
前記電源制御手段は、前記第１状態信号が処理設定信号の入力を指示する場合に、前記処理制御手段の電源をオンとし、前記第２状態信号が待機状態にある場合に、前記処理制御手段の電源をオフとすることを特徴とする請求項１〜７の何れか一項に記載の半導体集積回路。
【請求項１０】
前記記憶手段は、不揮発メモリ及び／又はＲＯＭと、揮発性メモリとを有し、前記ＲＯＭ及び／又は不揮発メモリに前記演算手段が実行する処理に関する情報が予め記憶されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項１１】
複数の演算ユニットを備えた半導体集積回路での、各々の演算ユニットで実行される電源制御方法であって、
入出力制御手段が、自己の演算ユニットと当該自己の演算ユニット以外の他の演算ユニットとの間で授受される処理データ及び当該処理データの処理内容を指示した処理設定信号の入出力を制御する入出力制御工程と、
記憶手段が、前記他の演算ユニットとの授受にかかる処理データを記憶する記憶工程と、
第１信号出力手段が、前記入出力制御手段の状態が、前記処理データについて前記記憶手段にアクセスを行う状態にあることを意味する動作状態か、当該動作状態以外の他の状態を意味する待機状態かを示した第１状態信号を出力する第１信号出力工程と、
演算手段が、前記記憶手段に記憶された処理データに所定の処理を施した後、この処理後の処理データを前記記憶手段に格納し、当該処理後の処理データを前記入出力制御手段が前記記憶手段から特定するための特定情報と、前記他の演算ユニットで実行する処理内容を指示した前記処理設定信号とを前記入出力制御手段に出力する演算工程と、
処理制御手段が、前記処理設定信号に基づいて前記演算手段の処理を制御する処理制御工程と、
第２信号出力手段が、前記処理制御手段の状態が、前記演算手段の制御にかかる状態にあることを意味する動作状態か、当該動作状態以外の他の状態を意味する待機状態かを示した第２状態信号を出力する第２信号出力工程と、
電源制御手段が、前記第１状態信号と前記第２状態信号とが示す状態に応じて、前記記憶手段及び前記演算手段の電源をオン／オフ制御する電源制御工程と、
を含むことを特徴とする電源制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の演算ユニットを備えた半導体集積回路の電源制御技術に関する。
【背景技術】
【０００２】
近年の半導体集積回路の高集積化に伴い、単一の半導体集積回路に搭載されるＩＰコア（演算ユニット）の数が増加しつつあり、その構造及び制御方法も複雑化する傾向にある。また、今後、システムオンチップ（システムＬＳＩ）に搭載するＩＰコアの数は増加することが考えられるため、複数のＩＰコアの電源管理を効率的に行うことが望まれている。
【０００３】
このような背景において、例えば、非特許文献１には、システムＬＳＩ上に設けたＩＰコア間で共通の通信プロトコルを用いて非同期通信を行うことで、ＩＰコアの制御の簡易化と再利用性の向上と図った技術が開示されている。また、特許文献１には、複数のＩＰコアの電源制御を個別的に行う電源制御回路を搭載することで、処理完了通知の割り込み信号を送信したＩＰコアの電源を個別にオフとする技術が開示されている。
【０００４】
【非特許文献１】Ｇｅｏｖａｎｎｉ  Ｄ  Ｍｉｃｉｌｌｉ，  Ｌｕｃａ  Ｂｅｎｉｎｉ，「Ｎｅｔｗｏｒｋｓ  ｏｎ  Ｃｈｉｐｓ：ａ  ｎｅｗ  ＳｏＣ  ｐａｒａｄｉｇｍ」ＩＥＥＥ  Ｃｏｍｐｕｔｅｒ，  Ｊａｎ，  ２００２，  Ｐａｇｅｓ：７０−７８
【特許文献１】特開２００６−２３７１８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、非特許文献１に開示された技術では、システムＬＳＩ上の個々のＩＰコアが他のＩＰコアの影響を受けずに独立して動作可能である点においては、構造の複雑さに対する解決方法は提供するものの、消費電力の削減については何等考慮されておらず、ＩＰコアの電源管理を効率的に行うことはできない。また、特許文献１に開示された技術では、全てのＩＰコアを統括的に管理しているため、ＩＰコアの増加に伴い電源制御回路にかかる負荷が増大すると、電源制御により多くの時間を要することになる。そのため、効率的な電源管理を行うことが困難となる可能性がある。
【０００６】
本発明は上記に鑑みてなされたものであって、複数の演算ユニットを備えた半導体集積回路の電源管理を効率的に行うことが可能な半導体集積回路及び電源制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、本発明は、複数の演算ユニットを備えた半導体集積回路において、前記演算ユニットの各々が、自己の演算ユニットと当該自己の演算ユニット以外の他の演算ユニットとの間で授受される、処理対象の処理データ及び当該処理データの処理内容を指示した処理設定信号の入出力を制御する入出力制御手段と、前記他の演算ユニットとの授受にかかる処理データを記憶する記憶手段と、前記入出力制御手段の状態が前記処理データについて前記記憶手段にアクセスを行う状態にあることを意味する動作状態か、当該動作状態以外の他の状態を意味する待機状態かを示した第１状態信号を出力する第１信号出力手段と、前記記憶手段に記憶された処理データに所定の処理を施した後、この処理後の処理データを前記記憶手段に格納し、当該処理後の処理データを前記入出力制御手段が前記記憶手段から特定するための特定情報と、前記他の演算ユニットで実行する処理内容を指示した前記処理設定信号とを前記入出力制御手段に出力する演算手段と、前記処理設定信号に基づいて前記演算手段での処理を制御する処理制御手段と、前記処理制御手段の状態が、前記演算手段の制御にかかる状態にあることを意味する動作状態か、当該動作状態以外の他の状態を意味する待機状態かを示した第２状態信号を出力する第２信号出力手段と、前記第１状態信号と前記第２状態信号とが示す状態に応じて、前記記憶手段及び前記演算手段の電源をオン／オフ制御する電源制御手段と、を備える。
【０００８】
また、本発明は、複数の演算ユニットを備えた半導体集積回路での、各々の演算ユニットで実行される電源制御方法であって、入出力制御手段が、自己の演算ユニットと当該自己の演算ユニット以外の他の演算ユニットとの間で授受される処理データ及び当該処理データの処理内容を指示した処理設定信号の入出力を制御する入出力制御工程と、記憶手段が、前記他の演算ユニットとの授受にかかる処理データを記憶する記憶工程と、第１信号出力手段が、前記入出力制御手段の状態が、前記処理データについて前記記憶手段にアクセスを行う状態にあることを意味する動作状態か、当該動作状態以外の他の状態を意味する待機状態かを示した第１状態信号を出力する第１信号出力工程と、演算手段が、前記記憶手段に記憶された処理データに所定の処理を施した後、この処理後の処理データを前記記憶手段に格納し、当該処理後の処理データを前記入出力制御手段が前記記憶手段から特定するための特定情報と、前記他の演算ユニットで実行する処理内容を指示した前記処理設定信号とを前記入出力制御手段に出力する演算工程と、処理制御手段が、前記処理設定信号に基づいて前記演算手段の処理を制御する処理制御工程と、第２信号出力手段が、前記処理制御手段の状態が、前記演算手段の制御にかかる状態にあることを意味する動作状態か、当該動作状態以外の他の状態を意味する待機状態かを示した第２状態信号を出力する第２信号出力工程と、電源制御手段が、前記第１状態信号と前記第２状態信号とが示す状態に応じて、前記記憶手段及び前記演算手段の電源をオン／オフ制御する電源制御工程と、を含む。
【発明の効果】
【０００９】
本発明によれば、入出力制御手段と、処理制御手段との状態に応じて記憶手段及び演算手段の電源をオン／オフ制御することで、演算ユニット毎に独立した電源制御を行うことが可能となるため、半導体集積回路全体の電源管理を効率的に行うことができる。
【発明を実施するための最良の形態】
【００１０】
以下に添付図面を参照して、半導体集積回路及び電源制御方法の最良な実施形態を詳細に説明する。なお、以下に説明する実施形態では、システムＬＳＩに本発明を適用した例を説明するが、適用される対象はこの態様に限らないものとする。
【００１１】
［第１の実施形態］
図１は、第１の実施形態にかかるシステムＬＳＩ１００の構成を示したブロック図である。同図に示したように、システムＬＳＩ１００は、演算ユニット１１と、システムメモリ１２とを有し、各部は図示しない通信装置を介して接続されている。
【００１２】
演算ユニット１１は、後述するようにプロセッサ等の演算装置１１１を有し、後述する処理設定信号で指示された処理を外部から入力されるデータに施し、処理後のデータ（以下、処理データという）を外部に出力する。ここで、４つの演算ユニット１１（演算ユニット１１Ａ〜１１Ｄ）は、他の演算ユニット１１から入力された処理データに連動して、自己の演算ユニット１１のデータ処理を開始することで一連する複数のデータ処理順次実行する。
【００１３】
具体的には、演算ユニット１１Ａが、自己の演算ユニット１１Ａで処理した処理データと、当該処理データに次に施す処理を指示した処理設定信号とを次段の演算ユニット１１Ｂに送信すると、演算ユニット１１Ｂでは、演算ユニット１１Ａから送信された処理データに処理設定信号で指示された処理を施し、この処理を施した処理データと、当該処理データに次に施す処理を指示した処理設定信号とを次段の演算ユニット１１Ｃに送信する。また同様に、演算ユニット１１Ｃでは、演算ユニット１１Ｂから入力された処理データに処理設定信号で指示された処理を施し、この処理を施した処理データと、当該処理データに次に施す処理を指示した処理設定信号とを次段の演算ユニット１１Ｄに出力する。このように、各演算ユニット１１は、自己の演算ユニット１１で処理した処理データを次段の演算ユニット１１に出力することで、一連する処理を順次実行する。
【００１４】
システムメモリ１２は、各演算ユニット１１が共用するシステムメモリであって、各演算ユニット１１での処理にかかるプログラムやパラメータ等を予め記憶している。なお、図示しない通信装置は、演算ユニット１１に入力される入力信号、演算ユニット１１から出力される出力信号を伝送できればよく、例えば、オンチップバスや同期式又は非同期式のネットワーク等を用いることができる。
【００１５】
なお、図１では、演算ユニット１１を４つ搭載した構成としたが、これに限定されず、２以上の任意の個数としてもよい。また、図１では、演算ユニット１１を格子状に配置した例を示したが、この例に限らず、任意の位置に配置する態様としてもよい。また、図１では、システムＬＳＩ１００のシステムメモリとして、システムメモリ１２を備えた構成としたが、これに限らず、システムメモリを備えない構成としてもよいし、二つ以上のシステムメモリを備えた構成としてもよい。
【００１６】
次に、図２を参照して、演算ユニット１１の構成について説明する。図２は、演算ユニット１１の構成を示したブロック図である。同図に示したように、演算ユニット１１は、演算装置１１１と、記憶装置１１２と、入出力制御装置１１３と、処理制御装置１１４と、電源制御装置１１５とを備えている。
【００１７】
演算装置１１１は、プロセッサ、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、リコンフィギャラブルプロセッサ、ハードウェアエンジン等であって、処理制御装置１１４の制御の下、所定の処理を実行する。なお、演算装置１１１の構成は、各演算ユニット１１（１１Ａ〜１１Ｄ）で共通としてもよいし、演算ユニット１１の各々で異なることとしてもよい。
【００１８】
具体的に、演算装置１１１は、処理制御装置１１４から当該演算装置１１１が次に行う処理の設定が行われると、この処理制御装置１１４から入力される処理開始信号が有効（アサート）となるまで待機し、入力された処理開始信号が有効となると、設定された処理を開始する。このとき、処理の対象となるデータ（処理データ）は、後述する入出力制御装置１１３の制御により記憶装置１１２に記憶されているため、演算装置１１１は、処理対象の処理データの読込要求信号を記憶装置１１２に出力することで、記憶装置１１２から処理対象の処理データを取得する。
【００１９】
また、演算装置１１１は、処理を施した処理データの書出要求信号を記憶装置１１２に出力することで、この処理データを記憶装置１１２に格納すると、当該処理データを特定するための情報（処理データ特定情報）を含んだ送信要求信号を入出力制御装置１１３に出力する。ここで「処理データ特定情報」とは、処理データの格納アドレスのポインタや転送サイズ等、記憶装置１１２から処理データを特定することが可能な情報を意味する。なお、他の演算ユニット１１に処理データを送信しない場合には、処理データ特定情報の出力を省略することが可能である。
【００２０】
また、演算装置１１１は、次段の演算ユニット１１で実行する処理を特定するための情報（処理設定信号）を、送信要求信号として入出力制御装置１１３に出力する。なお、他の演算ユニット１１で実行される処理を制御しない場合には、処理設定信号の出力を省略することが可能である。
【００２１】
ここで「処理設定信号」は、処理データに施す処理内容を規定するためのものであって、演算装置１１１の特性に応じたデータが含まれている。例えば、演算装置１１１が、プロセッサやＤＳＰである場合には、特定した処理を実現するプログラムが格納されたシステムメモリ１２上での格納アドレスのポインタや、プログラムのバイナリコード自体を処理設定信号とすることが好ましい。
【００２２】
また、演算装置１１１が、ＦＰＧＡやリコンフィギャラブルプロセッサである場合には、特定した処理を実現する論理回路を構成するための構成情報が格納されたシステムメモリ１２上での格納アドレスのポインタや、構成情報のバイナリコード自体を処理設定信号とすることが好ましい。また、演算装置１１１がハードウェアエンジンの場合には、特定した処理を実行するための制御用パラメータが格納されたシステムメモリ１２上での格納アドレスのポインタや、制御用パラメータ自体を処理設定信号とすることが好ましい。
【００２３】
また、演算装置１１１は、上述した記憶装置１１２への処理データの格納、入出力制御装置１１３への送信要求信号の送信を完了すると、処理が完了したことを指示する処理完了信号を処理制御装置１１４に出力する。なお、次段の演算ユニット１１で実行する処理は、演算装置１１１が自己の演算装置１１１での処理結果に応じて決定する態様としてもよいし、当該演算装置１１１が実行するプログラムに予め規定されている態様としてもよい。
【００２４】
また、演算装置１１１は、電源制御装置１１５から入力される演算装置電源制御信号の状態に応じて、自己の装置の電源をオン又はオフとする。ここで、電源のオフとは、電力供給を完全に停止した状態としてもよいし、電力供給を抑制した状態（スリープ状態）としてもよい。なお、前者の場合、演算装置１１１では演算装置電源制御信号を検出することができないため、電源制御装置１１５により演算装置１１１への電力供給が開始されるものとする。
【００２５】
記憶装置１１２は、演算ユニット１１のローカルメモリとして利用され、演算装置１１１及び入出力制御装置１１３から入力される読込要求信号、書出要求信号に応じて処理データの格納と読み出しを行う。
【００２６】
具体的に、記憶装置１１２は、処理データの書出要求信号を演算装置１１１又は入出力制御装置１１３から受付けると、この書出要求信号で指示された処理データを記憶する。また、記憶装置１１２は、処理データの読込要求信号を演算装置１１１又は入出力制御装置１１３から受付けると、この読込要求信号で指示された格納アドレスから処理データを読み込み、送信元の装置に出力する。
【００２７】
また、記憶装置１１２は、電源制御装置１１５から入力される記憶装置電源制御信号に応じて、自己の装置の電源をオン又はオフとする。なお、電源のオフは、上述したとおり、電力供給を完全に停止した状態としてもよいし、電力供給を抑制した状態（スリープ状態）としてもよい。
【００２８】
入出力制御装置１１３は、システムＬＳＩ１００に搭載された図示しない通信装置（図示せず）と通信を行うインターフェースであって、当該通信装置を通じて他の演算ユニット１１との間で授受される信号の入出力を制御する。
【００２９】
具体的に、入出力制御装置１１３は、他の演算ユニット１１から送信された自己の演算ユニット１１宛の信号（入力信号）を受信し、この入力信号に処理設定信号が含まれる場合には、この処理設定信号を処理制御装置１１４に出力する。なお、上述したように処理設定信号としてシステムメモリ１２上での格納アドレスのポインタが指示されているような場合には、入出力制御装置１１３は、この格納アドレスのポインタから該当するデータを取得し、処理設定信号として処理制御装置１１４に出力する。
【００３０】
また、入出力制御装置１１３は、入力信号に処理データが含まれる場合には、この処理データの書出要求信号を記憶装置１１２に出力することで、記憶装置１１２に記憶する。
【００３１】
また、入出力制御装置１１３は、演算装置１１１から送信要求信号の入力を受け付けると、この送信要求信号に送信先となる他の演算ユニット１１（次段の演算ユニット１１）の識別情報を付加し、出力信号として当該他の演算ユニット１１宛に送信する。
【００３２】
なお、送信要求信号に処理データ特定情報が含まれている場合、入出力制御装置１１３は、この情報に示された処理データの格納アドレスのポインタや転送サイズ等に基づいて記憶装置１１２から処理データを取得すると、この処理データを出力信号として他の演算ユニット１１宛に送信する。
【００３３】
例えば、処理データ特定情報で指示された格納アドレスのポインタが“０×４０００”、転送サイズが“３２バイト”であった場合、入出力制御装置１１３は、“０×４０００”番地から３２バイト分のデータの読み込みを要求する読込要求信号を記憶装置１１２に出力し、記憶装置１１２から入力されるデータを処理データとして取得する。
【００３４】
また、入出力制御装置１１３は、上述した入力信号及び出力信号の送受信にかかる自己の装置の状態を示した入出力状態信号を電源制御装置１１５に出力する。以下、図３を参照して、入出力制御装置１１３の状態遷移について説明する。
【００３５】
図３は、入出力制御装置１１３の状態遷移を模式的に示した図である。なお、入出力制御装置１１３の初期状態、つまり入力信号及び出力信号の送受信が行われていない状態で出力される入出力状態信号は“待機”を表すものとする。以下、入出力状態信号の値が“待機”を表す状態を待機状態といい、入出力状態信号の値が“動作”を表す状態を動作状態という。
【００３６】
図３に示したように、入出力制御装置１１３は、入出力状態信号が待機状態にある時に、他の演算ユニット１１から処理データを含んだ入力信号を受信すると、入出力状態信号を待機状態から動作状態に切り替える（図中Ｔ１１）。同様に、入出力制御装置１１３は、は、入出力状態信号が待機状態にある時に、演算装置１１１から処理データ特定情報を含んだ送信要求信号の入力を受け付けると、入出力状態信号を待機状態から動作状態に切り替える（図中Ｔ１２）。つまり、入出力制御装置１１３は、他の演算ユニット１１から送信された処理データを含む入力信号の受信に伴い、記憶装置１１２に対して処理データの書き出しを行う必要、即ち、記憶装置１１２に書出要求信号を出力する必要が生じた場合に、入出力状態信号を動作状態とする。また、入出力制御装置１１３は、演算装置１１１から送信された処理データ特定情報を含む送信要求信号の受信に伴い、記憶装置１１２に対して処理データの読み込みを行う必要、即ち、記憶装置１１２に読込要求信号を出力する必要が生じた場合に、入出力状態信号を動作状態とする。
【００３７】
また、入出力制御装置１１３は、入出力状態信号が動作状態にある時に、処理データの書き込みを記憶装置１１２に対して行い、他の演算ユニット１１から送信された一連する入力信号（処理データ）の受信を完了したと判断すると、入出力状態信号を動作状態から待機状態に切り替える（図中Ｔ１３）。同様に、入出力制御装置１１３は、入出力状態信号が動作状態にある時に、送信要求信号（処理データ特定情報）に基づいて記憶装置１１２から処理データを取得し、この処理データから生成した出力信号の他の演算ユニット１１への送信が完了すると、入出力状態信号を動作状態から待機状態に切り替える（図中Ｔ１４）。つまり、入出力制御装置１１３は、入力信号又は送信要求信号の受信に伴い発生した記憶装置１１２へのアクセスが完了すると、入出力状態信号を待機状態とする。そのため、入出力状態信号の動作状態は、入出力制御装置１１３の状態が、処理データについて記憶装置１１２にアクセスを行う状態にあることを意味しており、また、入出力状態信号の待機状態は、入出力制御装置１１３の状態が、当該動作状態以外の状態にあることを意味している。
【００３８】
図２に戻り、処理制御装置１１４は、入出力制御装置１１３から入力される外部処理設定信号に基づいて演算装置１１１の動作を制御する。具体的に、処理制御装置１１４は、処理設定信号に含まれたデータ（バイナリデータ）やパラメータを演算装置１１１に設定することで、処理設定信号で規定された処理を演算装置１１１に実行させる。
【００３９】
また、処理制御装置１１４は、処理設定信号に応じた設定を行った後、処理の開始を指示する処理開始信号を演算装置１１１に出力することで、演算装置１１１に処理を開始させる。なお、演算装置１１１の動作中に入出力制御装置１１３から処理設定信号が入力された場合、処理制御装置１１４は、演算装置１１１から処理完了信号が入力されるまで処理設定信号の受け付けを待機する。
【００４０】
また、処理制御装置１１４は、演算装置１１１の制御にかかる自己の装置の状態を示した処理状態信号を電源制御装置１１５に出力する。以下、図４を参照して、処理制御装置１１４の状態遷移について説明する。
【００４１】
図４は、処理制御装置１１４の状態遷移を模式的に示した図である。なお、処理制御装置１１４の初期状態、つまり、処理設定信号及び処理完了信号が無入力の状態で出力される処理状態信号は“待機”を表すものとする。以下、処理状態信号が“待機”を表す場合を待機状態といい、処理状態信号が“動作”を表す場合を動作状態という。
【００４２】
図４に示したように、処理制御装置１１４は、処理状態信号が待機状態にある時に、入出力制御装置１１３から処理設定信号の入力を受け付けると、処理状態信号を待機状態から動作状態に切り替える（図中Ｔ２１）。つまり、処理制御装置１１４は、入出力制御装置１１３から出力された処理設定信号の入力に伴い、演算装置１１１の制御を行う必要が生じた場合に、処理状態信号を動作状態とする。
【００４３】
また、処理制御装置１１４は、処理状態信号が動作状態にある時に、演算装置１１１から処理完了信号の入力を受け付けると、処理状態信号を動作状態から待機状態へと切り替える（図中Ｔ２２）。つまり、処理制御装置１１４は、処理状態信号が動作状態にある間、演算装置１１１の動作を制御し、当該演算装置１１１から処理の完了を通知する処理完了信号が入力されると、処理状態信号を待機状態とする。そのため、処理状態信号の動作状態は、処理制御装置１１４の状態が、演算装置１１１の制御にかかる状態にあることを意味しており、また、処理状態信号の待機状態は、処理制御装置１１４の状態が、当該動作状態以外の状態にあることを意味している。
【００４４】
図２に戻り、電源制御装置１１５は、入出力制御装置１１３から入力される入出力状態信号の状態と、処理制御装置１１４から入力される処理状態信号の状態とに応じて、演算装置１１１の電源を制御する演算装置電源制御信号を演算装置１１１に出力することで、当該演算装置１１１の電源をオン／オフ制御する。また、電源制御装置１１５は、入出力制御装置１１３から入力される入出力状態信号の状態と、処理制御装置１１４から入力される処理状態信号の状態とに応じて、記憶装置１１２の電源を制御する記憶装置電源制御信号を記憶装置１１２に出力することで、当該記憶装置１１２の電源をオン／オフ制御する。
【００４５】
図５は、電源制御装置１１５による電源制御のパターンを示した図である。同図に示したように、電源制御装置１１５は、入出力状態信号の状態と、処理状態信号の状態との組み合わせに応じて、演算装置１１１及び記憶装置１１２の電源をオン／オフ制御する。例えば、処理状態信号と入出力状態信号とが共に動作状態にある場合、電源制御装置１１５は、電源オンを指示する演算装置電源制御信号を演算装置１１１に出力するとともに、電源オンを指示する記憶装置電源制御信号を記憶装置１１２に出力する。また、処理状態信号が動作状態、入出力状態信号が待機状態にある場合も、電源制御装置１１５は、電源オンを指示する演算装置電源制御信号を演算装置１１１に出力するとともに、電源オンを指示する記憶装置電源制御信号を記憶装置１１２に出力する。
【００４６】
また、処理状態信号が待機状態、入出力状態信号が動作状態にある場合、電源制御装置１１５は、電源オフを指示する演算装置電源制御信号を演算装置１１１に出力するとともに、電源オンを指示する記憶装置電源制御信号を記憶装置１１２に出力する。さらに、処理状態信号と入出力状態信号とが共に待機状態にある場合、電源制御装置１１５は、電源オフを指示する演算装置電源制御信号を演算装置１１１に出力するとともに、電源オフを指示する記憶装置電源制御信号を記憶装置１１２に出力する。
【００４７】
このように、入出力状態信号と処理状態信号との状態に応じて、演算装置１１１及び記憶装置１１２の電源オン／オフを制御することで、入出力制御装置１１３が記憶装置１１２にアクセスする必要があるときに、記憶装置１１２の電源をオンとすることができ、また、入出力制御装置１１３が記憶装置１１２へのアクセスを完了すると、記憶装置１１２の電源をオフとすることができる。同様に、処理制御装置１１４が演算装置１１１の制御を行う必要があるときに、演算装置１１１の電源をオンとすることができ、また、処理制御装置１１４が演算装置１１１の制御を完了、即ち、演算装置１１１での処理が完了すると、演算装置１１１の電源をオフとすることができる。
【００４８】
なお、電源オンから電源オフに切り替える迄に所定の待機時間を設け、この待機時間が経過した後、電源オフを指示する電源制御信号を各部に出力する態様としてもよい。これにより、連続的に入出力される処理データや処理設定信号について演算装置１１１、記憶装置１１２の電源をオフにすることなく処理を進めることができるため、処理の効率化を図ることができる。ここで待機時間は任意に設定することが可能であるものとする。
【００４９】
以下、第１の実施形態にかかる演算ユニット１１の動作について説明する。まず、図６を参照して、他の演算ユニット１１から送信された入力信号を受信する際の動作（入力信号受信処理）について説明する。
【００５０】
図６は、入力信号受信処理の手順を示したフローチャートである。同図において、ステップＳ１１〜Ｓ１７は、入出力制御装置１１３で実行される処理を示しており、ステップＳ２１〜Ｓ２６は、電源制御装置１１５で実行される処理を示しており、ステップＳ３１〜Ｓ３３は、記憶装置１１２で実行される処理を示している。
【００５１】
まず、入出力制御装置１１３は、他の演算ユニット１１から送信された出力信号を、自己の演算ユニット１１宛の入力信号として受信すると（ステップＳ１１）、この入力信号に処理データが含まれているか否かを判定する（ステップＳ１２）。ここで、入力信号に処理データが含まれていないと判定した場合（ステップＳ１２；Ｎｏ）、ステップＳ１６の処理に直ちに移行する。
【００５２】
また、ステップＳ１２において、入力信号に処理データが含まれていると判定した場合（ステップＳ１２；Ｙｅｓ）、入出力制御装置１１３は、入出力状態信号を動作状態とする（ステップＳ１３）。
【００５３】
一方、電源制御装置１１５では、入出力状態信号が動作状態に遷移したことを検出すると、自己の電源制御装置１１５が出力する記憶装置電源制御信号の状態を確認することで、記憶装置１１２の電源がオフか否かを判定する（ステップＳ２１）。ここで、記憶装置１１２の電源がオンと判定した場合には（ステップＳ２１；Ｎｏ）、現在の入出力状態信号の状態を維持する。
【００５４】
また、ステップＳ２１において、記憶装置１１２の電源がオフと判定した場合には（ステップＳ２１；Ｙｅｓ）、電源オンを指示する記憶装置電源制御信号を記憶装置１１２に出力することで（ステップＳ２２）、記憶装置１１２の電源をオンとする（ステップＳ３１）。
【００５５】
一方、入出力制御装置１１３では、ステップＳ１３の後、入力信号に含まれた処理データの書出要求信号を記憶装置１１２に出力すると（ステップＳ１４）、記憶装置１１２は、この書出要求信号に応じて処理データを保存する（ステップＳ３２）。そして、入出力制御装置１１３は、記憶装置１１２への処理データの書き出しを終了すると、入出力状態信号を待機状態とし（ステップＳ１５）、ステップＳ１６の処理に移行する。
【００５６】
ステップＳ１６において、入出力制御装置１１３は、ステップＳ１１で受信した入力信号に処理設定信号が含まれているか否かを判定し、含まれていないと判定した場合には（ステップＳ１６；Ｎｏ）、入出力制御装置１１３の処理を終了する。また、ステップＳ１６において、入力信号に処理設定信号が含まれていると判定した場合（ステップＳ１６；Ｙｅｓ）、入出力制御装置１１３は、この処理設定信号を処理制御装置１１４に出力した後（ステップＳ１７）、入出力制御装置１１３の処理を終了する。
【００５７】
一方、電源制御装置１１５は、図示しない処理制御装置１１４から入力される処理状態信号の状態を監視し（ステップＳ２３；Ｎｏ）、処理状態信号が待機状態にあることを検出すると（ステップＳ２３；Ｙｅｓ）、電源オフを指示する演算装置電源制御信号を演算装置１１１に出力することで（ステップＳ２４）、演算装置１１１の電源をオフとする。
【００５８】
続いて、電源制御装置１１５は、入出力制御装置１１３から入力される入出力状態信号の状態を監視し（ステップＳ２５；Ｎｏ）、入出力状態信号が待機状態にあることを検出すると（ステップＳ２５；Ｙｅｓ）、電源オフを指示する記憶装置電源制御信号を記憶装置１１２に出力することで（ステップＳ２６）、記憶装置１１２の電源をオフとし（ステップＳ３３）、処理を終了する。
【００５９】
なお、図６に示した入力信号受信処理では、入力信号に処理データが含まれるか否かを判定した後、処理設定信号が含まれるか否かを判定することとしたが、これに限らず、この処理順序を入れ替える態様としてもよいし、両判定を並行して行う態様としてもよい。また、ステップＳ２３〜Ｓ２６の処理が実行されるタイミングは、図６の例に限らず、任意のタイミング実行されることとしてもよい。
【００６０】
次に、図７を参照して、他の演算ユニット１１に出力信号を送信する際の動作（出力信号送信処理）について説明する。同図において、ステップＳ４１〜Ｓ４９は、入出力制御装置１１３で実行される処理を示しており、ステップＳ５１〜Ｓ５６は、電源制御装置１１５で実行される処理を示しており、ステップＳ６１〜Ｓ６３は、記憶装置１１２で実行される処理を示している。
【００６１】
まず、入出力制御装置１１３は、演算装置１１１から入力された送信要求信号を受け付けると（ステップＳ４１）、この送信要求信号に処理データ特定情報が含まれているか否かを判定する（ステップＳ４２）。ここで、送信要求信号に処理データ特定情報が含まれていないと判定した場合（ステップＳ４２；Ｎｏ）、ステップＳ４６の処理に直ちに移行する。
【００６２】
また、ステップＳ４２において、送信要求信号に処理データ特定情報が含まれていると判定した場合（ステップＳ４２；Ｙｅｓ）、入出力制御装置１１３は、入出力状態信号を動作状態とする（ステップＳ４３）。
【００６３】
一方、電源制御装置１１５では、入出力状態信号が動作状態に遷移したことを検出すると、自己の電源制御装置１１５が出力する記憶装置電源制御信号の状態を確認することで記憶装置１１２の電源がオフか否かを判定する（ステップＳ５１）。ここで、記憶装置１１２の電源がオンと判定した場合には（ステップＳ５１；Ｎｏ）、現在の入出力状態信号の状態を維持する。
【００６４】
また、ステップＳ５１において、記憶装置１１２の電源がオフと判定した場合（ステップＳ５１；Ｙｅｓ）、電源制御装置１１５は、電源オンを指示する記憶装置電源制御信号を記憶装置１１２に出力することで（ステップＳ５２）、記憶装置１１２の電源をオンとする（ステップＳ６１）。
【００６５】
一方、入出力制御装置１１３では、ステップＳ４３の後、送信要求信号に含まれた処理データ特定情報に基づいて、この処理データの読込要求信号を記憶装置１１２に出力する（ステップＳ４４）。記憶装置１１２では、読込要求信号で指示された処理データを読み込むと（ステップＳ６２）、入出力制御装置１１３に出力することで、入出力制御装置１１３が処理データを取得する（ステップＳ４５）。そして、入出力制御装置１１３は、記憶装置１１２から処理データの取得が完了すると、ステップＳ４６の処理に移行する。
【００６６】
ステップＳ４６において、入出力制御装置１１３は、ステップＳ４１で受け付けた送信要求信号に処理設定信号が含まれているか否かを判定し、含まれていないと判定した場合には（ステップＳ４６；Ｎｏ）、ステップＳ４８の処理に移行する。また、ステップＳ４６において、送信要求信号に処理設定信号が含まれていると判定した場合（ステップＳ４６；Ｙｅｓ）、入出力制御装置１１３は、この処理設定信号を抽出する（ステップＳ４７）。
【００６７】
次いで、入出力制御装置１１３は、ステップＳ４５で取得した処理データ及び／又はステップＳ４７で抽出した処理設定信号に、送信先となる他の演算ユニット１１の識別情報を付加すると、出力信号として当該他の演算ユニット１１宛に送信する（ステップＳ４８）。そして、入出力制御装置１１３は、入出力状態信号を待機状態とした後（ステップＳ４９）、処理を終了する。なお、ステップＳ４９の処理時において、入出力状態信号が待機状態の場合には、その状態が維持されるものとする。
【００６８】
一方、電源制御装置１１５は、図示しない処理制御装置１１４から入力される処理状態信号の状態を監視し（ステップＳ５３；Ｎｏ）、処理状態信号が待機状態にあることを検出すると（ステップＳ５３；Ｙｅｓ）、電源オフを指示する演算装置電源制御信号を演算装置１１１に出力することで（ステップＳ５４）、演算装置１１１の電源をオフとする。
【００６９】
続いて、電源制御装置１１５は、入出力制御装置１１３から入力される入出力状態信号の状態を監視し（ステップＳ５５；Ｎｏ）、入出力状態信号が待機状態にあることを検出すると（ステップＳ５５；Ｙｅｓ）、電源オフを指示する記憶装置電源制御信号を記憶装置１１２に出力することで（ステップＳ５６）、記憶装置１１２の電源をオフとし（ステップＳ６３）、処理を終了する。
【００７０】
なお、図７に示した出力信号送信処理では、送信要求信号に処理データ特定情報が含まれるか否かを判定した後、処理設定信号が含まれるか否かを判定することとしたが、これに限らず、この処理順序を入れ替える態様としてもよいし、両判定を並行して行う態様としてもよい。また、ステップＳ５３〜Ｓ５６の処理が実行されるタイミングは、図７の例に限らず、任意のタイミング実行されることとしてもよい。
【００７１】
次に、図８を参照して、入出力制御装置１１３から処理制御装置１１４に処理設定信号が出力された際の動作（演算制御処理）について説明する。同図において、ステップＳ７１〜Ｓ７５は、処理制御装置１１４で実行される処理を示しており、ステップＳ８１〜Ｓ８５は、電源制御装置１１５で実行される処理を示しており、ステップＳ９１〜Ｓ９４は、演算装置１１１で実行される処理を示している。なお、本処理は、図６のステップＳ１７の処理に対応するものである。
【００７２】
まず、処理制御装置１１４は、入出力制御装置１１３から処理設定信号の入力を受け付けると（ステップＳ７１）、処理状態信号を動作状態とする（ステップＳ７２）。
【００７３】
一方、電源制御装置１１５では、処理状態信号が動作状態に遷移したことを検出すると、自己の電源制御装置１１５が出力する演算装置電源制御信号の状態を確認することで演算装置１１１の電源がオフか否かを判定する（ステップＳ８１）。ここで、演算装置１１１の電源がオンと判定した場合には（ステップＳ８１；Ｎｏ）、現在の演算装置電源制御信号の状態を維持する。
【００７４】
また、ステップＳ８１において、演算装置１１１の電源がオフと判定した場合（ステップＳ８１；Ｙｅｓ）、電源制御装置１１５は、電源オンを指示する演算装置電源制御信号を演算装置１１１に出力することで（ステップＳ８２）、演算装置１１１の電源をオンとする（ステップＳ９１）。
【００７５】
一方、処理制御装置１１４では、ステップＳ７２の後、処理設定信号で指示された処理内容に応じて演算装置１１１に処理の設定を行うと（ステップＳ７３）、処理開始信号を演算装置１１１に出力する（ステップＳ７４）。
【００７６】
演算装置１１１は、ステップＳ７４で出力された処理開始信号の入力を受け付けると、ステップＳ７３で設定された処理を開始し（ステップＳ９２）、この処理が完了すると処理完了信号を演算装置１１１に出力する（ステップＳ９３）。
【００７７】
一方、処理制御装置１１４では、演算装置１１１から処理完了信号の入力を受け付けると、処理状態信号を待機状態とし（ステップＳ７５）、入出力制御装置１１３の処理を終了する。
【００７８】
また、電源制御装置１１５では、処理状態信号が待機状態に遷移したことを検出すると、電源オフを指示する演算装置電源制御信号を演算装置１１１に出力することで（ステップＳ８３）、演算装置１１１の電源をオフとする（ステップＳ９４）。続いて、電源制御装置１１５は、入出力状態信号が待機状態となるまで待機する（ステップＳ８４；Ｎｏ）。
【００７９】
ステップＳ８４において、電源制御装置１１５は、入出力状態信号が待機状態に遷移したことを検出すると（ステップＳ８４；Ｙｅｓ）、電源オフを指示する記憶装置電源制御信号を記憶装置１１２に出力することで、記憶装置１１２の電源をオフとした後（ステップＳ８５）、電源制御装置１１５の処理を終了する。
【００８０】
以上のように、本実施形態によれば、入出力制御装置１１３と、処理制御装置１１４との状態に応じて演算装置１１１及び記憶装置１１２の電源をオン／オフ制御することで、演算ユニット１１毎に独立した電源制御を行うことが可能となり、各演算ユニット１１の消費電力を削減することができるため、システム全体の電源管理を効率的に行うことができる。
【００８１】
また、入出力制御装置１１３から出力される入出力状態信号と、処理制御装置１１４から出力される処理状態信号とが示す状態の組合せに応じて、演算装置１１１及び記憶装置１１２の電源をオン／オフ制御するため、演算ユニット１１の機能を維持しつつ効率的な電源管理を実現することができる。
【００８２】
［変形例１］
以下、第１の実施形態の変形例１について説明する。この変形例１では、記憶装置１１２として、不揮発性のメモリと、揮発性のメモリと、書込不可能のＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）とを備えた構成について説明する。なお、上述した第１の実施形態と同様の構成については、同一の符号を付与し、その説明は省略する。
【００８３】
図９は、第１の実施形態の変形例１にかかる演算ユニット２１の構成を示した図である。なお、演算ユニット２１が搭載されるシステムＬＳＩの構成は図１と同様であるため、説明は省略する。図９に示したように、演算ユニット２１は、演算装置１１１と、記憶装置２１１と、入出力制御装置１１３と、処理制御装置１１４と、電源制御装置１１５とを備えている。
【００８４】
記憶装置２１１は、不揮発メモリ２１１１と、揮発メモリ２１１２と、ＲＯＭ２１１３とを備えている。ここで、不揮発メモリ２１１１は、記憶装置２１１が電源オフの状態でも保存した情報が失われないメモリであって、例えば、ＭＲＡＭやＦｅＲＡＭ、ＰＲＡＭ、ＦｌａｓｈＲＯＭ等である。また、揮発メモリ２１１２は、記憶装置２１１の電源オフ時に保存した情報が失われてしまうメモリであって、例えば、ＳＲＡＭやＤＲＡＭ等である。なお、図９では不揮発メモリ２１１１と、ＲＯＭ２１１３とを備える構成としたが、何れか一方のみを備える構成としてもよい。
【００８５】
また、不揮発メモリ２１１１又はＲＯＭ２１１３には、演算装置１１１が実行する処理に関する処理関連情報が予め記憶されている。ここで「処理関連情報」とは、プロセッサの命令やパラメータ、暗号処理にかかる暗号鍵等である。なお、演算装置１１１での処理において、利用頻度が高く、且つ、書き換えの必要のない情報を処理関連情報とすることが好ましい。これにより、電源オン時にシステムメモリ１２からデータを転送する必要がなくなるため、起動の高速化や図示しない通信装置の消費電力を削減することができる。
【００８６】
また、再利用性が高く、且つ、書き換えが必要となる情報（例えば、ＡＣＳやＤＥＳ等の暗号処理のＣＢＣモードで利用する暗号化済みの処理データ等）は不揮発メモリ２１１１に格納することが好ましい。なお、処理データの格納先となるメモリ領域（不揮発メモリ２１１１又は揮発メモリ２１１２）は実行するプログラム中や、処理設定情報に規定されているものとし、演算装置１１１及び入出力制御装置１１３は、規定されたメモリ領域に処理データを格納する。
【００８７】
また、各演算ユニット２１に対する処理の割り当てに関しても、不揮発メモリ２１１１を用いることで演算ユニット２１の電源オン時の高速起動を実現することができる。具体的には、同じ演算ユニット２１に同じ処理を割り当てるようスケジューリングを行い、この処理に関係するプロセッサの命令やパラメータ等を不揮発メモリ２１１１に保存する。これにより、２回目以降の処理では同じ情報をシステムメモリ１２からロードする必要がなくなるため、演算ユニット２１の起動を高速化できるとともに、通信経路やシステムメモリの消費電力を削減することが可能となる。
【００８８】
以下、上述した第１の実施形態の変形例１にかかる構成を、ＪＰＥＧ（Ｊｏｉｎｔ  Ｐｈｏｔｏｇｒａｐｈｉｃ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）画像のデコード処理を行うシステムＬＳＩ３００に適用した例について説明する。図１０は、システムＬＳＩ３００の構成を示した図である。同図に示したように、システムＬＳＩ３００は、演算ユニット３１と、システムメモリ１２とを備えている。
【００８９】
ＪＰＥＧ画像のデコード処理では、マクロブロックと呼ばれるデータの纏まりごとに一連する複数の処理（プロセス）を繰り返し実行する。具体的には、マクロブロック単位で、ハフマン復号処理、逆量子化処理、逆ＤＣＴ処理、色変換処理を順次施すことでＪＰＥＧのデコードを行う。なお、各処理内容については公知の技術を適用可能である。また、ＪＰＥＧ画像のデコードに限らず、静止画、動画、音声等の圧縮伸張処理に代表されるマルチメディア演算では、上記のようにデータの纏まり単位で一連の処理を繰り返し実行するため、これら他の処理についても適用することが可能である。
【００９０】
図１０に示したように、システムＬＳＩ３００は、４つの演算ユニット３１（３１Ａ〜３１Ｄ）を搭載する。各演算ユニット３１は、第１の実施形態の変形例１で説明した演算ユニット２１と同様の構成を備えているものとするが、これに限らず、上述した演算ユニット１１と同様の構成としてもよい。
【００９１】
演算ユニット３１の各々には、ＪＰＥＧ画像のデコード処理にかかる単一のプロセスを夫々割り当てられている。具体的には、４つの演算ユニット３１（演算ユニット３１Ａ〜３１Ｄ）のうち、演算ユニット３１Ａにハフマン復号処理が、演算ユニット３１Ｂに逆量子化処理が、演算ユニット３１Ｃに逆ＤＣＴ処理が、演算ユニット３１Ｄに色変換処理が夫々割り当てられている。なお、各演算ユニット３１の演算装置１１１はプロセッサであるとし、記憶装置２１１の不揮発メモリ２１１１又はＲＯＭ２１１３には、各演算ユニット３１に割り当てられた処理にかかる命令やパラメータが予め保存されているものとする。これにより、記憶装置２１１の電源オン時に、システムメモリ１２から命令やパラメータをロードする必要が無くなるため、処理開始までに要する時間を短縮することができる。
【００９２】
システムＬＳＩ３００の初期化時には、各演算ユニット３１の演算装置１１１や記憶装置２１１の電源はオフである。処理開始の制御は、システムＬＳＩ３００に搭載した図示しない制御装置が行ってもよいし、システムＬＳＩ３００外部の図示しないコントローラ等が行ってもよい。システムＬＳＩ３００は、デコード処理を開始すると、システムメモリ１２から最初のマクロブロックの情報を演算ユニット３１Ａへと入力する。システムメモリ１２へのアクセスは、演算ユニット３１間の通信と同様に通信信号を送信してもよいし、演算ユニット３１間の共有メモリとしてアドレスマップ上に割り当ててもよく、各演算ユニット３１がアクセスできればその形態は限定しないものとする。
【００９３】
演算ユニット３１Ａは、システムメモリ１２から最初のマクロブロックの入力信号を受信すると、演算装置１１１と記憶装置２１１との電源をオンとし、最初のマクロブロックを記憶装置２１１の揮発メモリ２１１２に格納し、ハフマン復号の処理設定信号を処理制御装置１１４に出力する。演算ユニット３１Ａの演算装置１１１は、最初のマクロブロックを取得すると、処理制御装置１１４の制御に従いハフマン復号処理を実行する。演算ユニット３１Ａの入出力制御装置１１３は、演算装置１１１でのハフマン復号処理が完了すると、逆量子化の処理設定信号とハフマン復号処理を施したマクロブロックとを含む出力信号を、演算ユニット３１Ｂ宛に送信し、演算装置１１１の電源をオフとする。また、演算ユニット３１Ａでは、演算ユニット３１Ｂへの出力信号の送信が完了すると、システムメモリ１２から次のマクロブロックの読み込みを行い、再びハフマン復号処理を実行する。
【００９４】
演算ユニット３１Ｂは、演算ユニット３１Ａからマクロブロックの入力信号を受信すると、演算装置１１１と記憶装置２１１との電源をオンとし、最初のマクロブロックを記憶装置２１１の揮発メモリ２１１２に格納し、逆量子化の処理設定信号を処理制御装置１１４に出力する。演算ユニット３１Ｂの演算装置１１１は、最初のマクロブロックを取得すると、処理制御装置１１４の制御に従い逆量子化処理を実行する。演算ユニット３１Ｂの入出力制御装置１１３は、演算装置１１１での逆量子化処理が完了すると、逆ＤＣＴの処理設定信号と逆量子化処理を施したマクロブロックとを含む出力信号を、演算ユニット３１Ｃ宛に送信し、演算装置１１１の電源をオフとする。また、演算ユニット３１Ｂでは、演算ユニット３１Ｃへの出力信号の送信が完了すると、記憶装置２１１を電源オフとし、次のマクロブロックの入力信号を受信するまで待機する。
【００９５】
演算ユニット３１Ｃは、演算ユニット３１Ｂからマクロブロックの入力信号を受信すると、演算装置１１１と記憶装置２１１との電源をオンとし、最初のマクロブロックを記憶装置２１１の揮発メモリ２１１２に格納し、逆ＤＣＴの処理設定信号を処理制御装置１１４に出力する。演算ユニット３１Ｃの演算装置１１１は、最初のマクロブロックを取得すると、処理制御装置１１４の制御に従い逆ＤＣＴ処理を実行する。演算ユニット３１Ｃの入出力制御装置１１３は、演算装置１１１での逆ＤＣＴ処理が完了すると、色変換の処理設定信号と逆ＤＣＴ処理を施したマクロブロックとを含む出力信号を、演算ユニット３１Ｄ宛に送信し、演算装置１１１の電源をオフとする。また、演算ユニット３１Ｃでは、演算ユニット３１Ｄへの出力信号の送信が完了すると、記憶装置２１１を電源オフとし、次のマクロブロックの入力信号を受信するまで待機する。
【００９６】
演算ユニット３１Ｄは、演算ユニット３１Ｃからマクロブロックの入力信号を受信すると、演算装置１１１と記憶装置２１１との電源をオンとし、最初のマクロブロックを記憶装置２１１の揮発メモリ２１１２に格納し、色変換の処理設定信号を処理制御装置１１４に出力する。演算ユニット３１Ｄの演算装置１１１は、最初のマクロブロックを取得すると、処理制御装置１１４の制御に従い色変換処理を実行する。演算ユニット３１Ｄの入出力制御装置１１３は、演算装置１１１での色変換処理が完了すると、色変換の処理を施したマクロブロックを含む出力信号を、システムメモリ１２に対して書き込み、演算装置１１１の電源をオフとする。また、演算ユニット３１Ｄでは、システムメモリ１２への書き込みが完了すると、記憶装置２１１を電源オフとし、次のマクロブロックの入力信号を受信するまで待機する。
【００９７】
図１１は、各演算ユニット３１における演算装置１１１及び記憶装置２１１での電源オン／オフ状態を示したタイミングチャートである。なお、同図においてハッチング部分は電源オフの期間を示しており、Ｍ１〜Ｍ３で示した領域は、マクロブロックＭ１〜Ｍ３について電源オンとなる期間を示している。
【００９８】
図１１に示すように、演算ユニット毎に独立して演算装置１１１と記憶装置２１１の電源制御を行うため、通信のみ行っている際には演算装置１１１の電源をオフとすることが可能である。これにより、システムＬＳＩ３００全体の消費電力を効率的に削減することができる。
【００９９】
［第２の実施形態］
次に、システムＬＳＩの第２の実施形態について説明する。なお、上述した第１の実施形態と同様の構成については、同一の符号を付与し、その説明は省略する。
【０１００】
図１２は、第２の実施形態にかかる演算ユニット４１の構成を示した図である。なお、演算ユニット４１が搭載されるシステムＬＳＩの構成は図１と同様であるため、説明は省略する。図１２に示したように、演算ユニット４１は、演算装置１１１と、記憶装置１１２と、入出力制御装置１１３と、処理制御装置４１１と、電源制御装置１１５とを備えている。
【０１０１】
処理制御装置４１１は、上述した処理制御装置１１４と同様の機能を有するとともに、当該処理制御装置１１４との相違点として、処理設定信号を保持するためのキュー記憶部４１２を備えている。ここでキュー記憶部４１２は、ＦＩＦＯ方式や優先順位付きキュー等のキューメモリであって、処理制御装置４１１の制御の下、入出力制御装置１１３から入力された処理設定信号を順次蓄積する。
【０１０２】
処理制御装置４１１は、演算装置１１１の処理中に入出力制御装置１１３から処理設定信号が入力されると、この処理設定信号をキュー記憶部４１２に順次格納する。なお、キュー記憶部４１２の空き容量不足により処理設定信号を格納できない場合、処理制御装置４１１は、キュー記憶部４１２に処理設定信号が格納可能な状態になるまで待機する。このとき、入出力制御装置１１３は、処理設定信号を処理制御装置４１１に出力し続けてもよいし、出力を一時中断し所定時間後に再度出力する態様としてもよい。
【０１０３】
また、処理制御装置４１１は、演算装置１１１から処理完了信号が入力されると、キュー記憶部４１２から処理設定信号を順次読み出し、この処理設定信号に応じて演算装置１１１の処理の設定を行った後、処理開始信号を演算装置１１１に出力する。このとき、処理制御装置４１１は、設定を行った処理設定信号をキュー記憶部４１２から削除する。
【０１０４】
また、処理制御装置４１１は、演算装置１１１から処理完了信号が入力された後、キュー記憶部４１２に処理設定信号が格納されていないことを確認すると、自己の装置の状態を表す処理状態信号を待機状態に切り替える。以下、図１３を参照して、処理制御装置４１１の状態遷移について説明する。
【０１０５】
図１３は、処理制御装置４１１の状態遷移を模式的に示した図である。なお、処理制御装置４１１の初期状態、つまり、処理設定信号及び処理完了信号が無入力の状態で出力される処理状態信号は“待機”を表すものとする。以下、処理状態信号が“待機”を表す場合を待機状態といい、処理状態信号が“動作”を表す場合を動作状態という。
【０１０６】
図１３に示したように、処理制御装置４１１は、処理状態信号が待機状態にある時に、入出力制御装置１１３から処理設定信号が入力されると、処理状態信号を待機状態から動作状態に切り替える（図中Ｔ３１）。
【０１０７】
また、処理制御装置４１１は、動作状態にある時に、演算装置１１１から処理完了信号が入力され、且つ、キュー記憶部４１２が空である場合に、自己の装置の状態を動作状態から待機状態に切り替える（図中Ｔ３２）。つまり、キュー記憶部４１２に処理設定信号が蓄積されている場合、演算装置１１１へのアクセスが直ぐに発生することになるため、処理制御装置４１１は、キュー記憶部４１２が空になったことを確認した後、入出力状態信号を待機状態とする。
【０１０８】
以下、図１４を参照して、第２の実施形態にかかる演算ユニット４１の動作について説明する。なお、入力信号受信処理、出力信号送信処理時の動作は、第１の実施形態と同様であるため、説明を省略する。
【０１０９】
図１４は、演算制御処理の手順を示したフローチャートである。同図において、ステップＳ１０１〜Ｓ１１０は、処理制御装置４１１で実行される処理を示しており、ステップＳ１２１〜Ｓ１２５は、電源制御装置１１５で実行される処理を示しており、ステップＳ１３１〜Ｓ１３４は、演算装置１１１で実行される処理を示している。なお、本処理は、図６のステップＳ１７の処理に対応するものである。
【０１１０】
まず、処理制御装置４１１は、入出力制御装置１１３から処理設定信号の入力を受け付けると（ステップＳ１０１）、この処理設定信号をキュー記憶部４１２に格納可能か否かを判定する（ステップＳ１０２）。ここで、格納することが不可能と判定した場合（ステップＳ１０２；Ｎｏ）、入力された処理設定信号をリジェクトする旨の信号（リジェクト信号）を入出力制御装置１１３に出力し、ステップＳ１０５の処理に移行する。なお、リジェクト信号を受け取った入出力制御装置１１３は、所定時間後に同一の処理設定信号を再度処理制御装置４１１に入力するものとする。
【０１１１】
また、ステップＳ１０２において、格納可能と判定した場合（ステップＳ１０２；Ｙｅｓ）、処理制御装置４１１は、入力された処理設定信号をキュー記憶部４１２に格納し（ステップＳ１０３）、処理状態信号を動作状態とする（ステップＳ１０４）。
【０１１２】
一方、電源制御装置１１５では、処理状態信号が動作状態に遷移したことを検出すると、自己の電源制御装置１１５が出力する演算装置電源制御信号の状態を確認することで演算装置１１１の電源がオフか否かを判定する（ステップＳ１２１）。ここで、演算装置１１１の電源がオンと判定した場合には（ステップＳ１２１；Ｎｏ）、現在の演算装置電源制御信号の状態を維持する。
【０１１３】
また、ステップＳ１２１において、演算装置１１１の電源がオフと判定した場合には（ステップＳ１２１；Ｙｅｓ）、電源オンを指示する演算装置電源制御信号を演算装置１１１に出力することで（ステップＳ１２２）、演算装置１１１の電源をオンとする（ステップＳ１３１）。
【０１１４】
一方、処理制御装置４１１では、ステップＳ１０４の後、キュー記憶部４１２から処理設定信号を読み込み（ステップＳ１０５）、この処理設定信号に応じた処理の設定を演算装置１１１に行うと（ステップＳ１０６）、処理開始信号を演算装置１１１に出力する（ステップＳ１０７）。続いて、処理制御装置４１１は、ステップＳ１０５で読み込んだ処理設定信号をキュー記憶部４１２から削除する（ステップＳ１０８）。
【０１１５】
演算装置１１１は、ステップＳ１０７で出力された処理開始信号の入力を受け付けると、ステップＳ１０６で設定された処理を開始し（ステップＳ１３２）、処理が完了すると処理完了信号を演算装置１１１に出力する（ステップＳ１３３）。
【０１１６】
一方、処理制御装置４１１では、演算装置１１１から処理完了信号の入力を受け付けると、キュー記憶部４１２は空か否かを判定する（ステップＳ１０９）。ここで、処理設定信号が保持されていると判定した場合（ステップＳ１０９；Ｎｏ）、処理制御装置４１１は、ステップＳ１０５の処理に再び戻り、次の処理設定信号をキュー記憶部４１２から読み込む。
【０１１７】
また、ステップＳ１０９でキュー記憶部４１２が空と判定した場合（ステップＳ１０９；Ｙｅｓ）、処理制御装置４１１は、処理状態信号を待機状態とし（ステップＳ１１０）、処理制御装置４１１の処理を終了する。
【０１１８】
一方、電源制御装置１１５では、処理状態信号が待機状態に遷移したことを検出すると、電源オフを指示する演算装置電源制御信号を演算装置１１１に出力することで（ステップＳ１２３）、演算装置１１１の電源をオフとする（ステップＳ１３４）。続いて、電源制御装置１１５は、入出力状態信号が待機状態となるまで待機する（ステップＳ１２４；Ｎｏ）。
【０１１９】
ここで、入出力状態信号が待機状態にあることを検出すると（ステップＳ１２４；Ｙｅｓ）、電源制御装置１１５は、電源オフを指示する記憶装置電源制御信号を記憶装置１１２に出力することで、記憶装置１１２の電源をオフとした後（ステップＳ１２５）、電源制御装置１１５の処理を終了する。
【０１２０】
以上のように、第２の実施形態によれば、入出力制御装置１１３と、処理制御装置４１１との状態に応じて演算装置１１１及び記憶装置１１２の電源をオン／オフ制御することで、演算ユニット４１毎に独立した電源制御を行うことが可能となり、各演算ユニット４１の消費電力を削減することができるため、システム全体の電源管理を効率的に行うことができる。
【０１２１】
また、キュー記憶部４１２に蓄積された処理設定情報が空になるまで処理制御装置４１１を電源オンの状態で連続して動作させることで、処理制御装置４１１にかかる電源制御を効率的に行うことが可能となり、演算装置１１１が実行する処理を円滑に進めることができる。
【０１２２】
［第３の実施形態］
次に、システムＬＳＩの第３の実施形態について説明する。なお、上述した第１の実施形態と同様の構成については、同一の符号を付与し、その説明は省略する。
【０１２３】
図１５は、第３の実施形態にかかる演算ユニット５１の構成を示した図である。なお、演算ユニット５１が搭載されるシステムＬＳＩの構成は図１と同様であるため、説明は省略する。図１５に示したように、演算ユニット５１は、演算装置１１１と、記憶装置１１２と、入出力制御装置５１１と、処理制御装置５１２と、電源制御装置５１３とを備えている。
【０１２４】
入出力制御装置５１１は、上述した入出力制御装置１１３と同様の機能を有するとともに、当該入出力制御装置１１３との相違点として、受信した入力信号に処理設定信号が含まれていた場合、入出力状態信号を用いて処理設定信号を受信したことを電源制御装置５１３に通知する。
【０１２５】
処理制御装置５１２は、上述した処理制御装置１１４と同様の機能を有するとともに、当該処理制御装置１１４との相違点として、電源制御装置５１３から入力される処理制御装置電源制御信号の状態に応じて、自己の装置の電源をオン又はオフとする。
【０１２６】
電源制御装置５１３は、上述した電源制御装置１１５と同様の機能を有するとともに、当該電源制御装置１１５との相違点として、処理制御装置５１２から入力される処理状態信号が待機状態にあることを検出すると、電源オフを指示する処理制御装置電源制御信号を処理制御装置５１２に出力することで、処理制御装置５１２の電源をオフとする。
【０１２７】
また、電源制御装置５１３は、入出力制御装置５１１から入力される入出力状態信号に基づき、入出力制御装置５１１が処理設定信号を受信したこと検出すると、電源オンを指示する処理制御装置電源制御信号を処理制御装置５１２に出力することで、処理制御装置５１２の電源をオンとする。
【０１２８】
以下、第３の実施形態にかかる演算ユニット５１の動作について説明する。なお、入力信号受信処理、出力信号送信処理の際の動作は、第１の実施形態と同様であるため、説明を省略する。
【０１２９】
まず、図１６を参照して、本実施形態にかかる入力信号受信処理について説明する。同図において、ステップＳ１４１〜Ｓ１４８は、入出力制御装置５１１で実行される処理を示しており、ステップＳ１５１〜Ｓ１５９は、電源制御装置５１３で実行される処理を示しており、ステップＳ１６１〜Ｓ１６３は、記憶装置１１２で実行される処理を示している。
【０１３０】
まず、入出力制御装置５１１は、他の演算ユニット５１から送信された出力信号を、自己の演算ユニット５１宛の入力信号として受信すると（ステップＳ１４１）、この入力信号に処理データが含まれているか否かを判定する（ステップＳ１４２）。ここで、入力信号に処理データが含まれていないと判定した場合（ステップＳ１４２；Ｎｏ）、ステップＳ１４５の処理に直ちに移行する。
【０１３１】
また、ステップＳ１４２において、入力信号に処理データが含まれていると判定した場合（ステップＳ１４２；Ｙｅｓ）、入出力制御装置５１１は、入出力状態信号を動作状態とする（ステップＳ１４３）。
【０１３２】
一方、電源制御装置５１３では、入出力状態信号が動作状態に遷移したことを検出すると、自己の電源制御装置５１３が出力する記憶装置電源制御信号の状態を確認することで記憶装置１１２の電源がオフか否かを判定する（ステップＳ１５１）。ここで、記憶装置１１２の電源がオン状態と判定した場合には（ステップＳ１５１；Ｎｏ）、現在の記憶装置電源制御信号の状態を維持する。
【０１３３】
また、ステップＳ１５１において、記憶装置１１２の電源がオフと判定した場合には（ステップＳ１５１；Ｙｅｓ）、電源制御装置５１３は、電源オンを指示する記憶装置電源制御信号を記憶装置１１２に出力することで（ステップＳ１５２）、記憶装置１１２の電源をオンとする（ステップＳ１６１）。
【０１３４】
一方、入出力制御装置５１１では、ステップＳ１４３の後、入力信号に含まれた処理データの書出要求信号を記憶装置１１２に出力すると（ステップＳ１４４）、記憶装置１１２は、この書出要求信号に応じて処理データを保存する（ステップＳ１６２）。そして、入出力制御装置１１３は、記憶装置１１２への処理データの書き出しを終了すると、入出力状態信号を待機状態とし（ステップＳ１４５）、ステップＳ１４６の処理に移行する。
【０１３５】
ステップＳ１４６において、入出力制御装置５１１は、ステップＳ１４１で受信した入力信号に処理設定信号が含まれているか否かを判定し、含まれていないと判定した場合には（ステップＳ１４６；Ｎｏ）、入出力制御装置５１１の処理を終了する。また、ステップＳ１４６において、入力信号に処理設定信号が含まれていると判定した場合（ステップＳ１４６；Ｙｅｓ）、入出力制御装置５１１は、入出力状態信号により処理設定信号を受信したことを電源制御装置５１３に通知する（ステップＳ１４７）。そして、入出力制御装置５１１は、入力信号に含まれた処理設定信号を処理制御装置１１４に出力した後（ステップＳ１４８）、入出力制御装置１１３の処理を終了する。
【０１３６】
一方、電源制御装置５１３では、入出力状態信号より入出力制御装置５１１が処理設定信号を受信したことを検出すると、自己の電源制御装置５１３が出力する処理制御装置電源制御信号の状態を確認することで処理制御装置５１２の電源がオフか否かを判定する（ステップＳ１５３）。ここで、処理制御装置５１２の電源がオンと判定した場合には（ステップＳ１５３；Ｎｏ）、現在の処理制御装置電源制御信号の状態を維持する。
【０１３７】
また、ステップＳ１５３において、処理制御装置５１２の電源がオフと判定した場合には（ステップＳ１５３；Ｙｅｓ）、電源制御装置５１３は、電源オンを指示する処理制御装置電源制御信号を処理制御装置５１２に出力することで（ステップＳ１５４）、処理制御装置５１２の電源をオンとする。
【０１３８】
また、電源制御装置５１３は、図示しない処理制御装置５１２から入力される処理状態信号の状態を監視し（ステップＳ１５５；Ｎｏ）、処理状態信号が待機状態にあることを検出すると（ステップＳ１５５；Ｙｅｓ）、電源オフを指示する演算装置電源制御信号を演算装置１１１に出力するとともに（ステップＳ１５６）、電源オフを指示する処理制御装置電源制御信号を演算装置１１１に出力することで（ステップＳ１５７）、演算装置１１１及び処理制御装置５１２の電源をオフとする。
【０１３９】
続いて、電源制御装置５１３は、入出力制御装置５１１から入力される入出力状態信号の状態を監視し（ステップＳ１５８；Ｎｏ）、入出力状態信号が待機状態にあることを検出すると（ステップＳ１５８；Ｙｅｓ）、電源オフを指示する記憶装置電源制御信号を記憶装置１１２に出力することで（ステップＳ１５９）、記憶装置１１２の電源をオフとし（ステップＳ１６３）、処理を終了する。
【０１４０】
なお、図１６に示した入力信号受信処理では、入力信号に処理データが含まれるか否かを判定した後、処理設定信号が含まれるか否かを判定することとしたが、これに限らず、この処理順序を入れ替える態様としてもよいし、両判定を並行して行う態様としてもよい。また、ステップＳ１５５〜Ｓ１５８の処理が実行されるタイミングは、図１６の例に限らず、任意のタイミングで実行されることとしてもよい。
【０１４１】
次に、図１７を参照して、本実施形態にかかる出力信号送信処理について説明する。同図において、ステップＳ１７１〜Ｓ１７９は、入出力制御装置５１１で実行される処理を示しており、ステップＳ１８１〜Ｓ１８７は、電源制御装置５１３で実行される処理を示しており、ステップＳ１９１〜Ｓ１９３は、記憶装置１１２で実行される処理を示している。
【０１４２】
まず、入出力制御装置５１１は、演算装置１１１から送信要求信号の入力を受け付けると（ステップＳ１７１）、この送信要求信号に処理データ特定情報が含まれているか否かを判定する（ステップＳ１７２）。ここで、送信要求信号に処理データ特定情報が含まれていないと判定した場合には（ステップＳ１７２；Ｎｏ）、ステップＳ１７６の処理に直ちに移行する。
【０１４３】
また、ステップＳ１７２において、送信要求信号に処理データ特定情報が含まれていると判定した場合（ステップＳ１７２；Ｙｅｓ）、入出力制御装置５１１は、入出力状態信号を動作状態とする（ステップＳ１７３）。
【０１４４】
一方、電源制御装置５１３では、入出力状態信号が動作状態に遷移したことを検出すると、自己の電源制御装置５１３が出力する記憶装置電源制御信号の状態を確認することで記憶装置１１２の電源がオフか否かを判定する（ステップＳ１８１）。ここで、記憶装置１１２の電源がオン状態と判定した場合には（ステップＳ１８１；Ｎｏ）、現在の記憶装置電源制御信号の状態を維持する。
【０１４５】
また、ステップＳ１８１において、記憶装置１１２の電源がオフと判定した場合（ステップＳ１８１；Ｙｅｓ）、電源制御装置５１３は、電源オンを指示する記憶装置電源制御信号を記憶装置１１２に出力することで（ステップＳ１８２）、記憶装置１１２の電源をオンとする（ステップＳ１９１）。
【０１４６】
一方、入出力制御装置５１１では、ステップＳ１７３の後、送信要求信号に含まれた処理データ特定情報に基づいて、この処理データの読込要求信号を記憶装置１１２に出力する（ステップＳ１７４）。記憶装置１１２では、読込要求信号で指示された処理データを読み込むと（ステップＳ１９２）、入出力制御装置５１１に出力することで、入出力制御装置５１１が処理データを取得する（ステップＳ１７５）。
【０１４７】
続いて、入出力制御装置５１１は、ステップＳ１７１で受け付けた送信要求信号に処理設定信号が含まれているか否かを判定し、含まれていないと判定した場合には（ステップＳ１７６；Ｎｏ）、ステップＳ１７８の処理に移行する。また、ステップＳ１７６において、送信要求信号に処理設定信号が含まれていると判定した場合（ステップＳ１７６；Ｙｅｓ）、入出力制御装置５１１は、送信要求信号から処理設定信号を抽出し（ステップＳ１７７）、ステップＳ１７８の処理に以降する。
【０１４８】
次いで、入出力制御装置５１１は、ステップＳ１７５で取得した処理データ及び／又はステップＳ１７７で抽出した処理設定信号に、送信先となる他の演算ユニット５１の識別情報を付加すると、出力信号として当該他の演算ユニット５１宛に送信する（ステップＳ１７８）。そして、入出力制御装置１１３は、入出力状態信号を待機状態とした後（ステップＳ１７９）、処理を終了する。
【０１４９】
一方、電源制御装置５１３は、図示しない処理制御装置５１２から入力される処理状態信号の状態を監視し（ステップＳ１８３；Ｎｏ）、処理状態信号が待機状態にあることを検出すると（ステップＳ１８３；Ｙｅｓ）、電源オフを指示する演算装置電源制御信号を演算装置１１１に出力するとともに（ステップＳ１８４）、電源オフを指示する処理制御装置電源制御信号を処理制御装置５１２に出力することで（ステップＳ１８５）、演算装置１１１及び処理制御装置５１２の電源をオフとする。
【０１５０】
続いて、電源制御装置５１３は、入出力制御装置５１１から入力される入出力状態信号の状態を監視し（ステップＳ１８６；Ｎｏ）、入出力状態信号が待機状態にあることを検出すると（ステップＳ１８６；Ｙｅｓ）、電源オフを指示する記憶装置電源制御信号を記憶装置１１２に出力することで（ステップＳ１８７）、記憶装置１１２の電源をオフとし（ステップＳ１９３）、処理を終了する。
【０１５１】
なお、図１７に示した出力信号送信処理では、送信要求信号に処理データ特定情報が含まれるか否かを判定した後、処理設定信号が含まれるか否かを判定することとしたが、これに限らず、この処理順序を入れ替える態様としてもよいし、両判定を並行して行う態様としてもよい。また、ステップＳ１８３〜Ｓ１８７の処理が実行されるタイミングは、図１７の例に限らず、任意のタイミングで実行されることとしてもよい。
【０１５２】
以上のように、第３の実施形態によれば、入出力制御装置５１１と、処理制御装置５１２との状態に応じて演算装置１１１及び記憶装置１１２の電源をオン／オフ制御することで、演算ユニット５１毎に独立した電源制御を行うことが可能となり、各演算ユニット５１の消費電力を削減することができるため、システム全体の電源管理を効率的に行うことができる。
【０１５３】
また、処理制御装置５１２が待機状態にあるときに、当該処理制御装置５１２の電源をオフとすることで、各演算ユニット５１の消費電力をさらに削減することができるため、より効率的な電源制御を行うことができる。
【０１５４】
以上、発明の実施の形態について説明したが、本発明はこれに限定されるものではなく、本発明の主旨を逸脱しない範囲での種々の変更、置換、追加などが可能である。
【図面の簡単な説明】
【０１５５】
【図１】第１の実施形態にかかるシステムＬＳＩの構成を示した図である。
【図２】図１に示した演算ユニットの構成を示した図である。
【図３】図２に示した入出力制御装置の状態遷移を説明するための図である。
【図４】図２に示した処理制御装置の状態遷移を説明するための図である。
【図５】図２に示した電源制御装置による電源制御のパターンを示した図である。
【図６】第１の実施形態にかかる入力信号受信処理の手順を示したフローチャートである。
【図７】第１の実施形態にかかる出力信号送信処理の手順を示したフローチャートである。
【図８】第１の実施形態にかかる演算制御処理の手順を示したフローチャートである。
【図９】第１の実施形態の変形例１にかかる演算ユニットの構成を示した図である。
【図１０】第１の実施形態の変形例１にかかるシステムＬＳＩの構成を示した図である。
【図１１】図１０に示した演算ユニットにおける演算装置及び記憶装置での電源オン／オフ状態を示したタイミングチャートである。
【図１２】第２の実施形態にかかるシステムＬＳＩの構成を示した図である。
【図１３】図１２に示した処理制御装置の状態遷移を説明するための図である。
【図１４】第２の実施形態にかかる演算制御処理の手順を示したフローチャートである。
【図１５】第３の実施形態にかかる演算ユニットの構成を示した図である。
【図１６】第３の実施形態にかかる入力信号受信処理の手順を示したフローチャートである。
【図１７】第３の実施形態にかかる出力信号送信処理の手順を示したフローチャートである。
【符号の説明】
【０１５６】
１００  システムＬＳＩ
１１    演算ユニット
１１１  演算装置
１１２  記憶装置
１１３  入出力制御装置
１１４  処理制御装置
１１５  電源制御装置
１２    システムメモリ
２１    演算ユニット
２１１  記憶装置
２１１１  不揮発メモリ
２１１２  揮発メモリ
２１１３  ＲＯＭ
３００  システムＬＳＩ
３１    演算ユニット
４１    演算ユニット
４１１  処理制御装置
４１２  キュー記憶部
５１    演算ユニット
５１１  入出力制御装置
５１２  処理制御装置
【図１】
0005214262.tif 000002
【図２】
0005214262.tif 000003
【図３】
0005214262.tif 000004
【図４】
0005214262.tif 000005
【図５】
0005214262.tif 000006
【図６】
0005214262.tif 000007
【図７】
0005214262.tif 000008
【図８】
0005214262.tif 000009
【図９】
0005214262.tif 000010
【図１０】
0005214262.tif 000011
【図１１】
0005214262.tif 000012
【図１２】
0005214262.tif 000013
【図１３】
0005214262.tif 000014
【図１４】
0005214262.tif 000015
【図１５】
0005214262.tif 000016
【図１６】
0005214262.tif 000017
【図１７】
0005214262.tif 000018