(57)【特許請求の範囲】
【請求項１】
複数の表示セルが配列されている表示パネルに階調表示用のデータ信号を発生させる平板表示装置のソースドライバにおいて、
外部から提供されるデジタルのデータ信号を保存する保存部と、
前記保存部からデジタルのデータ信号を入力して、アナログの階調表示用のデータ信号に変換するデジタルアナログ変換部と、
前記階調表示用のデータ信号を前記表示パネルに提供する出力バッファ部と、を備え、
前記出力バッファ部は、複数の出力バッファを備えるが、各出力バッファは、互いに異なる駆動能を有する複数のトランジスタから構成され、
前記複数のトランジスタの一部は、薄膜のゲート絶縁膜を備える低電圧トランジスタを含み、残りは、厚膜のゲート絶縁膜を備える高電圧トランジスタを含み、
前記各出力バッファは、
第１差動入力信号と、第２差動入力信号として前記階調表示用のデータ信号とを入力する信号入力部と、
前記出力バッファの増幅等級を選択する増幅選択部と、
第１電源端子と前記信号入力部との間に連結される第１電流ミラーと、
第２電源端子と前記信号入力部との間に連結される第２電流ミラーと、
前記信号入力部及び前記増幅選択部の動作によって前記出力信号を発生させる出力部と、を備え、
前記信号入力部、前記増幅選択部、前記第１及び第２電流ミラー、及び前記出力部は、それぞれ複数のトランジスタから構成され、
前記第１及び第２電流ミラーを構成するトランジスタは、薄膜のゲート絶縁膜を備える低電圧トランジスタを含み、前記信号入力部、前記増幅選択部、及び前記出力部を構成するトランジスタは、厚膜のゲート絶縁膜を備える高電圧トランジスタを含む
ことを特徴とする平板表示装置用のソースドライバ。
【請求項２】
前記出力バッファ部に提供される電源電圧が１２Ｖであると仮定する時、前記複数のトランジスタのうち低電圧トランジスタの動作領域は、２Ｖ以下である
ことを特徴とする請求項１に記載の平板表示装置用のソースドライバ。
【請求項３】
前記表示パネルは、液晶パネルである
ことを特徴とする請求項１に記載の平板表示装置用のソースドライバ。
【請求項４】
前記複数のトランジスタは、半導体基板上に形成されたＭＯＳトランジスタまたは平板表示パネル用の基板上に形成された薄膜トランジスタを含む
ことを特徴とする請求項１に記載の平板表示装置用のソースドライバ。
【請求項５】
前記平板表示装置は、ＳＯＧタイプである
ことを特徴とする請求項１に記載の平板表示装置用のソースドライバ。
【請求項６】
複数のゲートライン、複数のソースライン、及び前記複数のゲートラインと複数のソースラインとに連結された複数の表示セルが配列されている表示パネルと、
複数のゲート駆動信号を発生させ、前記表示パネルの前記複数のゲートラインに前記複数のゲート駆動信号をそれぞれ印加するゲートドライバと、
デジタルの入力データ信号に基づいて、前記表示パネルに配列された表示セルを駆動するのに使われるアナログ階調電圧信号を発生させるソースドライバと、
前記ゲートドライバ及びソースドライバを制御し、前記ソースドライバに前記入力データ信号を提供する制御部と、を備え、
前記ソースドライバ回路は、
前記デジタルの入力データ信号をアナログのデータ信号に変換して、前記アナログの階調電圧信号を発生させるデジタルアナログ変換部と、
前記デジタルアナログ変換部で発生した前記階調入力電圧を前記複数のソースラインを介して前記表示パネルに提供する複数の出力バッファを備えた出力バッファ部と、を備え、
各出力バッファは、複数のトランジスタから構成されるが、前記複数のトランジスタは、互いに異なる駆動能を有するトランジスタから構成され、
前記複数のトランジスタの一部は、低電圧駆動能を有するトランジスタを含み、残りは、高電圧駆動能を有するトランジスタを含み、
前記各出力バッファは、
第１差動入力信号と、第２差動入力信号として前記階調電圧信号とを入力する信号入力部と、
前記出力バッファの増幅等級を選択する増幅選択部と、
第１電源端子と前記信号入力部との間に連結される第１電流ミラーと、
第２電源端子と前記信号入力部との間に連結される第２電流ミラーと、
前記信号入力部及び前記増幅選択部の動作によって前記出力信号を発生させる出力部と、を備え、
前記信号入力部、前記増幅選択部、前記第１及び第２電流ミラー、及び前記出力部は、それぞれ複数のトランジスタから構成され、
前記第１及び第２電流ミラーを構成するトランジスタは、薄膜のゲート絶縁膜を備える低電圧トランジスタを含み、前記信号入力部、前記増幅選択部、及び前記出力部を構成するトランジスタは、厚膜のゲート絶縁膜を備える高電圧トランジスタを含む
ことを特徴とする平板表示装置。
【請求項７】
前記増幅部に提供される電源電圧が１２Ｖであると仮定する時、前記複数のトランジスタのうち低電圧駆動能を有するトランジスタの動作領域は、２Ｖ以下である
ことを特徴とする請求項６に記載の平板表示装置。
【請求項８】
前記表示パネルは、液晶パネルである
ことを特徴とする請求項６に記載の平板表示装置。
【請求項９】
前記複数のトランジスタは、半導体基板上に形成されたＭＯＳトランジスタまたは平板表示パネル用の基板上に形成された薄膜トランジスタを含む
ことを特徴とする請求項６に記載の平板表示装置。
【請求項１０】
前記平板表示装置は、ＳＯＧタイプである
ことを特徴とする請求項６に記載の平板表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、平板表示装置用のソースドライバに係り、さらに詳細には、出力偏差の改善された出力バッファ及びこれを備えた平板表示装置用のソースドライバに関する。
【背景技術】
【０００２】
一般的な液晶表示装置（ＬＣＤ）は、二枚の基板間に介在した液晶層を備え、前記液晶層に印加される電圧の強度を調節して、前記液晶層を通過する光の透過率を調節することで所望の画像を表示する。このような液晶表示装置は、液晶層をスイッチングするためのスイッチング素子として薄膜トランジスタを利用した薄膜トランジスタ液晶表示装置（ＴＦＴ−ＬＣＤ）が主に使われている。ＴＦＴ−ＬＣＤのうち、ポリシリコンＴＦＴ−ＬＣＤは、ガラス基板上にＭＯＳトランジスタからなる回路を内蔵できるということが最も大きい長所である。現在では、ＬＴＰＳ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  Ｓｉｌｉｃｏｎ）工程を利用して、ドライバをガラス基板上に集積することが可能であり、さらに、制御部を含むシステム全体をガラス基板上に集積するＳＯＧ（Ｓｙｓｔｅｍ  Ｏｎ  Ｇｌａｓｓ）が可能になった。
【０００３】
ＴＦＴ−ＬＣＤは、液晶パネルに配列された液晶セルを駆動するためのソースドライバを備える。ソースドライバは、階調表現のための電圧信号を液晶パネルに提供するために複数の出力バッファを備え、各出力バッファは、トランジスタから構成された演算増幅器から構成される。演算増幅器をトランジスタで構成する場合、同じ入力データに対応して出力される出力電圧の間には、大きい偏差が発生する。このような差をオフセット電圧と言い、オフセット電圧は、トランジスタの特性差によって激しく変動される。ソースドライバに同じデータ電圧が印加されても、出力バッファから発生する出力信号に偏差が発生して液晶パネルに同じ階調電圧が提供されない。したがって、同じ入力データに対してソースドライバから液晶パネルに異なる階調データが提供され、これによって誤動作または信号歪曲を招いて液晶パネルの画質低下をもたらす。
【０００４】
このように、ソースドライバの出力バッファで発生する出力信号の偏差は、トランジスタのしきい電圧の偏差に起因する。トランジスタのしきい電圧は、前記トランジスタをオンまたはオフさせるための電圧であって、ゲート電極とチャンネル領域との間に存在するゲート絶縁膜の厚さ、チャンネル領域のドーピング濃度などの関数として表現される。前記ゲート絶縁膜の厚さまたはチャンネル領域のドーピング濃度は、工程偏差によって変化する。したがって、従来には、出力バッファを構成するトランジスタをいずれも同一に形成したので、すなわち、出力バッファを構成するあらゆるトランジスタのゲート絶縁膜をいずれも同じ厚さを有するように形成したので、しきい電圧の変化による出力信号の偏差が引き起こされた。
【０００５】
これを解決するために、出力バッファにオフセット補償回路などを追加する方法が提案された。しかし、オフセット補償回路の追加は、面積の増加をもたらすため望ましくない。
【特許文献１】米国特許第６９２４６９０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、出力バッファを互いに異なる駆動能を有するトランジスタから構成して、出力バッファで発生する出力信号の偏差を改善した出力バッファを提供することである。
【０００７】
また、本発明の技術的課題は、出力偏差の改善された出力バッファを備えた平板表示装置用のソースドライバを提供することである。
【課題を解決するための手段】
【０００８】
前記本発明の技術的課題を達成するために、本発明の実施形態による出力バッファは、第１入力信号が提供される第１入力端子と、第２入力信号が提供される第２入力端子と、前記第２入力信号に基づいて出力信号を発生させるが、前記出力信号は、前記第１入力信号として提供される出力端子と、第１電源が提供される第１電源端子と、第２電源が提供される第２電源端子と、前記第１入力信号と第２入力信号とを差動増幅して、前記出力信号を前記第１電源にプルアップまたは前記第２電源にプルダウンさせ、互いに異なる複数のトランジスタを備える増幅部とを備える。
【０００９】
前記増幅部は、互いに異なる駆動能を有する複数のトランジスタから構成される。前記複数のトランジスタの一部は、薄膜のゲート絶縁膜を備える低電圧トランジスタを含み、残りは、厚膜のゲート絶縁膜を備える高電圧トランジスタを含む。前記増幅部に提供される電源電圧が１２Ｖであると仮定する時、前記複数のトランジスタのうち低電圧駆動能を有するトランジスタの動作領域は、２Ｖ以下である。前記複数のトランジスタは、ＭＯＳトランジスタまたは薄膜トランジスタを含む。第１電源は、電源電圧であり、前記第２電源は接地電圧である。
【００１０】
前記増幅部は、前記第１差動入力信号と、第２差動入力信号として前記出力信号とを入力する信号入力部と、前記増幅部の増幅等級を選択する増幅選択部と、前記第１電源端子と前記信号入力部との間に連結される第１電流ミラーと、前記第２電源端子と前記信号入力部との間に連結される第２電流ミラーと、前記信号入力部及び前記増幅選択部の動作によって前記出力信号を発生させる出力部とを備える。
【００１１】
前記信号入力部、前記増幅選択部、前記第１及び第２電流ミラー、及び前記出力部は、それぞれ複数のトランジスタから構成され、前記第１及び第２電流ミラーを構成するトランジスタは、薄膜のゲート絶縁膜を備える低電圧トランジスタを含み、前記信号入力部、前記増幅選択部、及び前記出力部を構成するトランジスタは、厚膜のゲート絶縁膜を備える高電圧トランジスタを含む。
【００１２】
また、本発明の他の見地によれば、複数の表示セルが配列されている表示パネルに階調表示用のデータ信号を発生させる平板表示装置のソースドライバを提供する。前記ソースドライバは、外部から提供されるデジタルのデータ信号を保存する保存部と、前記保存部からデジタルのデータ信号を入力してアナログの階調表示用のデータ信号に変換するデジタルアナログ変換部と、前記階調表示用のデータ信号を前記表示パネルに提供する出力バッファ部とを備える。前記出力バッファ部は、複数の出力バッファを備えるが、各出力バッファは、互いに異なる複数のトランジスタから構成される。
【００１３】
また、本発明の他の見地によれば、平板表示装置は、複数のゲートライン、複数のソースライン、及び前記複数のゲートラインと複数のソースラインとに連結された複数の表示セルが配列されている表示パネルと、前記表示パネルの前記複数のゲートラインにゲート駆動信号を発生させるゲートドライバと、デジタルの入力データ信号に基づいて、前記表示パネルに配列された表示セルを駆動するためのアナログ階調電圧信号を出力するソースドライバと、前記ゲートドライバ及びソースドライバを制御し、前記ソースドライバに前記入力データ信号を提供する制御部とを備える。
【００１４】
前記ソースドライバ回路は、前記デジタルの入力データ信号をアナログのデータ信号に変換して、前記アナログの階調電圧信号を発生させるデジタルアナログ変換部と、前記デジタルアナログ変換部で発生した前記階調入力電圧を前記複数のソースラインを介して前記液晶パネルに提供する複数の出力バッファを備えた出力バッファ部とを備える。各出力バッファは、複数のトランジスタから構成されるが、前記複数のトランジスタは、互いに異なる駆動能を有するトランジスタから構成される。
【発明の効果】
【００１５】
平板表示装置用のソースドライバ回路に使われる出力バッファ回路において、出力偏差に大きく影響を及ぼすトランジスタをゲート絶縁膜の厚さが薄い低電圧トランジスタから構成し、残りのトランジスタは、ゲート絶縁膜の厚さが厚い高電圧トランジスタから構成する。これにより、出力バッファの面積を増加させずにＭＯＳトランジスタのしきい電圧の変化による出力バッファの出力偏差を改善することができる。また、本発明の異なる駆動能を有するトランジスタから構成される出力バッファは、多様な平板表示装置のドライバ回路に適用可能である。
【発明を実施するための最良の形態】
【００１６】
以下、添付した図面に基づき、本発明の望ましい実施形態を説明する。しかし、本発明の実施形態は、色々な他の形態に変形でき、本発明の範囲が後述する実施形態によって限定されると解釈されてはならない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。したがって、図面での要素の形状などは、さらに明確な説明を強調するために誇張したものであり、図面上で同一符号で表示された要素は同一要素を意味する。
【００１７】
図１は、本発明のＴＦＴ−ＬＣＤの構成図である。図１を参照すれば、ＴＦＴ−ＬＣＤは、セルアレイが配列される液晶パネル１０、ゲートドライバ２０、ソースドライバ３０、及び制御部４０を備える。前記液晶パネル１０は、それぞれゲート駆動電圧Ｖｇ１〜Ｖｇｍが提供される複数のゲートライン１２−１〜１２−ｍ、前記複数のゲートライン１２−１〜１２−ｍと交差するように配列され、それぞれ階調電圧Ｄ１〜Ｄｎが提供される複数のソースライン１３−１〜１３−ｎ、前記複数のゲートライン１２−１〜１２−ｍ及び前記複数のデータライン１３−１〜１３−ｎにそれぞれ連結される複数の液晶セル１１を備える。
【００１８】
前記各液晶セル１１は、前記各ゲートライン１２−１〜１２−ｍにゲートが連結され、ドレインにソースライン１３−１〜１３−ｎが連結されるスイッチング素子である薄膜トランジスタＳＴと、前記薄膜トランジスタＳＴのソースに一端が連結され、他端に共通電圧Ｖｃが提供される液晶キャパシタＣＬＣとを備える。図示されていないが、各液晶セル１１は、前記液晶キャパシタＣＬＣと並列連結されるストレージキャパシタＣｓｔをさらに備えてもよい。
【００１９】
前記ゲートドライバ２０は、前記液晶パネル１０に配列された前記液晶セル１１の薄膜トランジスタＳＴのゲートをオンまたはオフさせるゲート駆動信号Ｖｇ１〜Ｖｇｍをそれぞれのゲートライン１２−１〜１２−ｍに発生させる。前記ソースドライバ３０は、入力データによる階調電圧Ｄ１〜Ｄｎをそれぞれのソースライン１３−１〜１３−ｎに提供する。前記制御部４０は、外部から提供される制御信号を入力して、前記ゲートドライバ２０及びソースドライバ３０を制御するための制御信号（図示せず）を発生させる。
【００２０】
前記ゲートドライバ２０及び前記ソースドライバ３０は、液晶パネル１０の外部に配置されるか、またはＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）タイプの場合に液晶パネル１０上に配置されうる。また、前記ゲートドライバ２０及びソースドライバ３０は、前記液晶パネル１０のセルアレイをガラス基板上に製作するときに共に製作されてもよい。前記制御部４０は、液晶パネル１０の外部に配置されるか、またはＳＯＧタイプの場合に前記液晶パネル１０上に配置されうる。
【００２１】
図２は、本発明の実施形態によるソースドライバ３０の概略的なブロック図である。図２を参照すれば、ソースドライバ３０は、シフトレジスタ部３１０、第１ラッチ部３２０、第３ラッチ部３３０、デジタルアナログ変換部３４０、及び出力バッファ部３５０を備える。前記シフトレジスタ部３１０は、前記制御部４０から提供されるデータクロック信号ＨＣＬＫと水平同期スタート信号ＳＴＨとを入力して、前記水平同期スタート信号ＳＴＨを順次にシフトさせて前記第１ラッチ部３２０に出力する。
【００２２】
前記第１ラッチ部３２０は、前記シフトレジスタ部３１０から提供される出力信号に応答して、前記制御部４０から提供される所定のビット、例えば８ビットのＲ、Ｇ、Ｂデータ信号を順次に入力して保存する。前記制御部４０から提供されるＲ、Ｇ、Ｂデータ信号は、一定の階調値を有するデジタル信号である。前記第１ラッチ部３２０に前記複数のソースライン１３−１〜１３−ｎに伝送されるＲ、Ｇ、Ｂデータ信号が全部保存されれば、前記第１ラッチ部３２０に保存されたＲ、Ｇ、Ｂデータ信号は、同時に前記第２ラッチ部３３０に伝送される。
【００２３】
前記第２ラッチ部３３０に保存されたＲ、Ｇ、Ｂデータ信号は、出力イネーブル信号ＯＥに応答してデジタルアナログ変換部３４０に提供される。デジタルアナログ変換部３４０は、階調電圧発生部（図示せず）に発生する階調電圧Ｖ＋〜Ｖ−のうち、前記第２ラッチ部３３０から提供されるＲ、Ｇ、Ｂデータ信号に対応する階調電圧信号を選択して出力する。したがって、デジタルアナログ変換部３４０は、前記第２ラッチ部３３０から提供されるデジタル信号のＲ、Ｇ、Ｂデータ信号を入力し、前記Ｒ、Ｇ、Ｂデータ信号に相応するアナログ信号の階調電圧信号に変換する。前記デジタルアナログ変換部３４０は、図示されていないが、複数のデジタルアナログ変換器、例えば、ｎ個のデジタルアナログ変換器を備え、複数のデジタルアナログ変換器は、それぞれアナログ階調電圧信号ＤＡＣ１〜ＤＡＣｎを前記出力バッファ部３５０に提供する。
【００２４】
図示されていないが、ソースドライバ３０は、前記第２ラッチ部３３０と前記デジタルアナログ変換部３４０との間に配列されるレベルシフト部をさらに備えてもよい。前記レベルシフト部は、前記制御部４０から提供されて前記第２ラッチ部３０に保存されたＲ、Ｇ、Ｂデータ信号を液晶パネル１０を駆動するのに適した高電圧レベルのＲ、Ｇ、Ｂデータ信号に変換させる。
【００２５】
前記出力バッファ部３５０は、前記デジタル−アナログ変換部３４０の出力を前記ソースライン１３−１〜１３−ｎを介して液晶パネル１０に提供する。前記出力バッファ部３５０は、図３を参照すれば、前記デジタルアナログ変換部３４０の複数のデジタルアナログ変換器から、階調電圧信号ＤＡＣ１〜ＤＡＣｎをそれぞれ前記液晶パネル１０の複数のソースライン１３−１〜１３−ｎにそれぞれ提供するための複数の出力バッファ、例えば、ｎ個の出力バッファ３５１〜３５ｎを備える。
【００２６】
各出力バッファ３５１〜３５ｎは、非反転入力端子（＋）に前記デジタルアナログ変換部３４０の各デジタルアナログ変換器から提供される階調電圧信号ＤＡＣ１〜ＤＡＣｎが提供され、反転入力端子（−）に出力信号ＣＨ１〜ＣＨｎがフィードバックされる差動増幅器から構成される。前記各出力バッファ３５１〜３５ｎは、前記各階調電圧信号ＤＡＣ１〜ＤＡＣｎを増幅して、出力信号ＣＨ１〜ＣＨｎを前記ソースライン１３−１〜１３−ｎを介して液晶パネル１０に提供する。
【００２７】
図４は、図３に示された出力バッファ３５１〜３５ｎの詳細図であって、ＭＯＳトランジスタでもって具現した一例を示す。各出力バッファ３５１〜３５ｎは、同じ構成を有する。図４を参照すれば、各出力バッファ３５１〜３５ｎは、差動増幅部、増幅選択部３４、出力部３５、及びイネーブル部３６を備える。前記差動増幅部は、信号入力部３１、第１電流ミラー３２、及び第２電流ミラー３３を備える。前記信号入力部３１は、前記デジタルアナログ変換部３４０の各デジタルアナログ変換器から提供される階調電圧信号ＤＡＣ１〜ＤＡＣｎを第１差動入力端子を介して第１差動入力信号ｉｎｐとして入力し、出力端子ｏｕｔを介して出力される出力信号ＣＨ１〜ＣＨｎを第２差動入力端子を介して第２差動入力信号ｉｎｎとして入力する。前記第１差動入力信号ｉｎｐを入力する第１差動入力端子は、図３の非反転入力端子（＋）に対応し、前記第２差動入力信号ｉｎｎを入力する第２差動入力端子は、図３の反転入力端子（−）に対応する。
【００２８】
前記信号入力部３１は、第１差動入力信号ｉｎｐと第２差動入力信号ｉｎｎとをそれぞれ入力する第１及び第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２及び第１及び第２ＰＭＯＳトランジスタＭＰ１、ＭＰ２を備える。前記第１及び第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、ゲートに第１及び第２差動入力信号ｉｎｐ、ｉｎｎがそれぞれ印加され、ソースが第２ノードａ２に共通連結され、ドレインが第７ノードａ７及び第３ノードａ３にそれぞれ連結される。前記第１及び第２ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、ゲートに前記第１及び第２差動入力ｉｎｐ、ｉｎｎが提供され、ソースに前記第１ノードａ１が共通連結され、ドレインがそれぞれ第１０ノードａ１０及び第６ノードａ６に連結される。
第１電流ミラー３２は、第５及び第７ＰＭＯＳトランジスタＭＰ５、ＭＰ７を備える。前記第５及び７ＭＯＳトランジスタＭＰ５、ＭＰ７は、ゲートが第４ノードａ４に共通連結され、ソースに第１電源端子が連結され、ドレインが前記第３ノードａ３及び第７ノードａ７にそれぞれ連結される。前記第１電源端子には、電源電圧Ｖｄｄが提供される。
【００２９】
第２電流ミラー３３は、第５及び第７ＮＭＯＳトランジスタＭＮ５、ＭＮ７を備える。前記第５及び７ＭＯＳトランジスタＭＰ５、ＭＰ７は、ゲートが第５ノードａ５に共通連結され、ソースに第２電源端子が連結され、ドレインが前記第６ノードａ６及び第１０ノードａ１０にそれぞれ連結される。前記第２電源端子には、接地電圧Ｖｓｓが提供される。
【００３０】
増幅選択部３４は、前記出力バッファ３５１〜３５ｎが前記デジタルアナログ変換部３４０から階調電圧信号ＤＣＡ１〜ＤＣＡｎを増幅するとき、増幅等級を選択するためのものである。例えば、前記増幅選択部３４は、外部から提供される第５及び第６バイアス電圧ｖｂ５、ｖｂ６によって、Ａ級、Ｂ級またはＡＢ級のうち一つを選択して、前記各出力バッファ３５１〜３５ｎの増幅部が、選択された等級に第１及び第２差動入力信号ｉｎｐ、ｉｎｎを増幅できるようにする。前記増幅選択部３４は、第４、第６、第９及び第１０ＰＭＯＳトランジスタＭＰ４、ＭＰ６、ＭＰ９、ＭＰ１０及び第４、第６、第９及び第１０ＮＭＯＳトランジスタＭＮ４、ＭＮ６、ＭＮ９、ＭＮ１０を備える。
【００３１】
前記第４及び第６ＰＭＯＳトランジスタＭＰ４、ＭＰ６は、ゲートに第２バイアス電圧ｖｂ２が印加され、ソースが前記第３ノードａ３及び第７ノードａ７にそれぞれ連結され、ドレインが第４ノードａ４及び第８ノードａ８にそれぞれ連結される。前記第４及び第６ＮＭＯＳトランジスタＭＮ４、ＭＮ６は、ゲートに第３バイアス電圧ｖｂ３が提供され、ソースが前記第６ノードａ６及び第１０ノードａ１０にそれぞれ連結され、ドレインが第５ノードａ５及び第９ノードａ９にそれぞれ連結される。前記第９及び第１０ＰＭＯＳトランジスタＭＰ９、ＭＰ１０は、ゲートに第５バイアス電圧ｖｂ５が印加され、ソースが前記第４ノードａ４及び第８ノードａ８にそれぞれ連結され、ドレインが前記第５ノードａ５及び第９ノードａ９にそれぞれ連結される。前記第９及び第１０ＮＭＯＳトランジスタＭＮ９、ＭＮ１０は、ゲートに第６バイアス電圧ｖｂ６が印加され、ドレインが前記第４ノードａ４及び第８ノードａ８にそれぞれ連結され、ソースが前記第５ノードａ５及び第９ノードａ９にそれぞれ連結される。
【００３２】
前記出力部３５は、第８ＰＭＯＳトランジスタＭＰ８及び第８ＮＭＯＳトランジスタＭＮ８と、第１及び第２キャパシタＣ１、Ｃ２とを備える。前記第８ＰＭＯＳトランジスタＭＰ８及び第８ＮＭＯＳトランジスタＭＮ８は、ゲートがそれぞれ第８ノードａ８と第９ノードａ９とに連結され、ソースがそれぞれ第１電源端子Ｖｄｄ及び第２電源端子Ｖｓｓにそれぞれ連結され、ドレインが出力端子ｏｕｔに共通連結される。前記第８ＰＭＯＳトランジスタＭＰ８及び第８ＮＭＯＳトランジスタＭＮ８のゲートには、それぞれ第８ノードａ８及び第９ノードａ９を通じてプルアップ信号ｐｕ及びプルダウン信号ｐｄが提供される。前記第１及び第２キャパシタＣ１、Ｃ２は、一端がそれぞれ第７ノードａ７と第１０ノードａ１０とに連結され、他端が前記出力端子ｏｕｔに共通連結される。
【００３３】
前記イネーブル部３６は、前記増幅部を構成する信号入力部３１をイネーブルさせるための第３ＰＭＯＳトランジスタＭＰ３と第３ＮＭＯＳトランジスタＭＮ３とを備える。前記第３ＰＭＯＳトランジスタＭＰ３と第３ＮＭＯＳトランジスタＭＮ３とは、ゲートに第１バイアス電圧ｖｂ１と第４バイアス電圧ｖｂ４とがそれぞれ印加され、ソースは、それぞれ第１電源端子Ｖｄｄと第２電源端子Ｖｓｓとに連結され、ドレインがそれぞれ第１ノードａ１と第２ノードａ２とに連結される。前記第１ないし第６バイアス電圧ｖｂ１〜ｖｂ６は、外部から提供される一定電圧である。
【００３４】
前記各出力バッファ３５１〜３５ｎは、第１差動入力信号ｉｎｐと第２差動入力信号ｉｎｎとを入力し、前記第１バイアス電圧ｖｂ１及び前記第４バイアス電圧ｖｂ４によって前記第３ＰＭＯＳトランジスタＭＰ３及び第３ＮＭＯＳトランジスタＭＮ３をイネーブルさせる。前記増幅部は、第１差動入力信号ｉｎｐと第２差動入力信号ｉｎｎとを差動増幅して、前記第７ノードａ７及び第１０ノードａ１０に提供する。前記増幅選択部３４は、第５及び第６バイアス電圧ｖｂ５、ｖｂ６が印加される第１０ＰＭＯＳトランジスタＭＰ１０及び第１０ＮＭＯＳトランジスタＭＮ１０によって前記増幅部の増幅等級を決定して、プルアップ信号ｐｕ及びプルダウン信号ｐｄを前記出力部３５に提供する。前記出力部３５は、前記プルアップ信号ｐｕ及びプルダウン信号ｐｄによって、前記第８ＰＭＯＳトランジスタＭＰ８及び第８ＮＭＯＳトランジスタＭＮ８が駆動されて出力信号ｏｕｔを発生させる。
【００３５】
図示されてはいないが、前記ソースドライバ３０は、液晶パネル１０を反転駆動方式、例えば、ドット反転駆動方式を利用して駆動する場合、前記デジタルアナログ変換部３４０は、階調電圧信号ＤＡＣ１〜ＤＡＣｎとしてポジティブ階調電圧信号とネガティブ階調電圧信号とを前記出力バッファ部３５０に提供する。したがって、前記ソースドライバ３０は、極性反転制御部をさらに備えて、極性反転制御部が前記デジタルアナログ変換部３４０から提供されるポジティブ階調電圧信号とネガティブ階調電圧信号とのうち一つが前記各出力バッファ３５１〜３５ｎに提供されるように制御することができる。
【００３６】
前記各出力バッファ３５１〜３５ｎの出力信号ｏｕｔで発生する出力偏差は、各出力バッファ３５１〜３５ｎを構成するＭＯＳトランジスタのしきい電圧ｖｔｈの不均一に起因するが、前記しきい電圧ｖｔｈの偏差を数式で表現すれば、次の通りである。
【００３７】
【数１】
0005143431.tif 000002
【００３８】
数式１において、Ｎｔは、チャンネル領域のドーピング濃度を示し、Ｃｏｘは、ゲート絶縁膜のキャパシタンスを示し、Ｗ及びＬは、それぞれＭＯＳトランジスタの幅及び長さを示す。ｑは、電荷量である。
【００３９】
前記数式１から、ＭＯＳトランジスタの幅と長さが同一であり、チャンネル領域のドーピング濃度が同一であれば、しきい電圧ｖｔｈの偏差Ｓ（△Ｖｔｈ）は、ゲート絶縁膜の厚さによって変化するということが分かる。したがって、ゲート絶縁膜の厚さが大きければ大きいほど、しきい電圧ｖｔｈの偏差Ｓ（△Ｖｔｈ）が増加するということが分かる。
【００４０】
前記出力バッファ３５１〜３５ｎを構成するＭＯＳトランジスタの各ノードの電圧を表１に示す。表１は、電源電圧Ｖｄｄが１２Ｖである場合、各入力電圧Ｖｉｎ、すなわち、第１差動入力信号ｉｎｐの電圧レベルによる各ノードの電圧を示す。各出力バッファ３５１〜３５ｎの出力信号ｏｕｔの出力偏差に大きく影響を及ぼすのは、前記出力バッファを構成する複数のトランジスタＭＰ１〜ＭＰ１０、ＭＮ１〜ＭＮ１０のうち、低い動作電圧を有するトランジスタである。例えば、電源電圧Ｖｄｄが１２Ｖである場合、出力偏差δに大きく影響を及ぼすトランジスタは、１２Ｖの電源電圧と０Ｖの接地電圧とに対して２Ｖ以下の動作領域を有するトランジスタである。入力電圧Ｖｉｎに関係なく２Ｖ以下の動作電圧を維持するノードは、ａ３、ａ６、ａ７、ａ１０となる。すなわち、第３ノードａ３及び第７ノードａ７に連結される第１電流ミラー３２のＰＭＯＳトランジスタＭＰ５、ＭＰ７は、１２Ｖの電源電圧の動作電圧に対して２Ｖ以下の低い動作電圧を有する。一方、ノードａ６及びａ１０は、接地電圧に対して２Ｖ以下の低い動作電圧を維持する。第６ノードａ６及び第１０ノードａ１０に連結される第２電流ミラー３３のＮＭＯＳトランジスタＭＮ５、ＭＮ７は、０Ｖの接地電圧に対して２Ｖ以下の動作電圧を有する。しかし、ノードａ５及びａ９は、電源電圧及び接地電圧に対して２Ｖ以下の低い動作電圧を維持しない。
【００４１】
出力バッファ３５１〜３５ｎの出力信号ｏｕｔの出力偏差δを減少させるためには、前記ノードａ３、ａ６、ａ７、ａ１０に連結された第５及び第７ＰＭＯＳトランジスタＭＰ５、ＭＰ７及び第５及び第７ＮＭＯＳトランジスタＭＮ５、ＭＮ７は、ゲート絶縁膜の厚さを残りのトランジスタに比べて薄く形成することが望ましい。したがって、図５に示すように、各出力バッファを構成するＭＯＳトランジスタのうち、低い動作電圧を有する前記第５及び第７ＰＭＯＳトランジスタＭＰ５、ＭＰ７及び第４及び第５ＮＭＯＳトランジスタＭＮ５、ＭＮ７は、薄膜のゲート絶縁膜を有する低電圧トランジスタ５０ａで構成し、残りのトランジスタは、厚膜のゲート絶縁膜を有する高電圧トランジスタ５０ｂで構成する。
【００４２】
【表１】
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【００４３】
図５を参照すれば、低電圧トランジスタ５０ａは、基板５１上に形成された薄膜のゲート絶縁膜５３ａ、ゲート電極５５ａ、及びソース／ドレイン領域５７ａを備える。一方、高電圧トランジスタ５０ｂは、前記基板５１上に形成された厚膜のゲート絶縁膜５３ｂ、ゲート電極５５ｂ及びソース／ドレイン領域５７ｂを備える。前記低電圧トランジスタ５０ａのゲート絶縁膜５３ａの厚さは、前記高電圧トランジスタ５０ｂのゲート絶縁膜５３ｂより薄い。前記各出力バッファ３５１〜３５ｎを構成するＭＯＳトランジスタの構造は、図５に限定されず、多様な構造を有することができる。
【００４４】
前記ソースドライバ３０が、前記液晶パネル１０のセルアレイと共に集積される場合、前記基板５１は、ガラス基板、プラスチック基板または金属基板のような平板表示パネルの製造に使われる基板を含み、低電圧トランジスタ５０ａ及び高電圧トランジスタ５０ｂは、例えば、低温ポリシリコン工程を利用したＮ型またはＰ型薄膜トランジスタとして具現する。一方、前記ソースドライバ３０が、前記液晶パネル１０のセルアレイとは別途に製作される場合には、前記基板５１は、シリコン基板のような半導体集積回路の製造に使われる半導体基板を含み、前記低電圧トランジスタ５０ａ及び高電圧トランジスタ５０ｂは、一般的なＭＯＳトランジスタとして具現する。
【００４５】
本発明の実施形態において、各出力バッファ３５１〜３５ｎを構成するＭＯＳトランジスタのうち、低電圧ＭＯＳトランジスタとして具現される動作領域の範囲は、１２Ｖの電源電圧において２Ｖ以下に限定されるものではなく、多様な値を有してもよい。
【００４６】
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想の範囲内で当業者によって多様な変形が可能である。
【産業上の利用可能性】
【００４７】
本発明は、表示装置関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００４８】
【図１】本発明の薄膜トランジスタ液晶表示装置（ＴＦＴ−ＬＣＤ）の構成図である。
【図２】本発明の薄膜トランジスタ液晶表示装置用ソースドライバの概略的な構成図である。
【図３】本発明の薄膜トランジスタ液晶表示装置用ソースドライバの出力バッファ部の構成図である。
【図４】本発明の薄膜トランジスタ液晶表示装置用ソースドライバの出力バッファの一例を示す図である。
【図５】図４に示す出力バッファを構成するトランジスタの断面図である。
【符号の説明】
【００４９】
１０  液晶パネル
１１  液晶セル
２０  ゲートドライバ
３０  ソースドライバ
３１  信号入力部
３２  第１電流ミラー
３３  第２電流ミラー
３４  増幅選択部
３５  出力部
３６  イネーブル部
４０  制御部
５０ａ  低電圧トランジスタ
５０ｂ  高電圧トランジスタ
５１  基板
５３ａ、５３ｂ  ゲート絶縁膜
５５ａ、５５ｂ  ゲート電極
５７ａ、５７ｂ  ソース／ドレイン領域
３１０  シフトレジスタ部
３２０、３３０  ラッチ部
３４０  デジタルアナログ変換部
３５０  出力バッファ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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