(57)【特許請求の範囲】
【請求項１】
複数の誘電体層が積層されたセラミック素体と、
前記セラミック素体の上下部に位置した誘電体層上に形成され、当該セラミック素体の一面から露出した部分の幅が、内部に位置した部分の幅より小さい第１の内部電極と、
前記セラミック素体の中間部に位置した誘電体層上に形成され、当該セラミック素体の一面から露出した部分の幅が、内部に位置した部分の幅と同一の第２の内部電極と、
を含む、積層セラミック電子部品。
【請求項２】
前記第１の内部電極は、露出した部分の幅をｃとし、内部に位置した部分の幅をｄとすると、接触面積比率（ｃ／ｄ）が８０〜８５％である、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１の内部電極は、全ての内部電極の１５〜２０％である、請求項１に記載の積層セラミック電子部品。
【請求項４】
前記第１及び第２の内部電極は、上下方向に沿って前記セラミック素体の両側面から交互に露出する、請求項１に記載の積層セラミック電子部品。
【請求項５】
前記第１の内部電極は、前記セラミック素体の一面に向かって幅が次第に狭くなるように形成される、請求項１に記載の積層セラミック電子部品。
【請求項６】
前記第１の内部電極は、露出部の両側のコーナー部が斜めに形成される、請求項５に記載の積層セラミック電子部品。
【請求項７】
前記第１の内部電極は、
前記セラミック素体の内部に位置する容量部と、
前記セラミック素体の一面から露出するように前記容量部の一端から露出方向に平行に延長形成され、当該容量部の幅より小さい幅を有する引出部と、
を含む、請求項１に記載の積層セラミック電子部品。
【請求項８】
前記セラミック素体の両側面に形成され、前記第１及び第２の内部電極の露出部と電気的に連結された第１及び第２の外部電極をさらに含む、請求項１に記載の積層セラミック電子部品。
【請求項９】
前記セラミック素体の上下に形成された誘電体カバー層をさらに含む、請求項１に記載の積層セラミック電子部品。
【請求項１０】
第１のセラミックシート上に、当該第１のセラミックシートの一面から露出し、露出部の幅が内部に位置した部分の幅より小さいように第１の内部電極膜を形成する段階と、
第２のセラミックシート上に、当該第２のセラミックシートの一面から露出し、露出部の幅が内部に位置した部分の幅と同一であるように第２の内部電極膜を形成する段階と、
複数の前記第１のセラミックシート、複数の前記第２のセラミックシート、複数の前記第１のセラミックシートの順に積層して積層体を形成する段階と、
前記積層体を焼成する段階と、
を含む、積層セラミック電子部品の製造方法。
【請求項１１】
前記第１の内部電極膜を形成する段階は、露出した部分の幅をｃとし、内部に位置した部分の幅をｄとすると、接触面積比率（ｃ／ｄ）が８０〜８５％となるように形成する、請求項１０に記載の積層セラミック電子部品の製造方法。
【請求項１２】
前記積層体を形成する段階は、前記第１の内部電極膜が全ての内部電極膜の１５〜２０％となるように、前記第１のセラミックシート及び前記第２のセラミックシートの数を調節して積層する、請求項１０に記載の積層セラミック電子部品の製造方法。
【請求項１３】
前記第１及び第２の内部電極膜を形成する段階は、前記第１及び第２の内部電極膜が上下方向に沿って前記積層体の両側面から交互に露出するように形成する、請求項１０に記載の積層セラミック電子部品の製造方法。
【請求項１４】
前記第１の内部電極膜を形成する段階は、前記第１の内部電極膜が前記第１のセラミックシートの一面に向かって幅が次第に狭くなるように形成する、請求項１０に記載の積層セラミック電子部品の製造方法。
【請求項１５】
前記第１の内部電極膜を形成する段階は、前記第１の内部電極膜の露出部の両側のコーナー部を斜めに形成する、請求項１４に記載の積層セラミック電子部品の製造方法。
【請求項１６】
前記第１の内部電極膜を形成する段階は、前記第１のセラミックシートの内部に容量部を形成し、当該容量部の一端と当該第１のセラミックシートの一面とを連結するように連結方向に沿って平行に引出部を延長形成するが、当該引出部の幅が当該容量部の幅より小さいように調節する、請求項１０に記載の積層セラミック電子部品の製造方法。
【請求項１７】
前記積層体の両側面に前記第１及び第２の内部電極膜を覆うように一対の外部電極を形成する段階をさらに含む、請求項１０に記載の積層セラミック電子部品の製造方法。
【請求項１８】
前記積層体の上下に誘電体カバー層を形成する段階をさらに含む、請求項１０に記載の積層セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミック電子部品及びその製造方法に関する。
【背景技術】
【０００２】
セラミック材料を用いる電子部品としては、キャパシタ、インダクター、圧電素子、バリスタ又はサーミスタ等がある。
【０００３】
このようなセラミック電子部品のうち積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ）は、小型でありながらも、高容量が保障され実装が容易であるという長所を有する。
【０００４】
このような積層セラミックキャパシタは、コンピューター、個人携帯用端末機（ＰＤＡ：Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ ）又は携帯電話等の様々な電子製品の印刷回路基板に取り付けられて、電気を充電又は放電させる重要な役割をするチップ状のコンデンサーであり、用途及び容量に応じて多様なサイズと積層形態を有する。
【０００５】
特に、最近では、電子製品の小型化に伴い、積層セラミックキャパシタの超小型化及び超高容量化も求められている。
【０００６】
よって、製品の超小型化のために誘電体層及び内部電極の厚さを薄くし、且つ超高容量化のために多数の誘電体層を積層した形態の積層セラミックキャパシタが製造されている。
【０００７】
以上のように、積層セラミックキャパシタの超小型化及び超高容量化を満足させるために、グリーンシート上にマージン部の幅を最小化して内部電極を形成する。
【０００８】
これにより、積層セラミックキャパシタのセラミック素体において、中央部に比べて相対的に厚さが薄い隅角部を介して、伝導性異物、湿気、イオン等の不純物が内部電極に浸透して、絶縁抵抗劣化及び信頼性低下等の問題が発生することがある。
【０００９】
このような問題点は、特に、カバー層の厚さが薄く、マージン部の幅が狭い超高容量の積層セラミックキャパシタでより深化する可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、積層セラミック電子部品のセラミック素体の隅角部を介して、不純物が内部電極に浸透することを防止することである。
【課題を解決するための手段】
【００１１】
本発明の一側面は、複数の誘電体層が積層されたセラミック素体と、上記セラミック素体の上下部に位置した誘電体層上に形成され、当該セラミック素体の一面から露出した部分の幅が内部に位置した部分の幅より小さい第１の内部電極と、上記セラミック素体の中間部に位置した誘電体層上に形成され、当該セラミック素体の一面から露出した部分の幅が内部に位置した部分の幅と同一の第２の内部電極と、を含む積層セラミック電子部品を提供する。
【００１２】
本発明の一実施形態において、上記第１の内部電極は、露出した部分の幅をｃとし、内部に位置した部分の幅をｄとすると、接触面積比率（ｃ／ｄ）が８０〜８５％とすることができる。
【００１３】
本発明の一実施形態において、上記第１の内部電極は、全ての内部電極の１５〜２０％とすることができる。
【００１４】
本発明の一実施形態において、上記第１及び第２の内部電極は、上下方向に沿って上記セラミック素体の両側面から交互に露出することができる。
【００１５】
本発明の一実施形態において、上記第１の内部電極は、上記セラミック素体の一面に向かって幅が次第に狭くなるように形成することができる。
【００１６】
この際、上記第１の内部電極は、露出部の両側のコーナー部を斜めに形成することができる。
【００１７】
本発明の一実施形態において、上記第１の内部電極は、上記セラミック素体の内部に位置する容量部と、上記セラミック素体の一面から露出するように上記容量部の一端から露出方向に平行に延長形成され、当該容量部の幅より小さい幅を有する引出部と、を含むことができる。
【００１８】
本発明の一実施形態において、上記積層セラミック電子部品は、上記セラミック素体の両側面に形成され、上記第１及び第２の内部電極の露出部と電気的に連結された第１及び第２の外部電極をさらに含むことができる。
【００１９】
本発明の一実施形態において、上記積層セラミック電子部品は、上記セラミック素体の上下に形成された誘電体カバー層をさらに含むことができる。
【００２０】
本発明の他の側面は、第１のセラミックシート上に、当該第１のセラミックシートの一面から露出し露出部の幅が内部に位置した部分の幅より小さいように第１の内部電極膜を形成する段階と；第２のセラミックシート上に、当該第２のセラミックシートの一面から露出し露出部の幅が内部に位置した部分の幅と同一であるように第２の内部電極膜を形成する段階と；複数の上記第１のセラミックシート、複数の上記第２のセラミックシート、及び複数の上記第１のセラミックシートの順に積層して積層体を形成する段階と；上記積層体を焼成する段階と；を含む積層セラミック電子部品の製造方法を提供する。
【００２１】
本発明の一実施形態において、上記第１の内部電極膜を形成する段階は、露出した部分の幅をｃとし、内部に位置した部分の幅をｄとすると、接触面積比率（ｃ／ｄ）が８０〜８５％となるように形成できる。
【００２２】
本発明の一実施形態において、上記積層体を形成する段階は、上記第１の内部電極膜が全ての内部電極膜の１５〜２０％となるように、上記第１のセラミックシート及び上記第２のセラミックシートの数を調節して積層できる。
【００２３】
本発明の一実施形態において、上記第１及び第２の内部電極膜を形成する段階は、上記第１及び第２の内部電極膜が上下方向に沿って上記積層体の両側面から交互に露出するように形成できる。
【００２４】
本発明の一実施形態において、上記第１の内部電極膜を形成する段階は、上記第１の内部電極膜が上記第１のセラミックシートの一面に向かって幅が次第に狭くなるように形成できる。
【００２５】
この際、上記第１の内部電極膜の露出部の両側のコーナー部は、斜めに形成できる。
【００２６】
本発明の一実施形態において、上記第１の内部電極膜を形成する段階は、上記第１のセラミックシートの内部に容量部を形成し、当該容量部の一端と当該第１のセラミックシートの一面とを連結するように、連結方向に沿って平行に引出部を延長形成するが、当該引出部の幅が当該容量部の幅より小さいように調節できる。
【００２７】
本発明の一実施形態において、上記積層セラミック電子部品の製造方法は、上記積層体の両側面に、上記第１及び第２の内部電極膜を覆うように一対の外部電極を形成する段階をさらに含むことができる。
【００２８】
本発明の一実施形態において、上記積層セラミック電子部品の製造方法は、上記積層体の上下に、誘電体カバー層を形成する段階をさらに含むことができる。
【発明の効果】
【００２９】
本発明によれば、一定の接触面積を維持して外部電極と内部電極との接触不良を防止すると共に、積層セラミック電子部品のセラミック素体の隅角部を介して、伝導性異物、湿気、イオン等の不純物が内部電極に浸透することを防止ができる。これにより、絶縁抵抗劣化及び信頼性低下を防止することができる効果がある。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態による積層セラミックキャパシタの概略的な構造を示す斜視図である。
【図２】図１のＡ−Ａ’線に沿う断面図である。
【図３】図１の積層セラミックキャパシタの誘電体層、第１の内部電極、第２の内部電極及びカバー層を示す分解斜視図である。
【図４】図３に示す構成要素の結合された構造を示す側面図である。
【図５】図３の誘電体層及び第１の内部電極を示す斜視図である。
【図６】本発明の他の実施形態による積層セラミックキャパシタの誘電体層及び第１の内部電極を示す斜視図である。
【発明を実施するための形態】
【００３１】
以下、本発明の属する技術分野における通常の知識を有する者が、本発明を容易に実施することができるように、添付図面を参照して本発明の好ましい実施形態を詳述する。しかしながら、本発明の実施形態は、多様な他の形態に変形されることができ、本発明の範囲が、後述する実施形態に限定されるものではない。また、本発明の実施形態は、当業界における通常の知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及びサイズ等は、より明確な説明のために誇張されることがある。なお、図面上において同一の符号で表示される要素は同一の要素であり、類似の機能及び作用をする部分には同一の符号を用いる。ちなみに、明細書全体において、ある構成要素を「含む」ということは、特に反対の記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができるということを意味する。
【００３２】
本発明はセラミック電子部品に関し、本発明の一実施形態によるセラミック電子部品としては積層セラミックキャパシタ、インダクター、圧電体素子、バリスタ、チップ抵抗又はサーミスタ等がある。以下では、セラミック電子部品の一例として積層セラミックキャパシタに関して説明する。
【００３３】
なお、本実施形態では、説明の便宜のために、セラミック素体の外部電極が形成された面を左右側面として説明する。
【００３４】
図１から図５を参照すると、本実施形態による積層セラミックキャパシタ１００は、複数の誘電体層１１１が積層されたセラミック素体１１０と、当該セラミック素体１１０内に形成された複数の第１の内部電極１３３、１３４及び第２の内部電極１３１、１３２と、を含む。
【００３５】
第１の内部電極１３３、１３４は、セラミック素体１１０の上下部に位置した誘電体層１１１上に形成され、当該セラミック素体１１０の一側面から露出した部分の幅が内部に位置した部分の幅より小さく形成される。
【００３６】
第２の内部電極１３１、１３２は、セラミック素体１１０の中間部に位置した誘電体層１１１上に形成され、当該セラミック素体１１０の一側面から露出した部分の幅と内部に位置した部分の幅とが同一に形成される。
【００３７】
例えば、本実施形態において、第２の内部電極１３１、１３２は、図に示されるように、水平切断面が長方形を有するように形成することができる。
【００３８】
この際、第１の内部電極１３３、１３４は、全ての内部電極の１５〜２０％となるように形成することができる。
【００３９】
また、セラミック素体１１０の上下部に位置する第１の内部電極１３３、１３４を有する誘電体層１１１の積層数は、当該セラミック素体１１０の上部での積層数と下部での積層数とが同一であることが好ましいが、これに限定されず、必要に応じて相違するようにしても良い。
【００４０】
また、セラミック素体１１０の両側面には、第１の内部電極１３３、１３４及び第２の内部電極１３１、１３２の露出部に接続して、それぞれ電気的に連結される第１及び第２の外部電極１２１、１２２が形成される。
【００４１】
セラミック素体１１０は、複数の誘電体層１１１を積層して形成することができる。
【００４２】
この際、セラミック素体１１０を構成する複数の誘電体層１１１は、焼結された状態で、隣接する誘電体層１１１間の境界を視認できない程度に一体化することができる。
【００４３】
また、セラミック素体１１０は、その形状に特に制限はないが、一般的に直方体状とすることができる。
【００４４】
また、セラミック素体１１０は、その寸法に特に制限はないが、例えば、０．６ｍｍ×０．３ｍｍ等のサイズで構成されることにより、１．０μＦ以上の高容量を有する積層セラミックキャパシタ１００を具現することができる。
【００４５】
また、セラミック素体１１０の最外郭面、即ち、図面において上下面には、必要に応じて所定厚さの誘電体カバー層１１２を形成することができる。
【００４６】
この際、誘電体カバー層１１２は、必要に応じて、二つ以上を上下方向に積層して形成することができる。
【００４７】
このようなセラミック素体１１０を構成する誘電体層１１１は、セラミック粉末、例えば、ＢａＴｉＯ３系セラミック粉末等を含むことができる。
【００４８】
ＢａＴｉＯ３系セラミック粉末としては、ＢａＴｉＯ３にＣａ又はＺｒ等が一部固溶された（Ｂａ１−ｘＣａｘ）ＴｉＯ３、Ｂａ（Ｔｉ１−ｙＣａｙ）Ｏ３、（Ｂａ１−ｘＣａｘ）（Ｔｉ１−ｙＺｒｙ）Ｏ３又はＢａ（Ｔｉ１−ｙＺｒｙ）Ｏ３等があるが、これに限定されるものではない。
【００４９】
セラミック粉末の平均粒径は、０．８μｍ以下、好ましくは０．０５〜０．５μｍとすることができるが、本発明がこれに限定されるものではない。
【００５０】
誘電体層１１１は、必要に応じてセラミック粉末と共に、遷移金属酸化物や炭化物、希土類元素、又はＭｇ、Ａｌの少なくとも一つをさらに含むことができる。
【００５１】
また、誘電体層１１１の厚さは、積層セラミックキャパシタ１００の容量設計に応じて、任意に変えることができる。
【００５２】
本実施形態において、誘電体層１１１の厚さは、それぞれ１．０μｍ以下、好ましくは０．０１〜１．０μｍとすることができるが、本発明がこれに限定されるものではない。
【００５３】
第１の内部電極１３３、１３４及び第２の内部電極１３１、１３２は、導電性金属を含む導電性ペーストで形成することができる。
【００５４】
この際、導電性金属は、Ｎｉ、Ｃｕ、Ｐｄ又はこれらの合金とすることができるが、本発明がこれに限定されるものではない。
【００５５】
このような第１の内部電極１３３、１３４及び第２の内部電極１３１、１３２は、誘電体層１１１を形成するセラミックグリーンシート上に、スクリーン印刷法又はグラビア印刷法等により、導電性ペーストで内部電極層を印刷し、この内部電極層が印刷されたセラミックグリーンシートを交互に積層し焼成することにより形成することができる。以後、様々な工程を経てセラミック素体１１０を形成することができる。
【００５６】
これにより、第１の内部電極１３３、１３４と第２の内部電極１３１、１３２とが重なる領域で静電容量が形成される。
【００５７】
この際、第１の内部電極１３３、１３４及び第２の内部電極１３１、１３２は、相違する極性を有し、上下方向に沿ってセラミック素体１１０の両側面から交互に露出することができる。
【００５８】
また、第１の内部電極１３３、１３４及び第２の内部電極１３１、１３２の厚さは、用途に応じて決められ、例えば、セラミック素体１１０のサイズを考慮して０．２〜１．０μｍの範囲内とすることができるが、本発明がこれに限定されるものではない。
【００５９】
以上のように、誘電体層１１１に第１の内部電極１３３、１３４及び第２の内部電極１３１、１３２を形成する際に、伝導性異物、湿気、イオン等の不純物が浸透して発生する絶縁抵抗劣化及び信頼性低下を防止し、電気的な短絡を防止するために、当該誘電体層１１１と当該第１の内部電極１３３、１３４及び第２の内部電極１３１、１３２との間に所定のマージン部を設けることができる。
【００６０】
よって、第１の内部電極１３３、１３４及び第２の内部電極１３１、１３２を、誘電体層１１１の一側面に形成された相違する極性の第１及び第２の外部電極１２１、１２２と電気的に連結するために、当該第１の内部電極１３３、１３４及び第２の内部電極１３１、１３２の一側先端から、当該第１及び第２の外部電極１２１、１２２が形成されたセラミック素体１１０の一側面へと、当該誘電体層１１１のマージン部上に連結部を延長して形成する。
【００６１】
この際、第２の内部電極１３１、１３２は、連結部の幅がセラミック素体１１０の内部に位置した部分の幅と同一であるように形成される。
【００６２】
これに対し、第１の内部電極１３３、１３４は、セラミック素体１１０の一側面から露出した先端の幅が、セラミック素体１１０の内部に位置した部分の幅より小さいように形成される。
【００６３】
本実施形態では、連結部をセラミック素体１１０の一側面に向かって幅が次第に狭くなるテーパー状に形成し、このようなテーパー状のために、例えば、当該連結部の両側のコーナー部を傾斜面１３５に形成することができる。
【００６４】
また、第１の内部電極１３３、１３４は、接触不良及びメッキ液浸透によるクラックの発生を最小化して最適の収率を確保するために、セラミック素体１１０の内部に位置した部分に対するセラミック素体１１０の一側面から露出した部分の比が、８０〜８５％となるように形成することができる。
【００６５】
以下では、上記のように構成された本実施形態による積層セラミックキャパシタ１００の作用に関して説明する。
【００６６】
誘電体層１１１は、内部電極との間に所定のマージン部を有する。
【００６７】
このようなマージン部は、それぞれの誘電体層１１１を積層してセラミック素体１１０を形成した後に、内部電極に異物が浸透することを防止する役割を有し、内部電極を外部衝撃から保護して電気的な短絡を防止する役割等をすることができる。
【００６８】
なお、積層セラミックキャパシタ１００の超小型化及び超高容量化のためには、内部電極の静電容量を最大限に確保しなければならないため、できるかぎりマージン部を小さく形成することが好ましい。
【００６９】
よって、セラミック素体１１０において、中央部に比べて相対的に厚さが薄い隅角部を介して伝導性異物、湿気、イオン等の不純物が内部電極に浸透して、絶縁抵抗劣化及び信頼性低下等の問題が発生することがある。
【００７０】
この際、全ての誘電体層１１１に第１の内部電極１３３、１３４を形成すると、マージン部の幅が大きくなるため、上記のような問題を改善することができる。
【００７１】
しかしながら、上記隅角部に対する段差影響性が大きくなり、圧着段階で段差部への物質の移動が減少し、マージン部の密度が低下して、クラックが発生する可能性がある。
【００７２】
また、空いている段差部を埋めるために、内部電極が伸びながら当該内部電極が切れる現象が深化して信頼性が低下する可能性がある。
【００７３】
しかしながら、本実施形態による積層セラミックキャパシタ１００では、誘電体層１１１上に複数の内部電極を形成した後に積層してセラミック素体１１０を構成する際、セラミック素体１１０の上下部に位置した誘電体層１１１上に、第１の内部電極１３３、１３４を形成し、セラミック素体１１０の中間部に位置した誘電体層１１１上に、第２の内部電極１３１、１３２を形成することができる。
【００７４】
即ち、第１の内部電極１３３、１３４は、セラミック素体１１０の隅角部にマージン部を有するように、異物の主な浸透経路となる隅角部から一定間隔、離隔した位置に形成されることにより、異物が内部電極に浸透することを防止することができる。
【００７５】
また、相対的に異物の浸透が困難なセラミック素体１１０の中間部に第２の内部電極１３１、１３２を配置することにより、電極の連結性を維持する役割を行うようにすることができる。
【００７６】
したがって、このような構造によって電極の連結性を維持すると共に、マージンが狭くカバーが薄い超高容量の機種において、外部電極の塗布厚さが薄い隅角部への伝導性異物の浸透率を減少させて信頼性を向上させることができる。
【００７７】
上記のような効果を最大化するために、第１の内部電極１３３、１３４は、全ての内部電極の１５〜２０％となるように形成することができる。
【００７８】
また、セラミック素体１１０の上下部に位置する第１の内部電極１３３、１３４を有する誘電体層１１１の積層数は、当該セラミック素体１１０の上部での積層数と下部での積層数とが同一であることが好ましいが、これに限定されず、必要に応じて相違するようにしても良い。
【実施例】
【００７９】
下記の表１に本発明の具体的な実施例及び比較例を示して、本発明をより詳細に説明する。
【００８０】
実施例は、セラミック素体１１０の上下部に位置した複数の誘電体層１１１上に、第１の内部電極１３３、１３４を形成し、セラミック素体１１０の中間部に位置した複数の誘電体層１１１上に、第２の内部電極１３１、１３２を形成したものである。
【００８１】
比較例は、セラミック素体１１０の全ての誘電体層１１１上に、第１の内部電極１３３、１３４を形成したものである。
【００８２】
この際、誘電体層１１１はセラミックシートで構成され、セラミックシートの厚さが０．５μｍの時は誘電体層１１１の積層数を５００個に設定し、また、セラミックシートの厚さが０．７μｍの時は誘電体層１１１の積層数を４００個に設定し、さらに、セラミックシートの厚さが１．０μｍの時は誘電体層１１１の積層数を３００個に設定した。
【００８３】
また、第１の内部電極１３３、１３４及び第２の内部電極１３１、１３２の厚さは、全て０．５μｍに設定し、段差率は（電極の厚さ×積層数）／（（セラミックシートの厚さ＋電極の厚さ）×積層数）で計算して示した。
【００８４】
＜表１＞
＜第１の内部電極の積層構造による積層セラミックキャパシタの段差率＞
0005214813.tif 000002
【００８５】
表１を参照すると、セラミックシートの厚さ及び積層数に関係なく、実施例の段差率は、比較例の段差率に比べて３０％程度減少することが分かる。
【００８６】
したがって、本実施形態のように、セラミック素体１１０を、下部の第１の内部電極１３３、１３４、中間部の第２の内部電極１３１、１３２、及び上部の第１の内部電極１３３、１３４の構造に積層して構成する場合、低い段差率によって積層セラミックキャパシタ１００にデラミネーション及びクラックが発生することを、より効果的に防止することができる。
【００８７】
下記の表２は、第１の内部電極１３３、１３４の露出部の幅をｃとし、第１の内部電極１３３、１３４の容量部の幅をｄとするとき、第１の内部電極１３３、１３４の接触面積比率（ｃ／ｄ）による積層セラミックキャパシタの容量百分率及び接触発生頻度を示したものである。
【００８８】
複数のセラミックシートに第１及び第２の内部電極膜をそれぞれ印刷し、第２の内部電極膜を有する成形シートが中間部に位置するように複数の成形シートを積層して焼成した後、積層体の両側面に第１及び第２の外部電極１２１、１２２を形成し、サイズ別に切断してそれぞれのチップを製作し、これを評価した。
【００８９】
この際、チップのサイズは１００５、１６０８、２０１２及び３２１６と多様にし、このようなチップのサイズに応じて、設計マージン比率、ラウンド磨耗率、実マージン比率、最適のボトルネック率及び積層数を多様に変えて、接触面積比率を多様な数値に変更し、以後、それぞれのチップの容量百分率及び接触発生頻度を測定した。
【００９０】
＜表２＞
＜第１の内部電極の接触面積比率による積層セラミックキャパシタの容量百分率及び接触発生頻度＞
0005214813.tif 000003
【００９１】
表２を参照すると、小サイズである１００５及び１６０８サイズのチップの場合、接触面積比率が増加するに従い、容量百分率が上昇することを確認することができる。大サイズである２０１２及び３２１６サイズのチップの場合でも、接触面積比率が増加するに伴い、容量百分率が一部変動することを確認できる。
【００９２】
しかしながら、このような接触面積比率による容量百分率の変動数値はあまり大きくないため、本評価では接触発生頻度のみを不良製品の判断基準とする。
【００９３】
１００５サイズのチップの場合、接触面積比率が８５％のときに、接触発生頻度が３１１ｐｐｍから１５ｐｐｍに急激に減少し、１６０８サイズのチップの場合、接触面積比率が８５％のときに、接触発生頻度が１０ｐｐｍから８ｐｐｍに急激に減少することが分かる。
【００９４】
また、２０１２サイズのチップの場合、接触面積比率が７０％のときに、接触発生頻度が８１ｐｐｍから８ｐｐｍに急激に減少し、接触面積比率が８５％のときに、接触発生頻度が６ｐｐｍに、より減少することが分かる。
【００９５】
また、最大サイズである３２１６サイズのチップの場合、接触面積比率が７０％のときに、接触発生頻度が５２ｐｐｍから８ｐｐｍに急激に減少し、接触面積比率が８５％のときに、接触発生頻度が５ｐｐｍに、より減少することが分かる。
【００９６】
このように、表２を参照すると、第１の内部電極１３３、１３４の接触面積比率が８５％に近いほど、接触不良及びメッキ液浸透によるクラック発生を最小化して最適の収率を確保することができるため、第１の内部電極１３３、１３４の接触面積比率（ｃ／ｄ）の好ましい数値範囲を８０〜８５％に決めることができる。
【００９７】
一方、図６を参照すると、本発明の他の実施形態では、第１の内部電極は、セラミック素体１１０の内部に位置して、静電容量を確保する容量部１３６と、当該第１の内部電極がセラミック素体１１０の一側面から露出するようにマージン部上に形成された引出部１３８と、を含むことができる。
【００９８】
この際、引出部１３８の両側のコーナー部に段差部１３７を形成して、当該引出部１３８の幅が容量部１３６の幅より小さいようにすることができる。
【００９９】
また、引出部１３８は、容量部１３６の一端から露出方向に延長形成されて、段差部１３７を「Ｌ」字状にすることができる。
【０１００】
以下、本発明の一実施形態による積層セラミックキャパシタ１００の製造方法を説明する。
【０１０１】
まず、複数のセラミックグリーンシートを準備する。
【０１０２】
上記セラミックグリーンシートは、セラミック素体１１０の誘電体層１１１を形成するためのもので、セラミック粉末とポリマーと溶剤とを混合して製造されたスラリーを、ドクターブレード法等により数μｍの厚さを有するシート状に製作したものである。
【０１０３】
次に、それぞれの上記セラミックグリーンシートの少なくとも一面に、所定の厚さ、例えば、０．２〜１．０μｍの厚さで導電性ペーストを印刷して、第１及び第２の内部電極膜を形成する。
【０１０４】
上記導電性ペーストは、上記セラミックグリーンシートの縁部に沿って、その内部に、上記第１及び第２の内部電極膜から所定の幅でマージン部が形成されるように印刷されることができる。
【０１０５】
第１の内部電極膜は、第１のセラミックシート上に、当該第１のセラミックシートの一側面から露出し、露出した部分の幅がセラミックシートの内部に位置した部分の幅より小さいように形成することができる。
【０１０６】
このため、例えば、第１の内部電極膜の露出部の両側のコーナー部を斜めに形成する等、当該第１の内部電極膜が上記第１のセラミックシートの一側面に向かって幅が次第に狭くなるように形成することができる。
【０１０７】
他例として、第１の内部電極膜は、上記第１のセラミックシートの内部に容量部を形成し、当該容量部の一端と当該第１のセラミックシートの一側面とを連結するように、連結方向に沿って平行に引出部を延長形成するが、当該引出部の両側のコーナー部が段差状となるように構成することができる。
【０１０８】
この際、第１の内部電極膜は、接触不良及びメッキ液浸透によるクラック発生を最小化して最適の収率を確保するために、露出した部分の幅をｃとし、内部に位置した部分の幅をｄとすると、接触面積比率（ｃ／ｄ）が８０〜８５％となるように形成することができる。
【０１０９】
第２の内部電極膜は、第２のセラミックシート上に、当該第２のセラミックシートの一側面から露出し、露出した部分の幅が内部に位置した部分の幅と同一であるように形成することができる。
【０１１０】
上記導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法等を用い、上記導電性ペーストは、金属粉末、セラミック粉末及びシリカ（ＳｉＯ２）粉末等を含むことができる。
【０１１１】
上記導電性ペーストの平均粒径は、５０〜４００ｎｍとすることができるが、本発明がこれに限定されるものではない。
【０１１２】
上記金属粉末としては、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、コバルト（Ｃｏ）及びアルミニウム（Ａｌ）の一つ又はこれらの合金を用いることができる。
【０１１３】
次いで、複数の第１のセラミックシートを積層しその上に複数の第２のセラミックシートを積層し、その上に再度複数の第１のセラミックシートを積層した後に積層方向に加圧することにより、積層された複数のセラミックグリーンシートと当該セラミックグリーンシート上に形成された第１及び第２の内部電極膜とを圧着させる。
【０１１４】
これにより、上から見て、複数の第１の内部電極１３３、１３４、複数の第２の内部電極１３１、１３２、複数の第１の内部電極１３３、１３４が配置された積層体を構成することができる。
【０１１５】
この際、上記積層体は、第１の内部電極膜が全ての内部電極膜の１５〜２０％となるように、上記第１のセラミックシート及び上記第２のセラミックシートの数を調節して積層することができる。
【０１１６】
また、積層体の上下に、少なくとも一つ以上の誘電体カバー層１１２を、さらに積層することができる。
【０１１７】
上記誘電体カバー層１１２は、誘電体層１１１と同一の組成からなることができるが、内部電極を含まない、という点で差異がある。
【０１１８】
次いで、上記積層体を、一つのキャパシタに対応する領域毎に切断してチップ化した後、高温で焼成してセラミック素体１１０を完成する。
【０１１９】
以後、セラミック素体１１０の両側面に、第１及び第２の内部電極膜を覆って電気的に連結することができるように、第１及び第２の外部電極１２１、１２２を形成することができる。
【０１２０】
この際、第１及び第２の外部電極１２１、１２２の表面には、必要に応じてニッケル又は錫等でメッキ処理を施すことができる。
【０１２１】
本発明は、上述した実施形態及び添付図面によって限定されることなく、添付の特許請求の範囲によって限定される。したがって、特許請求の範囲に記載の本発明の技術的思想を逸脱しない範囲内で多様な形態の置換、変形及び変更が可能であり、これもまた本発明の範囲に属する。
【符号の説明】
【０１２２】
１００  積層セラミックキャパシタ
１１０  セラミック素体
１１１  誘電体層
１１２  誘電体カバー層
１２１、１２２  第１及び第２の外部電極
１３１、１３２  第２の内部電極
１３３、１３４  第１の内部電極
１３５  傾斜面
１３６  容量部
１３７  段差部
１３８  引出部
【図１】
0005214813.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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