(57)【特許請求の範囲】
【請求項１】
導電性材料を用いた第１の電極と、
前記第１の電極に接続され、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、及びバリウム（Ｂａ）のうちの少なくとも１種類の元素が前記電極との界面部に面密度がピークになるように含有された、導電型がｐ型の第１の炭化珪素（ＳｉＣ）半導体部と、
前記第１の電極に接続され、硫黄（Ｓ）、セレン（Ｓｅ）、及びテルル（Ｔｅ）のうちの少なくとも１種類の元素が前記電極との界面部に面密度がピークになるように含有された、導電型がｎ型の第２のＳｉＣ半導体部と、
を備えたことを特徴とする半導体装置。
【請求項２】
ＳｉＣ半導体基板と、
前記ＳｉＣ半導体基板上に形成されたｎ型のＳｉＣ半導体層と、
前記ｎ型のＳｉＣ半導体層上の少なくとも一部に選択的に形成され、前記第１と第２のＳｉＣ半導体部と接続して配置された、複数のｐ型の第３のＳｉＣ半導体部と、
前記第２〜第３のＳｉＣ半導体部上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第２の電極と、
前記ＳｉＣ半導体基板の裏面に形成された第３の電極と、
をさらに備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＳｉＣ半導体基板は、導電型がｎ型であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ＳｉＣ半導体基板は、導電型がｐ型であることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第１のＳｉＣ半導体部は、導電型がｐ型のＳｉＣ半導体基板であることを特徴とする請求項１記載の半導体装置。
【請求項６】
導電性材料を用いた電極と、
前記電極に接続され、硫黄（Ｓ）、セレン（Ｓｅ）、及びテルル（Ｔｅ）のうちの少なくとも１種類の元素が前記電極との界面部に面密度がピークになるように含有された、導電型がｎ型の炭化珪素（ＳｉＣ）半導体部と、
を備えたことを特徴とする半導体装置。
【請求項７】
前記ＳｉＣ半導体部は、導電型がｎ型のＳｉＣ半導体基板であることを特徴とする請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体素子では、ｎ型半導体領域と金属との低抵抗コンタクトが必要である。同様に、ｐ型半導体領域と金属との低抵抗コンタクトが必要である。例えば、シリコン（Ｓｉ）をベースとした半導体素子の場合、同一金属に対して、ｎ型領域、及びｐ型領域と、金属との障壁の和は、バンドギャップの大きさの１電子ボルト程度である。この場合は、両領域のドーパントを十分に多くすることによって、十分に低いコンタクト抵抗を得ることができる。つまり、障壁が十分に低く、かつ、ドーパントを十分に導入し、活性化することができるので、ｎ型半導体領域とｐ型半導体領域の両方への同時コンタクト形成は、大きな問題ではない。
【０００３】
しかしながら、炭化珪素（ＳｉＣ）パワー半導体装置では、同一金属に対して、ｎ型半導体領域、及びｐ型半導体領域と金属との障壁の和は、バンドギャップの大きさの３電子ボルト程度に達する。そのため、製品として使用するためには、低抵抗化させるべく、電極に使う金属を、ｎ型領域とｐ型領域とで異なる金属に変更するなどの措置が必要となっている。また、低抵抗化させるべく、ドーパントを高濃度に導入する必要があり、さらに、活性化を行うには、長時間の高温プロセスが必要となっている。高温プロセスにより、例えば、ＳｉＣ半導体と絶縁膜との界面に劣化が生じてしまう。そのため、より低温で低抵抗化させることが望ましい。
【０００４】
例えば、大きなｎ型ＳｉＣ領域と金属とのコンタクトに関しては、高温プロセスでの界面反応層を用いることで、低抵抗化に対してある程度良好な値が得られている。しかし、ｐ型ＳｉＣ領域と金属とのコンタクトに関しては、大きな領域ですら、全く十分な値とは言えない。それは、ＳｉＣという材料の材料特性に由来するものである。つまり、この材料自体が大きなバンドギャップを有しているからである。ｎ型ＳｉＣ領域と低抵抗コンタクトができる電極であれば、ｐ型ＳｉＣ領域との障壁がバンドギャップ程度の大きさになるため、ワイドギャップ半導体の持つ本質的な問題である。
【０００５】
以上のように、ｎ型ＳｉＣ領域と金属との低抵抗コンタクトには高温プロセスが必要という問題があり、また、ｐ型ＳｉＣ領域と金属との低抵抗コンタクトについては、ｎ型ＳｉＣ領域と同じ金属ではその実現すら不十分であるといった問題があった。このように、使用する金属の種類について大幅な制限を受けてしまうといった問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第４１７９４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の実施形態は、上述した問題点を克服し、ｐ型ＳｉＣ領域と金属との低抵抗コンタクトの実現を可能とする半導体装置を提供することを１つの目的とする。また、ｎ型ＳｉＣ領域と金属との低抵抗コンタクトの実現を可能とする半導体装置を提供することを他の１つの目的とする。更に、ｎ型ＳｉＣ領域とｐ型ＳｉＣ領域の両方に同じ金属で低抵抗コンタクトの実現を可能とする半導体装置を提供することを他の１つの目的とする。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、導電性材料を用いた第１の電極と、導電型がｐ型の第１の炭化珪素（ＳｉＣ）半導体部と、導電型がｎ型の第２のＳｉＣ半導体部とを備えており、かかるｐ型のＳｉＣ半導体部は、前記電極に接続され、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、及びバリウム（Ｂａ）のうちの少なくとも１種類の元素が前記電極との界面部に面密度がピークになるように含有されたことを特徴とする。ｎ型の第２のＳｉＣ半導体部は、前記第１の電極に接続され、硫黄（Ｓ）、セレン（Ｓｅ）、及びテルル（Ｔｅ）のうちの少なくとも１種類の元素が前記電極との界面部に面密度がピークになるように含有される。
【０００９】
また、他の実施形態の半導体装置は、導電性材料を用いた電極と、導電型がｎ型の炭化珪素（ＳｉＣ）半導体部と、を備えており、かかるｎ型のＳｉＣ半導体部は、前記電極に接続され、硫黄（Ｓ）、セレン（Ｓｅ）、及びテルル（Ｔｅ）のうちの少なくとも１種類の元素が前記電極との界面部に面密度がピークになるように含有されたことを特徴とする。
【００１０】
また、他の実施形態の半導体装置は、導電性材料を用いた電極と、導電型がｐ型の炭化珪素（ＳｉＣ）半導体部と、を備えており、かかるｐ型のＳｉＣ半導体部は、前記電極に接続され、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、及びバリウム（Ｂａ）のうちの少なくとも１種類の元素が前記電極との界面部に面密度がピークになるように含有されたことを特徴とし、かつ、
導電型がｎ型の炭化珪素（ＳｉＣ）半導体部を備えており、かかるｎ型のＳｉＣ半導体部は、前記電極に接続され、硫黄（Ｓ）、セレン（Ｓｅ）、及びテルル（Ｔｅ）のうちの少なくとも１種類の元素が前記電極との界面部に面密度がピークになるように含有されたことを特徴とする。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態における半導体装置の構成を示す断面図である。
【図２】第１の実施形態におけるｎ型ＳｉＣと金属との接合部の低抵抗化を説明するための概念図である。
【図３】第１の実施形態におけるｐ型ＳｉＣと金属との接合部の低抵抗化を説明するための概念図である。
【図４】第１の実施形態におけるピン止め効果を従来と比較して説明するための概念図である。
【図５】第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャートである。
【図６】第１の実施形態における半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図である。
【図７】第１の実施形態における共ドープの仕方を説明するための工程断面図である。
【図８】第１の実施形態における半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図である。
【図９】第１の実施形態における半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図である。
【図１０】第１の実施形態におけるピン止め材ドープの方法の他の一例を説明するための概念図である。
【図１１】第１の実施形態におけるピン止め材の面密度の一例を示すグラフである。
【図１２】第２の実施形態における半導体装置の製造方法の要部工程を示すフローチャートである。
【図１３】第２の実施形態における半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図である。
【図１４】第３の実施形態における半導体装置の構成を示す断面図である。
【図１５】第３の実施形態における半導体装置の製造方法の要部工程を示すフローチャートである。
【図１６】第３の実施形態における半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図である。
【図１７】第４の実施形態における半導体装置の製造方法の要部工程を示すフローチャートである。
【図１８】第５の実施形態における半導体装置の構成を示す断面図である。
【図１９】第５の実施形態における半導体装置の製造方法の要部工程を示すフローチャートである。
【図２０】第６の実施形態における半導体装置の製造方法の要部工程を示すフローチャートである。
【図２１】第７の実施形態における半導体装置の構成を示す断面図である。
【図２２】第７の実施形態における半導体装置の製造方法の要部工程を示すフローチャートである。
【図２３】第８の実施形態における半導体装置の製造方法の要部工程を示すフローチャートである。
【図２４】第９の実施形態における半導体装置の構成を示す断面図である。
【図２５】第１０の実施形態における半導体装置の構成を示す断面図である。
【図２６】第１１の実施形態における半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１２】
（第１の実施形態）
第１の実施形態について、以下、図面を用いて説明する。
【００１３】
図１では、一例として、ＤｉＭＯＳＦＥＴ（Ｄｏｕｂｌｅ  Ｉｍｐｌａｎｔｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の構造断面を示している。図１において、高濃度ｎ型（ｎ＋）炭化珪素（ＳｉＣ：シリコンカーバイド）半導体基板２００の表面上に、低濃度ｎ型（ｎ−）ＳｉＣ半導体層２０２が形成され、配置される。（ｎ−）ＳｉＣ半導体層２０２は、（ｎ＋）ＳｉＣ半導体基板２００よりも不純物濃度が低濃度に形成されている。（ｎ−）ＳｉＣ半導体層２０２は、耐圧保持層となる。（ｎ＋）ＳｉＣ半導体基板２００は、ｎ型の炭化珪素（ＳｉＣ）半導体部の一例である。
【００１４】
そして、（ｎ＋）ＳｉＣ半導体基板２００の裏面には、導電性材料の電極２６２が接続され、配置される。電極２６２はドレイン電極となる。電極２６２は第３の電極の一例となる。その際、（ｎ＋）ＳｉＣ半導体基板２００は、硫黄（Ｓ）、セレン（Ｓｅ）、及びテルル（Ｔｅ）のうちの少なくとも１種類の元素が電極２６２との界面部に面密度がピークになるように含有されている。電極２６２は、（ｎ＋）ＳｉＣ半導体基板２００の裏面にオーミック接続される。
【００１５】
そして、（ｎ−）ＳｉＣ半導体層２０２の表面上の一部に、互いに間隔を隔て所定の膜厚の複数の低濃度ｐ型（ｐ−）ＳｉＣ半導体領域２１０が（ｎ−）ＳｉＣ半導体層２０２の表面から内部途中の深さまで選択的に形成され、配置される。（ｐ−）ＳｉＣ半導体領域２１０は第３の半導体部の一例となる。１つの半導体素子には、２つのｐ型（ｐ−）ＳｉＣ半導体領域２１０が（ｎ−）ＳｉＣ半導体層２０２の領域を挟むように配置される。各（ｐ−）ＳｉＣ半導体領域２１０の表面上の一部に、それぞれ（ｐ−）ＳｉＣ半導体領域２１０の表面から内部途中の深さまで所定の膜厚の高濃度ｎ型（ｎ＋）ＳｉＣ半導体領域２３０が選択的に形成され、配置される。そして、各（ｐ−）ＳｉＣ半導体領域２１０の表面上の一部に、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０に隣接してｐ型（ｐ＋）ＳｉＣ半導体領域２２０が配置される。このように、複数のｐ型（ｐ−）ＳｉＣ半導体領域２１０は、（ｎ−）ＳｉＣ半導体層２０２上の少なくとも一部に選択的に形成され、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０とｐ型（ｐ＋）ＳｉＣ半導体領域２２０とに接続して配置される。図１の例では、各（ｐ−）ＳｉＣ半導体領域２１０の表面上の一部に、隣接したｎ型（ｎ＋）ＳｉＣ半導体領域２３０とｐ型（ｐ＋）ＳｉＣ半導体領域２２０とがそれぞれ１つずつ配置される例を示している。そして、１つの半導体素子を形成する際に、２つのｐ型（ｐ＋）ＳｉＣ半導体領域２２０が、２つのｎ型（ｎ＋）ＳｉＣ半導体領域２３０を挟むように配置される。言い換えれば、１つの半導体素子では、ｐ型（ｐ＋）ＳｉＣ半導体領域２２０が、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０の外側に配置される。また、各（ｐ−）ＳｉＣ半導体領域２１０には、それぞれｎ型（ｎ＋）ＳｉＣ半導体領域２３０よりも内側に（ｎ−）ＳｉＣ半導体層２０２と電気的に導通するチャネル領域が形成される。
【００１６】
２つのｎ型（ｎ＋）ＳｉＣ半導体領域２３０表面の一部に跨るように、絶縁膜２５０が形成される。絶縁膜２５０は、例えばＳｉＯ２酸化膜が用いられる。絶縁膜２５０は、両側のｎ型（ｎ＋）ＳｉＣ半導体領域２３０の表面と、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０及びｐ型（ｐ＋）ＳｉＣ半導体領域２２０が形成されていない各（ｐ−）ＳｉＣ半導体領域２１０の表面と、２つの（ｐ−）ＳｉＣ半導体領域２１０間のチャネル間領域となる（ｎ−）ＳｉＣ半導体層２０２の表面とに接して形成される。絶縁膜２５０上には、電極２６０が形成される。絶縁膜２５０は、ゲート絶縁膜の一例である。よって、電極２６０は、両側のｎ型（ｎ＋）ＳｉＣ半導体領域２３０と、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０及びｐ型（ｐ＋）ＳｉＣ半導体領域２２０が形成されていない各（ｐ−）ＳｉＣ半導体領域２１０の部分領域と、２つの（ｐ−）ＳｉＣ半導体領域２１０間のチャネル間領域となる（ｎ−）ＳｉＣ半導体層２０２とに跨るように絶縁膜２５０を介して形成される。電極２６０はゲート電極となる。電極２６０は、第２の電極の一例となる。
【００１７】
また、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０表面の他の一部とｐ型（ｐ＋）ＳｉＣ半導体領域２２０表面上には、電極２４０が形成される。電極２４０はソース電極となる。電極２４０は第１の電極の他の一例となる。
【００１８】
ここで、ｐ型（ｐ＋）ＳｉＣ半導体領域２２０は、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、及びバリウム（Ｂａ）のうちの少なくとも１種類の元素が電極２４０との界面部に面密度がピークになるように含有されている。電極２４０は、ｐ型（ｐ＋）ＳｉＣ半導体領域２２０にオーミック接続される。かかるｐ型（ｐ＋）ＳｉＣ半導体領域２２０は、ＭＯＳでは基板コンタクト領域となる。ｐ型（ｐ＋）ＳｉＣ半導体領域２２０は、第１のＳｉＣ半導体部の一例となる。
【００１９】
一方、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０は、硫黄（Ｓ）、セレン（Ｓｅ）、及びテルル（Ｔｅ）のうちの少なくとも１種類の元素が電極２４０との界面部に面密度がピークになるように含有されている。電極２４０は、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０にオーミック接続される。かかるｎ型（ｎ＋）ＳｉＣ半導体領域２３０は、ＭＯＳではソース領域となる。ｎ型（ｎ＋）ＳｉＣ半導体領域２３０は、ＳｉＣ半導体部或いは第２のＳｉＣ半導体部の一例となる。
【００２０】
ここで、第１の実施形態では、イオン半径の小さな「ドーパント」（ｎ型では窒素（Ｎ）或いはリン（Ｐ）を、ｐ型ではホウ素（Ｂ）或いはアルミニウム（Ａｌ）を導入する）とイオン半径の大きな「ピン止め材」（Ｐｉｎｎｉｎｇ材）をＳｉＣ中に共ドープする。ｎ型界面ではＳ、Ｓｅ、或いはＴｅを、ｐ型界面では、Ｍｇ、Ｃａ、Ｓｒ或いはＢａを導入する。ＳｉＣを用いる場合、使用するドーパントが小さいことも原因の一つとなって、十分な量のドーパントを導入し、かつ活性化するためには、高温（例えば１７００℃）・長時間（例えば３０分）のアニールが必要となる。ここに、大きなイオン半径の元素を共ドープすると、導入時の歪が緩和され、格子点への直接的な導入が容易になる。一方で、「ピン止め材」だけを導入しても、今度はイオン半径が大きすぎて、ＳｉＣ中に入れるのは困難である。このようにして、「ドーパント」と「ピン止め材」を組み合わせることによって、より多くのこれらの材料をＳｉＣ中に導入することができる。また、ＳｉＣは格子が小さいので、導入された材料の拡散が、Ｓｉに比較して極めて遅いことも、Ｓｉとの大きな違いである。Ｓｉ中では、導入された材料は一様にＳｉの膜中に全体に広がってしまう。それに対し、ＳｉＣでは、高温のアニールを行っても、導入した初期状態に近い分布を得ることができる。
【００２１】
以上のように、イオン半径の小さな「ドーパント」と、イオン半径の大きな「ピン止め材」が同時に入ることで、両者を導入し易くなるというメリットがある。ＳｉＣでは、ドーパントが入り難く、特に高濃度化することが厳しい。しかし、ここでは、共ドープすることで、ドーパントの高濃度化が容易になる。つまり、従来１７００℃、３０分程度の高温・長時間のアニールが必要であったが、共ドープすることで、１０５０℃、１分程度のアニールが有効になることが分かった。「ピン止め材」は、ｎ型では２電子多く持つため、深い状態ができても、ｎ型伝導には影響を殆ど与えない。ｐ型も同様に、電子が二つ足りず、深い状態ができても、ｐ型伝導には影響を殆ど与えない。それ故、「ピン止め材」は「ドーパント」の「導入、及び活性化アシスト材」としても有効であることが分かった。「ピン止め材」は、「ピン止め材」というだけではなく、ドーパントを使い易く（低温度・短時間アニールへの移行）してくれる、重要な添加元素であることが分かった。
【００２２】
また、Ｓｉ中では、多くの物質の拡散が早く、分布が広がってしまうため、Ｓ、Ｓｅ、ＴｅなどをＳｉ中に導入しておいて、後から拡散させた場合に、界面に集中させることが困難であることが分かっている。それに対し、ＳｉＣ中では、格子定数が小さいことに由来して、「ピン止め材」の拡散は遅く、しかも、以下に示すように、内部にいるよりも、ｎ型ＳｉＣ／金属界面にパイルアップする方が得である。同様に、Ｍｇ、Ｃａ、Ｓｒ、ＢａなどをＳｉ中に導入しておいて、後から拡散させた場合に、界面に集中させることが困難であることが分かっている。それに対し、ＳｉＣ中では、「ピン止め材」の拡散は遅く、ｐ型ＳｉＣ／金属界面にパイルアップする方が得である。
【００２３】
図２（ａ）に示すように、添加元素Ｓ，Ｓｅ，Ｔｅ（添加元素Ｄとする）は、ＳｉＣの伝導帯底に状態を作る。これらの添加元素が、ｎ−ＳｉＣと金属との界面にあると、電子を金属に放出して、界面にダイポールができる。それ故に、図２（ｂ）に示すように、金属の実効仕事関数が小さな（浅い）方向に移る。この時、電子が移動できた分だけ、系全体では、エネルギー的に得である。このようにして、これらの添加元素Ｄは、界面にパイルアップする。この利得の機構が働くには、使用する金属の仕事関数がある程度大きい方（４．２ｅＶよりも大きい）がより界面にパイルアップすることが分かる。また、４．２ｅＶよりも小さな仕事関数を有する金属材料を用いた場合は、この機構が働かないが、そもそも接合は十分にオーミックな接合になる。また、実際の金属の多くは、４．３ｅＶよりも大きな仕事関数を有していると考えられるので、ｎ−ＳｉＣ／金属界面に、Ｓ、Ｓｅ、Ｔｅなどの添加元素Ｄがパイルアップすることにより、オーミック接続が自動的にできる。
【００２４】
図３（ａ）に示すように、添加元素Ｍｇ、Ｃａ、Ｓｒ、Ｂａ（添加元素Ａとする）は、ＳｉＣの価電子帯の直上に状態を作る。これらの添加元素が、ｐ−ＳｉＣと金属との界面にあると、電子を金属からもらって、界面にダイポールができる。それ故に、図３（ｂ）に示すように、金属の実効仕事関数が大きな（深い）方向に移る。この時、電子が移動できた分だけ、系全体では、エネルギー的に得である。このようにして、これらの添加元素Ａは、界面にパイルアップする。使用する金属の仕事関数は、大きくても５．７ｅＶ程度（例えば金）である。ＳｉＣの価電子帯の頂上は、およそ７．４ｅＶと非常に深いので、金属から電子が移動して、大きな利得が期待できる。７．４ｅＶよりも大きな仕事関数を有する金属材料を用いた場合は、この機構は不要であり、接合は十分にオーミックな接合になると考えられる。実際の金属の多くは、５．７ｅＶよりも小さな仕事関数を有していると考えられるので、ｐ−ＳｉＣ／金属界面に、Ｍｇ、Ｃａ、Ｓｒ、Ｂａなどの添加物質Ａがパイルアップすることにより、オーミック接続が自動的にできる。
【００２５】
一般に使われている金属の仕事関数は、４．３ｅＶ−５．７ｅＶ程度に分布している。よって、ｎ−ＳｉＣ側では、０．１ｅＶ程度のショットキー障壁を持ったｎ−ＳｉＣ／金属接合が、それ程の困難もなく作製でき、実効的には、オーミック接合と考えて良い。しかし、ｐ−ＳｉＣ／金属接合では、高いショットキー障壁が予想される。それは、ＳｉＣが大きなバンドギャップを有していることが原因である。ところが、第１の実施形態によれば、高いショットキー障壁が予想される界面ほど、電子が移動することによるエネルギー利得が大きくなると考えられるので、第１の実施形態はより有効になる。ワイドギャップ半導体では、特に、このエネルギー利得が得られるため効果を発揮できる。
【００２６】
図４を用いて、第１の実施形態におけるピン止め効果を従来と比較して説明する。図４（ａ）では、第１の実施形態のように、上述したピン止め材を用いていない場合を示している。図４（ａ）では、ドーパントを高濃度に注入し、高温アニールで活性化することで低バリア化を実現しようとしていた。また、電極材料の選択も重要であった。これに対して、第１の実施形態では、図４（ｂ）に示すように、ＳｉＣと金属との界面にピン止め材を導入する。これにより、バンド端に界面状態を作り込むことができる。かかるピン止め材の効果により、ほぼゼロバリアを実現できる。さらに、金属の選択の自由度を飛躍的に高めることができる。さらに、高温でのアニールを不要とすることができ、デバイスの劣化を回避或いは抑制できる。また、ｎ型、ｐ型のＳｉＣに対して、同時適用が可能である。
【００２７】
以上のように、ｎ型ＳｉＣおよびｐ型ＳｉＣそれぞれ用のピン止め材を電極との界面部に面密度がピークになるように含有させることで、ｎ型およびｐ型、それぞれ共に低抵抗化することができる。さらに、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０及びｐ型（ｐ＋）ＳｉＣ半導体領域２２０上に同時に１種類の金属による電極形成ができる。第１の実施形態では、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０とソース電極となる電極２４０との接合部の低抵抗化と、ｐ型（ｐ＋）ＳｉＣ半導体領域２２０とソース電極となる電極２４０との接合部の低抵抗化と、（ｎ＋）ＳｉＣ半導体基板２００の裏面とドレイン電極となる電極２６２との接合部の低抵抗化と、をすべて実現できる。但し、これに限るものではなく、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０とソース電極となる電極２４０との接合部の低抵抗化と、ｐ型（ｐ＋）ＳｉＣ半導体領域２２０とソース電極となる電極２４０との接合部の低抵抗化と、（ｎ＋）ＳｉＣ半導体基板２００の裏面とドレイン電極となる電極２６２との接合部の低抵抗化とのうち、１つだけ、或いはいずれか２つを実現する構成にしてもよい。
【００２８】
今後、パターンの微細化が進むと、ＳｉＣ単一素子内のｎ型ＳｉＣ領域とｐ型ＳｉＣ領域の両方に同じ金属でコンタクトを取る必要が生じてくる。ｎ型ＳｉＣ領域とｐ型ＳｉＣ領域の両方に同じ金属でコンタクトを取るとなると、合わせ精度の制約やプロセスの簡略化の点から、同時、かつ低抵抗のコンタクト形成が望ましい。言い換えれば、一つの電極にて、ｎ型ＳｉＣ領域とｐ型ＳｉＣ領域の両方に、低抵抗のコンタクトを取る技術が望ましい。そして、かかる低抵抗化を実現できないと、ｎ型ＳｉＣ領域では、オン抵抗が大きくなってしまう。一方、ｐ型ＳｉＣ領域では、実効的に抵抗とキャパシタが形成されることになるので、スイッチング速度に問題が生じてしまう。ｐ型ＳｉＣ領域へのコンタクト抵抗が大きいと、素子駆動時のＲＣ時定数が大きくなるため、動作スピードが遅くなってしまう。これらの問題に対して、第１の実施形態によれば、ｎ型ＳｉＣ領域とｐ型ＳｉＣ領域の両方に同じ金属でコンタクトがとれる。さらに、同時、かつ低抵抗のコンタクト形成ができる。よって、ｎ型ＳｉＣ領域では、オン抵抗を小さくできる。一方、ｐ型ＳｉＣ領域では、スイッチング速度を高速化できる。
【００２９】
第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャートが図５に示されている。図５において、第１の実施形態における半導体装置の製造方法は、（ｎ−）ＳｉＣ膜形成工程（Ｓ１０２）と、（ｐ−）化用のイオン注入工程（Ｓ１０４）と、（ｎ＋）化用のイオン注入工程（Ｓ１０６）と、ピン止め材（Ｓ）のイオン注入工程（Ｓ１０８）と、（ｐ＋）化用のイオン注入工程（Ｓ１１０）と、ピン止め材（Ｍｇ）のイオン注入工程（Ｓ１１２）と、アニール工程（Ｓ１１４）と、絶縁膜形成工程（Ｓ１１６）と、電極（ソース電極）形成工程（Ｓ１１８）と、低温アニール工程（Ｓ１２２）と、電極（ゲート電極）形成工程（Ｓ１２４）と、電極（ドレイン電極）形成工程（Ｓ１２６）と、低温アニール工程（Ｓ１２８）という一連の工程を実施する。
【００３０】
第１の実施形態における半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図が図６に示されている。図６では、図５の（ｎ−）ＳｉＣ膜形成工程（Ｓ１０２）からイオン注入工程（Ｓ１１２）までを示している。それ以降の工程は後述する。
【００３１】
図６（ａ）において、（ｎ−）ＳｉＣ膜形成工程（Ｓ１０２）として、（ｎ＋）ＳｉＣ半導体基板２００の表面上に、（ｎ−）ＳｉＣ半導体層２０２が形成される。（ｎ＋）ＳｉＣ半導体基板２００として、例えば固体単結晶ＳｉＣ基板が用いられる。（ｎ＋）ＳｉＣ半導体基板２００内の不純物濃度（ドーピング濃度）は、１×１０１６原子／ｃｍ３以上、１×１０２０原子／ｃｍ３未満が好適である。ここでは、例えば、６×１０１７原子／ｃｍ３で形成されたものを用いる。以後の実施例でも、特に断らない限り、ｐ型、ｎ型にかかわらず、基板濃度として６×１０１７原子／ｃｍ３の基板を用いている。（ｎ＋）ＳｉＣ半導体基板２００として、（０００１）面の六方晶系ＳｉＣ基板（４Ｈ−ＳｉＣ基板）が好適である。そして、（ｎ−）ＳｉＣ半導体層２０２は、エピタキシャル気相成長法により（ｎ＋）ＳｉＣ半導体基板２００の表面上に（ｎ−）ＳｉＣ膜がエピタキシャル成長することにより形成される。エピタキシャル層を形成する際、原料ガスとして例えばＳｉＨ４ガスおよびＣ３Ｈ８ガスを用いることができる。また、不純物（ドーパント）としては、窒素或いはＰを用いるとよい。（ｎ−）ＳｉＣ半導体層２０２は、耐圧保持層となる。（ｎ−）ＳｉＣ半導体層２０２は、膜厚として、例えば、０．５μｍ以上２０μｍ以下が好適である。ここでは、例えば、１０μｍに形成される。また、（ｎ−）ＳｉＣ半導体層２０２の不純物濃度（ドーピング濃度）は、８×１０１４原子／ｃｍ３以上、３×１０１７原子／ｃｍ３未満が好適である。ここでは、例えば、５×１０１５原子／ｃｍ３で形成されたものを用いる。以後の実施例でも、特に断らない限り、（ｎ−）ＳｉＣの濃度として５×１０１５原子／ｃｍ３を用いている。
【００３２】
図６（ｂ）において、（ｐ−）化用のイオン注入工程（Ｓ１０４）として、フォトリソグラフィおよびエッチングを用いて形成した酸化膜をマスクとして用いて、導電型がｐ型の不純物を選択的に（ｎ−）ＳｉＣ半導体層２０２に注入することにより、（ｐ−）ＳｉＣ半導体領域２１０を形成する。（ｐ−）ＳｉＣ半導体領域２１０における導電性不純物の濃度は、例えば、１×１０１６／ｃｍ３とすることが出来る。以後の実施例でも、特に断らない限り、（ｐ−）ＳｉＣの濃度として１×１０１６原子／ｃｍ３を用いている。ｐ型の不純物となるＡｌイオンの注入の条件としては、例えば、１×１０１５／ｃｍ２、８０ＫｅＶとすることができる。ここでは、例えば３００℃に基板を加熱した。（ｐ−）ＳｉＣ半導体領域２１０における導電性不純物の濃度は、１×１０１３／ｃｍ３以上、５×１０１７／ｃｍ３以下が好適である。より好ましくは１×１０１５／ｃｍ３以上５×１０１６／ｃｍ３以下がよい。
【００３３】
図６（ｃ）において、（ｎ＋）化用のイオン注入工程（Ｓ１０６）として、（ｐ−）ＳｉＣ半導体領域２１０表面の一部に、選択的にｎ型の導電性不純物を注入することにより、（ｎ＋）ＳｉＣ半導体領域２３０を形成する。
【００３４】
図７を使って、第１の実施形態における共ドープの仕方を説明する。（ｐ−）ＳｉＣ半導体領域２１０の形成に用いた酸化膜のマスクを除去した後、図７（ａ）に示すように、再度新たなパターンを有する酸化膜のマスク２２２を、フォトリソグラフィおよびエッチングを用いて形成する。そして、新たなマスク２２２の開口部を通して、ｎ型の導電性不純物を注入することにより、（ｎ＋）ＳｉＣ半導体領域２３０を形成する。（ｎ＋）ＳｉＣ半導体領域２３０における導電性不純物の濃度は、例えば、５×１０１６／ｃｍ３とすることが出来る。以後の実施例でも、特に断らない限り、（ｎ＋）ＳｉＣの濃度として５×１０１６原子／ｃｍ３を用いている。ｎ型の不純物となるＮイオンの注入の条件としては、例えば、１×１０１５／ｃｍ２、４０ＫｅＶとすることができる。ここでは、３００℃に基板を加熱した。（ｎ＋）ＳｉＣ半導体領域２３０における導電性不純物の濃度は、１×１０１４／ｃｍ３以上１×１０１８／ｃｍ３以下が好適である。より好ましくは５×１０１５／ｃｍ３以上５×１０１７／ｃｍ３以下がよい。
【００３５】
そして、ｎ型のピン止め材（Ｓ）のイオン注入工程（Ｓ１０８）として、Ｎイオン導入の直後に、同じマスク２２２を用いて、（ｎ＋）ＳｉＣ半導体領域２３０に、ｎ型のピン止め材となるＳイオンを打ち込む。ここで、Ｓの濃度は、例えば、１×１０１５／ｃｍ３とすることができる。Ｓイオンの注入の条件としては、例えば、１×１０１４／ｃｍ２、２０ＫｅＶとすることができる。ここでは、Ｎイオンの導入時のまま、３００℃に基板を加熱した。（ｎ＋）ＳｉＣ半導体領域２３０におけるＳは、電極形成後のアニールにより、界面に集まり（パイルアップして）、界面での面密度を、１×１０１２／ｃｍ２以上１×１０１５／ｃｍ２以下とすることができる。本実施形態では、およそ２×１０１３／ｃｍ２であった。
【００３６】
ここで、「ピン止め材」の量について、簡単に考察する。下限は、界面での必要な電圧シフト量で決まる。ｎ型では、０．１Ｖ程度（４．３ｅＶ以上ある金属の仕事関数を、４．２ｅＶよりも小さな実効仕事関数にするため）であり、ｐ型では、１．７ｅＶ程度（５．７ｅＶ以下しかない金属の仕事関数を、７．４ｅＶよりも大きな実効仕事関数にするため）である。
【００３７】
金属とＳｉＣ基板界面で構成される、固定分極量によるシフトＸ（ボルト）は、
Ｘ＝（電荷）×（面密度）×（分極の長さ）／誘電率
から計算できる。より詳細に説明すると、
Ｘ（ボルト）＝（電荷）×（面密度）×（分極の長さ）／誘電率
＝（電荷２×１．６０２×１０−１９クーロン）×（面密度ｃｍ−２）×（分極の長さ×１０−８ｃｍ）／（比誘電率ε）／［８．８５４×１０−１２（ｆａｒｄ／ｍ）］
＝１．８１×１０−１４（数面密度ｃｍ−２単位）×（分極の長さÅ単位）／（比誘電率）
となる。ここでＳｉＣ基板中のＳ、Ｓｅ、ＴｅやＭｇ、Ｃａ、Ｓｒ、Ｂａでは、電荷は２、数面密度が１０１３ｃｍ−２程度、誘電率１０である。下限を考えるので、分極の長さは最大値を採用して、１０Å程度とする。よって、
Ｘ＝１．８１×１０−１４×２×１０１３×１０／１０＝０．３６（Ｖ）
となる。ｎ型では、０．１Ｖ程度にしたいので、０．２８×１０１３ｃｍ−２以上が必要であり、ｐ型では、１．７Ｖ程度にしたいので、４．７×１０１３ｃｍ−２以上が必要である。これ以下では、必要なシフト量が得られず、抵抗が大きくなってしまう。
【００３８】
上限は、Ｓｉが「ピン止め材」で置き換わった状態である。この時の「ピン止め材」の面密度は、１原子÷ユニットセルの面積＝１÷（格子定数ａ×格子定数ａ×√３÷２）＝１．２２×１０１５ｃｍ−２となる。しかし、界面に於ける添加物は、可能な限り、少ない方がよい。余分にあると、基板側では欠陥が多く抵抗が高くなる可能性がある。特に電極側では、不純物が多いと抵抗が高くなり損である。
【００３９】
上記の式から、上限を求める。上限を求めるので、分極の長さは最小値を採用して、１Å程度とする。ｎ型では、界面でのシフト量を１．５Ｖ以下（５．７ｅＶの仕事関数を、４．２ｅＶよりも小さな実効仕事関数にするため）で十分なので、４．２×１０１４ｃｍ−２以下でよい。ｐ型では、３．１ｅＶ以下（４．３ｅＶの仕事関数を、７．４ｅＶよりも大きな実効仕事関数にするため）で十分なので、８．７×１０１４ｃｍ−２以下でよい。ここで示した上限は、分極の長さを１Å程度として決めたが、１０Å程度にまで出来る。よって、１／１０程度で十分であるとも言える。可能な限り少ない方が良いので、それぞれ、ｎ型では、４．２×１０１３ｃｍ−２以下でよい。ｐ型では、８．７×１０１３ｃｍ−２以下で十分である。
【００４０】
以上をまとめると、ｎ型では、０．２８×１０１３ｃｍ−２以上、１．２２×１０１５ｃｍ−２以下である。好ましくは、０．２８×１０１３ｃｍ−２以上、４．２×１０１４ｃｍ−２以下である。より好ましくは、０．２８×１０１３ｃｍ−２以上、４．２×１０１３ｃｍ−２以下である。
【００４１】
ｐ型では、４．７×１０１３ｃｍ−２以上、１．２２×１０１５ｃｍ−２以下である。好ましくは、４．７×１０１３ｃｍ−２以上、８．７×１０１４ｃｍ−２以下である。より好ましくは、４．７×１０１３ｃｍ−２以上、８．７×１０１３ｃｍ−２以下である。
【００４２】
図６（ｄ）において、（ｐ＋）化用のイオン注入工程（Ｓ１１０）として、（ｐ−）ＳｉＣ半導体領域２１０表面の他の一部に、（ｎ＋）ＳｉＣ半導体領域２３０と隣接するように選択的にｐ型の導電性不純物を注入することにより、（ｐ＋）ＳｉＣ半導体領域２２０を形成する。（ｎ＋）ＳｉＣ半導体領域２３０の形成に用いた酸化膜のマスク２２２を除去した後、図７（ｂ）に示すように、再度新たなパターンを有する酸化膜のマスク２３２を、フォトリソグラフィおよびエッチングを用いて形成する。そして、新たなマスク２３２の開口部を通して、ｐ型の導電性不純物を注入することにより、（ｐ＋）ＳｉＣ半導体領域２２０を形成する。（ｐ＋）ＳｉＣ半導体領域２２０における導電性不純物の濃度は、例えば、５×１０１６／ｃｍ２とすることが出来る。ｐ型の不純物となるＡｌイオンの注入の条件としては、例えば、１×１０１５／ｃｍ２、４０ＫｅＶとすることができる。ここでは、３００℃に基板を加熱した。（ｐ＋）ＳｉＣ半導体領域２２０における導電性不純物の濃度は、１×１０１４／ｃｍ２以上１×１０１８／ｃｍ２以下が好適である。より好ましくは５×１０１５／ｃｍ２以上５×１０１７／ｃｍ２以下がよい。
【００４３】
そして、ｐ型のピン止め材（Ｍｇ）のイオン注入工程（Ｓ１１２）として、Ａｌイオン導入の直後に、同じマスク２３２を用いて、（ｐ＋）ＳｉＣ半導体領域２２０にＭｇイオンを打ち込む。ここで、Ｍｇの濃度は、例えば、１×１０１５／ｃｍ３とすることが出来る。ここでは、Ａｌイオンの導入時のまま、３００℃に基板を加熱した。Ｍｇイオンの注入の条件としては、例えば、１×１０１４／ｃｍ２、２０ＫｅＶとすることができる。（ｐ＋）ＳｉＣ半導体領域２２０におけるＭｇは、電極形成後のアニールにより、界面にパイルアップして、界面での面密度を、１×１０１２／ｃｍ２以上１×１０１５／ｃｍ２以下とすることができる。本実施例では、およそ８×１０１３／ｃｍ２であった。
【００４４】
アニール工程（Ｓ１１４）として、上述した注入工程の後、活性化アニール処理を行なう。この活性化アニール処理としては、たとえばアルゴン（Ａｒ）ガスを雰囲気ガスとして用いて、加熱温度１６００℃、加熱時間３０分といった条件を用いることができる。このようにして、図６（ｄ）に示す構造を得る。この時、ＳｉＣ内部に導入されたドーパントの活性化は実現できるが、殆ど拡散はしない。また、導入されているＳ、およびＭｇなども、殆ど拡散しない。この点は、ＳやＭｇの他、Ｓｅ、Ｔｅ、Ｃａ、Ｓｒ、Ｂａなど、他のピン止め材を導入する場合でも同様であることを確認している。このように、「ドーパンとその他の元素がＳｉＣ中では拡散し難い」という点が、ＳｉＣ材では、Ｓｉと大きく異なる点である。Ｓｉ中では、多くのドーパントや、仮にＳ、或いはＭｇを注入した場合には、拡散してしまう。Ｓｉ−Ｃの格子間隔が小さいため、Ｓｉに比べて、拡散が制限されるためかかる違いが生じる。
【００４５】
第１の実施形態における半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図が図８に示されている。図８では、図５の絶縁膜形成工程（Ｓ１１６）から電極（ゲート電極）形成工程（Ｓ１２４）までを示している。それ以降の工程は後述する。
【００４６】
図８（ａ）において、絶縁膜形成工程（Ｓ１１６）として、（ｎ−）ＳｉＣ半導体層２０２、（ｐ−）ＳｉＣ半導体領域２１０、（ｐ＋）ＳｉＣ半導体領域２２０、及び（ｎ＋）ＳｉＣ半導体領域２３０の全体に覆うように酸化膜２５０を形成する。酸化膜２５０の形成方法として、例えばドライ酸化（熱酸化）を行っても良い。例えば、１２００℃、加熱時間３０分という条件のドライ酸化により、緻密な酸化膜を作成できる。
【００４７】
次に、図８（ｂ）において、まず、酸化膜２５０上にフォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとして用いて、（ｐ＋）ＳｉＣ半導体領域２２０表面および（ｎ＋）ＳｉＣ半導体領域２３０表面の一部に位置する酸化膜２５０の部分をエッチングにより除去する。これにより、両側の（ｎ＋）ＳｉＣ半導体領域２３０間を跨ぐ酸化膜２５０が形成できる。
【００４８】
続いて、電極（ソース電極）形成工程（Ｓ１１８）として、かかるレジスト膜と酸化膜２５０が除去されて形成された開口部によって露出された（ｐ＋）ＳｉＣ半導体領域２２０表面および（ｎ＋）ＳｉＣ半導体領域２３０表面の一部に、金属などの導電体膜を形成する。かかる導電体膜が電極２４０となる。その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去（リフトオフ）する。また、酸化膜２５０の幅をエッチバック等で狭くすれば酸化膜２５０と電極２４０とが接触しないように隙間を形成できる。
【００４９】
ここで、電極２４０となる導電体としては、例えば、ニッケル（Ｎｉ）、タングステン（Ｗ）、或いは窒化チタン（ＴｉＮ）が好適である。ＷやＴｉＮは可能し易いというメリットがある。従来であれば、この電極は、種類や作成プロセスが大幅に限定されていた。しかし、次の熱処理により、実効仕事関数が、ｎ＋領域では、４．２ｅＶ程度にピン止めされ、ｐ＋領域では、７．２ｅＶ程度にピン止めされるため、安定な導体であれば、特に制限がつかないことが分かる。よって、例えば、その他の金属、或いは金属以外にも加工性に優れる、ｎ型（燐ドープなど）ポリシリコン、ｐ型（ホウ素ドープなど）ポリシリコン（ｐｏｌｙ−Ｓｉ）、ｎ型（窒素や燐ドープなど）ポリシリコンカーバイト、ｐ型（ホウ素やＡｌドープなど）ポリシリコンカーバイト（ｐｏｌｙ−ＳｉＣ）などでも良い。ＳｉやＳｉＣはＳｉＣ基板の構成物質であるので、基板との相性が非常に良い。本特許の方法を用いれば、電極の仕事関数などの制限が完全に外れるため、安定性、加工性、抵抗、作成の容易さ、基板との相性などにより、自由に選択することが可能である。
【００５０】
低温アニール工程（Ｓ１２２）として、ソース電極を作成した後に、４００℃の熱処理を行う。例えば、アルゴン（Ａｒ）ガス中で加熱時間５分とする。かかる熱処理により、電極２４０と（ｎ＋）ＳｉＣ半導体領域２３０の界面にＳを、電極２４０と（ｐ＋）ＳｉＣ半導体領域２２０の界面にＭｇを、それぞれ集合させる（パイルアップする）ことができる。これは、電極との電子のやりとりにより、界面にパイルアップすることで、Ｓ、及びＭｇの状態が安定になるからである。ゲート酸化膜となる酸化膜２５０形成後に、従来のような高温（例えば、１７００℃）のアニールを行ってしまうと酸化膜２５０とチャネル領域との界面の劣化が生じてしまうが、本実施形態では、４００℃と大幅に加熱温度を低温化できるので、かかる劣化を抑制できる。３００℃以下の低温では、加熱処理時間が長時間化してしまう。また、高温になればなるほど、熱処理前後の温度の昇降に処理時間を要するようになる。これらを総合的に考えると３００℃〜４００℃が適温である。トータルの処理時間を考えたとき、４００℃前後がベストである。この温度であれば、ＳｉＣと金属との反応も起こらない。その意味でも、良い温度と言える。ＳｉＣと金属を反応させたシリサイドを電極に使いたい場合には、高温でシリサイドを作った後に、本特許の低温アニールにより界面パイルアップ工程を導入すれば良い。
【００５１】
図８（ｃ）において、電極（ゲート電極）形成工程（Ｓ１２４）として、ゲート絶縁膜としての酸化膜２５０上にゲート電極となる電極２６０を形成する。例えば、ｎ型ポリシリコンなどで良い。また、ソース電極もｎ型ポリシリコンとして、ソース電極、ゲート電極とも、さらにＮｉ膜を形成して熱処理（例えば５００℃、３０秒、Ａｒ中アニール）をおこなうことで、ＮｉＳｉのサリサイド膜を電極としてもよい。
【００５２】
第１の実施形態における半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図が図９に示されている。図９では、図５の電極（ドレイン電極）形成工程（Ｓ１２６）から低温アニール工程（Ｓ１２８）までを示している。
【００５３】
電極（ドレイン電極）形成工程（Ｓ１２６）として、（ｎ＋）ＳｉＣ半導体基板２００の裏面上にドレイン電極となる電極２６２を形成する。ここで、裏面電極に関して、従来の電極構成、例えば、Ｎｉ電極などを使うと、８００℃を越える、高温過程が必要になる。そこで、第１の実施形態では、界面へのピン止め材となるＳをここでも用いる。
【００５４】
図１０を使って、第１の実施形態におけるピン止め材ドープの方法の他の一例を説明する。ｎ型のピン止め材となるＳを注入する方法として、スパッタ法を用いることができる。つまり、電極材料となるＮｉにＳを１原子％混入したターゲット１０を用いて、スパッタ法により、（ｎ＋）ＳｉＣ半導体基板２００の裏面上に導電性膜を成膜することで電極２６２を形成する。例えば５００℃、３０秒、Ａｒ中アニールを行い、ＮｉＳｉ電極を形成する。
【００５５】
そして、低温アニール工程（Ｓ１２８）として、４００℃の熱処理を行う。例えば、アルゴン（Ａｒ）ガス中で加熱時間５分とする。かかる熱処理により、電極２６２と（ｎ＋）ＳｉＣ半導体基板２００の界面にＳを集合させる（パイルアップする）ことができる。この時、界面付近には、薄くＮｉＳｉができるが、ＳｉＣとの界面にＳがパイルアップして、実効仕事関数が４．２ｅＶとなり、オーミック接続ができる。
【００５６】
図１１のグラフでは、第１の実施形態におけるピン止め材の面密度の一例を示している。縦軸が面密度、横軸が位置を示している。図１１（ａ）では、ドーパントとピン止め材の共ドープを行った場合のピン止め材の面密度の一例を示している。言い換えれば、ＳｉＣ側にまずピン止め材を注入した後で、金属材の電極を形成した場合を示している。例えば、（ｎ＋）ＳｉＣ半導体では、ｎ型のピン止め材となるＳを注入した場合を示している。Ｓｅ、Ｔｅを注入した場合も同様である。（ｐ＋）ＳｉＣ半導体にｐ型のピン止め材となるＭｇ、Ｃａ、Ｓｒ、Ｂａを注入した場合もグラフの傾向は同様である。図１１（ａ）の点線で示すように、金属膜が形成されてもアニールされる前は、ＳｉＣの表面側が高濃度になってはいるが、特に目立つピークは存在していない。これに対して、アニール処理を行なうことで、界面にパイルアップが生じ、ＳｉＣの金属との界面部、ここでは、ＳｉＣの表面から１０Å内に、Ｓ（或いは、その他の「ピン止め材」）のピークが表れていることがわかる。ピークの出来る機構は、電子移動による安定化である。１０Å以内であれば、電子の移動が可能なので、この範囲にピークが出現する。このプロセスの特徴として、共ドープの効果により、高効率に活性化が出来る。また、金属側での不純物が少ないので、金属側の抵抗を低く保つことが可能である。つまり、接触抵抗の低減だけではなく、基板側、金属側の低抵抗化もできている。「ピン止め材」を更に多量に導入すれば、共ドープの効果を高めることは可能である。それにより、動作温度での活性化率を１００％近くにすることも、即ち、基板部分の低抵抗化も可能である。本実施例では、ピン止め効果のみを実証するために、敢えて「ピン止め材」の量を少なくしている。よって、１０％程度の活性化率の向上が見られる程度であるが、更に高めることは容易である。このプロセスは、活性化アニールによって「ピン止め材」（ＳやＭｇなど）が拡散しないこと、電極を形成した後の低温アニールによって、界面にパイルアップすること、という二つの特性を用いている。第一の特性は格子定数が小さいことが原因である。第二の特性は、ギャップが大きいことが原因である。
【００５７】
図１１（ｂ）では、Ｓ（Ｓｅ、Ｔｅでも同様）が含有した電極材料をターゲットに用いてスパッタした場合のピン止め材の面密度の一例を示している。図１１（ｂ）の点線で示すように、金属膜が形成されアニールされる前は、金属膜中にほぼ同濃度でＳが存在している。これに対して、アニール処理を行なうことで、金属側からＳｉＣ側にＳが移動し界面にパイルアップが生じ、ＳｉＣの金属との界面部、ここでは、ＳｉＣの表面から１０Å内に、Ｓのピークが表れていることがわかる。（ｐ＋）ＳｉＣ半導体にｐ型のピン止め材となるＭｇ、Ｃａ、Ｓｒ、Ｂａを注入した場合もグラフの傾向は同様である。この時、ピン止め材は、基板内部には殆ど拡散しない。ゆえに、共ドープの効果は発揮できない。また、金属側に不純物が多量に入ることになるので、金属の抵抗は高めにならざるをえない。つまり、特性という意味では、（ａ）のプロセスの方が優れている。しかし、（ｂ）のプロセスは、非常に簡便であり、コスト面で優れている。
【００５８】
ここで、（ｎ＋）ＳｉＣ半導体基板２００として、例えば（０００―１）面など、他の面を主表面とする４Ｈ−ＳｉＣ基板を用いてもよい。つまり、本実施例のソース電極とｎ＋領域の界面へのＳ（或いはＳｅ、Ｔｅ）のパイルアップによるオーミック接続、或いは、ソース電極とｐ＋領域の界面へのＭｇ（或いはＣａ、Ｓｒ、Ｂａ）のパイルアップによるオーミック接続は、その基板方位に関係なく有効であるからである。つまり、硫黄（或いは、セレン、テルル）の電子状態が、伝導帯の底付近に局在状態を作ることは、バルクとしての性質である。また、Ｍｇ（或いは、カルシウム、ストロンチウム、バリウム）の電子状態が、価電子帯の頂上付近に局在状態を作ることは、バルクとしての性質である。
【００５９】
第１の実施形態では、ソース電極／ｎ＋領域界面への硫黄の低温でのパイルアップ、ソース電極／ｐ＋領域界面へのＭｇの低温でのパイルアップによりオーミック接続が得られた。硫黄の代わりに、Ｓｅ、Ｔｅを導入しても同様であった。Ｍｇの代わりに、Ｃａ、Ｓｒ、Ｂａを導入しても同様であった。その結果、（１）ソース電極／ｎ＋領域界面のオン抵抗が従来よりも桁違いに小さくできることが分かった。接触抵抗として、１×１０−５Ωｃｍ２以下が目標であるが、１×１０−７Ωｃｍ２が実現出来ている。（２）ソース電極／ｐ＋領域界面の接触抵抗が従来よりも桁違いに小さく出来ることが分かった。接触抵抗として、１×１０−３Ωｃｍ２以下が目標であるが、こちらも、１×１０−６Ωｃｍ２が実現出来ている。（３）従来構成であれば、ソース電極とｎ＋領域、ｐ＋領域との高温での界面反応層を形成することで、接触を取っていた。ゲート絶縁膜を作成した後に、高温熱工程を通ると、ＳｉＯ２／ＳｉＣ基板界面のダングリングボンドが大量に発生するため、移動度が極端に低下することが知られている。しかし、本実施形態では、低温での添加物質のパイルアップを目的とした低温アニールのみを行っている。その結果、チャネル移動度が従来（高温熱工程通過後、ピーク値２０ｃｍ２／Ｖｓ）の一桁以上大きい値（本実施形態のプロセス通過後、ピーク値３２０ｃｍ２／Ｖｓ）を出すことが分かった。この移動度の向上は、オン抵抗に直接的な影響を与えるので、デバイス特性向上に極めて有効である。（４）電極を、ＴｉＮ電極、ポリシリコン電極、Ｗ電極と変えたが、大きな違いは見られなかった。しかし、硫黄、或いはＭｇを導入しなかった場合には、電極依存性が極めて強く出ている。
【００６０】
以上のように第１の実施形態によれば、ソース電極とドレイン電極を共にオーミック接続にできる。よって、ｐ型ＳｉＣ領域と金属との低抵抗コンタクトの実現を可能にできる。また、ｎ型ＳｉＣ領域と金属との低抵抗コンタクトのより低温での実現を可能にできる。さらに、１つの電極で同時にｐ型ＳｉＣ領域とｎ型ＳｉＣ領域とに接続できる。
【００６１】
勿論、ｎ領域と金属のオーミック接合、或いは、ｐ領域と金属のオーミック接合の片方のみを作ることも可能である。例えば、ｎ領域とＮｉをオーミック接合しておいて、ｐ領域だけ、Ａｌ導入と同時にＭｇを導入しておけば良い。
【００６２】
（第２の実施形態）
第１の実施形態では、（ｎ＋）ＳｉＣ半導体領域２３０を形成する際に、ドーパントとピン止め材の共ドープを行った場合を説明した。同様に、（ｐ＋）ＳｉＣ半導体領域２２０を形成する際に、ドーパントとピン止め材の共ドープを行った場合を説明した。第２の実施形態では、スパッタ法を用いて（ｎ＋）ＳｉＣ半導体領域２３０と（ｐ＋）ＳｉＣ半導体領域２２０にピン止め材を導入する方法を説明する。
【００６３】
第２の実施形態における半導体装置の製造方法の要部工程を示すフローチャートが図１２に示されている。図１２において、ピン止め材（Ｓ）のイオン注入工程（Ｓ１０８）とピン止め材（Ｍｇ）のイオン注入工程（Ｓ１１２）とが削除された点と、電極（ソース電極）形成工程（Ｓ１１８）の代わりに、電極（ソース電極）形成工程（Ｓ１２０）が追加された点以外は、図５と同様である。また、半導体装置の構成自体は図１と同様である。また、以下、特に説明しない内容は第１の実施形態と同様である。（ｎ−）ＳｉＣ膜形成工程（Ｓ１０２）から（ｎ＋）化用のイオン注入工程（Ｓ１０６）までは第１の実施形態と同様である。
【００６４】
第２の実施形態における半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図が図１３に示されている。図１３では、図１２のイオン注入工程（Ｓ１０６）から電極（ソース電極）形成工程（Ｓ１１８）までを示している。
【００６５】
図１３（ａ）において、イオン注入工程（Ｓ１０６）として、（ｐ−）ＳｉＣ半導体領域２１０表面の一部に、選択的にｎ型の導電性不純物を注入することにより、（ｎ＋）ＳｉＣ半導体領域２３０を形成する。第２の実施形態では、続けて、Ｓのイオン注入は行わない。
【００６６】
図１３（ｂ）において、（ｐ＋）化用のイオン注入工程（Ｓ１１０）として、（ｐ−）ＳｉＣ半導体領域２１０表面の他の一部に、（ｎ＋）ＳｉＣ半導体領域２３０と隣接するように選択的にｐ型の導電性不純物を注入することにより、（ｐ＋）ＳｉＣ半導体領域２２０を形成する。第２の実施形態では、続けて、Ｍｇのイオン注入は行わない。
【００６７】
そして、アニール工程（Ｓ１１４）と、絶縁膜形成工程（Ｓ１１６）とを第１の実施形態と同様に実施する。
【００６８】
図１３（ｃ）において、電極（ソース電極）形成工程（Ｓ１２０）として、第１の実施形態と同様、レジスト膜と酸化膜２５０が除去されて形成された開口部によって露出された（ｐ＋）ＳｉＣ半導体領域２２０表面および（ｎ＋）ＳｉＣ半導体領域２３０表面の一部に、金属などの導電体膜を形成する。その際、ＳとＭｇとの両方が含有した導電性材料のターゲットを用いてスパッタ法により、導電体膜を形成する。かかる導電体膜が電極２４０となる。実施例１の電極２４０とは、「ピン止め材」を含有している点が異なる。詳しい説明は図１１にて行っている。その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去（リフトオフ）する。また、酸化膜２５０の幅をエッチバック等で狭くすれば酸化膜２５０と電極２４０とが接触しないように隙間を形成できる。
【００６９】
以降の工程は、第１の実施形態と同様である。低温アニール工程（Ｓ１２２）により、（ｎ＋）ＳｉＣ半導体領域２３０上の電極２４０からＳが、（ｐ＋）ＳｉＣ半導体領域２２０上の電極２４０からＭｇが、それぞれＳｉＣ側に移動し、界面部にパイルアップする。そして、第１の実施形態と同様、（ｎ＋）ＳｉＣ半導体領域２３０と電極２４０がオーミック接続する。同様に、（ｐ＋）ＳｉＣ半導体領域２２０と電極２４０がオーミック接続する。本実施例では、ｎ型ＳｉＣ領域と金属との界面での「ピン止め材（Ｓ）」の量は、およそ２×１０１３／ｃｍ２であった。また、ｐ型ＳｉＣ領域と金属との界面での「ピン止め材（Ｍｇ）」の量は、およそ８×１０１３／ｃｍ２であった。
【００７０】
或いは、界面近傍だけＳ、Ｍｇなどの個別ターゲットを同時にスパッター（コスパッター）しても良い。ｎ領域のＭｇは、ドーパント（Ｎなど）から電子を受け取ってしまうので、働かないことになり、ｎ領域では、Ｍｇは界面にパイルアップすることもない。ｐ領域のＳも、ドーパント（Ａｌなど）に電子を与えてしまうので、働かないことになり、ｐ領域では、Ｓは界面にパイルアップすることもない。この様に、逆向きのピン止め材は、存在しても問題がないことが分かる。つまり、両方のピン止め材を導入してしまえば、ｎ領域では伝導帯底に、ｐ領域では価電子帯直上に電極の実効仕事関数をピン止めすることになる。
【００７１】
或いは、電極を形成した後に、ＳやＭｇをイオン打ち込みしても良い。ｎ領域、ｐ領域に別々に打ち込むには、別途、マスクプロセスが必要になり、あわせずれなども問題になる。しかし、金属を製膜するときのマスクパターンそのものを使って、金属に硫黄、及びＭｇを両方ともイオン打ち込みすることにプロセス負荷は殆どない。この時、ｎ領域、ｐ領域にそれぞれ、両方のピン止め材料が導入されていることになるが、上記のように、ｎ領域では伝導帯底に、ｐ領域では価電子帯直上に電極の実効仕事関数をピン止めすることになる。Ｓの代わりに、Ｓｅ、Ｔｅを、Ｍｇの代わりに、Ｃａ、Ｓｒ、Ｂａを用いても良い。
【００７２】
勿論、ｎ領域と金属のオーミック接合、或いは、ｐ領域と金属のオーミック接合の片方のみを作ることも可能である。例えば、ＮｉにＭｇを導入した電極を作成すると、ｎ領域とＮｉはオーミック接合する。ｐ領域だけ、界面にＭｇがパイルアップして、ｐ領域もオーミック接合となる。
【００７３】
以上のように第２の実施形態でも、ソース電極とドレイン電極を共にオーミック接続にできる。よって、ｐ型ＳｉＣ領域と金属との低抵抗コンタクトの実現を可能にできる。ソース電極／ｐ＋領域界面では、接触抵抗として、１×１０−６Ωｃｍ２が実現出来ている。また、ｎ型ＳｉＣ領域と金属との低抵抗コンタクトのより低温での実現を可能にできる。ソース電極／ｎ＋領域界面では、接触抵抗として、１×１０−７Ωｃｍ２が実現出来ている。さらに、１つの電極で同時にｐ型ＳｉＣ領域とｎ型ＳｉＣ領域とに接続できる。電極を、ＴｉＮ電極、ポリシリコン電極、Ｗ電極と変えたが、大きな違いは見られなかった。しかし、硫黄、或いはＭｇを導入しなかった場合には、電極依存性が極めて強く出ている。また、チャネル移動度が従来（高温熱工程通過後、ピーク値２０ｃｍ２／Ｖｓ）の一桁以上大きい値（本実施形態のプロセス通過後、ピーク値３２０ｃｍ２／Ｖｓ程度）を出すことが分かった。
【００７４】
（第３の実施形態）
第１の実施形態では、（ｎ−）ＳｉＣ半導体層２０２にｐ型ドーパントを選択的に注入して、複数のｐ型ＳｉＣ領域とｐ型ＳｉＣ領域間のｎ型ＳｉＣ領域を形成したが、これに限るものではない。
【００７５】
図１４では、第３の実施形態における半導体装置の構成を示している。図１４では、図１と同様、ＤｉＭＯＳＦＥＴの構造断面を示している。図１４では、（ｎ−）ＳｉＣ半導体層２０２上に、互いに間隔を隔て所定の膜厚の複数の低濃度ｐ型（ｐ−）ＳｉＣ半導体領域２１２が形成され、（ｐ−）ＳｉＣ半導体領域２１２間に高濃度ｎ型（ｎ＋）ＳｉＣ半導体領域２１４が形成された点以外は、図１と同様である。また、以下、特に説明する内容以外は、第１の実施形態と同様である。
【００７６】
図１５に第３の実施形態における半導体装置の製造方法の要部工程を示すフローチャートを示している。図１５において、（ｐ−）化用のイオン注入工程（Ｓ１０４）の代わりに、（ｎ−）ＳｉＣ膜形成工程（Ｓ１０２）と（ｎ＋）化用のイオン注入工程（Ｓ１０６）との間に、（ｐ−）ＳｉＣ膜形成工程（Ｓ１０３）と（ｎ＋）化用のイオン注入工程（Ｓ１０５）を追加した点以外は図５と同様である。
【００７７】
図１６に第３の実施形態における半導体装置の製造方法のフローチャートに対応して実施される工程を表す。図１６では、図１５の（ｐ−）ＳｉＣ膜形成工程（Ｓ１０３）から低温アニール工程（Ｓ１２８）までを示している。
【００７８】
図１６（ａ）において、（ｐ−）ＳｉＣ膜形成工程（Ｓ１０３）として、（ｎ−）ＳｉＣ半導体層２０２上に、（ｐ−）ＳｉＣ半導体層２１２をエピタキシャル成長させる。例えば、０．６μｍの膜厚で形成する。その際、（ｎ＋）ＳｉＣ半導体基板２００側の０．４μｍの不純物濃度は、例えば、４×１０１７／ｃｍ３とし、表面側の０．２μｍの不純物濃度は、例えば、１×１０１６／ｃｍ３とすると好適である。ｐ型の不純物は、Ａｌを用いば良い。
【００７９】
図１６（ｂ）において、（ｎ＋）化用のイオン注入工程（Ｓ１０５）として、（ｐ−）ＳｉＣ半導体層２１２に選択的にＮをイオン注入し、（ｎ＋）ＳｉＣ半導体領域２１４を形成する。具体的には、まず、イオン注入マスクを形成する。たとえばポリシリコン膜を成長させ、所定のレジストマスクプロセスを経た後、ポリシリコン膜のパターニングを行う。その際ポリシリコンのエッチング条件を異方性の強い条件たとえばリアクティブイオンエッチングで形成する。エッチングが異方的であるためマスクは矩形にパターニングされる。このイオン注入マスクを用いて窒素をイオン注入し、ｐ＋エピ層をｎ型に転換させ（不純物濃度は、例えば、１×１０１６／ｃｍ３程度とすると好適である）、下地の（ｎ−）ＳｉＣ半導体層２０２につなげる。これにより、（ｎ＋）ＳｉＣ半導体領域２１４とならなかった（ｐ−）ＳｉＣ半導体層２１２の残りが、図１における（ｐ−）ＳｉＣ半導体領域２１０となる。
【００８０】
以降の工程は、第１の実施形態或いは第２の実施形態と同様である。これにより、図１６（ｃ）に示すように、第１の実施形態と同等の半導体装置を形成できる。第３の実施形態では、ＭＯＳチャネル領域をイオン注入する必要がないためイオン注入起因の順方向特性劣化が防げることが利点である。
【００８１】
（第４の実施形態）
第２の実施形態では、（ｎ−）ＳｉＣ半導体層２０２にｐ型ドーパントを選択的に注入して、複数のｐ型ＳｉＣ領域とｐ型ＳｉＣ領域間のｎ型ＳｉＣ領域を形成したが、これに限るものではない。
【００８２】
第４の実施形態における半導体装置の構成は、図１４と同様である。また、以下、特に説明する内容以外は、第２の実施形態と同様である。
【００８３】
図１７に第４の実施形態における半導体装置の製造方法の要部工程を示す。図１７において、（ｐ−）化用のイオン注入工程（Ｓ１０４）の代わりに、（ｎ−）ＳｉＣ膜形成工程（Ｓ１０２）と（ｎ＋）化用のイオン注入工程（Ｓ１０６）との間に、（ｐ−）ＳｉＣ膜形成工程（Ｓ１０３）と（ｎ＋）化用のイオン注入工程（Ｓ１０５）を追加した点以外は図１２と同様である。また、（ｐ−）ＳｉＣ膜形成工程（Ｓ１０３）と（ｎ＋）化用のイオン注入工程（Ｓ１０５）の内容は、第３の実施形態と同様である。
【００８４】
これにより、第２の実施形態と同等の半導体装置を形成できる。第４の実施形態では、ＭＯＳチャネル領域をイオン注入する必要がないためイオン注入起因の順方向特性劣化が防げることが利点である。
【００８５】
（第５の実施形態）
上述した各実施形態では、ＤｉＭＯＳＦＥＴについて説明した。しかし、適用可能な半導体装置は、これに限るものではない。第５の実施形態では、一例として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）に適用した場合について説明する。
【００８６】
図１８に第５の実施形態における半導体装置の構成を示す。図１８では、一例として、ＩＧＢＴの構造断面を示している。図１８において、ｎ型（ｎ＋）ＳｉＣ半導体基板２００の代わりに、ｐ型（ｐ＋）ＳｉＣ半導体基板２０１を用いた点、および（ｎ−）ＳｉＣ半導体層２０２の代わりに、ｎ型半導体層２０６として、（ｎ＋）ＳｉＣ半導体層２０３と（ｎ−）ＳｉＣ半導体層２０４の積層構造にした点、以外は図１と同様である。言い換えれば、高濃度ｐ型（ｐ＋）ＳｉＣ半導体基板２０１の表面上に、高濃度ｎ型（ｎ＋）ＳｉＣ半導体層２０３（不純物濃度は、例えば、６×１０１７／ｃｍ３程度）が形成され、配置される。そして、ｎ型（ｎ＋）ＳｉＣ半導体層２０３上に低濃度ｎ型（ｎ−）ＳｉＣ半導体層２０４（不純物濃度は、例えば、５×１０１５／ｃｍ３程度）が形成され、配置される。ｎ型半導体層２０６は、耐圧保持層となる。（ｐ＋）ＳｉＣ半導体基板２０１は、第１のｐ型のＳｉＣ半導体部の一例である。
【００８７】
そして、（ｐ＋）ＳｉＣ半導体基板２０１の裏面には、導電性材料の電極２６２が接続され、配置される。電極２６２はコレクタ電極となる。電極２６２は第３の電極の一例となる。その際、（ｐ＋）ＳｉＣ半導体基板２０１は、Ｍｇ、Ｃａ、Ｓｒ、及びＢａのうちの少なくとも１種類の元素が電極２６２との界面部に面密度がピークになるように含有されている。電極２６２は、（ｐ＋）ＳｉＣ半導体基板２０１の裏面にオーミック接続される。また、電極２４０は、第５の実施形態ではエミッタ電極となる。電極２４０がｎ型（ｎ＋）ＳｉＣ半導体領域２３０及びｐ型（ｐ＋）ＳｉＣ半導体領域２２０とオーミック接続される点は上述したとおりである。
【００８８】
以上のように、ｎ型ＳｉＣおよびｐ型ＳｉＣそれぞれ用のピン止め材を電極との界面部に面密度がピークになるように含有させることで、ｎ型およびｐ型、それぞれ共に低抵抗化することができる。さらに、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０及びｐ型（ｐ＋）ＳｉＣ半導体領域２２０上に同時に１種類の金属による電極形成ができる。第５の実施形態では、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０とエミッタ電極となる電極２４０との接合部の低抵抗化と、ｐ型（ｐ＋）ＳｉＣ半導体領域２２０とエミッタ電極となる電極２４０との接合部の低抵抗化と、（ｐ＋）ＳｉＣ半導体基板２０１の裏面とコレクタ電極となる電極２６２との接合部の低抵抗化と、をすべて実現できる。但し、これに限るものではなく、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０とエミッタ電極となる電極２４０との接合部の低抵抗化と、ｐ型（ｐ＋）ＳｉＣ半導体領域２２０とエミッタ電極となる電極２４０との接合部の低抵抗化と、（ｐ＋）ＳｉＣ半導体基板２０１の裏面とコレクタ電極となる電極２６２との接合部の低抵抗化とのうち、１つだけ、或いはいずれか２つを実現する構成にしてもよい。
【００８９】
図１９に第５の実施形態における半導体装置の製造方法の要部工程を示す。図１９において、（ｎ−）ＳｉＣ膜形成工程（Ｓ１０２）の前に、（ｎ＋）ＳｉＣ膜形成工程（Ｓ１００）が追加された点と、電極（ソース電極）形成工程（Ｓ１１８）の代わりに、電極（エミッタ電極）形成工程（Ｓ１１９）が追加された点と、電極（ドレイン電極）形成工程（Ｓ１２６）の代わりに電極（コレクタ電極）形成工程（Ｓ１２７）が追加された点、以外は図５と同様である。
【００９０】
（ｎ＋）ＳｉＣ膜形成工程（Ｓ１００）として、（ｐ＋）ＳｉＣ半導体基板２０１の表面上に、（ｎ＋）ＳｉＣ半導体層２０３が形成される。（ｎ＋）ＳｉＣ半導体層２０３はコレクタ層となる。（ｎ＋）ＳｉＣ半導体層２０３はエピタキシャル成長することにより形成される。不純物（ドーパント）としては、Ｎを用いればよい。
【００９１】
そして、（ｎ−）ＳｉＣ膜形成工程（Ｓ１０２）として、（ｎ＋）ＳｉＣ半導体層２０３上に、（ｎ−）ＳｉＣ半導体層２０４が形成される。（ｎ−）ＳｉＣ半導体層２０４は、（ｎ−）ＳｉＣ半導体層２０３と同様、エピタキシャル成長することにより形成される。（ｎ−）ＳｉＣ半導体層２０４は、膜厚として、例えば、０．５μｍ以上２０μｍ以下が好適である。ここでは、例えば、１０μｍに形成される。
【００９２】
以降、絶縁膜形成工程（Ｓ１１６）まで、第１の実施形態と同様である。また、次の電極（エミッタ電極）形成工程（Ｓ１１９）は、ソース電極をエミッタ電極と読み替えた点以外は電極（ソース電極）形成工程（Ｓ１１８）の内容と同様である。以降、電極（ゲート電極）形成工程（Ｓ１２４）まで、第１の実施形態と同様である。
【００９３】
電極（コレクタ電極）形成工程（Ｓ１２７）として、（ｐ＋）ＳｉＣ半導体基板２０１の裏面上にコレクタ電極となる電極２６２を形成する。ここでは、図１０において、電極材料となるＮｉに、Ｓの代わりにＭｇを１原子％混入したターゲット１０を用いて、スパッタ法により、（ｐ＋）ＳｉＣ半導体基板２０１の裏面上に導電性膜を成膜することで電極２６２を形成する。
【００９４】
そして、低温アニール工程（Ｓ１２８）として、４００℃の熱処理を行う。例えば、アルゴン（Ａｒ）ガス中で加熱時間５分とする。かかる熱処理により、電極２６２と（ｐ＋）ＳｉＣ半導体基板２０１の界面にＭｇを集合させる（パイルアップする）ことができる。この時、界面付近には、薄くＮｉＳｉができるが、ＳｉＣとの界面にＭｇがパイルアップして、オーミック接続ができる。
【００９５】
以上のように第５の実施形態では、高性能のＩＧＢＴを得ることができた。バイポーラ動作になるため、伝導度変調が起こり、オン抵抗が小さくなる。その結果、上述したＤｉＭＯＳＦＥＴに比べて、通電能力を大幅に高めることができる。この時、電子電流のみならず、正孔電流も流れるので、エミッタ電極とｐ＋領域との接触抵抗を低くすることは、非常に重要である。第５の実施形態により、十分に低い接触抵抗を得ることができるので、今後の微細加工を伴った、ＩＧＢＴ素子作成において、第５の実施形態の技術は極めて効果的である。
【００９６】
（第６の実施形態）
第５の実施形態では、（ｎ＋）ＳｉＣ半導体領域２３０を形成する際に、ドーパントとピン止め材の共ドープを行った場合を説明した。同様に、（ｐ＋）ＳｉＣ半導体領域２２０を形成する際に、ドーパントとピン止め材の共ドープを行った場合を説明した。第６の実施形態では、スパッタ法を用いて（ｎ＋）ＳｉＣ半導体領域２３０と（ｐ＋）ＳｉＣ半導体領域２２０にピン止め材を導入する方法を説明する。第６の実施形態は、ＩＧＢＴにおいて、第２の実施形態における構成を適用させた場合に相当する。
【００９７】
図２０に第６の実施形態における半導体装置の製造方法の要部工程を示す。図２０において、ピン止め材（Ｓ）のイオン注入工程（Ｓ１０８）とピン止め材（Ｍｇ）のイオン注入工程（Ｓ１１２）とが削除された点と、電極（エミッタ電極）形成工程（Ｓ１１９）の代わりに、電極（エミッタ電極）形成工程（Ｓ１２１）が追加された点以外は、図１９と同様である。また、半導体装置の構成自体は図１８と同様である。以下、特に説明しない内容は第５の実施形態と同様である。また、イオン注入工程（Ｓ１０４）から絶縁膜形成工程（Ｓ１１６）の各工程の内容は、（ｎ−）ＳｉＣ半導体層２０２を（ｎ−）ＳｉＣ半導体層２０４と読み替える点以外は、第２の実施形態と同様である。電極（エミッタ電極）形成工程（Ｓ１２１）の内容は、ソース電極をエミッタ電極と読み替えた点以外は、第２の実施形態における電極（ソース電極）形成工程（Ｓ１２０）の内容と同様である。
【００９８】
以上のように、ＩＧＢＴの場合も、エミッタ電極とコレクタ電極を共にオーミック接続にできる。よって、ｐ型ＳｉＣ領域と金属との低抵抗コンタクトの実現を可能にできる。また、ｎ型ＳｉＣ領域と金属との低抵抗コンタクトのより低温での実現を可能にできる。さらに、１つの電極で同時にｐ型ＳｉＣ領域とｎ型ＳｉＣ領域とに接続できる。
【００９９】
（第７の実施形態）
第５の実施形態では、（ｎ−）ＳｉＣ半導体層２０４にｐ型ドーパントを選択的に注入して、複数のｐ型ＳｉＣ領域とｐ型ＳｉＣ領域間のｎ型ＳｉＣ領域を形成したが、これに限るものではない。第７の実施形態は、ＩＧＢＴにおいて、第３の実施形態における構成を適用させた場合に相当する。
【０１００】
図２１に第７の実施形態における半導体装置の構成を示す。図２１では、図１８と同様、ＩＧＢＴの構造断面を示している。図２１では、（ｎ−）ＳｉＣ半導体層２０４上に、互いに間隔を隔て所定の膜厚の複数の低濃度ｐ型（ｐ−）ＳｉＣ半導体領域２１２が形成され、（ｐ−）ＳｉＣ半導体領域２１２間に高濃度ｎ型（ｎ＋）ＳｉＣ半導体領域２１４が形成された点以外は、図１８と同様である。また、以下、特に説明する内容以外は、第５の実施形態と同様である。
【０１０１】
図２２に第７の実施形態における半導体装置の製造方法の要部工程を示す。図２２において、（ｐ−）化用のイオン注入工程（Ｓ１０４）の代わりに、（ｎ−）ＳｉＣ膜形成工程（Ｓ１０２）と（ｎ＋）化用のイオン注入工程（Ｓ１０６）との間に、（ｐ−）ＳｉＣ膜形成工程（Ｓ１０３）と（ｎ＋）化用のイオン注入工程（Ｓ１０５）を追加した点以外は図１９と同様である。（ｐ−）ＳｉＣ膜形成工程（Ｓ１０３）と（ｎ＋）化用のイオン注入工程（Ｓ１０５）の内容は、（ｎ−）ＳｉＣ半導体層２０２を（ｎ−）ＳｉＣ半導体層２０４と読み替える点以外は、第３の実施形態と同様である。
【０１０２】
（第８の実施形態）
第２の実施形態では、（ｎ−）ＳｉＣ半導体層２０２にｐ型ドーパントを選択的に注入して、複数のｐ型ＳｉＣ領域とｐ型ＳｉＣ領域間のｎ型ＳｉＣ領域を形成したが、これに限るものではない。第８の実施形態は、ＩＧＢＴにおいて、第４の実施形態における構成を適用させた場合に相当する。
【０１０３】
第８の実施形態における半導体装置の構成は、図２１と同様である。また、以下、特に説明する内容以外は、第６の実施形態と同様である。
【０１０４】
図２３に第８の実施形態における半導体装置の製造方法の要部工程を示す。図２３において、（ｐ−）化用のイオン注入工程（Ｓ１０４）の代わりに、（ｎ−）ＳｉＣ膜形成工程（Ｓ１０２）と（ｎ＋）化用のイオン注入工程（Ｓ１０６）との間に、（ｐ−）ＳｉＣ膜形成工程（Ｓ１０３）と（ｎ＋）化用のイオン注入工程（Ｓ１０５）を追加した点以外は図２０と同様である。また、（ｐ−）ＳｉＣ膜形成工程（Ｓ１０３）と（ｎ＋）化用のイオン注入工程（Ｓ１０５）の内容は、第４の実施形態と同様である。
【０１０５】
（第９の実施形態）
上述したピン止め材を用いて導電性材料とｐ型ＳｉＣ或いはｎ型ＳｉＣとのオーミック接合させる技術は、上述した例に限るものではない。第９の実施形態では、ダイオードに使用した場合について一例を説明する。
【０１０６】
図２４に第９の実施形態における半導体装置の構成を示す。図２４では、一例として、ＰｉＮダイオードの構造断面を示している。図２４において、高濃度ｎ型（ｎ＋）ＳｉＣ半導体基板２０の表面上に、ｎ型（ｎ−）ＳｉＣ半導体層２２が形成され、配置される。（ｎ＋）ＳｉＣ半導体基板２０は、ｎ型のＳｉＣ半導体部の一例である。
【０１０７】
そして、（ｎ＋）ＳｉＣ半導体基板２０の裏面には、導電性材料の電極３２が接続され、配置される。その際、（ｎ＋）ＳｉＣ半導体基板２０は、Ｓ、Ｓｅ、及びＴｅのうちの少なくとも１種類の元素が電極３２との界面部に面密度がピークになるように含有されている。本実施形態では、およそ２×１０１３／ｃｍ２であった。電極３２は、（ｎ＋）ＳｉＣ半導体基板２０の裏面にオーミック接続される。（ｎ＋）ＳｉＣ半導体基板２０の裏面に電極３２を形成する方法は、上述した各実施形態においてｎ型ＳｉＣに金属等の電極をオーミック接続させる方法と同様でよい。（ｎ＋）ＳｉＣ半導体基板２０は、ＳｉＣ半導体部の一例となる。
【０１０８】
そして、（ｎ−）ＳｉＣ半導体層２２上に、ｐ型（ｐ−）ＳｉＣ半導体領域２４が形成され、配置される。ｐ型（ｐ−）ＳｉＣ半導体領域２４上には、導電性材料の電極３０が接続され、配置される。その際、（ｐ−）ＳｉＣ半導体領域２４は、Ｍｇ、Ｃａ、Ｓｒ、及びＢａのうちの少なくとも１種類の元素が電極２４との界面部に面密度がピークになるように含有されている。本実施形態では、およそ８×１０１３／ｃｍ２であった。電極２４は、（ｐ−）ＳｉＣ半導体領域２４にオーミック接続される。（ｐ−）ＳｉＣ半導体領域２４は、第１のＳｉＣ半導体部の一例となる。（ｐ−）ＳｉＣ半導体領域２４上に電極３０を形成する方法は、上述した各実施形態においてｐ型ＳｉＣに金属等の電極をオーミック接続させる方法と同様でよい。かかるピン止め材を用いることで高濃度ではなく、低濃度の（ｐ−）ＳｉＣ半導体領域２４と電極２４はオーミック接続できる。
【０１０９】
（第１０の実施形態）
上述したピン止め材を用いて導電性材料とｐ型ＳｉＣ或いはｎ型ＳｉＣとのオーミック接合させる技術は、上述した例に限るものではない。第１０の実施形態では、他の半導体装置の一例を説明する。
【０１１０】
図２５に第１０の実施形態における半導体装置の構成を示す。図２５では、一例として、一方の電極がショットキー接続される半導体装置の構造断面を示している。図２５において、高濃度ｎ型（ｎ＋）ＳｉＣ半導体基板２０の表面上に、ｎ型（ｎ−）ＳｉＣ半導体層２２が形成され、配置される。（ｎ＋）ＳｉＣ半導体基板２０は、ｎ型のＳｉＣ半導体部の一例である。
【０１１１】
そして、（ｎ＋）ＳｉＣ半導体基板２０の裏面には、導電性材料の電極３２が接続され、配置される。その際、（ｎ＋）ＳｉＣ半導体基板２０は、Ｓ、Ｓｅ、及びＴｅのうちの少なくとも１種類の元素が電極３２との界面部に面密度がピークになるように含有されている。本実施形態では、およそ２×１０１３／ｃｍ２であった。電極３２は、（ｎ＋）ＳｉＣ半導体基板２０の裏面にオーミック接続される。（ｎ＋）ＳｉＣ半導体基板２０の裏面に電極３２を形成する方法は、上述した各実施形態においてｎ型ＳｉＣに金属等の電極をオーミック接続させる方法と同様でよい。（ｎ＋）ＳｉＣ半導体基板２０は、ＳｉＣ半導体部の一例となる。そして、（ｎ−）ＳｉＣ半導体層２２上に、金属の電極３１がショットキー接続される。
【０１１２】
（第１１の実施形態）
上述したピン止め材を用いて導電性材料とｐ型ＳｉＣ或いはｎ型ＳｉＣとのオーミック接合させる技術は、上述した例に限るものではない。第１１の実施形態では、ダイオードに使用した場合について他の一例を説明する。
【０１１３】
図２６に第１１の実施形態における半導体装置の構成を示す。図２６において、高濃度ｎ型（ｎ＋）ＳｉＣ半導体基板２０の表面上に、ｎ型（ｎ−）ＳｉＣ半導体層２２が形成され、配置される。（ｎ＋）ＳｉＣ半導体基板２０は、ｎ型のＳｉＣ半導体部の一例である。
【０１１４】
そして、（ｎ＋）ＳｉＣ半導体基板２０の裏面には、導電性材料の電極３２が接続され、配置される。その際、（ｎ＋）ＳｉＣ半導体基板２０は、Ｓ、Ｓｅ、及びＴｅのうちの少なくとも１種類の元素が電極３２との界面部に面密度がピークになるように含有されている。本実施形態では、およそ２×１０１３／ｃｍ２であった。電極３２は、（ｎ＋）ＳｉＣ半導体基板２０の裏面にオーミック接続される。（ｎ＋）ＳｉＣ半導体基板２０の裏面に電極３２を形成する方法は、上述した各実施形態においてｎ型ＳｉＣに金属等の電極をオーミック接続させる方法と同様でよい。（ｎ＋）ＳｉＣ半導体基板２０は、ＳｉＣ半導体部の一例となる。
【０１１５】
そして、（ｎ−）ＳｉＣ半導体層２２上に、選択的に複数のｐ型（ｐ＋）ＳｉＣ半導体領域２６が形成され、配置される。そして、ｐ型（ｐ＋）ＳｉＣ半導体領域２６間には、ｐ型（ｐ−）ＳｉＣ半導体領域２８とｎ型（ｎ＋）ＳｉＣ半導体領域２９とが形成され、下からこの順で配置される。そして、両側のｐ型（ｐ＋）ＳｉＣ半導体領域２６とｐ型（ｐ＋）ＳｉＣ半導体領域２６間の（ｎ＋）ＳｉＣ半導体領域２９上に１つの電極３３が接続される。その際、（ｐ＋）ＳｉＣ半導体領域２６は、Ｍｇ、Ｃａ、Ｓｒ、及びＢａのうちの少なくとも１種類の元素が電極３３との界面部に面密度がピークになるように含有されている。本実施形態では、およそ８×１０１３／ｃｍ２であった。電極３３は、ｐ型（ｐ＋）ＳｉＣ半導体領域２６にオーミック接続される。（ｐ型（ｐ＋）ＳｉＣ半導体領域２６は、第１のＳｉＣ半導体部の一例となる。ｐ型（ｐ＋）ＳｉＣ半導体領域２６上に電極３３を形成する方法は、上述した各実施形態においてｐ型ＳｉＣに金属等の電極をオーミック接続させる方法と同様でよい。
【０１１６】
同様に、（ｎ＋）ＳｉＣ半導体領域２９は、Ｓ、Ｓｅ、及びＴｅのうちの少なくとも１種類の元素が電極３３との界面部に面密度がピークになるように含有されている。本実施形態では、およそ２×１０１３／ｃｍ２であった。電極３３は、（ｎ＋）ＳｉＣ半導体領域２９にオーミック接続される。（ｎ＋）ＳｉＣ半導体領域２９上に電極３３を形成する方法は、上述した各実施形態においてｎ型ＳｉＣに金属等の電極をオーミック接続させる方法と同様でよい。（ｎ＋）ＳｉＣ半導体領域２９は、ＳｉＣ半導体部或いは第２のＳｉＣ半導体部の一例となる。
【０１１７】
以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。上述した実施形態では、一連の半導体材料として、ＳｉＣを用いたが、これに限るものではない。特に、価電子帯の真空からの位置が５．７ｅＶ以上に大きい物質に有効である。また、半導体部における拡散が小さい場合に有効なので、格子定数がＳｉよりも小さい方が有効である。例えば、一連の半導体材料として、窒化ガリウム（ＧａＮ）、ダイヤモンド等を用いても同様の効果を得ることができる。
【０１１８】
また、各層（膜）の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【０１１９】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。
【０１２０】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
【符号の説明】
【０１２１】
２００  （ｎ＋）ＳｉＣ半導体基板、２０１  （ｐ＋）ＳｉＣ半導体基板、２０２，２０４  （ｎ−）ＳｉＣ半導体層、２０３  （ｎ＋）ＳｉＣ半導体層、２１０，２１２  （ｐ−）ＳｉＣ半導体領域、２１４  （ｎ＋）ＳｉＣ半導体領域、２２０  （ｐ＋）ＳｉＣ半導体領域、２３０  （ｎ＋）ＳｉＣ半導体領域、２４０，２６０，２６２  電極、２５０  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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