(57)【特許請求の範囲】
【請求項１】
製造装置と、測定器と、記憶装置と、複数の寸法と複数の電圧値とが登録された相関テーブルと、遅延調整装置と、を用いて、半導体集積回路を製造する方法であって、
前記製造装置によって、トランジスタと設定電圧を前記トランジスタに印加するための設定電圧発生回路とを備える複数のマクロをチップ上に形成するマクロ形成ステップと、
前記測定器によって、前記マクロ形成ステップにおいて、前記複数のマクロの各々に対して前記トランジスタが前記チップ上に形成されたときの寸法を表すプロセスデータを生成して前記記憶装置に格納するプロセスデータ生成ステップと、
前記遅延調整装置によって、前記相関テーブルと前記記憶装置とを参照して、前記複数の電圧値の中から、前記プロセスデータが表す前記複数のマクロの各々における前記寸法に対応する電圧値を最適電圧値として選択する最適電圧選択ステップと、
前記遅延調整装置によって、前記複数のマクロの各々の前記設定電圧発生回路に対して、前記最適電圧値を前記設定電圧として設定する最適電圧設定ステップと、
を具備する半導体集積回路の製造方法。
【請求項２】
前記寸法は、前記複数のマクロの各々に対して前記トランジスタのゲートが前記チップ上に形成されたときの寸法を表している
請求項１に記載の半導体集積回路の製造方法。
【請求項３】
前記寸法は、前記トランジスタのゲートが前記チップ上に形成されたときのマスクの寸法、フォトレジストマスク加工後の寸法、エッチング加工後の寸法のうちの少なくとも１つを含んでいる
請求項２に記載の半導体集積回路の製造方法。
【請求項４】
前記トランジスタは、前記チップ上に設けられた半導体基板に形成され、
前記設定電圧は、前記半導体基板に印加されるバイアス電圧と、前記トランジスタのドレイン又はソースに印加される電源電圧のうちの少なくとも１つを含み、
前記電源電圧は、前記トランジスタのゲートに印加するためのスイッチング用の電圧として用いられる
請求項１〜３のいずれかに記載の半導体集積回路の製造方法。
【請求項５】
前記設定電圧発生回路は、前記設定電圧を登録するための記憶部、
を備えている請求項１〜４のいずれかに記載の半導体集積回路の製造方法。
【請求項６】
前記記憶部は、ヒューズ回路である
請求項５に記載の半導体集積回路の製造方法。
【請求項７】
前記プロセスデータは、前記複数のマクロの各々に対して前記トランジスタが前記チップ上に形成されたときの位置を表す位置情報を更に表し、
前記最適電圧選択ステップは、前記遅延調整装置によって、
前記相関テーブルと前記記憶装置とを参照して、前記複数の電圧値の中から、前記プロセスデータが表す前記複数のマクロの各々における前記寸法に対応する電圧値を前記最適電圧値として選択する選択ステップと、
前記プロセスデータが表す前記複数のマクロの各々における前記位置情報と、前記選択ステップにより選択された前記最適電圧値とを対応付ける電圧・位置対応データを生成して前記記憶装置に格納するデータ生成ステップと、
前記電圧・位置対応データが表す前記複数のマクロの各々における前記位置情報及び前記最適電圧値と、前記設定電圧発生回路が前記チップ上に形成されたときの位置を表す設定電圧発生回路位置情報とを対応付ける統合電圧・位置対応データを生成して前記記憶装置に格納する統合データ生成ステップと、
を具備し、
前記最適電圧設定ステップは、前記遅延調整装置によって、
前記記憶装置を参照して、前記統合電圧・位置対応データに基づいて、前記複数のマクロの各々の前記設定電圧発生回路に対して前記最適電圧値を前記設定電圧として設定するステップ、
を具備する請求項１〜６のいずれかに記載の半導体集積回路の製造方法。
【請求項８】
前記記憶装置には、前記複数のマクロを前記チップ上に配置するときのレイアウトを表すレイアウトデータが格納され、
前記マクロ形成ステップは、前記製造装置によって、
前記レイアウトデータに基づいて、前記トランジスタと前記設定電圧発生回路とを備える前記複数のマクロを前記チップ上に形成するステップ、
を具備し、
前記最適電圧選択ステップは、前記遅延調整装置によって、
前記記憶装置を参照して、前記レイアウトデータに基づいて、前記複数のマクロの各々における前記設定電圧発生回路の位置を検索位置として検索し、前記検索位置を表す前記設定電圧発生回路位置情報を取得する回路位置取得ステップ、
を更に具備する請求項７に記載の半導体集積回路の製造方法。
【請求項９】
トランジスタと設定電圧を前記トランジスタに印加するための設定電圧発生回路とを備える複数のマクロがチップ上に形成された半導体集積回路を製造したときに、測定器と、記憶装置と、複数の寸法と複数の電圧値とが登録された相関テーブルと、遅延調整装置と、を用いて、前記トランジスタの製造上のばらつきによる遅延を調整する方法であって、
前記測定器によって、前記複数のマクロの各々に対して前記トランジスタが前記チップ上に形成されたときの寸法を表すプロセスデータを生成して前記記憶装置に格納するプロセスデータ生成ステップと、
前記遅延調整装置によって、前記相関テーブルと前記記憶装置とを参照して、前記複数の電圧値の中から、前記プロセスデータが表す前記複数のマクロの各々における前記寸法に対応する電圧値を最適電圧値として選択する最適電圧選択ステップと、
前記遅延調整装置によって、前記複数のマクロの各々の前記設定電圧発生回路に対して、前記最適電圧値を前記設定電圧として設定する最適電圧設定ステップと、
を具備する半導体集積回路における遅延調整方法。
【請求項１０】
前記寸法は、前記複数のマクロの各々に対して前記トランジスタのゲートが前記チップ上に形成されたときの寸法を表している
請求項９に記載の半導体集積回路における遅延調整方法。
【請求項１１】
前記寸法は、前記トランジスタのゲートが前記チップ上に形成されたときのマスクの寸法、フォトレジストマスク加工後の寸法、エッチング加工後の寸法のうちの少なくとも１つを含んでいる
請求項１０に記載の半導体集積回路における遅延調整方法。
【請求項１２】
前記トランジスタは、前記チップ上に設けられた半導体基板に形成され、
前記設定電圧は、前記半導体基板に印加されるバイアス電圧と、前記トランジスタのドレイン又はソースに印加される電源電圧のうちの少なくとも１つを含み、
前記電源電圧は、前記トランジスタのゲートに印加するためのスイッチング用の電圧として用いられる
請求項９〜１１のいずれかに記載の半導体集積回路における遅延調整方法。
【請求項１３】
前記設定電圧発生回路は、前記設定電圧を登録するための記憶部、
を備えている請求項９〜１２のいずれかに記載の半導体集積回路における遅延調整方法。
【請求項１４】
前記記憶部は、ヒューズ回路である
請求項１３に記載の半導体集積回路における遅延調整方法。
【請求項１５】
前記プロセスデータは、前記複数のマクロの各々に対して前記トランジスタが前記チップ上に形成されたときの位置を表す位置情報を更に表し、
前記最適電圧選択ステップは、前記遅延調整装置によって、
前記相関テーブルと前記記憶装置とを参照して、前記複数の電圧値の中から、前記プロセスデータが表す前記複数のマクロの各々における前記寸法に対応する電圧値を前記最適電圧値として選択する選択ステップと、
前記プロセスデータが表す前記複数のマクロの各々における前記位置情報と、前記選択ステップにより選択された前記最適電圧値とを対応付ける電圧・位置対応データを生成して前記記憶装置に格納するデータ生成ステップと、
前記電圧・位置対応データが表す前記複数のマクロの各々における前記位置情報及び前記最適電圧値と、前記設定電圧発生回路が前記チップ上に形成されたときの位置を表す設定電圧発生回路位置情報とを対応付ける統合電圧・位置対応データを生成して前記記憶装置に格納する統合データ生成ステップと、
を具備し、
前記最適電圧設定ステップは、前記遅延調整装置によって、
前記記憶装置を参照して、前記統合電圧・位置対応データに基づいて、前記複数のマクロの各々の前記設定電圧発生回路に対して前記最適電圧値を前記設定電圧として設定するステップ、
を具備する請求項９〜１４のいずれかに記載の半導体集積回路における遅延調整方法。
【請求項１６】
前記記憶装置には、前記複数のマクロを前記チップ上に配置するときのレイアウトを表すレイアウトデータが格納され、
前記最適電圧選択ステップは、前記遅延調整装置によって、
前記記憶装置を参照して、前記レイアウトデータに基づいて、前記複数のマクロの各々における前記設定電圧発生回路の位置を検索位置として検索し、前記検索位置を表す前記設定電圧発生回路位置情報を取得する回路位置取得ステップ、
を更に具備する請求項１５に記載の半導体集積回路における遅延調整方法。
【請求項１７】
トランジスタと設定電圧を前記トランジスタに印加するための設定電圧発生回路とを備える複数のマクロをチップ上に形成する製造装置と、記憶装置と、前記複数のマクロの各々に対して前記トランジスタが前記チップ上に形成されたときの寸法を表すプロセスデータを生成して前記記憶装置に格納する測定器と、複数の寸法と複数の電圧値とが登録された相関テーブルとを具備するシステムに適用され、前記トランジスタの製造上のばらつきによる遅延を調整する遅延調整装置であって、
前記相関テーブルと前記記憶装置とを参照して、前記複数の電圧値の中から、前記プロセスデータが表す前記複数のマクロの各々における前記寸法に対応する電圧値を最適電圧値として選択する最適電圧選択部と、
前記遅延調整装置によって、前記複数のマクロの各々の前記設定電圧発生回路に対して、前記最適電圧値を前記設定電圧として設定する最適電圧設定部と、
を具備する遅延調整装置。
【請求項１８】
前記寸法は、前記複数のマクロの各々に対して前記トランジスタのゲートが前記チップ上に形成されたときの寸法を表している
請求項１７に記載の遅延調整装置。
【請求項１９】
前記寸法は、前記トランジスタのゲートが前記チップ上に形成されたときのマスクの寸法、フォトレジストマスク加工後の寸法、エッチング加工後の寸法のうちの少なくとも１つを含んでいる
請求項１８に記載の遅延調整装置。
【請求項２０】
前記トランジスタは、前記チップ上に設けられた半導体基板に形成され、
前記設定電圧は、前記半導体基板に印加されるバイアス電圧と、前記トランジスタのドレイン又はソースに印加される電源電圧のうちの少なくとも１つを含み、
前記電源電圧は、前記トランジスタのゲートに印加するためのスイッチング用の電圧として用いられる
請求項１７〜１９のいずれかに記載の遅延調整装置。
【請求項２１】
前記プロセスデータは、前記複数のマクロの各々に対して前記トランジスタが前記チップ上に形成されたときの位置を表す位置情報を更に表し、
前記最適電圧選択部は、
前記相関テーブルと前記記憶装置とを参照して、前記複数の電圧値の中から、前記プロセスデータが表す前記複数のマクロの各々における前記寸法に対応する電圧値を前記最適電圧値として選択する選択部と、
前記プロセスデータが表す前記複数のマクロの各々における前記位置情報と、前記選択部により選択された前記最適電圧値とを対応付ける電圧・位置対応データを生成して前記記憶装置に格納するデータ生成部と、
前記電圧・位置対応データが表す前記複数のマクロの各々における前記位置情報及び前記最適電圧値と、前記設定電圧発生回路が前記チップ上に形成されたときの位置を表す設定電圧発生回路位置情報とを対応付ける統合電圧・位置対応データを生成して前記記憶装置に格納する統合データ生成部と、
を具備し、
前記最適電圧設定部は、
前記記憶装置を参照して、前記統合電圧・位置対応データに基づいて、前記複数のマクロの各々の前記設定電圧発生回路に対して前記最適電圧値を前記設定電圧として設定する
請求項１７〜２０のいずれかに記載の遅延調整装置。
【請求項２２】
前記記憶装置には、前記複数のマクロを前記チップ上に配置するときのレイアウトを表すレイアウトデータが格納され、
前記最適電圧選択部は、
前記記憶装置を参照して、前記レイアウトデータに基づいて、前記複数のマクロの各々における前記設定電圧発生回路の位置を検索位置として検索し、前記検索位置を表す前記設定電圧発生回路位置情報を取得する回路位置取得部、
を更に具備する請求項２１に記載の遅延調整装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の製造方法に関し、特にトランジスタの製造上のばらつきによる遅延を調整する方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）  ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）では微細化に伴いチップ面内のゲート｛マスク、フォトレジストマスク加工（以下ＰＲ）後、エッチング加工（以下ＥＴ）後｝寸法のばらつき傾向がチップ面内のトランジスタ特性ばらつきへ影響を与えており、特に６５ｎｍ世代以降ではその傾向が顕著になってきている。
【０００３】
図１は、従来の半導体集積回路として、特開平４−２４７６５３号公報に記載された半導体集積回路の構成を示している。従来の半導体集積回路では、トランジスタを備えたゲート回路１１０と、遅延時間検出回路１１１と、基板バイアス電圧発生回路１１２と、を具備している。ゲート回路１１０と遅延時間検出回路１１１と基板バイアス電圧発生回路１１２は、チップ上に形成されている。
遅延時間検出回路１１１は、ゲート回路１１０（トランジスタのゲート）に電源電圧が印加されてから、ゲート回路１１０が動作（トランジスタがオン）するまでの遅延時間を検出する。遅延時間は、トランジスタへの電源電圧やトランジスタの周囲温度、製造プロセスなどによって定まる。基板バイアス電圧発生回路１１２は、その遅延時間の検出結果に対応した基板バイアス電圧を発生する。このように、従来の半導体集積回路では、ゲート回路１１０（トランジスタ）の製造上のばらつきによる遅延を調整する。
【０００４】
【特許文献１】特開平４−２４７６５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の半導体集積回路では、例えば半導体集積回路が出荷や販売された後に、即ち、ユーザに使用されるときに、ゲート回路１１０（トランジスタ）の製造上のばらつきによる遅延を調整する。このため、従来の半導体集積回路では、上記の遅延時間検出回路１１１をチップ上に配置する必要があり、そのための面積がチップに必要であることが問題となる。
【課題を解決するための手段】
【０００６】
以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００７】
本発明の半導体集積回路の製造方法は、
製造装置（１１）と、測定器（１３）と、記憶装置（１２）と、複数の寸法と複数の電圧値とが登録された相関テーブル（５）と、遅延調整装置（１４）と、を用いて、半導体集積回路を製造する方法であって、
前記製造装置（１１）によって、トランジスタ（３）と設定電圧を前記トランジスタ（３）に印加するための設定電圧発生回路（２）とを備える複数のマクロ（１）をチップ（１０）上に形成するマクロ形成ステップ（Ｓ１）と、
前記測定器（１３）によって、前記マクロ形成ステップ（Ｓ１）において、前記複数のマクロ（１）の各々に対して前記トランジスタ（３）が前記チップ（１０）上に形成されたときの寸法を表すプロセスデータ（４）を生成して前記記憶装置（１２）に格納するプロセスデータ生成ステップ（Ｓ２）と、
前記遅延調整装置（１４）によって、前記相関テーブル（５）と前記記憶装置（１２）とを参照して、前記複数の電圧値の中から、前記プロセスデータ（４）が表す前記複数のマクロ（１）の各々における前記寸法に対応する電圧値を最適電圧値として選択する最適電圧選択ステップ（Ｓ３）と、
前記遅延調整装置（１４）によって、前記複数のマクロ（１）の各々の前記設定電圧発生回路（２）に対して、前記最適電圧値を前記設定電圧として設定する最適電圧設定ステップ（Ｓ４）と、
を具備する。
【発明の効果】
【０００８】
以上により、半導体集積回路の製造方法では、トランジスタ（のゲート）の寸法により、トランジスタに印加される設定電圧を決定し、その設定電圧を設定電圧発生回路に設定することにより、トランジスタの製造上のばらつきによる遅延を調整することができる。
【発明を実施するための最良の形態】
【０００９】
以下に添付図面を参照して、本発明の半導体集積回路の製造方法について詳細に説明する。
【００１０】
［構成］
図２は、本発明の半導体集積回路の製造方法が適用されるシステムの構成を示している。そのシステムは、製造装置１１と、測定器１３と、記憶装置１２と、遅延調整装置１４と、を具備している。
【００１１】
記憶装置１２は、後述の相関テーブル５、を備えている。また、記憶装置１２には、後述のレイアウトデータ７が格納されている。
【００１２】
図３は、図２の遅延調整装置１４の構成を示している。遅延調整装置１４は、コンピュータ４０と、ヒューズ切断部４７と、を具備している。
【００１３】
コンピュータ４０は、図示しないＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、ＣＰＵが実行するためのコンピュータプログラムが格納されたメモリと、を備えている。そのコンピュータプログラムは、最適電圧選択部４１と、最適電圧設定部４６とを含んでいる。最適電圧選択部４１は、選択部４２と、データ生成部４３と、制御位置取得部４４と、統合データ生成部４５と、を含んでいる。最適電圧選択部４１（選択部４２、データ生成部４３、制御位置取得部４４、統合データ生成部４５）と最適電圧設定部４６とヒューズ切断部４７との動作については後述する。
【００１４】
［動作］
図４は、図２のシステムの動作を示し、本発明の半導体集積回路の製造方法（ステップＳ１〜Ｓ４）を示すフローチャートである。後述のステップＳ２〜Ｓ４は、半導体集積回路における遅延調整方法を示している。
【００１５】
上記のレイアウトデータ７は、複数のマクロをチップ１０上に配置するときのレイアウトを表している。そこで、図５に示されるように、製造装置１１は、このレイアウトデータ７に基づいて、複数のマクロ１をチップ１０上に形成する（ステップＳ１；マクロ形成処理）。複数のマクロ１の各々は、トランジスタ３群と、設定電圧発生回路２と、を備えている。
【００１６】
図６に示されるように、トランジスタ３群の各々は、チップ１０上に設けられた半導体基板３１に形成される。具体的には、第１導電型の半導体基板３１の表面部には、ゲート酸化膜として第１のＳｉＯ２膜が形成される。第１のＳｉＯ２膜の表面部には、リソグラフィーとプラズマエッチングによって、ゲート３４が形成される。次に、イオン注入によって、半導体基板３１の表面部には、第２導電型の拡散層３２、３３が形成される。拡散層３２、３３は、それぞれ、ドレイン、ソースとして使用される。次に、半導体基板３１、拡散層３２、３３、第１のＳｉＯ２膜、ゲート３４の表面上には、窒化シリコン膜（ＳｉＯＮ膜）が形成される。ＳｉＯＮ膜は、保護膜やエッチングストッパーとして使用される。次に、ＳｉＯＮ膜の表面上には、第２のＳｉＯ２膜が形成される。次に、リソグラフィーとドライエッチング技術によって、第２のＳｉＯ２膜の表面から第２のＳｉＯ２膜、ＳｉＯＮ膜を貫通して拡散層３２の表面まで延びる第１コンタクトホール（図示しない）が形成され、第２のＳｉＯ２膜の表面から第２のＳｉＯ２膜、ＳｉＯＮ膜を貫通して拡散層３３の表面まで延びる第２コンタクトホール（図示しない）が形成される。次に、第１、第２コンタクトホールには、それぞれ、第１、第２金属層が形成される。この第１、第２金属層は、それぞれ、拡散層３２、３３（ドレイン、ソース）に接続される。
【００１７】
図６に示されるように、設定電圧発生回路２は、制御部２１と、記憶部２２と、を備えている。記憶部２２は、設定電圧を登録するためのヒューズ回路を備えている。設定電圧は、電源電圧とバイアス電圧とのうちの少なくとも１つを含んでいる。記憶部２２は、電源電圧を登録するためのヒューズ群を有する電源電圧記憶部２２−１と、バイアス電圧を登録するためのヒューズ群を有するバイアス電圧記憶部２２−２と、を備えている。電源電圧記憶部２２−１、バイアス電圧記憶部２２−２のヒューズ群としては、レーザートリミングヒューズ、電気ヒューズ（電流ヒューズ）が挙げられる。制御部２１は、電源電圧記憶部２２−１に登録された電源電圧をトランジスタ３群のドレイン３２又はソース３３に印加するための電源電圧制御部２１−１と、バイアス電圧記憶部２２−２に登録されたバイアス電圧を半導体基板３１に印加するためのバイアス電圧制御部２１−２と、を備えている。また、電源電圧は、トランジスタ３群のゲート３４に印加するためのスイッチング用の電圧として用いられる。この場合、電源電圧制御部２１−１は、所定のタイミングで電源電圧をトランジスタ３のゲート３４に印加する。
【００１８】
図７に示されるように、マクロ形成処理（ステップＳ１）において、測定器１３は、例えばＳＥＭ（走査型電子顕微鏡）等の側長機器により、複数のマクロ１の各々に対してトランジスタ３群のゲート３４がチップ１０上に形成されたときの寸法Ｌｓｅｍ（側長パターン）とその位置を表す位置情報（Ｘ、Ｙ）とを測定する。寸法Ｌｓｅｍは、トランジスタ３群のゲート３４がチップ１０上に形成されたときの平均値を表している。測定器１３によって測定される側長パターンが多ければ多いほど、寸法Ｌｓｅｍ（側長パターン）の平均値を正確に求めることができる。また、寸法Ｌｓｅｍは、マスクの寸法、フォトレジストマスク加工（以下、ＰＲ）後の寸法、エッチング加工（以下、ＥＴ）後の寸法のうちの少なくとも１つを含んでいる。更に、測定器１３は、複数のマクロ１の各々に対してトランジスタ３群における電気的特性を表す測定値を測定する。この測定値は、トランジスタ３群における電気的特性が測定されたときの平均値を表している。電気的特性としては、トランジスタ３群がオンしたときの電流の値Ｉｏｎ（Ｉｏｎ特性）や、トランジスタ３群のゲートに電源電圧が印加されてから、トランジスタ３群がオンするまでの遅延時間τｐｄ等が挙げられる。測定器１３は、その複数のマクロ１の各々に対する位置情報（Ｘ、Ｙ）と寸法Ｌｓｅｍと電気的特性（図示しない）とを表すプロセスデータ４を生成して、記憶装置１２に格納する（ステップＳ２；プロセスデータ生成処理）。
【００１９】
遅延調整装置１４の最適電圧選択部４１（選択部４２、データ生成部４３、制御位置取得部４４、統合データ生成部４５）は、最適電圧選択処理（ステップＳ３）を実行する。
【００２０】
図８に示されるように、上記の相関テーブル５には、複数の寸法（マスクの寸法、ＰＲ後の寸法、ＥＴ後の寸法）と複数の電気的特性（Ｉｏｎ特性、遅延時間τｐｄ）と複数の電圧値（電源電圧、バイアス電圧）とが登録されている。そこで、最適電圧選択処理（ステップＳ３）において、選択部４２は、相関テーブル５と記憶装置１２とを参照して、複数の電圧値（電源電圧、バイアス電圧）の中から、プロセスデータ４が表す複数のマクロ１の各々における寸法Ｌｓｅｍ（マスクの寸法、ＰＲ後の寸法、ＥＴ後の寸法）、電気的特性（Ｉｏｎ特性、遅延時間τｐｄ）に対応する電圧値を最適電圧値（電源電圧Ｖｄｄ、バイアス電圧Ｂｉａｓ）として選択する（ステップＳ１１；選択処理）。
【００２１】
図８に示されるように、データ生成部４３は、プロセスデータ４が表す複数のマクロ１の各々における位置情報（Ｘ、Ｙ）と、選択処理（ステップＳ１１）により選択された最適電圧値（電源電圧Ｖｄｄ、バイアス電圧Ｂｉａｓ）とを対応付ける電圧・位置対応データ６を生成して、記憶装置１２に格納する（ステップＳ１２；データ生成処理）。
【００２２】
図９に示されるように、制御位置取得部４４は、記憶装置１２を参照して、レイアウトデータ７に基づいて、複数のマクロ１の各々における設定電圧発生回路２の位置を検索位置として検索し、検索位置を表す設定電圧発生回路位置情報８（Ｘ、Ｙ、Ｍａｃｒｏ）を取得する（ステップＳ１３；回路位置取得処理）。設定電圧発生回路位置情報８は、設定電圧発生回路２がチップ１０上に形成されたときの位置を表している。
【００２３】
図１０に示されるように、統合データ生成部４５は、電圧・位置対応データ６が表す複数のマクロ１の各々における位置情報（Ｘ、Ｙ）及び最適電圧値（電源電圧Ｖｄｄ、バイアス電圧Ｂｉａｓ）と、設定電圧発生回路位置情報８（Ｘ、Ｙ、Ｍａｃｒｏ）とを対応付ける統合電圧・位置対応データ９を生成して、記憶装置１２に格納する（ステップＳ１４；統合データ生成処理）。
【００２４】
遅延調整装置１４の最適電圧設定部４６、ヒューズ切断部４７は、最適電圧設定処理（ステップＳ４）を実行する。
【００２５】
最適電圧設定処理（ステップＳ４）において、最適電圧設定部４６は、記憶装置１２を参照して、統合電圧・位置対応データ９に基づいて、複数のマクロ１の各々の設定電圧発生回路２に対して最適電圧値（電源電圧Ｖｄｄ、バイアス電圧Ｂｉａｓ）を設定電圧として設定するためのヒューズ切断指示をヒューズ切断部４７に出力する。
【００２６】
ヒューズ切断指示が、電源電圧の設定を表している場合、ヒューズ切断部４７は、そのヒューズ切断指示に応じて、設定電圧発生回路２の電源電圧記憶部２２−１のヒューズ群のうちの、最適電圧値（電源電圧Ｖｄｄ）を表すヒューズを切断する。この場合、電源電圧記憶部２２−１には、最適電圧値（電源電圧Ｖｄｄ）が設定電圧として登録される。
【００２７】
ヒューズ切断指示が、バイアス電圧の設定を表している場合、ヒューズ切断部４７は、そのヒューズ切断指示に応じて、設定電圧発生回路２のバイアス電圧記憶部２２−２のヒューズ群のうちの、最適電圧値（バイアス電圧Ｂｉａｓ）を表すヒューズを切断する。この場合、バイアス電圧記憶部２２−２には、最適電圧値（バイアス電圧Ｂｉａｓ）が設定電圧として登録される。
【００２８】
ここで、電源電圧記憶部２２−１、バイアス電圧記憶部２２−２のヒューズ群がレーザートリミングヒューズである場合、ヒューズ切断部４７は、ヒューズ群のうちの、最適電圧値を表すヒューズにレーザを照射することにより、そのヒューズを切断する。そのヒューズ群が電気ヒューズである場合、ヒューズ切断部４７は、ヒューズ群のうちの、最適電圧値を表すヒューズに電流を流すことにより、そのヒューズを切断する。
【００２９】
［効果］
以上の説明により、本発明の半導体集積回路の製造方法では、複数の寸法と複数の電圧値とが登録された相関テーブル５を予め用意しておき、製造装置１１は、トランジスタ３と設定電圧をトランジスタ３に印加するための設定電圧発生回路２とを備える複数のマクロ１をチップ１０上に形成し、測定器１３は、複数のマクロ１の各々に対してトランジスタ３がチップ１０上に形成されたときの寸法を表すプロセスデータ４を生成して記憶装置１２に格納する。そこで、遅延調整装置１４は、相関テーブル５と記憶装置１２とを参照して、複数の電圧値の中から、プロセスデータ４が表す複数のマクロ１の各々における寸法に対応する電圧値を最適電圧値として選択し、複数のマクロ１の各々の設定電圧発生回路２に対して、最適電圧値を設定電圧として設定する。このように、本発明の半導体集積回路の製造方法では、トランジスタ３（のゲート３４）の寸法により、トランジスタ３に印加される設定電圧を決定し、その設定電圧を設定電圧発生回路２に設定することにより、トランジスタ３の製造上のばらつきによる遅延を調整することができる。
【００３０】
また、本発明の半導体集積回路の製造方法では、ユーザに使用される前に、即ち、半導体集積回路が出荷や販売される前に、トランジスタ３の製造上のばらつきによる遅延を調整するため、トランジスタ３における遅延時間を検出するための検出回路（遅延時間検出回路１１１）をチップ上に配置する必要がなく、そのための面積を削減することができる。
【００３１】
なお、本発明の半導体集積回路の製造方法において、電気的特性（Ｉｏｎ特性、遅延時間τｐｄ）は寸法に依存するので、電気的特性（Ｉｏｎ特性、遅延時間τｐｄ）については省略してもよい。
【図面の簡単な説明】
【００３２】
【図１】図１は、従来の半導体集積回路の構成を示している。
【図２】図２は、本発明の半導体集積回路の製造方法が適用されるシステムの構成を示している。
【図３】図３は、図２の遅延調整装置１４の構成を示している。
【図４】図４は、図２のシステムの動作を示し、本発明の半導体集積回路の製造方法（ステップＳ１〜Ｓ４）を示すフローチャートである。
【図５】図５は、本発明の半導体集積回路の構成を示し、図２のシステムの動作（ステップＳ１）を説明するための図である。
【図６】図６は、図２のシステムの動作（ステップＳ１）を説明するための図である。
【図７】図７は、図２のシステムの動作（ステップＳ２）を説明するための図である。
【図８】図８は、図２のシステムの動作（ステップＳ３、Ｓ１１、Ｓ１２）を説明するための図である。
【図９】図９は、図２のシステムの動作（ステップＳ３、Ｓ１３）を説明するための図である。
【図１０】図１０は、図２のシステムの動作（ステップＳ３、Ｓ１４）を説明するための図である。
【符号の説明】
【００３３】
１    マクロ、
２    設定電圧発生回路、
３    トランジスタ、
４    プロセスデータ、
５    相関テーブル、
６    電圧・位置対応データ、
７    レイアウトデータ、
８    制御回路位置情報、
９    統合電圧・位置対応データ、
１０    チップ、
１１    製造装置、
１２    記憶装置、
１３    測定器、
１４    遅延調整装置、
２１    制御部、
２１−１    電源電圧制御部、
２１−２    バイアス電圧制御部、
２２    記憶部、
２２−１    電源電圧記憶部、
２２−２    バイアス電圧記憶部、
３１    半導体基板、
３２    ドレイン、
３３    ソース、
３４    ゲート、
４０    コンピュータ、
４１    最適電圧選択部、
４２    選択部、
４３    データ生成部、
４４    制御位置取得部、
４５    統合データ生成部、
４６    最適電圧設定部、
４７    ヒューズ切断部、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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