(57)【特許請求の範囲】
【請求項１】
被試験デバイス（ＤＵＴ）からのヒストグラムデータを収集するための装置であって、
前記ＤＵＴからのデジタル出力をアドレスとして受信し、前記アドレスに格納されたカウントにリード・モディファイ・ライト（ＲＭＷ）サイクルを実行して、デジタル出力の特定のマルチビット出力の発生数を蓄積する第１のメモリと、
前記ＤＵＴからの前記デジタル出力をアドレスとして受信し、前記アドレスに格納されたカウントにＲＭＷサイクルを実行して、デジタル出力の特定のマルチビット出力の発生数を蓄積する第２のメモリと、
前記第１および第２のメモリに結合されて、前記ＤＵＴからの前記デジタル出力を受信し、試験期間中の前記デジタル出力の予測発生数に基づき、前記第１のメモリまたは前記第２のメモリに前記デジタル出力を選択的に送るデコーダと、
を備え、
前記第１のメモリは、前記第２のメモリよりアドレス指定可能な場所は少ないが、前記第２のメモリより高いカウント数を格納できる、
装置。
【請求項２】
前記デコーダは、前記試験期間中の発生数が高いことが予測される前記デジタル出力については、前記デジタル出力を前記第１のメモリに送り、前記試験期間中の発生数が低いことが予測される前記デジタル出力については、前記デジタル出力を前記第２のメモリに送る、請求項１に記載の装置。
【請求項３】
前記第１のメモリは、高速アクセスメモリであり、前記第２のメモリは、低速アクセスメモリである、請求項１または請求項２に記載の装置。
【請求項４】
前記第１のメモリは集積回路の内部にあり、前記第２のメモリは、前記集積回路の外部にある、請求項１から請求項３の何れか一項に記載の装置。
【請求項５】
前記デコーダは、ＤＵＴのタイプ、または、前記ＤＵＴに与えられる入力信号のタイプにより決定される前記デジタル出力の予測される発生数に基づき、前記デジタル出力を前記第１のメモリまたは前記第２のメモリに送ることができるようプログラムされる、請求項１から請求項４の何れか一項に記載の装置。
【請求項６】
前記ＤＵＴは、アナログデジタル変換器（ＡＤＣ）であり、前記ＡＤＣへの入力は、正弦波であり、前記デコーダは、前記正弦波の変曲点に対応する最低および最高デジタル出力のための前記第１のメモリに前記デジタル出力を送り、他のすべてのデジタル出力のための前記第２のメモリに前記デジタル出力を送る、請求項１から請求項５の何れか一項に記載の装置。
【請求項７】
請求項１から請求項６の何れか一項に記載の装置を備える試験サイト。
【請求項８】
請求項７に記載の試験サイトを備える試験システム。
【請求項９】
被試験デバイス（ＤＵＴ）からのヒストグラムデータを収集する装置であって、
２つ以上のメモリと、
前記２つ以上のメモリに結合されるデコーダと、を備え、
前記２つ以上のメモリのそれぞれは、前記ＤＵＴからのデジタル出力をアドレスとして受信し、前記アドレスに格納されたカウントにリード・モディファイ・ライト（ＲＭＷ）サイクルを実行して、デジタル出力の特定のマルチビット出力の発生数を蓄積し、
前記２つ以上のメモリのうち少なくとも１つのメモリは、他のメモリよりアドレス指定可能な場所は少ないが、前記他のメモリより高いカウント数を格納でき、
前記デコーダは、前記ＤＵＴからの前記デジタル出力を受信し、試験期間中の前記デジタル出力の予測される発生数に基づき、前記２つ以上のメモリの１つに前記デジタル出力を選択的に送る、
装置。
【請求項１０】
前記デコーダは、前記ＤＵＴのタイプまたは前記ＤＵＴに与えられる入力信号のタイプにより決定される前記デジタル出力の前記予測される発生数に基づき、前記デジタル出力を前記２つ以上のメモリの１つに送ることができるようプログラムされる、請求項９に記載の装置。
【請求項１１】
被試験デバイス（ＤＵＴ）からのヒストグラムデータを収集する方法であって、
前記ＤＵＴからのデジタル出力を受信し、試験期間中の前記デジタル出力の予測される発生数に基づき、第１のメモリまたは第２のメモリのアドレスに前記デジタル出力を選択的に送ることと、
前記アドレスに格納されたカウントにリード・モディファイ・ライト（ＲＭＷ）サイクルを実行して、デジタル出力の特定のマルチビット出力の発生数を蓄積することと、
を含む方法であって、
前記第１のメモリは、前記第２のメモリよりアドレス指定可能な場所は少ないが、前記第２のメモリより高いカウント数を格納できる、
方法。
【請求項１２】
前記試験期間中の発生数が高いことが予測される前記デジタル出力については、前記デジタル出力を前記第１のメモリに送り、かつ、前記試験期間中の発生数が低いことが予測される前記デジタル出力については、前記デジタル出力を前記第２のメモリに送ることをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記第１のメモリは、高速アクセスメモリであり、前記第２のメモリは、低速アクセスメモリである、請求項１１または請求項１２に記載の方法。
【請求項１４】
前記第１のメモリは集積回路の内部にあり、前記第２のメモリは、前記集積回路の外部にある、請求項１１から請求項１３の何れか一項に記載の方法。
【請求項１５】
ＤＵＴのタイプまたは前記ＤＵＴに与えられる入力信号のタイプにより決定される前記デジタル出力の前記予測される発生数に基づき、前記デジタル出力を前記第１のメモリまたは前記第２のメモリに送ることをさらに含む、請求項１１から請求項１４の何れか一項に記載の方法。
【請求項１６】
前記ＤＵＴは、アナログデジタル変換器（ＡＤＣ）であり、前記ＡＤＣへの入力は、正弦波であり、前記正弦波の変曲点に対応する最低および最高デジタル出力のための前記第１のメモリに前記デジタル出力を送り、かつ、他のすべてのデジタル出力のための前記第２のメモリに前記デジタル出力を送ることをさらに含む、請求項１１から請求項１５の何れか一項に記載の方法。
【請求項１７】
被試験デバイス（ＤＵＴ）からのヒストグラムデータを収集する方法であって、
前記ＤＵＴからデジタル出力を受信することと、
前記デジタル出力の予測される発生数に基づき、２つ以上のメモリのうちの１つのアドレスラインに前記デジタル出力を選択的に送ることと、
前記アドレスに格納されたカウントにリード・モディファイ・ライト（ＲＭＷ）サイクルを実行して、デジタル出力の特定のマルチビット出力の発生数を蓄積することと、
を含み、
前記２つ以上のメモリのうち少なくとも１つのメモリは、他のメモリよりアドレス指定可能な場所は少ないが、前記他のメモリより高いカウント数を格納する、
方法。
【請求項１８】
前記ＤＵＴのタイプ、または、前記ＤＵＴに与えられる入力信号のタイプにより決定される前記デジタル出力の前記予測される発生数に基づき、前記デジタル出力を前記２つ以上のメモリの１つに送ることをさらに含む、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒストグラムの生成に関し、より詳しくは、ヒストグラムデータを収集する間にメモリを分割することにより、メモリの一部を最小および最大コード／アドレスに予測される高いカウントを格納し、メモリの少なくとも１つの他の部分は、他のコード／アドレスに予測されるより低いカウントを格納するよう構成することに関する。
【背景技術】
【０００２】
既知の入力信号に応じて半ば予測可能なマルチビット出力を生成することが可能な特定の半導体デバイスは、一定の期間に既知の信号を加え、かつ、その間に特定のマルチビット出力の発生数を得ることにより試験されることができる。監視される特定のマルチビット出力のそれぞれは、「ビン」と呼ばれ、一定の試験期間が終った時点の各ビンにおけるカウント数を用いてヒストグラムを生成することができる。ヒストグラムは、被試験デバイス（ＤＵＴ）の合否の決定、または、性能パラメータの決定のためにさまざまな方法で（例えば数値解析）用いられることができる。
【０００３】
上記のような方法で試験されることが可能なデバイスの１つにＡＤＣがある。ＡＤＣは、アナログ入力信号に応じてマルチビット出力（本願明細書中では「コード」と称する）を生成する。ＡＤＣを試験するのに用いられる一般的な入力信号は、正弦波であり、「クリーン」に（実質的にスプリアス周波数がない）比較的簡単に生成される。正弦波がＡＤＣの入力に適用されると、入力信号は、最小アナログ電圧レベルと最大アナログ電圧レベルとの間で変化し、ＡＤＣは、アナログ電圧レベルに従いマルチビットデジタル信号を出力する。その後、ＡＤＣの合格を示すヒストグラムが生成されうる。
【０００４】
図１ａは、ＤＵＴを試験して上記のようにヒストグラムを生成するために用いられうる試験システム１００の典型的なハイレベルブロック図である。図１ａは例に過ぎず、他の多くの試験システム構成も用いられうることが当業者にはよく理解できることに留意されたい。図１ａでは、モジュール１０２は、基準発生器、デジタルピンカード、アナログカード、デバイス電源（ＤＰＳ）などの機能ユニット、または、波形発生器などの計測器でありうる。モジュール１０２への物理的接続は、スイッチマトリックスネットワーク１０６を含むモジュール接続イネーブラ１０４によって得られる。スイッチマトリックスネットワーク１０６は、ロジック、トレース、および、ピンを含みうる。
【０００５】
システムコントローラ１０８は、一般的に、ユーザとのやりとりのポイントである。システムコントローラ１０８は、サイトコントローラ１１０へのゲートウェイを提供することにより、マルチサイト／マルチＤＵＴ環境におけるサイトコントローラの同期化が実現する。システムコントローラ１０８およびマルチサイトコントローラ１１０は、マスタ／スレーブ構成で動作しうる。システムコントローラ１０８は、全体的なシステム動作を制御し、特定のサイトコントローラ１１０が実行すべきである機能を決定する。各サイトコントローラ１１０は、それ自体でＤＵＴ１１２を十分試験することができる。サイトコントローラ１１０は、試験サイト１１４内のさまざまなモジュール１０２の動作を制御しかつ監視する。試験サイト１１４は、単一のＤＵＴ１１２の試験を行うモジュール１０２の集まりである。サイトコントローラ１１０は、１つまたは複数の試験サイト１１４を制御する。
【０００６】
上述のごとく、正弦波のような入力信号が基準発生器モジュール（試験サイト１１４におけるモジュール１０２の１つ）からＤＵＴ１１２に供給される。ＤＵＴからのマルチビット出力は、ＤＵＴから受け取った各マルチビット出力のカウントが蓄積される他のモジュール１０２に送り返されてよい。
【０００７】
図１ｂは、典型的な試験サイト１１４およびＤＵＴ１１２をより詳細に示す。図１ｂでは、ＤＵＴ１１２は、ＡＤＣであり、モジュール１０２＿Ａは、ＡＤＣの入力に供給される正弦波を生成する。ＡＤＣは、モジュール１０２＿Ｂ内のメモリ１１６のアドレスラインに接続されるＮビットデジタル出力を生成する。ＡＤＣのサンプルごとに、Ｎビットデジタル出力は、メモリ１１６のアドレスを指定し、そのアドレスに格納されたカウントが読み出され、修正され（１つ増やされる）て、そのアドレスに書き戻される（リード・モディファイ・ライト、または、ＲＭＷサイクル）。図示したプロット１１８で示すように、典型的なＡＤＣでは、正弦波入力がカウントの非線形分布を生じる。（変曲する正弦波の最小および最大値に対応する）少数の最小および最大コード／アドレスには高いカウント数が分布し、（正弦波が低から高、または、高から低へと遷移する領域に対応する）大多数の他のアドレスには低いカウント数が分布する。高いカウント数は、低いカウント数の数百または数千倍であってよい。
【０００８】
すべてのコード／アドレスのカウントを維持するために単一のメモリが用いられている場合、そのメモリにおける各アドレス（すなわち各ビン）は、試験中に、いかなるアドレスに関しても予測される最大発生数までカウントすることができなければならない。すなわち、各ビンのいずれもが予測される最高カウントを格納できなければならない。この構成は、メモリ資源の浪費であるが、プロット１１８で実証したように、ほとんどのビンは、かなり低いカウントしか格納しないだろう。
【０００９】
したがって、ヒストグラム用のデータを収集するときに予測されるカウントをより効率的に格納するメモリを構成する必要がある。
【発明の開示】
【００１０】
本発明の実施形態は、ヒストグラムデータを収集する間にメモリを分割することにより、メモリの一部を最小および最大コード／アドレスに予測される高カウントを格納するようにし、少なくとも１つの他の部分を他のコード／アドレスに予測される低いカウントを格納するように構成することを目的とする。このような方法でメモリの各部分を構成することにより、メモリは、より効率的に割り当てられる。
【００１１】
第１のメモリのビン（アドレス）の数は、第２のメモリより少ないが、第１のメモリは、第２のメモリ（ワード幅が小さい、または、「浅い」メモリ）に比べて各アドレスに関連するデータビットがより大きくてよく（ワード幅が大きい、または、「深い」メモリ）、その結果、第１のメモリは、高いカウント数を格納することができる。このように、第１のメモリは、高いカウントを受け取ることが予測される最低および最高ビンのカウントを格納するのに適し、一方、第２のメモリは、低いカウントを受け取ることが予測される最低ビンと最高ビンとの間にある大多数のビンのカウントを格納するのに適している。この方法では、第２のメモリは第１のメモリほど深くなくてよく、したがって、メモリをほとんど無駄にしないので、メモリ全体をより効率的に割り当てることができる。
【図面の簡単な説明】
【００１２】
【図１ａ】ＤＵＴを試験してヒストグラムを生成するために用いられうる試験システムの典型的なブロック図である。
【００１３】
【図１ｂ】正弦波を生成し、特別な出力コードの発生数をカウントするモジュールを有する典型的な試験サイトを示す。
【００１４】
【図２】本発明の一実施形態における、ヒストグラムデータを収集する典型的な試験サイトを示す。
【発明を実施するための最良の形態】
【００１５】
以下の好適な実施形態の説明において、本願明細書の一部をなす添付の図面への参照がなされる。図面は、本発明が実施されうる特定の実施形態を図示する。他の実施形態も利用され、本発明の好適な実施形態の範囲を逸脱せずに構造的変更がなされうることを理解されたい。
【００１６】
本発明の実施形態は、ヒストグラムデータを収集する間にメモリを分割することにより、メモリの一部を最小および最大コード／アドレスに予測される高カウントを格納するようにし、少なくとも１つの他の部分を他のコード／アドレスに予測される低いカウントを格納するように構成することを目的とする。このような方法でメモリの各部分を構成することにより、メモリは、より効率的に割り当てられる。
【００１７】
デバイスから出力またはコードを受信し、その値に基づき、コードを第１のメモリまたは第２のメモリに送るために、設定可能なデコーダが用いられうる。設定可能なデコーダは、異なるタイプの入力信号が提供されることを可能にするか、または、２の補数、記号、絶対値、ストレートバイナリなどの異なる符号化スキームを用いる異なるタイプのＡＤＣを提供できることに留意されたい。
【００１８】
第１のメモリのビン（アドレス）の数は、第２のメモリより少ないが、第１のメモリは、第２のメモリ（ワード幅が小さい、または、「浅い」メモリ）に比べて各アドレスに関連するデータビットがより大きくてよく（ワード幅が大きい、または、「深い」メモリ）、その結果、第１のメモリは、高いカウント数を格納することができる。このように、第１のメモリは、高いカウントを受け取ることが予測される最低および最高ビンのカウントを格納するのに適し、一方、第２のメモリは、低いカウントを受け取ることが予測される最低ビンと最高ビンとの間にある大多数のビンのカウントを格納するのに適している。この方法では、第２のメモリは第１のメモリほど深くなくてよく、したがって、メモリをほとんど無駄にしないので、メモリ全体をより効率的に割り当てることができる。
【００１９】
本願明細書中において、本発明は、単なる例示の目的のために正弦波により駆動される１つ以上のＡＤＣを試験するという文脈で説明されているが、本発明の実施形態は、いかなる既知の入力信号に応じて予測可能なマルチビット出力を生成することが可能ないかなるデバイスにも適用可能であり、試験以外でもヒストグラムデータを収集するために適用可能である。
【００２０】
図２は、本発明の複数の実施形態における、ヒストグラムデータを収集する典型的な試験サイト２００を示す。図２において、ＡＤＣ２０２は、試験サイト２０６から正弦波２０４を受け取り、Ｎビット出力コード２０８を生成する。設定可能なデコーダ２１０は、コード２０８を受信し、その値に基づき、スイッチング論理回路２１６を用いて、コードを第１のメモリ２１２または第２のメモリ２１４に送る。デコーダ２１０は、異なるタイプの入力信号が提供されることを可能にするか、または、２の補数、記号、絶対値、ストレートバイナリなどの異なる符号化スキームを用いる異なるタイプのＡＤＣを提供するよう設定可能なことに留意されたい。図２の例では、デコーダ２１０は、最低および最高コードを第１のメモリ２１２に送り、他のすべてのコードを第２のメモリ２１４に送る。
【００２１】
第１のメモリ２１２のビン（アドレス）の数は、第２のメモリ２１４より少ないが、第１のメモリは、第２のメモリ２１４（ワード幅が小さい、または、「浅い」メモリ）に比べて各アドレスに関連するデータビットがより大きくてよく（ワード幅が大きい、または、「深い」メモリ）、その結果、第１のメモリは、高いカウント数を格納することができる。このように、第１のメモリ２１２は、高いカウントを受け取ることが予測される最低および最高ビンのカウントを格納するのに適し、一方、第２のメモリ２１４は、低いカウントを受け取ることが予測される最低ビンと最高ビンとの間にある大多数のビンのカウントを格納するのに適している。この方法では、第２のメモリ２１４は第１のメモリ２１２ほど深くなくてよく、したがって、メモリをほとんど無駄にしないので、メモリ全体をより効率的に割り当てることができる。
【００２２】
いくつかの実施形態では、第１のメモリ２１２は、ゲートアレイなどの単一のデバイスにおける他のロジックと「内部」結合し、デバイスの外にある低速な第２のメモリ２１４（例えばＤＲＡＭ）と比べると高速である。他の実施形態では、第１のメモリ２１２および第２のメモリ２１４は、どちらも単一の大きいデバイスの内部にあり、高速パフォーマンスを提供しうる。高速メモリには、予測されるカウントが高いビンが有益である、というのは、それらのビンは、複数の連続的な時間のかかるＲＭＷサイクルの実行をメモリに要求する、連続したサンプルの複数の発生を受けることができるからである。第１のメモリ２１２および第２のメモリ２１４のそれぞれに関連するＲＭＷ論理回路２１８は、メモリがアドレス指定されるたびにＲＭＷ機能を実行する。
【００２３】
図２は、単なる例示の目的からメモリを２つだけ示しているが、３つ以上のメモリを用いてもよく、各メモリは、特定のビンに対するカウントを格納する特定の深さを有する。デコーダ２１０およびスイッチング論理回路２１６（まとめて復号化論理回路と呼ぶ）は、当業者によく理解できるわかりやすい方法で拡張されてよく、コードをいずれかの、あるいは、３つ以上のメモリに送ってよい。
【００２４】
また、図２に示すようなデコーダ２１０およびスイッチング論理回路２１６の使用は、例に過ぎず、当業者により簡単に生成される他のロジック設計を用いても、単一のまたは複数のＡＤＣのためのヒストグラムデータを収集する複数のメモリセグメントを構成する、という同じ結果を得ることができることに留意されたい。さらに、当業者であれば、図２は、説明を明確にするために単純化されており、ヒストグラム結果を取得するためのデコーダ、ＲＭＷ論理回路およびメモリへのクロック分布ネットワーク、および、メモリへのアクセス経路などのさまざまな要素は図には示されていないことも理解するはずである。さらに、試験を開始する前にメモリをクリーンにするためのメカニズムが必要である。
【００２５】
これまで添付の図面を参照しながら実施形態と関連付けて本発明を完全に説明してきたが、さまざまな変更および修正が可能なことは当業者には明らかであろうことに留意されたい。このような変更および修正は、添付の請求項により定義される本発明の範囲内に含まれると理解される。
【図１ａ】
0005143698.tif 000002
【図１ｂ】
0005143698.tif 000003
【図２】
0005143698.tif 000004