(57)【特許請求の範囲】
【請求項１】
各々が基板に配された光電変換素子を含む複数の画素と、少なくとも前記複数の画素の各々の上に設けられたカラーフィルタとを有する光電変換装置であって、
前記複数の画素のうち前記基板の端部に近接して配置された端画素の前記光電変換素子の受光部を画する遮光層が、前記基板の上に前記基板の平面方向において前記基板の前記端部から離れて配されており、
前記遮光層と前記基板の前記端部との間から前記端画素へ入射する光が前記端画素の前記光電変換素子の受光部へ入射する光と同じ波長域に制限されるように、前記端画素の上に設けられたカラーフィルタと同一の分光特性を有するカラーフィルタが、前記遮光層と前記基板の前記端部との間の少なくとも一部を覆うことを特徴とする光電変換装置。
【請求項２】
前記複数の画素の各々はトランジスタを含んでおり、前記端画素の前記トランジスタの主電極領域および前記光電変換素子は、前記基板の前記端部に沿って配置されており、
前記遮光層は、前記トランジスタの前記主電極領域の少なくとも一部を覆っており、
前記遮光層と前記基板の前記端部との間から前記端画素の前記トランジスタの前記主電極領域へ入射する光が前記端画素の前記光電変換素子の受光部へ入射する光と同じ波長域に制限されるように、前記端画素の上に設けられたカラーフィルタと同一の分光特性を有するカラーフィルタが、前記端画素の前記トランジスタの前記主電極領域の少なくとも一部を覆う遮光層と前記基板の前記端部との間の少なくとも一部を覆うことを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記端画素の上に設けられたカラーフィルタと同一の分光特性を有するカラーフィルタが、前記端画素の前記トランジスタの前記主電極領域上の、前記遮光層が配置されてない領域を覆うように配置されていることを特徴とする請求項２に記載の光電変換装置。
【請求項４】
前記遮光層は導電性を有し、前記端画素の上に設けられたカラーフィルタ及び前記遮光層と前記基板の前記端部との間の少なくとも一部を覆う前記カラーフィルタが絶縁性を有することを特徴とする請求項１〜３のいずれか１項に記載の光電変換装置。
【請求項５】
前記遮光層と前記基板の前記端部との間を覆う前記カラーフィルタは、前記端画素の上に設けられた前記カラーフィルタと連続していることを特徴とする請求項１〜４のいずれか１項に記載の光電変換装置。
【請求項６】
前記遮光層と前記基板の前記端部との間の少なくとも一部を覆う前記カラーフィルタは、前記基板の平面方向において前記基板の前記端部から離れていることを特徴とする請求項１〜５のいずれか１項に記載の光電変換装置。
【請求項７】
前記端画素は、第１の分光特性を有する第１のカラーフィルタが設けられた第１の画素と、前記第１の分光特性とは異なる第２の分光特性を有する第２のカラーフィルタが設けられた第２の画素と、前記第１及び前記第２の分光特性とは異なる第３の分光特性を有する第３のカラーフィルタが設けられた第３の画素と、を含み、
前記遮光層と前記基板の前記端部との間から前記第１の画素へ入射する光が前記第１の画素の前記光電変換素子の受光部へ入射する光と同じ波長域に制限され、前記遮光層と前記基板の前記端部との間から前記第２の画素へ入射する光が前記第２の画素の前記光電変換素子の受光部へ入射する光と同じ波長域に制限され、前記遮光層と前記基板の前記端部との間から前記第３の画素へ入射する光が前記第３の画素の前記光電変換素子の受光部へ入射する光と同じ波長域に制限されることを特徴とする請求項１〜６のいずれか１項に記載の光電変換装置。
【請求項８】
前記複数の画素は、第１の分光特性を有する第１のカラーフィルタが連続して設けられた列と、前記第１の分光特性とは異なる第２の分光特性を有する第２のカラーフィルタが連続して設けられた列と、前記第１及び前記第２の分光特性とは異なる第３の分光特性を有する第３のカラーフィルタが連続して設けられた列とを有することを特徴とする請求項１〜６のいずれか１項に記載の光電変換装置。
【請求項９】
各々が基板に配された光電変換素子を含む複数の画素と、少なくとも前記複数の画素の各々の上に設けられたカラーフィルタとを有する光電変換装置であって、
前記複数の画素のうち端に配置された端画素の光電変換素子の受光部を画する遮光層が、前記基板の上に前記基板の平面方向において前記基板の端部から離れて配されており、
前記端画素は、第１の分光特性を有する第１のカラーフィルタが設けられた第１の画素と、前記第１の分光特性とは異なる第２の分光特性を有する第２のカラーフィルタが設けられた第２の画素と、を含み、
前記第１と第２のカラーフィルタのうち、前記第１のカラーフィルタと同一の分光特性を有するカラーフィルタのみが、前記第１の画素と前記基板の前記端部の間であって、前記遮光層と前記基板の前記端部との間の少なくとも一部を覆い、
前記第１と第２のカラーフィルタのうち、前記第２のカラーフィルタと同一の分光特性を有するカラーフィルタのみが、前記第２の画素と前記基板の前記端部の間であって、前記遮光層と前記基板の前記端部との間の少なくとも一部を覆うことを特徴とする光電変換装置。
【請求項１０】
前記端画素は、前記第１及び前記第２の分光特性とは異なる第３の分光特性を有する第３のカラーフィルタが設けられた第３の画素をさらに含み、
前記第１乃至３のカラーフィルタのうち、前記第３のカラーフィルタと同一の分光特性を有するカラーフィルタのみが、前記第３の画素と前記基板の前記端部の間であって、前記遮光層と前記基板の前記端部との間の少なくとも一部を覆うことを特徴とする請求項９に記載の光電変換装置。
【請求項１１】
前記複数の画素は、前記第１のカラーフィルタが連続して設けられた列と、前記第２のカラーフィルタが連続して設けられた列を有することを特徴とする請求項９または１０に記載の光電変換装置。
【請求項１２】
前記第１の画素はトランジスタを含んでおり、前記第１の画素の前記トランジスタの前記主電極領域および前記光電変換素子は、前記基板の前記端部に沿って配置されており、
前記遮光層は、前記トランジスタの前記主電極領域の少なくとも一部を覆っており、
前記第１の画素の上に設けられたカラーフィルタと同一の分光特性を有するカラーフィルタが、前記トランジスタの前記主電極領域と前記基板の前記端部との間の少なくとも一部を覆うように配置されていることを特徴とする請求項９〜１１のいずれか１項に記載の光電変換装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の光電変換装置を互いに隣接するように複数配置したことを特徴とするマルチチップ型イメージセンサ。
【請求項１４】
請求項１３に記載のマルチチップ型イメージセンサと、被読取体に光を照射する光源と、該被読取体からの光を前記マルチチップ型イメージセンサへ導く光学系とを備えた密着型イメージセンサ。
【請求項１５】
請求項１４に記載の密着型イメージセンサと、前記被読取体を搬送するローラと、を備えた画像読取装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は光電変換装置に関わり、特に光電変換素子の受光部上に設けられたカラーフィルタを基板上に有する光電変換装置、該光電変換装置を複数列状に配置してなるマルチチップ型イメージセンサ、密着型イメージセンサ及び画像読取装置に関するものである。
【背景技術】
【０００２】
近年、情報処理システムの分野ではライン状の画像読取装置として、従来の光学系を用いた縮尺系のラインセンサに対して、複数の半導体光センサをマルチチップ実装した、等倍系の密着型イメージセンサの開発が積極的に行なわれている。
【０００３】
例えば、特許文献１にその構造が開示されている。図１０に従来例として下記特許文献１に記載されたイメージセンサチップの等価回路図を示す。
【０００４】
図１０において、光電変換装置たるイメージセンサチップ１，１’がマルチ実装されており、各イメージセンサチップを駆動するクロックCLK、及びスタートパルスSPが共通接続されている。また、各イメージセンサチップ１，１’はＮビットの遅延手段（Ｎビットプレシフトレジスタ）２，２’、Ｋビットのシフトレジスタ３，３’、Kビットの受光素子アレイ４，４’、タイミング発生回路５，５’、信号出力アンプ６，６’を有している。
【０００５】
また、次チップスタート信号ＳＤ，ＳＤ’は各イメージセンサチップのビットが読み出し終了する時よりNビット前（Ｋ‐Ｎビット）時の信号を、シフトレジスタ３，３’の最終レジスタの手前Ｎビット部分から次チップのスタート信号として出力する。
【０００６】
また、クロック信号ＣＬＫとスタートパルス信号ＳＰにより駆動されるタイミング発生回路５，５’は、受光素子アレイ４，４’を駆動するパルスと、シフトレジスタ３，３’を駆動するパルスφ１，φ２とを生成する。パルスφ１は駆動線７，７’に出力され、パルスφ２は駆動線８，８’に出力される。スタートパルス信号ＳＰが各イメージセンサに共通に接続されているのは、各イメージセンサチップの動作開始の同期をとるためである。
【０００７】
また、信号出力アンプ６，６’は、受光素子アレイ４，４’からシフトレジスタ３，３’のシフト信号によってオン／オフするスイッチを介して１本の信号出力線に読み出される画像信号を増幅し、タイミング発生回路５，５’の制御信号によって信号Ｖｏｕｔが出力される。なお、信号出力アンプ６，６’内には定電流回路が備えられ、スタート信号の入力と同時に、電源供給が始まり、スタート信号からＮビットのクロック信号入力時には定常の増幅動作を可能としている。
【０００８】
図１１はクロックＣＬＫに対するシフトレジスタ３の駆動パルスφ１、φ２のタイミングチャートである。
【０００９】
尚、図１１は図１０における遅延手段２を４ビットとした場合のタイミングである。従って、シフトレジスタ３，３’はスタートパルス信号ＳＰから４ビット遅延して、最初のシフトレジスタの動作を開始する。
【００１０】
ここで、図１１に示すように、シフトレジスタ３の駆動パルスφ１はクロックＣＬＫのハイレベルに同期したパルスとなり、駆動パルスφ２はクロックＣＬＫのローレベルに同期したパルスとなる。信号出力Ｖｏｕｔはφ１、φ２に同期して取り出される。従ってシフトレジスタ３の１ビット目が駆動パルスφ１に対応する場合、奇数ビットは駆動パルスφ１に同期の信号出力となり、偶数ビットは駆動パルスφ２に同期の信号出力となる。
【００１１】
同図のＳＡはイメージセンサチップ１の信号出力、同図のＳＣはイメージセンサチップ１’の信号出力であり、全体の信号出力Ｖｏｕｔは図に示すようになる。また、各々のイメージセンサチップは、最終ビットの４ビット前の信号を次の光電変換装置のスタート信号ＳＢとして出力している。
【００１２】
こうしてマルチチップ型イメージセンサとして大きな原稿を直接読み出すことが可能となり、チップ間の読み出し休息時間や信号出力レベルの差異をなくすことができる。
【００１３】
図１２は図１０における４画素の受光素子と４画素分を駆動するシフトレジスタの等価回路であり、各々の受光素子（画素）ａ１〜ｄ１は、光電変換素子となるフォトダイオードＰＤａ〜ＰＤｄ、読み出しトランジスタＭ１ａ〜Ｍ１ｄ、信号転送トランジスタＭ２ａ〜Ｍ２ｄ、ＭＯＳソースフォロワ（増幅トランジスタ）Ｍ３ａ〜Ｍ３ｄ、光電変換素子となるフォトダイオードＰＤａ〜ＰＤｄをリセットする手段であるリセットトランジスタＭ４ａ〜Ｍ４ｄ、一時的に電荷を蓄積する蓄積容量ＣＡＰａ〜ＣＡＰｄ、で構成されている。
【００１４】
図に示す各受光素子ａ１〜ｄ１において、フォトダイオードＰＤａ〜ＰＤｄにて光電変換により生成した光キャリヤはＭＯＳソースフォロワＭ３ａ〜Ｍ３ｄで電荷電圧変換され、信号転送パルスφＴにて全画素一括で蓄積容量ＣAPａ〜ＣAPｄに転送される。ＣＳａ〜ＣＳｄはソースフォロワ回路の定電流負荷である。続いて、シフトレジスタ３から順次ハイになる読み出しパルスφａ１〜φｄ１によって順次読み出しトランジスタＭ１ａ〜Ｍ１ｄをオン状態にし、共通信号線１４に信号電圧が容量分割し信号出力アンプ６から読み出される。
【００１５】
図１３は図１２におけるフォトダイオードPD、MOSソースフォロワM３、リセットトランジスタM４を含む受光素子のチップ端部の一部レイアウトを示す平面図、図１４は図１３におけるＡ−Ａ’部の断面概略図及び図１３におけるＢ−Ｂ’部の断面概略図である。
【００１６】
図１３及び図１４はオンチップカラーフィルタをのせたカラーセンサの平面図および断面外略図を示している。図１３及び図１４において、Ｎ型半導体基板１００上に、Ｎ型埋め込み層１０１、Ｎ型エピタキシャル層１０２が形成されている。フォトダイオード部のエピタキシャル層の表面部には、Ｐ型領域１０３、Ｎ型領域１０４が形成されており、また、受光部周囲にはＮ型バリア領域１０５を有している。１０６〜１０９は絶縁膜、１１０はフォトダイオードＰＤのＰ型領域１０３とMOSソースフォロワM３のドレイン、およびリセットトランジスタＭ４のドレイン１１４を接続する配線層、１１１は受光部を画する金属材料等からなる遮光層、１１２は受光部上に設けられたカラーフィルタ層である。フォトダイオード上にカラーフィルタ１１２をのせることで所望の波長域の光に対応した光電変換を行なうことができる。例えばR、G、Bそれぞれの波長域に適合したカラーフィルタを別々の画素にのせておくことでR、G、Bの信号を外部に出力することができ、それらを合成することでカラー画像が得られるものである。１１３はセンサチップの端部であり、図１３及び図１４は隣接するふたつのセンサチップの境界部を図示している。１１４はNMOSトランジスタからなるリセットNMOSトランジスタのドレイン、１１５はリセットNMOSトランジスタのP型ウエルである。リセットNMOSトランジスタのドレインはフォトダイオードの受光部とともにチップ端部に沿って配置されている。
【特許文献１】特開平１１−２３４４７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら図１３及び図１４に示したように、例えばリセットトランジスタM4をNMOSトランジスタで形成した場合、そのP型ウエル１１５とドレイン１１４とでPN接合を形成するので光をそこに照射すると光電変換がおき、発生した光キャリヤは配線層１１０を通してフォトダイオードPDで発生した光キャリヤに加算されることとなる。これは実効的にフォトダイオード面積が設計値から変化したことに相当しセンサの感度が設計値から変動する要因となる。さらにカラーイメージセンサの場合はそれに留まらず、リセットトランジスタM4で発生した光キャリヤはカラーフィルタにより波長域が制限されていない光に対応して発生するために、フォトダイオードPDで発生した光キャリヤに加算されると混色が起こり、カラー画像の画質を著しくそこなうこととなる。
【００１８】
このような問題を起こさないために、一般的には遮光メタル層１１１をリセットトランジスタM4のドレイン上まで広げて遮光をおこないドレイン部で光電変換を起こさないようにする。
【００１９】
しかしながら図１０に示したマルチチップ型イメージセンサの場合は複数のイメージセンサチップをマルチチップ実装しているがゆえに、端の受光素子は各イメージセンサチップの端部１１３の極めて近傍に配置されることとなる。一般に半導体光センサはウエハ形態で半導体プロセスを行なった後にダイシング工程でチップごとに切り離す。このとき導電性の層（たとえば配線層１１０、遮光層１１１）上をダイシング工程で切り込むと下地半導体層（例えばＮ型半導体基板１００、Ｎ型埋め込み層１０１、Ｎ型エピタキシャル層１０２）と電気的にショートする恐れがあるため、通常ダイシングを行なう位置に対して十分な距離を離すように導電性の層（たとえば配線層１１０、遮光層１１１）を配置する。
【００２０】
密着型イメージセンサの場合、上記理由で遮光層１１１をチップ端部１１３の近傍まで広げることが困難なため、リセットトランジスタM4のドレイン部を十分に遮光することができず、図１４のＢ−Ｂ’部の断面図に示すように光Ｌがドレイン１１４に入射してそこで光キャリヤが発生し、混色をおこしてカラー画像の画質を損なう場合がある。
【００２１】
チップ端部のフォトダイオードの位置をチップ中央よりに配置して遮光層１１１の幅を十分に確保しようとすると、隣接するチップ間のフォトダイオード間隔がチップ内のフォトダイオード間隔にくらべ広くなってしまい、その部分だけ解像度が落ちてしまうため筋となって見えるという新たな問題を生じることになる。
【００２２】
また、図１４のＡ−Ａ’部の断面図に示すようにフォトダイオードそのものについても同じ問題が生じる。すなわち、フォトダイオードに波長域が制限されていない光Ｌ２が入射すると混色を生じるのでフォトダイオードとチップ端部１１３の距離を取りその間に十分な遮光領域を設けようとすると、その分チップの面積が増しコストが増大するという問題が生じる。図１４のＡ−Ａ’部だけでなく、図１４のＡ’ ’−Ａ’ ’ ’部でも同様な問題が生ずる。特に、Ａ’ ’−Ａ’ ’ ’部はＢ−Ｂ’部と同様に、隣接するチップ間のフォトダイオード間隔がチップ内のフォトダイオード間隔にくらべ広くなってしまうために遮光層１１１の幅がとれない問題をも有する。
【００２３】
また、専用の遮光層を設けないで配線層で遮光を兼用した場合には、配線間に間隔が生じてしまうため、そこから入射する光によって混色が生じるという問題が生ずる。
【課題を解決するための手段】
【００２４】
本発明の第１の側面は、各々が基板に配された光電変換素子を含む複数の画素と、少なくとも前記複数の画素の各々の上に設けられたカラーフィルタとを有する光電変換装置に係り、前記光電変換装置は、前記複数の画素のうち前記基板の端部に近接して配置された端画素の前記光電変換素子の受光部を画する遮光層が、前記基板の上に前記基板の平面方向において前記基板の前記端部から離れて配されており、前記遮光層と前記基板の前記端部との間から前記端画素へ入射する光が前記端画素の前記光電変換素子の受光部へ入射する光と同じ波長域に制限されるように、前記端画素の上に設けられたカラーフィルタと同一の分光特性を有するカラーフィルタが、前記遮光層と前記基板の前記端部との間の少なくとも一部を覆うことを特徴とする。
本発明の第２の側面は、各々が基板に配された光電変換素子を含む複数の画素と、少なくとも前記複数の画素の各々の上に設けられたカラーフィルタとを有する光電変換装置に係り、前記光電変換装置は、前記複数の画素のうち端に配置された端画素の光電変換素子の受光部を画する遮光層が、前記基板の上に前記基板の平面方向において前記基板の端部から離れて配されており、前記端画素は、第１の分光特性を有する第１のカラーフィルタが設けられた第１の画素と、前記第１の分光特性とは異なる第２の分光特性を有する第２のカラーフィルタが設けられた第２の画素と、を含み、前記第１と第２のカラーフィルタのうち、前記第１のカラーフィルタと同一の分光特性を有するカラーフィルタのみが、前記第１の画素と前記基板の前記端部の間であって、前記遮光層と前記基板の前記端部との間の少なくとも一部を覆い、前記第１と第２のカラーフィルタのうち、前記第２のカラーフィルタと同一の分光特性を有するカラーフィルタのみが、前記第２の画素と前記基板の前記端部の間であって、前記遮光層と前記基板の前記端部との間の少なくとも一部を覆うことを特徴とする。
【発明の効果】
【００３１】
本発明によれば、不要な波長域の光に対応する光キャリヤの発生をおさえることができ、混色の発生を抑え高画質のカラー画像が得られる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施形態について図面を用いて詳細に説明する。
【００３３】
［第１の実施形態］
本実施形態の光電変換装置はイメージセンサチップとして構成され、マルチチップ型イメージセンサに用いられるイメージセンサチップとして用いられるものである。ただし、チップ端部近傍まで光電変換素子の受光部を配置することが求められるものであればマルチチップ型イメージセンサに用いられるイメージセンサチップ以外の用途にも本実施形態の構成を用いることができる。
【００３４】
図1は本発明の光電変換装置の第１の実施形態の平面図であり、隣接する二つの光電変換装置の境界部を示している。図２は図１のC-C’断面図及びD-D’断面図である。マルチチップ型イメージセンサの構成は既に図１０〜図１２を用いて説明したので説明を省略する。また、光電変換装置としてのイメージセンサチップの構成も図１３及び図１４を用いて説明したので、ここでは図１３及び図１４との相違点について説明する。
【００３５】
本実施形態は、図１及び図２のC-C’断面図に示すように、カラーフィルタ１１２を遮光層１１１からチップ端部１１３寄りに延ばし、且つ遮光層１１１とチップ端部１１３との間の少なくとも一部を覆うように配置することで、遮光層１１１で遮光できなかった光L2はカラーフィルタ１１２で波長域が制限された上でフォトダイオードに入射するので、混色をおこすことなくカラー画像の画質を高品質に保つことができる。カラーフィルタが絶縁性であれば、例えダイシング工程で切り込まれても、金属等からなる遮光層のように電気的にショートを起こすことはなく、遮光層よりもチップ端部１１３寄りに延ばすことができる。かかる構成は、図２のC’’- C’’’断面方向においても同様に実施されている。図１０に示すようなマルチチップ型のイメージセンサに用いられるイメージセンサの場合、隣接するチップ間のフォトダイオード間隔がチップ内のフォトダイオード間隔にくらべ広くなってしまうために、C’’- C’’’断面方向において遮光層１１１の幅を取ることが難しく、C’’- C’’’断面方向においてカラーフィルタ１１２を遮光層１１１よりチップ端部１１３寄りに延伸し、且つ遮光層１１１とチップ端部１１３との間の少なくとも一部を覆うように配置する重要性が高い。なおここでは遮光層１１１とチップ端部１１３との間に設けるカラーフィルタは受光部を覆うカラーフィルタを延伸させて形成しているが、受光部を覆うカラーフィルタと同一の分光特性を有していれば、受光部を覆うカラーフィルタとは別に設けてもよい。
【００３６】
また、本実施形態では、さらに図１及び図２のD-D’断面図に示したように、C’’- C’’’断面方向と同様に、リセットトランジスタM4の一主電極領域となるドレイン１１４上を覆う遮光層１１１からチップ端部１１３寄りにカラーフィルタ１１２を延ばし、且つ遮光層１１１とチップ端部１１３との間の少なくとも一部を覆うようにカラーフィルタ１１２を配置している。なお、本実施形態ではカラーフィルタ１１２はリセットトランジスタM4と増幅トランジスタM3を覆っているが、リセットトランジスタM4と増幅トランジスタM3上には遮光層が設けられているので、リセットトランジスタM4と増幅トランジスタM3上に必ずしもカラーフィルタ１１２は形成しなくてよい。このような構造をとることにより、遮光層１１１で遮光できなかった光Lはカラーフィルタ１１２でフォトダイオードPDに入射する光と同じ波長域に制限された光のみがドレイン１１４に入射するので、混色をおこすことなくカラー画像の画質を高品質に保つことができる。
【００３７】
［第２の実施形態］
本実施形態では、第１の実施形態の構成に加え、転送ＭＯＳトランジスタのドレイン１１４についても遮光層１１１で覆い、カラーフィルタ１１２を遮光層１１１から端部よりに延びるように形成したものである。
【００３８】
図３は本発明の光電変換装置の第２の実施形態の平面図、図４は図３のE-E’断面図である。マルチチップ型イメージセンサの構成は既に図１０〜図１２を用いて説明したので説明を省略する。また図１３及び図１４と同一構成部材については説明を省略する。
【００３９】
図３及び図４において、１１６はＮＭＯＳトランジスタで構成した信号転送トランジスタＭ２のゲートである。１１７は同じく転送NMOSトランジスタのドレイン、１１８はP型ウエル、１１９は転送NMOSトランジスタのドレインと蓄積容量を接続する配線層である。
【００４０】
前述したようにフォトダイオードＰＤにて光電変換により生成した光キャリヤはＭＯＳソースフォロワＭ３で電荷電圧変換され、信号転送パルスφＴにて全画素一括で蓄積容量ＣAPに転送される。そのため転送ＭＯＳトランジスタのドレイン１１７を遮光層１１１で十分に遮光できずに光が入射してそこで光電変換をおこしその光キャリヤが蓄積容量ＣＡＰ上の信号に加算されると、同様に混色を発生することになる。
【００４１】
本実施形態は図３及び図４に示すように、蓄積容量ＣＡＰに接続する信号転送トランジスタＭ２のドレイン１１７上を覆う遮光層１１１からチップ端部１１３寄りにカラーフィルタ１１２を延ばし、且つ遮光層１１１とチップ端部１１３との間の少なくとも一部を覆うようにカラーフィルタ１１２を配置している。なお、本実施形態ではカラーフィルタ１１２は転送トランジスタM2とソースフォロワ回路の定電流負荷ＣＳを覆っているが、転送トランジスタM2とソースフォロワ回路の定電流負荷ＣＳ上には遮光層が設けられているので、転送トランジスタM2とソースフォロワ回路の定電流負荷ＣＳ上に必ずしもカラーフィルタ１１２は形成しなくてよい。
【００４２】
このような構造をとることにより第１実施形態と同様に遮光層１１１で遮光できなかった光Lはカラーフィルタ１１２でフォトダイオードPDに入射する光と同じ波長域に制限された光のみがドレイン１１７に入射するので、混色をおこすことなくカラー画像の画質を高品質に保つことができる。
【００４３】
［第３の実施形態］
第１の実施形態では、リセットトランジスタ上に遮光層を設けているが、配線層１１０が遮光層として機能する場合には必ずしも遮光層を設けなくてもよい。
【００４４】
図５は本発明の光電変換装置の第３の実施形態の平面図であり、隣接する二つの光電変換装置の境界部を示している。マルチチップ型イメージセンサの構成は既に図９〜図１１を用いて説明したので説明を省略する。また図１３及び図１４と同一構成部材については説明を省略する。
【００４５】
本実施形態は図５に示すように、遮光層１１１はフォトダイオードの受光部を画するために設けられ、リセットトランジスタM4や増幅トランジスタM3上には設けられておらず、配線層が遮光層として機能する。カラーフィルタ１１２をリセットトランジスタM4の一主電極領域となるドレイン１１４からチップ端部１１３寄りに延ばし、且つドレイン１１４とチップ端部１１３との間の少なくとも一部を覆うように配置することで、カラーフィルタ１１２でフォトダイオードPDに入射する光と同じ波長域に制限された光のみがドレイン１１４に入射するので、混色をおこすことなくカラー画像の画質を高品質に保つことができる。
【００４６】
また、本実施形態では、配線層間に間隔が生じてしまうため、そこから光が入射する場合があるが、リセットトランジスタM4のドレイン１１４上の配線層で遮光されない部分（本実施形態ではリセットトランジスタをカラーフィルタで覆っている）をカラーフィルタ１１２で覆うことで、フォトダイオードPDに入射する光と同じ波長域に制限された光のみがドレイン１１４に入射するので、混色をおこすことなくカラー画像の画質を高品質に保つことができる。
【００４７】
［第４の実施形態］
第２の実施形態では、転送トランジスタ上に遮光層を設けているが、配線層１１９が遮光層として機能する場合には必ずしも遮光層を設けなくてもよい。
【００４８】
図６は本発明の光電変換装置の第４の実施形態の平面図であり、隣接する二つの光電変換装置の境界部を示している。マルチチップ型イメージセンサの構成は既に図９〜図１１を用いて説明したので説明を省略する。また図３及び図４と同一構成部材については説明を省略する。
【００４９】
本実施形態は図６に示すように、遮光層１１１はフォトダイオードの受光部を画するために設けられ、リセットトランジスタM4、増幅トランジスタM3、転送トランジスタM2上には設けられておらず、配線層が遮光層として機能する。カラーフィルタ１１２を転送トランジスタM2の一主電極領域となるドレイン１１７からチップ端部１１３寄りに延ばし、且つドレイン１１７とチップ端部１１３との間の少なくとも一部を覆うように配置することで、カラーフィルタ１１２でフォトダイオードPDに入射する光と同じ波長域に制限された光のみがドレイン１１７に入射するので、混色をおこすことなくカラー画像の画質を高品質に保つことができる。
【００５０】
また、本実施形態では、配線層間に間隔が生じてしまうため、そこから光が入射する場合があるが、ドレイン１１７上の配線層で遮光されない部分をカラーフィルタ１１２で覆うことで（本実施形態では転送トランジスタをカラーフィルタで覆っている）、フォトダイオードPDに入射する光と同じ波長域に制限された光のみがドレイン１１７に入射するので、混色をおこすことなくカラー画像の画質を高品質に保つことができる。
【００５１】
なお、配線層間の隙間は、実施形態３や実施形態４で説明したリセットトランジスタや転送トランジスタに限られず他のトランジスタでも生じ、その間から光が入射する場合があり、またチップ端部に配された受光素子（画素）に限られず、それ以外の位置に配された受光素子（画素）でも生ずる。かかる場合でも、配線層で遮光されない部分をカラーフィルタで覆うことで、フォトダイオードPDに入射する光と同じ波長域に制限された光のみがソース・ドレインに入射するので、混色をおこすことなくカラー画像の画質を高品質に保つことができる。
【００５２】
［第５の実施形態］
図７は本発明をＲＧＢ３ラインのイメージセンサに適用した例を示す図である。図７において、図１０と同一構成部材については同一符号を付して説明を省略する。同図に示したように光電変換素子およびリセットトランジスタＭ４を含めた受光素子アレイ４、４’をＲＧＢ各色ごとに互いに交互に配置する。このように配置することで、同色のカラーフィルタを各色に対応し互いに接続されているフォトダイオードＰＤとリセットトランジスタＭ４との上に連続して配置することができるので、フォトダイオードＰＤ、リセットトランジスタＭ４の間にカラーフィルタの隙間ができず、フィルタとフィルタの境から漏れこむ波長域が制御されていない光を最小源にとどめることができる。
【００５３】
そして、かかる構成において、実施形態１や実施形態３で説明したようにカラーフィルタを配置することで、フォトダイオードPDに入射する光と同じ波長域に制限された光のみがトランジスタのソース・ドレインに入射するので、混色をおこすことなくカラー画像の画質を高品質に保つことができる。
【００５４】
同様のことは蓄積容量部とそこに接続する転送トランジスタにも言える。転送トランジスタをＲＧＢ各色ごとに、対応するフォトダイオードの近傍に配置することで同色のカラーフィルタをすきまなく配置することができるため、同じようにフィルタとフィルタの境から漏れこむ波長域が制御されていない光を最小源にとどめることができるものである。
【００５５】
そして、かかる構成において、実施形態２や実施形態４で説明したようにカラーフィルタを配置することで、フォトダイオードPDに入射する光と同じ波長域に制限された光のみがトランジスタのソース・ドレインに入射するので、混色をおこすことなくカラー画像の画質を高品質に保つことができる。
【００５６】
上記実施形態はＲＧＢ３色のカラーフィルタを３列に配置した場合を例にとり説明したがこれに限るものではなく、勿論補色フィルタの場合であっても３列以外の組み合わせであっても本発明のカラーフィルタと素子の配置を行なえば同様の効果が得られることは言うまでもない。
【００５７】
上記各実施形態はホール蓄積型のフォトダイオード、ＮＭＯＳトランジスタを用いたリセットトランジスタ、転送トランジスタで構成された光電変換装置を例にとり説明したが、本発明は勿論この構成に限るものではなく、電子蓄積型のフォトダイオードを用いた場合、ＰＭＯＳトランジスタやＣＭＯＳでリセットトランジスタ、転送トランジスタを構成した場合にも、加算される信号の極性が異なるだけで同様の効果が得られることはいうまでもない。
【００５８】
また上記各実施形態ではソースフォロワで電荷増幅する場合を例にとり説明したが、本発明はこれに限るものではなく、フォトダイオードからの信号を直接読み出す場合や反転増幅アンプにて増幅してから読み出す場合にも同様の効果が得られるものである。
【００５９】
更に、本発明はＣＣＤイメージセンサチップや２次元状のエリアセンサも適用可能である。
【００６０】
［第６の実施形態］
図８、図９に基づいて、本発明の光電変換装置を用いたマルチチップ型イメージセンサをシートフィード式の原稿画像記録装置に適用した場合の一実施例について詳述する。
【００６１】
図８は、原稿画像を読み取る原稿画像読取装置の概略図である。
【００６２】
２０１は、密着型のイメージセンサ（以下“ＣＩＳ”とも呼ぶ）であり、マルチチップ型イメージセンサ（光電変換装置）２０２、セルフォックレンズ２０３、ＬＥＤアレイ２０４及びコンタクトガラス２０５から構成されている。
【００６３】
搬送ローラ２０６は、ＣＩＳ１の前後に配置されており、原稿を配置させるために使用される。コンタクトシート２０７は、原稿をＣＩＳ１に接触させる為に使用される。２１０は、制御回路であり、ＣＩＳ２０１からの信号の処理を行う。
【００６４】
原稿検知レバー２０８は、原稿が差し込まれたことを検知するためのレバーであり、原稿が差し込まれたことを検知すると、原稿検知レバー２０８が傾くことにより、原稿検知センサー２０９の出力が変化することにより、その状態を制御回路２１０内のＣＰＵ３１５（図９）に伝達することにより、原稿が差し込まれたと判断して、原稿搬送ローラ２０６の駆動用モータ（図示せず）を駆動させることにより、原稿搬送を開始させ読み取り動作を行う。
【００６５】
図９は、図８の制御回路２１０を詳細に説明するための電気的構成を示すブロック図である。以下に図９を用いて、その回路動作を説明する：
図９において、３０１は密着型イメージセンサ（図８のＣＩＳ２０１）であり、光源である各色Ｒ，Ｇ，ＢのＬＥＤ３０２も一体化されており、図８に示したＣＩＳ２０１のコンタクトガラス２０５上を原稿を搬送させながら、ＬＥＤ制御（ドライブ）回路３０３にて１ライン毎に各色Ｒ，Ｇ，ＢのＬＥＤ３０２を切り替えて点灯させることにより、Ｒ，Ｇ，Ｂ線順次のカラー画像を読み取ることが可能である。
【００６６】
ＡＭＰ３０４は、ＣＩＳ３０１より出力された信号を増幅させる増幅器であり、３０５はこの増幅出力のＡ／Ｄ変換を行って、例えば８ビットのディジタル出力を得るＡ／Ｄ変換器である。シェーディングＲＡＭ３０６は、キャリブレーション用のシートを予め読み取ることにより、シェーディング補正用のデータが記憶されており、シェーディング補正回路３０７は、前記シェーディングＲＡＭ３０６のデータに基づいて読み取られた画像信号のシェーディング補正を行う。ピーク検知回路３０８は、読み取られた画像データにおけるピーク値を、ライン毎に検知する回路であり、原稿の先端を検知する為に使用される。
【００６７】
ガンマ変換回路３０９は、ホストコンピュータより予め設定されたガンマーカーブに従って読み取られた画像データのガンマ変換を行う。
【００６８】
バッファＲＡＭ３１０は、実際の読み取り動作とホストコンピュータとの通信におけるタイミングを合せる為に、画像データを１次的に記憶させるためのＲＡＭであり、パッキング／バッファＲＡＭ制御回路３１１は、ホストコンピュータより予め設定された画像出力モード（２値、４ビット多値、８ビット多値、２４ビット多値）に従ったパッキング処理を行った後に、そのデータをバッファＲＡＭ３１０に書き込む処理と、インターフェース回路３１２にバッファＲＡＭ３１０から画像データを読み込んで出力させる。
【００６９】
インターフェース回路３１２は、パーソナルコンピュータなどの本実施形態に係る画像読み取り装置のホスト装置となる外部装置との間でコントロール信号の受容や画像信号の出力を行う。
【００７０】
３１５は、例えばマイクロコンピュータ形態のＣＰＵで有り、処理手順を格納したＲＯＭ３１５Ａ及び作業用のＲＡＭ３１５Ｂを有し、ＲＯＭ３１５Ａに格納された手順に従って、各部の制御を行う。
【００７１】
３１６は、例えば水晶発振器、３１４は、ＣＰＵ３１５の設定に応じて発振器３１６の出力を分周して動作の基準となる各種タイミング信号を発生するタイミング信号発生回路である。３１３は、インターフェース回路３１２を介して制御回路と接続される外部装置であり、外部装置の一例としてはパーソナルコンピュータ等が挙げられる。
【産業上の利用可能性】
【００７２】
本発明は不要な波長域の光に対応する光キャリヤの発生をおさて混色の発生を抑えることが求められるイメージセンサ、特にマルチチップ型イメージセンサ、それに用いられるイメージセンサ、マルチチップ型イメージセンサを用いた画像読取装置に適用される。
【図面の簡単な説明】
【００７３】
【図１】本発明の光電変換装置の第１の実施形態の模式的平面図である。
【図２】本発明の光電変換装置の第１の実施形態の模式的断面図である。
【図３】本発明の光電変換装置の第２の実施形態の模式的平面図である。
【図４】本発明の光電変換装置の第２の実施形態の模式的断面図である。
【図５】本発明の光電変換装置の第３の実施形態の模式的平面図である。
【図６】本発明の光電変換装置の第４の実施形態の模式的平面図である。
【図７】本発明の光電変換装置の第５の実施形態におけるイメージセンサチップの等価回路図である。
【図８】原稿画像を読み取る原稿画像読取装置の概略図である。
【図９】図８の制御回路２１０を詳細に説明するための電気的構成を示すブロック図である。
【図１０】従来技術におけるイメージセンサチップの等価回路図である。
【図１１】従来技術におけるタイミングチャートである。
【図１２】従来技術における受光素子の等価回路図である。
【図１３】従来技術における受光素子の模式的平面図である。
【図１４】従来技術における受光素子の模式的断面図である。
【符号の説明】
【００７４】
１、１’             光電変換装置
２、２’             プレシフトレジスタ
３、３’             シフトレジスタ
４、４’             受光素子アレイ
５、５’             タイミング発生回路
６、６’             信号出力アンプ
７、７’             シフトレジスタ駆動パルス（φ１）
８、８’             シフトレジスタ駆動パルス（φ２）
９、９’             次チップスタート信号線
ａ１〜ｄ１    受光素子
PD１〜PD4     フォトダイオード
Ｍ１ａ〜Ｍ１ｄ       読み出しトランジスタ
Ｍ２ａ〜Ｍ２ｄ       信号転送トランジスタ
Ｍ３ａ〜Ｍ３ｄ       MOSソースフォロワ
Ｍ４ａ〜Ｍ４ｄ       リセットトランジスタ
ＣＡＰａ〜ＣＡＰｄ   蓄積容量
ＣＳａ〜ＣＳｄ       ソースフォロワ回路の定電流負荷
１００        N型半導体基板
１０１        N型埋め込み層
１０２        N型エピタキシャル層
１０３        P型領域
１０４        N型領域
１０５        N型バリア領域
１０６〜１０９              絶縁膜
１１０        配線層
１１１        遮光メタル層
１１２        カラーフィルタ層
１１３        光電変換装置の基板端部
１１４        リセットNMOSトランジスタのドレイン
１１５        リセットNMOSトランジスタのP型ウエル
１１６        転送NMOSトランジスタのゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005116209.tif 000008
【図８】
0005116209.tif 000009
【図９】
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【図１０】
0005116209.tif 000011
【図１１】
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【図１２】
0005116209.tif 000013
【図１３】
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【図１４】
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