(57)【特許請求の範囲】
【請求項１】
表面にベース電極を有する土台と、前記土台から突出し、かつ第１の方向に並列してなる複数のマイクロプローブとを有するマルチプローブであって、
前記マイクロプローブの少なくともいずれかは、カンチレバー、第１電極層、第２電極層を有し、
前記第１電極層、および前記第２電極層の一の部分は前記カンチレバーの第１主面に形成され、かつ、前記第１電極層および前記第２電極層の一の部分は電気的に接続し、
前記第２電極層の一の部分および前記ベース電極は電気的に接続し、
前記第１主面は前記第１の方向に直交する面として規定され、前記第１の方向とは異なる第２の方向に直交する面として第２主面が規定されることを特徴とするマルチプローブ。
【請求項２】
前記カンチレバーの前記第２主面に第２電極層の他の部分が形成され、
前記ベース電極は前記土台の前記第２主面に形成され、
前記第２電極層の他の部分により前記ベース電極と前記第２の電極層の一の部分の電気的な接続が形成されることを特徴とする請求項１に記載のマルチプローブ。
【請求項３】
少なくとも前記第１電極層に段差が形成され、この段差により前記第１電極層が第１の領域と第２の領域とに区画されていることを特徴とする請求項１又は２に記載のマルチプローブ。
【請求項４】
前記第１の領域又は第２の領域のいずれかが前記マイクロプローブの角部を形成していることを特徴とする請求項３に記載のマルチプローブ。
【請求項５】
前記第１電極層を構成する材料が、前記カンチレバーを構成する材料よりも硬い材料であることを特徴とする請求項１乃至４のいずれかに記載のマルチプローブ。
【請求項６】
前記マイクロプローブの前記第１主面において前記第１電極層と前記第２電極層の一の部分とが重なることを特徴とする請求項１乃至５のいずれかに記載のマルチプローブ。
【請求項７】
請求項１乃至６のいずれかに記載のマルチプローブと、
記録媒体と、
前記記録媒体と前記マルチプローブとの間の相対的な姿勢を制御する第１の制御部と、
前記第１電極層と前記記録媒体との電気的相互作用を利用して、前記記録媒体に情報を記録し又は前記記録媒体から情報を再生する第２の制御部と、
を備えることを特徴とする記録装置。
【請求項８】
前記第２の制御部は、前記第２電極層を通して各マイクロプローブの動作を制御することを特徴とする請求項７に記載の記録装置。
【請求項９】
表面にベース電極を有する土台と、前記土台から突出し、かつ第１の方向に並列してなる複数のマイクロプローブとを有するマルチプローブの製造方法であって、
前記マイクロプローブの少なくともいずれかについて、
カンチレバーを形成し、
前記カンチレバーの第１主面に第１電極層を形成し、
前記カンチレバーの第１主面に第２電極層の一の部分を形成し、
前記第１電極層と前記第２電極層の一の部分とを電気的に接続し、
前記第２電極層の一の部分と前記ベース電極とを電気的に接続し、
前記第１主面は前記第１の方向に直交する面として規定され、前記第１の方向とは異なる第２の方向に直交する面として第２主面が規定されることを特徴とするマルチプローブの製造方法。
【請求項１０】
前記第２電極層の一の部分を、前記第１電極層の一の部分の上に形成することを特徴とする請求項９に記載のマルチプローブの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、例えばＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）メモリに用いられるマルチプローブに関する。
【背景技術】
【０００２】
走査型プローブ顕微鏡（ＳＰＭ：Ｓｃａｎｎｉｎｇ  Ｐｒｏｂｅ  Ｍｉｃｒｏｓｃｏｐｅ）の原理を利用したプローブ型ＭＥＭＳメモリが研究されている。プローブ型ＭＥＭＳメモリとは、プローブ先端の記録／再生用電極と記録媒体との間の様々な相互作用を利用して情報の書き込み、読み出し（再生）、及び消去を行う記録装置である。
【０００３】
記録／再生のスループット向上を目的として、複数のマイクロプローブを備えたマルチプローブについても研究が進められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−５２５０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
各マイクロプローブを個別に制御可能なマルチプローブを安価かつ容易に作製できることへの要請がある。
【課題を解決するための手段】
【０００６】
実施形態によれば、表面にベース電極を有する土台と、前記土台から突出し、かつ第１の方向に並列してなる複数のマイクロプローブとを有するマルチプローブが提供される。前記マイクロプローブの少なくともいずれかは、カンチレバー、第１電極層、第２電極層を有し、前記第１電極層、および前記第２電極層の一の部分は前記カンチレバーの第１主面に形成され、かつ、前記第１電極層および前記第２電極層の一の部分は電気的に接続し、前記第２電極層の一の部分および前記ベース電極は電気的に接続し、前記第１主面は前記第１の方向に直交する面として規定され、前記第１の方向とは異なる第２の方向に直交する面として第２主面が規定される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係るマルチプローブの斜視図
【図２】マルチプローブ先端の詳細図
【図３】マイクロプローブと記録媒体とが接触した状態を示す図
【図４】記録装置を示すブロック図
【図５】第１の実施形態のマルチプローブの製造工程を示す図
【図６】第１の実施形態のマルチプローブの製造工程を示す図
【図７】第１の実施形態のマルチプローブの製造工程を示す図
【図８】第１の実施形態のマルチプローブの製造工程を示す図
【図９】第１の実施形態のマルチプローブの製造工程を示す図
【図１０】第２の実施形態に係るマルチプローブの斜視図
【図１１】第２の実施形態のマルチプローブの製造工程を示す図
【図１２】第２の実施形態のマルチプローブの製造工程を示す図
【図１３】第３の実施形態に係るマルチプローブの斜視図
【図１４】第４の実施形態に係るマルチプローブの斜視図
【図１５】第５の実施形態に係るマルチプローブの斜視図
【図１６】第６の実施形態に係るマルチプローブの斜視図
【図１７】作製されたマルチプローブの模式図
【図１８】作製されたマルチプローブの一部を拡大して示す図
【図１９】作製されたマルチプローブの一部を拡大して示す図
【図２０】作製されたマルチプローブの一部を拡大して示す図
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を参照して説明する。本実施形態は、複数のマイクロプローブを備えた例えばプローブ型ＭＥＭＳメモリ用のマルチプローブに関する。マルチプローブは、土台と、この土台から突出し、かつ一の方向に並列してなる複数のマイクロプローブとを有する。一のマイクロプローブは、カンチレバー及びプローブ先端から構成される。プローブ先端には記録再生電極が設けられる。記録再生電極は、カンチレバーの表面に形成される配線部分を介して、土台の表面に形成されるベース電極に接続される。本実施形態は、マルチプローブを構成する各マイクロプローブの動作を個別に制御することができるようにするための電極層の構造（配線構造）を規定するものである。また、本実施形態のマルチプローブは、各マイクロプローブの先端に優れた耐摩耗特性を有し、安価かつ容易に作製することができる。
【０００９】
図１は、第１の実施形態に係るマルチプローブの斜視図である。以下の図面において、同一の参照符号は、同一の構成要素を指す。マルチプローブ１において、第１の方向Ｄ１に２つのマイクロプローブ１０ａおよび１０ｂが配列される。図１において、ＣＬは、マルチプローブ１を構成する各マイクロプローブ１０ａおよび１０ｂが記録媒体（図１では不図示）と物理的かつ電気的に接触する位置を示す仮想的な線である。マイクロプローブ１０ａおよび１０ｂはそれぞれが共通の土台１８によって支持される。土台１８は、デバイスレイヤー１８ａ、ボックスレイヤー１８ｂ、ハンドリングレイヤー１８ｃを有する。本実施形態では、これらのレイヤーを有するＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板をもとに土台１８を含むマルチプローブを形成している。なお、ＳＯＩ基板を用いるのはあくまで一例であってＳＯＩ基板に代えてＳｉ基板を用いてもよい。この場合、デバイスレイヤー１８ａ，ボックスレイヤー１８ｂ及びハンドリングレイヤー１８ｃの材質の区別はない。
【００１０】
図１に示すように、マイクロプローブ１０ａおよびマイクロプローブ１０ｂは同一の構造を有する。なお、マルチプローブを構成するすべてのマイクロプローブが同じ構造である必要はない。また、図１のマルチプローブ１は、２つのマイクロプローブ１０ａおよび１０ｂを備えているが、マルチプローブを構成するマイクロプローブの数は特に限定されない。以下、マイクロプローブ１０ａに着目してその具体的な構造を説明する。
【００１１】
マイクロプローブ１０ａは、マイクロプローブ１０ａは、カンチレバー１４、第１電極層１２ａ、第２電極層の一の部分１２ｂを有する。カンチレバー１４は土台１８からＤ３方向に向かって突出している。カンチレバー１４の第１の方向Ｄ１の主面（Ｓ１。以下、「第１主面」）には第１電極層１２ａ、第２電極層の一の部分１２ｂがカンチレバー１４の先端から土台１８に向けて、順に配置されている。第１電極層１２ａと第２電極層の一の部分１２ｂは電気的に接続している。ここで「第１の方向Ｄ１の主面Ｓ１」とは第１の方向Ｄ１に直交する面をいう。また、土台１８の表面であって第１の方向Ｄ１とは異なる第２の方向Ｄ２の主面（Ｓ２。以下「第２主面」）に、ベース電極１２ｄが形成されている。本実施形態では第２主面Ｓ２における第２電極層の他の部分により、ベース電極１２ｄと第１主面Ｓ１における第２の電極層の一の部分１２ｂとの電気的な接続が形成される。
【００１２】
図２はマイクロプローブ１０ａの先端部分を拡大して示す図である。第２の方向Ｄ２において、マイクロプローブ１０ａを記録媒体に接触させる面が第２主面Ｓ２である。土台１８の表面に形成されたベース電極１２ｄから、第２主面Ｓ２における第２電極層の他の部分、第１主面Ｓ１における第２電極層の一の部分１２ｂ、重なり部分１２ｃを通して、マイクロプローブ１０ａの第１主面Ｓ１に形成された第１電極層１２ａに電気的信号が伝えられる。逆に、第１電極層１２ａから、重なり部分１２ｃ、第２電極層の一の部分１２ｂ、第２電極層の他の部分を通して、ベース電極１２ｄに電気的信号が伝えられる。なお、本実施形態では第２電極層の他の部分を通して第１電極層１２ａとベース電極１２ｄとの間に電気的信号が伝えられる例を示したが、これに限定されるものではない。例えば、第１主面における第２電極層の他の部分１２ｂをデバイスレイヤー１８ａとの境界まで形成し、土台１８の第３主面および第２主面の上に配線を形成することにより、第１電極層１２ａとベース電極１２ｄとの電気的接続を確保することができる。また、製造工程は複雑になるが、第２電極層の一の部分からカンチレバー１４の内部、土台１８の内部、ベース電極１２の順に配線を形成することにより電気的接続を確保することができる。
【００１３】
なお第３の方向Ｄ３は、第１の方向Ｄ１と第２の方向Ｄ２とが形成する平面に対し、この平面を貫く方向をいう。第３主面とは第３の方向Ｄ３に直交する面をいう。
【００１４】
本実施形態ではベース電極１２ｄは土台１８の第２主面に形成される例を示したが、第２主面に限定されるものではない。土台１８の第１主面、第３主面またはこれ以外の面に形成されても良い。
【００１５】
本実施形態によれば、マルチプローブ１を構成する各マイクロプローブの第２電極層を選択的に制御することにより、マイクロプローブの動作を個別に制御することができる。具体的には、各マイクロプローブの先端の第１電極層を独立して制御することにより、動作するマイクロプローブを記録再生レートに応じてコントロールすることができる。例えば、ある記録再生レートの時には、マイクロプローブ１０ａおよびマイクロプローブ１０ｂの両方を動作させ、別の記録再生レートの時には、マイクロプローブ１０ａおよびマイクロプローブ１０ｂのいずれか一方を動作させ、他方を停止させる、といった制御を実現することができる。
【００１６】
第２電極層（１２ｂ，１２ｃ）は、土台１８（独立電極部）からマイクロプローブの先端に向かってカンチレバー１４の第２主面Ｓ２から第１主面Ｓ１へと、側面に回り込むように形成されており、カンチレバー１４の第１主面Ｓ１上で第２電極層（１２ｂ，１２ｃ）と第１電極層１２ａとの電気的な接続が図られている。このような構造は、土台１８およびカンチレバー１４等における貫通配線構造、すなわち、土台１８やカンチレバー１４のバルク内部に配線を配置する構造を回避することが意図されている。これにより、マイクロプローブを個別に制御するための第２電極層（１２ｂ，１２ｃ）から第１電極層１２ａへの配線として貫通配線構造を採用する場合に複雑な製造工程を回避することができる。したがって、マルチプローブの製造コストを低減することができ、製造期間も短縮することができる。
【００１７】
マイクロプローブ１０ａの第２主面Ｓ２には、第３の方向Ｄ３に向けて段差１５が形成される。第３の方向Ｄ３は第１の方向Ｄ１、及び第２の方向Ｄ２とは異なる方向である。段差１５はマイクロプローブ１０ａの土台１８から先端部に向けてステップダウンする構造となっている。この段差１５により第１電極層１２ａを第１の領域と第２の領域とに仮想的に区画することができる。ここでは第１の領域を土台１８側、第２の領域を先端部側とする。第１の領域又は段差１５に形成された第１の角部Ｘが記録媒体と接触し、かつ、第２の領域が記録媒体と接触しないように、段差１５、第２の領域の第２の方向Ｄ２の長さ、第３の方向のＤ３の長さ、がそれぞれ設計される。
【００１８】
なお、カンチレバー１４および第１電極層１２ａのうち、少なくとも第１電極層１２ａには段差がある。この段差により第１電極層１２ａは第１の領域と第２の領域とに区画される。
【００１９】
このような段差１５を有する庇構造を採用することにより、加工工程を短縮することができ、大面積加工が可能になる。庇構造を設ける意義については図６を参照して後述する。
【００２０】
なお、別の実施形態において後述するように、最終的にマイクロプローブ先端に上述した段差１５を設けない構成としても良い。
【００２１】
図３（ａ）は、マイクロプローブ１０ａと、記録媒体２０とが接触した状態を示している。同図（ｂ）は、この接触部分のＤ３方向の断面を拡大して示したものである。この断面図に示すように、カンチレバー１４と第１電極層１２ａの間には絶縁層１３が介挿されている。なお、カンチレバー1４を絶縁体あるいは高抵抗値の半導体材料とした場合、絶縁層１３を設けなくてもよい。
【００２２】
第１電極層１２ａの材料は、記録媒体２０との間で電気的な信号をやり取りするために導電性の良い材料であり、かつ、カンチレバー１４及び絶縁層１３よりも硬い材料であることが好ましい。例えば、第１電極層１２ａの材料としてＷ、Ｒｕ、Ｒｈ、Ｍｏ、Ｃｒ、Ｐｔ、ＲｕＯｘ、ＰｔＯｘ、ＷＮ、ＩｒＯｘ、ＴｉＮなどの高硬度と表面酸化膜の生成されにくさとを兼ね備えた材料を用いることができる。第１電極層１２ａの材料を硬い材料にすると、硬度の差に伴いカンチレバー１４及び絶縁層１３が第１電極層１２ａよりも先に摩耗する。これにより、第１電極層１２ａは突出しやすく、記録媒体２０との間の接触が損なわれることが少なくなる。カンチレバー１４の材料は、ＭＥＭＳプロセスによって加工や整形が容易なＳｉ、ＳｉＯｘ、ＳｉＮｘなどを用いることができる。Ｓｉ、ＳｉＯｘ、ＳｉＮｘは、絶縁材料として用いることも可能である。従って、カンチレバー１４と絶縁層１３の材料としてこれらのうちから選択される同一の材料を用いることにより、カンチレバー１４と絶縁層１３とを一体化することができる。記録媒体２０に情報を記録し、又は記録媒体２０から情報を再生する際に、マイクロプローブ１０ａと記録媒体２０とは相対的に移動する。この相対的な移動方向のことを「プローブスキャン方向」という。図３のようにマイクロプローブ１０ａの角部Ｘが記録媒体２０に接触した状態でマイクロプローブ１０ａに電圧を印加すると、記録ビット２１が形成される。
【００２３】
ここで、マイクロプローブの先端部の第１電極層１２ａ、カンチレバー１４、および絶縁層１３の第３の方向Ｄ３の断面形状は均一なものとなる。したがって、これらが仮に摩耗したとしても、安定な記録再生特性を維持することができる。
【００２４】
また、第１電極層１２ａの第１の方向Ｄ１は成膜処理により形成することができる。これにより、第１電極層１２ａの第１の方向Ｄ１の幅を極めて薄くすることができる。すなわち、第１電極層１２ａが記録媒体に接触する幅を薄くすることができる。したがって、このような第１電極層１２ａを記録再生用電極とすることにより、記録ビットの微細化を実現するこができる。
【００２５】
図４は、本実施形態に係る記録装置を示すブロック図である。記録装置３０は、外部装置３１に接続される制御部３２と、記録ユニット３５とを備える。制御部３２は、第１の制御部３３と第２の制御部３４とを備える。記録ユニット３５は、マルチプローブ１と記録媒体２０とを備える。本実施形態においてマルチプローブ１は２本のマイクロプローブ１０ａおよび１０ｂを備える。第１の制御部３３は、マルチプローブ１と記録媒体２０の相対的な姿勢を制御する。第２の制御部３４は、マルチプローブ１におけるマイクロプローブ１０ａの第１電極層１２ａと記録媒体２０との電気的相互作用を利用して、記録媒体２０に情報を記録し又は記録媒体２０から情報を再生する。記録媒体２０への記録を行う際には、外部装置３１から制御部３２に情報が提供される。記録媒体２０から情報を再生した際には、この情報は制御部３２を通じて外部装置３１に送られる。
【００２６】
記録／再生時において、第１の制御部３３は、次のようにマルチプローブ１を位置制御する。例えば、図１に示したマルチプローブ１内のマイクロプローブ１０ａの角部Ｘが、第２の角部Ｙ（即ち、マイクロプローブ１０ａの最先端）よりも先に記録媒体２０に接触するように、第１の制御部３３はマルチプローブ１の姿勢を制御する。即ち、図３（ａ）に示したように、記録媒体２０の記録面に対してマイクロプローブ１０ａを適切な角度で傾斜させて両者を接触させる。これにより、カンチレバー１４の第１の角部Ｘが記録媒体２０に接触し、同時に、第１電極層１２ａが記録媒体２０の記録面に接触する。
【００２７】
図５〜図９は、本実施形態に係るマルチプローブの製造工程の一例を示したものである。試作においては、例えばデバイスレイヤー４０の厚さが５［μｍ］、ボックスレイヤー４１の厚さが１［μｍ］、ハンドリングレイヤー４２の厚さが５００［μｍ］であるＳＯＩ基板を用いる。
【００２８】
（プロセス１）
リソグラフィ工程によって、プローブ先端に庇部を形成するためのレジストパターン５０をＳＯＩ基板のデバイスレイヤー４０に形成する（図５（ａ））。
【００２９】
（プロセス２）
ＤＲＩＥ（ｄｅｅｐ  ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）工程により、庇部の段差を形成する（図５（ｂ））。段差の深さは例えば３［μｍ］とする。
【００３０】
（プロセス３）
リソグラフィ工程により、ＳＯＩ基板のデバイスレイヤー４０にプローブ形状を得るためレジストマスク５２を形成する（図５（ｃ））。
【００３１】
（プロセス４）
ＤＲＩＥ工程により、先端に段差を有するプローブ形状５２を形成する（図６（ａ））。
【００３２】
（プロセス５）
スパッタリング等の工程により、電極材料（Ｗ、Ｒｕ、Ｒｈ、Ｍｏ、Ｃｒ、Ｐｔ、ＲｕＯｘ、ＰｔＯｘ、ＷＮ、ＩｒＯｘ、ＴｉＮなど）を用いて第１電極層６１を成膜する（図６（ｂ））。
【００３３】
（プロセス６）
リフトオフ工程より、プローブ主面の電極材料を除去する（図６（ｃ））。これによりプローブの側壁６２のみに電極材料が残される。庇構造があることにより、図６（ａ）のＣＬ部がレジストで保護され、図６（ｂ）で第１電極を成膜する際、ＣＬ部のＤ２方向の面には成膜がされない。そのため、レジストを除去する際に（図６（ｃ））、ＣＬ部のＤ２方向の面に電極が形成されず、ＣＬ接触部の電気スポットは第１電極の幅のみになる。これに対し庇が無い構造とした場合、上記図６（ａ）〜（ｂ）工程では、ＣＬの第Ｄ２方向の面が成膜されてしまい、のちに先端部の電極を除去する工程が必要となる。
【００３４】
（プロセス７）
リソグラフィ工程により、プローブ先端付近の側壁の電極層の一部を保護するためのレジスト７０を形成する（図７（ａ））。
【００３５】
（プロセス８）
金属のウェットエッチングにより、プローブ先端付近以外の側壁の電極層の一部を除去する（図７（ｂ））。
【００３６】
（プロセス９）
リソグラフィ工程により、第２電極層を形成するためのレジストパターン７２，７４を形成する。このとき、プローブ先端部の第１電極層の一部７２が露出するように、レジストパターン７４の一部を除去する（図７（ｃ））。
【００３７】
（プロセス１０）
スパッタリング工程等により、第２電極層の金属薄膜（Ａｕ／Ｃｒ，Ａｌ，Ｎｉ等）８０を形成する（図８（ａ））。
【００３８】
（プロセス１１）
リフトオフ工程により、第２電極層８１を形成する。上記プロセス９によって第１電極層の一部７２が露出したため、これと第２電極層８１とが重なる部分が生じる。これにより第１電極層と第２電極層との接続が図られる（図８（ｂ））。
【００３９】
（プロセス１２）
上記の状態でＳＯＩ基板のデバイスレイヤーに保護レジスト８２を塗布してから支持基板８３に張り合わせる。また、アルミ蒸着、リソグラフィ及びアルミエッチング等の工程により、ＳＯＩ基板のハンドリングレイヤー（バックサイド）にプローブの土台を形成するためのアルミマスク８４を形成する（図８（ｃ））。
【００４０】
（プロセス１３）
ＤＲＩＥ工程により、ハンドリングレイヤーのＳｉをエッチングし、これによりプローブの土台９０を形成する。また、リソグラフィ工程により、プローブを支持基板からリリースするためのレジストパターン９１を形成する（図９（ａ））。
【００４１】
（プロセス１４）
ＳｉＯ２層のウェットエッチング工程により、ＳＯＩ基板のボックスレイヤーを除去する。最後に、プローブ９２を支持基板からリリースすることにより作製が完了する。
【００４２】
以下、他の実施形態を説明する。
【００４３】
（第２の実施形態）
第１の実施形態では、マルチプローブを構成する各マイクロプローブにおいて、１つのカンチレバーの第１主面の両面に形成された２つの第１電極層はプローブ先端部を通して互いに導通していた。これに対し、図１０に示すように、各マイクロプローブにおいて、カンチレバーの第１主面の両面に形成された２つの第１電極層を電気的に分離してもよい。これに応じて、土台側の第２電極層も電気的に分離する。第２の実施形態によれば、１つのマイクロプローブにおいて２つの第１電極層を個別に制御することができる。
【００４４】
図１１〜図１２は、第２の実施形態に係るマルチプローブの製造工程を示したものである。マイクロプローブの第１主面に第１電極層の電極材料を成膜するまでのプロセスは、第１の実施形態で説明したプロセス１〜プロセス６と同一である。また、図１１（ａ）および（ｂ）に示すようにプローブの先端で第１電極層を分離できるようにレジストパターンを形成し、エッチングを行う点を除いて、残りのプロセスも第１の実施形態で説明したものと同様である。
【００４５】
（第３の実施形態）
第３の実施形態は、図１３に示すように、各マイクロプローブにおいて第１主面の片側のみに第１電極層および第２電極層を形成するようにしたものである。このような第３の実施形態においては、個別に制御が可能な電極の数は第１の実施形態に比べて減少するものの、第１の実施形態と同様の作用効果を奏することができる。すなわち、本実施形態においても、第２電極層が土台１８（独立電極部）からマイクロプローブの先端に向かってカンチレバー１４の第２主面から第１主面へと、側面に回り込むように形成されており、カンチレバー１４の第１主面上で第２電極層１２ｂと第１電極層１２ａとの電気的な接続が図られている。これにより、マイクロプローブを個別に制御するための第２電極層から第１電極層への配線として貫通配線構造を採用する場合に複雑となる製造工程を回避することができる。したがって、マルチプローブ全体の製造コストを低減することができ、製造期間を短縮することができる。また、成膜処理によって形成された薄い第１電極層を記録再生用電極とすることにより、記録ビットの微細化を実現するこができ、第１の実施形態と同様に耐摩耗性を得ることができる。
【００４６】
（第４の実施形態）〜（第６の実施形態）
第４〜第６の実施形態は、各マイクロプローブの先端に、上述した段差による庇部を有しないものである。
【００４７】
図１４は、第４の実施形態に係るマルチプローブを示している。このマルチプローブは、各マイクロプローブに段差が形成されておらず、その結果、先端に庇部が形成されていない。各マイクロプローブの一方の第１主面のみに第１電極層を有する。
【００４８】
図１５は、第５の実施形態に係るマルチプローブを示している。このマルチプローブは、各マイクロプローブに段差が形成されておらず、その結果、先端に庇部が形成されていない。また、各マイクロプローブの第１主面の両面に第１電極層を有する。これら第１電極層は、各マイクロプローブの先端において導通している。
【００４９】
図１６は、第６の実施形態に係るマルチプローブを示している。このマルチプローブは、各マイクロプローブに段差が形成されておらず、その結果、先端に庇部が形成されていない。また、各マイクロプローブの第１主面の両面に第１電極層を有し、これらは、分離された第２電極層にそれぞれ接続されている。
【００５０】
以上のような第４〜第６の実施形態においても、上述した第１の実施形態の効果を奏することができる。
【００５１】
図１７に、作製されたマルチプローブの模式図を示す。図１８は、この模式図に示されるＦ１の方向から、作製されたマルチプローブを撮影した顕微鏡写真である。図１９は、図１７の模式図に示されるＦ２の部分について、作製されたマルチプローブを拡大して示す顕微鏡写真である。図２０は、図１７の模式図に示されるＦ３の部分について、作製されたマルチプローブを拡大して示す顕微鏡写真である。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
１…マルチプローブ；
１０ａ，１０ｂ…マイクロプローブ；
１２ａ…第１電極層；
１２ｂ，１２ｃ…第２電極層；
１２ｄ…ベース電極；
１３…絶縁層；
１４…カンチレバー；
１５…段差；
１８…土台；
２０…記録媒体；
２１…記録ビット；
３０…記録装置；
３１…外部装置；
３２…制御部；
３３…第１の制御部；
３４…第２の制御部；
３５…記録ユニット；
【図１】
0005369209.tif 000002
【図２】
0005369209.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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