(57)【特許請求の範囲】
【請求項１】
ＬＳＩ試験用の出力波形データ信号を生成する出力波形データ発生部と、
被試験ＬＳＩ固有の試験シーケンスに基づいて、前記出力波形データ発生部を制御する出力シーケンス制御部と、
前記出力波形データ発生部より出力された出力波形データ信号を、デジタル／アナログ変換して、複数の前記被試験ＬＳＩにそれぞれ印加するアナログ試験信号を生成するアナログ波形生成部とを備えた多出力任意波形発生器であって、
前記出力シーケンス制御部及び出力波形データ発生部が一系統からなり、
前記アナログ波形生成部は、
前記出力波形データ発生部から出力される一系統の出力波形データ信号を入力して、複数の被試験ＬＳＩにそれぞれ印加される前記アナログ試験信号を個別に出力する複数のポートを有し、かつ、
前記出力波形データ発生部から出力される一系統の出力波形データ信号を入力する一系統のデジタル／アナログ変換部，フィルタ部及び一段目のゲイン調整部と、
前記一段目のゲイン調整部から出力される信号がそれぞれ入力される複数系統の、前記複数の各ポートからそれぞれ出力されるアナログ試験信号のゲインを個別に調整する複数のゲイン調整部及び前記アナログ試験信号のオフセット電圧を個別に調整する複数のオフセット調整部とを設けてあり、
全前記ポートのうち、前記アナログ試験信号を出力するポートを選択する同測対応レジスタを備える
ことを特徴とする多出力任意波形発生器。
【請求項２】
被試験ＬＳＩの品種固有の試験シーケンスに基づいて、アナログ試験信号を生成する多出力任意波形発生器と、当該アナログ試験信号が印加される前記被試験ＬＳＩが複数載置されるパフォーマンス・ボードとを備えたミクスドＬＳＩテスタであって、
前記任意波形発生器は、
ＬＳＩ試験用の出力波形データ信号を生成する出力波形データ発生部と、
被試験ＬＳＩ固有の試験シーケンスに基づいて、前記出力波形データ発生部を制御する出力シーケンス制御部と、
前記出力波形データ発生部より出力された出力波形データ信号を、デジタル／アナログ変換して、複数の前記被試験ＬＳＩに印加するアナログ試験信号を生成するアナログ波形生成部とにより構成してあり、
前記出力シーケンス制御部及び出力波形データ発生部が一系統からなり、
前記アナログ波形生成部は、
前記出力波形データ発生部から出力される一系統の出力波形データ信号を入力して、複数の被試験ＬＳＩにそれぞれ印加される前記アナログ試験信号を個別に出力する複数のポートを有し、かつ、
前記出力波形データ発生部から出力される一系統の出力波形データ信号を入力する一系統のデジタル／アナログ変換部，フィルタ部及び一段目のゲイン調整部と、
前記一段目のゲイン調整部から出力される信号がそれぞれ入力される複数系統の、前記複数の各ポートからそれぞれ出力されるアナログ試験信号のゲインを個別に調整する複数のゲイン調整部及び前記アナログ試験信号のオフセット電圧を個別に調整する複数のオフセット調整部とを設けてあり、
全前記ポートのうち、前記アナログ試験信号を出力するポートを選択する同測対応レジスタを備える
ことを特徴とするミクスドＬＳＩテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、多出力任意波形発生器及びそれを備えたミクスドＬＳＩテスタに関し、特に、複数個のデバイスを同時に試験する同測技術に関する。
【背景技術】
【０００２】  ＬＳＩ試験装置は、被試験ＬＳＩの品種固有の試験シーケンスに基づいて、被試験ＬＳＩにアナログ試験信号を印加して試験を行う。このようなアナログ試験信号を生成するため、ＬＳＩ試験装置は任意波形発生器を備えている。
ここで、図３を参照して、従来の任意波形発生器の構成について説明する。
図３の（Ａ）に示すように、任意波形発生器１は、出力シーケンス制御部１１と、出力波形データ発生部１２と、アナログ波形生成部１３とにより構成されている。【０００３】  出力シーケンス制御部１１は、被試験ＬＳＩ（ＤＵＴ）３の品種固有の試験シーケンスに基づいて試験シーケンス信号Ｓ１を出力し、出力波形データ発生部１２を制御する。また、出力波形データ発生部１２は、試験シーケンス信号Ｓ１に従って出力波形データ信号Ｓ２を生成する。【０００４】  また、アナログ波形生成部１３は、出力波形データ発生部１２より出力された波形データ信号Ｓ２をデジタル／アナログ変換し、アナログ試験信号Ｓ３を生成する。アナログ試験信号Ｓ３は、パフォーマンス・ボード２上に載置された被試験ＬＳＩ（ＤＵＴ）３に印加される。パフォーマンス・ボード２は、ＤＵＴ３とのインタフェース・ボード（Ｉ／Ｆボード）として機能する。また、パフォーマンス・ボード２は、被試験ＬＳＩ３の品種ごとに専用のものが使用される。【０００５】  また、図３の（Ｂ）に示すように、アナログ波形生成部１３は、デジタル／アナログ変換器（Ｄ／Ａ）４１と、ローパスフィルタ（ＬＰＦ）４２と、減衰器（ＡＴＴ）４３と、差動部４４と、オフセット用デジタルアナログ変換器（Ｄ／Ａ）４５とにより構成されている。【０００６】  アナログ波形生成部１３に入力された出力波形データ信号Ｓ２は、デジタル／アナログ変換器（Ｄ／Ａ）４１により、アナログ試験信号に変換される。続いて、このアナログ試験信号は、ローパスフィルタ（ＬＰＦ）４２を通過することにより、高周波の雑音成分が除かれる。【０００７】  ところで、この段階のアナログ試験信号の信号振幅（ゲイン）は、ＤＵＴ３における入力信号振幅の許容範囲を超えている場合がある。そこで、減衰器４３により、ＤＵＴ３の信号振幅の許容範囲内となるように、アナログ試験信号の信号振幅を調整する。
続いて、差動部４４により、アナログ試験信号からポジ信号及びネガ信号からなる差動アナログ試験信号を生成する。【０００８】  さらに、ＤＵＴ３には、入力信号のオフセット電圧に、許容範囲がある。そこで許容範囲内のＤＣオフセット信号Ｓ４を、オフセット調整用デジタル／アナログ変換器４５でデジタル／アナログ変換して、差動アナログ試験信号と同相のオフセット電圧Ｖを生成する。次に、このオフセット電圧Ｖを差動アナログ試験信号に加算し、オフセット調整済みの差動アナログ試験信号をポート４０から出力する。
これにより、被試験ＬＳＩに対して、信号のゲイン及びオフセットが最適化された差動アナログ試験信号がＤＵＴ３に入力される。【０００９】  ところで、近年、パフォーマンス・ボード２に複数のＤＵＴ３を載置し、複数のＤＵＴ３を同時に試験する同測と呼ばれる試験方法が採用されている。同測によりＬＳＩ試験を行えば、同時に複数のＤＵＴ３を試験できるので、試験時間を短縮することができる。
【発明が解決しようとする課題】
【００１０】  しかし、ＤＵＴ３の入力信号振幅の許容レンジの幅やオフセット電圧許容範囲には、ＤＵＴ３によってばらつきがある。このため、同測によりＬＳＩ試験を行うためには、一般に、図４の（Ａ）に示すように、一つのパフォーマンス・ボード２につき、そのパフォーマンス・ボード２に載置する被試験ＬＳＩの数分の任意波形発生器１を設ける必要がある。その結果、ＬＳＩ試験装置が大型化するとともに、ＬＳＩ試験装置のコストが高くなってしまうという問題が生じる。
例えば、図４の（Ａ）に示す例では、四つのＤＵＴ３の同測を行うために、四系統の任意波形発生器１を設けている。
【００１１】  さらに、ＬＳＩ試験にあたり、一つのＤＵＴ３に２種類のアナログ試験信号をそれぞれ印加する必要がある場合、四つのＤＵＴを同測するためには、八系統の任意波形発生器１を備える必要がある。このため、さらに、ＬＳＩ試験装置が大型化し、コストが高くなってしまうことになる。
【００１２】  そこで、図４の（Ｂ）に示すように、一つの任意波形発生器１から出力されたアナログ試験信号Ｓ３を、パフォーマンス・ボード２上で分配し、複数のＤＵＴ３にそれぞれ印加する方法が考えられる。
【００１３】  しかしながら、この方法では、個々のＤＵＴ３の許容範囲に合わせてアナログ試験信号のゲイン及びオフセットを個別に調整することが困難である。このため、ＤＵＴ３ごとに最適化されたアナログ試験信号を印加することが困難であるという問題がある。
その上、パフォーマンス・ボード２上でのアナログ試験信号の分配を制御する必要があるため、パフォーマンス・ボード２の回路構成が複雑となる上、試験プログラムが複雑となってしまう。
【００１４】  本発明は、上記の問題を解決すべくなされたものであり、複数個の被試験ＬＳＩを同時に試験する際に、パフォーマンス・ボードの回路構成を複雑化させることなく、被試験ＬＳＩごとに最適化されたアナログ試験信号を簡単な回路構成で生成できる多出力任意波形発生器、及び、それを備えたミクスドＬＳＩテスタの提供を目的とする。
【課題を解決するための手段】
【００１５】
【課題を解決するための手段】
この目的の達成を図るため、本発明に係る多出力任意波形発生器によれば、ＬＳＩ試験用の出力波形データ信号を生成する出力波形データ発生部と、被試験ＬＳＩ固有の試験シーケンスに基づいて、出力波形データ発生部を制御する出力シーケンス制御部と、出力波形データ発生部より出力された出力波形データ信号を、デジタル／アナログ変換し、複数の被試験ＬＳＩにそれぞれ印加するアナログ試験信号を生成するアナログ波形生成部とを備えた多出力任意波形発生器であって、
アナログ波形生成部は、複数の被試験ＬＳＩにそれぞれ印加されるアナログ試験信号を個別に出力する複数のポートを有し、かつ、ポートからそれぞれ出力されるアナログ試験信号のゲインを個別に調整するゲイン調整部と、アナログ試験信号のオフセット電圧を個別に調整するオフセット調整部とを設けてある構成としてある。
【００１６】  このように、本発明の多出力任意波形発生器によれば、アナログ波形生成部において、アナログ試験信号を分配し、複数のポートから出力する。このため、複数の被試験ＬＳＩを同測により試験する場合であっても、出力シーケンス制御部及び出力波形データ発生部を一系統とすることができる。
その上、分配されたアナログ試験信号を、アナログは形成生成部のゲイン調整部及びオフセット調整部により、被試験ＬＳＩごとに個別に最適化する。
【００１７】  これにより、複数個の被試験ＬＳＩを同時に試験する際に、簡単な回路構成で、被試験ＬＳＩごとに最適化されたアナログ試験信号を生成することができる。
また、本発明では、アナログ波形生成部においてアナログ試験信号を分配し、最適化しているので、パフォーマンス・ボードの回路構成を複雑化させることなく、また、試験プログラムを複雑化させることなく、デバイスごとの試験信号を最適化して同測試験を行うことができる。
【００１８】
また、本発明によれば、全ポートのうち、アナログ試験信号を出力するポートを選択する同測対応レジスタを備える構成としてある。
このように、同測対応レジスタを設ければ、出力ポートを選択することにより、同測により試験する被試験ＬＳＩの数を選択することができる。すなわち、試験対象から特定のＬＳＩを除外することができる。
【００１９】
また、本発明に係るミクスドＬＳＩテスタによれば、被試験ＬＳＩの品種固有の試験シーケンスに基づいて、アナログ試験信号を生成する多出力任意波形発生器と、当該アナログ試験信号が印加される被試験ＬＳＩが複数載置されるパフォーマンス・ボードとを備えたミクスドＬＳＩテスタであって、
任意波形発生器は、ＬＳＩ試験用の出力波形データ信号を生成する出力波形データ発生部と、被試験ＬＳＩ固有の試験シーケンスに基づいて、出力波形データ発生部を制御する出力シーケンス制御部と、出力波形データ発生部より出力された出力波形データ信号を、デジタル／アナログ変換して、複数の被試験ＬＳＩに印加するアナログ試験信号を生成するアナログ波形生成部とにより構成してあり、
アナログ波形生成部は、複数の被試験ＬＳＩにそれぞれ印加されるアナログ試験信号を個別に出力する複数のポートを有し、かつ、ポートからそれぞれ出力されるアナログ試験信号のゲインを個別に調整するゲイン調整部と、アナログ試験信号のオフセット電圧を個別に調整するオフセット調整部とを設けた構成としてある。
【００２０】  このように、本発明のミクスドＬＳＩテスタによれば、上記の請求項１記載のものと同様の多出力任意波形発生器を備えているので、複数個の被試験ＬＳＩを同時に試験する際に、簡単な回路構成で、被試験ＬＳＩごとに最適化されたアナログ試験信号を生成することができる。
【発明を実施するための形態】
【００２１】  以下、図面を参照して、本発明の多出力任意波形発生器及びそれを備えたミクスドＬＳＩテスタの実施の形態について併せて説明する。
まず、図１を参照して、実施形態の多出力任意波形発生器及びそれを備えたミクスドＬＳＩテスタの構成について説明する。図１では、ミクスドＬＳＩテスタの要部の構成のみを示す。
【００２２】  図１に示すように、この実施形態のミクスドＬＳＩテスタは、多出力任意波形発生器１０とパフォーマンス・ボード２とを備えている。パフォーマンス・ボード２は、被試験ＬＳＩ（ＤＵＴ）３とのインターフェイスボートとして機能する。図１では、パフォーマンス・ボード２に四つのＤＵＴ３を載置した様子を示している。
【００２３】  また、多出力任意波形発生器１０は、被試験ＬＳＩ（ＤＵＴ）３の品種固有の試験シーケンスに基づいてアナログ試験信号を生成するために、出力シーケンス制御部１１と出力波形データ発生部１２と、四つのポート４０を有するアナログ波形生成部４０と、同測対応レジスタ５とにより構成されている。
以下、各構成要素について説明する。
【００２４】  出力シーケンス制御部１１は、ＤＵＴ３用の試験シーケンスに基づいて、試験シーケンス信号Ｓ１を出力し、出力波形データ発生部１２を制御する。
出力波形データ発生部１２は、シーケンス信号Ｓ１に従って、ＬＳＩ試験用の出力波形データ信号Ｓ２を生成する。そして、その出力波形データ信号Ｓ２をアナログ波形生成部４へ出力する。
また、アナログ波形生成部４０は、出力波形データ発生部１２より出力された出力波形データ信号Ｓ２を、デジタル／アナログ変換し、四つのＤＵＴ３にそれぞれ印加するアナログ試験信号Ｓ３を生成する。
【００２５】  ここで、図２を参照して、アナログ波形生成部４０の構成について説明する。
図２に示すように、アナログ波形生成部４０は、一系統の、デジタル／アナログ変換器（Ｄ／Ａ）４１、ローパスフィルタ（ＬＰＦ）４２及び一段目減衰器（ＡＴＴ１）４３ａを備えている。さらに、このアナログ波形生成部４０は、四系統の、二段目減衰器（ＡＴＴ２）４３ｂ、差動部４４及びオフセット調整用デジタル／アナログ変換器（Ｄ／Ａ）４５を備えている。
【００２６】  そして、アナログ波形生成部４０に入力された出力波形データＳ２は、まず、デジタル／アナログ変換器４１により、デジタル／アナログ変換され、アナログ試験信号が生成される。続いて、このアナログ試験信号は、ローパスフィルタ４２を通過することにより、高周波の雑音成分が除かれる。さらに、一段目減衰器４３ａにより、アナログ試験信号の信号振幅がおおよそＤＵＴ３の許容範囲程度となるように、３ｄＢ刻みでいったんゲイン調整される。
【００２７】  次に、一段目減衰器４３ａから出力されたアナログ試験信号は、四系統に分配され、四系統の各二段目減衰器４３ｂにそれぞれ入力される。四系統に分配された各アナログ試験信号は、それぞれ二段目減衰器４３ｂにより、信号振幅が各ＤＵＴ３の許容範囲内となるように、ゲインを個別に微調整する。各二段目減衰器４３ｂでは、０．１ｄＢ刻みに３ｄＢの調整幅内でゲインを個別に調整する。
続いて、ゲイン調整されたアナログ試験信号から、差動部４４により、ポジ信号及びネガ信号からなる差動アナログ試験信号が生成される。
【００２８】  さらに、四系統の各差動アナログ試験信号に、各ＤＵＴ３のオフセット電圧許容範囲に合わせたオフセット電圧を加算し、オフセット調整を行う。オフセット電圧と差動アナログ試験信号とは同相となっている。これらオフセット電圧は、各ＤＵＴ３のオフセット電圧許容範囲に応じたＤＣオフセット信号Ｓ４を、オフセット調整用デジタル／アナログ変換器４５でデジタル／アナログ変換して生成される。
このようにして四系統の各ポート４０から、各ポートにそれぞれ接続されたＤＵＴ３ごとに最適化された、オフセット調整済みの差動アナログ試験信号が出力される。
【００２９】  さらに、本実施形態では、同測対応レジスタ５により、アナログ波形生成部４の出力スイッチ４６の開閉がポート４０別に制御される。これにより、四系統のポート４０のうち、アナログ試験信号を出力するポートを任意に選択することができる。その結果、同測により試験するＤＵＴ３を選択することができる。これにより、試験プログラムを複雑化させることなく、任意のＤＵＴ３について同測により試験を行うことができる。
【００３０】  上述した実施の形態においては、本発明を特定の条件で構成した例について説明したが、本発明は、種々の変更を行うことができる。例えば、上述した実施の形態においては、パフォーマンス・ボードに四個のＤＵＴ３を載置した例について説明したが、本発明では、ＤＵＴの数は四個に限定されない。例えば、二個のＤＵＴを同測により試験してもよいし、八個のＤＵＴを同測により試験してもよい。
【００３１】  また、例えば、上述の実施形態では、差動アナログ試験信号のポジ信号及びネガ信号の両方に同一のオフセット信号を加算したが、本発明では、ポジ信号とネガ信号に、互いに強度の異なるオフセット信号を別個に加算してもよい。
【発明の効果】
【００３２】  以上、詳細に説明したように、アナログ波形生成部において、アナログ試験信号を分配し、複数のポートから出力する。このため、複数の被試験ＬＳＩを同測により試験する場合であっても、出力シーケンス制御部及び出力波形データ発生部を一系統とすることができる。
その上、分配されたアナログ試験信号を、アナログ波形成生成部のゲイン調整部及びオフセット調整部により、被試験ＬＳＩごとに個別に最適化する。
【００３３】  これにより、複数個の被試験ＬＳＩを同時に試験する際に、簡単な回路構成で、被試験ＬＳＩごとに最適化されたアナログ試験信号を生成することができる。
また、本発明では、アナログ波形生成部においてアナログ試験信号を分配し、最適化しているので、パフォーマンス・ボードの回路構成を複雑化させることなく、また、試験プログラムを複雑化させることなく、デバイスごとの試験信号を最適化して同測試験を行うことができる。
【図面の簡単な説明】
【図１】  実施形態の多出力任意波形発生器及びミクスドＬＳＩテスタの構成を説明するためのブロック図である。
【図２】  実施形態のアナログ波形生成部の構成を説明するためのブロック図である。
【図３】  （Ａ）は、従来の任意波形発生器及びミクスドＬＳＩテスタの構成を説明するためのブロック図であり、（Ｂ）は、従来例のアナログ波形生成部の構成を説明するためのブロック図である。
【図４】  （Ａ）は、同測可能な従来の任意波形発生器及びミクスドＬＳＩテスタの構成を説明するためのブロック図であり、（Ｂ）は、同測可能な従来の多出力任意波形発生器及びミクスドＬＳＩテスタの構成を説明するためのブロック図である。
【符号の説明】  １  任意波形発生器
２  パフォーマンス・ボード
３  被試験ＬＳＩ（ＤＵＴ）
４  アナログ波形生成部
１０  多出力任意波形発生器
１１  出力シーケンス制御部
１２  出力波形データ発生部
１３  アナログ波形生成部
４０  ポート
４１  Ｄ／Ａ変換器
４２  ローパスフィルタ
４３、４３ａ、４３ｂ  減衰器
４４  差動部
４５  オフセット調整用デジタル／アナログ変換器
４６  出力スイッチ
【図１】
0005248723.tif 000002
【図２】
0005248723.tif 000003
【図３】
0005248723.tif 000004
【図４】
0005248723.tif 000005