(57)【特許請求の範囲】
【請求項１】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層とに挟持される液晶性を示す化合物を含む層と、
前記第１の導電層と前記第２の導電層とに挟持され、前記液晶性を示す化合物を含む層に接する有機化合物を含む層と、を有し、
前記第１の導電層及び前記第２の導電層の間に電圧を印加することにより、前記第１の導電層及び前記第２の導電層の間の電気抵抗が変化する記憶素子であって、
前記液晶性を示す化合物を含む層は前記第１の導電層に接して形成されており、少なくとも温度変化によって第１の相から第２の相へ相転移する層であり、
前記第１の導電層及び前記第２の導電層の間に電圧を印加する前には、前記液晶性を示す化合物を含む層は、固体状態であり、
前記第１の導電層及び前記第２の導電層の間に電圧を印加する前には、前記液晶性を示す化合物を含む層及び有機化合物を含む層は、絶縁体であり、
前記第１の導電層及び前記第２の導電層の間に電圧を印加することにより、前記液晶性を示す化合物を含む層と前記第１の導電層とで混合物が形成され、前記混合物は導電性を示すことを特徴とする記憶素子。
【請求項２】
請求項１において、
前記液晶性を示す化合物を含む層の前記第１の相は固体状態であり、前記第２の相は液晶状態又は液体状態であることを特徴とする記憶素子。
【請求項３】
請求項１又は請求項２において、
前記第１の導電層及び前記第２の導電層の間に電圧を印加することにより、前記液晶性を示す化合物を含む層は前記第１の相から前記第２の相へ相転移することを特徴とする記憶素子。
【請求項４】
請求項１乃至３のいずれか一において、
前記第１の導電層及び前記第２の導電層の間に電圧を印加することにより、前記有機化合物を含む層の形状が変化し、前記第１の導電層と前記第２の導電層が短絡することを特徴とする記憶素子。
【請求項５】
請求項１乃至４のいずれか一において、
前記有機化合物を含む層は、有機樹脂を含む層、正孔輸送性を有する有機化合物を含む層又は電子輸送性を有する有機化合物を含む層であることを特徴とする記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶素子、当該記憶素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
近年、絶縁表面上に複数の回路が集積され、さまざまな機能を有する半導体装置の開発が進められている。また、アンテナを設けることにより、無線によるデータの送受信が可能な半導体装置の開発が進められている。このような半導体装置は、無線チップ（ＩＤタグ、ＩＣタグ、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）タグ、無線タグ、電子タグ、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグとも呼ばれる）とよばれ、既に一部の市場で導入されている。
【０００３】
現在実用化されているこれらの半導体装置の多くは、Ｓｉ等の半導体基板を用いた回路（ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップとも呼ばれる）と、アンテナと、を有し、当該ＩＣチップは、記憶回路（メモリとも呼ぶ）や制御回路等から構成されている。特に、多くのデータを記憶可能な記憶回路を備えることによって、より高機能で付加価値が高い半導体装置の提供が可能となる。また、これらの半導体装置は、低コストで作製することが要求されている。近年では、記憶回路等に有機化合物を用いた有機メモリ等の開発が行われている（例えば、非特許文献１参照）。
【非特許文献１】Ｓ．Ｍｏｌｌｅｒ他４名、ＮＡＴＵＲＥ、Ｖｏｌ４２６、ｐ１６６−ｐ１９９（２００３）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、非特許文献１のように、一対の電極間に有機化合物を含む層を設ける場合、書き込み電圧を下げるために有機化合物を含む層を薄く形成すると、初期状態において電極同士が短絡する恐れがある。また、このような記憶素子を有する半導体装置は、初期不良が生じてしまう。
【０００５】
また、一般的に半導体装置に設けられる記憶回路としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュメモリなどが挙げられる。このうち、ＤＲＡＭ、ＳＲＡＭは揮発性の記憶回路であり、電源をオフするとデータが消去されてしまうため、電源をオンする度にデータを書き込む必要がある。ＦｅＲＡＭは不揮発性の記憶回路であるが、強誘電体層を含む容量素子を用いているため、作製工程が増加してしまう。マスクＲＯＭは、簡単な構造であるが、製造時にデータを書き込む必要があり、追記することはできない。ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリは、不揮発性の記憶回路ではあるが、２つのゲート電極を含む素子を用いているため、作製工程が増加してしまう。
【０００６】
上記問題を鑑み、本発明は、初期不良を低減した記憶素子および当該記憶素子を有する半導体装置を提供することを目的とする。また、本発明は、製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発性の記憶素子および当該記憶素子を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の記憶素子は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層とに挟持される液晶性を示す化合物を含む層と、第１の導電層と第２の導電層とに挟持され、液晶性を示す化合物を含む層に接する有機化合物を含む層と、を有し、液晶性を示す化合物を含む層は第１の導電層に接して形成されており、少なくとも第１の相から第２の相へ相転移する層であることを特徴とする。
【０００８】
また、本発明の記憶素子の他の構成は、液晶性を示す化合物を含む層は、第１の導電層及び第２の導電層の間に電圧を印加することによって起きる温度変化により、第１の相から第２の相へ相転移することを特徴とする。
【０００９】
また、本発明の記憶素子の他の構成は、液晶性を示す化合物を含む層の第１の相は固体状態であり、第２の相は液晶状態又は液体状態であることを特徴とする。なお、本明細書において液晶性を示す化合物とは、相転移で液晶状態となりうる化合物を意味する。よって、相転移によって液晶状態となりうるが、固体状態や液体状態のときは液晶性を示さない化合物も範疇に含むものとする。
【００１０】
また、本発明の記憶素子の他の構成は、有機化合物を含む層は、有機樹脂を含む層、正孔輸送性を有する有機化合物を含む層又は電子輸送性を有する有機化合物を含む層であることを特徴とする。
【００１１】
また、本発明の半導体装置は、複数のメモリセルがマトリクス状に設けられたメモリセルアレイと、複数のメモリセルのうち少なくとも一つを選択してデータを書き込む回路及び複数のメモリセルのうち少なくとも一つを選択してデータを読み出す回路と、を有し、複数のメモリセルにはそれぞれ少なくとも記憶素子が設けられ、記憶素子は、一対の導電層と、一対の導電層間に挟持され、一方の導電層に接する液晶性を示す化合物を含む層と、一対の導電層間に挟持され、液晶性を示す化合物を含む層に接する有機化合物を含む層と、を有することを特徴とする。
【００１２】
また、本発明の半導体装置の他の構成は、複数のメモリセルがマトリクス状に設けられたメモリセルアレイと、複数のメモリセルのうち少なくとも一つを選択してデータを書き込む回路及び複数のメモリセルのうち少なくとも一つを選択してデータを読み出す回路と、を有し、複数のメモリセルにはそれぞれ少なくとも記憶素子と、記憶素子に接続するトランジスタが設けられ、記憶素子は、一対の導電層と、一対の導電層間に挟持され、一方の導電層に接する液晶性を示す化合物を含む層と、一対の導電層間に挟持され、液晶性を示す化合物を含む層に接する有機化合物を含む層と、を有することを特徴とする。
【００１３】
また、本発明の半導体装置の他の構成は、液晶性を示す化合物を含む層は、一対の導電層間に電圧を印加することによって起きる温度変化により固体状態から液晶状態又は液体状態に相転移する層であることを特徴とする。
【００１４】
また、本発明の半導体装置の他の構成は、有機化合物を含む層は、有機樹脂を含む層、正孔輸送性を有する有機化合物を含む層又は電子輸送性を有する有機化合物を含む層であることを特徴とする。
【００１５】
また、本発明の半導体装置の他の構成は、ガラス基板上にメモリセルアレイ、データを書き込む回路及びデータを読み出す回路が設けられていることを特徴とする。
【発明の効果】
【００１６】
本発明により、初期不良が起こりにくい記憶素子及び当該記憶素子を有する半導体装置を得ることができる。したがって、記憶素子及び当該記憶素子を有する半導体装置の歩留まりを向上することができる。
【００１７】
また、本発明により、製造時以外にデータを書き込む（追記）ことが可能であり、且つ書き換えによる偽造を防止できる記憶素子及び当該記憶素子を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、発明を実施するための最良の形態について、図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更しうることは、当業者であれば容易に理解される。したがって、本発明は、本実施の形態の記載内容に限定して解釈されるものではない。
【００１９】
（実施の形態１）
本発明の記憶素子の一例について、図１、図２を用いて説明する。本発明の記憶素子は、一対の導電層間に有機化合物を含む層（以下、有機化合物層ともいう）と、有機化合物層に接する液晶性を示す化合物を含む層（以下、液晶層ともいう）を有する構造とする。
【００２０】
図１に示す記憶素子１１０は、基板１００上に第１の導電層１０２と、液晶層１０４と、有機化合物層１０６と、第２の導電層１０８と、が順次積層された構造を有する。液晶層１０４及び有機化合物層１０６は、第１の導電層と第２の導電層との間に挟持された構成である。すなわち、液晶層１０４は、第１の導電層１０２と有機化合物層１０６との間に接して設けられている。また、有機化合物層１０６は、液晶層１０４と第２の導電層１０８との間に接して設けられている。
【００２１】
基板１００は、ガラス基板、可撓性基板、石英基板、半導体基板、金属基板、ステンレス基板、繊維質な材料からなる紙等を用いることができる。なお、可撓性基板とは、折り曲げることができる（以下、フレキシブルともいう）基板のことである。例えば、ポリカーボネート、ポリアクリレート、ポリエーテルスルフォン等からなるプラスチック基板等が挙げられる。また、熱可塑性を示すフィルム（ポリオレフィン、フッ素を含むポリオレフィン、ポリエステル類など）を用いることもできる。
【００２２】
なお、記憶素子１１０は、Ｓｉ等の半導体基板上に形成された電界効果トランジスタ（ＦＥＴ）の上部や、ガラス等の基板上に形成された薄膜トランジスタ（以下、ＴＦＴともいう）の上部に設けることもできる。
【００２３】
第１の導電層１０２又は第２の導電層１０８は、金属若しくはその合金、又は金属化合物、或いは酸化物導電材料等を用いて形成することができる。具体的には、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、炭素（Ｃ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）等から選ばれた一種の元素または当該元素を複数含む合金を用いることができる。また、当該金属の窒化物、例えば、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化モリブデン等を用いることができる。その他、リチウム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属、およびマグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、およびこれらのいずれかを含む合金（ＭｇＡｇ、ＡｌＬｉ）、ユーロピウム（Ｅｒ）、イッテルビウム（Ｙｂ）等の希土類金属およびこれらを含む合金等を用いることができる。
【００２４】
また、第１の導電層１０２又は第２の導電層１０８は、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）、酸化珪素を含む酸化インジウムスズ（以下、ＩＴＳＯと記す）等の透光性酸化物導電材料を用いることができる。その他、酸化珪素を含んだ酸化インジウムに２重量％乃至２０重量％の酸化亜鉛（ＺｎＯ）を混合したターゲットを用いたスパッタリング法により形成することもできる。
【００２５】
第１の導電層１０２又は第２の導電層１０８は、上述した材料を用いて、蒸着法、スパッタリング法、印刷法または液滴吐出法により単層構造又は積層構造で形成することができる。
【００２６】
液晶層１０４は、温度変化により少なくとも第１の相から第２の相へ相転移する液晶性を示す化合物を用いて形成することができる。なお、液晶性を示す化合物とは、相転移で液晶状態となりうる化合物を意味する。よって、相転移によって液晶状態となりうるが、固体状態や液体状態のときは液晶性を示さない化合物も範疇に含むものとする。つまり、液晶層１０４は、相転移により液晶性を示しうる化合物を用いて形成することができる。また、液晶層１０４は、温度変化により少なくとも第１の相から第２の相へ相転移し、且つ接する導電層（本実施の形態では第１の導電層１０２）と混合物を形成する化合物を用いて形成することができる。具体的には、下記構造式（１）〜（４）に示すような高分子液晶、下記構造式（５）〜（８）に示すような低分子液晶、下記構造式（９）〜（１２）に示すようなフッ素含有液晶、下記構造式（１４）、（１６）及び下記一般式（１３）、（１５）に示すような金属錯体液晶、下記一般式（１７）、（１８）に示すような有機金属高分子液晶を用いることができる。
【００２７】
【化１】
0005252827.tif 000002
【化２】
0005252827.tif 000003
【化３】
0005252827.tif 000004
【化４】
0005252827.tif 000005
【化５】
0005252827.tif 000006
【化６】
0005252827.tif 000007
【化７】
0005252827.tif 000008
【化８】
0005252827.tif 000009
【化９】
0005252827.tif 000010
【化１０】
0005252827.tif 000011
【化１１】
0005252827.tif 000012
【化１２】
0005252827.tif 000013
【化１３】
0005252827.tif 000014
（但し、式中、Ｒはアルキル基、アルコキシル基、アリール基またはシアノ基を表す。）
【化１４】
0005252827.tif 000015
【化１５】
0005252827.tif 000016
（但し、式中、Ｒはアルキル基、アルコキシル基、アリール基またはシアノ基を表す。Ｍはニッケル（Ｎｉ）または白金（Ｐｔ）を表す。）
【化１６】
0005252827.tif 000017
【化１７】
0005252827.tif 000018
（但し、式中、Ｍはニッケル（Ｎｉ）、パラジウム（Ｐｄ）または白金（Ｐｔ）を表す。）
【化１８】
0005252827.tif 000019
（但し、式中、Ｍはニッケル（Ｎｉ）、パラジウム（Ｐｄ）または白金（Ｐｔ）を表す。）
【００２８】
また、液晶層１０４は、液晶滴下法、インクジェット法、蒸着法又はスピンコート法により形成することができる。例えば、液晶層１０４は、第１の導電層１０２上にディスペンサー装置またはインクジェット装置を用いて液晶性を示す化合物、或いは溶融状態又は溶液状態とした液晶性を示す化合物を滴下して形成することができる。液晶性を示す化合物、或いは溶融状態又は溶液状態とした液晶性を示す化合物の滴下は、大気圧下または減圧下で行うことができる。液晶性を示す化合物、或いは溶融状態又は溶液状態とした液晶性を示す化合物を滴下する場合は、予め減圧して脱泡処理した液晶性を示す物質を用いてもよい。また、液晶性を示す化合物、或いは溶融状態又は溶液状態とした液晶性を示す化合物の滴下を行っている間、基板１００を加熱してもよい。なお、本明細書での減圧下とは、大気圧よりも低い圧力下のことを示す。
【００２９】
有機化合物層１０６は、電気的作用により結晶状態、抵抗値、又は形状が変化する有機化合物を用いて、単層構造又は積層構造で形成することができる。具体的には、ポリイミド類、ポリアクリル酸エステル、ポリメタクリル酸エステル等の有機樹脂、正孔輸送性を有する有機化合物又は電子輸送性を有する有機化合物を用いることができる。
【００３０】
正孔輸送性を有する有機化合物としては、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：α−ＮＰＤ）、４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＴＰＤ）、４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニルアミノ）トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、Ｎ，Ｎ’−ビス［４−［ビス（３−メチルフェニル）アミノ］フェニル］−Ｎ，Ｎ’−ジフェニル−［１，１’−ビフェニル］−４，４’−ジアミン（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物が挙げられる。その他、フタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等のフタロシアニン化合物を用いることもできる。ここに述べた化合物は、主に１０−６ｃｍ２／Ｖｓ以上の正孔移動度を有するものである。
【００３１】
また、電子輸送性を有する有機化合物としては、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等のキノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料が挙げられる。また、この他、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料を用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等を用いることができる。ここに述べた化合物は、主に１０−６ｃｍ２／Ｖｓ以上の電子移動度を有するものである。なお、有機化合物層１０６は、蒸着法、電子ビーム蒸着法、スパッタリング法、インクジェット法又はスピンコート法により形成することができる。また、複数の材料を用いて有機化合物層１０６を形成する場合、各々の材料を同時に成膜することにより形成することができる。例えば、抵抗加熱蒸着同士による共蒸着法、電子ビーム蒸着同士による共蒸着法、抵抗加熱蒸着と電子ビーム蒸着による共蒸着法、抵抗加熱蒸着とスパッタリングによる成膜、電子ビーム蒸着とスパッタリングによる成膜など、同種、異種の方法を組み合わせて形成することができる。
【００３２】
本発明の記憶素子は、第１の導電層と第２の導電層とからなる一対の導電層間に電圧を印加することによって、有機化合物層の結晶状態、抵抗値、又は形状が変化し、液晶層は相転移する。具体的には、有機化合物層は所定値以上の電圧印加によって結晶状態、抵抗値、又は当該有機化合物層の形状が変化する。また、液晶層は、所定値及び所定期間以上の電圧印加によって起きる温度変化により、第１の相から第２の相への相転移を経て、接する導電層（本実施の形態では第１の導電層）と混合物を形成する。液晶層と第１の導電層とが混合物を形成した領域は、第１の導電層として機能する。すなわち、電圧印加前は液晶層として機能していた部分が、電圧を印加することによって導電層として機能する。そして、液晶層と当該液晶層と接する導電層が混合物を形成した領域を含む第１の導電層と第２の導電層とが短絡（以下、ショートともいう）する、或いは液晶層と当該液晶層と接する導電層が混合物を形成した領域を含む第１の導電層と第２の導電層との間の有機化合物層の抵抗値が変化することにより、記憶素子の電気抵抗が変化する。このように、本発明の記憶素子は、電圧の印加前後で電気抵抗が変化するため、電圧印加前の記憶素子を「初期状態」とし、電圧印加後の電気抵抗が変化した記憶素子を「書き込み状態」とすることで、２つの値を記憶させることができる。なお、液晶層の固体状態（又は結晶状態ともいう）を第１の相とし、液晶層の液晶状態又は液体状態（又は等方性液体状態ともいう）を第２の相とする。
【００３３】
次に、推定される本発明の記憶素子の動作原理について、図２を用いて詳細に説明する。
【００３４】
図２（Ａ）に示す記憶素子１１０は、上述した図１の記憶素子１１０に相当する。すなわち、記憶素子１１０は、基板１００上に第１の導電層１０２、液晶層１０４、有機化合物層１０６、第２の導電層１０８が順次積層された構造を有する。また、図２（Ａ）に示す記憶素子１１０は電圧印加前の状態であり、液晶層１０４は固体状態である。なお、液晶層１０４の固体状態を第１の相とする。
【００３５】
図２（Ｂ１）、図２（Ｂ２）に示す記憶素子は、第１の導電層と第２の導電層との間に電圧を印加し、液晶層が第１の相から第２の相へと相転移した状態である。具体的には、液晶層が固体状態から液晶状態、又は固体状態から液体状態へと相転移した状態である。なお、電圧の印加により液晶層のみ変化した場合を図２（Ｂ１）に示す。一方、電圧の印加により液晶層が相転移し、且つ有機化合物層が変形した場合を図２（Ｂ２）に示す。本発明の記憶素子は、図２（Ｂ１）、図２（Ｂ２）のどちらの状態を経ても構わない。
【００３６】
図２（Ｂ１）に示す記憶素子は、液晶層１１４は液晶状態又は液体状態である。なお、液晶層１１４の液晶状態又は液体状態を第２の相とする。このとき、有機化合物層１０６の形状は変化していない。なお、有機化合物層１０６の結晶状態又は抵抗値は変化していてもよい。図２（Ｂ１）に示す記憶素子は、液晶層１１４が設けられているため、記憶素子自体の電気抵抗に大きな変化はない。
【００３７】
図２（Ｂ２）に示す記憶素子において、液晶層１１４は液晶状態又は液体状態である。なお、液晶層１１４の液晶状態又は液体状態を第２の相とする。また、電圧の印加により有機化合物層１０６の形状が変化している。さらに、有機化合物層１０６の形状変化にともなって第２の導電層１０８が変形し、第２の導電層１０８と液晶層１１４とが部分的に接する。このとき、第２の導電層１０８と第１の導電層１０２との間には液晶層１１４が存在するため、記憶素子の電気抵抗に大きな変化はない。なお、図２（Ｂ２）において、有機化合物層１０６は当該有機化合物層１０６の形状の変化に加えて結晶状態又は抵抗値が変化していてもよい。
【００３８】
図２（Ｃ１）に示す記憶素子は、第１の導電層１０２と第２の導電層１０８との間に所定値及び所定期間以上の電圧を印加し、液晶層が当該液晶層と接する第１の導電層と混合物を形成した状態である。液晶層と第１の導電層とが接する部分で混合物を形成した領域を混合物領域１２４とする。混合物領域１２４は第１の導電層１２２として機能する。また、電圧の印加により、有機化合物層１０６の結晶状態又は抵抗値は変化している。したがって、第１の導電層１２２と第２の導電層１０８との間には有機化合物層１０６のみが挟持された構成となり、有機化合物層１０６の結晶状態又は抵抗値の変化により記憶素子の電気抵抗が変化する。
【００３９】
図２（Ｃ２）に示す記憶素子は、第１の導電層１０２と第２の導電層１０８との間に所定値及び所定期間以上の電圧を印加し、液晶層が当該液晶層と接する第１の導電層と混合物を形成した状態である。液晶層と第１の導電層とが接する部分で混合物を形成した領域を混合物領域１２４とする。混合物領域１２４は第１の導電層１２２として機能する。また、電圧の印加により有機化合物層１０６の形状が変化している。したがって、混合物領域１２４を含む第１の導電層１２２と変形した第２の導電層１０８とが短絡し、記憶素子の電気抵抗が変化する。
【００４０】
以上のように、本発明の記憶素子は電気抵抗が変化し、その電気抵抗の変化を利用して、データを書き込むことが可能となる。本発明の記憶素子は、液晶層が第１の導電層と混合物を形成することで、第１の導電層と第２の導電層との間に有機化合物層のみが挟持される構成となり、該挟持された有機化合物層の結晶状態又は抵抗値の変化、又は第１の導電層と第２の導電層との短絡により、電気抵抗が変化する。したがって、本発明の記憶素子の電気抵抗の変化は液晶層の相転移によって制御されている。
【００４１】
なお、本発明の記憶素子は液晶層によって制御されるため、電圧の印加による有機化合物層１０６の変化の経緯は、図２に限定されるものではない。
【００４２】
本発明の記憶素子は、第１の導電層と第２の導電層との間に液晶層と有機化合物層とを設けることにより厚膜化でき、初期状態でのショート等の初期不良を防止することができる。
【００４３】
（実施の形態２）
本発明の記憶素子及び当該記憶素子を有する半導体装置、代表的には記憶装置の例について、図３〜図５を用いて説明する。具体的には、パッシブマトリクス型の記憶装置の例について説明する。
【００４４】
図３（Ａ）に示したのは本発明の記憶装置の一例であり、基板２０上に設けられたメモリセルアレイ１０、ビット線駆動回路３２、ワード線駆動回路４０及びインターフェース３０を有している。
【００４５】
メモリセルアレイ１０は、ｘ方向に延在する複数のビット線Ｂｘ（１≦ｘ≦ｍ）と、ｘ方向と直交するｙ方向に延在する複数のワード線Ｗｙ（１≦ｙ≦ｎ）とで構成されている。また、ビット線Ｂｘとワード線Ｗｙが交差する部分には、記憶素子１４を有するメモリセル１２が設けられている。メモリセル１２は、メモリセルアレイ１０において、マトリクス状に設けられている。
【００４６】
ビット線駆動回路３２は、カラムデコーダ３４と、読み出し／書き込み回路３６と、セレクタ３８と、を有する。また、ビット線駆動回路３２は、ビット線Ｂｘ及びインターフェース３０に接続されている。
【００４７】
ワード線駆動回路４０は、ロウデコーダ４２と、レベルシフタ４４と、を有する。また、ワード線駆動回路４０は、ワード線Ｗｙ及びインターフェース３０に接続されている。
【００４８】
インターフェース３０は、外部から入力される信号をビット線駆動回路３２又はワード線駆動回路４０に供給する、或いはビット線駆動回路３２から出力される信号を外部に供給する回路である。
【００４９】
なお、図３（Ａ）に示す構成はあくまで一例であり、センスアンプ、出力回路、バッファ回路等の他の回路を有していてもよい。また、インターフェース３０に書き込み回路を設けてもよい。
【００５０】
次に、メモリセル１２について、図４を用いて詳細に説明する。図４（Ａ）には、メモリセルアレイ１０の上面図の一例を示す。また、図４（Ｂ）には、図４（Ａ）の破線Ｏ−Ｐにおける断面図の一例を示す。なお、図４（Ａ）では、第１の導電層と第２の導電層以外の構成は、一部省略している。
【００５１】
メモリセル１２は、ビット線Ｂｘを構成する第１の導電層２２と、ワード線Ｗｙを構成する第２の導電層２８とが交差する部分に設けられている。また、メモリセル１２は実施の形態１で示したような記憶素子１４を有する。なお、記憶素子１４は、少なくとも第１の導電層と、該第１の導電層に接する液晶層と、該液晶層に接する有機化合物層と、該有機化合物層に接する第２の導電層とが、順次積層された構造を有していればよい。したがって、記憶素子１４は、図５に示すような構成とすることもできる。なお、図５に示す記憶素子は、図４（Ａ）の破線Ｏ−Ｐ又は破線Ｑ−Ｒにおける断面図に相当する。
【００５２】
例えば、図５（Ａ）に示すように、第１の導電層２２を介して有機化合物層２６と反対側に整流性を有する素子を設けてもよい。整流性を有する素子とは、ショットキーダイオード、ＰＮ接合を有するダイオード、ＰＩＮ接合を有するダイオード、あるいはゲート電極とドレイン電極を接続したトランジスタである。ここでは、第３の導電層５２及び半導体層５４で構成されるダイオード５０を第１の導電層２２に接して設ける。このとき、半導体層５４は第１の導電層２２と第３の導電層５２とに挟持される構成とする。なお、第２の導電層２８を介して有機化合物層２６と反対側に整流性を有する素子を設けてもよい。このときも、半導体層は第２の導電層２８と第３の導電層とに挟持される構成とする。また、有機化合物層２６と第２の導電層２８との間に、整流性を有する素子を設けてもよい。ダイオードの代表例としては、ＰＮ接合ダイオード、ＰＩＮ接合を有するダイオードやアバランシェダイオード等が挙げられる。また、他の構成のダイオードを用いてもよい。このように、整流性がある素子を設けることにより、電流の流れる方向を一方向のみに制御することができる。したがって、誤差が減少し、読み出しの確実性が向上する。なお、隣接する記憶素子の間には、ダイオードを絶縁する絶縁層５５が設けられている。
【００５３】
また、絶縁性を有する基板上に薄膜トランジスタ（ＴＦＴ）を設けてその上に記憶素子１４を設けてもよいし、絶縁性を有する基板の代わりにＳｉ等の半導体基板やＳＯＩ基板を用いて基板上に電界効果トランジスタ（ＦＥＴ）を形成し、その上に記憶素子１４を設けてもよい。なお、ここでは記憶素子１４を薄膜トランジスタ上または電界効果トランジスタ上に形成する例を示したが、記憶素子と薄膜トランジスタまたは電界効果トランジスタを貼り合わせることによって設けることもできる。この場合、記憶素子と薄膜トランジスタまたは電界効果トランジスタは、別工程で作製し、その後、導電性フィルム、異方性導電接着剤等を用いて貼り合わせることによって設けることができる。また、薄膜トランジスタまたは電界効果トランジスタの構成は、公知のものであればどのような構成を用いてもよい。
【００５４】
また、隣接する各々の記憶素子間において横方向への電界の影響が懸念される場合は、各記憶素子に設けられた有機化合物層を分離するため、各記憶素子に設けられた有機化合物層の間に隔壁として機能する絶縁層（以下、隔壁層ともいう）を設けてもよい。また、各メモリセルごとに有機化合物層を選択的に設けた構成としてもよい。
【００５５】
例えば、図５（Ｂ）に示すように、第１の導電層２２を覆って液晶層２４及び有機化合物層２６を設ける際に、隣接する第１の導電層２２間に隔壁層５６を設けてもよい。このような構成にすることで、第１の導電層２２の段差により生じる液晶層２４及び有機化合物層２６の段切れや各メモリセル間における横方向への電界の影響を防止することができる。なお、隔壁層５６の断面において、隔壁層５６の側面は、第１の導電層２２の表面に対して１０度以上６０度未満、好ましくは２５度以上４５度以下の傾斜角度を有することが好ましい。さらには、湾曲していることが好ましい。その後、第１の導電層２２および隔壁層５６を覆うように液晶層２４、有機化合物層２６及び第２の導電層２８を形成する。
【００５６】
また、第１の導電層２２上に液晶層２４を形成した後、隔壁層５６を形成してもよい。この場合、液晶層２４を形成する材料とエッチングの選択比の取れる材料を用いて隔壁層５６を形成することが好ましい。
【００５７】
また、図５（Ｃ）に示すように、基板２０上に設けられたｘ方向に延在する第１の導電層２２の一部を覆う層間絶縁層６２及び該層間絶縁層６２上に隔壁層６４を設けてもよい。なお、層間絶縁層６２は、少なくとも各記憶素子１４ごとに開口部を有するものとする。また、隔壁層６４は、層間絶縁層６２の開口部が形成されていない領域上に、ｙ方向に延在するように設ける。隔壁層６４の断面は、層間絶縁層６２表面に対して隔壁層６４の側壁が、９５度以上１３５度以下の傾斜角度を有することが好ましい。
【００５８】
隔壁層６４の材料は特に限定されないが、例えば未露光部分が残存するポジ型感光性樹脂を用いて、フォトリソグラフィ法により形成することができる。この場合、隔壁層となるパターンの下部がより多くエッチングされるように露光量または現像時間を調節することによって好ましい傾斜角度を有する隔壁層を形成することができる。また、隔壁層６４は、無機絶縁材料、有機絶縁材料等を用いて、フォトリソグラフィ法及びエッチング法により形成してもよい。
【００５９】
また、層間絶縁層６２と隔壁層６４の厚さは、液晶層２４、有機化合物層２６及び第２の導電層２８の厚さより大きく設定する。この結果、基板２０全面に有機化合物層２６及び第２の導電層２８を蒸着する工程のみで、電気的に独立した複数の領域に分離され、且つｘ方向と交差するｙ方向に伸長するストライプ状の有機化合物層２６及び第２の導電層２８を形成することができる。したがって、工程数を削減することが可能である。なお、隔壁層６４上にも液晶層２５、有機化合物層２７及び第２の導電層２９が形成されるが、これらは記憶素子１４を構成する液晶層２４、有機化合物層２６及び第２の導電層２８とは分断される。
【００６０】
次に、本発明の記憶装置におけるデータの書き込み動作の一例について説明する。例えば、図３（Ａ）に示すメモリセルアレイ１０に設けられた複数のメモリセル１２のうち、ｘ列目ｙ行目に位置するメモリセル１２にデータを書き込む場合は、まず、ロウデコーダ４２、カラムデコーダ３４、セレクタ３８により、ｘ列目のビット線Ｂｘとｙ行目のワード線Ｗｙとを選択して、当該ビット線Ｂｘとワード線Ｗｙとの交差部に位置するメモリセル１２を選択する。そして、書き込み回路を用いて、選択したメモリセル１２にデータを書き込む。
【００６１】
メモリセル１２は、記憶素子１４を有している。実施の形態１で説明したように、記憶素子１４は電圧印加前後で電気抵抗が変化する。したがって、記憶素子の電気抵抗の変化を利用することにより、メモリセル１２に選択的にデータを書き込むことができる。
【００６２】
以下に、本発明の記憶装置にデータの書き込みを行う際の具体的な動作について、図３を用いて説明する。なお、書き込みはメモリセルの電気抵抗等の電気特性を変化させることで行い、メモリセルの初期状態（電気的作用を加えていない状態）をデータ「０」、電気特性を変化させた状態を「１」とする。
【００６３】
メモリセル１２にデータ「１」を書き込む場合、まず、図３（Ａ）に示すロウデコーダ４２、レベルシフタ４４、カラムデコーダ３４、セレクタ３８によってメモリセル１２を選択する。例えば、ビット線Ｂ３とワード線Ｗ３との交差部に位置するメモリセル１２を選択する場合、ロウデコーダ４２、レベルシフタ４４によって、メモリセル１２に接続されるワード線Ｗ３に所定の電圧Ｖ２を印加する。また、カラムデコーダ３４、セレクタ３８によって、メモリセル１２に接続されるビット線Ｂ３を読み出し／書き込み回路３６に接続する。そして、読み出し／書き込み回路３６からビット線Ｂ３へ書き込み電圧Ｖ１を出力する。こうして、当該メモリセル１２を構成する第１の導電層と第２の導電層の間に電圧Ｖｗ＝Ｖ１−Ｖ２を印加する。印加する電圧Ｖｗを適切に選ぶことで、記憶素子１４の有する第１の導電層と液晶層が接する部分で混合物を形成させ、液晶層と第２の導電層との間に設けられた有機化合物層を物理的もしくは電気的に変化させ、データ「１」の書き込みを行うことができる。具体的には、読み出し動作電圧において、データ「１」の状態の第１の導電層と第２の導電層の間の電気抵抗が、データ「０」の状態と比較して、大幅に小さくなるように変化させるとよい。例えば、（Ｖ１、Ｖ２）＝（０Ｖ、５Ｖ〜１５Ｖ）、あるいは（３Ｖ〜５Ｖ、−１２Ｖ〜−２Ｖ）の範囲から適宜選べば良い。電圧Ｖｗは５Ｖ〜１５Ｖ、あるいは−５Ｖ〜−１５Ｖとすればよい。
【００６４】
なお、非選択のワード線および非選択のビット線には、接続されるメモリセルにデータ「１」が書き込まれないよう制御する。例えば、非選択のワード線および非選択のビット線を浮遊状態とすればよい。メモリセルを構成する第１の導電層と第２の導電層の間の層は、ダイオード特性など、選択性を確保できる特性を有する必要がある。
【００６５】
一方、メモリセル１２にデータ「０」を書き込む場合は、メモリセル１２には電気的作用を加えなければよい。回路動作上は、例えば、「１」を書き込む場合と同様に、ロウデコーダ４２、レベルシフタ４４、カラムデコーダ３４、及びセレクタ３８によってメモリセル１２を選択するが、読み出し／書き込み回路３６からビット線Ｂ３への出力電位を、選択されたワード線Ｗ３の電位あるいは非選択ワード線の電位と同程度とし、メモリセル１２を構成する第１の導電層と第２の導電層の間に、メモリセル１２の電気特性を変化させない程度の電圧（例えば−５Ｖ〜５Ｖ）を印加すればよい。
【００６６】
続いて、有機メモリからデータの読み出しを行う際の具体的な動作について説明する。データの読み出しは、メモリセルを構成する第１の導電層と第２の導電層の間の電気特性が、データ「０」を有するメモリセルとデータ「１」を有するメモリセルとで異なることを利用して行う。例えば、データ「０」を有するメモリセルを構成する第１の導電層と第２の導電層の間の実効的な電気抵抗（以下、単にメモリセルの電気抵抗と呼ぶ）が、読み出し電圧においてＲ０、データ「１」を有するメモリセルの電気抵抗を、読み出し電圧においてＲ１とし、電気抵抗の差を利用して読み出す方法を説明する。なお、Ｒ１＜＜Ｒ０とする。読み出し／書き込み回路３６は、読み出し部分の構成として、例えば、図３（Ｂ）に示す抵抗素子７２と差動増幅器７４を用いた回路を考えることができる。抵抗素子７２は抵抗値Ｒｒを有し、Ｒ１＜Ｒｒ＜Ｒ０であるとする。また、図３（Ｃ）に示すように抵抗素子７２の代わりにトランジスタ７６を用いてもよいし、差動増幅器の代わりにクロックドインバータ７８を用いることも可能である。クロックドインバータ７８には、読み出しを行うときにＨｉｇｈ、行わないときにＬｏｗとなる、信号φ又は反転信号φが入力される。勿論、回路構成は図３（Ｂ）、（Ｃ）に限定されない。
【００６７】
メモリセル１２からデータの読み出しを行う場合、まず、ロウデコーダ４２、レベルシフタ４４、カラムデコーダ３４、セレクタ３８によってメモリセル１２を選択する。具体的には、ロウデコーダ４２、レベルシフタ４４によって、メモリセル１２に接続されるワード線Ｗｙに所定の電圧Ｖｙを印加する。また、カラムデコーダ３４、セレクタ３８によって、メモリセル１２に接続されるビット線Ｂｘを読み出し／書き込み回路３６の端子Ｐに接続する。その結果、端子Ｐの電位Ｖｐは、抵抗素子７２（抵抗値Ｒｒ）とメモリセル１２（抵抗値Ｒ０もしくはＲ１）による抵抗分割によって決定される値となる。従って、メモリセル１２がデータ「０」を有する場合には、Ｖｐ０＝Ｖｙ＋（Ｖ０−Ｖｙ）×Ｒ０／（Ｒ０＋Ｒｒ）となる。また、メモリセル１２がデータ「１」を有する場合には、Ｖｐ１＝Ｖｙ＋（Ｖ０−Ｖｙ）×Ｒ１／（Ｒ１＋Ｒｒ）となる。その結果、図３（Ｂ）では、ＶｒｅｆをＶｐ０とＶｐ１の間となるように選択することで、図３（Ｃ）では、クロックドインバータの変化点をＶｐ０とＶｐ１の間となるように選択することで、出力電位Ｖｏｕｔとして、データ「０」／「１」に応じて、Ｌｏｗ／Ｈｉｇｈ（もしくはＨｉｇｈ／Ｌｏｗ）が出力され、読み出しを行うことができる。
【００６８】
例えば、差動増幅器７４をＶｄｄ＝３Ｖで動作させ、Ｖｙ＝０Ｖ、Ｖ０＝３Ｖ、Ｖｒｅｆ＝１．５Ｖとする。仮に、Ｒ０／Ｒｒ＝Ｒｒ／Ｒ１＝９とすると、メモリセルのデータが「０」の場合、Ｖｐ０＝２．７ＶとなりＶｏｕｔはＨｉｇｈが出力され、メモリセルのデータが「１」の場合、Ｖｐ１＝０．３ＶとなりＶｏｕｔはＬｏｗが出力される。こうして、メモリセルの読み出しを行うことができる。
【００６９】
上記の方法によると、記憶素子１４の電気抵抗の状態は、抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。勿論、読み出し方法は、この方法に限定されない。例えば、電気抵抗の差を利用する以外に、電流値の差を利用して読み出しても構わない。また、メモリセルの電気特性が、データ「０」と「１」とで、しきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。また、記憶素子の抵抗値を電流の大きさに置き換えて読みとる方法や、ビット線をプリチャージする方法を採用することも可能である。
【００７０】
なお、本実施の形態は上記実施の形態と自由に組み合わせて行うことができる。
【００７１】
本発明により、記憶素子の初期不良を低減することができ、当該記憶素子を有する半導体装置の製造の歩留まりを向上することができる。
【００７２】
また、本発明により、製造時以外にデータを書き込む（追記）ことが可能であり、且つ書き換えによる偽造を防止できる記憶素子を有する半導体装置を提供することができる。
【００７３】
（実施の形態３）
本発明の記憶素子及び当該記憶素子を有する半導体装置、代表的には記憶装置の例について、図６〜図９を用いて説明する。具体的には、アクティブマトリクス型の記憶装置の例について説明する。
【００７４】
図６（Ａ）に示したのは記憶装置の一例であり、基板６２０上に設けられたメモリセルアレイ６１０、ビット線駆動回路６３２、ワード線駆動回路６４０及びインターフェース６３０を有している。
【００７５】
メモリセルアレイ６１０は、ｘ方向に延在する複数のビット線Ｂｘ（１≦ｘ≦ｍ）と、ｘ方向と直交するｙ方向に延在する複数のワード線Ｗｙ（１≦ｙ≦ｎ）とで構成されている。また、ビット線Ｂｘとワード線Ｗｙが交差する部分には、トランジスタ６８０と記憶素子６１４を有するメモリセル６１２が設けられている。メモリセル６１２は、メモリセルアレイ６１０において、マトリクス状に設けられている。
【００７６】
ビット線駆動回路６３２は、カラムデコーダ６３４と、読み出し／書き込み回路６３６と、セレクタ６３８と、を有する。また、ビット線駆動回路６３２は、ビット線Ｂｘ及びインターフェース６３０に接続されている。
【００７７】
ワード線駆動回路６４０は、ロウデコーダ６４２と、レベルシフタ６４４と、を有する。また、ワード線駆動回路６４０は、ワード線Ｗｙ及びインターフェース６３０に接続されている。
【００７８】
インターフェース６３０は、外部から入力される信号をビット線駆動回路６３２又はワード線駆動回路６４０に供給する、或いはビット線駆動回路６３２から出力される信号を外部に供給する回路である。
【００７９】
なお、図６（Ａ）に示す構成はあくまで一例であり、センスアンプ、出力回路、バッファ回路等の他の回路を有していてもよい。また、インターフェース６３０に書き込み回路を設けてもよい。
【００８０】
次に、メモリセル６１２について、図７を用いて詳細に説明する。図７（Ａ）には、メモリセルアレイ６１０の上面図の一例を示す。また、図７（Ｂ）には、図７（Ａ）の破線Ａ−Ｂにおける断面図の一例を示す。なお、図７（Ａ）では、トランジスタと第１の導電層以外の構成は、一部省略している。
【００８１】
メモリセル６１２は、ビット線Ｂｘ（１≦ｘ≦ｍ）に接続される電極（ソース電極又はドレイン電極）とワード線Ｗｙ（１≦ｙ≦ｎ）に接続される電極と、記憶素子６１４と、トランジスタ６８０とを有する。記憶素子６１４は、実施の形態１、２で示したような構成を有し、少なくとも第１の導電層と、該第１の導電層に接する液晶層と、該液晶層に接する有機化合物層と、該有機化合物層に接する第２の導電層とが、順次積層された構造を有している。また、トランジスタ６８０のゲート電極はワード線Ｗｙと接続され、ソース電極もしくはドレイン電極のいずれか一方はビット線Ｂｘと接続され、残る一方は記憶素子６１４の第１の導電層６２２と接続される、或いは第１の導電層６２２として機能する。記憶素子の第２の導電層６２８は共通電極（電位Ｖｃｏｍ）と接続される。
【００８２】
例えば、図７（Ｂ）に示すように、記憶素子６１４はトランジスタ６８０が設けられた基板６２０上に形成することができる。記憶素子６１４は、実施の形態１又は２で説明した記憶素子と同様に、第１の導電層６２２と、液晶層６２４と、有機化合物層６２６と、第２の導電層６２８とが順次積層された構造を有する。また、隣接する第１の導電層間には、該第１の導電層６２２の端部を覆う隔壁層６５４が設けられている。さらに、本実施の形態では、記憶素子６１４上に保護層として機能する絶縁層６５６が設けられている。
【００８３】
トランジスタ６８０は、基板６２０上に下地絶縁層６５０を介して設けられている。また、トランジスタ６８０のソース電極又はドレイン電極として機能する導電層は、記憶素子６１４の第１の導電層６２２と接続している。
【００８４】
本実施の形態のトランジスタ６８０としては、様々なトランジスタを適用することができる。ここで、適用可能なトランジスタ６８０の例について、図８を用いて説明する。
【００８５】
例えば、図８（Ａ）は、トップゲート型の薄膜トランジスタ（以下、ＴＦＴともいう）を適用する一例を示している。ここで示すトランジスタ（ＴＦＴ）６８０は、下地絶縁層６５０上に設けられた半導体層１３０２と、該半導体層１３０２上に設けられたゲート絶縁層１３０３と、該ゲート絶縁層１３０３上に設けられたゲート電極１３０４とを有する。
【００８６】
また、半導体層１３０２、ゲート電極１３０４上には層間絶縁層として機能する絶縁層６５１、絶縁層６５２が設けられている。さらに、絶縁層６５１、６５２を介して半導体層１３０２と接続する導電層１３１２が設けられている。導電層１３１２は、トランジスタ６８０のソース電極又はドレイン電極として機能する。また、導電層１３１２の一方は、記憶素子６１４の第１の導電層６２２と接続している、或いは記憶素子６１４の第１の導電層６２２として機能する。
【００８７】
半導体層１３０２は、結晶構造を有する半導体で形成される層であり、非単結晶半導体若しくは単結晶半導体を用いることができる。特に、非晶質若しくは微結晶質の半導体を、レーザ光の照射により結晶化させた結晶性半導体、加熱処理により結晶化させた結晶性半導体、加熱処理とレーザ光の照射を組み合わせて結晶化させた結晶性半導体を適用することが好ましい。加熱処理においては、珪素半導体の結晶化を助長する作用のあるニッケルなどの金属元素を用いた結晶化法を適用することができる。
【００８８】
レーザ光を照射して結晶化する場合には、連続発振レーザ光の照射若しくは繰り返し周波数が１０ＭＨｚ以上であって、パルス幅が１ナノ秒以下、好ましくは１ピコ秒乃至１００ピコ秒である高繰返周波数超短パルス光を照射することによって、結晶性半導体が溶融した溶融帯を、当該レーザ光の照射方向に連続的に移動させながら結晶化を行うことができる。このような結晶化法により、大粒径であって、結晶粒界が一方向に延びる結晶性半導体を得ることができる。キャリアのドリフト方向を、この結晶粒界が延びる方向に合わせることで、トランジスタにおける電界効果移動度を高めることができる。例えば、４００ｃｍ２／Ｖ・ｓｅｃ以上を実現することができる。
【００８９】
また、ガラス基板の耐熱温度（約６００℃）以下の結晶化プロセスを用いて結晶化する場合、大面積ガラス基板を用いることが可能である。このため、基板あたり大量の半導体装置を作製することが可能であり、低コスト化が可能である。
【００９０】
なお、ガラス基板の耐熱温度以上の加熱による結晶化工程を行い、半導体層１３０２を形成することもできる。代表的には、絶縁性基板に石英基板を用い、非晶質若しくは微結晶質の半導体を７００度以上で加熱して半導体層１３０２を形成する。この結果、結晶性の高い半導体を形成することが可能である。このため、応答速度や移動度などの特性が良好で、高速な動作が可能な薄膜トランジスタを提供することができる。
【００９１】
また、半導体層１３０２は、チャネル形成領域１３１３と、ソース領域又はドレイン領域として機能する一対の高濃度不純物領域１３１１と、チャネル形成領域と高濃度不純物領域との間に位置する一対の低濃度不純物領域１３１０（ＬＤＤ領域ともいわれる）を有する。高濃度不純物領域１３１１及び低濃度不純物領域１３１０は、一導電型の不純物が添加されており、高濃度不純物領域１３１１には、低濃度不純物領域１３１０よりも高い不純物濃度で不純物が添加されている。また、チャネル形成領域１３１３は、ゲート絶縁層１３０３を介してゲート電極１３０４と重なり、低濃度不純物領域１３１０は、ゲート絶縁層１３０３を介してサイドウォール１３０８と重なる。なお、本発明は特に限定されず、低濃度不純物領域はゲート電極と重なるように形成してもよいし、低濃度不純物領域を形成しない構成としてもよい。
【００９２】
ゲート絶縁層１３０３は、プラズマＣＶＤ法またはスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、その他の珪素を含む絶縁層を単層又は積層構造で形成する。また、ゲート絶縁層１３０３を、液滴吐出法、塗布法、ゾルゲル法等を用い、絶縁性を有する溶液を用いて形成することもできる。絶縁性を有する溶液の代表例としては、無機酸化物の微粒子が分散された溶液、ポリイミド、ポリアミド、ポリエステル、アクリル、ＰＳＧ（リンガラス）、ＢＰＳＧ（ボロンリンガラス）、シリケート材料、アルコキシシリケート材料、ポリシラザン材料、ポリメチルシロキサンに代表される、Ｓｉ−ＣＨ２結合を有するＳｉＯ２を含む溶液を適宜用いることができる。
【００９３】
ゲート電極１３０４は金属又は一導電型の不純物を添加した多結晶半導体で形成することができる。金属を用いる場合は、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）などを用いることができる。また、当該金属を窒化させた金属窒化物を用いることができる。或いは、金属窒化物からなる第１層と金属から成る第２層とを積層させた構造としても良い。積層構造とする場合には、第１層の端部が第２層の端部より外側に突き出した形状としても良い。このとき第１層を金属窒化物とすることで、バリアメタルとすることができる。すなわち、第２層の金属が、ゲート絶縁層１３０３やその下層の半導体層１３０２に拡散することを防ぐことができる。
【００９４】
また、ゲート電極１３０４の側面には、サイドウォール（側壁スペーサ）１３０８が設けられている。サイドウォール１３０８は、ゲート電極１３０４を形成した後、ＣＶＤ法により酸化珪素を含む絶縁層を形成し、該絶縁層をＲＩＥ（Ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ：反応性イオンエッチング）法により異方性エッチングすることで形成することができる。なお、サイドウォール１３０８は、設けなくともよい。
【００９５】
絶縁層６５１、６５２は、酸化珪素及び酸化窒化珪素などの無機絶縁材料、又はアクリル樹脂及びポリイミド樹脂などの有機絶縁材料で形成する。スピン塗布やロールコーター法など塗布法を用いる場合には、液状の絶縁材料を塗布した後、熱処理により酸化珪素で形成される絶縁層を用いることもできる。例えば、シロキサン結合を含む材料を塗布し、２００乃至４００度での熱処理することにより形成された酸化珪素を含む絶縁層を用いることができる。絶縁層６５１、６５２として、塗布法で形成する絶縁層やリフローにより平坦化した絶縁層を形成することで、その層上に形成する配線の断線を防止することができる。また、多層配線を形成する際にも有効に利用することができる。なお、ここでは層間絶縁層を２層構造としたが、特に限定されず、単層構造又は３層以上の積層構造とすることもできる。
【００９６】
絶縁層６５２上に形成される導電層１３１２の一方は、記憶素子６１４の第１の導電層６２２に接続される、或いは記憶素子６１４の第１の導電層６２２として機能する。ここでは、導電層１３１２と第１の導電層６２２を同一層で形成しており、導電層１３１２は第１の導電層６２２としても機能している。すなわち、導電層１３１２の一部分が第１の導電層６２２に該当している。なお、第１の導電層として機能する導電層１３１２はゲート電極１３０４と同じ層で形成される配線と交差して設けることが可能であり、多層配線構造を形成している。絶縁層６５２と同様の機能を有する絶縁層を複数積層して、その層上に配線を形成することで多層配線構造を形成することができる。導電層１３１２はアルミニウム（Ａｌ）のような低抵抗材料を含む層と、チタン（Ｔｉ）やモリブデン（Ｍｏ）などの高融点金属材料を用いたバリアメタルを含む層との組み合わせで形成することが好ましい。例えば、チタン（Ｔｉ）を含む層とアルミニウム（Ａｌ）を含む層の積層構造、モリブデン（Ｍｏ）を含む層とアルミニウム（Ａｌ）を含む層との積層構造で形成することができる。
【００９７】
その他、トランジスタ６８０は、直列に接続された少なくとも２つ以上のチャネル形成領域を含んだ半導体層と、それぞれのチャネル形成領域に電界を印加する少なくとも２つ以上のゲート電極とを有するマルチゲート構造としてもよいし、半導体層を上下にゲート電極で挟むデュアルゲート構造とすることもできる。
【００９８】
図８（Ｂ）は、ボトムゲート型のＴＦＴを適用する一例を示している。ここで示すトランジスタ（ＴＦＴ）６８０は、下地絶縁層６５０上に設けられたゲート電極１３０４と、該ゲート電極１３０４上に設けられたゲート絶縁層１３０３と、該ゲート絶縁層１３０３上に設けられた半導体層１３０２と、該半導体層１３０２上に設けられたチャネル保護層１３０９とを有する。半導体層１３０２上には層間絶縁層として機能する絶縁層６５１、６５２が設けられている。さらに、絶縁層６５１、６５２を介して半導体層１３０２と接続する導電層１３１２が設けられている。導電層１３１２は、トランジスタ６８０のソース電極又はドレイン電極として機能する。また、導電層１３１２の一方は、記憶素子６１４の第１の導電層６２２と接続している、或いは記憶素子６１４の第１の導電層６２２として機能する。なお、ここでは導電層１３１２を絶縁層６５２及び絶縁層６５１を介して形成したが、絶縁層６５１のみを介して形成してもよい。また、ボトムゲート型のＴＦＴの場合は、下地絶縁層６５０を形成しなくともよい。
【００９９】
また、基板６２０が可撓性を有する基板である場合、耐熱温度がガラス基板等の非可撓性基板と比較して低い。このため、可撓性を有する基板上にトランジスタを形成する場合は、有機半導体を用いることが好ましい。
【０１００】
図８（Ｃ）は、スタガ型の有機半導体トランジスタを適用する一例を示している。ここで示すトランジスタ６８０は、可撓性を有する基板１４０１上に設けられている。トランジスタ６８０は、ゲート電極１４０２と、該ゲート電極１４０２上に設けられたゲート絶縁層１４０３と、該ゲート絶縁層１４０３上に設けられた半導体層１４０４と、半導体層１４０４と接続する導電層１４１２を有する。導電層１４１２の一方は、記憶素子６１４の第１の導電層６２２と接続している、或いは記憶素子６１４の第１の導電層６２２として機能する。また、半導体層１４０４は、ゲート絶縁層１４０３及び導電層１４１２に一部挟持されている。
【０１０１】
ゲート電極１４０２は、ゲート電極１３０４と同様の材料及び手法により、形成することができる。また、液滴吐出法を用い、乾燥、焼成してゲート電極１４０２を形成することができる。また、可撓性を有する基板上に、導電性微粒子を含むペーストを印刷法により印刷し、乾燥、焼成してゲート電極１４０２を形成することができる。導電性微粒子の代表例としては、金、銅、金と銀の合金、金と銅の合金、銀と銅の合金、金と銀と銅の合金のいずれかを主成分とする微粒子でもよい。また、インジウム錫酸化物（ＩＴＯ）などの導電性酸化物を主成分とする微粒子でもよい。
【０１０２】
ゲート絶縁層１４０３は、ゲート絶縁層１３０３と同様の材料及び手法により形成することができる。但し、液状の絶縁材料を塗布した後、熱処理により絶縁層を形成する場合、熱処理温度が可撓性を有する基板の耐熱温度より低い温度で行う。
【０１０３】
有機半導体トランジスタの半導体層１４０４の材料としては、多環芳香族化合物、共役二重結合系化合物、フタロシアニン、電荷移動型錯体等が挙げられる。例えばアントラセン、テトラセン、ペンタセン、６Ｔ（ヘキサチオフェン）、ＴＣＮＱ（テトラシアノキノジメタン）、ＰＴＣＤＡ（ペリレンカルボン酸無水化物）、ＮＴＣＤＡ（ナフタレンカルボン酸無水化物）などを用いることができる。また、有機半導体トランジスタの半導体層１４０４の材料としては、有機高分子化合物等のπ共役系高分子、カーボンナノチューブ、ポリビニルピリジン、フタロシアニン金属錯体等が挙げられる。特に骨格が共役二重結合から構成されるπ共役系高分子である、ポリアセチレン、ポリアニリン、ポリピロール、ポリチエニレン、ポリチオフェン誘導体、ポリ（３アルキルチオフェン）、ポリパラフェニレン誘導体又はポリパラフェニレンビニレン誘導体を用いると好ましい。
【０１０４】
また、有機半導体トランジスタの半導体層１４０４の形成方法としては、基板上に均一な膜厚で形成できる方法を用いればよい。膜厚は１ｎｍ以上１０００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下が望ましい。具体的な方法としては、蒸着法、塗布法、スピンコーティング法、オ−バーコート法、溶液キャスト法、ディップ法、スクリーン印刷法、ロールコーター法、又は液滴吐出法を用いることができる。
【０１０５】
図８（Ｄ）は、コプレナー型の有機半導体トランジスタを適用する一例を示している。ここで示すトランジスタ６８０は、可撓性を有する基板１４０１上に設けられている。トランジスタ６８０は、ゲート電極１４０２と、該ゲート電極１４０２上に設けられたゲート絶縁層１４０３と、該ゲート絶縁層１４０３上に設けられた導電層１４１２と、該導電層１４１２の一部及びゲート絶縁層１４０３上に設けられた半導体層１４０４とを有する。導電層１４１２の一方は、記憶素子６１４の第１の導電層６２２と接続している、或いは記憶素子６１４の第１の導電層６２２として機能する。また、導電層１４１２は、ゲート絶縁層１４０３及び半導体層１４０４に一部挟持されている。
【０１０６】
なお、図８（Ａ）〜（Ｄ）に示す薄膜トランジスタや有機半導体トランジスタはスイッチング素子として機能し得るものであれば、どのような構成で設けてもよい。
【０１０７】
また、単結晶基板やＳＯＩ基板を用いて、トランジスタを形成し、その上に記憶素子を設けてもよい。ＳＯＩ基板はウェハの貼り合わせによる方法や酸素イオンをＳｉ基板内に打ち込むことにより内部に絶縁層を形成するＳＩＭＯＸと呼ばれる方法を用いて形成すればよい。ここでは、図７（Ｃ）に示すように、単結晶半導体基板６６０上に設けられた電界効果トランジスタ６６２に記憶素子６１４が接続されている。具体的には、電界効果トランジスタ６６２の不純物領域と接続する導電層６６３と第１の導電層６２２とが、絶縁層６７２を介して接続されている。言い換えると、電界効果トランジスタ６６２のソース電極又はドレイン電極として機能する導電層６６３を覆うように絶縁層６７２が設けられ、当該絶縁層６７２上に記憶素子６１４が設けられている。なお、電界効果トランジスタ６６２は、フィールド酸化膜６６１によって分離されている。
【０１０８】
このような単結晶半導体で形成されるトランジスタは、応答速度や移動度などの特性が良好なために、高速な動作が可能なトランジスタを提供することができる。また、単結晶半導体で形成されるトランジスタは、その特性のバラツキが少ないために、高い信頼性を実現した半導体装置を提供することができる。
【０１０９】
また、電界効果トランジスタ６６２上に絶縁層６７２を設けて記憶素子６１４を形成することによって、第１の導電層６２２を自由に配置することができる。つまり、図７（Ａ）、（Ｂ）の構成では、トランジスタ６８０の上方を避けた領域に記憶素子６１４を設ける必要があったが、図７（Ｃ）のような構成とすることによって、例えば、トランジスタを有する層６７１に設けられたトランジスタ６６２の上方に記憶素子６１４を形成することが可能となる。
【０１１０】
なお、図７（Ｂ）、（Ｃ）に示す構成において、有機化合物層６２６は基板全面に設けた例を示しているが、各メモリセルのみに選択的に設けてもよい。この場合、液滴吐出法等を用いて有機化合物を吐出し焼成して選択的に有機化合物層を設けることにより材料の利用効率を向上させることが可能となる。
【０１１１】
記憶素子６１４の材料および形成方法は、上記実施の形態１、又は２で示した材料および形成方法のいずれかを用いて同様に行うことができる。
【０１１２】
また、隔壁層６５４は、上記実施の形態２で示した隔壁層５６、６４と同様の材料および形成方法を用いて設けることができる。
【０１１３】
また、図９に示すように、絶縁表面を有する基板上に剥離層を設け、剥離層上にトランジスタを有する層６９２及び記憶素子６１４を形成した後、トランジスタを有する層６９２及び記憶素子６１４を剥離層から剥離し、基板６９０上に接着層６９４を介してトランジスタを有する層６９２及び記憶素子６１４を貼り合わせても良い。なお剥離方法としては、（１）耐熱性の高い基板とトランジスタを有する層の間に剥離層として金属酸化物層を設け、当該金属酸化物層を結晶化により脆弱化して、当該トランジスタを有する層を剥離する方法、（２）耐熱性の高い基板とトランジスタを有する層の間に剥離層として水素を含む非晶質珪素膜を設け、レーザ光の照射により非晶質珪素膜の水素ガスを放出させて耐熱性の高い基板を剥離する方法、または剥離層として非晶質珪素膜を設け、エッチングにより当該非晶質珪素膜を除去することで、当該トランジスタを有する層を剥離する方法、（３）トランジスタを有する層が形成された耐熱性の高い基板を機械的に削除する、又は溶液によるエッチングで除去する方法、（４）耐熱性の高い基板とトランジスタを有する層の間に剥離層として金属層及び金属酸化物層を設け、当該金属酸化物層を結晶化により脆弱化し、金属層の一部を溶液やＮＦ３、ＢｒＦ３、ＣｌＦ３等のフッ化ハロゲンガスによるエッチングで除去した後、脆弱化された金属酸化物層において物理的に剥離する方法等を用いればよい。
【０１１４】
また、基板６９０としては、可撓性基板、熱可塑性を示すフィルム、繊維質な材料からなる紙等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。
【０１１５】
次に、本発明の記憶装置にデータの書き込みを行う際の具体的な動作について、図６を用いて説明する。なお、書き込みはメモリセルの電気特性を変化させることで行うが、メモリセルの初期状態（電気的作用を加えていない状態）をデータ「０」、電気特性を変化させた状態を「１」とする。
【０１１６】
ここでは、３列目３行目のメモリセル６１２にデータを書き込む場合について説明する。メモリセル６１２にデータ「１」を書き込む場合、まず、ロウデコーダ６４２、カラムデコーダ６３４およびセレクタ６３８によってメモリセル６１２を選択する。具体的には、ロウデコーダ６４２によって、メモリセル６１２に接続されるワード線Ｗ３に所定の電圧Ｖ２２を印加する。また、カラムデコーダ６３４とセレクタ６３８によって、メモリセル６１２に接続されるビット線Ｂ３を読み出し／書き込み回路６３６に接続する。そして、読み出し／書き込み回路６３６からビット線Ｂ３へ書き込み電圧Ｖ２１を出力する。
【０１１７】
こうして、選択されたメモリセル６１２を構成するトランジスタ６８０をオン状態とし、記憶素子６１４に、ビット線を電気的に接続し、おおむねＶｗ＝Ｖｃｏｍ−Ｖ２１の電圧を印加する。なお、記憶素子６１４の一方の電極は電位Ｖｃｏｍの共通電極に接続されている。電位Ｖｗを適切に選ぶことで、記憶素子６１４が有する第１の導電層と液晶層が接する部分で混合物を形成させ、液晶層と第２の導電層との間に設けられた有機化合物層を物理的もしくは電気的変化させ、データ「１」の書き込みを行うことができる。具体的には、読み出し動作電圧において、データ「１」の状態の第１の導電層と第２の導電層の間の電気抵抗が、データ「０」の状態と比して、大幅に小さくなるように変化させるとよく、単に短絡（ショート）させてもよい。なお、電位は、（Ｖ２１、Ｖ２２、Ｖｃｏｍ）＝（５Ｖ〜１５Ｖ、５Ｖ〜１５Ｖ、０Ｖ）、あるいは（−１２Ｖ〜０Ｖ、−１２Ｖ〜０Ｖ、３Ｖ〜５Ｖ）の範囲から適宜選べば良い。電圧Ｖｗは５Ｖ〜１５Ｖ、あるいは−５Ｖ〜−１５Ｖとすればよい。
【０１１８】
なお、非選択のワード線および非選択のビット線には、接続されるメモリセルにデータ「１」が書き込まれないよう制御する。具体的には、非選択のワード線には接続されるメモリセルのトランジスタをオフ状態とする電位（例えば０Ｖ）を印加し、非選択のビット線は浮遊状態とするか、Ｖｃｏｍと同程度の電位を印加するとよい。
【０１１９】
一方、メモリセル６１２にデータ「０」を書き込む場合は、メモリセル６１２には電気的作用を加えなければよい。回路動作上は、例えば、「１」を書き込む場合と同様に、ロウデコーダ６４２、カラムデコーダ６３４およびセレクタ６３８によってメモリセル６１２を選択するが、読み出し／書き込み回路６３６からビット線Ｂ３への出力電位をＶｃｏｍと同程度とするか、ビット線Ｂ３を浮遊状態とする。その結果、記憶素子６１４には、小さい電圧（例えば−５〜５Ｖ）が印加されるか、電圧が印加されないため、電気特性が変化せず、データ「０」書き込みが実現される。
【０１２０】
次に、電気的作用により、データの読み出しを行う際の動作について説明する。データの読み出しは、記憶素子６１４の電気特性が、データ「０」を有するメモリセルとデータ「１」を有するメモリセルとで異なることを利用して行う。例えば、データ「０」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてＲ０、データ「１」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてＲ１とし、電気抵抗の差を利用して読み出す方法を説明する。なお、Ｒ１＜＜Ｒ０とする。読み出し／書き込み回路は、読み出し部分の構成として、例えば、図６（Ｂ）に示す抵抗素子６７３と差動増幅器６７４を用いた読み出し／書き込み回路６３６を考えることができる。抵抗素子は抵抗値Ｒｒを有し、Ｒ１＜Ｒｒ＜Ｒ０であるとする。なお、図６（Ｃ）に示すように、抵抗素子６７３の代わりにトランジスタ６７６を用いても良いし、差動増幅器６７４の代わりにクロックドインバータ６７８を用いることも可能である。勿論、回路構成は図６（Ｂ）、（Ｃ）に限定されない。
【０１２１】
ｘ列目ｙ行目のメモリセル６１２からデータの読み出しを行う場合、まず、ロウデコーダ６４２、カラムデコーダ６３４およびセレクタ６３８によってメモリセル６１２を選択する。具体的には、ロウデコーダ６４２によって、メモリセル６１２に接続されるワード線Ｗｙに所定の電圧Ｖ２４を印加し、トランジスタ６８０をオン状態にする。また、カラムデコーダ６３４とセレクタ６３８によって、メモリセル６１２に接続されるビット線Ｂｘを読み出し／書き込み回路６３６の端子Ｐに接続する。その結果、端子Ｐの電位Ｖｐは、ＶｃｏｍとＶ０が抵抗素子６７３（抵抗値Ｒｒ）と記憶素子６１４（抵抗値Ｒ０もしくはＲ１）による抵抗分割によって決定される値となる。従って、メモリセル６１２がデータ「０」を有する場合には、Ｖｐ０＝Ｖｃｏｍ＋（Ｖ０−Ｖｃｏｍ）×Ｒ０／（Ｒ０＋Ｒｒ）となる。また、メモリセル６１２がデータ「１」を有する場合には、Ｖｐ１＝Ｖｃｏｍ＋（Ｖ０−Ｖｃｏｍ）×Ｒ１／（Ｒ１＋Ｒｒ）となる。その結果、図６（Ｂ）では、ＶｒｅｆをＶｐ０とＶｐ１の間となるように選択することで、図６（Ｃ）では、クロックドインバータ６７８の変化点をＶｐ０とＶｐ１の間となるように選択することで、出力電位Ｖｏｕｔが、データ「０」／「１」に応じて、Ｌｏｗ／Ｈｉｇｈ（もしくはＨｉｇｈ／Ｌｏｗ）が出力され、読み出しを行うことができる。
【０１２２】
例えば、差動増幅器６７４をＶｄｄ＝３Ｖで動作させ、Ｖｃｏｍ＝０Ｖ、Ｖ０＝３Ｖ、Ｖｒｅｆ＝１．５Ｖとする。仮に、Ｒ０／Ｒｒ＝Ｒｒ／Ｒ１＝９とし、トランジスタ６８０のオン抵抗を無視できるとすると、メモリセルのデータが「０」の場合、Ｖｐ０＝２．７ＶとなりＶｏｕｔはＨｉｇｈが出力され、メモリセルのデータが「１」の場合、Ｖｐ１＝０．３ＶとなりＶｏｕｔはＬｏｗが出力される。こうして、メモリセルの読み出しを行うことができる。
【０１２３】
上記の方法によると、記憶素子６１４の抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。勿論、読み出し方法は、この方法に限定されない。例えば、電気抵抗の差を利用する以外に、電流値の差を利用して読み出しても構わない。また、メモリセルの電気特性が、データ「０」と「１」とで、しきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。
【０１２４】
なお、本実施の形態は上記実施の形態と自由に組み合わせて行うことができる。
【０１２５】
本発明により、記憶素子の初期不良を低減することができ、当該記憶素子を有する半導体装置の製造の歩留まりを向上することができる。
【０１２６】
また、本発明により、製造時以外にデータを書き込む（追記）ことが可能であり、且つ書き換えによる偽造を防止できる記憶素子を有する半導体装置を提供することができる。
【０１２７】
（実施の形態４）
本実施の形態では、本発明の記憶素子、当該記憶素子を有する半導体装置及びその作製方法、又は当該半導体装置の適用例について、図１０〜図１６を用いて説明する。
【０１２８】
本実施の形態で示す半導体装置は、非接触でデータの読み出しと書き込みが可能であることを特徴としている。データの伝送形式は、一対のコイルを対向に配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別されるが、いずれの方式を用いてもよい。また、データの伝送に用いるアンテナは２通りの設け方があり、１つはトランジスタおよび記憶素子が設けられた基板上にアンテナを設ける場合、もう１つはトランジスタおよび記憶素子が設けられた基板に端子部を設け、当該端子部に別の基板に設けられたアンテナを接続して設ける場合がある。ここでは、半導体装置の断面の一部として、アンテナ、アンテナに接続される回路およびメモリ回路の一部を示す。
【０１２９】
まず、複数の半導体素子および記憶素子が設けられた基板上にアンテナを設ける場合の半導体装置の構成例を図１０を用いて説明する。
【０１３０】
図１０（Ａ）に示す半導体装置は、基板１３５０上にトランジスタ１４５１、トランジスタ１４５２と、トランジスタを有する層１２５０と、トランジスタを有する層１２５０の上方に形成される記憶素子部１３５２及びアンテナとして機能する導電層１３５３とを有する。
【０１３１】
なお、ここでは絶縁層１２５２の上方に記憶素子部１３５２及びアンテナとして機能する導電層１３５３を有する場合を示しているが、本発明は特に限定されない。例えば、記憶素子部１３５２またはアンテナとして機能する導電層１３５３を、トランジスタを有する層１２５０の下方や同一の層に有していてもよい。
【０１３２】
記憶素子部１３５２は記憶素子１３５１ａ、記憶素子１３５１ｂを有する。また、記憶素子１３５１ａは、絶縁層１２５２上に形成された第１の導電層１３６１ａと、該第１の導電層１３６１ａ上に形成された液晶層１３６２ａと、該液晶層１３６２ａ上に形成された有機化合物層１３６３ａと、該有機化合物層１３６３ａ上に形成された第２の導電層１３６４ａとを有する。同様に、記憶素子１３５１ｂは、絶縁層１２５２上に形成された第１の導電層１３６１ｂと、該第１の導電層１３６１ｂ上に形成された液晶層１３６２ｂと、該液晶層１３６２ｂ上に形成された有機化合物層１３６３ｂと、該有機化合物層１３６３ｂ上に形成された第２の導電層１３６４ｂとを有する。
【０１３３】
また、記憶素子１３５１ａ、１３５１ｂ及びアンテナとして機能する導電層１３５３を覆って保護膜として機能する絶縁層１３６６が形成されている。記憶素子部１３５２は上記実施の形態で示した記憶素子と同様の材料または作製方法を用いて形成することができる。
【０１３４】
ここでは、アンテナとして機能する導電層１３５３は第２の導電層１３６４ａ、１３６４ｂと同一の層で形成された導電層１３６０上に設けられている。なお、第２の導電層１３６４ａ、１３６４ｂと同一の層でアンテナとして機能する導電層を形成してもよい。アンテナとして機能する導電層１３５３はトランジスタ１４５１のソース用配線又はドレイン用配線に接続する。なお、トランジスタ１４５１は、アンテナに接続する回路の一部を構成する。
【０１３５】
また、トランジスタ１４５２は、記憶素子部１３５２の動作を制御する駆動回路の一部を構成する。駆動回路には、複数のトランジスタが設けられており、例えば、デコーダ、バッファ等が設けられる。
【０１３６】
アンテナとして機能する導電層１３５３の材料としては、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）等から選ばれた一種の元素または当該元素を複数含む合金等を用いることができる。また、アンテナとして機能する導電層１３５３の形成方法は、蒸着法、スパッタリング法、スクリーン印刷法やグラビア印刷法等の各種印刷法または液滴吐出法等を用いることができる。
【０１３７】
トランジスタを有する層１２５０に含まれるトランジスタ１４５１、１４５２は、実施の形態３で示すトランジスタ６８０を適宜用いることができる。
【０１３８】
また、基板上に剥離層、トランジスタを有する層１２５０、記憶素子部１３５２、及びアンテナとして機能する導電層１３５３を形成し、実施の形態３に示す剥離方法を適宜用いてトランジスタを有する層１２５０、記憶素子部１３５２、及びアンテナとして機能する導電層１３５３を剥離し、別の基板上に接着層を用いて貼り付けてもよい。別の基板としては、可撓性基板、熱可塑性を示すフィルム、繊維質な材料からなる紙、基材フィルム等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。
【０１３９】
図１０（Ｂ）に、図１０（Ａ）に示したものとは異なる半導体装置の例を示す。なお、図１０（Ｂ）については、図１０（Ａ）と異なる部分に関して説明する。
【０１４０】
図１０（Ｂ）に示す半導体装置は、基板１３５０上にトランジスタを有する層１２５０と、トランジスタを有する層１２５０の上方に記憶素子部１３５５及びアンテナとして機能する導電層１３５３とを有する。ここではトランジスタ１４５１、１４５２と同一の層に記憶素子部１３５５のスイッチング素子として機能するトランジスタ１４５３、トランジスタ１４５４を有し、トランジスタを有する層１２５０の上方に記憶素子部１３５５及びアンテナとして機能する導電層１３５３を有する場合を示す。なお、本発明は特に限定されず、記憶素子部１３５５やアンテナとして機能する導電層１３５３を、トランジスタを有する層１２５０の下方や同一の層に有しても可能である。
【０１４１】
記憶素子部１３５５は、記憶素子１３５６ａ、記憶素子１３５６ｂを有する。また、記憶素子１３５６ａは、絶縁層１２５２上に形成された第１の導電層１３７１ａと、該第１の導電層１３７１ａ上に形成された液晶層１３７０と、該液晶層１３７０上に形成された有機化合物層１３７２と、該有機化合物層１３７２上に形成された第２の導電層１３７３とを有する。同様に、記憶素子１３５６ｂは、絶縁層１２５２上に形成された第１の導電層１３７１ｂと、該第１の導電層１３７１ｂ上に形成された液晶層１３７０と、該液晶層１３７０上に形成された有機化合物層１３７２と、該有機化合物層１３７２上に形成された第２の導電層１３７３とを有する。また、記憶素子１３５６ａの第１の導電層１３７１ａの端部と記憶素子１３５６ｂの第１の導電層１３７１ｂの端部は、隔壁層１３７４によって覆われている。
【０１４２】
なお、記憶素子１３５６ａ、１３５６ｂにおいて、液晶層１３７０，有機化合物層１３７２および第２の導電層１３７３は、共通する層が用いられている。すなわち、第１の導電層１３７１ａ、１３７１ｂ及び当該第１の導電層１３７１ａ、１３７１ｂの端部を覆う隔壁層１３７４上に液晶層１３７０、有機化合物層１３７２、第２の導電層１３７３が、順次積層されて設けられている。
【０１４３】
また、記憶素子１３５６ａはトランジスタ１４５４に接続され、記憶素子１３５６ｂはトランジスタ１４５３に接続されている。具体的には、第１の導電層１３７１ａは、トランジスタ１４５４のソース用配線又はドレイン用配線に接続されている。同様に、第１の導電層１３７１ｂは、トランジスタ１４５３のソース用配線又はドレイン用配線に接続されている。
【０１４４】
また、記憶素子１３５６ａ、１３５６ｂ及びアンテナとして機能する導電層１３５３を覆って保護膜として機能する絶縁層１３６６が形成されている。記憶素子部１３５５は上記実施の形態で示した記憶素子と同様の材料または作製方法を用いて形成することができる。
【０１４５】
なお、記憶素子１３５６ａ、１３５６ｂは上記実施の形態１乃至３で示した材料または作製方法を用いて形成することができる。
【０１４６】
また、トランジスタを有する層１２５０、記憶素子部１３５５、アンテナとして機能する導電層１３５３は、上述したように蒸着法、スパッタリング法、ＣＶＤ法、印刷法または液滴吐出法等を用いて形成することができる。なお、各場所によって異なる方法を用いて形成してもかまわない。
【０１４７】
基板上に剥離層、トランジスタを有する層１２５０、記憶素子部１３５５、及びアンテナとして機能する導電層１３５３を形成し、実施の形態３に示す剥離方法を適宜用いてトランジスタを有する層１２５０、記憶素子部１３５５、及びアンテナとして機能する導電層１３５３を剥離し、別の基板上に接着層を用いて貼り付けてもよい。別の基板としては、可撓性基板、熱可塑性を示すフィルム、繊維質な材料からなる紙、基材フィルム等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。
【０１４８】
なお、同一基板上にセンサ素子を設けてもよい。センサ素子としては、温度、湿度、照度、ガス（気体）、重力、圧力、音（振動）、加速度、その他の特性を物理的又は化学的手段により検出する素子が挙げられる。センサ素子は、代表的には抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオード、静電容量型素子、又は圧電素子などの素子で形成される。
【０１４９】
次に、本発明の記憶素子及び当該記憶素子を有する半導体装置の作製方法の例について、図１１〜図１４を用いて説明する。ここでは、図１０（Ｂ）に示す半導体装置をＩＣタグ、ＲＦＩＤなどの半導体装置とする作製方法について説明する。
【０１５０】
まず、基板１１００の一表面に、剥離層１１０２を形成する（図１１（Ａ）参照）。基板１１００は、ガラス基板、石英基板、金属基板やステンレス基板の一表面に絶縁膜を形成したもの、或いは本工程の処理温度に耐えうる耐熱性があるプラスチック基板等を用いることができる。また、剥離層１１０２は基板１１００の全面に設けているが、本発明は特に限定されない。例えば、フォトリソグラフィー法及びエッチング法を用いて、選択的に剥離層１１０２を設けてもよい。さらに、基板１１００に接するように剥離層１１０２を形成しているが、必要に応じて、基板１１００に接する下地となる絶縁層を形成し、当該絶縁層に接するように剥離層１１０２を形成してもよい。
【０１５１】
剥離層１１０２は、スパッタリング法やプラズマＣＶＤ法等により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、鉛（Ｐｂ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）から選択された元素または前記元素を主成分とする合金材料若しくは化合物材料からなる層を、単層又は積層して形成する。珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。
【０１５２】
剥離層１１０２が単層構造の場合、好ましくは、タングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成する。または、タングステンの酸化物若しくは酸化窒化物を含む層、モリブデンの酸化物若しくは酸化窒化物を含む層、又はタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を形成する。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。また、タングステンの酸化物は、酸化タングステンと表記することがある。
【０１５３】
剥離層１１０２が積層構造の場合、好ましくは、１層目としてタングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成する。そして、２層目として、タングステン、モリブデン又はタングステンとモリブデンの混合物の酸化物、窒化物、酸化窒化物又は窒化酸化物を形成する。
【０１５４】
なお、剥離層１１０２として、タングステンを含む層とタングステンの酸化物を含む層の積層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化珪素を含む層を形成することで、タングステン層と酸化珪素層との界面に、タングステンの酸化物を含む層が形成されることを活用してもよい。これは、タングステンの窒化物、酸化窒化物及び窒化酸化物を含む層を形成する場合も同様であり、タングステンを含む層を形成後、その上層に窒化珪素、酸化珪素、その他の珪素を含む絶縁層を形成する。なお、タングステンを含む層を形成後に、その上層に形成する窒化珪素、酸化珪素、その他の珪素を含む絶縁層などは、後に下地となる絶縁層として機能する。
【０１５５】
また、タングステンの酸化物は、ＷＯｘで表され、ｘは０以上３以下（但し０を除く）である。ｘが２の場合（ＷＯ２）、ｘが２．５の場合（Ｗ２Ｏ５）、ｘが２．７５の場合（Ｗ４Ｏ１１）、ｘが３の場合（ＷＯ３）などがある。タングステンの酸化物を形成するにあたり、上記に挙げたｘの値に特に制約はなく、そのエッチングレートなどを基に決めるとよい。但し、エッチングレートの最も良いものは、酸素雰囲気下で、スパッタリング法により形成するタングステンの酸化物を含む層（ＷＯｘ、０＜Ｘ≦３）である。従って、作製時間の短縮のために、剥離層として、酸素雰囲気下でスパッタリング法によりタングステンの酸化物を含む層を形成するとよい。
【０１５６】
次に、剥離層１１０２を覆うように、下地絶縁層１１０４を形成する。下地絶縁層１１０４は、スパッタリング法、プラズマＣＶＤ法などの薄膜形成法を用い、窒化珪素、酸化珪素、その他の珪素を含む絶縁層を、単層又は積層構造で形成する。下地絶縁層は、基板１１００からの不純物の侵入を防止するブロッキング層として機能することもできる。
【０１５７】
次に、上記実施形態３に示したトランジスタ６８０と同様に、トランジスタ１４５１、１４５２、１４５３、１４５４を形成する。（図１１（Ｂ）参照）。なお、ここでは、図８（Ａ）に示したトップゲート型の薄膜トランジスタを作製する。具体的には、下地絶縁層上に半導体層を形成し、該半導体層上にゲート絶縁層を形成し、該ゲート絶縁層上にゲート電極及びサイドウォールを形成し、半導体層、ゲート電極及びサイドウォールを覆う絶縁層を形成する。そして、半導体層に接続し、ソース用配線又はドレイン用配線として機能する導電層を形成する。
【０１５８】
トランジスタ１４５１、１４５２、１４５３、１４５４には、一導電型の不純物元素を添加し、それぞれの半導体層にチャネル形成領域と、低濃度不純物領域（ＬＤＤ領域ともいう）として機能する一対の第１の不純物領域と、ソース領域又はドレイン領域として機能する一対の第２の不純物領域と、を形成する。第２の不純物領域の不純物濃度は、第１の不純物領域の不純物濃度より大きい。なお、本発明は特に限定されず、第１の不純物領域は設けられなくともよい。
【０１５９】
ここでは、トランジスタ１４５１に、チャネル形成領域１１０６と、一対の第１の不純物領域１１０８と、一対の第２の不純物領域１１１０を形成する。トランジスタ１４５２は、異なる一導電型の不純物元素が添加された２つのトランジスタから構成されており、それぞれのトランジスタにチャネル形成領域１１１２、一対の第１の不純物領域１１１４、及び一対の第２の不純物領域１１１６、又はチャネル形成領域１１１８、一対の第１の不純物領域１１２０、及び一対の第２の不純物領域１１２２を形成する。なお、トランジスタ１４５２において、第１の不純物領域１１１４及び第２の不純物領域１１１６と、第１の不純物領域１１２０及び第２の不純物領域１１２２は、異なる導電型の不純物元素を添加して形成する。トランジスタ１４５３は、チャネル形成領域１１２４と、一対の第１の不純物領域１１２６と、一対の第２の不純物領域１１２８を形成する。トランジスタ１４５４は、チャネル形成領域１１３０と、一対の第１の不純物領域１１３２と、一対の第２の不純物領域１１３４を形成する。
【０１６０】
次にトランジスタ１４５１、１４５２、１４５３、１４５４のソース用配線又はドレイン用配線として機能する導電層上に絶縁層１１３６、絶縁層１２５２を積層して形成する（図１２（Ａ）参照）。絶縁層１１３６、絶縁層１２５２は、酸化珪素及び酸化窒化珪素などの無機絶縁材料、又はアクリル樹脂及びポリイミド樹脂などの有機絶縁材料で形成する。スピン塗布やロールコーターなど塗布法を用いる場合には、液状の絶縁材料を塗布した後、熱処理により酸化珪素で形成される絶縁層を用いることもできる。例えば、シロキサン結合を含む材料を塗布し、２００乃至４００度での熱処理により酸化珪素を含む絶縁層を用いることができる。絶縁層１１３６、１２５２として、塗布法で形成する絶縁層やリフローにより平坦化した絶縁層を形成することで、その層上に形成する配線（ここでは記憶素子の第１の導電層及びアンテナとして機能する導電層とトランジスタとを接続する導電層）の断線を防止することができる。なお、ここでは層間絶縁層を２層構造としたが、特に限定されず、単層構造又は３層以上の積層構造とすることもできる。また、トランジスタの導電層に接する絶縁層１１３６を酸化珪素及び酸化窒化珪素などの無機絶縁材料を用いて形成すると、保護層として機能させることができる。
【０１６１】
次に、フォトリソグラフィ法を用いて絶縁層１１３６、１２５２をエッチングして、トランジスタ１４５１、１４５３、１４５４のソース用配線又はドレイン用配線として機能する導電層を露出させるコンタクトホールを形成する。そして、絶縁層１２５２上に、コンタクトホールを充填するように導電層を形成する。導電層は、スパッタリング法、印刷法または液滴吐出法を用いて、金属若しくはその合金、又は金属化合物、或いは酸化物導電材料により形成する。具体的には、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、炭素（Ｃ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属、又はその合金、或いはリチウム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属、およびマグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、およびこれらのいずれかを含む合金（ＭｇＡｇ、ＡｌＬｉ）、ユーロピウム（Ｅｒ）、イッテルビウム（Ｙｂ）等の希土類金属およびこれらを含む合金を用いることができる。また、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化モリブデン等の金属化合物を用いることができる。さらに、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）、酸化珪素を含む酸化インジウムスズ（ＩＴＳＯ）等の酸化物導電材料を用いることができる。また、酸化珪素を含んだ酸化インジウムに２〜２０重量％の酸化亜鉛（ＺｎＯ）を混合したターゲットを用いたスパッタリング法により形成することもできる。
【０１６２】
上記のように形成された導電層を、フォトリソグラフィ法及びエッチング法を用いて加工し、記憶素子を構成する第１の導電層１３７１ａ及び第１の導電層１３７１ｂと、導電層１１３８を形成する。第１の導電層１３７１ａは、トランジスタ１４５４のソース用配線又はドレン用配線に接続される。第１の導電層１３７１ｂは、トランジスタ１４５３のソース用配線又はドレイン用配線に接続される。また、導電層１１３８は、トランジスタ１４５１と後に形成されるアンテナとを接続する配線として機能する。
【０１６３】
次に、第１の導電層１３７１ａ、第１の導電層１３７１ｂ、導電層１１３８を覆って絶縁層を形成する。当該絶縁層は、酸化珪素、窒化珪素などの無機絶縁材料、アクリル樹脂、ポリイミド樹脂、その他レジスト材料などの有機絶縁材料、又はシロキサン結合を含む材料を用いて形成する。絶縁層は、用いる材料に応じて、スパッタリング法、ＣＶＤ法、塗布法等により形成する。
【０１６４】
次に、フォトリソグラフィ法及びエッチング法を用いて絶縁層をエッチングし、第１の導電層１３７１ａ、第１の導電層１３７１ｂを露出させる。ここで残存する絶縁層を隔壁層１３７４とする。隔壁層１３７４は、第１の導電層１３７１ａ、第１の導電層１３７１ｂの端部を覆うように形成する。また、導電層１１３８上の絶縁層については、配線が形成できる程度のコンタクトホールを形成し、導電層１１３８の一部を露出させる。なお、絶縁層として未露光部分が残存するポジ型の感光性樹脂を用いる場合は、フォトリソグラフィ法のみで形成できるため、工程の短縮を図ることが可能である。
【０１６５】
次に、第１の導電層１３７１ａ、第１の導電層１３７１ｂ上に液晶層１３７０を形成する。液晶層１３７０は、液晶性を示す化合物を用いて、液晶滴下法、インクジェット法、蒸着法又はスピンコート法により形成する。ここで用いる液晶性を示す化合物は、少なくとも温度変化により第１の相から第２の相へと相転移する化合物である。また、液晶性を示し、且つ接する第１の導電層１３７１ａ、１３７１ｂと混合物を形成する化合物である。
【０１６６】
次に、液晶層１３７０上に有機化合物層１３７２を形成する。有機化合物層１３７２は、電気的作用により結晶状態、抵抗値、又は当該有機化合物層の形状が変化する有機化合物を用いて、蒸着法、電子ビーム蒸着法、スパッタリング法又はＣＶＤ法により形成する。具体的には、ポリイミド類、ポリアクリル酸エステル、ポリメタクリル酸エステル等の有機樹脂や、正孔輸送性を有する有機化合物又は電子輸送性を有する有機化合物を用いることができる。また、複数の材料を用いて有機化合物層１３７２を形成する場合、各々の材料を同時に成膜することにより形成することができる。例えば、抵抗加熱蒸着同士による共蒸着法、電子ビーム蒸着同士による共蒸着法、抵抗加熱蒸着と電子ビーム蒸着による共蒸着法、抵抗加熱蒸着とスパッタリングによる成膜、電子ビーム蒸着とスパッタリングによる成膜など、同種、異種の方法を組み合わせて形成することができる。
【０１６７】
次に、有機化合物層１３７２上に第２の導電層１３７３を形成する。第２の導電層１３７３は、スパッタリング法、印刷法または液滴吐出法を用いて、金属若しくはその合金、又は金属化合物、或いは酸化物導電材料により形成する。具体的には、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、炭素（Ｃ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属、又はその合金、或いはリチウム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属、およびマグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、およびこれらのいずれかを含む合金（ＭｇＡｇ、ＡｌＬｉ）、ユーロピウム（Ｅｒ）、イッテルビウム（Ｙｂ）等の希土類金属およびこれらを含む合金を用いることができる。また、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化モリブデン等の金属化合物を用いることができる。さらに、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）、酸化珪素を含む酸化インジウムスズ（ＩＴＳＯ）等の酸化物導電材料を用いることもできる。また、酸化珪素を含んだ酸化インジウムに２〜２０重量％の酸化亜鉛（ＺｎＯ）を混合したターゲットを用いたスパッタリング法により形成することもできる。
【０１６８】
また、第２の導電層１３７３と同時に、導電層１３６０を形成する。導電層１３６０は、導電層１１３８が露出するように形成されたコンタクトホールを充填するように形成する。
【０１６９】
なお、ここでは、液晶層１３７０、有機化合物層１３７２及び第２の導電層１３７３は、第１の導電層１３７１ａ、１３７１ｂ、及び当該第１の導電層１３７１ａ、１３７１ｂの端部を覆う隔壁層１３７４上に、共通する層として順次積層して設けているが、第１の導電層１３７１ａ、第１の導電層１３７１ｂ上にそれぞれ選択的に設けてもよい。
【０１７０】
次に、導電層１３６０に接し、アンテナとして機能する導電層１３５３を形成する。導電層１３５３は、蒸着法、スパッタリング法、スクリーン印刷やグラビア印刷等の各種印刷法または液滴吐出法を用いて、導電性材料により形成する。具体的には、導電層１３５３は、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）等から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。
【０１７１】
次に、第２の導電層１３７３、隔壁層１３７４、導電層１３６０及び導電層１３５３上に絶縁層１３６６、絶縁層１１４０を形成する。ここで、絶縁層１３６６は保護層として機能し、絶縁層１３６６上に形成される絶縁層１１４０は、平坦化層として機能する。絶縁層１３６６、絶縁層１１４０は、酸化珪素及び酸化窒化珪素などの無機絶縁材料、アクリル樹脂及びポリイミド樹脂などの有機絶縁材料、又はシロキサン結合を含む材料を用いて、スパッタリング法、ＣＶＤ法、塗布法により形成する。なお、絶縁層１３６６は、酸化珪素及び酸化窒化珪素などの無機絶縁材料を用いて形成することが好ましい。絶縁層１１４０は、アクリル樹脂及びポリイミド樹脂などの有機絶縁材料、又はシロキサン結合を含む材料を用いて形成することが好ましい。なお、下地絶縁層１１０４よりも上方に形成されたトランジスタ１４５１、１４５２、１４５３、１４５４、記憶素子１３５６ａ、１３５６ｂ及びアンテナとして機能する導電層１３５３等を含む層を素子層１１４１とする。
【０１７２】
次に、基板１１００から素子層１１４１を剥離する。例えば、レーザ光（例えばＵＶ光）を照射することによって開口部１１４２、開口部１１４４を形成後（図１３（Ａ）参照）、物理的な力を用いて基板１１００から素子層１１４１を剥離することができる（図１３（Ｂ）参照）。また基板１１００から素子層１１４１を剥離する前に、開口部１１４２、１１４４にエッチング剤を導入して、剥離層１１０２を除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン間化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ３）を使用する。そうすると、素子層１１４１は、基板１１００から剥離された状態となる。なお、剥離層１１０２は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層１１０２の除去を行った後にも、基板１１００上に素子層１１４１を保持しておくことが可能となる。また、素子層１１４１が剥離された基板１１００は、コストの削減のために、再利用することが好ましい。
【０１７３】
次に、素子層１１４１の一方の面を、第１の基体１１４６に接着させて、基板１１００から完全に剥離する。続いて、素子層１１４１の他方の面を、第２の基体１１４８に接着させ、その後加熱処理と加圧処理の一方又は両方を行って、素子層１１４１を、第１の基体１１４６と第２の基体１１４８により封止する（図１４参照）。第１の基体１１４６と第２の基体１１４８は、熱可塑性を示すフィルム（ポリオレフィン、フッ素を含むポリオレフィン、ポリエステル類など）、繊維質な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）と接着性合成樹脂フィルム（アクリル系合成樹脂、エポキシ系合成樹脂等）との積層フィルムなどに相当する。
【０１７４】
フィルムは、被処理体と熱圧着により接着される。加熱処理と加圧処理を行う際には、フィルムの最表面に設けられた接着層か、又は最外層に設けられた層（接着層ではない）を加熱処理によって溶かし、加圧により接着する。また、第１の基体１１４６と第２の基体１１４８の表面には接着層が設けられていてもよいし、接着層が設けられていなくてもよい。接着層は、熱硬化樹脂、紫外線硬化樹脂、エポキシ樹脂系接着剤、樹脂添加剤等の接着剤を含む層に相当する。
【０１７５】
以上の工程により、本発明の記憶素子およびアンテナを有する半導体装置を作製することができる。なお本実施形態は上記実施の形態と自由に組み合わせて行うことができる。
【０１７６】
本発明により、記憶素子の初期不良を低減することができ、当該記憶素子を有する半導体装置の製造の歩留まりを向上することができる。
【０１７７】
また、本発明により、製造時以外にデータを書き込む（追記）ことが可能であり、且つ書き換えによる偽造を防止できる記憶素子を有する半導体装置を提供することができる。
【０１７８】
また、本実施の形態の半導体装置は、記憶素子及びアンテナを有し、非接触でデータのやりとりを行うことができる。さらに、上記工程により、可撓性を有する半導体装置を得ることができる。
【０１７９】
次に、図１４に示すような非接触でデータの読み出しと書き込みが可能である本発明の半導体装置を無線チップに適用する例について、図１５、図１６を用いて説明する。
【０１８０】
本発明の半導体装置を用いた無線チップ９２１０は、様々な用途に用いることが可能である。例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１５（Ａ）参照）、包装用容器類（包装紙やボトル等、図１５（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１５（Ｂ）参照）、乗物類（自転車等、図１５（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１５（Ｅ）、図１５（Ｆ）参照）等の物品に設けて使用することができる。また、動物類、人体に貼り付けたり、埋め込んだりすることができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。
【０１８１】
本発明の半導体装置は、プリント基板に実装する、物品の表面に貼る、或いは物品に埋め込むことで、物品に固定することができる。例えば、本なら紙に埋め込む、有機樹脂からなるパッケージなら当該有機樹脂に埋め込むことによって、各物品に固定することができる。本発明の半導体装置は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。
【０１８２】
次に、本発明の半導体装置を実装した電子機器の一態様について図面を参照して説明する。ここで例示する電子機器は携帯電話機であり、筐体２７００、筐体２７０６、パネル２７０１、ハウジング２７０２、プリント配線基板２７０３、操作ボタン２７０４、バッテリ２７０５を有する（図１６参照）。パネル２７０１はハウジング２７０２に脱着自在に組み込まれ、ハウジング２７０２はプリント配線基板２７０３に嵌着される。ハウジング２７０２はパネル２７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板２７０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、本発明の半導体装置を用いることができる。プリント配線基板２７０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。
【０１８３】
パネル２７０１は、接続フィルム２７０８を介して、プリント配線基板２７０３と接続される。上記のパネル２７０１、ハウジング２７０２、プリント配線基板２７０３は、操作ボタン２７０４やバッテリ２７０５と共に、筐体２７００、２７０６の内部に収納される。パネル２７０１が含む画素領域２７０９は、筐体２７００に設けられた開口窓から視認できるように配置されている。
【０１８４】
上記の通り、本発明の半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体２７００、２７０６内部の限られた空間を有効に利用することができる。
【０１８５】
また、本発明の半導体装置は、外部からの電圧印加により変化する有機化合物層と、外部からの電圧印加により相転移する液晶性を示す化合物を含む層が一対の導電層間に挟まれた単純な構造の記憶素子を有するため、安価な半導体装置を用いた電子機器を提供することができる。また、本発明の半導体装置は高集積化が容易なため、大容量の記憶回路を有する半導体装置を用いた電子機器を提供することができる。
【０１８６】
また、本発明の半導体装置が有する記憶素子は、外部からの電圧印加によりデータの書き込みを行うものであり、不揮発性であって、データの追記が可能であることを特徴とする。上記特徴により、書き換えによる偽造を防止することができ、新たなデータを追加して書き込むことができる。従って、高機能化と高付加価値化を実現した半導体装置を用いた電子機器を提供することができる。
【０１８７】
なお、筐体２７００、２７０６は、携帯電話機の外観形状を一例として示したものであり、本実施の形態に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。
【図面の簡単な説明】
【０１８８】
【図１】本発明の記憶素子の一例を示す図。
【図２】本発明を説明する概念図。
【図３】本発明の半導体装置の例を示す図。
【図４】本発明の半導体装置の例を示す上面図及び断面図。
【図５】本発明の半導体装置の例を示す断面図。
【図６】本発明の半導体装置の例を示す図。
【図７】本発明の半導体装置の例を示す上面図及び断面図。
【図８】本発明の半導体装置の例を示す断面図。
【図９】本発明の半導体装置の例を示す断面図。
【図１０】本発明の半導体装置の例を示す図。
【図１１】本発明の半導体装置の作製方法の例を示す図。
【図１２】本発明の半導体装置の作製方法の例を示す図。
【図１３】本発明の半導体装置の作製方法の例を示す図。
【図１４】本発明の半導体装置の作製方法の例を示す図。
【図１５】本発明の半導体装置の例を示す図。
【図１６】本発明の半導体装置の例を示す図。
【符号の説明】
【０１８９】
１００    基板
１０２    第１の導電層
１０４    液晶層
１０６    有機化合物層
１０８    第２の導電層
１１０    記憶素子
１１４    液晶層
１２２    第１の導電層
１２４    混合物領域
【図１】
0005252827.tif 000020
【図２】
0005252827.tif 000021
【図３】
0005252827.tif 000022
【図４】
0005252827.tif 000023
【図５】
0005252827.tif 000024
【図６】
0005252827.tif 000025
【図７】
0005252827.tif 000026
【図８】
0005252827.tif 000027
【図９】
0005252827.tif 000028
【図１０】
0005252827.tif 000029
【図１１】
0005252827.tif 000030
【図１２】
0005252827.tif 000031
【図１３】
0005252827.tif 000032
【図１４】
0005252827.tif 000033
【図１５】
0005252827.tif 000034
【図１６】
0005252827.tif 000035