(57)【特許請求の範囲】
【請求項１】
ゲート電極（12、80）と、
アモルファスの亜鉛-スズ酸化物材料から形成されているチャネル層（18、92）と、
前記ゲート電極（12、80）と前記チャネル層（18、92）との間に配置され、それらを分離する誘電体材料（16、90）と、
前記チャネル層（18、92）の、前記誘電体材料（16、90）とは反対側に、互いから離隔して配置され、前記チャネル層（18、92）に隣接して配置されている第１及び第２の電極（20、82、22、84）とを備え、それによって前記チャネル層（18、92）が、前記第１の電極と前記第２の電極（20、82、22、84）との間に配置され、前記第１の電極及び前記第２の電極を電気的に分離する薄膜トランジスタ。
【請求項２】
前記チャネル（18、92）が、アルゴン−酸素雰囲気中でRFスパッタリングにより形成されている、請求項１に記載の薄膜トランジスタ。
【請求項３】
薄膜トランジスタを形成する方法であって、
基板（14、100）を設け、
前記基板（14、100）上にゲート電極（12、80）を堆積し、
前記ゲート電極（12、80）上に誘電体材料（16、90）を堆積し、
前記誘電体材料（16、90）がチャネル層（18、92）と前記ゲート電極（12、80）との間に配置されるように、前記誘電体材料（16、90）上に前記チャネル層（18、92）を堆積し、該チャネル層（18、92）が亜鉛及びスズ、酸素を含むアモルファス三元化合物から少なくとも部分的に形成され、
第１及び第２の電極（20、82、22、84）が前記チャネル層（18、92）と接触するが、互いから物理的に分離するように、かつ前記チャネル層（18、92）が前記第１及び第２の電極（20、82、22、84）を前記誘電体層（16、90）から分離するように、前記チャネル層（18、92）に隣接して前記第１及び第２の電極（20、82、22、84）を形成することを含む方法。
【請求項４】
前記チャネル層（18、92）が、アルゴン−酸素雰囲気中でRFスパッタリングにより堆積される、請求項３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の相互参照］
本特許出願は、参照することによってその内容を全て本明細書に取り入れることとする2003年7月25日に出願の同時係属中の特許出願第60/490,239号からの優先権を主張する。
【背景技術】
【０００２】
［背景］
薄膜トランジスタ及び他の３端子半導体デバイスは通常、チャネル材料によって部分的に分離される３つの電極を含む。多くのそのようなデバイスでは、薄膜トランジスタ内のゲート電極と同様に、電極のうちの１つが誘電体材料によって他の電極からさらに分離されている。薄膜トランジスタにおいて、またゲート電極を有する他のトランジスタにおいて、ゲート電極に印加される電圧は、チャネル材料の挙動を制御する。具体的には、印加されるゲート電圧は、チャネル材料が、その中を介して他の２つの電極（たとえばソース電極及びドレイン電極）間で電荷を輸送できるようにする能力を制御する。
【０００３】
薄膜トランジスタ内の種々の構成要素を形成するために使用される材料に関して、広範囲にわたる研究が行われてきた。薄膜トランジスタのために使用されてきた材料は数多くの応用形態に適しているが、場合によっては、他の材料からチャネル層を形成することが望ましいこともある。他の材料が、ある特定の性能又は処理上の利益を提供し、結果としてコストを削減し、及び/又は他の場合には達成するのが困難である特性を提供することもある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
［詳細な説明］
本明細書は、多端子半導体デバイスに関するシステム及び方法に関し、新規の構成が、そのデバイスの電荷輸送部分の１つ又は複数において使用される。
【課題を解決するための手段】
【０００５】
本システム及び方法は、種々の半導体の応用形態に適用することができるが、薄膜トランジスタ（TFT）技術との関連で、より詳細には、少なくとも部分的に透明であるTFTにおいて特に有用であることがわかっている。
【発明を実施するための最良の形態】
【０００６】
図１は、薄膜トランジスタ（TFT）10のような、本明細書による例示的な３端子半導体デバイスを示す。図に示すように、TFT 10はボトムゲート構造を使用することができ、ゲート電極12を含む材料が基板14に隣接して配置されている。誘電体16がゲート12の上に配置されている。チャネル層18が、誘電体16とソース電極20及びドレイン電極22との間に配置されている。ゲート電極12において存在する電気的条件（たとえば端子24に印加されるゲート電圧）が、チャネル18を介してソース20とドレイン22との間でデバイスの電荷を輸送する（たとえばチャネルを介して端子26と端子28との間に電流を流す）能力を決定する。
【０００７】
種々の異なる製造技法及び材料を利用して、図に示すような薄膜トランジスタを形成可能であることが理解されよう。図示する例では、基板14はガラスから形成され、酸化インジウムスズ（ITO）のような材料で被覆され、ゲート電極が形成されている。図１では、ゲート電極及び誘電体が、一面に被覆され、パターン形成されていない層のように示されているが、一般的には、必要に応じてパターン形成することができる。後に説明するように、チャネル層が誘電体上に配置され、ソース電極及びドレイン電極のための酸化インジウムスズ接点が配置されている。個々の製造技法にかかわらず、ソース電極及びドレイン電極が互いから物理的に分離され（たとえばチャネル材料によって分離され）、３つの端子（ソース及びドレイン、ゲート）が互いから物理的に分離され（たとえば誘電体及びチャネルによって）、さらに誘電体がゲートをチャネルから分離するように、種々の領域が配置/構成されている。また、後に説明し、図示する例においても示すように、ソース及びドレインがチャネルによって互いに結合されている。
【０００８】
さらに、誘電体層（たとえば誘電体16）は、AlOx層及びTiOy層のような、異なる材料を交互に重ねた層により形成することができる。詳細には、図２に示すように、誘電体層16は、タイプＡ及びタイプＢの内側層を含む。ただしタイプＡはAlOxから形成され、タイプＢはTiOyから形成されるか（ｘ及びｙは０以外の正の値である）、又はその逆である。外側層（Ｃで示されている）は、Al2O3又は任意の適切な材料からなるキャップ層より形成されるか、あるいはキャップ層で被覆されている。具体的には、ゲート電極12に隣接し、接触する誘電体副層をAl2O3とすることができ、チャネル18に隣接し、接触する層をAl2O3とすることができる。
【０００９】
ITOのソース/ドレイン接点は、アルゴン及び酸素の存在下でイオンビームスパッタリングによって、又は他の適切な堆積方法を介して堆積される。ソース及びドレイン接点は、シャドーマスク等を利用するパターン形成によって、又は他の適切なパターン形成方法を介して配置される。
【００１０】
図１及び図４に示すように（図４は後に説明する方法を示す）、チャネル18は、亜鉛、スズ、酸素を含む三元材料を使用して製造することができる。これらのさらに複雑な材料（たとえば三元化合物及び４つ以上の元素成分を有する材料）は、予測しにくい傾向があり、多くの場合に、二元化合物よりもはるかに規則性が低い構造を有する。実際には、三元化合物は多くの場合にアモルファスである。材料の規則性が低くなると（たとえばアモルファス材料）、通常、電荷を輸送できるようにする際に大幅に効率が低くなる。たとえばアモルファスシリコンは、結晶性シリコンと比べて、かなり性能が劣る半導体材料である。
【００１１】
したがって、実験結果によって、本発明の三元チャネル材料に高度の電荷移動度が示されたことは意外であった。さらに意外であったのは、ある特定のアモルファス亜鉛-スズ酸化物において十分な電荷移動度を示す結果であった。
【００１２】
チャネル18内に種々の亜鉛-スズ酸化物材料を利用して、薄膜トランジスタにおいて適切な性能を与えることが可能である。有用であることがわかっている特定の組成には、ZnSnO3、Zn2SnO4及び/又はその組み合わせが含まれる。さらに一般的には、本明細書において対象とされる亜鉛-スズ酸化物材料は、組成範囲(ZnO)x(SnO2)1-xを含む。ただし、ｘは0.05〜0.95である。上記の化学式は化学量論組成（すなわち所与の亜鉛-スズ酸化物材料内の亜鉛及びスズ、酸素の相対的な量）を指しているだけであるが、組成、処理条件及び他の要因に応じて、種々のモルフォロジを獲得することができる。たとえば、亜鉛-スズ酸化物薄膜は、実質上アモルファスであるか、又は実質上多結晶性であるかのいずれかとすることができる。多結晶性薄膜は、単結晶相（たとえばZn2SnO4）をさらに含む場合もあり、又はチャネルが多数の相（たとえばZn2SnO4及びZnO、SnO2）を含むように相分離される場合もある。チャネル層18を、種々の方法を介して、誘電体層16に隣接して配置することができる。図示する例では、チャネルは、アルゴン-酸素雰囲気中でRFスパッタリングを利用して配置され、シャドーマスクを使用してパターン形成される。
【００１３】
本開示の亜鉛-スズ酸化物半導体デバイスを、種々の異なる応用形態において利用することができる。１つの応用形態は、図３において参照番号40で示すようなアクティブマトリクスディスプレイにおいて使用される薄膜トランジスタ内への亜鉛-スズ酸化物チャネルの配置を含む。ディスプレイの応用形態及び他の応用形態において、亜鉛-スズ酸化物それ自体は透明であるので、多くの場合に、残りのデバイス層（すなわちソース電極及びドレイン電極、ゲート電極）のうちの１つ又は複数を少なくとも部分的に透明であるように製造することが望ましい。
【００１４】
さらに図３を参照すると、例示的なディスプレイ40は、ピクセル42のような、画像データを表示するように集合として動作する複数の表示素子を含む。各ピクセルは、ピクセルの起動を選択的に制御するために、図１及び図２を参照して先に説明したような、１つ又は複数の薄膜トランジスタを含む。たとえば、各ピクセルは、赤色、青色、緑色のサブピクセル毎に１つずつの３つの薄膜トランジスタを含む。そのようなディスプレイにおいて、デバイス10（図１）を、サブピクセルの起動を選択的に制御するためのスイッチとして使用することができる。たとえば、ゲートにターンオン電圧を印加する（たとえばゲート端子24に高い電圧を印加する）ことにより、チャネル18を介して電流が流れるようになり、それによって所望の色（たとえば赤色、緑色、青色等）の発光素子又は光制御素子を起動することができる。
【００１５】
図４は、アクティブマトリクスディスプレイとともに、又は切替えを必要とする他の環境において使用される場合のある、そのような切替え方法の一例を示す。参照番号60において、その方法は、亜鉛及びスズ、酸素を有する化合物から形成されるチャネル領域を有する半導体デバイスを設けることを含む。参照番号62では、半導体デバイスが切替え構造に結合される。図３に関連して先に説明したディスプレイの例を参照すると、これは、その半導体デバイスを、電流が発光表示素子に加えられるか否かを制御する電流源スイッチとして構成することを含む。さらに、そのデバイスは、オン-オフスイッチとしてバイナリモードで単に動作する代わりに、供給される電流の量を制御することもできる。参照番号64では、図４は、具体的な制御機構の一例を示し、すなわちスイッチの状態がゲート電圧に応答して制御されることを示す。図１を参照すると、そのような制御ゲート電圧を端子24に印加して、チャネル18を作動させることができ、それによって端子26及び端子28にかかる電位に応答して、チャネル18が電荷を輸送できる能力を高めることができる。
【００１６】
本開示の薄膜デバイスとともに、種々の異なるトランジスタ構成を使用できることは理解されよう。さらに別の例示的な薄膜トランジスタ構成を図５〜図８に示す。この例及び先行する例から、典型的な構成が、（ａ）図５〜図８の例において、ゲート80及びソース82、ドレイン84として示す３つの主な電極、（ｂ）誘電体材料90がゲートをソース及びドレインから物理的に分離するように、ゲート電極80とソース電極82及びドレイン電極84のそれぞれとの間に配置されている誘電体材料90、（ｃ）ソース電極とドレイン電極との間に制御可能な電気経路をもたらすように配置され、チャネル92と呼ばれる半導体材料を含むことが理解されよう。トランジスタ技術において知られており、かつ上記の例を参照して説明されるような、そのような構成では、ゲート電極80において印加される電圧によって、チャネル92がソース電極とドレイン電極との間で電荷を移動させることができるようにする能力が変更される。したがって、チャネルの導電性は、ゲート電極において電圧を印加することによって、少なくともある程度制御される。
【００１７】
チャネル92（及び先行する例のチャネル）は通常、誘電体材料に隣接する薄い層として堆積される。実際には、図示されているものは例示であり、図解することを意図していることが理解されよう。本明細書、又はそれを構成する部分に従って構成されるデバイスの相対的な寸法は、本発明の図に示されている相対的な寸法とは著しく異なる場合もある。
【００１８】
さらに図５〜図８を参照すると、チャネル92及びソース/ドレイン電極82、84が堆積され、パターン形成される一連の工程にかかわらず、結果として形成される構成は通常先に説明したようになり、すなわち、ソース電極とドレイン電極との間に制御可能な電荷経路が設けられるようにチャネルが配置され、誘電体90がチャネルとゲート電極80とを物理的に分離する。先に議論したように、多くの場合に、亜鉛-スズ酸化物材料からチャネルを形成することが望ましい。
【００１９】
図示する例の場合のように、本明細書による薄膜トランジスタを種々の異なる構成とすることができる。図５及び図６は、ボトムゲート構成を有する例示的な薄膜トランジスタを示す。基板100が使用されるが、基板を省く構成も実現可能である。その後、ゲート電極80が必要に応じて堆積され、パターン形成される。誘電体90がゲート電極の上に堆積され、必要に応じてパターン形成される。その後、チャネル92並びにソース電極82及びドレイン電極84が、必要に応じて堆積され、パターン形成される。図５の例では、ソース電極及びドレイン電極が最初に形成され、その後チャネル92がソース電極及びドレイン電極の上に堆積される。図４の例では、チャネル92が最初に堆積され、その後ソース/ドレイン電極が堆積される。
【００２０】
図７及び図８の例の場合のように、トップゲート構造を利用する場合もある。そのような構成では、再び基板100を使用することができるが、誘電体90及びゲート電極80を含む層を堆積する前に、ソース82、ドレイン84及びチャネル92が形成される。図７の例では、最初にチャネル92が薄膜として堆積され、ソース82及びドレイン84が、堆積されたチャネル層の上に堆積され、パターン形成される。図８の例では、チャネル92が、既に形成されているソース電極82及びドレイン電極84の上に堆積される。いずれの場合でも、次に誘電体90が堆積され、必要に応じてパターン形成され、誘電体90の上にゲート電極80が堆積され、パターン形成される。
【００２１】
本発明の実施形態及び方法の実施について詳細に図示及び説明してきたが、添付の特許請求の範囲で画定される精神及び範囲から逸脱することなく、数多くの変更を行うことが可能であることは当業者には理解されよう。その説明は、本明細書に記載されている構成要素の全ての、新規で、かつ自明でない組み合わせを含むものと理解されるべきであり、特許請求の範囲は、本明細書の応用形態、及びこれらの構成要素の任意の、新規で、かつ自明でない組み合わせに対する将来の応用形態に関して提示される場合がある。請求項において、「１つの」又は「第１の」構成要素又はそれに相当するものが説明する場合、そのような請求項は、１つ又は複数のそのような構成要素を包含することを含んでおり、２つ以上のそのような構成要素を要求も除外もしないものと理解されるべきである。
【図面の簡単な説明】
【００２２】
【図１】薄膜トランジスタの形態の、本明細書による例示的な３端子半導体デバイスの一実施形態を示す図である。
【図２】図１の３端子半導体デバイスとともに実装される場合がある例示的な誘電体層の一実施形態を示す図である。
【図３】本明細書の半導体デバイスが使用される場合がある例示的なディスプレイシステムの一実施形態を示す図である。
【図４】本明細書の３端子半導体デバイスを使用する例示的な方法を示す図である。
【図５】本明細書による薄膜トランジスタのさらに別の例示的な実施形態を示す図である。
【図６】本明細書による薄膜トランジスタのさらに別の例示的な実施形態を示す図である。
【図７】本明細書による薄膜トランジスタのさらに別の例示的な実施形態を示す図である。
【図８】本明細書による薄膜トランジスタのさらに別の例示的な実施形態を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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