(57)【特許請求の範囲】
【請求項１】
半導体基板の上方に形成された絶縁膜と、
前記絶縁膜のメモリセル領域に形成された下部電極、第１誘電体膜、上部電極の積層構造からなるキャパシタと、
下側導電膜、第２誘電体膜、上側導電膜を含む積層構造を有し、前記メモリセル領域を囲む環状パターンと、
前記環状パターンの上方に形成され、前記メモリセル領域を囲み、スリットが形成された環状導電性パターンと、
前記スリット内に形成された配線と、
を有し、
前記環状導電性パターンは、第１の幅を有する第１の部分と、前記第１の幅よりも広い第２の幅を有する第２の部分とを有し、前記スリットは前記第２の部分に形成される
ことを特徴とする半導体装置。
【請求項２】
前記環状パターンの上下の少なくとも一方には、前記メモリセル領域を囲む複数の導電プラグが形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記環状パターンと前記環状導電性パターンの少なくとも一方には、前記導電性プラグが接続されていることを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、キャパシタ構造を有する半導体装置に関する。
【背景技術】
【０００２】
強誘電体メモリセルにおいて、キャパシタ誘電体を構成する材料として使用されるチタン酸ジルコン酸鉛（ＰＺＴ）等の金属酸化物は、水素等の還元性元素に対して劣化し易い。
このため、キャパシタを形成した後に、還元性元素によるキャパシタ誘電体膜の劣化を防止する手段を講じることが好ましい。その手段の１つとして、キャパシタと同じ構造の複数のダミーセルをメモリセル領域の周囲に配置する構造が知られている。
【０００３】
例えば、メモリセル領域四隅に局所的に複数のダミーセルを互いに離間して配置する構造や、メモリセル領域の外周に一列又は複数列で複数のダミーセルを互いに離間して配置する構造が知られている。
それらのダミーセルは、メモリセル領域の外部に存在する還元性元素を吸収することによりブロックして、メモリセル領域の内部に侵入することを防止している。
【特許文献１】特開２００３−１００９１２号公報
【特許文献２】特開２００４−４７９４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、メモリセル領域の外部から内部への還元性元素の侵入を従来よりもさらに抑制することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の１つの観点によれば、半導体基板の上方に形成された絶縁膜と、前記絶縁膜のメモリセル領域に形成された下部電極、第１誘電体膜、上部電極の積層構造からなるキャパシタと、下側導電膜、第２誘電体膜、上側導電膜を含む積層構造を有し、前記メモリセル領域を囲む環状パターンと有することを特徴とする半導体装置が提供される。
【発明の効果】
【０００６】
本発明によれば、キャパシタ領域を元素移動防御パターンにより囲繞したので、メモリセル領域外部からその内部への元素の移動を阻止することができる。
【発明を実施するための最良の形態】
【０００７】
以下に、本発明の実施形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
図１Ａ〜図１Ｉは、本発明の実施形態に係る半導体装置の形成工程を示す断面図である。
図１Ａに示す構造を形成するまでの工程を説明する。
【０００８】
半導体基板としてｎ型又はｐ型のシリコン（半導体）基板１を用い、その表面に区トランジスタの活性領域を区画する素子分離絶縁層２を形成する。素子絶縁層２として、シャロートレンチアイソレーション（ＳＴＩ）を形成する。ＳＴＩは、素子分離領域に溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより形成される。なお、素子分離絶縁層２は、ＳＴＩに限られず、ＬＯＣＯＳ法により形成される酸化シリコン膜であってもよい。
【０００９】
次いで、シリコン基板１のメモリセル領域Ａにおける活性領域に、例えばｐ型不純物を導入してＰウェル３を形成する。その後に、その活性領域の表面を熱酸化することにより、ゲート絶縁膜４となる酸化シリコン膜を形成する。
【００１０】
続いて、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜を形成する。その後に、シリコン膜をフォトリソグラフィー法によりパターニングしてゲート電極を形成する。
Ｐウェル３上には、２つのゲート電極５ａ、５ｂが間隔をおいて平行に配置され、それらのゲート電極５ａ、５ｂはワード線の一部を構成する。
【００１１】
次いで、ゲート電極５ａ、５ｂをマスクにするイオン注入により、ゲート電極５ａ、５ｂの両側のシリコン基板１内にn型不純物を導入し、第１、第２、第３のｎ型エクステンション領域６ａ、７ａ、８ａを形成する。
【００１２】
その後に、シリコン基板１の上側全面に、絶縁膜として例えばＣＶＤ法により酸化シリコン膜を形成する。さらに、その絶縁膜をエッチバックすることにより、ゲート電極５ａ、５ｂの側面に絶縁性サイドウォール９として残存させる。
【００１３】
続いて、絶縁性サイドウォール９とゲート電極５ａ、５ｂをマスクに使用して、シリコン基板１にｎ型不純物を再びイオン注入することにより、２つのゲート電極５ａ、５ｂ両側方のシリコン基板１に第１、第２及び第３のｎ型不純物高濃度領域６ｂ、７ｂ、８ｂを形成する。ｎ型不純物高濃度領域６ｂ、７ｂ、８ｂとｎ型エクステンション領域６ａ、７ａ、８ａは、ｎ型ソース／ドレイン領域（不純物拡散領域）６、７、８となる。
【００１４】
Ｐウェル３、ゲート絶縁膜４、ゲート電極５ａ及びｎ型ソース／ドレイン領域６、７等によって第１ＮＭＯＳトランジスタＴ１が構成される。また、Ｐウェル３、ゲート絶縁膜４、ゲート電極５ｂ及びｎ型ソース／ドレイン領域７、８等によって第２ＮＭＯＳトランジスタＴ２が構成される。
【００１５】
次に、シリコン基板１の上方に、スパッタ法によりコバルト等の金属層を形成した後、その金属層とゲート電極５ａ、５ｂ及びｎ型ソース／ドレイン領域６、７、８を加熱して反応させ、それらの表層にシリサイド層１０ａ〜１０ｅを形成する。未反応となっている金属層は、ウェットエッチングにより除去される。
【００１６】
続いて、ゲート電極５ａ、５ｂを覆うカバー絶縁膜１１として例えば酸化窒化シリコン（ＳｉＯＮ）膜をプラズマＣＶＤ法により約２００ｎｍの厚さに形成する。続いて、カバー絶縁膜１１の上に、第１層間絶縁膜１２として、例えば酸化シリコン膜を約１μｍの厚さに形成する。酸化シリコン膜は、例えばＴＥＯＳガスを使用するプラズマＣＶＤ法により形成される。
【００１７】
その後に、第１層間絶縁膜１２の上面を化学機械研磨（ＣＭＰ）法により研磨して平坦化する。このＣＭＰ後の第１層間絶縁膜１２の厚さは、例えばシリコン基板１の平坦面上で約７００ｎｍとされる。
【００１８】
次に、フォトリソグラフィー法によりカバー絶縁膜１１と第１層間絶縁膜１２をパターニングして、ｎ型ソース／ドレイン拡散領域６、７、８のそれぞれの上に第１〜第３のコンタクトホール１２ａ〜１２ｃを形成する。第１〜第３のコンタクトホール１２ａ〜１２ｃは、例えば０．２５μｍ程度の径を有する。
この後に、第１〜第３のコンタクトホール１２ａ〜１２ｃ内面にそれぞれ導電コンタクトプラグ１５〜１７を形成する。導電コンタクトプラグ１５〜１７は、例えば次のような工程で形成される。
【００１９】
まず、第１層間絶縁膜１２上と第１〜第３のコンタクトホール１２ａ〜１２ｃ内に、グルー層１３としてチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜を順に形成する。さらに、グルー層１３の上にタングステン膜１４をＣＶＤ法により成長することにより、タングステン膜１４を第１〜第３のコンタクトホール１２ａ〜１２ｃ内に充填する。タングステン膜１４の成長ガスとして、六フッ化タングステンに例えば水素を添加したガスを使用する。
【００２０】
この後に、第１層間絶縁膜１２の上面上のグルー層１３とタングステン膜１４をＣＭＰ法により除去する。これにより、第１〜第３のコンタクトホール１２ａ〜１２ｃ内にそれぞれ残されたグルー層１３とタングステン膜１４をそれぞれ第１〜第３の導電コンタクトプラグ１５〜１７とする。
【００２１】
次に、図１Ｂに示す構造を形成するまでの工程を説明する。
まず、第１〜第３の導電コンタクトプラグ１５〜１７及び第１層間絶縁膜１２の上に、例えば、ＳｉＯＮよりなる酸化防止膜１８をプラズマＣＶＤ法により例えば１３０ｎｍの膜厚に形成する。さらに、酸化防止膜１８上に、第２層間絶縁膜１９として例えば酸化シリコン膜を３００ｎｍ程度の厚さに形成する。その酸化シリコン膜は、例えば、ＴＥＯＳを原料としたプラズマＣＶＤ法により約３００ｎｍの膜厚に形成される。
【００２２】
本発明の１つの観点によれば、半導体基板の上方に形成された絶縁膜と、前記絶縁膜のメモリセル領域に形成された下部電極、第１誘電体膜、上部電極の積層構造からなるキャパシタと、下側導電膜、第２誘電体膜、上側導電膜を含む積層構造を有し、前記メモリセル領域を囲む環状パターンと、前記環状パターンの上方に形成され、前記メモリセル領域を囲み、スリットが形成された環状導電性パターンと、前記スリット内に形成された配線と、を有し、前記環状導電性パターンは、第１の幅を有する第１の部分と、前記第１の幅よりも広い第２の幅を有する第２の部分とを有し、前記スリットは前記第２の部分に形成されることを特徴とする半導体装置が提供される。
【００２３】
次に、第４、第５のコンタクトホール１９ａ，１９ｃ内面に、グルー膜２０としてＴｉ膜とＴｉＮ膜を順に形成する。さらに、グルー層２０の上にタングステン膜２１をＣＶＤ法により成長する。その後に、タングステン膜２１とグルー層２０を第２層間絶縁膜１９の上面上からＣＭＰにより除去する。
【００２４】
これにより、第４、第５のコンタクトホール１９ａ、１９ｃ内に残されたタングステン膜２１とグルー層２０を第４、第５の導電コンタクトプラグ２２、２３とする。第４の導電コンタクトプラグ２２は、その下の第１の導電コンタクトプラグ１５を介して第１のｎ型ソース／ドレイン拡散領域６に接続される。同様に、第５の導電コンタクトプラグ２３は、その下の第３の導電コンタクトプラグ１７を介して第３のｎ型ソース／ドレイン拡散領域８に接続される。
【００２５】
次に、図１Ｃに示す構造を形成するまでの工程を説明する。
まず、第２層間絶縁膜１９及び第４、第５の導電コンタクトプラグ２２、２３の上にＴｉ膜を例えば１００ｎｍの厚さに形成する。なお、Ｔｉ膜は、その成長前に第２層間絶縁膜１９表面をアンモニア（ＮＨ３）プラズマに曝すことによって強い（００２）配向を示す。
【００２６】
その後、窒素雰囲気中でＴｉ膜を例えば６５０℃、６０秒の高速熱アニーリング（ＲＴＡ）を行うことにより、（１１１）配向のＴｉＮ膜２４に変える。このＴｉＮ膜２４の厚さとして１００ｎｍ〜３００ｎｍ程度が好ましい。なお、ＴｉＮ膜２４は密着膜として機能する。ＴｉＮ膜２４の代わりにタングステン膜、シリコン膜、銅膜等のいずれかを密着膜として形成してもよい。
【００２７】
次に、ＴｉＮ膜２４の上に、酸素拡散バリア膜２５として窒化チタンアルミニウム（ＴｉＡｌＮ）膜を反応性スパッタにより例えば１００ｎｍの厚さに形成する。続いて、酸素拡散バリア膜２５上に、下部電極膜２６と強誘電体膜２７を順に形成する。
【００２８】
下部電極膜２６として、例えば、スパッタにより１００ｎｍの厚さのイリジウム（Ｉｒ）膜を形成する。なお、下部電極膜２６として、Ｉｒ膜の代わりにプラチナ（Ｐｔ）などの貴金属、あるいはＰｔＯ、ＩｒＯｘ、ＳｒＲｕＯ3などの導電性酸化物を用いてもよい。さらに下部電極膜２６は、上記の金属あるいは金属酸化物の積層膜としてもよい。
【００２９】
下部電極膜２６の形成後に、シリコン基板１を例えばＡｒ雰囲気中に置き、６５０℃以上、６０秒のＲＴＡを行う。このＲＴＡは、下部電極膜２６の形成温度よりも高く設定され、下部電極膜２６の結晶性の面内分布を改善する。ＲＴＡの雰囲気は、Ａｒに限らない、不活性ガス、例えばＮ２、Ｈｅなどでもよい。
【００３０】
続いて、強誘電体膜２７として、例えばＰＺＴ膜を下部電極膜２６の上に例えば約１００ｎｍの厚さにＭＯＣＶＤ法により形成した後に、そのＰＺＴ膜の上に、例えば、スパッタ法により厚さ１ｎｍ〜３０ｎｍのアモルファスＰＺＴ膜を形成する。
なお、強誘電体膜２７は、ＰＺＴにＬａ、Ｃａ、Ｓｒ、Ｓｉ等を微量ドープした他のＰＺＴ系材料、又は、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）若しくはＳｒＢｉ2（Ｔａ、Ｎｂ）2Ｏ9（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物等の酸化物を適用してもよい。
【００３１】
次に、強誘電体膜２７上に第１導電性酸化膜２８を形成する。第１導電性酸化膜２８として、厚さが２０ｎｍ〜7０ｎｍの結晶化したＩｒＯｘ膜をスパッタ法により形成する。
続いて、酸素含有雰囲気中でＲＴＡにより強誘電体膜２７を結晶化し、さらに、強誘電体膜２７を構成するＰＺＴ膜中の酸素欠損を補償すると同時に、第１導電性酸化膜２８の膜質も回復させる。
【００３２】
次いで、ＩｒＯｘの第１導電性酸化膜２８の上にＩｒＯｙの第２導電性酸化膜２９をスパッタ法により５０ｎｍ〜２００ｎｍの厚さに形成する。第２導電性酸化膜２９は、成膜の時点でＩｒＯｙが微結晶化して石垣状或いは柱状に多数結合していることが望ましい。
【００３３】
なお、第１、第２導電性酸化膜２８、２９を構成する材料として、ＩｒＯｘ、ＩｒＯｙ又はＩｒＯ２の代わりにＰｔ、Ｉｒ、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、パラジウム（Ｐｄ）かその酸化物、及びＳｒＲｕＯ３などの導電性酸化物やこれらのいずれかを選択した積層構造としても良い。
【００３４】
次に、ＲＴＡ法によりシリコン基板１上の膜を加熱する。その条件として、例えば基板温度を７００℃に設定し、酸素を流量２０ｓｃｃｍ、Ａｒを流量２０００ｓｃｃｍで導入する雰囲気中で基板の熱処理時間を６０秒間とする。この熱処理によれば、強誘電体膜２７及び第１、２導電性酸化膜２８、２９の密着性向上する上に、第２導電性酸化膜２９の結晶性より安定させ、酸素欠損などの欠陥をなくす。
【００３５】
次に、ＩｒＯｙからなる第２導電性酸化膜２９の上に、例えば厚さが５０ｎｍ〜１５０ｎｍのＩｒ或いはＲｕからなる金属膜３０をスパッタ法により形成する。
上記のようなＩｒＯｘからなる第１導電性酸化膜２８と、ＩｒＯｙからなる第２導電性酸化膜２９と、Ｉｒ又はＲｕからなる金属膜３０は、合わせてキャパシタの上部電極膜になる。
【００３６】
次に、図１Ｄに示す構造を形成するまでの工程を説明する。
まず、上部電極膜を構成する金属膜３０の上にスパッタ法でアルミナ膜、窒化チタン膜を形成し、これらを第１マスク材料層３２ａとする。更に、第１マスク材料層３２ａ上に、ＴＥＯＳガスを使用するＣＶＤ法により酸化シリコン膜を形成し、その酸化シリコン膜を第２マスク材料層３２ｂとする。
【００３７】
次いで、第２マスク材料層３２ｂ上にフォトレジストを塗布し、これを露光、現像して、第４、第５の導電コンタクトプラグ２２、２３及びその周辺領域の上方にキャパシタ平面形状を有する島状パターンとメモリセル形成領域を囲む環状パターンとを有するレジストパターンを形成する。
【００３８】
そして、レジストパターンをマスクにして第２マスク材料層３２ｂをパターニングする。さらに、パターニングされた第２マスク材料層３２ｂをマスクにして第１マスク材料層３２ａをエッチングする。
【００３９】
パターニングされた第１、第２マスク材料層３２ａ、３２ｂは、ハードマスク３２として使用される。ハードマスク３２は、キャパシタ平面形状を有する島状パターン３２ｉとメモリセル形成領域を囲む環状パターン３２ｃとを有している。
なお、レジストパターンは、第１マスク材料層３２ａをエッチングした後に除去される。
【００４０】
次に、図１Ｅに示す構造を形成するまでの工程を説明する。
まず、ＨＢｒ、Ｏ2、Ａｒ及びＣ4Ｆ8の混合ガスをエッチングガスとするプラズマエッチングにより、ハードマスク３２に覆われていない部分の上部電極膜２８〜３０、ＰＺＴ膜２７及び下部電極膜２６を連続してドライエッチングする。
【００４１】
これにより、パターニングされた上部電極膜２８〜３０はキャパシタ上部電極３１となり、パターニングされた強誘電体膜２７はキャパシタ誘電体膜２７ｑとなり、さらに、パターニングされた下部電極膜２６はキャパシタ下部電極２６ｑとなる。キャパシタ上部電極３１、キャパシタ誘電体膜２７ｑ及びキャパシタ下部電極２６ｑにより強誘電体キャパシタＱが構成される。
【００４２】
次に、図１Ｆに示す構造を形成するまでの工程を説明する。
まず、ドライエッチング或いはウェットエッチにより第２マスク材料層３２ｂを除去する。例えば、ウェットエッチングを採用する場合にはフッ酸が使用される。
【００４３】
続いて、強誘電体キャパシタＱに覆われていない部分の酸素バリアメタル膜２５、Ｔｉ膜２４及び第１マスク材料層６０ａをウェットエッチング又はドライエッチングにより除去する。ウェットエッチングを採用する場合には、例えば過酸化水素水、アンモニア水を含む混合液を用いる。
これにより、図２の平面図に示すように、メモリセル領域Ａには複数の強誘電体キャパシタＱが間隔をおいてマトリクス状に配置されるとともに、メモリセル領域Ａを囲む環状パターン３３が形成される。
【００４４】
環状パターン３３は、第１、第２導電性酸化膜２８、２９、金属膜３０からなる上側導電膜と、強誘電体膜２７と、ＴｉＮ膜２４、酸素拡散バリア膜２５、下部電極膜２６からなる下側導電膜とを含む積層構造を有している。
環状パターン３３は、図２に示すような四角形に限られるものではなく、メモリセル領域Ａ内の強誘電体キャパシタＱから離間する内縁を有するとともに、メモリセル領域Ａの内側と外側を仕切る無端形状であればよい。
【００４５】
次に、図１Ｇに示す構造を形成するまでの工程を説明する。
まず、強誘電体キャパシタＱ及び環状パターン３３を覆うＡｌ2Ｏ3よりなる保護絶縁膜３４をスパッタ法により例えば２０ｎｍ〜６０ｎｍの厚さに形成する。なお、保護絶縁膜３４として、原子層堆積（ＡＬＤ）法でアルミナ膜を形成してもよいし、また、スパッタ法によりＰＺＴ膜又は酸化チタン（ＴｉＯｘ）膜を形成してもよい。
【００４６】
続いて、エッチング等によりダメージを受けたキャパシタ誘電体膜２７ｑの膜質を回復させる目的で、酸素含有雰囲気中でキャパシタ誘電体膜２７ｑに対して回復アニールを施す。この回復アニールの条件は特に限定されないが、本実施形態では、加熱炉内において基板温度５５０℃〜７００℃として行われる。
【００４７】
次に、保護絶縁膜３４上に、第３層間絶縁膜３５、例えばＴＥＯＳ含有ガスを使用してプラズマＣＶＤ法により酸化シリコン酸化膜を形成する。この場合、基板温度を例えば３８０℃〜４５０℃に設定する。続いて、ＣＭＰ法により、第３層間絶縁膜３５の表面を平坦化する。
さらに、Ｎ２Ｏガス又はＮ２ガス等を用いて発生させたプラズマ雰囲気にて、第３層間絶縁膜３５に対して熱処理を行う。熱処理の結果、第３層間絶縁膜３５中の水分が除去されると共に、第３層間絶縁膜３５の膜質が変化し、その中に水分が入りにくくなる。
【００４８】
その後、第３層間絶縁膜３５の上に、例えばスパッタ法又はＣＶＤ法により、バリア膜３６を形成する。バリア膜３６として、例えば、膜厚が２０ｎｍ〜１００ｎｍの酸化アルミニウム膜を形成する。なお、バリア膜３６として、ＳｉＯＮ膜、ＳｉＮ膜等を形成してもよい。
【００４９】
次に、バリア膜３６の上に第４層間絶縁膜３７を形成する。第４層間絶縁膜３７として、例えば、ＴＥＯＳ含有ガスを用いるプラズマＣＶＤ法により膜厚が８００ｎｍ〜１０００ｎｍの酸化シリコン膜を形成する。この後に、第４層間絶縁膜３７の表面をＣＭＰ法により平坦化する。
次に、図１Ｈに示す構造を形成するまでの工程を説明する。
【００５０】
まず、メモリセル領域Ａのバリア膜３６及び第４層間絶縁膜３７内に、以下に示す工程に従って、ビアプラグ３８と第６の導電コンタクトプラグ３９を形成する。
さらに、強誘電体キャパシタＱの上方に開口部を有するレジストパターン（不図示）を第４層間絶縁膜３７上に形成する。その後に、そのレジストパターンをマスクに使用して第４層間絶縁膜３７から第３層間絶縁膜３５までをエッチングすることにより、強誘電体キャパシタＱのキャパシタ上部電極３１の上にビアホール３７ａを形成する。
【００５１】
これにより、ビアホール３７ａから保護絶縁膜３６が露出する。
レジストパターンを除去した後に、シリコン基板１を酸素雰囲気中に置き、例えば４５０℃で熱処理する。これにより、ビアホール３７ａの形成に伴ってキャパシタ誘電体膜２７ｑに生じる酸素欠損を解消する。
【００５２】
この後に、ビアホール３７ａの形成と同様な方法によって、第４層間絶縁膜３７から第３層間絶縁膜３５までをエッチングして、Ｐウェル２の中央領域の上にある第２の導電コンタクトプラグ１６の上方に第６のコンタクトホール３７ｂを形成する。これにより、第６のコンタクトホール３７ｂ内で保護絶縁膜３４が露出する。
【００５３】
次に、ビアホール３７ａを通して保護絶縁膜３４をエッチングすることにより、キャパシタ上部電極３１の上面を露出させる。また、第６のコンタクトホール３７ｂを通して保護絶縁膜３４、第２層間絶縁膜１９、酸化防止膜１８をエッチングすることにより、第６のコンタクトホール３７ｂをさらに深くするとともに、第１の導電プラグ４５ａの上面を露出させる。
【００５４】
その後、ビアホール３７ａと第６のコンタクトホール３７ｂの表面に、グルー膜４１ａとして例えばＴｉＮ膜を形成する。続いて、第１〜第３の導電コンタクトプラグ１５〜１７の形成と同様に、グルー膜４１ａ上にタングステン膜４１ｂをＣＶＤ法により成長する。これにより、ビアホール３７ａと第６のコンタクトホール３７ｂの中をグルー膜４１ａ及びタングステン膜４１ｂで埋め込む。続いて、第４層間絶縁膜３７上のタングステン膜４１ｂ及びグルー膜４１ａをＣＭＰにより除去する。
【００５５】
これにより、第６のコンタクトホール３７ｂ内に残されたグルー膜４１ａ及びタングステン膜４１ｂを第６の導電コンタクトプラグ３９とする。さらに、ビアホール３７ａ内に残されたグルー膜４１ａ及びタングステン膜４１ｂを第１ビアプラグ３８とする。
次に、第４層間絶縁膜３７上に、多層構造導電膜として、例えば、Ｔｉ膜、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜及びＴｉＮ膜をスパッタ法により順次形成する。
【００５６】
続いて、フォトリソグラフィー技術を用いて多層構造導電膜をパターニングすることにより、第１ビアプラグ３８に接続される一層目の配線４２ａと、第６の導電プラグ３９に接続される一層目の導電性パッド４２ｂなどを形成する。
一層目の配線４２ａの一部は、例えば、第１ビアプラグ３８を介してキャパシタＱの上部電極３１に接続される。
【００５７】
次に、図１Ｉに示す構造を形成するまでの工程を説明する。
まず、一層目の配線４２ａ、一層目の導電性パッド４２ｂを覆う第５層間絶縁膜４５を第４層間絶縁膜３７の上に形成し、その後に、その表面をＣＭＰにより平坦化する。第５層間絶縁膜４５は、例えば第３層間絶縁膜３５と同じ成長法により形成される。
【００５８】
続いて、第５層間絶縁膜４５のうち導電性パッド４２ｂの上にビアホールを形成し、その中に、第２ビアプラグ４６を形成する。第２ビアプラグ４６は、第１ビアプラグ３８と同じ方法により形成され、導電性パッド４２ｂ、第２及び第６の導電コンタクトプラグ１６、３９を介して第２のｎ型ソース／ドレイン領域７に電気的に接続される
なお、図では示されていないが、第２ビアプラグ４６は周辺回路領域にも形成されてもよい。
【００５９】
さらに、第５層間絶縁膜４５上に多層構造導電膜を形成した後に、これをフォトリソグラフィー法によりパターニングして二層目の配線４７と二層目の導電パッド（不図示）を形成する。二層目の配線４７の一部は第２ビアプラグ４６に接続される。
【００６０】
次に、二層目の配線４７を覆う第６層間絶縁膜４８を第５層間絶縁膜４５上に形成し、その後、その表面をＣＭＰにより平坦化する。第６層間絶縁膜４８は、例えば第３層間絶縁膜３５と同じ成長法により形成される。
【００６１】
続いて、特に図示しないが、二層目の配線４７の一部の上の第６層間絶縁膜４８にビアホールを形成し、その中に、第３ビアプラグを形成する。第３ビアプラグは、第１ビアプラグ３８と同じ方法により形成される。
【００６２】
さらに、第６層間絶縁膜４８上に多層構造導電膜を形成した後に、これをフォトリソグラフィー法によりパターニングして三層目の配線４９を形成する。なお、多層構造導電膜をパターニングして三層目の導電パッドを形成してもよい。
【００６３】
次に、三層目の配線４９を覆う第７層間絶縁膜５０を第６層間絶縁膜４８上に形成した後に、その表面をＣＭＰにより平坦化する。第７層間絶縁膜５０は、例えば第３層間絶縁膜３５と同じ成長法により形成される。
【００６４】
続いて、第７層間絶縁膜５０のうち、三層目の配線４９の一部の上にビアホールを形成し、その中に、第４ビアプラグ５１を形成する。第４ビアプラグ５１は、第１ビアプラグ３８と同じ方法により形成される。
【００６５】
さらに、第７層間絶縁膜５０上に多層構造導電膜を形成した後に、これをフォトリソグラフィー法によりパターニングすることにより、第４ビアプラグ５１に一部が接続される四層目の配線５２を形成する。なお、多層配線導電膜をパターニングして四層目の導電性パッドを形成してもよい。
【００６６】
次に、四層目の配線５２を覆う第８層間絶縁膜５３を第７層間絶縁膜５０上に形成した後に、その表面をＣＭＰにより平坦化する。第８層間絶縁膜５３は、例えば第３層間絶縁膜３５と同じ成長法により形成される。
その後に、第８層間絶縁膜５３を覆うカバー膜５４を形成する。カバー膜５４として、例えば、窒化シリコン膜をＣＶＤ法により形成する。
【００６７】
以上のような工程により形成された半導体装置において、強誘電体キャパシタＱを覆う第３層間絶縁膜３５、第４層間絶縁膜３７等を構成する酸化シリコンを成長するための反応ガスとして、水素元素を含むＴＥＯＳ等を用いている。また、第１、第２ビアプラグ３８、４６等をＣＶＤ法により形成する工程で、六フッ化タングステンに水素元素を添加すると、水素が第３層間絶縁膜３５、第４層間絶縁膜３７等に拡散することがある。
従って、第３層間絶縁膜３５、第４層間絶縁膜３７等は、還元性元素の発生源となり、還元性元素は層間絶縁膜成長後の熱処理により拡散し易い。
【００６８】
これに対し、本実施形態では、複数の強誘電体メモリキャパシタＱが形成されるメモリセル領域Ａの外周を、積層構造の環状パターン３３により隙間無く囲んでいる。
このため、メモリセル領域Ａの外側から内側に向けて拡散する還元性元素は、環状パターン３３により横方向でブロックされ、強誘電体キャパシタＱに到達しにくくなる。しかも、メモリセル領域Ａの周囲では、環状パターン３３の存在により層間絶縁膜の体積が少なくなっているので、メモリセル領域Ａ内へ拡散する還元性元素の量を低減することができる。
【００６９】
さらに、熱処理等により第３層間絶縁膜３５等から環状パターン３３内の強誘電体膜２７内に還元性元素が拡散するおそれもある。しかし、メモリセル領域Ａ内の強誘電体キャパシタＱと環状パターン３３の間は空間的に離間しているので、環状パターン３３の強電体膜２７内に拡散した還元性元素は直接に強誘電体キャパシタＱに到達することはない。
【００７０】
また、環状パターン３３側面を覆うアルミナ、酸化チタン等の保護絶縁膜３４は、還元性元素バリアとして機能し、環状パターン３３の強誘電体膜２７に還元性元素が拡散することを抑制することができる。
ところで、上記の説明では強誘電体キャパシタＱ、環状パターン３３のパターニングに使用したハードマスク３２を除去している。しかし、環状パターン３３上の第１マスク材料層３２ａを、環状パターン３３の一部として図３に示すように残してもよい。
【００７１】
これにより、メモリセル領域Ａ周辺の第３層間絶縁膜３５の体積をさらに減少することができる。しかも、環状パターン３３をキャパシタＱよりも高くすることにより、斜め方向から拡散する還元性元素をブロックすることができ、強誘電体キャパシタＱの劣化をさらに抑制することができる。
【００７２】
（第２の実施の形態）
図４は、本発明の第２実施形態に係る半導体装置のメモリセル領域Ａ及びその周辺の形成工程を示す断面図である。図４において、図１Ｉと同じ符号は同じ要素を示している。
【００７３】
図４において、第１実施形態と同様に、シリコン基板１のメモリセル領域Ａ内に形成されたＰウェル３の上には、ゲート絶縁膜４を介して第１、第２のゲート電極５ａ、５ｂが形成されている。また、第１、第２のゲート電極５ａ、５ｂの両側のＰウェル３には、第１実施形態と同様に、第１、第２、第３のｎ型ソース／ドレイン領域６、７、８が形成されている。さらに、第１、第２のゲート電極５ａ、５ｂとｎ型ソース／ドレイン領域６、７、８のそれぞれの上にはシリサイド層が形成されている。
【００７４】
また、メモリセル領域Ａの周囲の複数箇所には、ｎ型不純物拡散層６０が形成され、その表面にはシリサイド層１０ｆが形成されている。ｎ型不純物拡散層６０は、ｎ型ソース／ドレイン領域６、７、８と同じ方法で形成され、能動素子として機能しなくてもよい。ｎ型不純物拡散層６０は、レジストマスクを使用して画定される。シリサイド層１０ｆは、図１Ａに示したと同様に、ｎ型ソース／ドレイン領域６、７、８上のシリサイド層１０ｃ〜１０ｅと同じ方法により形成される。
【００７５】
第１のゲート電極５ａ、ｎ型ソース／ドレイン領域６、７等は、第１ＮＭＯＳトランジスタＴ１を構成する。また、第２のゲート電極５ｂ、ｎ型ソース／ドレイン領域７、８等は、第２トランジスタＴ２を構成する。第１、第２のＮＭＯＳトランジスタＴ１、Ｔ２は、それぞれカバー絶縁膜１１、第１層間絶縁膜１２に覆われる。
【００７６】
第１、第２及び第３のｎ型ソース／ドレイン領域６、７、８は、それぞれ第１層間絶縁膜１２、カバー絶縁膜１１内に形成された導電プラグ１５、１６、１７に接続されている。
第１層間絶縁膜１２、カバー絶縁膜１１のうち、メモリセル領域Ａの周囲の複数のｎ型不純物拡散層６０のそれぞれの上には、図５に示す位置にコンタクトホール１２ｄが形成され、それらの中には一段目の導電プラグ３３ａが形成されている。導電プラグ３３ａは、ｎ型ソース／ドレイン領域６、７、８に接続される導電プラグ１５、１６、１７と同じ工程で形成され、同じ層構造を有している。
【００７７】
さらに、第１層間絶縁膜１２の上には、酸化防止膜１８、第２層間絶縁膜１９が形成され、それらの中には、Ｐウェル３上の第１、第３の導電コンタクトプラグ１５、１７に接続される第４、第５の導電コンタクトプラグ２２、２３が形成されている。
また、メモリセル領域Ａの周囲の酸化防止膜１８、第２層間絶縁膜１９には、図５に示した一段目の導電プラグ３３ａの上にホール１９ｄが形成され、その中には二段目の導電プラグ３３ｂが形成されている。導電プラグ３３ｂは、キャパシタＱの下の第４、第５の導電コンタクトプラグ２２，２３と同一工程で形成され、第４、第５の導電コンタクトプラグ２２，２３と同じ層構造を有している。
【００７８】
さらに、第２層間絶縁膜１９上には、第１実施形態と同様に、メモリセル領域Ａ内に複数の強誘電体キャパシタＱが形成されている。強誘電体キャパシタＱの下部電極２６ｑは、導電プラグ２２、１５（２３、１７）を介してｎ型ソース／ドレイン領域６（８）に接続されている。
【００７９】
また、メモリセル領域Ａの周囲には、第１実施形態と同様に、環状パターン３３が形成されている。環状パターン３３の下側導電膜を構成するＴｉＮ膜２４は、二段の導電プラグ３３ａ、３３ｂを介してｎ型不純物拡散層６０に接続されている。
強誘電体キャパシタＱと環状パターン３３は、それぞれ保護絶縁膜３４により覆われ、その上には、第１実施形態と同様に、第３層間絶縁膜３５、バリア膜３６、第４層間絶縁膜３７が形成されている。
【００８０】
第４層間絶縁膜３７、バリア膜３６及び第３層間絶縁膜３５、保護絶縁膜３４には、第１実施形態と同様に、強誘電体キャパシＱの上部電極３２の上に接続される第１ビアプラグ３８が形成されている。さらに、Ｐウェル３の中央上方の第２の導電プラグ１６に接続される第６の導電コンタクトプラグ３９が形成されている。
【００８１】
また、第４層間絶縁膜３７、バリア膜３６及び第３層間絶縁膜３５、保護絶縁膜３４のうちメモリセル領域Ａの周囲には、環状パターン３３の上にホール３７ｄが形成され、その中には三段目の導電プラグ３３ｃが形成されている。導電プラグ３３ｃは、第１ビアプラグ３８と同じ工程で形成され、第１ビアプラグ３８と同じ層構造を有し、環状パターン３３の上側電極である金属膜３０に接続される。
【００８２】
第４層間絶縁膜３７の上には、第１実施形態に示したと同様に、一層目の配線４２ａ、一層目の導電パッド４２ｂが形成され、さらにメモリセル領域Ａを囲む第１導電性パターン３３ｄが形成されている。第１導電性パターン３３ｄは、一層目の配線４２ａと同じ工程で形成され、一層目の配線４２ａと同じ層構造を有している。
【００８３】
第４層間絶縁膜３７の上には、一層目の配線４２ａ、導電パッド４２ｂと第１導電性パターン３３ｄを覆う第５層間絶縁膜４５が形成されている。第５層間絶縁膜４５内には、一層目の導電パッド４２ｂ上に第２ビアプラグ４６が形成され、さらに、メモリセル領域Ａ周囲の第１導電性パターン３３ｄの上に沿って四段目の導電プラグ３３ｅが複数形成されている。導電プラグ３３ｅは、第２ビアプラグ４６と同じ工程で形成され、第２ビアプラグ４６と同じ層構造を有している。
【００８４】
第５層間絶縁膜４５上には、第２ビアプラグ４６に接続される二層目の配線４７が形成され、さらに、メモリセル領域Ａを囲む第２導電性パターン３３ｆが形成されている。第２導電性パターン３３ｆは、二層目の配線４７と同じ工程で形成され、二層目の配線４７と同じ層構造を有している。
【００８５】
第５層間絶縁膜４５の上には、第２導電性パターン３３ｆ及び二層目の配線４７を覆う第６層間絶縁膜４８が形成されている。第６層間絶縁膜４８内には、メモリセル領域Ａ周囲の第２導電性パターン３３ｆに接続される五段目の導電プラグ３３ｇが複数形成されている。導電プラグ３３ｇは、それより下の導電プラグ３３ｅ、３３ｃ等と同じ方法により形成されている。
【００８６】
第６層間絶縁膜４８の上には、第１実施形態と同様に、三層目の配線４９が形成され、さらに、メモリセル領域Ａの周囲には、五段目の導電プラグ３３ｇに接続される第３導電性パターン３３ｈが形成されている。第３導電性パターン３３ｈは、三層目の配線４９と同じ工程で形成され、三層目の配線４９と同じ層構造を有している。
【００８７】
また、第６層間絶縁膜４８の上には、三層目の配線４９及び第３導電性パターン３３ｈを覆う第７層間絶縁膜５０が形成されている。第７層間絶縁膜５０内には、メモリセル領域Ａ周囲の第３導電性パターン３３ｈに接続される六段目の導電プラグ３３ｉが形成されている。導電プラグ３３ｉは、それより下の導電プラグ３３ｇ、３３ｅ、３３ｃ等と同じ方法により形成されている。
【００８８】
第７層間絶縁膜５０の上には、第１実施形態と同様に、四層目の配線５２が形成され、さらに、メモリセル領域Ａの周囲には、六段目の導電プラグ３３ｉに接続される第４導電性パターン３３ｊが形成されている。第４導電性パターン３３ｊは、四層目の配線５２と同じ工程で形成され、四層目の配線５２と同じ層構造を有している。
【００８９】
第７層間絶縁膜５０の上には、第１実施形態と同様に、第４導電性パターン４９ｄ及び四層目の配線５２を覆う第８層間絶縁膜５３が形成されている。また、第８層間絶縁膜５３の上には、第１実施形態と同様に、カバー膜５４が形成されている。
上記の第１〜第４導電性パターン３３ｄ、３３ｆ、３３ｈ、３３ｊは、図２に示した環状パターン３３と同様に環状に形成され、配線や導電性パッドとしては機能せず、還元性元素の拡散を阻止するパターンである。
【００９０】
ところで、メモリセル領域Ａの内側から外側に配線を配置する構造を採用する場合には、その配線を通すスリットを導電性パターン３３ｄ、３３ｆ、３３ｈ、３３ｊに形成してもよい。例えば、図６Ａに示すように、第２導電性パターン３３ｆには、二層目の配線４７を通すスリット６１が形成される。そのようなスリット６１が複数ある場合には、配線４７の間に第２導電パターン３３ｆが分割されて存在することになる。
【００９１】
この場合、スリット６１内では、第２導電性パターン３３ｆと第２配線４７との間に隙間が形成され、その隙間を通って還元性元素が拡散するおそれがある。そこで、還元性元素がメモリセル領域Ａ内に侵入することを抑制するために、図６Ｂに示すように、その隙間の経路を長くする拡幅部６２を第２導電性パターン３３ｆに形成してもよい。
【００９２】
また、導電性パターンにスリットを設けたくない領域、例えば複数の強誘電体キャパシタＱのうち還元性元素による影響を受けやすい一部の領域では、ビアプラグ等を介して下側の配線を上側の配線に接続し、さらに、強誘電体キャパシタＱから遠い層間絶縁膜でメモリセル領域Ａの外側に上側の配線を引出し、そこからビアプラグ等を介して下側の配線に接続する構造を採用してもよい。
【００９３】
環状パターン３３の上方に形成される導電性プラグ３３ａ、３３ｂ、３３ｃ、３３ｅ、３３ｉは、必ずしも第１〜第４導電性パターン３３ｄ、３３ｆ、３３ｈ、３３ｊ、環状パターン３３に接続される必要はなく、メモリセル領域Ａを囲む位置に孤立させて複数配置してもよい。また、第１〜第４導電性パターン３３ｄ、３３ｆ、３３ｈ、３３ｊ、導電性プラグ３３ａ、３３ｂ、３３ｃ、３３ｅ、３３ｉは、全て形成されなくてもよい。特に、強誘電体キャパシタＱから遠い上側の導電性パターン、導電性プラグについては、省略しても比較的影響が少ない。
【００９４】
以上のように、メモリセル領域Ａを囲む領域に、環状パターン３３を形成するとともに、その上下の少なくとも一方に、導電性パターン３３ｄ、３３ｆ、３３ｈ、３３ｊ及び導電性プラグ３３ａ、３３ｂ、３３ｃ、３３ｅ、３３ｉを形成している。
【００９５】
これにより、還元性元素が斜め方向からメモリセル領域に拡散することを防止できる。従って、第１実施形態に比べて、メモリセル領域Ａ内の還元性元素による強誘電体キャパシタＱの劣化をさらに防止することができる。
【００９６】
しかも、還元性元素の発生源である複数の層間絶縁膜１２、１９、３５、３７、４５、４８、５０、５３、５４中にそれぞれ環状パターン３３が存在するため、強誘電体キャパシタの周辺での層間絶縁膜の体積は、第１実施形態に比べ、さらに少なくなっている。これによって、還元性元素の発生源を大幅に低減することができる。
【００９７】
さらに、第１実施形態と同様に、メモリセル領域Ａ内の強誘電体キャパシタＱと環状パターン３３の間は、空間的に完全に分離されているので、環状パターン３３の強電体膜２７内に拡散した還元性元素が強誘電体キャパシタＱに到達することが阻止される。
【００９８】
また、強誘電体キャパシタＱの上方、下方では、強誘電体材料を含まない金属材料層により第１〜第４ブロックパターン３３ｄ、３３ｆ、３３ｈ、３３ｊ及び導電性プラグ３３ａ、３３ｂ、３３ｃ、３３ｅ、３３ｉを構成している。それらは、メモリセル領域Ａの外側の還元性元素を吸収することはないので、還元性元素のブロック性能を高めることができる。
【００９９】
本発明は、上述の実施形態に詳細が記載されている。しかし、本発明の精神と範囲から逸脱しない様々な態様と変更があることは明らかである。例えば、ここに記載されているプロセスの詳細な順序や組み合わせは実例にすぎず、また、本発明は、異なる又は追加のプロセス、又は異なる組み合わせ若しくは順序で使用されてもよい。さらに、例えば、ある実施形態における各特徴は、他の実施形態における他の特徴と混合、適合させることもできる。特徴は、追加的に明白に、要求に応じて加えられたり或いは取り去られたりされるかもしれない。従って、本発明は、添付の特許請求項及びそれらの対応特許の観点を除いて限定されない。
【０１００】
以上の実施形態について、さらに以下の付記を開示する。
（付記１）
半導体基板の上方に形成された絶縁膜と、前記絶縁膜のメモリセル領域に形成された下部電極、第１誘電体膜、上部電極の積層構造からなるキャパシタと、下側導電膜、第２誘電体膜、上側導電膜を含む積層構造を有し、前記メモリセル領域を囲む環状パターンと、を有することを特徴とする半導体装置。
（付記２）
前記第１誘電体膜と前記第２誘電体膜は、強誘電体から構成されることを特徴とする付記１に記載の半導体装置。
（付記３）
前記環状パターンは、前記キャパシタに対して離間して形成されることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）
前記環状パターンは、前記キャパシタよりも高いことを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置。
（付記５）
前記環状パターンの上方には、前記メモリセル領域を囲む少なくとも１層の環状導電性パターンを有することを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置。
（付記６）
前記環状導電性パターンには、配線を通すスリットが形成されていることを特徴とする付記５に記載の半導体装置。
（付記７）
前記環状パターンの上下の少なくとも一方には、前記メモリセル領域を囲む複数の導電プラグが形成されていることを特徴とする付記１乃至付記６のいずれか１つに記載の半導体装置。
（付記８）
前記環状パターンと前記環状導電性パターンの少なくとも一方には、前記導電性プラグが接続されていることを特徴とする付記７に記載の半導体装置。
（付記９）
前記環状パターンは、前記導電プラグを介して前記半導体基板に接続されることを特徴とする付記７に記載の半導体装置。
（付記１０）
前記環状パターンの前記第２誘電体膜の側面には、還元性元素バリア膜が形成されていることを特徴とする付記１乃至付記９のいずれか１つに記載の半導体装置。
【図面の簡単な説明】
【０１０１】
【図１Ａ】図１Ａ、図１Ｂは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図１Ｃ】図１Ｃ、図１Ｄは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図１Ｅ】図１Ｅ、図１Ｆは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図１Ｇ】図１Ｇ、図１Ｈは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その４）である。
【図１Ｉ】図１Ｉは、本発明の第１実施形態に係る半導体装置の断面図である。
【図２】図２は、本発明の第１実施形態に係る半導体装置のメモリセル領域及びその周囲を示す平面図である。
【図３】図３は、本発明の第１実施形態に係る半導体装置の別の例を示す断面図である。
【図４】図４は、本発明の第２実施形態に係る半導体装置を示す断面図である。
【図５】図５は、本発明の第２実施形態に係る半導体装置を構成するキャパシタの上方におけるメモリセル領域及びその周囲の絶縁膜に形成する開口の一例を示す平面図である。
【図６】図６Ａは、本発明の第２実施形態に係る半導体装置を構成するキャパシタの上方におけるメモリセル領域及びその周囲に形成される導電パターンの一例を示す平面図、図６Ｂは、本発明の第２実施形態に係る半導体装置を構成するキャパシタの上方におけるメモリセル領域を囲む導電パターンの一部を示す平面図である。
【符号の説明】
【０１０２】
１  シリコン基板
３  Ｐウェル
４  ゲート絶縁膜
５ａ、５ｂ  ゲート電極
６、７、８  ｎ型ソース／ドレイン領域
１２、１９、３５、３７、４５、４８、５０、５３  層間絶縁膜
１５、１６、１７  導電コンタクトプラグ
２７  強誘電体膜
３３  環状パターン
３３ａ、３３ｂ、３３ｃ、３３ｅ、３３ｇ、３３ｉ  導電プラグ
３３ｄ、３３ｆ、３３ｈ、３３ｊ  導電性パターン
４２ａ、４７、４９、５２  配線
３８、４６、５１  ビアプラグ
Ｑ  強誘電体キャパシタ、
Ｔ1、Ｔ2  ＮＭＯＳトランジスタ
【図１Ａ】
0005369491.tif 000002
【図１Ｃ】
0005369491.tif 000003
【図１Ｅ】
0005369491.tif 000004
【図１Ｇ】
0005369491.tif 000005
【図１Ｉ】
0005369491.tif 000006
【図２】
0005369491.tif 000007
【図３】
0005369491.tif 000008
【図４】
0005369491.tif 000009
【図５】
0005369491.tif 000010
【図６】
0005369491.tif 000011