(57)【特許請求の範囲】
【請求項１】
可変抵抗と当該可変抵抗素子を挟む位置に対向して設けられた電極対とを含むデータ記憶素子と、
前記可変抵抗の抵抗値によりデータを記憶する第１モードと、前記可変抵抗を高抵抗状態に維持した状態で前記電極対に生じる容量に蓄えられた電荷量によりデータを記憶する第２モードと、を選択する制御部と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１モードは、前記可変抵抗を高抵抗状態及び低抵抗状態のいずれかに変化させることによりデータを記憶し、
前記第２モードは、前記電極対に生じる容量を充電状態または放電状態のいずれかに変化させることによりデータを記憶することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御部は、前記第１モードのデータ書き込み時に前記データ記憶素子に電圧を印加する時間が、前記第２モードのデータ書き込み時に前記データ記憶素子に電圧を印加する時間より長くなるように制御を行う、
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記制御部は、前記第２モードを選択した場合に前記可変抵抗を前記高抵抗状態に維持する制御を行う、
ことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記制御部は、前記第２モードのデータ書き込み時に前記電極対に印加する電圧が、前記可変抵抗を前記高抵抗状態から前記低抵抗状態に変化させるための閾値電圧より低くなるよう制御を行う、
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記制御部は、前記第１モードのデータ書き込み時において、前記可変抵抗を前記低抵抗状態にする場合は、前記データ記憶素子に前記閾値電圧より高い電圧を印加し、前記可変抵抗を前記高抵抗状態にする場合は、前記データ記憶素子に前記閾値電圧より低い電圧を、前記可変抵抗を前記低抵抗状態にする場合より長い時間印加する制御を行う、
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
ソースまたはドレインのいずれかが前記データ記憶素子と接続された選択トランジスタを具備し、
前記制御部は、前記選択トランジスタのゲート電圧を制御することにより前記データ記憶素子に流れる電流を制御し、前記第１モードのデータ書き込み時に前記可変抵抗を前記低抵抗状態にする場合のゲート電圧が、前記第１モードのデータ書き込み時及び前記第２モード時に前記可変抵抗を前記高抵抗状態にする場合のゲート電圧より小さくなるように制御を行う、
ことを特徴とする請求項２から６のうちいずれか１項に記載の半導体装置。
【請求項８】
前記制御部は、前記第２モードを選択した場合に前記データ記憶素子のリフレッシュを行う、
ことを特徴とする請求項１から７のうちいずれか１項に記載の半導体装置。
【請求項９】
前記データ記憶素子である第１データ記憶素子及び第２データ記憶素子と、前記第１データ記憶素子が接続された第１ビットラインと、前記第２データ記憶素子が接続された第２ビットラインとからなるビットライン対を具備し、
前記制御部は、
前記第１モードのデータ書き込み時において、前記第１データ記憶素子に書き込みを行う場合は前記第１ビットラインをハイレベルに設定すると共に前記第２ビットラインをハイレベルより低い電圧レベルに設定し、前記第２データ記憶素子に書き込みを行う場合は前記第２ビットラインをハイレベルに設定すると共に前記第１ビットラインをハイレベルより低い電圧レベルに設定し、
前記第２モードのデータ書き込み時において、前記第１データ記憶素子及び前記第２データ記憶素子に論理ハイを書き込む場合は前記第１ビットラインをハイレベルに設定すると共に前記第２ビットラインをローレベルに設定し、前記第１データ記憶素子及び前記第２データ記憶素子に論理ローを書き込む場合は前記第１ビットラインをローレベルに設定すると共に前記第２ビットラインをハイレベルに設定する制御を行う、
ことを特徴とする請求項１から８のうちいずれか１項に記載の半導体装置。
【請求項１０】
前記制御部は、前記第１モードのデータ書き込み時において、前記第１ビットライン及び前記第２ビットラインのうちハイレベルに設定されたビットラインに対し、前記可変抵抗を高抵抗状態及び低抵抗状態のいずれかに変化させるための電圧を印加し、前記第２モードのデータ書き込み時において、前記第１ビットライン及び前記第２ビットラインのうちハイレベルに設定されたビットラインに対し、前記電極対に生じる容量に電荷を充電するための電圧を印加し、ローレベルに設定されたビットラインに対し、前記電極対に生じる容量を放電するための電圧を印加する、
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記データ記憶素子である第１データ記憶素子及び第２データ記憶素子と、前記第１データ記憶素子が接続された第１ビットラインと、前記第２データ記憶素子が接続された第２ビットラインとからなるビットライン対を具備し、
前記制御部は、
前記第１モードにおいて前記第１データ記憶素子からデータの読み出しを行う場合には、前記第２ビットラインをデータ読み出し時に参照するリファレンス電圧まで昇圧し、前記第１ビットラインを前記リファレンス電圧より高い電圧までにし、前記第１データ記憶素子と前記第１ビットラインとを導通し、前記導通を行った後の前記第１ビットライン及び前記第２ビットラインの電圧を比較することによりデータの読み出しを行い、
前記第２モードにおいて前記第１データ記憶素子からデータの読み出しを行う場合には、前記第１ビットライン及び前記第２ビットラインを前記リファレンス電圧まで昇圧し、前記データ記憶素子と前記第１ビットラインとを導通し、前記導通を行った後の前記第１ビットライン及び前記第２ビットラインの電圧を比較することによりデータの読み出しを行う、
ことを特徴とする請求項１から１０のうちいずれか１項に記載の半導体装置。
【請求項１２】
前記第１ビットライン及び前記第２ビットラインに接続された検出回路を具備し、
前記制御部は、前記第１モード及び前記第２モードのデータ読み出し時には、前記検出回路にて前記第１ビットライン及び前記第２ビットラインの電位差を増幅する制御を行う、
ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記検出回路は、前記第１モードと前記第２モードとで、共通に使用される、
ことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記制御部は、前記第１モード及び前記第２モードのデータ読み出し時には、データの読み出しを行った後に前記第１ビットライン及び前記第２ビットラインをショートさせる制御を行う、
ことを特徴とする請求項１１から１３のうちいずれか１項に記載の半導体装置。
【請求項１５】
前記制御部は、前記第１モード及び前記第２モードに加え、前記可変抵抗を高抵抗状態及び低抵抗状態のいずれかに変化させることによりデータを記憶する第３モードを選択し、
前記第３モードにおいて前記可変抵抗が前記高抵抗状態である場合の抵抗値は、前記第１モードにおいて前記可変抵抗が前記高抵抗状態である場合の抵抗値より小さく、
前記第３モードにおいて前記可変抵抗が前記低抵抗状態である場合の抵抗値は、前記第１モードにおいて前記可変抵抗が前記低抵抗状態である場合の抵抗値より大きい、
ことを特徴とする請求項２から１４のうちいずれか１項に記載の半導体装置。
【請求項１６】
前記制御部は、前記第３モードのデータ書き込み時に前記データ記憶素子に電圧を印加する時間が、前記第１モードのデータ書き込み時に前記データ記憶素子に電圧を印加する時間より短く、かつ、前記第２モードのデータ書き込み時に前記データ記憶素子に電圧を印加する時間より長くなるように制御を行う、
ことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記制御部は、前記第３モードのデータ書き込み時において、前記可変抵抗を前記低抵抗状態にする場合は、前記データ記憶素子に対し、前記可変抵抗を前記高抵抗状態から前記低抵抗状態に変化させるための閾値電圧より高い電圧を印加し、前記可変抵抗を前記高抵抗状態にする場合は、前記データ記憶素子に対し、前記閾値電圧より低い電圧を、前記可変抵抗を前記低抵抗状態にする場合より長い時間印加する制御を行う、
ことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
ソースまたはドレインのいずれかが前記データ記憶素子と接続された選択トランジスタを具備し、
前記制御部は、前記選択トランジスタのゲート電圧を制御することにより前記データ記憶素子に流れる電流を制御し、前記第３モードのデータ書き込み時に前記可変抵抗を前記低抵抗状態にする場合のゲート電圧が、前記第３モードのデータ書き込み時及び前記第２モード時に前記可変抵抗を前記高抵抗状態にする場合のゲート電圧より小さくなるように制御を行う、
ことを特徴とする請求項１６または１７に記載の半導体装置。
【請求項１９】
前記制御部は、前記第３モードを選択した場合に、前記第２モードを選択した場合より長い間隔で前記データ記憶素子のリフレッシュを行う、
ことを特徴とする請求項１５から１８のうちいずれか１項に記載の半導体装置。
【請求項２０】
前記データ記憶素子のモードを記憶する選択レジスタを具備し、
前記制御部は、前記選択レジスタの値を参照して、前記データ記憶素子のモードを選択する、
ことを特徴とする請求項１から１９のうちいずれか１項に記載の半導体装置。
【請求項２１】
前記制御部に対し、前記データ記憶素子のモードを入力する制御端子を具備し、
前記制御部は、前記制御端子からの入力に応じて、前記データ記憶素子のモードを選択する、
ことを特徴とする請求項１から２０のうちいずれか１項に記載の半導体装置。
【請求項２２】
可変抵抗と当該可変抵抗素子を挟む位置に対向して設けられた電極対とを含むデータ記憶素子を具備する半導体装置の制御方法であって、
前記可変抵抗を高抵抗状態及び低抵抗状態のいずれかに変化させることによりデータを記憶する第１ステップと、前記可変抵抗を高抵抗状態に維持した状態で前記電極対に生じる容量に蓄えられた電荷量によりデータを記憶する第２ステップと、を選択するステップを備える、
ことを特徴とする半導体装置の制御方法。
【請求項２３】
前記第１ステップは、前記データ記憶素子に第１電圧を印加することによりデータを書き込むステップを含み、
前記第２ステップは、前記データ記憶素子に第２電圧を印加することによりデータを書き込むステップを含み、
前記第１電圧を印加する時間は、前記第２電圧を印加する時間より長い、
ことを特徴とする請求項２２に記載の半導体装置の制御方法。
【請求項２４】
前記データ記憶素子である第１データ記憶素子及び第２データ記憶素子と、前記第１データ記憶素子が接続された第１ビットラインと、前記第２データ記憶素子が接続された第２ビットラインからなるビットライン対をさらに具備する半導体装置の制御方法であって、
前記第１ステップにおいて前記データ記憶素子にデータを書き込むステップは、
前記第１データ記憶素子に書き込みを行う場合に前記第１ビットラインをハイレベルに設定すると共に前記第２ビットラインをハイレベルより低い電圧レベルに設定するステップと、前記第２データ記憶素子に書き込みを行う場合は前記第２ビットラインをハイレベルに設定すると共に前記第１ビットラインをハイレベルより低い電圧レベルに設定するステップと、
を有し、
前記第２ステップにおいて前記データ記憶素子にデータを書き込むステップは、
前記第１データ記憶素子及び前記第２データ記憶素子に論理ハイを書き込む場合に前記第１ビットラインをハイレベルに設定すると共に前記第２ビットラインをローレベルに設定するステップと、前記第１データ記憶素子及び前記第２データ記憶素子に論理ローを書き込む場合に前記第１ビットラインをローレベルに設定すると共に前記第２ビットラインをハイレベルに設定するステップと、
を有する、
ことを特徴とする請求項２２または２３に記載の半導体装置の制御方法。
【請求項２５】
前記データ記憶素子である第１データ記憶素子及び第２データ記憶素子と、前記第１データ記憶素子が接続された第１ビットラインと、前記第２データ記憶素子が接続された第２ビットラインからなるビットライン対をさらに具備する半導体装置の制御方法であって、
前記第１ステップは、
前記第２ビットラインをデータ読み出し時に参照するリファレンス電圧まで昇圧するステップと、
前記第１ビットラインを前記リファレンス電圧より高い電圧まで昇圧するステップと、
前記データ記憶素子と前記第１ビットラインとを導通するステップと、
前記導通を行った後に、前記第１ビットライン及び前記第２ビットラインの電圧を比較することによりデータを読み出すステップと、
を有し、
前記第２ステップは、
前記第１ビットライン及び前記第２ビットラインを前記リファレンス電圧まで昇圧するステップと、
前記データ記憶素子と前記第１ビットラインとを導通するステップと、
前記導通を行った後に、前記第１ビットライン及び前記第２ビットラインの電圧を比較することによりデータを読み出すステップと、
を有する、
ことを特徴とする請求項２２から２４のうちいずれか１項に記載の半導体装置の制御方法。
【請求項２６】
前記第１ステップ、前記第２ステップ、及び前記可変抵抗を高抵抗状態及び低抵抗状態のいずれかに変化させることによりデータを記憶する第３ステップ、のいずれかを選択するステップを備え、
前記第３ステップにおいて前記可変抵抗が前記高抵抗状態である場合の抵抗値は、前記第１ステップにおいて前記可変抵抗が前記高抵抗状態である場合の抵抗値より小さく、
前記第３ステップにおいて前記可変抵抗が前記低抵抗状態である場合の抵抗値は、前記第１ステップにおいて前記可変抵抗が前記低抵抗状態である場合の抵抗値より大きい、
ことを特徴とする請求項２２から２５のうちいずれか１項に記載の半導体装置の制御方法。
【請求項２７】
前記第３ステップは、前記データ記憶素子に第３電圧を印加することによりデータを書き込むステップを含み、
前記第３電圧を印加する時間は、前記第１電圧を印加する時間より短く、前記第２電圧を印加する時間より長い、
ことを特徴とする請求項２６に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、揮発性及び不揮発性のデータ記憶素子を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置に用いられるデータ記憶素子には、ＤＲＡＭやＳＲＡＭ等の揮発性の記憶素子と、フラッシュメモリやＥＥＰＲＯＭ等の不揮発性の記憶素子がある。揮発性の記憶素子はデータの書き込み・読み出しを高速に行うことができるが、データの保持性に乏しい。不揮発性の記憶素子はデータの保持性に優れる反面、書き込み・読み出し速度が揮発性の記憶素子に比べて遅い。
【０００３】
一般に、揮発性の記憶素子は電源ＯＮ時にデータを高速に処理する用途に適しており、不揮発性の記憶素子は電源ＯＦＦ時にデータを長期間保存する用途に適している。これら２つの記憶素子の利点をそれぞれ生かすために、揮発性の記憶素子及び不揮発性の記憶素子の両方を備え、作業状況に応じてそれぞれの記憶素子の間でデータのやり取りを行う構成を備えた半導体装置が開発されている。このような半導体装置の例として、例えば特許文献１や特許文献２に示される半導体装置がある。
【０００４】
また、可変抵抗の抵抗率の変化によりデータを記憶する記憶素子を備えた半導体装置が開発されている。例えば特許文献３には、相変化層を有する記憶素子を備えた半導体装置が示されている。
【特許文献１】特開２００６−２９５１３０号公報
【特許文献２】特開２００６−３０２４６６号公報
【特許文献３】特開２００７−５９９１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１及び特許文献２に示される半導体装置は、揮発性の記憶素子と不揮発性の記憶素子とを別々に備えている。このため、それぞれの記憶素子を設けるためのスペースが必要となり、半導体装置の小型化が難しい。
【０００６】
本発明は、揮発性及び不揮発性のデータ記憶素子を有する半導体装置において、半導体装置の小型化及び低コスト化を達成することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、データ記憶素子と、可変抵抗の抵抗値によりデータを記憶する第１モードと、電極に蓄えられた電荷量によりデータを記憶する第２モードと、を選択する制御部と、を具備することを特徴とする半導体装置である。本発明によれば、データ記憶素子を第１モードと第２モードとで使い分けることにより、複数の記憶モードを１つのデータ記憶素子で実現することができるため、半導体装置の小型化及び低コスト化を実現することができる。
【０００８】
上記構成において、前記第１モードは、前記可変抵抗を高抵抗状態及び低抵抗状態のいずれかに変化させることによりデータを記憶し、前記第２モードは、前記電極を充電状態または放電状態のいずれかに変化させることによりデータを記憶する構成とすることができる。
【０００９】
上記構成において、前記制御部は、前記第１モードのデータ書き込み時に前記データ記憶素子に電圧を印加する時間が、前記第２モードのデータ書き込み時に前記データ記憶素子に電圧を印加する時間より長くなるように制御を行う構成とすることができる。
【００１０】
上記構成において、前記制御部は、前記第２モードを選択した場合に前記可変抵抗を前記高抵抗状態に維持する制御を行う構成とすることができる。この構成によれば、第２モードにおける電極の絶縁性を高くすることができるため、第２モードのデータ保持時間を長くすることができる。
【００１１】
上記構成において、前記制御部は、前記第２モードのデータ書き込み時に前記電極に印加する電圧が、前記可変抵抗を前記高抵抗状態から前記低抵抗状態に変化させるための閾値電圧より低くなるよう制御を行う構成とすることができる。この構成によれば、第２モードにおいて、可変抵抗を高抵抗状態に維持することができる。
【００１２】
上記構成において、前記制御部は、前記第１モードのデータ書き込み時において、前記可変抵抗を前記低抵抗状態にする場合は、前記データ記憶素子に前記閾値電圧より高い電圧を印加し、前記可変抵抗を前記高抵抗状態にする場合は、前記データ記憶素子に前記閾値電圧より低い電圧を、前記可変抵抗を前記低抵抗状態にする場合より長い時間印加する制御を行う構成とすることができる。この構成によれば、可変抵抗の状態をより確実に変化させることができる。
【００１３】
上記構成において、ソースまたはドレインのいずれかが前記データ記憶素子と接続された選択トランジスタを具備し、前記制御部は、前記選択トランジスタのゲート電圧を制御することにより前記データ記憶素子に流れる電流を制御し、前記第１モードのデータ書き込み時に前記可変抵抗を前記低抵抗状態にする場合のゲート電圧が、前記第１モードのデータ書き込み時及び前記第２モード時に前記可変抵抗を前記高抵抗状態にする場合のゲート電圧より小さくなるように制御を行う構成とすることができる。この構成によれば、選択トランジスタにより、データ記憶素子へ印加される電圧を制御することが容易となる。
【００１４】
上記構成において、前記制御部は、前記第２モードを選択した場合に前記データ記憶素子のリフレッシュを行う構成とすることができる。この構成によれば、第２モードにおけるデータ保持時間を長くすることができる。
【００１５】
上記構成において、前記データ記憶素子である第１データ記憶素子及び第２データ記憶素子と、前記第１データ記憶素子が接続された第１ビットラインと、前記第２データ記憶素子が接続された第２ビットラインとからなるビットライン対を具備し、前記制御部は、前記第１モードのデータ書き込み時において、前記第１データ記憶素子に書き込みを行う場合は前記第１ビットラインをハイレベルに設定すると共に前記第２ビットラインをハイレベルより低い電圧レベルに設定し、前記第２データ記憶素子に書き込みを行う場合は前記第２ビットラインをハイレベルに設定すると共に前記第１ビットラインをハイレベルより低い電圧レベルに設定し、前記第２モードのデータ書き込み時において、前記第１データ記憶素子及び前記第２データ記憶素子に論理ハイを書き込む場合は前記第１ビットラインをハイレベルに設定すると共に前記第２ビットラインをローレベルに設定し、前記第１データ記憶素子及び前記第２データ記憶素子に論理ローを書き込む場合は前記第１ビットラインをローレベルに設定すると共に前記第２ビットラインをハイレベルに設定する制御を行う構成とすることができる。この構成によれば、第１モード及び第２モードにおいて共通の回路構成を用いることができるため、半導体装置を小型化し、製造コストを削減することができる。
【００１６】
上記構成において、前記制御部は、前記第１モードのデータ書き込み時において、前記第１ビットライン及び前記第２ビットラインのうちハイレベルに設定されたビットラインに対し、前記可変抵抗を高抵抗状態及び低抵抗状態のいずれかに変化させるための電圧を印加し、前記第２モードのデータ書き込み時において、前記第１ビットライン及び前記第２ビットラインのうちハイレベルに設定されたビットラインに対し、前記電極に電荷を充電するための電圧を印加し、ローレベルに設定されたビットラインに対して、前記電極を放電するための電圧を印加する構成とすることができる。
【００１７】
上記構成において、前記データ記憶素子である第１データ記憶素子及び第２データ記憶素子と、前記第１データ記憶素子が接続された第１ビットラインと、前記第２データ記憶素子が接続された第２ビットラインとからなるビットライン対を具備し、前記制御部は、前記第１モードにおいて前記第１データ記憶素子からデータの読み出しを行う場合には、前記第２ビットラインをデータ読み出し時に参照するリファレンス電圧まで昇圧し、前記第１ビットラインを前記リファレンス電圧より高い電圧まで昇圧し、前記第１データ記憶素子と前記第１ビットラインとを導通し、前記導通を行った後の前記第１ビットライン及び前記第２ビットラインの電圧を比較することによりデータの読み出しを行い、前記第２モードにおいて前記第１データ記憶素子からデータの読み出しを行う場合には、前記第１ビットライン及び前記第２ビットラインを前記リファレンス電圧まで昇圧し、前記データ記憶素子と前記第１ビットラインとを導通し、前記導通を行った後の前記第１ビットライン及び前記第２ビットラインの電圧を比較することによりデータの読み出しを行う構成とすることができる。この構成によれば、第１モード及び第２モードにおいて共通の回路構成を用いることができるため、半導体装置を小型化し、製造コストを削減することができる。
【００１８】
上記構成において、前記第１ビットライン及び前記第２ビットラインに接続された検出回路を具備し、前記制御部は、前記第１モード及び前記第２モードのデータ読み出し時には、前記検出回路にて前記第１ビットライン及び前記第２ビットラインの電位差を増幅する制御を行う構成とすることができる。この構成によれば、データ記憶素子からのデータの読み出しをより正確に行うことができる。
【００１９】
上記構成において、前記検出回路は、前記第１モードと前記第２モードとで、共通に使用する構成とすることができる。
【００２０】
上記構成において、前記制御部は、前記第１モード及び前記第２モードのデータ読み出し時には、データの読み出しを行った後に前記第１ビットライン及び前記第２ビットラインをショートさせる制御を行う構成とすることができる。この構成によれば、回路の消費電力を抑制することができる。
【００２１】
上記構成において、前記制御部は、前記第１モード及び前記第２モードに加え、前記可変抵抗を高抵抗状態及び低抵抗状態のいずれかに変化させることによりデータを記憶する第３モードを選択し、前記第３モードにおいて前記可変抵抗が前記高抵抗状態である場合の抵抗値は、前記第１モードにおいて前記可変抵抗が前記高抵抗状態である場合の抵抗値より小さく、前記第３モードにおいて前記可変抵抗が前記低抵抗状態である場合の抵抗値は、前記第１モードにおいて前記可変抵抗が前記低抵抗状態である場合の抵抗値より大きい構成とすることができる。この構成によれば、第１モードと第２モードの他に第３モードを選択することができるため、半導体装置１００の用途を広げることができる。
【００２２】
上記構成において、前記制御部は、前記第３モードのデータ書き込み時に前記データ記憶素子に電圧を印加する時間が、前記第１モードのデータ書き込み時に前記データ記憶素子に電圧を印加する時間より短く、かつ、前記第２モードのデータ書き込み時に前記データ記憶素子に電圧を印加する時間より長くなるように制御を行う構成とすることができる。
【００２３】
上記構成において、前記制御部は、前記第３モードのデータ書き込み時において、前記可変抵抗を前記低抵抗状態にする場合は、前記データ記憶素子に対し、前記可変抵抗を前記高抵抗状態から前記低抵抗状態に変化させるための閾値電圧より高い電圧を印加し、前記可変抵抗を前記高抵抗状態にする場合は、前記データ記憶素子に対し、前記閾値電圧より低い電圧を、前記可変抵抗を前記低抵抗状態にする場合より長い時間印加する制御を行う構成とすることができる。
【００２４】
ソースまたはドレインのいずれかが前記データ記憶素子と接続された選択トランジスタを具備し、前記制御部は、前記選択トランジスタのゲート電圧を制御することにより前記データ記憶素子に流れる電流を制御し、前記第３モードのデータ書き込み時に前記可変抵抗を前記低抵抗状態にする場合のゲート電圧が、前記第３モードのデータ書き込み時及び前記第２モード時に前記可変抵抗を前記高抵抗状態にする場合のゲート電圧より小さくなるように制御を行う構成とすることができる。
【００２５】
上記構成において、前記制御部は、前記第３モードを選択した場合に、前記第２モードを選択した場合より長い間隔で前記データ記憶素子のリフレッシュを行う構成とすることができる。この構成によれば、第３モードにおけるデータの保持時間を長くすることができる。
【００２６】
上記構成において、前記データ記憶素子のモードを記憶する選択レジスタを具備し、前記制御部は、前記選択レジスタの値を参照して、前記データ記憶素子のモードを選択する構成とすることができる。この構成によれば、モードの選択を電気的に行うことができる。また、必要に応じてモード変更を容易に行うことができる。
【００２７】
上記構成において、前記制御部に対し、前記データ記憶素子のモードを入力する制御端子を具備し、前記制御部は、前記制御端子からの入力に応じて、前記データ記憶素子のモードを選択する構成とすることができる。この構成によれば、モードを機械的に固定することが容易となる。
【００２８】
本発明は、可変抵抗と電極を含むデータ記憶素子を具備する半導体装置の制御方法であって、前記可変抵抗を高抵抗状態及び低抵抗状態のいずれかに変化させることによりデータを記憶する第１ステップと、前記電極に蓄えられた電荷量によりデータを記憶する第２ステップと、を選択するステップを備えることを特徴とする半導体装置の制御方法である。本発明によれば、データ記憶素子を第１モードと第２モードとで使い分けることにより、複数の記憶モードを１つのデータ記憶素子で実現することができるため、半導体装置の小型化及び低コスト化を実現することができる。
【００２９】
上記構成において、前記第１ステップは、前記データ記憶素子に第１電圧を印加することによりデータを書き込むステップを含み、前記第２ステップは、前記データ記憶素子に第２電圧を印加することによりデータを書き込むステップを含み、前記第１電圧を印加する時間は、前記第２電圧を印加する時間より長い構成とすることができる。
【００３０】
上記構成において、前記データ記憶素子である第１データ記憶素子及び第２データ記憶素子と、前記第１データ記憶素子が接続された第１ビットラインと、前記第２データ記憶素子が接続された第２ビットラインからなるビットライン対をさらに具備する半導体装置の制御方法であって、前記第１ステップにおいて前記データ記憶素子にデータを書き込むステップは、前記第１データ記憶素子に書き込みを行う場合に前記第１ビットラインをハイレベルに設定すると共に前記第２ビットラインをハイレベルより低い電圧レベルに設定するステップと、前記第２データ記憶素子に書き込みを行う場合は前記第２ビットラインをハイレベルに設定すると共に前記第１ビットラインをハイレベルより低い電圧レベルに設定するステップとを有し、前記第２ステップにおいて前記データ記憶素子にデータを書き込むステップは、前記第１データ記憶素子及び前記第２データ記憶素子に論理ハイを書き込む場合に前記第１ビットラインをハイレベルに設定すると共に前記第２ビットラインをローレベルに設定するステップと、前記第１データ記憶素子及び前記第２データ記憶素子に論理ローを書き込む場合に前記第１ビットラインをローレベルに設定すると共に前記第２ビットラインをハイレベルに設定するステップと、を有する構成とすることができる。
【００３１】
上記構成において、前記データ記憶素子である第１データ記憶素子及び第２データ記憶素子と、前記第１データ記憶素子が接続された第１ビットラインと、前記第２データ記憶素子が接続された第２ビットラインからなるビットライン対をさらに具備する半導体装置の制御方法であって、前記第１ステップは、前記第２ビットラインをデータ読み出し時に参照するリファレンス電圧まで昇圧するステップと、前記第１ビットラインを前記リファレンス電圧より高い電圧まで昇圧するステップと、前記データ記憶素子と前記第１ビットラインとを導通するステップと、前記導通を行った後に、前記第１ビットライン及び前記第２ビットラインの電圧を比較することによりデータを読み出すステップと、を有し、前記第２ステップは、前記第１ビットライン及び前記第２ビットラインを前記リファレンス電圧まで昇圧するステップと、前記データ記憶素子と前記第１ビットラインとを導通するステップと、前記導通を行った後に、前記第１ビットライン及び前記第２ビットラインの電圧を比較することによりデータを読み出すステップと、を有する構成とすることができる。
【００３２】
上記構成において、前記第１ステップ、前記第２ステップ、及び前記可変抵抗を高抵抗状態及び低抵抗状態のいずれかに変化させることによりデータを記憶する第３ステップ、のいずれかを選択するステップを備え、前記第３ステップにおいて前記可変抵抗が前記高抵抗状態である場合の抵抗値は、前記第１ステップにおいて前記可変抵抗が前記高抵抗状態である場合の抵抗値より小さく、前記第３ステップにおいて前記可変抵抗が前記低抵抗状態である場合の抵抗値は、前記第１ステップにおいて前記可変抵抗が前記低抵抗状態である場合の抵抗値より大きい構成とすることができる。
【００３３】
上記構成において、前記第３ステップは、前記データ記憶素子に第３電圧を印加することによりデータを書き込むステップを含み、前記第３電圧を印加する時間は、前記第１電圧を印加する時間より短く、前記第２電圧を印加する時間より長い構成とすることができる。
【発明の効果】
【００３４】
本発明によれば、データ記憶素子を、可変抵抗の抵抗値によりデータを記憶する第１モードと、電極に蓄えられた電荷量によりデータを記憶する第２モードとで使い分けることにより、複数の記憶モードを１つのデータ記憶素子で実現することができるため、半導体装置の小型化及び低コスト化を実現することができる。
【発明を実施するための最良の形態】
【００３５】
以下、図面を用い本発明に係る実施例について説明する。
【実施例１】
【００３６】
図１は実施例１に係る半導体装置１００の構成を示したブロック図である。メモリセルアレイ１０は、データ記憶素子（不図示）を含む複数のメモリセルＭＣを有する。メモリセルアレイ１０には、複数のビットラインＢＬ及びワードラインＷＬがそれぞれ平行に設けられている。ビットラインＢＬは、第１ビットラインＢＬｚ及び第２ビットラインＢＬｘからなるビットライン対を構成する。メモリセルＭＣはビットラインＢＬ及びワードラインＷＬの交差領域に設けられ、ワードラインＷＬ及びビットラインＢＬにそれぞれ接続されている。図示されるように、メモリセルＭＣは第１ビットラインＢＬｚに接続された第１メモリセルＭＣｚと、第２ビットラインＢＬｘに接続された第２メモリセルＭＣｘとを含む。第１メモリセルＭＣｚ及び第２メモリセルＭＣｘは、ワードラインＷＬ１本おきに交互に設けられている。
【００３７】
ワードラインＷＬには行選択を行うためのロウデコーダ１２が、ビットラインＢＬには列選択を行うためのカラムデコーダ１４がそれぞれ接続され、列と行との組合せによりアクセス対象となるメモリセルＭＣが選択される。メモリセルＭＣを選択するためのアドレス信号は、外部からアドレスバッファ１６を介してロウデコーダ１２及びカラムデコーダ１４にそれぞれ送られる。
【００３８】
書き込み回路１８は、データ書き込み時にメモリセルＭＣに印加されるデータ書き込み用の高電圧を供給する。リセット回路２０は、データ読み出し時にビットラインＢＬに印加されるリファレンス電圧Ｖｒｅｆを供給する。クランプ回路２１は、データ読み出し時にビットラインＢＬに印加されるクランプ電圧Ｖｃｌｍｐを供給する。センスアンプ２２は、メモリセルＭＣからの信号の読み出し及び増幅を行う。センスアンプドライバ２４は、データ読み出し時にセンスアンプ２２を駆動させる。
【００３９】
入出力回路２６は、メモリセルアレイ１０と外部との間でデータのやり取りを行う。選択レジスタ２８は、半導体装置１００の記憶モードに関する情報を格納する。制御部３０は、選択レジスタ２８に記憶された記憶モードに関する情報に基づき、半導体装置１００の記憶モードを選択する。また、制御部３０は外部からのコマンド信号に応じて、書き込み回路１８、リセット回路２０、クランプ回路２１、及び入出力回路２６に対する制御を行う。さらに、制御部３０はカラムデコーダ１４を制御することにより、第１ビットラインＢＬｚ及び第２ビットラインＢＬｘからなるビットライン対の中から、データの書き込みまたは読み出し時に電圧を印加すべき１本のビットラインを選択する。
【００４０】
図２は図１におけるメモリセルＭＣの構成を示した回路図である。メモリセルＭＣは、データ記憶素子４０、及びデータ記憶素子４０に対するアクセスを制御する選択トランジスタ４１を有する。選択トランジスタ４１のゲートはワードラインＷＬに、ドレインはビットラインＢＬに、ソースはデータ記憶素子４０にそれぞれ接続されている。データ記憶素子４０は、半導体装置１００の記憶モードにより、容量及び可変抵抗のいずれかとして機能する。この点については後段において詳述する。データ記憶素子４０の一端は、不図示のソースライン（接地電位）または任意の電圧レベル（電位）に接続されている。
【００４１】
図３は図２におけるデータ記憶素子の構成を示した断面図である。データ記憶素子４０は、可変抵抗４２及び電極４４を含む。可変抵抗４２は、抵抗値の大小によりデータを記憶するもので、電流が流れることにより抵抗値が大きく（例えば、１０４倍以上）変化する物質からなる。このような物質には、例えばＣｕＯをはじめとする遷移金属酸化物がある。電極４４は、容量として電荷を蓄えることによりデータを記憶するもので、例えば銅などの伝導性の高い物質からなる。電極４４は可変抵抗４２の両端に設けられている。可変抵抗４２の周囲は、絶縁部４６にて覆われている。
【００４２】
表１を参照に、半導体装置１００の記憶モードについて説明する。実施例１に係る半導体装置１００は、３つの記憶モード（ＮＶＭモード、ＲＡＭモード、ＭＩＤモード）を持つ。第１モードである不揮発性のＮＶＭモードは、可変抵抗４２を高抵抗状態及び低抵抗状態のいずれかに変化させることによりデータを記憶するもので、可変抵抗４２が高抵抗状態（例えば、１０８Ω）の時に論理“０”、低抵抗状態（例えば、１０２Ω）の時に論理“１”を記憶する。第２モードである揮発性のＲＡＭモードは、容量である電極４４に蓄えられた電荷量によりデータを記憶するもので、容量に電荷が蓄えられていない場合（放電時）に論理“０”、電荷が蓄えられている場合（充電時）に論理“１”を記憶する。第３モードであるＭＩＤモードは、ＮＶＭモード及びＲＡＭモードの中間に位置する。ＭＩＤモードはＮＶＭモードと同じく可変抵抗４２を高抵抗状態及び低抵抗状態のいずれかに変化させることによりデータを記憶するが、ＭＩＤモードにおいて可変抵抗４２が高抵抗状態である場合の抵抗値はＮＶＭモードにおいて可変抵抗４２が高抵抗状態である場合の抵抗値より小さく（例えば、１０７Ω）、ＭＩＤモードにおいて可変抵抗４２が低抵抗状態である場合の抵抗値はＮＶＭモードにおいて可変抵抗４２が低抵抗状態である場合の抵抗値より大きい（例えば、１０３Ω）。すなわち、可変抵抗４２の高抵抗状態と低抵抗状態の抵抗値の差は、ＭＩＤモードの方がＮＶＭモードよりも小さい。図２を参照に、データ記憶素子４０はＮＶＭモード及びＭＩＤモード時には可変抵抗として機能し（図２（ａ））、ＲＡＭモード時には容量として機能する（図２（ｂ））。
【表１】
0005214208.tif 000002
【００４３】
データ記憶素子４０は、流れる電流の大きさ及び電圧が印加される時間により、異なる３つのデータ記憶方法を備えた記憶素子として働くことができる。換言すれば、３つの記憶モードの切り替えは、データ記憶素子４０に流れる電流及びデータ記憶素子４０に電圧を印加する時間を制御することにより行われる。実施例１では、制御部３０が書き込み回路１８、リセット回路２０、クランプ回路２１、及び入出力回路２６の動作を制御することにより、メモリセルＭＣにおける選択トランジスタ４１のゲート及びドレインに印加される電圧を制御する。以下、これについて説明する。
【００４４】
表２は各記憶モードにおける、データの書き込み及び読み出し動作に対応した、選択トランジスタ４１のゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、及び電圧印加時間の一例を示した表である。電圧印加時間は、例えばデータ記憶素子４０に加える電圧パルスのパルス幅を変化させることにより制御することができる。
【表２】
0005214208.tif 000003
【００４５】
最初に、ＮＶＭモードにおけるデータ書き込み及び読み出しの電圧条件について説明する。図４はデータ記憶素子４０の電圧−電流特性を示したグラフである。実線の矢印で示された（ａ）はデータ記憶素子４０内の可変抵抗４２が、低抵抗状態から高抵抗状態に移行する場合の電圧−電流特性の変化を、破線の矢印で示された（ｂ）は可変抵抗４２が高抵抗状態から低抵抗状態に移行する場合の電圧−電流特性の変化をそれぞれ示す。データ記憶素子４０には、可変抵抗４２を高抵抗状態から低抵抗状態へと変化させるための閾値電圧Ｖｔｈが存在する。論理“０”を書き込む場合には、閾値電圧Ｖｔｈより低い電圧を一定時間印加する。これにより、データ記憶素子４０には所定時間経過後からほとんど電流が流れなくなり、可変抵抗４２は低抵抗状態から高抵抗状態へと移行する（ａ）。このとき、ゲート電圧Ｖｇ＝２．５ｖ、ドレイン電圧Ｖｄ＝１．２Ｖ、電圧印加時間Ｓ＝２５０ｎｓである（表２）。論理“１”を書き込む場合には、閾値電圧Ｖｔｈより高い電圧を印加する。これによりデータ記憶素子４０に電流が流れ、可変抵抗４２は高抵抗状態から低抵抗状態へと移行する（ｂ）。このとき、ゲート電圧Ｖｇ＝１．２ｖ、ドレイン電圧Ｖｄ＝４Ｖ、電圧印加時間Ｓ＝１００ｎｓである（表２）。可変抵抗４２を高抵抗状態にする場合の電圧の印加時間は、可変抵抗４２を低抵抗状態にする場合の電圧の印加時間に比べて長い。また、可変抵抗４２を高抵抗状態にする場合のゲート電圧Ｖｇは、可変抵抗４２を低抵抗状態にする場合のゲート電圧Ｖｇより大きい。
【００４６】
ＮＶＭモードにおけるデータの読み出し時には、データ記憶素子４０に対し閾値電圧Ｖｔｈより小さく、かつ可変抵抗４２を高抵抗状態にする場合の電圧より小さい電圧を加える。これにより、可変抵抗４２が低抵抗状態の場合は電流が流れ、高抵抗状態の場合は電流が流れないので、論理“０”及び“１”を判別することができる。これについては後段で詳述する。このとき、ゲート電圧Ｖｇ＝１．０ｖ、ドレイン電圧Ｖｄ＝Ｖｃｌｍｐである。
【００４７】
次に、ＲＡＭモードにおけるデータ書き込み及び読み出しの電圧条件について説明する。表２を参照に、ＲＡＭモード時は選択トランジスタ４１のゲート電圧は常にＶｇ＝２．５Ｖである。これは、ＮＶＭモードにおいて可変抵抗４２を高抵抗状態にする場合の電圧条件と同一である。すなわち、ＲＡＭモード時には可変抵抗４２は高抵抗状態に維持される。論理“０”を書き込む場合には、データ記憶素子４０に低電圧（例えば、接地電位Ｖｓｓ）を印加することにより、電極４４に蓄えられた電荷を放電させる。このとき、ドレイン電圧Ｖｄ＝０Ｖ、電圧印加時間Ｓ＝１０ｎｓである。論理“１”を書き込む場合には、データ記憶素子４０に高電圧を印加することにより、電極４４に電荷を充電する。このとき、ドレイン電圧Ｖｄ＝１．２Ｖ、電圧印加時間Ｓ＝１０ｎｓである。ＲＡＭモードでは、電極４４への電荷の出し入れが行われるのみで、可変抵抗４２の状態変化は起こらない。このため、ＮＶＭモードにおける電圧印加時間は、ＲＡＭモードにおける電圧印加時間より長くなっている。また、電極４４に印加される電圧の大きさは、データ記憶素子４０の閾値電圧より小さい。
【００４８】
ＲＡＭモードにおけるデータの読み出し時には、データ記憶素子４０に対しデータ読み出し用のリファレンス電圧Ｖｒｅｆを加える。読み出し動作については後段で詳述する。
【００４９】
次に、ＭＩＤモードにおけるデータ書き込み及び読み出しの電圧条件について説明する。表２を参照に、ＭＩＤもモード時の選択トランジスタ４１のゲート電圧Ｖｇ及びドレイン電圧Ｖｄの大きさは、ＮＶＭモード時と同一であり、電圧の印加時間のみが異なる。ＭＩＤモードにおけるデータ書き込み時の電圧印加時間はｓ＝５０ｎｓである。これは、ＲＡＭモードにおけるデータ書き込み時の電圧印加時間より長く、ＮＶＭモードにおけるデータ書き込み時の電圧印加時間より短い。ＭＩＤモードにおけるデータ読み出し時の電圧条件は、ＮＶＭモード時と同じである。
【００５０】
ＮＶＭモードにおけるデータ書き込み時に、データ記憶素子４０に印加する電圧を第１電圧、ＲＡＭモードにおけるデータ書き込み時に、データ記憶素子４０に印加する電圧を第２電圧、ＭＩＤモードにおけるデータ書き込み時に、データ記憶素子４０に印加する電圧を第３電圧とする。このとき、第１電圧を印加する時間が最も長く、続いて第３電圧、第２電圧の順に印加時間が短くなっていく。
【００５１】
表３は各記憶モードにおけるデータ記憶素子４０の特性を示したものである。括弧内の数値は一例であり、本発明に係るデータ記憶素子の特性はこれに限定されるものではない。ＮＶＭモードはデータの保持時間が長い（例えば、１０年）反面アクセス速度が遅く（例えば、３００ナノ秒）、従来の不揮発性の半導体メモリ（ＰＲＡＭ等）に近い性質を示す。ＲＡＭモードはアクセス速度が速い（例えば、５０ナノ秒）反面データ保持時間が短く（例えば、１秒）、従来の揮発性の半導体メモリ（ＤＲＡＭ等）に近い性質を示す。データを長時間保持するためには、一定時間ごとにリフレッシュを行う必要がある。ＭＩＤモードはデータの保持時間（例えば、１日）、アクセス速度（例えば、７０ナノ秒）共にＮＶＭモードとＲＡＭモードの中間の値を持つ。ＲＡＭモードと同様にリフレッシュを行うことで、データの保持時間を長くすることができる。また、ＮＶＭモード及びＭＩＤモードへのデータの書き込みは可変抵抗４２の状態変化を伴い、データ記憶素子４０にダメージを与えるためデータの書き換え回数に制限がある（例えば、ＮＶＭモードは１００００回、ＭＩＤモードは１０００００回）。ＲＡＭモードは電極４４への電荷の出し入れのみが行われ、データ記憶素子４０へのダメージが少ないため、実質的に無限に書き換えを行うことができる。
【表３】
0005214208.tif 000004
【００５２】
次に、半導体装置１００のデータ書き込みに関する具体的な回路構成及び動作について説明する。図５は図１におけるロウデコーダ１２の構成を示した回路図である。斜線のあるトランジスタ５３〜５５はｐＭＯＳトランジスタであり、それぞれのゲート端子への入力Ａｘｘ〜Ｃｘｘに応じて、それぞれのソース端子に印加された電圧Ｖｘ１〜Ｖｘ３を選択する。ｐＭＯＳトランジスタ５３〜５５のドレイン端子は、ワードラインＷＬを介して選択トランジスタ４１のゲート端子に接続されており、電圧Ｖｘ１〜Ｖｘ３の中から選択された電圧が、選択トランジスタ４１のゲート電圧Ｖｇとして印加される。表２を参照に、Ｖｘ１＝２．５Ｖであり、ＮＶＭモード及びＭＩＤモードの論理“０”書き込み時、及びＲＡＭモード時に選択される。Ｖｘ２＝１．２Ｖであり、ＮＶＭモード及びＭＩＤモードの論理“１”書き込み時に選択される。Ｖｘ３＝１．０Ｖであり、ＮＶＭモード及びＭＩＤモードのデータ読み出し時に選択される。ＮＡＮＤゲート５０には、ワードライン選択のためのアドレス信号Ａ＃ｘ／ｚと、選択トランジスタ４１のゲート電圧Ｖｇの立ち上げ及び立ち下げをコントロールするタイミング信号Ｔｉｍｘｐｚが入力される。アドレス信号Ａ＃ｘ／ｚがＨ（ハイ）レベルの時、タイミング信号Ｔｉｍｘｐｚに応じて電圧Ｖｘ１〜Ｖｘ３のいずれかが、インバータ５２を介してワードラインＷＬに印加される。
【００５３】
図６は図１におけるカラムデコーダ１４の構成を示した回路図である。ＮＡＮＤゲート５６には、ビットライン選択のためのアドレス信号Ａ＃ｘ／ｚと、選択トランジスタ４１のドレイン電圧Ｖｄの立ち上げ及び立ち下げをコントロールするタイミング信号Ｔｉｍｙｐｚが入力される。インバータ５８はＮＡＮＤゲート５６の出力を反転させる。アドレス信号Ａ＃ｘ／ｚがＨ（ハイ）レベルの時、タイミング信号Ｔｉｍｙｐｚに応じて、制御信号Ｔｉｍｙｐｚｂが書き込み回路１８へと出力される。ここで、カラムデコーダ１４はアクセス対象となるメモリセルＭＣが接続された１本のビットラインと、それに対応した１本のビットラインとからなるビットライン対を選択する。ビットライン対を構成する２本のビットラインのうち、ドレイン電圧Ｖｄを印加する１本のビットラインは、後述するビットライン選択部６２（図８）において選択される。
【００５４】
図７は図１における書き込み回路１８の構成を示した回路図である。書き込み回路１８は、電圧選択部６０及びビットライン選択部６２を備えている。電圧選択部６０内のｐＭＯＳトランジスタ６６〜６８は、それぞれのソース端子に電圧Ｖｙ１、Ｖｙ２，及びＶｃｌｍｐが印加されている。ｐＭＯＳトランジスタ６６〜６８のドレイン端子は、ビットライン選択部６２及びビットラインＢＬを介して選択トランジスタ４１のドレイン端子に接続されており、電圧Ｖｙ１、Ｖｙ２、及びＶｃｌｍｐの中から選択された電圧が、選択トランジスタ４１のドレイン電圧Ｖｄとして印加される。表２を参照に、Ｖｙ１＝４Ｖであり、ＮＶＭモード及びＭＩＤモードの論理“１”書き込み時に選択される。Ｖｙ２＝１．２Ｖであり、ＮＶＭモード及びＭＩＤモードの論理“０”書き込み時、及びＲＡＭモードの充電時に選択される。Ｖｃｌｍｐ＝０．８Ｖであり、ＮＶＭモード及びＭＩＤモードのデータ読み出し時に選択される。
【００５５】
ＮＡＮＤゲート６４には、信号ＲＡＭｚがインバータ６３により反転されて入力されると共に、データ記憶素子４０に記憶される論理値に対応した信号ＤＡＴＡｚが入力される。ＲＡＭモード時には、信号ＲＡＭｚがＨレベルとなり、ＮＡＮＤゲート６４の出力は常にＨレベルとなる。ＮＡＮＤゲート６４の出力はインバータ６５により反転されてトランジスタ６７のゲート端子に入力される。これにより、トランジスタ６７がＯＮとなり電圧Ｖｙ２が選択される。ＮＶＭモード及びＭＩＤモード時はＲＡＭｚがＬレベルとなり、信号ＤＡＴＡｚに応じて電圧が選択される。すなわち、信号ＤＡＴＡｚがＬレベルの場合（論理“０”書き込み時）はＮＡＮＤゲート６４の出力はＨレベルとなり、ＲＡＭモードの場合と同じくトランジスタ６７がＯＮとなり、電圧Ｖｙ２が選択される。信号ＤＡＴＡｚがＨレベルの場合（論理“１”書き込み時）はＮＡＮＤゲート６４の出力がＬレベルとなり、トランジスタ６６がＯＮとなり、電圧Ｖｙ１が選択される。
【００５６】
実施例１に係る半導体装置１００は、第１ビットラインＢＬｚ及び第１ビットラインＢＬｘからなるビットライン対を備え、それぞれのビットラインにはメモリセルＭＣが交互に配置されている。そのため、ＮＶＭモード時とＲＡＭモード時とで、ドレイン電圧Ｖｄを印加すべきビットラインの選択方法が異なる。以下、これについて説明する。
【００５７】
図８は図７におけるビットライン選択部６２、及び図１におけるメモリセルアレイ１０の一部の構成を示した回路図である。図８（ａ）はＮＶＭモード及びＭＩＤモードに、図８（ｂ）はＲＡＭモードにそれぞれ対応している。ビットライン選択部６２は、インバータ７０〜７２、ＮＡＮＤゲート７３、パスゲート７４及び７５から構成される。インバータ７０及び７１には、電圧選択部６０において選択されたドレイン電圧Ｖｄが印加されている。パスゲート７４には第１ビットラインＢＬｚが、パスゲート７５には第２ビットラインＢＬｘがそれぞれ接続されている。第１ビットラインＢＬｚには第１データ記憶素子を有する第１メモリセルＭＣｚが、第２ビットラインＢＬｘには第２データ記憶素子を有する第２メモリセルＭＣｘがそれぞれ接続されている。
【００５８】
図８（ａ）を参照に、ＮＶＭモードまたはＭＩＤモードの場合、ＮＡＮＤゲート７３に入力される信号ＮＶＭｚがＨレベルとなり、カラムデコーダ１４（図６）から入力されるタイミング信号Ｔｉｍｙｐｚｂに応じて、パスゲート７４及び７５がＯＮまたはＯＦＦに切り替わる。また、インバータ７０に入力される信号Ｙａ０ｚは、第１ビットラインＢＬｚ及び第２ビットラインＢＬｘからなるビットライン対のうち、データ書き込みの対象となるメモリセルが接続されたビットラインを選択するアドレス信号である。
【００５９】
図８（ｂ）を参照に、ＲＡＭモードの場合、ＮＡＮＤゲート７３に入力される信号ＲＡＭｚがＨレベルとなり、カラムデコーダ１４（図６）から入力されるタイミング信号Ｔｉｍｙｐｚｂに応じて、パスゲート７４及び７５がＯＮまたはＯＦＦに切り替わる。また、インバータ７０に入力される信号ＤＡＴＡｚは、メモリセルに対し書き込まれるデータの論理値である。ここで、論理ハイは表１における論理“１”に対応し、論理ローは表１における論理“０”に対応するものとする。
【００６０】
図９は半導体装置１００のデータ書き込み時における制御の流れを示したフローチャートである。まずステップＳ１０において制御部３０が、半導体装置１００の記憶モードを判定する。ＮＶＭモード及びＭＩＤモードの場合はステップＳ１１へ、ＲＡＭモードの場合はステップＳ１５へとそれぞれ進む。
【００６１】
ＮＶＭモードまたはＭＩＤモードの場合、書き込み対象となるデータ記憶素子４０を有するメモリセルＭＣの位置に応じて、書込電圧を印加すべきビットラインを選択する。まず制御部３０が、書き込み対象となるメモリセルＭＣの判定を行う（ステップＳ１１）。第１メモリセルＭＣｚ内の第１データ記憶素子に書き込みを行う場合には、制御部３０が第１ビットラインＢＬｚを選択する。このとき、信号Ｙａ０ｚがＨレベルとなり第１ビットラインＢＬｚがＨ（ハイ）レベルに、第２ビットラインＢＬｘがＨレベルより低い電圧レベル（例えば、電源電圧Ｖｃｃの半分）にそれぞれ設定される（ステップＳ１２）。第２メモリセルＭＣｘ内の第２データ記憶素子に書き込みを行う場合には、制御部３０が第２ビットラインＢＬｘを選択する。このとき、信号Ｙａ０ｚはＬレベルとなり第２ビットラインＢＬｘがＨレベルに、第１ビットラインＢＬｚがＨレベルより低い電圧レベルにそれぞれ設定される（ステップＳ１３）。
【００６２】
次に制御部３０が、書き込み回路１８を制御することにより、ステップＳ１２またはＳ１３においてＨレベルに設定されたビットラインに対し書き込み電圧を印加し、データの書き込みを行う（ステップＳ１４）。ビットラインに対し印加される書き込み電圧は、電圧選択部６０（図７）において選択されたドレイン電圧Ｖｄであり、データ記憶素子４０内の可変抵抗４２を高抵抗状態または低抵抗状態のいずれかに変化させるためのものである。
【００６３】
図９を参照に、ステップＳ１０においてＲＡＭモードと判定された場合は、メモリセルＭＣ内のデータ記憶素子４０に記憶される論理値に応じて、書込電圧を印加すべきビットラインを選択する。まず制御部３０が、メモリセルＭＣに書き込まれるデータの論理値を判定する（ステップＳ１５）。論理“１”（論理ハイ）を書き込む場合には、制御部３０が第１ビットラインを選択する。このとき、信号ＤＡＴＡｚがＨレベルとなり第１ビットラインＢＬｚがＨレベルに、第２ビットラインＢＬｘがＬレベルにそれぞれ設定される（ステップＳ１６）。論理“０” （論理ロー）を書き込む場合には、制御部３０が第２ビットラインを選択する（ステップＳ１７）。このとき、信号ＤＡＴＡｚがＬレベルとなり第１ビットラインＢＬｚがＬレベルに、第２ビットラインＢＬｘがＨレベルにそれぞれ設定される（ステップＳ１７）。
【００６４】
次に制御部３０が、書き込み回路１８を制御することにより、ステップＳ１６またはＳ１７においてＨレベルに設定されたビットラインに対し、データ記憶素子４０内の電極４４に電荷を充電するための電圧を印加し、データの書き込みを行う（ステップＳ１８）。Ｈレベルに設定されたビットラインに対し印加される書き込み電圧は、電圧選択部６０（図７）において選択されたドレイン電圧Ｖｄである。また、制御部３０は同時に、Ｌレベルに設定されたビットラインに対し、データ記憶素子内の電極４４から電荷を放電させるための電圧（例えばＶｓｓ）を印加する。以上により、データ記憶素子４０へのデータの書き込みが完了する。
【００６５】
ＲＡＭモードにおいては書き込み対象となるメモリセルＭＣがどちらのビットラインに接続されているかに関係なく、メモリセルＭＣに記憶される論理値に応じてドレイン電圧Ｖｄを印加すべきビットラインを選択する。このため、メモリセルＭＣに記憶される論理値（以下、外部の論理）と、メモリセルＭＣ内のデータ記憶素子４０の状態を示す論理値（表１参照、以下、内部の論理）は必ずしも一致しない。以下、これについて説明する。
【００６６】
例えば、第１メモリセルＭＣｚに論理“１”を記憶する場合（外部の論理＝１）、信号ＤＡＴＡｚはＨレベルとなり、第１ビットラインＢＬｚがＨレベルに設定されるため、第１メモリセルＭＣｚは充電される（内部の論理＝１）。第１メモリセルＭＣｚに論理“０”を記憶する場合（外部の論理＝０）、信号ＤＡＴＡｚはＬレベルとなり、第１ビットラインＢＬｚがＬレベルに設定されるため、第１メモリセルＭＣｚは放電する（内部の論理＝０）。このように、第１メモリセルＭＣｚにおいては、外部の論理と内部の論理とが等しくなる。
【００６７】
一方、第２メモリセルＭＣｘに論理“１”を記憶する場合（外部の論理＝１）、ＤＡＴＡｚはＨレベルとなり、第１ビットラインＢＬｚがＨレベルに設定される。このとき、第２ビットラインＢＬｘはＬレベルに設定されるため、第２ビットラインＢＬｘに接続された第２メモリセルＭＣｘは放電する（内部の論理＝０）。第２メモリセルＭＣｘに論理“０”を記憶する場合（外部の論理＝０）、ＤＡＴＡｚはＬレベルとなり、第１ビットラインＢＬｚがＬレベルに設定される。このとき、第２ビットラインＢＬｘはＨレベルに設定されるため、第２ビットラインＢＬｘに接続された第２メモリセルＭＣｘは充電される（内部の論理＝１）。このように、第２メモリセルＭＣｘにおいては、外部の論理と内部の論理とが逆になる。しかし、後述するように第２メモリセルＭＣｘからのデータ読み出しの際には、論理値を逆転させて読み出しを行うため、それぞれのメモリセルからデータを正しく読み出すことが可能である。
【００６８】
ＮＶＭモードとＭＩＤモードは共に可変抵抗４２の抵抗値によりデータを記憶するため、データの書き込みに際しては共通の回路（図６〜図８）を用いることができる。制御部３０は、選択トランジスタ４１のゲート電圧Ｖｇ、及びドレイン電圧Ｖｄをコントロールするタイミング信号Ｔｉｍｘｐｚ及びＴｉｍｙｐｚを制御することにより、メモリセルに対する電圧印加時間を制御し、ＮＶＭモード、ＲＡＭモード、及びＭＩＤモードの切り替えを行うことができる。
【００６９】
次に、半導体装置１００のデータ読み出しに関する具体的な回路構成及び動作について説明する。図１０は図１におけるメモリセルアレイ１０、リセット回路２０、及び検出回路であるセンスアンプ２２の構成を示した回路図である。第１ビットラインＢＬｚには第１メモリセルＭＣｚが接続されており、第１メモリセルＭＣｚに記憶されたデータが読み出される。第２ビットラインＢＬｘには第２メモリセルＭＣｘが接続されており、第２メモリセルＭＣｘに記憶されたデータが読み出される。
【００７０】
リセット回路２０は第１ビットラインＢＬｚ及び第２ビットラインＢＬｘの間に設けられている。リセット回路２０内のトランジスタ８４は、リセット信号ＢＲＳｚに応じて第１ビットラインＢＬｚ及び第２ビットラインＢＬｘをショートさせる。トランジスタ８６及び８８は、リセット信号ＢＲＳｚに応じて第１ビットラインＢＬｚ及び第２ビットラインＢＬｘに対しリファレンス電圧Ｖｒｅｆを供給する。
【００７１】
センスアンプ２２は第１ビットラインＢＬｚ及び第２ビットラインＢＬｘの間に設けられており、インバータ８０及び８２からなるインバータ・ペアを含む。インバータ８０及び８２には、センスアンプドライバ２４より電源電圧Ｖｃｃ及び接地電圧Ｖｓｓが供給されている。センスアンプ２２は、ラッチ信号ＬＥｚ（不図示）に応じて両ビットライン間の電位差を増幅する。リファレンス電圧Ｖｒｅｆは、電源電圧Ｖｃｃの半分の大きさであることが好ましい。実施例１では、Ｖｃｃ＝１．２Ｖ、Ｖｒｅｆ＝０．６Ｖである。
【００７２】
図１１は図１におけるクランプ回路２１の構成を示した回路図である。クランプ回路２１は、ＮＡＮＤゲート９０及び９１、インバータ９２及び９３、ｐＭＯＳトランジスタ９４及び９５からなる。ｐＭＯＳトランジスタ９４及び９５のソース端子は、図７における電圧選択部６０の出力Ｖｄと接続されている。データ読み出し時には、電圧選択部６０内のｐＭＯＳトランジスタ６８がＯＮとなり、データ読み出しのためのクランプ電圧Ｖｃｌｍｐが出力Ｖｄとして選択される。クランプ電圧Ｖｃｌｍｐは、リファレンス電圧Ｖｒｅｆより高く、実施例１においてはＶｃｌｍｐ＝０．８Ｖである。
【００７３】
ＮＡＮＤゲート９０及び９１に入力されるクランプ信号ｃｌｍｐｚは、クランプ回路２１を作動させるための信号であり、ＮＶＭモードまたはＭＩＤモードのデータ読み出し時にＨレベルに設定される。インバータ９２に入力されるアドレス信号Ｙａ０ｚは、図１０における第１ビットラインＢＬｚ及び第２ビットラインＢＬｘからなるビットライン対の中から、クランプ電圧Ｖｃｌｍｐを印加すべきビットラインを選択する信号である。クランプ信号ｃｌｍｐｚがＨレベルの場合、アドレス信号Ｙａ０ｚに応じて、クランプ電圧Ｖｃｌｍｐが印加されるビットラインが選択される。すなわち、第１メモリセルＭＣｚからデータの読み出しを行う場合は、信号Ｙａ０ｚがＨレベルとなりｐＭＯＳトランジスタ９４がＯＮとなるため、第１ビットラインＢＬｚに対しクランプ電圧Ｖｃｌｍｐが印加される。第２メモリセルＭＣｘからデータの読み出しを行う場合には、信号Ｙａ０ｚはＬレベルとなりｐＭＯＳトランジスタ９５がＯＮとなるため、第２ビットラインＢＬｘに対しクランプ電圧Ｖｃｌｍｐが印加される。
【００７４】
図１２は図１におけるセンスアンプドライバ２４の構成を示した回路図である。ｐＭＯＳトランジスタ９７のソース端子には、電源電圧Ｖｃｃが印加されており、ｎＭＯＳトランジスタ９８のソース端子には、接地電圧Ｖｓｓが印加されている。ｐＭＯＳトランジスタ９７のドレイン端子ＰＳＡはセンスアンプ２２のＰチャネル側に、ｎＭＯＳトランジスタ９８のドレイン端子ＮＳＡはセンスアンプ２２のＮチャネル側にそれぞれ接続されている。インバータ９６は、ラッチ信号ＬＥｚをｐＭＯＳトランジスタ９７のゲート端子に反転して入力する。ラッチ信号ＬＥｚがＨレベルに設定されると、ｐＭＯＳトランジスタ９７及びｎＭＯＳトランジスタ９８はそれぞれＯＮになり、端子ＰＳＡには電源電圧Ｖｃｃが、端子ＮＳＡには接地電圧Ｖｓｓがそれぞれ供給される。
【００７５】
図１３は半導体装置１００のデータ読み出し時における制御の流れを示したフローチャートである。まず、データ読み出しを行う前に制御部３０が、第１ビットラインＢＬｚ及び第２ビットラインＢＬｘにリファレンス電圧Ｖｒｅｆを印加する（ステップＳ３０）。図１０を参照に、このときリセット回路２０にリセット信号ＢＲＳｚが供給され、トランジスタ８４がＯＮとなることで第１ビットラインＢＬｚ及び第２ビットラインＢＬｘがショートされる。後述するように、データの読み出し後はビットライン対のうち１つが電源電圧Ｖｃｃに、残りの１つが接地電圧Ｖｓｓとなるため、両者をショートさせることでビットラインの電圧をリファレンス電圧Ｖｒｅｆ（＝Ｖｃｃ／２）付近に制御することができる。これにより、回路の消費電力を抑制することができる。また、同時にリセット信号ＢＲＳｚによりトランジスタ８６及び８８がＯＮとなることで、ビットラインにリファレンス電圧Ｖｒｅｆが供給される。これにより、第１ビットラインＢＬｚ及び第２ビットラインＢＬｘがリファレンス電圧Ｖｒｅｆに正確に設定される。
【００７６】
次にステップＳ３２において、制御部３０が記憶モードの判定を行う。ＮＶＭモード及びＭＩＤモードの場合はステップＳ３４へ、ＲＡＭモードの場合はステップＳ５０へと進む。
【００７７】
ＮＶＭモードまたはＭＩＤモードの場合、制御部３０がデータの読み出し対象となるメモリセルの判定を行う（ステップＳ３４）。ここで制御部３０は、第１メモリセルＭＣｚから読み出しを行う場合には第１ビットラインＢＬｚを選択し（ステップＳ３６）、第２メモリセルＭＣｘから読み出しを行う場合には第２ビットラインＢＬｘを選択し（ステップＳ３８）、選択されたビットラインに対しクランプ電圧Ｖｃｌｍｐを印加する（ステップＳ４０）。クランプ電圧Ｖｃｌｍｐは、図１１に示したクランプ回路２１により供給される。これにより、データ読み出し対象のメモリセルが接続されたビットラインの電圧は、リファレンス電圧Ｖｒｅｆより高いＶｃｌｍｐまで上昇し、データ読み出し対象のメモリセルが接続されていないビットラインの電圧はＶｒｅｆに維持される。
【００７８】
次に制御部３０が、データの読み出し対象となるメモリセルの選択トランジスタ４１をＯＮにすることで、メモリセル内のデータ記憶素子４０とビットラインとを導通させる（ステップＳ４２）。データ記憶素子４０内の可変抵抗４２が高抵抗状態の場合は、メモリセルに電流が流れないためビットラインの電圧はＶｃｌｍｐのまま変化せず、データ読み出し対象のメモリセルが接続されたビットラインの電圧は、残りのビットラインの電圧Ｖｒｅｆより高くなる。逆に、データ記憶素子４０内の可変抵抗４２が低抵抗状態の場合は、メモリセルに電流が流れるためビットラインの電圧はＶｃｌｍｐから降下し、データ読み出し対象のメモリセルが接続されたビットラインの電圧は、残りのビットラインの電圧Ｖｒｅｆより低くなる。このように、制御部３０は第１ビットラインＢＬｚ及び第２ビットラインＢＬｘの電圧を比較することでデータの読み出しを行う（ステップＳ４４）。
【００７９】
図１４はＮＶＭモード及びＭＩＤモードにおける、データ読み出し時の動作を示したタイミングチャートである。制御部３０から供給されるリセット信号ＢＲＳｚにより、ビットライン電圧はＶｒｅｆに維持されている。データ読み出し時には、制御部３０がリセット信号ＢＲＳｚをＬレベルに設定し、リセット電圧Ｖｒｅｆの供給を停止する（ａ）。次に制御部３０がクランプ信号ＶｃｌｍｐをＨレベルに設定し（ｂ）、ビットライン電圧をＶｃｌｍｐへと上昇させ（ｃ）、再びクランプ信号ＶｃｌｍｐをＬレベルに設定し、クランプ電圧Ｖｃｌｍｐの供給を停止する（ｄ）。次に制御部３０がワードラインＷＬ（選択トランジスタ４１のゲート電圧Ｖｇ）の電圧を上昇させ（ｅ）、データ記憶素子４０とビットラインとを導通させる。データ記憶素子に論理“０”が記憶されている場合は、可変抵抗４２は高抵抗状態のためビットライン電圧は変化しない（ｆ）。データ記憶素子に論理“１”が記憶されている場合は、可変抵抗４２は低抵抗状態のためビットライン電圧は下降していき、リファレンス電圧Ｖｒｅｆを下回る（ｇ）。次に制御部３０がラッチ信号ＬＥｚをＨレベルに設定すると（ｈ）、ビットライン電圧がＶｒｅｆより高い場合は電源電圧Ｖｃｃまで上昇し（ｉ）、ビットライン電圧がＶｒｅｆより低い場合は接地電圧Ｖｓｓまで下降する（ｊ）。これにより、データ記憶素子４０から読み出された信号が増幅され、外部へと取り出される。
【００８０】
図１３を参照に、ＲＡＭモードの場合は制御部３０がデータの読み出し対象となるメモリセルの選択トランジスタ４１をＯＮにすることで、メモリセル内のデータ記憶素子４０とビットラインとを導通させる（ステップＳ５０）。ＲＡＭモードにおいては、ビットラインに対するクランプ電圧Ｖｃｌｍｐの供給は行われない。データ記憶素子４０内が充電状態の場合は、電極４４に蓄えられた電荷がビットラインに放出されるため、データ読み出し対象のメモリセルが接続されたビットラインの電圧は上昇し、残りのビットラインの電圧Ｖｒｅｆより高くなる。逆に、データ記憶素子４０が放電状態の場合は、電極４４にビットラインから電荷が充電されるため、データ読み出し対象のメモリセルが接続されたビットラインの電圧は下降し、残りのビットラインの電圧Ｖｒｅｆより低くなる。制御部３０は、第１ビットラインＢＬｚ及び第２ビットラインＢＬｘの電圧の比較を行い（ステップＳ５２）、第１ビットラインＢＬｚの電圧が高い場合は論理“１”を読み出し（ステップＳ５４）、第２ビットラインＢＬｘの電圧が高い場合は論理“０”を読み出す（ステップＳ５６）。以上の動作により、ＲＡＭモードにおけるデータ読み出し動作が完了する。
【００８１】
制御部３０は、ＲＡＭモードのデータ読み出し時には、第１ビットラインＢＬｚの電圧レベルに基づきデータの読み出しを行う。すなわち、第１ビットラインＢＬｚがＨレベルの場合は論理“１”が、Ｌレベルの場合は論理“０”が読み出される。その結果、データ読み出しの対象となるメモリセルが第１メモリセルＭＣｚの場合、第１メモリセルＭＣｚ内の第１データ記憶素子の状態（内部の論理）と、読み出されるデータの論理値（外部の論理）とは同じになる。一方、データ読み出しの対象となるメモリセルが第２メモリセルＭＣｘの場合、第２メモリセルＭＣｘ内の第２データ記憶素子の状態（内部の論理）と、読み出されるデータの論理値（外部の論理）とは逆になる。例えば、第２データ記憶素子が放電状態の場合（内部の論理＝０）、データ読み出し時に第１ビットラインＢＬｚはＨレベルに、第２ビットラインＢＬｘはＬレベルになるため、論理“１”が読み出される（外部の論理＝１）。第２データ記憶素子が充電状態の場合（内部の論理＝１）、データ読み出し時に第１ビットラインＢＬｚはＬレベルに、第２ビットラインＢＬｘはＨレベルになるため、論理“０”が読み出される（外部の論理＝０）。前述のように、ＲＡＭモードにおいては第２データ記憶素子の状態を示す内部の論理と、第２メモリセルＭＣｘに記憶されるデータを示す外部の論理とが逆であった。そのため、第２メモリセルＭＣｘからのデータ読み出し時には、内部の論理と外部の論理を逆転させることで、正しくデータを読み出すことができる。
【００８２】
図１５はＲＡＭモードにおける、データ読み出し時の動作を示したタイミングチャートである。最初に、制御部３０から供給されるリセット信号ＢＲＳｚにより、ビットライン電圧はＶｒｅｆに維持されている。データ読み出し時には、制御部３０がリセット信号ＢＲＳｚをＬレベルに設定し、リセット電圧Ｖｒｅｆの供給を停止する（ａ）。次に制御部３０がワードラインＷＬ（選択トランジスタ４１のゲート電圧Ｖｇ）の電圧を上昇させ（ｂ）、データ記憶素子４０とビットラインとを導通させる。データ記憶素子に論理“０”が記憶されている場合は、電極４４は放電状態のためビットライン電圧は下降していく（ｃ）。データ記憶素子に論理“１”が記憶されている場合は、電極４４は充電状態のためビットライン電圧は上昇していく（ｄ）。次に制御部３０がラッチ信号ＬＥｚをＨレベルに設定すると（ｅ）、ビットライン電圧がＶｒｅｆより高い場合は電源電圧Ｖｃｃまで上昇し（ｆ）、ビットライン電圧がＶｒｅｆより低い場合は接地電圧Ｖｓｓまで下降する（ｇ）。これにより、データ記憶素子４０から読み出された信号が増幅され、外部へと取り出される。
【００８３】
ＲＡＭモード及びＭＩＤモードにおいては、一定時間ごとにデータ記憶素子４０のリフレッシュを行うことで、データの保持時間を伸ばすことができる。以下、これについて説明する。
【００８４】
図１６は実施例１に係る半導体装置１００の、リフレッシュ動作を示したフローチャートである。まず、ステップＳ６０において制御部３０が、前回データの書き込みまたはリフレッシュが行われてから所定時間経過したか否かを判定する。ここで、所定時間は任意に設定することが可能であるが、データ記憶素子４０のデータ保持時間より短い時間でなくてはならない。例えば表３を参照に、ＲＡＭモードの場合は１秒、ＭＩＤモードの場合は１日より短い時間に設定する。所定時間が経過している場合は、制御部３０がデータ記憶素子４０に記憶されたデータを読み出し（ステップＳ６２）、読み出されたデータと同一のデータを同一のデータ記憶素子４０に対して再び書き込む（ステップＳ６４）。これにより、データ記憶素子４０のリフレッシュが完了する。
【００８５】
リフレッシュを行う間隔は、モードごとに変更することが可能である。図１７は実施例１に係る半導体装置１００のリフレッシュ動作の制御の一例を示したフローチャートである。まずステップＳ７０において制御部３０が、記憶モードの判定を行う。ＲＡＭモードの場合は例えば１秒ごとにリフレッシュを行い（ステップＳ７２）、ＭＩＤモードの場合は例えば１日ごとにリフレッシュを行う（ステップＳ７４）。ＭＩＤモードのデータ保持時間はＲＡＭモードのデータ保持時間より長いため、制御部３０はＭＩＤモードの場合はＲＡＭモードの場合より長い間隔でデータのリフレッシュを行う。また、ＮＶＭモードはデータの保持時間が長いため、例えば図１７のようにリフレッシュを行わずに使用することが可能である。
【００８６】
実施例１の半導体装置１００は、３種類の記憶モードから一の記憶モードを選択する制御部３０を備えている。表３を参照に、不揮発性であるＮＶＭモードはデータ保持時間が長く、半導体装置１００の電源ＯＦＦ時にデータを長期間保存する用途に適している。揮発性のＲＡＭモードはアクセス時間が短く、半導体装置１００の電源ＯＮ時に高速にデータ処理を行う用途に適している。ＮＶＭモードとＲＡＭモードの中間に位置するＭＩＤモードは、ＮＶＭモードに比べアクセス時間が短い。また、通常のデータ保持時間は一日程度であるが、リフレッシュを行うことによりデータ保持時間を延長することが可能である。このため、例えば一日に一回程度データのリフレッシュを行うシステムであれば、実質的に不揮発性メモリとして使用することが可能であり、ＮＶＭモードよりアクセス時間が短い分メモリとして優れている。ＭＩＤモードの他の用途としては、一定時間経過後にデータが自動的に消失することを利用して、様々な応用が考えられる。
【００８７】
３種類の記憶モードは全て、データの格納先としてデータ記憶素子４０を用いている。データ記憶素子４０は、可変抵抗４２の抵抗値及び電極４４の電荷量によりデータを記憶することができ、制御部３０により印加される電圧条件を変更することで複数の記憶モードに対応することが可能である。これにより、半導体装置を小型化・高密度化することができる。また、製造コストの低減を図ることができる。
【００８８】
また図９に示すように、制御部３０はＮＶＭモードのデータ書き込み時には書き込み対象となるメモリセルに応じて高電圧を印加するビットラインを選択し、ＲＡＭモードのデータ書き込み時には記憶されるデータの論理値に応じて高電圧を印加するビットラインを選択する。ビットラインの選択は図８に示すように、インバータに入力される信号を、アドレス信号Ｙａ０ｚまたは論理値Ｄａｔａｚに切り替えることにより行う。これにより、データの記憶方法が異なるＮＶＭモード及びＲＡＭモードにおいて、共通の回路構成を用いることができる。これにより、半導体装置を小型化し、製造コストを削減することができる。
【００８９】
また、図１０及び図１２に示すように、データの読み出し時においても、ＮＶＭモードとＲＡＭモードにおいて共通の回路構成（リセット回路２０、センスアンプ２２、センスアンプドライバ２４）を用いている。これにより、半導体装置を小型化し、製造コストを削減することができる。
【００９０】
実施例１では、３種類の記憶モードを備えた半導体装置１００を例に説明したが、３種類の記憶モードのうち２つ以上の記憶モードを備えたものであれば他の構成であってもよい。例えば、ＮＶＭモードとＲＡＭモードのみを備えた半導体装置とすることも可能である。
【００９１】
また実施例１では、記憶モードに関する情報を格納する選択レジスタ２８を備えた例について説明したが（図１）、記憶モードの選択は他の方法で行ってもよい。図１８は実施例１に係る他の半導体装置の構成の一部を示した図である。制御端子７９が、制御部３０と接続されている。制御端子７９は、電源電圧Ｖｃｃまたは接地電圧Ｖｓｓのいずれかに接続されることにより、制御部３０にデータ記憶素子４０の記憶モードを入力する。制御部３０は、制御端子７９からの入力に応じて、データ記憶素子４０のモードを選択する。例えば、制御端子７９が電源電圧Ｖｃｃと接続されている場合はＮＶＭモード、制御端子７９がＶｓｓと接続されている場合はＲＡＭモード、制御端子がフローティングとなっている場合はＭＩＤモードを選択するよう設定する。制御端子７９と電源端子とは、例えばワイヤボンディングや金属配線により接続する。この方法によれば、データ記憶素子４０のモードを機械的に固定することができる。
【００９２】
また実施例１では、全てのデータ記憶素子４０をＮＶＭモード、ＲＡＭモード、そしてＭＩＤモードに切り替える例について説明したが、データ記憶素子４０の例えば半分のメモリ容量範囲をＮＶＭモードとし、残り半分のメモリ容量範囲をＲＡＭモードとしてもよい。さらに、ＮＶＭモード、ＲＡＭモード、そしてＭＩＤモードの３種類の記憶モードを備えた半導体装置とすることも可能である。
【００９３】
また実施例１では、データ記憶素子４０に印加される電圧を制御するために選択トランジスタ４１を用いたが、データ記憶素子４０に印加される電圧を制御できるものであれば他の回路素子を用いてもよい。例えば、選択トランジスタ４１の代わりに、ダイオードを用いてもよい。これにより、半導体装置１００をさらに小型化することができる。
【００９４】
また実施例１では、データ記憶素子に含まれる可変抵抗４２の例として、ＣｕＯ等の遷移金属酸化物を例に説明したが、他にも結晶状態と非結晶状態の間の層変化により抵抗値が変化する、例えばカルコゲナイド等の層変化物質を用いて構成することができる。
【００９５】
また実施例１では、ＮＶＭモード及びＭＩＤモードにおいては可変抵抗４２の状態を低抵抗状態または高抵抗状態とし、ＲＡＭモードにおいては電極４４の状態を充電状態または放電状態とした例について説明したが、可変抵抗４２及び電極４４はそれ以外の状態をとってもよい。例えば、ＮＶＭモードまたはＭＩＤモードにおいて、可変抵抗４２が低抵抗状態と高抵抗状態の中間の抵抗値となる状態をさらに備えてもよい。これにより、１つのデータ記憶素子に２値より多いデータを記憶することができる。
【００９６】
また実施例１では、ＮＶＭモードまたはＭＩＤモードにおけるデータ読み出し時に、制御部３０がクランプ信号ｃｌｍｐｚを立ち上げてビットラインにクランプ電圧Ｖｃｌｍｐを供給した後（図１４（ｃ））、制御部３０がクランプ信号Ｖｃｌｍｐを立ち下げて、ビットラインに対するクランプ電圧Ｖｃｌｍｐの供給を停止している（図１４（ｄ））。これに対し、ビットライン（可変抵抗４２）にクランプ抵抗（不図示）を直列に接続し、データ読み出し動作時にはビットラインにクランプ電圧Ｖｃｌｍｐを供給し続ける構成とすることができる。クランプ抵抗の抵抗値は、可変抵抗４２が低抵抗状態である場合の抵抗値と、高抵抗状態である場合の抵抗値の中間の抵抗値（例えば、１０５Ω）であることが好ましい。これにより、可変抵抗４２が高抵抗状態の場合は、ビットラインはクランプ電圧Ｖｃｌｍｐに維持され、可変抵抗４２が低抵抗状態の場合は、ビットラインの電圧はクランプ電圧Ｖｃｌｍｐより低くなるため、実施例１と同様にデータの読み出しを行うことができる。
【００９７】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００９８】
【図１】図１は実施例１に係る半導体装置の構成を示したブロック図である。
【図２】図２は図１におけるメモリセルの構成を示した図である
【図３】図３は図２におけるデータ記憶素子の構成を示した図である。
【図４】図４は図３におけるデータ記憶素子の電圧−電流特性を示したグラフである。
【図５】図５は図１におけるロウデコーダの構成を示した図である。
【図６】図６は図１におけるカラムデコーダの構成を示した図である。
【図７】図７は図１における書き込み回路の構成を示した図である。
【図８】図８は図７におけるビットライン選択部、及び図１におけるメモリセルアレイの一部の構成を示した図である。
【図９】図９は実施例１に係る半導体装置のデータ書き込み時の動作を示したフローチャートである。
【図１０】図１０は図１におけるリセット回路及びセンスアンプの構成を示した図である。
【図１１】図１１は図１におけるクランプ回路の構成を示した図である。
【図１２】図１２は図１におけるセンスアンプドライバの構成を示した図である。
【図１３】図１３は実施例１に係る半導体装置のデータ読み出し時の動作を示したフローチャートである。
【図１４】図１４はＮＶＭモードにおけるデータ読み出し時のタイミングチャートである。
【図１５】図１５はＲＡＭモードにおけるデータ読み出し時のタイミングチャートである。
【図１６】図１６は実施例１に係る半導体装置のリフレッシュ動作を示したフローチャート（その１）である。
【図１７】図１６は実施例１に係る半導体装置のリフレッシュ動作を示したフローチャート（その２）である。
【図１８】図１６は実施例１に係る他の半導体装置の構成を示した図である。
【符号の説明】
【００９９】
１０    メモリセルアレイ
１２    ロウデコーダ
１４    カラムデコーダ
１６    アドレスバッファ
１８    書き込み回路
２０    リセット回路
２１    クランプ回路
２２    センスアンプ
２４    センスアンプドライバ
２６    入出力回路
２８    選択レジスタ
４０    データ記憶素子
４１    選択トランジスタ
４２    可変抵抗
４４    電極
４６    絶縁部
６０    電圧選択部
６２    ビットライン選択部
７９    制御端子
【図１】
0005214208.tif 000005
【図２】
0005214208.tif 000006
【図３】
0005214208.tif 000007
【図４】
0005214208.tif 000008
【図５】
0005214208.tif 000009
【図６】
0005214208.tif 000010
【図７】
0005214208.tif 000011
【図８】
0005214208.tif 000012
【図９】
0005214208.tif 000013
【図１０】
0005214208.tif 000014
【図１１】
0005214208.tif 000015
【図１２】
0005214208.tif 000016
【図１３】
0005214208.tif 000017
【図１４】
0005214208.tif 000018
【図１５】
0005214208.tif 000019
【図１６】
0005214208.tif 000020
【図１７】
0005214208.tif 000021
【図１８】
0005214208.tif 000022