(57)【特許請求の範囲】
【請求項１】
第１の導電型である半導体基板上に形成され、
上記半導体基板上に形成される第２の導電型のウェル領域と、
上記ウェル領域上に形成される第１の導電型のアノード領域と、
上記半導体基板上に形成される第２の導電型のカソード拡散領域とを備える横方向シリコン制御整流素子において、
上記ウェル領域に接触して形成される第２の導電型のウェル接触領域と、
上記ウェル接触領域上に形成される第１の導電型の高インピーダンス形成領域とを備えており、
上記半導体基板は、第１の導電型の第１の領域と、第１の導電型の基板接触領域とを有し、
上記基板接触領域は、該第１の領域上に形成され、上記カソード拡散領域と上記第１の領域とを接続し、
上記第１の領域のインピーダンスは、上記基板接触領域のインピーダンスよりも高いことを特徴とする横方向シリコン制御整流素子。
【請求項２】
第１の導電型である半導体基板上に形成され、
上記半導体基板上に形成される第２の導電型のウェル領域と、
上記ウェル領域上に形成される第１の導電型のアノード領域と、
上記半導体基板上に形成される第２の導電型のカソード拡散領域とを備える横方向シリコン制御整流素子において、
上記ウェル領域に接触して形成される第２の導電型のウェル接触領域と、
上記ウェル接触領域上に形成される第１の導電型の高インピーダンス形成領域とを備えており、
上記高インピーダンス形成領域のドーピング濃度は、１×１０１６ａｔ／ｃｍ３〜１×１０１９ａｔ／ｃｍ３であることを特徴とする横方向シリコン制御整流素子。
【請求項３】
第１の導電型である半導体基板上に形成され、
上記半導体基板上に形成される第２の導電型のウェル領域と、
上記ウェル領域上に形成される第１の導電型のアノード領域と、
上記半導体基板上に形成される第２の導電型のカソード拡散領域とを備える横方向シリコン制御整流素子において、
上記ウェル領域に接触して形成される第２の導電型のウェル接触領域と、
上記ウェル接触領域上に形成される第１の導電型の高インピーダンス形成領域とを備えており、
上記半導体基板と上記ウェル接触領域との接合部は、上記半導体基板と上記ウェル領域との接合部より浅く、
上記ウェル接触領域のインピーダンスは、上記ウェル領域のインピーダンスより高くすることを特徴とする横方向シリコン制御整流素子。
【請求項４】
第１の導電型である半導体基板上に形成され、
上記半導体基板上に形成される第２の導電型のウェル領域と、
上記ウェル領域上に形成される第１の導電型のアノード領域と、
上記半導体基板上に形成される第２の導電型のカソード拡散領域とを備える横方向シリコン制御整流素子において、
上記ウェル領域に接触して形成される第２の導電型のウェル接触領域と、
上記ウェル接触領域上に形成される第１の導電型の高インピーダンス形成領域とを備えており、
上記高インピーダンス形成領域に、０Ｖ以上１５Ｖ以下の電圧を印加する端子を備えることを特徴とする横方向シリコン制御整流素子。
【請求項５】
上記ウェル接触領域と上記半導体基板との間に第１の導電型の埋め込み拡散領域をさらに備え、
上記埋め込み拡散領域のドーピング濃度は、上記ウェル領域のドーピング濃度よりも高くされることを特徴とする請求項４に記載の横方向シリコン制御整流素子。
【請求項６】
端子を電気的に接地することを特徴とする請求項４に記載の横方向シリコン制御整流素子。
【請求項７】
第１の導電型である半導体基板上に形成され、
上記半導体基板上に形成される第２の導電型のウェル領域と、
上記ウェル領域上に形成される第１の導電型のアノード領域と、
上記半導体基板上に形成される第２の導電型のカソード拡散領域とを備える横方向シリコン制御整流素子において、
上記ウェル領域に接触して形成される第２の導電型のウェル接触領域と、
上記ウェル接触領域上に形成される第１の導電型の高インピーダンス形成領域とを備えており、
上記高インピーダンス形成領域を設ける代わりに上記ウェル接触領域を延長して第２ウェル領域を形成し、上記第２ウェル領域の上部にゲート酸化膜を形成し、ゲート酸化膜の上にゲート電極を備えることを特徴とする横方向シリコン制御整流素子。
【請求項８】
上記ゲート電極は、電気的に接地されていることを特徴とする請求項７に記載の横方向シリコン制御整流素子。
【請求項９】
請求項１〜請求項８の何れか１項に記載の横方向シリコン制御整流素子を備えることを特徴とするＥＳＤ保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の構造に関するものであり、特に保持電圧を高くしたＥＳＤ（Electrostatic Discharge：静電気放電）保護素子に関するものである。ＥＳＤ保護素子は、一般的な集積回路に対して有用である。
【背景技術】
【０００２】
一般に、集積回路は、集積回路内部で実装される周知の技術を利用することにより、静電気放電から保護されている。上記技術は、本来ＩＣの動作を妨害せず、静電気放電現象が発生する場合のみ動作するノーマリーオフ形素子を製作することにある。静電気放電現象の間、ＩＣのピンには高電圧／高電流の静電気放電パルスが落ちる。このため、ＥＳＤ保護素子は、素早くターンオンして静電気放電による電流を逸らし、ＩＣに損傷が加わることを避けなければならない。
【０００３】
ＥＳＤ保護素子の内部において一般的に用いられるものとしては、特許文献１〜特許文献３に記載されている、横方向シリコン制御整流素子（Silicon Controlled Rectifier：ＳＣＲ）がポピュラーである。横方向シリコン制御整流素子は、単位面積あたりの電流容量の点で効率が良いためにポピュラーである。
【０００４】
図８は、従来のＣＭＯＳプロセスの実施例である。図８では、シリコン制御整流素子の等価回路及びその電流−電圧特性が示されている。シリコン制御整流素子のＥＳＤ保護素子は２端子素子であり、アノード−カソード間電圧Ｖａｋがトリガ電圧Ｖｔ１より高くなるとターンオンする。アノード−カソード間電圧Ｖａｋがトリガ電圧Ｖｔ１より高くなる点では、ＰＮＰ接合とＮＰＮ接合とによるループが再生成される。
【０００５】
アプリケーションを実用的なものとするために重要なパラメータは、保持電圧Ｖｈであり、ＩＣの動作電源電圧Ｖｄｄより高くなければならない。これは、動作電源電圧Ｖｄｄの急速な過渡変動が生じた場合に、ＥＳＤ保護素子がターンオンすることを回避するために必要な条件である。また、電源供給ライン上のスパイク状の電圧によりラッチアップが生じることを妨げるためにも、保持電圧Ｖｈは、ＩＣの動作電源電圧Ｖｄｄより高くなければならない。なお、実際には、静電気放電の観点においては、保持電圧Ｖｈが高いか低いかは無関係である。
【０００６】
動作電源電圧Ｖｄｄの過渡変動によるシリコン制御整流素子のトリガを妨げる他の方法は、上記ＩＣにおいて予期される最大電流を超えるトリガ電流Ｉｔ１を制御し増加させることによる。
【０００７】
以下に記載する特許文献では幾つかの技術が記載されている。特許文献５では、図９に示すように、Ｐ＋領域７２、Ｎ領域７０及びＰ＋領域７６により形成されるＰＮＰトランジスタＱ３は、基板抵抗ＲＳＵＢを介して流れる電流を逸らし、トランジスタＱ２のターンオンを遅らせる。この場合の電流−電圧特性は、ラインＡ’、ラインＢ’及びラインＣ’で表される。
【０００８】
特許文献４では、図１０に示されるＥＳＤ保護素子の技術を記載している。図１０の構造は、トリガのためにＭＯＳトランジスタ４６を追加している点で、特許文献５に記載している構造の１つと類似している。
【０００９】
図１１は、特許文献６に記載されているＥＳＤ保護素子である。このＥＳＤ保護素子の回路では、主な静電気放電による電流が流れる素子は、シリコン制御整流素子１１６及びシリコン制御整流素子１１８である。シリコン制御整流素子１１６及びシリコン制御整流素子１１８は、可変抵抗３１０に作用するトリガ回路１０６の動作によりターンオンする。保持電流の増加は、可変抵抗３１０の抵抗値を調節する制御回路３１２により達成される。保持電流は、アノード−カソード間電圧が保持電圧Ｖｈに等しい場合のアノード−カソード間の電流である。
【特許文献１】米国特許第５，０１２，３１７号公報（１９９１年４月３０日公開）
【特許文献２】米国特許第５，２９０，７２４号公報（１９９４年３月１日公開）
【特許文献３】特開昭６２−６０２５３号公報（昭和６２年３月１６日公開）
【特許文献４】米国特許第６，２８１，５２７号（２００１年８月２８日特許）
【特許文献５】米国特許第６，２４６，０７９号（２００１年６月１２日特許）
【特許文献６】米国特許第６，８０３，６３３号（２００４年１０月１２日特許）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記の従来技術において、ＥＳＤ保護素子のシリコン制御整流素子の偶発的なトリガによりトリガ電流Ｉｔ１の増加が妨げられる。特許文献４及び特許文献５に記載された方法の有効性は、最大過渡変動電流に依存する。最大過渡変動電流は、動作電源電圧Ｖｄｄが印加されるラインに流れる電流であり、あまり知られていない。これに対して、特許文献６に記載された技術は、回路を追加する必要があり、制御回路の動作速度の影響を受けやすくなる可能性がある。
【００１１】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、保持電圧を高くすること、及び小型化の両方を実現出来る横方向シリコン制御整流素子及びこれを備えるＥＳＤ保護素子を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の参考の横方向シリコン制御整流素子は、第１の導電型の半導体基板上に形成され、上記半導体基板上に形成される第２の導電型のウェル領域と、上記ウェル領域上に形成される第１の導電型のアノード領域と、上記半導体基板上に形成される第２の導電型のカソード拡散領域とを備える横方向シリコン制御整流素子において、上記ウェル領域に接触して形成される第２の導電型のウェル接触領域と、上記ウェル接触領域上に形成される第１の導電型の高インピーダンス形成領域とを備える。
【００１３】
上記発明によれば、上記アノード領域、上記ウェル領域及び上記半導体基板により第１のバイポーラトランジスタが形成される。また、上記カソード拡散領域、上記半導体基板及び上記ウェル接触領域により第２のバイポーラトランジスタが形成される。
【００１４】
次に、高インピーダンス形成領域と上記ウェル接触領域とによりＰＮ接合が形成される。該ＰＮ接合の接合部において電子とホールとが再結合し、空乏層が生じる。該再結合により、高インピーダンス形成領域と上記ウェル接触領域とのドーピング濃度が低くなる。
【００１５】
よって、上記高インピーダンス形成領域と上記ウェル接触領域とを結合すると、上記第２のバイポーラトランジスタのコレクタに直列に接続され、上記高インピーダンス形成領域と上記ウェル接触領域との接合部の下の、上記ウェル接触領域の空乏化されていない部分のインピーダンスは、より高くなる。これにより、第１のバイポーラトランジスタ及び第２のバイポーラトランジスタのベース−ベース間電圧がより高くなる。
【００１６】
横方向シリコン制御整流素子全体の保持電圧は、上記第１のバイポーラトランジスタのベース−エミッタ間電圧、上記第２のバイポーラトランジスタのベース−エミッタ間電圧及び上記ベース−ベース間電圧の和より大きい。上述したように、上記高インピーダンス形成領域と上記ウェル接触領域との接合部の下の、上記ウェル接触領域の空乏化されていない部分のインピーダンスがさらに高くなることにより、上記ベース−ベース間電圧がより高くなるので、横方向シリコン制御整流素子全体の保持電圧が高くなる。また、素子内部の構成を変更するだけであるので、回路を追加する必要も無くなり小型化も可能となる。
【００１７】
上記の問題を解決するために、上記横方向シリコン制御整流素子では、第１の導電型である半導体基板上に形成され、上記半導体基板上に形成される第２の導電型のウェル領域と、上記ウェル領域上に形成される第１の導電型のアノード領域と、上記半導体基板上に形成される第２の導電型のカソード拡散領域とを備える横方向シリコン制御整流素子において、上記ウェル領域に接触して形成される第２の導電型のウェル接触領域と、上記ウェル接触領域上に形成される第１の導電型の高インピーダンス形成領域とを備えており、上記半導体基板は、第１の導電型の第１の領域と、第１の導電型の基板接触領域とを有し、上記基板接触領域は、該第１の領域上に形成され、上記カソード拡散領域と上記第１の領域とを接続し、上記第１の領域のインピーダンスは、上記基板接触領域のインピーダンスよりも高い。
【００１８】
これにより、上記ベース−ベース間電圧がさらに高くなるので、横方向シリコン制御整流素子全体の保持電圧がさらに高くなる。
【００１９】
上記の問題を解決するために、上記横方向シリコン制御整流素子では、第１の導電型である半導体基板上に形成され、上記半導体基板上に形成される第２の導電型のウェル領域と、上記ウェル領域上に形成される第１の導電型のアノード領域と、上記半導体基板上に形成される第２の導電型のカソード拡散領域とを備える横方向シリコン制御整流素子において、上記ウェル領域に接触して形成される第２の導電型のウェル接触領域と、上記ウェル接触領域上に形成される第１の導電型の高インピーダンス形成領域とを備えており、上記高インピーダンス形成領域のドーピング濃度は、１×１０１６ａｔ／ｃｍ３〜１×１０１９ａｔ／ｃｍ３である。
【００２０】
横方向シリコン制御整流素子を備えるＥＳＤ保護素子では、上記保持電圧と電流との積による電力のため熱が発生するが、熱の発生は少ない方が、上記横方向シリコン制御整流素子の寿命をより長く出来るので、上記保持電圧を低くすることが好ましい。上記高インピーダンス形成領域のドーピング濃度を上記の範囲内で調整することにより、上記高インピーダンス形成領域のインピーダンスを調整できる。従って、上記保持電圧を調整することが可能となり、上記横方向シリコン制御整流素子の寿命をより長く出来る。
【００２１】
上記の問題を解決するために、上記横方向シリコン制御整流素子では、第１の導電型である半導体基板上に形成され、上記半導体基板上に形成される第２の導電型のウェル領域と、上記ウェル領域上に形成される第１の導電型のアノード領域と、上記半導体基板上に形成される第２の導電型のカソード拡散領域とを備える横方向シリコン制御整流素子において、上記ウェル領域に接触して形成される第２の導電型のウェル接触領域と、上記ウェル接触領域上に形成される第１の導電型の高インピーダンス形成領域とを備えており、上記半導体基板と上記ウェル接触領域との接合部は、上記半導体基板と上記ウェル領域との接合部より浅く、上記ウェル接触領域のインピーダンスは、上記ウェル領域のインピーダンスより高くする。
【００２２】
これにより、上記高インピーダンス形成領域と上記ウェル接触領域との接合部の下の、上記ウェル接触領域の空乏化されていない部分のインピーダンスがさらに高くなる。よって、横方向シリコン制御整流素子全体の保持電圧がさらに高くなる。
【００２３】
上記の問題を解決するために、上記横方向シリコン制御整流素子では、第１の導電型である半導体基板上に形成され、上記半導体基板上に形成される第２の導電型のウェル領域と、上記ウェル領域上に形成される第１の導電型のアノード領域と、上記半導体基板上に形成される第２の導電型のカソード拡散領域とを備える横方向シリコン制御整流素子において、上記ウェル領域に接触して形成される第２の導電型のウェル接触領域と、上記ウェル接触領域上に形成される第１の導電型の高インピーダンス形成領域とを備えており、上記高インピーダンス形成領域に、０Ｖ以上１５Ｖ以下の電圧を印加する端子を備える。
【００２４】
上記高インピーダンス形成領域に０Ｖ以上１５Ｖ以下の電圧を印加すると、上記高インピーダンス形成領域の下に位置する上記ウェル接触領域がさらに空乏化される結果、上記高インピーダンス形成領域と上記ウェル接触領域との接合部の下の、上記ウェル接触領域の空乏化されていない部分のインピーダンスがさらに高くなる。これにより横方向シリコン制御整流素子全体の保持電圧がさらに高くなる。
【００２５】
上記横方向シリコン制御整流素子では、上記ウェル接触領域と上記半導体基板との間に第１の導電型の埋め込み拡散領域をさらに備え、上記埋め込み拡散領域のドーピング濃度は、上記ウェル領域のドーピング濃度よりも高くされてもよい。
【００２６】
上記高インピーダンス形成領域及び上記埋め込み拡散領域は、接合型電界効果トランジスタ（Junction Field Effect Transistor：JFET）を形成し、端子は、上記接合型電界効果トランジスタのゲートに電圧を印加する端子となる。従って、上記高インピーダンス形成領域に０Ｖ以上１５Ｖ以下の電圧を印加すると、上記高インピーダンス形成領域の下に位置する上記ウェル接触領域がさらに空乏化される結果、上記高インピーダンス形成領域と上記ウェル接触領域との接合部の下の、上記ウェル接触領域の空乏化されていない部分のインピーダンスがさらに高くなる。これにより横方向シリコン制御整流素子全体の保持電圧がさらに高くなる。
【００２７】
上記横方向シリコン制御整流素子では、端子を電気的に接地してもよい。
【００２８】
これにより、上記高インピーダンス形成領域と上記ウェル接触領域との接合部の下の、上記ウェル接触領域の空乏化されていない部分のインピーダンスがさらに高くなる。よって、横方向シリコン制御整流素子全体の保持電圧がさらに高くなる。
【００２９】
上記の問題を解決するために、上記横方向シリコン制御整流素子では、第１の導電型である半導体基板上に形成され、上記半導体基板上に形成される第２の導電型のウェル領域と、上記ウェル領域上に形成される第１の導電型のアノード領域と、上記半導体基板上に形成される第２の導電型のカソード拡散領域とを備える横方向シリコン制御整流素子において、上記ウェル領域に接触して形成される第２の導電型のウェル接触領域と、上記ウェル接触領域上に形成される第１の導電型の高インピーダンス形成領域とを備えており、上記高インピーダンス形成領域を設ける代わりに上記ウェル接触領域を延長して第２ウェル領域を形成し、上記第２ウェル領域の上部にゲート酸化膜を形成し、ゲート酸化膜の上にゲート電極を備える。
【００３０】
上記ゲート電極の下に位置する上記第２ウェル領域における実効キャリヤ濃度を調整するための電圧を、上記ウェル領域と上記ゲート電極との間に印加することにより、上記第２ウェル領域の実効抵抗を変化させることが可能となる。従って、保持電圧の制御及び保持電圧を高くすることが可能となる。
【００３１】
上記横方向シリコン制御整流素子では、上記ゲート電極は、電気的に接地されてもよい。
【００３２】
上記第２ウェル領域の抵抗値は、上記ゲート電極の電位が上記ウェル領域の電位より低い場合に増加する。よって、上記ゲート電極を電気的に接地することにより、上記ウェル領域と上記ゲート電極との間に印加し、上記第２ウェル領域の実効抵抗を変化させることが可能となる。従って、保持電圧の制御及び保持電圧を高くすることが可能となる。
【００３３】
本発明のＥＳＤ保護素子は、上記何れかの横方向シリコン制御整流素子を備えているので、保持電圧を高くすること、及び小型化の両方を実現出来る。
【発明の効果】
【００３４】
本発明に係る横方向シリコン制御整流素子は、以上のように、ウェル領域に接触して形成される第２の導電型のウェル接触領域と、上記ウェル接触領域上に形成される第１の導電型の高インピーダンス形成領域とを備えるものである。
【００３５】
それゆえ、保持電圧を高くすること、及び小型化の両方を実現出来る横方向シリコン制御整流素子及びこれを備えるＥＳＤ保護素子を提供するという効果を奏する。
【発明を実施するための最良の形態】
【００３６】
本発明の一実施形態について実施例１〜実施例５、及び図１〜図７に基づいて説明すれば、以下の通りである。
【００３７】
〔実施例１〕
図１（ａ）は、本実施の形態に係る横方向シリコン制御整流素子１（Lateral Silicon Controlled Rectifier：Lateral ＳＣＲ）の構造を示す横断面図であり、図１（ｂ）は、本実施の形態に係る横方向シリコン制御整流素子の電圧−電流特性と、従来の横方向シリコン制御整流素子の電圧−電流特性とを比較したグラフである。
【００３８】
本発明に係るＥＳＤ保護素子の横方向シリコン制御整流素子を実施するために、図１（ａ）に示すように、上記横方向シリコン制御整流素子の寄生バイポーラトランジスタに対して直列に高インピーダンス領域が形成される必要がある。より詳細には、図１（ａ）の横方向シリコン制御整流素子１において、Ｐ型シリコン基板２、Ｎウェル領域３及びＰ＋アノード領域４が形成される。Ｐ＋アノード領域４は、Ｎウェル領域３の上部、且つ横方向シリコン制御整流素子１の最上層５に形成されており、ＥＳＤ（Electrostatic Discharge：静電気放電）保護を行うためのパッド６に接続される。最上層５に形成されている領域は、一部が横方向シリコン制御整流素子の表面として露出している。
【００３９】
また、Ｎ＋アノード領域３０は、Ｎウェル領域３の上部、且つ横方向シリコン制御整流素子１の最上層５に形成されており、ＥＳＤ保護を行うためのパッド６に接続される。Ｐ＋アノード領域４とＮ＋アノード領域３０との間には、後述する領域１５が設けられている。
【００４０】
カソード領域には、Ｎ＋カソード領域７及びＰ＋カソード領域３１が形成される。Ｎ＋カソード領域７及びＰ＋カソード領域３１は、Ｐ型シリコン基板２の上部、且つ横方向シリコン制御整流素子１の最上層５に形成されており、それぞれ電気的に接地されている。Ｎ＋カソード領域７とＰ＋カソード領域３１との間には、後述する領域１５が設けられている。
【００４１】
また、従来の横方向シリコン制御整流素子と同様に、本実施の形態に係る横方向シリコン制御整流素子１は、ＰＮＰ型寄生バイポーラトランジスタ８とＮＰＮ型寄生バイポーラトランジスタ９との接続により形成されている。さらに横方向シリコン制御整流素子１では、高インピーダンス要素１０を、ＮＰＮ型寄生バイポーラトランジスタ９のコレクタに直列に設けている。同様に、高インピーダンス要素１１を、ＰＮＰ型寄生バイポーラトランジスタ８のコレクタに直列に設けている。高インピーダンス要素１０及び高インピーダンス要素１１は、以下に記載するように異なる方法で定義されても良い。
【００４２】
なお、図１（ａ）において、抵抗Ｒｎｗは、ＰＮＰ型寄生バイポーラトランジスタ８のベース−エミッタ間抵抗であり、抵抗Ｒｐｗは、ＮＰＮ型寄生バイポーラトランジスタ９のベース−エミッタ間抵抗である。さらに、高インピーダンス要素１０は、Ｎウェル領域３の上部、且つ横方向シリコン制御整流素子１の最上層５に位置する領域１２に形成されており、高インピーダンス要素１１は、Ｐ型シリコン基板２の一部である領域１３に形成されている。領域１３のインピーダンスは、主に領域１３のレイアウト寸法と領域１３のドーピング濃度とにより決定され、Ｐ型シリコン基板２の一部である領域１４のインピーダンスよりも高くされる。
【００４３】
さらに、横方向シリコン制御整流素子１の最上層５には、複数の領域１５が設けられており、領域１５は、二酸化シリコン（ＳｉＯ２）で構成されている。酸化シリコンは、一般的なＩＣプロセスにおいて、拡散領域を分離するために用いられる素子間分離（isolation：アイソレーション）である。
【００４４】
横方向シリコン制御整流素子１における、保持電圧の制御及び保持電圧を高くすることは、横方向シリコン制御整流素子１におけるＮ領域及びＰ領域の全体のインピーダンスを調節することにより達成される。図１（ａ）は、高インピーダンス要素１０及び高インピーダンス要素１１が保持電圧Ｖｈを調節する横方向シリコン制御整流素子１の基本構造を示している。図１（ｂ）の電圧−電流特性を示すグラフでは、従来の横方向シリコン制御整流素子の特性１６は保持電圧がＶｈ１となり、横方向シリコン制御整流素子の特性１７は保持電圧がＶｈ１より大きいＶｈ２となる。
【００４５】
ここで、保持電圧Ｖｈは、例えば横方向シリコン制御整流素子１において、ＰＮＰ型寄生バイポーラトランジスタ８とＮＰＮ型寄生バイポーラトランジスタ９との両方をオン状態にするために必要なアノード−カソード間電圧である。保持電圧Ｖｈについて、次式（１）が成立する。
【００４６】
Ｖｈ＞ＶＢＥＰＮＰ＋ＶＢＥＮＰＮ＋ＶＢＢ’    （１）
（１）式において、ＶＢＥＰＮＰ及びＶＢＥＮＰＮは各トランジスタのベース−エミッタ間電圧であり、ＶＢＢ’はベース−ベース間電圧である。電流は各トランジスタのコレクタ領域を流れるので、ベース−ベース間電圧ＶＢＢ’は、後述する高インピーダンス要素１０の抵抗値ＲＣの増加に比例して高くなる。
【００４７】
高インピーダンス要素１０及び高インピーダンス要素１１のインピーダンスを高くすることにより、ベース−ベース間電圧ＶＢＢ’が高くなり、横方向シリコン制御整流素子１の保持電圧Ｖｈは高くなる。高インピーダンス要素１０のみでも保持電圧Ｖｈは高くなるが、高インピーダンス要素１１を設けることにより保持電圧Ｖｈはさらに高くなる。
【００４８】
図２は、高インピーダンス要素１０を備える場合の保持電圧Ｖｈの変化を示すグラフである。図２のグラフは、図１の横方向シリコン制御整流素子１において高インピーダンス要素１０の抵抗率を変化することによりシミュレーションされている。保持電圧Ｖｈは、高インピーダンス要素１０の抵抗値ＲＣを高くすることにより、約１Ｖから約８Ｖまで上昇する。
【００４９】
〔実施例２〕
本実施例２では、保持電圧を高くした新しい横方向シリコン制御整流素子１の構造及び製造方法について述べる。横方向シリコン制御整流素子の最先端の変形例に対して組み込むために、上記構造を修正すること及び上記構造を適合させることは、当業者にとって容易である。
【００５０】
本実施例２では、図３に示される横方向シリコン制御整流素子１８について記載されている。横方向シリコン制御整流素子１８は、従来周知の技術によりＮウェル領域３が形成されたＰ型シリコン基板２から始めるＣＭＯＳプロセスにおいて実施される。Ｐ型シリコン基板２のドーピング濃度は、１×１０１４ａｔ／ｃｍ３〜１×１０１７ａｔ／ｃｍ３である。Ｎウェル領域３は、深さが１μｍ〜５μｍであり、ドーピング濃度が１×１０１５ａｔ／ｃｍ３〜１×１０１７ａｔ／ｃｍ３である。
【００５１】
Ｐ＋アノード領域４は、Ｎウェル領域３の上部、且つ横方向シリコン制御整流素子１８の最上層５に形成されており、ＥＳＤ保護を行うためのパッド６に接続される。Ｐ＋アノード領域４及びＮ＋アノード領域３０は、横方向シリコン制御整流素子１８のアノードを形成する。Ｎ＋カソード領域７及びＰ＋カソード領域３１は、Ｐ型シリコン基板２の上部、且つ横方向シリコン制御整流素子１８の最上層５に形成され、横方向シリコン制御整流素子１８のカソードに接続される。該カソードは電気的に接地されている。
【００５２】
上記構成に加えて、縦方向ＰＮＰバイポーラトランジスタ１９と、横方向ＮＰＮバイポーラトランジスタ２０とが形成される。横方向シリコン制御整流素子１８の電流容量は、素子の幅、即ち図３における深さ（ｘ方向の長さ）に依存する。トリガ電圧Ｖｔ１は、レイアウト寸法に関連し、Ｐ型シリコン基板２及びＮウェル領域３のドーピング濃度により決定される、抵抗Ｒｎｗの抵抗値及び抵抗Ｒｐｗの抵抗値に依存する。
【００５３】
この新しい横方向シリコン制御整流素子の構造においては、横方向ＮＰＮバイポーラトランジスタ２０のコレクタ抵抗が、領域２１と領域２２との構造により変更される。領域２２は、Ｎウェル領域３が延長されることにより構成された浅いＮ型半導体領域を示す。Ｐ型半導体領域２１は、Ｎ型半導体領域２２の表面、即ちＮ型半導体領域２２の上部、且つ横方向シリコン制御整流素子１８の最上層５に形成される。
【００５４】
Ｐ型半導体領域２１とＮ型半導体領域２２とによりＰＮ接合が形成される。該ＰＮ接合の接合部において電子とホールとが再結合し、空乏層が生じる。該再結合により、Ｐ型半導体領域２１とＮ型半導体領域２２とのドーピング濃度が低くなる。
【００５５】
よって、Ｐ型半導体領域２１とＮ型半導体領域２２とを結合すると、横方向ＮＰＮバイポーラトランジスタ２０のコレクタに直列に接続された、Ｐ型半導体領域２１とＮ型半導体領域２２との接合部の下の、Ｎ型半導体領域２２の空乏化されていない部分のインピーダンスがより高くなる。この結果、新しい横方向シリコン制御整流素子１８全体の保持電圧Ｖｈが高くなる。また、横方向シリコン制御整流素子内部の構成を変更するだけであるので、回路を追加する必要も無くなり小型化も可能となる。
【００５６】
なお、本発明実施の形態に係る横方向シリコン制御整流素子は、実際に使用する際はＶｈ＞Ｖｄｄを満足する範囲で保持電圧を低くして用いる。ここでＶｈは保持電圧であり、ＶｄｄはＩＣの動作電源電圧である。
【００５７】
Ｎ型半導体領域２２のｘ方向の長さは、Ｎウェル領域３のｘ方向の長さより短くされ、一般的にはＮウェル領域３のｘ方向の長さの半分にされる。また、Ｎ型半導体領域２２のドーピング濃度は、１×１０１５ａｔ／ｃｍ３〜１×１０１７ａｔ／ｃｍ３である。
【００５８】
Ｐ型半導体領域２１の深さは、Ｎ型半導体領域２２の深さの半分以下とする。即ち、Ｐ型半導体領域２１のｘ方向の長さは、Ｐ型半導体領域２１のｘ方向の長さとＮ型半導体領域２２のｘ方向の長さとを加えた長さの半分以下とする。また、Ｐ型半導体領域２１のドーピング濃度は、１×１０１６ａｔ／ｃｍ３〜１×１０１９ａｔ／ｃｍ３である。
【００５９】
一例として、Ｎ型半導体領域２２の表面のドーピング濃度は３×１０１６ａｔ／ｃｍ３である。また、Ｎ型半導体領域２２の深さＸｊは１μｍである。さらに、Ｐ型半導体領域２１の深さＸｊｐは０．５μｍであり、Ｐ型半導体領域２１より深い場所に位置するＮウェル領域３のシート抵抗ρｓは約１０ｋΩ／□である。そして、Ｎ型半導体領域２２において、長さＬ＝１μｍ及び奥行き（ｚ方向の長さ）が１００μｍの接合部２２’の下に位置する、Ｎ型半導体領域２２の空乏化されていない部分には、１００Ωの抵抗器が製作される。
【００６０】
なお、Ｐ型シリコン基板２とＮ型半導体領域２２との接合部は、Ｐ型シリコン基板２とＮウェル領域３との接合部より浅くてもよい。
【００６１】
〔実施例３〕
本実施例３では、図４に示される横方向シリコン制御整流素子２３について記載されている。横方向シリコン制御整流素子２３は、従来周知の技術によりＮウェル領域３が形成されたＰ型シリコン基板２から始めるＣＭＯＳプロセスにおいて実施される。Ｐ型シリコン基板２のドーピング濃度は、１×１０１４ａｔ／ｃｍ３〜１×１０１７ａｔ／ｃｍ３である。Ｎウェル領域３は、深さが１μｍ〜５μｍであり、ドーピング濃度が１×１０１５ａｔ／ｃｍ３〜１×１０１７ａｔ／ｃｍ３である。
【００６２】
Ｐ＋アノード領域４は、Ｎウェル領域３の上部、且つ横方向シリコン制御整流素子２３の最上層５に形成されており、ＥＳＤ保護を行うためのパッド６に接続される。Ｐ＋アノード領域４及びＮ＋アノード領域３０は、横方向シリコン制御整流素子２３のアノードを形成する。Ｎ＋カソード領域７及びＰ＋カソード領域３１は、Ｐ型シリコン基板２の上部、且つ横方向シリコン制御整流素子２３の最上層５に形成され、横方向シリコン制御整流素子２３のカソードに接続される。該カソードは電気的に接地されている。
【００６３】
上記構成に加えて、縦方向ＰＮＰバイポーラトランジスタ１９と、横方向ＮＰＮバイポーラトランジスタ２０とが形成される。横方向シリコン制御整流素子２３の電流容量は、素子の幅、即ち図４における深さ（ｘ方向の長さ）に依存する。トリガ電圧Ｖｔ１は、レイアウト寸法に関連し、Ｐ型シリコン基板２及びＮウェル領域３のドーピング濃度により決定される、抵抗Ｒｎｗの抵抗値及び抵抗Ｒｐｗの抵抗値に依存する。
【００６４】
この新しい横方向シリコン制御整流素子の構造においては、横方向ＮＰＮバイポーラトランジスタ２０のコレクタ抵抗が、領域２１と領域２２との構造により変更される。領域２２は、Ｎウェル領域３が延長されることにより構成された浅いＮ型半導体領域を示す。Ｐ型半導体領域２１は、Ｎ型半導体領域２２の表面、即ち即ちＮ型半導体領域２２の上部、且つ横方向シリコン制御整流素子２３の最上層５に形成される。横方向シリコン制御整流素子２３を実施例２の図３の横方向シリコン制御整流素子１８と比較すると、横方向シリコン制御整流素子２３では、Ｐ型半導体領域２１が端子２４と電気的に接続されている。端子２４は、Ｐ型半導体領域２１に所定の電圧を印加するために設けられている。
【００６５】
Ｐ型半導体領域２１とＮ型半導体領域２２とを結合すると、横方向ＮＰＮバイポーラトランジスタ２０のコレクタに直列に接続された、Ｐ型半導体領域２１とＮ型半導体領域２２との接合部の下の、Ｎ型半導体領域２２の空乏化されていない部分のインピーダンスがより高くなる。この結果、新しい横方向シリコン制御整流素子２３全体の保持電圧Ｖｈが高くなる。Ｐ型半導体領域２１に電圧を印加すると、Ｐ型半導体領域２１の下に位置するＮ型半導体領域２２がさらに空乏化される結果、Ｐ型半導体領域２１とＮ型半導体領域２２との接合部の下の、Ｎ型半導体領域２２の空乏化されていない部分のインピーダンスがさらに高くなる。
【００６６】
Ｎ型半導体領域２２のｘ方向の長さは、Ｎウェル領域３のｘ方向の長さより短くされ、一般的にはＮウェル領域３のｘ方向の長さの半分にされる。また、Ｎ型半導体領域２２のドーピング濃度は、１×１０１５ａｔ／ｃｍ３〜１×１０１７ａｔ／ｃｍ３である。
【００６７】
Ｐ型半導体領域２１の深さは、Ｎ型半導体領域２２の深さの半分以下とする。即ち、Ｐ型半導体領域２１のｘ方向の長さは、Ｐ型半導体領域２１のｘ方向の長さとＮ型半導体領域２２のｘ方向の長さとを加えた長さの半分以下とする。また、Ｐ型半導体領域２１のドーピング濃度は、１×１０１６ａｔ／ｃｍ３〜１×１０１９ａｔ／ｃｍ３である。
【００６８】
一例として、Ｎ型半導体領域２２の表面のドーピング濃度は３×１０１６ａｔ／ｃｍ３である。また、Ｎ型半導体領域２２の深さＸｊは１μｍである。さらに、Ｐ型半導体領域２１の深さＸｊｐは０．５μｍであり、Ｐ型半導体領域２１より深い場所に位置するＮウェル領域３のシート抵抗ρｓは約１０ｋΩ／□である。そして、長さＬ＝１００μｍ、奥行きが１μｍのＰ型半導体領域２１には１００Ωの抵抗器が製作される。さらに、端子２４に０Ｖ以上１５Ｖ以下の電圧を印加することにより、Ｐ型半導体領域２１とＮ型半導体領域２２との接合部における空乏層の下の、Ｎ型半導体領域２２の空乏化されていない部分のインピーダンスがさらに高くなる。端子２４に印加出来る最大電圧は、Ｎ型半導体領域２２の降伏電圧に依存する。ドーピング濃度が１×１０１７ａｔ／ｃｍ３であるＮ型半導体領域２２の降伏電圧は、１０〜１５Ｖ程度である。端子２４に０の電圧を印加すると、ＰＮ接合の内蔵電位による空乏層が生じる。
【００６９】
〔実施例４〕
本実施例４では、図５に示される横方向シリコン制御整流素子２５について記載されている。横方向シリコン制御整流素子２５は、従来周知の技術によりＮウェル領域３が形成されたＰ型シリコン基板２から始めるＣＭＯＳプロセスにおいて実施される。Ｐ型シリコン基板２のドーピング濃度は、１×１０１４ａｔ／ｃｍ３〜１×１０１７ａｔ／ｃｍ３である。Ｎウェル領域３は、深さが１μｍ〜５μｍであり、ドーピング濃度が１×１０１５ａｔ／ｃｍ３〜１×１０１７ａｔ／ｃｍ３である。
【００７０】
Ｐ＋アノード領域４は、Ｎウェル領域３の上部、且つ横方向シリコン制御整流素子２５の最上層５に形成されており、ＥＳＤ保護を行うためのパッド６に接続される。Ｐ＋アノード領域４及びＮ＋アノード領域３０は、横方向シリコン制御整流素子２５のアノードを形成する。Ｎ＋カソード領域７及びＰ＋カソード領域３１は、Ｐ型シリコン基板２の上部、且つ横方向シリコン制御整流素子２５の最上層５に形成され、横方向シリコン制御整流素子２５のカソードに接続される。該カソードは電気的に接地されている。
【００７１】
上記構成に加えて、縦方向ＰＮＰバイポーラトランジスタ１９と、横方向ＮＰＮバイポーラトランジスタ２０とが形成される。横方向シリコン制御整流素子２５の電流容量は、素子の幅、即ち図５における深さ（ｘ方向の長さ）に依存する。トリガ電圧Ｖｔ１は、レイアウト寸法に関連し、Ｐ型シリコン基板２及びＮウェル領域３のドーピング濃度により決定される、抵抗Ｒｎｗの抵抗値及び抵抗Ｒｐｗの抵抗値に依存する。
【００７２】
この新しい横方向シリコン制御整流素子の構造においては、横方向ＮＰＮバイポーラトランジスタ２０のコレクタ抵抗が、領域２１と領域２２との構造により変更される。領域２２は、Ｎウェル領域３が延長されることにより構成された浅いＮ型半導体領域を示す。Ｐ型半導体領域２１は、Ｎ型半導体領域２２の表面、即ち即ちＮ型半導体領域２２の上部、且つ横方向シリコン制御整流素子２５の最上層５に形成される。実施例３の図４の横方向シリコン制御整流素子２３と同様に、横方向シリコン制御整流素子２５では、Ｐ型半導体領域２１が端子２４と電気的に接続されている。端子２４は、Ｐ型半導体領域２１に所定の電圧を印加するために設けられている。
【００７３】
Ｐ型半導体領域２１とＮ型半導体領域２２とを結合すると、横方向ＮＰＮバイポーラトランジスタ２０のコレクタに直列に接続された、Ｐ型半導体領域２１とＮ型半導体領域２２との接合部の下の、Ｎ型半導体領域２２の空乏化されていない部分のインピーダンスがより高くなる。この結果、新しい横方向シリコン制御整流素子２５全体の保持電圧Ｖｈが高くなる。Ｐ型半導体領域２１に電圧を印加すると、Ｐ型半導体領域２１の下に位置するＮ型半導体領域２２がさらに空乏化される結果、Ｐ型半導体領域２１とＮ型半導体領域２２との接合部の下の、Ｎ型半導体領域２２の空乏化されていない部分のインピーダンスがさらに高くなる。
【００７４】
Ｎ型半導体領域２２のｘ方向の長さは、Ｎウェル領域３のｘ方向の長さより短くされ、一般的にはＮウェル領域３のｘ方向の長さの半分にされる。また、Ｎ型半導体領域２２のドーピング濃度は、１×１０１５ａｔ／ｃｍ３〜１×１０１７ａｔ／ｃｍ３である。
【００７５】
Ｐ型半導体領域２１の深さは、Ｎ型半導体領域２２の深さの半分以下とする。即ち、Ｐ型半導体領域２１のｘ方向の長さは、Ｐ型半導体領域２１のｘ方向の長さとＮ型半導体領域２２のｘ方向の長さとを加えた長さの半分以下とする。また、Ｐ型半導体領域２１のドーピング濃度は、１×１０１６ａｔ／ｃｍ３〜１×１０１９ａｔ／ｃｍ３である。
【００７６】
埋め込まれたＰ型半導体領域２６は、Ｎ型半導体領域２２の下に形成される。埋め込まれたＰ型半導体領域２６のドーピング濃度は、Ｎウェル領域３のドーピング濃度よりも高くされ、一般的には１×１０１６ａｔ／ｃｍ３〜１×１０１８ａｔ／ｃｍ３である。
【００７７】
図４の横方向シリコン制御整流素子２３と比較すると、図５の横方向シリコン制御整流素子２５の、Ｐ型半導体領域２１及びＰ型半導体領域２６は、接合型電界効果トランジスタ２７（Junction Field Effect Transistor：JFET）を形成する。所定の電圧を印加するために設けられた端子２４は、接合型電界効果トランジスタ２７のゲートに電圧を印加する端子となる。
【００７８】
Ｐ型半導体領域２１とＰ型半導体領域２６とを結合すると、横方向ＮＰＮバイポーラトランジスタ２０のコレクタに直列に接続された、Ｐ型半導体領域２１とＮ型半導体領域２２との接合部の下の、Ｎ型半導体領域２２の空乏化されていない部分のインピーダンスがより高くなる。この結果、新しい横方向シリコン制御整流素子２５全体の保持電圧Ｖｈが高くなる。Ｐ型半導体領域２１に電圧を印加すると、Ｐ型半導体領域２１の下に位置するＮ型半導体領域２２がさらに空乏化される結果、Ｐ型半導体領域２１とＮ型半導体領域２２との接合部の下の、Ｎ型半導体領域２２の空乏化されていない部分のインピーダンスがさらに高くなる。
【００７９】
図６は、実施例４の横方向シリコン制御整流素子２５の等価回路である。図６は、接合型電界効果トランジスタ２７を備える横方向シリコン制御整流素子２５を示している。
【００８０】
一例として、Ｎ型半導体領域２２の表面のドーピング濃度は３×１０１６ａｔ／ｃｍ３である。また、Ｎ型半導体領域２２の深さＸｊは１μｍである。さらに、Ｐ型半導体領域２１の深さＸｊｐは０．５μｍであり、Ｐ型半導体領域２１より深い場所に位置するＮウェル領域３のシート抵抗ρｓは約１０ｋΩ／□である。そして、長さＬ＝１００μｍ、奥行きが１μｍのＰ型半導体領域２１には１００Ωの抵抗器が製作される。
【００８１】
〔実施例５〕
本実施例５では、図７に示される横方向シリコン制御整流素子２８について記載されている。横方向シリコン制御整流素子２８は、従来周知の技術によりＮウェル領域３が形成されたＰ型シリコン基板２から始めるＣＭＯＳプロセスにおいて実施される。Ｐ型シリコン基板２のドーピング濃度は、１×１０１４ａｔ／ｃｍ３〜１×１０１７ａｔ／ｃｍ３である。Ｎウェル領域３は、深さが１μｍ〜５μｍであり、ドーピング濃度が１×１０１５ａｔ／ｃｍ３〜１×１０１７ａｔ／ｃｍ３である。
【００８２】
Ｐ＋アノード領域４は、Ｎウェル領域３の上部、且つ横方向シリコン制御整流素子２８の最上層５に形成されており、ＥＳＤ保護を行うためのパッド６に接続される。Ｐ＋アノード領域４及びＮ＋アノード領域３０は、横方向シリコン制御整流素子２８のアノードを形成する。Ｎ＋カソード領域７及びＰ＋カソード領域３１は、Ｐ型シリコン基板２の上部、且つ横方向シリコン制御整流素子２８の最上層５に形成され、横方向シリコン制御整流素子２８のカソードに接続される。該カソードは電気的に接地されている。
【００８３】
上記構成に加えて、縦方向ＰＮＰバイポーラトランジスタ１９と、横方向ＮＰＮバイポーラトランジスタ２０とが形成される。横方向シリコン制御整流素子２８の電流容量は、素子の幅、即ち図７における深さ（ｘ方向の長さ）に依存する。トリガ電圧Ｖｔ１は、レイアウト寸法に関連し、Ｐ型シリコン基板２及びＮウェル領域３のドーピング濃度により決定される、抵抗Ｒｎｗの抵抗値及び抵抗Ｒｐｗの抵抗値に依存する。
【００８４】
この新しい横方向シリコン制御整流素子の構造においては、横方向ＮＰＮバイポーラトランジスタ２０のコレクタ抵抗が、領域２９、ゲート酸化膜４０及び電極３２との構造により変更される。領域２９は、Ｎウェル領域３が延長されることにより構成された浅いＮ型半導体領域を示す。ゲート酸化膜４０は、領域２９の上に形成されており、厚さがｔである。ゲート電極３２は、ゲート酸化膜４０の上に形成されており、電気的に接地されている。ゲート電極３２の下に位置するＮ型半導体領域２９における実効キャリヤ濃度を調整するための電圧を、Ｎウェル領域３とゲート電極３２との間に印加することにより、Ｎ型半導体領域２９の実効抵抗を変化させることが可能となる。従って、保持電圧Ｖｈの制御及び保持電圧Ｖｈを高くすることが可能となる。
【００８５】
ゲート酸化膜４０としては、一般的には二酸化シリコンＳｉＯ２が用いられる。ゲート酸化膜４０の厚さｔは、例えば０．３５μｍプロセスでは７ｎｍであり、０．２５μｍプロセスでは５ｎｍである。
【００８６】
一般的に、Ｎ型半導体領域２９の抵抗値は、ゲート電極３２の電位がＮウェル領域３の電位より低い場合に増加する。従って、ゲート電極３２は、カソードに接続されている、即ち電気的に接地されている。しかしこれに限定されず、ゲート電極３２に電圧が印加されてもよく、ゲート電極３２を開放しても良い。一般に、ゲート電極３２の電位は、Ｎ型半導体領域２９を空乏化し、Ｎ型半導体領域２９の実効抵抗をより高くするように設定される。
【００８７】
なお、本実施の形態において、Ｐ型シリコン基板２とＮ型半導体領域２２との接合部は、Ｐ型シリコン基板とＮウェル領域３との接合部より浅く、Ｎ型半導体領域２のインピーダンスは、イオン注入によりＮウェル領域３のインピーダンスより高くされてもよい。
【００８８】
これにより、Ｐ型半導体領域２１とＮ型半導体領域２２との接合部の下の、Ｎ型半導体領域２２の空乏化されていない部分のインピーダンスがさらに高くなる。これにより横方向シリコン制御整流素子全体の保持電圧がさらに高くなる。
【００８９】
Ｎウェル領域３は、ＭＯＳトランジスタの機能性を考慮し、より低いインピーダンスとする必要がある。一方、Ｎ型半導体領域２２は、ＥＳＤ保護素子の性能を改善するためににのみ用いられ、Ｎウェル領域３よりインピーダンスを高くする。
【００９０】
以上のように、本発明の各実施例において横方向シリコン制御整流素子の構造が述べられた。
【００９１】
上記各実施例における横方向シリコン制御整流素子の構造が、本発明において記載された、保持電圧を制御し、かつ保持電圧を高くするために変更されることは、当業者にとって明白である。さらに、上記各実施例における横方向シリコン制御整流素子の構造は、静電気放電を妨げるために、他の横方向シリコン制御整流素子に適用されても良い。
【００９２】
〔実施形態の総括〕
本発明の実施形態に係るの横方向シリコン制御整流素子１８は、上記課題を解決するために、第１の導電型のＰ型シリコン基板２上に形成され、Ｐ型シリコン基板２上に形成される第２の導電型のＮウェル領域３と、Ｎウェル領域３上に形成される第１の導電型のＰ＋アノード領域４と、Ｐ型シリコン基板２上に形成される第２の導電型のＮ＋カソード領域７とを備える横方向シリコン制御整流素子において、Ｎウェル領域３に接触して形成される第２の導電型のＮ型半導体領域２２と、Ｎ型半導体領域２２上に形成される第１の導電型のＰ型半導体領域２１とを備える。
【００９３】
上記構成によれば、Ｐ＋アノード領域４、Ｎウェル領域３及びＰ型シリコン基板２により縦方向ＰＮＰバイポーラトランジスタ１９が形成される。また、Ｎ＋カソード領域７、Ｐ型シリコン基板２及びＮ型半導体領域２２により横方向ＮＰＮバイポーラトランジスタ２０が形成される。
【００９４】
次に、Ｐ型半導体領域２１とＮ型半導体領域２２とによりＰＮ接合が形成される。該ＰＮ接合の接合部において電子とホールとが再結合し、空乏層が生じる。該再結合により、Ｐ型半導体領域２１とＮ型半導体領域２２とのドーピング濃度が低くなる。
【００９５】
よって、Ｐ型半導体領域２１とＮ型半導体領域２２とを結合すると、横方向ＮＰＮバイポーラトランジスタ２０のコレクタに直列に接続された、Ｐ型半導体領域２１とＮ型半導体領域２２との接合部の下の、Ｎ型半導体領域２２の空乏化されていない部分のインピーダンスがより高くなる。これにより、第１のバイポーラトランジスタ及び第２のバイポーラトランジスタのベース−ベース間電圧がより高くなる。
【００９６】
横方向シリコン制御整流素子全体の保持電圧Ｖｈは、縦方向ＰＮＰバイポーラトランジスタ１９のベース−エミッタ間電圧ＶＢＥＰＮＰ、横方向ＮＰＮバイポーラトランジスタ２０のベース−エミッタ間電圧ＶＢＥＮＰＮ及びベース−ベース間電圧ＶＢＢ’の和より大きい。上述したように、Ｐ型半導体領域２１とＮ型半導体領域２２との接合部の下の、Ｎ型半導体領域２２の空乏化されていない部分のインピーダンスがより高くなることにより、ベース−ベース間電圧ＶＢＢ’がより高くなるので、横方向シリコン制御整流素子全体の保持電圧Ｖｈが高くなる。また、素子内部の構成を変更するだけであるので、回路を追加する必要も無くなり小型化も可能となる。
【００９７】
横方向シリコン制御整流素子１では、Ｐ型シリコン基板２は、第１の導電型の領域１３と、第１の導電型の領域１４とを有し、領域１４は、該領域１３上に形成され、Ｎ＋カソード領域７と領域１３とを接続し、領域１３のインピーダンスは、領域１４のインピーダンスよりも高くてもよい。
【００９８】
これにより、ベース−ベース間電圧ＶＢＢ’がさらに高くなるので、横方向シリコン制御整流素子全体の保持電圧Ｖｈがさらに高くなる。
【００９９】
横方向シリコン制御整流素子１８では、高インピーダンス形成領域２１のドーピング濃度は、１×１０１６ａｔ／ｃｍ３〜１×１０１９ａｔ／ｃｍ３であってもよい。
【０１００】
横方向シリコン制御整流素子１８を備えるＥＳＤ保護素子では、保持電圧Ｖｈと電流との積による電力のため熱が発生するが、熱の発生は少ない方が、横方向シリコン制御整流素子１８の寿命をより長く出来るので、保持電圧Ｖｈを低くすることが好ましい。高インピーダンス形成領域２１のドーピング濃度を上記の範囲内で調整することにより、高インピーダンス形成領域２１のインピーダンスを調整できる。従って、保持電圧Ｖｈを調整することが可能となり、横方向シリコン制御整流素子１８の寿命をより長く出来る。
【０１０１】
横方向シリコン制御整流素子１８では、Ｐ型シリコン基板２とＮ型半導体領域２２との接合部は、Ｐ型シリコン基板とＮウェル領域３との接合部より浅く、Ｎ型半導体領域２のインピーダンスは、Ｎウェル領域３のインピーダンスより高くてもよい。
【０１０２】
これにより、Ｐ型半導体領域２１とＮ型半導体領域２２との接合部の下の、Ｎ型半導体領域２２の空乏化されていない部分のインピーダンスがさらに高くなる。これにより横方向シリコン制御整流素子全体の保持電圧がさらに高くなる。
【０１０３】
横方向シリコン制御整流素子２３、２５では、Ｐ型半導体領域２１に、０Ｖ以上１５Ｖ以下の電圧を印加する端子２４を備えてもよい。
【０１０４】
Ｐ型半導体領域２１に０Ｖ以上１５Ｖ以下の電圧を印加すると、Ｐ型半導体領域２１の下に位置するＮ型半導体領域２２がさらに空乏化される結果、Ｐ型半導体領域２１とＮ型半導体領域２２との接合部の下の、Ｎ型半導体領域２２の空乏化されていない部分のインピーダンスがさらに高くなる。これにより横方向シリコン制御整流素子全体の保持電圧Ｖｈがさらに高くなる。
【０１０５】
横方向シリコン制御整流素子２５では、Ｎ型半導体領域２２とＰ型シリコン基板２との間に第１の導電型のＰ型半導体領域２６をさらに備え、Ｐ型半導体領域２６のドーピング濃度は、Ｎウェル領域３のドーピング濃度よりも高くされてもよい。
【０１０６】
Ｐ型半導体領域２１及びＰ型半導体領域２６は、接合型電界効果トランジスタ２７（Junction Field Effect Transistor：JFET）を形成し、端子２４は、接合型電界効果トランジスタ２７のゲートに電圧を印加する端子となる。従って、Ｐ型半導体領域２１に０Ｖ以上１５Ｖ以下の電圧を印加すると、Ｐ型半導体領域２１の下に位置するＮ型半導体領域２２がさらに空乏化される結果、Ｐ型半導体領域２１とＮ型半導体領域２２との接合部の下の、Ｎ型半導体領域２２の空乏化されていない部分のインピーダンスがさらに高くなる。これにより横方向シリコン制御整流素子全体の保持電圧Ｖｈがさらに高くなる。
【０１０７】
横方向シリコン制御整流素子２３、２５では、端子２４を電気的に接地してもよい。
【０１０８】
これにより、Ｐ型半導体領域２１とＮ型半導体領域２２との接合部の下の、Ｎ型半導体領域２２の空乏化されていない部分のインピーダンスがさらに高くなる。よって、横方向シリコン制御整流素子全体の保持電圧がさらに高くなる。
【０１０９】
横方向シリコン制御整流素子２８では、Ｐ型半導体領域２１を設ける代わりにＮ型半導体領域２２を延長してＮ型半導体領域２９を形成し、Ｎ型半導体領域２９の上部にゲート酸化膜４０を形成し、ゲート酸化膜４０の上にゲート電極３２を備えてもよい。
【０１１０】
ゲート電極３２の下に位置するＮ型半導体領域２９における実効キャリヤ濃度を調整するための電圧を、Ｎウェル領域３とゲート電極３２との間に印加することにより、Ｎ型半導体領域２９の実効抵抗を変化させることが可能となる。従って、保持電圧Ｖｈの制御及び保持電圧Ｖｈを高くすることが可能となる。
【０１１１】
横方向シリコン制御整流素子２８では、ゲート電極３２は、電気的に接地されてもよい。
【０１１２】
Ｎ型半導体領域２９の抵抗値は、ゲート電極３２の電位がＮウェル領域３の電位より低い場合に増加する。よって、ゲート電極３２を電気的に接地することにより、Ｎウェル領域３とゲート電極３２との間に印加し、Ｎ型半導体領域２９の実効抵抗を変化させることが可能となる。従って、保持電圧Ｖｈの制御及び保持電圧Ｖｈを高くすることが可能となる。
【０１１３】
本発明のＥＳＤ保護素子は、上記何れかの横方向シリコン制御整流素子を備えているので、保持電圧を高くすること、及び小型化の両方を実現出来る。
【産業上の利用可能性】
【０１１４】
本発明の横方向シリコン制御整流素子は、保持電圧を高くすること、及び小型化の両方を実現出来るので、集積回路に好適に用いることが出来る。
【図面の簡単な説明】
【０１１５】
【図１】図１（ａ）は、本実施の形態に係る横方向シリコン制御整流素子の構造を示す横断面図であり、図１（ｂ）は、本実施の形態に係る横方向シリコン制御整流素子の電圧−電流特性と、従来の横方向シリコン制御整流素子の電圧−電流特性とを比較したグラフである。
【図２】高インピーダンス要素を備える場合の保持電圧の変化を示すグラフである。
【図３】本発明の実施例に係る横方向シリコン制御整流素子の横断面図である。
【図４】本発明の他の実施例に係る横方向シリコン制御整流素子の横断面図である。
【図５】本発明のさらに別の実施例に係る横方向シリコン制御整流素子の横断面図である。
【図６】本発明のさらに別の実施例に係る横方向シリコン制御整流素子の等価回路である。
【図７】本発明のさらに別の実施例に係る横方向シリコン制御整流素子の横断面図である。
【図８】図８（ａ）は、従来のＥＳＤ保護素子における横方向シリコン制御整流素子の構造を示す横断面図であり、図８（ｂ）は、図８（ａ）の横方向シリコン制御整流素子の等価回路であり、図８（ｃ）は、図８（ａ）の横方向シリコン制御整流素子の電圧−電流特性を示すグラフである。
【図９】図９（ａ）は、特許文献５のＥＳＤ保護素子の等価回路であり、図９（ｂ）は、図９（ａ）のＥＳＤ保護素子の構造を示す横断面図であり、図９（ｃ）は、図９（ａ）のＥＳＤ保護素子の電圧−電流特性を示すグラフである。
【図１０】図１０（ａ）は、特許文献４のＥＳＤ保護素子の構造を示す横断面図であり、図１０（ｂ）は、図１０（ａ）のＥＳＤ保護素子の等価回路であり、図１０（ｃ）は、図１０（ａ）のＥＳＤ保護素子の電圧−電流特性を示すグラフである。
【図１１】図１１（ａ）は、特許文献６のＥＳＤ保護素子の構造を示す等価回路であり、図１０（ｂ）は、図１０（ａ）のＥＳＤ保護素子の電圧−電流特性を示すグラフである。
【符号の説明】
【０１１６】
１、１８、２３、２５、２８  横方向シリコン制御整流素子
２  Ｐ型シリコン基板（半導体基板）
３  Ｎウェル領域（ウェル領域）
４  Ｐ＋アノード領域（アノード領域）
５  最上層
６  パッド
７  Ｎ＋カソード領域（カソード拡散領域）
８  ＰＮＰ型寄生バイポーラトランジスタ
９  ＮＰＮ型寄生バイポーラトランジスタ
１０、１１  高インピーダンス要素
１２、１５  領域
１３  領域（第１の領域）
１４  領域（基板接触領域）
１６、１７  特性
１９  縦方向ＰＮＰバイポーラトランジスタ（第１のバイポーラトランジスタ）
２０  横方向ＮＰＮバイポーラトランジスタ（第２のバイポーラトランジスタ）
２１  Ｐ型半導体領域（高インピーダンス形成領域）
２２  Ｎ型半導体領域（ウェル接触領域）
２２’  接合部
２４  端子
２６  Ｐ型半導体領域（埋め込み拡散領域）
２７  接合型電界効果トランジスタ
２９  Ｎ型半導体領域（第２ウェル領域）
３０  Ｎ＋アノード領域
３１  Ｐ＋カソード領域
３２  ゲート電極
４０  ゲート酸化膜
Ｌ  長さ
ＲＣ  抵抗値
ＲＳＵＢ  基板抵抗
Ｒｎｗ、Ｒｐｗ  抵抗
ｔ  厚さ
Ｖａｋ  アノード−カソード間電圧
Ｖｄｄ  動作電源電圧
Ｖｈ  保持電圧
Ｖｔ１  トリガ電圧
ρｓ  シート抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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