(57)【特許請求の範囲】
【請求項１】
半導体基板上に絶縁層を介して設けられた２つのゲート電極間において前記ゲート電極間に設けられるコンタクトプラグを含む半導体装置であって、
前記半導体基板には、２つの前記ゲート電極下のチャネル領域と、２つの前記チャネル領域に挟まれるソース・ドレイン領域が形成されており、
前記ソース・ドレイン領域と接するシリサイド電極は、前記ソース・ドレイン領域と接する面の反対側の面に凹部を有しており、
前記コンタクトプラグは、タングステンを用いた導電層と窒化チタンとチタンの積層膜で構成されるバリアメタル層とからなり、このバリアメタル層を介して導電層が前記シリサイド電極に設けられた前記凹部と接しており、
前記コンタクトプラグは、２つの前記ゲート電極下のチャネル領域と、２つの前記チャネル領域に挟まれる前記ソース・ドレイン領域とが存在する第１の断面で、かつチャネル長方向に平行な前記第１の断面においては存在せず、前記第１の断面から垂直方向に外れて延設された前記ソース・ドレイン領域が存在する第２の断面で、かつ２つの前記チャネル領域が存在しない前記第２の断面において存在するように、前記延設された前記ソース・ドレイン領域上に配置されることを特徴とする半導体装置。
【請求項２】
前記ゲート電極端と前記コンタクトプラグ端との距離の最小値が、５０ｎｍであることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に半導体基板上に形成されたソース及びドレイン電極に電気的に接触するコンタクトプラグ構造の信頼性向上に関する。
【背景技術】
【０００２】
シリコン基板上に形成されるＭＯＳＦＥＴ（金属酸化膜形；Metal Oxide Semiconductor FET）を用いた集積回路においては、素子の微細化による高性能化が進められている。また、微細化を実現するために新規材料が導入されている。この新規材料の中には高応力の材料がある。そのため、応力が原因となってシリコン基板に結晶欠陥が発生し、特性が劣化する場合がある。例えば、特許文献１にはシリサイド起因の結晶欠陥により接合リークが増加し、デバイスの低電力化が妨げられる場合があるという例が示されている。
【０００３】
また、従来材料を用いる場合であっても、微細化によりデバイス構成要素が互いに近接して配置されるため、夫々のデバイス構成要素が持つ応力が強調され、従来見られなかった部位やモードでの欠陥発生の可能性が高まっている。
【特許文献１】特開２００４−１５８６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特にゲート電極間距離が小さい領域において、ゲート電極間のソース・ドレインにコンタクトプラグを配置した場合、コンタクトプラグ形成プロセスに起因する結晶欠陥が発生し、ソース・ドレイン−基板間の異常リークが起こり、問題となっている。
【０００５】
上記の結晶欠陥が発生した回路の一部の平面模式図を図１に示す。
【０００６】
間隔の狭いゲート電極１及び２の間に設置されたコンタクトプラグ３の底部においてスパイク（結晶欠陥）の発生が確かめられている。同じプロセスで形成されたコンタクトプラグであっても、ゲート電極に挟まれていないコンタクトプラグ４やコンタクトプラグ５の底部にはスパイクは確認されない。
【０００７】
図２は、スパイクが発生したコンタクトプラグの断面模式図（図１中の線分ＡＡ'の断面模式図）である。
【０００８】
シリサイド電極６の角部からゲート電極９の方向に向かって線状のスパイク８が発生する。局所的な歪が原因となり結晶欠陥が発生する例は多く、上記のスパイク発生も局所的な歪が原因である可能性がある。即ち、ゲート電極に挟まれたコンタクトプラグと、挟まれていないコンタクトプラグの間に歪分布の違いがあり、これがスパイク発生の原因となる可能性がある。
【０００９】
そこで、コンタクト周辺の格子歪評価を、ナノビーム電子回折法を用いて行い、スパイク発生と局所的な歪との関係や局所歪の工程推移を明らかにした。
【００１０】
測定に用いた試料は、図１に示した回路の一部であり、線分ＢＢ'と線分ＣＣ'で示した領域をＦＩＢ（Focused Ion Beam；集束イオンビーム）で切り出し、断面ＴＥＭ（Transmission electron microscopy；透過電子顕微鏡）試料とした。
【００１１】
以下では、便宜的にスパイクが発生するコンタクトをコンタクトＡ、発生しないコンタクトをコンタクトＢと呼ぶこととする。
【００１２】
図３は、コンタクトプラグ形成に関する工程の概略を示したものである。
【００１３】
コンタクト周辺の局所歪分布について、工程推移を明らかにするために、三角印のついた工程ごとに測定を行った。
【００１４】
図４及び５に、コンタクトＡとコンタクトＢの断面ＴＥＭ像を示す。
【００１５】
両方において、（ａ）から順に層間膜ＣＭＰ（Chemical Mechanical Polishing）後、コンタクト開口後、バリアメタル膜成長後、タングステン膜成長後、タングステン膜ＣＭＰ後の試料である。
【００１６】
シリサイド電極１０とシリコン基板１１の界面付近における歪を測定するため、番号をつけた点で測定を行った。測定した歪は、チャネル長方向の（紙面水平方向の）垂直歪である。
【００１７】
図６に、歪分布を示す。（ａ）がコンタクトＡ周辺であり、（ｂ）がコンタクトＢ周辺の歪分布である。横軸に測定点番号をとってある（図４及び５を参照。）。
【００１８】
両方のコンタクトに共通の特徴は、層間膜ＣＭＰ後からバリアメタル膜成長までは変化が小さく、この後のタングステン膜成長後に大きく圧縮側へ変化していることである。このことから、コンタクト周辺の格子歪には、タングステン膜の応力が大きく影響していることが分かる。
【００１９】
タングステン膜成長により、シリサイド電極周辺の歪分布は大きく変化しているが、特にスパイクが発生しやすいコンタクトＡでは、特徴的な歪分布が現れる。即ち、コンタクト角部付近（測定点（３）及び（７））で圧縮歪が大きく、そこからゲート電極側（測定点（１）、（２）及び測定点（８）、（９））へ移るにつれて急激に引っ張り側へ変化するという分布が現れる。この急激な歪変化が生じている領域は、ちょうどスパイクが観察される領域に一致している（図２を参照。）。
【００２０】
一方、スパイクが現れないコンタクトＢ周辺では、歪絶対値はコンタクトＡと同程度であるが、コンタクトＡに見られる急激な歪変化は見られない。
【００２１】
以上の比較から、スパイクはタングステン膜の応力によってコンタクト角部に生じる“急激な歪変化”が原因で発生すると考えられる。
【００２２】
以上の測定により明らかになったコンタクトＡとコンタクトＢ周辺の歪状態を模式的に表すと、図７のようになる。
【００２３】
シリコン基板２０に描かれている立方体は仮想的な弾性体であり、どのような変形（歪）が生じているかを、測定された歪値をもとに示している。点線が変形前，実線が変形後の状態を表している。
【００２４】
コンタクトＡにおけるシリサイド電極１２の周辺では、シリサイド電極１２とシリコン基板２０の界面が凹形になっている。このため、コンタクト材料として縮もうとしているタングステン膜１４が埋め込まれると、コンタクトプラグ１５の底部ではシリコン基板は圧縮され、反対に凹形の側面ではシリコン基板は引っ張り応力を受けることになる。これにより、シリサイド電極１２の角部で急激な歪変化が現れる。
【００２５】
一方、コンタクトＢの場合も、コンタクトプラグ１９の直下とその周辺とで歪が大きく変化し得るが、コンタクトＢ周辺のシリサイド電極１６／シリコン基板２０界面は平坦であるため、コンタクトＡほどの変化は現れない。
【００２６】
上記の一連の歪測定から、スパイク（結晶欠陥）の原因は、凹形のシリサイド／シリコン基板界面周辺に発生する急激な歪変化であり、その際の応力源はシリサイド上に形成されたコンタクトプラグである。よって、凹形のシリサイド／シリコン基板界面が形成された領域から離してコンタクトプラグを設置すれば、急激な歪変化を発生させずに済み、結果としてスパイクの発生が抑制される。
【００２７】
本発明は、上記の問題を鑑みてなされたものであり、その課題の一例は、ゲートピッチが小さい領域において、ゲート電極間のソース・ドレイン電極に結晶欠陥の発生無しに電気的コンタクトを取ることができる半導体装置を提供することである。
【課題を解決するための手段】
【００２８】
上記課題を解決するために、請求項１に記載の発明は、半導体基板上に絶縁層を介して設けられた２つのゲート電極間において前記ゲート電極間に設けられるコンタクトプラグを含む半導体装置であって、前記半導体基板には、２つの前記ゲート電極下のチャネル領域と、２つの前記チャネル領域に挟まれるソース・ドレイン領域が形成されており、前記ソース・ドレイン領域と接するシリサイド電極は、前記ソース・ドレイン領域と接する面の反対側の面に凹部を有しており、前記コンタクトプラグは、タングステンを用いた導電層と窒化チタンとチタンの積層膜で構成されるバリアメタル層とからなり、このバリアメタル層を介して導電層が前記シリサイド電極に設けられた前記凹部と接しており、前記コンタクトプラグは、２つの前記ゲート電極下のチャネル領域と、２つの前記チャネル領域に挟まれる前記ソース・ドレイン領域とが存在する第１の断面で、かつチャネル長方向に平行な前記第１の断面においては存在せず、前記第１の断面から垂直方向に外れて延設された前記ソース・ドレイン領域が存在する第２の断面で、かつ２つの前記チャネル領域が存在しない前記第２の断面において存在するように、前記延設された前記ソース・ドレイン領域上に配置されることを特徴とする。
【００３０】
請求項２に記載の発明は、請求項１に記載の半導体装置において、前記ゲート電極端と前記コンタクトプラグ端との距離の最小値が、５０ｎｍであることを特徴とする。
【発明の効果】
【００３１】
本発明によれば、スパイクの発生無しにコンタクトプラグを設置することができる。その結果、異常リークを起こすコンタクトを無くすことができ、高歩留まりの半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の第一実施形態における半導体装置に関して、添付図面を参照して説明する。
【００３３】
図８は、本発明の第一実施形態における半導体装置の構成を示す平面図である。また、図９及び図１０は、図８における線分ＡＡ'及び線分ＢＢ'の断面図である。
【００３４】
この半導体装置は、半導体基板２１、ゲート絶縁層２２、ゲート電極２５、サイドウォール２６、ソース２７、及びドレイン２８、シリサイド電極２９、エッチングストッパ層３０、層間絶縁膜３１、コンタクトプラグ３２及び素子分離３３を備える。
【００３５】
ここでは、チャネル領域３４の導電型がＰ型の場合、即ちＮＭＯＳＦＥＴについて説明するが、本実施形態はチャネル領域３４の導電型がＮ型の場合、即ちＰＭＯＳＦＥＴの場合にも同様に適用可能である。
【００３６】
図８乃至１０を参照して、半導体基板２１には、Ｎ型のソース２７及びドレイン２８がその表面に接するように設けられている。ソース２７とドレイン２８との間の領域は、電界効果トランジスタのチャネル領域３４である。ソース２７とドレイン２８との距離は、例えば、５０ｎｍである。
【００３７】
ゲート絶縁層２２は、チャネル領域３４とソース２７及びドレイン２８の各々の少なくとも一部とを覆うように設けられている。材質は、例えば酸化シリコンである。膜厚は、例えば２ｎｍである。
【００３８】
ゲート電極２５は、チャネル領域３４上のゲート絶縁層２２を覆うように設けられており、ポリシリコン層２３とシリサイド層２４の積層構造をとっている。ゲート電極２５の高さは、例えば１５０ｎｍである。また、ゲート電極２５の半導体基板２１の表面に平行な平面の大きさは、例えば５０ｎｍ×１００ｎｍである。
【００３９】
シリサイド層２４は、ポリシリコン層２３を覆うように設けられている。材質は、例えば、コバルトシリサイドである。膜厚は、例えば、３０ｎｍである。
【００４０】
サイドウォール２６は、ゲート電極２５の側面を覆い、下部がゲート絶縁層に接するように設けられている。その材質は、例えば酸化シリコン膜である。
【００４１】
シリサイド電極２９は、ソース２７及びドレイン２８の一部であり、材質は、例えばコバルトシリサイドである。膜厚は、例えば３０ｎｍである。
【００４２】
エッチングストッパ層３０は、ゲート絶縁層２２、サイドウォール２６、ゲート電極２５及びシリサイド電極２９を覆うように設けられている。例えば、窒化シリコン、窒化炭化シリコン膜、及び窒化アルミニウムシリコン膜の少なくとも１つを含む膜である。製造方法は、減圧ＣＶＤ（化学気相成長法；Chemical Vapor Deposition）法のようなＣＶＤ法である。原料ガスは、シラン又はジクロルシランである。成膜温度は、膜質（膜に引張応力を持たせる条件）から６００℃以上９００℃以下が好ましい。膜厚は、例えば、５０ｎｍである。モノメチルシランとヒドラジンを原料ガスとして、ＣＶＤ法で製膜しても良い。このエッチングストッパ層は、引張応力を有し、チャネル領域において、ゲート長方向には引っ張り応力、半導体基板表面法線方向には圧縮応力を及ぼす。また、チャネル領域の導電型がＮ型の場合には、エッチングストッパ層には圧縮応力を持たせてもよい。これは、成膜温度や膜組成等を変更することで可能である。
【００４３】
層間絶縁層３１は、エッチングストッパ層３０を覆うように設けられている。材質は、例えば酸化シリコン膜である。製造方法は、ＣＶＤ法である。膜厚は、例えば３００ｎｍである。コンタクトプラグ３２は導電層４２とバリアメタル層４３とからなる。コンタクトプラグの径は、例えば１００ｎｍである。導電層４２の材質は、例えばタングステンである。バリアメタル層４３は、例えば窒化チタンとチタンの積層膜である。
【００４４】
素子分離３３は、半導体基板２１に設けられた溝型構造であり、その内部は絶縁膜で埋設されている。その材質の少なくとも一部は、例えば酸化シリコンである。また、溝の深さは、例えば２００ｎｍである。
【００４５】
図８のように、ゲート電極下のチャネル領域を含み、かつチャネル長方向に平行な断面（図９）においてコンタクトプラグを設置せず、当該断面から垂直方向に外れ、延設されたドレイン３５にコンタクトプラグを設置することによって、コンタクトプラグを凹型のシリサイド電極／シリコン基板界面から離すことができる。よって、コンタクトプラグの応力が原因となるスパイクの発生を防止することができる。
【００４６】
以下、本発明の第二実施形態における半導体装置に関して、添付図面を参照して説明する。
【００４７】
図１１は、本発明の第二実施形態における半導体装置の構成を示す平面図である。また、図１２は、図１１における線分ＡＡ'の断面図であり、図１３は、図１２中の破線で囲んだ領域の拡大図である。
【００４８】
この半導体装置は、半導体基板２１、ゲート絶縁層２２、ゲート電極２５、サイドウォール２６、ソース２７、及びドレイン２８、シリサイド電極２９及び４１、エッチングストッパ層３０、層間絶縁膜３１、コンタクトプラグ３２及び４０、素子分離３３を備える。
【００４９】
ここでは、チャネル領域３４の導電型がＰ型の場合、即ちＮＭＯＳＦＥＴについて説明するが、本実施形態はチャネル領域３４の導電型がＮ型の場合、即ちＰＭＯＳＦＥＴの場合にも同様に適用可能である。
【００５０】
図１１乃至１３を参照して、半導体基板２１には、Ｎ型のソース２７及びドレイン２８がその表面に接するように設けられている。ソース２７とドレイン２８との間の領域は、電界効果トランジスタのチャネル領域３４である。ソース２７とドレイン２８との距離は、例えば５０ｎｍである。
【００５１】
ゲート絶縁層２２は、チャネル領域３４とソース２７及びドレイン２８の各々の少なくとも一部とを覆うように設けられている。材質は、例えば酸化シリコンである。膜厚は、例えば２ｎｍである。
【００５２】
ゲート電極２５は、チャネル領域３４上のゲート絶縁層２２を覆うように設けられており、ポリシリコン層２３とシリサイド層２４の積層構造をとっている。ゲート電極２５の高さは、例えば１５０ｎｍである。また、ゲート電極２５の半導体基板２１の表面に平行な平面の大きさは、例えば５０ｎｍ×１００ｎｍである。
【００５３】
シリサイド層２４は、ポリシリコン層２３を覆うように設けられている。材質は、例えばコバルトシリサイドである。膜厚は、例えば３０ｎｍである。
【００５４】
サイドウォール２６は、ゲート電極２５の側面を覆い、下部がゲート絶縁層に接するように設けられている。その材質は、例えば酸化シリコン膜である。
【００５５】
シリサイド電極２９及び４１は、ソース２７及びドレイン２８の一部であり、材質は、例えばコバルトシリサイドである。膜厚は、例えば３０ｎｍである。
【００５６】
エッチングストッパ層３０は、ゲート絶縁層２２、サイドウォール２６、ゲート電極２５及びシリサイド電極２９、４１を覆うように設けられている。例えば、窒化シリコン、窒化炭化シリコン膜、及び窒化アルミニウムシリコン膜の少なくとも１つを含む膜である。製造方法は、減圧ＣＶＤ法のようなＣＶＤ法である。原料ガスは、シラン又はジクロルシランである。成膜温度は、膜質（膜に引張応力を持たせる条件）から６００℃以上９００℃以下が好ましい。膜厚は、例えば５０ｎｍである。モノメチルシランとヒドラジンを原料ガスとして、ＣＶＤ法で製膜しても良い。このエッチングストッパ層は、引張応力を有し、チャネル領域において、ゲート長方向には引っ張り応力、半導体基板表面法線方向には圧縮応力を及ぼす。また、チャネル領域の導電型がＮ型の場合には、エッチングストッパ層には圧縮応力を持たせてもよい。これは成膜温度や膜組成等を変更することで可能である。
【００５７】
層間絶縁層３１は、エッチングストッパ層３０を覆うように設けられている。材質は、例えば酸化シリコン膜である。製造方法は、ＣＶＤ法である。膜厚は、例えば３００ｎｍである。
【００５８】
コンタクトプラグ３２及び４０は、導電層４２及び４４とバリアメタル層４３及び４５とからなる。コンタクトプラグの径は、例えば１００ｎｍである。導電層４２及び４４の材質は、例えばタングステンである。バリアメタル層４３及び４５は、例えば窒化チタンとチタンの積層膜である。
【００５９】
素子分離３３は、半導体基板２１に設けられた溝型構造であり、その内部は絶縁膜で埋設されている。その材質の少なくとも一部は、例えば酸化シリコンである。また、溝の深さは、例えば２００ｎｍである。
【００６０】
図１３に示されたコンタクトプラグ端３８とシリサイド電極端３６との距離、及びコンタクトプラグ端３９とシリサイド電極端３７との距離は、同一でも異なってもよいが、シリサイド電極４１周辺のシリコン基板における歪（図６のように測定される歪）の変化が十分緩やかになるように決定される。シリサイド電極端部とコンタクトホール端の距離を一定の距離以上に保つことにより、スパイクが発生しないコンタクトＢ周辺の歪分布のような緩やかな歪変化を実現できることは容易に推測できる。このコンタクトプラグ端とシリサイド電極端との距離の最小値は、例えば５０ｎｍである。
【００６１】
上記のシリサイド電極端部とコンタクトホール端の間の保つべき距離は、以下のように見積もることができる。即ち、コンタクトＢにおいてはスパイクが発生していないことを考慮すると、コンタクトＢ周辺で見られる程度の歪変化はスパイク発生に影響しないと考えられる。そこで、図５の測定点（１）よりもコンタクトホールから離れた位置にシリサイド電極端部が存在すれば、コンタクトＡ（図６（ａ））のような急激な歪変化が発生しないと考えられる。このことから、図５の測定点（１）とコンタクトホール端の距離を、上記のシリサイド電極端部とコンタクトホール端の間の保つべき距離として見積もると、およそ５０ｎｍとなる。
【００６２】
このようにコンタクトプラグ端とシリサイド電極端との距離を適切にとることにより、スパイクの発生を抑制することができる。
【００６３】
本発明は以上説明したように構成されるが、上記実施の形態に限定されるものではなく、本発明の要旨の範囲内において種々変更可能である。
【図面の簡単な説明】
【００６４】
【図１】スパイクが発生するコンタクト、及び発生しないコンタクトの回路内での位置を表す平面図である。
【図２】図１における線分ＡＡ'での断面模式図である。
【図３】歪分布の工程推移を評価した工程を示した図である。
【図４】各工程での歪測定位置を示すコンタクトＡの断面ＴＥＭ像である。
【図５】各工程での歪測定位置を示すコンタクトＢの断面ＴＥＭ像である。
【図６】（ａ）は各工程でのコンタクトＡ周辺の歪分布を表す図である。（ｂ）は各工程でのコンタクトＢ周辺の歪分布を表す図である。
【図７】歪測定結果をもとに各コンタクト周辺での歪の様子を模式的に表した図である。
【図８】本発明の第一実施形態を表す平面図である。
【図９】図８における線分ＡＡ'での断面図である。
【図１０】図８における線分ＢＢ'での断面図である。
【図１１】本発明の第二実施形態を表す平面図である。
【図１２】図１１における線分ＡＡ'での断面図である。
【図１３】図１２における破線部の拡大図である。
【符号の説明】
【００６５】
１、２、９                              ゲート電極
３、４、５、７、１５、１９  ３２、４０  コンタクトプラグ
６、１０、１２                          シリサイド電極
１４、１８                              タングステン膜
８                                      スパイク
１１、１６、２０、２１                  シリコン基板
２２                                    ゲート絶縁膜
２３                                    ポリシリコン層
２４                                    シリサイド層
２５                                    ゲート電極
２６                                    サイドウォール
２７                                    ソース
２８                                    ドレイン
２９、４１                              シリサイド電極
３０                                    エッチングストッパ膜
３１                                    層間絶縁膜
３２、４０                              コンタクトプラグ
３３                                    素子分離
３４                                    チャネル領域
３５                                    延設されたドレイン領域
３６、３７                              シリサイド電極端
３８、３９                              コンタクトプラグ端
４２、４４                              導電層
４３、４５                              バリアメタル層
【図１】
0005369406.tif 000002
【図２】
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【図３】
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【図６】
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【図７】
0005369406.tif 000006
【図８】
0005369406.tif 000007
【図９】
0005369406.tif 000008
【図１０】
0005369406.tif 000009
【図１１】
0005369406.tif 000010
【図１２】
0005369406.tif 000011
【図１３】
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【図４】
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【図５】
0005369406.tif 000014