(57)【特許請求の範囲】
【請求項１】
複数の走査線と複数のデータ線との交差に対応して設けられ、各々は、前記走査線が選択されたときに、前記データ線に供給されたデータビットに応じてオンまたはオフ状態となる画素と、
前記複数の走査線を所定の順番で選択する走査線駆動回路と、
前記走査線駆動回路によって選択された走査線に対応する画素に対し前記データビットを、前記データ線を介して供給するデータ線駆動回路と、
信号線で前記データ線駆動回路へアナログ信号を供給するＤ／Ａ変換回路と、
を有し、
前記データ線駆動回路は、
前記走査線駆動回路によっていずれかの一の走査線が選択される期間に、前記複数のデータ線をｐ（ｐは２以上の整数）本毎にまとめたブロックを、所定の順番で選択するブロック選択回路と、
前記Ｄ／Ａ変換回路から前記信号線に供給されたアナログ信号の電圧をｐビットのデータビットに変換するＡ／Ｄ変換回路と、
を含み、
前記Ｄ／Ａ変換回路は、前記走査線駆動回路によって選択される走査線と前記ブロック選択回路によって選択されるｐ本のデータ線との交差に対応するｐ個の画素のオンまたはオフ状態を規定するｐビットのデータを、アナログ信号に変換して前記信号線に供給し、
前記Ａ／Ｄ変換回路によって変換されたｐビットのデータビットを、前記ブロック選択回路によって選択されるブロックに属するｐ本のデータ線に供給する
ことを特徴とする電気光学装置。
【請求項２】
所定の単位期間を分割した複数のサブフィールド毎に前記画素のオンまたはオフ状態を制御する
ことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
複数の走査線と複数のデータ線との交差に対応して設けられ、各々は、前記走査線が選択されたときに、前記データ線に供給されたデータビットに応じてオンまたはオフ状態となる複数の画素を有する電気光学装置の駆動方法であって、
前記複数の走査線を所定の順番で選択し、
一の走査線が選択される期間に、前記複数のデータ線をｐ（ｐは２以上の整数）本毎にまとめたブロックを所定の順番で選択し、
選択される前記走査線と選択される前記ブロックに属するｐ本のデータ線との交差に対応するｐ個の画素のオンまたはオフ状態を規定するｐビットのデータを、アナログ信号に変換して信号線に供給し、
前記信号線に供給されたアナログ信号の電圧を、選択された走査線と選択されたブロックに属するｐ本のデータ線との交差に対応するｐ個の画素のデータビットに変換して、前記ｐ本のデータ線に供給する
ことを特徴とする電気光学装置の駆動方法。
【請求項４】
請求項１に記載の電気光学装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１フィールドを複数のサブフィールドに分割するとともに、各サブフィールドにおいて画素をオンまたはオフする技術に関する。
【背景技術】
【０００２】
液晶素子や有機ＥＬ素子などの表示素子を有する電気光学装置において階調表示を行う場合、次のような技術が提案されている。すなわち、１フィールドを複数のサブフィールドに分割するとともに、分割した各サブフィールドにおいて表示素子をオンまたはオフ状態として、１フィールドにおいて画素がオン（オフ）状態する時間の割合を変化させることによって中間階調表示を行う技術が提案されている（特許文献１参照）。
【特許文献１】特開２００３−１１４６６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、この技術において、表示可能な階調数を増加させるには、１フィールドを分割するサブフィールド数を多くする必要があり、また、高精細表示のためには、走査線数およびデータ線数を増加させて画素数を多くする必要がある。
したがって、階調数や画素数を増加させるには、非常に短期間のうち、オンまたはオフ状態を規定するデータを書き込まなければならないことになる。
本発明は、上述した事情に鑑みてなされたもので、その目的の一つは、画素がオンまたはオフのいずれかしか取り得ない構成において、階調数や画素数の増加に容易に対処できる電気光学装置、その駆動方法および電子機器を提供することにある。
【課題を解決するための手段】
【０００４】
上記課題を解決するために、本発明に係る電気光学装置にあっては、複数の走査線と複数のデータ線との交差に対応して設けられ、各々は、前記走査線が選択されたときに、前記データ線に供給されたデータビットに応じてオンまたはオフ状態となる画素と、前記複数の走査線を所定の順番で選択する走査線駆動回路と、前記走査線駆動回路によって選択された走査線に対応する画素に対し前記データビットを、前記データ線を介して供給するデータ線駆動回路と、信号線で前記データ線駆動回路へアナログ信号を供給するＤ／Ａ変換回路と、を有し、前記データ線駆動回路は、前記走査線駆動回路によっていずれかの一の走査線が選択される期間に、前記複数のデータ線をｐ（ｐは２以上の整数）本毎にまとめたブロックを、所定の順番で選択するブロック選択回路と、前記Ｄ／Ａ変換回路から前記信号線に供給されたアナログ信号の電圧をｐビットのデータビットに変換するＡ／Ｄ変換回路と、を含み、前記Ｄ／Ａ変換回路は、前記走査線駆動回路によって選択される走査線と前記ブロック選択回路によって選択されるｐ本のデータ線との交差に対応するｐ個の画素のオンまたはオフ状態を規定するｐビットのデータを、アナログ信号に変換して前記信号線に供給し、前記Ａ／Ｄ変換回路によって変換されたｐビットのデータビットを、前記ブロック選択回路によって選択されるブロックに属するｐ本のデータ線に供給することを特徴とする。本発明によれば、アナログ信号の電圧を変換することでｐビットのデータビットを得るので、転送レートの高速化や接続点・配線数の増加を抑えることが可能となる。
【０００５】
本発明において、所定の単位期間を分割した複数のサブフィールド毎に前記画素のオンまたはオフ状態を制御する構成としても良い。この構成によれば、オンおよびオフ状態の中間的な階調表現が可能となる。
なお、本発明は、電気光学装置のみならず、電気光学装置の駆動方法としても、また、電気光学装置を柚須売る電子機器としても概念することが可能である。
【発明を実施するための最良の形態】
【０００６】
以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の実施形態に係る電気光学装置のシステム構成を示すブロック図である。この図に示されるように、電気光学装置は、表示制御回路１０と表示パネル１００とに大別され、表示制御回路１０が表示パネル１００を制御する構成となっている。
【０００７】
ここで、説明の便宜上、表示パネル１００について先に説明する。
図２は、表示パネル１００の構成を示すブロック図である。
この図に示されるように、表示パネル１００における表示領域１０１では、１、２、３、…、ｍ行目の走査線１１２がＸ方向（図において横方向）に延在するように設けられ、また、１、２、３、…、８ｎ列目のデータ線１１４がＹ方向（図において縦方向）に延在するように、かつ、各走査線１１２と互いに電気的に絶縁を保つように設けられている。
なお、ｍ、ｎは、それぞれ２以上の整数である。
また、ｍ行の走査線１１２と８ｎ列のデータ線１１４との交差のそれぞれに対応して、画素１１０が配設されている。したがって、本実施形態では、表示領域１０１において画素１１０が縦ｍ行×横８ｎ列でマトリクス状に配列することになるが、本発明をこの配列に限定する趣旨ではない。
【０００８】
本実施形態においてｐを「８」として、データ線１１４が８列毎にブロック化されている。詳細には、データ線１１４は、１〜８列目、９〜１６列目、１７〜２４列目、…、（８ｎ−７）〜８ｎ列というように８列毎にブロック化されている。このため、ブロックを単位としてみると、１、２、３、…、ｎ番目のブロックが設けられることになる。
【０００９】
表示領域１０１の周辺には、各走査線１１２にそれぞれ走査信号を供給する走査線駆動回路としてのＹシフトレジスタ１３０と、各データ線１１４にそれぞれデータビットを供給するデータ線駆動回路１４０とがそれぞれ配設される。
このうち、Ｙシフトレジスタ１３０は、タイミング制御回路２０による制御にしたがって、後述するサブフィールドの各々において、１、２、３、…、ｍ行目の走査線１１２をそれぞれ順番に選択するものである。詳細には、Ｙシフトレジスタ１３０は、サブフィールドの開始時に供給されるパルス信号Ｄyを、図９に示されるように、クロック信号Ｃlyの論理レベルが変化する毎に順次シフトするとともに、そのシフトしたパルス信号の幅をクロック信号Ｃlyの半周期に狭めて、１、２、３、…、ｍ行目の走査線１１２に走査信号Ｇ1、Ｇ2、Ｇ3、…、Ｇmとして出力する。
このため、走査信号がＨレベルとなったときに、その走査線が選択されることになる。
一方、データ線１１４の１、２、３、…、８ｎ列目に供給されるデータビットを、それぞれｄ1、ｄ2、ｄ3、…、ｄ(8n)と表記する。なお、データ線駆動回路１４０については後述する。
【００１０】
図３は、表示パネル１００における画素１１０の一例を示す図である。
画素１１０については、互いに構成が共通であるので、ここでは、一般化してｉ行ｊ列の画素１１０について説明する。
なお、ｉは、画素１１０が配列する行を一般的に示す場合の記号であって、この説明では、１以上ｍ以下の整数であり、また、ｊは、画素１１０が配列する列を一般的に示す場合の記号であって、１以上８ｎ以下の整数である。
【００１１】
図３に示されるように、画素１１０は、液晶素子１２０、ｎチャネル型のトランジスタ１２１、ＮＯＴ回路１２３、１２４、アナログスイッチ（トランスファーゲート）１２５、１２６を含む。ｉ行ｊ列の画素１１０において、トランジスタ１２１のゲート電極はｉ行目の走査線１１２に接続される一方、そのソース電極はｊ列目のデータ線１１４に接続され、そのドレイン電極は、ＮＯＴ回路１２３の入力端に接続されている。ＮＯＴ回路１２３の出力端は、ＮＯＴ回路１２４の入力端に接続されており、ＮＯＴ回路１２４の出力端は、ＮＯＴ回路１２３の入力端に接続されている。
ここで、ＮＯＴ回路１２３の入力端およびＮＯＴ回路１２４の出力端を接続点Ｑとし、ＮＯＴ回路１２３の出力端およびＮＯＴ回路１２４の入力端を接続点／Ｑとする。
ｉ行目の走査線１１２がＨレベルとなってトランジスタ１２１がオンしたとき、ｉ行ｊ列の画素１１０では、ｊ列目のデータ線１１４に供給されたデータビットｄjが接続点Ｑで、データビットｄjの反転ビットが接続点／Ｑで、それぞれ記憶される。なお、記憶されたデータビットは、ｉ行目の走査線１１２がＬレベルとなっても、スタティックに記憶される。
【００１２】
液晶素子１２０は、画素毎の画素電極１１８と各画素にわたって共通であって信号Ｖcomが印加されるコモン電極１０８とで液晶を挟持したものであり、保持電圧に応じて透過率が変化する構成となっている。ただし、本実施形態において液晶素子１２０に保持される電圧は、後述するようにオンまたはオフ電圧の２値のみである。このため、液晶素子１２０をノーマリーブラックモードとした場合、オン電圧を保持したときに明状態（オン状態）となり、オフ電圧を保持したときに暗状態（オフ状態）となる。
【００１３】
アナログスイッチ１２５、１２６は、接続点Ｑにおけるビットが「０」である場合（接続点／Ｑにおけるビットが「１」である場合）にそれぞれオフ、オンして、画素電極１１８に信号Ｖoffを印加する一方、接続点Ｑにおけるビットが「１」である場合（接続点／Ｑにおけるビットが「０」である場合）にそれぞれオン、オフして、画素電極１１８に信号Ｖonを印加する。
なお、実際には図３において破線で示されるように、各列においてデータビットｄjの反転ビット／ｄjを供給するデータ線１１４が列毎に設けられるとともに、各画素においてトランジスタ１２２が設けられる構成が好ましいが、本発明では画素１１０がオンまたはオフ状態となれば良く、その内部構成については重要ではないので、これ以上の説明を省略している。
【００１４】
信号Ｖcom、Ｖon、Ｖoffは、図１におけるタイミング制御回路２０によって、図４に示されるような電圧で供給される。詳細には、図４に示されるように、信号Ｖcomの電圧は、１フィールド（１ｆ）毎にＶh、Ｖlで交互に切り替わる。また、信号Ｖonは信号Ｖcomと反対の電圧をとり、信号Ｖoffは信号Ｖcomと同一の電圧をとる。
したがって、接続点Ｑにおけるビットが「０」である場合、画素電極１１８にコモン電極１０８と同電圧が印加されるので、液晶素子１２０の保持電圧ＶＬＣは、オフ電圧に相当するゼロとなる。一方、接続点Ｑにおけるビットが「１」である場合、画素電極１１８にコモン電極１０８と反対の電圧が印加されるので、液晶素子１２０の保持電圧ＶＬＣは、オン電圧に相当する（Ｖh−Ｖl）となる。
また、接続点Ｑにおけるビットが「１」である場合において、信号Ｖcomが電圧Ｖlであれば、画素電極１１８はコモン電極１０８よりも高位（正極性）となり、信号Ｖcomが電圧Ｖhであれば、画素電極１１８はコモン電極１０８よりも低位（負極性）となるので、液晶素子１２０は１フィールド毎に交流駆動されて、液晶の劣化が防止されることになる。
【００１５】
なお、図４は、接続点Ｑで記憶されたビットが「０」または「１」で一定である場合に、液晶素子１２０の保持電圧ＶＬＣがどうなるかを示すに過ぎない。実際には、接続点Ｑに記憶されるビットは、後述するように１フィールドを分割したサブフィールド毎に書き換えられる。
また、図３に示した画素１１０の構成は、表示素子として液晶素子１２０を用いた場合の一例であり、後述するように種々の構成が適用可能である。
【００１６】
本実施形態において液晶素子１２０は、オン状態とオフ状態との２通りしか取り得ない。このような液晶素子１２０を用いて階調を表現するために、本実施形態では、単位期間である１フィールド（１ｆ）を複数のサブフィールドに分割するとともに、このサブフィールド毎に液晶素子１２０を明状態または暗状態として、１フィールド（１ｆ）においてオン状態（オフ状態）が占める期間の割合を制御する構成となっている。
ここで、１フィールドとは、表示領域１０１における画素１１０のすべてにおいて階調表現に要する単位期間をいい、ノンインターレース方式におけるフレームと同義であって、１６．７ミリ秒（フィールド周波数６０Ｈｚの１周期分）で一定である。
【００１７】
そこで次に、本実施形態におけるフィールドおよびサブフィールドについて図８を参照して説明する。図８は、本実施形態に係る電気光学装置のフィールド構成を示す図である。
画素の階調を８ビットの表示データで「０」から「２５５」までの２５６段階で表現する場合、例えば図８に示されるように、１フィールド（１ｆ）は、サブフィールドｓｆ０〜ｓｆ７に分割される。ここで、サブフィールドｓｆ０〜ｓｆ７の期間長は、８ビットの重みに応じて、それぞれ「１」、「２」、「４」、「８」、「１６」、「３２」、「６４」、「１２８」の割合となるように設定される。
なお、図８では、サブフィールドｓｆ３〜ｓｆ７の期間長が一見すると同一であるかのように示されているが、これは紙面の制約の都合であり、実際には上記割合に設定される。
【００１８】
説明を再び図１に戻すと、表示制御回路１０は、タイミング制御回路２０、フィールドメモリ３０、ＬＵＴ（ルックアップテーブル）４０、ブロック化回路５０およびＤ／Ａ変換回路６０を含む。
タイミング制御回路２０は、制御信号Ｃtrを生成して、表示パネル１００におけるＹシフトレジスタ１３０やデータ線駆動回路１４０の駆動制御するほか、この駆動制御に合わせてフィールドメモリ３０やＬＵＴ４０なども制御する。
なお、制御信号Ｃtrには、パルス信号Ｄy、クロック信号Ｃlyや、後述するパルス信号Ｄx、クロック信号Ｃlxのほか、表示パネル１００の全画素１１０にわたって共通の信号Ｖcom、Ｖon、Ｖoffが含まれる。
【００１９】
フィールドメモリ３０は、縦ｍ行×横８ｎ列の画素配列に対応した記憶領域を有し、各記憶領域では、それぞれに対応する画素１１０の階調値を指定する表示データＤaが記憶される。
なお、表示データＤaは、図示省略した上位回路から供給される。
タイミング制御回路２０は、マトリクス配列の画素１１０を点順次的に走査するとともに、走査対象とした画素の表示データＤaを、記憶領域のアドレスＲadを指定してサブフィールド毎に読み出す。なお、フィールドメモリ３０からの表示データＤaの読み出しは、点順次的となるが、画素に対するデータビットの書き込みは、後述するようにブロック順次となる。
【００２０】
ＬＵＴ４０は、読み出された表示データＤaを、サブフィールドに対応するデータビットＤbに変換するものである。ここで、８ビットの表示データＤaを十進値で表したときの階調値が最低値の「０」であるときに最も暗い黒を指定し、十進値が大きくなるにつれて徐々に明るい階調を指定し、最大値の「２５５」であるときに最も明るい白を指定するものとする。上述したように液晶素子１２０は、オフ状態のときに暗状態となるノーマリーブラックモードとしているので、階調値が大きくなるにつれてオン状態となる期間の割合を高くすれば良い。
したがって、ＬＵＴ４０の変換内容は、図５に示されるようなものとなり、表示データＤaの８ビットのうち、サブフィールドに対応したビットを抜き出すことと等価である。例えば、表示データＤaの階調値が「２５０」の二進値を、重みの小さい最下位ビットから順に配列させると、０１０１１１１１となるから、サブフィールドｓｆ１、ｓｆ３〜ｓｆ７において「１」のデータビットＤbに、それ以外のサブフィールドｓｆ０、ｓｆ２において「０」のデータビットＤbに、それぞれ変換される。
【００２１】
ブロック化回路５０は、ＬＵＴ４０により変換されたデータビットＤbを、データ線のブロック毎に８ビットずつまとめて、データＤcとして出力する回路である。ここで、データＤcは、ブロックにおける８列のデータビットＤbを、左から順に１、２、３、…、８列と配列させたものとする。
【００２２】
Ｄ／Ａ変換回路６０は、このように配列させたデータＤcを、図６に示されるような電圧のアナログ信号Ａnに変換し、信号線１５２を介して表示パネル１００に供給する。例えば、あるブロックにおいて１、２、３、…、８列の順序で配列させたデータビットＤcが（０１１０００００）であれば、０．０６ボルトのアナログ信号Ａnに変換される。
なお、Ｄ／Ａ変換回路６０におけるこの変換内容は、データＤcを、１列目を最下位ビットとし、８列目を最上位ビットとして考えたときに、十進値の百分の一（ボルト）の電圧に変換する、というものであるが、これはあくまでも一例である。
【００２３】
さて、データ線駆動回路１４０は、ブロック選択回路として機能するＸシフトレジスタ１４２と、ブロック毎に設けられたＡ／Ｄ変換回路１４４と、データ線１１４毎に設けられたラッチ回路１４６とを有する。このうち、Ｘシフトレジスタ１４２は、図９に示されるように、走査線が選択される期間（Ｈ）の開始時に供給されるパルス信号Ｄxを、クロック信号Ｃlxの論理レベルが変化する毎に順次シフトするとともに、そのシフトしたパルス信号の幅をクロック信号Ｃlxの半周期に狭めて、各ブロックに対応してサンプリング信号Ｓ1、Ｓ2、Ｓ3、…、Ｓnとして出力する。
すなわち、サンプリング信号がＨレベルとなったときに、そのサンプリング信号に対応するブロックが選択されることになる。
【００２４】
Ａ／Ｄ変換回路１４４は、図７に示されるように、信号線１５２に供給されたアナログ信号Ａnを、ブロックに属する８列のデータ線１１４のそれぞれに対応するように、８ビットのデータビットに変換して出力するものである。なお、Ａ／Ｄ変換回路１４４の変換内容は、Ｄ／Ａ変換回路６０によって変換された電圧を復元する内容であれば良い。
また、ラッチ回路１４６は、Ａ／Ｄ変換回路１４４から出力されるデータビットを、サンプリング信号が出力されたときにラッチしてデータ線１１４に出力するものである。
【００２５】
次に、本実施形態に係る電気光学装置の動作について、上述した図８に加えて図９および図１０を参照しつつ説明する。図９および図１０は、本実施形態に係る電気光学装置における各部の動作を説明するための図である。
【００２６】
まず、１フィールドを分割したサブフィールドｓｆ０〜ｓｆ７の各開始時において、タイミング制御回路２０は、Ｙシフトレジスタ１３０にスタートパルス信号Ｄyを出力する。これにより、走査線１１２は、サブフィールドｓｆ０〜ｓｆ７の各々にわたって１、２、３、…、ｍ行の順番で選択されることになる。
【００２７】
１フィールドにおける最初のサブフィールドｓｆ０において、１行目の走査線１１２が選択されて走査信号Ｇ1がＨレベルになるとき、表示制御回路１０および表示パネル１００では、次のように動作する。
まず、フィールドメモリ３０から、１行目であって１、２、３、…、８ｎ列目の画素に対応する表示データＤaが読み出される。読み出された表示データＤaは、それぞれが指定する階調値およびサブフィールドｓｆ０に対応するデータビットＤbに、ＬＵＴ４０によって変換される。
変換されたデータビットＤbは、図１０に示されるように１〜８列、９〜１６列、１７〜２４列、…、（８ｎ−７）〜８ｎ列のブロックにまとめられて順番にＤ／Ａ変換回路６０によりアナログ信号Ａnに変換され、信号線１５２を介してデータ線駆動回路１４０に供給される。信号線１５２を介してデータ線駆動回路１４０に供給されたアナログ信号Ａnは、Ａ／Ｄ変換回路１４４によって直ちにデータビットに変換（復元）される。
【００２８】
一方、タイミング制御回路２０は、１〜８列、９〜１６列、１７〜２４列、…、（８ｎ−７）〜８ｎ列のブロックに対応したアナログ信号Ａnに変換されるタイミングに合わせて、サンプリング信号Ｓ1、Ｓ2、Ｓ3、…、Ｓnが順番にＨレベルとなるようにパルス信号Ｄxおよびクロック信号ＣlxをＸシフトレジスタ１４２に供給する。
したがって、図１０に示されるように、サンプリング信号Ｓ1がＨレベルとなるときに、アナログ信号ＡnをＡ／Ｄ変換回路１４４によって復元したデータビットは、１番目のブロック、すなわち１〜８列目に対応するものとなり、これらが１番目のブロックに対応するラッチ回路１４６にラッチされて、データビットｄ1〜ｄ8として供給される。
次に、サンプリング信号Ｓ2がＨレベルとなるときに、アナログ信号Ａnを復元したデータビットは、２番目のブロック、すなわち２〜１６列目に対応するものとなり、これらが２番目のブロックに対応するラッチ回路１４６にラッチされて、データビットｄ9〜ｄ16として供給される。
以下同様な動作が、サンプリング信号ＳnがＨレベルとなるまで実行され、これにより、ｎ番目のブロックに対応する（８ｎ−７）〜８ｎ列目のデータ線には、データビットｄ(8n-7)〜ｄ(8n)が供給される。
走査信号Ｇ1がＨレベルであるから、１行１列〜１行８ｎ列の画素１１０には、サブフィールドｓｆ０におけるデータビットｄ1〜ｄ(8n)が書き込まれる。
【００２９】
サブフィールドｓｆ０において、次に２行目の走査線１１２が選択されて走査信号Ｇ2がＨレベルになる。
２行目についても１行目と同様に、フィールドメモリ３０から２行１列〜２行８ｎ列の画素に対応する表示データＤaが順番に読み出されて、それぞれ階調値およびサブフィールドｓｆ０に対応するデータビットＤbに変換される。変換されたデータビットＤbは、各ブロックにまとめられて順番にＤ／Ａ変換回路６０によりアナログ信号Ａnに変換され、信号線１５２を介してデータ線駆動回路１４０に供給されて、Ａ／Ｄ変換回路１４４によって直ちにデータビットに復元される。
そして、復元されたデータビットがラッチ回路に順番にブロック毎にラッチされ、データ線１１４に供給されて、２行目の画素１１０に書き込まれる。
以下同様な動作が３、４、５、…、ｍ行目に対して実行される。
なお、各画素１１０においては、書き込まれたデータビットに応じてオン状態またはオフ状態となるが、この状態は、次のサブフィールドｓｆ１のデータビットが新たに書き込まれるまで継続する。したがって、各画素１１０では、サブフィールドｓｆ０で書き込まれたデータビットに応じたオンオフ状態が、階調を指定する８ビットの表示データＤaうち、最も重みの小さい「１」の期間にわたって継続することになる。
【００３０】
サブフィールドｓｆ０における書き込みが終了すると、サブフィールドｓｆ１、ｓｆ２、ｓｆ３、…、ｓｆ７においても、ＬＵＴ４０において参照されるサブフィールドが変更される以外、同様な動作が実行される。
これにより、各画素１１０では、表示データＤaの各ビットに応じたオンオフ状態が、ビットの重みに対応する期間にわたってそれぞれ継続するので、１フィールド期間を単位としてもみたときに、オン状態が表示データＤaで指定される階調値に応じた期間となり、これにより当該階調値が表現されることになる。
【００３１】
次に、本実施形態において、表示データＤaのデータビットＤbへの変換、ブロック化、アナログ信号Ａnへの変換、データビットへの復元についての一例について図１１を参照して説明する。
この図は、選択された走査線１１２と、選択されるブロックに属する８列のデータ線１１４との交差に対応する８個の画素に対し、サブフィールドｓｆ０〜Ｓｆ７の各々において、いかなるデータビットが供給されるのかを示す図であり、当該８個の画素の階調を指定する表示データＤaが十進値で、それぞれ「２５０」、「２４４」、「２３９」、「２４７」、「２５３」、「１４」、「１１」、「２５１」である場合を例にとっている。
十進値が「２５０」である表示データＤaは、サブフィールドｓｆ０において、図５および図１１に示されるように、０のデータビットに変換される。十進値がそれぞれ「２４４」、「２３９」、「２４７」、「２５３」、「１４」、「１１」、「２５１」である表示データＤaについても、同様にサブフィールドｓｆ０において、それぞれ０、１、１、１、０、１、１のデータビットに変換される。
したがって、これらをまとめたデータビットＤcは、（００１１１０１１）となるので、Ｄ／Ａ変換回路６０によって電圧２．２０ボルトのアナログ信号Ａnに変換される。
なお、この変換内容については図６では漏れているが、上述したように、重みの小さい最下位ビットから順に配列されていることを考慮して、（０・２０＋０・２１＋１・２２＋１・２３＋１・２４＋０×２５＋１×２６＋１×２７）×０．０１により２．２０ボルトであると求められる。
そして、２．２０ボルトのアナログ信号Ａnは、Ａ／Ｄ変換回路１４４によって、（００１１１０１１）に復元されて、データビットとして当該ブロックに属する８列のデータ線１１４に供給されることになる。
サブフィールドｓｆ１〜ｓｆ７については、サブフィールドｓｆ０の変換から類推されるので、特に説明は要しないであろう。
【００３２】
本実施形態では、２５６階調の表示を例にとっているが、表示可能な階調数をさらに増加させるには、サブフィールドをさらに細かく分割する必要があるので、表示制御回路１０から表示パネル１００へデータビットを１画素ずつシリアル転送する従来構成では、必然的に駆動周波数を高くする必要がある。
また、本実施形態では、画素１１０をｍ行×８ｎ列で配列させているが、画素数をさらに増加させる場合に、従来構成では必然的に駆動周波数を高くする必要がある。
これに対して、本実施形態では、８列の画素に対するデータビットを、ブロックを単位として書き込む、一種の相展開方式となっているので、データビットを１画素ずつシリアル転送する従来構成と比較して、転送レートを実質的に１／８に抑えることができる。このため、本実施形態では、駆動周波数が高くなるのを抑えつつ、表示可能な階調数や画素数を増加させることが容易となる。
なお、データビットを１画素ずつシリアル転送するのではなく、時間軸に８倍に伸長してパラレルで転送する構成では、駆動周波数が高くなるのを抑えることができるが、この構成では、表示制御回路１０から表示パネル１００に対して、パラレル転送のための信号線が８本必要となるので、表示制御回路１０および表示パネル１００の接続点数や配線スペースの増加が免れない。
これに対して、本実施形態によれば、表示制御回路１０から表示パネル１００に対して、８ビットのデータビットをアナログ信号Ａnに変換して信号線１５２に供給しているので、信号線数は「１」で済み、接続点数や配線数において有利となる。
【００３３】
なお、本実施形態では、各ブロックに対応させてＡ／Ｄ変換回路１４４をｎ個設けたが、図１２に示されるように、表示パネル１００の入力側にＡ／Ｄ変換回路１４４を１個だけ設け、変換したデータビットを８本のビット線１４７に分配するとともに、データ線１１４毎のラッチ回路１４６が、分配されたデータビットをブロックに対応するサンプリング信号にしたがってデータ線１４４にサンプリングする構成としても良い。この構成では、表示パネル１００内では、８本のビット線１４７が必要となるが、Ａ／Ｄ変換回路１４４は１個で済み、また同様に、階調数や画素数の増加に容易に対処できるとともに、接続点数や、表示制御回路１０から表示パネル１００への配線数において有利である。
【００３４】
なお、本実施形態では、１つのブロックに属するデータ線数ｐを「８」とした場合について例示したが、ｐについては２以上の整数であれば良い。
また、実施形態では、液晶素子１２０をノーマリーブラックモードとして説明したが、オン状態のときに暗状態となり、オフ状態のときに明状態となるノーマリーホワイトモードとしても良い。
図８に示したサブフィールドの期間の比や、順番、数などは、あくまでも一例である。例えば、階調値にかかわりなく画素を強制的にオフ状態とさせるサブフィールドを挿入しても良い。
さらに、実施形態では、１フィールドを表示データＤaの８ビットのそれぞれに対応したサブフィールドに分割するとともに、これらの期間の比をビットの重みに応じて設定し、ビットに応じて液晶素子１２０をオンまたはオフ状態に制御して階調を表現したが、単なる２値的なオンオフ表示をするのであれば、１フィールドサブフィールドに分割する必要はない。また、１つの画素を複数のサブ画素に分割して、これらのサブ画素をオンオフすることで階調を表現しても良く、この際に、サブフィールドに分割する手法を併用しても良い。
【００３５】
くわえて、実施形態においては、画素１１０における表示素子として液晶素子１２０を例にとって説明したが、データビットに応じてオンまたはオフ状態となる素子であれば良い。例えば有機ＥＬ素子や、電気泳動素子（いわゆる電子ペーパー）、ミラーの傾きがオンオフに対応した位置をとり、オン状態のときだけ入射光を所定方向に反射させるミラー素子などにも適用可能である。
【００３６】
＜電子機器＞
次に、上述した実施形態に係る電気光学装置を用いた電子機器の一例として、上述した電気光学装置をライトバルブとして用いたプロジェクタについて説明する。図１３は、このプロジェクタの構成を示す平面図である。
この図に示されるように、プロジェクタ２１００の内部には、ハロゲンランプ等の白色光源からなるランプユニット２１０２が設けられている。このランプユニット２１０２から射出された投射光は、内部に配置された３枚のミラー２１０６および２枚のダイクロイックミラー２１０８によってＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。なお、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ２１２２、リレーレンズ２１２３および出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれる。
【００３７】
このプロジェクタ２１００では、表示パネル１００を含む電気光学装置が、Ｒ、Ｇ、Ｂの各色に対応して３組設けられる。そして、Ｒ、Ｇ、Ｂの各色に対応する表示データがそれぞれ外部上位回路から供給されて、フィールドメモリに記憶される構成となっている。ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂの構成は、上述した実施形態における表示パネル１００と同様であり、Ｒ、Ｇ、Ｂのそれぞれに対応するデータビットで、サブフィールド毎にそれぞれ駆動されるものである。
ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム２１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。したがって、各色の画像が合成された後、スクリーン２１２０には、投射レンズ２１１４によってカラー画像が投射されることとなる。
【００３８】
なお、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー２１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。また、ライトバルブ１００Ｒ、１００Ｂの透過像は、ダイクロイックプリズム２１１２により反射した後に投射されるのに対し、ライトバルブ１０Ｇの透過像はそのまま投射されるので、ライトバルブ１００Ｒ、１００Ｂによる水平走査方向は、ライトバルブ１００Ｇによる水平走査方向と逆向きにして、左右を反転させた像を表示する構成となっている。
【００３９】
電子機器としては、図１３を参照して説明した他にも、テレビジョンや、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、携帯電話機、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種の電子機器に対して、本発明に係る電気光学装置が適用可能なのは言うまでもない。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態に係る電気光学装置の構成を示すブロック図である。
【図２】同電気光学装置における表示パネルの構成を示す図である。
【図３】同表示パネルにおける画素の構成を示す図である。
【図４】同画素の動作を示す図である。
【図５】同電気光学装置におけるルックアップテーブルの変換内容を示す図である。
【図６】同電気光学装置におけるＤ／Ａ変換回路の変換内容を示す図である。
【図７】同電気光学装置におけるＡ／Ｄ変換回路の変換内容を示す図である。
【図８】同電気光学装置におけるフィールド構成等を示すである。
【図９】同電気光学装置の動作を示す図である。
【図１０】同電気光学装置の動作を示す図である。
【図１１】同電気光学装置における変換動作の一例を示す図である。
【図１２】同表示パネルの別構成を示す図である。
【図１３】同電気光学装置を適用したプロジェクタの構成を示す図である。
【符号の説明】
【００４１】
１０…表示制御回路、２０…タイミング制御回路、４０…ＬＵＴ、６０…Ｄ／Ａ変換回路、１００…表示パネル、１０１…表示領域、１１０…画素、１１２…走査線、１１４…データ線、１２０…液晶素子、１３０…Ｙシフトレジスタ、１４０…データ線駆動回路、１４２…Ｘシフトレジスタ、１４４…Ａ／Ｄ変換回路、１５２…信号線、２１００…プロジェクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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