(57)【特許請求の範囲】
【請求項１】
互いに電気的に接続された複数の第１のゲート電極と、互いに電気的に接続された複数の第１のソースと、互いに電気的に接続された複数の第１のドレインとを含んだ複数の第１の電界効果トランジスタを有し、前記第１のゲート電極及び前記第１のドレインが互いに電気的に接続された第１のトランジスタユニットと、
互いに電気的に接続された複数の第２のゲート電極と、互いに電気的に接続された複数の第２のソースと、互いに電気的に接続された複数の第２のドレインとを含んだ複数の第２の電界効果トランジスタを有し、前記第２のゲート電極が前記第１のゲート電極に電気的に接続された第２のトランジスタユニットと、
前記第１のゲート電極及び前記第２のゲート電極と電気的に分離された複数のダミーゲート電極と、
を備え、
前記第１のゲート電極、前記第２のゲート電極及び前記ダミーゲート電極は互いに平行に配列され、任意の前記第１のゲート電極と任意の前記第２のゲート電極との間に少なくとも１つの前記ダミーゲート電極が配置され、
前記第１のトランジスタユニット及び前記第２のトランジスタユニットは同一の素子領域に設けられ、
前記第１のゲート電極、前記第２のゲート電極及び前記ダミーゲート電極は前記素子領域を横切り、
前記素子領域は複数の辺によって規定された多角形形状を有し、
前記辺の少なくとも１つは、前記第１のゲート電極、前記第２のゲート電極及び前記ダミーゲート電極のいずれとも交差せず、且つ前記第１のゲート電極、前記第２のゲート電極及び前記ダミーゲート電極のいずれに対しても非平行である
ことを特徴とする半導体装置。
【請求項２】
互いに電気的に接続された複数の第１のゲート電極と、互いに電気的に接続された複数の第１のソースと、互いに電気的に接続された複数の第１のドレインとを含んだ複数の第１の電界効果トランジスタを有し、前記第１のゲート電極及び前記第１のドレインが互いに電気的に接続された第１のトランジスタユニットと、
互いに電気的に接続された複数の第２のゲート電極と、互いに電気的に接続された複数の第２のソースと、互いに電気的に接続された複数の第２のドレインとを含んだ複数の第２の電界効果トランジスタを有し、前記第２のゲート電極が前記第１のゲート電極に電気的に接続された第２のトランジスタユニットと、
前記第１のゲート電極及び前記第２のゲート電極と電気的に分離された複数のダミーゲート電極と、
を備え、
前記第１のゲート電極、前記第２のゲート電極及び前記ダミーゲート電極は互いに平行に配列され、任意の前記第１のゲート電極と任意の前記第２のゲート電極との間に少なくとも１つの前記ダミーゲート電極が配置され、
互いに隣接する前記第２のゲート電極間に少なくとも１つの前記ダミーゲート電極が配置されている
ことを特徴とする半導体装置。
【請求項３】
互いに電気的に接続された複数の第１のゲート電極と、互いに電気的に接続された複数の第１のソースと、互いに電気的に接続された複数の第１のドレインとを含んだ複数の第１の電界効果トランジスタを有し、前記第１のゲート電極及び前記第１のドレインが互いに電気的に接続された第１のトランジスタユニットと、
互いに電気的に接続された複数の第２のゲート電極と、互いに電気的に接続された複数の第２のソースと、互いに電気的に接続された複数の第２のドレインとを含んだ複数の第２の電界効果トランジスタを有し、前記第２のゲート電極が前記第１のゲート電極に電気的に接続された第２のトランジスタユニットと、
前記第１のゲート電極及び前記第２のゲート電極と電気的に分離された複数のダミーゲート電極と、
を備え、
前記第１のゲート電極、前記第２のゲート電極及び前記ダミーゲート電極は互いに平行に配列され、任意の前記第１のゲート電極と任意の前記第２のゲート電極との間に少なくとも１つの前記ダミーゲート電極が配置され、
前記第１及び第２のゲート電極のうち連続して配置された３つを左ゲート電極、中央ゲート電極及び右ゲート電極としたとき、
前記中央ゲート電極と前記左ゲート電極との間に配置された前記ダミーゲート電極の数は、前記中央ゲート電極と前記右ゲート電極との間に配置された前記ダミーゲート電極の数と異なる
ことを特徴とする半導体装置。
【請求項４】
前記第１のゲート電極、前記第２のゲート電極及び前記ダミーゲート電極は同じピッチで配列している
ことを特徴とする請求項１、２又は３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１のゲート電極、前記第２のゲート電極及び前記ダミーゲート電極は、同一の電極幅を有し且つ同一の電極長を有する
ことを特徴とする請求項１、２又は３のいずれか１項に記載の半導体装置。
【請求項６】
前記第２のゲート電極の数は前記第１のゲート電極の数よりも多い
ことを特徴とする請求項１、２又は３のいずれか１項に記載の半導体装置。
【請求項７】
前記第１のトランジスタユニットには信号が入力し、前記第２のトランジスタユニットからは増幅信号が出力される
ことを特徴とする請求項１、２又は３のいずれか１項に記載の半導体装置。
【請求項８】
前記第１のトランジスタユニット及び前記第２のトランジスタユニットはカレントミラー回路を構成する
ことを特徴とする請求項１、２又は３のいずれか１項に記載の半導体装置。
【請求項９】
前記ダミーゲート電極は一定電位に接続されている
ことを特徴とする請求項１、２又は３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、携帯型無線端末の送信部の高周波電力増幅器に、ＣＭＯＳ回路を用いることが提案されている（特許文献１参照）。ＣＭＯＳ回路に用いられるトランジスタは、微細プロセスで作製されるため、一般に耐圧が低い。したがって、大きな電力を出力するためには、大きな電流を出力する必要がある。大きな出力電流を得るため、同一の素子領域に複数のトランジスタを配置し、これらのトランジスタを並列接続した構造が提案されている。この場合、通常はマルチフィンガーと呼ばれるレイアウト構造が採用されている。このマルチフィンガー型のレイアウト構造では、互いに平行に配置され、且つ互いに電気的に接続された複数のゲート電極が同一の素子領域上に配置されている。
【０００３】
しかしながら、上述したマルチフィンガー型のレイアウト構造を有するＣＭＯＳトランジスタを用いた増幅回路では、入力信号と出力信号との間で線形性を示す領域が狭い。そのため、従来は線形性に優れた高性能の電力増幅器を得ることが困難であった。
【特許文献１】特開２００７−６０６１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、優れた特性を実現するための構造を有する半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００５】
本発明の一視点に係る半導体装置は、互いに電気的に接続された複数の第１のゲート電極と、互いに電気的に接続された複数の第１のソースと、互いに電気的に接続された複数の第１のドレインとを含んだ複数の第１の電界効果トランジスタを有し、前記第１のゲート電極及び前記第１のドレインが互いに電気的に接続された第１のトランジスタユニットと、互いに電気的に接続された複数の第２のゲート電極と、互いに電気的に接続された複数の第２のソースと、互いに電気的に接続された複数の第２のドレインとを含んだ複数の第２の電界効果トランジスタを有し、前記第２のゲート電極が前記第１のゲート電極に電気的に接続された第２のトランジスタユニットと、前記第１のゲート電極及び前記第２のゲート電極と電気的に分離された複数のダミーゲート電極と、を備え、前記第１のゲート電極、前記第２のゲート電極及び前記ダミーゲート電極は一方向に配列され且つ互いに平行に配置され、互いに隣接する前記第１のゲート電極と前記第２のゲート電極との間に少なくとも１つの前記ダミーゲート電極が配置されている。
【発明の効果】
【０００６】
本発明によれば、優れた特性を実現するための構造を有する半導体装置を得ることが可能となる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態について図面を参照して説明する。
【０００８】
（実施形態１）
図１は、本発明の第１の実施形態に係る半導体装置（高周波電力増幅器）の平面構成を模式的に示した図である。図２は、図１のＡ−Ａ線に沿った断面構成を模式的に示した図である。図１及び図２に示した半導体装置（高周波電力増幅器）は、マルチフィンガー型のレイアウト構造を有している。
【０００９】
図１に示すように、半導体基板（シリコン基板）１１には素子領域１２が設けられ、素子領域１２は絶縁膜で形成された素子分離領域１３で囲まれている。素子領域１２の平面形状は、複数の辺によって規定された多角形形状である。本実施形態では、素子領域１２の平面形状は、４つの辺（エッジ）２１〜２４で規定された四角形形状である。
【００１０】
素子領域１２及び素子分離領域１３を有する基板１０上には、ゲート絶縁膜（図示せず）を介して複数のゲート電極３１、３２及び３３が形成されている。ゲート電極３１は第１の電界効果トランジスタの第１のゲート電極、ゲート電極３２は第２の電界効果トランジスタの第２のゲート電極、ゲート電極３３はダミーゲート電極である。これらのゲート電極３１、３２及び３３は、一方向に配列され且つ互いに平行に配置されている。また、これらのゲート電極３１、３２及び３３は同一ピッチで配置されている。ゲート電極３１、３２及び３３の電極幅Ｗは互いに等しく、且つゲート電極３１、３２及び３３の電極長Ｌは互いに等しい。また、ゲート電極３１、３２及び３３は、いずれも素子領域１２を横切っている。ダミーゲート電極３３は、互いに隣接する第１のゲート電極３１と第２のゲート電極３２との間に配置されている。また、ダミーゲート電極３３は、互いに隣接する第２のゲート電極３２間にも配置されている。
【００１１】
素子領域１２の表面にはソース／ドレイン用の拡散領域４１が形成されている。これらの拡散領域４１は、ゲート電極３１、３２及び３３をマスクとして用いて、不純物元素をイオン注入することで形成される。
【００１２】
第１の電界効果トランジスタの第１のゲート電極３１どうしは互いに電気的に接続されている。また、第１の電界効果トランジスタのソースどうしも互いに電気的に接続されており、第１の電界効果トランジスタのドレインどうしも互いに電気的に接続されている。したがって、複数の第１の電界効果トランジスタが並列に接続されており、これらの第１の電界効果トランジスタによって第１のトランジスタユニットが構成されている。
【００１３】
第２の電界効果トランジスタの第２のゲート電極３２どうしは互いに電気的に接続されている。また、第２の電界効果トランジスタのソースどうしも互いに電気的に接続されており、第２の電界効果トランジスタのドレインどうしも互いに電気的に接続されている。したがって、複数の第２の電界効果トランジスタが並列に接続されており、これらの第２の電界効果トランジスタによって第２のトランジスタユニットが構成されている。
【００１４】
図１及び図２からわかるように、上述した第１のトランジスタユニット及び第２のトランジスタユニットは同一の素子領域１２に形成されている。
【００１５】
第１の電界効果トランジスタのゲート電極３１と、第２の電界効果トランジスタのゲート電極３２とは、素子領域１２の外側に設けられた共通電極３４を介して互いに電気的に接続されている。また、第１の電界効果トランジスタのドレインは、拡散領域上に設けられたドレインコンタクト並びに共通電極３４上に設けられたコンタクトを介して、第１及び第２の電界効果トランジスタのゲート電極３１及び３２に電気的に接続されている。そして、第１及び第２の電界効果トランジスタのゲート電極３１及び３２並びに第１の電界効果トランジスタのドレインには、入力信号（入力電流ＩIN）が入力している。第２の電界効果トランジスタのドレインからは、拡散領域上に設けられたドレインコンタクトを介して、出力信号（出力電流ＩOUT）が出力される。また、第１及び第２の電界効果トランジスタのソースは、拡散領域上に設けられたソースコンタクト並びに素子分離領域１３に設けられた基板コンタクト５１を介して接地電位に接続されている。ダミーゲート電極３３は、素子領域１２の外側に設けられた共通電極３５を介して互いに電気的に接続されている。ダミーゲート電極３３は、ゲート電極３１及び３２から電気的に分離されており、共通電極３５上に設けられたコンタクトを介して接地電位に接続されている。
【００１６】
図３は、図１及び図２に示した高周波電力増幅器の等価回路である。上述したように、複数の第１の電界効果トランジスタによって第１のトランジスタユニットＴ1が構成されており、複数の第２の電界効果トランジスタによって第２のトランジスタユニットＴ2が構成されている。第１のトランジスタユニットＴ1のゲート電極、第２のトランジスタユニットＴ1のゲート電極、及び第１のトランジスタユニットＴ1のドレインには、入力電流信号ＩINが入力している。また、第２のトランジスタユニットＴ2のドレインからは出力電流信号ＩOUTが出力される。図３に示した回路は、カレントミラー型回路として機能する。
【００１７】
一般に、電界効果トランジスタのドレイン及びソース間を流れる電流ＩDは次の式で与えられる。
【００１８】
ＩD＝（Ｗ／２Ｌ）μＣOX（ＶGS−ＶTH）2                （１）
ここで、Ｌは電界効果トランジスタのゲート長であり、Ｗは電界効果トランジスタのゲート幅である。μはキャリア移動度であり、ＣOXはゲート絶縁膜のキャパシタンスである。また、ＶGSはゲート電圧（ゲート及びソース間の電圧）であり、ＶTHは電界効果トランジスタの閾値電圧である。
【００１９】
図３に示したカレントミラー回路では、入力電流信号ＩINと出力電流信号ＩOUTの間に、次の関係が成立する。
【００２０】
ＩOUT＝｛（Ｍ2Ｗ2／Ｌ2）／（Ｍ1Ｗ1／Ｌ1）｝ＩIN              （２）
ここで、Ｌ1及びＬ2はそれぞれ第１及び第２の電界効果トランジスタのゲート長であり、Ｗ1及びＷ2はそれぞれ第１及び第２の電界効果トランジスタのゲート幅（トランジスタ１個あたりのゲート幅）である。また、Ｍ1及びＭ2はそれぞれ、第１及び第２の電界効果トランジスタのゲート電極の本数である。本実施形態では、第１及び第２の電界効果トランジスタのゲート長は互いに等しく、ゲート幅も互いに等しい。したがって、式（２）は以下のように表される。
【００２１】
ＩOUT＝（Ｍ2／Ｍ1）ＩIN                （３）
本実施形態では、第１の電界効果トランジスタのゲート電極３１の本数Ｍ1が２本、第２の電界効果トランジスタのゲート電極３２の本数Ｍ2が４本である。したがって、電流利得は２となる。このように、第２の電界効果トランジスタのゲート電極３２の本数を、第１の電界効果トランジスタのゲート電極３１の本数よりも多くすることで、第２のトランジスタユニットからは増幅信号を出力することができる。
【００２２】
上述したことからわかるように、式（１）に示したように個々のトランジスタではゲート−ソース間電圧ＶGSとドレイン電流ＩDとの関係が非線形であっても、図３に示したようなカレントミラー回路を構成することにより、入力電流信号ＩINと出力電流信号ＩOUTとの関係は線形となる。
【００２３】
ところで、式（２）或いは式（３）に示したような入力電流−出力電流間の線形関係が成立するためには、カレントミラー回路を構成する２つのトランジスタがいずれも式（１）に示す関係を満たしている必要がある。しかしながら、実際には、ゲート電極のサイズ（長さＬ及び幅Ｗ）が互いに等しいトランジスタを、同一プロセス及び同一条件で作製したとしても、必ずしもゲート−ソース間電圧ＶGSや閾値電圧ＶTHが等しくなるとは限らない（特開２００５−８６１２０号公報参照）。すなわち、例えばトランジスタの発熱による特性変動等により、２つのトランジスタ（第１及び第２のトランジスタユニット）の特性をそろえることは一般的には容易ではない。
【００２４】
本実施形態では、図１及び図２に示したような構成を採用することにより、２つのトランジスタ（第１及び第２のトランジスタユニット）の特性をそろえることが可能であり、線形性に優れた高性能の電力増幅器を得ることが可能である。以下、この点について説明を加える。
【００２５】
トランジスタが高密度で配置されていると、トランジスタで発生した熱を周囲に発散させ難くなる。すなわち、隣接するトランジスタ間の間隔が狭いと、トランジスタで発生した熱を周囲に発散させ難くなる。そのため、特に、同一の素子領域内に複数のゲート電極を配列させたマルチフィンガー型のレイアウト構造では、中央部のトランジスタと周辺部のトランジスタとで大きな温度差が生じてしまう。その結果、中央部のトランジスタと周辺部のトランジスタとでトランジスタ特性が大きく異なってしまい、トランジスタ特性を均一化することが困難になる。
【００２６】
上述したような問題を回避するためには、隣接するトランジスタ間の間隔を広くすればよい。しかしながら、マルチフィンガー型のレイアウト構造では、隣接するトランジスタ間にはソース／ドレイン用の拡散領域が存在するため、隣接するトランジスタ間の間隔を広くすると、拡散領域の面積が増大する。その結果、拡散領域に起因する寄生容量が増大し、トランジスタの高速化の大きな妨げとなる。
【００２７】
本実施形態では、隣接するトランジスタ間にダミーゲート電極を設けているため、隣接するトランジスタ間の間隔を広くしても、拡散領域の面積を減少させることができる。また、ダミーゲート電極に基づくダミートランジスタには電流を流さないようにできるため（例えば、ダミーゲート電極を接地電位にする）、ダミートランジスタによる発熱の問題はない。したがって、本実施形態によれば、発熱によるトランジスタ特性の不均一化を抑制できるとともに、寄生容量の増大を防止することができ、優れた特性を有する半導体装置を得ることが可能となる。すなわち、線形性に優れた高性能の電力増幅器を得ることが可能となる。
【００２８】
以下、トランジスタ特性の不均一化に関し、トランジスタの閾値電圧ＶTHの不均一化について説明する。
【００２９】
閾値電圧ＶTHは、トランジスタの基板電位の変動の影響を受ける。基板電位の変動は、以下のようにして生じる。チャネル内の電子が加速されて結晶格子と衝突すると、インパクトイオン化現象により、新たに電子とホールの対が発生する。このようにして発生した電子やホールの一部がチャネルから逸脱して基板側に移動することにより、基板電位が変動する。電子が結晶格子に衝突する要因としては、結晶の周期性の乱れがあげられる。具体的には、不純物、結晶欠陥、格子振動（フォノン）などがあげられる。チャネルの温度が上昇すると、格子振動が活発化する。したがって、チャネルの温度が上昇すると、電子の衝突頻度が高くなり、基板電位の変動によってトランジスタの閾値電圧が変動する。したがって、カレントミラー回路を構成する２つのトランジスタの温度が異なれば、２つのトランジスタの閾値電圧ＶTHも異なる。そのため、２つのトランジスタ間で式（１）中のＶTHが互いに異なることとなり、式（２）や式（３）が成立しなくなる。
【００３０】
本実施形態では、上述したような構成を有しているため、カレントミラー回路を構成する２つのトランジスタの温度上昇の不均一化を抑制することが可能である。そのため、カレントミラー回路を構成する２つのトランジスタの閾値電圧ＶTHの変動を均一化することが可能である。したがって、式（２）や式（３）が成立するための前提条件を満たすことが可能であり、線形性に優れた高性能の電力増幅器を得ることが可能となる。
【００３１】
また、本実施形態では、第１及び第２の電界効果トランジスタのゲート電極３１及び３２がいずれも、ゲート電極３１及び３２の近傍に設けられた共通電極３４に接続されている。そのため、寄生抵抗の影響をほとんど受けず、ゲート電極３１の電位とゲート電極３２の電位をほぼ同一にすることができる。また、第１及び第２の電界効果トランジスタのソースがいずれも、素子領域１２の近傍に設けられた基板コンタクト５１を介して接地電位に接続されている。そのため、寄生抵抗の影響をほとんど受けず、第１の電界効果トランジスタのソース電位と第２の電界効果トランジスタのソース電位をほぼ同一にすることができる。したがって、２つのトランジスタのゲート及びソース間の電圧ＶGSをほぼ同一にすることができる。その結果、２つのトランジスタの特性をそろえることができ、線形性に優れた高性能の電力増幅器を得ることが可能となる。
【００３２】
また、本実施形態では、第１のゲート電極３１の重心位置と第２のゲート電極３２の重心位置とが一致している。以下、説明を加える。ゲート電極３１、３２及び３３の配列方向に座標軸を規定する。そして、図１の位置Ｃを座標原点とする。この場合、第１のゲート電極３１では、“＋３”の座標位置及び“−３”の座標位置にゲート電極３１が存在する。したがって、第１のゲート電極３１では、座標原点Ｃが重心位置となる。第２のゲート電極３２では、“＋１”、“−１”、“＋５”及び“−５”の座標位置にゲート電極３２が存在する。したがって、第２のゲート電極３２でも、座標原点Ｃが重心位置となる。すなわち、第１のゲート電極３１の重心位置と第２のゲート電極３２の重心位置とは一致している。
【００３３】
なお、上述した例では、第１のゲート電極３１の重心位置と第２のゲート電極３２の重心位置とが一致しているが、第１のゲート電極３１、第２のゲート電極３２及びダミーゲート電極３３の配列方向に座標軸を設定し、例えば素子領域１２の中央部を座標原点としたときに、第１のゲート電極３１の座標の和の絶対値と第２のゲート電極３２の座標の和の絶対値とが等しくなるようにしてもよい。簡単に言えば、第１のゲート電極３１の重心位置座標の絶対値と第２のゲート電極３２の重心位置座標の絶対値とが一致するようにしてもよい。
【００３４】
素子領域１２上に第１のゲート電極３１、第２のゲート電極３２及びダミーゲート電極３３を配列した場合、トランジスタの発熱作用により、第１のゲート電極３１、第２のゲート電極３２及びダミーゲート電極３３の配列方向に温度分布が生じる。通常は、素子領域１２の中央部（座標原点）から周辺部に向かって温度が下降していく。したがって、第１のゲート電極３１の重心位置座標の絶対値と第２のゲート電極３２の重心位置座標の絶対値とが一致するように、第１のゲート電極３１及び第２のゲート電極３２を配置すれば、第１のゲート電極３１に対する温度分布の影響度と、第２のゲート電極３２に対する温度分布の影響度を、ほぼ同等にすることができる。すなわち、第１の電界効果トランジスタ全体に対する温度分布の影響度と、第２の電界効果トランジスタ全体に対する温度分布の影響度を、ほぼ同等にすることができる。したがって、２つのトランジスタユニットの特性をそろえることができ、線形性に優れた高性能の電力増幅器を得ることが可能となる。
【００３５】
なお、トランジスタ特性に影響を与える各種変動要因を考慮すると、第１のゲート電極３１の重心位置と第２のゲート電極３２の重心位置とが一致するように、第１のゲート電極３１及び第２のゲート電極３２を配置することがより望ましい。すなわち、第１のゲート電極３１の座標の和と第２のゲート電極３２の座標の和とが等しくなるように、第１のゲート電極３１及び第２のゲート電極３２を配置することがより望ましい。例えば、不純物濃度のばらつきに起因して閾値電圧ＶTHがばらつく場合がある。このような場合には、重心位置が一致するように第１のゲート電極３１及び第２のゲート電極３２を配置することで、第１の電界効果トランジスタ全体に対する閾値ばらつきの影響度と、第２の電界効果トランジスタ全体に対する閾値ばらつきの影響度を、ほぼ同等にすることができる。したがって、２つのトランジスタユニットの特性をそろえることができ、線形性に優れた高性能の電力増幅器を得ることが可能となる。
【００３６】
また、本実施形態では、図２に示すように、第１及び第２の電界効果トランジスタいずれも、ゲート電極の左側にソースが配置されており、ゲート電極の右側にドレインが配置されている。そのため、不純物のイオン注入角度に依存する閾値電圧ＶTHの変動の影響を抑制することができる。したがって、２つのトランジスタユニットの特性をそろえることができ、線形性に優れた高性能の電力増幅器を得ることが可能となる。
【００３７】
（実施形態２）
図４は、本発明の第２の実施形態に係る半導体装置（高周波電力増幅器）の平面構成を模式的に示した図である。図５は、図４のＡ−Ａ線に沿った断面構成を模式的に示した図である。図４及び図５に示した半導体装置（高周波電力増幅器）は、マルチフィンガー型のレイアウト構造を有している。
【００３８】
なお、本実施形態の基本的な構成は第１の実施形態の構成と同様であり、第１の実施形態で述べた効果と同様の効果を得ることができる。したがって、第１の実施形態で説明した事項については説明を省略する。また、等価回路についても、図３に示した第１の実施形態の等価回路と同じである。
【００３９】
本実施形態では、互いに隣接する第１のゲート電極３１と第２のゲート電極３２との間に、２本のダミーゲート電極３３が配置されている。また、互いに隣接する第２のゲート電極３２間にも、２本のダミーゲート電極３３が配置されている。このように、ダミーゲート電極３３の本数を増やすことにより、正規のゲート電極（第１のゲート電極３１、第２のゲート電極３２）間の間隔をより大きくすることができる。そのため、発熱によるトランジスタ特性の不均一化をより確実に抑制することができる。したがって、より線形性に優れた高性能の電力増幅器を得ることが可能となる。
【００４０】
ところで、素子領域に音響的な定在波（フォノン）が励起されると、フォノンによって結晶の周期性が乱され、チャネル中の電子が結晶格子に衝突する頻度が高くなる。その結果、第１の実施形態で述べた温度上昇と同様の理由により、閾値電圧ＶTHが変動する。したがって、素子領域に音響的な定在波が励起されることは、カレントミラー回路の特性劣化の要因となる。ゲート電極３１、３２及び３３が、ゲート電極３１、３２及び３３に平行な辺（素子領域のエッジ）で挟まれていると、音響波の反射によって定在波が励起されやすくなる。
【００４１】
本実施形態では、素子領域１２の平面形状は、６つの辺（エッジ）２１、２２、２３ａ、２３ｂ、２４ａ及び２４ｂで規定された多角形形状である。辺２１及び辺２２は互いに平行であり、かつゲート電極３１、３２及び３３に対して垂直である。一方、辺２３ａ、２３ｂ、２４ａ及び２４ｂは、ゲート電極３１、３２及び３３に対して非平行である。したがって、図４に示すような構成を採用することにより、素子領域に音響的な定在波が励起されることを効果的に防止することができる。その結果、カレントミラー回路の特性劣化を防止することが可能となり、線形性に優れた高性能の電力増幅器を得ることが可能となる。
【００４２】
なお、現実的な半導体製造プロセスでは、上述した辺２３ａ、２３ｂ、２４ａ及び２４ｂは、図４に示すように階段状に形成される。すなわち、斜辺２３ａ、２３ｂ、２４ａ及び２４ｂは、厳密に見れば（ミクロ的に見れば）、多数の微小な辺によって構成されることになる。しかしながら、このような微小な辺の長さは、斜辺２３ａ、２３ｂ、２４ａ及び２４ｂの長さに比べて十分に短い。したがって、マクロ的には、階段状の形状を無視することができる。すなわち、マスクパターンの製造技術に起因して生じる微細な階段状の形状は無視することができる。したがって、素子領域１２は６つの辺（エッジ）２１、２２、２３ａ、２３ｂ、２４ａ及び２４ｂで規定された６角形形状であると見なすことができる。
【００４３】
なお、一般的に言えば、本実施形態の素子領域は以下のように表される。すなわち、素子領域は複数の辺によって規定された多角形形状を有しており、辺の少なくとも１つは、第１のゲート電極、第２のゲート電極及びダミーゲート電極のいずれとも交差せず、且つ第１のゲート電極、第２のゲート電極及びダミーゲート電極のいずれに対しても非平行である。
【００４４】
また、本実施形態においても、図４に示すように、第１のゲート電極３１の重心位置と第２のゲート電極３２の重心位置とが一致している。一般的に言えば、第１のゲート電極３１の重心位置座標の絶対値と第２のゲート電極３２の重心位置座標の絶対値とが一致している。したがって、第１の実施形態と同様、２つのトランジスタユニットの特性をそろえることができ、線形性に優れた高性能の電力増幅器を得ることが可能となる。
【００４５】
（実施形態３）
図６は、本発明の第３の実施形態に係る半導体装置（高周波電力増幅器）の平面構成を模式的に示した図である。図７は、図６のＡ−Ａ線に沿った断面構成を模式的に示した図である。図６及び図７に示した半導体装置（高周波電力増幅器）は、マルチフィンガー型のレイアウト構造を有している。
【００４６】
なお、本実施形態の基本的な構成は第１の実施形態の構成と同様であり、第１の実施形態で述べた効果と同様の効果を得ることができる。したがって、第１の実施形態で説明した事項については説明を省略する。また、等価回路についても、図３に示した第１の実施形態の等価回路と同じである。
【００４７】
第１及び第２の実施形態では、正規のゲート電極（第１のゲート電極３１、第２のゲート電極３２）間に配置されるダミーゲート電極の数は同じであった。本実施形態では、正規のゲート電極間に配置されるダミーゲート電極の数が同じではない。
【００４８】
すでに述べたように、素子領域に音響的な定在波（フォノン）が励起されることは、カレントミラー回路の特性劣化の要因となる。トランジスタ動作に用いられる正規のゲート電極（第１のゲート電極３１、第２のゲート電極３２）が一定の周期（一定の間隔）で配置されていると、そのような一定の周期に基づく音響的な定在波（フォノン）が励起されやすくなる。本実施形態では、正規のゲート電極間に配置されるダミーゲート電極の数が同じではないため、音響的な定在波（フォノン）が励起されにくくなる。その結果、カレントミラー回路の特性劣化を防止することが可能となり、線形性に優れた高性能の電力増幅器を得ることが可能となる。
【００４９】
なお、一般的に言えば、本実施形態の構成は以下のように表される。すなわち、第１及び第２のゲート電極のうち連続して配置された３つを左ゲート電極、中央ゲート電極及び右ゲート電極としたとき、中央ゲート電極と左ゲート電極との間に配置されたダミーゲート電極の数は、中央ゲート電極と右ゲート電極との間に配置された前記ダミーゲート電極の数と異なる。
【００５０】
また、本実施形態においても、第２の実施形態と同様、素子領域１２の平面形状は、６つの辺（エッジ）２１、２２、２３ａ、２３ｂ、２４ａ及び２４ｂで規定された多角形形状である。したがって、このような観点からも、第２の実施形態と同様に、音響的な定在波（フォノン）が励起されにくくなる。
【００５１】
また、本実施形態においても、図６に示すように、第１のゲート電極３１の重心位置と第２のゲート電極３２の重心位置とが一致している。一般的に言えば、第１のゲート電極３１の重心位置座標の絶対値と第２のゲート電極３２の重心位置座標の絶対値とが一致している。したがって、第１の実施形態と同様、２つのトランジスタユニットの特性をそろえることができ、線形性に優れた高性能の電力増幅器を得ることが可能となる。
【００５２】
以上、本発明の各実施形態について説明したが、上述した各実施形態で述べた事項は適宜組み合わせることが可能である。
【００５３】
また、上述した各実施形態で述べた構造は、ｎ型ＭＯＳトランジスタ（ｎ型ＭＩＳトランジスタ）の他、ｐ型ＭＯＳトランジスタ（ｐ型ＭＩＳトランジスタ）にも適用可能である。
【００５４】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態に係る半導体装置の平面構成を模式的に示した図である。
【図２】本発明の第１の実施形態に係る半導体装置の断面構成を模式的に示した図である。
【図３】本発明の第１、第２及び第３の実施形態に係り、高周波電力増幅器の等価回路を示した図である。
【図４】本発明の第２の実施形態に係る半導体装置の平面構成を模式的に示した図である。
【図５】本発明の第２の実施形態に係る半導体装置の断面構成を模式的に示した図である。
【図６】本発明の第３の実施形態に係る半導体装置の平面構成を模式的に示した図である。
【図７】本発明の第３の実施形態に係る半導体装置の断面構成を模式的に示した図である。
【符号の説明】
【００５６】
１０…基板      １１…半導体基板
１２…素子領域      １３…素子分離領域
２１、２２、２３、２３ａ、２３ｂ、２４、２４ａ、２４ｂ…辺（エッジ）
３１…第１のゲート電極      ３２…第２のゲート電極
３３…ダミーゲート電極      ３４、３５…共通電極
４１…拡散領域      ５１…基板コンタクト
【図１】
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【図２】
0005283943.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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