(57)【特許請求の範囲】
【請求項１】
直流電源が接続されることにより、それぞれ、所定の第１の電位となる第１の電源ラインおよび該第１の電位よりも低い第２の電位となる第２の電源ラインと、
前記第１の電源ラインと前記第２の電源ラインとの間に直列に接続された、第１の電源ライン側のキャパシタ、および第２の電源ライン側の、負の閾値電圧を有する第１のＮチャネルトランジスタからなる時定数回路と、
入力側が前記キャパシタと前記第１のＮチャネルトランジスタとの接続ノードに接続され、出力側が前記第１のＮチャネルトランジスタのゲートに接続されたインバータと、
前記第１の電源ラインと前記第２の電源ラインとの間に接続され、ゲートが、前記キャパシタと前記第１のＮチャネルトランジスタとの接続ノードに間接的に接続され該接続ノードの電位の上昇による該ゲートの電位上昇を受けて導通する第２のＮチャネルトランジスタとを備えたことを特徴とする静電気放電保護回路。
【請求項２】
前記インバータの出力を入力とする第２のインバータを備え、該第２のインバータの出力と前記第２のＮチャネルトランジスタのゲートとが接続されてなることを特徴とする請求項１記載の静電気放電保護回路。
【請求項３】
前記第１の電源ラインにカソードが接続され前記第２の電源ラインにアノードが接続されたダイオードを備えたことを特徴とする請求項１又は２記載の静電気放電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路を静電気放電から保護する静電気放電保護回路に関する。
【背景技術】
【０００２】
静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）による電荷が半導体集積回路に印加されると、その半導体集積回路内の素子が損傷を受ける可能性がある。そこで、従来より、半導体集積回路に静電気放電保護回路を備え、この静電気放電保護回路でＥＳＤによる電荷を放電することにより、その半導体集積回路内の素子を保護する技術が、例えば特許文献１に提案されている。
【０００３】
図９は、特許文献１に提案された静電気放電保護回路の構成を示す図である。
【０００４】
図９に示す静電気放電保護回路１００は、半導体集積回路に備えられており、この静電気放電保護回路１００には、図示しない直流電源が接続されることにより、それぞれ、電源電圧の電位ＶＤＤとなる第１の電源ライン１００＿１およびその電位ＶＤＤよりも低い電位ＶＳＳとなる第２の電源ライン１００＿２が備えられている。第２の電源ライン１００＿２はフレームグランドＧＮＤに接続されている。
【０００５】
また、この静電気放電保護回路１００には、第１の電源ライン１００＿１と第２の電源ライン１００＿２との間に直列に接続された、抵抗１０１ａおよびキャパシタ１０１ｂからなる時定数回路１０１が備えられている。
【０００６】
さらに、静電気放電保護回路１００には、第１の電源ライン１００＿１と第２の電源ライン１００＿２との間に接続された、比較的サイズの大きなＮチャネルトランジスタ１０２が備えられている。
【０００７】
また、静電気放電保護回路１００には、抵抗１０１ａとキャパシタ１０１ｂとの接続ノードと、Ｎチャネルトランジスタ１０２のゲートとの間に直列に接続された３つのインバータ１０３，１０４，１０５が備えられている。インバータ１０３は、第１の電源ライン１００＿１と第２の電源ライン１００＿２との間に直列接続された、Ｐチャネルトランジスタ１０３ａとＮチャネルトランジスタ１０３ｂから構成されている。また、インバータ１０４は、第１の電源ライン１００＿１と第２の電源ライン１００＿２との間に直列接続された、Ｐチャネルトランジスタ１０４ａとＮチャネルトランジスタ１０４ｂから構成されている。さらに、インバータ１０５は、第１の電源ライン１００＿１と第２の電源ライン１００＿２との間に直列接続された、Ｐチャネルトランジスタ１０５ａとＮチャネルトランジスタ１０５ｂから構成されている。
【０００８】
また、静電気放電保護回路１００には、第１の電源ライン１００＿１にカソードが接続されるとともに第２の電源ライン１００＿２にアノードが接続されたダイオード１０６が備えられている。尚、このダイオード１０６の両端には、半導体集積回路を構成する内部回路（図示せず）が接続されている。
【０００９】
先ず、この静電気放電保護回路１００における通常の動作について説明する。通常動作時には、直流電源から第１の電源ライン１００＿１に所定の動作電圧が印加されており、キャパシタ１０１ｂには、抵抗１０１ａを介して所定の動作電圧分の電荷が充電されている。このため、インバータ１０３の入力側のノードは‘Ｈ’レベルにあり、次段のインバータ１０４の入力側のノードは‘Ｌ’レベルにあり、さらに次段のインバータ１０５の入力側のノードは‘Ｈ’レベルにある。従って、インバータ１０５の出力側のノードは‘Ｌ’レベルにある。即ち、Ｎチャネルトランジスタ１０２のゲートは‘Ｌ’レベルにある。このため、Ｎチャネルトランジスタ１０２はオフ状態にある。このように、図９に示す静電気放電保護回路１００では、通常動作時には第１の電源ライン１００＿１と第２の電源ライン１００＿２との間に電流が流れない構成となっている。従って、通常動作時には、静電気放電保護回路１００は動作しない。
【００１０】
次に、半導体集積回路がＥＳＤイベントの発生を受けた場合における静電気放電保護回路１００の動作について説明する。ＥＳＤイベントは、半導体集積回路を搬送する時などに人体や搬送機器に静電気が帯電してそれが半導体集積回路内に流れることにより発生する。最初の時点では、第１の電源ライン１００＿１は、第２の電源ライン１００＿２と等電位にある。ここで、ＥＳＤイベントとして、第２の電源ライン１００＿２を基準にして第１の電源ライン１００＿１に正のＥＳＤサージが印加されるものとする。このＥＳＤサージによる電荷は、抵抗１０１ａを経由してキャパシタ１０１ｂに充電される。ここで、抵抗１０１ａの抵抗値とキャパシタ１０１ｂの容量値とにより定まる時定数ＲＣの値は十分に大きく、従ってインバータ１０３の入力側のノードは、時定数ＲＣに応じた期間‘Ｌ’レベルに維持される。インバータ１０３の入力側のノードが‘Ｌ’レベルに維持された状態では、インバータ１０４，１０５を経由して、Ｎチャネルトランジスタ１０２のゲートは‘Ｈ’レベルの状態になる。従って、Ｎチャネルトランジスタ１０２はオン状態になる。このようにして、Ｎチャネルトランジスタ１０２でサージ電流を逃がして、第１の電源ライン１００＿１と第２の電源ライン１００＿２との間に高電圧が印加されることを防止することができる。尚、Ｎチャネルトランジスタ１０２のゲート電位は、ＥＳＤサージとともに低下する。
【００１１】
一方、ＥＳＤイベントとして、第１の電源ライン１００＿１を基準にして第２の電源ライン１００＿２に正のＥＳＤサージが印加された場合、このＥＳＤサージによる電荷は、ダイオード１０６を経由して第１の電源ライン１００＿１に流れる。このようにして、ダイオード１０６でサージ電流を逃がして、第２の電源ライン１００＿２と第１の電源ライン１００＿１との間に高電圧が印加されることを防止することができる。
【特許文献１】米国特許出願公開第２００６／００３９０９３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来の、上述した特許文献１に提案された静電気放電保護回路に代表される静電気放電保護回路において、ＥＳＤイベントを検出するための時定数回路は、１０μＳオーダーの大きな時定数を必要とする。このため、静電気放電保護回路内において、時定数回路を構成する抵抗およびキャパシタの占める回路面積は大きい。静電気放電保護回路は、通常、半導体集積回路のＩ／Ｏ領域に形成される。また、一般に、Ｉ／Ｏ領域において、上記キャパシタの占める回路面積は大きく、半導体集積回路全体でこのキャパシタが占有する回路面積の割合は、半導体集積回路の回路規模が増大するほど大きくなる。
【００１３】
近年、半導体集積回路の益々の多機能化および高集積化に伴い、半導体集積回路の回路規模も益々増大する傾向にある。従って、半導体集積回路において、ＥＳＤイベントを検出するためのキャパシタが占有する回路面積の割合も益々大きくなる傾向にある。しかし、従来の静電気放電保護回路では、上記キャパシタが、半導体集積回路の、ＥＳＤイベントの検出以外の何らかの回路性能を高めるために寄与するものではないという問題がある。
【００１４】
本発明は、上記事情に鑑み、静電気放電による電荷を十分に放電させることができるとともに、通常動作時においてノイズを除去することができる静電気放電保護回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成する本発明の静電気放電保護回路は、
直流電源が接続されることにより、それぞれ、所定の第１の電位となる第１の電源ラインおよびその第１の電位よりも低い第２の電位となる第２の電源ラインと、
上記第１の電源ラインと上記第２の電源ラインとの間に直列に接続された、第１の電源ライン側のキャパシタ、および第２の電源ライン側の、負の閾値電圧を有する第１のＮチャネルトランジスタからなる時定数回路と、
入力側が上記キャパシタと上記第１のＮチャネルトランジスタとの接続ノードに接続され、出力側が上記第１のＮチャネルトランジスタのゲートに接続されたインバータと、
上記第１の電源ラインと上記第２の電源ラインとの間に接続され、ゲートが、上記キャパシタと上記第１のＮチャネルトランジスタとの接続ノードに間接的に接続されその接続ノードの電位の上昇によるそのゲートの電位上昇を受けて導通する第２のＮチャネルトランジスタとを備えたことを特徴とする。
【００１６】
本発明の静電気放電保護回路は、ＥＳＤイベントの発生を受けた場合は、キャパシタと負の閾値を有する第１のＮチャネルトランジスタの接続ノードの電位が急上昇し、インバータから‘Ｌ’レベルが出力される。この‘Ｌ’レベルは第１のＮチャネルトランジスタのゲートに入力される。このため、第１のＮチャネルトランジスタのオン抵抗の値は大きく、従って第１のＮチャネルトランジスタは、キャパシタとともにＣＲ時定数回路を構成する高抵抗の役割りを担うこととなる。また、この‘Ｌ’レベルは間接的に第２のＮチャネルトランジスタのゲートに入力され、これにより第２のＮチャネルトランジスタがオン状態になり、ＥＳＤイベントによるサージ電流を逃がすことができる。このように、本発明では、キャパシタが有する値とＮチャネルトランジスタが有するオン抵抗の値（‘Ｌ’レベルの入力により、例えば数ＭΩのオーダーの値）との積で決定される時定数ＣＲの値に対応する時間だけＮチャネルトランジスタがオン状態になる。従って、ＥＳＤイベントによるサージ電流を十分に放電することができる。
【００１７】
また、本発明の静電気放電保護回路は、通常動作時には、キャパシタと第１のＮチャネルトランジスタの接続ノードは‘Ｌ’レベルにあるため、インバータから‘Ｈ’レベルが出力されている。この‘Ｈ’レベルは、第１のＮチャネルトランジスタのゲートに入力される。即ち、第１のＮチャネルトランジスタのゲートは、インバータからの‘Ｈ’レベルのフィードバックを受け、所定の動作電圧（電源電圧）に保持される。このため、第１のＮチャネルトランジスタは例えば１００Ωオーダーの小さなオン抵抗値を持つこととなり、従って接続ノードは‘Ｌ’レベルに維持される。この‘Ｌ’レベルは、間接的に第２のＮチャネルトランジスタのゲートに入力されるため、第２のＮチャネルトランジスタは非導通状態にとどまる。
【００１８】
このように、通常動作時には、時定数回路を構成する第１のＮチャネルトランジスタは小さなオン抵抗値を有することとなる。このため、通常動作時には、第１のＮチャネルトランジスタと直列に接続されたキャパシタをデカップリングキャパシタとして機能させることができ、本発明の静電気放電保護回路に電源ノイズやグラウンドノイズを除去する役割りを担わせることができる。
【００１９】
従って、本発明の静電気放電保護回路では、静電気放電による電荷を十分に放電させることができるとともに、通常動作時において電源ノイズやグラウンドノイズを除去することができる。
【００２０】
ここで、上記インバータの出力を入力とする第２のインバータを備え、その第２のインバータの出力と上記第２のＮチャネルトランジスタのゲートとが接続されてなることも好ましい。
【００２１】
このようにすると、簡単な回路構成で、第２のＮチャネルトランジスタを、ＥＳＤイベントの発生を受けた場合にはオン状態に、また通常動作時にはオフ状態にすることができる。
【００２２】
また、上記第１の電源ラインにカソードが接続され上記第２の電源ラインにアノードが接続されたダイオードを備えたことも好ましい態様である。
【００２３】
このようにすると、ＥＳＤイベントとして、第１の電源ラインを基準にして第２の電源ラインに正のＥＳＤサージが印加された場合に、このＥＳＤサージによる電荷を、このダイオードを経由して第１の電源ラインに流すことができる。従って、第２の電源ラインと第１の電源ラインとの間に高電圧が印加されることを防止することができる。
【発明の効果】
【００２４】
本発明の静電気放電保護回路によれば、静電気放電による電荷を十分に放電させることができるとともに、通常動作時においてノイズを除去することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照して本発明の実施の形態を説明する。
【００２６】
図１は、本発明の一実施形態の静電気放電保護回路の構成を示す図である。
【００２７】
図１に示す静電気放電保護回路１０は、半導体集積回路に備えられており、この静電気放電保護回路１０には、図示しない直流電源が接続されることにより、それぞれ、所定の第１の電位ＶＤＤとなる第１の電源ライン１０＿１および第１の電位ＶＤＤよりも低い第２の電位ＶＳＳとなる第２の電源ライン１０＿２が備えられている。
【００２８】
また、静電気放電保護回路１０には、第１の電源ライン１０＿１と第２の電源ライン１０＿２との間に接続された時定数回路１１が備えられている。時定数回路１１は、第１の電源ライン１０＿１側のキャパシタ１１ａ、および第２の電源ライン１０＿２側のＮチャネルトランジスタ１１ｂ（本発明にいう第１のＮチャネルトランジスタの一例に相当）から構成されている。ここで、キャパシタ１１ａの値は数ｐＦのオーダーである。また、Ｎチャネルトランジスタ１１ｂは、負の閾値電圧を有する。
【００２９】
さらに、静電気放電保護回路１０には、入力側がキャパシタ１１ａと第１のＮチャネルトランジスタ１１ｂの接続ノードＡに接続され、出力側が第１のＮチャネルトランジスタ１１ｂのゲートに接続されたインバータ１２が備えられている。このインバータ１２は、第１の電源ライン１０＿１側のＰチャネルトランジスタ１２ａ、および第２の電源ライン１０＿２側のＮチャネルトランジスタ１２ｂから構成されている。
【００３０】
また、静電気放電保護回路１０には、インバータ１２の出力を入力とするインバータ１３（本発明にいう第２のインバータの一例に相当）が備えられている。このインバータ１３は、第１の電源ライン１０＿１側のＰチャネルトランジスタ１３ａ、および第２の電源ライン１０＿２側のＮチャネルトランジスタ１３ｂから構成されている。
【００３１】
さらに、静電気放電保護回路１０には、第１の電源ライン１０＿１と第２の電源ライン１０＿２との間に接続されたＮチャネルトランジスタ１４（本発明いう第２のＮチャネルトランジスタの一例に相当）が備えられている。このＮチャネルトランジスタ１４のゲートは、インバータ１３の出力に接続されている。
【００３２】
また、静電気放電保護回路１０には、第１の電源ライン１０＿１にカソードが接続され第２の電源ライン１０＿２にアノードが接続されたダイオード１５が備えられている。
【００３３】
先ず、ＥＳＤイベントの発生を受けた場合における静電気放電保護回路１０の動作について説明する。最初の時点では、第１の電源ライン１０＿１は、第２の電源ライン１０＿２と等電位にある。ここで、ＥＳＤイベントとして、第２の電源ライン１０＿２を基準にして第１の電源ライン１０＿１に正のＥＳＤサージが印加されるものとする。すると、キャパシタ１１ａとＮチャネルトランジスタ１１ｂの接続ノードＡの電位が急上昇し、Ｐチャネルトランジスタ１２ａ，Ｎチャネルトランジスタ１２ｂのゲートがともに‘Ｈ’レベルになる。従って、Ｐチャネルトランジスタ１２ａ，Ｎチャネルトランジスタ１２ｂはオフ状態，オン状態になる。従って、インバータ１２から‘Ｌ’レベルが出力される。この‘Ｌ’レベルは、負の閾値を有するＮチャネルトランジスタ１１ｂのゲートに入力される。このため、Ｎチャネルトランジスタ１１ｂのオン抵抗の値は大きく、従ってこのＮチャネルトランジスタ１１ｂは、キャパシタ１１ａとともにＣＲ時定数回路を構成する高抵抗の役割りを担うこととなる。
【００３４】
また、インバータ１２から出力されている‘Ｌ’レベルはＰチャネルトランジスタ１３ａ，Ｎチャネルトランジスタ１３ｂのゲートに入力されているため、これらＰチャネルトランジスタ１３ａ，Ｎチャネルトランジスタ１３ｂは、それぞれ、オン状態，オフ状態になる。従って、インバータ１３からは‘Ｈ’レベルが出力される。この‘Ｈ’レベルはＮチャネルトランジスタ１４のゲートに入力される。従って、Ｎチャネルトランジスタ１４がオン状態になり、これによりＥＳＤイベントによるサージ電流を逃がすことができる。このように、本実施形態では、キャパシタ１１ａが有する値（数ｐＦのオーダーの値）とＮチャネルトランジスタ１１ｂが有するオン抵抗の値（‘Ｌ’レベルの入力により数ＭΩのオーダーの値）との積で決定される時定数ＣＲの値に対応する時間だけサージ印加ノード（ＶＤＤ）と等しい電圧レベルを保持する‘Ｈ’レベルのトリガ信号が、上記接続ノードＡに現われ、このトリガ信号が、その接続ノードＡとＮチャネルトランジスタ１４のゲートとの間に直列接続された２つのインバータ１２，１３を経由して、Ｎチャネルトランジスタ１４をオン状態にしてＥＳＤイベントによるサージ電流をグラウンドに放電する。この時、Ｎチャネルトランジスタ１１ｂのゲートがインバータ１２の出力ノードＢにおける電位（‘Ｌ’レベル）のフィードバックを受け、グラウンドレベルに保持されることにより、Ｎチャネルトランジスタ１１ｂは数ＭΩオーダーのオン抵抗値を持つため、時定数回路１１が有する時定数は数μＳオーダーとなり、従ってＥＳＤサージを十分にグラウンドへと放電することができる。
【００３５】
次に、静電気放電保護回路１０における通常の動作について説明する。通常動作時には、直流電源から第１の電源ライン１０＿１に所定の動作電圧が印加されている。ここで、直流電圧である動作電圧はキャパシタ１１ａにより遮断されており、従ってキャパシタ１１ａとＮチャネルトランジスタ１１ｂの接続ノードＡは‘Ｌ’レベルにある。このため、Ｐチャネルトランジスタ１２ａ，Ｎチャネルトランジスタ１２ｂのゲートはともに‘Ｌ’レベルにあり、これらＰチャネルトランジスタ１２ａ，Ｎチャネルトランジスタ１２ｂは、それぞれ、オン状態，オフ状態にある。従って、インバータ１２から‘Ｈ’レベルが出力されている。この‘Ｈ’レベルは、負の閾値電圧を有するＮチャネルトランジスタ１１ｂのゲートに入力されている。即ち、Ｎチャネルトランジスタ１１ｂのゲートはインバータ１２の出力ノードＢにおける電位（‘Ｈ’レベル）のフィードバックを受け、所定の動作電圧（電源電圧）に保持されている。このため、Ｎチャネルトランジスタ１１ｂは１００Ωオーダーの小さなオン抵抗値を持つこととなり、従って接続ノードＡは‘Ｌ’レベルに維持される。
【００３６】
また、インバータ１２から出力されている‘Ｈ’レベルがＰチャネルトランジスタ１３ａ，Ｎチャネルトランジスタ１３ｂのゲートに入力されているため、これらＰチャネルトランジスタ１３ａ，Ｎチャネルトランジスタ１３ｂは、それぞれ、オフ状態，オン状態にある。従って、インバータ１３から‘Ｌ’レベルが出力されている。この‘Ｌ’レベルがＮチャネルトランジスタ１４のゲートに入力されているため、Ｎチャネルトランジスタ１４はオフ状態にある。また、ダイオード１５は、第１の電源ライン１０＿１に所定の動作電圧が印加されている状態では非導通状態にとどまる。このように、図１に示す静電気放電保護回路１０では、通常動作時には第１の電源ライン１０＿１と第２の電源ライン１０＿２との間に電流が流れない構成となっている。
【００３７】
ここで、上述したように、通常動作時には、時定数回路１１を構成するＮチャネルトランジスタ１１ｂは１００Ωオーダーの小さなオン抵抗値を有する。このため、通常動作時において、Ｎチャネルトランジスタ１１ｂと直列に接続されたキャパシタ１１ａをデカップリングキャパシタとして機能させることができ、本実施形態の静電気放電保護回路１０に電源ノイズやグラウンドノイズを除去する役割りを担わせることができる。従って、本実施形態の静電気放電保護回路１０では、静電気放電による電荷を十分に放電させることができるとともに、通常動作時において電源ノイズやグラウンドノイズを除去することができる。
【００３８】
次に、本実施形態の静電気放電保護回路１０の、通常動作時におけるノイズ除去効果を確認するために、本実施形態の静電気放電保護回路１０と従来の静電気放電保護回路１００（図９参照）とに対して、回路シミュレータを用いた解析を行なった。
【００３９】
図２は、回路シミュレータで発生させたノイズを、本実施形態の静電気放電保護回路および従来の静電気放電保護回路に印加する様子を示した図である。
【００４０】
図２（ａ）には、本実施形態の静電気放電保護回路１０に対して、回路シミュレータで発生させた電源ノイズやグラウンドノイズを印加する様子が示されている。また、図２（ｂ）には、従来の静電気放電保護回路１００に対して、回路シミュレータで発生させた電源ノイズやグラウンドノイズを印加する様子が示されている。
【００４１】
図２（ａ）に示す静電気放電保護回路１０には、回路シミュレータを構成するインバータ２１＿１，２１＿２，…，２１＿ｎが直列に接続されている。また、電源端子２２と静電気放電保護回路１０との間にはインダクタンス２３が配備されるとともに、グラウンド端子２４と静電気放電保護回路１０との間にはインダクタンス２５が配備されている。ここで、インダクタンス２３，２５は、ボンディングワイヤに寄生するインダクタンスを模した１０ｎＨのインダクタンスである。また、電源端子２２には電源電圧ＶＤＤとして１．０Ｖが印加され、グラウンド端子２４はグラウンドＧＮＤに設置される。
【００４２】
図２（ａ）に示す静電気放電保護回路１０を備えた半導体集積回路において、その内部回路が通常動作時に発生するノイズとして、それぞれ、１ＭＨｚ，１０ＭＨｚ，１００ＭＨｚの周波数を有するクロックＣＬＫでインバータ２１＿１，２１＿２，…，２１＿ｎをスイッチング動作させることにより、電源電圧ＶＤＤ側のノードＮ１とグラウンドＧＮＤ側のノードＮ２との間に発生するノイズでモデル化している。
【００４３】
また、図２（ｂ）に示す従来の静電気放電保護回路１００についても、図２（ａ）に示す静電気放電保護回路１０と同様にして、１ＭＨｚ，１０ＭＨｚ，１００ＭＨｚの周波数を有するクロックＣＬＫでインバータ２１＿１，２１＿２，…，２１＿ｎをスイッチング動作させることにより、ノードＮ１とノードＮ２との間に発生するノイズでモデル化している。ここで、本実施形態の静電気放電保護回路１０と従来の静電気放電保護回路とに対して、回路シミュレータを用いて解析を行なった結果を、図３，図４，図５に示す。
【００４４】
図３は、本実施形態の静電気放電保護回路と従来の静電気放電保護回路との双方の、１ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形を示す図である。
【００４５】
図３に示す縦軸は、電圧（Ｖ）を示す。詳細には、本実施形態の静電気放電保護回路１０におけるノードＮ１，Ｎ２間の電位差および従来の静電気放電保護回路１００におけるノードＮ１，Ｎ２間の電位差を示す。また、横軸は時間を示す。
【００４６】
図３には、本実施形態の静電気放電保護回路１０の、１ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形Ａが示されている。また、従来の静電気放電保護回路１００の、１ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形Ｂも示されている。
【００４７】
波形Ａでは、その波形Ａで表わされるノイズのピーク電圧値は０．９６Ｖから１．０５Ｖまでの小さな範囲内に収まっている。一方、波形Ｂでは、ノイズのピーク電圧値は０．９３Ｖから１．０７Ｖまでの大きな範囲内になっている。また、波形Ａでは、各時間それぞれにおいて、ノイズは速やかに減衰している。一方、波形Ｂでは、ノイズは緩やかに減衰している。
【００４８】
図４は、本実施形態の静電気放電保護回路と従来の静電気放電保護回路との双方の、１０ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形を示す図である。
【００４９】
図４には、本実施形態の静電気放電保護回路１０の、１０ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形Ａ（電圧１Ｖの近傍における波形）が示されている。また、従来の静電気放電保護回路１００の、１０ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形Ｂも示されている。
【００５０】
波形Ａでは、ノイズのピーク電圧値は０．９７Ｖから１．０２Ｖまでの小さな範囲内に収まっている。一方、波形Ｂでは、ノイズのピーク電圧値は０．９４Ｖから１．０６Ｖまでの大きな範囲内になっている。また、波形Ａでは、各時間それぞれにおいて、ノイズは速やかに減衰している。一方、波形Ｂでは、ノイズの減衰は緩やかであり、また十分に減衰する前に次の時間で発生したノイズが重畳している。
【００５１】
図５は、本実施形態の静電気放電保護回路と従来の静電気放電保護回路との双方の、１００ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形を示す図である。
【００５２】
図５には、本実施形態の静電気放電保護回路１０の、１００ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形Ａが示されている。また、従来の静電気放電保護回路１００の、１００ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形Ｂも示されている。
【００５３】
波形Ａでは、ノイズのピーク電圧値は０．９５Ｖから１．０５Ｖまでの小さな範囲内に収まっている。一方、波形Ｂでは、ノイズのピーク電圧値は０．８Ｖから１．２Ｖまでの大きな範囲内になっている。
【００５４】
図３，図４，図５から明らかなように、本実施形態の静電気放電保護回路１０は、従来の静電気放電保護回路１００と比較し、通常動作時において、ノードＮ１，Ｎ２（電源電圧ＶＤＤ側，グラウンドＧＮＤ側）間に発生するノイズのピーク電圧値が小さく抑えられている。また、ノイズ自体も速やかに減衰している。
【００５５】
さらに、本実施形態の静電気放電保護回路１０の、ＥＳＤイベント時における効果を確認するために、本実施形態の静電気放電保護回路１０と従来の静電気放電保護回路１００（図９参照）とに対して、回路シミュレーションの１つであるＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ  Ｐｒｏｇｒａｍ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｅｍｐｈａｓｉｓ）シミュレーションを用いた解析を行なった。
【００５６】
図６は、本実施形態の静電気放電保護回路と従来の静電気放電保護回路との、ＥＳＤサージに対する応答の違いを調べるＳＰＩＣＥシミュレーションの回路を示す図である。
【００５７】
半導体集積回路の信頼性の観点からして、静電気放電現象は、主に、帯電した搬送機器（ロボットアーム等のマシン）から半導体集積回路に放電される静電気をモデル化したマシンモデルと、帯電した人体から半導体集積回路に放電される静電気をモデル化したヒューマンボディモデルの２種類に規格化される。
【００５８】
図６（ａ）には、本実施形態の静電気放電保護回路１０と従来の静電気放電保護回路１００との双方の、マシンモデルにおける応答の違いを調べる回路が示されている。また、図６（ｂ）には、本実施形態の静電気放電保護回路１０と従来の静電気放電保護回路１００との双方の、ヒューマンボディモデルにおける応答の違いを調べる回路が示されている。
【００５９】
先ず、図６（ａ）について説明する。図６（ａ）には、マシンモデルにおける静電気を発生させるＥＳＤパルスジェネレータ３１と、ＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）４０が示されている。
【００６０】
ＥＳＤパルスジェネレータ３１は、帯電した搬送機器から実際に放電される静静電気放電をモデル化したパルスジェネレータであり、このＥＳＤパルスジェネレータ３１には、２００Ｖステップで電圧が変化する交流電源３１ａと、２００ｐＦのキャパシタ３１ｂと、６００ｎＨのインダクタンス３１ｃと、０Ωの抵抗３１ｄとが備えられている。
【００６１】
ＤＵＴ４０は、本実施形態の静電気放電保護回路１０、もしくは従来の静電気放電保護回路１００である。
【００６２】
先ず、ＤＵＴ４０として本実施形態の静電気放電保護回路１０を実装し、ＥＳＤパルスジェネレータ３１で発生したＥＳＤサージを印加し、ＥＳＤパルスジェネレータ３１と静電気放電保護回路１０との接続点Ｐにおける電圧波形Ａを得る。次いで、本実施形態の静電気放電保護回路１０に代えて従来の静電気放電保護回路１００を実装し、ＥＳＤパルスジェネレータ３１で発生したＥＳＤサージを印加し、これによりＥＳＤパルスジェネレータ３１と静電気放電保護回路１００との接続点Ｐにおける電圧波形Ｂを得る。これらの波形Ａ，Ｂについては後述する。
【００６３】
次に、図６（ｂ）について説明する。図６（ｂ）には、ヒューマンボディモデルにおける静電気を発生させるＥＳＤパルスジェネレータ３２と、ＤＵＴ４０が示されている。
【００６４】
ＥＳＤパルスジェネレータ３２は、帯電した人体から実際に放電される静静電気放電をモデル化したパルスジェネレータであり、このＥＳＤパルスジェネレータ３２には、２ＫＶステップで電圧が変化する交流電源３２ａと、１００ｐＦのキャパシタ３２ｂと、２．４μＨのインダクタンス３２ｃと、１．５ＫΩの抵抗３２ｄとが備えられている。
【００６５】
先ず、ＤＵＴ４０として本実施形態の静電気放電保護回路１０を実装し、ＥＳＤパルスジェネレータ３２で発生したＥＳＤサージを印加し、ＥＳＤパルスジェネレータ３２と静電気放電保護回路１０との接続点Ｑにおける電圧波形Ａを得る。次いで、本実施形態の静電気放電保護回路１０に代えて従来の静電気放電保護回路１００を実装し、ＥＳＤパルスジェネレータ３２で発生したＥＳＤサージを印加し、これによりＥＳＤパルスジェネレータ３２と静電気放電保護回路１００との接続点Ｑにおける電圧波形Ｂを得る。これらの波形Ａ，Ｂについても後述する。
【００６６】
図７は、図６（ａ）に示すマシンモデルにおける、ＥＳＤパルスジェネレータとＤＵＴとの接続点Ｐにおける電圧波形Ａ，Ｂを示す図である。
【００６７】
図７に示す縦軸は、図６（ａ）に示す接続点Ｐにおける電圧波形Ａ，Ｂの電圧（Ｖ）を示す。詳細には、本実施形態の静電気放電保護回路１０および従来の静電気放電保護回路１００の、接続点Ｐにおける電圧波形Ａ，Ｂの電圧を示す。また、横軸は、これら電圧波形Ａ，Ｂの時間を示す。
【００６８】
図７から明らかなように、電圧波形Ａと電圧波形Ｂとの相違は小さく、従って本実施形態の静電気放電保護回路１０は、従来の静電気放電保護回路１００と比較し、マシンモデルにおける応答の違いはごく僅かである。
【００６９】
図８は、図６（ｂ）に示すヒューマンボディモデルにおける、ＥＳＤパルスジェネレータとＤＵＴとの接続点Ｑにおける電圧波形Ａ，Ｂを示す図である。
【００７０】
図８に示す縦軸は、図６（ｂ）に示す接続点Ｑにおける電圧波形Ａ，Ｂの電圧（Ｖ）を示す。詳細には、本実施形態の静電気放電保護回路１０および従来の静電気放電保護回路１００の、接続点Ｑにおける電圧波形Ａ，Ｂの電圧を示す。また、横軸は、これら電圧波形Ａ，Ｂの時間を示す。
【００７１】
図８から明らかなように、電圧波形Ａと電圧波形Ｂとの相違は見受けられず、従って本実施形態の静電気放電保護回路１０は、従来の静電気放電保護回路１００と比較し、ヒューマンボディモデルにおける応答の相違は無い。
【００７２】
このように、本実施形態の静電気放電保護回路１０と従来の静電気放電保護回路１００との間には、静電気保護の観点からして、性能の相違が存在しないことが判る。
【図面の簡単な説明】
【００７３】
【図１】本発明の一実施形態の静電気放電保護回路の構成を示す図である。
【図２】回路シミュレータで発生させたノイズを、本実施形態の静電気放電保護回路および従来の静電気放電保護回路に印加する様子を示した図である。
【図３】本実施形態の静電気放電保護回路と従来の静電気放電保護回路との双方の、１ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形を示す図である。
【図４】本実施形態の静電気放電保護回路と従来の静電気放電保護回路との双方の、１０ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形を示す図である。
【図５】本実施形態の静電気放電保護回路と従来の静電気放電保護回路との双方の、１００ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形を示す図である。
【図６】本実施形態の静電気放電保護回路と従来の静電気放電保護回路との、ＥＳＤサージに対する応答の違いを調べるＳＰＩＣＥシミュレーションの回路を示す図である。
【図７】図６（ａ）に示すマシンモデルにおける、ＥＳＤパルスジェネレータとＤＵＴとの接続点Ｐにおける電圧波形Ａ，Ｂを示す図である。
【図８】図６（ｂ）に示すヒューマンボディモデルにおける、ＥＳＤパルスジェネレータとＤＵＴとの接続点Ｑにおける電圧波形Ａ，Ｂを示す図である。
【図９】特許文献１に提案された静電気放電保護回路の構成を示す図である。
【符号の説明】
【００７４】
１０  静電気放電保護回路
１０＿１  第１の電源ライン
１０＿２  第２の電源ライン
１１  時定数回路
１１ａ，３１ｂ，３２ｂ  キャパシタ
１１ｂ  Ｎチャネルトランジスタ
１２，１３，２１＿１，２１＿２，…，２１＿ｎ  インバータ
１２ａ，１３ａ  Ｐチャネルトランジスタ
１２ｂ，１３ｂ，１４  Ｎチャネルトランジスタ
１５  ダイオード
２２  電源端子
２３，２５，３１ｃ，３２ｃ  インダクタンス
２４  グラウンド端子
３１，３２  ＥＳＤパルスジェネレータ
３１ａ，３２ａ  交流電源
３１ｄ，３２ｄ  抵抗
４０  ＤＵＴ
【図１】
0005214263.tif 000002
【図２】
0005214263.tif 000003
【図３】
0005214263.tif 000004
【図４】
0005214263.tif 000005
【図５】
0005214263.tif 000006
【図６】
0005214263.tif 000007
【図７】
0005214263.tif 000008
【図８】
0005214263.tif 000009
【図９】
0005214263.tif 000010