(57)【特許請求の範囲】
【請求項１】
基板上に、ゲート電極と、
ゲート絶縁膜と、
一組のソース・ドレイン電極と、
前記ソース・ドレイン電極間の前記ゲート絶縁膜との界面近傍にチャネル領域を有する有機半導体層とを備え、
前記有機半導体層は、グレインサイズが、前記チャネル領域の長さの１／５以上１以下の第１の層および前記第１の層のグレインサイズの１／２０以上１／１０以下の第２の層の積層構造を有する
半導体装置。
【請求項２】
前記第１の層は前記ゲート絶縁膜側に配置されている、請求項１に記載の半導体装置。
【請求項３】
前記基板上に前記ゲート電極、前記ゲート絶縁膜および前記有機半導体層をこの順に積層し、前記ソース・ドレイン電極を前記ゲート絶縁膜と前記有機半導体層との間に配置してなるボトムゲート・ボトムコンタクト型であり、
前記ソース・ドレイン電極上を含む前記ゲート絶縁膜上に、前記第１の層と前記第２の層とをこの順に積層してなる、請求項１に記載の半導体装置。
【請求項４】
前記基板上に前記有機半導体層、前記ゲート絶縁膜および前記ゲート電極をこの順に積層し、前記ソース・ドレイン電極を前記基板と前記有機半導体層との間に配置してなるトップゲート・ボトムコンタクト型であり、
前記ソース・ドレイン電極上を含む前記基板上に、前記第２の層と前記第１の層とをこの順に積層してなる、請求項１に記載の半導体装置。
【請求項５】
前記第１の層の膜厚は５０ｎｍ〜３００ｎｍであり、前記第２の層の膜厚は４０ｎｍ〜３００ｎｍの範囲である、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、さらに詳しくは、有機半導体層を有する有機トランジスタに関する。
【背景技術】
【０００２】
現在、多くの電子機器に用いられているＭＯＳ型電界効果トランジスタは、半導体層としてアモルファスシリコンまたは多結晶シリコンからなるシリコン（Ｓｉ）系材料が用いられている。これらのデバイス作製には、化学的気相成長法（Chemical Vapor Deposition；ＣＶＤ）などの真空処理室を必要とする成膜方法を用いるため、非常に高価な半導体製造装置が使用されており、製造コストを改善できる余地がある。
【０００３】
そこで、近年スピンコート、印刷技術、スプレー法などの真空レスプロセスにより形成が可能といわれている有機半導体材料を用いたトランジスタ構造の研究開発が注目を集めている（例えば、特許文献１参照）。そして、電子機器の低コスト化や軽量化を目指し、有機半導体材料を用いた有機トランジスタアレイを作製する技術が盛んに研究されている。
【０００４】
上述したような有機トランジスタの性能としては、映像デバイスをはじめ、多くの電子機器に組み込まれることを要求されるため、高速動作が必要である。例えば、映像信号を随時必要なデータに変換し、さらにオン／オフのスイッチング動作を高速で行えるトランジスタが必要とされている。このため、有機トランジスタの高い移動度が要求されている。また、集積化プロセスで用いられる実用的な短いチャネル領域で高い移動度を実現するには、コンタクト抵抗を低減する必要がある。
【０００５】
【特許文献１】特開２００６−１１４５８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述したような有機半導体層を有する有機トランジスタは、移動度が十分ではなく、コンタクト抵抗も十分に低くないため、高いトランジスタ特性を実現することが難しい、という問題がある。
【０００７】
そこで、上述したような課題を解決するために、本発明は、移動度が向上し、コンタクト抵抗が低減された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述したような目的を達成するために、本発明の半導体装置は、基板上に、ゲート電極と、ゲート絶縁膜と、一組のソース・ドレイン電極と、ソース・ドレイン電極間のゲート絶縁膜との界面近傍にチャネル領域を有する有機半導体層とを備え、有機半導体層は、グレインサイズが、チャネル領域の長さの１／５以上１以下の第１の層および第１の層のグレインサイズの１／２０以上１／１０以下の第２の層の積層構造を有するものである。
【０００９】
このような半導体装置によれば、グレインサイズの異なる層を積層してなる有機半導体層のうち、グレインサイズの大きい層をゲート絶縁膜側に配置することで、ゲート絶縁膜との界面近傍のチャネル領域に配置されるグレインバウンダリーの数が低減されるため、トランジスタの移動度を向上させることが可能となる。また、有機半導体層がグレインサイズの小さい層を含むため、有機半導体層の上層側または下層側に配置されるソース・ドレイン電極の表面にサイズの小さいグレインが接する場合には、有機半導体層とソース・ドレイン電極との接触面積が増大し、トランジスタのコンタクト抵抗が低減される。
【発明の効果】
【００１０】
以上、説明したように、本発明の半導体装置によれば、グレインサイズの大きい層（第１の層）のグレインサイズを有機半導体層のチャネルの長さの１／５以上１以下に、グレインサイズの小さい層（第２の層）のグレインサイズを第１の層の１／２０以上１／１０以下とすることにより、トランジスタの移動度を確実に向上させることが可能となると共に、コンタクト抵抗が低減されるため、高いトランジスタ特性を実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１２】
本発明の半導体装置に係わる実施の形態の一例を、ボトムゲート・ボトムコンタクト型のトランジスタ構造を例にとり、図１の断面模式図によって説明する。
【００１３】
この図に示すように、例えばガラス基板からなる基板１１上には、例えばクロム（Ｃｒ）と金（Ａｕ）が順次積層された２層構造のゲート電極１２が設けられている。また、このゲート電極１２を覆う状態で、基板１１上には、例えばポリビニルフェノール（Poly Vinyl Phenol（ＰＶＰ））からなるゲート絶縁膜１３が設けられている。ここで、ゲート絶縁膜１３としては、表面の平坦性に優れた膜を用いることが好ましく、平坦性が高い程、後述する有機半導体層の第１の層のグレインサイズを大きくすることが可能である。このような絶縁材料としては、上記ＰＶＰの他にも酸化シリコン（ＳｉＯ2）が用いられる。このゲート絶縁膜１３上には、例えばＡｕからなるソース・ドレイン電極１４が設けられている。
【００１４】
また、上記ソース・ドレイン電極１４上を含むゲート絶縁膜１３上には、例えばペンタセンからなる有機半導体層１５が設けられている。有機半導体層１５は、ソース・ドレイン電極１４間のゲート絶縁膜１３との界面近傍の領域がチャネル領域１５’となる。
【００１５】
ここで、本発明の特徴的な構成としては、有機半導体層１５がグレインサイズの異なる層を積層してなる。ここでは、例えば有機半導体層１５が、第１の層１５ａとこの第１の層１５ａよりもグレインサイズの小さい第２の層１５ｂとを備えており、ゲート絶縁膜１３上に、第１の層１５ａと第２の層１５ｂとがこの順に積層されていることとする。
【００１６】
これにより、グレインサイズの大きい第１の層１５ａが有機半導体層１５のゲート絶縁膜１３側に配置されるため、有機半導体層１５のチャネル領域１５’に配置されるグレインバウンダリーの数が抑制され、トランジスタの移動度を向上させることが可能となる。
【００１７】
また、グレインサイズの小さい第２の層１５ｂが第１の層１５ａ上に配置されることで、上記チャネル領域１５’を構成する第１の層１５ａのグレイン間の空隙が、小さいサイズのグレインで埋め込まれた状態となる。これにより、グレイン間の電気的接続がスムーズになるため、移動度が向上する。また、ソース・ドレイン電極１４上にも第１の層１５ａのグレイン間の空隙が生じるが、第２の層１５ｂを構成する小さいサイズのグレインで埋め込まれることで、ソース・ドレイン電極１４と有機半導体層１５との接触面積が増大し、コンタクト抵抗が低減される。
【００１８】
ここで、第１の層１５ａのグレインサイズは、チャネル長Ｌを５μｍとした場合に、１μｍ以上５μｍ以下（チャネル長Ｌの１／５以上１以下）であることが好ましく、第２の層１５ｂのグレインサイズは、０．０５μｍ以上０．５μｍ以下（第１の層１５ａのグレインサイズの１／２０以上１／１０以下）であることが好ましい。各層が上記範囲のグレインサイズでそれぞれ形成されることで、トランジスタの移動度を確実に向上させることが可能となる。また、第１の層１５ａの膜厚は５０ｎｍ〜３００ｎｍ、第２の層１５ｂの膜厚は４０ｎｍ〜３００ｎｍの範囲で形成されることとする。
【００１９】
上述したような構成のトランジスタ構造は、次のような工程順で製造される。
【００２０】
まず、図２（ａ）に示すように、ガラス基板からなる基板１１上に、例えば真空蒸着法により、ＣｒとＡｕとをこの順に成膜し、通常のフォトリソグラフィー技術により、パターンニングすることで、ゲート電極１２を形成する。
【００２１】
次に、例えばスピンコート法により、ゲート電極１２を覆う状態で、基板１１上に、架橋材が添加されたＰＶＰからなる有機材料を塗布する。その後、ベークすることで、架橋を促進させて、ゲート絶縁膜１３を形成する。ＰＶＰからなる有機材料の架橋が促進されることで、有機溶媒耐性が高まるため、ゲート絶縁膜１３上でフォトリソグラフィー工程を行うことが可能となる。
【００２２】
次いで、図２（ｂ）に示すように、例えば真空蒸着法により、ゲート絶縁膜１３上に、Ａｕを成膜した後、通常のフォトリソグラフィー技術により、このＡｕ膜をパターンニングすることで、ソース・ドレイン電極１４を形成する。
【００２３】
次に、図２（ｃ）に示すように、例えば真空蒸着法により、ソース・ドレイン電極１４上を含むゲート絶縁膜１３上に、ペンタセンからなる有機半導体層を形成する。この有機半導体層は、第１の層と第１の層よりもグレインサイズの小さい第２の層を順次積層してなる。ここでは、各層のグレインサイズを、真空蒸着法の成膜レートにより制御することとする。
【００２４】
この場合、まず、成膜レートを低速にすることで、グレインサイズの大きい第１の層１５ａを成膜する。ここでいう低速とは、０．００５ｎｍ／ｓ以上０．０５ｎｍ／ｓ以下であり、さらに好ましくは０．００５ｎｍ／ｓ以上０．０１ｎｍ／ｓ以下である。この範囲の成膜レートで蒸着を行うことで、１μｍ以上５μｍ以下の範囲のグレインサイズを有する第１の層１５ａが形成される。ここでは、例えば０．００５ｎｍ／ｓの成膜レートで蒸着を行うことで、第１の層１５ａを５０ｎｍの膜厚で形成する。なお、上記成膜レートは蒸着源の加熱温度で規定され、成膜レートが安定するまで、蒸着源と基板１１との間は遮断されていることとする。
【００２５】
続いて、図２（ｄ）に示すように、上記成膜レートを、第１の層１５ａを成膜した際の成膜レートよりも高速にして蒸着を行うことで、第１の層１５ａ上に第２の層１５ｂを形成する。この成膜レートを高速にすることで、ペンタセンのグレインサイズは第１の層１５ａよりも小さくなる。ここでいう高速とは、０．０５ｎｍ／ｓより速く、さらに好ましくは０．７ｎｍ／ｓ以上である。この範囲の成膜レートで蒸着を行うことで、０．０５μｍ以上０．５μｍ以下のグレインサイズを有する第２の層１５ｂが形成される。ここでは、第１の層１５ａの成膜レートよりも１００倍以上速い例えば０．７ｎｍ／ｓの成膜レートで蒸着を行い、第２の層１５ｂを４０ｎｍの膜厚で形成する。これにより、第１の層１５ａと第２の層１５ｂとが順次積層された有機半導体層１５が形成される。
【００２６】
以上のようにして、本実施形態のボトムゲート・ボトムコンタクト型の有機トランジスタが形成される。
【００２７】
このような半導体装置によれば、グレインサイズの大きい第１の層１５ａをゲート絶縁膜１３側に配置することで、チャネル領域１５’に配置されるグレインバウンダリーの数が低減されるため、トランジスタの移動度を向上させることが可能となる。また、第１の層１５ａ上にグレインサイズの小さい第２の層１５ｂが配置されることで、ソース・ドレイン電極１４上の第１の層１５ａのグレイン間の空隙が、第２の層１５ｂを構成する小さいサイズのグレインで埋め込まれるため、ソース・ドレイン電極１４と有機半導体層１５との接触面積が増大し、コンタクト抵抗が低減される。これによっても移動度を向上させることができる。したがって、高いトランジスタ特性を実現させることができる。
【００２８】
さらに、本実施形態の半導体装置によれば、上記チャネル領域１５’を構成する第１の層１５ａのグレイン間の空隙も、第２の層１５ｂを構成する小さいサイズのグレインで埋め込まれることで、グレイン間の電気的接続がスムーズになり、さらに移動度を向上させることができる。
【００２９】
なお、ここでは、ボトムゲート・ボトムコンタクト型の有機トランジスタを例にとって説明したが、本発明はこれに限定されず、ソース・ドレイン電極１４が有機半導体層１５上に形成されたボトムゲート・トップコンタクト型の有機トランジスタであっても、同様効果を奏することが可能である。ただし、ボトムコンタクト型の方が、有機半導体層１５とソース・ドレイン電極１４との間のコンタクト抵抗が顕著に増大する場合があるため、本発明を好適に用いることができる。
【００３０】
ここで、上述したボトムゲート・ボトムコンタクト型のトランジスタについて、真空蒸着法により有機半導体層を成膜する際の成膜レートを変化させた場合のトランジスタの真性移動度およびコンタクト抵抗の変化について、図３に示す。ここで、真性移動度とは、コンタクト抵抗の影響を除外した、チャネルが本来備えている移動度を指し、チャネル長を変えた場合のソース−ドレイン間の抵抗をプロットして、その傾きから求められるものである。なお、ここでは、成膜レートを一定にした単層構造で有機半導体層をそれぞれ形成した。また、ゲート絶縁膜としては、ＳｉＯ2の単層膜を用いた場合と、ＳｉＯ2とＰＶＰとをこの順に積層させた積層膜を用いた場合の２例で行った。
【００３１】
このグラフに示すように、成膜レートが遅くなるにつれて真性移動度が高くなることが確認された。これは、成膜レートを遅くすることで、グレインサイズの大きな有機半導体層が形成され、チャネル領域に配置されるグレインバウンダリーの数が抑制されるためと考えられる。また、成膜レートが速くなるにつれてコンタクト抵抗が低くなることが確認された。これは、成膜レートを速くすることで、グレインサイズの小さい有機半導体層が形成され、有機半導体層とソース・ドレイン電極との接触面積が増大するためと考えられる。
【００３２】
（第２実施形態）
次に、本発明の第２の実施形態を図４の断面模式図を用いて説明する。ここでは、トップゲート・ボトムコンタクト型の有機トランジスタの例について説明する。
【００３３】
この図に示すように、例えばガラス基板からなる基板２１上には、例えばＣｒとＡｕが順次積層された２層構造のソース・ドレイン電極２２が設けられている。また、このソース・ドレイン電極２２上を含む基板２１上には、例えばペンタセンからなる有機半導体層２３が設けられている。有機半導体層２３は、ソース・ドレイン電極２２間のゲート絶縁膜２４との近傍領域がチャネル領域２３’となる。
【００３４】
ここで、本発明の特徴的な構成としては、有機半導体層２３がグレインサイズの異なる層を積層してなる。ここでは、例えば有機半導体層２３が、第１の層２３ａとこの第１の層２３ａよりもグレインサイズの小さい第２の層２３ｂとを備えており、基板２１上に第２の層２３ｂと第１の層２３ａとがこの順に積層されていることとする。なお、上記第１の層２３ａと第２の層２３ｂの各グレインサイズおよび膜厚については、図１を用いて説明した第１実施形態と同様であることとする。
【００３５】
このように、グレインサイズの大きい第１の層２３ａが有機半導体層２３のゲート絶縁膜２４側に配置されることで、有機半導体層２３のチャネル領域２３’に配置されるグレインバウンダリーの数を抑制できるため、トランジスタの移動度を向上させることが可能となる。
【００３６】
また、ソース・ドレイン電極２２上には第１の層２３ａよりもグレインサイズの小さい第２の層２３ｂが配置されることで、ソース・ドレイン電極２２上にグレインサイズの大きい第１の層２３ａが配置される場合と比較して、ソース・ドレイン電極２２と有機半導体層２３との間に生じる空隙が抑制されるため、ソース・ドレイン電極２２と有機半導体層２３との接触面積が増大し、コンタクト抵抗が低減される。
【００３７】
さらに、上述した有機半導体層２３上には、例えばポリパラキシリレンからなるゲート絶縁膜２４が配置され、ゲート絶縁膜２４上には、例えばＡｕからなるゲート電極２５がパターン形成されている。
【００３８】
また、上述したような構成のトランジスタ構造は、次のような工程順で製造される。
【００３９】
まず、図５（ａ）に示すように、ガラス基板からなる基板１１上に、例えば真空蒸着法により、Ａｕ膜を成膜し、通常のフォトリソグラフィー技術により、パターンニングすることで、ソース・ドレイン電極２２を形成する。
【００４０】
次に、図５（ｂ）に示すように、例えば真空蒸着法により、ソース・ドレイン電極２２上を含む基板２１上に、ペンタセンからなる有機半導体層を形成する。この有機半導体層は、第２の層と第２の層よりもグレインサイズの大きい第１の層とを順次積層してなる。本実施形態においても、各層のグレインサイズを、真空蒸着法の成膜レートにより制御することとする。
【００４１】
この場合、まず、成膜レートを低速にすることで、グレインサイズの小さい第２の層２３ｂを成膜する。この第２の層２３ｂを成膜する際の成膜レートの範囲は、第１実施形態で図２（ｄ）を用いて説明した第２の層１５ｂを成膜する際の成膜レートと同一であることとする。
【００４２】
続いて、図５（ｃ）に示すように、上記成膜レートを、第１の層１５ａを成膜した際の成膜レートよりも低速にして蒸着を行うことで、第２の層２３ｂ上に第１の層２３ａを成膜する。この成膜レートを低速にすることで、ペンタセンのグレインサイズは第１の層２３ｂよりも大きくなる。この第２の層２３ａを成膜する際の成膜レートは、第１実施形態で図２（ｃ）を用いて説明した第１の層１５ａを成膜する際の成膜レートと同一の範囲であることとする。以上のようにして、第２の層２３ｂと第１の層２３ａとが順次積層された有機半導体層２３が形成される。
【００４３】
次いで、図５（ｄ）に示すように、例えば化学的気相成長（Chemical Vapor Deposition（ＣＶＤ））法により、有機半導体層２３上に、ポリパラキシリレンからなるゲート絶縁膜２４を形成する。このポリパラキシリレンは、プラズマを使用せずに、室温での成膜が可能であるため、ペンタセンからなる有機半導体層２３に対するダメージが少ない。このため、ポリパラキシリレンの成膜工程により、ペンタセンの半導体特性を大きく損なうことはない。
【００４４】
続いて、図５（ｅ）に示すように、例えば真空蒸着法により、ゲート絶縁膜２４上に、Ａｕを成膜した後、通常のフォトリソグラフィー技術により、このＡｕ膜をパターンニングすることで、ゲート電極２５を形成する。なお、デバイスのデザインルールによっては、シャドウマスクを介してＡｕからなるゲート電極２５をパターン形成してもよい。
【００４５】
以上のようにして、本実施形態のトップゲート・ボトムコンタクト型の有機トランジスタが形成される。
【００４６】
このような半導体装置によれば、第１実施形態と同様に、グレインサイズの大きい第１の層２３ａがゲート絶縁膜２４側に配置されることで、トランジスタの移動度を向上させることが可能となる。また、ソース・ドレイン電極２２が設けられた基板２１上にグレインサイズの小さい第２の層２３ｂが配置されることで、ソース・ドレイン電極２２と有機半導体層２３との接触面積が増大し、コンタクト抵抗が低減される。これによっても移動度を向上させることができる。したがって、高いトランジスタ特性を実現させることができる。
【００４７】
なお、上述した第１実施形態および第２実施形態では、有機半導体層１５、２３として、ペンタセンを用いた例について説明したが、ＴＩＰＳ−ペンタセン、アントラセン、アントラジチオフェン等からなる他の有機半導体材料を用いてもよい。また、ここでは、有機半導体層１５、２３が２層構造である例について説明するが、グレインサイズの異なる層が積層されていれば、２層以上で構成されていてもよい。
【００４８】
また、上記実施形態では、有機半導体層１５、２３を構成する第１の層１５ａ、２３ａおよび第２の層１５ｂ、２３ｂについて、各層のグレインサイズを真空蒸着法の成膜レートにより制御する例について説明した。しかし、本発明はこれに限定されず、蒸着を行う際の基板１１、２１の温度により、各層のグレインサイズを制御することも可能である。この場合には、基板の温度が高いとグレインサイズが大きくなる。また、成膜レートと基板の温度の両方を調整することで、グレインサイズを制御してもよい。さらに、有機半導体層１５，２３の成膜方法についても真空蒸着法に限定されることなく、塗布法等その他の方法で成膜してもよい。
【実施例】
【００４９】
さらに、本発明の具体的な実施例について説明する。
【００５０】
（実施例１）
第１実施形態と同様の製造方法でボトムゲート・ボトムコンタクト型の有機トランジスタを製造した。すなわち、真空蒸着法により、０．００５ｎｍ／ｓの成膜レートで、ソース・ドレイン電極１４が設けられたゲート絶縁膜１３上に、第１の層１５ａを５０ｎｍの膜厚で形成し、０．７ｎｍ／ｓの成膜レートで第１の層１５ａ上に第２の層１５ｂを４０ｎｍの膜厚で形成することで、有機半導体層１５を形成した。
【００５１】
（比較例１）
真空蒸着法により、０．００５ｎｍ／ｓの成膜レートで、ソース・ドレイン電極１４が設けられたゲート絶縁膜１３上に、有機半導体層を５０ｎｍの膜厚で形成した以外は、実施例１と同様の方法で、有機トランジスタを製造した。これにより、実施例１におけるグレインサイズの大きい第１の層１５ａと同程度のグレインサイズを有する有機半導体層が単一層で形成される。
【００５２】
（比較例２）
真空蒸着法により、０．７ｎｍ／ｓの成膜レートで、有機半導体層１５を５０ｎｍの膜厚で形成した以外は、実施例１と同様の方法で、有機トランジスタを製造した。これにより、実施例１におけるグレインサイズの小さい第２の層１５ｂと同程度のグレインサイズを有する有機半導体層が単一層で形成される。
【００５３】
そして、実施例１および比較例１、２の各トランジスタについて、チャネル長（Ｌｇ）が１０μｍのときの移動度、真性移動度およびコンタクト抵抗を評価した。その結果を表１に示す。
【表１】
0005196215.tif 000002
【００５４】
この表に示すように、実施例１の有機トランジスタは、有機半導体層が単層で形成される比較例１、２の有機トランジスタと比較して、移動度および真性移動度が高いことが確認された。また、実施例１の有機トランジスタは、比較例２の有機トランジスタと比較して、コンタクト抵抗は高くなるものの、比較例１の有機トランジスタと比較して、コンタクト抵抗が約１／３に低減されることが確認された。
【図面の簡単な説明】
【００５５】
【図１】本発明の半導体装置に係る第１実施形態を説明するための断面図である。
【図２】本発明の半導体装置に係る第１実施形態の製造方法を説明するための製造工程断面図である。
【図３】ペンタセンの成膜レートと抵抗および真性移動度との関係を示すグラフである。
【図４】本発明の半導体装置に係る第２実施形態を説明するための断面図である。
【図５】本発明の半導体装置に係る第２実施形態の製造方法を説明するための製造工程断面図である。
【符号の説明】
【００５６】
１１，２１…基板、１２，２５…ゲート電極、１３，２４…ゲート絶縁膜、１４，２２…ソース・ドレイン電極、１５，２３…有機半導体層、１５ａ，２３ａ…第１の層、１５ｂ，２３ｂ…第２の層
【図１】
0005196215.tif 000003
【図２】
0005196215.tif 000004
【図３】
0005196215.tif 000005
【図４】
0005196215.tif 000006
【図５】
0005196215.tif 000007