(57)【特許請求の範囲】
【請求項１】
コンデンサの充電電流または放電電流の少なくとも何れか一方の電流値を設定可能であり、前記コンデンサの充放電を指示する前記駆動信号に応じて前記コンデンサを充放電する充放電回路と、
前記コンデンサの充電電圧に応じた周波数の発振信号を出力する発振回路と、  
前記発振信号の基準となる入力信号と前記発振信号との位相差が所定の位相差より小さい場合、前記コンデンサの充電期間と放電期間とを一致させ、前記位相差が前記所定の位相差より大きい場合、前記位相差を減少させるような第１駆動信号を駆動信号として出力する駆動回路と、
前記充放電回路の前記充電電流または前記放電電流の少なくとも何れか一方の電流値を設定する電流制御回路と、
前記入力信号の位相と前記発振信号の位相とが同期している場合に同期信号を出力する同期信号出力回路と、
を備え、
前記駆動回路は、
前記充放電回路の充電電流と放電電流との電流値のずれの調整を指示する調整指示信号が入力されると、前記コンデンサの充電期間と放電期間とを一致させるような第２駆動信号を前記駆動信号として出力し、
前記電流制御回路は、
前記第２駆動信号に応じて充放電される前記コンデンサの充電電圧が一定レベルとなるよう、前記充放電回路の前記充電電流または前記放電電流の少なくとも何れか一方の電流値を設定し、
前記同期信号が出力された後に、所定の周波数と前記発振信号の周波数との大小関係に基づいて、前記第１駆動信号に応じて充放電される前記コンデンサの充電電圧に応じた前記発振信号の周波数が、前記所定の周波数に一致するよう、前記充放電回路の前記充電電流または前記放電電流の少なくとも何れか一方の電流値を設定すること、
を特徴とする位相同期回路。
【請求項２】
前記入力信号に含まれる誤り検出するための信号に基づいて、前記入力信号に誤りがある場合に、誤り検出信号を出力する誤り検出回路を更に備え、
前記電流制御回路は、
前記同期信号が出力された後に、前記誤り検出信号が出力されると、前記第１駆動信号に応じて充放電される前記コンデンサの充電電圧に応じた前記発振信号の周波数が、前記所定の周波数に一致するよう、前記充放電回路の前記充電電流または前記放電電流の少なくとも何れか一方の電流値を設定すること、
を特徴とする請求項１に記載の位相同期回路。
【請求項３】
前記入力信号は、光ディスクに記録された記録データを読み出す光ピックアップからの出力信号に応じた信号であり、
前記出力信号のレベルと所定レベルとの大小関係を示す検出信号を出力する検出回路を更に備え、
前記電流制御回路は、
前記検出回路の前記検出信号に基づいて、前記出力信号が所定レベルより低くなる前に設定された前記充放電回路の前記充電電流の電流値を示す設定値を保持する保持回路と、
前記出力信号の振幅レベルが所定レベルより低い状態から高い状態となると、前記充放電回路の前記充電電流の電流値が増加するよう前記充電電流の電流値を設定した後、前記保持回路に保持された前記設定値に基づいて、前記充放電回路の前記充電電流の電流値を前記出力信号が所定レベルより低くなる前に設定された電流値に設定する電流設定回路と、
を含むことを特徴とする請求項１または請求項２に記載の位相同期回路。
【請求項４】
前記電流設定回路は、
前記出力信号の振幅レベルが所定レベルより低い状態から高い状態となると、前記充放電回路の前記充電電流の電流値が増加するよう前記充電電流の電流値を設定した後、前記同期信号が出力されると、前記保持回路に保持された前記設定値に基づいて、前記充放電回路の前記充電電流の電流値を前記出力信号が所定レベルより低くなる前に設定された電流値に設定すること、
を特徴とする請求項３に記載の位相同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期回路に関する。
【背景技術】
【０００２】
近年の様々な電子機器において、入力信号の位相に同期した出力信号を生成するために位相同期回路（以下、ＰＬＬ（Phase Locked Loop））が用いられることが多い。図５に、集積化されたＰＬＬ３００の一例を示す。ＶＣＯ（Voltage Controlled Oscillator）４００は、コンデンサＣの充電電圧に応じた周波数の出力信号ＯＵＴを出力する。位相比較回路４１０は、出力信号ＯＵＴの位相が入力信号ＩＮの位相より遅れている場合は、位相差に応じた期間、ハイレベル（以下、Ｈレベル）となるパルス信号ＱＡを出力する。また、出力信号ＯＵＴの位相が入力信号ＩＮの位相より進んでいる場合は、位相差に応じた期間、Ｈレベルとなるパルス信号ＱＢを出力する。チャージポンプ４２０は、パルス信号ＱＡ，ＱＢに応じてコンデンサＣを充放電する回路であり、Ｈレベルのパルス信号ＱＡがチャージポンプ４２０に入力されると、スイッチＳＷ１がオンされ、電流源Ｉ１のバイアス電流にて、端子４３０を介して接続されたコンデンサＣが充電される。一方、Ｈレベルのパルス信号ＱＢがチャージポンプ４２０に入力されると、スイッチＳＷ２がオンされ、電流源Ｉ２のバイアス電流にてコンデンサＣが放電される。また、抵抗Ｒは、コンデンサＣとともに低域通過フィルタを構成し、チャージポンプ４２０の充放電電流の高周波成分を減衰し、ＰＬＬ３００における帰還ループの位相を補償する。なお、電流源Ｉ１のバイアス電流値は、バイアス電流調整回路４４０の設定値に基づいて決定され、ＶＣＯ４００の出力信号ＯＵＴの周波数は、コンデンサＣの充電電圧が上昇するにつれて高くなることする。したがって、図５に示した構成からなるＰＬＬ３００は、出力信号ＯＵＴの位相と入力信号ＩＮの位相とが一致するように動作する。
【０００３】
ここで、出力信号ＯＵＴと入力信号ＩＮとの位相が一致している状態、すなわち、ＰＬＬ３００がロックしている状態について説明する。ＰＬＬ３００がロックしていると、コンデンサＣの充電電圧を変化させる必要は無いため、位相比較回路４１０は、パルス信号ＱＡ，ＱＢの出力をＬとすれば良い。しかしながら、パルス信号ＱＡ，ＱＢの出力をＬとすると、例えば、コンデンサＣのリーク電流によりコンデンサＣの充電電圧が低下し微小な位相差が発生した場合、微小な位相差に応じたＨレベルのパルス信号ＱＡでは、スイッチＳＷ１の寄生容量等によりスイッチＳＷ１をオンさせることができず、ＰＬＬ３００が動作しないという問題が生じる。そこで、位相比較回路４１０には、図６に例示するように、ＰＬＬ３００がロックしている状態であっても、コンデンサＣの充電電圧が変化しないよう、スイッチＳＷ１，ＳＷ２の夫々がオンされる期間が等しいＨレベルのパルス信号ＱＡ，ＱＢを出力させている（例えば、特許文献１または特許文献２参照）。
【０００４】
ところで、ＰＬＬ３００がロックし、位相比較回路４１０から出力されるＨレベルのパルス信号ＱＡ，ＱＢにより、スイッチＳＷ１，ＳＷ２の夫々がオンされる期間が等しい場合であっても、コンデンサＣを充放電する電流源Ｉ１，Ｉ２の夫々のバイアス電流値が異なっていると、コンデンサＣの充電電圧を一定に保つことができず、結果的にＰＬＬ３００はロックを維持できない。また、電流源Ｉ１，Ｉ２の夫々のバイアス電流値を一致させるように設計した場合であっても、製造バラツキ等により両者のバイアス電流値を一致させることは難しい。そこで、集積化された一般的なＰＬＬにおいては、例えば、ウェハーに含まれる複数のＰＬＬのうち、任意の数のＰＬＬをサンプルとして抽出し、抽出されたＰＬＬの電流源Ｉ１，Ｉ２のバイアス電流値に基づき、ウェハーに含まれる他のＰＬＬにおける電流源Ｉ１のバイアス電流値が、電流源Ｉ２のバイアス電流値に一致するよう、予めバイアス電流調整回路４４０を設定する方法が用いられることがある。
【特許文献１】特開２００２−１１１４９３号公報
【特許文献２】特開２００２−３６８６１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述の様に、ウェハーからサンプルとして抽出されたＰＬＬにおけるチャージポンプの充放電電流の電流値に基づいて、ウェハーに含まれる他のＰＬＬにおけるチャージポンプの充放電電流値を予め設定する場合では、サンプルとして抽出されていないＰＬＬのチャージポンプに対しては、予測された充放電電流値が設定されることから、充電電流と放電電流との電流値を精度良く一致させることが難しいという課題があった。
【０００６】
本発明は上記課題を鑑みてなされたものであり、位相同期回路におけるチャージポンプの充電電流と放電電流との電流値を精度良く一致させることが可能な位相同期回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の位相同期回路は、コンデンサの充電電流または放電電流の少なくとも何れか一方の電流値を設定可能であり、前記コンデンサの充放電を指示する前記駆動信号に応じて前記コンデンサを充放電する充放電回路と、前記コンデンサの充電電圧に応じた周波数の発振信号を出力する発振回路と、前記発振信号の基準となる入力信号と前記発振信号との位相差が所定の位相差より小さい場合、前記コンデンサの充電期間と放電期間とを一致させ、前記位相差が前記所定の位相差より大きい場合、前記位相差を減少させるような第１駆動信号を駆動信号として出力する駆動回路と、前記充放電回路の前記充電電流または前記放電電流の少なくとも何れか一方の電流値を設定する電流制御回路と、前記入力信号の位相と前記発振信号の位相とが同期している場合に同期信号を出力する同期信号出力回路と、を備え、前記駆動回路は、前記充放電回路の充電電流と放電電流との電流値のずれの調整を指示する調整指示信号が入力されると、前記コンデンサの充電期間と放電期間とを一致させるような第２駆動信号を前記駆動信号として出力し、前記電流制御回路は、前記第２駆動信号に応じて充放電される前記コンデンサの充電電圧が一定レベルとなるよう、前記充放電回路の前記充電電流または前記放電電流の少なくとも何れか一方の電流値を設定し、前記同期信号が出力された後に、所定の周波数と前記発振信号の周波数との大小関係に基づいて、前記第１駆動信号に応じて充放電される前記コンデンサの充電電圧に応じた前記発振信号の周波数が、前記所定の周波数に一致するよう、前記充放電回路の前記充電電流または前記放電電流の少なくとも何れか一方の電流値を設定する。
【発明の効果】
【０００８】
位相同期回路におけるチャージポンプの充電電流と放電電流との電流値を精度良く一致させることが可能な位相同期回路を提供することができる。
【発明を実施するための最良の形態】
【０００９】
本明細書および添付図面の記載の記載により、少なくとも以下の事項が明らかとなる。
【００１０】
図１は、本発明の一実施形態である光ディスク装置制御回路１００を示す図である。  
光ディスク装置制御回路１００は、マイコン１０（電流制御回路）と、光ディスク用ＬＳＩ（Large Scale Integration）１１とを含んで構成される。なお、本実施形態におけるマイコン１０、光ディスク用ＬＳＩ１１は夫々集積回路であることとし、光ディスク１２０には例えば、音楽データが記録されていることとする。また、本実施形態では、マイコン１０と光ディスク用ＬＳＩ１１とを別々の集積回路としているが、一つの集積回路としても良い。
【００１１】
マイコン１０は、光ディスク用ＬＳＩ１１を制御する回路であり、ＣＰＵ２０（電流設定回路）、メモリ２１（保持回路）を含んで構成される。ＣＰＵ２０は、マイコン１０を統括制御するプロセッサである。本実施形態では、例えば、光ディスク用ＬＳＩ１１との間で、各種データの送受信を行うとともに、メモリ２１に記憶されたデータを演算処理する。メモリ２１は、ＲＡＭ（Random Access Memory）等の書き込み可能な記憶回路であり、ＣＰＵ２０の演算結果や、光ディスク用ＬＳＩ１１からの各種データが格納される。
【００１２】
光ディスク用ＬＳＩ１１は、光ディスク１２０に記録された記録データを再生するために、光ディスク１２０を回転させるスピンドルモータ１３０、光ピックアップ１１０に備えられた各種モータ（不図示）を制御する回路であり、ＲＦアンプ３０、ディフェクト検出回路３１（検出回路）、データスライサ３２、ＰＬＬ（Phase Locked Loop）３３、ＥＦＭ（Eight to Fourteen Modulation）復調回路３４（同期信号出力回路）、誤り訂正回路３５（誤り検出回路）、処理回路３６、ジッタ検出回路３７、サーボ回路３８、カウンタ３９、ＡＤＣ（Analog to Digital Converter）４０、ＤＡＣ（Digital to Analog Converter）４１（設定回路）、インターフェース回路４２、スイッチＳＷ１０，１１を含んで構成される。
【００１３】
まず、光ディスク用ＬＳＩ１１を構成する各回路の概要を説明する。  
ＲＦアンプ３０は、光ピックアップ１１０からの光ディスク１２０に記録された記録データを示す検出信号ＤＥＴ（出力信号）を受け、検出信号ＤＥＴのレベルを増幅したＲＦ（Radio Frequency）信号、焦点誤差を示すフォーカスエラー信号ＦＥ、トラッキング誤差を示すトラッキングエラー信号ＴＥを夫々生成する。
【００１４】
ディフェクト検出回路３１は、ＲＦアンプ３０からのＲＦ信号のレベルに基づいて、光ディスク１２０の記録面における傷や汚れ等の有無を示すディフェクト信号ＤＥＦ（検出信号）を出力する回路である。詳述すると、光ディスク１２０の記録面に傷等が有る場合は、光ピックアップ１１０から出力される検出信号ＤＥＴのレベルは低くなるため、ＲＦ信号のレベルもそれにともない低下する。一方、光ディスク１２０の記録面に傷等が無い場合は、光ピックアップ１１０から出力される検出信号ＤＥＴのレベルは高くなるため、ＲＦ信号のレベルもそれにともない上昇する。このため、ディフェクト検出回路３１において所定レベルのしきい値ＶｔとＲＦ信号のレベルとを比較することにより、光ディスク１２０の記録面における傷等の有無を検出することが可能である。なお、本実施形態では、光ディスク１２０の記録面に傷等が有る場合には、ハイレベル（以下、Ｈレベル）のディフェクト信号ＤＥＦが出力され、光ディスク１２０の記録面に傷等が無い場合には、ローレベル（以下、Ｌレベル）のディフェクト信号ＤＥＦが出力されることとする。また、ディフェクト検出回路３１は、例えば、特開２００７−２５００４６号公報の図２に示される様な回路で構成可能である。
【００１５】
データスライサ３２は、ＲＦアンプ３０から出力されるＲＦ信号を２値化し、出力信号ＳＬとして出力する。  
ＰＬＬ３３は、ＤＡＣ４１からの制御信号ＣＯＮＴと後述するインターフェース回路４２からの制御信号Ｓ１〜Ｓ６とに基づいて、データスライサ３２からの出力信号ＳＬに同期するクロック信号ＣＬＫを生成する回路である。  
ＥＦＭ復調回路３４は、ＰＬＬ３３からのクロック信号ＣＬＫに同期して、ＥＦＭ変調が施された出力信号ＳＬをＥＦＭ復調し、フレームを生成する。また、本実施形態におけるフレームには、予めフレーム同期を取るための同期信号が含まれていることとし、ＥＦＭ復調回路３４は、同期信号を検出するたびにフレーム同期信号（同期信号）を出力することとする。
【００１６】
誤り訂正回路３５は、ＥＦＭ復調回路３４から出力されるフレームに含まれる誤り訂正符号に基づいて、誤り訂正を行う回路である。本実施形態では、例えば、ＣＩＲＣ（Cross Interleaved Read-Solomon Code）に基づくエラー訂正符号Ｃ１、Ｃ２が予めフレームに含まれていることとする。また、本実施形態の誤り訂正回路３５は、Ｃ１エラーまたはＣ２エラーを検出したことを示す誤り検出信号、ＣＩＲＣに基づいて誤り訂正が可能であることを示す誤り訂正信号、ＣＩＲＣに基づく誤り訂正が施された出力信号を夫々出力することとする。なお、本実施形態の誤り訂正回路３５は、例えば特開平１０−１５０３６８号公報に記載されたエラー訂正回路により実現可能である。  
処理回路３６は、誤り訂正回路３５によって誤り訂正が施された出力信号に基づいて音声信号を生成し、パワーアンプ（不図示）に出力する回路である。
【００１７】
ジッタ検出回路３７は、ＰＬＬ３３から出力されるクロック信号ＣＬＫのジッタを検出するための回路である。なお、本実施形態におけるジッタ検出回路３７の検出結果は、光ディスク１２０の再生中にのみＡＤＣ４０にスイッチＳＷ１１を介して入力されることとする。
【００１８】
サーボ回路３８は、ＰＬＬ３３からのクロック信号ＣＬＫと、光ディスク用ＬＳＩ１１の基準となる周波数を発振する水晶発振回路（不図示）からの出力とに基づいて、光ディスク１２０が一定の線速度で回転するようスピンドルモータ１３０を制御するとともに、ＲＦアンプ３０からの焦点誤差を示すフォーカスエラー信号、トラッキング誤差を示すトラッキングエラー信号、ジッタ検出回路３７からの検出結果に基づいて、光ディスク１２０のトラックを光ピックアップ１１０のレーザーが追従するように、光ピックアップ１１０に備えられた各種モータ（不図示）を制御する。
【００１９】
カウンタ３９は、ＰＬＬ３３からのクロック信号ＣＬＫに同期してカウント値を変化させる回路である。本実施形態のサーボ回路３８は、光ディスク１２０が回転する線速度を一定に制御しているため、光ピックアップ１１０から出力されるデータのデータレートは一定となる。したがって、再生時にはＰＬＬ３３から出力されるクロック信号ＣＬＫの周波数は所定の周波数となる。また、クロック信号ＣＬＫの周波数が所定の周波数であると、所定期間に変化するカウンタ３９のカウント値は所定のカウント値となる。所定期間に変化するカウンタ３９のカウント値と所定のカウント値とを比較することにより、ＣＰＵ２０は、ＰＬＬ３３からのクロック信号ＣＬＫの周波数の変化に関する情報を得ることが可能となる。なお、本実施形態のカウンタ３９は、アップカウンタとし、カウント値は所定期間ごとにリセットされることとする。
【００２０】
ＡＤＣ４０は、入力されるアナログ信号をデジタル信号に変換する回路である。本実施形態においては、インターフェース回路４２を介してＣＰＵ２０が制御するスイッチＳＷ１０，ＳＷ１１のうち、スイッチＳＷ１０のみがオンされると、後述するＰＬＬ３３のチャージポンプが充放電するコンデンサの充電電圧が入力され、スイッチＳＷ１１のみがオンされると、ジッタ検出回路３７の出力が入力される。詳細は後述するが、本実施形態のＡＤＣ４０は、光ディスク１２０が再生前にはＰＬＬ３３にスイッチＳＷ１０を介して接続され、光ディスク１２０が再生中にはスイッチＳＷ１１を介してジッタ検出回路３７に接続されている。このように、ＰＬＬ３３のチャージポンプが充放電するコンデンサの充電電圧とジッタ検出回路３７の出力とを同時にデジタル信号に変換することは無いため、新たにＡＤＣを設ける必要はない。したがって、スイッチＳＷ１０，ＳＷ１１のみを設ければ良いためチップ面積の増加を小さくできる。
【００２１】
ＤＡＣ４１は、内部に備えられた書き込み可能なレジスタである設定レジスタ５０に保持された設定値（設定データ）に基づき、後述するＰＬＬ３３のチャージポンプの充電電流を設定する回路であり、ＰＬＬ３３のチャージポンプの充電電流を制御するための制御信号ＣＯＮＴを出力する。
【００２２】
インターフェース回路４２は、マイコン１０との間で、各種データの送受信を行う回路である。詳述すると、本実施形態では、ディフェクト検出回路３１からのディフェクト信号ＤＥＦ、ＥＦＭ復調回路３４からのフレーム同期信号、誤り訂正回路３５からの誤り検出信号及び誤り訂正信号、カウンタ３９のカウント値、ＡＤＣ４０のデジタルデータの夫々を受信し、ＣＰＵ２０へ送信する。また、インターフェース回路４２は、ＰＬＬ３３を制御するためのデータ、スイッチＳＷ１０，１１を制御するデータをＣＰＵ２０から受信する。
【００２３】
図２は、ＰＬＬ３３の構成例を示す図である。ＰＬＬ３３は、ＶＣＯ（Voltage Controlled Oscillator）６０、周波数比較回路６１、擬似ＥＦＭ信号生成回路６２、セレクタ６３，６５、位相比較回路６４、チャージポンプ６６（充放電回路）、チャージポンプ６７、分周回路６８を含んで構成される。なお、擬似ＥＦＭ信号生成回路６２、セレクタ６３，６５、位相比較回路６４が本発明の駆動回路に相当する。また、ＶＣＯ６０と分周回路６８とが本発明の発振回路に相当する。
【００２４】
ＶＣＯ６０は、端子１５０の電圧ＶＡを介して外部接続されたコンデンサ１６０の充電電圧に応じた周波数のクロック信号を出力する回路である。なお、本実施形態において、コンデンサ１６０の充電電圧は電圧ＶＡとなり、ＶＣＯ６０は、コンデンサ１６０の充電電圧ＶＡの上昇に応じてクロック信号の周波数も上昇することとする。また、本実施形態では、ＶＣＯ６０から出力される発振信号が分周回路６８に入力される。分周回路６８は、入力される発振信号を１／Ｎ（Ｎ：任意の設定値）分周し、クロック信号ＣＬＫ（発振信号）として出力する。
【００２５】
周波数比較回路６１は、制御信号Ｓ１に基づいて、出力信号ＳＬとクロック信号ＣＬＫとの周波数を比較し、周波数の差に応じたパルス信号ＰＡ，ＰＢを出力する回路である。詳述すると、制御信号Ｓ１がＨレベルの場合に、出力信号ＳＬの周波数がクロック信号ＣＬＫの周波数より低いと、周波数の差に応じた期間、Ｌレベルとなるパルス信号ＰＡを出力し、出力信号ＳＬの周波数がクロック信号ＣＬＫの周波数より高いと、周波数の差に応じた期間、Ｈレベルとなるパルス信号ＰＢを出力する。また、本実施形態の周波数比較回路６１は、制御信号Ｓ１がＬレベルの場合、Ｈレベルのパルス信号ＰＡと、Ｌレベルのパルス信号ＰＢとを出力する。
【００２６】
擬似ＥＦＭ信号生成回路６２は、インターフェース回路４２からの制御信号Ｓ２が例えばＨレベルの場合に擬似ＥＦＭ信号を出力し、制御信号Ｓ２が例えばＬレベルの場合に、擬似ＥＦＭ信号の出力を停止する回路である。本実施形態の擬似ＥＦＭ信号生成回路６２は、予めＥＦＭ変調された信号をテーブル等（不図示）に記憶させ、Ｈレベルの制御信号Ｓ２が入力されると、記憶された信号を擬似ＥＦＭ信号として出力することしている。また、例えば、特開２００１−２０２６２６号公報や特開２００５−３５３２３４号公報に記載されている擬似ＥＦＭ信号回路により擬似ＥＦＭ信号を生成することも可能である。
【００２７】
セレクタ６３は、インターフェース回路４２からの制御信号Ｓ３のレベルに基づいて、入力される擬似ＥＦＭ信号、出力信号ＳＬ、クロック信号ＣＬＫを選択して出力信号ＳＥＬ１，ＳＥＬ２として位相比較回路６４に出力する回路である。具体的には、制御信号Ｓ３が例えばＨレベルの場合、出力信号ＳＬとクロック信号ＣＬＫとを、出力信号ＳＥＬ１，ＳＥＬ２として出力する。また、制御信号Ｓ３が例えばＬレベルの場合、擬似ＥＦＭ信号を出力信号ＳＥＬ１，ＳＥＬ２として出力する。なお、Ｌレベルの制御信号Ｓ３が本発明における調整指示信号に相当する。
【００２８】
位相比較回路６４は、セレクタ６３からの出力信号ＳＥＬ１と出力信号ＳＥＬ２との位相差に応じたパルス信号ＱＡ，ＱＢを出力する回路である。詳述すると、出力信号ＳＥＬ２の位相が出力信号ＳＥＬ１の位相より遅れている場合は、位相差に応じた期間、Ｌレベルとなるパルス信号ＱＡを出力し、出力信号ＳＥＬ２の位相が出力信号ＳＥＬ１の位相より進んでいる場合は、位相差に応じた期間、Ｈレベルとなるパルス信号ＱＢを出力する。また、本実施形態の位相比較回路６４は、出力信号ＳＥＬ１，ＳＥＬ２の夫々の位相が一致している場合は、後述するチャージポンプ６６のＰＭＯＳトランジスタ７１とＮＭＯＳトランジスタ７２とがオンする期間が等しいＬレベルのパルス信号ＱＡとＨレベルのパルス信号ＱＢとを出力する。なお、前述の出力信号ＳＥＬ１，ＳＥＬ２の夫々の位相が一致している場合に出力されるパルス信号ＱＡ，ＱＢの期間は、ＰＭＯＳトランジスタ７１とＮＭＯＳトランジスタ７２とがオンされるために必要な期間のうち、十分短い所定の期間であることとする。なお、以下、本実施形態では位相比較回路６４に入力される信号の夫々の位相が同期している場合を、ＰＬＬ３３がロックしている状態とする。
【００２９】
セレクタ６５は、インターフェース回路４２からの制御信号Ｓ４が例えばＨレベルの場合、位相比較回路６４からのパルス信号ＱＡ，ＱＢの夫々を、駆動信号ＤＲ１，ＤＲ２としてチャージポンプ６６に出力する。また、制御信号Ｓ４が例えばＬレベルの場合、制御信号Ｓ５，Ｓ６のレベルに基づいたレベルの駆動信号ＤＲ１，ＤＲ２を出力する。制御信号Ｓ４がＬレベルの場合について詳述すると、駆動信号ＤＲ１は、制御信号Ｓ５のレベルが反転されたレベルとなり、駆動信号ＤＲ２は、制御信号Ｓ６のレベルと同じレベルとなる。なお、以下、本実施形態では、例えば制御信号Ｓ４がＨレベル、制御信号Ｓ５がＨレベルの状態を制御信号（Ｓ４，Ｓ５）＝（Ｈ，Ｈ）のように記載することとする。なお、本実施形態では、制御信号（Ｓ３，Ｓ４）＝（Ｈ，Ｈ）の際にセレクタ６５から出力される駆動信号ＤＲ１，ＤＲ２が本発明の第１駆動信号に相当し、制御信号（Ｓ３，Ｓ４）＝（Ｌ，Ｈ）の際にセレクタ６５から出力される駆動信号ＤＲ１，ＤＲ２が本発明の第２駆動信号に相当する。
【００３０】
チャージポンプ６６は、セレクタ６５から出力される駆動信号ＤＲ１，ＤＲ２に基づいて、端子１５０を介して接続されたコンデンサ１６０を充放電する回路であり、ＰＭＯＳトランジスタ７０，７１、ＮＭＯＳトランジスタ７２、抵抗７３を含んで構成される。なお、本実施形態において、抵抗７３の抵抗値はＲ１とし、ＰＭＯＳトランジスタ７１、ＮＭＯＳトランジスタ７２のオン抵抗は抵抗値Ｒ１より十分小さいこととする。また、本実施形態では、ＰＭＯＳトランジスタ７０のゲート電極に、ＤＡＣ４１からの制御信号ＣＯＮＴが入力されているため、ＰＭＯＳトランジスタ７０のオン抵抗はＤＡＣ４１からの制御信号ＣＯＮＴのレベルにより制御されることとなる。したがって、ＰＭＯＳトランジスタ７１をオンする駆動信号ＤＲ１が入力されると、チャージポンプ６６は、ＤＡＣ４１の制御信号ＣＯＮＴのレベルに応じた電流値の電流でコンデンサ１６０を充電する。また、ＮＭＯＳトランジスタ７２をオンする駆動信号ＤＲ２が入力されると、チャージポンプ６６は、抵抗７３の抵抗値Ｒ１に応じた電流値の電流でコンデンサ１６０を放電する。
【００３１】
チャージポンプ６７は、パルス信号ＰＡがＬレベルの期間にコンデンサ１６０を充電し、パルス信号ＰＡがＨレベルの期間にコンデンサ１６０を放電する回路である。また、本実施形態のチャージポンプ６７は、Ｈレベルのパルス信号ＰＡとＬレベルのパルス信号ＰＢとが夫々入力されている場合は、出力がハイインピーダンスの状態となる回路であることとする。したがって、本実施形態のチャージポンプ６７は、制御信号Ｓ１がＨレベルの場合に、周波数比較回路６１から出力されるパルス信号ＰＡ，ＰＢに応じて駆動され、コンデンサ１６０を充放電する。一方、制御信号Ｓ１がＬレベルの場合、本実施形態のチャージポンプ６７には、Ｈレベルのパルス信号ＰＡとＬレベルのパルス信号ＰＢとが夫々入力されるため、出力がハイインピーダンスとなり、チャージポンプ６７の出力が端子１５０から電気的に切り離されることとなる。
【００３２】
抵抗１７０は、コンデンサ１６０とともに低域通過フィルタを構成し、チャージポンプ６６から出力される充放電電流の高周波成分を減衰させる。さらに、前述の低域通過フィルタは、ＰＬＬ３３における帰還ループの位相を補償する。
【００３３】
ここで、光ディスク１２０に記録された音楽の再生を開始する前に実施される、ＰＬＬ３３における充電電流の調整、すなわち、ＰＬＬ３３の充電電流と放電電流との電流値を一致させる処理について、図３に示すフローチャートを参照しつつ説明する。なお、本実施形態においては、光ディスク用ＬＳＩ１１におけるスイッチＳＷ１０がオン、スイッチＳＷ１１がオフ、ＤＡＣ４１からの制御信号ＣＯＮＴのレベルが例えば、光ディスク用ＬＳＩ１１の電源電圧Ｖｄｄの半分であるＶｄｄ／２、周波数比較回路６１の充放電電流が停止、チャージポンプ６６のＰＭＯＳトランジスタ７１がオフ、ＮＭＯＳトランジスタ７２がオンとされた状態を初期状態とする。
【００３４】
マイコン１０及び光ディスク用ＬＳＩ１１が起動されると、ＣＰＵ２０は、光ディスク用ＬＳＩ１１を初期状態とすべく、スイッチＳＷ１０をオンし、スイッチＳＷ１１をオフするためのデータ、ＤＡＣ４１からの制御信号ＣＯＮＴのレベルがＶｄｄ／２となるように設定レジスタ５０を設定するためのデータ及び制御信号（Ｓ１，Ｓ４，Ｓ５，Ｓ６）＝（Ｌ，Ｌ，Ｌ，Ｈ）を、インターフェース回路４２を介して送信する（Ｓ２００）。そして、ＣＰＵ２０は、コンデンサ１６０を所定期間のみ充電すべく、制御信号（Ｓ５，Ｓ６）＝（Ｈ，Ｌ）を送信した後、Ｌレベルの制御信号Ｓ５を送信する（Ｓ２０１）。なお、本実施形態においては、充電が開始されてから充電が停止されるまでの所定期間は、コンデンサ１６０の充電が停止されてから十分長い時間が経過した場合に、充電電圧ＶＡがおよそＶｄｄ／２となるよう定められていることとする。なお、前述の所定期間は、コンデンサ１６０の容量値、ＰＭＯＳトランジスタ７０の抵抗値、抵抗１７０の抵抗値に基づく時定数を参照して定めることが可能である。また、ＣＰＵ２０は、インターフェース回路４２を介して、所定の間隔でＡＤＣ４０から出力されるコンデンサ１６０の充電電圧ＶＡの値を示すデータを受信し、メモリ２１に格納する。ＣＰＵ２０は、メモリ２１に格納された充電電圧ＶＡの値に基づき、例えば、最新の充電電圧ＶＡの値を示す最新データと、最新データから過去２回受信したデータとの差が何れも、例えば５％以内となると（Ｓ２０２：ＹＥＳ）最新データを基準電圧Ｖｒｅｆとしてメモリ２１に格納する（Ｓ２０３）。一方、最新データと過去２回受信したデータとの差が何れも５％以内でないと（Ｓ２０２：ＮＯ）、受信データと最新データとを比較する処理を継続する（Ｓ２０２）。
【００３５】
Ｓ２０３の処理が実行された後、ＣＰＵ２０は、擬似ＥＦＭ信号生成回路６２からの出力に基づいてチャージポンプ６６を駆動すべく、制御信号（Ｓ２，Ｓ３，Ｓ４）＝（Ｈ，Ｌ，Ｈ）を、インターフェース回路４２を介して送信する（Ｓ２０４）。インターフェース回路４２が制御信号（Ｓ２，Ｓ３，Ｓ４）＝（Ｈ，Ｌ，Ｈ）を受信すると、セレクタ６３の出力信号ＳＥＬ１，ＳＥＬ２共に擬似ＥＦＭ信号となる。出力信号ＳＥＬ１，ＳＥＬ２が共に擬似ＥＦＭ信号になると、位相が同期しているため、位相比較回路６４からは、ＰＬＬ３３がロックしている状態の駆動信号ＤＲ１，ＤＲ２が出力されることとなる。したがって、ＰＬＬ３３がロックしている状態において、充電電圧ＶＡは、チャージポンプ６６の充電電流と放電電流との電流値の大小に基づいて変化することとなる。詳述すると、充電電流が放電電流より大きい場合、充電電圧ＶＡは上昇し、充電電流が放電電流より小さい場合、充電電圧ＶＡは低下する。また、充電電流と放電電流との電流値が一致している場合のみ充電電圧ＶＡは一定となる。位相比較回路６４が前述の駆動信号ＤＲ１，ＤＲ２を出力している場合に、コンデンサ１６０の充電電圧ＶＡが基準電圧Ｖｒｅｆと一致する場合は（Ｓ２０５：ＹＥＳ）、前述の様にチャージポンプ６６からの充電電流と放電電流との電流値が一致していることとなるため、充電電流の電流値を変更する必要はなく、ＣＰＵ２０は、設定レジスタ５０に設定された設定値を更新せず保持し（Ｓ２０６）、処理を終了させる。一方、位相比較回路６４が前述の駆動信号ＤＲ１，ＤＲ２を出力している場合に、コンデンサ１６０の充電電圧ＶＡが基準電圧Ｖｒｅｆと一致しないと（Ｓ２０５：ＮＯ）、ＣＰＵ２０は、充電電圧ＶＡと基準電圧Ｖｒｅｆとの差を算出し、算出された差に対し、例えば差を減少させるような所定の比例制御の演算式を用いて演算処理を実行する（Ｓ２０７）。そして、演算結果に基づいて設定レジスタ５０の設定値を変更する（Ｓ２０８）。さらに、充電電圧ＶＡと基準電圧Ｖｒｅｆとの値を比較する処理（Ｓ２０５）に遷移させる。このようにマイコン１０が、上述した処理を光ディスク用ＬＳＩ１１に施すことにより、ＰＬＬ３３のチャージポンプ６６の充電電流と放電電流との電流値を一致させることが可能である。
【００３６】
前述の様に、音楽の再生前にＰＬＬ３３の充電電流を調整した場合であっても、再生中に周囲温度の変化や電源電圧変動等がある場合は、ＰＬＬ３３の充電電流と放電電流の電流値が変動し、再生前の設定値でＰＬＬ３３を動作させると、ＰＬＬ３３がロック状態を維持することが難しい場合がある。そこで、本実施形態の光ディスク装置制御回路１００では、光ディスク１２０に記録された音楽が再生される際に、チャージポンプ６６の充電電流と放電電流との電流値を一致される処理を実行させている。以下、光ディスク１２０が再生される際に、チャージポンプ６６の充電電流と放電電流との電流値を一致させる処理に関して、図４に示すフローチャートを参照しつつ説明する。なお、本実施形態においては、図３で説明した処理により、予めチャージポンプ６６の充電電流と放電電流との電流値が一致するような設定値が設定レジスタ５０に保持されていることとする。
【００３７】
まず、例えば、外部インターフェース（不図示）から、ＣＰＵ２０に音楽の再生開始を指示する指示信号が入力されると、ＣＰＵ２０は、光ディスク１２０に記録された記録データの読み込みが開始されるように、制御信号（Ｓ１，Ｓ２，Ｓ３，Ｓ４）＝（Ｈ，Ｌ，Ｈ，Ｈ）と、スイッチＳＷ１０をオフし、スイッチＳＷ１１をオンするデータとを、インターフェース回路４２を介して送信する（Ｓ３０１）。なお、インターフェース回路４２に上記の制御信号が受信されると、周波数比較回路６１は動作し、セレクタ６３は出力信号ＳＬ、クロック信号ＣＬＫを夫々出力信号ＳＥＬ１，ＳＥｌ２として出力し、セレクタ６５は位相比較回路６４からの出力を駆動信号ＤＲ１，ＤＲ２として出力する。つまり、ＰＬＬ３３は、データスライサ３２からの出力信号ＳＬに分周回路６８からのクロック信号ＣＬＫの位相を同期させるよう動作する。ＰＬＬ３３が出力信号ＳＬとクロック信号ＣＬＫとの位相を同期させた後に、ＥＦＭ復調回路３４から、音楽の再生が可能であることを示すフレーム同期信号が出力されると（Ｓ３０２：ＹＥＳ）、ＣＰＵ２０は、ディフェクト検出回路３１からのディフェクト信号ＤＥＦのレベルに基づいた処理を実行する（Ｓ３０３）。一方、ＥＦＭ復調回路３４からフレーム同期信号が出力されないと（Ｓ３０２：ＮＯ）、ＣＰＵ２０は、フレーム同期信号が出力されるまでＳ３０２の処理を繰り返す。
【００３８】
ここで、再生中にディフェクト検出回路３１から出力されるディフェクト信号ＤＥＦがＬレベルである場合（Ｓ３０３：Ｌ）について説明する。再生中に誤り訂正回路３５からＣ１エラーまたはＣ２エラーを検出したことを示す誤り検出信号が出力されないと（Ｓ３０４：ＮＯ）、光ディスク装置制御回路１００は音楽の再生を継続する（Ｓ３０３）。一方、誤り訂正回路３５からＣ１エラーまたはＣ２エラーを検出したことを示す誤り検出信号が出力されると（Ｓ３０４：ＹＥＳ）、ＣＰＵ２０は、所定期間に変化したカウンタ３９のカウント値と、所定のカウント値とを比較し、比較結果に基づいた処理を行う（Ｓ３０５）。所定期間に変化したカウンタ３９のカウント値が所定のカウント値である場合（Ｓ３０５：ＹＥＳ）、すなわち、クロック信号ＣＬＫの周波数が所定の周波数である場合は、光ディスク装置制御回路１００は音楽の再生を継続する（Ｓ３０３）。所定期間に変化したカウンタ３９のカウント値が所定のカウント値でない場合（Ｓ３０５：ＮＯ）、例えば、所定期間に変化したカウンタ３９のカウント値が所定のカウント値より大きい場合は、クロック信号ＣＬＫの周波数が所定の周波数より高いため、ＤＡＣ４１からの制御信号ＣＯＮＴのレベルを上昇させるよう設定レジスタ５０の設定値を変更する（Ｓ３０６）。一方、所定期間に変化したカウンタ３９のカウント値が所定のカウント値より小さい場合は、クロック信号ＣＬＫの周波数が所定の周波数より低いため、ＤＡＣ４１からの制御信号ＣＯＮＴのレベルを低下させるよう設定レジスタ５０の設定値を変更する（Ｓ３０６）。上述したＳ３０６の処理のうち、例えば、ＤＡＣ４１からの制御信号ＣＯＮＴのレベルを上昇させるよう設定レジスタ５０の設定値を変更した場合は、チャージポンプ６６のＰＭＯＳトランジスタ７０のオン抵抗が大きくなる。したがって、充電電流は減少し、充電電圧ＶＡが低下することによりＶＣＯ６０の発振周波数であるクロック信号ＣＬＫの周波数が低下する。そして、Ｓ３０６の処理が行われた後、フレーム同期信号が出力されている場合（Ｓ３０７：ＹＥＳ）、光ディスク装置制御回路１００は音楽の再生を継続する（Ｓ３０３）。一方、フレーム同期信号が出力されていない場合、（Ｓ３０７：ＮＯ）、ＣＰＵ２０は、フレーム同期信号が出力されるまでＳ３０４からの処理を繰り返すこととなる。
【００３９】
また、再生中にディフェクト検出回路３１から出力されるディフェクト信号ＤＥＦがＨレベルである場合（Ｓ３０３：Ｈ）、すなわち、再生中に光ディスク１２０の表面の傷等により、光ピックアップ１１０からの検出信号ＤＥＴのレベルが低下し、ＰＬＬ３３のロックが外れる場合について説明する。ディフェクト検出回路３１からＨレベルのディフェクト信号ＤＥＦが出力されると（Ｓ３０３：Ｈ）、ＣＰＵ２０は、チャージポンプ６６の充放電動作を停止すべく、制御信号（Ｓ１，Ｓ４，Ｓ５，Ｓ６）＝（Ｌ，Ｌ，Ｌ，Ｌ）を、インターフェース回路４２を介して送信する（Ｓ３０８）。インターフェース回路４２は、上記の制御信号を受信すると、周波数比較回路を停止させ、セレクタ６５からＨレベルの駆動信号ＤＲ１とＬレベルの駆動信号ＤＲ２とを出力させる。なお、Ｓ３０８の処理により、チャージポンプ６６，６７の出力は夫々ハイインピーダンスの状態となるため、充電電圧ＶＡが保持されることとなる。したがって、ＰＬＬ３３は、充電電圧ＶＡに応じた発振周波数に応じて動作することとなる。そして、ＣＰＵ２０は、設定レジスタ５０の現在の設定値を第１設定値として、メモリ２１に格納する。さらに、ＣＰＵ２０は、第１設定値が設定レジスタ５０に設定された場合の制御信号ＣＯＮＴのレベルより、制御信号ＣＯＮＴのレベルが低くなるような設定値を算出し、第２設定値としてメモリ２１に格納する（Ｓ３０９）。なお、本実施形態の第２設定値は、例えば、ＣＰＵ２０が第１設定値に所定の割合を乗じて算出することとする。そして、ディフェクト検出回路３１からのディフェクト信号ＤＥＦがＬレベル、すなわち、光ピックアップ１１０のレーザーが、光ディスク１２０の表面の傷等を通過すると（Ｓ３１０：ＹＥＳ）、ＣＰＵ２０は、第２設定値を設定レジスタ５０に設定し、チャージポンプ６６の動作を再開させるべく、制御信号（Ｓ１，Ｓ４）＝（Ｈ，Ｈ）と、第２設定値とをインターフェース回路４２に送信する（Ｓ３１１）。したがって、インターフェース回路４２が、上記制御信号と、第２設定値とを受信すると、チャージポンプ６６の充電電流が放電電流より増加した状態でＰＬＬ３３の動作が再開される。そして、ＰＬＬ３３がロック状態となり、フレーム同期信号が出力されると（Ｓ３１２：ＹＥＳ）、ＣＰＵ２０は、第１設定値を設定レジスタ５０に設定すべく、インターフェース回路４２に送信する（Ｓ３１３）。そして、Ｓ３１３の処理が行われた後は、光ディスク装置制御回路１００は音楽の再生を継続する（Ｓ３０３）。
【００４０】
以上に説明した構成からなる本実施形態の光ディスク装置制御回路１００は、起動されると光ディスク１２０の再生を開始する前に、チャージポンプ６６の充電電流と放電電流との電流値を一致させるような設定値が設定レジスタ５０に設定される（Ｓ２００〜Ｓ２０８）。したがって、例えば、ウェハーからサンプルとして抽出されたＰＬＬにおけるチャージポンプの充放電電流の電流値に基づいて、ウェハーに含まれる他のＰＬＬにおけるチャージポンプの充放電電流値を予め設定する場合と比較すると、精度よくチャージポンプの充電電流と放電電流とを一致させることが可能となる。また、前述のウェハーからサンプルを用いてＰＬＬのチャージポンプの充放電電流を調整する場合と比較すると、所定の精度以上のチャージポンプが含まれる集積回路を選別する場合は、歩留まりを向上させることが可能となる。
【００４１】
また、本実施形態の光ディスク装置制御回路１００は、マイコン１０と光ディスク用ＬＳＩ１１とを含んで構成可能であり、ＣＰＵ２０がチャージポンプ６６の充電電流と放電電流との電流値を一致させるような設定値を設定レジスタ５０に設定する（Ｓ２００〜Ｓ２０８）。
【００４２】
また、光ディスク１２０の再生を開始する前にＰＬＬ３３の充電電流を調整した場合であっても、再生中に、温度等の変化によりチャージポンプ６６の充電電流と放電電流とのバランスが崩れることがある。これにより、ＰＬＬ３３がロックしていた状態であっても、充電電圧ＶＡは変化し、結果的にロックが外れる場合がある。本実施形態では、クロック信号ＣＬＫの周波数の変化をカウンタ３９でカウント値として参照することにより、チャージポンプにおける充電電流と放電電流とのバランスを調整している（Ｓ３０５）。したがって、光ディスク１２０の再生中に、チャージポンプの充電電流と放電電流とを一致させることが可能であるため、ＰＬＬ３３は温度変化等があった場合でも、ロック状態を維持可能である。
【００４３】
また、本実施形態のＣＰＵ２０は、再生中に、誤り訂正回路３５からのＣ１エラーを検出したことを示す誤り検出信号が出力されると（Ｓ３０４：ＹＥＳ）、クロック信号ＣＬＫの周波数の変化をカウンタ３９でカウント値として参照している（Ｓ３０５）。したがって、誤り検出信号が出力されない場合はクロック信号ＣＬＫの周波数を変化させる必要はないため、例えば、カウンタ３９の動作を停止することにより、光ディスク用ＬＳＩ１１の消費電力を削減可能である。
【００４４】
また、再生中にディフェクト検出回路３１から出力されるディフェクト信号ＤＥＦがＨレベルとなると（Ｓ３０３：Ｈ）、光ピックアップ１１０からの検出信号ＤＥＴのレベルが低下し、データスライサ３２からの出力信号ＳＬもそれに伴いレベルが低下するため、ＰＬＬ３３のロックが外れる。ＰＬＬ３３のロックが外れた場合には、チャージポンプ６６の出力を停止させている（Ｓ３０８）等の影響から、コンデンサ１６０の充電電圧ＶＡが低下する場合がある。本実施形態では、ディフェクト信号ＤＥＦがＨレベルからＬレベルへと変化すると、チャージポンプの充電電流を、ディフェクト信号ＤＥＦがＬレベルからＨレベルに変化する前の充電電流より増加させ（Ｓ３１１）、その後ディフェクト信号ＤＥＦがＬレベルからＨレベルに変化する前の充電電流に戻している（Ｓ３１３）。したがって、ディフェクト信号ＤＥＦがＨレベルからＬレベルに変化した場合に、ＰＬＬ３３を時間的に早くロック状態とすることが可能である。
【００４５】
また、本実施形態では、ディフェクト信号ＤＥＦがＨレベルからＬレベルへと変化すると、チャージポンプの充電電流を、ディフェクト信号ＤＥＦがＬレベルからＨレベルに変化する前の充電電流より増加させ（Ｓ３１１）、そして、ＥＦＭ復調回路３４からフレーム同期信号が出力されるタイミングで（Ｓ３１２）、ディフェクト信号ＤＥＦがＬレベルからＨレベルに変化する前の充電電流に戻している（Ｓ３１３）。すなわち、ＰＬＬ３３がロック状態となった後に、ディフェクト信号ＤＥＦがＨレベルとなる前に調整された充電電流としていることから、ＰＬＬ３３のロック状態を維持することが可能である。
【００４６】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００４７】
本実施形態におけるチャージポンプ６６は、ＰＭＯＳトランジスタ７０のゲート電圧を制御信号ＣＯＮＴで制御する構成としたが、それに限られるものでは無い。例えば、ＰＭＯＳトランジスタ７０を用いず、ＰＭＯＳトランジスタ７１のバックゲートの電圧を制御信号ＣＯＮＴで制御する構成としても良い。また、ＰＭＯＳトランジスタ７０を所定の抵抗値の抵抗とし、抵抗７３をＮＭＯＳトランジスタで置き換え、置き換えたＮＭＯＳトランジスタのゲート電圧を制御信号ＣＯＮＴで制御しても良い。
【００４８】
本実施形態では、図３のフローチャートに示す様に、位相比較回路６４を動作させた後（Ｓ２０４）、充電電圧ＶＡと基準電圧Ｖｒｅｆとを比較する処理を行っている（Ｓ２０５）が、例えば、充電電圧ＶＡを基準電圧Ｖｅｒｆと比較せず、Ｓ２０２における処理の様に充電電圧ＶＡの変化を見ることとしても良い。具体的には、まず、ＣＰＵ２０が位相比較回路６４を動作させた後、ＣＰＵ２０は所定の間隔で順次充電電圧ＶＡを取り込みメモリ２１に格納する。そして、最新の充電電圧ＶＡと、最新の充電電圧ＶＡから一回前に格納された充電電圧ＶＡの差をとる。さらに、差が正の場合は、チャージポンプ６６の充電電流が放電電流より大きいこととなるため、ＣＰＵ２０は、制御信号ＣＯＮＴを上昇させる。一方、差が負の場合は、チャージポンプ６６の充電電流が放電電流より小さいこととなるため、ＣＰＵ２０は、制御信号ＣＯＮＴを低下させる。そして、差の絶対値が所定未満になった場合に、設定レジスタ５０の設定値を更新せず保持し（Ｓ２０６）、処理を終了させても良い。
【００４９】
また、本実施形態では、図２におけるＳ２０４において、擬似ＥＦＭ信号をセレクタ６３からともに出力することとしたがこれに限られるものではない。例えば、制御信号Ｓ４をＬレベルとし、制御信号Ｓ５，Ｓ６に基づいてＰＭＯＳトランジスタ７１とＮＭＯＳトランジスタ７２を同じ期間だけオン、オフするようスイッチング制御してもよい。この場合も、本実施形態と同様に、ＰＭＯＳトランジスタ７０の抵抗値を抵抗値７３に一致させることが可能である。
【００５０】
また、本実施形態では、カウンタ３９はクロック信号ＣＬＫに同期してカウント値を変化させることとしたが、例えば、フレーム同期信号も所定の周波数で発生するため、フレーム同期信号に基づいてカウント値を変化させることとしても良い。
【００５１】
また、本実施形態では、図４のフローチャートにおいて、ＥＦＭ復調回路３４が出力するフレーム同期信号に基づいて、ＣＰＵ２０が設定レジスタ５０に第１設定値を設定することとしたが（Ｓ３１２）、フレーム同期信号の代わりに、例えば、ＥＦＭ復調回路３４がフレームに含まれるサブコード信号を出力し、サブコード信号に基づいて処理しても良い。その場合は、Ｓ３１２において、例えば、サブコード信号が出力されるまで（Ｓ３１２：ＹＥＳ）Ｓ３１２の処理を繰り替えることとする。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施形態である光ディスク装置制御回路１００を示す図である。
【図２】ＰＬＬ３３の構成例を示す図である。
【図３】光ディスク１２０の再生を開始する前に実施される処理のフローチャートである。
【図４】光ディスク１２０が再生されている際に実施される処理のフローチャートである。
【図５】一般的なＰＬＬの構成を示す図である。
【図６】一般的なＰＬＬの動作を説明するための図である。
【符号の説明】
【００５３】
１０  マイコン
１１  光ディスク用ＬＳＩ
２０  ＣＰＵ
２１  メモリ
３０  ＲＦアンプ
３１  ディフェクト検出回路
３２  データスライサ
３３  ＰＬＬ
３４  ＥＦＭ復調回路
３５  誤り訂正回路
３６  処理回路
３７  ジッタ検出回路
３８  サーボ回路
３９  カウンタ
４０  ＡＤＣ
４１  ＤＡＣ
４２  インターフェース回路
５０  設定レジスタ
６０  ＶＣＯ
６１  周波数比較回路
６２  擬似ＥＦＭ信号生成回路
６３，６５  セレクタ
６４  位相比較回路
６６  チャージポンプ
６７  チャージポンプ
６８  分周回路
７０，７１  ＰＭＯＳトランジスタ
７２  ＮＭＯＳトランジスタ
７３，１７０  抵抗
１００  光ディスク装置制御回路
１１０  光ピックアップ
１２０  光ディスク
１３０  スピンドルモータ
１５０  端子
１６０  コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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