(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板と、（ｂ）半導体基板内のトレンチとを含み、該トレンチは、サイドウォールおよびボトムウォールを含み、サイドウォールは上側壁部および下側壁部を含む、半導体構造を準備するステップと、
第１のドープ半導体領域および第２ドープ半導体領域を形成するステップであって、
第１のドーパンソース層をボトムウォールおよびトレンチの下側壁部の内側に形成し、第２のドーパンソース層をトレンチの上側壁部の内側に形成し、第２のドーパンソース層の厚さが２０〜３００Åに対して第１のドーパント層の厚さを４００Åより大きくして形成して、熱処理において第１のドープ半導体領域および第２ドープ半導体領域を形成し、
第１のドープ半導体領域は、（i）トレンチの下側壁部の回りを包み、（ii）ボトムウォールおよびトレンチの下側壁部に接し、
第２のドープ半導体領域は、トレンチの上側壁部の回りを包むとともに接し、
第２のドープ半導体領域は、第１のドープ半導体領域に自己整合し、第１のドープ半導体領域は、第１のドーピング極性を電気的に示すドーパントを含み、
第２のドープ半導体領域は、第１のドーピング極性に反対の第２ドーピング極性を電気的に示すドーパントを含むステップと、
第１のドープ半導体領域および第２のドープ半導体領域の形成後、トレンチ内に誘電体層および電気導電性領域を形成するステップであって、
誘電体層は、サイドウォールおよびトレンチのボトムウォール上にあり、
誘電体層は、コンデンサ誘電部およびカラー誘電部を含み、
電気導電性領域は、第１のドーピング極性のドーパントを含み、
電気導電性領域は、第１の部分、第２の部分および第３の部分を含み、
第２の部分は、第１の部分上に電気的に接続され、第３の部分は、第２の部分上に電気的に接続されており、
カラー誘電体部と第２のドープ半導体領域の接合面から移行し、カラー誘電体部から離れるにつれて、第２のドープ半導体領域のドーピング濃度は減少するステップとを有する半導体製造方法。
【請求項２】
前記電気導電性領域を形成するステップは、トレンチ内に電気導電性領域の第１の部分を形成するステップと、
トレンチ内に、第１の部分上に電気的に接続された電気導電性領域の第２の部分を形成するステップと、
トレンチ内に、電気導電性領域の第３の領域を第２の部分上に形成するステップとを有する請求項１の方法。
【請求項３】
前記第１のドープ半導体領域および第２のドープ半導体領域を形成するステップは、
下側壁部およびトレンチのボトムウォール上に第１のドーピングソース領域を形成するステップであって、第１のドーピングソース領域は、第１のドーピング極性のドーパントを含むステップと、
第１のドーピングソース領域の形成後に、トレンチの上側壁部上に第２ドーピングソース領域を形成するステップであって、第２のドーピングソース領域は、第１のドーピング極性と反対の第２のドーピング極性のドーパントを含むステップと、
第２のドーピングソース領域の形成後、半導体構造をアニールして、第１および第２のドーピングソース領域から半導体基板中にドーパントを同時に拡散し、第１のドープ半導体領域および第２のドープ半導体領域をそれぞれもたらすステップとを有する請求項１の方法。
【請求項４】
前記誘電体層および電気導電性領域を形成するステップは、
下側壁部およびトレンチのボトムウォール上にコンデンサ誘電体部を形成するステップと、
トレンチ内に電気導電性領域の第１の部分を形成するステップと、
トレンチの上側壁部上にカラー誘電体部を形成するステップと、
トレンチ内の第１の部分上に接続された電気導電性領域の第２の部分を形成するステップであって、カラー誘電体部は、電気導電性領域の第２の部分と第２のドープ半導体領域の間に挟まれるステップと、
トレンチ内の第２の部分上に電気導電性領域の第３の部分を形成するステップとを有する請求項１の方法。
【請求項５】
さらに、埋設ストラップ領域を形成するステップを有し、
埋設ストラップ領域は、電気導電性領域の第３の部分と第２のドープ半導体領域の両方と直接接触しており、
埋設ストラップ領域は、第１のドーピング極性を有するドーパントを含む請求項４の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）セルに関し、より詳細には、自己整合された傾斜井戸を有するＤＲＡＭセルに関する。
【背景技術】
【０００２】
典型的なトレンチＤＲＡＭセルでは、ＤＲＡＭセルの正常動作中に漏れ電流を引き起こすＶＰＴ（縦型寄生トランジスタ）が存在する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
したがって、ＶＰＴを流れる漏れ電流が他のデバイス特性を危険にさらすことなく低減されるＤＲＡＭセルの構造およびその形成方法の需要がある。
【課題を解決するための手段】
【０００４】
本発明は、（ａ）半導体基板と、（ｂ）半導体基板内の電気導電性領域であり、第１の部分、第２の部分および第３の部分を含み、第２の部分は、第１の部分上にあって当該第１の部分に電気的に接続され、第３の部分は、第２の部分上にあって当該第２の部分に電気的に接続された電気導電性領域と、（ｃ）（i）半導体基板内にあり、（ii）第１の部分のサイドウォールおよびボトムウォールの回りを包み、（iii）コンデンサ誘電体層によって電気導電性領域から絶縁された第１のドープ半導体領域と、（ｄ）（i）半導体基板内にあり、（ii）第２の部分のサイドウォールの回りを包み、（iii）カラー誘電体層によって第２の部分から絶縁された第２ドープ半導体領域とを有し、第２のドープ半導体領域は、第１のドープ半導体領域に自己整合しており、カラー誘電体層は、コンデンサ誘電体層と直接接触しており、カラー誘電体層と第２のドープ半導体領域の接合面から移行し、カラー誘電体層から離れるにつれて、第２のドープ半導体領域のドーピング濃度は減少する、半導体構造を提供する。
【０００５】
本発明は、また、（ａ）半導体基板と、（ｂ）半導体基板内の電気導電性領域であり、第１の部分、第２の部分および第３の部分を含み、第２の部分は、第１の部分上にあって当該第１の部分に電気的に接続され、第３の部分は、第２の部分上にあって当該第２の部分に電気的に接続された電気導電性領域と、（ｃ）（i）半導体基板内にあり、（ii）第１の部分のサイドウォールおよびボトムウォールの回りを包み、（iii）コンデンサ誘電体層によって第１の部分から絶縁された第１のドープ半導体領域と、（ｄ）（i）半導体基板内にあり、（ii）第２の部分のサイドウォールの回りを包み、（iii）カラー誘電体層によって第２の部分から絶縁された第２のドープ半導体領域とを有し、第２のドープ半導体領域は、第１のドープ半導体領域に自己整合しており、カラー誘電体層は、コンデンサ誘電体層と直接接触しており、カラー誘電体層と第２のドープ半導体領域の接合面から移行し、カラー誘電体層から離れるにつれて、第２のドープ半導体領域のドーピング濃度は減少し、コンデンサ誘電体層の厚みは、カラー誘電体層の厚み未満であり、電気導電性領域は、第１のドーピング極性を有するドーパントを含み、第１のドープ半導体領域は、第１のドーピング極性を有するドーパントを含み、第２のドープ半導体領域は、第１のドーピング極性に反対の第２ドーピング極性を有するドーパントを含む、半導体構造を提供する。
【０００６】
本発明は、（ａ）半導体基板と、（ｂ）半導体基板内の深トレンチとを含み、該深トレンチは、サイドウォールおよびボトムウォールを含み、サイドウォールは、上側壁部および下側壁部を含む半導体構造を準備するステップと、第１のドープ半導体領域および第２ドープ半導体領域を形成するステップであり、第１のドープ半導体領域は、（i）トレンチの下側壁部の回りを包み、（ii）ボトムウォールおよびトレンチの下側壁部に接し、第２のドープ半導体領域は、深トレンチの上側壁部の回りを包むとともに接し、第２のドープ半導体領域は、第１のドープ半導体領域に自己整合しており、第１のドープ半導体領域は、第１のドーピング極性を電気的に示すドーパントを含み、第２のドープ半導体領域は、第１のドーピング極性に反対の第２ドーピング極性を電気的に示すドーパントを含むステップと、深トレンチ内に誘電体層および電気導電性領域を形成するステップであり、誘電体層は、サイドウォールおよび深トレンチのボトムウォール上にあり、誘電体層は、コンデンサ誘電部およびカラー誘電部を含み、電気導電性領域は、第１の部分、第２の部分および第３の部分を含み、第２の部分は、第１の部分上にあって当該第１の部分に電気的に接続され、第３の部分は、第２の部分上にあって当該第２の部分に電気的に接続されており、カラー誘電体部と第２のドープ半導体領域の接合面から移行し、カラー誘電体部から離れるにつれて、第２のドープ半導体領域のドーピング濃度は減少するステップとを有する半導体製造方法を提供する。
【０００７】
本発明は、さらに、（ａ）半導体基板と、（ｂ）半導体基板内の電気導電性領域であり、該電気導電性領域は、第１の部分、第２の部分および第３の部分を含み、第２の部分は、第１の部分上にあって当該第１の部分に電気的に接続され、第３の部分は、第２の部分上にあって当該第２の部分に電気的に接続された電気導電性領域と、（ｃ）（i）半導体基板内にあり、（ii）第１の部分のサイドウォールおよびボトムウォールの回りを包み、（iii）コンデンサ誘電体層によって第１の部分から絶縁された第１のドープ半導体領域と、（ｄ）（i）半導体基板内にあり、（ii）第２の部分のサイドウォールの回りを包み、（iii）カラー誘電体層によって第２の部分から絶縁され、カラー誘電体層は、コンデンサ誘電体層と直接接触し、カラー誘電体層と第２のドープ半導体領域の接合面から移行し、カラー誘電体層から離れるにつれて、第２のドープ半導体領域のドーピング濃度は減少する第２ドープ半導体領域とを有する半導体構造を準備するステップを有する、半導体製造方法を提供する。
【０００８】
本発明は、ＶＰＴ（縦型寄生トランジスタ）を通る漏れ電流を低減するために、埋設プレートに自己整合された傾斜Ｐウェルを有するＤＲＡＭセル（およびそれを操作する方法）を提供する。
【発明を実施するための最良の形態】
【０００９】
図１〜２５は、本発明の実施例による、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）セル構造１００を形成する第１の製造工程を示す。
【００１０】
より詳細には、図１を参照して、一実施形態では、第１の製造プロセスは、低濃度ドープシリコン基板などの半導体基板１１０で開始する。他の適切な代替基板は、ゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム（ＳiＧｅ）、炭化ケイ素（ＳiＣ）、およびガリウム・ヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）および燐インジウム（ＩｎＰ）などの実質的に１つまたは複数の化合物半導体からなるものを含む。または、基板は、半導体−オン−絶縁型構造、例えば、シリコン−オン−絶縁（ＳＯＩ）基板を有する。
【００１１】
次に、一実施形態では、パッド酸化層１２０は、熱酸化によって半導体基板１１０上に形成されている。または、パッド酸化層１２０は、ＣＶＤ（化学気相堆積）法などの堆積技術を使用することにより形成することができる。
【００１２】
次に、図２を参照すると、一実施形態では、パッド窒化物層２１０は、ＣＶＤ法を使用して、図１の構造１００上に形成されている。
【００１３】
次に、図３を参照すると、一実施形態では、深トレンチ３１０が、半導体基板１１０に形成されている。実例として、深トレンチ３１０は、パッド窒化物層２１０（図２）上に、（i）ホウ素をドープした酸化物（図示せぬ）などのハードマスク層を堆積し、（ii）堆積されたハードマスク層、パッド窒化物層２１０およびパッド酸化層１２０をパターニングし、（iii）ハードマスク層に選択的なＲＩＥ（リアクティブ・イオン・エッチング）プロセスによって、シリコン基板をエッチングすることにより形成されている。ハードマスク層は、深トレンチ３１０を形成した後、または任意の適切なプロセス工程において形成されている。
【００１４】
次に、図４を参照すると、一実施形態では、第１のドーピング極性を含む第１のドーパントソース層４１０は、サイドウォールおよび深トレンチ３１０（図３）のボトムウォール上に含む図３の構造１００上に形成されている。実例として、５０〜１０００Åの厚みのＡＳＧ（ヒ素ケイ酸塩ガラス）層４１０は、Ｎ型ドーパントのためのドーパントソースとしてＣＶＤまたはＡＬＤ（原子層成長法）法によって形成され、図４の構造１００がもたらされる。または、燐、アンチモンまたはこれらのドーパントの任意の組み合わせでドープされた酸化物などの他の材料は、Ｎ型ドーパントのためのドーパントソースとして使用することができる。
【００１５】
次に、図５を参照すると、一実施形態では、深トレンチ１３０は、犠牲材料５１０で満たされている。犠牲材料５１０は、レジストまたはＳiＬＫ（Ｒ）などのポリマーであり、それらの後者は、ダウ・ケミカルから入手可能である。実例として、犠牲材料５１０は、従来のコーティング技術によって形成されている。
【００１６】
次に、一実施形態では、犠牲材料５１０の上部５１０ａは、所定深さに埋め込まれており、図６に示されるように、犠牲材料５１０の底部５１０ｂは、残存している。従来のＲＩＥ、ＣＤＥ（化学下流エッチ）または他の適切なプロセスは、犠牲材料５１０を埋め込むために使用することができる。以下、犠牲材料５１０の底部５１０ｂは、犠牲材料領域５１０ｂと称する。
【００１７】
次に、図６を参照すると、一実施形態では、ＡＳＧ層４１０の露出部分は、実例として、フッ化水素酸を含むエッチャントを含むウェットエッチングによって取り除かれ、図７に示されるように、ＡＳＧ領域４１０’をもたらす。
【００１８】
次に、図７を参照すると、一実施形態では、犠牲材料領域５１０ｂは、それがレジストである場合、実例として、硫酸と過酸化水素を含むエッチャントを有するウェットエッチングによって取り除かれ、図８に示されるように、トレンチ８１０がもたらされる。または、犠牲材料領域５１０ｂは、ドライエッチング工程によって取り除かれる。
【００１９】
次に、図９を参照すると、一実施形態では、第２ドーパントソース層９１０は、サイドウォールおよびトレンチ８１０（図８）のボトムウォールを含む図８の構造１００上に形成されている。第２のドーパントソース層９１０内のドーパントは、第１のドーパントソース層４１０内のドーパントのドーピング極性に対して反対の極性を有する。第２のドーパントソース層９１０内のドーパント濃度は、第１のドーパントソース層４１０内のドーパント濃度より低いことが好ましく、第２のドーパントソース層９１０の厚みは、第１のドーパントソース層４１０の厚み未満であることが好ましく、自己整合されたＰウェルおよび後のプロセスでの埋設プレートの形成を促進する。実例として、第２のドーパントソース層として、ＣＶＤ、ＡＬＤまたは熱堆積によって、２０〜３００Åの厚みのＢＳＧ（硼珪酸ガラス）層９１０が形成されている。または、インジウムを含む酸化物などの他の適切なドーパントソース材料を使用することができる。
【００２０】
次に、図１０を参照すると、一実施形態では、キャップ層１０１０は、サイドウォールおよびトレンチ８１０のボトムウォール上に含む構造１００上に形成されている（図９）。実例として、キャップ層１０１０は、二酸化ケイ素（Ｓi０２）のＣＶＤまたはＡＬＤによって形成されている。
【００２１】
次に、一実施形態では、図１０の構造１００は、高温（例えば、７００〜１１００℃）でアニールされている。その結果、ＡＳＧ領域４１０’内のヒ素ドーパントは、半導体基板１１０中に拡散し、Ｎ＋埋設プレート１１１０がもたらされ、ＢＳＧ層９１０内のホウ素ドーパントは、半導体基板１１０中に拡散し、図１１に示すように、埋設プレート１１１０に自己整合された傾斜Ｐウェル１１２０がもたらされる。
【００２２】
一実施形態では、ＢＳＧ層９１０の真下のＡＳＧ層４１０’は、４００Åより大きい厚みを有し、埋設プレート領域１１１０中へのホウ素拡散を防ぎ、埋設プレート領域１１１０中へのヒ素のみの拡散がもたらされる。
【００２３】
他の実施の形態では、埋設プレート１１１０は、Ｎ型ドーパント（ＡＳＧ領域４１０’からもたらされる）およびｐ型ドーパント（ＢＳＧ層９１０からもたらされる）の両方を含む。一実施形態では、埋設プレート１１１０では、Ｎ型ドーパントのドーピング濃度は、ｐ型ドーパントのドーピング濃度より大きい。言いかえれば、埋設プレート１１１０は、電気的にＮ型ドーピング極性を示すと言われている。
【００２４】
一実施形態では、ＡＳＧ領域４１０’のドーピング濃度は、ＢＳＧ層９１０のドーピング濃度より大きい。
【００２５】
一実施形態では、埋設プレート１１１０内のＮ型ドーパントのドーピング濃度は、１０１８〜１０２０／ｃｍ３の範囲であることが好ましく、１０１９〜５×１０１９／ｃｍ３の範囲であることがより好ましい。埋設プレート領域１１１０内のＰ型ドーパントのドーピング濃度は、存在するなら、２０％未満が好ましく、Ｎ型ドーパントのドーピング濃度の１０％未満であることがより好ましい。傾斜Ｐウェル１１２０内のｐ型ドーパントのドーピング濃度は、１０１７〜５×ｌ０１９／ｃｍ３であることが好ましく、５×１０１７〜５×ｌ０１８／ｃｍ３であることがより好ましい。
【００２６】
次に、図１１を参照すると、一実施形態では、キャップ層１０１０、ＢＳＧ層９１０およびＡＳＧ領域４１０’は、フッ化水素酸を含むエッチャントを有するウェットエッチングを使用することにより取り除かれ、図１２に示すように、トレンチ１２１０がもたらされる。
【００２７】
次に、図１３を参照すると、一実施形態では、コンデンサ誘電体層１３１０が、サイドウォールおよびトレンチ１２１０（図１２）のボトムウォール上に含む図１２の構造１００上に形成されている。実例として、コンデンサ誘電体層１３１０は、窒化ケイ素を含む。一実施形態では、コンデンサ誘電体層１３１０は、窒化ケイ素のＣＶＤ、続いて酸素を含む環境での高温アニール（例えば、８００〜１１００℃）によって形成されている。代替としては、酸化物、オキシナイトライドおよび／または「ｈiｇｈ−ｋ」（高誘電率）材料などの他の適切な誘電体である。
【００２８】
次に、図１４を参照すると、一実施形態では、第１の導電性材料（例えば、ヒ素、タングステンなどの任意の金属、ケイ化タングステンなどの導電性金属化合物、または任意の他の適切な導電性材料でドープされたＮ＋ポリシリコン）領域１４１０が、図１３のトレンチ１２１０内に形成されている。実例として、第１のＮ＋ポリシリコン領域１４１０は、図１４に示すように、コンデンサ誘電体層１３１０の上面１３１１が周囲環境に露出されるまで、図１３の構造１００（トレンチ１２１０を含む）の全上表面にポリシリコン層（図示せぬ）のＣＶＤ、次いで、（ii）堆積されたポリシリコン層の任意の平坦化、例えば、ＣＭＰ（化学機械研磨）によって形成されている。
【００２９】
次に、一実施形態では、第１のＮ＋ポリシリコン領域１４１０の上部１４１０ａは、実例としてＲＩＥプロセスによって取り除かれ、第１のＮ＋ポリシリコン領域１４１０の底部１４１０ｂがもたらされ、図１５に示すように、トレンチ１５１０がもたらされる。以下、底部１４１０ｂは、第１のＮ＋ポリシリコン領域１４１０ｂと称する。
【００３０】
実例として、図１５を参照すると、第１のＮ＋ポリシリコン領域１４１０ｂの上面１４１１は、Ｎ＋埋設プレート１１１０の上面１１１５と実質的に同じレベル（つまり、同一平面）である。
【００３１】
次に、一実施形態では、コンデンサ誘電体層１３１０の露出部分は、実例として、ウェットエッチングによって取り除かれ、図１６に示すように、コンデンサ誘電領域１３１０’がもたらされる。
【００３２】
次に、図１７を参照すると、一実施形態では、カラー層１７１０は、サイドウォールおよびトレンチ１５１０のボトムウォール上に含む図１６の構造１００上に形成されている。実例として、カラー層１７１０は、シリコン酸化物を含む。一実施形態では、カラー層１７１０は、熱酸化によって形成される。他の実施の形態では、カラー層１７１０は、ＣＶＤまたはＡＬＤ（原子層成長法）などの堆積技術によって形成されている。しかし、第３の実施の形態では、カラー層１７１０は、熱酸化、その後の堆積によって形成されている。カラー層１７１０を堆積によって形成した後、高温アニールプロセス（例えば、７００〜１１００℃、２〜２００分間）を行なって、堆積されたカラー層１７１０の密度を高め、トレンチ構造の完全性を改善してもよい。一実施形態では、カラー１７１０内の過度のドーパントが、さもなければ、Ｐウェルおよびトレンチに拡散し、これらの領域における望まれないドーパント変化を引き起こすために、カラー層１７１０は、ドーパント濃度がないか、または実質的な低ドーパント濃度を含む。カラー層１７１０の第１の厚み１７１５は、コンデンサ誘電体領域１３１０’の第２の厚み１３１５以上であることを留意するべきである。
【００３３】
次に、一実施形態では、底部１７１３およびカラー層１７１０の部分１７１４は、実例として、第１のＮ＋ポリシリコン領域１４１０の上面１４１１およびパッド窒化物層２１０の上面２１３が、周囲環境に露出され、図１８に示すように、カラー層１７１０が、トレンチ１５１０のサイドウォールに残存するように、ＲＩＥプロセスによって取り除かれる。
【００３４】
次に、図１９を参照すると、一実施形態では、第２導電性材料（例えば、Ｎ＋ポリシリコン）領域１９１０は、図１８のトレンチ１５１０内に形成されている。実例として、第２のＮ＋ポリシリコン領域１９１０は、図１８の構造１００（トレンチ１５１０内に含む）の全上表面において（i）ポリシリコン層（図示せぬ）のＣＶＤ、次いで（ii）パッド窒化物層２１０の上面２１３が、図１９に示すように、周囲環境に露出されるまで、堆積されたポリシリコン層の任意の平坦化、例えば、ＣＭＰによって形成されている。
【００３５】
次に、一実施形態では、第２のＮ＋ポリシリコン領域１９１０の上部１９１０ａは、実例として、ＲＩＥプロセスによって取り除かれ、図２０に示すように、第２のＮ＋ポリシリコン領域１９１０の底部１９１０ｂがもたらされる。以下、底部１９１０ｂは、第２のＮ＋ポリシリコン領域１９１０ｂと称する。一実施形態では、図２０に示すように、第２のＮ＋ポリシリコン領域１９１０ｂの上面１９１１は、半導体基板１１０の上面１１５より低いレベルにある。
【００３６】
次に、図２０を参照して、一実施形態で、カラー層１７１０の露出部分は、実例として、ウェットエッチングによって取り除かれ、カラー層１７１０’がもたらされ、図２１に示すように、トレンチ２０１０がもたらされる。
【００３７】
次に、図２２を参照すると、一実施形態では、第３の導電性材料（例えば、Ｎ＋ポリシリコン）領域２２１０が、図２１のトレンチ２０１０内に形成されている。実例として、（i）図２１の構造１００（トレンチ２０１０を含む）全上表面においてポリシリコン層（図示せぬ）のＣＶＤ、（ii）パッド窒化物層２１０の上面２１３が周囲環境に露出されるまで、堆積されたポリシリコン層の任意の平坦化、例えば、ＣＭＰ、次いで、（iii）第３のＮ＋ポリシリコン領域２２１０の上面２２１５が、半導体基板１１０の上面１１５と同じレベルにあるように、第３のＮ＋ポリシリコン領域２２１０の埋め込みによって形成されている。
【００３８】
次に、一実施形態では、第３のＮ＋ポリシリコン領域２２１０のドーパントは、後の高温（例えば、７００〜１１００℃）プロセスで半導体基板１１０に拡散して、図２３に示すように、埋設ストラップ領域２３１０がもたらされる。
【００３９】
次に、図２４を参照すると、一実施形態では、ＳＴＩ（浅いトレンチ絶縁）領域２４１０が、本技術分野において公知のプロセスによって形成されている。パッド窒化物層２１０およびパッド酸化層１２０は、ＳＴＩ形成前後に取り除かれる。
【００４０】
次に、図２５を参照して、一実施形態では、ゲート誘電体層２５２０、ゲート電極２５３０、第１のソース／ドレイン領域２５１０ａ、その関連する接触領域２５６０、およびアクセス・トランジスタ２５４０の第２のソース／ドレイン領域２５１０ｂは、従来の方法によって形成されて、コンデンサおよびアクセス・トランジスタ２５４０を含むＤＲＡＭセルがもたらされる。コンデンサが、コンデンサ誘電体層１３１０’、第１のコンデンサ電極１１１０（Ｎ＋埋設プレート１１１０である）、第２のコンデンサ電極１４１０ｂ＋１９１０ｂ＋２２１０（第１のＮ＋ポリシリコン領域１４１０ｂ、第２のＮ＋ポリシリコン領域１９１０ｂおよび第３のＮ＋ポリシリコン領域２２１０を含む）、およびコンデンサの第２のコンデンサ電極１４１０ｂ＋１９１０ｂ＋２２１０を、アクセス・トランジスタ２５４０の第１のソース／ドレイン領域２５１０ａに電気的に接続するために使用される埋設ストラップ領域２３１０を含むことに留意するべきである。
【００４１】
望まれないＶＰＴ（縦型寄生トランジスタ）が、基板、ゲート電極、ゲート誘電体層、チャンネル領域、第１のソース／ドレイン領域および第２のソース／ドレイン領域を含むことに留意するべきである。より詳細には、ＶＰＴの基板は、半導体基板１１０であり、ＶＰＴのゲート電極は、第２のＮ＋ポリシリコン領域１９１０ｂであり、ＶＰＴのゲート誘電体層は、カラー層１７１０’であり、ＶＰＴのチャンネル領域は、傾斜Ｐウェル１１２０であり、ＶＰＴの第１のソース／ドレイン領域は、Ｎ＋埋設プレート１１１０であり、ＶＰＴの第２のソース／ドレイン領域は、埋設ストラップ領域２３１０である。
【００４２】
Ｐウェル１１２０のドーピング濃度は、外側にカラー層１７１０’から離れる場合、傾斜Ｐウェル１１２０のドーピング濃度が減少することを意味する傾斜であることに留意すべきである。Ｐウェルは、埋設プレート１１１０に自己整合されることも留意すべきである。傾斜Ｐウェル１１２０（ＶＰＴのチャンネル領域）の形成は、カラー層１７１０’の隣の最も高いドーピング濃度を有し、ＶＰＴの閾値電圧を有効に上げる。本発明による傾斜Ｐウェルは、Ｎ＋埋設プレート１１１０と傾斜Ｐウェル１１２０との間の結合を介して、結合漏電電流を著しく増加させることなく、ＶＰＴを流れる漏れ電流を低減する。
【００４３】
図２６〜３０は、本発明の実施の形態による、ＤＲＡＭセル構造２００を形成する第２の製造工程を示す。
【００４４】
図２６を参照すると、一実施形態では、第２の製造プロセスは、構造２００で開始する。実例として、図２６の構造２００の製造は、図１５の構造１００の製造に類似している。傾斜Ｐウェル１１２０は、第１の実施の形態よりこの実施の形態で大きなドーピング濃度を有することが好ましい。実例として、傾斜Ｐウェル１１２０のドーピング濃度は、５×１０１７／ｃｍ３〜１０１９／ｃｍ３であることが好ましく、１０１８〜５×１０１８／ｃｍ３であることが好ましい。
【００４５】
次に、一実施形態では、コンデンサ誘電体層１３１０の露出部分は、実例として、ウェットエッチングによって取り除かれて、図２７に示すように、コンデンサ誘電体層１３１０”がもたらされる。
【００４６】
次に、図２８を参照すると、一実施形態では、第２のＮ＋ポリシリコン領域２８１０は、図２７のトレンチ１５１０内に形成されている。実例として、第２のＮ＋ポリシリコン領域２８１０は、（i）図２７の構造２００（トレンチ２６１０内に含む）の全上表面においてもポリシリコン層（図示せぬ）のＣＶＤ、次いで、（ii）パッド窒化物層２１０の上面２１１が周囲環境に露出されるまで、堆積されたポリシリコン層の任意の平坦化、例えば、ＣＭＰ、次いで、（iii）第２のＮ＋ポリシリコン領域２８１０の上面２８１５が、半導体基板１１０の上面１１５と同じレベルにあるように、第２のＮ＋ポリシリコン領域２８１０を埋め込むことによって形成されている。
【００４７】
次に、一実施形態では、第２のＮ＋ポリシリコン領域２８１０のドーパントは、後の高温（例えば、７００〜１１００℃）プロセスで半導体基板１１０中に拡散し、図２９に示すように、埋設ストラップ領域２９１０がもたらされる。
【００４８】
次に、図３０を参照すると、一実施形態では、ＳＴＩ領域３０４０は、本技術分野において公知の従来のプロセスによって、半導体基板１１０内に形成されている。パッド窒化物層２１０およびパッド酸化層１２０は、ＳＴＩ形成後に取り除かれる。
【００４９】
次に、一実施形態では、ゲート誘電体層３０２０、ゲート電極３０３０、第１のソース／ドレイン領域３０１０ａ、その関連する接触領域３０６０およびアクセス・トランジスタ３０５０の第２のソース／ドレイン領域３０１０ｂが、従来の方法によって形成されて、コンデンサおよびアクセス・トランジスタ３０５０を含むＤＲＡＭセルがもたらされる。コンデンサは、コンデンサ誘電体層１３１０”、第１のコンデンサ電極１１１０（Ｎ＋埋設プレート１１１０である）、第２コンデンサ電極１４１０ｂ＋２８１０（第１のＮ＋ポリシリコン領域１４１０ｂおよび第２のＮ＋ポリシリコン領域２８１０を含む）、およびコンデンサの第２のコンデンサ電極１４１０ｂ＋２８１０をアクセス・トランジスタ３０５０の第１のソース／ドレイン領域３０１０ａに電気的に接続するために使用される埋設ストラップ領域２９１０を含むことを留意するべきである。
【００５０】
コンデンサ誘電体層１３１０”の隣の最も高いドーピング濃度を有し、したがって、有効にＶＰＴの閾値電圧を増加する傾斜Ｐウェル１１２０のために、ＶＰＴを流れる漏れ電流は、結合漏れ電流を著しく増加させることなく、著しく低減される。更に、図３０のＰウェル１１２０は、第１の実施の形態のＰウェルより大きなドーピング濃度を有しているので、ＶＰＴの閾値電圧は、さらに増加される。従って、図２５（第１の製造プロセスの）のカラー層１７１０’などのカラー層は、除去することができる。その上、カラー層の厚みが、トレンチ寸法によって制限されるので、カラー層の厚みをあまりに増加させることは、基本原則としてサイズの小さいトレンチ技術に適用可能ではない。
【００５１】
上述された実施の形態では、Ｎ＋埋設プレート１１１０、第１のＮ＋ポリシリコン領域１４１０ｂ、第２のＮ＋ポリシリコン領域１９１０ｂ、第３のＮ＋ポリシリコン領域２２１０、埋設ストラップ領域２３１０、第１および第２ソース／ドレイン領域２５１０ａ、２５１０ｂ、第２のＮ＋ポリシリコン領域２８１０、埋設ストラップ領域２９１０および第１および第２のソース／ドレイン領域３０１０ａ、３０１０ｂのドーピング極性は、Ｎ型であるが、傾斜Ｐウェル１１２０のドーピング極性は、Ｐ型である。また、埋設プレート１１１０、第１のポリシリコン領域１４１０ｂ、第２のポリシリコン領域１９１０ｂ、第３のポリシリコン領域２２１０、埋設ストラップ領域２３１０、第１および第２のソース／ドレイン領域２５１０ａ、２５１０ｂ、第２のポリシリコン領域２８１０、埋設ストラップ領域２９１０、および第１、第２のソース／ドレイン領域３０１０ａ、３０１０ｂのドーピング極性は、Ｐ型であり得るが、傾斜ウェル１１２０のドーピング極性は、Ｎ型であり得る。
【００５２】
本発明の特有の実施の形態は、実例の目的のために本明細書に記載されているが、多くの修正および変更が当業者に明らかとなる。従って、添付の請求項は、本発明の真の精神および範囲内に収まるような修正および変更をすべて包含することが意図される。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図２】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図３】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図４】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図５】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図６】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図７】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図８】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図９】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図１０】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図１１】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図１２】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図１３】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図１４】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図１５】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図１６】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図１７】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図１８】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図１９】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図２０】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図２１】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図２２】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図２３】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図２４】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図２５】本発明の実施例による、自己整合した傾斜Ｐウェルを有するＤＲＡＭセルの第１の製造プロセスを示す。
【図２６】本発明の実施例による、自己整合した傾斜Ｐウェルを有する他のＤＲＡＭセルの第２の製造プロセスを示す。
【図２７】本発明の実施例による、自己整合した傾斜Ｐウェルを有する他のＤＲＡＭセルの第２の製造プロセスを示す。
【図２８】本発明の実施例による、自己整合した傾斜Ｐウェルを有する他のＤＲＡＭセルの第２の製造プロセスを示す。
【図２９】本発明の実施例による、自己整合した傾斜Ｐウェルを有する他のＤＲＡＭセルの第２の製造プロセスを示す。
【図３０】本発明の実施例による、自己整合した傾斜Ｐウェルを有する他のＤＲＡＭセルの第２の製造プロセスを示す。
【図１】
0005284594.tif 000002
【図２】
0005284594.tif 000003
【図３】
0005284594.tif 000004
【図４】
0005284594.tif 000005
【図５】
0005284594.tif 000006
【図６】
0005284594.tif 000007
【図７】
0005284594.tif 000008
【図８】
0005284594.tif 000009
【図９】
0005284594.tif 000010
【図１０】
0005284594.tif 000011
【図１１】
0005284594.tif 000012
【図１２】
0005284594.tif 000013
【図１３】
0005284594.tif 000014
【図１４】
0005284594.tif 000015
【図１５】
0005284594.tif 000016
【図１６】
0005284594.tif 000017
【図１７】
0005284594.tif 000018
【図１８】
0005284594.tif 000019
【図１９】
0005284594.tif 000020
【図２０】
0005284594.tif 000021
【図２１】
0005284594.tif 000022
【図２２】
0005284594.tif 000023
【図２３】
0005284594.tif 000024
【図２４】
0005284594.tif 000025
【図２５】
0005284594.tif 000026
【図２６】
0005284594.tif 000027
【図２７】
0005284594.tif 000028
【図２８】
0005284594.tif 000029
【図２９】
0005284594.tif 000030
【図３０】
0005284594.tif 000031