(57)【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）のシールリング構造であって、
前記ＩＣの周辺に沿って設けられ、少なくとも第一部分と、アナログ及び／またはＲＦ（無線周波数）回路ブロックに対向して同アナログ及び／またはＲＦ回路ブロックを雑音から遮蔽するように設けられる第二部分に分けられたシールリングと、
前記第二部分の下、Ｐ型基板の中に設けられるディープＮ型ウェルと、
を含み、
前記シールリングは不連続のものであり、前記第二部分は前記第一部分から隔てられており、
前記シールリング構造は更に、前記シールリングの外側に設けられる、連続した外側シールリングを含み、
前記第二部分は、前記ディープＮ型ウェルに設けられる第二Ｐ＋領域を含み、
前記シールリング構造は更に、前記第二Ｐ＋領域と前記ディープＮ型ウェルの間に設けられるＰ型ウェルを含む、シールリング構造。
【請求項２】
前記第二部分の長さは、遮蔽された前記アナログ及び／またはＲＦ回路ブロックの幅に等しいかまたはそれより大きい、請求項１に記載のシールリング構造。
【請求項３】
前記第一部分は、前記Ｐ型基板に設けられる第一Ｐ＋領域を含む、請求項１に記載のシールリング構造。
【請求項４】
前記第二部分は更に、第一ＳＴＩ（シャロートレンチアイソレーション）構造により前記第二Ｐ＋領域から電気的に絶縁された第一Ｎ型ウェルと、第二ＳＴＩ構造により前記第二Ｐ＋領域から電気的に絶縁された第二Ｎ型ウェルとを含む、請求項１に記載のシールリング構造。
【請求項５】
前記第一及び第二Ｎ型ウェルの接合深さｄ１は約１１０００〜１５０００Åであり、前記ディープＮ型ウェルの接合深さｄ２は約１９０００〜２１０００Åである、請求項４に記載のシールリング構造。
【請求項６】
前記第一Ｎ型ウェルと第二Ｎ型ウェルは前記ディープＮ型ウェルに結合される、請求項４に記載のシールリング構造。
【請求項７】
前記第二部分は、前記ディープＮ型ウェルに設けられるＮ＋領域を含む、請求項１に記載のシールリング構造。
【請求項８】
前記ディープＮ型ウェルは接地するか供給電圧に結合される、請求項１に記載のシールリング構造。
【請求項９】
前記第二部分は、金属層、コンタクト／バイア層、またはこれらの組み合わせを含むスタックで、前記ＩＣの製作とともに製作される導電壁を含む、請求項１に記載のシールリング構造。
【請求項１０】
ＩＣのシールリング構造であって、
前記ＩＣの周辺に沿って設けられ、少なくとも第一部分と第二部分に分けられたシールリングと、
前記第一部分の下、Ｐ型基板の中に設けられる第一ディープＮ型ウェルと、
前記第二部分の下、Ｐ型基板の中に設けられる第二ディープＮ型ウェルと、
を含み、
前記シールリングは不連続のものであり、前記第二部分は前記第一部分から隔てられており、
前記シールリング構造は更に、前記シールリングの外側に設けられる、連続した外側シールリングを含み、
前記第二部分は、前記第二ディープＮ型ウェルに設けられる第二Ｐ＋領域を含み、
前記シールリング構造は更に、前記第二Ｐ＋領域と前記第二ディープＮ型ウェルの間に設けられるＰ型ウェルを含む、シールリング構造。
【請求項１１】
前記第二部分の長さは、アナログ及び／またはＲＦ回路ブロックの幅に等しいかまたはそれより大きい、請求項１０に記載のシールリング構造。
【請求項１２】
前記第二部分は、前記アナログ及び／またはＲＦ回路ブロックに対向して同アナログ及び／またはＲＦ回路ブロックを雑音から遮蔽するように設けられる、請求項１１に記載のシールリング構造。
【請求項１３】
前記第一部分は、前記第一ディープＮ型ウェルに設けられる第一Ｐ＋領域を含む、請求項１０に記載のシールリング構造。
【請求項１４】
前記第二部分は更に、第一ＳＴＩ構造により前記第二Ｐ＋領域から電気的に絶縁された第一Ｎ型ウェルと、第二ＳＴＩ構造により前記第二Ｐ＋領域から電気的に絶縁された第二Ｎ型ウェルとを含む、請求項１０に記載のシールリング構造。
【請求項１５】
前記第一及び第二Ｎ型ウェルの接合深さｄ１は約１１０００〜１５０００Åであり、前記第二ディープＮ型ウェルの接合深さｄ２は約１９０００〜２１０００Åである、請求項１４に記載のシールリング構造。
【請求項１６】
前記第一Ｎ型ウェルと第二Ｎ型ウェルは前記第二ディープＮ型ウェルに結合される、請求項１４に記載のシールリング構造。
【請求項１７】
前記第二ディープＮ型ウェルは接地するか供給電圧に結合される、請求項１０に記載のシールリング構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に基板雑音結合（ｓｕｂｓｔｒａｔｅ  ｎｏｉｓｅ  ｃｏｕｐｌｉｎｇ）を低減できる集積回路（ＩＣ）のシールリング構造に関する。
【背景技術】
【０００２】
製造技術の進歩により、回路基板に設ける複数のチップで実施されていた機能ブロックの全体は、単一のＩＣに統合することが可能となっている。その特に重要な開発成果の一つは、アナログ回路とデジタル論理回路を単一のＩＣに統合したミックスドシグナル回路である。
【０００３】
しかし、ミックスドシグナル回路の実施にとって主な技術的障害は、ＩＣの異なる部分間（例えばデジタル部分からアナログ部分へ）の雑音結合にある。ＩＣチップには通常、ＩＣチップを湿気劣化やイオン汚染から守るシールリング（ｓｅａｌ  ｒｉｎｇ）が含まれる。このシールリングは一般に金属とコンタクト／バイア層のスタックからなり、ＩＣ素子の製作とともに絶縁体と金属を順次積層して製作される。
【０００４】
雑音（例えばデジタル雑音）はデジタル信号線（例えばＶＤＤ）またはデジタル回路の信号パッドから発生し、シールリングを通して伝わり、雑音に敏感なアナログ及び／またはＲＦ（無線周波数）回路の性能に影響することが既に判明している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許番号６５３７８４９
【特許文献２】米国特許番号６９４３０６３
【特許文献３】米国特許番号６９６７３９２
【特許文献４】米国特許番号７２６５４３８
【特許文献５】米国公開番号２００８／００６１３９７
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目標のひとつは、デジタル回路によるデジタル雑音結合を低減できる、改良されたＩＣチップのシールリング構造を提供することにある。
【課題を解決するための手段】
【０００７】
前掲目標は本発明によるシールリング構造により達成できる。当該シールリング構造は、
集積回路（ＩＣ）の周辺に沿って設けられ、少なくとも第一部分と、アナログ及び／またはＲＦ（無線周波数）回路ブロックに対向して同アナログ及び／またはＲＦ回路ブロックを雑音から守るように設けられる第二部分に分けられたシールリングと、第二部分の下、Ｐ型基板の中で設けられるディープＮ型ウェルとを含む。
【０００８】
また、本発明の一実施形態として、シールリング構造は、ＩＣの周辺に沿って設けられ、少なくとも第一部分と第二部分に分けられたシールリングと、第一部分の下、Ｐ型基板の中で設けられる第一ディープＮ型ウェルと、第二部分の下、Ｐ型基板の中で設けられる第二ディープＮ型ウェルとを含む。
【図面の簡単な説明】
【０００９】
添付図面は本発明の理解を進めるためにつけられ、明細書の一部をなしている。添付図面は本発明の実施例を示し、前掲説明とともに本発明の原理を説明するために用いられる。
【図１】本発明の一実施例による二重シールリング構造を有するＩＣチップの平面図である。
【図２】図１に示す線Ｉ−Ｉ’に沿った断面図である。
【図３】本発明の他実施例の断面図である。
【図４】本発明の他実施例の断面図である。
【図５】本発明の他実施例の断面図である。
【図６】本発明の他実施例による二重シールリング構造を有するＩＣチップ１０の平面図である。
【発明を実施するための形態】
【００１０】
かかる装置の特徴を詳述するために、具体的な実施例を挙げ、図を参照にして以下に説明する。
本発明はＩＣチップのシールリング構造に関する。シールリング構造におけるシールリングの本数は要求に応じて変更することができ、実施例の説明図に示す本数に限らない。外側リングは連続したリングで、内側リングは、雑音に敏感なＩＣチップのアナログ及び／またはＲＦ回路ブロックの前に設けられる導電壁（ｃｏｎｄｕｃｔｉｖｅ  ｒａｍｐａｒｔ）を含む少なくとも２つの部分に分けられる。
【００１１】
導電壁の下のディープＮ型ウェルは、アナログ及び／またはＲＦ回路を雑音（例えば外側シールリングを通して伝わるもの）から守り、雑音結合効果を低減させることができる。連続した外側シールリングは湿気や腐食性物質がＩＣに入るのを防止できる。
【００１２】
図１と図２を参照する。図１は本発明の一実施例による二重シールリング構造１２を有するＩＣチップ１０の平面図であり、図２は図１に示す線Ｉ−Ｉ’に沿った断面図である。図１に示すように、ＩＣチップ１０は少なくとも１つのアナログ及び／またはＲＦ回路ブロック１４と、デジタル回路１６と、アナログ及び／またはＲＦ回路ブロック１４とデジタル回路１６を囲んでこれらを保護する二重シールリング構造１２とを含む。
【００１３】
ＩＣチップ１０は更に複数の入出力パッド２０を含む。前述のように、デジタル電力ＶＤＤ信号線またはデジタル回路１６の信号出力パッド２０ａから発生した雑音は、シールリングを通して伝わり、雑音に敏感なアナログ及び／またはＲＦ回路１４の性能に影響する。雑音伝播経路３０は図１に示すとおりである。本発明はこの問題の解決に着眼する。
【００１４】
本発明によれば、チップ周辺に沿って設けられる二重シールリング構造１２は、連続した外側シールリング１２２と、不連続の内側シールリング１２４とを含む。本実施例では二重のシールリング構造１２を示しているが、シールリング構造におけるシールリングの本数は要求に応じて変更でき、図に示す本数に限らない。また、本実施例では連続した外側シールリング１２２と不連続の内側シールリング１２４を示しているが、外側リングは連続か不連続のものどちらでもよく、内側リングもまた連続か不連続のものどちらでもよい。内側シールリング１２４は第一部分１２４ａと、第一部分１２４ａから隔てられる第二部分１２４ｂなど少なくとも２つの部分に分けられる。第一部分１２４ａと第二部分１２４ｂの間には欠落領域１２５がある。
【００１５】
図２に示すように、第一部分１２４ａと第二部分１２４ｂは主としてＰ型基板１００の主表面１００ａの下方の構造で相違する。第一部分１２４ａは、金属層（Ｍ１とＭ２など）とコンタクト／バイア層（ＣとＶ１など）のスタックからなり、ＩＣ素子の製作とともに絶縁体と金属を順次積層して製作された導電壁２０１を含む。第一部分１２４ａは更に、導電壁２０１の下に設けられるＰ＋領域２０２を含む。Ｐ＋領域２０２の下にはＰ型ウェル（図示せず）を設けることができる。
【００１６】
連続した外側シールリング１２２を通して伝わる雑音を遮蔽するために、第二部分１２４ｂはアナログ及び／またはＲＦ回路ブロック１４に対向して設けられている。望ましくは、第二部分１２４ｂの長さは遮蔽されたアナログ及び／またはＲＦ回路ブロック１４の幅に等しいかまたはそれより大きい。第二部分１２４ｂは同じく、Ｐ型基板１００の主表面１００ａの上で金属層（Ｍ１とＭ２など）とコンタクト／バイア層（ＣとＶ１など）のスタックからなり、ＩＣ素子の製作とともに絶縁体と金属を順次積層して製作された導電壁３０１を含む。
【００１７】
本発明はＰ型基板１００の主表面１００ａ下のシールリング構造を特徴とする。導電壁３０１の下方では、第二部分１２４ｂは更にＰ＋領域３０２と、第一ＳＴＩ（シャロートレンチアイソレーション）構造３６０ａによりＰ＋領域３０２から電気的に絶縁された第一Ｎ型ウェル３０４ａと、第二ＳＴＩ構造３６０ｂによりＰ＋領域３０２から電気的に絶縁された第二Ｎ型ウェル３０４ｂと、ディープＮ型ウェル３１０とを含む。Ｐ＋領域３０２と、第一Ｎ型ウェル３０４ａと、第二Ｎ型ウェル３０４ｂと、第一及び第二ＳＴＩ構造３０６ａ、３０６ｂはディープＮ型ウェル３１０の上に形成されている。第一及び第二Ｎ型ウェル３０４ａ、３０４ｂはＳＴＩ構造２６０によりＰ＋領域２０２から絶縁されている。
【００１８】
本発明の好ましい実施例によれば、第一及び第二Ｎ型ウェル３０４ａ、３０４ｂの接合深さ（ｊｕｎｃｔｉｏｎ  ｄｅｐｔｈ）ｄ１は約１１０００〜１５０００Åであり、ディープＮ型ウェル３１０の接合深さｄ２は約１９０００〜２１０００Åである。ディープＮ型ウェル３１０は接地するか、ＶＤＤなどの供給電圧に結合される。第二部分１２４ｂの下のディープＮ型ウェル３１０は基板雑音結合を低減させることができるので、本発明を利用すれば有利である。
【００１９】
図３は本発明の他実施例の断面図である。同じく、図３に示すように、導電壁３０１の下では、第二部分１２４ｂはＰ＋領域３０２と、第一ＳＴＩ構造３６０ａによりＰ＋領域３０２から電気的に絶縁された第一Ｎ型ウェル３０４ａと、第二ＳＴＩ構造３６０ｂによりＰ＋領域３０２から電気的に絶縁された第二Ｎ型ウェル３０４ｂと、ディープＮ型ウェル３１０とを含む。Ｐ＋領域３０２と、第一Ｎ型ウェル３０４ａと、第二Ｎ型ウェル３０４ｂと、第一及び第二ＳＴＩ構造３０６ａ、３０６ｂはディープＮ型ウェル３１０の上に形成されている。第一及び第二Ｎ型ウェル３０４ａ、３０４ｂはＳＴＩ構造２６０によりＰ＋領域２０２から絶縁されている。また、Ｐ＋領域３０２とディープＮ型ウェル３１０の間にはＰ型ウェル３２４が設けられ、第二部分１２４ｂは更にＮ＋領域４０２ａ、４０２ｂを含む。
【００２０】
図４は本発明の他実施例の断面図である。図４に示すように、内側シールリング１２４の第一部分１２４ａの導電壁２０１の下、Ｐ＋領域２０２の下方にはディープＮ型ウェル２１０が設けられている。内側シールリング１２４の第二部分１２４ｂの導電壁３０１の下には、Ｐ＋領域３０２とディープＮ型ウェル３１０のみ設けられており、図２に示すＳＴＩ構造３６０ａ、３６０ｂと、第一及び第二Ｎ型ウェル３０４ａ、３０４ｂは省略されている。
【００２１】
図５は本発明の他実施例の断面図である。同じく、図５に示すように、内側シールリング１２４の第一部分１２４ａの導電壁２０１の下、Ｐ＋領域２０２の下方にはディープＮ型ウェル２１０が設けられている。内側シールリング１２４の第二部分１２４ｂの導電壁３０１の下には、Ｐ＋領域３０２と、Ｐ型ウェル３２４と、ディープＮ型ウェル３１０が設けられており、図２に示すＳＴＩ構造３６０ａ、３６０ｂと、第一及び第二Ｎ型ウェル３０４ａ、３０４ｂは省略されている。
【００２２】
図６は本発明の他実施例による二重シールリング構造１２を有するＩＣチップ１０aの平面図である。前述と同じ領域、層、または素子には同じ番号がつけられている。同じく、図６に示すように、ＩＣチップ１０ａは少なくとも１つのアナログ及び／またはＲＦ回路ブロック１４と、デジタル回路１６と、アナログ及び／またはＲＦ回路ブロック１４とデジタル回路１６を囲んでこれらを保護する二重シールリング構造１２とを含む。ＩＣチップ１０ａは更に複数の入出力パッド２０を含む。デジタル電力ＶＤＤ信号線またはデジタル回路１６の信号出力パッド２０ａから発生した雑音は、シールリングを通して伝わり、雑音に敏感なアナログ及び／またはＲＦ回路１４の性能に影響する。
【００２３】
二重シールリング構造１２は、連続した外側シールリング１２２と、不連続の内側シールリング１２４とを含む。本実施例では二重のシールリング構造１２を示しているが、シールリング構造におけるシールリングの本数は要求に応じて変更でき、図に示す本数に限らない。また、本実施例では連続した外側シールリング１２２と不連続の内側シールリング１２４を示しているが、外側リングは連続か不連続のものどちらでもよく、内側リングもまた連続か不連続のものどちらでもよい。内側シールリング１２４は第一部分１２４ａと第二部分１２４ｂなど２つの部分に分けられ、第二部分１２４ｂは外側シールリング１２２を通して伝わる雑音を遮蔽する。望ましくは、第二部分１２４ｂの長さは遮蔽されたアナログ及び／またはＲＦ回路ブロック１４の幅に等しいかまたはそれより大きい。
【００２４】
第二部分１２４ｂのリング構造は図２または図３に示すのと類似している。本発明によれば、第二部分１２４ｂは独立した接地または独立した供給電圧に結合される。詳しく言えば、第二部分１２４ｂは独立したパッドと相互接続配線（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ  ｔｒａｃｅ）を通して、独立した接地に結合される。ここで「独立した」とは、接地、パッド、または供給電圧がアナログ回路、ＲＦ回路、またはデジタル回路により共用されないことを指す。
【００２５】
本実施例では、第二部分１２４ｂは相互接続配線１２４ｃを通して、独立したパッド２０ｂに結合される。相互接続配線１２４ｃは例えば、ＩＣチップ１０ａの最上部金属層とアルミニウム層（図示せず）を含む。そうなると、第二部分１２４ｂは独立した接地（図示せず）または独立した供給電圧（例えばＶＳＳ）に結合され、雑音結合は著しく減少する。
【００２６】
以上は本発明に好ましい実施例であって、本発明の実施の範囲を限定する意味を有しない。よって、当業者のなし得る修正、もしくは変更であって、本発明の精神の下においてなされ、本発明に対して均等の効果を有するものは、いずれも本発明の特許請求の範囲に属するものとする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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