(57)【特許請求の範囲】
【請求項１】
補聴器用の入力変換器であって，上記変換器は第１の変圧器およびデルタ−シグマタイプのアナログ−ディジタル変換器を備え，上記アナログ−ディジタル変換器は，入力段および出力段，上記入力段の出力から上記出力段への接続，ならびに上記入力段の入力と上記出力段の出力との間のフィードバック・ループを有しており，上記入力段は増幅器および積分器を備えており，上記第１の変圧器はその入力電圧よりも大きな出力電圧を供給する変換比を有しており，かつ上記入力変換器において上記入力段の上流に配置されている，
入力変換器。
【請求項２】
第２の変圧器が，その入力電圧よりも大きなフィードバック電圧を提供するように上記フィードバック・ループ中に配置されていることを特徴とする，
請求項１に記載の入力変換器。
【請求項３】
上記第１および第２の変圧器の少なくとも一方が，スイッチングされるキャパシタ変圧器であることを特徴とする。
請求項１に記載の入力変換器。
【請求項４】
上記第１および第２の変圧器の少なくとも一方が，並列構成において充電されかつ直列構成において放電されるように構成される少なくとも２つのキャパシタと，上記各構成において上記キャパシタ（複数）の充電および放電を制御する手段を備えていることを特徴とする，請求項３に記載の入力変換器。
【請求項５】
上記第１および第２の変圧器の少なくとも一方が，サンプリング・クロック発生器によって制御されることを特徴とする，請求項４に記載の入力変換器。
【請求項６】
上記変圧器（複数）の少なくとも一方が，システム・クロック発生器によって制御されることを特徴とする，請求項５に記載の入力変換器。
【請求項７】
上記増幅器が単一の増幅半導体素子を備えていることを特徴とする，請求項１に記載の入力変換器。
【請求項８】
上記第１および第２の変圧器の出力電圧のそれぞれが，それぞれの入力電圧よりも大きいことを特徴とする，請求項３に記載の入力変換器。
【請求項９】
ディジタル信号処理装置，サンプリング・クロック発生器およびシステム・クロック発生器を備える補聴器においてアナログ信号をディジタル信号に変換する方法であって，
入力信号電圧を変圧し，上記変圧入力信号電圧を増幅し，上記変圧増幅電圧を積算し，上記増幅積算電圧をディジタル化し，上記ディジタル化積算電圧をより高い電圧に変圧し，上記変圧されたディジタル化電圧を上記変圧入力電圧から減算し，上記ディジタル化積算電圧を用いて後続段の上記補聴器の上記ディジタル信号処理装置に向かう上記入力信号電圧を表すディジタル出力ビットストリームを生成するステップを含む，
方法。
【請求項１０】
上記入力信号電圧をより高い電圧に変圧するステップは，上記サンプリング・クロック発生器からの信号の第１のフェーズにおいて並列構成にある少なくとも２つのキャパシタを上記入力電圧の瞬時値に充電し，かつ上記サンプリング・クロック発生からの信号の第２のフェーズにおいて直列構成にある上記少なくとも２つのキャパシタを放電するステップを含み，これによって上記キャパシタ（複数）の結合放電電圧に上記キャパシタの数を乗算する，
請求項９に記載の方法。
【請求項１１】
上記増幅積算電圧をディジタル化するステップは，上記増幅積算電圧を所定電圧と比較し，かつ上記増幅積算電圧の値と上記システム・クロック発生器からの信号とに依存する離散論理信号を生成するステップを含む，請求項９に記載の方法。
【請求項１２】
上記ディジタル化積算信号電圧を変圧するステップは，上記サンプリング・クロック発生器からの信号の第１のフェーズにおいて並列構成にある少なくとも２つのキャパシタを上記ディジタル化積算信号電圧の瞬時値に充電し，かつ上記サンプリング・クロック発生器からの信号の第２のフェーズにおいて直列構成にある上記少なくとも２つのキャパシタを放電するステップを含み，これによって上記キャパシタ（複数）の結合放電電圧に上記キャパシタの数を乗算する，
請求項９に記載の方法。
【請求項１３】
上記ディジタル化積算信号電圧を変圧するステップは，上記サンプリング・クロック発生器からの信号の第１のフェーズにおいて一のキャパシタを充電し，上記ディジタル化積算信号電圧および上記システム・クロック発生器からの信号を，上記変圧入力電圧から減算されるべき上記変圧ディジタル化電圧の平均値がゼロから上記ディジタル出力ビットストリームの最大電圧を引いたものに等しくなるように用いるステップを含む，請求項１２に記載の方法。
【請求項１４】
上記ディジタル化積算信号電圧を変圧するステップは，上記システム・クロック発生器からの信号の第１のフェーズにおいて一つのキャパシタを充電し，上記ディジタル化積算信号電圧および上記システム・クロック発生器からの信号を，上記変圧入力電圧から減算されるべき上記変圧ディジタル化電圧の平均値が上記ディジタル出力ビットストリームの最大電圧のＮ倍に等しくなるように用いるステップを含み，上記Ｎは上記キャパシタの数である，
請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は補聴器に関する。より詳細には，この出願はディジタル補聴器内のアナログ−ディジタル入力信号変換器に関する。この発明はさらに補聴器内でアナログ信号をディジタル信号に変換する方法に関する。
【背景技術】
【０００２】
アナログ−ディジタル変換器（以下，Ａ／Ｄ変換器と呼ぶ）は，刻々と変わる電流または電圧をディジタル・データ形式に変換する。いくつかの異なるＡ／Ｄ変換器トポロジーが存在し，そのそれぞれは，変換速度，正確性，量子化雑音，電流消費，語長，線形性および回路複雑性の観点において利点および相反関係（トレードオフ）を持つ。現在のディジタル補聴器設計では，デルタ−シグマＡ／Ｄ変換器タイプが望ましい変換器タイプとされている。これは，エイリアシング・フィルタの実装が簡単であること，変換雑音を設計によって制御可能であること，比較的電力消費が低いこと，既存のＡ／Ｄ変換器設計と比較して素子数が少ないために実装が比較的容易であるなど，多くの重要な要因があることに起因する。
【０００３】
定義上，信号処理装置中の固有雑音は上記信号処理装置自体によってもたらされる不要信号である。固有雑音は，たとえば不適当な作動条件，貧弱な設計または構成要素値における変化から発生することもある。これらの状況が上記信号処理装置の設計において考慮されなければならない。Ａ／Ｄ変換器ではいくつかの異なるタイプの雑音が観察されることがある。これには，変換雑音，量子化雑音，熱雑音，フリッカー雑音，組換え雑音（recombination noise），および利得発生要素（素子）における様々な物理的制限に起因する雑音がある。これらの様々な雑音タイプ源の相違を供するために最も重要な雑音タイプを以下に簡潔に論じる。
【０００４】
量子化雑音は，連続する入力電圧スパンを有限集合の電圧レベルに量子化する処理から生じ，有限集合の電圧レベルは，以下の式にしたがって離散的な２値（バイナリ）レベルによって表すことができる。
【０００５】
【数１】
0005214820.tif 000002
【０００６】
ここで，ＬＮは可能離散レベルの数（the number of discrete levels possible）であり，ｎはディジタル領域において単一サンプルを表すために用いられるビット数である。量子化雑音は，単一サンプルの実際の入力電圧と，それを表すために用いられる離散電圧の間の差として考えることができる。すなわちこのタイプの雑音は，たとえば任意信号（the signal arbitrarily）を表すビット数を増やすことによって最小化可能であり，したがってここではさらなる議論をしないことにする。
【０００７】
熱雑音は，抵抗性媒体中の電子のランダムなブラウン運動から生じる。抵抗，帯域幅および温度が与えられることで，ｒｍｓ熱雑音Ｖｎｔは以下によって与えられる。
【０００８】
【数２】
0005214820.tif 000003
【０００９】
ここでｋｂはボルツマン定数1,38065*10−２３Ｊ／Ｋであり，ＴはＫにおける絶対温度であり，ΔｆはＨｚにおける注目帯域幅であり，Ｒは考慮される回路要素（素子）のΩにおける抵抗である。
【００１０】
フリッカー雑音または１／ｆ雑音は，低周波数の雑音スペクトルにおいて優勢となる。これは真空管の時代以来ずっと電子機器において観察されており，現在の半導体デバイスにも存在する。
【００１１】
ショット雑音は，半導体要素（素子）においてＰドープ材料およびＮドープ材料の間に見られる障壁のようなポテンシャル障壁と交差する電流によって引起こされる確率的現象の結果（the result of stochastic phenomena）である。電流ショット雑音Ｉｎは温度に依存しない量（temperature-independent quantity）であり，以下の式によって記述することができる。
【００１２】
【数３】
0005214820.tif 000004
【００１３】
ここでｑは電荷1,602* 10−19クーロンであり，Ｉは半導体要素についてのバイアス電流である。ショット雑音のスペクトル密度の単位はＡ／√Ｈｚである。
【００１４】
電池を交換する必要なく数日間中断されずに動作可能な補聴器を提供するために，補聴器のための設計の目標の一つは，電子回路によって電池から引出される電流を可能な限り小さくすること，好ましくは１ｍＡ未満の値とすることである。百回からときには千回のオーダーにおいて入力に存在する信号の増幅を提供する半導体要素は，その動作限界内において大きな利得を扱うために，そのバイアス電流としてこの電流の相当な割合を使用する。このことから，ショット雑音は上記半導体要素を通る電流に依存することが明らかであり，この事実が上記Ａ／Ｄ変換器において増幅のためのバイアス電流を可能な限り低減するさらなる動機付け（モチベーション）をもたらす。
【００１５】
デルタ−シグマＡ／Ｄ変換器は従来技術において知られている。その目的はディジタル領域におけるさらなる処理のために，刻々と変わるアナログ入力電圧を２値ビットストリームに変換することである。デルタ−シグマＡ／Ｄ変換器は他のＡ／Ｄ変換器設計を超える大きな利点を持つ。デルタ−シグマＡ／Ｄ変換器は比較的素子数が少なく，かつ他のＡ／Ｄ変換器設計を超える様々な信号処理の利点を特色とする。変換雑音を低減するためにオーバーサンプリングが用いられる。多数回たとえば６４回，各離散電圧を計測することによって，入力信号における統計変動による誤差（エラー）が除かれ（leveled out），かつ変換雑音スペクトルがナイキスト限界を遙かに超えて押し出され（pushed），したがって変換ノイズを信号から容易にフィルタ・アウト（除去）することができる。１つの欠点は，この例における変換器クロック速度は，所望サンプル・クロック速度の６４倍でなければならないことである。
【００１６】
要するにデルタ−シグマＡ／Ｄ変換器は，デルタ−シグマ変調器およびローパス・フィルタを備えている。これは積分器，比較器およびＤフリップ・フロップを用いて作成することができる。上記フリップ・フロップの出力信号が１ビットＤ／Ａ変換器を含むフィードバック・ループを通してフィードバックされて，上記積分器の上流の入力信号（the input signal upstream of the integrator）から減算される。減算されたフィードバック信号が上記デルタ−シグマ変調器の入力に誤差信号を提供する。
【００１７】
上記Ａ／Ｄ変換器のフィードバック・ループからの誤差信号は，概して（on average），上記変換器の出力信号レベルを常に上記入力信号レベルに等しくすることを保証するために用いられる。上記変換器の入力に信号が存在しない場合，１（複数）および０（複数）の２値の対称出力ビットストリーム（a symmetric output bit stream）がＡ／Ｄ変換器によって生成される。入力信号電圧がより正の電圧 （a more positive voltage）に変わると，より多くのバイナリ１が上記出力ビットストリーム中に現れ，上記入力信号電圧がより負の電圧に変わると，より多くのバイナリ０が上記出力ビットストリーム中に現れる。このように，上記デルタ−シグマＡ／Ｄ変換器は，アナログ入力信号を出力ビットストリーム中の１（複数）と０（複数）の間のバランスに変換する。
【発明の開示】
【００１８】
この発明は，第１の観点において，請求項１に記載の入力変換器を提供する。この発明は，第２の観点において，請求項９に記載の方法を提供する。
【００１９】
上述した欠点を克服するために，この発明による入力変換器は，上記入力変換器中の上記入力段の上流に配置される（placed in the input converter upstream of the input stage）第１の変圧器（第１の電圧変換器）（a first voltage transformer）を備え，この第１の変圧器は入力電圧よりも大きい出力電圧をもたらす変圧比（変換比）を持つ。増幅段によって増幅される前に上記入力信号電圧の変換（変圧）が終わる（transformed up）場合，上記入力信号を許容レベルにまで上げるために必要な増幅が小さくなり（less amplification），増幅信号に対する相対的な増幅器雑音寄与分が低められ，そして同様のことが，上記フィードバック信号電圧が上記増幅器入力にもたらされる前に変換（変圧）を終える場合にも当てはまる。
【００２０】
この発明によると，上記入力変換器（変圧器）（the input transformer）および上記フィードバック変換器（変圧器）（the feedback transformer）の両方が電圧変換器として実装される。電圧変換器（複数）は同期された（クロック制御の）ディジタル・ネットワークに容易に実装され，それらのインピーダンスを，上記増幅器およびその後続の上記Ａ／Ｄ変換器ステージのインピーダンスに対して最適化するように設計することができる。
【００２１】
さらなる特徴および利点は，従属請求項から明らかである。
【図面の簡単な説明】
【００２２】
【図１】従来技術のデルタ−シグマＡ／Ｄ変換器の回路図である。
【図２】図１の従来技術のデルタ−シグマ変換のより詳細な回路図である。
【図３】図２のデルタ−シグマ変換器の増幅器の雑音レベル電圧Ｖｎを示す等価回路図である。
【図４】図３における増幅器への入力信号の等価変換の原理を示す回路図である。
【図５】従来技術のサンプリング・キャパシタ積分器の第１フェーズを示す回路図である。
【図６】従来技術のサンプリング・キャパシタ積分器の第２フェーズを示す回路図である。
【図７】この発明によるサンプリング・キャパシタ積分器の第１フェーズを示す回路図である。
【図８】この発明によるサンプリング・キャパシタ積分器の第２フェーズを示す回路図である。
【図９】この発明による第１フェーズにおける入力変換器の実装の回路図である。
【図１０】この発明による第２フェーズにおける入力変換器の実装の回路図である。
【図１１】この発明によるデルタ−シグマ・アナログ−ディジタル変換器の実施例の回路図である。
【図１２】この発明によるデルタ−シグマ・アナログ−ディジタル変換器の好ましい実施例の回路図である。
【図１３】この発明による４つのデルタ−シグマ変換器を有する補聴器の回路図である。
【実施例】
【００２３】
以下，図面を参照してこの発明をより詳細に記述する。
【００２４】
図１は従来技術のデルタ−シグマＡ／Ｄ変換器のブロック回路図を示すもので，デルタ−シグマＡ／Ｄ変換器は，入力端子ＩＮ，減算ポイント１，積分器２，比較器３，Ｄフリップ・フロップ４，１ビット・ディジタル−アナログ変換器５，クロック発生器６，および出力端子ＯＵＴを備えている。入力端子ＩＮにもたらされるアナログ信号が減算ポイント１に与えられ，ここで１ビットＤ／Ａ変換器５からの出力信号が上記入力信号から減算されて，誤差信号（エラー信号）が生成される。上記減算ポイント１からの差信号は積分器２の入力に与えられて，上記減算ポイント１からの上記差信号の積分値（積算値）（an integral）が生成される。上記積分器からの出力信号は比較器３の入力にもたらされ，積分信号が上記比較器３によって設定される所定のしきい値限界を超えるたびに論理１レベル（a logical “one”-level）が生成され，上記積分器２からの出力信号が上記所定しきい値を下回るたびに論理０レベルが生成される。この論理信号は次にフリップ・フロップ４のデータ入力に与えられる。
【００２５】
上記クロック発生器６は，上記コンパレータ３からの出力信号が適時に（in time）量子化されかつ上記クロック信号に同期されるように上記フリップ・フロップ４を制御し，上記フリップ・フロップ４はラッチとして動作し，したがって上記入力信号を表すビットストリームを生成する。上記フリップ・フロップ４の出力からのビットストリームは，出力端子ＯＵＴと１ビットＤ／Ａ変換器５の入力とに分けられ，１ビットＤ／Ａ変換器５からは上記減算ポイント１に進んで上記入力信号から減算される。上記１ビットＤ／Ａ変換器５は，上記減算ポイント１において上記入力信号から減算するための入力信号に関して（with respect to the input signal for subtraction from the input signal in the subtraction point 1），ビットストリーム中の論理値１（複数）および０（複数）を正または負の電圧に変換する。
【００２６】
この構成は，本質的にフィードバック・ループをなし，ビットストリームによって経時的な入力信号の変化が表される。すなわち，入力信号レベルがゼロのときに同数のディジタルの１（複数）および０（複数）がビットストリーム中に表され，上記入力信号が正になるたびに上記入力信号レベルに対する比率において（in a proportion to the input signal level）０（複数）よりも多い１（複数）が上記ビットストリーム中に表され，かつ上記信号が負になるたびに上記入力信号レベルに対する比率において１（複数）よりも多い０（複数）が上記ビットストリーム中に表される。
【００２７】
補聴器用のデルタ−シグマＡ／Ｄ変換器の設計（デザイン）は，小さい雑音指数（a small noise figure）および低い電流消費を持つべきである。しかしながら，何ら設計変更されることなく上記Ａ／Ｄ変換器の入力増幅器の電流消費を減少させると，上記増幅器の雑音指数は比較的増加してしまう。この問題および可能な解決法について以下により詳細に説明する。
【００２８】
図２は従来技術のデルタ−シグマＡ／Ｄ変換器のより詳細な回路図を示している。上記変換器は，入力端子ＩＮ，第１の抵抗Ｒ１，第２の抵抗Ｒ２，増幅器Ａ，キャパシタ（コンデンサ）Ｃ，残留ループ・フィルタ（a residual loop filter）ＲＬＦ，Ｄフリップ・フロップＤＦＦ，およびクロック信号を発生するクロック発生器ＣＬＫを備えている。上記増幅器Ａおよび上記キャパシタＣは図１に示す変換器トポロジーの積分器２を形成し，上記残留ループ・フィルタＲＬＦは２次または高次のデルタ−シグマ変換器に存在する後続のローパス・フィルタ・ステージ（subsequent low-pass filter stages）を構成する。上記変換器は上記入力端子ＩＮにおいて電圧Ｕの形態のアナログ入力信号を受付け，出力端子ＯＵＴにディジタル出力信号Ｙを表すビットストリームをもたらす。上記変換器中の信号は，上記フリップ・フロップＤＦＦの出力Ｑからのビットストリームの発生まで時間的に連続することに留意されたい。
【００２９】
上記増幅器Ａおよび残留ループ・フィルタＲＬＦは上記変換器のループ・フィルタを構成し，上記ループ・フィルタの周波数伝達関数すなわちＡおよびＲＬＦの両方の周波数伝達関数が，上記変換器の周波数依存量子化雑音を抑制する能力を決定する。上記フィルタＲＦＬが上記変換器のフィードバック・ループ中に位置しているので，上記増幅器Ａの利得もＲＬＦからの雑音を抑制する。ここでの議論において，上記増幅器，ループ・フィルタをそれぞれ区別する理由は，増幅器Ａからの雑音寄与分（the noise contribution）を，フィードバック・ループ中の他の雑音源からのものと分離するためである。他のすべての事項は等しく，したがって，上記増幅器Ａの雑音レベルは量子化ノイズとは離れて上記変換器の主要雑音成分を構成する。これは，上述したように，この特定の雑音源からの寄与分を最小化すべきであるからである。
【００３０】
上記増幅器Ａが無限利得（infinite gain）であると仮定すると，上記増幅器の上記入力端子上の信号レベルはゼロになる。他方，ＡおよびＲＬＦの組合せの全体の利得は，変換器量子化雑音が無視されるべきであるために，上記変換器の所望周波数帯域幅の全体にわたって十分に大きいと仮定することができる。すなわち，入力電圧Ｕが与えられて出力電圧Ｙが得られる場合，理想的な状態では，図２に示す変換器全体の伝達関数Ｈは以下のように推定することができる。
【００３１】
【数４】
0005214820.tif 000005
【００３２】
上記変換器の入力段からの雑音寄与分の問題に対処するために，この特定雑音源を分離しなければならない。これが，図３中の回路図に示されている。
【００３３】
図３において，理想的な無雑音増幅器（an ideal, noise-free amplifier）Ａおよび雑音電圧源Ｖｎが図２の上記増幅器Ａと変わっており，かつＣ，Ｒ１，Ｒ２およびＡの構成が入力電圧Ｕ，出力電圧Ｙ，および増幅器雑音電圧源Ｖｎとともに概略化されており，他方，残りの図２からの構成は明確化のために回路図から除かれている。ＡおよびＲＬＦ（図３において図示略）からの全体の増幅が上記変換器の所望帯域幅について十分であると仮定すると，上記出力電圧Ｙに対する雑音寄与分Ｙｎは以下のように記述される。
【００３４】
【数５】
0005214820.tif 000006
【００３５】
したがって，上記入力電圧Ｕに関する雑音電圧寄与分Ｕｎは上記２つの式を結合することによって次のように計算される。
【００３６】
【数６】
0005214820.tif 000007
【００３７】
これは，入力雑音Ｕｎが増幅器雑音Ｖｎに依存することを意味している。換言すると，Ｖｎを低減することができれば，上記入力雑音Ｕｎも低減されることになる。
【００３８】
上記増幅器雑音電圧Ｖｎは３つの主要起源（three primary origins）を持つ。上記増幅器Ａが有限利得を持つ事実に起因する雑音，上記増幅器Ａ中の非線形性から派生する相互変調積（intermodulation products），および上記増幅器Ａの入力段によって生成される熱雑音である。大きな利得値を持つ多段増幅器が熱雑音を最小化するために伝統的に用いられている。同様に，出力信号中の全体雑音を許容可能レベルに維持するために，増幅器中に十分に大きな電流を使用する半導体要素（素子）を用いることによって雑音を低減することもできる。
【００３９】
しかしながら，これらのアプローチはいずれも，電池寿命を延ばすために電流消費および素子数を最小限に抑えなければならないという補聴器用の変換器の設計において，特に魅力的であるとは言えない。したがって上記変換器内の増幅器の雑音感度（the noise sensitivity）を低減する別のやり方が望まれている。
【００４０】
理論上，たとえば，上記入力端子ＵとＲ１との間，および上記出力端子とＲ２との間に，所与の変換係数Ｎ（a given transformation factor N）を持つ理想的な変圧器（ideal transformers）を配置することによって上記入力信号Ｕと上記出力信号Ｙを変換（変圧）することで，上記雑音電圧Ｖｎを小さくすることができる。図４は，上記変換器の入力分岐および出力分岐のそれぞれに理想的な変圧器Ｔ１およびＴ２を備える，図３の変換器の等価回路図を示している。上記入力変圧器Ｔ１は入力電圧を比率１：Ｎ（すなわち，上記変圧器出力の電圧は上記変圧器入力の電圧のＮ倍である）に変圧し，かつフィードバック変圧器Ｔ２はフィードバック電圧を比率１：Ｎ（すなわち，上記増幅器に表される電圧は出力ノードＹに表れる電圧のＮ倍である）に変圧する。抵抗Ｒ１およびＲ２の値は入力と出力の電流負荷を保存するために係数Ｎ２によってそれぞれ調整される（scaled）。同様に，積分器のキャパシタＣの値は，係数Ｎ−２によって調整される。これに対応して，結果的に得られる増幅器雑音電圧Ｖｎが係数Ｖｎ／Ｎによって調整されることも明らかである。理論上，飽和することなく増加した入力電圧を扱うことが可能な増幅段を用いることによって，任意量によって増幅段からの雑音寄与分を減らすように調整することが可能である。上記インピーダンス変換によって上記変換器についての要求電流も小さくなる。
【００４１】
実際の変圧器は理想的なものでなく，したがって，それらのサイズ，重さ，電流消費および電力損失を考えると実際に補聴器中で用いることはできない。発明者は，理想的な変圧器の均等物（the equivalent of an ideal transformer）を，満足な結果が得られる問題解決策として適用できることを見いだした。この均等物について，以下詳細に記述する。この議論のスタート地点は，サンプリング・キャパシタ（sampled capacitors）に基づくトポロジーを利用するデルタ−シグマＡ／Ｄ変換器である。サンプリング−キャパシタ段（Sampled-capacitor stages）は従来技術において知られていると考えられるが，そのサンプルリング−キャパシタＡ／Ｄ変換器の動作原理を図５および図６を参照して以下に詳細に記述する。
【００４２】
図５は従来技術のサンプリング−キャパシタ・デルタ−シグマＡ／Ｄ変換器のサンプリング・クロック制御信号の第１フェーズを示す回路図であり，この変換器は入力端子Ｕ，第１のサンプリング・キャパシタＣＳ，第１のスイッチＳＩ，第２のスイッチＳＥ，ホールド・キャパシタ（a hold capacitor）Ｃｈ，増幅器Ａ，フィードバック・ループ・キャパシタＣＳ’，フィードバック・ループ端子Ｑおよび出力端子Ｙを備えている。上記フィードバック・ループ端子ＱはＤフリップ・フロップ（図示略）の出力からのフィードバック信号を運ぶ（carries）。スイッチＳＩおよびＳＥはサンプリング・クロック（図示略）によって制御される。図５に示すサンプリング・クロック制御信号の第１フェーズにおいて，上記サンプリング・キャパシタＣＳは，上記スイッチＳＩを介して，第１の特定時間の間，上記入力端子にもたらされる入力電圧によって充電される。第１フェーズにおいて第２のスイッチＳＥは開放されている。
【００４３】
図６の回路図に上記サンプリング・クロック制御信号の第２フェーズが示されており，上記スイッチＳＩが上記入力端子Ｕから上記サンプリング・キャパシタＣＳを切断し，かつそれを増幅器Ａの入力およびホールド・キャパシタＣｈに接続し，これにより上記サンプリング・キャパシタＣＳは第２の特定時間の間スイッチＳＩを介して放電され，その電荷が上記ホールド・キャパシタＣｈに送られる。第２フェーズにおいて上記スイッチＳＥが閉じられ，上記フィードバック・ループ・キャパシタＣＳ’を上記増幅器Ａの入力に接続する。これにより，上記増幅器Ａの入力端子の電圧は，上記第１の時間中の上記入力端子Ｕ上の電圧からフィードバック端子Ｑに表れる誤差電圧（the error voltage）を減算したものと等しくなる。第２のフェーズが終わると，上記スイッチＳＩおよびＳＥが図５に示すそれらの初期位置に復帰し，この処理が周期的に繰り返される。
【００４４】
上記スイッチＳの位置が周波数ｆＳを有する周期信号によって制御される場合，上記サンプル・キャパシタＣＳのインピーダンスＺＳは，次のように記述することができる。
【００４５】
【数７】
0005214820.tif 000008
【００４６】
図５に示す第１フェーズにおいて上記サンプリング−キャパシタ・デルタ−シグマＡ／Ｄ変換器のサンプリング・キャパシタＣＳを２つのキャパシタに分離することを考えると，そのそれぞれはＣＳ／２のキャパシタンスを持つ。したがって，電圧変換は，図７および図８のそれぞれの回路図のようにサンプリング・キャパシタ設計を切換ることによって実装することができる。図７および図８に示すサンプリング・キャパシタ回路設計は，２つの被制御スイッチＳＩおよびＳＥ，増幅器Ａ，ホールド・キャパシタＣｈ，および４つのキャパシタＣａおよびＣｂ，ＣｃおよびＣｄを備え，４つのキャパシタのそれぞれはＣＳ／２のキャパシタンスを持つ。図７において，図５に示したのと同様にして，上記スイッチＳＩは第１フェーズにおいて上記２つのキャパシタＣａおよびＣｂを上記入力端子ＩＮに並列に接続し，さらに図８において，図６に示したのと同様にして，上記スイッチＳＩは第２フェーズにおいて上記２つのキャパシタＣａおよびＣｂを上記増幅器Ａに直列に接続する。
【００４７】
同じようにして，図７における第１フェーズにおいて，上記フィードバック・キャパシタＣｃおよびＣｄが，上記スイッチＳＥを介するグランドに対してフィードバック・ループ端子Ｑ上に表れる電圧に並列に充電され，図８に示す第２フェーズにおいて，上記フィードバック・キャパシタＣｃおよびＣｄは，上記フィードバック・キャパシタＣｃおよびＣｄの放電の間，上記スイッチＳＥを介して上記フィードバック・ループ端子Ｑと上記増幅器Ａの間に直列に接続され，これによりフィードバック・ループ端子Ｑとホールド・キャパシタＣｈの間の電圧降下は２倍になる。したがって上記第２フェーズにおいて上記増幅器Ａの入力に表れる電圧は，ＶＵ−ＶＱ，すなわち２倍の入力電圧から２倍のフィードバック電圧を減算したものになる。
【００４８】
この構成の効果は，上記増幅器Ａの入力ノードが，キャパシタＣａ，Ｃｂ，Ｃｃ，Ｃｄのそれぞれによって形成される変圧器（電圧変換器）（複数）によって，入力端子Ｕおよびフィードバック・ループ端子Ｑから分離されることにある。最終的に上記入力電圧および上記フィードバック・ループ電圧を２倍にする結果，上記増幅器Ａの固有の雑音レベルＶｎが比較的小さくなり，したがって信号対雑音比が改善され，他方において，図７および図８のそれぞれにおいて示す回路外から見たときの上記増幅器段Ａの入力インピーダンスおよび出力インピーダンスの両方は維持される。
【００４９】
それぞれがＣＳ／２の値を持つキャパシタＣａ，Ｃｂ，Ｃｃ，Ｃｄを有するこの構成は，入力変圧器用に１：２の変換係数を持ち，上記フィードバック変圧器用に２：１の変換係数をそれぞれ持つ電圧変換と等価であり，上記ホールド・キャパシタＣＳのインピーダンスＺＳはここでは以下のようになる。
【００５０】
【数８】
0005214820.tif 000009
【００５１】
したがってこの構成は，上記増幅器Ａの入力インピーダンスを有効に４倍にする。図７および図８に示すスイッチＳＩおよびＳＥを用いることで，上記サンプリング−キャパシタ・デルタ−シグマＡ／Ｄ変換器のサンプリング・クロック周波数ｆｓの２つのフェーズと同期して（in synchronization with）上記回路の構成を切換ることによって，上記増幅器Ａの入力端子に表される入力電圧Ｕは２倍の２Ｕになる。
【００５２】
上記増幅器Ａが１の利得（unity gain）を持ち，０ Ｖの誤差信号が上記フィードバック・ループ端子Ｑに表れることを考える。この場合，上記第２の変圧器ＣｃおよびＣｄの下流の出力信号は以下の通りである。
【００５３】
【数９】
0005214820.tif 000010
【００５４】
これは，キャパシタＣｃおよびＣｄが，図７に示す第１フェーズにおける並列配置と，図８に示す第２フェーズにおける直列配置の間で切替えられる（シフトする）という必須事項（the imperative）に基づく。このように，第１および第２の変圧器を備えた回路の残りから上記Ａ／Ｄ変換器の入力段の上記増幅器Ａの入力を分離することによって，有効かつ相対的雑音指数（an effective, comparative noise figure）Ｖｎ／２を，簡単かつ有効なやり方で得ることができる。
【００５５】
図７および図８の入力電圧変換回路の機能の第１および第２フェーズを示す回路図を，図９および図１０に関連して以下に記述する。図９および図１０において，電圧変換回路は入力端子Ｕ，出力端子ＶＡ，５つの被制御スイッチＳ１，Ｓ２，Ｓ３，Ｓ４およびＳ５，ならびに２つのサンプリング・キャパシタＣａおよびＣｂを備え，サンプリング・キャパシタＣａおよびＣｂの両方が図５および図６に示す回路図に関連するＣＳ／２のキャパシタンスを持っている。上記電圧変換回路の出力端子ＶＡは，図７および図８に示すような増幅器（図示略）に接続されるべきものである。
【００５６】
図９に示す変圧器の第１フェーズにおいて，スイッチＳ１，Ｓ３およびＳ５が閉じられ，かつスイッチＳ２およびＳ４が開放される。したがって２つのキャパシタは図９において上記入力端子Ｕに並列に接続されている。したがって，上記入力端子Ｕ上に表れる電圧はキャパシタＣａおよびＣｂを同じ電圧に充電する。
【００５７】
図１０に示す上記変圧器の第２フェーズでは，スイッチＳ１，Ｓ３およびＳ５が開放され，かつスイッチＳ２およびＳ４が閉じられる。２つのキャパシタＣａおよびＣｂが直列に接続され，したがってこれらの全体の荷電電圧（their total charge voltage）が２倍となり，他方全体のキャパシタンスがＣＳ／４に減少して，上記出力端子ＶＡに接続される。キャパシタＣａおよびＣｂによって集められる結合電荷（the combined charge）が出力端子ＶＡへの電圧として表される。この電圧は，キャパシタＣａおよびＣｂの上記の変化する構成（the altered configuration）に起因して電圧Ｕの２倍となる。
【００５８】
図９および図１０に示す入力電圧変換器の出力端子ＶＡを，図７および図８に示すやり方で増幅器Ａの入力段に接続することを考える。上記増幅器Ａが増幅利得βを有する場合，上記入力電圧Ｕは２倍にされかつβに乗算されるが，雑音電圧Ｖｎは単にβに乗算されるだけである。入力電圧Ｕが与えられると，上記増幅器Ａからの電圧出力ＶＹは以下のようになる。
【００５９】
【数１０】
0005214820.tif 000011
【００６０】
このように，上記増幅器が２Ｕの変換された入力電圧（the transformed input voltage of 2U）を扱うことができれば，上記出力電圧ＶＹに対する雑音電圧寄与分Ｖｎは，このケースにおいて，変換されない入力電圧の雑音電圧寄与分の半分となる。
【００６１】
上記デルタ−シグマＡ／Ｄ変換器のフィードバック・ループ信号からの電圧寄与分は，図７および図８に示す第２の変圧器ＣｃおよびＣｄによって同様に２倍になる。
【００６２】
電圧変換の上記の原理は，それぞれがＣｓ／Ｎのキャパシタンスを持つ任意の数Ｎのサンプリング・キャパシタに拡張することができ，上記増幅器の明白な雑音指数を，Ｖｎ／Ｎに等しく低減する効果がある。上記入力変圧器および上記フィードバック変圧器が同一の変圧比を持つことは，この発明の動作について本質的ではない。この原理は，増幅利得，熱雑音，相互変調雑音，および上記増幅器の有限利得に起因する誤差に関してそのパフォーマンスにおける少ない要求（the reduced demand）ために，はるかに単純な方法によって入力増幅器に実装することを可能にする。
【００６３】
したがってこの発明による上記Ａ／Ｄ変換器の入力段中の増幅器は，ＢＪＴ，ＦＥＴ，または充分な利得を持つその他の増幅要素のような一つの単一の半導体要素を含む単純かつ単一段の増幅器（a simple, single-stage amplifier）として，実装することができる。単一段の増幅器は本質的に熱電圧雑音と電圧消費の間に非常に魅力的な関係（a very attractive relationship）を持つ。電圧変換はさらに上記増幅器のバイアス電流要求を低め，したがって，Ａ／Ｄ変換器全体の電流消費において本質部分を占める上記入力増幅器のためのバイアス電流を低める。
【００６４】
図１１はこの発明によるデルタ−シグマ変換器ＡＤＣを示している。上記Ａ／Ｄ変換器ＡＤＣは入力端子ＩＮ，入力変換器（変圧器）段ＩＴ，増幅器段ＱＡ，ホールド・キャパシタＣｈ，定電流発生器Ｉｃ，フィードバック変換器（変圧器）段ＯＴ，残存ループ・フィルタＲＬＦ，比較器ＣＭＰ，フリップ・フロップＤＦＦ，および出力端子ＯＵＴを備える。上記フリップ・フロップＤＦＦはシステム・クロック源（図示略）によって制御される。上記増幅器段ＱＡには，基準電圧源Ｖｒｅｆに接続されることで動作する（powered）上記定電流源Ｉｃから定電流が与えられる。この電流は上記増幅器ＱＡの動作点（the operating point）を制御し，設計された利得を上記入力信号に与えることができるようにする。
【００６５】
上記入力変圧器段ＩＴはスイッチング・トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４およびＱ５と，キャパシタＣａおよびＣｂを備えている。上記フィードバック変圧器段ＯＴはスイッチング・トランジスタＱ６，Ｑ７，Ｑ８，Ｑ９およびＱ１０と，キャパシタＣｃおよびＣｄを備えている。簡単化するために，これらの４つのキャパシタは等しいキャパシタンスである，すなわちＣａ＝Ｃｂ＝Ｃｃ＝Ｃｄとして考える。
【００６６】
上記入力変圧器段ＩＴのスイッチング・トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４およびＱ５は，サンプリング・クロック発生器（図示略）によって，上記サンプリング・クロック発生器の信号エッジが第１フェーズにおいて正に遷移（goes positive）したときに，上記スイッチング・トランジスタＱ１，Ｑ３，Ｑ５が閉じ（すなわち，これらは電流を通すことができるようになる），Ｑ２およびＱ４が開く（すなわち，これらは電流を阻止する）ように制御される。これが，図１１において，各スイッチング・トランジスタのベース端子において白丸または黒丸（open or filled circle）によってそれぞれ図示されている。上記サンプリング・クロック発生器の信号エッジの第１フェーズにおいて，黒丸は閉じられたトランジスタを示し，白丸は開いたトランジスタを示す。
【００６７】
上記サンプリング・クロック発生器の信号エッジが第２フェーズにおいて負に遷移（goes negative）したとき，上記入力変圧器ＩＴの上記スイッチング・トランジスタＱ１，Ｑ３およびＱ５が開き，かつスイッチング・トランジスタＱ２およびＱ４が閉じる。上記サンプリング・クロック発生器の信号エッジの第２フェーズにおいて，白丸は閉じられたトランジスタを示し，黒丸は開いたトランジスタを示す。この構成は，図９および図１０に示す回路図のそれぞれと等価であり，図９および図１０に示す回路の本質的機能を保持しつつ，スイッチング・トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４およびＱ５がスイッチＳ１，Ｓ２，Ｓ３，Ｓ４およびＳ５とそれぞれ代わっている。上記サンプリング・クロック発生器（図示略）のクロック周波数は30ｋＨｚの大きさであり，システム・クロック発生器（図示略）のクロック周波数は１−２ＭＨｚの大きさである。これは，３０から６０倍の上記変換器のオーバーサンプリング比をもたらす。
【００６８】
Ｑ１，Ｑ３およびＱ５が閉じられ，かつＱ２およびＱ４が開く第１フェーズにおいて，上記キャパシタＣａおよびＣｂは上記入力端子ＩＮに並列に接続され，各キャパシタは上記入力端末ＩＮに表れる電圧に充電される。Ｑ１，Ｑ３およびＱ５が開き，かつＱ２およびＱ４が閉じる第２フェーズにおいて，上記キャパシタＣａおよびＣｂはＱＡの入力に直列に接続され，それらの結合電荷は上記ＱＡの入力およびホールド・キャパシタＣｈに送られる。この構成のために，上記したように，上記入力変圧器ＩＴに与えられる入力電圧はその出力の２倍となる。
【００６９】
上記フィードバック変圧器ＯＴのスイッチング・トランジスタＱ６，Ｑ７，Ｑ８，Ｑ９およびＱ１０も，上記サンプリング・クロック発生器（図示略）によって，上記サンプリング・クロック発生器の信号エッジが第１フェーズにおいて正に遷移（goes positive）したときに，上記スイッチング・トランジスタＱ６，Ｑ８およびＱ１０が閉じ，Ｑ７およびＱ９が開くように制御される。これも，各スイッチング・トランジスタのベース端子において白丸または黒丸によってそれぞれ図示されており，黒丸は閉じられたトランジスタを示し，白丸は開いたトランジスタを示す。これは，上記キャパシタＣｃおよびＣｄが第１フェーズにおいて上記増幅器ＱＡの入力に並列に接続され，それらの結合電荷が上記増幅器ＱＡの入力に送られることを意味する。
【００７０】
第２フェーズにおいて上記サンプリング・クロック発生器の信号エッジが負に遷移（goes negative）すると，上記スイッチング・トランジスタＱ６，Ｑ８およびＱ１０が開き，かつＱ７およびＱ９が閉じる。このケースにおいて，各トランジスタのベース端子上の白丸は閉じられたトランジスタを示し，黒丸は開いたトランジスタを示す。これは，第２フェーズにおいて上記キャパシタＣｃおよびＣｄが出力端子ＯＵＴと直列に接続され，上記フリップ・フロップＤＦＦからの誤差電圧によって充電されることを意味する。上記キャパシタＣｃおよびＣｄは本質的に上記増幅器ＱＡのフィードバック・ループ中に配置され，上記増幅器ＱＡの入力へ誤差信号が表れる前に，上記フリップ・フロップＤＦＦの出力からのフィードバック電圧を２倍にする。
【００７１】
上記残留ループ・フィルタＲＬＦはＱＡからの信号の積分値（the integral）を出力し，上記比較器ＣＭＰは上記積分値が所定しきい値を下回る（below）たびに論理値ゼロを出力し，かつ上記積分値が所定しきい値を上回る（above）たびに論理値１を出力する。上記フリップ・フロップＤＦＦは上記比較器ＣＭＰからの２値化積分信号（the binary integral signal）を上記クロック信号ＣＬＫによって制御されるビットストリームに変換して，フィードバック信号として上記出力端子ＯＵＴおよびフィードバック変圧器ＯＴの入力の両方に与える。
【００７２】
上記変圧器ＩＴおよびＯＴのそれぞれを用いて上記増幅器ＱＡの入力に表れる電圧を２倍にすることによって，上記入力電圧は係数２（a factor two）によって増加され，結果的に，上記増幅器ＱＡへの供給電流を増加する必要なく，相対雑音電圧レベルＶｎは低められる。
【００７３】
この発明によるＡ／Ｄ変換器の好ましい実施態様が図１２に示されている。入力端子ＩＮ，入力変圧器ＩＴ，フィードバック変圧器ＯＴ，定電流発生器Ｉｃ，増幅器ＱＡ，ホールド・キャパシタＣｈ，残留ループ・フィルタＲＬＦ，比較器ＣＭＰ，フリップ・フロップＤＦＦ，および出力端子ＯＵＴの一般的な構成は，図１１に示す構成と同様であるが，上記入力変圧器ＩＴおよびフィードバック変圧器ＯＴのトポロジーが，図１１に示す実施例と異なっている。
【００７４】
上記入力変圧器ＩＴは，スイッチング・トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４およびＱ５と，キャパシタＣａおよびＣｂを備え，上記フィードバック変圧器ＯＴはスイッチング・トランジスタＱ６，Ｑ７，Ｑ８，Ｑ９，Ｑ１０およびＱ１１と，１つのキャパシタＣｃと，２つのＡＮＤゲートＡＧ１およびＡＧ２を備えている。この好ましい実施態様において，上記フィードバック変圧器ＯＴは図１１に示す実施例よりも少ない１つのキャパシタを有している。
【００７５】
上記入力変圧器ＩＴのすべてのスイッチング・トランジスタと，上記フィードバック変圧器ＯＴのいくつかのスイッチング・トランジスタが，サンプリング・クロック発生器（図示略）によって，上記サンプリング・クロック信号が第１フェーズにおいて正に遷移したときに，上記スイッチング・トランジスタＱ１，Ｑ２，Ｑ５，Ｑ７およびＱ１０が閉じ（すなわち，これらは電流を通すことができるようになる），Ｑ３およびＱ４が開く（すなわち，これらは電流を阻止する）ように制御される。上記クロック信号が第２フェーズにおいて負に遷移したときに，上記トランジスタＱ１，Ｑ２，Ｑ５，Ｑ７およびＱ１０が開き，トランジスタＱ３およびＱ４が閉じる。
【００７６】
上記スイッチング・トランジスタＱ６，Ｑ８，Ｑ９およびＱ１１は，上記第１および第２のＡＮＤゲートＡＧ１およびＡＧ２のそれぞれによって制御される。上記第１のＡＮＤゲートＡＧ１は，上記フリップ・フロップの論理出力Ｑ（上線付）が論理的にハイレベルで，かつ反転されたシステム・クロック信号（the inverted system clock signal）ＣＬＫ（上線付）が論理的にハイレベルであるときに，論理ハイレベル（a logical high level）を出力する。上記第２のＡＮＤゲートＡＧ２は，上記フリップ・フロップの出力Ｑが論理的にハイレベルで，かつ上記システム・クロック信号が論理的にハイレベルであるときに，論理ハイレベルを出力する。論理的なフリップ・フロップの出力信号Ｑ（上線付）およびＱは相互に排他的であり，かつＣＬＫ（上線付）およびＣＬＫも相互に排他的であり，したがって２つのＡＮＤゲートＡＧ１およびＡＧ２の一つのみが，任意の一時において（at any one time）論理的なハイレベルを出力することができる。論理値ゼロがビットストリーム中に表れるとき，ＡＧ１はすべての負のクロック・パルス上で（on every negative clock pulse）ハイであり，かつ論理値１がビットストリーム中に表れるとき，ＡＧ２はすべての正のクロック・パルス上でハイである。
【００７７】
上記第１のＡＮＤゲートＡＧ１が論理的ハイ・レベルを出力すると，上記スイッチング・トランジスタＱ６およびＱ８が閉じ，他方上記スイッチング・トランジスタＱ９およびＱ１１が開く。これは，上記キャパシタＣｃの第１のノードがＱ８を通してグランドに接続され，上記キャパシタＣｃの第２のノードが上記増幅器ＱＡの入力に接続され，上記キャパシタＣｃの第１のノード上に表れるすべての電圧が，上記増幅器ＱＡの入力において負の電圧として反映されるという効果を生じさせる。サンプリング期間の第１フェーズにおいて，上記スイッチング・トランジスタＱ７およびＱ１０は閉じられる。これらは上記キャパシタＣｃの第１のノードに電圧Ｖrefをもたらし，ＶrefがＣｃの第１のノード上に既に表れている電圧に加えられる間，Ｃｃの第２のノードをグランドに接続する。上記サンプリング期間の第２フェーズにおいて，上記スイッチング・トランジスタＱ７およびＱ１０は開かれる。このとき上記キャパシタＣｃの第１のノードはＡＧ１の出力に接続され，かつＣｃの第２のノードは上記増幅器ＱＡの入力に接続される。
【００７８】
上記第２のＡＮＤゲートＡＧ２が論理的ハイ・レベルを出力すると，上記スイッチング・トランジスタＱ９およびＱ１１が閉じ，他方上記スイッチング・トランジスタＱ６およびＱ８が開く。したがって，上記キャパシタＣｃの第１のノードは上記増幅器ＱＡの入力に接続され，上記キャパシタＣｃの第２のノードはＱ８を通してＶrefに接続される。上記サンプリング期間の第１のフェーズにおいて，上記スイッチング・トランジスタＱ７およびＱ１０は閉じられる。これらは上記キャパシタＣｃの第１のノードに電圧Ｖrefをもたらし，ＶrefがＣｃの第１のノード上に既に表れている電圧に加えられる間，Ｃｃの第２のノードをグランドに接続する。上記サンプリング期間の第２のフェーズにおいて，上記スイッチング・トランジスタＱ７およびＱ１０は開かれる。このとき上記キャパシタＣｃの第１のノードは増幅器ＱＡの入力に接続され，かつＣｃの第２のノードはＡＧ１の出力に接続される。
【００７９】
この構成の結果，上記出力端子ＯＵＴへの上記ビットストリーム中に論理値１が表れるたびに，ＯＴからの電圧寄与分が２Ｖrefと等しくなり，論理値ゼロがビットストリーム中に表れるたびに，ＯＴからの電圧寄与分が−Ｖrefに等しくなる。同数のゼロおよび１から構成されるビットストリームについては，ＯＴからの誤差信号の平均値が１／２Ｖｒｅｆと等しくなる。
【００８０】
この発明による上記デルタ−シグマＡ／Ｄ変換器は２つの目的（two goals）を同時に達成する。第１には，上記単一段の入力増幅器設計によって，上記入力増幅器の電流消費をかなり低めることができることであり，第２には，入力段に達する前に信号レベルの変換（変圧）を終える（transforming up）ことによって信号対雑音比が改善されることである。上記入力および上記誤差フィードバック・ループのそれぞれから上記入力段を分離する，サンプル・クロックによって制御される変圧器の適用は，電力消費の大幅な増大を伴うことなく単一段の入力増幅器を用いることから生じる信号対雑音比問題に対する解決策をもたらす。この設計は補聴器のような電池駆動回路において好ましいものであり，その結果として，１つを超える（more than one）デルタ・シグマＡ／Ｄ変換器を，補聴器の電子回路の主要部分を備える回路チップ上に実装することができる。
【００８１】
図１３はこの発明による複数のＡ／Ｄ変換器を備える補聴器20の回路図である。上記補聴器20は第１のマイクロフォン21，第２のマイクロフォン22，テレコイル23，アンテナ24，無線トランシーバ25，第１のＡ／Ｄ変換器26，第２のＡ／Ｄ変換器27，第３のＡ／Ｄ変換器28，第４のＡ／Ｄ変換器29，ディジタル信号処理装置30およびラウドスピーカ31を備えている。上記補聴器20のすべての構成部材（components）は上記補聴器の中に配置される蓄電池（a battery cell）（図示略）から与えられる。
【００８２】
使用するとき，上記第１のマイクロフォン21および上記第２のマイクロフォン22は周囲からの音響信号をピックアップして，上記補聴器20による使用のためにそれらを連続的に変化する電気信号に変換する。上記第１のマイクロフォン21からの上記連続的に変化する電気信号は第１のＡ／Ｄ変換器26に与えられ，電気信号における変化をディジタル信号処理装置30によって処理するのに適切な第１のディジタル・ビットストリームに変換する。同様にして，上記第２のマイクロフォン22からの連続的に変化する電気信号は第２のＡ／Ｄ変換器27に与えられ，上記ディジタル信号処理装置30によって処理するのに適切な第３のディジタル・ビットストリームに変換する。上記第１および第２のＡ／Ｄ変換器26および27は完全に独立しているので，これらは上記ディジタル信号処理装置30によって独立に処理するための独立のビットストリームを生成する。
【００８３】
上記ディジタル信号処理装置30は，上記マイクロフォン（複数）によってピックアップされた音響信号中の固有の指向性情報が上記ディジタル信号処理装置30における処理および上記スピーカ31によるそれに続く再生のために保持されるようにして，上記第１および第２のマイクロフォン21および22のそれぞれからの信号を表す上記第１および第２のＡ／Ｄ変換器26および27からの上記独立のビットストリーム（複数）を結合することができる。
【００８４】
適切な無線信号を利用可能な状況においては，上記補聴器20によって再生するための無線信号を受信しかつ復号するために，上記無線レシーバ25を組合わせることができる。上記無線信号は上記アンテナ24によって受信され，上記無線レシーバ25によって復号され，そして変化する電気信号として上記第３のＡ／Ｄ変換器28にもたらされ，そこで上記電気信号中の変化が上記ディジタル信号処理装置30による処理に適する第３のディジタル・ビットストリームに変換される。上記第３のＡ／Ｄ変換器28は第１のＡ／Ｄ変換器２６および第２のＡ／Ｄ変換器27と独立に動作し，したがって上記第１および第２のマイクロフォン21および22が同時に用いられても，上記無線レシーバ25からの信号を選択することができる。
【００８５】
上記補聴器ユーザがテレコイル・ループ・システムが存在する場所に居る場合，上記テレコイル23から信号を用いることが好ましいことがある。この場合，上記ループ・システム（図示略）からの信号が上記テレコイル23によってピックアップされ，上記第４のＡ／Ｄ変換器29の入力に与えられ，そこで上記電気信号中の変化が上記ディジタル信号処理装置30による処理に適する第４のディジタル・ビットストリームに変換される。上記第４のＡ／Ｄ変換器29は第１，第２および第３のＡ／Ｄ変換器26，27，28のそれぞれと独立に動作し，第１のマイクロフォン21，第２のマイクロフォン22および上記無線レシーバ25が同時に用いられても，上記信号を選択することができる。
【００８６】
上記ディジタル信号処理装置30は，４つのＡ／Ｄ変換器26，27，28および29のそれぞれからの４つまでの独立したビットストリームを選ぶ手段（図示略）を備えている。上記ビットストリームは，好ましくは上記ディジタル信号処理装置30によって交互に取り扱われ（interleave），かつ相互に重み付けられて，上記補聴器ユーザへ再生するために，上記４つのＡ／Ｄ変換器26，27，28および29が与える上記４つの信号源からの信号の間の適切なバランス（a preferred balance）を生成する。
【００８７】
上記ディジタル信号処理装置30は，上記個々のビットストリーム上で一連の計算を実行し，上記補聴器ユーザの個々の処方（prescription）にしたがって音信号のディジタル表現（the digital representations）を処理する。上記４つのＡ／Ｄ変換器26，27，28および29が与える上記４つの信号源からの信号間のバランスは上記ユーザに対する上記補聴器のフィッティング時に決定することができ，種々の信号源バランスのサブセット（subsets of different signal source balances）を，上記ユーザが後で呼出すためのプログラムとして上記補聴器中に記憶させておくことができる。
【図１】
0005214820.tif 000012
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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