(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板における前記ゲート電極の両側の部分に埋め込まれた第１の半導体層と、
前記第１の半導体層上に、当該第１の半導体層と重畳する第２の半導体層と、
前記第１の半導体層と前記第２の半導体層との間に形成された第３の半導体層と
を含み、
前記第１の半導体層及び前記第２の半導体層は、ＳｉとＳｉ以外の４Ｂ属元素を含み、前記第２の半導体層中の前記Ｓｉ以外の４Ｂ属元素の濃度は、前記第１の半導体層中の前記Ｓｉ以外の４Ｂ属元素の濃度よりも高く、
前記第１の半導体層の端部は、前記第２の半導体層の端部よりも、前記ゲート電極から離間していることを特徴とする半導体装置。
【請求項２】
前記第３の半導体層は、Ｓｉ又は第１の半導体層よりもＧｅ濃度の低いＳｉＧｅ層であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の半導体層上に形成された第４の半導体層を更に含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート電極の側壁に形成された、絶縁膜からなる第１のサイドウォールを更に含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２の半導体層は、前記第１のサイドウォールに接していることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１のサイドウォール上且つ前記第２半導体層上に形成された第２のサイドウォールを更に含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極の側面に第１のサイドウォールを形成する工程と、
前記ゲート電極及び前記第１のサイドウォールをマスクとして、前記半導体基板に第１のエッチングを施す工程と、
前記第１のサイドウォール上に第２のサイドウォールを形成する工程と、
前記ゲート電極及び前記第２のサイドウォールをマスクとして、前記半導体基板に第２のエッチングを施す工程と、
次いで、前記半導体基板に第１の半導体層を成長させる工程と、
前記第２のサイドウォールを除去した後、前記第１の半導体層上に第２の半導体層を成長させる工程と
を含み、
前記第１の半導体層を形成する工程の後、前記第２の半導体層を形成する工程の前に、前記第１の半導体層上に第３の半導体層形成する工程を更に含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記第３の半導体層は、Ｓｉ又は第１の半導体層よりもＧｅ濃度の低いＳｉＧｅ層であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１の半導体層及び前記第２の半導体層は、ＳｉとＳｉ以外の４Ｂ属元素とを含み、前記第２の半導体層中の前記Ｓｉ以外の４Ｂ属元素の濃度は、前記第１の半導体層中の前記Ｓｉ以外の４Ｂ属元素の濃度よりも高いことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記第２の半導体層を形成する工程の後、前記第２の半導体層上に第４の半導体層を形成する工程を更に含むことを特徴とする請求項７〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、歪み印加により動作速度を向上させた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時における、いわゆる９０ｎｍノード以降のＬＳＩでは、更なる微細化が要請されており、これに伴いトランジスタの能力向上が困難となってきている。これは、ゲート長の短縮化に伴いスタンバイオフリーク電流が増大することから、オフリーク電流を一定に抑えようとすると、電流駆動能力の向上が極めて困難となることに起因する。そのため、トランジスタの能力向上を図るための新しいアプローチが探索されている。
【０００３】
その一つの試みとして、ストレインドシリコン（strained silicon）技術がある。これは、チャネル領域へストレスを印加することで、バンド構造を変化させ、キャリアの有効質量を軽減し、キャリア移動度を向上することによる電流駆動能力の向上技術である。
【０００４】
ｐチャネルＭＯＳトランジスタでは、チャネル領域に一軸性の圧縮応力を印加することでキャリアの移動度が向上することが知られている。チャネル領域に圧縮応力を印加する具体例として、ソース／ドレイン領域に凹部を形成し、当該凹部内にエピタキシャル法によりＳｉＧｅ層を埋め込む、いわゆるエンベディッド構造のトランジスタが提案されている（特許文献１を参照）。
一方、ｎチャネルＭＯＳトランジスタでは、ｐチャネルＭＯＳトランジスタと同様にソース／ドレイン領域に凹部を形成し、当該凹部内にエピタキシャル法によりＳｉＣ層を埋め込む、いわゆるエンベディッド構造のトランジスタが提案されている。
【０００５】
ＳｉＧｅはシリコンよりも格子定数が大きく、ＳｉＧｅ層の結晶が基板面内方向でシリコン基板に言わば強制的に格子整合する。そのため、シリコン基板は基板垂直方向では伸張される。その結果として、基板面内方向、即ちチャネル方向でチャネル領域に圧縮歪が導入され、圧縮応力が印加される。チャネル領域にこのような一軸性の圧縮応力が印加される結果、チャネル領域を構成するＳｉ結晶の対称性が局所的に変調される。更に、かかる対称性の変化に伴って、重いホールの価電子帯と軽いホールの価電子帯の縮退が解けるため、チャネル領域におけるホール移動度が増大し、トランジスタの動作速度が向上する。このようなチャネル領域に局所的に誘起された応力によるホール移動度の増大及びこれに伴うトランジスタ動作速度の向上は、特にゲート長が１００ｎｍ以下の超微細化された半導体装置に顕著に現れる。
【０００６】
一方、ＳｉＣ層の場合では、ＳｉＣシリコンよりも格子定数が小さく、ＳｉＣ層の結晶が基板面内方向でシリコン基板に強制的に格子整合する。その結果として、基板面内方向、即ちチャネル方向でチャネル領域に引張歪が導入され、引張応力が印加される。
【０００７】
【特許文献１】特開２００６−１８６２４０号公報
【特許文献２】特開２００６−２６１２８３号公報
【特許文献３】特開２００５−２４４１８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＳｉＧｅ層をソース／ドレイン領域に埋め込むエンベディッド構造のトランジスタにおいて、チャネルへ圧縮歪を導入することによりホール移動度が増大し、トランジスタの電流駆動能力が改善される。しかしながら、４５ｎｍノード以降では、ＳｉＧｅ層による圧縮歪の増大化させ、電流駆動能力の改善率を更に高める必要がある。
【０００９】
ＳｉＧｅ層の圧縮歪を強めるには、単純にＳｉＧｅ中のＧｅ濃度を高めれば実現される。ところがこの場合、ＳｉＧｅ層中に転位を発生させて電流リークパスが形成され易いという問題がある。
また、ＳｉＧｅ層の圧縮歪を強める他の方策として、ＳｉＧｅ層間の間隔を狭め、ＳｉＧｅ層が埋め込まれる凹部を深く形成する等の方法が考えられている。凹部を深く形成することにより、ＳｉＧｅ層は成長方向に大きく格子が伸張され、その結果としてチャネル領域の側面である（１１０）面の格子を大きく伸張させることができる。ところがこの場合、ＳｉＧｅ層内の格子歪みを緩和させないためには、予めＳｉＧｅの成長と同時に不純物、例えばホウ素（Ｂ）を導入しておく必要がある。その結果、トランジスタ電流のカットオフが困難となり、トランジスタのロールオフ特性が損なわれるという問題がある。一方、浅い凹部を形成し、ＳｉＧｅ層間の間隔を狭める場合、上記した（１１０）面の確保が不十分となるため、歪み印加の効率が低下する。
【００１０】
なお、ＳｉＣ層の場合では、ＳｉＣ中のＣ濃度を高めることでＳｉＣ層の引張歪を強めることができる反面、ＳｉＣ層中に転位を発生させて電流リークパスが形成され易い。また、凹部を深く形成することにより、ＳｉＣ層は成長方向に大きく格子が圧縮され、その結果としてチャネル領域の側面である（１１０）面の格子を大きく圧縮させることができるが、上記と同様に問題がある。
【００１１】
本件は、上記の課題に鑑みてなされたものであり、半導体層における転位の発生を抑止しトランジスタのロールオフ特性を十分に確保しつつも、チャネル領域への歪み量を増加させて電流駆動能力を大幅に向上させて動作速度を増大させることを可能とする信頼性の高い半導体装置及びその製造方法を提供することを目的とする。キャリア注入速度を増加させる
【課題を解決するための手段】
【００１２】
本件の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板における前記ゲート電極の両側の部分に埋め込まれた第１の半導体層と、前記第１の半導体層上に、当該第１の半導体層と重畳する第２の半導体層と、前記第１の半導体層と前記第２の半導体層との間に形成された第３の半導体層とを含み、前記第１の半導体層及び前記第２の半導体層は、ＳｉとＳｉ以外の４Ｂ属元素を含み、前記第２の半導体層中の前記Ｓｉ以外の４Ｂ属元素の濃度は、前記第１の半導体層中の前記Ｓｉ以外の４Ｂ属元素の濃度よりも高く、
前記第１の半導体層の端部は、前記第２の半導体層の端部よりも、前記ゲート電極から離間している。
【００１３】
本件の半導体装置の製造方法は、半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート電極の側面に第１のサイドウォールを形成する工程と、前記ゲート電極及び前記第１のサイドウォールをマスクとして、前記半導体基板に第１のエッチングを施す工程と、前記第１のサイドウォール上に第２のサイドウォールを形成する工程と、
前記ゲート電極及び前記第２のサイドウォールをマスクとして、前記半導体基板に第２のエッチングを施す工程と、次いで、前記半導体基板に第１の半導体層を成長させる工程と、前記第２のサイドウォールを除去した後、前記第１の半導体層上に第２の半導体層を成長させる工程とを含み、前記第１の半導体層を形成する工程の後、前記第２の半導体層を形成する工程の前に、前記第１の半導体層上に第３の半導体層形成する工程を更に含む。
【発明の効果】
【００１４】
本件によれば、半導体層における転位の発生を抑止しトランジスタのロールオフ特性を十分に確保しつつも、チャネル領域への歪み量を増加させて電流駆動能力を大幅に向上させて動作速度を増大させることが可能となり、信頼性の高い半導体装置が実現する。
【発明を実施するための最良の形態】
【００１５】
―半導体装置の基本構成―
先ず、本実施形態における半導体装置の基本構成について説明する。ここでは、半導体装置として、ｐチャネルＭＯＳトランジスタを例に採る。
【００１６】
図１は、本基本構成であるｐチャネルＭＯＳトランジスタの概略構成を示す断面図である。
本基本構成では、典型的には、シリコン基板１００上にゲート絶縁膜１０１を介してゲート電極１０２が形成され、ゲート電極１０２の両側に位置するソース／ドレイン領域に半導体層、例えばＳｉＧｅ層１０３が埋め込み形成され、ゲート電極１０２の側面にサイドウォール１０４が形成されている。
【００１７】
ＳｉＧｅ層１０３は、第１のＳｉＧｅ層１０３ａと、第１のＳｉＧｅ層１０３ａ上に形成され、Ｓｉ又は第１のＳｉＧｅ層１０３ａよりもＧｅ濃度の低い中間層１０３ｃと、第１のＳｉＧｅ層１０３ａ上に中間層１０３ｃを介して形成され、第１のＳｉＧｅ層１０３ａよりもＧｅ濃度の高い第２のＳｉＧｅ層１０３ｂと有して構成される。そして、第１のＳｉＧｅ層１０３ａの端部は、第２のＳｉＧｅ層１０３ｂの端部よりも、ゲート電極１０２から離間している。
【００１８】
更に、第２のＳｉＧｅ層１０３ｂ上に、Ｓｉ又は第１のＳｉＧｅ層１０３ａよりもＧｅ濃度の低い上層１０３ｄを形成しても良い。
【００１９】
サイドウォール１０４は、ゲート電極１０２の側面に形成された第１のサイドウォール１０４ａと、第１のサイドウォール１０４ａ上に形成された第２のサイドウォール１０４ｂとを有して構成されている。
第１のサイドウォール１０４ａは、収縮性の絶縁膜、例えばＳｉＮからなり、第２のＳｉＧｅ層１０１ｂの端部と接するように（第１のサイドウォール１０４ａを介してゲート電極１０２と第２のＳｉＧｅ層１０３ｂとが離間するように）形成されている。
第２のサイドウォール１０４ｂは、第１のサイドウォール１０４ａよりの応力の小さい絶縁膜、例えばＳｉＯ2からなり、第１のサイドウォール１０４ａ上及び第２のサイドウォール１０４ｂの一部上に形成されている。
【００２０】
図２は、本基本構成であるｐチャネルＭＯＳトランジスタの歪み作用による応力を説明するための模式図である。
このｐチャネルＭＯＳトランジスタでは、ＳｉＧｅ層１０３のうち、第２のＳｉＧｅ層１０３ｂは、自身が伸張することでチャネル領域の鉛直方向を伸張し、その結果としてチャネル領域をチャネル長方向に収縮させ、チャネル領域のチャネル長方向に対して圧縮歪みを与える。ここで第２のＳｉＧｅ層１０３ｂは、Ｇｅ濃度が高いことで低抵抗化及び圧縮歪みを増加させるも、浅く（薄く）形成されているため、トランジスタ電流のカットオフが容易となり、十分なロールオフ特性が確保される。
【００２１】
一方、第１のＳｉＧｅ層１０３ａは、深く（厚く）形成されているため、チャネル領域の側面である（１１０）面の格子を大きく伸張し、チャネル領域のチャネル長方向に対して圧縮歪みを与える。この作用により、第２のＳｉＧｅ層１０３ｂによる圧縮応力の不足が補われ、ＳｉＧｅ層１０３として大きな圧縮歪みを与えることができる。この場合、第１のＳｉＧｅ層１０３ａは、Ｇｅ濃度が低いために転位を生ぜしめることなく、しかもその端部は第２のＳｉＧｅ層１０３ｂの端部よりもゲート電極１０２から離間しているため、ロールオフ特性を損なう懸念はない。
【００２２】
ここで、第１のＳｉＧｅ層１０３ａは、中間層１０３ｃにより第２のＳｉＧｅ層１０３ｂと隔てられているため、Ｇｅ濃度の高い第２のＳｉＧｅ層１０３ｂから第１のＳｉＧｅ層１０３ａへの転位の伝播が中間層１０３ｃで遮断される。
更に、第２のＳｉＧｅ層１０３ｂ上に上層１０３ｄを形成することにより、第２のＳｉＧｅ層１０３ｂから外部への転位の伝播がより確実に防止されることになる。
【００２３】
更に、本基本構成では、自身は収縮する性質を有する第１のサイドウォール１０４ａがゲート電極１０２の側面に形成されているため、チャネル領域のチャネル長方向に対する圧縮歪みが助長される。
即ち、ＳｉＧｅ層１０３に加えて第１のサイドウォール１０４ａを設けることにより、両者による圧縮応力の合算により、十分に大きい圧縮歪みをチャネル領域のチャネル長方向に与えることができる。
【００２４】
図３は、本基本構成のｐチャネルＭＯＳトランジスタにおいて、従来構成との比較に基づき、チャネル領域の中央部位を原点としたチャネル長方向及び鉛直方向の歪み（εxx及びεyy）を示す特性図である。図４は、図３に対応した応力値を示す図である。
図３及び図４において、比較例１が従来のＳｉＧｅ層を有するエンベテッド構造のものを、比較例２がＳｉＧｅ層の端部がエクステンション部にまで張り出した構造のものを、比較例３が比較例２の構造に圧縮歪みの印加用のサイドウォールが加わったものをそれぞれ示す。また、図４において、参照例はＳｉＧｅ層の代わりにＳｉ層を形成したものであり、σxxがチャネル長方向の圧縮応力を、σyyが鉛直方向の圧縮応力を、Δμ／μが比較例３を基準にした移動度増加率をそれぞれ示す。
【００２５】
図３及び図４のように、本基本構成では、参照例及び比較例１〜３に比べて、チャネル長方向では圧縮応力（負値）が、鉛直方向では引張応力（正値）がそれぞれ大幅に増加していることが判る。これは、ｐチャネルＭＯＳトランジスタのトランジスタ特性が大幅に向上することを意味する。
【００２６】
ここで、第１のＳｉＧｅ層１０３ａのＧｅ濃度は、Ｓｉ1-xＧｅxとした場合に０．１５≦ｘ≦０．２０程度とされている。１５％より小さいと応力不足であり、２０％より大きいと転位の発生及びロールオフ特性の劣化が懸念される。従って、１５％以上２０％以下程度のＧｅ濃度が、深い低Ｇｅ濃度のＳｉＧｅ層としての適正範囲である。
【００２７】
第１のＳｉＧｅ層１０３ａの膜厚は、２５ｎｍ〜４０ｎｍ程度とされている。２５ｎｍより薄いと応力不足であり、３５ｎｍより厚いと転位の発生及びロールオフ特性の劣化が懸念される。従って、２５ｎｍ以上４０ｎｍ以下程度の膜厚が、深い低Ｇｅ濃度のＳｉＧｅ層としての適正範囲である。
【００２８】
中間層１０３ｃのＧｅ濃度は、Ｓｉ1-xＧｅxとした場合に０．０５≦ｘ≦０．１０程度とされている。当該部分は、前記第１のＳｉＧｅ層に対してより低濃度のＳｉＧｅ層を配置することにより、前記層内の積層欠陥誘発を抑制する作用がある。従ってそのＳｉＧｅ濃度は前記層より低下させる必要があり、Ｇｅ濃度は１０％以下であることが必要である。
【００２９】
中間層１０３ｃの膜厚は、５ｎｍ〜１０ｎｍ程度とされている。
第２のＳｉＧｅ層１０３ｂのＧｅ濃度は、Ｓｉ1-xＧｅxとした場合に０．２０＜ｘ≦０．３０程度とされている。Ｇｅ濃度が３０％より大きいとＳｉＧｅ内部への結晶欠陥貫入が、２０％より低いと更に大きいストレスをチャネルに対して印加する作用が大きく低下してしまう。
【００３０】
第２のＳｉＧｅ層１０３ｂの膜厚は、１０ｎｍ〜２０ｎｍ程度とされている。１０ｎｍより薄いと応力印加作用が激減する。２０ｎｍより厚いと、Ｇｅが高濃度であるため、積層欠陥が貫入する虞が大きくなる。従って、１０ｎｍ以上２０ｎｍ以下程度の膜厚が浅い高Ｇｅ濃度のＳｉＧｅ層としての適正範囲である。
【００３１】
上層１０３ｄのＧｅ濃度は、前記１０３ｂと同様の作用を示し、且つシリサイド形成時の凝集抑止のためにＳｉ1-xＧｅxとした場合に、ｘ≦０．１０の濃度範囲が適正である。
【００３２】
また、ソース／ドレイン領域に形成される半導体層として、第１のＳｉＧｅ層１０３ａの代わりに高Ｇｅ濃度のＳｉＧｅＣ層を形成しても良い。
この場合、ＳｉＧｅＣ層では、Ｇｅ濃度及びＣ濃度は、Ｓｉ1-xＧｅxＣyで０．２０≦ｘ≦０．３０程度、ｙ≦０．０１程度とされる。膜厚は、２５ｎｍ〜４０ｎｍとされる。
ＳｉＧｅＣ層では、Ｇｅ濃度が２４％より小さい、又は膜厚が２５ｎｍより薄いと応力不足であり、Ｇｅ濃度が３５％より大きい、又は膜厚が４０ｎｍより厚いと転位の発生が懸念される。また、Ｃ濃度が１％より大きいとストレス不足となる。従って、２４％以上３５％以下程度のＧｅ濃度、１％以下程度のＣ濃度、及び２５ｎｍ以上４０ｎｍ以下程度の膜厚が、深い領域にある低Ｇｅ濃度のＳｉＧｅＣ層としての適正範囲である。
【００３３】
ここで、第２のＳｉＧｅ層１０３ｂについても同様に、ＳｉＧｅＣ層として形成しても良い。この場合、Ｇｅ濃度及びＣ濃度は、Ｓｉ1-x-yＧｅxＣyで０．２４≦ｘ≦０．３５程度、ｙ≦０．０１程度とされる。膜厚は、１０ｎｍ〜２０ｎｍとされる。
Ｇｅ濃度が３５％より大きい、又は膜厚が２０ｎｍより厚いとＳｉＧｅＣ層内に積層欠陥が貫入する。また、Ｃ濃度が１％より大きいとストレス不足となる。一方、膜厚が１０ｎｍより薄い場合でもストレス不足となる。従って、２４％以上３５％以下のＧｅ濃度且つ１％以下のＣ濃度を有し、膜厚が１０ｎｍ〜２０ｎｍが浅い領域にある高Ｇｅ濃度のＳｉＧｅＣ層としての適正範囲である。
【００３４】
上層部１０３ｄは、その作用が当該下層の１０３ｃへの積層欠陥・転位の貫入防止の機能を有しているので、Ｓｉ1-x-yＧｅxＣyとしたときに適正濃度はｘ≦０．１０、ｙ＜０．０１、その膜厚は１５ｎｍ〜２０ｎｍである。
【００３５】
以上説明したように、上記したｐチャネルＭＯＳトランジスタでは、ＳｉＧｅ層１０３における転位の発生を抑止しトランジスタのロールオフ特性を十分に確保しつつも、チャネル領域への歪み量を増加させて電流駆動能力を大幅に向上させて動作速度を増大させることが可能となる。
【００３６】
以上、ｐチャネルＭＯＳトランジスタの基本構成について説明したが、ｎチャネルＭＯＳトランジスタの場合では、ＳｉＧｅ層１０３の代わりにＳｉＣ層を形成する。即ち、第１のＳｉＧｅ層１０３ａと同様の第１のＳｉＣ層と、第２のＳｉＧｅ層１０３ｂと同様の第２のＳｉＣ層とを形成する。更に、中間層１０３ｃ及び上層１０３ｄの代わりに、Ｓｉ又はＳｉＣからなる中間層及び上層を、中間層１０３ｃ及び上層１０３ｄと同様に形成する。更に、第１のサイドウォール１０４ａの代わりに、膨張性の絶縁膜（ＳｉＮ等）からなる第１のサイドウォールを、第１のサイドウォール１０４ａと同様に形成する。
【００３７】
ここで、第１のＳｉＣ層のＣ濃度は、Ｓｉ1-yＣyとした場合に０．００８≦ｙ≦０．０１２程度とされている。０．８％より小さいと応力不足であり、１．２％より大きいと転位の発生が懸念される。従って、０．８％以上１．２％以下程度のＣ濃度が、深い低Ｃ濃度のＳｉＣ層としての適正範囲である。
【００３８】
第１のＳｉＣ層の膜厚は、２５ｎｍ〜４０ｎｍ程度とされている。２５ｎｍより薄いと応力不足であり、４０ｎｍより厚いと転位の発生が懸念される。従って、２５ｎｍ以上４０ｎｍ以下程度の膜厚が、深い低Ｃ濃度のＳｉＣ層としての適正範囲である。
【００３９】
中間層のＣ濃度は、Ｓｉ1-yＣyとした場合にｙ≦０．００５程度とされている。Ｃ濃度が０．５％より大きいと転位の発生が懸念される。および当該層の役割は前記下層ＳｉＣへの貫入欠陥抑止である。従って、０．５％以下程度のＣ濃度が、中間層のＳｉＣ層としての適正範囲である。または完全はシリコン層でもよい。
【００４０】
中間層の膜厚は、５ｎｍ〜１０ｎｍ程度とされている。リセスの全体的な深さは５０ｎｍであるため、５ｎｍより薄いと下層ＳｉＣ層の欠陥貫入抑止能力が低下し、１０ｎｍより厚いと後述するように主たるストレスを印加するＳｉＣ層を埋め込むことができなくなる。従って、５ｎｍ以上１０ｎｍ以下程度の膜厚が、中間層のＳｉＣ層としての適正範囲である。
【００４１】
第２のＳｉＣ層のＣ濃度は、Ｓｉ1-yＣyとした場合に０．０１５＜ｙ≦０．０２５程度とされている。Ｃ濃度が２．５％より大きいとＳｉＣ中の欠陥貫入が抑止できなくなり、かつＳｉＣ形成後の熱処理により格子位置から格子間位置へＣが析出してしまう。従って、１．５％以上２．５％以下程度のＣ濃度が浅い高Ｃ濃度のＳｉＣ層としての適正範囲である。
【００４２】
第２のＳｉＣ層の膜厚は、１０ｎｍ〜２０ｎｍ度とされている。１０ｎｍより薄いとストレス印加能力が不足する懸念がある。２０ｎｍより厚いと結晶欠陥が貫入する。従って、１０ｎｍ 以上２０ｎｍ以下程度の膜厚が浅い高Ｃ濃度のＳｉＣ層としての適正範囲である。
【００４３】
上層部１０３ｄは、その作用が当該下層の１０３ｃへの積層欠陥・転位の貫入防止の機能を有しているので、Ｓｉ1-yＣyとしたときに適正濃度はｙ＜０．００５、その膜厚は１５ｎｍ〜２０ｎｍ程度である。
【００４４】
また、ソース／ドレイン領域に形成される半導体層として、第１のＳｉＣ層の代わりにＳｉＧｅＣ層を形成しても良い。
この場合、ＳｉＧｅＣ層では、Ｇｅ濃度及びＣ濃度は、Ｓｉ1-xＧｅxＣyでｘ≦０．０１程度、０．００８＜ｙ≦０．０１５程度とされる。膜厚は、２５ｎｍ〜４０ｎｍ程度とされる。
ＳｉＧｅＣ層では、Ｃ濃度が０．８％より小さい、又は膜厚が２５ｎｍより薄いと応力不足であり、Ｇｅ濃度が１％より大きいとＣ導入による格子縮小効果がＧｅにより相殺され、その結果ストレス印加量が低下してしまうことになる。従って、０．８％以上１．５％以下程度のＣ濃度、１％以下程度のＧｅ濃度、及び２５ｎｍ以上４０ｎｍ以下程度の膜厚が、深い低Ｃ濃度のＳｉＧｅＣ層としての適正範囲である。
【００４５】
ここで、第２のＳｉＣ層についても同様に、ＳｉＧｅＣ層として形成しても良い。この場合、Ｇｅ濃度及びＣ濃度は、Ｓｉ1-xＧｅxＣyでｘ≦０．０１程度、０．０１５≦ｙ≦０．０２５程度とされる。膜厚は、１０ｎｍ〜２０ｎｍとされる。
Ｃ濃度が２．５％より大きい、又は膜厚が２０ｎｍより厚いとＳｉＣ中の欠陥貫入が抑止できなくなり、かつＳｉＣ形成後の熱処理により格子位置から格子間位置へＣが析出してしまう懸念がある。Ｇｅ濃度が１％より大きいとＣ導入による格子縮小効果がＧｅにより相殺され、その結果ストレス印加量が低下してしまうことになる。従って、１．５％以上、２．５％以下程度のＣ濃度、１％程度以下のＧｅ濃度、及び１０ｎｍ以上２０ｎｍ以下程度の膜厚が、浅い高Ｃ濃度のＳｉＧｅＣ層としての適正範囲である。
【００４６】
上層部１０３ｄは、その作用が当該下層の１０３ｃへの積層欠陥・転位の貫入防止の機能を有しているので、Ｓｉ1-x-yＧｅxＣyとしたときに適正濃度はｘ＜０．０１、ｙ＜０．００５、その膜厚は１５ｎｍ〜２０ｎｍである。
【００４７】
以上説明したように、上記したｎチャネルＭＯＳトランジスタでは、ＳｉＣ層における転位の発生を抑止しトランジスタのロールオフ特性を十分に確保しつつも、チャネル領域への歪み量を増加させて電流駆動能力を大幅に向上させて動作速度を増大させることが可能となる。
【００４８】
―本発明の具体的な諸実施形態―
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。なお、以下の諸実施形態では半導体装置としてｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを備えたＣＭＯＳトランジスタについて例示するが、本発明はこれに限定されるものではなく、ゲート電極を有する他の半導体装置にも適用可能である。
【００４９】
（第１の実施形態）
以下、本実施形態によるＣＭＯＳトランジスタの構成について、その製造方法と共に説明する。
図５〜図１５は、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。図１６〜図１８は、図５〜図１５のうちの主要工程におけるｐチャネルＭＯＳトランジスタのゲート電極付近の様子を拡大して示す概略断面図である。
【００５０】
先ず、図５（ａ）に示すように、シリコン基板１上に、シリコン酸化膜２及びシリコン窒化膜３を順次形成する。
詳細には、先ず、例えばドライ酸化法により、シリコン基板１上に９００℃で例えば膜厚１０ｎｍ程度のシリコン酸化膜２を形成する。
次に、例えばＣＶＤ法により、例えばＳｉＨ2Ｃｌ2・ＮＨ3をソースガスに用いて、７５０℃でシリコン酸化膜２上に例えば膜厚１１２ｎｍ程度のシリコン窒化膜３を形成する。
【００５１】
続いて、図５（ｂ）に示すように、シリコン窒化膜３及びシリコン酸化膜２に開口４を形成する。
詳細には、シリコン窒化膜３及びシリコン酸化膜２でシリコン基板１の素子分離領域上に相当する部分をリソグラフィー及びドライエッチングにより加工し、シリコン窒化膜３及びシリコン酸化膜２に開口４を形成する。
【００５２】
続いて、図５（ｃ）に示すように、シリコン基板１に分離溝１ａを形成する。
詳細には、開口４が形成されたシリコン酸化膜２及びシリコン窒化膜３をマスクとして、シリコン基板１をドライエッチングし、シリコン基板１の開口４から露出する部分に分離溝１ａを形成する。
【００５３】
続いて、図６（ａ）に示すように、開口４内及び分離溝１ａ内を埋め込むようにシリコン酸化膜５を堆積する。
詳細には、開口４から露出する、開口４内及び分離溝１ａ内を埋め込むように絶縁物、ここでは例えばプラズマＣＶＤ法によりシリコン酸化膜５を堆積する。
【００５４】
続いて、図６（ｂ）に示すように、ＳＴＩ素子分離構造６を形成する。
詳細には、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）により、シリコン窒化膜３の表面が露出するまでシリコン酸化膜５を研磨して平坦化する。その後、シリコン酸化膜５をウェットエッチングにより除去し、更に露出するシリコン酸化膜２をフッ化水素酸を用いたウェットエッチングによりにより除去する。
これにより、シリコン基板１上で活性領域、ここではｎＭＯＳ領域１１及びｐＭＯＳ領域１２を画定するＳＴＩ（Shallow Trench Isolation）素子分離構造６が形成される。
【００５５】
続いて、図７（ａ）に示すように、ｐウェル７、ｎウェル８、ゲート絶縁膜９、及び多結晶シリコン膜１０をそれぞれ形成する。
詳細には、先ず、ｐＭＯＳ領域１２を覆うレジストマスク（不図示）を形成し、このレジストマスクを用いてｎＭＯＳ領域１１のみにｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー１００ｋｅＶ、ドーズ量１×１０13／ｃｍ2の条件でイオン注入する。
【００５６】
次に、レジストマスクを灰化処理等により除去した後、ｎＭＯＳ領域１１を覆うレジストマスク（不図示）を形成し、このレジストマスクを用いてｐＭＯＳ領域１２のみにｎ型不純物、ここではリン（Ｐ+）を加速エネルギー１５０ｋｅＶ、ドーズ量１×１０13／ｃｍ2の条件でイオン注入する。
次に、レジストマスクを灰化処理等により除去した後、活性化アニールを行う。これにより、ＳＴＩ素子分離構造６の一部を取り囲むように、ｎＭＯＳ領域１１にはｐウェル７が、ｐＭＯＳ領域１２にはｎウェル８がそれぞれ形成される。
【００５７】
次に、ｎＭＯＳ領域１１及びｐＭＯＳ領域１２の表面をドライ酸化し、例えば膜厚１．５ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜９を形成する。
次に、ゲート絶縁膜９上に、ＣＶＤ法等により多結晶シリコン膜１０を例えば膜厚１００ｎｍ程度に堆積する。
【００５８】
続いて、図７（ｂ）に示すように、多結晶シリコン膜１０のｐＭＯＳ領域１２に相当する部位にｐ型不純物を導入する。
詳細には、ｎＭＯＳ領域１１を覆うレジストマスク１３を形成し、このレジストマスク１３を用いて多結晶シリコン膜１０のｐＭＯＳ領域１２に相当する部分のみにｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー６ｋｅＶ、ドーズ量６×１０15／ｃｍ2の条件でイオン注入する。その後、レジストマスク１３を灰化処理等により除去する。
【００５９】
続いて、図８（ａ）に示すように、多結晶シリコン膜１０のｎＭＯＳ領域１１に相当する部位にｎ型不純物を導入する。
詳細には、ｐＭＯＳ領域１２を覆うレジストマスク１４を形成し、このレジストマスク１４を用いて多結晶シリコン膜１０のｎＭＯＳ領域１１に相当する部分のみにｎ型不純物、ここではリン（Ｐ+）を加速エネルギー８ｋｅＶ、ドーズ量８×１０15／ｃｍ2の条件でイオン注入する。その後、レジストマスク１４を灰化処理等により除去する。
【００６０】
続いて、図８（ｂ）に示すように、ゲート電極１５を形成する。
詳細には、多結晶シリコン膜１０及びゲート絶縁膜９をリソグラフィー及びドライエッチングにより加工する。これにより、ｎＭＯＳ領域１１及びｐＭＯＳ領域１２において、シリコン基板１上でゲート絶縁膜９を介してなるゲート電極１５が形成される。
【００６１】
続いて、図９（ａ）に示すように、ｐＭＯＳ領域１２にｐエクステンション領域１７及びをポケット領域を順次形成する。
詳細には、ｎＭＯＳ領域１１を覆うレジストマスク２１を形成し、このレジストマスク２２を用いてｐＭＯＳ領域１２のみにｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー０．５ｋｅＶ、ドーズ量１×１０15／ｃｍ2の条件でイオン注入する。これにより、ｐＭＯＳ領域１２では、ゲート電極１５の両側におけるシリコン基板１の表層にｐエクステンション領域１７が形成される。
次に、不図示のポケット領域を形成するため、レジストマスク２１を用いてｐＭＯＳ領域１２のみにｎ型不純物、ここでは砒素（Ａｓ+）を加速エネルギー１０ｋｅＶ、ドーズ量２×１０13／ｃｍ2の条件でイオン注入する。
その後、レジストマスク２１を灰化処理等により除去する。
【００６２】
続いて、図９（ｂ）に示すように、ｎＭＯＳ領域１１にｎエクステンション領域１６及びポケット領域を順次形成する。
詳細には、ｐＭＯＳ領域１２を覆うレジストマスク２２を形成し、このレジストマスク２１を用いてｎＭＯＳ領域１１のみにｎ型不純物、ここでは砒素（Ａｓ+）を加速エネルギー３ｋｅＶ、ドーズ量１×１０15／ｃｍ2の条件でイオン注入する。これにより、ｎＭＯＳ領域１１では、ゲート電極１５の両側におけるシリコン基板１の表層にｎエクステンション領域１６が形成される。
【００６３】
次に、不図示のポケット領域を形成するため、レジストマスク２２を用いてｎＭＯＳ領域１１のみにｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー１０ｋｅＶ、ドーズ量１×１０13／ｃｍ2の条件でイオン注入する。
その後、レジストマスク２２を灰化処理等により除去する。
【００６４】
なお、上記の各イオン注入において、後述するアニール処理により不純物が活性化されて各エクステンション領域１６，１７（及び各ポケット領域）が形成されるが、図示では便宜上エクステンション領域１６，１７とし、その旨を記載する。
【００６５】
続いて、図１０（ａ）に示すように、ｎＭＯＳ領域１１を覆う酸化膜マスク２３を形成する。
詳細には、シリコン基板１の全面に、ＣＶＤ法等により低温（４００℃〜５５０℃程度）でシリコン酸化膜（不図示）を膜厚３０ｎｍ程度に堆積する。そして、このシリコン酸化膜をリソグラフィー及びドライエッチングにより加工する。これにより、ｎＭＯＳ領域１１を覆いｐＭＯＳ領域１２を露出させる酸化膜マスク２３が形成される。
【００６６】
続いて、図１０（ｂ）に示すように、ｐＭＯＳ領域１２のゲート電極１５の側面に第１のサイドウォール１９を形成する。
詳細には、先ず、シリコン基板１の全面に収縮性を有する膜、ここではシリコン窒化膜（不図示）を全面に形成する。具体的には、６００〜６５０℃処理温度で、ＳｉＨ4，ＮＨ3を用いる減圧ＣＶＤ方式により、収縮性を有するシリコン窒化膜が例えば膜厚１０ｎｍ程度に形成される。
次に、シリコン窒化膜上のｎＭＯＳ領域１１を覆うレジストマスク（不図示）を形成し、ｐＭＯＳ領域１２で露出するシリコン窒化膜の全面を異方性ドライエッチング（エッチバック）して、ゲート電極１５の側面のみにシリコン窒化膜を残す。これにより、ｐＭＯＳ領域１２のゲート電極１５の側面に第１のサイドウォール１９が形成される。
その後、レジストマスクを灰化処理等により除去する。
【００６７】
続いて、図１１（ａ）及び図１６（ａ）に示すように、ｐＭＯＳ領域１２に浅い凹部２５を形成する。
詳細には、ｐＭＯＳ領域１２のシリコン基板１の表面を例えば深さ１０ｎｍ程度にドライエッチングする。このときｐＭＯＳ領域１２では、ゲート電極１５及びサイドウォール１９がマスクとなり、シリコン基板１の表面に浅い凹部２５が形成される。
【００６８】
続いて、図１１（ｂ）及び図１６（ｂ）に示すように、ｐＭＯＳ領域１２のゲート電極１５の側面及び凹部２５の端部にサイドウォール２６を形成する。
詳細には、先ず、酸化膜マスク２３から露出するｐＭＯＳ領域１２のシリコン基板１の表面に、例えばＣＶＤ法により薄いシリコン酸化膜２４を形成する。
次に、プラズマＣＶＤ法により、５００℃以上６００℃未満の処理温度でシリコン基板１の全面にシリコン窒化膜（不図示）を例えば膜厚２０ｎｍ程度に形成する。
次に、シリコン窒化膜上のｎＭＯＳ領域１１を覆うレジストマスク（不図示）を形成し、ｐＭＯＳ領域１２で露出するシリコン窒化膜の全面を異方性ドライエッチング（エッチバック）して、酸化膜マスク２３から露出するｐＭＯＳ領域１２のゲート電極１５の側面のみにシリコン窒化膜を残す。
これにより、ｐＭＯＳ領域１２において、第１のサイドウォール１９及びシリコン酸化膜２４を介したゲート電極１５の側面及び凹部２５の端部に、サイドウォール２６が形成される。このサイドウォール２６の形成とともに、シリコン酸化膜２４は当該サイドウォール２６下に形成された部分を残して除去される。
【００６９】
その後、ｎＭＯＳ領域１１に形成されたレジストマスクを灰化処理等により除去する。このとき、ｎＭＯＳ領域１１にはシリコン窒化膜が残存し、酸化膜マスク２３上に窒化膜マスク２７（第１のサイドウォール１９の形成時のシリコン窒化膜を含む。）が形成される。以下、酸化膜マスク２３及び窒化膜マスク２７の積層体を積層マスク２８と記す。
【００７０】
続いて、図１２（ａ）及び図１６（ｃ）に示すように、ｐＭＯＳ領域１２に深い凹部２９を形成する。
詳細には、ｐＭＯＳ領域１２のシリコン基板１の表面を例えば深さ３０ｎｍ程度にドライエッチングする。このときｐＭＯＳ領域１２では、ゲート電極１５、第１のサイドウォール１９、シリコン酸化膜２４及びサイドウォール２６がマスクとなって凹部２５の底面がエッチングされ、深い凹部２９が形成される。
その後、凹部２９の内壁面のスムーズ処理のため、例えばアルカリ酸（ＴＭＡＨ等）を用いて、凹部２９の内壁面を１０ｎｍ程度ウェットエッチングする。これにより、凹部２９の深さは、シリコン基板１の表面を基準として４０ｎｍ程度となる。
【００７１】
続いて、図１２（ｂ）及び図１７（ａ）に示すように、凹部２９を所定深さまで埋め込む第１のＳｉＧｅ層３１を形成する。
詳細には、選択エピタキシャル成長法により、ソースガスとしてＳｉＨ4及びＢ2Ｈ6／ＧｅＨ4・Ｈ2／ＨＣｌの混合ガスを用い、成長温度を６００℃以下として、シリコン面が露出する凹部２９にＳｉＧｅ、具体的にはＳｉ1-xＧｅxとして例えば０．２０≦ｘ≦０．３０、ここではＳｉ0.80Ｇｅ0.20（ｘ＝０．２０：Ｇｅを２０％含有する。）を選択成長させる。これにより、凹部２９に所定深さに、ここでは後述する中間Ｓｉ層と合わせて凹部２９を埋め込む程度の膜厚、例えば膜厚３０ｎｍ程度に、第１のＳｉＧｅ層３１が形成される。このとき、第１のＳｉＧｅ層３１へのホウ素（Ｂ）のドーピング量は抵抗率換算で例えば１ｍΩ・ｃｍ程度となる。
【００７２】
続いて、図１３（ａ）及び図１７（ｂ）に示すように、第１のＳｉＧｅ層３１上に中間Ｓｉ層３２を形成する。
詳細には、選択エピタキシャル成長法により、ソースガスとしてＳｉＨ4及びＢ2Ｈ6／ＨＣｌの混合ガスを用い、成長温度を６００℃以下として、第１のＳｉＧｅ層３１上にＳｉを選択成長させる。これにより、凹部２９を第１のＳｉＧｅ層３１と合わせて埋め込む程度の膜厚、ここでは膜厚１０ｎｍ程度に、中間Ｓｉ層３２が形成される。
【００７３】
続いて、図１３（ｂ）及び図１７（ｃ）に示すように、サイドウォール２６を除去する。
詳細には、化学ドライエッチングによりｐＭＯＳ領域１２のサイドウォール２６を除去する。このときｎＭＯＳ領域１１では、積層マスク２８の窒化膜マスク２７も同時に除去される。これにより、ｐＭＯＳ領域１２では、浅い凹部２５に相当する部分が現れる。また、当該化学ドライエッチングにより薄いシリコン酸化膜２４も同時に除去され、第１のサイドウォール１９が露出する。
【００７４】
続いて、図１４（ａ）及び図１８（ａ）に示すように、中間Ｓｉ層２９上に第２のＳｉＧｅ層３３を形成する。
詳細には、先ず、中間Ｓｉ層３２上の酸化膜（不図示）を、ＨＦを用いたウェットエッチングにより除去する。
次に、選択エピタキシャル成長法により、ソースガスとしてＳｉＨ4及びＢ2Ｈ6・Ｈ2／ＨＣｌの混合ガスを用い、成長温度を６００℃以下として、シリコン面が露出する凹部２５に相当する部分にＳｉのシード層を膜厚２ｎｍ程度に形成する。その後、ソースガスとしてＧｅＨ4のガスを用い、ＳｉＧｅ、具体的にはＳｉ1-xＧｅxとして例えば０．２４≦ｘ≦０．３５、ここではＳｉ0.72Ｇｅ0.28（ｘ＝０．２８：Ｇｅを２８％含有する。）を選択成長させる。これにより、凹部２５に相当する部分を埋め込むように、中間Ｓｉ層３２上に膜厚１０ｎｍ程度に第２のＳｉＧｅ層３３が形成される。
【００７５】
続いて、図１４（ｂ）及び図１８（ｂ）に示すように、第２のＳｉＧｅ層３３上に上部Ｓｉ層３４を形成する。
詳細には、選択エピタキシャル成長法により、ソースガスとしてＳｉＨ4及びＢ2Ｈ6／ＨＣｌの混合ガスを用い、成長温度を６００℃以下として、第２のＳｉＧｅ層３３上にＳｉを選択成長させる。これにより、第２のＳｉＧｅ層３３上に膜厚５ｎｍ程度に上部Ｓｉ層３４が形成される。
【００７６】
続いて、図１５（ａ）に示すように、酸化膜マスク２３を除去した後、第２のサイドウォール３５を形成する。
詳細には、先ず、ｐＭＯＳ領域１２を覆うレジストマスク（不図示）を形成し、ｎＭＯＳ領域１１の酸化膜マスク２３を除去する。具体的には、例えばＨＦを用いたウェットエッチングにより下層の酸化膜マスク２３を除去する。
その後、レジストマスクを灰化処理等により除去する。
【００７７】
次に、シリコン基板１の全面に、ＣＶＤ法等により、５００℃以下の処理温度で、第１のサイドウォール１９よりも応力の小さい膜、ここではシリコン酸化膜（不図示）を形成する。
そして、シリコン酸化膜の全面を異方性ドライエッチング（エッチバック）して、各ゲート電極１５の側面のみにシリコン酸化膜を残す。これにより、ｎＭＯＳ領域１１ではゲート電極１５の側面に、ｐＭＯＳ領域１２では第１のサイドウォール１９を介したゲート電極１５の側面及び上部Ｓｉ層３４の端部上に、それぞれ第２のサイドウォール３５が形成される。
【００７８】
続いて、図１５（ｂ）及び図１８（ｃ）に示すように、ｎＭＯＳ領域１１にｎソース／ドレイン領域３６を形成した後、サリサイドプロセスを行う。
詳細には、先ず、ｐＭＯＳ領域１２を覆うレジストマスク（不図示）を形成し、ｎＭＯＳ領域１１のみにｎ型不純物、ここではリン（Ｐ+）を加速エネルギー６．０ｋｅＶ、ドーズ量８×１０15／ｃｍ2の条件でイオン注入する。
そして、シリコン基板１に、最高温度９５０℃で極短時間のアニール処理、例えばスパイクアニール処理を施し、イオン注入された不純物を活性化する。これにより、ｎＭＯＳ領域１１では、第２のサイドウォール３５に隣接するようにシリコン基板１の表層でｎエクステンション領域１６と一部重畳されてなるｎソース／ドレイン領域３６が形成される。このアニール処理により、前工程でイオン注入された各種の不純物（エクステンション領域１６，１７の不純物、及び各ポケット領域の不純物）も同時に活性化させる。
その後、レジストマスクを灰化処理等により除去する。
【００７９】
次に、シリコン基板１の全面にシリサイド化する金属、ここではＮｉ合金（不図示）をスパッタ法等により例えば膜厚１０ｎｍ程度に堆積する。そして、シリコン基板１を例えば３００℃前後でＲＴＰ処理してＮｉ合金をシリコンと反応させる。その後、未反応のＮｉ合金を例えば過硫酸処理により除去する。更にシリサイドの低抵抗化を促進するため、例えば４００℃〜５００℃の温度で追加の熱処理を実行する。これにより、各ゲート電極１５の上面部、各上部Ｓｉ層３４の第２のサイドウォール３５下を除く部分、及びｎソース／ドレイン領域３６の上面部にそれぞれシリサイド層３７が形成される。
【００８０】
しかる後、層間絶縁膜、コンタクト孔、及び配線の形成等を経て、本実施形態のＣＭＯＳトランジスタを完成させる。
なお、上記の層間絶縁膜を形成する前に、当該層間絶縁膜に上記のコンタクト孔を形成する際のエッチングストッパーとしても機能する応力膜を形成しても良い。
詳細には、ｎＭＯＳ領域１１には収縮性を有する膜（シリコン窒化膜）を、ｐＭＯＳ領域１２には膨張性を有する膜（シリコン窒化膜）を、それぞれ形成すれば良い。
【００８１】
以上説明したように、本実施形態によれば、ＳｉＧｅ層における転位の発生を抑止しトランジスタのロールオフ特性を十分に確保しつつも、チャネル領域への歪み量を増加させて電流駆動能力を大幅に向上させて動作速度を増大させることが可能となり、信頼性の高いｐチャネルＭＯＳトランジスタが実現する。
【００８２】
（第２の実施形態）
以下、本実施形態によるＣＭＯＳトランジスタの構成について、その製造方法と共に説明する。
図１９〜図２４は、第２の実施形態によるＣＭＯＳトランジスタの製造方法の主要工程を順に示す概略断面図である。
【００８３】
先ず、第１の実施形態と同様に、図５（ａ）〜図９（ｂ）の各工程を経る。
続いて、図１９（ａ）に示すように、ｐＭＯＳ領域１２を覆う酸化膜マスク４１を形成する。
詳細には、シリコン基板１の全面に、ＣＶＤ法等により低温（４００℃〜５５０℃程度）でシリコン酸化膜（不図示）を膜厚３０ｎｍ程度に堆積する。そして、このシリコン酸化膜をリソグラフィー及びドライエッチングにより加工する。これにより、ｐＭＯＳ領域１２を覆いｎＭＯＳ領域１１を露出させる酸化膜マスク４１が形成される。
【００８４】
続いて、図１９（ｂ）に示すように、ｎＭＯＳ領域１１のゲート電極１５の側面に第１のサイドウォール４２を形成する。
詳細には、先ず、シリコン基板１の全面に膨張性を有する膜、ここではシリコン窒化膜（不図示）を全面に形成する。具体的には、５００℃以上６００℃未満の処理温度で（  ）の条件により、収縮性を有するシリコン窒化膜が例えば膜厚１０ｎｍ程度に形成される。
次に、シリコン窒化膜上のｐＭＯＳ領域１２を覆うレジストマスク（不図示）を形成し、ｎＭＯＳ領域１１で露出するシリコン窒化膜の全面を異方性ドライエッチング（エッチバック）して、ゲート電極１５の側面のみにシリコン窒化膜を残す。これにより、ｎＭＯＳ領域１１のゲート電極１５の側面に第１のサイドウォール４２が形成される。
その後、レジストマスクを灰化処理等により除去する。
【００８５】
続いて、図２０（ａ）に示すように、ｎＭＯＳ領域１１に浅い凹部４３を形成する。
詳細には、ｎＭＯＳ領域１１のシリコン基板１の表面を例えば深さ１０ｎｍ程度にドライエッチングする。このときｎＭＯＳ領域１１では、ゲート電極１５及びサイドウォール４２がマスクとなり、シリコン基板１の表面に浅い凹部４３が形成される。
この凹部４３の形成とともに、シリコン酸化膜４４は第１のサイドウォール４２上に形成された部分を残して除去される。
【００８６】
続いて、図２０（ｂ）に示すように、ｎＭＯＳ領域１１のゲート電極１５の側面及び凹部４３の端部にサイドウォール４５を形成する。
詳細には、先ず、酸化膜マスク４１から露出するｎＭＯＳ領域１１のシリコン基板１の表面に、例えばＣＶＤ法により薄いシリコン酸化膜４４を形成する。
次に、プラズマＣＶＤ法により、５００℃以上６００℃未満の処理温度でシリコン基板１の全面にシリコン窒化膜（不図示）を例えば膜厚２０ｎｍ程度に形成する。
次に、シリコン窒化膜上のｐＭＯＳ領域１２を覆うレジストマスク（不図示）を形成し、ｎＭＯＳ領域１１で露出するシリコン窒化膜の全面を異方性ドライエッチング（エッチバック）して、酸化膜マスク４１から露出するｎＭＯＳ領域１１のゲート電極１５の側面のみにシリコン窒化膜を残す。これにより、ｎＭＯＳ領域１１において、第１のサイドウォール４２及びシリコン酸化膜４４を介したゲート電極１５の側面及び凹部４３の端部に、サイドウォール４５が形成される。このサイドウォール４５の形成とともに、シリコン酸化膜４４は当該サイドウォール４５下に形成された部分を残して除去される。
【００８７】
その後、ｐＭＯＳ領域１２に形成されたレジストマスクを灰化処理等により除去する。このとき、ｐＭＯＳ領域１２にはシリコン窒化膜が残存し、酸化膜マスク４１上に窒化膜マスク４６（第１のサイドウォール４２の形成時のシリコン窒化膜を含む。）が形成される。以下、酸化膜マスク４１及び窒化膜マスク４６の積層体を積層マスク４７と記す。
【００８８】
続いて、図２１（ａ）に示すように、ｎＭＯＳ領域１１に深い凹部４８を形成する。
詳細には、ｎＭＯＳ領域１１のシリコン基板１の表面を例えば深さ３０ｎｍ程度にドライエッチングする。このときｎＭＯＳ領域１１では、ゲート電極１５、第１のサイドウォール４２、シリコン酸化膜４４及びサイドウォール４５がマスクとなって凹部４３の底面がエッチングされ、深い凹部４８が形成される。
その後、凹部４８の内壁面のスムーズ処理のため、例えばアルカリ酸（ＴＭＡＨ等）を用いて、凹部４８の内壁面を１０ｎｍ程度ウェットエッチングする。これにより、凹部４８の深さは、シリコン基板１の表面を基準として４０ｎｍ程度となる。
【００８９】
続いて、図２１（ｂ）に示すように、凹部４８を所定深さまで埋め込む第１のＳｉＣ層４９を形成する。
詳細には、選択エピタキシャル成長法により、ソースガスとして（ＳｉＨ４，ＳｉＣＨ６、ＰＨ３、Ｈ２）の混合ガスを用い、成長温度を６００℃以下として、シリコン面が露出する凹部４８にＳｉＣ、具体的にはＳｉ1-yＣyとして例えば０．００８≦ｙ≦０．０１５、ここではＳｉ0.992Ｃ0.008（ｙ＝０．００８：Ｃを０．８％含有する。）を選択成長させる。これにより、凹部４８に所定深さに、ここでは後述する中間Ｓｉ層と合わせて凹部４８を埋め込む程度の膜厚、例えば膜厚３０ｎｍ程度に、第１のＳｉＣ層４９が形成される。このとき、第１のＳｉＣ層４９へのリン（Ｐ+）のドーピング量は抵抗率換算で例えば１ｍΩ・ｃｍ程度となる。
【００９０】
続いて、図２２（ａ）に示すように、第１のＳｉＣ層４９上に中間Ｓｉ層５１を形成する。
詳細には、選択エピタキシャル成長法により、ソースガスとしてＳｉＨ4／ＰＨ3／Ｈ2の混合ガスを用い、成長温度を６００℃以下として、第１のＳｉＣ層４９上にＳｉを選択成長させる。これにより、凹部４８を第１のＳｉＣ層４９と合わせて埋め込む程度の膜厚、ここでは膜厚１０ｎｍ程度に、中間Ｓｉ層５１が形成される。
【００９１】
続いて、図２２（ｂ）に示すように、サイドウォール４５を除去する。
詳細には、化学ドライエッチングによりｎＭＯＳ領域１１のサイドウォール４５を除去する。このときｐＭＯＳ領域１２では、積層マスク４７の窒化膜マスク４６も同時に除去される。これにより、ｎＭＯＳ領域１１では、浅い凹部４３に相当する部分が現れる。また、当該化学ドライエッチングにより薄いシリコン酸化膜４４も同時に除去され、第１のサイドウォール４２が露出する。
【００９２】
続いて、図２３（ａ）に示すように、中間Ｓｉ層５１上に第２のＳｉＣ層５２を形成する。
詳細には、先ず、中間Ｓｉ層５１上の酸化膜（不図示）をＨＦを用いたウェットエッチングにより除去する。
次に、選択エピタキシャル成長法により、ソースガスとしてＳｉＨ4，ＰＨ3，Ｈ2の混合ガスを用い、成長温度を６００℃以下として、シリコン面が露出する凹部４３に相当する部分にＳｉのシード層を膜厚２ｎｍ程度に形成する。その後、ソースガスとして（ＳｉＨ4，ＳｉＣＨ6，ＰＨ3，Ｈ2のガスを用い、ＳｉＣ、具体的にはＳｉ1-yＣyとして例えば０．０１５≦ｙ≦０．０２５、ここではＳｉ0.98Ｃ0.02（ｙ＝０．０２：Ｃを２％含有する。）を選択成長させる。これにより、凹部４３に相当する部分を埋め込むように、中間Ｓｉ層５１上に膜厚１０ｎｍ程度に第２のＳｉＣ層５２が形成される。
【００９３】
続いて、図２３（ｂ）に示すように、第２のＳｉＣ層５２上に上部Ｓｉ層５３を形成する。
詳細には、選択エピタキシャル成長法により、ソースガスとして（ＳｉＨ４，ＰＨ３，Ｈ２  ）の混合ガスを用い、成長温度を６００℃以下として、第２のＳｉＣ層５２上にＳｉを選択成長させる。これにより、第２のＳｉＣ層５２上に膜厚５ｎｍ程度に上部Ｓｉ層５３が形成される。
【００９４】
続いて、図２４（ａ）に示すように、酸化膜マスク４１を除去した後、第２のサイドウォール３５を形成する。
詳細には、先ず、ｎＭＯＳ領域１１を覆うレジストマスク（不図示）を形成し、ｐＭＯＳ領域１２の酸化膜マスク４１を除去する。具体的には、例えばＨＦを用いたウェットエッチングにより下層の酸化膜マスク４１を除去する。
その後、レジストマスクを灰化処理等により除去する。
【００９５】
次に、シリコン基板１の全面に、ＣＶＤ法等により、５００℃以下の処理温度で、第１のサイドウォール４２よりも応力の小さい膜、ここではシリコン酸化膜（不図示）を形成する。
そして、シリコン酸化膜の全面を異方性ドライエッチング（エッチバック）して、各ゲート電極１５の側面のみにシリコン酸化膜を残す。これにより、ｎＭＯＳ領域１１では第１のサイドウォール４２を介したゲート電極１５の側面及び上部Ｓｉ層５３の端部上に、ｐＭＯＳ領域１２ではゲート電極１５の側面に、それぞれ第２のサイドウォール３５が形成される。
【００９６】
続いて、図２４（ｂ）に示すように、ｐＭＯＳ領域１２にｐソース／ドレイン領域５４を形成した後、サリサイドプロセスを行う。
詳細には、先ず、ｎＭＯＳ領域１１を覆うレジストマスク（不図示）を形成し、ｐＭＯＳ領域１２のみにｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー３ｋｅＶ、ドーズ量５×１０15／ｃｍ2の条件でイオン注入する。
そして、シリコン基板１に、最高温度９５０℃で極短時間のアニール処理、例えばスパイクアニール処理を施し、イオン注入された不純物を活性化する。これにより、ｐＭＯＳ領域１２では、第２のサイドウォール３５に隣接するようにシリコン基板１の表層でｐエクステンション領域１７と一部重畳されてなるｐソース／ドレイン領域５４が形成される。このアニール処理により、前工程でイオン注入された各種の不純物（エクステンション領域１６，１７の不純物、及び各ポケット領域の不純物）も同時に活性化させる。
その後、レジストマスクを灰化処理等により除去する。
【００９７】
次に、シリコン基板１の全面にシリサイド化する金属、ここではＮｉ合金（不図示）をスパッタ法等により例えば膜厚１０ｎｍ程度に堆積する。そして、シリコン基板１を例えば３００℃前後でＲＴＰ処理してＮｉ合金をシリコンと反応させる。その後、未反応のＮｉ合金を例えば過硫酸処理により除去する。更にシリサイドの低抵抗化を促進するため、例えば４００℃〜５００℃の温度で追加の熱処理を実行する。これにより、各ゲート電極１５の上面部、各上部Ｓｉ層４３の第２のサイドウォール３５下を除く部分、及びｐソース／ドレイン領域５４の上面部にそれぞれシリサイド層３７が形成される。
【００９８】
しかる後、層間絶縁膜、コンタクト孔、及び配線の形成等を経て、本実施形態のＣＭＯＳトランジスタを完成させる。
なお、上記の層間絶縁膜を形成する前に、当該層間絶縁膜に上記のコンタクト孔を形成する際のエッチングストッパーとしても機能する応力膜を形成しても良い。
詳細には、ｎＭＯＳ領域１１には収縮性を有する膜（シリコン窒化膜）を、ｐＭＯＳ領域１２には膨張性を有する膜（シリコン窒化膜）を、それぞれ形成すれば良い。
【００９９】
以上説明したように、本実施形態によれば、ＳｉＣ層における転位の発生を抑止しトランジスタのロールオフ特性を十分に確保しつつも、チャネル領域への歪み量を増加させて電流駆動能力を大幅に向上させて動作速度を増大させることが可能となり、信頼性の高いｎチャネルＭＯＳトランジスタが実現する。
【０１００】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１０１】
（付記１）半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板における前記ゲート電極の両側の部分に埋め込まれた第１の半導体層と、
前記第１の半導体層上に、当該第１の半導体層と重畳する第２の半導体層と
を含み、
前記第１の半導体層及び前記第２の半導体層は、ＳｉとＳｉ以外の４Ｂ属元素を含み、前記第２の半導体層中の前記Ｓｉ以外の４Ｂ属元素の濃度は、前記第１の半導体層中の前記Ｓｉ以外の４Ｂ属元素の濃度よりも高く、
前記第１の半導体層の端部は、前記第２の半導体層の端部よりも、前記ゲート電極から離間していることを特徴とする半導体装置。
【０１０２】
（付記２）前記第１の半導体層中の前記Ｓｉ以外の４Ｂ属元素及び前記第２の半導体層中の前記Ｓｉ以外の４Ｂ属元素は、Ｇｅ又はＣであることを特徴とする付記１に記載の半導体装置。
【０１０３】
（付記３）前記第１の半導体層と前記第２の半導体層との間に形成された第３の半導体層を更に含むことを特徴とする付記１又は２に記載の半導体装置。
【０１０４】
（付記４）前記第３の半導体層は、Ｓｉ、又はＳｉとＳｉ以外の４Ｂ属元素との混晶からなり、
前記第３の半導体層中の前記Ｓｉ以外の４Ｂ属元素の濃度は、前記第１の半導体層中の前記Ｓｉ以外の４Ｂ属元素の濃度よりも低いことを特徴とする付記３に記載の半導体装置。
【０１０５】
（付記５）前記第２の半導体層中の前記Ｓｉ以外の４Ｂ属元素は、Ｇｅ又はＣであることを特徴とする付記４に記載の半導体装置。
【０１０６】
（付記６）前記第２の半導体層上に形成された第４の半導体層を更に含むことを特徴とする付記３〜５のいずれか１項に記載の半導体装置。
【０１０７】
（付記７）前記第４の半導体層は、Ｓｉ、又はＳｉとＳｉ以外の４Ｂ属元素との混晶からなり、
前記第４の半導体層中の前記Ｓｉ以外の４Ｂ属元素の濃度は、前記第１の半導体層中の前記Ｓｉ以外の４Ｂ属元素の濃度よりも低いことを特徴とする付記６に記載の半導体装置。
【０１０８】
（付記８）前記第２の半導体層中の前記Ｓｉ以外の４Ｂ属元素は、Ｇｅ又はＣであることを特徴とする付記７に記載の半導体装置。
【０１０９】
（付記９）前記ゲート電極の側壁に形成された、絶縁膜からなる第１のサイドウォールを更に含むことを特徴とする付記１〜８のいずれか１項に記載の半導体装置。
【０１１０】
（付記１０）前記第２の半導体層は、前記第１のサイドウォールに接していることを特徴とする付記９に記載の半導体装置。
【０１１１】
（付記１１）前記第１のサイドウォール上且つ前記第２半導体層上に形成された第２のサイドウォールを更に含むことを特徴とする付記１０に記載の半導体装置。
【０１１２】
（付記１２）半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極の側面に第１のサイドウォールを形成する工程と、
前記ゲート電極及び前記第１のサイドウォールをマスクとして、前記半導体基板に第１のエッチングを施す工程と、
前記第１のサイドウォール上に第２のサイドウォールを形成する工程と、
前記ゲート電極及び前記第２のサイドウォールをマスクとして、前記半導体基板に第２のエッチングを施す工程と、
次いで、前記半導体基板に第１の半導体層を成長させる工程と、
前記第２のサイドウォールを除去した後、前記第１の半導体層上に第２の半導体層を成長させる工程と
を含むことを特徴とする半導体装置の製造方法。
【０１１３】
（付記１３）前記第１の半導体層及び前記第２の半導体層は、ＳｉとＳｉ以外の４Ｂ属元素とを含み、前記第２の半導体層中の前記Ｓｉ以外の４Ｂ属元素の濃度は、前記第１の半導体層中の前記Ｓｉ以外の４Ｂ属元素の濃度よりも高いことを特徴とする付記１２に記載の半導体装置の製造方法。
【０１１４】
（付記１４）前記第１の半導体層中の前記Ｓｉ以外の４Ｂ属元素及び前記第２の半導体層中の前記Ｓｉ以外の４Ｂ属元素は、Ｇｅ又はＣであることを特徴とする付記１３に記載の半導体装置の製造方法。
【０１１５】
（付記１５）前記第１の半導体層を形成する工程の後、前記第２の半導体層を形成する工程の前に、前記第１の半導体層上に第３の半導体層形成する工程を更に含むことを特徴とする付記１２〜１４のいずれか１項に記載の半導体装置の製造方法。
【０１１６】
（付記１６）前記第３の半導体層は、Ｓｉ、又はＳｉとＳｉ以外の４Ｂ属元素とを含み、
前記第３の半導体層中の前記Ｓｉ以外の４Ｂ属元素の濃度は、前記第１の半導体層中の前記Ｓｉ以外の４Ｂ属元素の濃度よりも低いことを特徴とする付記１５に記載の半導体装置の製造方法。
【０１１７】
（付記１７）前記第２の半導体層中の前記Ｓｉ以外の４Ｂ属元素は、Ｇｅ又はＣであることを特徴とする付記１６に記載の半導体装置の製造方法。
【０１１８】
（付記１８）前記第２の半導体層を形成する工程の後、前記第２の半導体層上に第４の半導体層を形成する工程を更に含むことを特徴とする付記１５〜１７のいずれか１項に記載の半導体装置の製造方法。
【０１１９】
（付記１９）前記第４の半導体層は、Ｓｉ、又はＳｉとＳｉ以外の４Ｂ属元素とを含み、
前記第４の半導体層中の前記Ｓｉ以外の４Ｂ属元素の濃度は、前記第１の半導体層中の前記Ｓｉ以外の４Ｂ属元素の濃度よりも低いことを特徴とする付記１８に記載の半導体装置の製造方法。
【０１２０】
（付記２０）前記第２の半導体層中の前記Ｓｉ以外の４Ｂ属元素は、Ｇｅ又はＣであることを特徴とする付記１９に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１２１】
【図１】本基本構成であるｐチャネルＭＯＳトランジスタの概略構成を示す断面図である。
【図２】本基本構成であるｐチャネルＭＯＳトランジスタの歪み作用による応力を説明するための模式図である。
【図３】本基本構成のｐチャネルＭＯＳトランジスタにおいて、従来構成との比較に基づき、チャネル領域の中央部位を原点としたチャネル長方向及び鉛直方向の歪み（εxx及びεyy）を示す特性図である。
【図４】図３に対応した応力値を示す図である。
【図５】第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１３】図１２に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１４】図１３に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１５】図１４に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１６】図５〜図１５のうちの主要工程におけるｐチャネルＭＯＳトランジスタのゲート電極付近の様子を拡大して示す概略断面図である。
【図１７】図１６に引き続き、図５〜図１５のうちの主要工程におけるｐチャネルＭＯＳトランジスタのゲート電極付近の様子を拡大して示す概略断面図である。
【図１８】図１７に引き続き、図５〜図１５のうちの主要工程におけるｐチャネルＭＯＳトランジスタのゲート電極付近の様子を拡大して示す概略断面図である。
【図１９】第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２０】図１９に引き続き、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２１】図２０に引き続き、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２２】図２１に引き続き、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２３】図２２に引き続き、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２４】図２３に引き続き、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【符号の説明】
【０１２２】
１，１０，１００  シリコン基板
１ａ  分離溝
２，５，２４  シリコン酸化膜
３  シリコン窒化膜
４  開口
６  ＳＴＩ素子分離構造
７  ｐウェル
８  ｎウェル
９  ゲート絶縁膜
１０  多結晶シリコン膜
１１  ｎＭＯＳ領域
１２  ｐＭＯＳ領域
１３，１４，２１，２２  レジストマスク
１５  ゲート電極
１６  ｎエクステンション領域
１７  ｐエクステンション領域
２３，４１，４４  酸化膜マスク
１９，４２，１０４ａ  第１のサイドウォール
２５，４３  浅い凹部
２６，４５  サイドウォール
２７，４６  窒化膜マスク
２８，４７  積層マスク
２９，４８  深い凹部
３１，１０３ａ  第１のＳｉＧｅ層
３２，５１  中間Ｓｉ層
３３，１０３ｂ  第２のＳｉＧｅ層
３４，５３  上部Ｓｉ層
３５，１０４ｂ  第２のサイドウォール
３６  ｎソース／ドレイン領域
３７  シリサイド層
４９  第１のＳｉＣ層
５２  第２のＳｉＣ層
５４  ｐソース／ドレイン領域
１０１  ゲート絶縁膜
１０２  ゲート電極
１０３  ＳｉＧｅ
１０３ｂ  第２のＳｉＧｅ層
１０３ｃ  中間層
１０３ｄ  上層
１０４  サイドウォール
【図１】
0005211647.tif 000002
【図２】
0005211647.tif 000003
【図３】
0005211647.tif 000004
【図４】
0005211647.tif 000005
【図５】
0005211647.tif 000006
【図６】
0005211647.tif 000007
【図７】
0005211647.tif 000008
【図８】
0005211647.tif 000009
【図９】
0005211647.tif 000010
【図１０】
0005211647.tif 000011
【図１１】
0005211647.tif 000012
【図１２】
0005211647.tif 000013
【図１３】
0005211647.tif 000014
【図１４】
0005211647.tif 000015
【図１５】
0005211647.tif 000016
【図１６】
0005211647.tif 000017
【図１７】
0005211647.tif 000018
【図１８】
0005211647.tif 000019
【図１９】
0005211647.tif 000020
【図２０】
0005211647.tif 000021
【図２１】
0005211647.tif 000022
【図２２】
0005211647.tif 000023
【図２３】
0005211647.tif 000024
【図２４】
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