(57)【特許請求の範囲】
【請求項１】
一対の不純物領域と、前記一対の不純物領域の間のチャネル形成領域と、を有する半導体基板と、
前記チャネル形成領域の上方の第１の絶縁層と、
前記第１の絶縁層の上方の第１のゲートと、
前記第１のゲートの上方の第２の絶縁層と、
前記第２の絶縁層の上方の第２のゲートと、を有し、
前記第１のゲートは、ゲルマニウムと、酸素と、を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
一対の不純物領域と、前記一対の不純物領域の間のチャネル形成領域と、を有する半導体基板と、
前記チャネル形成領域の上方の第１の絶縁層と、
前記第１の絶縁層の上方の第１のゲートと、
前記第１のゲートの上方の第２の絶縁層と、
前記第２の絶縁層の上方の第２のゲートと、を有し、
前記第１のゲートは、ゲルマニウムと、窒素と、を有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１又は２において、
前記半導体基板のチャネル形成領域が有する材料のバンドギャップは、前記第１のゲートが有する材料のバンドギャップより大きいことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３において、
前記半導体基板のチャネル形成領域が有する材料のバンドギャップと、前記第１のゲートが有する材料のバンドギャップと、の差が０．１ｅＶ以上であることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記第２のゲート、前記第２の絶縁膜及び前記第１のゲートの側面にサイドウォールを有することを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５において、
前記半導体基板は、前記サイドウォールの下方で、かつ、前記一対の不純物領域と前記チャネル形成領域との間に低濃度不純物領域を有することを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１乃至６のいずれか一項において、
前記第１の絶縁層は、第１の層と、前記第２の層と、を有し、
前記第１の層は、酸素と、シリコンと、を有し、
前記第２の層は、窒素と、シリコンと、を有することを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項７において、
前記第１のゲートは、前記第２の層に接していることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項７又は８において、
前記第１の層は、前記半導体基板がプラズマ処理により酸化されたものであり、
前記第２の層は、前記第１の層がプラズマ処理により窒化されたものであることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き込み、読み出し及び消去が可能な不揮発性半導体記憶装置並びにその作製方法に関する。特に当該不揮発性半導体記憶装置における浮遊ゲートの構成に関する。
【背景技術】
【０００２】
データを電気的に書き換え可能であり、電源を切ってもデータを記憶しておくことのできる不揮発性メモリの市場が拡大している。不揮発性メモリは、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）と類似の構造を有し、電荷を長期間蓄積することのできる領域がチャネル形成領域上に設けられているところに特徴がある。この電荷蓄積領域は絶縁層上に形成され、周囲と絶縁分離されていることから浮遊ゲートとも呼ばれている。浮遊ゲートは絶縁物で囲まれて周囲とは電気的に絶縁されているので、浮遊ゲートに電荷が注入されるとその電荷を保持し続けるという特性を持っている。浮遊ゲート上には、さらに絶縁層を介して制御ゲートと呼ばれるゲート電極を備えている。制御ゲートは、データの書き込みや読み出しの時に所定の電圧が印加されることから浮遊ゲートとは区別されている。
【０００３】
このような構造を有する所謂浮遊ゲート型の不揮発性メモリは、浮遊ゲートへの電荷の注入と、浮遊ゲートからの電荷の放出を電気的に制御してデータを記憶する仕組みとなっている。具体的に、浮遊ゲートへの電荷注入及び浮遊ゲートからの電荷放出は、チャネル形成領域が形成される半導体層と、制御ゲートの間に高電圧を印加して行われている。このときチャネル形成領域上の絶縁層には、ファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型（Ｆ−Ｎ型）トンネル電流（ＮＡＮＤ型）又は熱電子（ＮＯＲ型）が流れると言われている。このことより当該絶縁層はトンネル絶縁層とも呼ばれている。
【０００４】
浮遊ゲート型の不揮発性メモリは、信頼性を保証するために、浮遊ゲートに貯えた電荷を１０年以上保持できる特性が要求されている。そのためトンネル絶縁層には、トンネル電流が流れる厚さで形成しつつ、電荷が漏れてしまわないように、高い絶縁性が求められている。
【０００５】
また、トンネル絶縁層上に形成される浮遊ゲートは、チャネル形成領域が形成される半導体と同じ半導体材料であるシリコンで形成されている。例えば、浮遊ゲートを多結晶シリコンで形成する方法が普及しており、例えば４００ｎｍの厚さにポリシリコン膜を堆積して形成したものが知られている（特許文献１参照）。
【特許文献１】特開２０００−５８６８５号公報（第７頁、第７図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
不揮発性メモリの浮遊ゲートは多結晶シリコンで形成されているので、半導体基板のチャネル形成領域の伝導帯の底のエネルギーレベルが同じとなる。むしろ浮遊ゲートの多結晶シリコンの厚さを薄膜化しようとすると、伝導帯の底のエネルギーレベルがチャネル形成領域を形成する半導体よりも高くなってしまう。このような状態が形成されると、半導体基板から浮遊ゲートに電子が注入されにくくなってしまい、書き込み電圧を高くする必要がある。書き込み電圧を少しでも下げるためには、浮遊ゲートを多結晶シリコンで形成する不揮発性メモリは、当該浮遊ゲートにリン、ヒ素などのｎ型不純物を添加してフェルミ準位を伝導帯側にシフトさせる必要がある。
【０００７】
浮遊ゲートと半導体基板の間に設けるゲート絶縁層に関しては、低電圧で浮遊ゲートに電荷を注入するためには当該ゲート絶縁層の厚さを薄くする必要がある。一方、電荷を長期間安定的に保持させるためには、電荷の漏洩や不純物の侵入を防ぐために膜厚を厚くする必要がある。
【０００８】
結局、従来の不揮発性メモリは、高い書き込み電圧が必要とされており、電荷保持特性の、繰り返しの書き換えによる劣化に対しては、冗長メモリセルを設けたりコントローラを工夫して、エラー検出／エラー訂正を行うなどの対処をして信頼性を確保している。
【０００９】
そこで本発明は、書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、互いに離間して形成された一対の不純物領域の間にチャネル形成領域を形成する半導体基板と、半導体基板の上層部であってチャネル形成領域と略重なる位置に、第１の絶縁層、浮遊ゲート、第２の絶縁層、制御ゲートを有する不揮発性半導体記憶装置である。本発明において、浮遊ゲートは半導体材料で形成される。その半導体材料は、チャネル形成領域を形成する半導体材料との関係において複数種の中から選択することができる。
【００１１】
浮遊ゲートを形成する半導体材料として、次に示す一又は複数の条件を満たすものを選択することができる。浮遊ゲートを形成する半導体材料のバンドギャップは、半導体基板のチャネル形成領域のバンドギャップより小さいことが好ましい。例えば、浮遊ゲートを形成する半導体材料のバンドギャップと、半導体基板のチャネル形成領域のバンドギャップは、０．１ｅＶ以上の差があって、前者の方が小さいことが好ましい。
【００１２】
また、該半導体材料は、半導体基板を形成する材料よりも電子親和力が大きい材料で形成されていることが好ましい。該半導体材料は、第１の絶縁層により形成される半導体基板のチャネル形成領域の電子に対する障壁エネルギーに対し、第１の絶縁層により形成される浮遊ゲートの電子に対する障壁エネルギーが高いことが好ましい。
【００１３】
浮遊ゲートを形成する半導体材料として、代表的にはゲルマニウム若しくはゲルマニウム化合物であることが好ましい。
【００１４】
浮遊ゲートは電荷を蓄積する目的で、本発明に係る不揮発性半導体記憶装置に適用されるが、同様の機能を備えるものであれば、すなわち、電荷蓄積層として機能するものであれば、ゲルマニウム若しくはゲルマニウム化合物に限定されず、当該ゲルマニウム若しくはゲルマニウム化合物の酸化物若しくは窒化物、又は当該ゲルマニウム若しくはゲルマニウム化合物を含む酸化物層若しくは窒化物層で置き換えることもできる。
【発明の効果】
【００１５】
半導体基板上にトンネル絶縁層として機能する第１の絶縁層を介して浮遊ゲートを形成する場合に、少なくともゲルマニウムを含む半導体材料で浮遊ゲートを形成することにより、半導体基板のチャネル形成領域から浮遊ゲートへの電荷を注入しやすくし、浮遊ゲートにおける電荷保持特性を向上させることができる。
【００１６】
また、シリコンと近い性質の材料を用いて浮遊ゲートを形成することにより、生産性を損なうことなく特性の優れた不揮発性半導体記憶装置を製造することができる。ゲルマニウムはシリコンと同じ元素周期表第１４族の材料であり、半導体であるので、製造設備に負担を強いることなく、薄膜の微細加工を行うことができる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
【００１８】
図１は本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図である。図１は、特に不揮発性メモリ素子の要部を示している。この不揮発性メモリ素子は、半導体基板１０を用いて作製されている。半導体基板１０としては単結晶シリコン基板（シリコンウエハー）を用いることが好ましい。また、ＳＯＩ（Ｓｉ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を用いることもできる。ＳＯＩ基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温アニールすることにより、表面から一定の深さに酸化膜層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）基板を用いても良い。
【００１９】
半導体基板１０がｎ型である場合にはｐ型不純物が注入されたｐウエル１２が形成されている。ｐ型不純物として、例えばホウ素が用いられ、５×１０１５ｃｍ−３乃至１×１０１６ｃｍ−３程度の濃度で添加されている。ｐウエル１２を形成することにより、この領域にｎチャネル型のトランジスタを形成することができる。また、ｐウエル１２に添加するｐ型不純物は、トランジスタのしきい値電圧を制御する作用もある。半導体基板１０に形成されるとするチャネル形成領域１４は、後述するゲート２６と略一致する領域に形成されるものであり、半導体基板１０に形成される一対の不純物領域１８の間に位置している。
【００２０】
一対の不純物領域１８は不揮発性メモリ素子においてソース及びドレインとして機能する領域である。一対の不純物領域１８はｎ型不純物であるリン若しくはヒ素を１×１０１９ｃｍ−３乃至１×１０２１ｃｍ−３程度の濃度で添加することで形成される。
【００２１】
ゲート２６の側壁にはスペーサ２８が形成され、その端部においてリーク電流（例えば、浮遊ゲート電極２０と制御ゲート電極２４の間に流れてしまう電流）を防ぐ効果がある。また、このスペーサ２８を利用して、ゲート２６のチャネル長方向の両端に低濃度不純物領域１８ｃを形成することができる。この低濃度不純物領域１８ｃは低濃度ドレイン（ＬＤＤ）として機能する。低濃度不純物領域１８ｃは必須の構成とはならないが、この領域を設けることにより、ドレイン端の電界を緩和して、書き込み及び消去の繰り返しによる劣化を抑制することができる。
【００２２】
半導体基板１０上には第１の絶縁層１６、浮遊ゲート電極２０、第２の絶縁層２２、制御ゲート電極２４が形成されるが、本明細書では、浮遊ゲート電極２０から制御ゲート電極２４まで積層構造をゲート２６と呼ぶことがある。
【００２３】
第１の絶縁層１６は酸化シリコン若しくは酸化シリコンと窒化シリコンの積層構造で形成することができる。第１の絶縁層１６は、熱酸化により半導体基板１０の表面を酸化して形成しても良いが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体基板１０の表面を、プラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。第１の絶縁層１６は、浮遊ゲート電極２０に電荷を注入するためのトンネル絶縁層として用いるので、このように丈夫であるものが好ましい。この第１の絶縁層１６は１ｎｍ以上２０ｎｍ以下、好ましくは３ｎｍ以上６ｎｍ以下の厚さに形成することが好ましい。例えば、ゲート長を６００ｎｍとする場合、第１の絶縁層１６は３ｎｍ以上６ｎｍ以下の厚さに形成することができる。
【００２４】
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的には２．４５ＧＨｚ）で励起され、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用することが好ましい。固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁膜を形成すると共に実用的な反応速度を得るためである。
【００２５】
このプラズマ処理により半導体基板１０の表面を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ２）と希ガス雰囲気下）で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。
【００２６】
図１５にプラズマ処理を行うための装置の構成例を示す。このプラズマ処理装置は、半導体基板１０を配置するための支持台８０と、ガスを導入するためのガス供給部７６、ガスを排気するために真空ポンプに接続する排気口７８、アンテナ７２、誘電体板７４、プラズマ発生用のマイクロ波を供給するマイクロ波供給部８４を有している。また、支持台８０に温度制御部８２を設けることによって、半導体基板１０の温度を制御することも可能である。
【００２７】
以下に、プラズマ処理について説明する。なお、プラズマ処理とは、半導体基板、絶縁層、導電層に対する酸化処理、窒化処理、酸化窒化処理、水素化処理、表面改質処理を含んでいる。これらの処理は、その目的に応じて、ガス供給部７６から供給するガスを選択すれば良い。
【００２８】
酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部７６から酸素又は窒素を含むプラズマ処理用ガスを導入する。半導体基板１０は室温若しくは温度制御部８２により１００℃乃至５５０℃に加熱する。なお、半導体基板１０と誘電体板７４との間隔は、２０ｍｍ乃至８０ｍｍ（好ましくは２０ｍｍ乃至６０ｍｍ）程度である。次に、マイクロ波供給部８４からアンテナ７２にマイクロ波を供給する。そしてマイクロ波をアンテナ７２から誘電体板７４を通して処理室内に導入することによって、プラズマ８６を生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０１１ｃｍ−３以上）のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）及び／又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体基板の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化、酸化窒化又は酸化した層を窒化することができる。
【００２９】
図１において、プラズマ処理により形成される好適な第１の絶縁層１６の一例は、酸化雰囲気下のプラズマ処理により半導体基板１０の表面を３ｎｍ以上６ｎｍ以下の厚さで酸化シリコン層１６ａを形成し、その後窒素雰囲気下でその酸化シリコン層の表面を窒化して窒化シリコン層１６ｂを形成した積層構造である。第１の絶縁層１６の代表例として、半導体基板１０の表面をプラズマ処理で酸化することで、歪みのない緻密な酸化膜を形成することができる。また、当該酸化膜をプラズマ処理で窒化して、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。
【００３０】
浮遊ゲート電極２０は第１の絶縁層１６上に形成される。浮遊ゲート電極２０は半導体材料で形成することが好ましく、次に示す一又は複数の条件を満たすものを選択することができる。
【００３１】
浮遊ゲート電極２０を形成する半導体材料のバンドギャップが、半導体基板１０（ここではチャネル形成領域）のバンドギャップより小さいことが好ましい。例えば、浮遊ゲートを形成する半導体材料のバンドギャップと、半導体基板１０のチャネル形成領域におけるバンドギャップは、０．１ｅＶ以上の差があって、前者の方が小さいことが好ましい。半導体基板１０のチャネル形成領域の伝導帯の底のエネルギーレベルより、浮遊ゲート電極２０の伝導帯の底のエネルギーレベルを低くすることにより、キャリア（電子）の注入性を向上させ、電荷保持特性を向上させるためである。
【００３２】
浮遊ゲート電極２０を形成する半導体材料は、半導体基板１０を形成する材料よりも電子親和力が大きい材料であることが好ましい。半導体基板１０におけるチャネル形成領域の伝導帯の底のエネルギーレベルより、浮遊ゲート電極２０の伝導帯の底のエネルギーレベルを低くすることにより、キャリア（電子）の注入性を向上させ、電荷保持特性を向上させるためである。電子親和力は半導体の場合、伝導帯の底から真空までのエネルギー差である。
【００３３】
浮遊ゲート電極２０を形成する半導体材料は、第１の絶縁層１６により形成される半導体基板１０のチャネル形成領域における電子に対する障壁エネルギーに対し、第１の絶縁層１６により形成される浮遊ゲート電極２０の電子に対する障壁エネルギーが高くなるものであることが好ましい。半導体基板１０の特にチャネル形成領域から浮遊ゲートへの電荷（電子）を注入しやすくし、浮遊ゲート電極２０から電荷が消失することを防ぐためである。
【００３４】
このような条件を満たすものとして、代表的にはゲルマニウム若しくはゲルマニウム化合物を選択することができる。ゲルマニウム化合物の代表例としては、シリコンゲルマニウムであり、この場合シリコンに対してゲルマニウムが１０原子％以上含まれていることが好ましい。ゲルマニウムの濃度が１０原子％未満であると、構成元素としての効果が薄れ、バンドギャップが有効に小さくならないためである。
【００３５】
勿論、浮遊ゲート電極２０を形成するものとして同様な効果を発現するものであれば、他の材料を適用することもできる。例えば、ゲルマニウムを含む三元系の半導体材料を適用することができる。当該半導体材料が水素化されていても良い。また、不揮発性メモリ素子の電荷蓄積層としての機能を持つものとして、当該ゲルマニウム若しくはゲルマニウム化合物の酸化物若しくは窒化物、又は当該ゲルマニウム若しくはゲルマニウム化合物を含む酸化物層若しくは窒化物の層で置き換えることもできる。
【００３６】
第２の絶縁層２２は、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ、（ｘ＞ｙ））、窒化シリコン（ＳｉＮｘ）又は窒化酸化シリコン（ＳｉＮｘＯｙ、（ｘ＞ｙ））、酸化アルミニウム（ＡｌｘＯｙ）などの一層若しくは複数層を、減圧ＣＶＤ法やプラズマＣＶＤ法などで形成する。第２の絶縁層２２の厚さは１ｎｍ以上２０ｎｍ以下、好ましくは５ｎｍ以上１０ｎｍ以下で形成する。例えば、窒化シリコン層２２ａを３ｎｍの厚さに堆積し、酸化シリコン層２２ｂの厚さを５ｎｍの厚さに堆積したものを用いることができる。また、浮遊ゲート電極２０にプラズマ処理を行い、浮遊ゲート電極２０の表面を窒化処理した窒化膜（例えば、浮遊ゲート電極２０としてゲルマニウムを用いた場合には窒化ゲルマニウム）を形成してもよい。いずれにしても、第１の絶縁層１６と第２の絶縁層２２が、浮遊ゲート電極２０と接する側の一方又は双方を窒化膜若しくは窒化処理された層とすることで、浮遊ゲート電極２０の酸化を防ぐことができる。
【００３７】
制御ゲート電極２４はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。また、リン等の不純物元素を添加した多結晶シリコンを用いることができる。また、一層又は複数層の金属窒化物層２４ａと上記の金属層２４ｂの積層構造で制御ゲート電極２４を形成しても良い。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物層２４ａを設けることにより、金属層２４ｂの密着性を向上させることができ、剥離を防止することができる。また、窒化タンタルなどの金属窒化物は仕事関数が高いので、第２の絶縁層２２との相乗効果により、第１の絶縁層１６の厚さを厚くすることができる。
【００３８】
図１に示す不揮発性メモリ素子の動作メカニズムを、バンド図を参照して説明する。以下に示すバンド図において、図１と同じ要素には同じ符号を付している。
【００３９】
図２は半導体基板１０のチャネル形成領域、第１の絶縁層１６、浮遊ゲート電極２０、第２の絶縁層２２、制御ゲート電極２４が積層された状態を示している。図２は制御ゲート電極２４に電圧を印加していない場合であって、半導体基板１０のチャネル形成領域のフェルミ準位Ｅｆと制御ゲート電極２４のフェルミ準位Ｅｆｍが等しい場合を示している。
【００４０】
第１の絶縁層１６を挟んで、半導体基板１０と浮遊ゲート電極２０は異なる材料で形成している。半導体基板１０のチャネル形成領域のバンドギャップＥｇ１（伝導帯の下端Ｅｃと価電子帯の上端Ｅｖのエネルギー差）と浮遊ゲート電極２０のバンドギャップＥｇ２は異なるものとし、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体基板１０のチャネル形成領域としてシリコン（１．１２ｅＶ）、浮遊ゲート電極２０をとしてゲルマニウム（０．７２ｅＶ）又はシリコンゲルマニウム（０．７３ｅＶ乃至１．０ｅＶ）を組み合わせることができる。なお、第１の絶縁層１６は酸化シリコン層１６ａ（約８ｅＶ）と、当該酸化シリコンをプラズマ処理により窒化した窒化シリコン層１６ｂ（約５ｅＶ）で示してしている。また、第２の絶縁層２２も、浮遊ゲート電極２０側から、窒化シリコン層２２ａと酸化シリコン層２２ｂが積層した状態を示している。
【００４１】
なお、真空準位を０ｅＶとすると、シリコンの伝導帯のエネルギーレベルは−４．０５ｅＶであり、ゲルマニウムの伝導帯のエネルギーレベルは−４．１ｅＶである。また酸化シリコンの伝導帯のエネルギーレベルは−０．９ｅＶである。従って、このような半導体基板１０のチャネル形成領域と浮遊ゲート電極２０の組み合わせによって、第１の絶縁層１６により形成される半導体基板１０のチャネル形成領域の電子に対する障壁エネルギー（Ｂｅ１）に対し、第１の絶縁層１６により形成される浮遊ゲート電極２０の電子に対する障壁エネルギー（Ｂｅ２）を高くすることができる。すなわち、電子に対するエネルギー障壁、すなわち第１障壁Ｂｅ１と第２障壁Ｂｅ２は異なる値となり、Ｂｅ２＞Ｂｅ１の関係を持たせることができる。
【００４２】
また、このような状況において、半導体基板１０のチャネル形成領域としてシリコンのバンドギャップＥｇ１と、浮遊ゲート電極２０としてゲルマニウムのバンドギャップＥｇ２は、Ｅｇ１＞Ｅｇ２の関係を満たしている。さらに上記したように電子親和力を考慮すると、半導体基板１０のチャネル形成領域と浮遊ゲート電極２０の伝導帯の底のエネルギーレベルのエネルギー差ΔＥが発生する。後述するように、このエネルギー差ΔＥは、半導体基板１０のチャネル形成領域から浮遊ゲート電極２０に電子を注入するとき、電子を加速する方向に作用するので、書き込み電圧を低下させるのに寄与する。
【００４３】
比較のために、半導体基板のチャネル形成領域と浮遊ゲート電極を同じ半導体材料で形成した場合のバンド図を図１６に示す。このバンド図は、半導体基板０１、第１の絶縁層０２、浮遊ゲート電極０３、第２の絶縁層０４、制御ゲート電極０５が順次積層された状態を示している。
【００４４】
浮遊ゲート電極０３の厚さはチャネル長と同程度まで、若しくはさらに薄くすることが本来好ましい。サブミクロンのレベルでのファインパターンを形成するためである。膜厚が厚くなるとゲート長に対してファインパターンを形成することが出来なくなるからである。しかし、浮遊ゲート電極０３がより薄くなると、半導体基板のチャネル形成領域と同じシリコン半導体で形成されるとバンドギャップは結果として大きくなってしまう。すなわち、浮遊ゲート電極０３の伝導帯の底のエネルギーレベルは、半導体基板のチャネル形成領域における伝導帯の底のエネルギーレベルよりも高くなってしまう。
【００４５】
図１６はこの状態を示している。半導体基板０１におけるチャネル形成領域のバンドギャップをＥｇ１、浮遊ゲート電極０３のバンドギャップをＥｇ２で示している。シリコンでは薄膜化すると、バンドギャップがバルクの１．１２ｅＶから１．４ｅＶ程度まで増大すると言われている。それにより、半導体基板０１と浮遊ゲート電極０３の間には、電子の注入をさせにくくする方向にΔＥのエネルギー差が生じてしまう。このような状況では、半導体基板０１から浮遊ゲート電極０３に電子を注入するために高電圧が必要になってしまう。すなわち、書き込み電圧を下げるために、浮遊ゲート電極０３にｎ型不純物としてリンやヒ素を高濃度にドーピングする必要がある。このことは、従来の不揮発性メモリにおける欠陥である。
【００４６】
しかし、図２で示すように、浮遊ゲート電極２０としてゲルマニウムを用いた場合には、シリコンよりそもそもバンドギャップが０．７２ｅＶと小さい。薄膜化によりゲルマニウムのバンドギャップが拡大したとしても、せいぜい１ｅＶ程度であるので、半導体基板１０のチャネル形成領域におけるバンドギャップよりは小さい状態が保たれる。それにより、チャネル形成領域から注入される電子に対して、伝導帯下端のエネルギー差により生じる自己バイアスは、浮遊ゲート電極２０に電子を注入させやすくする方向に働く。ゲルマニウムにｎ型不純物であるリンやヒ素を添加すると、その作用をさらに増長させることができる。
【００４７】
結果として、浮遊ゲート電極２０としてゲルマニウム若しくはゲルマニウム化合物を用いる場合には、その膜厚を薄くすることが出来、より微細な構造を作り込むことができる。特に不揮発性メモリ素子のチャネル長が１００ｎｍ以下、好ましくは２０ｎｍ以上５０ｎｍ以下において、ゲルマニウム若しくはゲルマニウム化合物、又はそれらにｎ型不純物が添加された浮遊ゲート電極については、厚さを薄くすることが出来、超高集積化する上で好ましい。
【００４８】
また、浮遊ゲート電極に対しｎ型不純物を高濃度に添加すると、耐圧を下げる傾向があり、あまり高濃度にすることも好ましくない。結果として、ｎ型又はｐ型不純物を意図的に添加しない、又はｎ型不純物が１×１０１８乃至２×１０２０ｃｍ−３の濃度で添加した導電性のゲルマニウム若しくはゲルマニウム化合物が好ましいものとなる。そのために、ゲルマニウム若しくはゲルマニウム化合物で形成される浮遊ゲート電極中の、絶縁化しやすい不純物である炭素（Ｃ）、窒素（Ｎ）、酸素（Ｏ）は、いずれも５×１０１９ｃｍ−３以下、好ましくは２×１０１９ｃｍ−３以下とすることが好ましい。
【００４９】
ところで、浮遊ゲート電極２０に電子を注入するには、熱電子を利用する方法と、Ｆ−Ｎ型トンネル電流を利用する方法がある。熱電子を利用する場合には、正の電圧を制御ゲート電極２４印加して、ドレインに高電圧を印加して熱電子を発生させる。それにより、熱電子を浮遊ゲート電極２０に注入することができる。Ｆ−Ｎ型トンネル電流を利用する場合には、正の電圧を制御ゲート電極２４印加して半導体基板１０のチャネル形成領域からＦ−Ｎ型トンネル電流により浮遊ゲート電極２０に注入する。
【００５０】
図６（Ａ）はＦ−Ｎ型トンネル電流により浮遊ゲート電極２０に注入するときの印加電圧を示している。半導体基板１０のｐウエル１２を接地して、制御ゲート電極２４に正の高電圧（１０Ｖ乃至２０Ｖ）を印加すると共に、ソース領域１８ａとドレイン領域１８ｂは０Ｖとしておく。このときのバンド図は図３に示すようになる。高電界により半導体基板１０のチャネル形成領域の電子は第１の絶縁層１６に注入され、Ｆ−Ｎ型トンネル電流が流れる。図２で説明したように、半導体基板１０におけるチャネル形成領域のバンドギャップＥｇ１と、浮遊ゲート電極２０のバンドギャップＥｇ２の関係は、Ｅｇ１＞Ｅｇ２である。この差が自己バイアスとして、チャネル形成領域より注入された電子を浮遊ゲート電極の方に加速するように作用する。それにより、電子の注入性を向上させることができる。
【００５１】
浮遊ゲート電極２０の伝導帯の底のエネルギーレベルは、半導体基板１０のチャネル形成領域の伝導帯の底のエネルギーレベルに対して電子エネルギー的にΔＥだけ低い準位にある。そのため電子が浮遊ゲート電極２０に注入されるに当たっては、このエネルギー差に起因する内部電界が作用する。これは、上記したような半導体基板１０のチャネル形成領域と浮遊ゲート電極２０の組み合わせによって実現する。すなわち、半導体基板１０のチャネル形成領域から浮遊ゲート電極２０へ電子を注入しやすくなり、不揮発性メモリ素子における書き込み特性を向上させることができる。この作用は、熱電子を利用して浮遊ゲート電極２０に電子を注入する場合にも同様である。
【００５２】
浮遊ゲート電極２０に電子が保持されている間は、不揮発性メモリ素子のしきい値電圧は正の方向にシフトする。この状態を、データ”０”が書き込まれた状態とすることができる。図４は、電荷保持状態のバンド図を示している。浮遊ゲート電極２０の電子は、第１の絶縁層１６と第２の絶縁層２２に挟まれていることにより、エネルギー的に閉じこめられた状態にある。浮遊ゲート電極２０に蓄積するキャリア（電子）によりポテンシャルは上がるが、障壁エネルギーを超えるエネルギーが電子に付与されない限り浮遊ゲート電極２０から電子は放出されないことになる。また、浮遊ゲート電極２０の伝導帯の底のエネルギーレベルは、半導体基板１０のチャネル形成領域の伝導帯の底のエネルギーレベルに対して電子エネルギー的にΔＥだけ低い準位にあり、電子に対してエネルギー的な障壁が形成される。この障壁により、トンネル電流によって半導体基板１０に電子が流出してしまうのを防ぐことができる。すなわち、１５０℃の恒温放置による信頼性試験においても、浮遊ゲート電極に蓄積したキャリアを保持することができる。
【００５３】
データ”０”が書き込まれた状態を検出するには、中間電位Ｖｒｅａｄを制御ゲート電極２４に印加したときに、トランジスタがオンにならないことを回路によって判別すれば良い。中間電位とは、データ”１”におけるしきい値電圧Ｖｔｈ１と、データ”０”におけるしきい値電圧Ｖｔｈ２の中間の電位である（この場合、Ｖｔｈ１＜Ｖｒｅａｄ＜Ｖｔｈ２）。又は、図６（Ｂ）に示すようにソース領域１８ａとドレイン領域１８ｂ間にバイアスを印加して、制御ゲート電極２４を０Ｖ若しくはデータ”０”と”１”のしきい値の中間の電位Ｖｒｅａｄとしたときに不揮発性メモリ素子が導通するか否かで判断することができる。
【００５４】
図７（Ａ）は浮遊ゲート電極２０から電荷を放出させ、不揮発性メモリ素子からデータを消去する状態を示している。この場合、制御ゲート電極２４を接地して、半導体基板１０のｐウエル１２に負のバイアスを印加して、半導体基板１０のチャネル形成領域と浮遊ゲート電極２０の間にＦ−Ｎ型トンネル電流を流すことにより行う。或いは、図７（Ｂ）に示すように、制御ゲート電極２４に負のバイアスを印加し、ソース領域１８ａに正の高電圧を印加することにより、Ｆ−Ｎ型トンネル電流を発生させ、ソース領域１８ａ側に電子を引き抜いても良い。
【００５５】
図５は、この消去状態のバンド図を示している。消去動作では、第１の絶縁層１６を薄く形成することができるので、Ｆ−Ｎ型トンネル電流により浮遊ゲート電極２０の電子を半導体基板１０側に放出させることができる。また、半導体基板１０のチャネル形成領域から正孔がより注入されやすく、浮遊ゲート電極２０に注入することにより、実質的な消去動作をすることができる。
【００５６】
浮遊ゲート電極２０をゲルマニウム若しくはゲルマニウム化合物で形成することにより、第１の絶縁層１６の厚さを薄くすることができる。それにより、トンネル電流によって第１の絶縁層１６を介して電子を浮遊ゲート電極２０に注入することが容易となり、低電圧動作が可能となる。さらに、低エネルギーレベルで電荷を保存することが可能になり、電荷を安定した状態で保存できるという有意な効果を奏することができる。
【００５７】
本発明に係る不揮発性メモリ素子では、図２、図３で示すように、半導体基板１０のチャネル形成領域と浮遊ゲート電極２０の間でＥｇ１＞Ｅｇ２として自己バイアスが生じるように構成している。この関係は極めて重要であり、半導体基板のチャネル形成領域から浮遊ゲート電極にキャリアを注入するときに、注入しやすくするように作用する。すなわち、書き込み電圧の低電圧化を図ることができる。逆に浮遊ゲート電極からキャリアを放出させにくくしている。このことは、不揮発性メモリ素子の記憶保持特性を向上させるように作用する。また、浮遊ゲート電極としてのゲルマニウム層にｎ型不純物をドーピングすることにより、伝導帯の底のエネルギーレベルをさらに下げることが出来、よりキャリアを浮遊ゲート電極に注入しやすくするように自己バイアスを作用させることができる。すなわち、書き込み電圧を下げ、不揮発性メモリ素子の記憶保持特性を向上させることができる。
【００５８】
以上説明したように、本発明に係る不揮発性メモリ素子は、半導体基板から浮遊ゲート電極へ電荷を注入しやすくすることができ、浮遊ゲート電極から電荷が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。
【００５９】
このような不揮発性メモリ素子を用いて、様々な態様の不揮発性半導体記憶装置を得ることができる。図８に不揮発性メモリセルアレイの等価回路の一例を示す。１ビットの情報を記憶するメモリセルＭＳ０１は、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１で構成されている。選択トランジスタＳ０１は、ビット線ＢＬ０と不揮発性メモリ素子Ｍ０１の間に直列に挿入され、ゲートがワード線ＷＬ１に接続されている。不揮発性メモリ素子Ｍ０１のゲートはワード線ＷＬ１１に接続されている。不揮発性メモリ素子Ｍ０１にデータの書き込むときは、ワード線ＷＬ１とビット線ＢＬ０をＨレベル、ＢＬ１をＬレベルとして、ワード線ＷＬ１１に高電圧を印加すると、前述のように浮遊ゲートに電荷が蓄積される。データを消去する場合には、ワード線ＷＬ１とビット線ＢＬ０をＨレベルとし、ワード線ＷＬ１１に負の高電圧を印加すれば良い。
【００６０】
図９は、ビット線に不揮発性メモリ素子を直接接続したＮＯＲ型の等価回路を示している。このメモリセルアレイは、ワード線ＷＬとビット線ＢＬが互いに交差して配設し、各交差部に不揮発性メモリ素子を配置している。ＮＯＲ型は、個々の不揮発性メモリ素子のドレインをビット線ＢＬに接続する。ソース線ＳＬには不揮発性メモリ素子のソースが共通接続される。
【００６１】
ＮＯＲ型の動作は、例えば、次の通りである。データ書き込みは、ソース線ＳＬを０Ｖとし、データを書き込むために選択されたワード線ＷＬに高電圧を与え、ビット線ＢＬにはデータ”０”と”１”に応じた電位を与える。例えば、”０”と”１”に対してそれぞれＨレベル、Ｌレベルの電位をビット線ＢＬに付与する。”０”データを書き込むべく、Ｈレベルが与えられた不揮発性メモリ素子ではドレイン近傍でホットエレクトロンが発生し、これが浮遊ゲートに注入される。”１”データの場合この様な電子注入は生じない。
【００６２】
“０”データが与えられたメモリセルでは、ドレインとソースとの間の強い横方向電界により、ドレインの近傍でホットエレクトロンが生成され、これが浮遊ゲートに注入される。これにより、浮遊ゲートに電子が注入されてしきい値電圧が高くなった状態が”０”である。”１”データの場合はホットエレクトロンが生成されず、浮遊ゲートに電子が注入されずしきい値電圧の低い状態、すなわち消去状態が保持される。
【００６３】
データを消去するときは、ソース線ＳＬに１０Ｖ程度の正の電圧を印加し、ビット線ＢＬは浮遊状態としておく。そしてワード線ＷＬに負の高電圧を印加して（制御ゲートに負の高電圧を印加して）、浮遊ゲートから電子を引き抜く。これにより、データ”１”の消去状態になる。
【００６４】
データ読み出しは、ソース線ＳＬを０Ｖにすると共にビット線ＢＬを０．８Ｖ程度とし、選択されたワード線ＷＬに、データ”０”と”１”のしきい値の中間値に設定された読み出し電圧を与え、不揮発性メモリ素子の電流引き込みの有無を、ビット線ＢＬに接続されるセンスアンプで判定することにより行う。
【００６５】
図１０は、ＮＡＮＤ型メモリセルアレイの等価回路を示す。ビット線ＢＬには、複数の不揮発性メモリ素子を直列に接続したＮＡＮＤセルＮＳ１が接続されている。複数のＮＡＮＤセルが集まってブロックＢＬＫを構成している。図１０で示すブロックＢＬＫ１のワード線は３２本である（ワード線ＷＬ０乃至ＷＬ３１）。ブロックＢＬＫ１の同一行に位置する不揮発性メモリ素子には、この行に対応するワード線が共通接続されている。
【００６６】
書き込み動作では、ＮＡＮＤセルＮＳ１が消去状態、つまりＮＡＮＤセルＮＳ１の各不揮発性メモリ素子のしきい値が負電圧の状態にしてから実行される。書き込みは、ソース線ＳＬ側のメモリ素子Ｍ０から順に行う。メモリ素子Ｍ０への書き込みを例として説明すると概略以下のようになる。
【００６７】
書き込みは、ＮＡＮＤセルが消去状態、つまりＮＡＮＤセルの各メモリセルのしきい値が負電圧の状態にしてから実行される。図１１（Ａ）に示すように、”０”書き込みをする場合、選択ゲート線ＳＧ２に例えばＶｃｃ（電源電圧）を印加して選択トランジスタＳ２をオンにすると共にビット線ＢＬ０を０Ｖ（接地電圧）にする。選択ゲート線ＳＧ１は０Ｖとして、選択トランジスタＳ１はオフとする。次に、メモリセルＭＣ０のワード線ＷＬ０を高電圧Ｖｐｇｍ（２０Ｖ程度）とし、これ以外のワード線を中間電圧Ｖｐａｓｓ（１０Ｖ程度）にする。ビット線ＢＬ０の電圧は０Ｖなので、選択された不揮発性メモリ素子Ｍ０のチャネル形成領域の電位は０Ｖとなる。ワード線ＷＬ０とチャネル形成領域との間の電位差が大きいため、不揮発性メモリ素子Ｍ０の浮遊ゲートには前述のようにＦ−Ｎトンネル電流により電子が注入される。これにより、不揮発性メモリ素子Ｍ０のしきい値電圧が正の状態（”０”が書き込まれた状態）となる。
【００６８】
一方”１”書き込みをする場合は、図１１（Ｂ）に示すように、ビット線ＢＬ０を例えばＶｃｃ（電源電圧）にする。選択ゲート線ＳＧ２の電圧がＶｃｃであるため、選択トランジスタＳ２のしきい値電圧Ｖｔｈに対して、ＶｃｃマイナスＶｔｈ（Ｖｃｃ−Ｖｔｈ）になると、選択トランジスタＳ２がカットオフする。従って、不揮発性メモリ素子Ｍ０のチャネル形成領域はフローティング状態となる。次に、ワード線ＷＬ０に高電圧Ｖｐｇｍ（２０Ｖ）、それ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ）の電圧を印加すると、各ワード線とチャネル形成領域との容量カップリングにより、チャネル形成領域の電圧がＶｃｃ−Ｖｔｈから上昇し例えば８Ｖ程度となる。チャネル形成領域の電圧が高電圧に昇圧されるため、”０”の書き込みの場合と異なり、ワード線ＷＬ０とチャネル形成領域の間の電位差が小さい。したがって、不揮発性メモリ素子Ｍ０の浮遊ゲートには、Ｆ−Ｎトンネル電流による電子注入が起こらない。よって、不揮発性メモリ素子Ｍ０のしきい値は、負の状態（”１”が書き込まれた状態）に保たれる。
【００６９】
消去動作をする場合は、図１２（Ａ）に示すように、選択されたブロック内の全てのワード線を０Ｖとして、ｐウエルに負の高電圧（Ｖｅｒｓ）を印加する。ビット線ＢＬ、ソース線ＳＬはフローティング状態とする。これにより、ブロックの全てのメモリセルにおいて浮遊ゲート中の電子がトンネル電流により半導体基板に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。
【００７０】
図１２（Ｂ）に示す読み出し動作では、読み出しの選択がされた不揮発性メモリ素子Ｍ０のワード線ＷＬ０を電圧Ｖｒ（例えば０Ｖ）とし、非選択のメモリセルのワード線ＷＬ１乃至ＷＬ３１及び選択ゲート線ＳＧ１、ＳＧ２を電源電圧より少し高い読み出し用中間電圧Ｖｒｅａｄとする。すなわち、図１３に示すように、選択メモリ素子以外のメモリ素子はトランスファートランジスタとして働く。これにより、読み出しの選択がされた不揮発性メモリ素子Ｍ０に電流が流れるか否かを検出する。つまり、メモリセルＭＣ０に記憶されたデータが”０”の場合、不揮発性メモリ素子Ｍ０はオフなので、ビット線ＢＬは放電しない。一方、”１”の場合、不揮発性メモリ素子Ｍ０はオンするので、ビット線ＢＬが放電する。
【００７１】
図１４は、不揮発性半導体記憶装置の回路ブロック図の一例を示している。不揮発性半導体記憶装置は、メモリセルアレイ５２と周辺回路５４が同一の基板上に形成されている。メモリセルアレイ５２は、図８、図９、図１０で示すような構成を有している。周辺回路５４の構成は以下の通りである。
【００７２】
ワード線選択のためにロウデコーダ６２と、ビット線選択のためにカラムデコーダ６４が、メモリセルアレイ５２の周囲に設けられている。アドレスは、アドレスバッファ５６を介してコントロール回路５８に送られ、内部ロウアドレス信号及び内部カラムアドレス信号がそれぞれロウデコーダ６２及びカラムデコーダ６４に転送される。
【００７３】
データ書き込み及び消去には、電源電位を昇圧した電位が用いられる。このため、コントロール回路５８により動作モードに応じて制御される昇圧回路６０が設けられている。昇圧回路６０の出力はロウデコーダ６２やカラムデコーダ６４を介して、ワード線ＷＬやビット線ＢＬに供給される。センスアンプ６６はカラムデコーダ６４から出力されたデータが入力される。センスアンプ６６により読み出されたデータは、データバッファ６８に保持され、コントロール回路５８からの制御により、データがランダムアクセスされ、データ入出力バッファ７０を介して出力されるようになっている。書き込みデータは、データ入出力バッファ７０を介してデータバッファ６８に一旦保持され、コントロール回路５８の制御によりカラムデコーダ６４に転送される。
【００７４】
次いで、上記した不揮発性半導体記憶装置について、実施例により詳細に説明する。以下に説明する本発明の構成において、同じ要素を指す符号は異なる図面で共通して用い、その場合における繰り返しの説明は省略する場合がある。
【実施例１】
【００７５】
本実施例では、不揮発性半導体記憶装置の一例に関して図面を参照して説明する。以下の説明では、不揮発性半導体記憶装置において、メモリ部を構成する不揮発性メモリ素子と、当該メモリ部と同一の基板上に設けられメモリ部の制御等を行うロジック部を構成するトランジスタ等の素子とを同時に形成する場合を示す。
【００７６】
まず、不揮発性半導体記憶装置におけるメモリ部の等価回路を図８に示す。
【００７７】
本実施例で示すメモリ部は、選択トランジスタと不揮発性メモリ素子を有するメモリセルが複数設けられている。図８では、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１により一つのメモリセルが形成されている。また、同様に、選択トランジスタＳ０２と不揮発性メモリ素子Ｍ０２、選択トランジスタＳ０３と不揮発性メモリ素子Ｍ０３、選択トランジスタＳ１１と不揮発性メモリ素子Ｍ１１、選択トランジスタＳ１２と不揮発性メモリ素子Ｍ１２、選択トランジスタＳ１３と不揮発性メモリ素子Ｍ１３とによりメモリセルが形成されている。
【００７８】
選択トランジスタＳ０１のゲート電極はワード線ＷＬ１に接続され、ソース又はドレインの一方はビット線ＢＬ０に接続され、他方は不揮発性メモリ素子Ｍ０１のソース又はドレインに接続されている。また、不揮発性メモリ素子Ｍ０１のゲート電極はワード線ＷＬ１１に接続され、ソース又はドレインの一方は選択トランジスタＳ０１のソース又はドレインに接続され、他方はソース線ＳＬに接続されている。
【００７９】
なお、メモリ部に設けられる選択トランジスタは、ロジック部に設けられるトランジスタと比較して駆動電圧が高いため、メモリ部に設けるトランジスタとロジック部に設けるトランジスタのゲート絶縁膜等を異なる厚さで形成することが好ましい。例えば、駆動電圧が小さくしきい値電圧のばらつきを小さくしたい場合にはゲート絶縁膜が薄いトランジスタを設けることが好ましく、駆動電圧が大きくゲート絶縁膜の耐圧性能が求められる場合にはゲート絶縁膜が厚いトランジスタを設けることが好ましい。
【００８０】
従って、本実施例では、駆動電圧が小さくしきい値電圧のばらつきを小さくしたいロジック部のトランジスタに対しては膜厚が小さい絶縁膜を形成し、駆動電圧が大きくゲート絶縁膜の耐圧性能が求められるメモリ部のトランジスタに対しては膜厚が大きい絶縁膜を形成する場合に関して以下に図面を参照して説明する。なお、図１７乃至図２０において、Ａ−Ｂ間及びＣ−Ｄ間はロジック部に設けられるトランジスタを示し、Ｅ−Ｆ間はメモリ部に設けられる不揮発性メモリ素子を示し、Ｇ−Ｈ間はメモリ部に設けられるトランジスタを示している。また、本実施例では、Ａ−Ｂ間に設けられるトランジスタをｐチャネル型、Ｃ−Ｄ間、Ｇ−Ｈ間に設けるトランジスタをｎチャネル型、Ｅ−Ｆ間に設けられる不揮発性メモリ素子のキャリアの移動を電子で行う場合に関して説明するが、本発明の不揮発性半導体装置はこれに限られるものでない。
【００８１】
まず、半導体基板１００に素子を分離した領域１０４、１０６、１０８、１１０（以下、領域１０４、１０６、１０８、１１０とも記す）を形成し、当該領域１０４、１０６、１０８、１１０の表面に第１の絶縁膜１１２、１１４、１１６、１１８を形成する。そして、当該第１の絶縁膜１１２、１１４、１１６、１１８を覆うように浮遊ゲート電極１２０（ゲルマニウム（Ｇｅ）を主成分とする膜）を形成する（図１７（Ａ）参照）。半導体基板１００に設けられた領域１０４、１０６、１０８、１１０は、それぞれ絶縁膜１０２（フィールド酸化膜ともいう）によって分離されている。また、本実施例では、半導体基板１００としてｎ型の導電型を有する単結晶シリコン基板を用い、半導体基板１００の領域１０６、１０８、１１０にｐウェル１０７を設けた例を示している。
【００８２】
また、基板１００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【００８３】
素子分離領域１０４、１０６、１０８、１１０は、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を適宜用いることができる。
【００８４】
半導体基板１００の領域１０６、１０８、１１０に形成されたｐウェルは、半導体基板１００にｐ型の導電型を有する不純物元素を選択的に導入することによって形成することができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
【００８５】
なお、本実施例では、半導体基板１００としてｎ型の導電型を有する半導体基板を用いているため、領域１０４には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域１０４にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域１０４にｎ型を示す不純物元素を導入してｎウェルを形成し、領域１０６、１０８、１１０には不純物元素の導入を行わない構成としてもよい。
【００８６】
第１の絶縁膜１１２、１１４、１１６、１１８は、熱処理を行い半導体基板１００に設けられた領域１０４、１０６、１０８、１１０の表面を酸化させることにより酸化シリコン膜で形成することができる。また、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有する膜（酸化窒化シリコン膜）との積層構造で形成することができる。
【００８７】
他にも、プラズマ処理を用いて第１の絶縁膜１１２、１１４、１１６、１１８を形成してもよい。例えば、半導体基板１００に設けられた領域１０４、１０６、１０８、１１０の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、第１の絶縁膜１１２、１１４、１１６、１１８として酸化シリコン（ＳｉＯｘ）膜又は窒化シリコン（ＳｉＮｘ）膜を形成することができる。また、高密度プラズマ処理により領域１０４、１０６、１０８、１１０の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域１０４、１０６、１０８、１１０の表面に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に（酸化窒化シリコン膜）が形成され、第１の絶縁膜１１２、１１４、１１６、１１８は酸化シリコン膜と酸化窒化シリコン膜とが積層された膜となる。また、熱酸化法により領域１０４、１０６、１０８、１１０の表面に酸化シリコン膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
【００８８】
本実施例では、第１の絶縁膜１１２、１１４、１１６、１１８を１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下で形成する。例えば、熱処理により領域１０４、１０６、１０８、１１０に酸化処理を行い当該領域１０４、１０６、１０８、１１０の表面に概略５ｎｍの酸化シリコン膜を形成した後、高密度プラズマ処理により窒化処理を行い酸化シリコン膜の表面に概略２ｎｍの酸化窒化シリコン膜を形成する。また、このとき、熱処理と高密度プラズマ処理による窒化処理は大気に一度も曝されることなく連続して行うことが好ましい。熱処理と高密度プラズマ処理を連続して行うことによって、汚染物の混入の防止や生産効率の向上を実現することができる。
【００８９】
なお、高密度プラズマ処理により被処理物（本実施例では半導体基板１００）を酸化する場合には、酸素を含む雰囲気下（例えば、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ２）と希ガス雰囲気下）で行う。一方、高密度プラズマ処理により被処理物を窒化する場合には、窒素を含む雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。
【００９０】
希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。高密度プラズマ処理を希ガス雰囲気中で行った場合、第１の絶縁膜１１２、１１４、１１６、１１８は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでいる場合があり、Ａｒを用いた場合には第１の絶縁膜１１２、１１４、１１６、１１８にＡｒが含まれている場合がある。
【００９１】
高密度プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３以上であり、プラズマの電子温度が１．５ｅＶ以下で行う。より詳しくは、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、半導体基板１００上に形成された被処理物（本実施例では、半導体基板１００）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化膜または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。プラズマを形成するための周波数としては、マイクロ波（例えば、２．４５ＧＨｚ）等の高周波を用いることができる。
【００９２】
本実施例では、高密度プラズマ処理により被処理物の酸化処理を行う場合、酸素（Ｏ２）、水素（Ｈ２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、酸素を０．１ｓｃｃｍ乃至１００ｓｃｃｍ、水素を０．１ｓｃｃｍ乃至１００ｓｃｃｍ、アルゴンを１００ｓｃｃｍ乃至５０００ｓｃｃｍとして導入すればよい。なお、酸素：水素：アルゴン＝１：１：１００の比率で混合ガスを導入することが好ましい。例えば、酸素を５ｓｃｃｍ、水素を５ｓｃｃｍ、アルゴンを５００ｓｃｃｍとして導入すればよい。
【００９３】
高密度プラズマ処理により窒化処理を行う場合、窒素（Ｎ２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、窒素を２０ｓｃｃｍ乃至２０００ｓｃｃｍ、アルゴンを１００ｓｃｃｍ乃至１００００ｓｃｃｍとして導入すればよい。例えば、窒素を２００ｓｃｃｍ、アルゴンを１０００ｓｃｃｍとして導入すればよい。
【００９４】
本実施例では、半導体基板１００において、メモリ部に設けられた領域１０８上に形成される第１の絶縁膜１１６は、後に完成する不揮発性メモリ素子において、トンネル酸化膜として機能する。従って、第１の絶縁膜１１６の膜厚が薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、第１の絶縁膜１１６の膜厚が薄いほど、後に形成される浮遊ゲート電極に低電圧で電荷を蓄積させることが可能となるため、不揮発性半導体記憶装置の消費電力を低減することができる。そのため、第１の絶縁膜１１２、１１４、１１６、１１８は、膜厚を薄く形成することが好ましい。
【００９５】
浮遊ゲート電極１２０は、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム合金等のゲルマニウムを含む膜で形成することができる。本実施例では、浮遊ゲート電極１２０として、ゲルマニウム元素を含む雰囲気中（例えば、ＧｅＨ４）でプラズマＣＶＤ法を行うことにより、ゲルマニウムを主成分とする膜を１ｎｍ以上２０ｎｍ以下、好ましくは５ｎｍ以上１０ｎｍ以下で形成する。このように、半導体基板１００として単結晶シリコン基板を用い、当該シリコン基板のある領域上にトンネル酸化膜として機能する第１の絶縁膜を介してシリコンよりエネルギーギャップの小さいゲルマニウムを含む膜を浮遊ゲート電極として設けた場合、シリコン基板のある領域の電荷に対する絶縁膜により形成される第１の障壁に対して浮遊ゲート電極の電荷に対する絶縁膜により形成される第２の障壁がエネルギー的に高くなる。その結果、シリコン基板のある領域から浮遊ゲート電極へ電荷を注入しやすくすることができ、浮遊ゲート電極から電荷が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることができる。
【００９６】
次に、半導体基板１００の領域１０４、１０６、１１０上に形成された、第１の絶縁膜１１２、１１４、１１８と浮遊ゲート電極１２０を選択的に除去し、領域１０８上に形成された、第１の絶縁膜１１６と浮遊ゲート電極１２０を残存させる。本実施例では、半導体基板１００において、メモリ部に設けられた領域１０８、第１の絶縁膜１１６、浮遊ゲート電極１２０を選択的にレジストマスクで覆い、領域１０４、１０６、１１０上に形成された、第１の絶縁膜１１２、１１４、１１８と浮遊ゲート電極１２０をエッチングすることによって選択的に除去する（図１７（Ｂ）参照）。
【００９７】
次に、半導体基板１００の領域１０４、１０６、１１０と、領域１０８の上方に形成された浮遊ゲート電極１２０の一部を選択的に覆うようにレジストマスク１２２を形成し、当該レジストマスク１２２に覆われていない浮遊ゲート電極１２０をエッチングして選択的に除去することによって、浮遊ゲート電極１２０の一部を残存させ、浮遊ゲート電極１２１を形成する（図１７（Ｃ）参照）。
【００９８】
次に、半導体基板１００の領域１１０の特定の領域に不純物領域を形成する。本実施例では、レジストマスク１２２を除去後、領域１０４、１０６、１０８と、領域１１０の一部を選択的に覆うようにレジストマスク１２４を形成し、当該レジストマスク１２４に覆われていない領域１１０に不純物元素を導入することによって、不純物領域１２６を形成する（図１８（Ａ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本実施例では、不純物元素として、リン（Ｐ）を領域１１０に導入する。
【００９９】
次に、半導体基板１００の領域１０４、１０６、１１０と、領域１０８の上方に形成された第１の絶縁膜１１６と浮遊ゲート電極１２１を覆うように第２の絶縁膜１２８を形成する（図１８（Ｂ）参照）。
【０１００】
第２の絶縁膜１２８は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ、（ｘ＞ｙ））、窒化酸化シリコン（ＳｉＮｘＯｙ、（ｘ＞ｙ））等の絶縁材料を用いて単層又は積層して形成する。例えば、第２の絶縁膜１２８を単層で設ける場合には、ＣＶＤ法により酸化窒化シリコン膜又は窒化酸化シリコン膜を５ｎｍ以上５０ｎｍ以下の膜厚で形成する。また、第２の絶縁膜１２８を３層構造で設ける場合には、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２の絶縁膜として窒化シリコン膜を形成し、第３の絶縁膜として酸化窒化シリコン膜を形成する。また、他にも第２の絶縁膜１２８として、ゲルマニウムの酸化物又は窒化物を用いてもよい。
【０１０１】
なお、領域１０８の上方に形成された第２の絶縁膜１２８は、後に完成する不揮発性メモリ素子においてコントロール絶縁膜として機能し、領域１１０の上方に形成された第２の絶縁膜１２８は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
【０１０２】
次に、領域１０８、１１０の上方に形成された第２の絶縁膜１２８を覆うようにレジストマスク１３０を選択的に形成し、領域１０４、１０６上に形成された第２の絶縁膜１２８を選択的に除去する（図１８（Ｃ）参照）。
【０１０３】
次に、領域１０４、１０６を覆うように第３の絶縁膜１３２、１３４をそれぞれ形成する（図１９（Ａ）参照）。
【０１０４】
第３の絶縁膜１３２、１３４は、上記第１の絶縁膜１１２、１１４、１１６、１１８の形成方法で示したいずれかの方法を用いて形成する。例えば、熱処理を行い半導体基板１００に設けられた領域１０４、１０６の表面を酸化させることにより酸化シリコン膜で第３の絶縁膜１３２、１３４を形成することができる。また、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有する膜（酸化窒化シリコン膜）との積層構造で形成してもよい。
【０１０５】
他にも、上述したように、プラズマ処理を用いて第３の絶縁膜１３２、１３４を形成してもよい。例えば、半導体基板１００に設けられた領域１０４、１０６の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、第３の絶縁膜１３２、１３４として酸化シリコン（ＳｉＯｘ）膜又は窒化シリコン（ＳｉＮｘ）膜で形成することができる。また、高密度プラズマ処理により領域１０４、１０６の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域１０４、１０６の表面に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に酸化窒化シリコン膜が形成され、第３の絶縁膜１３２、１３４は酸化シリコン膜と酸化窒化シリコン膜とが積層された膜となる。また、熱酸化法により領域１０４、１０６の表面に酸化シリコン膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
【０１０６】
なお、第３の絶縁膜１３２、１３４を熱酸化法や高密度プラズマ処理で形成する際に、半導体基板１００の領域１０８、１１０の上方に形成された第２の絶縁膜１２８の表面にも、酸化膜又は酸化窒化膜が形成される場合がある。また、半導体基板１００の領域１０４、１０６に形成された第３の絶縁膜１３２、１３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
【０１０７】
次に、領域１０４、１０６の上方に形成された第３の絶縁膜１３２、１３４、領域１０８、１１０の上方に形成された第２の絶縁膜１２８を覆うように導電膜を形成する（図１９（Ｂ）参照）。本実施例では、導電膜として、導電膜１３６と導電膜１３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０１０８】
導電膜１３６、１３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
【０１０９】
本実施例では、導電膜１３６として窒化タンタルを用いて形成し、その上に導電膜１３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜１３６として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜１３８として、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
【０１１０】
次に、積層して設けられた導電膜１３６、１３８を選択的にエッチングして除去することによって、領域１０４、１０６、１０８、１１０の上方の一部に導電膜１３６、１３８を残存させ、それぞれゲート電極１４０、１４２、１４６及び制御ゲート電極１４４を形成する（図１９（Ｃ）参照）。なお、半導体基板１００においてメモリ部に設けられた領域１０８の上方に形成される制御ゲート電極１４４は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。
【０１１１】
次に、領域１０４を覆うようにレジストマスク１４８を選択的に形成し、当該レジストマスク１４８、ゲート電極１４２、１４６及び制御ゲート電極１４４をマスクとして領域１０６、１０８、１１０に不純物元素を導入することによって不純物領域を形成する（図２０（Ａ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本実施例では、不純物元素として、リン（Ｐ）を用いる。
【０１１２】
図２０（Ａ）においては、不純物元素を導入することによって、領域１０６にソース領域又はドレイン領域を形成する不純物領域１５２とチャネル形成領域１５０が形成される。また、領域１０８には、ソース領域又はドレイン領域を形成する不純物領域１５６とＬＤＤ領域を形成する低濃度不純物領域１５８とチャネル形成領域１５４が形成される。また、領域１１０には、ソース領域又はドレイン領域を形成する不純物領域１６２とＬＤＤ領域を形成する低濃度不純物領域１６４とチャネル形成領域１６０が形成される。
【０１１３】
領域１０８に形成される低濃度不純物領域１５８は、図２０（Ａ）において導入された不純物元素が浮遊ゲート電極１２１を突き抜けることによって形成される。従って、領域１０８において、制御ゲート電極１４４及び浮遊ゲート電極１２１の双方と重なる領域にチャネル形成領域１５４が形成され、浮遊ゲート電極１２１と重なり制御ゲート電極１４４と重ならない領域に低濃度不純物領域１５８が形成され、浮遊ゲート電極１２１及び制御制御ゲート電極１４４の双方と重ならない領域に高濃度不純物領域１５６が形成される。
【０１１４】
次に、領域１０６、１０８、１１０を覆うようにレジストマスク１６６を選択的に形成し、当該レジストマスク１６６、ゲート電極１４０をマスクとして領域１０４に不純物元素を導入することによって不純物領域を形成する（図２０（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本実施例では、図２０（Ａ）で領域１０６、１０８、１１０に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、領域１０４にソース領域又はドレイン領域を形成する不純物領域１７０とチャネル形成領域１６８を形成される。
【０１１５】
次に、第２の絶縁膜１２８、第３の絶縁膜１３２、１３４、ゲート電極１４０、１４２、１４６及び制御ゲート電極１４４を覆うように絶縁膜１７２を形成し、当該絶縁膜１７２上に領域１０４、１０６、１０８、１１０にそれぞれ形成された不純物領域１７０、１５２、１５６、１６２と電気的に接続する導電膜１７４を形成する（図２０（Ｃ）参照）。
【０１１６】
絶縁膜１７２は、ＣＶＤ法やスパッタ法等により、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ、（ｘ＞ｙ））、窒化酸化シリコン（ＳｉＮｘＯｙ、（ｘ＞ｙ））等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１１７】
導電膜１７４は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料に相当する。導電膜１７４は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン（ＴｉＮ）膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１７４を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【０１１８】
本実施例の不揮発性半導体記憶装置は、回路の構成に合わせてトランジスタにおけるゲート絶縁層の膜厚を異ならせることにより、低消費電力化を図ることができる。また、不揮発性半導体記憶装置の動作の安定化を図ることができる。具体的には、ロジック部を構成するトランジスタのゲート絶縁層の膜厚を薄くすることで、しきい値電圧のばらつきを小さくすることができ、低電圧で駆動させることが可能となる。メモリ部の選択トランジスタのゲート絶縁層の膜厚を厚くすることで、不揮発性メモリ素子に対する書き込み及び消去動作において、ロジック部よりも高電圧が適用される場合においても、動作の安定性を高めることができる。不揮発性メモリ素子においては、半導体基板から浮遊ゲート電極へ電荷を注入しやすくすることができ、浮遊ゲート電極から電荷が消失することを防ぐことができる。すなわち、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。本実施例によれば、このような優れた効果を奏する不揮発性半導体記憶装置を連続した工程で作製することが可能となる。
【０１１９】
本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
【実施例２】
【０１２０】
本実施例では、上記実施例１と異なる不揮発性半導体記憶装置の作製方法に関して図面を参照して説明する。なお、上記実施例と同じものを指す場合には同様の符号を用いて示し説明を省略する。なお、図２１乃至図２３において、Ａ−Ｂ間及びＣ−Ｄ間はロジック部に設けられるトランジスタを示し、Ｅ−Ｆ間はメモリ部に設けられる不揮発性メモリ素子を示し、Ｇ−Ｈ間はメモリ部に設けられるトランジスタを示している。また、本実施例では、Ａ−Ｂ間に設けられるトランジスタをｐチャネル型、Ｃ−Ｄ間、Ｇ−Ｈ間に設けるトランジスタをｎチャネル型、Ｅ−Ｆ間に設けられる不揮発性メモリ素子のキャリアの移動を電子で行う場合に関して説明するが、本発明の不揮発性半導体装置はこれに限られるものでない。
【０１２１】
まず、図１７（Ｃ）まで、同様に形成後、レジストマスク１２２を除去し、領域１０４、１０６、１１０と、領域１０８の上方に形成された第１の絶縁膜１１６と浮遊ゲート電極１２１を覆うように第２の絶縁膜１２８を形成する（図２１（Ａ）参照）。
【０１２２】
次に、領域１０８、１１０の上方に形成された第２の絶縁膜１２８を覆うようにレジストマスク１３０を選択的に形成し、領域１０４、１０６上に形成された第２の絶縁膜１２８を選択的に除去する（図２１（Ｂ）参照）。
【０１２３】
次に、領域１０４、１０６を覆うように第３の絶縁膜１３２、１３４をそれぞれ形成する（図２１（Ｃ）参照）。
【０１２４】
次に、領域１０４、１０６の上方に形成された第３の絶縁膜１３２、１３４、領域１０８、１１０の上方に形成された第２の絶縁膜１２８を覆うように導電膜を形成する（図２２（Ａ）参照）。本実施例では、導電膜として、導電膜１３６と導電膜１３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０１２５】
次に、積層して設けられた導電膜１３６、１３８を選択的にエッチングして除去することによって、領域１０４、１０６、１０８、１１０の上方の一部に導電膜１３６、１３８を残存させ、それぞれゲート電極１４０、１４２、１４６及び制御ゲート電極１４４を形成する（図２２（Ｂ）参照）。なお、ゲート電極１４０は、残存した導電膜１３６、１３８により積層して設けられた導電膜１８２ａ、１８４ａを有している。また、本実施例では、ゲート電極１４０において、下方に形成される導電膜１８２ａの幅（キャリアがチャネル形成領域を流れる方向（ソース領域とドレイン領域を結ぶ方向）に概略平行な方向に対する幅）が導電膜１８４ａの幅より大きくなるようにする。同様に、ゲート電極１４２においては導電膜１８２ｂと導電膜１８２ｂより幅の小さい１８４ｂを順に積層して形成し、制御ゲート電極１４４においては導電膜１８２ｃと導電膜１８２ｃより幅の小さい１８４ｃを順に積層して形成し、ゲート電極１４６においては導電膜１８２ｄと導電膜１８２ｄより幅の小さい１８４ｄを順に積層して形成する。
【０１２６】
次に、領域１０４を覆うようにレジストマスク１４８を選択的に形成し、当該レジストマスク１４８、ゲート電極１４２、１４６、及び制御ゲート電極１４４をマスクとして領域１０６、１０８、１１０に不純物元素を導入することによって不純物領域を形成する（図２２（Ｃ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本実施例では、不純物元素として、リン（Ｐ）を用いる。
【０１２７】
図２２（Ｃ）においては、不純物元素を導入することによって、領域１０６にソース領域又はドレイン領域を形成する高濃度不純物領域１５２とＬＤＤ領域を形成する低濃度不純物領域１８６とチャネル形成領域１５０が形成される。また、領域１０８には、ソース領域又はドレイン領域を形成する不純物領域１５６とＬＤＤ領域を形成する低濃度不純物領域１５８とチャネル形成領域１５４が形成される。また、領域１１０には、ソース領域又はドレイン領域を形成する高濃度不純物領域１６２とＬＤＤ領域を形成する低濃度不純物領域１６４とチャネル形成領域１６０が形成される。
【０１２８】
領域１０６に形成される低濃度不純物領域１８６は、図２２（Ｃ）において導入された不純物元素が導電膜１８２ｂを突き抜けることによって形成される。従って、領域１０６において、導電膜１８２ｂ及び導電膜１８４ｂの双方と重なる領域にチャネル形成領域１５０が形成され、導電膜１８２ｂと重なり導電膜１８４ｂと重ならない領域に低濃度不純物領域１８６が形成され、導電膜１８２ｂ及び導電膜１８４ｂの双方と重ならない領域に高濃度不純物領域１５２が形成される。
【０１２９】
また、領域１０８に形成される低濃度不純物領域１５８は、図２２（Ｃ）において導入された不純物元素が浮遊ゲート電極１２１を突き抜けることによって形成される。従って、領域１０８において、導電膜１８２ｃ及び浮遊ゲート電極１２１の双方と重なる領域にチャネル形成領域１５４が形成され、浮遊ゲート電極１２１と重なり導電膜１８２ｃと重ならない領域に低濃度不純物領域１５８が形成され、浮遊ゲート電極１２１及び導電膜１８２ｃの双方と重ならない領域に高濃度不純物領域１５６が形成される。なお、導電膜１８２ｃの膜厚を薄く形成した場合には、領域１０８において導電膜１８２ｃ及び浮遊ゲート電極１２１の双方と重なり且つ導電膜１８４ｃと重ならない領域に低濃度不純物領域１５８と同等又はそれより低い濃度を有する低濃度不純物領域が形成される場合がある。
【０１３０】
領域１１０に形成される低濃度不純物領域１６４は、図２２（Ｃ）において導入された不純物元素が導電膜１８２ｄを突き抜けることによって形成される。従って、領域１１０において、導電膜１８２ｄ及び導電膜１８４ｄの双方と重なる領域にチャネル形成領域１６０が形成され、導電膜１８２ｄと重なり導電膜１８４ｄと重ならない領域に低濃度不純物領域１６４が形成され、導電膜１８２ｄ及び導電膜１８４ｄの双方と重ならない領域に高濃度不純物領域１６２が形成される。
【０１３１】
次に、領域１０６、１０８、１１０を覆うようにレジストマスク１６６を選択的に形成し、当該レジストマスク１６６、ゲート電極１４０をマスクとして領域１０４に不純物元素を導入することによって不純物領域を形成する（図２３（Ａ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本実施例では、図２２（Ｃ）で領域１０６、１０８、１１０に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、領域１０４にソース領域又はドレイン領域を形成する高濃度不純物領域１７０とＬＤＤ領域を形成する低濃度不純物領域１８８とチャネル形成領域１６８を形成される。
【０１３２】
領域１０４に形成される低濃度不純物領域１８８は、図２３（Ａ）において導入された不純物元素が導電膜１８２ａを突き抜けることによって形成される。従って、領域１０４において、導電膜１８２ａ及び導電膜１８４ａの双方と重なる領域にチャネル形成領域１６８が形成され、導電膜１８２ａと重なり導電膜１８４ａと重ならない領域に低濃度不純物領域１８８が形成され、導電膜１８２ａ及び導電膜１８４ａの双方と重ならない領域に高濃度不純物領域１７０が形成される。
【０１３３】
次に、第２の絶縁膜１２８、第３の絶縁膜１３２、１３４、ゲート電極１４０、１４２、１４６及び制御ゲート電極１４４を覆うように絶縁膜１７２を形成し、当該絶縁膜１７２上に領域１０４、１０６、１０８、１１０にそれぞれ形成された不純物領域１７０、１５２、１５６、１６２と電気的に接続する導電膜１７４を形成する（図２３（Ｂ）参照）。
【０１３４】
本実施例の不揮発性半導体記憶装置は、回路の構成に合わせてトランジスタにおけるゲート絶縁層の膜厚を異ならせることにより、低消費電力化を図ることができる。また、不揮発性半導体記憶装置の動作の安定化を図ることができる。具体的には、ロジック部を構成するトランジスタのゲート絶縁層の膜厚を薄くすることで、しきい値電圧のばらつきを小さくすることができ、低電圧で駆動させることが可能となる。メモリ部の選択トランジスタのゲート絶縁層の膜厚を厚くすることで、不揮発性メモリ素子に対する書き込み及び消去動作において、ロジック部よりも高電圧が適用される場合においても、動作の安定性を高めることができる。不揮発性メモリ素子においては、半導体基板から浮遊ゲート電極へ電荷を注入しやすくすることができ、浮遊ゲート電極から電荷が消失することを防ぐことができる。すなわち、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。本実施例によれば、このような優れた効果を奏する不揮発性半導体記憶装置を連続した工程で作製することが可能となる。
【０１３５】
本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
【実施例３】
【０１３６】
本実施例では、上記実施例１又は２と異なる不揮発性半導体記憶装置の作製方法に関して図面を参照して説明する。なお、上記実施例１又は２と同じものを指す場合には同様の符号を用いて示し説明を省略する。なお、図２７乃至図２９において、Ａ−Ｂ間及びＣ−Ｄ間はロジック部に設けられるトランジスタを示し、Ｅ−Ｆ間はメモリ部に設けられる不揮発性メモリ素子を示し、Ｇ−Ｈ間はメモリ部に設けられるトランジスタを示している。また、本実施例では、Ａ−Ｂ間に設けられるトランジスタをｐチャネル型、Ｃ−Ｄ間、Ｇ−Ｈ間に設けるトランジスタをｎチャネル型、Ｅ−Ｆ間に設けられる不揮発性メモリ素子のキャリアの移動を電子で行う場合に関して説明するが、本発明の不揮発性半導体装置はこれに限られるものでない。
【０１３７】
まず、上記実施例１の図１７（Ｃ）まで、同様に形成後、レジストマスク１２２をマスクとして領域１０８に不純物元素を導入することによって不純物領域１９０を形成する（図２７（Ａ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本実施例では、不純物元素として、リン（Ｐ）を領域１０８に導入する。
【０１３８】
次に、領域１０４、１０６、１１０と、領域１０８の上方に形成された第１の絶縁膜１１６と浮遊ゲート電極１２１を覆うように第２の絶縁膜１２８を形成する（図２７（Ｂ）参照）。
【０１３９】
次に、領域１０８、１１０の上方に形成された第２の絶縁膜１２８を覆うようにレジストマスク１３０を選択的に形成し、領域１０４、１０６上に形成された第２の絶縁膜１２８を選択的に除去する（図２７（Ｃ）参照）。
【０１４０】
次に、領域１０４、１０６を覆うように第３の絶縁膜１３２、１３４をそれぞれ形成する（図２８（Ａ）参照）。
【０１４１】
次に、領域１０４、１０６の上方に形成された第３の絶縁膜１３２、１３４、領域１０８、１１０の上方に形成された第２の絶縁膜１２８を覆うように導電膜を形成する（図２８（Ｂ）参照）。本実施例では、導電膜として、導電膜１３６と導電膜１３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０１４２】
次に、積層して設けられた導電膜１３６、１３８を選択的にエッチングして除去することによって、領域１０４、１０６、１０８、１１０の上方の一部に導電膜１３６、１３８を残存させ、それぞれゲート電極１４０、１４２、１４６及び制御ゲート電極１４４を形成する（図２８（Ｃ）参照）。
【０１４３】
なお、本実施例では、領域１０８上に形成される制御ゲート電極１４４が浮遊ゲート電極１２１の幅（少なくともキャリアがチャネルを流れる方向に概略平行な方向に対する幅）よりも大きくなるように形成する。
【０１４４】
次に、領域１０４を覆うようにレジストマスク１４８を選択的に形成し、当該レジストマスク１４８、ゲート電極１４２、１４６及び制御ゲート電極１４４をマスクとして領域１０６、１０８、１１０に不純物元素を導入することによって不純物領域を形成する（図２９（Ａ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本実施例では、不純物元素として、リン（Ｐ）を用いる。
【０１４５】
図２９（Ａ）においては、不純物元素を導入することによって、領域１０６にソース領域又はドレイン領域を形成する高濃度不純物領域１５２とチャネル形成領域１５０が形成される。また、領域１０８には、ソース領域又はドレイン領域を形成する不純物領域１５６とＬＤＤ領域を形成する低濃度不純物領域１５８とチャネル形成領域１５４が形成される。また、領域１１０には、ソース領域又はドレイン領域を形成する高濃度不純物領域１６２とチャネル形成領域１６０が形成される。
【０１４６】
次に、領域１０６、１０８、１１０を覆うようにレジストマスク１６６を選択的に形成し、当該レジストマスク１６６、ゲート電極１４０をマスクとして領域１０４に不純物元素を導入することによって不純物領域を形成する（図２９（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本実施例では、図２９（Ａ）で領域１０６、１０８、１１０に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、領域１０４にソース領域又はドレイン領域を形成する高濃度不純物領域１７０とチャネル形成領域１６８を形成される。
【０１４７】
次に、第２の絶縁膜１２８、第３の絶縁膜１３２、１３４、ゲート電極１４０、１４２、１４６及び制御ゲート電極１４４を覆うように絶縁膜１７２を形成し、当該絶縁膜１７２上に領域１０４、１０６、１０８、１１０にそれぞれ形成された不純物領域１７０，１５２、１５６、１６２と電気的に接続する導電膜１７４を形成する（図２９（Ｃ）参照）。
【０１４８】
本実施例の不揮発性半導体記憶装置は、回路の構成に合わせてトランジスタにおけるゲート絶縁層の膜厚を異ならせることにより、低消費電力化を図ることができる。また、不揮発性半導体記憶装置の動作の安定化を図ることができる。具体的には、ロジック部を構成するトランジスタのゲート絶縁層の膜厚を薄くすることで、しきい値電圧のばらつきを小さくすることができ、低電圧で駆動させることが可能となる。メモリ部の選択トランジスタのゲート絶縁層の膜厚を厚くすることで、不揮発性メモリ素子に対する書き込み及び消去動作において、ロジック部よりも高電圧が適用される場合においても、動作の安定性を高めることができる。不揮発性メモリ素子においては、半導体基板から浮遊ゲート電極へ電荷を注入しやすくすることができ、浮遊ゲート電極から電荷が消失することを防ぐことができる。すなわち、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。本実施例によれば、このような優れた効果を奏する不揮発性半導体記憶装置を連続した工程で作製することが可能となる。
【０１４９】
本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
【実施例４】
【０１５０】
本実施例では、上記実施例１乃至３と異なる不揮発性半導体記憶装置の作製方法に関して図面を参照して説明する。なお、上記実施例１乃至３のいずれかに示したものと同じものを指す場合には同様の符号を用いて示し説明を省略する。なお、図２４乃至図２６において、Ａ−Ｂ間及びＣ−Ｄ間はロジック部に設けられるトランジスタを示し、Ｅ−Ｆ間はメモリ部に設けられる不揮発性メモリ素子を示し、Ｇ−Ｈ間はメモリ部に設けられるトランジスタを示している。また、本実施例では、Ａ−Ｂ間に設けられるトランジスタをｐチャネル型、Ｃ−Ｄ間、Ｇ−Ｈ間に設けるトランジスタをｎチャネル型、Ｅ−Ｆ間に設けられる不揮発性メモリ素子のキャリアの移動を電子で行う場合に関して説明するが、本発明の不揮発性半導体装置はこれに限られるものでない。
【０１５１】
まず、図１７（Ｂ）まで同様に形成した後、図１８（Ａ）に示したように、領域１０４、１０６、１０８と、領域１１０の一部を選択的に覆うようにレジストマスクを形成し、当該レジストマスクに覆われていない領域１１０に不純物元素を導入することによって、不純物領域１２６を形成する。そして、レジストマスクを除去し、領域１０４、１０６、１１０と、領域１０８の上方に形成された第１の絶縁膜１１６と浮遊ゲート電極１２０を覆うように第２の絶縁膜１２８を形成する（図２４（Ａ）参照）。
【０１５２】
次に、領域１０８、１１０の上方に形成された第２の絶縁膜１２８を覆うようにレジストマスク１３０を選択的に形成し、領域１０４、１０６上に形成された第２の絶縁膜１２８を選択的に除去する（図２４（Ｂ）参照）。
【０１５３】
次に、領域１０４、１０６を覆うように第３の絶縁膜１３２、１３４をそれぞれ形成する（図２４（Ｃ）参照）。
【０１５４】
次に、領域１０４、１０６の上方に形成された第３の絶縁膜１３２、１３４、領域１０８、１１０の上方に形成された第２の絶縁膜１２８を覆うように導電膜を形成する（図２５（Ａ）参照）。本実施例では、導電膜として、導電膜１３６と導電膜１３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０１５５】
次に、積層して設けられた導電膜１３６、１３８を選択的にエッチングして除去することによって、領域１０４、１０６、１０８、１１０の上方の一部に導電膜１３６、１３８を残存させ、それぞれゲート電極１４０、１４２、１４６及び制御ゲート電極１４４を形成する（図２５（Ｂ）参照）。また、本実施例では、ゲート電極１４０、１４２、１４６及び制御ゲート電極１４４と重ならない領域１０４、１０６、１０８、１１０の表面を露出させる。
【０１５６】
具体的には、領域１０４において、ゲート電極１４０の下方に形成された第３の絶縁膜１３２のうち当該ゲート電極１４０と重ならない部分を選択的に除去し、ゲート電極１４０と第３の絶縁膜１３２の端部が概略一致するように形成する。また、領域１０６において、ゲート電極１４２の下方に形成された第３の絶縁膜１３４のうち当該ゲート電極１４２と重ならない部分を選択的に除去し、ゲート電極１４２と第３の絶縁膜１３４の端部が概略一致するように形成する。また、領域１０８において、制御ゲート電極１４４の下方に形成された第２の絶縁膜１２８、浮遊ゲート電極１２０、第１の絶縁膜１１６のうち当該制御ゲート電極１４４と重ならない部分を選択的に除去し、制御ゲート電極１４４と第２の絶縁膜１２８、浮遊ゲート電極１２１及び第１の絶縁膜１１６の端部が概略一致するように形成する。また、領域１１０において、ゲート電極１４６の下方に形成された第２の絶縁膜１２８うち当該ゲート電極１４６と重ならない部分を選択的に除去し、ゲート電極１４６と第２の絶縁膜１２８の端部が概略一致するように形成する。
【０１５７】
この場合、ゲート電極１４０、１４２、１４６及び制御ゲート電極１４４の形成と同時に重ならない部分の絶縁膜等を除去してもよいし、ゲート電極１４０、１４２、１４６及び制御ゲート電極１４４を形成後残存したレジストマスク又は当該ゲート電極１４０、１４２、１４６及び制御ゲート電極１４４をマスクとして重ならない部分の絶縁膜等を除去してもよい。
【０１５８】
次に、領域１０４を覆うようにレジストマスク１４８を選択的に形成し、当該レジストマスク１４８、ゲート電極１４２、１４６及び制御ゲート電極１４４をマスクとして領域１０６、１０８、１１０に不純物元素を導入することによって不純物領域を形成する（図２５（Ｃ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本実施例では、不純物元素として、リン（Ｐ）を用いる。
【０１５９】
図２５（Ｃ）においては、不純物元素を導入することによって、領域１０６にソース領域又はドレイン領域を形成する不純物領域１５２とチャネル形成領域１５０が形成される。また、領域１０８には、ソース領域又はドレイン領域を形成する不純物領域１５６とチャネル形成領域１５４が形成される。また、領域１１０には、ソース領域又はドレイン領域を形成する高濃度の不純物領域１６２とＬＤＤ領域を形成する低濃度不純物領域１６４とチャネル形成領域１６０が形成される。
【０１６０】
次に、領域１０６、１０８、１１０を覆うようにレジストマスク１６６を選択的に形成し、当該レジストマスク１６６、ゲート電極１４０をマスクとして領域１０４に不純物元素を導入することによって不純物領域を形成する（図２６（Ａ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本実施例では、図２５（Ｃ）で領域１０６、１０８、１１０に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、領域１０４にソース領域又はドレイン領域を形成する不純物領域１７０とチャネル形成領域１６８を形成される。
【０１６１】
なお、本実施例では、図２５（Ｃ）又は図２６（Ａ）において、ゲート電極１４０、１４２、１４６及び制御ゲート電極１４４と重ならない領域１０４、１０６、１０８、１１０を露出させた状態で不純物元素の導入を行っている。従って、領域１０４、１０６、１０８、１１０にそれぞれ形成されるチャネル形成領域１６８、１５０、１５４、１６０、はゲート電極１４０、１４２、１４６及び制御ゲート電極１４４と自己整合的に形成することができる。
【０１６２】
次に、露出した領域１０４、１０６、１０８、１１０とゲート電極１４０、１４２、１４６及び制御ゲート電極１４４を覆うように絶縁膜１９２を形成する（図２６（Ｂ）参照）。
【０１６３】
絶縁膜１９２は、ＣＶＤ法やスパッタ法等により、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ、（ｘ＞ｙ））、窒化酸化シリコン（ＳｉＮｘＯｙ、（ｘ＞ｙ））等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等を用いて単層又は積層構造で設けることができる。
【０１６４】
次に、第２の絶縁膜１２８、第３の絶縁膜１３２、１３４、ゲート電極１４０、１４２、１４６及び制御ゲート電極１４４を覆うように絶縁膜１７２を形成し、当該絶縁膜１７２上に領域１０４、１０６、１０８、１１０にそれぞれ形成された不純物領域１７０、１５２、１５６、１６２と電気的に接続する導電膜１７４を形成する（図２６（Ｃ）参照）。
【０１６５】
絶縁膜１７２としては、上記実施例１で説明したいずれかの材料を用いることができる。例えば、絶縁膜１９２として酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ、（ｘ＞ｙ））、窒化酸化シリコン（ＳｉＮｘＯｙ、（ｘ＞ｙ））等の酸素または窒素を有する無機材料を有する絶縁膜を用い、絶縁膜１７２としてエポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料で設けることができる。もちろん、絶縁膜１９２と絶縁膜１７２の双方を無機材料を有する絶縁膜で形成してもよい。
【０１６６】
本実施例の不揮発性半導体記憶装置は、回路の構成に合わせてトランジスタにおけるゲート絶縁層の膜厚を異ならせることにより、低消費電力化を図ることができる。また、不揮発性半導体記憶装置の動作の安定化を図ることができる。具体的には、ロジック部を構成するトランジスタのゲート絶縁層の膜厚を薄くすることで、しきい値電圧のばらつきを小さくすることができ、低電圧で駆動させることが可能となる。メモリ部の選択トランジスタのゲート絶縁層の膜厚を厚くすることで、不揮発性メモリ素子に対する書き込み及び消去動作において、ロジック部よりも高電圧が適用される場合においても、動作の安定性を高めることができる。不揮発性メモリ素子においては、半導体基板から浮遊ゲート電極へ電荷を注入しやすくすることができ、浮遊ゲート電極から電荷が消失することを防ぐことができる。すなわち、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。本実施例によれば、このような優れた効果を奏する不揮発性半導体記憶装置を連続した工程で作製することが可能となる。
【０１６７】
なお、本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
【実施例５】
【０１６８】
本実施例では、上記実施例と異なる不揮発性半導体記憶装置の作製方法に関して図面を参照して説明する。なお、図３６、３８および３９は上面図を示し、図３０乃至図３５は図３６、３８および３９におけるＡ−Ｂ間、Ｅ−Ｆ間の断面図を示しており、図３７は図３６、３８および３９におけるＣ−Ｄ間の断面図を示している。また、Ａ−Ｂ間はメモリ部に設けられるトランジスタと不揮発性メモリ素子を示し、Ｃ−Ｄ間はメモリ部に設けられる不揮発性メモリ素子を示し、Ｅ−Ｆ間はロジック部に設けられるトランジスタを示している。また、本実施例では、Ｅ−Ｆ間に示す基板２００の領域２１２に設けられるトランジスタをｐチャネル型、領域２１３に設けられるトランジスタをｎチャネル型とし、Ａ−Ｂ間に示す基板２００の領域２１４に設けられるトランジスタをｎチャネル型、不揮発性メモリ素子のキャリアの移動を電子で行う場合に関して説明するが、本発明の不揮発性半導体装置はこれに限られるものでない。
【０１６９】
まず、基板２００上に絶縁膜を形成する。本実施例では、ｎ型の導電型を有する単結晶シリコンを基板２００として用い、当該基板２００上に絶縁膜２０２と絶縁膜２０４を形成する（図３０（Ａ）参照）。例えば、基板２００に熱処理を行うことにより絶縁膜２０２として酸化シリコン（ＳｉＯｘ）を形成し、当該絶縁膜２０２上にＣＶＤ法を用いて窒化シリコン（ＳｉＮｘ）を成膜する。
【０１７０】
基板２００としては、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【０１７１】
また、絶縁膜２０４は、絶縁膜２０２を形成した後に高密度プラズマ処理により当該絶縁膜２０２を窒化することにより設けてもよい。なお、基板２００上に設ける絶縁膜は単層又は３層以上の積層構造で設けてもよい。
【０１７２】
次に、絶縁膜２０４上に選択的にレジストマスク２０６のパターンを形成し、当該レジストマスク２０６をマスクとして選択的にエッチングを行うことによって、基板２００に選択的に凹部２０８を形成する（図３０（Ｂ）参照）。基板２００、絶縁膜２０２、２０４のエッチングとしては、プラズマを利用したドライエッチングにより行うことができる。
【０１７３】
次に、レジストマスク２０６のパターンを除去した後、基板２００に形成された凹部２０８を充填するように絶縁膜２１０を形成する（図３０（Ｃ）参照）。
【０１７４】
絶縁膜２１０は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ、（ｘ＞ｙ））、窒化酸化シリコン（ＳｉＮｘＯｙ、（ｘ＞ｙ））等の絶縁材料を用いて形成する。本実施例では、絶縁膜２１０として、常圧ＣＶＤ法または減圧ＣＶＤ法によりＴＥＯＳ（テトラエチルオルソシリケート）ガスを用いて酸化シリコン膜を形成する。
【０１７５】
次に、研削処理、研磨処理又はＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行うことによって、基板２００の表面を露出させる。本実施例では、基板２００の表面を露出させることにより、基板２００の凹部２０８に形成された絶縁膜２１１間に領域２１２、２１３、２１４が設けられる。なお、絶縁膜２１１は、基板２００の表面に形成された絶縁膜２１０が研削処理、研磨処理又はＣＭＰ処理により除去されることにより得られたものである。続いて、ｐ型の導電型を有する不純物元素を選択的に導入することによって、基板２００の領域２１３、２１４にｐウェル２１５を形成する（図３１（Ａ）、図３６（Ａ）、（Ｂ）、図３７（Ａ）参照）。
【０１７６】
ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本実施例では、不純物元素として、ボロン（Ｂ）を領域２１３、２１４に導入する。
【０１７７】
なお、本実施例では、基板２００としてｎ型の導電型を有する半導体基板を用いているため、領域２１２には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域２１２にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。
【０１７８】
一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域２１２にｎ型を示す不純物元素を導入してｎウェルを形成し、領域２１３、２１４には不純物元素の導入を行わない構成としてもよい。
【０１７９】
次に、基板２００に設けられた領域２１２、２１３、２１４上に第１の絶縁膜２１６、２１８、２２０を形成する。そして、第１の絶縁膜２１６、２１８、２２０を覆うように浮遊ゲート電極２２２（ゲルマニウム（Ｇｅ）を主成分とする膜）を形成する（図３１（Ｂ）参照）。
【０１８０】
第１の絶縁膜２１６、２１８、２２０は、熱処理を行い基板２００に設けられた領域２１２、２１３、２１４の表面を酸化させることにより酸化シリコン膜で形成することができる。また、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有する膜（酸化窒化シリコン膜）との積層構造で形成することができる。
【０１８１】
他にも、上述したように、プラズマ処理を用いて第１の絶縁膜２１６、２１８、２２０を形成してもよい。例えば、基板２００に設けられた領域２１２、２１３、２１４の表面に高密度プラズマ処理により酸化処理又は窒化処理を行った場合、第１の絶縁膜２１６、２１８、２２０として酸化シリコン（ＳｉＯｘ）膜又は窒化シリコン（ＳｉＮｘ）膜が形成される。また、高密度プラズマ処理により領域２１２、２１３、２１４の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域２１２、２１３、２１４の表面に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に酸化窒化シリコン膜が形成され、第１の絶縁膜２１６、２１８、２２０は酸化シリコン膜と酸化窒化シリコン膜とが積層された膜となる。また、熱酸化法により領域２１２、２１３、２１４の表面に酸化シリコン膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
【０１８２】
本実施例において、基板２００においてメモリ部に設けられた領域２１４上に形成される第１の絶縁膜２２０は、後に完成する不揮発性メモリ素子において、トンネル酸化膜として機能する。従って、第１の絶縁膜２２０の膜厚が薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、第１の絶縁膜２２０の膜厚が薄いほど、浮遊ゲート電極２２２に低電圧で電荷を蓄積させることが可能となるため、不揮発性半導体記憶装置の消費電力を低減することができる。そのため、第１の絶縁膜２２０は、膜厚を薄く形成することが好ましい。
【０１８３】
浮遊ゲート電極２２２は、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム合金等のゲルマニウムを含む膜で形成することができる。本実施例では、浮遊ゲート電極２２２として、ゲルマニウム元素を含む雰囲気中（例えば、ＧｅＨ４）でプラズマＣＶＤ法を行うことにより、ゲルマニウムを主成分とする膜で形成する。このように、基板２００として単結晶シリコン基板を用い、当該シリコン基板のある領域上にトンネル酸化膜として機能する第１の絶縁膜を介してシリコンよりエネルギーギャップの小さいゲルマニウムを含む膜を浮遊ゲート電極として設けた場合、シリコン基板のある領域の電荷に対する絶縁膜により形成される第１の障壁に対して浮遊ゲート電極の電荷に対する絶縁膜により形成される第２の障壁がエネルギー的に高くなる。その結果、シリコン基板のある領域から浮遊ゲート電極へ電荷を注入しやすくすることができ、浮遊ゲート電極から電荷が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることができる。また、基板２００においてメモリ部に設けられた領域２１４の上方に形成される浮遊ゲート電極２２２は、後に完成する不揮発性メモリ素子において、フローティングゲートとして機能する。
【０１８４】
次に、浮遊ゲート電極２２２上にレジストマスク２２３を形成し、当該レジストマスク２２３をマスクとして浮遊ゲート電極２２２と、第１の絶縁膜２１６、２１８、２２０を選択的に除去する。本実施例では、基板２００において領域２１４の一部を覆うようにレジストマスク２２３を形成し、当該レジストマスク２２３に覆われていない浮遊ゲート電極２２２、第１の絶縁膜２１６、２１８、２２０を除去することによって、領域２１４に設けられた一部の第１の絶縁膜２２０と浮遊ゲート電極２２２を残存させ、第１の絶縁膜２２４、浮遊ゲート電極２２６とする（図３１（Ｃ）参照）。具体的には、領域２１４のうち、後に不揮発性メモリ素子が形成される領域に設けられた第１の絶縁膜２２０と浮遊ゲート電極２２２を残存させる。また、基板２００の領域２１２、２１３と領域２１４の一部の表面が露出する。
【０１８５】
次に、基板２００の領域２１２、２１３、２１４、浮遊ゲート電極２２２を覆うように第２の絶縁膜２２８を形成する（図３２（Ａ）参照）。
【０１８６】
第２の絶縁膜２２８は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ、（ｘ＞ｙ））、窒化酸化シリコン（ＳｉＮｘＯｙ、（ｘ＞ｙ））等の絶縁材料を用いて単層又は積層して形成する。例えば、第２の絶縁膜２２８を単層で設ける場合には、ＣＶＤ法により酸化窒化シリコン膜又は窒化酸化シリコン膜を５ｎｍ以上５０ｎｍ以下の膜厚で形成する。また、第２の絶縁膜２２８を３層構造で設ける場合には、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２の絶縁膜として窒化シリコン膜を形成し、第３の絶縁膜として酸化窒化シリコン膜を形成する。
【０１８７】
なお、基板２００の領域２１４における浮遊ゲート電極２２２上に形成された第２の絶縁膜２２８は、後に完成する不揮発性メモリ素子においてコントロール絶縁膜として機能し、一部の露出した領域２１４に形成された第２の絶縁膜２２８は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
【０１８８】
次に、基板２００の領域２１４に形成された第２の絶縁膜２２８を覆うようにレジストマスク２３０を選択的に形成し、基板２００の領域２１２、２１３に形成された第２の絶縁膜２２８を選択的に除去する（図３２（Ｂ）参照）。
【０１８９】
次に、基板２００の領域２１２、２１３の表面上に第３の絶縁膜２３２、２３４をそれぞれ形成する（図３２（Ｃ）参照）。
【０１９０】
第３の絶縁膜２３２、２３４は、上記第１の絶縁膜２１６、２１８、２２０の形成方法で示したいずれかの方法を用いて形成する。例えば、熱処理を行い基板２００に設けられた領域２１２、２１３の表面を酸化させることにより酸化シリコン膜で第３の絶縁膜２３２、２３４を形成することができる。また、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有する膜（酸化窒化シリコン膜）との積層構造で形成してもよい。
【０１９１】
他にも、上述したように、プラズマ処理を用いて第３の絶縁膜２３２、２３４を形成してもよい。例えば、基板２００に設けられた領域２１２、２１３の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、第３の絶縁膜２３２、２３４として酸化シリコン（ＳｉＯｘ）膜又は窒化シリコン（ＳｉＮｘ）膜で形成することができる。また、高密度プラズマ処理により領域２１２、２１３の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域２１２、２１３の表面に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に酸化窒化シリコン膜が形成され、第３の絶縁膜２３２、２３４は酸化シリコン膜と酸化窒化シリコン膜とが積層された膜となる。また、熱酸化法により領域２１２、２１３の表面に酸化シリコン膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
【０１９２】
なお、第３の絶縁膜２３２、２３４を熱酸化法や高密度プラズマ処理で形成する際に、基板２００の領域２１４の上方に形成された第２の絶縁膜２２８の表面にも、酸化膜又は酸化窒化膜が形成される場合がある。また、基板２００の領域２１２、２１３に形成された第３の絶縁膜２３２、２３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
【０１９３】
次に、基板２００に設けられた領域２１２、２１３の上方に形成された第３の絶縁膜２３２、２３４、領域２１４の上方に形成された第２の絶縁膜２２８を覆うように導電膜を形成する（図３３（Ａ）参照）。本実施例では、導電膜として、導電膜２３６と導電膜２３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０１９４】
導電膜２３６、２３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
【０１９５】
本実施例では、導電膜２３６として窒化タンタルを用いて形成し、その上に導電膜２３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜２３６として、窒化タンタル、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜２３８として、タングステン、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
【０１９６】
次に、積層して設けられた導電膜２３６、２３８を選択的にエッチングして除去することによって、基板２００の領域２１２、２１３、２１４の上方の一部に導電膜２３６、２３８を残存させ、それぞれゲート電極として機能する導電膜２４０、２４２、２４４、２４６を形成する（図３３（Ｂ）、図３７（Ｂ）参照）。また、本実施例では、基板２００において、導電膜２４０、２４２、２４４、２４６と重ならない領域２１２、２１３、２１４の表面が露出するようにする。なお、制御ゲート電極２４４は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。
【０１９７】
具体的には、基板２００の領域２１２において、導電膜２４０の下方に形成された第３の絶縁膜２３２のうち当該導電膜２４０と重ならない部分を選択的に除去し、導電膜２４０と第３の絶縁膜２３２の端部が概略一致するように形成する。また、基板２００の領域２１３において、導電膜２４２の下方に形成された第３の絶縁膜２３４のうち当該導電膜２４２と重ならない部分を選択的に除去し、導電膜２４２と第３の絶縁膜２３４の端部が概略一致するように形成する。また、基板２００の領域２１４において、導電膜２４４の下方に形成された第２の絶縁膜２２８うち当該導電膜２４４と重ならない部分を選択的に除去し、導電膜２４４と第２の絶縁膜２２８の端部が概略一致するように形成する。また、基板２００の領域２１４において、導電膜２４６の下方に形成された第２の絶縁膜２２８、浮遊ゲート電極２２６、第１の絶縁膜２２４のうち当該導電膜２４６と重ならない部分を選択的に除去し、導電膜２４６と第２の絶縁膜２２８、浮遊ゲート電極２２６及び第１の絶縁膜２２４の端部が概略一致するように形成する。
【０１９８】
この場合、導電膜２４０、２４２、２４４、２４６の形成と同時に重ならない部分の絶縁膜等を除去してもよいし、導電膜２４０、２４２、２４４、２４６を形成後残存したレジストマスク又は当該導電膜２４０、２４２、２４４、２４６をマスクとして重ならない部分の絶縁膜等を除去してもよい。
【０１９９】
次に、基板２００の領域２１２、２１３、２１４に不純物元素を選択的に導入する（図３３（Ｃ）参照）。本実施例では、領域２１３、２１４に導電膜２４２、２４４、２４６をマスクとしてｎ型を付与する低濃度の不純物元素を選択的に導入し、領域２１２に導電膜２４０をマスクとしてｐ型を付与する低濃度の不純物元素を選択的に導入する。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
【０２００】
次に、導電膜２４０、２４２、２４４、２４６の側面に接する絶縁膜２５４（サイドウォールともよばれる）を形成する。具体的には、プラズマＣＶＤ法やスパッタリング法等により、シリコン、シリコンの酸化物又はシリコンの窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。そして、当該絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電膜２４０、２４２、２４４、２４６の側面に接するように形成することができる。なお、絶縁膜２５４は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。また、本実施例では、絶縁膜２５４は、導電膜２４０、２４２、２４４、２４６の下方に形成された絶縁膜や浮遊ゲート電極の側面にも接するように形成されている。
【０２０１】
続いて、当該絶縁膜２５４、導電膜２４０、２４２、２４４、２４６をマスクとして基板２００の領域２１２、２１３、２１４に不純物元素を導入することによって、ソース領域又はドレイン領域として機能する不純物領域を形成する（図３４（Ａ）、図３８（Ａ）、（Ｂ）参照）。本実施例では、基板２００の領域２１３、２１４に絶縁膜２５４と導電膜２４２、２４４、２４６をマスクとして高濃度のｎ型を付与する不純物元素を導入し、領域２１２に絶縁膜２５４と導電膜２４０をマスクとして高濃度のｐ型を付与する不純物元素を導入する。
【０２０２】
その結果、基板２００の領域２１２には、ソース領域又はドレイン領域を形成する不純物領域２５８と、ＬＤＤ領域を形成する低濃度不純物領域２６０と、チャネル形成領域２５６が形成される。また、基板２００の領域２１３には、ソース領域又はドレイン領域を形成する不純物領域２６４と、ＬＤＤ領域を形成する低濃度不純物領域２６６と、チャネル形成領域２６２が形成される。また、基板２００の領域２１４には、ソース領域又はドレイン領域を形成する不純物領域２７０と、ＬＤＤ領域を形成する低濃度不純物領域２７２、２７６と、チャネル形成領域２６８、２７４が形成される。
【０２０３】
なお、本実施例では、導電膜２４０、２４２、２４４、２４６と重ならない基板２００の領域２１２、２１３、２１４を露出させた状態で不純物元素の導入を行っている。従って、基板２００の領域２１２、２１３、２１４にそれぞれ形成されるチャネル形成領域２５６、２６２、２６８、２７４は導電膜２４０、２４２、２４４、２４６と自己整合的に形成することができる。
【０２０４】
次に、基板２００の領域２１２、２１３、２１４上に設けられた絶縁膜や導電膜等を覆うように絶縁膜２７７を形成し、当該絶縁膜２７７に開口部２７８を形成する（図３４（Ｂ）参照）。
【０２０５】
絶縁膜２７７は、ＣＶＤ法やスパッタ法等により、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ、（ｘ＞ｙ））、窒化酸化シリコン（ＳｉＮｘＯｙ、（ｘ＞ｙ））等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０２０６】
次に、ＣＶＤ法を用いて開口部２７８に導電膜２８０を形成し、当該導電膜２８０と電気的に接続するように絶縁膜２７７上に導電膜２８２ａ乃至２８２ｄを選択的に形成する（図３５（Ａ）、図３９（Ａ）、（Ｂ）、図３７（Ｃ）参照）。
【０２０７】
導電膜２８０、２８２ａ乃至２８２ｄは、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料に相当する。導電膜２８０、２８２ａ乃至２８２ｄは、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン（ＴｉＮ）膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜２８０、２８２ａ乃至２８２ｄを形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。本実施例では、導電膜２８０，２８２ａ乃至２８２ｄはＣＶＤ法によりタングステン（Ｗ）を選択成長することにより形成することができる。
【０２０８】
以上の工程により、基板２００の領域２１２に形成されたｐ型のトランジスタと、領域２１３に形成されたｎ型のトランジスタと、領域２１４に形成されたｎ型のトランジスタ及び不揮発性メモリ素子とを具備する不揮発性半導体記憶装置を得ることができる。
【０２０９】
本実施例の不揮発性半導体記憶装置は、回路の構成に合わせてトランジスタにおけるゲート絶縁層の膜厚を異ならせることにより、低消費電力化を図ることができる。また、不揮発性半導体記憶装置の動作の安定化を図ることができる。具体的には、ロジック部を構成するトランジスタのゲート絶縁層の膜厚を薄くすることで、しきい値電圧のばらつきを小さくすることができ、低電圧で駆動させることが可能となる。メモリ部の選択トランジスタのゲート絶縁層の膜厚を厚くすることで、不揮発性メモリ素子に対する書き込み及び消去動作において、ロジック部よりも高電圧が適用される場合においても、動作の安定性を高めることができる。不揮発性メモリ素子においては、半導体基板から浮遊ゲート電極へ電荷を注入しやすくすることができ、浮遊ゲート電極から電荷が消失することを防ぐことができる。すなわち、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。本実施例によれば、このような優れた効果を奏する不揮発性半導体記憶装置を連続した工程で作製することが可能となる。
【０２１０】
なお、本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
【実施例６】
【０２１１】
本実施例では、上述した本発明の不揮発性半導体記憶装置を備えた非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。
【０２１２】
半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している（図４０（Ａ））。高周波回路８１０はアンテナ８９０より信号を受信する。高周波回路８１０はデータ変調回路８６０より受信した信号をアンテナ８９０へ出力する回路である。電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
【０２１３】
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８３０およびクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により無線信号に載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。また、本発明の不揮発性半導体記憶装置を記憶回路８８０に適用することができる。本発明の不揮発性半導体記憶装置は、駆動電圧を低くすることができるため、非接触でデータを交信できる距離をのばすことが可能となる。
【０２１４】
このように、リーダ／ライタから半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
【０２１５】
また、半導体装置８００は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
【０２１６】
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図４０（Ｂ））。品物３２２０が含む半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、リーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図４０（Ｃ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
【０２１７】
また、本発明の不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図４１に示す。
【０２１８】
図４１（Ａ）、（Ｂ）は、デジタルカメラを示している。図４１（Ｂ）は、図４１（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッターボタン２１１５などを有する。また、取り出し可能な不揮発性メモリ２１１６を備えており、当該デジタルカメラで撮影したデータを不揮発性メモリ２１１６に記憶させておく構成となっている。本発明を用いて形成された不揮発性の半導体記憶装置は不揮発性メモリ２１１６に適用することができる。
【０２１９】
また、図４１（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、取り出し可能な不揮発性メモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等を不揮発性メモリ２１２５に記憶させ再生することができる。本発明を用いて形成された不揮発性の半導体記憶装置は不揮発性メモリ２１２５に適用することができる。
【０２２０】
また、図４１（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図４１（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、不揮発性メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。不揮発性メモリ部２１３２は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０ギガバイト乃至２００ギガバイトのＮＡＮＤ型不揮発性メモリを用い、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、不揮発性メモリ部２１３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０２２１】
また、図４１（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、不揮発性メモリ部２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。不揮発性メモリ部２１４４は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０ギガバイト乃至２００ギガバイトのＮＡＮＤ型不揮発性メモリを用い、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、不揮発性メモリ部２１４４に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０２２２】
以上の様に、本発明の不揮発性半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。
【図面の簡単な説明】
【０２２３】
【図１】本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図。
【図２】不揮発性メモリのバンド図。
【図３】書き込み状態における不揮発性メモリのバンド図。
【図４】電荷保持状態における不揮発性メモリのバンド図。
【図５】消去状態における不揮発性メモリのバンド図。
【図６】不揮発性メモリの書き込み及び読み出し動作を説明する図。
【図７】不揮発性メモリの消去動作を説明する図。
【図８】不揮発性メモリセルアレイの等価回路の一例を示す図。
【図９】ＮＯＲ型不揮発性メモリセルアレイの等価回路の一例を示す図。
【図１０】ＮＡＮＤ型不揮発性メモリセルアレイの等価回路の一例を示す図。
【図１１】ＮＡＮＤ型不揮発性メモリの書き込み動作を説明する図。
【図１２】ＮＡＮＤ型不揮発性メモリの消去及び読み出し動作を説明する図。
【図１３】電荷が蓄積された”０”の場合と消去された”１”の場合における不揮発性メモリのしきい値電圧の変化を示す図。
【図１４】不揮発性半導体記憶装置の回路ブロック図の一例を示す図。
【図１５】プラズマ処理装置の構成を説明する図。
【図１６】従来の不揮発性メモリのバンド図。
【図１７】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図１８】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図１９】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２０】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２１】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２２】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２３】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２４】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２５】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２６】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２７】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２８】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図２９】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図３０】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図３１】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図３２】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図３３】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図３４】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図３５】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図３６】本発明の不揮発性半導体記憶装置の上面の一例を示す図。
【図３７】本発明の不揮発性半導体記憶装置の上面の一例を示す図。
【図３８】本発明の不揮発性半導体記憶装置の上面の一例を示す図。
【図３９】本発明の不揮発性半導体記憶装置の上面の一例を示す図。
【図４０】本発明の不揮発性半導体記憶装置の使用形態の一例を示す図。
【図４１】本発明の不揮発性半導体記憶装置の使用形態の一例を示す図。
【符号の説明】
【０２２４】
Ｍ０  不揮発性メモリ素子
Ｍ０１  不揮発性メモリ素子
Ｍ０２  不揮発性メモリ素子
Ｍ０３  不揮発性メモリ素子
Ｍ１１  不揮発性メモリ素子
Ｍ１２  不揮発性メモリ素子
Ｍ１３  不揮発性メモリ素子
Ｓ１  選択トランジスタ
Ｓ２  選択トランジスタ
Ｓ０１  選択トランジスタ
Ｓ０２  選択トランジスタ
Ｓ０３  選択トランジスタ
Ｓ１１  選択トランジスタ
Ｓ１２  選択トランジスタ
Ｓ１３  選択トランジスタ
ＭＳ０１  メモリセル
ＷＬ  ワード線
ＷＬ０  ワード線
ＷＬ１  ワード線
ＷＬ１１  ワード線
ＢＬ  ビット線
ＢＬ０  ビット線
ＳＬ  ソース線
ＮＳ１  ＮＡＮＤセル
０１  半導体基板
０２  第１の絶縁層
０３  浮遊ゲート電極
０４  第２の絶縁層
０５  制御ゲート電極
１０  半導体基板
１２  ｐウエル
１６  第１の絶縁層
１６ａ  酸化シリコン層
１６ｂ  窒化シリコン層
１８  不純物領域
１８ａ  ソース領域
１８ｂ  ドレイン領域
１８ｃ  低濃度不純物領域
２０  浮遊ゲート電極
２２  第２の絶縁層
２２ａ  窒化シリコン層
２２ｂ  酸化シリコン層
２４  制御ゲート電極
２４ａ  金属窒化物層
２４ｂ  金属層
２６  ゲート
２８  スペーサ
５２  メモリセルアレイ
５４  周辺回路
５６  アドレスバッファ
５８  コントロール回路
６０  昇圧回路
６２  ロウデコーダ
６４  カラムデコーダ
６６  センスアンプ
６８  データバッファ
７０  データ入出力バッファ
７２  アンテナ
７４  誘電体板
７６  ガス供給部
７８  排気口
８０  支持台
８２  温度制御部
８４  マイクロ波供給部
８６  プラズマ
１００    半導体基板
１０２    絶縁膜
１０４    領域
１０６    領域
１０７    ｐウェル
１０８    領域
１１０    領域
１１２    第１の絶縁膜
１１４    第１の絶縁膜
１１６    第１の絶縁膜
１１８    第１の絶縁膜
１２０    浮遊ゲート電極
１２１    浮遊ゲート電極
１２２    レジストマスク
１２４    レジストマスク
１２６    不純物領域
１２８    絶縁膜
１３０    レジストマスク
１３２    絶縁膜
１３４    絶縁膜
１３６    導電膜
１３８    導電膜
１４０    ゲート電極
１４２    ゲート電極
１４４    制御ゲート電極
１４６    ゲート電極
１４８    レジストマスク
１５０    チャネル形成領域
１５２    不純物領域
１５４    チャネル形成領域
１５６    不純物領域
１５８    低濃度不純物領域
１６０    チャネル形成領域
１６２    不純物領域
１６４    低濃度不純物領域
１６６    レジストマスク
１６８    チャネル形成領域
１７０    不純物領域
１７２    絶縁膜
１７４    導電膜
１８６    低濃度不純物領域
１８８    低濃度不純物領域
１９０    不純物領域
１９２    絶縁膜
１９４    不純物領域
２００    基板
２０２    絶縁膜
２０４    絶縁膜
２０６    レジストマスク
２０８    凹部
２１０    絶縁膜
２１１    絶縁膜
２１２    領域
２１３    領域
２１４    領域
２１５    ｐウェル
２１６    第１の絶縁膜
２２０    第１の絶縁膜
２２２    浮遊ゲート電極
２２３    レジストマスク
２２４    第１の絶縁膜
２２６    浮遊ゲート電極
２２８    絶縁膜
２３０    レジストマスク
２３２    絶縁膜
２３４    絶縁膜
２３６    導電膜
２３８    導電膜
２４０    導電膜
２４２    導電膜
２４４    導電膜
２４６    導電膜
２５４    絶縁膜
２５６    チャネル形成領域
２５８    不純物領域
２６０    低濃度不純物領域
２６２    チャネル形成領域
２６４    不純物領域
２６６    低濃度不純物領域
２６８    チャネル形成領域
２７０    不純物領域
２７２    低濃度不純物領域
２７７    絶縁膜
２７８    開口部
２８０    導電膜
１８２ａ    導電膜
１８２ｂ    導電膜
１８２ｃ    導電膜
１８２ｄ    導電膜
１８４ａ    導電膜
１８４ｂ    導電膜
１８４ｃ    導電膜
１８４ｄ    導電膜
２８２ａ    導電膜
８００  半導体装置
８１０  高周波回路
８２０  電源回路
８３０  リセット回路
８４０  クロック発生回路
８５０  データ復調回路
８６０  データ変調回路
８７０  制御回路
８８０  記憶回路
８９０  アンテナ
９１０  コード抽出回路
９２０  コード判定回路
９３０  ＣＲＣ判定回路
９４０  出力ユニット回路
３２００  リーダ／ライタ
３２１０  表示部
３２２０  品物
３２３０  半導体装置
３２４０  リーダ／ライタ
３２５０  半導体装置
３２６０  商品
２１１１  筐体
２１１２  表示部
２１１３  レンズ
２１１４  操作キー
２１１５  シャッターボタン
２１１６  不揮発性メモリ
２１２１  筐体
２１２２  表示部
２１２３  操作キー
２１２４  カメラ
２１２５  不揮発性メモリ
２１３０  本体
２１３１  表示部
２１３２  不揮発性メモリ部
２１３３  操作部
２１３４  イヤホン
２１４１  本体
２１４２  表示部
２１４３  操作キー
２１４４  不揮発性メモリ部
【図１】
0005164406.tif 000002
【図２】
0005164406.tif 000003
【図３】
0005164406.tif 000004
【図４】
0005164406.tif 000005
【図５】
0005164406.tif 000006
【図６】
0005164406.tif 000007
【図７】
0005164406.tif 000008
【図８】
0005164406.tif 000009
【図９】
0005164406.tif 000010
【図１０】
0005164406.tif 000011
【図１１】
0005164406.tif 000012
【図１２】
0005164406.tif 000013
【図１３】
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【図１４】
0005164406.tif 000015
【図１５】
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【図１６】
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【図１７】
0005164406.tif 000018
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
0005164406.tif 000029
【図２９】
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【図３０】
0005164406.tif 000031
【図３１】
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【図３２】
0005164406.tif 000033
【図３３】
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【図３４】
0005164406.tif 000035
【図３５】
0005164406.tif 000036
【図３６】
0005164406.tif 000037
【図３７】
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【図３８】
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【図３９】
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【図４０】
0005164406.tif 000041
【図４１】
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