(57)【特許請求の範囲】
【請求項１】
入力信号を遅延させて、該入力信号の立上りエッジおよび立下りエッジのうち一方のエッジである第１のエッジに第１の遅延を与え、第１の遅延信号を生成する第１の可変遅延手段と、
前記第１の可変遅延手段と等価な構成を有し、前記入力信号を遅延させて、該入力信号の他方のエッジである第２のエッジに第２の遅延を与え、第２の遅延信号を生成する第２の可変遅延手段と、
前記第１の可変遅延手段と前記第２の可変遅延手段に共通の制御信号を出力する制御手段と、
前記第１の遅延信号の前記第１のエッジと前記第２の遅延信号の前記第２のエッジを組み合わせて、第３の遅延信号を生成する生成手段とを備え、
前記生成手段は、前記第１の遅延信号の前記第１のエッジまたは前記第２の遅延信号の前記第２のエッジを選択する選択手段と、選択されたエッジを用いて前記入力信号をラッチし、前記第３の遅延信号を生成するラッチ手段とを含むことを特徴とする遅延制御回路。
【請求項２】
前記入力信号を反転して反転信号を出力するインバータ手段をさらに備え、前記第２の可変遅延手段は、該反転信号を遅延させて前記第２の遅延信号を生成することを特徴とする請求項１記載の遅延制御回路。
【請求項３】
前記第１の可変遅延手段は、前記入力信号を遅延させて第４の遅延信号を生成し、前記制御手段は、該第４の遅延信号を用いて位相比較用信号を生成する位相生成手段と、該入力信号と該位相比較用信号の位相関係を比較して位相差を検出する位相検出手段とを含み、検出された位相差に基づいて前記制御信号を生成することを特徴とする請求項１または２記載の遅延制御回路。
【請求項４】
前記制御手段は、前記位相差に基づいてカウントアップ動作またはカウントダウン動作を行ってカウント値を出力するカウンタ手段をさらに含み、該カウント値から前記制御信号を生成することを特徴とする請求項３記載の遅延制御回路。
【請求項５】
前記第１の可変遅延手段と前記第２の可変遅延手段はそれぞれ、複数のキャパシタ手段と、該複数のキャパシタ手段を前記入力信号の伝達経路に接続する複数のスイッチ手段とを含み、前記制御手段は、前記制御信号により該複数のスイッチ手段を切り替えることで、前記第１の遅延と前記第２の遅延を調整することを特徴とする請求項１、２、３、または４記載の遅延制御回路。
【請求項６】
前記第１の可変遅延手段と前記第２の可変遅延手段はそれぞれ、前記入力信号の伝達経路に接続されたキャパシタ手段と、複数の電流源手段と、該複数の電流源手段を該伝達経路に接続する複数のスイッチ手段とを含み、前記制御手段は、前記制御信号により該複数のスイッチ手段を切り替えることで、前記第１の遅延と前記第２の遅延を調整することを特徴とする請求項１、２、３、または４記載の遅延制御回路。
【請求項７】
前記第１の可変遅延手段と前記第２の可変遅延手段はそれぞれ、前記入力信号の伝達経路に接続されたキャパシタ手段と、電流源手段と、該電流源手段を該伝達経路に接続するスイッチ手段とを含み、前記制御手段は、前記制御信号により該スイッチ手段を切り替えて、該電流源手段が該伝達経路に接続されている時間を調整することで、前記第１の遅延と前記第２の遅延を調整することを特徴とする請求項１、２、３、または４記載の遅延制御回路。
【請求項８】
第１の可変遅延手段により入力信号を遅延させることで、該入力信号の立上りエッジおよび立下りエッジのうち一方のエッジである第１のエッジに第１の遅延を与えて、第１の遅延信号を生成し、
前記第１の可変遅延手段と等価な構成を有する第２の可変遅延手段により前記入力信号を遅延させることで、該入力信号の他方のエッジである第２のエッジに第２の遅延を与えて、第２の遅延信号を生成し、
前記第１の可変遅延手段と前記第２の可変遅延手段に共通の制御信号を出力し、
前記第１の遅延信号の前記第１のエッジまたは前記第２の遅延信号の前記第２のエッジを選択し、
選択されたエッジを用いて前記入力信号をラッチすることで、前記第１の遅延信号の前記第１のエッジと前記第２の遅延信号の前記第２のエッジを組み合わせて、第３の遅延信号を生成する
ことを特徴とする遅延制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号に任意の遅延を与える遅延制御回路に関する。
【背景技術】
【０００２】
クロック信号等に対して任意の遅延（または任意の位相差）を与える場合、次の２つの選択肢が一般的である。
（１）ＰＬＬ（Phase Locked Loop ）またはＤＬＬ（Delay Locked Loop ）
（２）所望の遅延分のバッファ
下記の特許文献１は、信号の伝達経路に並列接続されたトランジスタのゲート容量を変化させることで遅延時間を制御する可変遅延回路に関し、特許文献２は、メモリ装置に用いられるＤＬＬ回路に関する。また、特許文献３は、高精度なＰＬＬ回路に関し、特許文献４は、ＤＬＬ回路を内蔵した同期型半導体記憶装置に関する。
【特許文献１】特開平１１−０５５０９１号公報
【特許文献２】特開２００３−２０３４８１号公報
【特許文献３】特開２００４−２０８１５２号公報
【特許文献４】特開２００２−２３０９７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のＰＬＬおよびＤＬＬでは、高精度な制御が可能であるが、アナログ回路で実装した場合、回路面積および消費電力が大きくなる。さらに、外付け容量等のために外部端子が必要になる場合がある。遅延バッファは、容易に作成することができるが、ＰＬＬおよびＤＬＬに比べて精度が低くなる。
【０００４】
クロック信号に任意の遅延、特に、比較的大きな遅延を精度良く与えようとすると、従来の方法では小面積かつ低消費電力を同時に実現することが困難である。
本発明の課題は、小面積かつ低消費電力で一定の精度を維持することが可能な遅延制御回路を提供することである。
【課題を解決するための手段】
【０００５】
図１は、本発明の遅延制御回路の原理図である。図１の遅延制御回路は、第１の可変遅延手段１０１、第２の可変遅延手段１０２、制御手段１０３、および生成手段１０４を備える。
【０００６】
第１の可変遅延手段１０１は、入力信号を遅延させて、入力信号の立上りエッジおよび立下りエッジのうち一方のエッジである第１のエッジに第１の遅延を与え、第１の遅延信号を生成する。第２の可変遅延手段１０２は、上記入力信号を遅延させて、入力信号の他方のエッジである第２のエッジに第２の遅延を与え、第２の遅延信号を生成する。
【０００７】
制御手段１０３は、第１の遅延と第２の遅延が一致するように第１の可変遅延手段１０１と第２の可変遅延手段１０２を制御するための制御信号を生成する。生成手段１０４は、第１の遅延信号の第１のエッジと第２の遅延信号の第２のエッジを組み合わせて、第３の遅延信号を生成する。
【０００８】
第１の遅延信号は、第１の可変遅延手段１０１において、入力信号の第１のエッジに対して第１の遅延を与えることで生成され、生成手段１０４に出力される。第２の遅延信号は、第２の可変遅延手段１０２において、入力信号の第２のエッジに第２の遅延を与えることで生成され、生成手段１０４に出力される。生成手段１０４は、第１の遅延信号から第１のエッジを抽出し、第２の遅延信号から第２のエッジを抽出して、抽出された２つのエッジからなる第３の遅延信号を生成する。
【０００９】
各可変遅延手段において、入力信号の片エッジに集中して遅延を与えることで、比較的大きな遅延を挿入する際にも、バラツキを抑えて精度良くエッジ遅延を調整することが可能になる。このようにして調整された第１および第２のエッジからなる第３の遅延信号は、高精度のエッジを有する。
【００１０】
さらに、制御手段１０３により第１の遅延と第２の遅延が一致するような制御が行われるため、第３の遅延信号は、両エッジに高精度かつ同一の遅延を有する遅延信号となる。したがって、第３の遅延信号のデューティ比変動が防止される。
【００１１】
第１の可変遅延手段１０１、第２の可変遅延手段１０２、および生成手段１０４は、例えば、後述する図２の可変遅延回路２０７、可変遅延回路２０９、およびデューティ比訂正回路２１０にそれぞれ対応する。制御手段１０３は、例えば、インバータ２０２、２０３、位相検出器２０５、カウンタ回路２０６、および位相生成器２０８に対応する。
【発明の効果】
【００１２】
本発明によれば、片エッジに集中して遅延調整を行うことで、大きな遅延を挿入する際に、環境やプロセス等による調整間隔の線形性のバラツキが防止され、高精度の遅延信号が得られる。
【００１３】
また、従来のＰＬＬおよびＤＬＬのようなアナログ回路が不要なため、小面積かつ低消費電力の回路構成が可能になる。さらに、外付け部品が不要なため、外部端子の数を削減することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明を実施するための最良の形態を詳細に説明する。
図２は、遅延制御回路の実施形態である遅延訂正ループ（Delay Correction Loop ：ＤＣＬ）回路の構成例を示している。このＤＣＬ回路は、バッファ２０１、２１１、２１２、インバータ２０２、２０３、２０４、位相検出器２０５、カウンタ回路２０６、可変遅延回路２０７、２０９、位相生成器２０８、およびデューティ比訂正回路２１０を備え、入力されたクロック信号ＣＬＫに対して任意の位相差をもった信号ＱＣＫＯを出力する。
【００１５】
バッファ２０１は、クロック信号ＣＬＫを信号ＩＮとして出力する。インバータ２０４は、信号ＩＮを反転して、信号ＸＩＮＢとして可変遅延回路２０９に出力する。可変遅延回路２０７および２０９はそれぞれ複数の遅延ブロックから構成され、可変遅延回路２０７は、信号ＩＮから信号Ｆ１と遅延信号Ｆ２、Ｆ３を生成し、可変遅延回路２０９は、信号ＸＩＮＢから遅延信号Ｆ２Ｘを生成する。
【００１６】
可変遅延回路２０９は、可変遅延回路２０７と同じ遅延素子で構成されており、信号Ｆ２Ｘの立上りエッジおよび立下りエッジの遅延値がそれぞれ信号Ｆ２の立下りエッジおよび立上りエッジの遅延値と同じになるように制御される。
【００１７】
デューティ比訂正回路２１０は、遅延信号Ｆ２Ｘを用いて遅延信号Ｆ２のデューティ比変動を補正し、補正された遅延信号ＯＵＴを出力する。バッファ２１１は、信号ＯＵＴを信号ＱＣＫＯとして出力し、バッファ２１２は、信号ＩＮを信号ＣＬＫＯとして出力する。
【００１８】
位相生成器２０８は、信号Ｆ１およびＦ３から位相比較に用いる信号ＦＣを生成し、インバータ２０２は、信号ＦＣを反転して、信号ＸＦＣとして位相検出器２０５に出力する。インバータ２０３は、信号ＩＮを反転して、信号ＸＩＮＡとして位相検出器２０５に出力する。
【００１９】
位相検出器２０５は、信号ＸＦＣと信号ＸＩＮＡの位相を比較し、比較結果から遅延増加信号ＵＰ、遅延減少信号ＤＮ、およびクロック信号ＣＫを生成する。カウンタ回路２０６は、クロック信号ＣＫに従って、信号ＵＰおよび信号ＤＮに応じたカウント動作を行い、可変遅延回路２０７および２０９に共通の制御信号を出力する。この制御信号により、可変遅延回路２０７および２０９の遅延が増減される。
【００２０】
このように、位相生成器２０８、インバータ２０２、位相検出器２０５、およびカウンタ回路２０６は、可変遅延回路２０７の出力信号から制御信号を生成するループ回路を形成している。このループ回路には大容量のキャパシタが不要なため、小面積かつ低消費電力の回路構成が可能になる。また、外付け部品が不要なため、外部端子の数を削減することが可能になる。
【００２１】
図３は、ＤＣＬ回路の入力信号ＣＬＫと出力信号ＱＣＫＯの位相差が９０°の場合の動作を示すタイミングチャートである。この例では、可変遅延回路２０７の３つの出力信号のうち、信号Ｆ１は信号ＩＮと同位相であり、信号Ｆ２の立上りエッジは信号ＩＮの立上りエッジに対してΔｔr だけ遅延しており、信号Ｆ２の立下りエッジは信号ＩＮの立下りエッジに対してΔｔf だけ遅延している。また、信号Ｆ３の立上りエッジは信号ＩＮの立上りエッジに対して２Δｔr だけ遅延しており、信号Ｆ３の立下りエッジは信号ＩＮの立下りエッジに対して２Δｔf だけ遅延している。
【００２２】
クロック信号ＣＬＫのサイクルをＴとすると、信号ＩＮの立下りエッジと信号Ｆ３の立上りエッジが揃ったとき、信号Ｆ２の立上りエッジは信号ＩＮの立上りエッジに対してＴ／４だけ遅延することになる。
【００２３】
これに対して、可変遅延回路２０９の出力信号Ｆ２Ｘの立上りエッジは信号Ｆ２の立下りエッジに一致しており、信号ＸＩＮＢの立上りエッジに対してΔｔr だけ遅延している。また、信号Ｆ２Ｘの立下りエッジは信号Ｆ２の立上りエッジに一致しており、信号ＸＩＮＢの立下りエッジに対してΔｔf だけ遅延している。
【００２４】
このとき、デューティ比訂正回路２１０により、信号ＱＣＫＯの立上りエッジを信号Ｆ２の立上りエッジに合わせ、信号ＱＣＫＯの立下りエッジを信号Ｆ２Ｘの立上りエッジに合わせれば、信号ＱＣＫＯの両エッジはそれぞれ信号ＩＮの両エッジに対して同じ値Δｔr だけ遅延することになる。したがって、デューティ比変動のない遅延信号ＱＣＫＯが得られる。
【００２５】
このように、片エッジずつ別々の可変遅延回路で遅延を調整し、デューティ比訂正回路２１０で調整結果をマージすることで、デューティ比変動を抑えることが可能になる。
次に、図４から図１１までを参照しながら、図２のＤＣＬ回路の構成と動作についてより具体的に説明する。
【００２６】
図４は、スイッチで切り替え可能な負荷容量を用いた可変遅延回路２０７の構成例を示している。この可変遅延回路は、バッファ４０１、４０４、４０７、４１０、４１３、インバータ４０２、４０５、４０８、４１１、４１４、および遅延ブロック４０３、４０６、４０９、４１２を備え、例えば、クロック信号ＣＬＫの半周期分の遅延調整範囲を有する。
【００２７】
遅延ブロック４０３は、ｎ個のスイッチ４２１−１〜４２１−ｎとｎ個のキャパシタ４２２−１〜４２２−ｎからなり、カウンタ回路２０６からのｎビットの制御信号（例えば、ｎ＝３２）によりスイッチ４２１を切り替える。これにより、信号ＩＮの伝達経路上に接続されるキャパシタ４２２の個数が変化し、信号ＩＮの遅延が調整される。遅延ブロック４０６、４０９、および４１２の構成と動作についても同様である。
【００２８】
各遅延ブロックの前後に設けられたバッファは、遅延ブロック内の負荷容量を駆動し、片エッジ（信号Ｆ２およびＦ３の立上りエッジ）に集中的にかつ精度良く遅延を与える役割を果たしている。片エッジに集中して遅延調整を行うことで、大きな遅延を挿入する際に、環境やプロセス等による調整間隔の線形性のバラツキが防止される。
【００２９】
バッファ４０１は、信号ＩＮを信号Ｆ１として出力し、インバータ４０２は、信号Ｆ１を反転して遅延ブロック４０３に出力する。バッファ４０４は、遅延ブロック４０３の出力信号をインバータ４０２に出力し、インバータ４０２は、その信号を反転して遅延ブロック４０６に出力する。
【００３０】
バッファ４０７は、遅延ブロック４０６の出力信号を信号Ｆ２として出力し、インバータ４０８は、信号Ｆ２を反転して遅延ブロック４０９に出力する。バッファ４１０は、遅延ブロック４０９の出力信号をインバータ４１１に出力し、インバータ４１１は、その信号を反転して遅延ブロック４１２に出力する。バッファ４１３は、遅延ブロック４１２の出力信号を信号Ｆ３として出力する。
【００３１】
４個の遅延ブロック４０３、４０６、４０９、および４１２は、同じ制御信号により制御されるため、常に同じ遅延値に調整される。したがって、図３に示したように、信号Ｆ２の立上りエッジは、常に信号Ｆ１の立上りエッジと信号Ｆ３の立上りエッジの中点にあり、信号Ｆ２の立下りエッジは、常に信号Ｆ１の立下りエッジと信号Ｆ３の立下りエッジの中点にある。
【００３２】
可変遅延回路２０９の構成と動作についても可変遅延回路２０７と同様である。ただし、可変遅延回路２０９では、信号ＩＮの代わりに信号ＸＩＮＢが入力され、信号Ｆ２の代わりに信号Ｆ２Ｘが出力される。
【００３３】
なお、図４の例では、４個の遅延ブロックを設けることで信号ＩＮの１サイクルを４等分して、遅延がＴ／４の信号Ｆ２を生成しているが、６個の遅延ブロックを設ければ遅延がＴ／６の信号を生成することが可能である。このように、遅延ブロックの数を調整することで、信号ＩＮに対して任意の遅延（位相差）を与えることができる。
【００３４】
また、可変遅延回路の構成を変更することで、遅延信号の立下りエッジに集中して遅延調整を行うことも可能である。
図５は、デューティ比訂正回路２１０の構成例を示している。このデューティ比訂正回路は、セレクタ５０１およびフリップフロップ５０２を備える。セレクタ５０１は、信号ＩＮが論理“１”のとき、遅延信号Ｆ２を選択して出力し、信号ＩＮが論理“０”のとき、遅延信号Ｆ２Ｘを選択して出力する。フリップフロップ５０２は、セレクタ５０１の出力信号をクロック信号として用いて信号ＩＮをラッチし、信号ＯＵＴとして出力する。
【００３５】
図６は、図５のデューティ比訂正回路の動作を示すタイミングチャートである。遅延調整の収束段階においては、必ず信号ＩＮが論理“１”（Ｈｉｇｈ）の間に信号Ｆ２が立上り、信号Ｆ２Ｘが立下る。また、必ず信号ＩＮが論理“０”（Ｌｏｗ）の間に信号Ｆ２が立下り、信号Ｆ２Ｘが立上る。
【００３６】
したがって、信号ＩＮが論理“１”の間には、信号Ｆ２の立上りエッジによってその論理“１”の値がラッチされ、信号ＯＵＴの立上りエッジが形成される。また、信号ＩＮが論理“０”の間には、信号Ｆ２Ｘの立上りエッジによってその論理“０”の値がラッチされ、信号ＯＵＴの立下りエッジが形成される。この信号ＯＵＴは、信号ＱＣＫＯとして出力される。
【００３７】
こうして、図３に示したような、デューティ比変動のない遅延信号ＱＣＫＯが生成される。信号ＩＮは信号ＣＬＫＯとして出力されるため、第１の出力信号ＣＬＫＯとともに、その信号ＣＬＫＯからＴ／４だけ遅延した第２の出力信号ＱＣＫＯを得ることができる。
【００３８】
図７は、位相生成器２０８の構成例を示している。この位相生成器は、フリップフロップ７０１、７０２、ＮＡＮＤ回路７０３、およびＸＯＲ回路７０４を備える。フリップフロップ７０１は、信号Ｆ１をクロック信号として用いて信号ＶＤＤをラッチし、出力する。フリップフロップ７０２は、フリップフロップ７０１の出力信号をクロック信号として用いて信号Ｆ３をラッチし、出力する。
【００３９】
ＮＡＮＤ回路７０３は、フリップフロップ７０１および７０２の出力信号の論理積の否定を出力する。フリップフロップ７０１および７０２のクリア端子ＣＬには、ＮＡＮＤ回路７０３の出力信号が反転入力される。ＸＯＲ回路７０４は、フリップフロップ７０１および７０２の出力信号の排他的論理和を、信号ＦＣとして出力する。
【００４０】
図８は、図７の位相生成器の動作を示すタイミングチャートである。信号ＦＣの立上りエッジは、信号Ｆ１の立上りエッジに一致するように形成され、信号ＦＣの立下りエッジは、信号Ｆ３の立上りエッジに一致するように形成される。これにより、信号Ｆ１およびＦ３に対する信号ＦＣの位相関係が維持される。このように、位相生成器２０８を設けることで、可変遅延回路２０７の複数の出力信号から自由に位相関係を抽出することが可能になる。
【００４１】
図９は、位相検出器２０５の構成例を示している。この位相検出器は、ラッチ式コンパレータ９０１、９０２、遅延回路９０３、ＡＮＤ回路９０４、９０５、およびＮＯＲ回路９０６を備える。
【００４２】
遅延回路９０３は、信号ＸＦＣの立上りエッジをΔＴだけ遅延させ、信号ＤＸＦＣを出力する。コンパレータ９０１は、信号ＤＸＦＣに従って、信号ＸＩＮＡを閾値信号ＶＤＤ／２と比較し、比較結果を示す信号ＣＭＰ１を出力する。コンパレータ９０２は、信号ＸＩＮＡに従って、信号ＸＦＣを閾値信号ＶＤＤ／２と比較し、比較結果を示す信号ＣＭＰ２を出力する。信号ＶＤＤ／２の値は、ＨｉｇｈレベルとＬｏｗレベルの中点に設定される。
【００４３】
ＡＮＤ回路９０４は、信号ＣＭＰ１と信号ＸＩＮＡの論理積を信号ＵＰとして出力し、ＡＮＤ回路９０５は、信号ＣＭＰ２と信号ＸＩＮＡの論理積を信号ＤＮとして出力する。ＮＯＲ回路９０６は、信号ＵＰと信号ＤＮの論理和の否定を信号ＣＫとして出力する。信号ＵＰおよび信号ＤＮは、カウンタ回路２０６に対してカウントアップ（遅延増加）およびカウントダウン（遅延減少）をそれぞれ指示する信号として用いられ、信号ＣＫは、カウンタ回路２０６におけるクロック信号として用いられる。
【００４４】
図１０は、図９の位相検出器の動作を示すタイミングチャートである。位相検出器２０５により遅延信号ＸＦＣと基準信号ＸＩＮＡの位相関係を比較したとき、２つの信号が重なるのが理想的である。
【００４５】
実際に、位相生成器２０８により、信号ＸＦＣの立下りエッジは、信号Ｆ１の立上りエッジに一致するように形成されているため、信号ＸＩＮＡの立下りエッジに一致する。しかしながら、信号ＸＦＣの立上りエッジは、信号Ｆ３の立上りエッジに一致するように形成されているため、信号ＸＩＮＡの立上りエッジに必ずしも一致しない。
【００４６】
そこで、位相検出器２０５により２つの信号の立上りエッジの差を検出し、カウンタ回路２０６を介して可変遅延回路２０７および２０９の遅延を調整することで、信号ＸＦＣと信号ＸＩＮＡが重なるようにフィードバック制御を行う。
【００４７】
まず、時刻ｔ１で信号ＸＦＣが立上り、少し遅れて時刻ｔ３で信号ＸＩＮＡが立上った場合、信号ＤＸＦＣは、破線で示すように、時刻ｔ１からΔＴ経過後の時刻ｔ２で立上り、時刻ｔ４で信号ＸＦＣとともに立下る。
【００４８】
この場合、コンパレータ９０１は、時刻ｔ２で信号ＤＸＦＣの立上りエッジに従って、信号ＸＩＮＡと信号ＶＤＤ／２を比較する。このとき、信号ＸＩＮＡのレベルが信号ＶＤＤ／２のレベルより低いため、論理“１”を信号ＣＭＰ１として出力し、信号ＤＸＦＣが立下るまでその値を維持する。
【００４９】
一方、コンパレータ９０２は、時刻ｔ３で信号ＸＩＮＡの立上りエッジに従って、信号ＸＦＣと信号ＶＤＤ／２を比較する。このとき、信号ＸＦＣのレベルが信号ＶＤＤ／２のレベルより高いため、論理“０”を信号ＣＭＰ２として出力する。その結果、時刻ｔ３からｔ４までの間、信号ＵＰは論理“１”となり、信号ＤＮは論理“０”のままとなる。
【００５０】
次に、時刻ｔ５で信号ＸＦＣが立上り、少し遅れて時刻ｔ６で信号ＸＩＮＡが立上った場合、信号ＤＸＦＣは、破線で示すように、時刻ｔ５からΔＴ経過後の時刻ｔ７で立上り、時刻ｔ８で信号ＸＦＣとともに立下る。
【００５１】
この場合、コンパレータ９０１は、時刻ｔ７で信号ＸＩＮＡと信号ＶＤＤ／２を比較する。このとき、信号ＸＩＮＡのレベルが信号ＶＤＤ／２のレベルより高いため、論理“０”を信号ＣＭＰ１として出力する。
【００５２】
一方、コンパレータ９０２は、時刻ｔ６で信号ＸＦＣと信号ＶＤＤ／２を比較する。このとき、信号ＸＦＣのレベルが信号ＶＤＤ／２のレベルより高いため、論理“０”を信号ＣＭＰ２として出力する。その結果、信号ＵＰおよび信号ＤＮはともに論理“０”のままとなる。
【００５３】
次に、時刻ｔ９で信号ＸＩＮＡが立上り、少し遅れて時刻ｔ１０で信号ＸＦＣが立上った場合、信号ＤＸＦＣは、破線で示すように、時刻ｔ１０からΔＴ経過後の時刻ｔ１１で立上り、時刻ｔ１２で信号ＸＦＣとともに立下る。
【００５４】
この場合、コンパレータ９０１は、時刻ｔ１１で信号ＸＩＮＡと信号ＶＤＤ／２を比較する。このとき、信号ＸＩＮＡのレベルが信号ＶＤＤ／２のレベルより高いため、論理“０”を信号ＣＭＰ１として出力する。
【００５５】
一方、コンパレータ９０２は、時刻ｔ９で信号ＸＦＣと信号ＶＤＤ／２を比較する。このとき、信号ＸＦＣのレベルが信号ＶＤＤ／２のレベルより低いため、論理“１”を信号ＣＭＰ２として出力し、信号ＸＩＮＡが立下るまでその値を維持する。その結果、時刻ｔ９からｔ１２までの間、信号ＤＮは論理“１”となり、信号ＵＰは論理“０”のままとなる。
【００５６】
このように、信号ＸＦＣの立上りエッジが信号ＸＩＮＡの立上りエッジに対して進んでいる場合は、カウンタ回路２０６に対して、信号ＵＰによりカウントアップが指示され、信号ＸＦＣの立上りエッジが信号ＸＩＮＡの立上りエッジに対して遅れている場合は、カウンタ回路２０６に対して、信号ＤＮによりカウントダウンが指示される。
【００５７】
図１１は、カウンタ回路２０６の構成例を示している。このカウンタ回路は、リバーシブルカウンタ１１０１およびデコーダ１１０２を備える。カウンタ１１０１は、信号ＣＫをクロック信号として用いて、信号ＵＰが論理“１”のときカウントアップ動作を行い、信号ＤＮが論理“１”のときカウントダウン動作を行う。そして、５ビットのカウント値Ｃ０〜Ｃ４を出力する。
【００５８】
したがって、図１０の時刻ｔ３からｔ４までの間はカウントアップ動作が行われ、カウント値は１だけ増加する。一方、時刻ｔ９からｔ１２までの間はカウントダウン動作が行われ、カウント値は１だけ減少する。
【００５９】
デコーダ１１０２は、カウンタ１１０１のカウント値をデコードして、ｎビットの制御信号を生成する。この制御信号により、図４のスイッチ４２１−１〜４２１−ｎが切り替えられ、カウント値が大きいほど信号Ｆ２および信号Ｆ３の遅延は大きくなる。このため、図１０に示したように、信号ＵＰが論理“１”になると、信号ＸＦＣの立上りエッジの遅延が増加する。
【００６０】
次に、図１２から図１４までを参照しながら、図２の可変遅延回路２０７および２０９の別の構成例について説明する。
図１２は、図４の各遅延ブロックを電流源とキャパシタで構成し、電流を流す時間により遅延を調整する例を示している。この場合、各遅延ブロックは、電流源１２０１、１２０５、スイッチ１２０２、１２０４、バッファ１２０３、およびキャパシタ１２０６からなる。スイッチ１２０２および１２０４は、１つのパルス信号により同時に切り替えられ、例えば、パルス信号が論理“１”の間オンとなってバッファ２０３に電流を流し、パルス信号が論理“０”の間オフとなる。したがって、パルス信号のパルス幅が大きいほど、バッファ２０３に電流が流れる時間が長くなり、信号の遅延は小さくなる。
【００６１】
この場合、スイッチ１２０２および１２０４を切り替えるパルス信号を生成するため、図１３に示すようなカウンタ回路２０６が用いられる。このカウンタ回路は、図１１の回路においてデコーダ１１０２をパルス幅変調（ＰＷＭ）回路１３０１に置き換えた構成を有する。ＰＷＭ回路１３０１は、カウンタ１１０１のカウント値に応じてパルス幅が変化するパルス信号を生成する。パルス信号が論理“１”の間スイッチ１２０２および１２０４がオンとなる場合は、カウント値が大きいほどパルス幅は小さくなる。
【００６２】
図１４は、図４の各遅延ブロックを電流源とキャパシタで構成し、電流値により遅延を調整する例を示している。この場合、各遅延ブロックは、２ｎ個の電流源１４０１−１〜１４０１−ｎ、１４０５−１〜１４０５−ｎ、２ｎ個のスイッチ１４０２−１〜１４０２−ｎ、１４０４−１〜１４０４−ｎ、バッファ１４０３、およびキャパシタ１４０６からなる。
【００６３】
スイッチ１４０２−１〜１４０２−ｎおよび１４０４−１〜１４０４−ｎは、図４のスイッチ４２１−１〜４２１−ｎと同様に、図１１のカウンタ回路からのｎビットの制御信号により切り替えられ、スイッチ１４０２−ｉ（ｉ＝１，．．．，ｎ）は、スイッチ１４０４−ｉと同時に切り替えられる。
【００６４】
なお、図２のＤＣＬ回路ではクロック信号ＣＬＫから遅延信号ＱＣＫＯを生成しているが、このＤＣＬ回路は、クロック信号に限らず、任意の信号に対して適用可能である。
また、図３のタイミングチャートにおいて、信号ＱＣＫＯの立上りエッジを信号Ｆ２Ｘの立下りエッジに合わせ、信号ＱＣＫＯの立下りエッジを信号Ｆ２の立下りエッジに合わせるような遅延制御も可能である。この場合、信号ＱＣＫＯの両エッジはそれぞれ信号ＩＮの両エッジに対して同じ値Δｔf だけ遅延することになる。
【００６５】
（付記１）入力信号を遅延させて、該入力信号の立上りエッジおよび立下りエッジのうち一方のエッジである第１のエッジに第１の遅延を与え、第１の遅延信号を生成する第１の可変遅延手段と、
前記入力信号を遅延させて、該入力信号の他方のエッジである第２のエッジに第２の遅延を与え、第２の遅延信号を生成する第２の可変遅延手段と、
前記第１の遅延と前記第２の遅延が一致するように前記第１の可変遅延手段と前記第２の可変遅延手段を制御するための制御信号を生成する制御手段と、
前記第１の遅延信号の前記第１のエッジと前記第２の遅延信号の前記第２のエッジを組み合わせて、第３の遅延信号を生成する生成手段と
を備えることを特徴とする遅延制御回路。
（付記２）前記第２の可変遅延手段は、前記第１の可変遅延手段と等価な構成を有し、前記制御手段は、前記第１の可変遅延手段と前記第２の可変遅延手段に共通の制御信号を出力することを特徴とする付記１記載の遅延制御回路。
（付記３）前記入力信号を反転して反転信号を出力するインバータ手段をさらに備え、前記第２の可変遅延手段は、該反転信号を遅延させて前記第２の遅延信号を生成することを特徴とする付記２記載の遅延制御回路。
（付記４）前記生成手段は、前記第１の遅延信号の前記第１のエッジまたは前記第２の遅延信号の前記第２のエッジを選択する選択手段と、選択されたエッジを用いて前記入力信号をラッチし、前記第３の遅延信号を生成するラッチ手段とを含むことを特徴とする付記１、２、または３記載の遅延制御回路。
（付記５）前記第１の可変遅延手段は、前記入力信号を遅延させて第４の遅延信号を生成し、前記制御手段は、該第４の遅延信号を用いて位相比較用信号を生成する位相生成手段と、該入力信号と該位相比較用信号の位相関係を比較して位相差を検出する位相検出手段とを含み、検出された位相差に基づいて前記制御信号を生成することを特徴とする付記１、２、３、または４記載の遅延制御回路。
（付記６）前記制御手段は、前記位相差に基づいてカウントアップ動作またはカウントダウン動作を行ってカウント値を出力するカウンタ手段をさらに含み、該カウント値から前記制御信号を生成することを特徴とする付記５記載の遅延制御回路。
（付記７）前記位相検出手段は、前記位相比較用信号のエッジを用いて前記入力信号と閾値信号を比較する第１の比較手段と、該入力信号のエッジを用いて該位相比較用信号と該閾値信号を比較する第２の比較手段を含むことを特徴とする付記５または６記載の遅延制御回路。
（付記８）前記第１の可変遅延手段と前記第２の可変遅延手段はそれぞれ、複数のキャパシタ手段と、該複数のキャパシタ手段を前記入力信号の伝達経路に接続する複数のスイッチ手段とを含み、前記制御手段は、前記制御信号により該複数のスイッチ手段を切り替えることで、前記第１の遅延と前記第２の遅延を調整することを特徴とする付記１、２、３、４、５、６、または７記載の遅延制御回路。
（付記９）前記第１の可変遅延手段と前記第２の可変遅延手段はそれぞれ、前記入力信号の伝達経路に接続されたキャパシタ手段と、複数の電流源手段と、該複数の電流源手段を該伝達経路に接続する複数のスイッチ手段とを含み、前記制御手段は、前記制御信号により該複数のスイッチ手段を切り替えることで、前記第１の遅延と前記第２の遅延を調整することを特徴とする付記１、２、３、４、５、６、または７記載の遅延制御回路。
（付記１０）前記第１の可変遅延手段と前記第２の可変遅延手段はそれぞれ、前記入力信号の伝達経路に接続されたキャパシタ手段と、電流源手段と、該電流源手段を該伝達経路に接続するスイッチ手段とを含み、前記制御手段は、前記制御信号により該スイッチ手段を切り替えて、該電流源手段が該伝達経路に接続されている時間を調整することで、前記第１の遅延と前記第２の遅延を調整することを特徴とする付記１、２、３、４、５、６、または７記載の遅延制御回路。
（付記１１）入力信号を遅延させて、該入力信号の立上りエッジおよび立下りエッジのうち一方のエッジである第１のエッジに第１の遅延を与えて、第１の遅延信号を生成し、
前記入力信号を遅延させて、該入力信号の他方のエッジである第２のエッジに第２の遅延を与えて、第２の遅延信号を生成し、
前記第１の遅延と前記第２の遅延が一致するように該第１の遅延と該第２の遅延を制御し、
前記第１の遅延信号の前記第１のエッジと前記第２の遅延信号の前記第２のエッジを組み合わせて、第３の遅延信号を生成する
ことを特徴とする遅延制御方法。
【図面の簡単な説明】
【００６６】
【図１】本発明の遅延制御回路の原理図である。
【図２】遅延訂正ループ回路の構成図である。
【図３】遅延訂正ループ回路のタイミングチャートである。
【図４】第１の可変遅延回路の構成図である。
【図５】デューティ比訂正回路の構成図である。
【図６】デューティ比訂正回路のタイミングチャートである。
【図７】位相生成器の構成図である。
【図８】位相生成器のタイミングチャートである。
【図９】位相検出器の構成図である。
【図１０】位相検出器のタイミングチャートである。
【図１１】第１のカウンタ回路の構成図である。
【図１２】第２の可変遅延回路の構成図である。
【図１３】第２のカウンタ回路の構成図である。
【図１４】第３の可変遅延回路の構成図である。
【符号の説明】
【００６７】
１０１  第１の可変遅延手段
１０２  第２の可変遅延手段
１０３  制御手段
１０４  生成手段
２０１、２１１、２１２、４０１、４０４、４０７、４１０、４１３、１２０３、１４０３  バッファ
２０２、２０３、２０４、４０２、４０５、４０８、４１１、４１４  インバータ
２０５  位相検出器
２０６  カウンタ回路
２０７、２０９  可変遅延回路
２０８  位相生成器
２１０  デューティ比訂正回路
４０３、４０６、４０９、４１２  遅延ブロック
４２１−１、４２１−２、４２１−３、４２１−４、４２１−ｎ、１２０２、１２０４、１４０２−１、１４０２−２、１４０２−ｎ、１４０４−１、１４０４−２、１４０４−ｎ  スイッチ
４２２−１、４２２−２、４２２−３、４２２−４、４２２−ｎ、１２０６、１４０６  キャパシタ
５０１  セレクタ
５０２、７０１、７０２  フリップフロップ
７０３  ＮＡＮＤ回路
７０４  ＸＯＲ回路
９０１、９０２  ラッチ式コンパレータ
９０３  遅延回路
９０４、９０５  ＡＮＤ回路
９０６  ＮＯＲ回路
１１０１  カウンタ
１１０２  デコーダ
１３０１  ＰＭＷ回路
１２０１、１２０５、１４０１−１、１４０１−２、１４０１−ｎ、１４０５−１、１４０５−２、１４０５−ｎ  電流源
【図１】
0005143370.tif 000002
【図２】
0005143370.tif 000003
【図３】
0005143370.tif 000004
【図４】
0005143370.tif 000005
【図５】
0005143370.tif 000006
【図６】
0005143370.tif 000007
【図７】
0005143370.tif 000008
【図８】
0005143370.tif 000009
【図９】
0005143370.tif 000010
【図１０】
0005143370.tif 000011
【図１１】
0005143370.tif 000012
【図１２】
0005143370.tif 000013
【図１３】
0005143370.tif 000014
【図１４】
0005143370.tif 000015