(57)【特許請求の範囲】
【請求項１】
素子形成領域と、前記素子形成領域を囲む素子分離領域とを設定したシリコン基板と、
前記シリコン基板の素子分離領域に形成された分離溝と、
前記分離溝の溝底の中央部に前記シリコン基板により形成された、前記分離溝の溝深さより低い高さの突起部と、
前記分離溝に埋込まれた絶縁材料により埋設された前記突起部を有する素子分離層と、
前記突起部の直下のシリコン基板に、第１導電型不純物を拡散させて形成されたチャネルストッパ層と、を備えたことを特徴とする半導体素子。
【請求項２】
請求項１において、
前記分離溝の溝深さは、前記チャネルストッパ層に注入する不純物イオンの、前記素子分離層中の飛程より深く、シリコン基板中の飛程より浅い深さに形成されていることを特徴とする半導体素子。
【請求項３】
請求項１または請求項２において、
前記シリコン基板の前記素子形成領域の中央部に、ゲート絶縁膜を挟んで前記シリコン基板に対向するゲート電極と、
前記ゲート電極の両側の、前記素子分離層との間の前記シリコン基板に、前記第１導電型不純物とは逆型の第２導電型不純物を拡散させて形成された、前記素子分離層より浅い深さを有する低濃度拡散層と、を備えたことを特徴とする半導体素子。
【請求項４】
素子形成領域と、前記素子形成領域を囲む素子分離領域とを設定したシリコン基板を準備する工程と、
前記シリコン基板上に、シリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に、シリコン窒化膜を形成する工程と、
前記シリコン窒化膜の前記素子分離領域に、前記シリコン酸化膜を露出させた開口部を形成する工程と、
前記シリコン窒化膜の開口部の内部を含む前記シリコン基板上の全面に、絶縁材料層を形成する工程と、
前記絶縁材料層を異方性エッチングによりエッチングして、前記シリコン窒化膜の開口部の側面に前記絶縁材料層を残留させると共に、前記素子分離領域の中央部に前記シリコン酸化膜に達する溝を形成する工程と、
前記溝に、シリコン材料を埋込み、前記残留させた絶縁材料を除去して、前記素子分離領域の中央部にシリコン材料層を形成する工程と、
前記開口部を形成したシリコン窒化膜をマスクとして、異方性エッチングにより、前記シリコン酸化膜、シリコン材料層およびシリコン基板をエッチングして、前記素子分離領域に分離溝を形成すると共に、その溝底の中央部に前記分離溝の溝深さより低い高さの突起部を形成する工程と、
前記分離溝に絶縁材料を埋込んで、前記突起部が埋設された素子分離層を形成する工程と、
前記突起部上の素子分離層を露出させたレジストマスクを形成する工程と、
前記レジストマスクおよび前記素子分離層をマスクとして、前記突起部の直下のシリコン基板に、第１導電型不純物を注入してチャネルストッパ層を形成する工程と、を備えることを特徴とする半導体素子の製造方法。
【請求項５】
請求項４において、
前記チャネルストッパ層の形成後に、前記レジストマスクを除去し、前記シリコン基板の前記素子形成領域の中央部に、ゲート絶縁膜を挟んで前記シリコン基板に対向するゲート電極を形成する工程と、
前記ゲート電極の両側の、前記素子分離層との間の前記シリコン基板に、前記第１導電型不純物とは逆型の第２導電型不純物を拡散させて、前記素子分離層より浅い深さを有する低濃度拡散層を形成する工程と、を備えることを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板にＳＴＩ法により形成された素子分離層を有する高耐圧型の半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
一般に、高耐圧型の半導体素子は、９〜１００Ｖの高いゲート電圧で使用されるため、素子形成領域に寄生トランジスタが形成されやすく、この寄生トランジスタが動作すると高耐圧型の半導体素子が正常に動作しなくなる。
このため、素子分離層の直下にチャネルストッパ層を形成し、寄生トランジスタの閾値を高くして寄生トランジスタの動作を抑制することが行われている。
【０００３】
また、高耐圧型の半導体素子は、低濃度拡散層とチャネルストッパ層との対向する端部間の間隔である距離ｄ（図１参照）によって素子の耐圧が決まり、図６に示すように、接合耐圧Ｂｖｊは距離ｄが狭くなると低下し、高耐圧型の半導体素子の耐圧を低下させることになる。
一方、近年、高耐圧型の半導体素子の小型化が急速に進み、距離ｄの半導体素子の形成ピッチに与える影響は無視することが出来なくなってきており、フォトリソグラフィにより形成したレジストマスクを用いて素子分離層を形成した後に、フォトリソグラフィにより形成したレジストマスクを用いてチャネルストッパ層を形成すると、２回のフォトリソグラフィ工程におけるレジストマスクのマスク合せにずれが生じるため、合せ余裕を必要とし、素子特性を満足させるためには、低濃度拡散層とチャネルストッパ層との距離ｄを合せ余裕を加えた距離とすることが必要となり、距離ｄを広く設定せざるを得ず、高耐圧型の半導体素子の小型化を困難にする一つの要因になっている。
【０００４】
このため、従来の高耐圧型の半導体素子においては、ＬＯＣＯＳ法で素子分離層を形成する場合に、Ｐ型シリコン基板上に熱酸化法によりシリコン酸化膜を形成し、その上にＣＶＤ法により第１シリコン窒化膜、多結晶シリコン膜、第２シリコン窒化膜を形成し、フォトリソグラフィにより、素子分離領域を露出させたレジストマスクを形成し、これをマスクとして、第２シリコン窒化膜、多結晶シリコン膜、第１シリコン窒化膜をドライエッチングによりエッチングして除去し、レジストマスクの除去後に、ＬＯＣＯＳ法による高温酸化により、素子分離領域に素子分離層を形成すると共に、多結晶シリコン膜を酸化して庇を形成し、この庇をマスクとして素子分離層下の領域にＰ型不純物を注入して、素子分離層の直下にチャネルストッパ層を自己整合的に形成し、イオン注入時のマスク合せのずれを防止している（例えば、特許文献１参照。）。
【特許文献１】特開平８−３０６７６８号公報（第３頁段落００１４−段落００１８、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来の技術は、高耐圧型の半導体素子（高耐圧素子という。）における低濃度拡散層とチャネルストッパ層との距離ｄをレジストマスクの合せ余裕を考慮せずに所定の距離とすることができるため、高耐圧素子の小型化のためには有効な手段であるが、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法特有のシリコン層の高温酸化を利用してチャネルストッパ層を自己整合的に形成しているため、ＬＯＣＯＳ法に較べて精度よく素子分離層を形成することが可能なために高耐圧素子の小型化に有利とされるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により素子分離層を形成する場合のチャネルストッパ層の形成には適用できないという問題がある。
【０００６】
このため、ＳＴＩ法により素子分離層を形成した後に、フォトリソグラフィにより形成したレジストマスクを用いてチャネルストッパ層を形成すると、レジストマスクの合せ余裕を考慮することが必要になり、低濃度拡散層とチャネルストッパ層との距離ｄを所定の距離より広く設定しなければならず、高耐圧素子の小型化が困難になるという問題が生ずる。
【０００７】
本発明は、上記の問題点を解決するためになされたもので、ＳＴＩ法により素子分離層を形成する場合に、チャネルストッパ層を自己整合的に形成する手段を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決するために、半導体素子が、素子形成領域と、前記素子形成領域を囲む素子分離領域とを設定したシリコン基板と、前記シリコン基板の素子分離領域に形成された分離溝と、前記分離溝の溝底の中央部に前記シリコン基板により形成された、前記分離溝の溝深さより低い高さの突起部と、前記分離溝に埋込まれた絶縁材料により埋設された前記突起部を有する素子分離層と、前記突起部の直下のシリコン基板に、第１導電型不純物を拡散させて形成されたチャネルストッパ層と、を備えたことを特徴とする。
【０００９】
また、半導体素子の製造方法が、素子形成領域と、前記素子形成領域を囲む素子分離領域とを設定したシリコン基板を準備する工程と、前記シリコン基板上に、シリコン酸化膜を形成する工程と、前記シリコン酸化膜上に、シリコン窒化膜を形成する工程と、前記シリコン窒化膜の前記素子分離領域に、前記シリコン酸化膜を露出させた開口部を形成する工程と、前記シリコン窒化膜の開口部の内部を含む前記シリコン基板上の全面に、絶縁材料層を形成する工程と、前記絶縁材料層を異方性エッチングによりエッチングして、前記シリコン窒化膜の開口部の側面に前記絶縁材料層を残留させると共に、前記素子分離領域の中央部に前記シリコン酸化膜に達する溝を形成する工程と、前記溝に、シリコン材料を埋込み、前記残留させた絶縁材料を除去して、前記素子分離領域の中央部にシリコン材料層を形成する工程と、前記開口部を形成したシリコン窒化膜をマスクとして、異方性エッチングにより、前記シリコン酸化膜、シリコン材料層およびシリコン基板をエッチングして、前記素子分離領域に分離溝を形成すると共に、その溝底の中央部に前記分離溝の溝深さより低い高さの突起部を形成する工程と、前記分離溝に絶縁材料を埋込んで、前記突起部が埋設された素子分離層を形成する工程と、前記突起部上の素子分離層を露出させたレジストマスクを形成する工程と、前記レジストマスクおよび前記素子分離層をマスクとして、前記突起部の直下のシリコン基板に、第１導電型不純物を注入してチャネルストッパ層を形成する工程と、を備えることを特徴とする。
【発明の効果】
【００１０】
これにより、本発明は、シリコン窒化膜の素子分離領域に開口部を形成した後は、形成した開口部を証として、素子分離領域の中央部に、自己整合的に突起部を形成することができ、その突起部を用い、素子分離層とシリコン基板との飛程の差を利用して、素子分離層の直下にチャネルストッパ層を選択的に形成することができ、チャネルストッパ層を形成するためのレジストマスクの合せ余裕を考慮することなく、自己整合的にチャネルストッパ層を形成することが可能になり、低濃度拡散層とチャネルストッパ層との距離ｄを所定の距離で離間させて高耐圧素子の耐圧性を安定させることができるという効果が得られる。
【発明を実施するための最良の形態】
【００１１】
以下に、図面を参照して本発明による半導体素子およびその製造方法の実施例について説明する。
【実施例１】
【００１２】
図１は実施例１の半導体素子の断面を示す説明図、図２、図３、図４は実施例１の半導体素子の製造方法を示す説明図である。
図１において、１は半導体素子としての高耐圧型のｎＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子である。
２はシリコン基板であり、比較的低濃度に本実施例の第１導電型不純物であるボロン（Ｂ）等のＰ型不純物を拡散させたシリコン（Ｓｉ）からなる基板であって、ｎＭＯＳ素子１等の半導体素子を形成するための素子形成領域３および素子形成領域３の周囲を囲う素子分離層１２（後述）を形成するための素子分離領域４が設定されている。
【００１３】
５はゲート絶縁膜であり、酸化シリコン（ＳｉＯ２）等の絶縁材料からなる比較的膜厚の薄い絶縁膜である。
６はゲート電極であり、ポリシリコン等からなる電極であって、素子形成領域３のゲート長方向の中央部にゲート絶縁膜５を挟んで素子形成領域３のシリコン基板２に対向して形成され、その側面には窒化シリコン（Ｓｉ３Ｎ４）等の絶縁材料からなるサイドウォール７が形成されている。
【００１４】
素子形成領域３のゲート電極６の両側のシリコン基板２の素子分離領域４との間には、比較的高濃度にＰ型とは逆型の本実施例の第２導電型不純物であるリン（Ｐ）や砒素（Ａｓ）等のＮ型不純物を比較的低濃度に拡散させた低濃度拡散層８が形成され、低濃度拡散層８のサイドウォール７と素子分離領域４との間の表層には、比較的高濃度にＮ型不純物を拡散させたソース層９およびドレイン層１０が形成されており、ゲート電極６下の低濃度にＰ型不純物を拡散させたシリコン基板２の表層が、本実施例のｎＭＯＳ素子１のチャネル領域として機能する。
【００１５】
また、ｎＭＯＳ素子１が形成された素子形成領域３の周囲の素子分離領域４には、ＳＴＩ法により、隣合う素子形成領域３間を電気的に絶縁分離するための素子分離層１２が形成されている。
本実施例の素子分離層１２は、素子分離領域４に形成された分離溝１３に、酸化シリコン等の絶縁材料を埋込んで形成され、その分離溝１３の溝底の中央部には、分離溝１３の深さに満たない高さのシリコン基板２からなる突起部１４が形成されており、その突起部１４の直下の低濃度拡散層８の端部から距離ｄを隔てた位置に比較的高濃度にＰ型不純物を拡散させた、寄生トランジスタの動作を抑制するためのチャネルストッパ層１５が形成されている。
【００１６】
本実施例のチャネルストッパ層１５への不純物イオン注入は、イオン注入時におけるシリコン基板２中の不純物イオンの飛程Ｒｐが、シリコン酸化膜の不純物イオンの飛程Ｒｐより大きいことを利用して行われる。
このため、本実施例の突起部１４の幅Ｗは、チャネルストッパ層１５の幅に設定され、その高さＨは、分離溝１３の溝深さＤ１より低くなるように、つまり素子分離層１２の内部に埋設されるように設定される。
【００１７】
この場合に、分離溝１３の溝深さＤ１は、チャネルストッパ層１５に注入する不純物イオンを所定の注入条件で注入したときに、その不純物イオンの、分離溝１３に絶縁材料を埋込んで形成される素子分離層１２中の飛程Ｒｐより深く、かつシリコン基板２中の飛程Ｒｐより浅い深さに設定する。
例えば、絶縁材料を酸化シリコンとし、イオン種をリンとした場合に、インプラエネルギ１０００ｋｅＶにおける酸化シリコン中の飛程Ｒｐは０．９３μｍ、シリコン中の飛程Ｒｐは１．１μｍであるので、分離溝１３のシリコン基板２の上面からの溝深さＤ１を、０．９３μｍより深く、１．１μｍより浅く設定し、突起部１４の頂部のシリコン基板２の上面からの深さＤ２を０．９３μｍより浅い深さに設定する。
【００１８】
このような深さに形成された分離溝１３に、酸化シリコンを埋込んでシリコン基板２からなる突起部１４を埋設した素子分離層１２を形成した後に、不純物イオンを注入すれば、突起部１４が形成されていない領域の溝底には不純物イオンが到達せず、突起部１４には０．９３μｍより薄い酸化シリコンを通過して不純物イオンが到達し、その不純物イオンが飛程Ｒｐの長いシリコン中を通過するので、素子分離層１２をマスクとして、突起部１４の直下のシリコン基板２に飛程Ｒｐの差を利用して選択的に不純物イオンを注入することが可能になる。
【００１９】
図２ないし図４において、２０はマスク部材としてのレジストマスクであり、フォトリソグラフィによりシリコン基板２の上面側にスピンコート法等により塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスクパターンであって、本実施例のエッチング工程やイオン注入工程等におけるマスクとして機能する。
以下に、図２ないし図４にＰで示す工程に従って、本実施例の半導体素子の製造方法について説明する。
【００２０】
Ｐ１（図２）、素子形成領域３と素子分離領域４とを設定したＰ型のシリコン基板２を準備し、シリコン基板２上に熱酸化法により酸化シリコンからなるシリコン酸化膜２１を形成し、そのシリコン酸化膜２１上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により窒化シリコンからなるシリコン窒化膜２２を堆積する。
そして、フォトリソグラフィにより、シリコン窒化膜２２上に素子分離領域４のシリコン窒化膜２２を露出させたレジストマスク２０を形成する。
【００２１】
Ｐ２（図２）、工程Ｐ１で形成したレジストマスク２０をマスクとして、異方性エッチングにより、シリコン窒化膜２２をエッチングして、シリコン窒化膜２２の素子分離領域４に、シリコン酸化膜２１に達する開口部２３を形成する。
前記のレジストマスク２０の除去後に、シリコン基板２上の全面に、ＣＶＤ法により、絶縁材料（本実施例では、酸化シリコン）からなる絶縁材料層２４を４０００Å堆積し、開口部２３の内部に絶縁材料を埋込む。
【００２２】
Ｐ３（図２）、次いで、異方性エッチングにより、絶縁材料層２４をエッチングしてシリコン窒化膜２２を露出させ、開口部２３の側面に、ゲート電極６に形成するサイドウォール７と同様の絶縁材料層２４を残留させて、素子分離領域４の中央部に、自己整合的に突起部１４の幅より大きい幅でシリコン酸化膜２１に達する溝２５を形成し、ＣＶＤ法により、シリコン基板２上の全面に、シリコン材料（本実施例では、ポリシリコン）からなるシリコン材料層２６を４０００Å堆積し、溝２５の内部にシリコン材料を埋込む。
【００２３】
Ｐ４（図２）、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、シリコン材料層２６を研磨してシリコン窒化膜２２を露出させ、フッ酸（ＨＦ）によるウェットエッチングにより、開口部２３の側面に残留させた絶縁材料層２４を除去し、素子分離領域４の中央部に突出するシリコン材料層２６を形成する。
この素子分離領域４の中央部に突出するシリコン材料層２６により、その両側に隣接するシリコン基板２とのシリコン層の高さを変えることができ、次工程の分離溝１３の形成時における、エッチング後のシリコン基板２の上面から深さＤ１、Ｄ２（図１参照）に差を生じさせて、シリコン材料層２６を突出させた部位に突起部１４を形成することが可能になる。
【００２４】
Ｐ５（図３）、開口部２３が形成されたシリコン窒化膜２２をマスクとして、異方性エッチングにより、シリコン酸化膜２１と突出させたシリコン材料層２６およびそれぞれの下のシリコン基板２をエッチングして、図５に示すように、素子形成領域３の周囲を囲う分離溝１３を形成すると共に、分離溝１３の溝底の中央部に、幅Ｗで、溝深さＤ１より低い高さＨの突起部１４を形成する。
【００２５】
Ｐ６（図３）、そして、ＣＶＤ法によりシリコン窒化膜２２上および分離溝１３の内部に、酸化シリコンからなる絶縁材料を堆積して絶縁層２７を形成する。
Ｐ７（図３）、ＣＭＰ法により、絶縁層２７を研磨してシリコン窒化膜２２を露出させ、ウェットエッチングによりシリコン窒化膜２２、シリコン酸化膜２１および絶縁層２７の上部を除去して、シリコン基板２の上面を露出させ、分離溝１３に、酸化シリコンからなる絶縁材料で、中央部に突起部１４を埋設した素子分離層１２を形成する。
【００２６】
次いで、フォトリソグラフィにより、シリコン基板２上に、突起部１４上の素子分離層１２を突起部１４の幅Ｗより広い幅で露出させた開口部２８を有するレジストマスク２０形成し、これをマスクとしてＰ型不純物（本実施例では、ボロン）を注入し、突起部１４の直下のシリコン基板２に、飛程Ｒｐの差を利用してＰ型不純物を比較的高濃度に拡散させたチャネルストッパ層１５を形成する。
【００２７】
このようにして、ＳＴＩ法により形成された素子分離層１２の直下のシリコン基板２に、自己整合的に形成された突起部１４を用い、素子分離層１２とシリコン基板２との飛程Ｒｐの差を利用して、レジストマスク２０の合せずれを考慮せずにチャネルストッパ層１５が選択的に形成される。
Ｐ８（図３）、工程Ｐ７で形成したレジストマスク２０を除去し、熱酸化法により素子形成領域３のシリコン基板２の上面を酸化してゲート絶縁膜５を形成し、ゲート絶縁膜５上および素子分離層１２上にＣＶＤ法によりゲート電極６を形成するためのポリシリコン膜を堆積し、そのポリシリコン膜上に、フォトリソグラフィにより、素子形成領域３のゲート電極６の形成領域を覆うレジストマスク２０（不図示）を形成し、異方性エッチングにより露出しているポリシリコン膜およびゲート絶縁膜５をエッチングし、ゲート絶縁膜５を介してシリコン基板２に対向するゲート電極６を形成する。
【００２８】
Ｐ９（図４）、フォトリソグラフィにより、素子形成領域３およびその周囲に隣接する素子分離層１２の一部を露出させた、つまり突起部１４上を覆うレジストマスク２０を形成し、これをマスクとしてＮ型不純物（本実施例では、リン）を注入し、ゲート電極６の両側の素子分離層１２との間のシリコン基板２に、Ｎ型不純物を比較的低濃度に拡散させた、素子分離層１２の溝底の深さＤ１より浅い深さを有する低濃度拡散層８を形成する。
【００２９】
これにより、チャネルストッパ層１５との端部から距離ｄを隔てた位置（図１参照）に確実に端部を有する低濃度拡散層８が形成される。
Ｐ１０（図４）、工程Ｐ９で形成したレジストマスク２０を除去し、ゲート電極６上等のシリコン基板２上の全面にＣＶＤ法により窒化シリコンを堆積してシリコン窒化膜を形成し、異方性エッチングによりシリコン窒化膜をエッチングして、ゲート電極６の上面およびシリコン基板２の上面を露出させ、ゲート電極６の側面にサイドウォール７を形成する。
【００３０】
そして、ゲート電極６、サイドウォール７および素子分離層１２をマスクとして、露出している素子形成領域３のシリコン基板２にＮ型不純物（本実施例では、砒素）を注入し、ゲート電極６の両側の低濃度拡散層８の表層のサイドウォール７と素子分離層１２との間にＮ型不純物を比較的高濃度に拡散させたソース層９およびドレイン層１０を形成する。
【００３１】
このようにして形成された、本実施例のｎＭＯＳ素子１は、シリコン基板２上に形成したシリコン窒化膜２２の素子分離領域４に開口部２３を形成し、その開口部２３に埋込んだ絶縁材料層２４を異方性エッチングによりエッチングして、シリコン窒化膜２２の開口部２３の側面に絶縁材料層２４を残留させると共に、素子分離領域４の中央部にシリコン酸化膜２１に達する溝２５を形成し、その溝２５にシリコン材料を埋込んで素子分離領域４の中央部にシリコン材料層２６を突出形成し、シリコン窒化膜２２をマスクとして、異方性エッチングにより、シリコン材料層２６およびシリコン基板２をエッチングして、素子分離領域４に分離溝１３を形成すると共に、その溝底の中央部にシリコン基板２からなる突起部１４を形成し、分離溝１３に絶縁材料を埋込んで突起部１４が埋設された素子分離層１２を形成した後に、突起部１４上の素子分離層１２を露出させたレジストマスク２０を形成し、素子分離層１２をマスクとして、突起部１４の直下のシリコン基板２にＰ型不純物を高濃度に注入してチャネルストッパ層１５を形成するので、レジストマスク２０を用いてシリコン窒化膜２２の素子分離領域４に開口部２３を形成した後は、形成した開口部を証として、素子分離領域４の中央部に、自己整合的に突起部１４を形成することができ、その突起部１４を用い、素子分離層１２とシリコン基板２との飛程Ｒｐの差を利用して素子分離層１２の直下にチャネルストッパ層１５を選択的に形成することができ、チャネルストッパ層１５を形成するためのレジストマスク２０の合せ余裕を考慮することなく、自己整合的にチャネルストッパ層１５を形成することができ、低濃度拡散層８とチャネルストッパ層１５との距離ｄを所定の距離で離間させて、高耐圧素子の耐圧性を安定させることができる。
【００３２】
また、分離溝１３の溝深さＤ１を、チャネルストッパ層１５に所定の注入条件で不純物イオンを注入するときの不純物イオンの、素子分離層１２中の飛程Ｒｐより深く、シリコン基板２中の飛程Ｒｐより浅い深さに形成するので、素子分離層１２をマスクとして利用して、自己整合的に形成したシリコン基板２からなる突起部１４の直下のシリコン基板２に選択的に不純物イオンを注入することができ、チャネルストッパ層１５を形成するためのレジストマスク２０の合せ余裕を考慮することなく、自己整合的にチャネルストッパ層１５を形成することができる。
【００３３】
さらに、低濃度拡散層８を素子分離層１２より浅く形成したので、異方性エッチングによる分離溝１３の側面の垂直性を利用して、低濃度拡散層８とチャネルストッパ層１５との距離ｄを確実に所定の距離で離間させることができ、チャネルストッパ層１５を形成するためのレジストマスク２０の合せ余裕を考慮することなく、素子分離層１２を形成する素子形成領域３の幅を縮小して高耐圧素子の小型化を図ることができる。
【００３４】
以上説明したように、本実施例では、シリコン基板上に、シリコン酸化膜とシリコン窒化膜とを積層し、シリコン窒化膜の素子分離領域に、シリコン酸化膜を露出させた開口部を形成し、シリコン窒化膜の開口部の内部を含むシリコン基板上の全面に絶縁材料層を形成し、その絶縁材料層を異方性エッチングによりエッチングして、シリコン窒化膜の開口部の側面に絶縁材料層を残留させると共に、素子分離領域の中央部にシリコン酸化膜に達する溝を形成し、その溝に、シリコン材料を埋込み、残留させた絶縁材料を除去して、素子分離領域の中央部にシリコン材料層を形成し、開口部を形成したシリコン窒化膜をマスクとして、異方性エッチングにより、シリコン酸化膜、シリコン材料層およびシリコン基板をエッチングして、素子分離領域に分離溝を形成すると共に、その溝底の中央部に分離溝の溝深さより低い高さの突起部を形成し、分離溝に絶縁材料を埋込んで突起部が埋設された素子分離層を形成した後に、突起部上の素子分離層を露出させたレジストマスクを形成して、そのレジストマスクおよび素子分離層をマスクとして、突起部の直下のシリコン基板に、Ｐ型不純物を注入してチャネルストッパ層を形成するようにしたことによって、シリコン窒化膜の素子分離領域に開口部を形成した後は、形成した開口部を証として、素子分離領域の中央部に、自己整合的に突起部を形成することができ、その突起部を用い、素子分離層とシリコン基板との飛程Ｒｐの差を利用して素子分離層の直下にチャネルストッパ層を選択的に形成することができ、チャネルストッパ層を形成するためのレジストマスクの合せ余裕を考慮することなく、自己整合的にチャネルストッパ層を形成することが可能になり、低濃度拡散層とチャネルストッパ層との距離ｄを所定の距離で離間させて高耐圧素子の耐圧性を安定させることができる。
【００３５】
また、低濃度拡散層を素子分離層より浅く形成するようにしたことによって、異方性エッチングによる分離溝の側面の垂直性を利用して、低濃度拡散層とチャネルストッパ層との距離ｄを確実に所定の距離で離間させることができ、素子分離層を形成する素子形成領域の幅を縮小して高耐圧素子の小型化を図ることができる。
なお、上記実施例においては、半導体素子はｎＭＯＳ素子として説明したが、ｐＭＯＳ素子であってもよい。この場合には、第１導電型不純物としてＮ型不純物を、第２導電型不純物としてＰ型不純物を用いるようにする。
【図面の簡単な説明】
【００３６】
【図１】実施例１の半導体素子の断面を示す説明図
【図２】実施例１の半導体素子の製造方法を示す説明図
【図３】実施例１の半導体素子の製造方法を示す説明図
【図４】実施例１の半導体素子の製造方法を示す説明図
【図５】実施例１の工程Ｐ５のシリコン基板の上面を示す説明図
【図６】接合耐圧と距離ｄとの関係を示すグラフ
【符号の説明】
【００３７】
１    ｎＭＯＳ素子
２    シリコン基板
３    素子形成領域
４    素子分離領域
５    ゲート絶縁膜
６    ゲート電極
７    サイドウォール
８    低濃度拡散層（第２拡散層）
９    ソース層
１０  ドレイン層
１２  素子分離層
１３  分離溝
１４  突起部
１５  チャネルストッパ層
２０  レジストマスク
２１  シリコン酸化膜
２２  シリコン窒化膜
２３、２８  開口部
２４  絶縁材料層
２５  溝
２６  シリコン材料層
２７  絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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