(57)【特許請求の範囲】
【請求項１】
シリコン層（若しくは、シリコン基板）上にニッケル膜を形成する工程と、
前記ニッケル膜中、又は前記ニッケル膜と前記シリコン層（若しくは、シリコン基板）との界面の少なくとも一方に窒素を導入して、前記ニッケル膜中の前記窒素の濃度を、下限が５ａｔ％、上限が１０から１５ａｔ％の範囲内にする工程と、
前記窒素を導入した後で前記ニッケル膜と前記シリコン層（若しくは、シリコン基板）とに所定条件の熱処理を施して、ニッケルダイシリサイド層を形成する工程と、を含むことを特徴とするシリサイドの形成方法。
【請求項２】
シリコン層（若しくは、シリコン基板）上にニッケル膜を形成する工程と、
前記ニッケル膜と前記シリコン層（若しくは、シリコン基板）とに所定条件の熱処理を施して、ニッケルダイシリサイド層を形成する工程と、を含み、
前記ニッケル膜を形成する工程では、
アルゴンガスと窒素ガスとを含む混合ガス雰囲気中で前記ニッケル膜をスパッタリングすることによって、前記ニッケル膜を前記シリコン層（若しくは、シリコン基板）上に形成すると共に、前記ニッケル膜中の前記窒素の濃度を、下限が５ａｔ％、上限が１０から１５ａｔ％の範囲内にすることを特徴とするシリサイドの形成方法。
【請求項３】
前記混合ガスにおける前記窒素ガスの分圧比は１０％以上、４０％以下であることを特徴とする請求項２に記載のシリサイドの形成方法。
【請求項４】
前記ニッケルダイシリサイド層を形成する工程の前に、前記ニッケル膜に窒素をイオン注入する工程、を含むことを特徴とする請求項１から請求項３の何れか一項に記載のシリサイドの形成方法。
【請求項５】
前記ニッケル膜を形成する工程の前に、前記シリコン層（若しくは、シリコン基板）上にシリコン窒化膜を形成する工程を含み、
前記ニッケル膜を形成する工程では、前記シリコン窒化膜上に前記ニッケル膜を形成し、
前記ニッケルダイシリサイド層を形成する工程では、前記ニッケル膜と、前記シリコン窒化膜及び前記シリコン層（若しくは、シリコン基板）に前記熱処理を施すことを特徴とする請求項１から請求項３の何れか一項に記載のシリサイドの形成方法。
【請求項６】
前記ニッケル膜を形成する工程では、
１×１０−４〜１×１０−６Ｐａに減圧可能なチャンバ内でスパッタリングが行われることを特徴とする請求項１から請求項５に記載のシリサイドの形成方法。
【請求項７】
前記ニッケル膜を形成する前に、水素ガスを含む雰囲気中で前記シリコン層（若しくは、シリコン基板）の表面をプラズマ処理する工程、を含むことを特徴とする請求項１から請求項６の何れか一項に記載のシリサイドの形成方法。
【請求項８】
前記ニッケルダイシリサイド層を形成する前に、前記ニッケル膜の内から外側への窒素の拡散を抑制するキャップ膜を当該ニッケル膜上に形成する工程、を含み、
前記ニッケルダイシリサイド層を形成する工程では、
前記キャップ膜で覆われた前記ニッケル膜と前記シリコン層（若しくは、シリコン基板）とに所定条件の熱処理を施して前記ニッケルダイシリサイド層を形成することを特徴とする請求項１から請求項７の何れか一項に記載のシリサイドの形成方法。
【請求項９】
前記所定条件とは、
前記熱処理を施すチャンバ内の圧力が大気圧で、その温度が４００℃以上８００℃未満の条件である、ことを特徴とする請求項１から請求項８の何れか一項に記載のシリサイドの形成方法。
【請求項１０】
前記所定条件とは、
前記熱処理を施すチャンバ内の圧力が大気圧で、その温度が５００℃以上６００℃以下の条件である、ことを特徴とする請求項１から請求項８の何れか一項に記載のシリサイドの形成方法。
【請求項１１】
ゲート電極をシリコン層上に形成する工程と、 
前記シリコン層のチャネル領域と接合されたニッケルダイシリサイド層を含んで構成されるソース／ドレイン層を形成する工程と、
前記ニッケルダイシリサイド層に不純物を導入する工程と、
前記ニッケルダイシリサイド層に導入された不純物を前記シリコン層側に追い出すことにより、前記ニッケルダイシリサイド層と前記シリコン層との界面に配置された不純物導入層を形成する工程と、を含み、
前記ニッケルダイシリサイド層は、
請求項１から請求項１０の何れか一項に記載のシリサイドの形成方法を実行することによって形成することを特徴とする半導体装置の製造方法。
【請求項１２】
ダミーゲート電極をシリコン層上に形成する工程と、
前記シリコン層のチャネル領域と接合されたニッケルダイシリサイド層を含んで構成されるソース／ドレイン層を形成する工程と、
前記ニッケルダイシリサイド層に不純物を導入する工程と、
前記ニッケルダイシリサイド層に導入された不純物を前記シリコン層側に追い出すことにより、前記ニッケルダイシリサイド層と前記シリコン層との界面に配置された不純物導入層を形成する工程と、
前記ダミーゲート電極を埋め込む絶縁層を前記シリコン層上に形成する工程と、 
前記絶縁層に埋め込まれたダミーゲート電極を除去することにより、前記ダミーゲート電極に対応した溝を前記絶縁層に形成する工程と、 
前記溝内にゲート電極を埋め込む工程と、を含み、
前記ニッケルダイシリサイド層は、
請求項１から請求項１０の何れか一項に記載のシリサイドの形成方法を実行することによって形成することを特徴とする半導体装置の製造方法。
【請求項１３】
絶縁層上に配置されたシリコン層上にゲート電極を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、 
前記サイドウォールの側方に配置されたニッケルダイシリサイド層を形成する工程と、
前記ニッケルダイシリサイド層に不純物を導入する工程と、
熱処理にて前記ニッケルダイシリサイド層の底面を前記絶縁層に接触させることにより、前記シリコン層の結晶方位面に沿って接合面が配置されたニッケルダイシリサイド層からなるソース／ドレイン層を形成するとともに、前記ニッケルダイシリサイド層に導入された不純物を前記シリコン層側に拡散させ、前記ソース／ドレイン層と前記シリコン層との界面に配置された不純物導入層を形成する工程と、を含み、
前記ニッケルダイシリサイド層は、
請求項１から請求項１０の何れか一項に記載のシリサイドの形成方法を実行することによって形成することを特徴とする半導体装置の製造方法。
【請求項１４】
シリコン基板上にゲート電極を形成する工程と、 
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記サイドウォールの側方に配置されたニッケルダイシリサイド層を形成する工程と、
前記ニッケルダイシリサイド層に不純物を導入する工程と、
チャネル領域に対する接合面が前記シリコン基板の結晶方位面に沿って配置されたニッケルダイシリサイド層からなるソース／ドレイン層を熱処理にて形成するとともに、前記ニッケルダイシリサイド層に導入された不純物を前記シリコン基板側に拡散させ、前記ソース／ドレイン層と前記シリコン基板との界面に配置された不純物導入層を形成する工程と、を含み、
前記ニッケルダイシリサイド層は、
請求項１から請求項１０の何れか一項に記載のシリサイドの形成方法を実行することによって形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリサイドの形成方法及び半導体装置の製造方法に関し、特に、熱的安定性に優れ、先端位置の制御性に優れたニッケルダイシリサイド層（ＮｉＳｉ２）を低温で形成できるようにした技術に関する。
【背景技術】
【０００２】
近年の電界効果型トランジスタでは、半導体集積回路の高密度化および高速化を促進するために、サブミクロンオーダーにまでゲート長を短くすることが行われている。また、微細化された電界効果型トランジスタのソース／ドレイン層の高抵抗化を抑制するために、ソース／ドレイン層の表面をシリサイド化することが行なわれている。例えば、非特許文献１には、４００℃程度の低温アニールで形成可能なニッケルモノシリサイド（ＮｉＳｉ）をＣＭＯＳに適用することが開示されている。
【非特許文献１】Ｎｉｔｒｏｇｅｎ−ｄｏｐｅｄ  ｎｉｃｋｅｌ  ｍｏｎｏＳｉｌｉｃｉｄｅ  ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  ｄｅｅｐ  ｓｕｂｍｉｃｒｏｎ  ＣＭＯＳ  ｓａｌｉｃｉｄｅ，  ＩＥＤＭ９５−４５３〜４５６
【非特許文献２】Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｆｏｒｍａｔｉｏｎ  ｏｆ  Ｅｐｉｔａｘｉａｌ  ＮｉＳｉ２  Ｌａｙｅｒｓ  ｗｉｔｈ  Ｓｏｌｉｄ−Ｐｈａｓｅ  Ｒｅａｃｔｉｏｎ  ｉｎ  Ｎｉ／Ｔｉ／Ｓｉ（００１）  Ｓｙｓｔｅｍｓ，  Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  ＰｈｙＳｉｃｓ  ｖｏｌ．４４，Ｎｏ５Ａ，２００５，ｐｐ．２９４５−２９４７
【発明の開示】
【発明が解決しようとする課題】
【０００３】
非特許文献１に開示されたようなＮｉＳｉをＣＭＯＳに適用した場合、以下に示すような問題点がある。即ち、第１の問題点は、「薄膜のＮｉＳｉは平坦に形成しにくく、また、その先端位置を厳密には制御できない」ということである。ここで、先端位置とは、ソース／ドレイン層のチャネル領域側の端面位置や、基板の深さ方向の端面（即ち、底面）位置のことである。また、第２の問題点は、「ＮｉＳｉは熱に弱く、高温でアニールした場合にはＮｉＳｉがニッケルダイシリサイド（ＮｉＳｉ２）に部分的に変化するおそれがある」ということである。
【０００４】
このような第１、第２の問題点を解決する方法としては、例えば非特許文献２がある。即ち、この非特許文献２には、ＮｉＳｉと比べて、熱的安定性に優れ、先端位置の制御性に優れたニッケルダイシリサイド層（ＮｉＳｉ２）を形成する技術が開示されている。しかし、この技術では平坦な界面を持つＮｉＳｉ２の形成には８００℃以上の熱処理が必要である。それゆえ、ＮｉＳｉ２の形成過程で基板中の不純物濃度分布が変化してしまう可能性があり、半導体プロセスへの適用は難しいという問題があった。
【０００５】
本発明は、このような事情に鑑みてなされたものであって、熱的安定性に優れ、先端位置の制御性に優れたＮｉＳｉ２を低温で形成できるようにしたシリサイドの形成方法及び半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
〔発明１〕  上記目的を達成するために、発明１のシリサイドの形成方法は、シリコン層（若しくは、シリコン基板）上にニッケル膜を形成する工程と、前記ニッケル膜中、又は前記ニッケル膜と前記シリコン層（若しくは、シリコン基板）との界面の少なくとも一方に窒素を導入する工程と、前記窒素を導入した後で前記ニッケル膜と前記シリコン層（若しくは、シリコン基板）とに所定条件の熱処理を施して、ニッケルダイシリサイド層を形成する工程と、を含むことを特徴とするものである。
このような構成であれば、熱的安定性に優れ、先端位置の制御性に優れたニッケルダイシリサイド（ＮｉＳｉ２）を、非特許文献２よりも低温度で形成することが可能である。
【０００７】
〔発明２〕  発明２のシリサイドの形成方法は、シリコン層（若しくは、シリコン基板）上にニッケル膜を形成する工程と、前記ニッケル膜と前記シリコン層（若しくは、シリコン基板）とに所定条件の熱処理を施して、ニッケルダイシリサイド層を形成する工程と、を含み、前記ニッケル膜を形成する工程では、アルゴンガスと窒素ガスとを含む混合ガス雰囲気中で前記ニッケル膜をスパッタリングすることによって、当該ニッケル膜を前記シリコン層（若しくは、シリコン基板）上に形成することを特徴とするものである。
このような構成であれば、窒素を含んだニッケル膜をシリコン層（若しくは、シリコン基板）上に形成することができる。従って、熱的安定性に優れ、先端位置の制御性に優れたニッケルダイシリサイド（ＮｉＳｉ２）を、非特許文献２よりも低温度で形成することが可能である。
【０００８】
〔発明３〕  発明３のシリサイドの形成方法は、発明２のシリサイドの形成方法において、前記混合ガスにおける前記窒素ガスの分圧比は少なくとも５％以上であることを特徴とするものである。ここで、ニッケル膜中の窒素の含有率は、混合ガスにおける窒素ガスの分圧が高いほど増加する傾向がある。
従って、ニッケル膜中に窒素を効率良く導入することが可能である。
【０００９】
〔発明４〕  発明４のシリサイドの形成方法は、シリコン層（若しくは、シリコン基板）上にニッケル膜を形成する工程と、前記ニッケル膜に窒素をイオン注入する工程と、前記窒素をイオン注入した後で前記ニッケル膜と前記シリコン層（若しくは、シリコン基板）とに所定条件の熱処理を施して、ニッケルダイシリサイド層を形成する工程と、を含むことを特徴とするものである。
このような構成であれば、ニッケル膜中、又はニッケル膜とシリコン層（若しくは、シリコン基板）との界面の少なくとも一方に窒素を導入することができるので、熱的安定性に優れ、先端位置の制御性に優れたニッケルダイシリサイド（ＮｉＳｉ２）を、非特許文献２よりも低温度で形成することが可能である。
【００１０】
〔発明５〕  発明５のシリサイドの形成方法は、シリコン層（若しくは、シリコン基板）上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜上にニッケル膜を形成する工程と、前記ニッケル膜と、前記シリコン窒化膜及び前記シリコン層（若しくは、シリコン基板）に所定条件の熱処理を施して、ニッケルダイシリサイド層を形成する工程と、を含むことを特徴とするものである。
このような構成であれば、シリコン窒化膜から、ニッケル膜やシリコン層（若しくは、シリコン基板）に窒素が供給される。従って、熱的安定性に優れ、先端位置の制御性に優れたニッケルダイシリサイド（ＮｉＳｉ２）を、非特許文献２よりも低温度で形成することが可能である。
【００１１】
〔発明６〕  発明６のシリサイドの形成方法は、発明１から発明５の何れか一のシリサイドの形成方法において、前記ニッケル膜を形成する前に、水素ガスを含む雰囲気中で前記シリコン層（若しくは、シリコン基板）の表面をプラズマ処理する工程、を含むことを特徴とするものである。
このような構成であれば、シリコン層（若しくは、シリコン基板）の表面が水素終端されるので、シリコン層（若しくは、シリコン基板）とニッケル膜との間で界面準位を低減することができる。
【００１２】
〔発明７〕  発明７のシリサイドの形成方法は、発明１から発明６の何れか一のシリサイドの形成方法において、前記ニッケルダイシリサイド層を形成する前に、前記ニッケル膜の内から外側への窒素の拡散を抑制するキャップ膜を当該ニッケル膜上に形成する工程、を含み、前記ニッケルダイシリサイド層を形成する工程では、前記キャップ膜で覆われた前記ニッケル膜と前記シリコン層（若しくは、シリコン基板）とに所定条件の熱処理を施して前記ニッケルダイシリサイド層を形成することを特徴とするものである。
このような構成であれば、熱処理によってニッケルダイシリサイド層を形成する際に、ニッケル膜の内から外側（即ち、チャンバ内）への窒素の拡散をキャップ膜で抑えることができるので、ニッケルダイシリサイド層を効率良く形成することができる。
【００１３】
〔発明８〕  発明８のシリサイドの形成方法は、発明１から発明７の何れか一のシリサイドの形成方法において、前記所定条件とは、前記熱処理を施すチャンバ内の圧力が大気圧で、その温度が４００℃以上８００℃未満の条件である、ことを特徴とするものである。
ここで、大気圧とは、ほぼ１気圧（１気圧≒１０１３ｈＰａ）のことであり、チャンバ内に対して特に加圧操作や減圧操作を行わない気圧のことである。ニッケルダイシリサイド層を形成する際の熱処理の条件（即ち、所定条件）を上記範囲に設定することで、ニッケルダイシリサイド層を効率良く形成することができる。
【００１４】
〔発明９〕  発明９のシリサイドの形成方法は、発明１から発明７の何れか一のシリサイドの形成方法において、前記所定条件とは、前記熱処理を施すチャンバ内の圧力が大気圧で、その温度が５００℃以上６００℃以下の条件である、ことを特徴とするものである。ニッケルダイシリサイド層を形成する際の熱処理の条件（即ち、所定条件）を上記範囲に設定することで、発明８と比べて、ニッケルダイシリサイド層をより効率良く形成することができる。
【００１５】
〔発明１０〕  発明１０の半導体装置の製造方法は、ゲート電極をシリコン層上に形成する工程と、前記シリコン層のチャネル領域と接合されたニッケルダイシリサイド層を含んで構成されるソース／ドレイン層を形成する工程と、前記ニッケルダイシリサイド層に不純物を導入する工程と、前記ニッケルダイシリサイド層に導入された不純物を前記シリコン層側に追い出すことにより、前記ニッケルダイシリサイド層と前記シリコン層との界面に配置された不純物導入層を形成する工程と、を含み、前記ニッケルダイシリサイド層は、発明１から発明９の何れか一のシリサイドの形成方法を実行することによって形成することを特徴とするものである。
このような構成であれば、発明１から発明９の何れか一のシリサイドの形成方法が応用されるので、熱的安定性に優れ、先端位置の制御性に優れたニッケルダイシリサイド層を低温で形成することが可能である。
【００１６】
また、ニッケルダイシリサイド層から追い出された不純物をシリコン層側に拡散させることで不純物導入層を形成することができ、ニッケルダイシリサイド層とシリコン層との界面に沿って不純物導入層を自己整合的に配置することが可能となる。このため、絶縁層に底面が接するようにニッケルダイシリサイド層を形成した場合においても、ニッケルダイシリサイド層がチャネル領域となるシリコン層と接触しないようにすることが可能となり、接合リークを抑制しつつ、ソース／ドレイン層の低抵抗化を図ることが可能となる。また、ニッケルダイシリサイド層を介して不純物をシリコン層側に拡散させることにより、シリコン層側に不純物を導入するために必要な温度を下げることができ、メタルゲートや高誘電率絶縁膜へのダメージを軽減することが可能となるとともに、シリコン層に不純物を導入するためにシリコン層に直接イオン注入を行う必要がなくなり、チャネル領域に発生する結晶欠陥を低減することができる。
【００１７】
〔発明１１〕  発明１１の半導体装置の製造方法は、ダミーゲート電極をシリコン層上に形成する工程と、前記シリコン層のチャネル領域と接合されたニッケルダイシリサイド層を含んで構成されるソース／ドレイン層を形成する工程と、前記ニッケルダイシリサイド層に不純物を導入する工程と、前記ニッケルダイシリサイド層に導入された不純物を前記シリコン層側に追い出すことにより、前記ニッケルダイシリサイド層と前記シリコン層との界面に配置された不純物導入層を形成する工程と、前記ダミーゲート電極を埋め込む絶縁層を前記シリコン層上に形成する工程と、前記絶縁層に埋め込まれたダミーゲート電極を除去することにより、前記ダミーゲート電極に対応した溝を前記絶縁層に形成する工程と、前記溝内にゲート電極を埋め込む工程と、を含み、前記ニッケルダイシリサイド層は、発明１から発明９の何れか一のシリサイドの形成方法を実行することによって形成することを特徴とするものである。
【００１８】
このような構成であれば、発明１から発明９の何れか一のシリサイドの形成方法が応用されるので、熱的安定性に優れ、先端位置の制御性に優れたニッケルダイシリサイド層を低温で形成することが可能である。
また、不純物導入層に対するゲート電極の配置位置の自己整合性を維持しつつ、不純物導入層の形成後にゲート電極を形成することが可能となる。このため、不純物導入層などの形成に必要な熱的負荷がゲート電極にかかることを防止することができ、ゲート電極のメタル化などを容易に行うことが可能となる。
【００１９】
〔発明１２〕  発明１２の半導体装置の製造方法は、絶縁層上に配置されたシリコン層上にゲート電極を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記サイドウォールの側方に配置されたニッケルダイシリサイド層を形成する工程と、前記ニッケルダイシリサイド層に不純物を導入する工程と、熱処理にて前記ニッケルダイシリサイド層の底面を前記絶縁層に接触させることにより、前記シリコン層の結晶方位面に沿って接合面が配置されたニッケルダイシリサイド層からなるソース／ドレイン層を形成するとともに、前記ニッケルダイシリサイド層に導入された不純物を前記シリコン層側に拡散させ、前記ソース／ドレイン層と前記シリコン層との界面に配置された不純物導入層を形成する工程と、を含み、前記ニッケルダイシリサイド層は、発明１から発明９の何れか一のシリサイドの形成方法を実行することによって形成することを特徴とするものである。
このような構成であれば、発明１から発明９の何れか一のシリサイドの形成方法が応用されるので、熱的安定性に優れ、先端位置の制御性に優れたニッケルダイシリサイド層を低温で形成することが可能である。
【００２０】
また、チャネル領域を深さ方向に広げながら、シリコン層の深さ方向全体に渡って配置されたニッケルダイシリサイド層にてソース／ドレイン層を構成することが可能となるとともに、ニッケルダイシリサイド層から追い出された不純物をシリコン層側に拡散させることで不純物導入層を形成することができ、ニッケルダイシリサイド層とシリコン層との界面に沿って不純物導入層を自己整合的に配置することが可能となる。このため、絶縁層に底面が接するようにニッケルダイシリサイド層を形成した場合においても、ニッケルダイシリサイド層がチャネル領域となるシリコン層と接触しないようにすることが可能となり、接合リークを抑制しつつ、ソース／ドレイン層の低抵抗化を図ることが可能となるとともに、ゲート電極による支配が及び難いチャネルの深い領域でのエネルギー障壁を高めることができ、ショートチャネル効果を抑制することができる。
【００２１】
〔発明１３〕  発明１３の半導体装置の製造方法は、シリコン基板上にゲート電極を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記サイドウォールの側方に配置されたニッケルダイシリサイド層を形成する工程と、前記ニッケルダイシリサイド層に不純物を導入する工程と、チャネル領域に対する接合面が前記シリコン基板の結晶方位面に沿って配置されたニッケルダイシリサイド層からなるソース／ドレイン層を熱処理にて形成するとともに、前記ニッケルダイシリサイド層に導入された不純物を前記シリコン基板側に拡散させ、前記ソース／ドレイン層と前記シリコン基板との界面に配置された不純物導入層を形成する工程と、を含み、前記ニッケルダイシリサイド層は、発明１から発明９の何れか一のシリサイドの形成方法を実行することによって形成することを特徴とするものである。
このような構成であれば、発明１から発明９の何れか一のシリサイドの形成方法が応用されるので、熱的安定性に優れ、先端位置の制御性に優れたニッケルダイシリサイド層を低温で形成することが可能である。
【００２２】
また、チャネル領域を深さ方向に広げながら、ソース／ドレイン層を構成するニッケルダイシリサイド層を厚膜化することが可能となるとともに、ニッケルダイシリサイド層から追い出された不純物をシリコン基板側に拡散させることで不純物導入層を形成することができ、ニッケルダイシリサイド層とシリコン基板との界面に沿って不純物導入層を自己整合的に配置することが可能となる。このため、ニッケルダイシリサイド層を厚膜化した場合においても、ニッケルダイシリサイド層がチャネル領域となるシリコン基板と接触しないようにすることが可能となり、接合リークを抑制しつつ、ソース／ドレイン層の低抵抗化を図ることが可能となるとともに、ゲート電極による支配が及び難いチャネルの深い領域でのエネルギー障壁を高めることができ、ショートチャネル効果を抑制することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面に基づいて説明する。
（１）第１実施形態
図１は、本発明の第１実施形態に係るニッケルダイシリサイド（ＮｉＳｉ２）の形成方法を示す概念図である。
図１に示すように、まず始めに、高真空を実現可能なチャンバ９を有するスパッタリング装置１０を用意し、このスパッタリング装置１０内にニッケル（Ｎｉ）ターゲット８を配置する。次に、高真空に引かれたチャンバ９内のＮｉターゲット８と対向する位置にウエーハ１を配置し、チャンバ９内にアルゴン（Ａｒ）ガスと、窒素（Ｎ２）ガスとからなる混合ガスを導入する。
【００２４】
ここで、ウエーハ１は、例えばＳＯＩ基板又はバルクのシリコン基板であり、その表面にはＭＯＳトランジスタのゲート電極と、ソース／ドレイン層等が形成されている。また、チャンバ９内で実現される高真空とは例えば１×１０−４〜１×１０−６［Ｐａ］程度の真空度のことである。混合ガスにおけるＮ２ガスの割合（即ち、分圧比）は、例えば５％以上５０％以下であり、より望ましくは１０％以上２０％以下である。
【００２５】
次に、混合ガスに例えば高電界を印加して混合ガスをプラズマ化し、その状態でウエーハ１表面にＮｉ膜をスパッタ成膜する。即ち、チャンバ９内のアルゴンイオン（Ａｒ＋）でＮｉターゲット８を叩き、その反跳で飛び出してくるＮｉ原子をウエーハ１の表面に付着させて成膜する。この際、チャンバ９内の窒素の一部がＮｉ原子と共にウエーハ１表面に運ばれ、そのままＮｉ膜中に含まれることとなる。つまり、ウエーハ１表面にはＮ原子を含むＮｉ膜が成膜される。Ｎｉ膜の厚さは、例えば１〜３０［ｎｍ］程度である。
【００２６】
図２は、Ｎ２の分圧比と、Ｎｉ膜におけるＮ原子の含有率との関係を示す図である。図２の横軸は混合ガス（Ａｒ／Ｎ２）におけるＮ２ガスの割合（％）を示し、縦軸はバルクのシリコン基板上に成膜されたＮｉ膜中のＮ原子の含有率（ａｔ％）を示す。上記のように、例えば、混合ガスにおけるＮ２の分圧比が１０〜２０％程度である場合、スパッタ成膜によって形成されるＮｉ膜中にはＮ原子が５〜８ａｔ％程度含まれることが分かる。
【００２７】
次に、図３（ａ）においてＮｉ膜２が成膜されたウエーハ１をアニール処理する。このアニール処理によって、Ｎｉ膜２中に含まれているＮ原子の少なくとも一部は、図３（ａ）の矢印で示すようにＮｉ膜２とウエーハ１との界面方向に拡散する。そして、図３（ｂ）に示すようにＮｉＳｉ２層３が形成される。
本発明者は、実験を繰り返し行いその結果から、ＮｉＳｉ２層の形成メカニズムは以下のようなものではないかと考えるに至った。即ち、ウエーハの界面に到達したＮ原子がウエーハ１表面のＳｉと結合して仮想的バリア膜を形成する。この仮想的バリア膜が一時的にＮｉのＳｉ中への拡散を抑制する。その結果、Ｓｉ組成が多い状態でシリサイド反応が進行し、ＮｉＳｉ２層が生成される（以上の形成メカニズムは、あくまで所見である。）。
【００２８】
なお、本発明では、上記アニール処理は、図１に示したスパッタリング装置１０のチャンバ９内で行っても良いし、他の装置のチャンバ（又は、炉）内で行っても良い。アニールの熱処理条件は、例えば、１００％のＮ２雰囲気、且つ大気圧（即ち、ほぼ１気圧）で、温度が４００℃以上８００℃未満、より望ましくは温度が５００℃以上６００℃以下である。
【００２９】
図４は、Ｎｉ膜をスパッタ成膜するときのチャンバ内でのＮ２の分圧比と、ＮｉＳｉ２を形成するときのアニール温度、との組合せの範囲を示す図である。図４の横軸は、混合ガス（Ａｒ／Ｎ２）におけるＮ２ガスの割合を示し、縦軸はアニール温度を示す。本発明者が行った実験の結果から、スパッタ成膜時の混合ガスにおけるＮ２ガスの割合と、スパッタ成膜後のアニール温度とを上記点線Ａで囲まれる範囲内に設定することでＮｉＳｉ２を形成することができる、ということがわかった。また、上記Ｎ２ガスの割合とアニール温度とを、図４に示す点線Ａの内側の、実線Ｂで囲まれる範囲内に設定することでＮｉＳｉ２をより効率良く形成することができる、ということもわかった。
【００３０】
このように、本発明の第１実施形態によれば、窒素を含んだＮｉ膜２をウエーハ１上に形成することができる。そして、この窒素を含んだＮｉ膜２を、例えばＮ２雰囲気（１００％）・大気圧（即ち、ほぼ１気圧）で、温度が４００℃以上８００℃未満、より望ましくは温度が５００℃以上６００℃以下でアニール処理することで、熱的安定性に優れ、先端位置の制御性に優れたＮｉＳｉ２層３を形成することができる。従って、非特許文献２と比べて、ＮｉＳｉ２層をより低温度で形成することが可能である。
【００３１】
なお、この第１実施形態では、ウエーハ１表面にＮｉ膜２をスパッタ成膜した後で、ウエーハ１をアニールしＮｉＳｉ２層３を形成することについて説明した。しかしながら、本発明では、ＡｒガスとＮ２ガスとを含む混合ガスのプラズマ雰囲気中でウエーハ１をアニール処理しつつ、その表面にＮｉ膜２をスパッタ成膜するようにしても良い。このような構成であっても、ウエーハ１表面にＮｉＳｉ２層を形成することが可能である。
【００３２】
また、Ｎｉ膜２のスパッタ成膜時にチャンバ９内に導入する混合ガスは、Ａｒガスとアンモニア（ＮＨ３）ガスとで構成しても良い。Ｎ２ではなくＮＨ３を含む混合ガスをチャンバ９内に導入してプラズマ化し、この雰囲気中でウエーハ１表面にＮｉをスパッタ成膜した場合でも、Ｎｉ膜２中にＮ原子が供給される。従って、その後のアニール処理によって、ＮｉＳｉ２層３を形成することが可能である。
（本発明と従来技術との比較）
図５（ａ）〜（ｃ）は、ニッケルモノシリサイド（ＮｉＳｉ）とニッケルダイシリサイド（ＮｉＳｉ２）とを比較した写真図（その１）である。
【００３３】
図５（ａ）に示すＮｉＳｉ層９３は、チャンバ内にＡｒガスだけ（Ｎ２ガスの割合は０％）を導入することによってウエーハ１表面にＮｉ膜（図示せず）をスパッタ成膜し、Ｎｉ膜が成膜されたウエーハ１を所定温度で熱処理して形成された膜である。図５（ａ）に示すウエーハ１はバルクのシリコン基板であり、その表面の面方位は（１００）である。
図５（ｂ）に示すＮｉＳｉ２層３は、チャンバ９内にＡｒガスとＮ２ガスとからなる混合ガス（Ｎ２ガスの割合は２０％）を導入することによってウエーハ１表面にＮｉ膜（図示せず）をスパッタ成膜し、Ｎｉ膜が成膜されたウエーハ１を所定温度で熱処理して形成された膜である。図５（ｂ）に示すウエーハ１はバルクのシリコン基板であり、その表面の面方位は（１００）である。
【００３４】
図５（ｃ）に示すＮｉＳｉ２層３は、チャンバ９内にＡｒガスとＮ２ガスとからなる混合ガス（Ｎ２ガスの割合は２０％）を導入することによってウエーハ１表面にＮｉ膜（図示せず）をスパッタ成膜し、Ｎｉ膜が成膜されたウエーハ１を所定温度で熱処理して形成された膜である。図５（ｃ）に示すウエーハ１はバルクのシリコン基板であり、その表面の面方位は（１１１）である。
【００３５】
図５（ａ）〜（ｃ）から分かるように、本発明に係るＮｉＳｉ２層３は、ＮｉＳｉ層９３と比べて、その底面位置がはっきりしている。つまり、先端位置の制御性に優れていることがわかる。
図６（ａ）及び（ｂ）は、ＮｉＳｉとＮｉＳｉ２とを比較した写真図（その２）である。図６（ａ）及び（ｂ）から分かるように、本明に係るＮｉＳｉ２層３は、ＮｉＳｉ層９３と比べて、チャネル領域側の端面の位置がはっきりしている。つまり、先端位置の制御性に優れていることがわかる。
【００３６】
図７（ａ）及び（ｂ）は、ＮｉＳｉとＮｉＳｉ２層とを比較した写真図（その３）である。図７（ａ）及び（ｂ）から分かるように、本明に係るＮｉＳｉ２層３は広範囲にわたって平坦に形成されており、ＮｉＳｉ層９３のような凝集はほとんど見られない。
【００３７】
（２）第２実施形態
図８は、本発明の第２実施形態に係るニッケルダイシリサイド（ＮｉＳｉ２）の形成方法を示す概念図である。
この第２実施形態では、まず始めに、スパッタリング装置１０を用いてウエーハ１上にＮｉ膜２を成膜する。この成膜時のチャンバ９内の雰囲気は、第１実施形態で説明したようにＡｒガスとＮ２ガスとからなる混合ガスでも良いし、第１実施形態と異なりＡｒガスだけでも良い。次に、Ｎｉ膜２が成膜されたウエーハ１をスパッタリング装置１０から取り出す。そして、取り出したウエーハ１をイオン注入装置内に配置する。
【００３８】
次に、図８に示すように、ウエーハ１上に成膜されたＮｉ膜２に窒素イオン（Ｎ＋）を注入する。例えばＮｉ膜２の厚さ方向の真中あたりから、Ｎｉ膜２とウエーハ１との界面にかけての部分がＮのピークとなるようにそのイオン注入条件を調整する。Ｎ＋イオン注入後、ウエーハ１をイオン注入装置から取り出す。その後は、第１実施形態と同様の条件でウエーハ１をアニール処理する。
【００３９】
即ち、アニール処理の条件は、例えばＮ２雰囲気（１００％）・大気圧（即ち、ほぼ１気圧）で、温度が４００℃以上８００℃未満、より望ましくは温度が５００℃以上６００℃以下である。このようなアニール処理によって、Ｎｉ膜２にイオン注入されたＮ＋の一部はＮｉ膜２とウエーハ１との界面に拡散し、ＮｉＳｉ２層が形成される。
このように、本発明の第２実施形態によれば、Ｎｉ膜２中やＮｉ膜２とウエーハ１との界面にＮ＋を直接導入することで、熱的安定性に優れ、先端位置の制御性に優れたＮｉＳｉ２層３を、非特許文献２よりも低温度で形成することが可能である。
【００４０】
なお、この第２実施形態では、Ｎｉ膜２をスパッタ成膜することについて説明したが、Ｎｉ膜２の成膜方法はこれに限られることはなく、例えば蒸着法やＣＶＤ法でも良い。
【００４１】
（３）第３実施形態
図９（ａ）及び（ｂ）は、本発明の第３実施形態に係るニッケルダイシリサイド（ＮｉＳｉ２）の形成方法を示す概念図である。
図９（ａ）に示すように、この第３実施形態では、Ｎｉ膜２を成膜する前に、極薄のシリコン窒化（ＳｉＮ）膜４をウエーハ１上に形成する。ここで、極薄とは、例えば５〜１０［Å］程度の厚さのことである。ＳｉＮ膜４の形成は例えばＣＶＤ法で行う。
次に、スパッタリング装置１０を用いてＳｉＮ膜４上にＮｉ膜２を成膜する。Ｎｉ膜２をスパッタ成膜する際のチャンバ内の雰囲気は、第１実施形態で説明したようにＡｒガスとＮ２ガスとからなる混合ガスでも良いし、第１実施形態と異なりＡｒガスだけでも良い。また、Ｎｉ膜２の成膜方法はこれに限られることはなく、例えばＣＶＤ法でも良い。
【００４２】
その後、第１実施形態と同様の条件でウエーハ１をアニール処理する。
即ち、アニール処理の条件は、例えばＮ２雰囲気（１００％）・大気圧（即ち、ほぼ１気圧）で、温度が４００℃以上８００℃未満、より望ましくは温度が５００℃以上６００℃以下である。これにより、図９（ｂ）に示すように、ウエーハ１上にＮｉＳｉ２層が形成される。
【００４３】
このように、本発明の第３実施形態に係るシリサイドの形成方法によれば、ＳｉＮ膜４から、Ｎｉ膜２やウエーハ１に窒素が供給される。従って、熱的安定性に優れ、先端位置の制御性に優れたＮｉＳｉ２層３を、非特許文献２よりも低温度で形成することが可能である。
なお、この第３実施形態において、ＳｉＮをシリコン酸化（ＳｉＯ）膜で置き換えた場合も、ＮｉＳｉ２を形成することが可能である。
【００４４】
（４）第４実施形態
図１０は、本発明の第４実施形態に係るニッケルダイシリサイド（ＮｉＳｉ２）の形成方法を示す概念図である。
この第４実施形態では例えば第１実施形態において、ウエーハ１上にＮｉ膜２をスパッタ成膜する前に、図１０に示すように、ウエーハ１表面を水素（Ｈ２）雰囲気中でプラズマ処理する。このＨ２プラズマ処理は、図１に示したチャンバ９内で行ってもよいし、スパッタリング装置１０以外の他の装置のチャンバ（又は、炉）内で行っても良い。どちらの場合も、ウエーハ１の表面が水素終端されるので、Ｎｉ膜２とウエーハ１表面との間の界面状態を安定化することができる。但し、図１に示したチャンバ９内でＨ２プラズマ処理とＮｉ膜２のスパッタ成膜とを連続して行う（即ち、Ｎｉ膜をスパッタ成膜する前にｉｎ−ＳｉｔｕのＨ２プラズマ処理をする）場合には、ウエーハ１を大気にさらさないで済むので、界面状態の安定化効果はより大きい。
【００４５】
このようなＨ２プラズマ処理は、第２、第３実施形態にも適用可能である。即ち、第２、第３実施形態においてＮｉ膜２を成膜する直前にＨ２プラズマ処理を行うことで、Ｎｉ膜２とウエーハ１表面との間の界面状態を安定化することができる。
【００４６】
（５）第５実施形態
図１１（ａ）及び（ｂ）は、本発明の第５実施形態に係るニッケルダイシリサイド（ＮｉＳｉ２）の形成方法を示す概念図である。
この第５実施形態では例えば第１実施形態において、Ｎｉ膜２をスパッタ成膜した後で、図１１（ａ）に示すように、Ｎｉ膜２上にキャップ膜５を形成する。キャップ膜５は、例えば窒化チタン（ＴｉＮ）膜等である。このような構成であれば、アニール処理の際に図１１（Ｂ）の実線矢印で示すように、Ｎｉ膜２の内から外側（即ち、チャンバ内）への窒素の拡散をキャップ膜５で抑えることができる。従って、ＮｉＳｉ２層３を効率良く形成することができる。
【００４７】
このようなキャップ膜５の形成は、第２、第３実施形態にも適用可能である。即ち、第２、第３実施形態においてＮｉ膜２を成膜した後で、Ｎｉ膜２上にキャップ膜５を形成する。これにより、Ｎｉ膜２の内から外側への窒素の拡散を抑えることができる。
【００４８】
（６）第６実施形態
図１２は、本発明の第６実施形態に係る半導体装置の概略構成を示す断面図である。  
図１２において、支持基板１０１上には絶縁層１０２が形成され、絶縁層１０２上には単結晶のＳｉ層１０３が形成されている。なお、支持基板１０１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、IｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、絶縁層１０２としては、例えば、ＳｉＯ２、ＳｉＯＮまたはＳｉ３Ｎ４などの絶縁層または埋め込み絶縁膜を用いることができる。
【００４９】
このような支持基板１０１と、絶縁層１０２と、Ｓｉ層１０３とからなるＳＯＩ基板は、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）法や、貼り合わせ法等によって形成されたものである。
また、図１２に示すように、Ｓｉ層１０３上には、ゲート絶縁膜１０４を介してゲート電極１０５が配置されている。なお、ゲート絶縁膜１０４の材質としては、例えば、ＳｉＯ２の他、ＨｆＯ２、ＨｆＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ２、ＺｒＯＮ  、ＺｒＡｌＯ、ＺｒＡｌＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ２Ｏ５、Ｙ２Ｏ３、（Ｓｒ，Ｂａ）ＴｉＯ３、ＬａＡｌＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、Ｐｂ（Ｚｉ，Ｔｉ  ）Ｏ３などの誘電体を用いるようにしてもよい。また、ゲート電極１０５の材質としては、  例えば、多結晶シリコンの他、ＴａＮ、ＴｉＮ、Ｗ、Ｐｔ、Ｃｕなどの金属系材料を用いるようにしてもよい。また、ゲート電極１０５のゲート長は、１００ｎｍ以下とすることが好ましい。  
【００５０】
そして、ゲート電極１０５の一方の側壁にはサイドウォール１０６ａが形成されるとともに、ゲート電極１０５の他方の側壁にサイドウォール１０６ｂが形成されている。また、ゲート電極１０５の一方の側には、絶縁層１０２に底面が接するソース層１０８ａが配置されている。ここで、ソース層１０８ａはニッケルダイシリサイド（ＮｉＳｉ２）で構成されており、Ｓｉ層１０３の結晶方位面１１０ａに沿ってチャネル領域１７に対する接合面が形成されている。また、ゲート電極１０５の他方の側には、絶縁層１０２に底面が接するドレイン層１０８ｂが配置されている。ここで、ドレイン層１０８ｂはＮｉＳｉ２で構成されており、Ｓｉ層１０３の結晶方位面１１０ｂに沿ってチャネル領域１７に対する接合面が形成されている。  なお、結晶方位面１１０ａ、１１０ｂは、例えば、Ｓｉ層１０３の（１１１）面とすることができる。  
【００５１】
また、ソース層１０８ａを構成するＮｉＳｉ２とＳｉ層１０３との界面には、結晶方位面１１０ａに沿うようにして自己整合的に形成された不純物導入層１０９ａが設けられている。また、ドレイン層１０８ｂを構成するＮｉＳｉ２とＳｉ層１０３との界面には、結晶方位面１１０ｂに沿うようにして自己整合的に形成された不純物導入層１０９ｂが設けられている。なお、不純物導入層１０９ａ、１０９ｂは、ソース層１０８ａおよびドレイン層１０８ｂを構成するＮｉＳｉ２との間にエネルギー障壁ができないように高濃度にドーピングすることができる。
【００５２】
次に、この半導体装置の製造方法について説明する。
図１３（ａ）〜（ｅ）は、本発明の第６実施形態に係る半導体装置の製造方法の一例を示す断面図である。  ここでは、図１２に示した半導体装置の製造方法について説明する。
図１３（ａ）において、支持基板１０１上には絶縁層１０２が形成され、絶縁層１０２上には単結晶のＳｉ層１０３が形成されている。そして、Ｓｉ層１０３の表面の熱酸化を行うことにより、Ｓｉ層１０３の表面にゲート絶縁膜１０４を形成する。そして、ゲート絶縁膜１０４が形成されたＳｉ層１０３上に、ＣＶＤなどの方法により導電体膜を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電体膜をパターニングすることにより、ゲート電極１０５をＳｉ層１０３上に形成する。そして、ＣＶＤなどの方法により、Ｓｉ層１０３上の全面に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１０５の側壁にサイドウォール１０６ａ、１０６ｂをそれぞれ形成する。  
【００５３】
次に、サイドウォール１０６ａ、１０６ｂが形成されたＳｉ層１０３上にニッケルダイシリサイド（ＮｉＳｉ２）を形成する。ここでは、第１実施形態から第５実施形態で説明した「ＮｉＳｉ２の形成方法」の何れか一の方法を用いて、Ｓｉ層１０３上にＮｉＳｉ２を形成すれば良い。
例えば、第１実施形態の方法を用いてＮｉＳｉ２を形成する場合には、図１に示したように、高真空を実現可能なチャンバ９を有するスパッタリング装置１０を用意し、このスパッタリング装置１０内にＮｉターゲット８を配置する。次に、高真空に引かれたチャンバ９内のＮｉターゲット８と対向する位置にウエーハ（ここでは、一例としてＳＯＩ基板）を配置し、チャンバ９内にＡｒガスとＮ２ガスとからなる混合ガスを導入する。次に、混合ガスをプラズマ化してウエーハ表面にＮｉ膜をスパッタ成膜する。
【００５４】
このようにして、図１３（ｂ）に示すように、サイドウォール１０６ａ、１０６ｂが形成されたＳｉ層１０３上にＮｉ膜１０７を形成する。
次に、図１３（ｃ）に示すように、Ｎｉ膜１０７が形成されたＳｉ層１０３の熱処理（アニール処理）を行い、Ｓｉ層１０３とＮｉ膜１０７とを反応させることにより、サイドウォール１０６ａ、１０６ｂの側方にそれぞれ配置されたＮｉＳｉ２層１１１ａ、１１１ｂをＳｉ層１０３に形成する。アニール処理の条件は、第１実施形態で説明したように、例えばＮ２雰囲気（１００％）・大気圧（即ち、ほぼ１気圧）で、温度が４００℃以上８００℃未満、より望ましくは温度が５００℃以上６００℃以下である。そして、ＮｉＳｉ２層１１１ａ、１１１ｂを形成した後に、Ｎｉ膜１０７のウェットエッチングを行うことにより、未反応のＮｉ膜１０７を除去する。
【００５５】
次に、図１３（ｄ）に示すように、ゲート電極１０５およびサイドウォール１０６ａ、１０６ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物１１２のイオン注入ＩＮ１を行うことにより、ＮｉＳｉ２層１１１ａ、１１１ｂ内に不純物１１２を導入する。  次に、図１３（ｅ）に示すように、不純物１１２がＮｉＳｉ２層１１１ａ、１１１ｂ内に注入された状態でＳｉ層１０３の熱処理を行うことにより、Ｓｉ層１０３の結晶方位面１１０ａ、１１０ｂにそれぞれ沿ってＮｉＳｉ２層１１１ａ、１１１ｂとの接合面を形成させながら、絶縁層１０２に底面が接触したＮｉＳｉ２層１１１ａ、１１１ｂからそれぞれ構成されるソース層１０８ａおよびドレイン層１０８ｂを形成する。ここで、不純物１１２がＮｉＳｉ２層１１１ａ、１１１ｂ内に注入された状態でＳｉ層１０３の熱処理を行うと、ＮｉＳｉ２層１１１ａ、１１１ｂ内に注入された不純物１１２がＳｉ層１０３側に拡散し、ソース層１０８ａおよびドレイン層１０８ｂとＳｉ層１０３との界面にそれぞれ配置された不純物導入層１０９ａ、１０９ｂが自己整合的に形成される。  
【００５６】
これにより、チャネル領域１０３を深さ方向に広げながら、Ｓｉ層１０３の深さ方向全体に渡って配置されたＮｉＳｉ２層にてソース層１０８ａおよびドレイン層１０８ｂを構成することが可能となるとともに、ＮｉＳｉ２層１１１ａ、１１１ｂから追い出された不純物１１２をＳｉ層１０３側に拡散させることで不純物導入層１０９ａ、１０９ｂをそれぞれ形成することができ、ソース層１０８ａおよびドレイン層１０８ｂとＳｉ層１０３との界面に沿って不純物導入層１０９ａ、１０９ｂをそれぞれ自己整合的に配置することが可能となる。このため、絶縁層１０２に底面が接するようにＮｉＳｉ２層をソース層１０８ａおよびドレイン層１０８ｂに形成した場合においても、ＮｉＳｉ２層がチャネル領域となるＳｉ層１０３と接触しないようにすることが可能となり、接合リークを抑制しつつ、ソース層１０８ａおよびドレイン層１０８ｂの低抵抗化を図ることが可能となるとともに、ゲート電極１０５による支配が及び難いチャネルの深い領域でのエネルギー障壁を高めることができ、ショートチャネル効果を抑制することができる。  
【００５７】
また、ＮｉＳｉ２層１１１ａ、１１１ｂを介して不純物１１２をＳｉ層１０３側に拡散させることにより、Ｓｉ層１０３側に不純物１１２を導入するために必要な温度を下げることができ、メタルゲートや高誘電率絶縁膜へのダメージを軽減することが可能となるとともに、Ｓｉ層１０３に不純物１１２を導入するためにＳｉ層１０３に直接イオン注入ＩＮ１を行う必要がなくなり、チャネル領域１７に発生する結晶欠陥を低減することができる。
【００５８】
（７）第７実施形態
図１４は、本発明の第７実施形態に係る半導体装置の製造方法を示す断面図である。  
図１４（ａ）において、図７（ｅ）の工程の後、ＣＶＤなどの方法によって絶縁膜１１３を単結晶のＳｉ層１０３上の全面に堆積する。なお、この第７実施形態では、ゲート電極１０５の代わりにダミーゲート電極１０５´を形成してから図１３の工程を行う。ここで、ダミーゲート電極１０５´の材質としては、例えば、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。そして、ＣＭＰ（化学的機械的研磨）またはエッチバックなどの方法にて絶縁膜１１３を薄膜化することにより、ダミーゲート電極１０５´の表面を露出させる。
【００５９】
次に、図１４（ｂ）に示すように、ウェットエッチングなどの方法により、Ｓｉ層１０３上に絶縁膜１１３を残したままダミーゲート電極１０５´を除去し、サイドウォール１０６ａ、１０６ｂが側壁に配置された溝１１４を絶縁膜１１３に形成する。  次に、図１４（ｃ）に示すように、ＣＶＤなどの方法により、溝１１４内が埋め込まれるように配置された導電体膜を絶縁膜１１３上に形成する。そして、ＣＭＰなどの方法にて導電体膜を薄膜化することにより、溝１１４内に埋め込まれたゲート電極１１５をＳｉ層１０３上に形成する。
【００６０】
これにより、不純物導入層１０９ａ、１０９ｂに対するゲート電極１１５の配置位置の自己整合性を維持しつつ、不純物導入層１０９ａ、１０９ｂの形成後にゲート電極１１５を形成することが可能となる。このため、不純物導入層１０９ａ、１０９ｂなどの形成に必要な熱的負荷がゲート電極１１５にかかることを防止することができ、ゲート電極１１５のメタル化などを容易に行うことが可能となる。
【００６１】
（８）第８実施形態
上記の第６、第７実施形態では、ＳＯＩ基板に形成されたＭＯＳトランジスタについて説明したが、本発明では、ＭＯＳトランジスタが形成される基板はＳＯＩ基板に限定されるものではなく、バルクのシリコン基板でも良い。その場合には、図１２〜図１３において、支持基板１０１と、絶縁層１０２と、Ｓｉ層１０３とからなるＳＯＩ基板をシリコン基板に置き換えれば良い。その具体例を以下に示す。
【００６２】
図１５は、第８実施形態に係る半導体装置の概略構成を示す断面図である。  図１５において、シリコン基板３１上には、ゲート絶縁膜３４を介してゲート電極３５が配置されている。そして、ゲート電極３５の一方の側壁にはサイドウォール３６ａが形成されるとともに、ゲート電極３５の他方の側壁にサイドウォール３６ｂが形成されている。
また、ゲート電極３５の一方の側には、シリコン基板３１に埋め込まれたニッケルダイシリサイド（ＮｉＳｉ２）からなるソース層３８ａが配置されている。ここで、ソース層３８ａを構成するＮｉＳｉ２は、シリコン基板３１の結晶方位面４０ａに沿ってチャネル領域３７に対する接合面が形成されている。さらに、ゲート電極３５の他方の側には、シリコン基板３１に埋め込まれたＮｉＳｉ２からなるドレイン層３８ｂが配置されている。ここで、ドレイン層３８ｂを構成するＮｉＳｉ２は、シリコン基板３１の結晶方位面２０ｂに沿ってチャネル領域３７に対する接合面が形成されている。
【００６３】
このようなソース層３８ａ及びドレイン層３８ｂを構成するＮｉＳｉ２は、例えば第１実施形態から第５実施形態で説明した「ＮｉＳｉ２の形成方法」の何れか一の方法を用いて、シリコン基板３１上に形成されたものである。
なお、シリコン基板３１として（１００）基板を用いた場合、結晶方位面４０ａ、４０ｂは、例えば、シリコン基板３１の（１１１）面とすることができる。
【００６４】
また、ソース層３８ａを構成するＮｉＳｉ２とシリコン基板３１との界面には、シリコン基板３１との界面に沿うようにして自己整合的に形成された不純物導入層３９ａが設けられている。また、ドレイン層３８ｂを構成するＮｉＳｉ２とシリコン基板３１との界面には、シリコン基板３１との界面に沿うようにして自己整合的に形成された不純物導入層３９ｂが設けられている。なお、不純物導入層３９ａ、３９ｂは、ソース層３８ａおよびドレイン層３８ｂを構成するＮｉＳｉ２との間にエネルギー障壁ができないように高濃度にドーピングすることができる。  
【００６５】
これにより、チャネル領域３７を深さ方向に広げながら、ソース層３８ａおよびドレイン層３８ｂを構成するＮｉＳｉ２を厚膜化することが可能となるとともに、チャネル領域３７に対する接合面の平坦性を向上させつつ、ＮｉＳｉ２とシリコン基板３１との界面に沿って配置された不純物導入層３９ａ、３９ｂの厚みを均一化することができる。このため、シリコン基板３１に形成されるＮｉＳｉ２を厚膜化した場合においても、ＮｉＳｉ２がチャネル領域となるシリコン基板３１と接触しないようにすることが可能となり、接合リークを抑制しつつ、ソース層３８ａおよびドレイン層３８ｂの低抵抗化を図ることが可能となるとともに、ゲート電極３５による支配が及び難いチャネルの深い領域でのエネルギー障壁を高めることができ、ショートチャネル効果を抑制することができる。
【図面の簡単な説明】
【００６６】
【図１】第１実施形態に係るＮｉＳｉ２の形成方法（その１）を示す図。
【図２】Ｎ２の分圧比と、Ｎｉ膜におけるＮ原子の含有率との関係を示す図。
【図３】第１実施形態に係るＮｉＳｉ２の形成方法（その２）を示す図。
【図４】Ｎｉ膜をスパッタ成膜するときのチャンバ内でのＮ２の分圧比と、ＮｉＳｉ２を形成するときのアニール温度、との組合せの範囲を示す図
【図５】ＮｉＳｉとＮｉＳｉ２とを比較した写真図（その１）。
【図６】ＮｉＳｉとＮｉＳｉ２とを比較した写真図（その２）。
【図７】ＮｉＳｉとＮｉＳｉ２とを比較した写真図（その３））。
【図８】第２実施形態に係るＮｉＳｉ２の形成方法を示す図。
【図９】第３実施形態に係るＮｉＳｉ２の形成方法を示す図。
【図１０】第４実施形態に係るＮｉＳｉ２の形成方法を示す図。
【図１１】第５実施形態に係るＮｉＳｉ２の形成方法を示す図。
【図１２】第６実施形態に係る半導体装置の概略構成を示す図。
【図１３】第６実施形態に係る半導体装置の製造方法の一例を示す図。
【図１４】第７実施形態に係る半導体装置の製造方法を示す図。
【図１５】第８実施形態に係る半導体装置の概略構成を示す図。
【符号の説明】
【００６７】
１  ウエーハ（シリコン基板、ＳＯＩ基板）、２、１０７  Ｎｉ膜、３、１１１ａ、１１１ｂ  ＮｉＳｉ２層、４  ＳｉＮ膜、５  キャップ膜、３１  シリコン基板、１０１  支持基板、１０２  絶縁層、１３、３３、５３、１７３、１０３  Ｓｉ層、３４、１０４  ゲート絶縁膜、３５、１０５、１１５  ゲート電極、１０５´  ダミーゲート電極、３６ａ、３６ｂ、１０６ａ、１０６ｂ  サイドウォール、１７、３７  チャネル領域、３８ａ、１０８ａ  ソース層、３８ｂ、１０８ｂ  ドレイン層、３９ａ、３９ｂ、１０９ａ、１０９ｂ  不純物導入層、４０ａ、４０ｂ、１１０ａ、１１０ｂ  結晶方位面、１１２  不純物、ＩＮ１、ＩＮ２  イオン注入、１１３  絶縁膜、１１４  溝
【図１】
0005116003.tif 000002
【図２】
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【図３】
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【図４】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図５】
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【図６】
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【図７】
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