(57)【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスのいずれかの出力ピンに対応して設けられ、対応する前記出力ピンの出力信号をサンプリングするマスタチャンネルと、
前記マスタチャンネルとは異なる前記出力ピンに対応して設けられ、対応する前記出力ピンの出力信号をサンプリングするスレーブチャンネルと
を備え、
前記マスタチャンネルは、
前記被試験デバイスが出力するソースシンクロナスクロックを分周した分周クロックを生成する分周器と、
ＰＬＬ回路が生成したクロックと、前記分周クロックとの位相差に基づいて、前記ＰＬＬ回路が生成した前記クロックの位相を調整させる位相比較部と、
位相調整された前記クロックに基づいて、対応する前記出力信号をサンプリングするサンプリング部と、
前記分周クロックを、前記スレーブチャンネルに分配する分配部と
を有し、
前記スレーブチャンネルは、
前記マスタチャンネルから受け取る前記分周クロックに基づいて、対応する前記出力信号をサンプリングするサンプリング部を有する試験装置。
【請求項２】
被試験デバイスを試験する試験装置を機能させるプログラムであって、
前記試験装置を、請求項１に記載の試験装置として機能させるプログラム。
【請求項３】
請求項２に記載のプログラムを格納した記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路等の被試験デバイスを試験する試験装置、試験装置を機能させるプログラム、及びプログラムを格納した記録媒体に関する。本発明は特に、被試験デバイスが出力する出力信号を受け取る複数のチャンネルを備える試験装置に関する。本出願は、下記の米国出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
出願番号１１／２４７９８８  出願日  ２００５年１０月１１日
【背景技術】
【０００２】
従来、被試験デバイスを試験する試験装置として、被試験デバイスが出力する出力信号を受け取る複数のチャンネルを備える試験装置が知られている。それぞれのチャンネルは、被試験デバイスの複数の出力ピンに対応して設けられ、対応する出力ピンから出力される出力信号を受け取る。また、それぞれのチャンネルは、受け取った出力信号をサンプリングし、試験装置は、当該サンプリング結果に基づいて被試験デバイスの良否を判定する。【０００３】
それぞれのチャンネルにおいて、出力信号をサンプリングする場合、サンプリングタイミングは、出力信号に対して所望の位相差を有する必要がある。例えば、出力信号のエッジを検出する場合、サンプリングクロックと出力信号との位相差を順次変化させて出力信号のエッジを検出している。【０００４】
このため、試験装置においては、被試験デバイスが出力信号と同期して出力するソースシンクロナスクロックを用いて、出力信号をサンプリングしている。例えば、ソースシンクロナスクロックと同期したサンプリングクロックを生成し、当該サンプリングクロックを、所望の位相差に応じて遅延させている。これにより、出力信号に対して所望の位相差を有するサンプリングクロックを生成する。【０００５】
また、出力信号のサンプリングは、それぞれのチャンネルで行われるので、ソースシンクロナスクロックは、それぞれのチャンネルに供給される。従来の試験装置においては、当該ソースシンクロナスクロックは、試験装置が備える複数のチャンネルのうち、マスタチャンネルに供給され、マスタチャンネルから、縦続接続されたそれぞれのスレーブチャンネルに順次分配される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、それぞれのチャンネル間は、コネクタ、ケーブル等で接続されており、当該接続経路の寄生容量等により、当該接続経路を通過できる信号の周波数帯域は制限される。このため、ソースシンクロナスクロックの周波数が高い場合、スレーブチャンネルにソースシンクロナスクロックを精度よく分配することが困難である。【０００７】
特に、チャンネル間を接続するコネクタの周波数帯域は１ＧＨｚ程度であり、高速化の著しい近年の半導体チップが出力するソースシンクロナスクロックを通過させることが困難である。このため、スレーブチャンネルにソースシンクロナスクロックを分配することが困難となり、被試験デバイスを精度よく試験することができなかった。【０００８】
このため本発明は、上述した課題を解決することのできる試験装置、プログラム、及び記録媒体を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の第１の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスのいずれかの出力ピンに対応して設けられ、対応する出力ピンの出力信号をサンプリングするマスタチャンネルと、マスタチャンネルとは異なる出力ピンに対応して設けられ、対応する出力ピンの出力信号をサンプリングするスレーブチャンネルとを備え、マスタチャンネルは、被試験デバイスが出力するソースシンクロナスクロックを分周した分周クロックを生成する分周器と、分周クロックに基づいて、対応する出力信号をサンプリングするサンプリング部と、分周クロックを、スレーブチャンネルに分配する分配部とを有し、スレーブチャンネルは、マスタチャンネルから受け取る分周クロックに基づいて、対応する出力信号をサンプリングするサンプリング部を有する試験装置を提供する。【００１０】
マスタチャンネルのサンプリング部は、分周クロックに応じて、対応する出力信号をサンプリングしてよい。試験装置は、マスタチャンネルからスレーブチャンネルに、分周クロックを受け渡すコネクタと、分周クロックの周波数が、コネクタが通過させることができる信号の周波数帯域内となるように、分周器における分周比を設定する分周制御部とを更に備えてよい。【００１１】
分周制御部は、コネクタの周波数帯域を予め格納する特性格納部と、ソースシンクロナスクロックの周波数を測定する周波数測定部と、特性格納部が格納した周波数特性と、周波数測定部が測定した周波数とに基づいて、分周器における分周比を制御する制御部とを有してよい。【００１２】
試験装置は、直列に接続された複数のスレーブチャンネルを備え、それぞれのスレーブチャンネルは、受け取った分周クロックを次段のスレーブチャンネルに受け渡す分配部を有し、マスタチャンネル及びスレーブチャンネルのそれぞれの分配部は、受け取った分周クロックの波形を整形してよい。試験装置は、直列に接続された複数のスレーブチャンネルを備え、制御部は、直列に接続されたスレーブチャンネルの個数に更に基づいて、分周器における分周比を制御してよい。【００１３】
本発明の第２の形態においては、被試験デバイスを試験する試験装置を機能させるプログラムであって、試験装置を、被試験デバイスのいずれかの出力ピンに対応して設けられ、対応する出力ピンの出力信号をサンプリングするマスタチャンネルと、マスタチャンネルとは異なる出力ピンに対応して設けられ、対応する出力ピンの出力信号をサンプリングするスレーブチャンネルとして機能させ、マスタチャンネルを、被試験デバイスが出力するソースシンクロナスクロックに基づいて、対応する出力信号をサンプリングするサンプリング部と、ソースシンクロナスクロックを分周した分周クロックを生成する分周器と、分周クロックを、スレーブチャンネルに分配する分配部として機能させ、スレーブチャンネルを、マスタチャンネルから受け取る分周クロックに基づいて、対応する出力信号をサンプリングするサンプリング部として機能させるプログラムを提供する。【００１４】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】サンプリング回路２０の構成の一例を示す図である。
【図３】マスタチャンネル２２の構成の他の例を示す図である。
【図４】スレーブチャンネル２３の構成の他の例を示す図である。
【図５】試験装置１００を機能させるコンピュータ５００の構成の一例を示す図である。
【符号の説明】
【００１６】
１０・・・パターン発生器、１２・・・波形成形器、１４・・・タイミング発生器、１６・・・判定器、２０・・・サンプリング回路、２２・・・マスタチャンネル、２３・・・スレーブチャンネル、２４・・・分周器、２６・・・分配部、２８・・・ＰＬＬ回路、３０・・・可変遅延回路、３２・・・位相比較部、３４・・・サンプリング部、３６・・・コネクタ、４０・・・分周制御部、４２・・・制御部、４４・・・周波数測定部、４６・・・特性格納部、１００・・・試験装置、２００・・・被試験デバイス、５００・・・コンピュータ、７０２・・・ＲＯＭ、７０４・・・ＲＡＭ、７０６・・・通信インターフェース、７１０・・・ハードディスクドライブ、７１２・・・ＦＤドライブ、７１４・・・ＣＤ−ＲＯＭドライブ、７２０・・・フレキシブルディスク、７２２・・・ＣＤ−ＲＯＭ
【発明を実施するための最良の形態】
【００１７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００１８】
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、半導体回路等の被試験デバイス２００を試験する装置であって、パターン発生器１０、波形成形器１２、タイミング発生器１４、サンプリング回路２０、及び判定器１６を備える。【００１９】
パターン発生器１０は、被試験デバイス２００を試験する試験パターンを生成する。波形成形器１２は、パターン発生器１０が生成した試験パターン、及びタイミング発生器１４から与えられるタイミング信号に基づいて成形した試験信号を、被試験デバイス２００に供給する。【００２０】
サンプリング回路２０は、被試験デバイス２００が出力する出力信号をサンプリングする。本例において、サンプリング回路２０は、被試験デバイス２００の複数の出力ピンから出力される出力信号を、被試験デバイス２００が出力するソースシンクロナスクロックに基づいてサンプリングする。ソースシンクロナスクロックは、出力信号に同期したクロックである。【００２１】
判定器１６は、サンプリング回路２０におけるサンプリング結果に基づいて、被試験デバイス２００の良否を判定する。例えば、判定器１６は、サンプリング回路２０におけるサンプリング結果と、パターン発生器１０から与えられる期待値信号とを比較することにより、被試験デバイス２００の良否を判定する。【００２２】
図２は、サンプリング回路２０の構成の一例を示す図である。サンプリング回路２０は、マスタチャンネル２２、及び複数のスレーブチャンネル（２３−１〜２３−ｎ、以下２３と総称する）を備える。マスタチャンネル２２及び複数のスレーブチャンネル２３は、被試験デバイス２００の複数の出力ピンに対応して設けられ、それぞれ対応する出力ピンが出力する出力信号をサンプリングする。また、マスタチャンネル２２は、被試験デバイス２００が出力するソースシンクロナスクロックを受け取る。また本例において、複数のスレーブチャンネル２３は、マスタチャンネル２２に縦続接続される。即ち、いずれか一つのスレーブチャンネル２３がマスタチャンネル２２に接続され、他のスレーブチャンネル２３は順次直列に接続される。【００２３】
マスタチャンネル２２は、分周器２４、分配部２６、ＰＬＬ回路２８、可変遅延回路３０、位相比較部３２、サンプリング部３４、及びコネクタ３６を有する。分周器２４は、ソースシンクロナスクロックを受け取り、ソースシンクロナスクロックを分周した分周クロックを生成する。つまり、分周器２４は、ソースシンクロナスクロックの周期の分周比倍の周期を有する分周クロックを生成する。【００２４】
ＰＬＬ回路２８は、所定の周波数のサンプリングクロックを生成する。例えば、ＰＬＬ回路２８は、ソースシンクロナスクロックと略同一周波数のサンプリングクロックを生成する。当該周波数は、使用者がＰＬＬ回路２８に予め設定してよい。【００２５】
可変遅延回路３０は、ＰＬＬ回路２８が出力するサンプリングクロックを遅延させて出力する。また、位相比較部３２は、可変遅延回路３０が出力するサンプリングクロックの位相と、分周器２４が出力する分周クロックの位相とを比較し、比較結果に基づいて可変遅延回路３０における遅延量を制御する。【００２６】
例えば、マスタチャンネル２２及びスレーブチャンネル２３におけるサンプリングクロックのスキューを低減する場合、位相比較部３２は、サンプリングクロックと分周クロックとの位相差を低減するように、当該位相差に基づいて可変遅延回路３０における遅延量を制御する。また、位相比較部３２は、サンプリングクロックが出力信号に対して有するべき位相差に基づいて、サンプリングクロックと分周クロックとの位相差が当該位相差と一致するように、可変遅延回路３０における遅延量を制御してもよい。このような制御により、出力信号を所望のタイミングでサンプリングすることができる。【００２７】
サンプリング部３４は、分周器２４が出力する分周クロックに基づいて、対応する出力信号をサンプリングする。本例においては、ＰＬＬ回路２８、可変遅延回路３０、及び位相比較部３２が当該分周クロックに基づいてサンプリングクロックを生成し、サンプリング部３４は、可変遅延回路３０が出力するサンプリングクロックに応じて、出力信号をサンプリングする。本例においてサンプリング部３４は、サンプリングクロックに応じて出力信号のデータを取り込むフリップフロップである。【００２８】
分配部２６は、分周器２４が出力する分周クロックを、コネクタ３６を介して接続されるスレーブチャンネル２３に分配する。また、分配部２６は、分周クロックの波形を整形して、スレーブチャンネル２３に分配してよい。コネクタ３６は、マスタチャンネル２２とスレーブチャンネル２３とを接続し、分周クロックをスレーブチャンネル２３に伝送する。【００２９】
それぞれのスレーブチャンネル２３は、ＰＬＬ回路２８、可変遅延回路３０、位相比較部３２、サンプリング部３４、及び複数のコネクタ（３６−１、３６−２）を有する。ＰＬＬ回路２８、可変遅延回路３０、及びサンプリング部３４の動作は、マスタチャンネル２２のＰＬＬ回路２８、可変遅延回路３０、及びサンプリング部３４の動作と同一である。【００３０】
コネクタ３６−１は、上位のチャンネルのコネクタ３６と接続され、分周クロックを受け取る。位相比較部３２は、コネクタ３６−１を介して分周クロックを受け取り、当該分周クロックと、可変遅延回路３０が出力するサンプリングクロックとの位相差に基づいて、可変遅延回路３０における遅延量を制御する。また、コネクタ３６−２は、下位のチャンネルのコネクタ３６と接続され、分周クロックを下位のチャンネルに伝送する。【００３１】
本例におけるサンプリング回路２０によれば、ソースシンクロナスクロックを分周した分周クロックをスレーブチャンネル２３に分配するので、低周波数のクロックをスレーブチャンネル２３に分配することができる。このため、チャンネル間を接続する経路の周波数帯域が低い場合であっても、クロックを分配することができる。また、それぞれの位相比較部３２において分周クロックとサンプリングクロックを同期させている。このため、ソースシンクロナスクロックに同期したサンプリングクロックを生成することができる。【００３２】
また、分周器２４における分周比は、チャンネル間を接続する経路の周波数帯域に基づいて設定してよい。例えば、与えられるソースシンクロナスクロックの周波数を検出し、ソースシンクロナスクロックを分周した分周クロックの周波数が、当該経路の周波数帯域に適合するように、分周比を設定してよい。【００３３】
図３は、マスタチャンネル２２の構成の他の例を示す図である。本例におけるマスタチャンネル２２は、図２において説明したマスタチャンネル２２の構成に加え、分周制御部４０を更に有する。分周制御部４０は、分周器２４における分周比を設定する。【００３４】
例えば、分周制御部４０は、分周器２４が出力する分周クロックの周波数が、コネクタ３６が通過させることができる信号の周波数帯域内となるように、分周器２４における分周比を設定する。この場合、分周制御部４０は、被試験デバイス２００が出力するソースシンクロナスクロックの周波数、及びコネクタ３６の周波数帯域に基づいて、分周比を設定する。分周制御部４０は、コネクタ３６の周波数帯域に関する情報が使用者から予め与えられる。また分周制御部４０は、ソースシンクロナスクロックの周波数に関する情報を使用者から予め与えられてよく、ソースシンクロナスクロックの周波数を測定してもよい。【００３５】
本例における分周制御部４０は、制御部４２、周波数測定部４４、及び特性格納部４６を有する。特性格納部４６は、コネクタ３６の周波数帯域を予め格納する。コネクタ３６の周波数帯域は、使用者により予め与えられてよい。【００３６】
周波数測定部４４は、ソースシンクロナスクロックの周波数を測定する。例えば、周波数測定部４４は、入力される信号の周波数を測定する手段を有し、ソースシンクロナスクロックが分岐して入力される。制御部４２は、特性格納部４６が格納したコネクタ３６の周波数特性と、周波数測定部４４が測定したソースシンクロナスクロックの周波数とに基づいて、分周器２４における分周比を制御する。【００３７】
例えば、分周器２４が出力する分周クロックの周波数は、ソースシンクロナスクロックの周波数を、分周器２４における分周比で除算した値となる。制御部４２は、当該分周クロックの周波数が、コネクタ３６の周波数帯域内となるように、分周比を制御する。このような構成により、マスタチャンネル２２は、適切な周波数の分周クロックを生成する分周比を設定することができる。制御部４２は、分周クロックの周波数が、コネクタ３６の周波数帯域内で、且つ最大の周波数となるように、分周比を設定することが好ましい。【００３８】
また、制御部４２は、直列に接続されたスレーブチャンネル２３の個数に更に基づいて、分周器２４における分周比を制御してよい。スレーブチャンネル２３が直列に接続されている場合、分周クロックを伝送する伝送経路が長くなるので、当該伝送経路の周波数帯域は狭くなる。これに対し、本例における制御部４２は、当該伝送経路の長さに応じて分周クロックの周波数を制御するので、より適切な周波数の分周クロックを生成することができる。この場合、制御部４２は、スレーブチャンネル２３の個数と、適切な分周クロックの周波数との関係が予め与えられることが好ましい。【００３９】
図４は、スレーブチャンネル２３の構成の他の例を示す図である。本例におけるスレーブチャンネル２３は、図２において説明したスレーブチャンネル２３の構成に加え、分配部２６を更に有する。分配部２６は、コネクタ３６−１とコネクタ３６−２との間に設けられ、分周クロックを次段のスレーブチャンネル２３に受け渡す。また、分配部２６は、前段のチャンネルから受け取った分周クロックの波形を整形して出力する。例えば、分配部２６は、分周クロックの波形のなまりを補正し、また分周クロックに重畳されたノイズ成分を除去する。このような構成により、波形の劣化を低減した分周クロックを、複数のスレーブチャンネル２３に順次受け渡すことができる。【００４０】
図５は、試験装置１００を機能させるコンピュータ５００の構成の一例を示す図である。本例において、コンピュータ５００は、試験装置１００を図１から図４において説明したように機能させるプログラムを格納する。コンピュータ５００は、ＣＰＵ７００と、ＲＯＭ７０２と、ＲＡＭ７０４と、通信インターフェース７０６と、ハードディスクドライブ７１０と、ＦＤドライブ７１２と、ＣＤ−ＲＯＭドライブ７１４とを備える。ＣＰＵ７００は、ＲＯＭ７０２、ＲＡＭ７０４、ハードディスクドライブ７１０、フレキシブルディスク７２０、及び／又はＣＤ−ＲＯＭ７２２に格納されたプログラムに基づいて動作する。【００４１】
例えば、試験装置１００を機能させるプログラムは、試験装置１００を、図１から図４において説明したパターン発生器１０、波形成形器１２、タイミング発生器１４、サンプリング回路２０、及び判定器１６として機能させる。通信インターフェース７０６は、例えば試験装置１００と通信し、試験装置１００を制御する。【００４２】
格納装置の一例としてのハードディスクドライブ７１０は、設定情報及びＣＰＵ７００を動作させるプログラムを格納する。ＲＯＭ７０２、ＲＡＭ７０４、及び／又はハードディスクドライブ７１０は、試験装置１００を図１から図４に関連して説明した試験装置１００として機能させるためのプログラムを格納する。また、当該プログラムは、フレキシブルディスク７２０、ＣＤ−ＲＯＭ７２２等に格納されていてもよい。【００４３】
ＦＤドライブ７１２はフレキシブルディスク７２０からプログラムを読み取りＣＰＵ７００に提供する。ＣＤ−ＲＯＭドライブ７１４はＣＤ−ＲＯＭ７２２からプログラムを読み取りＣＰＵ７００に提供する。【００４４】
また、プログラムは記録媒体から直接ＲＡＭに読み出されて実行されても、一旦ハードディスクドライブにインストールされた後にＲＡＭに読み出されて実行されても良い。更に、上記プログラムは単一の記録媒体に格納されても複数の記録媒体に格納されても良い。また記録媒体に格納されるプログラムは、オペレーティングシステムとの共同によってそれぞれの機能を提供してもよい。例えば、プログラムは、機能の一部または全部を行うことをオペレーティングシステムに依頼し、オペレーティングシステムからの応答に基づいて機能を提供するものであってもよい。【００４５】
プログラムを格納する記録媒体としては、フレキシブルディスク、ＣＤ−ＲＯＭの他にも、ＤＶＤ、ＰＤ等の光学記録媒体、ＭＤ等の光磁気記録媒体、テープ媒体、磁気記録媒体、ＩＣカード、ミニチュアーカードなどの半導体メモリ等を用いることができる。又、専用通信ネットワーク、インターネットに接続されたサーバシステムに設けたハードディスクまたはＲＡＭ等の格納装置を記録媒体として使用してもよい。【００４６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。【００４７】
以上から明らかなように、本発明によれば、ソースシンクロナスクロックを分周した分周クロックをスレーブチャンネルに分配するので、低周波数のクロックをスレーブチャンネルに分配することができる。このため、チャンネル間を接続する経路の周波数帯域が低い場合であっても、高周波のソースシンクロナスクロックに同期したクロックを分配することができる。また、それぞれの位相比較部において分周クロックとサンプリングクロックを同期させている。このため、ソースシンクロナスクロックに同期したサンプリングクロックを生成することができる。【００４８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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