(57)【特許請求の範囲】
【請求項１】
基板上に形成された表示領域と、前記表示領域の外側に設けられる駆動回路形成領域とを有するアクティブマトリクス型表示装置であって、
前記駆動回路形成領域には、前記基板上に第１のＴＦＴと第２のＴＦＴとが形成されており、
前記第２のＴＦＴのゲート電極は、第１の金属により構成されており、
前記第１の金属とは別に形成される第２の金属の両端が前記第２のＴＦＴのゲート電極と前記第１のＴＦＴの半導体層に直接重ね合わされて、前記第２のＴＦＴのゲート電極と前記第１のＴＦＴの半導体層とは、電気的に接続されていることを特徴とするアクティブマトリクス型表示装置。
【請求項２】
前記アクティブマトリクス型表示装置は、更に、第３のＴＦＴを有し、
前記第１のＴＦＴと前記第３のＴＦＴとによってコンプリメンタリＭＯＳを形成しており、
前記第２の金属に接続される前記第１のＴＦＴの半導体層とは、前記第１のＴＦＴと前記第３のＴＦＴとの接続部であることを特徴とする請求項１に記載のアクティブマトリクス型表示装置。
【請求項３】
前記表示領域には、ゲート信号線とドレイン信号線とに接続された画素用薄膜トランジスタが形成されており、
前記画素用薄膜トランジスタのゲート電極と前記ゲート信号線とは別に形成されており、前記画素用薄膜トランジスタのゲート電極の一部が前記ゲート信号線に直接重ね合わされていることを特徴とする請求項１又は請求項２に記載のアクティブマトリクス型表示装置。
【請求項４】
前記画素用薄膜トランジスタのゲート電極と、前記第２のＴＦＴのゲート電極とは同一の工程で形成されていることを特徴とする請求項３に記載のアクティブマトリクス型表示装置。
【請求項５】
前記ゲート信号線はアルミニウムで形成されていることを特徴とする請求項３または請求項４に記載のアクティブマトリクス型表示装置。
【請求項６】
前記第１乃至第３のＴＦＴの半導体層と前記画素用薄膜トランジスタの半導体層とは、ポリシリコンで形成されていることを特徴とする請求項３乃至請求項５のうち何れか１項に記載のアクティブマトリクス型表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はアクティブマトリクス型表示装置に関する。
【０００２】
【従来の技術】
アクティブマトリクス型表示装置の一つである液晶表示装置は、液晶を介して互いに対向配置される各基板を外囲器とし、該液晶の広がり方向に多数の画素が配置された領域を表示領域としている。
【０００３】
そして、アクティブマトリクス型と称されるものは、ｘ方向に延在されｙ方向に並設されるゲート信号線、ｙ方向に延在されｘ方向に並設されるドレイン信号線とで囲まれた領域を画素領域とし、この画素領域に片側のゲート信号線からの走査信号の供給によって駆動する薄膜トランジスタと、この薄膜トランジスタを介して片側のドレイン信号線からの映像信号が供給される画素電極とを備え
、これらはいずれも成膜技術で形成されるようになっている。
【０００４】
また、前記薄膜トランジスタが形成されている側の基板であって、その表示領域以外の領域において、前記ゲート信号線に走査信号を供給するゲート信号線駆動回路、および前記ドレイン信号線に映像信号を供給するドレイン信号線駆動回路を成膜技術で形成するものが知られている。
【０００５】
これらゲート信号線駆動回路およびドレイン信号線駆動回路は、前記薄膜トランジスタと同様な構成からなる薄膜トランジスタで形成される多数のインバータで構成されるため、前記各駆動回路と画素の形成は並行してなされるのが通常となっている。
【０００６】
【発明が解決しようとする課題】
しかしながら、このようなアクティブマトリクス型表示装置において、ゲート信号線駆動回路およびドレイン信号線駆動回路はそれに占める面積が比較的大きくなってしまう結果、表示領域の枠と透明基板の枠との間の幅（いわゆる額縁と称されている）が大きく形成されてしまうことが指摘されていた。
【０００７】
本発明は、このような事情に基づいてなされたもので、その目的はゲート信号線駆動回路あるいはドレイン信号線駆動回路の集積度を向上させたアクティブマトリクス型表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明によるアクティブマトリクス型表示装置は、基板の一面に、第１の薄膜トランジスタを備える画素領域の集合からなる表示領域と、この表示領域の外側に第２の薄膜トランジスタを備える駆動回路形成領域とを有し、
前記第１の薄膜トランジスタのゲート電極は、ゲート信号線と異なる材料で形成されているとともに、その一部が該ゲート信号線に電気的に接続され、
前記第２の薄膜トランジスタのゲート電極は、それに接続される配線層又は電極と異なる材料で形成されているとともに、その一部が前記配線層又は電極に電気的に接続されており、
前記第１薄膜トランジスタおよび第２薄膜トランジスタのそれぞれのゲート電極は同一の材料で構成されているとともに、
前記ゲート信号線および前記配線層又は電極はそれぞれ同一の材料で構成されていることを特徴とするものである。
又、前記第１の薄膜トランジスタ又は前記第２の薄膜トランジスタのゲート電極は、ゲート信号線に直接或いは間接に重ね合わされていることを特徴とするものである。
又、前記第１の薄膜トランジスタ又は前記第２の薄膜トランジスタのゲート電極は、ゲート信号線と同一材料又は異なる材料で、前記ゲート信号線とは異なる層で形成された箇所を有していることを特徴とするものである。
【０００９】
このように構成されたアクティブマトリクス型表示装置は、駆動回路形成領域に形成される第２薄膜トランジスタはそのゲート電極がコンタクトホールを介することなく直接重ね合わされる他の配線層または電極と接続されている。
【００１０】
このためコンタクトホールの形成に要するスペースを大きく確保する必要がなくなり、前記駆動回路形成領域を小さくすることができるようになる。
【００１１】
また、このような構成とすることに基づき、画素領域における第１薄膜トランジスタを第２薄膜トランジスタと同様な構成とする（それらのゲート電極の材料を同一とする）ことにより、それらのしきい値を同一とすることができる。
【００１２】
【発明の実施の形態】
以下、本発明によるアクティブマトリクス型表示装置の実施例を図面を用いて説明する。
実施例１．
《全体構成》
図２は、本発明によるアクティブマトリクス型表示装置の一つである液晶表示装置の一実施例を示す等価回路図である。同図は回路図ではあるが、実際の幾何学的配置に対応して描かれている。
【００１３】
同図において透明基板ＳＵＢ１がある。この透明基板ＳＵＢ１は液晶を介して他の透明基板（図示せず）と対向配置されるようになっている。
【００１４】
この透明基板ＳＵＢ１の液晶側の面の周辺を除く中央部には、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬ、およびｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成され、これら各信号線で囲まれた領域によって画素領域が形成されている。
【００１５】
この画素領域はマトリクス状に複数配置されて表示領域１３を構成するようになっている。
【００１６】
そして、ゲート信号線ＧＬとこれに隣接する他のゲート信号線ＧＬとの間にはｘ方向に延在する保持容量電極配線ＳＴが延在して形成され、この保持容量電極配線ＣＬは各画素領域において後述する容量素子Ｃｓｔの一方の容量保持電極ＣＴを構成するようになっている。
【００１７】
各画素領域には、一方（図中上側）のゲート信号線ＧＬからの走査信号の供給によって駆動される薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介して一方（図中左側）のドレイン信号線からの映像信号が供給される透明の画素電極ＰＩＸとを備え、また、この画素電極ＰＩＸと前記保持容量電極配線ＳＴとの間には保持容量素子Ｃｓｔが形成されている。尚、この画素電極ＰＩＸと他のゲート信号線との間には、他の保持容量素子Ｃａｄｄが形成される。本実施例では、２つの保持容量が示されているが、特に制限される訳ではなく、ＣｓｔとＣａｄｄとの一方のみ形成してもよい。
【００１８】
前記各ゲート信号線ＧＬは、その両端（図中左および右側）において、透明基板ＳＵＢ１上に形成されたゲート信号線駆動回路１５に接続され、このゲート信号線駆動回路１５から出力される走査信号が順次供給されるようになっている。
【００１９】
なお、このゲート信号線駆動回路１５はコンプリメンタリＭＯＳ（Ｃ−ＭＯＳ）からなる多数のインバータから構成され、その形成は画素領域における成膜技術と並行してなされるようになっている。
【００２０】
また、前記各ドレイン信号線ＤＬは、その一端（図中下側）において、透明基板ＳＵＢ１に形成されたドレイン信号線駆動回路１４に接続され、前記走査信号の供給のタイミングに合わせて映像信号が供給されるようになっている。
【００２１】
なお、このドレイン信号線駆動回路１４もコンプリメンタリＭＯＳ（Ｃ−ＭＯＳ）からなる多数のインバータから構成され、その形成は画素領域における成膜技術と並行してなされるようになっている。
【００２２】
さらに、前記保持容量電極配線ＳＴは、その一端（図中左側）において、端子Ｖｃｏｍに接続されるようになっている。
【００２３】
この端子Ｖｃｏｍは、透明基板ＳＵＢ１の周辺に形成された入力端子１８、１９、１００と並設されて形成され、透明基板ＳＵＢ１と対向配置される他の透明基板の液晶側の面にて各画素領域に共通な透明の対向電極（図示せず）と同じ電位に保持されるようになっている。なお、本実施例では、保持容量電極配線ＳＴはＶｃｏｍに接続されているが、特に制限される訳ではなく、Ｖｃｏｍ以外の任意の電圧が供給されるものであってもよい。
【００２４】
なお、図中において、符号１６はドレイン信号線ＤＬへの映像信号を充電するプリチャージ回路、符号１７はレベルシフト回路であり、入力端子１９、１００からのデジタル信号（コントロール信号）をゲート信号線駆動回路１５およびドレイン信号線駆動回路１４を動かすのに充分な電圧にするようになっている。
【００２５】
このような回路が形成された透明基板ＳＵＢ１に液晶を介して対向配置される他の透明基板（図示せず）は、少なくとも表示領域１３を被うようにして配置され、その周辺には一方の基板に対する他方の基板の固着および液晶の封止を兼ねるシール材（図示せず）が形成されている。
【００２６】
そして、この他の透明基板の液晶側の面には、各画素領域に共通の透明な対向電極が形成され、この電極と透明基板ＳＵＢ１側の画素電極ＰＩＸとの間で液晶を挙動させる電界を発生せしめるようになっている。
【００２７】
《画素領域の構成》
図１（ａ）は、前記画素領域の構成の一実施例を示す平面図である。同図（ａ）はｘ方向へ並設される２つの画素を示している。また、同図（ａ）のｂ−ｂ線における断面図を同図（ｂ）に示している。
【００２８】
まず、透明基板ＳＵＢ１の液晶側の画素領域面に半導体層ＡＳが形成されている。この半導体層ＡＳは薄膜トラシジスタＴＦＴの半導体層となるもので、たとえばポリシリコンからなっている。
【００２９】
この半導体層ＡＳは他の画素領域と画するゲート信号線ＧＬのうち上方のゲート信号線に近接しかつ平行に形成されている。
【００３０】
そして、半導体層ＡＳが形成された透明基板ＳＵＢ１の表面の全域には該半導体層ＡＳをも被ってたとえばＳｉＯ2からなる絶縁膜ＧＩが形成されている。この絶縁膜ＧＩは前記薄膜トランジスタＴＦＴのゲート酸化膜として機能するようになっている。
【００３１】
この絶縁膜ＧＩの表面には、たとえばＴｉＷからなる前記薄膜トランジスタＴＦＴのゲート電極ＧＴが形成されている。このゲート電極ＧＴは前記半導体層ＡＳのほぼ中央を横切るように形成され、その一端は後述するゲート信号線ＧＬと重畳しえる領域にまで延在されている。
【００３２】
なお、前記半導体層ＡＳは、その形成時において真性（intrinsic：導電型決定不純物がドープされていない）のものとなっているが、前記ゲート電極ＧＴの形成後において該ゲート電極ＧＴをマスクとして導電型決定不純物をドープすることによって、該ゲート電極ＧＴを間にしその両脇における半導体層ＡＳを導電化させ、この部分においてソース領域およびドイレン領域が形成されるようになっている。
【００３３】
そして、絶縁膜ＧＩの表面にはたとえばＡｌからなるゲート信号線ＧＬがｘ方向に延在しｙ方向に並設されるようにして形成されている。この場合のゲート信号線ＧＬはその一部において前記ゲート電極ＧＴと重畳されるようにして形成され、これにより該ゲート電極ＧＴとゲート信号線ＧＬとの電気的な接続が図れるようになっている。
【００３４】
ここで、前記ゲート電極ＧＴはゲート信号線ＧＬと一体化させて形成し、ゲート信号線ＧＬと同一の材料からなるＡｌで形成することが考えられる。しかし、この実施例では、ゲート電極ＧＴとゲート信号線ＧＬとを別な材料で構成するようにしている。
【００３５】
これは、画素領域における薄膜トランジスタＴＦＴのしきい値電圧（Ｖｔｈ）をこの薄膜トランジスタＴＦＴと並行して形成されるドレイン信号線駆動回路１４およびゲート信号線駆動回路１５を構成するインバータの薄膜トランジスタのしきい値電圧（Ｖｔｈ）と同じにするためである。
【００３６】
また、前記ゲート信号線ＧＬの形成と同時にそれら信号線の間に保持容量電極配線ＳＴがＡｌで形成されている。この保持容量電極配線ＳＴは後述する画素電極ＰＩＸとの間に容量を形成するようになっている。尚、画素電極ＰＩＸと他のゲート信号線とで形成される他の保持容量Ｃａｄｄの容量を大きくするため、図示した画素電極ＰＩＸと他のゲート信号線とを重ね合せてもよい。
【００３７】
なお、ゲート信号線ＧＬ（ゲート電極ＧＴ）および保持容量電極配線ＳＴが形成された後は、これらをマスクとして前記絶縁膜ＧＩがエッチングされるようになっている。これにより、前記絶縁膜ＧＩはゲート信号線ＧＬ（ゲート電極ＧＴ）および保持容量電極配線ＳＴの直下に残存し、該ゲート電極ＧＴの下を除いて半導体層ＡＳの表面は露出されるようになる。
【００３８】
また、この絶縁膜ＧＩのエッチングは、ゲート電極ＧＴの形成後ゲート信号線ＧＬおよび保持容量電極配線ＳＴの形成前で行うようにしてもよい。この場合絶縁膜ＧＩは該ゲート電極ＧＴの直下にのみ残存することになる。
【００３９】
そして、このようにゲート信号線ＧＬおよび保持容量電極配線ＳＴが形成された絶縁膜ＧＩの表面には、該各信号線および配線をも被ってたとえばＳｉＮからなる保護膜ＰＳＶが形成されている。
【００４０】
この保護膜ＰＳＶには前記薄膜トランジスタＴＦＴのソース領域およびドレイン領域の各表面の一部を露出させるためのコンタクト孔ＣＨ（ｓ）、ＣＨ（ｄ）が形成されている。
【００４１】
ここで、薄膜トランジスタＴＦＴのドレイン領域（後述するドレイン信号線ＤＬと接続される側の領域をドレイン領域と称する）の表面の一部を露出させるためのコンタクト孔ＣＨ（ｄ）は、該ドレイン信号線ＤＬの形成領域部に形成され、これにより、ドレイン信号線ＤＬの形成と同時にその信号線は薄膜トランジスタＴＦＴのドレイン領域と電気的に接続されるようになっている。
【００４２】
また、前記保護膜ＰＳＶの表面にはＩＴＯ（Indium-Tin-Oxide）からなる画素電極ＰＩＸが形成されている。
【００４３】
この画素電極ＰＩＸは前記容量電極配線ＳＴと重畳されて画素領域の大部分の領域に形成されている。これにより画素電極ＰＩＸと容量電極配線ＳＴとの間には保護膜ＰＳＶを誘電体膜とする容量素子が形成されるようになっている。
【００４４】
さらに、前記保護膜ＰＳＶの表面にはたとえばＡｌからなるドレイン信号線ＤＬが、ｙ方向に延在されｘ方向に並設されて形成され、この際に、薄膜トランジスタＴＦＴのソース領域とコンタクト孔ＣＨ（ｄ）を通して電気的に接続されるようになっている。
【００４５】
そして、このドレイン信号線ＤＬの形成と同時に、一端が薄膜トランジスタＴＦＴのソース領域とコンタクト孔ＣＨ（ｓ）を通して接続され、他端が前記画素電極ＰＩＸと接続される導電層がＡｌで形成されるようになっている。
【００４６】
なお、このように構成された透明基板ＳＵＢ１の表面の表示領域１３の全域には配向膜（図示せず）が形成され、この配向膜は液晶と直接に接触して該液晶の初期配向方向を決定するようになっている。
【００４７】
《駆動回路のインバータ》
図３は、前記ドレイン信号線駆動回路１４およびゲート信号線駆動回路１５を構成するインバータの一実施例を示す平面図である。
【００４８】
また、図５は該インバータの等価回路を示す図で、電源供給線Ｖｄｄとアース線ＧＮＤとの間に前段のコンプリメンタリＭＯＳ（Ｃ−ＭＯＳ）の接続部を後段のコンプリメンタリＭＯＳ（Ｃ−ＭＯＳ）のゲートに接続させてなり、入力部を前段のＣ−ＭＯＳのゲートとし、出力部を後段のＣ−ＭＯＳの接続部となっている。
【００４９】
図３に示すように、透明基板ＳＵＢ１の表面に、半導体層ａｓ１および半導体層ａｓ２が形成されている。
【００５０】
半導体層ａｓ１は、それにｐ型薄膜トランジスタｔｆｔ２とｎ型薄膜トランジスタｔｆｔ１が形成されるようになっており、それらの境部において屈曲部を有するパターンとして形成されている。
【００５１】
半導体層ａｓ２も半導体層ａｓ１と同様の形状をなし、それにｐ型薄膜トランジスタｔｆｔ４とｎ型薄膜トランジスタｔｆｔ３が形成されるようになっており、それらの境部において屈曲部を有するパターンとして形成されている。
【００５２】
また、これら半導体層ａｓ１および半導体層ａｓ２は、画素領域における薄膜トランジスタＴＦＴの半導体層ＡＳと同一の工程で形成される。
【００５３】
半導体層ａｓ１の表面にはｐ型薄膜トランジスタｔｆｔ２の形成領域の中央部およびｎ型薄膜トランジスタｔｆｔ１の形成領域の中央部を共に横切るようにしてそれぞれＴｉＷからなるゲート電極ＧＴ１が形成されている。同様に半導体層ａｓ２の表面には、ＴｉＷからなるゲート電極ＧＴ２が形成されている。
【００５４】
これらゲート電極ＧＴ１、ＧＴ２は、画素領域における薄膜トランジスタＴＦＴのゲート電極ＧＴと同一の工程で形成される。
【００５５】
このゲート電極下の半導体層ａｓ１、ａｓ２の表面にはＳｉＯ2膜からなるゲート酸化膜が形成され、それ以外の領域には該ＳｉＯ2 膜は形成されていないようになっている。画素領域における薄膜トランジスタＴＦＴの形成の際と同様にゲート電極ＧＴ１、ＧＴ２をマスクとしてそれから露出されているＳｉＯ2膜をエッチングするからである。
【００５６】
そして、ゲート電極ＧＴ１とＧＴ２から露出されている半導体層ａｓ１、ａｓ２に導電型不純物をドープすることによって各薄膜トランジスタｔｆｔ１ないしｔｆｔ４のソース領域およびドレイン領域を形成する。
【００５７】
この場合、半導体層ａｓ１にｐ型薄膜トランジスタｔｆｔ２とｎ型薄膜トランジスタｔｆｔ１を形成し、半導体層ａｓ２にｐ型薄膜トランジスタｔｆｔ４とｎ型薄膜トランジスタｔｆｔ３を形成することから、半導体層ａｓ１にはｐ型不純物領域とｎ型領域が形成され、半導体層ａｓ２にもｐ型不純物領域とｎ型領域が形成される。
【００５８】
そして、画素領域のゲート信号線ＧＬの形成と同時に、該ゲート信号線ＧＬの形成材料（Ａｌ）で、半導体層ａｓ１における薄膜トランジスタｔｆｔ１と薄膜トランジスタｔｆｔ２との接続を図る電極Ｔ２、半導体層ａｓ２における薄膜トランジスタｔｆｔ３と薄膜トランジスタｔｆｔ４との接続を図る電極Ｔ３を形成する。
【００５９】
この場合、電極Ｔ２は半導体層ａｓ２側に形成されたゲート電極ＧＴ２と接続され、また、電極Ｔ３はインバータの出力が導かれる他の配線（この実施例ではＴｉＷで形成されている。）に接続される。
【００６０】
なお、これら電極Ｔ２、Ｔ３の形成と同時に、インバータの入力電極となる電極Ｔ１が半導体層ａｓ１側のゲート電極ＧＴ１と接続されて形成される。
【００６１】
そして、このように構成された透明基板ＳＵＢ１の表面には、保護膜ＰＳＶが形成されている。この保護膜ＰＳＶは画素領域に形成される保護膜ＰＳＶと同一の工程で形成される。
【００６２】
この保護膜ＰＳＶの表面にはインバータに電源を供給するための電源配線層Ｖｄｄが画素領域におけるドレイン信号線ＤＬの形成と同一の工程で形成される。
【００６３】
この電源配線層Ｖｄｄは、予め保護膜に形成されているコンタクトホールを通して薄膜トランジスタｔｆｔ２、ｔｆｔ４のドレイン領域に接続されている。
【００６４】
また、前記電源配線層Ｖｄｄの形成と同時にインバータのグランドとなるアース配線層ＧＮＤが形成され、このアース配線層ＧＮＤは、予め保護膜ＰＳＶに形成されているコンタクトホールを通して薄膜トランジスタｔｆｔ１、ｔｆｔ３のソース領域に接続されている。
【００６５】
上述した駆動回路のインバータは、前記のＣ−ＭＯＳのゲートへの入力部、前段のＣ−ＭＯＳの接続部においてコンタクトホールの形成、および後段のＣ−ＭＯＳの出力部においてコンタクトホールの形成を行っていない構成となっている。このため、これら各部におけるスペースを大幅に低減させることができる。
【００６６】
図６（ａ）は二つの配線層１、２をそれらの各端において直接に重ねて形成した導電層３によって互いに電気的に接続させる場合の該接続部に要する占有面積（図では６μｍ×４μｍ）と、それに隣接する他の配線層４（あるいは電極）との関係を示したものである。
【００６７】
また、図６（ｂ）は二つの配線層２、３をそれらの各端においてコンタクトホールを通して互いに電気的に接続させる場合の該接続部に要する占有面積（図では１４μｍ×７μｍ）と、それに隣接する他の配線層（あるいは電極）との関係を示したものである。
【００６８】
これらの図から明らかなように、後者の接続部の面積が９８μｍであるのに対して、前者の接続部の面積を２４μｍとするこができ、そのスペースを約２４％程度に低減させることができるようになり、隣接させる配線層（あるいは電極）を近接させて配置させることができるようになる。
【００６９】
図４は、図３に対応する図で、従来の液晶表示装置のインバータの平面図である。この図４と比較して明らかとなるように、本実施例のインバータの構成によれば、その占有面積が大幅に小さくできることが判る。
【００７０】
実施例２．
図７は、本発明による液晶表示装置の他の実施例を示す要部構成図で、その（ａ）は平面図を、（ｂ）は（ａ）のｂ−ｂ線における断面図を示している。
同図は、画素領域に形成される薄膜トランジスタＴＦＴの部分を示したものである。
【００７１】
実施例１の場合と異なる構成は、ドレイン領域およびソース領域の半導体層ＡＳの表面にはゲート信号線ＧＬと同一の材料（この実施例の場合Ａｌ）からなる金属層１０が直接に重ねて形成され、保護膜ＰＳＶに形成されるコンタクトホールによって該金属層１０の一部が露出していることにある。
【００７２】
このような構成とすることにより、保護膜ＰＳＶにコンタクトホールを形成する場合にドライエッチング方法を適用することができ、これにより該コンタトホールの径を小さくでき、ひいては画素の集積化を図ることができる。
【００７３】
すなわち、保護膜ＰＳＶにウェットエッチングによってコンタクトホールを形成する場合、サイドエッチによって現像寸法より約２〜３μｍ大きくなってしまうことが知られている。
【００７４】
このため、サイドエッチの程度が少ないドライエッチングが好ましいが、ドライエッチングで保護膜ＰＳＶにコンタクトホールを形成した場合、半導体層ＡＳの表面でエッチングが止まることなく該半導体層ＡＳを突き抜ける現象が生じる。半導体層ＡＳと保護膜ＰＳＶとのエッチングの選択比が小さいことに基づく。
【００７５】
このため、上述したように該半導体層ＡＳの表面に金属層１０を形成しておくことにより、半導体層ＡＳに損傷を与えることなくドライエッチング方法を採用できるようになる。
【００７６】
なお、このような構成は、ドレイン信号線駆動回路１４およびゲート信号線駆動回路１５を構成するインバータの薄膜トランジスタｔｆｔも同様に適用できることはいうまでもない。
【００７７】
図３に示す構成の場合、保護膜ＰＳＶのコンタクトホールを通してＶｄｄ電源を供給するための配線層およびグランドとなる配線層と接続される半導体層ＡＳの表面に金属層を形成することになる。本発明は、以上示した実施例に限定されるものではなく、薄膜トランジスタのゲート電極とゲート信号線とは直接重ね合わされて電気的に接続する必要はなく、電気的に接続するのであれば、他の材料を介して接続することも可能であり、また、平面的にずれた状態で電気的に接続させることも可能である。更に、ゲート電極をゲート信号線とが別材料である必要はなく、同一材料であってもよく、更には、同一材料の組成が異なったものであってもよい。この場合においても、ゲート電極とゲート信号線とは異なった工程で形成されるため、ゲート電極とゲート信号線とは異なった層に形成された箇所を少なくとも有することとなる。また、本発明は、いわゆる横電界方式（ＩＰＳ）液晶表示装置、有機ＥＬ等の液晶を使用しない表示装置等、薄膜トランジスタを有するアクティブマトリクス型表示装置全般への適用が可能である。
【００７８】
【発明の効果】
以上説明したことから明らかとなるように、本発明によるアクティブマトリクス型表示装置によれば、ゲート信号線駆動回路あるいはドレイン信号線駆動回路の集積度を向上させることができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の画素の一実施例を示す平面図である。
【図２】本発明による液晶表示装置の一実施例を示す等価回路図である。
【図３】本発明による液晶表示装置の駆動回路を構成するインバータの平面図である。
【図４】従来の液晶表示装置の駆動回路を構成するインバータの平面図である。
【図５】本発明による液晶表示装置の駆動回路を構成するインバータの等価回路図である。
【図６】本発明による効果を示す説明図である。
【図７】本発明による液晶表示装置の画素内の薄膜トランジスタの他の実施例を示す平面図である。
【符号の説明】
ＧＬ…ゲート信号線、ＤＬ…ドレイン信号線、ＴＦＴ…薄膜トランジスタ、ＧＴ…ゲート電極、ＡＳ…半導体層、ＣＨ…コンタクトホール、１０…金属層。
【図１】
0005148032.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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