(57)【特許請求の範囲】
【請求項１】
第一導電型の半導体基体と、
前記半導体基体の一主面に接して前記半導体基体の表面の一部に設けられ、前記半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域と、
前記半導体基体の一主面ならびに前記第一のヘテロ半導体領域に接して前記半導体基体とはバンドギャップが異なる第二導電型の第二のヘテロ半導体領域と、
前記第一のヘテロ半導体領域の側部から前記半導体基体の前記第一のヘテロ半導体領域に覆われていない部分にまたがって形成されたゲート絶縁膜と、
前記ゲート絶縁膜と接するゲート電極と、
前記第一のヘテロ半導体領域とオーミック接続されたソース電極と、
前記半導体基体とオーミック接続されたドレイン電極とを有し、
前記第一のヘテロ半導体領域の一部が前記第二のヘテロ半導体領域上に積層され、少なくとも前記ゲート絶縁膜を介して前記ゲート電極と接し、かつ前記半導体基体の表面ならびに前記第二のヘテロ半導体領域の側面に接して形成された前記第一のヘテロ半導体領域のチャネル部の厚みが、前記第二のヘテロ半導体領域と前記第一のヘテロ半導体領域とが積層された部分における前記第二のヘテロ半導体領域の厚みと前記第一のヘテロ半導体領域の厚みとの和に比べて薄い
ことを特徴とする半導体装置。
【請求項２】
前記第一のヘテロ半導体領域は第一導電型からなる
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第一のヘテロ半導体領域の前記チャネル部は第二導電型からなり、かつ前記第一のヘテロ半導体領域の前記ソース電極と接続する部分は第一導電型からなる
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第二のヘテロ半導体領域と前記第一のヘテロ半導体領域とが積層された部分の前記第二のヘテロ半導体領域は、前記第一のヘテロ半導体領域に導入された第一導電型の不純物ドーパントが少なくとも前記第二のヘテロ半導体領域と前記半導体基体との接合部に到達しない程度の厚みを有する
ことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第一のヘテロ半導体領域の厚みは、前記第二のヘテロ半導体領域の厚みに比べて薄い
ことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体基体の前記一主面に溝を有し、
少なくとも前記溝の底部に接するように前記第二のヘテロ半導体領域が形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体基体が炭化珪素からなる
ことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第一のヘテロ半導体領域が単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンのいずれかで構成されている
ことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第二のヘテロ半導体領域が単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンのいずれかで構成されている
ことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第一のヘテロ半導体領域と前記第二のヘテロ半導体領域は同一材料からなる
ことを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
半導体基体に接するように前記半導体基体とはバンドギャップが異なる第二のヘテロ半導体層を形成する第１の工程と、
前記第１の工程で形成された前記第二のヘテロ半導体層を選択的に除去して、第二のヘテロ半導体領域を形成する第２の工程と、
前記半導体基体及び前記第二のヘテロ半導体領域に積層し、前記半導体基体に積層される部分の厚みが前記第二のヘテロ半導体領域に積層される部分の厚みよりも薄くなるように、前記半導体基体とはバンドギャップが異なる第一のヘテロ半導体層を形成する第３の工程と、
前記第３の工程で形成された前記第一のヘテロ半導体層を選択的に除去し、少なくとも一端部において前記半導体基体を露出させる第一のヘテロ半導体領域を形成する第４の工程と、
前記第４の工程で露出された半導体基体ならびに前記第４の工程で形成された第一のヘテロ半導体層に接してゲート絶縁膜を形成する第５の工程と、
前記第５の工程で形成されたゲート絶縁膜に接してゲート電極を形成する第６の工程と、
前記第一のヘテロ半導体領域とオーミック接続されたソース電極を形成する第７の工程と、
前記半導体基体とオーミック接続されたドレイン電極を形成する第８の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第４の工程において、前記第一のヘテロ半導体領域の少なくとも他端部で前記第二のヘテロ半導体領域の表面が露出されるように前記第一のヘテロ半導体領域を形成する
ことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記半導体基体の所定領域に溝を形成する第９の工程を有し、
前記第２の工程において、少なくとも前記第９の工程で形成された溝の底部に接するように前記第二のヘテロ半導体領域を形成する
ことを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
【請求項１４】
前記第２の工程において、前記第二のヘテロ半導体層をエッチバックによって選択的に除去し、前記第二のヘテロ半導体領域を形成する
ことを特徴とする請求項１１〜１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
半導体基体に接するように前記半導体基体とはバンドギャップが異なる第二のヘテロ半導体層を形成する第１０の工程と、
前記第１０の工程で形成された前記第二のヘテロ半導体層上に導電層を形成する第１１の工程と、
第１０の工程で形成された前記第二のヘテロ半導体層および前記第１１の工程で形成された前記導電層を選択的に除去して、第二のヘテロ半導体領域および導電領域を形成する第１２の工程と、
前記半導体基体、前記第二のヘテロ半導体領域及び前記導電領域に積層し、前記半導体基体に積層される部分の厚みが前記第二のヘテロ半導体領域に積層される部分の厚みよりも薄くなるように、前記半導体基体とはバンドギャップが異なる第一のヘテロ半導体層を形成する第１３の工程と、
前記第１３の工程で形成された前記第一のヘテロ半導体層を介した前記第二のヘテロ半導体領域および前記導電領域側面に、側壁を形成する第１４の工程と、
前記第１４の工程で形成された前記側壁をマスクとして前記第一のヘテロ半導体層を選択的に除去して、少なくとも一端部において前記半導体基体を露出させる第一のヘテロ半導体領域を形成し、前記側壁を除去する第１５の工程と、
前記第１５の工程で露出された半導体基体ならびに前記第一のヘテロ半導体領域に接してゲート絶縁膜を形成する第１６の工程と、
前記第１６の工程で形成された前記ゲート絶縁膜に接してゲート電極を形成する第１７の工程と、
前記第一のヘテロ半導体領域とオーミック接続されたソース電極を形成する第１８の工程と、
前記半導体基体とオーミック接続されたドレイン電極を形成する第１９の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１６】
前記第１４の工程において、前記側壁は、前記第一のヘテロ半導体層上にマスク層を形成した後、異方性エッチングにより前記マスク層を選択的にエッチングすることで形成する
ことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
半導体基体に接するように前記半導体基体とはバンドギャップが異なる第二のヘテロ半導体層を形成する第２０の工程と、
前記第２０の工程で形成された前記第二のヘテロ半導体層上に選択的にマスク層を形成する第２１の工程と、
前記第２１の工程で形成された前記マスク層をマスクとして前記第二のへテロ半導体層に選択的に不純物を導入する第２２の工程と、
前記マスク層を選択的にエッチング除去して、前記マスク層を横方向に後退させる第２３の工程と、
前記第２３の工程で横方向に後退した前記マスク層をマスクとして、前記第２２の工程で行われた不純物の導入よりも不純物の導入深さが浅くなるように前記第二のへテロ半導体層に不純物を導入する第２４の工程と、
前記マスク層を除去する第２５の工程と、
前記第二のヘテロ半導体層における前記第２２の工程ならびに前記第２４の工程で不純物が導入された領域を選択的に酸化して酸化膜領域を形成する第２６の工程と、
前記第２６の工程で形成された前記酸化膜領域を除去して、少なくとも一端部において前記半導体基体を露出させる第二のヘテロ半導体層を形成する第２７の工程と、
前記第２７の工程で形成された前記第二のヘテロ半導体層に選択的に不純物を導入し、第二のヘテロ半導体領域を形成し、かつ前記半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域を形成し、前記第一のヘテロ半導体領域の一端部の厚みが、前記第二のヘテロ半導体領域と前記第一のヘテロ半導体領域とが積層された部分における前記第二のヘテロ半導体領域の厚みと前記第一のヘテロ半導体領域の厚みとの和に比べて薄く形成する第２８の工程と、
前記第２７の工程で露出された前記半導体基体ならびに前記第一のヘテロ半導体領域に接してゲート絶縁膜を形成する第２９の工程と、
前記第２９の工程で形成された前記ゲート絶縁膜に接してゲート電極を形成する第３０の工程と、
前記第一のヘテロ半導体領域とオーミック接続されたソース電極を形成する第３１の工程と、
前記半導体基体とオーミック接続されたドレイン電極を形成する第３２の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１８】
半導体基体に接するように前記半導体基体とはバンドギャップが異なる第二のヘテロ半導体層を形成する第３３の工程と、
前記第二のヘテロ半導体層上に選択的に第一のマスク層を形成する第３４の工程と、
前記第３４の工程で形成された前記第一のマスク層上に第二のマスク層を形成する第３５の工程と、
前記第一及び第二のマスク層を選択的に除去してパターニングする第３６の工程と、
前記第二のマスク層を選択的にエッチング除去して、前記第二のマスク層を横方向に後退させる第３７の工程と、
前記第３４の工程で形成された前記第一のマスク層及び前記第３７の工程で後退した前記第二のマスク層をマスクとして、前記第二のへテロ半導体層に選択的に不純物を導入する第３８の工程と、
前記第一のマスク層及び前記第二のマスク層を除去する第３９の工程と、
前記第二のヘテロ半導体層における前記第３８の工程で不純物が導入された領域を選択的に酸化して酸化膜領域を形成する第４０の工程と、
前記第４０の工程で形成された前記酸化膜領域を除去して、少なくとも一端部において前記半導体基体を露出させる第二のヘテロ半導体層を形成する第４１の工程と、
前記第４１の工程で形成された前記第二のヘテロ半導体層に選択的に不純物を導入し、第二のヘテロ半導体領域を形成し、かつ前記半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域を形成し、前記第一のヘテロ半導体領域の一端部の厚みが、前記第二のヘテロ半導体領域と前記第一のヘテロ半導体領域とが積層された部分における前記第二のヘテロ半導体領域の厚みと前記第一のヘテロ半導体領域の厚みとの和に比べて薄く形成する第４２の工程と、
前記第４１の工程で露出された前記半導体基体ならびに前記第一のヘテロ半導体領域に接してゲート絶縁膜を形成する第４３の工程と、
前記第４３の工程で形成された前記ゲート絶縁膜に接してゲート電極を形成する第４４の工程と、
前記第一のヘテロ半導体領域とオーミック接続されたソース電極を形成する第４５の工程と、
前記半導体基体とオーミック接続されたドレイン電極を形成する第４６の工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧で低オン抵抗の電界効果トランジスタの半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、この種の技術としては、例えば以下に示す文献に記載されたものが知られている（特許文献１参照）。この文献に記載された技術では、Ｎ＋  型の炭化珪素の基板領域上にＮ−  型のエピタキシャル領域が形成された半導体基体の一主面にＮ−  型の多結晶シリコン領域とＰ＋  型の多結晶シリコン領域が接するように形成されており、エピタキシャル領域とＮ−  型の多結晶シリコン領域並びにＰ＋  型の多結晶シリコン領域とはヘテロ接合を形成している。また、エピタキシャル領域とＮ−  型の多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−  型の多結晶シリコン領域はＮ＋  型の多結晶シリコン領域を介してソース電極に接続され、Ｎ＋  型炭化珪素基板領域の裏面にはドレイン電極が形成され、電界効果トランジスタを構成している。
【０００３】
上記のような構成の電界効果トランジスタは、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することでスイッチイング素子として機能する。つまり、ゲート電極を接地した状態では、Ｎ−  型の多結晶シリコン領域並びにＰ＋  型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加される。このとき、高い遮断性を有するＰ＋  型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合部が大部分を占め、チャネルとして作用するＮ−  型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合部の幅が狭く形成されているため、ドレイン電極とソース電極との間に電流は流れない。
【０００４】
一方、ゲート電極に所定の正電圧が印加された状態では、Ｎ−  型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなる。このため、ドレイン電極からエピタキシャル領域及びＮ−  型の多結晶シリコン領域及びＮ＋  型の多結晶シリコン領域を介してソース電極へと電流が流れる。
【０００５】
このように、遮断状態においては、高い遮断性を有しつつ、導通時においては、制御チャネルとしてヘテロ接合部を用いるためチャネル長がヘテロ障壁の厚み程度で機能することから、低オン抵抗の導通特性が得られる。
【特許文献１】特開２００５−１０１１４７
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来構造においては、耐圧を保持するＰ＋  型の多結晶シリコン領域と低抵抗領域として作用するＮ＋  型の多結晶シリコン領域とが積層する構成となっている。このため、製造過程でＮ＋  型の多結晶シリコン領域に導入される不純物ドーパントがＰ＋  型の多結晶シリコン領域に拡散して、Ｐ＋  型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合部の耐圧が低下し易いという課題があった。
【０００７】
一方、Ｐ＋  型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合部の耐圧が低下しないように、Ｐ＋  型の多結晶シリコン領域とＮ＋  型の多結晶シリコン領域を合わせた多結晶シリコン領域層を厚く形成した場合には、多結晶シリコン領域層をパターニングする際のマスク材の選択性が制限されてしまう。また、多結晶シリコン領域層をエッチングする際の制御性にも限界が生じるため、エッチング時のダメージによるオン抵抗の悪化要因を排除するにも限界があった。
【０００８】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、高耐圧ならびに低オン抵抗の双方を満足させる電界効果トランジスタの半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の課題を解決する手段は、第一導電型の半導体基体と、前記半導体基体の一主面に接して前記半導体基体の表面の一部に設けられ、前記半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域と、前記半導体基体の一主面ならびに前記第一のヘテロ半導体領域に接して前記半導体基体とはバンドギャップが異なる第二導電型の第二のヘテロ半導体領域と、前記第一のヘテロ半導体領域の側部から前記半導体基体の前記第一のヘテロ半導体領域に覆われていない部分にまたがって形成されたゲート絶縁膜と、前記ゲート絶縁膜と接するゲート電極と、前記第一のヘテロ半導体領域とオーミック接続されたソース電極と、前記半導体基体とオーミック接続されたドレイン電極とを有し、前記第一のヘテロ半導体領域の一部が前記第二のヘテロ半導体領域上に積層され、少なくとも前記ゲート絶縁膜を介して前記ゲート電極と接し、かつ前記半導体基体の表面ならびに前記第二のヘテロ半導体領域の側面に接して形成された前記第一のヘテロ半導体領域のチャネル部の厚みが、前記第二のヘテロ半導体領域と前記第一のヘテロ半導体領域とが積層された部分における前記第二のヘテロ半導体領域の厚みと前記第一のヘテロ半導体領域の厚みとの和に比べて薄いことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、第二のヘテロ半導体領域とドレイン領域とのヘテロ接合界面に、第一のヘテロ半導体領域に導入した不純物を拡散させないようにしたので、半導体装置の遮断状態において所定の耐圧を得ることができることに加えて、第一のヘテロ半導体領域を形成する際に、ゲート絶縁膜を介してゲート電極と対面する第一のヘテロ半導体領域とドレイン領域とのヘテロ接合部周辺にエッチングダメージを排除する工程を容易に組むことができる。これにより、半導体装置の導通時に低オン抵抗を得ることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を用いて本発明を実施するための最良の実施例を説明する。
【実施例１】
【００１２】
図１は本発明の実施例１に係る電界効果トランジスタ（ＦＥＴ）の半導体装置の構成を示す断面図であり、同図は構造単位セルが２つ対面した断面図である。なお、以下に説明する実施例においては、炭化珪素を基板材料とした装置を一例として説明する。
【００１３】
図１において、例えば炭化珪素のポリタイプが４ＨタイプのＮ＋  型である基板領域１上にＮ−  型のドレイン領域２が形成され、ドレイン領域２の基板領域１との接合面に対向する主面に接するように、例えばＰ＋  型の多結晶シリコンからなる第二のヘテロ半導体領域３とＮ型の多結晶シリコンからなる第一のヘテロ半導体領域４が形成されている。つまり、ドレイン領域２と第二のヘテロ半導体領域３及び第一のヘテロ半導体領域４の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはそれぞれ所定のエネルギー障壁が存在している。第一のヘテロ半導体領域４とドレイン領域２との接合面に共に接するように、例えばシリコン酸化膜から成るゲート絶縁膜５が形成されている。また、ゲート絶縁膜５上にはゲート電極６が、第一のヘテロ半導体領域４に接続するようにソース電極７が、基板領域１にはドレイン電極８が接続するように形成されている。
【００１４】
本実施例１においては、ゲート絶縁膜５を介してゲート電極６に接する第一のヘテロ半導体領域４のチャネル部の厚みが第二のヘテロ半導体領域３と第一のヘテロ半導体領域４とが積層された部分の厚みの和に比べて小さくなるように形成されている。図１においては、一例として第二のヘテロ半導体領域３の厚みに比べて第一のヘテロ半導体領域４の厚みを薄くした場合を示しているが、同等もしくは厚くした場合であっても良い。しかしながら、第一のヘテロ半導体領域４の厚みは薄いほうが後述する製造工程中の特性劣化を回避し易い。なお、図１においては描かれていないが、第二のヘテロ半導体領域３とソース電極７は例えば奥行き方向の所定部分で接続していてもよい。
【００１５】
次に図１に示した本発明の実施例１による炭化珪素半導体装置の製造方法を、図２−Ａ，図２−Ｂを用いて説明する。
【００１６】
まず図２−Ａ（ａ）に示すように、Ｎ＋  型の基板領域１の上にＮ−  型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えばＬＰ−ＣＶＤ法によって形成された第二の多結晶シリコン層を形成し、この層に例えばイオン注入法でボロンを不純物導入することで、Ｐ＋  型の第二のヘテロ半導体領域３層を堆積している。
【００１７】
このとき、第二の多結晶シリコン層は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成してもよく、もしくは例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。また、ドーピングには、固相拡散や気相拡散を用いても構わない。さらに、第二のヘテロ半導体領域３層上に、例えば酸化膜を堆積した後フォトリソグラフィとエッチングにより所定のマスク材９を形成する。
【００１８】
次に、図２−Ａ（ｂ）に示すように、例えば反応性イオンエッチング（ドライエッチング）により、Ｐ＋  型の多結晶シリコン層をエッチングし、第二のヘテロ半導体領域３を形成する。このとき、マスク材を有した状態もしくは除去した状態で、例えば９００℃程度でドライＯ２  酸化にて犠牲酸化膜を形成し、その後例えばフッ化アンモニウムとフッ酸との混合溶液でウエットエッチングによる犠牲酸化膜の除去を行い、ドライエッチングよるエッチングダメージの回復を行ってもよい。なお、第二の多結晶シリコン層をエッチングする方法として、異方性のあるエッチング方法であれば他のエッチング方法を用いてもよい。
【００１９】
次に、図２−Ａ（ｃ）に示すように、エッチングされた第二のヘテロ半導体領域３上に、例えばＬＰ−ＣＶＤ法により第二のヘテロ半導体領域３よりも厚みが薄い第一の多結晶シリコンを堆積した後、例えばイオン注入法によってリンもしくはヒ素を不純物導入して、Ｎ型の第一の多結晶シリコン層を形成する。なお、第一の多結晶シリコン層は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成してもよく、もしくは例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。また、ドーピングには、固相拡散や気相拡散を用いても構わない。
【００２０】
このとき、本実施例１においては、第二のヘテロ半導体領域３の厚みを、第一のヘテロ半導体領域４に導入された不純物が少なくとも第二のヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面には到達しない程度の厚みとして形成しているため、少なくとも
Ｐ＋  型の第二のヘテロ半導体領域３とドレイン領域２のヘテロ接合界面においては、両者の仕事関数差で決まる所定の耐圧を得ることができる。
【００２１】
さらに、第一のヘテロ半導体領域４層上に、フォトリソグラフィとエッチングにより所定のマスク材１０を形成する。
【００２２】
次に、図２−Ｂ（ｄ）に示すように、本実施例１では第二のヘテロ半導体領域３の厚みに比べて第一のヘテロ半導体領域４の厚みを薄く形成するので、ドライエッチングの制御が容易となり、例えばドライエッチングにより第一の多結晶シリコン層の所定領域の表層部をエッチングし、さらにレジストマスクを除去した後、残った第一の多結晶シリコン層の所定領域を例えば９００℃でドライＯ２  酸化にて酸化し、フッ化アンモニウムとフッ酸との混合溶液でウエットエッチングすることで、第一のヘテロ半導体領域４を形成することが可能となる。その他にも、ドライエッチングと犠牲酸化の組み合わせによる方法や、酸化膜等のマスクを用いて、熱酸化によるパターニングも可能となる。
【００２３】
最後に、図２−Ｂ（ｅ）に示すように、第一のヘテロ半導体領域４並びにドレイン領域２の内壁に沿って、ゲート絶縁膜５を堆積する。さらに、ゲート電極６となる多結晶シリコン層を堆積する。その後、例えばＰＯＣｌ３  を用いた固層拡散によりリンをゲート電極６となる多結晶シリコン層中にドーピングする。その後、フォトリソグラフィやエッチング等によりゲート電極６を形成した後、裏面側に相当する基板領域１に、例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極８を形成し、表面側に相当する第一のヘテロ半導体領域４に接続するように、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極７を形成し、図１に示した実施例１の半導体装置が完成する。
【００２４】
以上のように、本実施例１の半導体装置は、従来からある製造技術で容易に実現することが可能である。本実施例１では、第二のヘテロ半導体領域３とドレイン領域２のヘテロ接合界面においては、第一のヘテロ半導体領域４に導入した不純物が拡散せず、遮断状態においては所定の耐圧を得ることができるのと同時に、第一のヘテロ半導体領域４を形成する際に、ゲート絶縁膜５を介してゲート電極６と対面する第一のヘテロ半導体領域４とドレイン領域２とのヘテロ接合部周辺にエッチングダメージを排除する工程を容易に採用することができるため、ＦＥＴの導通時においては低オン抵抗を得ることができる。
【００２５】
次に、上記製造工程で製造される構造のＦＥＴの動作を説明する。
【００２６】
本実施例１においては、例えばソース電極７を接地し、ドレイン電極８に正電位を印加して使用する。まず、ゲート電極６を例えば接地電位もしくは負電位とした場合は、遮断状態を保持する。これは、第一のヘテロ半導体領域４および第二のヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されるためである。このとき、第一のヘテロ半導体領域４および第二のヘテロ半導体領域３は共にシリコン材料からなるため、炭化珪素からなるドレイン領域２とのエネルギー障壁差ΔＥｃはほぼ同様となる。しかし、Ｎ型である第一のヘテロ半導体領域４とＰ型である第二のヘテロ半導体領域３とでは、伝導帯からフェルミ準位までのエネルギーで示されるフェルミエネルギーに差があるため、ドレイン領域２の接合界面に伸びる空乏層の幅が異なり、第二のヘテロ半導体領域３との接合界面から伸びる空乏層幅は、第一のヘテロ半導体領域４との接合界面から伸びる空乏層幅よりも大きくなる。
【００２７】
このとき従来技術においては、耐圧を保持するＰ＋  型の多結晶シリコン領域と低抵抗領域として作用するＮ＋  型の多結晶シリコン領域とが単に積層する構成となっていることから、製造過程でＮ＋  型の多結晶シリコン領域を形成する不純物ドーパントがＰ＋  型の多結晶シリコン領域に拡散して、Ｐ＋  型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合部の耐圧が低下し易かった。
【００２８】
これに対して、本実施例１においては、第二のヘテロ半導体領域３の厚みを第一のヘテロ半導体領域４に導入された不純物の拡散長よりも厚く形成しているため、少なくともＰ＋  型の第二のヘテロ半導体領域３とドレイン領域２のヘテロ接合界面においては、両者の仕事関数差で決まる所定の耐圧を得ることができる。さらに、第一のヘテロ半導体領域４とドレイン領域２の接合部に比べ、第二のヘテロ半導体領域３とドレイン領域２の接合部の幅を大きくすることで、より高い遮断性、すなわち低い漏れ電流特性を実現することができる。
【００２９】
なお、本実施の形態においては、耐圧を最も高くできるように、第二のヘテロ半導体領域３を第一のヘテロ半導体領域４とは導電型が異なるＰ＋  型として説明しているが、第二のヘテロ半導体領域３はＮ型であっても不純物を導入していなくてもよい。つまり、第一のヘテロ半導体領域４と第二のヘテロ半導体領域３は別の領域である必要もなく、それらの領域を一体としたひとつの「ヘテロ半導体領域」として存在していても良い。
【００３０】
次に、遮断状態から導通状態へと転じるべくゲート電極６に正電位を印加した場合は、ゲート絶縁膜５を介して第一のヘテロ半導体領域４とドレイン領域２が接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極６近傍の第一のヘテロ半導体領域４並びにドレイン領域２には伝導電子の蓄積層が形成される。すなわち、ゲート電極６近傍の第一のヘテロ半導体領域３とドレイン領域２の接合界面における第一のヘテロ半導体領域３側のポテンシャルが押し下げられ、かつドレイン領域２側のエネルギー障壁が急峻になることからエネルギー障壁中を伝導電子が導通することが可能となる。
【００３１】
このとき本実施例１においては、第一のヘテロ半導体領域４の厚みを薄く形成しているので、マスク材の選択性が阻害されないのと同時に、ドライエッチングのエッチング深さの制御が容易となり、ドライエッチングと熱酸化を組み合わせた方法や、熱酸化のみのパターニングも可能となる。このため、ドライエッチングなどで生じるオン抵抗の悪化を避けることができ、良好なオン抵抗を得ることができる。
【００３２】
次に、導通状態から遮断状態に移行すべく、再びゲート電極６を接地電位とすると、第一のヘテロ半導体領域４並びにドレイン領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一のヘテロ半導体領域４からドレイン領域２への伝導電子の流れが止まり、さらにドレイン領域２中にあった伝導電子は基板領域１に流れ枯渇すると、ドレイン領域２側にはヘテロ接合部から空乏層が広がり遮断状態となる。
【００３３】
一方、本実施例１においては、従来構造と同様に、例えばソース電極７を接地し、ドレイン電極８に負電位が印加された逆方向導通（還流動作）も可能である。例えばソース電極７並びにゲート電極６を接地電位とし、ドレイン電極８に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側から第一のヘテロ半導体領域４並びに第二のヘテロ半導体領域３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極６を接地せずに制御電極として使用することも可能である。
【００３４】
さらに、第一のヘテロ半導体領域４を第二のヘテロ半導体領域３とは別の多結晶シリコン層にて形成しているため、不純物の導電型や濃度を自由に設定できるため、設計自由度が向上する。
【実施例２】
【００３５】
図３は本発明の実施例２に係る電界効果トランジスタ（ＦＥＴ）の半導体装置の構成を示す断面図である。図３において、この実施例２の特徴とするところは、図１に示す実施例１の構造に加えて、ゲート電極６と第一のヘテロ半導体領域４が対向する部分から所定の距離離れたところに、第一のヘテロ半導体領域４もしくは第二のヘテロ半導体領域３に接するように、ドレイン領域２の表面に電界緩和領域１１を形成したことにあり、他は図１と同様である。
【００３６】
以下、図３に示す構造を得る製造方法の一例を説明する。
【００３７】
先の図２（ａ）において、例えば第一の多結晶シリコン層３を形成する前に、所定の開口を有するマスク層を介してアルミニウムイオンもしくはボロンイオンをイオン注入して電界緩和領域１１を形成する。なお、固相拡散により形成してもよい。その後の工程は、図２に示す工程と同様である。
【００３８】
このような構成にすることにより、遮断状態においては、電界緩和領域１１とドレイン領域２との間にドレイン電位に応じた空乏層が拡がる。つまり、第一のヘテロ半導体領域４並びに第二のヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面に印加されていたドレイン電界が電界緩和領域１１によって緩和されるため、さらに漏れ電流が低減され、遮断性能がさらに向上する。
【実施例３】
【００３９】
図４は本発明の実施例３に係る電界効果トランジスタ（ＦＥＴ）の半導体装置の構成を示す断面図である。図４において、この実施例３の特徴とするところは、先の図３に示す実施例２の構造に加えて、ゲート絶縁膜５並びに第一のヘテロ半導体領域４が接するドレイン領域２の所定部分に、ドレイン領域２よりも高濃度のＮ＋  型の導通領域１２を形成したことにあり、他は図３と同様である。
【００４０】
以下、図４に示す構造を得る製造方法の一例を説明する。先の図２（ａ）の状態から、図３に示す構造と同様に、例えば第一の多結晶シリコン層３を形成する前に、所定の開口を有するマスク層を介してアルミニウムイオンもしくはボロンイオンをイオン注入して電界緩和領域１１を形成する。その後、所定のマスクを介して窒素イオンもしくはリンイオンを導入して導通領域１２を形成する。なお、電界緩和領域１１と導通領域１２との形成順序は何れを先に形成してもかまわない。その後の工程は、図２に示す工程と同様である。
【００４１】
このような構成にすることにより、導通状態においては、第一のヘテロ半導体領域４と導通領域１２とのヘテロ接合のエネルギー障壁が緩和され、より高い導通特性を得ることができる。つまり、オン抵抗がさらに小さくなり、導通性能が向上する。
【００４２】
また、遮断状態においては、電界緩和領域１１とドレイン領域２との間にドレイン電位に応じた空乏層が拡がる。つまり、第一のヘテロ半導体領域３並びに第二のヘテロ半導体領域４とドレイン領域２とのヘテロ接合界面に印加されていたドレイン電界が電界緩和領域１１によって緩和されるため、さらに漏れ電流が低減され、遮断性能がさらに向上する。
【００４３】
なお、本構造においては、電界緩和領域１１並びに導通領域１２が共に形成された場合を例示しているが、導通領域１２のみ形成されていてもよい。
【実施例４】
【００４４】
図５は本発明の実施例４に係る電界効果トランジスタ（ＦＥＴ）の半導体装置の構成を示す断面図である。先の図１に示す実施例１では、ドレイン領域２に溝を形成しないいわゆるプレーナ型の構成を採用しているに対して、この実施例４の特徴とするところは、図５に示すように、ドレイン領域２の表層部に溝を形成し、その溝中にゲート絶縁膜５を介してゲート電極６を形成した、いわゆるトレンチ型の構成としたことにあり、他は図１と同様である。
【００４５】
図５に示す構造では、第一の多結晶シリコン層４（図２（ｄ）参照）を例えば反応性イオンエッチングによりエッチングする際に、ドレイン領域２の表層部もエッチングすることでトレンチ構造を形成する。その後の工程は、図２の工程と同様である。
【実施例５】
【００４６】
図６は本発明の実施例５に係る電界効果トランジスタ（ＦＥＴ）の半導体装置の構成を示す断面図である。図６において、この実施例５の特徴とするところは、先の図３に示す実施例２と図５に示す実施例４とを併せて実施したことにある。このような構成を得る製造方法はそれぞれの実施例２，４で用いた製造工程を併せて実施することで製造することができる。このような構成を採用することで、実施例２，４の双方の実施例で得られる効果を得ることが可能となる。
【実施例６】
【００４７】
図７は本発明の実施例６に係る電界効果トランジスタ（ＦＥＴ）の半導体装置の構成を示す断面図である。図７において、この実施例６の特徴とするところは、先の図４に示す実施例３と図５に示す実施例４とを併せて実施したことにある。このような構成を得る製造方法はそれぞれの実施例３，４で用いた製造工程を併せて実施することで製造することができる。このような構成を採用することで、実施例２，４の双方の実施例で得られる効果を得ることが可能となる。
【実施例７】
【００４８】
図８は本発明の実施例７に係る電界効果トランジスタ（ＦＥＴ）の半導体装置の構成を示す断面図である。図８において、この実施例７の特徴とするところは、図１に示す実施例１に比べて、図１で示した第一のヘテロ半導体領域４がＮ型で構成されていたのとは異なり、ドレイン領域２並びにゲート絶縁膜５を介してゲート電極６と接する第一のヘテロ半導体領域４のチャネル部１３をＰ型とし、ソース電極７と接する第一のヘテロ半導体領域４のソース電極コンタクト部１４をＮ型とした、いわゆる反転型チャネルの構成としたことにあり、他は図１と同様である。
【００４９】
以下、この構造の製造方法の一例を説明する。先の図２（ｃ）において、例えば第一の多結晶シリコン層３を形成した後に、所定の開口を有するマスク層を介してボロンイオンをイオン注入してチャネル部１３を形成する。さらに、別の所定の開口を有するマスク層を用いて、ヒ素イオンもしくはリンイオンをイオン注入して、ソース電極コンタクト部１４を形成する。なお、それぞれの領域は固相拡散や気相拡散を用いてもよい。その後の工程は、図２に示す工程と同様である。
【００５０】
このような構成にすることにより、ＦＥＴの遮断状態においては、チャネル部１３がＰ型で構成されているため、Ｎ型で構成されている場合に比べて、より高い遮断性を得ることができる。
【００５１】
なお、図８では図１に対応する構成を例示して説明しているが、図３〜７に示す構成と併せて実施することもできる。
【実施例８】
【００５２】
図９は本発明の実施例８に係る電界効果トランジスタ（ＦＥＴ）の半導体装置の構成を示す断面図である。ここでは、図１で示した実施例１と異なる部分について詳細に説明する。
【００５３】
先の実施例１では、第二のヘテロ半導体領域３とソース電極７は例えば図面の奥行き方向の所定部分で接続している構成としていたが、この実施例８の特徴とするところは、実施例１の構造に比べて、図９に示すように、セル部分においてソース電極７と第二のヘテロ半導体領域３を接続したことにあり、他は図１と同様である。以下、図１０を参照してこの実施例８の構造を得る製造方法の一例を説明する。
【００５４】
先の図２（ｂ）までは同様の工程を経た後に、図１０（ａ）に示すように、実施例１と同様にエッチングされた第二のヘテロ半導体領域３上に、例えばＬＰ−ＣＶＤ法により第二のヘテロ半導体領域３よりも厚みが薄い第一の多結晶シリコンを堆積した後、例えばイオン注入法によってリンもしくはヒ素を不純物導入して、Ｎ型の第一の多結晶シリコン層を形成する。続いて、フォトリソグラフィとエッチングにより、第二のヘテロ半導体領域３上の第一のヘテロ半導体領域４層の所定位置が露出した（パターンがない）マスク材１０を形成する。
【００５５】
次に、図１０（ｂ）に示すように、マスク材１０を用いて例えばドライエッチングにより第一の多結晶シリコン層の所定領域の表層部をエッチングし、マスク材１０を除去した後、残った第一の多結晶シリコン層の所定領域を例えば９００℃程度でドライＯ２  酸化にて酸化し、フッ化アンモニウムとフッ酸との混合溶液でウエットエッチングすることで、第一のヘテロ半導体領域４を形成する。このとき、第二のヘテロ半導体領域３の一部の表層部（ソース電極と接合する箇所）が露出される。
【００５６】
最後に、図１０（ｃ）に示すように、第一のヘテロ半導体領域４並びにドレイン領域２の内壁に沿って、ゲート絶縁膜５を堆積する。続いて、ゲート電極６となる多結晶シリコン層を堆積する。その後、例えばＰＯＣｌ３  を用いた固層拡散によりリンをゲート電極６となる多結晶シリコン層中にドーピングする。その後、フォトリソグラフィやエッチング等によりゲート電極６を形成した後、裏面側に相当する基板領域１には、例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極８を形成し、表面側に相当する第一のヘテロ半導体領域４並びに第二のヘテロ半導体領域３に接続するように、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極７を形成し、図９に示した実施例８による半導体装置が完成する。
【００５７】
このような構成にすることにより、セル毎に偏りなく第二のヘテロ半導体領域３の電位をほぼソース電極７の電位とすることができるため、ＦＥＴの遮断状態においては、安定した耐圧が得られる。また、導通状態から遮断状態に移行する際に、第二のヘテロ半導体領域３から伸張する空乏層が均一に延び易くなるため、セル毎の電流の偏りを避けることができることから、過渡時の破壊耐量を向上することが可能となる。
【００５８】
また、逆方向導通（還流動作）時においては、ドレイン電極８に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側から第一のヘテロ半導体領域４並びに第二のヘテロ半導体領域３側に伝導電子が流れ、逆導通状態となる。このとき、第二のヘテロ半導体領域３は低抵抗でソース電極７と接続されているため、低オン抵抗で導通することが可能である。
【００５９】
なお、この実施例８においても、図示はしていないが、先の図３〜図８で示した実施例と併せて実施することも可能である。
【実施例９】
【００６０】
図１１は本発明の実施例９に係る電界効果トランジスタ（ＦＥＴ）の半導体装置の構成を示す断面図である。ここでは、図１で示した実施例１と異なる部分について詳細に説明する。
【００６１】
図１で示した実施例１においては、第二のヘテロ半導体領域３がドレイン領域２の一主面上に形成されていたのに対して、この実施例９の特徴とするところは、ドレイン領域２２の所定領域に溝を形成し、この溝の底部に接するように第二のヘテロ半導体領域２３を形成したことにあり、他は図１と同様である。なお、図１１では第二のヘテロ半導体領域２３が溝に埋め込まれた場合を示しているが、溝からはみ出ていても構わないし、窪んでいてもかまわない。
【００６２】
以下、図１２−Ａ，図１２−Ｂ，図１２−Ｃの工程断面図を参照して、この実施例９の構造を得る製造方法の一例を説明する。
【００６３】
まず、図１２−Ａ（ａ）に示すように、Ｎ＋  型の基板領域２１の上にＮ−  型のドレイン領域２２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、所定の材料からなるマスク材２９をパターニングする。マスク材２９は酸化膜やＳｉＮ膜や金属マスクもしくはレジストマスク等、次の工程で選択的にエッチング可能なマスク材料であれば何でもよい。
【００６４】
次に、図１２−Ａ（ｂ）に示すように、同図（ａ）で形成したマスク材２９のパターンに沿って、例えば反応性イオンエッチング（ドライエッチング）により、ドレイン領域２２の所定領域に溝を形成する。このとき、マスク材２９を有した状態もしくは除去した状態で、例えば１１００℃程度でドライＯ２  酸化にて犠牲酸化及び例えばフッ化アンモニウムとフッ酸との混合溶液でウエットエッチングによる犠牲酸化膜除去を行い、ドライエッチングよるエッチングダメージの回復を行ってもよい。なお、ドレイン領域２２をエッチングする方法としては、異方性のあるエッチング方法であれば他のエッチング方法を用いてもよい。
【００６５】
次に、図１２−Ａ（ｃ）に示すように、例えばＬＰ−ＣＶＤ法によって第二の多結晶シリコン層２３を形成し、例えばイオン注入法でボロンを不純物導入することで、Ｐ＋  型の第二のヘテロ半導体領域２３層を堆積形成する。このとき、第二の多結晶シリコン層２３は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成し、もしくは例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。また、ドーピングには、固相拡散や気相拡散を用いても構わない。
【００６６】
次に、図１２−Ｂ（ｄ）に示すように、例えば反応性イオンエッチング（ドライエッチング）により、Ｐ＋  型の多結晶シリコン層をエッチバックし、第二のヘテロ半導体領域２３を形成する。このとき、より平坦なエッチングができるように、例えばＰ＋  型の多結晶シリコン層をエッチバックする前に予め平坦化のできる材料を形成していてもよい。また、平坦化が可能であるプロセスであれば、ＣＭＰ処理など他の方法で形成してもよい。
【００６７】
次に、図１２−Ｂ（ｅ）に示すように、エッチングされた第二のヘテロ半導体領域２３並びにドレイン領域２２上に、例えばＬＰ−ＣＶＤ法により第二のヘテロ半導体領域２３よりも厚みが薄い第一の多結晶シリコンを堆積した後、例えばイオン注入法によってリンもしくはヒ素を不純物導入して、第一のヘテロ半導体領域２４となるＮ型の第一の多結晶シリコン層を形成する。
【００６８】
なお、第一の多結晶シリコン層は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成し、もしくは例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。また、ドーピングには、固相拡散や気相拡散を用いても構わない。このとき、第二のヘテロ半導体領域２３の厚みを、第一のヘテロ半導体領域２４に導入された不純物が少なくとも第二のヘテロ半導体領域２３とドレイン領域２２の溝底部とのヘテロ接合界面には到達しない程度の厚みとして形成しているため、少なくともＰ＋  型の第二のヘテロ半導体領域２３とドレイン領域２２のヘテロ接合界面においては、両者の仕事関数差で決まる所定の耐圧を得ることができる。
【００６９】
続いて、第一のヘテロ半導体領域２４層上に、フォトリソグラフィとエッチングにより所定のマスク材３０を形成する。
【００７０】
次に、図１２−Ｂ（ｆ）に示すように、第二のヘテロ半導体領域２３の厚みに比べて第一のヘテロ半導体領域２４の厚みを薄く形成したので、ドライエッチングの制御が容易となり、例えばドライエッチングによりレジストマスクを介して第一の多結晶シリコン層の所定領域の表層部をエッチングし、続いてレジストマスクを除去した後、残った第一の多結晶シリコン層の所定領域を例えば９００℃でドライＯ２  酸化にて酸化し、フッ化アンモニウムとフッ酸との混合溶液でウエットエッチングすることで、第一のヘテロ半導体領域２４を形成する。その他にも、ドライエッチングと犠牲酸化の組み合わせによる方法や、酸化膜等のマスクを用いて熱酸化によるパターニングも可能である。
【００７１】
最後に、図１２−Ｃ（ｇ）に示すように、第一のヘテロ半導体領域２４並びにドレイン領域２２の表面に沿って、ゲート絶縁膜２５を堆積する。続いて、ゲート電極２６となる多結晶シリコン層を堆積した後、例えばＰＯＣｌ３  を用いた固層拡散によりリンをゲート電極２６となる多結晶シリコン層中にドーピングする。その後、フォトリソグラフィやエッチング等によりゲート電極２６を形成した後、裏面側に相当する基板領域１には、例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極２８を形成し、表面側に相当する第一のヘテロ半導体領域２４に接続するように、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極２７を形成し、図１１に示した実施例９の半導体装置が完成する。
【００７２】
以上のように、この実施例９の半導体装置は実施例１と同様に従来からある製造技術で容易に実現することが可能である。また、第二のヘテロ半導体領域２３とドレイン領域２２のヘテロ接合界面が、第一のヘテロ半導体領域２４とドレイン領域２２とゲート絶縁膜２５共に接するチャネル部よりも深い位置に形成されるため、ＦＥＴの遮断状態においてはさらに高い耐圧を得ることができる。さらに加えて、導通時において、電流の経路となる第一のヘテロ半導体領域２４が実施例１に比べて平坦な形状で形成することができるため、電流集中によって生じる熱ストレスによる膜自身の応力集中が緩和され、信頼性も向上することができる。
【００７３】
なお、上記実施例９の特徴を図１１に示す構成を一例として説明してきたが、先に説明した実施例で採用した特徴と併せて実施するようにしてもよく、例えば以下で説明する実施例１０〜実施例１４の構成とすることも可能である。
【実施例１０】
【００７４】
図１３は本発明の実施例１０に係る電界効果トランジスタ（ＦＥＴ）の半導体装置の構成を示す断面図である。図１３において、この実施例１０の特徴とするところは、図１１に示す実施例９に比べて、ゲート絶縁膜２５並びに第一のヘテロ半導体領域２４が接するドレイン領域２２の所定部分に、ドレイン領域２２より高濃度のＰ＋  型の導通領域３１を形成したことにあり、他は図１１と同様である。
【００７５】
以下、この構成の製造方法の一例を説明する。まず、先の図１２−Ａ（ａ）に示す状態から、例えばマスク材２９を形成する前に、マスク材２９とは別の所定のマスクを有した状態で窒素イオンもしくはリンイオンを導入し導通領域３１を形成する。以後の工程は図１２に示す工程と同様である。
【００７６】
このような構成にすることにより、ＦＥＴの導通状態においては、第一のヘテロ半導体領域２４と導通領域３１とのヘテロ接合のエネルギー障壁が緩和され、より高い導通特性を得ることができる。すなわち、オン抵抗がさらに小さくなり、導通性能が向上する。
【実施例１１】
【００７７】
図１４は本発明の実施例１１に係る電界効果トランジスタ（ＦＥＴ）の半導体装置の構成を示す断面図である。先の図１１に示した構造では、ゲート電極２６においてはドレイン領域２２に溝を形成しない、いわゆるプレーナ型の構成となっているのに対して、この実施例１１の特徴とするところは、ドレイン領域２２の表層部に溝を形成し、その溝中にゲート絶縁膜２５を介してゲート電極２６を形成した、いわゆるトレンチ型の構造を採用したことにある。
【００７８】
上記溝は、先の図１２−Ｂ（ｆ）に示す工程において、第一の多結晶シリコン層２４を例えば反応性イオンエッチングによりエッチングする際、ドレイン領域２２の表層部も同時にエッチングすることで形成する。その後の工程は、先の図１２に示す工程と同様である。
【実施例１２】
【００７９】
図１５は本発明の実施例１２に係る電界効果トランジスタ（ＦＥＴ）の半導体装置の構成を示す断面図である。先の図１１に示す構成では、第一のヘテロ半導体領域２４がＮ型で形成されていたのに対して、この実施例１２の特徴とするところは、ドレイン領域２２並びにゲート絶縁膜２５を介してゲート電極２６と接する第一のヘテロ半導体領域２４のチャネル部３２をＰ型で形成し、ソース電極２７と接する第一のヘテロ半導体領域２４のソース電極コンタクト部３３をＮ型で形成した、いわゆる反転型チャネルの構成を採用したことにあり、他は図１１と同様である。
【００８０】
以下、この構成の製造方法の一例を説明する。先の図１２−Ｂ（ｅ）において、例えば第一の多結晶シリコン層を形成した後に、所定の開口を有するマスク層を介してボロンイオンをイオン注入してチャネル部３２を形成する。続いて、別の所定の開口を有するマスク層を介してヒ素イオンもしくはリンイオンをイオン注入してソース電極コンタクト部３３を形成する。なお、それぞれの領域は固相拡散や気相拡散を用いてもよい。その後の工程は、図１２に示す工程と同様である。
【００８１】
このような構成にすることにより、ＦＥＴの遮断状態においては、チャネル部３２がＰ型で構成されているため、Ｎ型で構成されている場合に比べてより高い遮断性を得ることができる。
【００８２】
なお、図１５では先の図１１に対応した構成を例示して説明しているが、図１３並びに図１４に示す構成においても、反転型チャネルは同様に適用することができる。
【実施例１３】
【００８３】
図１６は本発明の実施例１３に係る電界効果トランジスタ（ＦＥＴ）の半導体装置の構成を示す断面図である。先の図１１に示す構成では、第二のヘテロ半導体領域２３とソース電極２７が例えば奥行き方向の所定部分で接続している構成としているのに対して、この実施例１３の特徴とするところは、セル部分においてソース電極２７と第二のヘテロ半導体領域２３を接続したことにあり、他は図１１と同様である。
【００８４】
このような構成の製造方法としては、先の図１２−Ｂ（ｆ）において、Ｎ型の第一の多結晶シリコン層を形成した後に、フォトリソグラフィとエッチングにより第二のヘテロ半導体領域２３上の第一のヘテロ半導体領域２４の所定位置が露出したマスク材を形成し、このマスク材を介して第一の多結晶シリコン層を選択的にエッチングする工程を、先の実施例８の製造工程と併せて実施することで容易に実現することができる。
【００８５】
このような構成にすることにより、セル毎に偏りなく第二のヘテロ半導体領域２３の電位をほぼソース電極２７の電位とすることができるため、ＦＥＴの遮断状態においては、安定した耐圧が得られる。また、導通状態から遮断状態に移行する際には、第二のヘテロ半導体領域２３から伸張する空乏層が均一に延び易くなるため、セル毎の電流の偏りを避けることができる。これにより、過渡時の破壊耐量を向上することが可能となる。
【００８６】
さらに、逆方向導通（還流動作）時においては、ドレイン電極２８に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２２側から第一のヘテロ半導体領域２４並びに第二のヘテロ半導体領域２３側に伝導電子が流れ、逆導通状態となる。このとき、第二のヘテロ半導体領域２３は低抵抗でソース電極２７と接続されるため、低オン抵抗で導通することが可能である。
【００８７】
なお、この実施例１３においても、図示はしていないが、先の実施例で示した電界緩和領域や導通領域並びに反転型チャネルの構成と併せて実施することも可能である。
【実施例１４】
【００８８】
図１７は本発明の実施例１４に係る電界効果トランジスタ（ＦＥＴ）の半導体装置の構成を示す断面図である。この実施例１４の特徴とするところは、先の図１６に示す実施例１３の構成に対応して、ドレイン領域２２の表層部に溝を形成し、その溝中にゲート絶縁膜２５を介してゲート電極２６を形成した、いわゆるトレンチ型の構成を採用したことにあり、他は図１６と同様である。このような構成の製造方法としては、図１２に示す工程に先に触れた溝を形成する工程を加えることで容易に実施することが可能となる。
【００８９】
以上、実施例１〜実施例１４で説明した本実施の形態においては、第二のヘテロ半導体領域３（２３）を第一のヘテロ半導体領域４（２４）とは導電型が異なるＰ＋  型として、それぞれ耐圧を最も高くできる構造で特徴点について説明してきたが、第二のヘテロ半導体領域３はＰ＋  型に限定されることなく、Ｎ型であっても不純物密度が小さくてもさらには不純物を導入していなくてもよい。つまり、第一のヘテロ半導体領域４（２４）と第二のヘテロ半導体領域３（２３）は必ずしも別の領域である必要はなく、それらの領域を一体としたひとつの「ヘテロ半導体領域」として存在していても良い。
【実施例１５】
【００９０】
図１８は本発明の実施例１５に係る電界効果トランジスタ（ＦＥＴ）の半導体装置の構成を示す断面図である。この実施例１５の特徴とするところは、第一のヘテロ半導体領域４が第二のヘテロ半導体領域３から突き出した部分の幅を、自己整合的に均一に形成するようにしたことにあり、他は先の実施例１と同様である。
【００９１】
次に、本実施例１５の構造を得る製造方法を図１９−Ａ〜図１９−Ｃを用いて説明する。
【００９２】
まず図１９−Ａ（ａ）に示すように、Ｎ＋  型の基板領域１の上にＮ−  型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えばＬＰ−ＣＶＤ法によって第二の多結晶シリコン層を形成し、この層に例えばイオン注入法でボロンを不純物導入することで、Ｐ＋  型の第二のヘテロ半導体領域３となる半導体層を堆積形成する。
【００９３】
このとき、第二の多結晶シリコン層は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成してもよく、もしくは例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。また、ドーピングには、固相拡散や気相拡散を用いても構わない。
【００９４】
次に、図１９−Ａ（ｂ）に示すように、第二のヘテロ半導体領域３上に導電領域４１を形成する。導電領域４１は、後に形成する第一のヘテロ半導体領域４とソース電極７とを接続する機能を有するものである。導電領域４１は、第二のヘテロ半導体領域３にＮ型不純物を注入して形成してもよいし、もしくは第二のヘテロ半導体領域３上に多結晶シリコンなどを堆積した後にＮ型不純物を導入してもよいし、あるいは第二のヘテロ半導体領域３上にＮ型多結晶シリコンなどを直接堆積してもよい。続いて、導電層４１上に、例えば酸化膜を堆積した後フォトリソグラフィーとエッチングにより所定のマスク材４２を形成する。
【００９５】
次に、図１９−Ａ（ｃ）に示すように、マスク材４２をマスクとして例えば反応性イオンエッチング（ドライエッチング）により、導電層４１および第二のヘテロ半導体領域３の半導体層を選択的にエッチングしてパターニングする。なお、この後、マスク材４２を残した状態もしくは除去した状態で、例えば９００℃程度でドライＯ２  酸化にて犠牲酸化膜を形成し、その後例えばフッ化アンモニウムとフッ酸との混合溶液でウエットエッチングにより犠牲酸化膜を除去することで、先のドライエッチングよるエッチングダメージの回復を行ってもよい。なお、第二の多結晶シリコン層をエッチングする方法として、異方性のあるエッチング方法であれば他のエッチング方法を用いてもよい。
【００９６】
次に、図１９−Ｂ（ｄ）に示すように、マスク材４２を除去し、パターニングされた導電層４１および第二のヘテロ半導体領域３上に、例えばＬＰ−ＣＶＤ法により第二のヘテロ半導体領域３よりも厚みが薄い第一の多結晶シリコンを堆積した後、例えばイオン注入法によってリンもしくはヒ素を不純物導入して、Ｎ型の第一の多結晶シリコン層（第一のヘテロ半導体領域４）を形成する。なお、この第一の多結晶シリコン層は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成してもよく、もしくは例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。また、ドーピングには、固相拡散や気相拡散を用いても構わない。
【００９７】
このとき、本実施例１５においては、第二のヘテロ半導体領域３の厚みを、第一のヘテロ半導体領域４に導入される不純物が少なくとも第二のヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面には到達しない程度の厚みとして形成しているため、少なくともＰ＋  型の第二のヘテロ半導体領域３とドレイン領域２のヘテロ接合界面においては、両者の仕事関数差で決まる所定の耐圧を得ることができる。
【００９８】
次に、図１９−Ｂ（ｅ）に示すように、第一のヘテロ半導体領域４の半導体層上にマスク材４３を等方的に堆積形成する。マスク材４３としては、例えばシリコン酸化膜やシリコン窒化膜などを用いることができ、堆積方法としてはＣＶＤなどを用いることができる。
【００９９】
次に、図１９−Ｂ（ｆ）に示すように、反応性イオンエッチング（ＲＩＥ）などを用いてマスク材４３を異方性エッチングすることにより、マスク材４３を選択的にエッチング除去することで側壁マスク４４を形成する。
【０１００】
次に、図１９−Ｃ（ｇ）に示すように、側壁マスク４４をマスクにして第一のヘテロ半導体領域４の半導体層を選択的にエッチング除去する。エッチングの方法としては、ドライエッチングや、犠牲酸化およびフッ酸による酸化膜除去や、これらを組み合わせた方法を用いることができる。
【０１０１】
次に、図１９−Ｃ（ｈ）に示すように、側壁マスク４４を除去する。側壁マスク４４を除去すると、同図に示すように第一のヘテロ半導体領域４が第二のヘテロ半導体領域３から横方向に突き出している部分の幅ｄ１は、側壁マスク４４の幅により自己整合的に規定される。このため、フォトリソグラフィーの位置合わせによらず、第一のヘテロ半導体領域４が第二のヘテロ半導体領域３から突き出している部分の幅ｄ１を均一に形成することが可能となる。これにより、第一のヘテロ半導体領域４の突き出し部分の抵抗値が均一になるため、特性ばらつきの少ない半導体装置を提供することができる。
【０１０２】
最後に、図１９−Ｃ（ｉ）に示すように、先の実施例１の図２−Ｂ（ｅ）に示す工程と同様の工程を経て図１８に示す構造の半導体装置が完成する。
【実施例１６】
【０１０３】
図２０は本発明の実施例１６に係る電界効果トランジスタ（ＦＥＴ）の半導体装置の構成を示す断面図である。この実施例１６の特徴とするところは、第一のヘテロ半導体領域４が第二のヘテロ半導体領域３から突き出した部分の幅を、自己整合的に均一に形成するようにしたことにあり、他は先の実施例１と同様である。
【０１０４】
次に、本実施例１６の構造を得る製造方法を図２１−Ａ〜図２１−Ｃを用いて説明する。
【０１０５】
まず、図２１−Ａ（ａ）に示すように、Ｎ＋  型の基板領域１の上にＮ−  型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えばＬＰ−ＣＶＤ法によって第二の多結晶シリコン層を形成し、この層に例えばイオン注入法でボロンを不純物導入することで、Ｐ＋  型の第二のヘテロ半導体領域３の半導体層を堆積形成する。
【０１０６】
このとき、第二の多結晶シリコン層は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成してもよく、もしくは例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。また、ドーピングには、固相拡散や気相拡散を用いても構わない。
【０１０７】
次に、図２１−Ａ（ｂ）に示すように、第二のヘテロ半導体領域３の半導体層上に所定のマスク材４２を形成する。マスク材４２としては、フォトリソグラフィーによりパターニングしたレジストでもよいし、酸化膜を堆積した後フォトリソグラフィーとエッチングにより形成した酸化膜マスクなどでもよい。
【０１０８】
次に、図２１−Ａ（ｃ）に示すように、マスク材４２をマスクとして不純物４６を導入して第１の非晶質領域４７を形成する。不純物４６としては、第二のヘテロ半導体領域３の半導体層を非晶質化するものであればよく、例えばアルゴンなどを用いることができる。導入方法としては、イオン注入などを用いることができる。
【０１０９】
次に、図２１−Ｂ（ｄ）に示すように、ウエットエッチングや等方的なドライエッチングなどを用いてマスク材４２をエッチングして横方向に後退させることで、先の工程で不純物４６を導入したときよりもマスク材４２の開口部の面積を広げる。
【０１１０】
次に、図２１−Ｂ（ｅ）に示すように、マスク材４２をマスクとして不純物４８を導入して第２の非晶質領域４９を形成する。不純物４８としては、第二のヘテロ半導体領域３の半導体層を非晶質化するものであればよく、例えばアルゴンなどを用いることができる。導入方法としては、イオン注入などを用いることができる。このとき、イオン注入のエネルギーを調整して、不純物４８の投影飛程を不純物４６の投影飛程より浅くすることにより、図２１−Ｂ（ｅ）に示すような第一ならびに第二の非晶質領域からなる非晶質領域を形成することができる。
【０１１１】
次に、マスク材４２を除去した後、犠牲酸化を行う。この酸化処理において、第１の非晶質層領域４７ならびに第２の非晶質領域４９から構成された非晶質領域の酸化レートは第二のヘテロ半導体領域３の半導体層に比べて速いため、第二のヘテロ半導体領域３に比べて非晶質領域が選択的に速く酸化される。
【０１１２】
次に、図２１−Ｂ（ｆ）に示すように、フッ酸を使ったウエットエッチングなどを用いることにより先の工程で形成された酸化膜を除去する。これにより、図２１−Ｂ（ｆ）に示すような形状の第二のヘテロ半導体領域３を得る。このとき、第二のヘテロ半導体領域３の突き出し部の幅ｄ２は、先の工程の図２１−Ｂ（ｄ）で後退させたマスク材４２の後退幅で自己整合的に規定される。このため、第一のヘテロ半導体領域４の突き出し部分の幅は、フォトリソグラフィーの位置合わせによらず、均一に形成することができる。したがって、第一のヘテロ半導体領域４の突き出し部分の抵抗値が均一となり、特性ばらつきの少ない半導体装置を提供することができる。
【０１１３】
次に、図２１−Ｃ（ｇ）に示すように、第二のヘテロ半導体領域３に不純物を導入して第一のヘテロ半導体領域４を形成する。不純物としては、ヒ素やリン、導入方法としてはイオン注入や熱拡散などを用いることができる。
【０１１４】
最後に、図２１−Ｃ（ｈ）に示すように、先の実施例１の図２−Ｂ（ｅ）に示す工程と同様の工程を経て先の図２０に示す構造の半導体装置が完成する。
【実施例１７】
【０１１５】
図２２は本発明の実施例１７に係る電界効果トランジスタ（ＦＥＴ）の半導体装置の構成を示す断面図である。この実施例１７の特徴とするところは、第一のヘテロ半導体領域４が第二のヘテロ半導体領域３から突き出した部分の幅を、自己整合的に均一に形成するようにしたことにあり、他は先の実施例１と同様である。
【０１１６】
次に、本実施例１７の構造を得る製造方法を図２３−Ａ〜図２３−Ｃを用いて説明する。
【０１１７】
まず、図２３−Ａ（ａ）に示すように、Ｎ＋  型の基板領域１の上にＮ−  型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えばＬＰ−ＣＶＤ法によって第二の多結晶シリコン層を形成し、この層に例えばイオン注入法でボロンを不純物導入することで、Ｐ＋  型の第二のヘテロ半導体領域３の半導体層を堆積形成する。
【０１１８】
このとき、第二の多結晶シリコン層は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成してもよく、もしくは例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。また、ドーピングには、固相拡散や気相拡散を用いても構わない。
【０１１９】
次に、図２３−Ａ（ｂ）に示すように、第二のヘテロ半導体領域３の半導体層上に第一のマスク材５０を積層形成した後、この第一のマスク材５０の上に第二のマスク材５１を積層形成する。第一のマスク材５０としては酸化膜、第二のマスク材５１としては窒化膜などが用いられるが、それぞれのマスク材のエッチングレートが異なり選択的にエッチングできるマスク材の組み合わせであれば、他の組み合わせでもかまわない。
【０１２０】
次に、図２３−Ａ（ｃ）に示すように、フォトリソグラフィーを用いて第一のマスク材５０及び第二のマスク材５１を選択的にエッチング除去してパターニングする。
【０１２１】
次に、図２３−Ｂ（ｄ）に示すように、第二のマスク材５１を選択的にエッチング除去して、第１のマスク材５０に対して横方向に後退させる。これにより、第一のマスク材５０と第二のマスク材５１とに段差を形成する。
【０１２２】
次に、図２３−Ｂ（ｅ）に示すように、第一のマスク材５０および第二のマスク材５１をマスクとして不純物５３を導入して第二のヘテロ半導体領域３の半導体層に非晶質領域５４を形成する。不純物５３としては、第二のヘテロ半導体領域３の半導体層を非晶質化するものであればよく、例えばアルゴンなどを用いることができる。導入方法としては、イオン注入などを用いることができる。続いて、第一のマスク材５０ならびに第二のマスク材５１を除去した後、犠牲酸化を行う。この酸化処理において、非晶質領域５４の酸化レートは第二のヘテロ半導体領域３に比べて速いため、第二のヘテロ半導体領域３に比べて非晶質領域５４が選択的に速く酸化される。
【０１２３】
次に、図２３−Ｂ（ｆ）に示すよう、フッ酸を使ったウエットエッチングなどを用いることにより先の工程で形成された酸化膜を除去する。これにより、同図に示すような形状の第二のヘテロ半導体領域３を得る。このとき、第二のヘテロ半導体領域３の突き出し部分の幅ｄ３は、先の図２３−Ｂ（ｄ）で示す工程で後退させた第二のマスク材５１の後退幅で自己整合的に規定される。このため、フォトリソグラフィーの位置合わせによらず、第二のヘテロ半導体領域３の突き出し部分の幅を均一に形成することができる。したがって、第一のヘテロ半導体領域の突き出し部分の抵抗値が均一となり、特性ばらつきの少ない半導体装置を提供することができる。
【０１２４】
次に、図２３−Ｃ（ｇ）に示すように、第二のヘテロ半導体領域３に不純物を導入して第一のヘテロ半導体領域４を形成する。不純物としては、ヒ素やリン、導入方法としてはイオン注入や熱拡散などを用いることができる。
【０１２５】
最後に、図２３−Ｃ（ｈ）に示すように、先の実施例１の図２−Ｂ（ｅ）に示す工程と同様の工程を経て先の図２２に示す構造の半導体装置が完成する。
【０１２６】
以上、上記すべての実施例１〜実施例１７において、炭化珪素を基板材料とした半導体装置を一例として説明したが、基板材料はシリコン、シリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。さらに、ドレイン電極８（２８）とソース電極７（２７）とをドレイン領域２（２２）を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極８（２８）とソース電極７（２７）とを半導体基板の同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであってもかまわない。
【０１２７】
また、第一のヘテロ半導体領域４（２４）および第二のヘテロ半導体領域３（２３）に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等他のシリコン材料やゲルマニウムやシリコンゲルマン等他の半導体材料や６Ｈ、３Ｃ等炭化珪素の他のポリタイプなど、他の材料でもかまわない。
【０１２８】
また、一例として、ドレイン領域２（２２）としてＮ型の炭化珪素を、第一のヘテロ半導体領域４（２４）としてＮ型の多結晶シリコンを用いて説明しているが、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせであってもよい。
【図面の簡単な説明】
【０１２９】
【図１】本発明の実施例１に係る半導体装置の構成を示す断面図である。
【図２−Ａ】本発明の実施例１に係る半導体装置の製造方法を示す断面図である。
【図２−Ｂ】本発明の実施例１に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施例２に係る半導体装置の構成を示す断面図である。
【図４】本発明の実施例３に係る半導体装置の構成を示す断面図である。
【図５】本発明の実施例４に係る半導体装置の構成を示す断面図である。
【図６】本発明の実施例５に係る半導体装置の構成を示す断面図である。
【図７】本発明の実施例６に係る半導体装置の構成を示す断面図である。
【図８】本発明の実施例７に係る半導体装置の構成を示す断面図である。
【図９】本発明の実施例８に係る半導体装置の構成を示す断面図である。
【図１０】本発明の実施例８に係る半導体装置の製造方法を示す断面図である。
【図１１】本発明の実施例９に係る半導体装置の構成を示す断面図である。
【図１２−Ａ】本発明の実施例９に係る半導体装置の製造方法を示す断面図である。
【図１２−Ｂ】本発明の実施例９に係る半導体装置の製造方法を示す断面図である。
【図１２−Ｃ】本発明の実施例９に係る半導体装置の製造方法を示す断面図である。
【図１３】本発明の実施例１０に係る半導体装置の構成を示す断面図である。
【図１４】本発明の実施例１１に係る半導体装置の構成を示す断面図である。
【図１５】本発明の実施例１２に係る半導体装置の構成を示す断面図である。
【図１６】本発明の実施例１３に係る半導体装置の構成を示す断面図である。
【図１７】本発明の実施例１４に係る半導体装置の構成を示す断面図である。
【図１８】本発明の実施例１５に係る半導体装置の構成を示す断面図である。
【図１９−Ａ】本発明の実施例１５に係る半導体装置の製造方法を示す断面図である。
【図１９−Ｂ】本発明の実施例１５に係る半導体装置の製造方法を示す断面図である。
【図１９−Ｃ】本発明の実施例１５に係る半導体装置の製造方法を示す断面図である。
【図２０】本発明の実施例１６に係る半導体装置の構成を示す断面図である。
【図２１−Ａ】本発明の実施例１６に係る半導体装置の製造方法を示す断面図である。
【図２１−Ｂ】本発明の実施例１６に係る半導体装置の製造方法を示す断面図である。
【図２１−Ｃ】本発明の実施例１６に係る半導体装置の製造方法を示す断面図である。
【図２２】本発明の実施例１７に係る半導体装置の構成を示す断面図である。
【図２３−Ａ】本発明の実施例１７に係る半導体装置の製造方法を示す断面図である。
【図２３−Ｂ】本発明の実施例１７に係る半導体装置の製造方法を示す断面図である。
【図２３−Ｃ】本発明の実施例１７に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【０１３０】
１，２１…基板領域
２，２２…ドレイン領域
３，２３…第二のヘテロ半導体領域（第二の多結晶シリコン層）
４，２４…第一のヘテロ半導体領域（第一の多結晶シリコン層）
５，２５…ゲート絶縁膜
６，２６…ゲート電極
７，２７…ソース電極
８，２８…ドレイン電極
９，１０，２９，３０，４２，４３，５０，５１…マスク材
１１…電界緩和領域
１２、３１…導通領域
１３，３２…チャネル部
１４、３３…ソース電極コンタクト部
４１…導電領域
４４…側壁マスク
４６，４８，５３…不純物
４７…第１の非晶質領域
４９…第２の非晶質領域
【図１】
0005211472.tif 000002
【図２−Ａ】
0005211472.tif 000003
【図２−Ｂ】
0005211472.tif 000004
【図３】
0005211472.tif 000005
【図４】
0005211472.tif 000006
【図５】
0005211472.tif 000007
【図６】
0005211472.tif 000008
【図７】
0005211472.tif 000009
【図８】
0005211472.tif 000010
【図９】
0005211472.tif 000011
【図１０】
0005211472.tif 000012
【図１１】
0005211472.tif 000013
【図１２−Ａ】
0005211472.tif 000014
【図１２−Ｂ】
0005211472.tif 000015
【図１２−Ｃ】
0005211472.tif 000016
【図１３】
0005211472.tif 000017
【図１４】
0005211472.tif 000018
【図１５】
0005211472.tif 000019
【図１６】
0005211472.tif 000020
【図１７】
0005211472.tif 000021
【図１８】
0005211472.tif 000022
【図１９−Ａ】
0005211472.tif 000023
【図１９−Ｂ】
0005211472.tif 000024
【図１９−Ｃ】
0005211472.tif 000025
【図２０】
0005211472.tif 000026
【図２１−Ａ】
0005211472.tif 000027
【図２１−Ｂ】
0005211472.tif 000028
【図２１−Ｃ】
0005211472.tif 000029
【図２２】
0005211472.tif 000030
【図２３−Ａ】
0005211472.tif 000031
【図２３−Ｂ】
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【図２３−Ｃ】
0005211472.tif 000033