(57)【特許請求の範囲】
【請求項１】
基板のメモリセル領域に形成され、シリコン酸化膜である第１の界面膜を介在させて、第１の導電膜からなる第１の下層電極と、第２の導電膜からなる第１の上層電極とが積層された第１の積層電極を有するメモリセルと、
前記基板のダイオード領域に形成され、前記第２の導電膜からなるダイオード電極と、
前記ダイオード電極と前記基板との界面に形成された前記シリコン酸化膜である第２の界面膜とを有するダイオードとを備え、
前記第１の界面膜は、前記第１の下層電極と前記第１の上層電極との電気的接続を維持する膜厚であり、前記第２の界面膜は、前記基板と前記ダイオード電極との間においてエピタキシャル成長を阻害する膜厚であることを特徴とする半導体装置。
【請求項２】
前記第１の界面膜と、前記第２の界面膜とは膜厚が等しいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の界面膜及び第２の界面膜は、膜厚が０．７ｎｍ以上且つ１．３ｎｍ以下であることを特徴とする請求項１又は２のいずれか１項に記載の半導体装置。
【請求項４】
前記基板の周辺回路領域に形成され、前記シリコン酸化膜である第３の界面膜を介在させて、前記第１の導電膜からなる第２の下層電極と、前記第２の導電膜からなる第２の上層電極とが積層された第２の積層電極を有する周辺トランジスタをさらに備えていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記メモリセルは、
前記基板における隣接する前記第１の積層電極同士の間の領域に形成され、前記隣接する第１の積層電極によって共有されたビット線拡散層と、
前記ビット線拡散層の上に形成されたビット線絶縁膜とを有し、
前記ビット線絶縁膜は、前記第１の下層電極よりも高さが高く且つ前記第１の下層電極よりも上側の部分の幅は、下側の部分の幅よりも狭いことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の下層電極の上部の角は角張った形状であることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
基板のメモリセル領域の上に第１の絶縁膜を形成する工程（ａ）と、
前記基板のダイオード領域の上に第２の絶縁膜を形成する工程（ｂ）と、
前記第１の絶縁膜及び第２の絶縁膜の上に第１の導電膜を形成する工程（ｃ）と、
前記メモリセル領域において、マスク絶縁膜を用いて前記第１の導電膜及び第１の絶縁膜を選択的に除去して、第１の開口部を形成すると共に、前記ダイオード領域において、前記マスク絶縁膜を用いて前記第１の導電膜及び第２の絶縁膜を選択的に除去して、前記基板を露出する第２の開口部を形成する工程（ｄ）と、
前記メモリセル領域において、前記基板の前記第１の開口部から露出した領域にビット線拡散層を形成する工程（ｅ）と、
前記第１の開口部を埋め込む埋め込みビット線絶縁膜を形成する工程（ｆ）と、
前記メモリセル領域及びダイオード領域において、前記マスク絶縁膜を除去すると共に、前記第１の導電膜の上及び前記基板の前記第２の開口部から露出した領域の上にシリコン酸化膜を形成する工程（ｇ）と、
前記メモリセル領域及びダイオード領域の上の全面に第２の導電膜を形成する工程（ｉ）とを備え、
前記工程（ｇ）では、前記マスク絶縁膜を除去した後、オゾン洗浄を行うことにより、前記シリコン酸化膜を形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記シリコン酸化膜のうち前記第１の導電膜の上に形成された部分と、前記基板の前記第２の開口部内から露出した領域の上に形成された部分とは、膜厚が同一であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記シリコン酸化膜は、膜厚が０．７ｎｍ以上且つ１．３ｎｍ以下であることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、メモリセル及び保護用ダイオードを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
拡散ビット線とそれに直交するワード線電極とを備えた構造は、メモリセルの微細化において重要である。中でも、拡散ビット線上のビット線絶縁膜を熱酸化ではなく化学気相堆積（ＣＶＤ）法により形成する構造は、メモリセルを微細化する効果に優れている。ビット線絶縁膜をＣＶＤ法により埋め込む方法の一例として、ワード線電極をポリシリコン等からなる下層電極と上層電極とが積層された積層電極とする方法がある。この場合、下層電極となるポリシリコン膜をマスクとして拡散ビット線をパターニングした後、ビット線絶縁膜を埋め込むことができる（例えば、特許文献１を参照。）。
【０００３】
一方、メモリセルの微細化の進展に伴い、メモリセルを工程チャージングから保護することが重要となってきている。このため、メモリセルと共に保護用ダイオードを形成することが検討されている。
【０００４】
ワード線電極を積層電極とする場合には、保護用ダイオードを容易に形成できるというメリットもある。具体的には、下層電極となるポリシリコン膜をマスクとして基板を露出する開口部を形成し、開口部において上層電極となるポリシリコン膜と基板とを直接接続することにより、ダイオード電極と基板とが直結されたダイオードを形成できる。
【特許文献１】特開２０００−３３２１３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来のワード線電極を積層電極とする構造においては、下層電極と上層電極とは界面において電気的に接続されていなければならない。このため、下層電極と上層電極とが直接接していることが理想である。しかし、通常の半導体プロセスを用いると、下層電極と上層電極との界面及び基板とダイオード電極との界面に自然酸化による酸化膜が形成されるという問題がある。
【０００６】
このようにして生じた酸化膜は膜厚が薄いため、下層電極と上層電極との電気的接続及び基板とダイオード電極と電気的接続を確保することができる。しかし、酸化膜の膜厚のばらつきに起因して、トランジスタの閾値電圧がばらついたり、積層ポリシリコンの抵抗がばらついたりする。
【０００７】
一方、保護ダイオードを形成する場合には、基板の上にポリシリコン膜を形成する必要がある。この場合、基板とダイオード電極との間において異常なエピタキシャル成長が生じないようにするために、基板とダイオード電極との間に、ある程度以上の膜厚の酸化膜が形成されていることが好ましい。
【０００８】
このように、下層電極と上層電極との間における酸化膜の膜厚と、基板とダイオード電極との間における酸化膜の膜厚とはトレードオフの関係にある。従って、下層電極と上層電極との間及び基板とダイオード電極との間には、膜厚が薄く且つ均一性及び正確性に優れた酸化膜が形成されている必要がある。
【０００９】
しかし、自然酸化膜は、膜厚の制御が困難である。このため、熱酸化法又はＣＶＤ法を用いて、下層電極の上及び基板の露出部分の上に極薄の酸化膜を形成する方法が考えられる。しかし、熱酸化法により酸化膜を形成する場合には、サーマルバジェットが増大し、素子特性が変動するという問題及び工程数が増大するという問題がある。また、ＣＶＤ法により酸化膜を形成する場合には、膜厚の制御が困難難であるという問題及び最低でも膜厚が数ｎｍを越えるため素子の駆動能力が減少するという問題がある。また、熱酸化法と同様に工程数が増大するという問題もある。
【００１０】
本発明は、前記従来の問題を解決し、メモリセルにおける下層電極と上層電極との界面及び保護ダイオードにおける基板とダイオード電極との界面に、均一で且つ最適な膜厚の酸化膜が形成された半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明は半導体装置を、積層電極の界面においては下層電極と上層電極との電気的接続を維持する膜厚を有し、基板とダイオード電極との界面とにおいてはエピタキシャル成長を阻害する膜厚を有する酸化膜を形成した構成とする。
【００１２】
具体的に、本発明に係る半導体装置は、基板のメモリセル領域に形成され、シリコン酸化膜である第１の界面膜を介在させて、第１の導電膜からなる第１の下層電極と、第２の導電膜からなる第１の上層電極とが積層された第１の積層電極を有するメモリセルと、基板のダイオード領域に形成され、第２の導電膜からなるダイオード電極と、ダイオード電極と基板との界面に形成されたシリコン酸化膜である第２の界面膜とを有するダイオードとを備え、第１の界面膜は、下層電極と上層電極との電気的接続を維持する膜厚であり、第２の界面膜は、基板とダイオード電極との間においてエピタキシャル成長を阻害する膜厚であることを特徴とする。
【００１３】
本発明の半導体装置は、第１の界面膜は、第１の下層電極と第１の上層電極との電気的接続を維持する膜厚であり、第２の界面膜は、基板とダイオード電極との間においてエピタキシャル成長を阻害する膜厚である。このため、メモリセルにおける積層電極において、下層電極と上層電極との間の導通を十分に確保することができる。また、基板の上にポリシリコン膜を形成する際に、異常成長が生じることがない。
【００１４】
本発明の半導体装置において、第１の界面膜と、第２の界面膜とは膜厚が等しくてもよい。
【００１５】
本発明の半導体装置において、第１の界面膜及び第２の界面膜は、膜厚が０．７ｎｍ以上且つ１．３ｎｍ以下であってもよい。
【００１６】
本発明の半導体装置は、基板の周辺回路領域に形成され、シリコン酸化膜である第３の界面膜を介在させて、第１の導電膜からなる第２の下層電極と、第２の導電膜からなる第２の上層電極とが積層された第２の積層電極を有する周辺トランジスタをさらに備えていてもよい。
【００１７】
本発明の半導体装置において、メモリセルは、基板における隣接する第１の積層電極同士の間の領域に形成され、隣接する第１の積層電極によって共有されたビット線拡散層と、ビット線拡散層の上に形成されたビット線絶縁膜とを有し、ビット線絶縁膜は、第１の下層電極よりも高さが高く且つ第１の下層電極よりも上側の部分の幅は、下側の部分の幅よりも狭いことが好ましい。
【００１８】
本発明の半導体装置において、第１の下層電極の上部の角は角張った形状であることが好ましい。
【００１９】
本発明に係る半導体装置の製造方法は、基板のメモリセル領域の上に第１の絶縁膜を形成する工程（ａ）と、基板のダイオード領域の上に第２の絶縁膜を形成する工程（ｂ）と、第１の絶縁膜及び第２の絶縁膜の上に第１の導電膜を形成する工程（ｃ）と、メモリセル領域において、マスク絶縁膜を用いて第１の導電膜及び第１の絶縁膜を選択的に除去して、基板を露出する第１の開口部を形成すると共に、ダイオード領域において、マスク絶縁膜を用いて第１の導電膜及び第２の絶縁膜を選択的に除去して、基板を露出する第２の開口部を形成する工程（ｄ）と、メモリセル領域において、基板の第１の開口部から露出した領域にビット線拡散層を形成する工程（ｅ）と、第１の開口部を埋め込む埋め込みビット線絶縁膜を形成する工程（ｆ）と、メモリセル領域及びダイオード領域において、マスク絶縁膜を除去すると共に、第１の導電膜の上及び基板の第２の開口部から露出した領域の上にシリコン酸化膜を形成する工程（ｇ）と、メモリセル領域及びダイオード領域の上の全面に第２の導電膜を形成する工程（ｉ）とを備え、工程（ｇ）では、より、シリコン酸化膜を形成することを特徴とする。
【００２０】
本発明の半導体装置の製造方法によれば、オゾン洗浄により、第１の界面膜及び第２の界面膜である酸化膜を形成する。このため、界面膜の膜厚を正確且つ均一にすることができる。従って、メモリセル領域においては、下層電極と上層電極とを電気的に十分に接続することができ、ダイオード領域においては、基板とポリシリコン膜との間に異常なエピタキシャル成長が生じないようにすることができる。マスク絶縁膜の除去の際の洗浄を用いてシリコン酸化膜を形成するため、サーマルバジェットが増大することがない。また、工数が増加することもない。
【００２１】
本発明の半導体装置の製造方法において、シリコン酸化膜のうち第１の導電膜の上の上に形成された部分と、基板の第２の開口部内から露出した領域の上に形成された部分とは、膜厚が同一であってもよい。
【００２２】
本発明の半導体装置の製造方法において、シリコン酸化膜は、膜厚が０．７ｎｍ以上且つ１．３ｎｍ以下としてもよい。
【発明の効果】
【００２３】
本発明に係る半導体装置及びその製造方法によれば、メモリセルにおける下層電極と上層電極との界面及び保護ダイオードにおける基板とダイオード電極との界面に、均一で且つ最適な膜厚の酸化膜が形成された半導体装置を実現できる。
【発明を実施するための最良の形態】
【００２４】
本発明の一実施形態について図面を参照して説明する。図１（ａ）〜（ｃ）は、本実施形態に係る半導体装置であり、（ａ）はメモリセル領域における断面構成を示し、（ｂ）はダイオード領域における断面構成を示し、（ｃ）は周辺回路領域における断面構成を示している。
【００２５】
図１に示すように、本実施形態の半導体装置はメモリセル領域に形成されたメモリセル１２と、ダイオード領域に形成された保護ダイオード１３と、周辺回路領域に形成されたトランジスタ１４とを備えている。
【００２６】
図１（ａ）に示すようにメモリセル領域においては、第１導電型の半導体基板１５の上部に、互いに間隔をおいて第１の方向に伸びる複数のビット線拡散層２０が形成されている。半導体基板１５におけるビット線拡散層２０同士の間の領域の上には、第１のゲート絶縁膜２１が形成されている。第１のゲート絶縁膜２１は、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が順次積層されたＯＮＯ膜である。第１のゲート絶縁膜２１の上には、第１のゲート電極２２が形成されている。第１のゲート電極２２は、第１のポリシリコン膜からなる下層電極５１Ａと第２のポリシリコン膜からなる上層電極５２Ａとが積層された積層電極である。下層電極５１Ａと上層電極５２Ａとの界面には、シリコン酸化膜である第１の界面膜５３Ａが形成されている。上層電極５２Ａは、ビット線拡散層２０が伸びる第１の方向と交差する第２の方向に伸びるワード線である。半導体基板１５のビット線拡散層２０の上には、下層電極５１Ａ同士の間を埋めるビット線絶縁膜２５が形成されている。ビット線絶縁膜２５の高さは、下層電極５１Ａの高さよりも高く、ビット線絶縁膜２５における下層電極５１Ａの上面よりも上側の部分の幅は、下側の部分の幅よりも狭くなっている。
【００２７】
図１（ｂ）に示すようにダイオード領域においては、半導体基板１５の上に絶縁膜３１を介在させて第１のポリシリコン膜からなる下層ポリシリコン膜５１Ｂが形成されている。絶縁膜３１及び下層ポリシリコン膜５１Ｂは、半導体基板１５を露出する開口部を有している。下層ポリシリコン膜５１Ｂの上には、開口部を埋めるように第２のポリシリコン膜からなるダイオード電極５２Ｂが形成されている。ダイオード電極５２Ｂと下層ポリシリコン膜５１Ｂとの界面及びダイオード電極５２Ｂと半導体基板１５との界面には、シリコン酸化膜である第２の界面膜５３Ｂが形成されている。
【００２８】
図１（ｃ）に示すように周辺回路領域においては、半導体基板１５の上に第２のゲート絶縁膜４１を介在させて、第２のゲート電極４２が形成されている。第２のゲート電極４２は、第１のポリシリコン膜からなる下層電極５１Ｃと第２のポリシリコン膜からなる上層電極５２Ｃとが、シリコン酸化膜である第３の界面膜５３Ｃを介して積層された積層電極である。半導体基板１５における第２のゲート電極４２の両側方には、ソース・ドレイン拡散層（図示せず）が適宜形成されている。また、必要に応じて第２のゲート電極４２の側壁上にはサイドウォール等（図示せず）が形成されている。
【００２９】
以下に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。図２〜図６においてそれぞれ（ａ）はメモリセル領域における断面構成を示し、（ｂ）はダイオード領域における断面構成を示し、（ｃ）は周辺回路領域における断面構成を示している。
【００３０】
まず、図２に示すように、半導体基板１５におけるメモリセル領域の上に、ＯＮＯ膜である第１のゲート絶縁膜２１を形成し、ダイオード領域の上に絶縁膜３１を形成し、周辺回路領域の上に第２のゲート絶縁膜４１を形成する。続いて、半導体基板１５上の全面に第１のポリシリコン膜５１を形成する。
【００３１】
第１のゲート絶縁膜２１、絶縁膜３１及び第２のゲート絶縁膜４１は、種々の方法により形成できるが、以下のようにすれば効率よく形成することができる。
【００３２】
まず、半導体基板１５上の全面にシリコン酸化膜及びシリコン窒化膜を形成した後、メモリセル領域に形成した部分を除いてシリコン酸化膜及びシリコン窒化膜をウェットエッチングにより選択的に除去する。続いて、半導体基板１５上の全面に２回目のシリコン酸化膜を形成する。
【００３３】
このようにすれば、メモリセル領域には、ＯＮＯ膜である第１のゲート絶縁膜２１が形成され、ダイオード領域及び周辺回路領域には、シリコン酸化膜である絶縁膜３１及び第２のゲート絶縁膜４１がそれぞれ形成される。なお、絶縁膜３１は第１のゲート絶縁膜と同じＯＮＯ膜としてもかまわない。
【００３４】
また、絶縁膜３１の膜厚と第２のゲート絶縁膜４１の膜とに差をつける場合は、以下のように一般的な多重ゲート酸化膜形成方法を用いればよい。具体的には、半導体基板１５の上に２回目のシリコン酸化膜を形成した後、周辺回路領域に形成した部分をウェットエッチングにより選択的に除去する。次に、３回目のシリコン酸化膜を形成する。このようにすれば、絶縁膜３１の膜厚を第２のゲート絶縁膜４１の膜厚よりも厚くすることができる。２回目のシリコン酸化膜の除去は、メモリセル領域に対しても行ってよい。
【００３５】
本実施形態においては、第１のゲート絶縁膜２１は、下側から順次積層された厚さが５ｎｍのシリコン酸化膜と、厚さが５ｎｍのシリコン窒化膜と、厚さが１０ｎｍのシリコン酸化膜とした。絶縁膜３１は厚さが１５ｎｍのシリコン酸化膜とし、第２のゲート絶縁膜４１は厚さが３ｎｍのシリコン酸化膜とした。また、第１のポリシリコン膜５１の膜厚は５０ｎｍとした。
【００３６】
次に、図３に示すように、半導体基板１５上の全面に、マスク絶縁膜６１を形成した後、メモリセル領域及びダイオード領域において、フォトリソグラフィーを用いてマスク絶縁膜６１を選択的にパターニングする。続いて、パターニングしたマスク絶縁膜６１をマスクとして第１のポリシリコン膜５１、第１のゲート絶縁膜２１及び絶縁膜３１をパターニングする。これにより、メモリセル領域には第１のポリシリコン膜からなる下層電極５１Ａが形成され、下層電極５１Ａ同士の間には、半導体基板１５を露出する第１の開口部６２が形成される。ダイオード領域には下層ポリシリコン膜５１Ｂが形成され、下層ポリシリコン膜５１Ｂ同士の間には半導体基板１５を露出する第２の開口部６３が形成される。本実施形態においては、マスク絶縁膜６１を厚さが１０ｎｍのシリコン酸化膜からなるマスク酸化膜６１Ａと厚さが１００ｎｍのシリコン窒化膜からなるマスク窒化膜６１Ｂとの積層膜とした。
【００３７】
次に、図４に示すようにメモリセル領域において、半導体基板１５における第１の開口部６２から露出した部分にイオン注入法により不純物を導入して、ビット線拡散層２０を形成する。不純物の注入量は、１×１０15／ｃｍ2のオーダーとすることが好ましい。次に、半導体基板１５上の全面に、ＣＶＤ法によりビット線絶縁膜となるシリコン酸化膜を形成した後、ＣＭＰ法によりマスク窒化膜６１Ｂが露出するまで、形成したシリコン酸化膜を研磨する。この後、酸化膜ウェットエッチングを用いて、研磨したシリコン酸化膜の上面が、マスク酸化膜６１Ａの上面よりも３０ｎｍ程度高くなるようにする。これにより、第１の開口部６２を埋め且つ下層電極５１Ａよりも上面が突出したビット線絶縁膜２５が形成される。続いて、リン酸を用いたウェットエッチングにより、マスク窒化膜６１Ｂを除去する。ビット線絶縁膜２５の上面をマスク酸化膜６１Ａの上面よりも高くすることにより、リン酸処理によりマスク窒化膜６１Ｂを除去する際に、下層電極５１Ａがエッチングされないように保護できる。なお、ビット線絶縁膜２５の高さは適宜変更してよい。
【００３８】
これにより、ダイオード領域の第２の開口部６３にもシリコン酸化膜２６が埋め込まれた状態となる。また、周辺トランジスタ領域においては、シリコン酸化膜が全て除去された状態となる。
【００３９】
次に、図５に示すようにダイオード領域において、第２の開口部６３に埋め込まれたシリコン酸化膜２６をドライエッチングにより除去する。この場合、ＣＦ4、ＣＨＦ3系のエッチングガスを用いることが好ましい。続いて、半導体基板１５上の全面において、酸化膜ウェットエッチングを行い、残存するマスク酸化膜６１Ａを除去する。この際に、酸化膜ウェットエッチングはオゾン洗浄処理により終了させる。これにより、第１のポリシリコン膜５１の上及び半導体基板１５の第２の開口部６３から露出した部分の上に厚さが約１ｎｍのシリコン酸化膜５３が形成される。オゾン洗浄処理によるシリコン酸化膜の形成は制御性が良いため、均一で且つ正確な膜厚のシリコン酸化膜５３が形成できる。
【００４０】
次に、図６に示すように半導体基板１５上の全面に、厚さが１５０ｎｍの第２のポリシリコン膜を形成した後、選択的にエッチングする。これにより、メモリセル領域には、第１のポリシリコン膜からなる下層電極５１Ａと第２のポリシリコン膜からなる上層電極５２Ａとが積層された積層電極である第１のゲート電極２２が形成される。ダイオード領域には、第２のポリシリコン膜からなるダイオード電極５２Ｂが形成される。周辺回路領域には、第１のポリシリコン膜からなる下層電極５１Ｃと第２のポリシリコン膜からなる上層電極５２Ｃとが積層された積層電極である第２のゲート電極４２が形成される。
【００４１】
下層電極５１Ａと上層電極５２Ａとの界面に存在するシリコン酸化膜である第１の界面膜５３Ａは、厚さが１ｎｍである。従って、下層電極５１Ａと上層電極５２Ａとの導通は確保される。また、第１の界面膜５３Ａの膜厚が均一であるため、閾値電圧及び抵抗値がばらつくことはない。また、半導体基板１５とダイオード電極５２Ｂとの界面に存在するシリコン酸化膜である第２の界面膜５３Ｂの膜厚も１ｎｍである。このため、半導体基板１５とダイオード電極５２Ｂとの間において、異常なエピタキシャル成長が生じることはない。
【００４２】
以降の製造工程については、特に図示はしないが、積層電極を加工し、ワード線、ダイオード電極及びトランジスタ電極を形成した後、シリサイド形成工程、コンタクト形成工程、配線形成工程を行って、半導体装置として完成させる。
【００４３】
なお、マスク酸化膜６１Ａを除去する酸化膜ウェットエッチ工程を経るため、必然的に、ビット線絶縁膜２５における下層電極５１Ａよりも上側に突出した部分の幅は、下層電極５１Ａの上面よりも下側の部分の幅よりも狭くなる。また、第１の界面膜５３Ａの形成に熱酸化を用いていないため、必然的に下層電極５１Ａの上部の角は角張った形状である。
【００４４】
本願発明者らの研究によれば、第２の界面膜５３Ｂの膜厚が０．７ｎｍ未満となると、半導体基板１５と第２のポリシリコン膜との間に異常なエピタキシャル成長が生じることを確認している。また、第３の界面膜５３Ｃの膜厚が１．５ｎｍを越えると、第２のゲート絶縁膜４１の膜厚が３ｎｍである場合において容量値が５０％以上増大し、周辺回路領域のトランジスタにおいて駆動力の低下が顕著になることを確認している。また、第１の界面膜５３Ａの膜厚が１．５ｎｍを越えると、程度の差はあるが同様にメモリセル領域のトランジスタにおいて駆動力劣化という不具合が発生する。例えば絶縁膜２１の膜厚が１５ｎｍの場合、１０％程度の駆動力劣化が生じる。
【００４５】
ＣＶＤ法によりシリコン酸化膜を形成する場合には、膜厚が数ｎｍとなってしまう。従って、本実施形態のオゾン洗浄に代えてＣＶＤ法を用いて第１の界面膜５３Ａ、第２の界面膜５３Ｂ及び第３の界面膜５３Ｃを形成した場合には、第３の界面膜５３Ｃの膜厚が１．５ｎｍを越えてしまい、トランジスタの駆動力が低下してしまう。
【００４６】
一方、自然酸化膜を用いる場合には、サーマルバジェットが増大してしまい素子特性に悪影響を与える。また、膜厚制御が困難であるため、第２の界面膜５３Ｂの膜厚が非常に薄くなり、半導体基板１５と第２のポリシリコン膜との間に異常なエピタキシャル成長が生じるおそれがある。
【００４７】
また、酸化膜ウェットエッチにおいてアンモニア過酸化水素水（ＡＰＭ）洗浄を行うことにより化学酸化膜を形成する場合には、自然酸化膜と同様に第２の界面膜５３Ｂの膜厚が薄くなり、異常なエピタキシャル成長が生じるおそれがある。また、下地のラフネスが増大するというデメリットもある。また、硫酸過酸化水素水（ＳＰＭ）及び硝酸を用いて化学酸化膜を形成する場合には、酸化力が非常に強いため、第１の界面膜５３Ａ及び第３の界面膜５３Ｃの膜厚と、第２の界面膜５３Ｂの膜厚との差が大きくなる。これは、第１の界面膜５３Ａ及び第３の界面膜５３Ｃの各界面膜はポリシリコン膜上に形成し、第２の界面膜５３Ｂは基板上に形成するため、硝酸等を用いた酸化力の強い処理を行うと第１及び第３の各界面膜の方が第２の界面膜と比べて酸化が早く、膜厚が厚くなるためである。これにより第２の界面膜５３Ｂの膜厚を一定としたときに第１の界面膜５３Ａ及び第３の界面膜５３Ｃの膜厚が厚くなり、メモリセル領域及び周辺回路領域におけるトランジスタの駆動力劣化が大きくなるというデメリットが生じる。
【００４８】
本実施形態はオゾン洗浄を用いて、第１の界面膜５３Ａ及び第３の界面膜５３Ｃを形成している。このため、第２のポリシリコン膜を形成する前の炉前洗浄を経た後においても、第１の界面膜５３Ａ及び第３の界面膜５３Ｃの膜厚のばらつきを１ｎｍ±０．３ｎｍ以下とすることができる。このように、薄く且つ膜厚のばらつきが非常に小さいシリコン酸化膜を形成することができるため、異常なエピタキシャル成長も、駆動力の低下も生じるおそれがない。さらに、もともと必須であった酸化膜ウェットエッチング工程の最終処理としてオゾン洗浄を行うため、サーマルバジェット及び工程数の増加がなく、非常に簡便な手法で実現できる。
【産業上の利用可能性】
【００４９】
本発明に係る半導体装置及びその製造方法は、メモリセルにおける下層電極と上層電極との界面及び保護ダイオードにおける基板とダイオード電極との界面に、均一で且つ最適な膜厚の酸化膜が形成された半導体装置を実現でき、特に、メモリセル及び保護用ダイオードを備えた半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００５０】
【図１】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置を示し、（ａ）はメモリセル領域における断面図であり、（ｂ）はダイオード領域における断面図であり、（ｃ）は周辺回路領域における断面図である。
【図２】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の一製造工程を示し、（ａ）はメモリセル領域における断面図であり、（ｂ）はダイオード領域における断面図であり、（ｃ）は周辺回路領域における断面図である。
【図３】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の一製造工程を示し、（ａ）はメモリセル領域における断面図であり、（ｂ）はダイオード領域における断面図であり、（ｃ）は周辺回路領域における断面図である。
【図４】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の一製造工程を示し、（ａ）はメモリセル領域における断面図であり、（ｂ）はダイオード領域における断面図であり、（ｃ）は周辺回路領域における断面図である。
【図５】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の一製造工程を示し、（ａ）はメモリセル領域における断面図であり、（ｂ）はダイオード領域における断面図であり、（ｃ）は周辺回路領域における断面図である。
【図６】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の一製造工程を示し、（ａ）はメモリセル領域における断面図であり、（ｂ）はダイオード領域における断面図であり、（ｃ）は周辺回路領域における断面図である。
【符号の説明】
【００５１】
１２      メモリセル
１３      保護ダイオード
１４      トランジスタ
１５      半導体基板
２０      ビット線拡散層
２１      第１のゲート絶縁膜
２２      第１のゲート電極
２５      ビット線絶縁膜
２６      シリコン酸化膜
３１      絶縁膜
４１      第２のゲート絶縁膜
４２      第２のゲート電極
５１      第１のポリシリコン膜
５１Ａ    下層電極
５１Ｂ    下層ポリシリコン膜
５１Ｃ    下層電極
５２Ａ    上層電極
５２Ｂ    ダイオード電極
５２Ｃ    上層電極
５３      シリコン酸化膜
５３Ａ    第１の界面膜
５３Ｂ    第２の界面膜
５３Ｃ    第３の界面膜
６１      マスク絶縁膜
６１Ａ    マスク酸化膜
６１Ｂ    マスク窒化膜
６２      第１の開口部
【図１】
0005274878.tif 000002
【図２】
0005274878.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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