(57)【特許請求の範囲】
【請求項１】
一面（１３ａ）および前記一面（１３ａ）の反対面である他面（１３ｂ）を有する第１導電型の半導体基板（１３）において、前記半導体基板（１３）の前記一面（１３ａ）には層間膜（２０）が形成されると共に前記層間膜（２０）上に表面電極（２１）が形成され、前記表面電極（２１）に外部と電気的に接続される表面パッド（５）が備えられており、前記他面（１３ｂ）に裏面電極（２２）が形成され、前記半導体基板（１３）の前記一面（１３ａ）側に素子構造が形成されて前記表面電極（２１）と前記裏面電極（２２）との間に電流を流してなる縦型の半導体素子を備えたセル部（２ａ）と、前記セル部（２ａ）の外周に設けられ、前記半導体基板（１３）の前記一面（１３ａ）側に第２導電型の複数のコンタクト領域（２３）が形成された抜き取り部（２ｂ）と、を有する素子部（２）と、
前記素子部（２）の外周に設けられた外周領域部（３）と、を備え、
前記表面電極（２１）は、セル部（２ａ）において前記層間膜（２０）に形成されたコンタクトホール（２０ａ）を介して前記半導体基板（１３）と電気的に接続されていると共に、前記抜き取り部（２ｂ）において前記層間膜（２０）に形成されたコンタクトホール（２０ｂ）を介して前記コンタクト領域（２３）と電気的に接続されており、
前記表面電極（２１）のうち前記抜き取り部（２ｂ）に形成された前記コンタクトホール（２０ｂ）から露出する前記コンタクト領域（２３）と対向する部分をそれぞれコンタクト部（２１ｄ）とすると、前記コンタクト部（２１ｄ）と前記表面パッド（５）とを結ぶ最短距離の線分（Ｌ１）上にはそれぞれ切り込み部（２１ｃ）が形成されていることを特徴とする半導体装置。
【請求項２】
前記表面電極（２１）は、直線部（２１ａ）と角部（２１ｂ）とを有する平面形状とされ、
前記抜き取り部（２ｂ）における前記層間膜（２０）には、前記表面電極（２１）の外縁に沿って前記コンタクトホール（２０ｂ）が複数形成されており、
前記直線部（２１ａ）に沿ったコンタクト部（２１ｄ）と前記表面パッド（５）とを結ぶ前記線分（Ｌ１）上に位置する前記切り込み部（２１ｃ）は、前記角部（２１ｂ）に沿った前記コンタクト部（２１ｄ）と前記表面パッド（５）とを結ぶ前記線分（Ｌ１）上に位置する前記切り込み部（２１ｃ）より小さくされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記切り込み部（２１ｃ）は、前記直線部（２１ａ）に沿った前記コンタクト部（２１ｄ）と前記表面パッド（５）とを結ぶ前記線分（Ｌ１）上に位置するものから前記角部（２１ｂ）に沿った前記コンタクト部（２１ｄ）のうち中心に位置する前記コンタクト部（２１ｄ）に向かって次第に大きくされていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記表面電極（２１）は、相対する二つの前記角部（２１ｂ）を有する平面形状とされ、
前記切り込み部（２１ｃ）は、一方の角部（２１ｂ）に沿ったコンタクト部（２１ｄ）と表面パッド（５）との間のホールが流れる経路距離と、他方の角部（２１ｂ）に沿ったコンタクト部（２１ｄ）と表面パッド（５）との間のホールが流れる経路距離とが等しくなる形状とされていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記素子部（２）は、前記半導体基板（１３）のうちの前記一面（１３ａ）側に第２導電型のチャネル領域（１２）を備え、
前記セル部（２ａ）では、前記チャネル領域（１２）の表層部に前記チャネル領域（１２）よりも不純物濃度が高く、前記コンタクトホール（２０ａ）を介して前記表面電極（２１）と電気的に接続される第２導電型のボデー領域（１８）が形成され、
前記コンタクト領域（２３）は、前記チャネル領域（１２）よりも不純物濃度が高く、かつ前記ボデー領域（１８）よりも不純物濃度が低くされていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記表面電極（２１）は、直線部（２１ａ）と角部（２１ｂ）とを有する平面形状とされ、
前記抜き取り部（２ｂ）における前記層間膜（２０）には、前記表面電極（２１）の外縁に沿って前記コンタクトホール（２０ｂ）が形成されており、前記角部（２１ｂ）に沿って形成される前記コンタクトホール（２０ｂ）は前記直線部（２１ａ）に沿って形成される前記コンタクトホール（２０ｂ）より小さくされていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
【請求項７】
前記表面電極（２１）は、前記セル部（２ａ）における膜厚が前記抜き取り部（２ｂ）における膜厚よりも厚くされていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
【請求項８】
前記表面電極（２１）は、前記層間膜（２０）のうち前記抜き取り部（２ｂ）に形成されたコンタクトホール（２０ｂ）を介して前記半導体基板（１３）と接触する第１電極（４０）と、前記層間膜（２０）のうち前記セル部（２ａ）に形成されたコンタクトホール（２０ｂ）を介して前記半導体基板（１３）と接触し、前記第１電極（４０）と電気的に接続される第２電極（４１）と、を有し、
前記第１電極（４０）の抵抗率が前記第２電極（４１）の抵抗率より高くされていることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。
【請求項９】
一面（１３ａ）および前記一面（１３ａ）の反対面である他面（１３ｂ）を有する第１導電型の半導体基板（１３）において、前記半導体基板（１３）の前記一面（１３ａ）には層間膜（２０）が形成されると共に前記層間膜（２０）上に表面電極（２１）が形成され、前記表面電極（２１）に外部と電気的に接続される表面パッド（５）が備えられており、前記他面（１３ｂ）に裏面電極（２２）が形成され、前記半導体基板（１３）の前記一面（１３ａ）側に素子構造が形成されて前記表面電極（２１）と前記裏面電極（２２）との間に電流を流してなる縦型の半導体素子を備えたセル部（２ａ）と、前記セル部（２ａ）の外周に設けられ、前記半導体基板（１３）の前記一面（１３ａ）側に第２導電型の複数のコンタクト領域（２３）が形成された抜き取り部（２ｂ）と、を有する素子部（２）と、
前記素子部（２）の外周に設けられた外周領域部（３）と、を備え、
前記表面電極（２１）は、前記抜き取り部（２ｂ）において前記層間膜（２０）に形成されたコンタクトホール（２０ｂ）を介して前記コンタクト領域（２３）とそれぞれ接触する第１電極（４０）と、前記セル部（２ａ）において前記層間膜（２０）に形成されたコンタクトホール（２０ａ）を介して前記半導体基板（１３）と接触し、前記第１電極（４０）と電気的に接続される第２電極（４１）と、を有し、
前記第１電極（４０）の抵抗率が前記第２電極（４１）の抵抗率より高くされていることを特徴とする半導体装置。
【請求項１０】
一面（１３ａ）および前記一面（１３ａ）の反対面である他面（１３ｂ）を有する第１導電型の半導体基板（１３）において、前記半導体基板（１３）の前記一面（１３ａ）には層間膜（２０）が形成されると共に前記層間膜（２０）上に表面電極（２１）が形成され、前記表面電極（２１）に外部と電気的に接続される表面パッド（５）が備えられており、前記他面（１３ｂ）に裏面電極（２２）が形成され、前記半導体基板（１３）の前記一面（１３ａ）側に素子構造が形成されて前記表面電極（２１）と前記裏面電極（２２）との間に電流を流してなる縦型の半導体素子を備えたセル部（２ａ）と、前記セル部（２ａ）の外周に設けられ、前記半導体基板（１３）の前記一面（１３ａ）側に第２導電型の複数のコンタクト領域（２３）が形成された抜き取り部（２ｂ）と、を有する素子部（２）と、
前記素子部（２）の外周に設けられた外周領域部（３）と、を備えた半導体装置の製造方法であって、
一面（１３ａ）および前記他面（１３ｂ）を有する第１導電型の前記半導体基板（１３）を用意する工程と、
前記半導体基板（１３）に前記素子構造を形成すると共に前記一面（１３）に前記層間膜（２０）を形成する工程と、
前記層間膜（２０）のうち前記抜き取り部（２ｂ）に複数のコンタクトホール（２０ｂ）を形成する工程と、
前記複数のコンタクトホール（２０ｂ）をそれぞれ埋め込みつつ、前記層間膜（２０）上に電極膜（３０）を形成する工程と、
前記電極膜（３０）をパターニングすると共に、前記電極膜（３０）のうち前記複数のコンタクトホール（２０ｂ）から露出する前記半導体基板（１３）と対向する部分をそれぞれコンタクト部（２１ｄ）とすると、前記コンタクト部（２１ｄ）と前記表面パッド（５）が形成される形成予定部分とを結ぶ最短距離の線分（Ｌ１）上にそれぞれ切り込み部（２１ｃ）を形成して前記表面電極（２１）を形成する工程と、を行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面電極と裏面電極との間の素子構造に電流を流してなる縦型の半導体素子を備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）領域とダイオード領域とゲートランナ領域とを備えた半導体装置が開示されている（例えば、特許文献１参照）。ＩＧＢＴ領域はＩＧＢＴ素子が形成された領域であり、ダイオード領域はダイオード素子が形成された領域であり、表面にエミッタ電極や外部と接続される表面パッドを備えている。ゲートランナ領域はＩＧＢＴ素子の配線やダイオード素子の配線を引き回すための領域であり、ＩＧＢＴ領域およびダイオード領域の外周に位置する外周領域である。また、ゲートランナ領域では半導体基板の表層部にＰ型ウェルが形成され、さらにこのＰ型ウェルの表層部にはウェルの抵抗を下げるための複数のＰ＋型のコンタクト領域が設けられている。
【０００３】
上記の構造により、リカバリ時に、ゲートランナ領域に蓄積されたホールは、Ｐ＋型のコンタクト領域を介してエミッタ電極および表面パッドを介して外部に抜き取られる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−９４１５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の技術では、ゲートランナ領域のホールを抜きやすくするため、Ｐ型ウェルに抵抗を下げる複数のＰ＋型のコンタクト領域を形成している。これにより、半導体装置のリカバリ耐量を向上させることができるが、各Ｐ＋型のコンタクト領域の不純物濃度のばらつきによって抵抗が低いＰ＋型のコンタクト領域にホールが集中してしまい、ホールが集中した場所では温度が上昇してリカバリ破壊が起こってしまうという問題がある。すなわち、複数のコンタクト領域を形成した構造では、安定したリカバリ耐量を得られないという問題がある。
【０００６】
なお、上記では半導体装置としてのＩＧＢＴを例に挙げて説明したが、外周領域にホールが蓄積される構造、例えば半導体装置としてのＭＯＳＦＥＴ等においても上記と同様に安定したリカバリ耐量が得られないという問題がある。
【０００７】
本発明は上記点に鑑み、安定したリカバリ耐量が得られる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、一面（１３ａ）および一面（１３ａ）の反対面である他面（１３ｂ）を有する第１導電型の半導体基板（１３）において、半導体基板（１３）の一面（１３ａ）には層間膜（２０）が形成されると共に層間膜（２０）上に表面電極（２１）が形成され、表面電極（２１）には外部と電気的に接続される表面パッド（５）が備えられており、他面（１３ｂ）に裏面電極（２２）が形成され、半導体基板（１３）の一面（１３ａ）側に素子構造が形成されて表面電極（２１）と裏面電極（２２）との間に電流を流してなる縦型の半導体素子を備えたセル部（２ａ）と、セル部（２ａ）の外周に設けられ、半導体基板（１３）の一面（１３ａ）側に第２導電型の複数のコンタクト領域（２３）が形成された抜き取り部（２ｂ）と、を有する素子部（２）と、素子部（２）の外周に設けられた外周領域部（３）と、を備えた半導体装置において以下の点を特徴としている。
【０００９】
すなわち、表面電極（２１）は、セル部（２ａ）において層間膜（２０）に形成されたコンタクトホール（２０ａ）を介して半導体基板（１３）と電気的に接続されていると共に、抜き取り部（２ｂ）において層間膜（２０）に形成されたコンタクトホール（２０ｂ）を介してコンタクト領域（２３）と電気的に接続されており、表面電極（２１）のうち抜き取り部（２ｂ）に形成されたコンタクトホール（２０ｂ）から露出するコンタクト領域（２３）と対向する部分をそれぞれコンタクト部（２１ｄ）とすると、コンタクト部（２１ｄ）と表面パッド（５）とを結ぶ最短距離の線分（Ｌ１）上にはそれぞれ切り込み部（２１ｃ）が形成されていることを特徴としている。
【００１０】
このような半導体装置では、コンタクト部（２１ｄ）と表面パッド（５）とを結ぶ最短距離の線分（Ｌ１）上に切り込み部（２１ｃ）が形成されているため、抜き取り部（２ｂ）に形成されたコンタクトホール（２０ｂ）を介して表面電極（２１）に流れたホールは切り込み部（２１ｃ）を迂回して表面パッド（５）に流れる。このため、切り込み部（２１ｃ）が形成されていない半導体装置と比較して、コンタクト部（２１ｄ）から表面パッド（５）までのホールが流れる経路が長くなって抵抗が高くなるので、コンタクト領域（２３）にホールが流れ込みにくくなる。したがって、各コンタクト領域（２３）の不純物濃度がばらついたとしても、コンタクト領域（２３）にホールが集中することを抑制することができ、安定したリカバリ耐量を得ることができる。
【００１１】
例えば、請求項２に記載の発明のように、表面電極（２１）を直線部（２１ａ）と角部（２１ｂ）とを有する平面形状とし、抜き取り部（２ｂ）における層間膜（２０）に表面電極（２１）の外縁に沿ってコンタクトホール（２０ｂ）を複数形成し、直線部（２１ａ）に沿ったコンタクト部（２１ｄ）と表面パッド（５）とを結ぶ線分（Ｌ１）上に位置する切り込み部（２１ｃ）を、角部（２１ｂ）に沿ったコンタクト部（２１ｄ）と表面パッド（５）とを結ぶ線分（Ｌ１）上に位置する切り込み部（２１ｃ）より小さくすることができる。
【００１２】
これによれば、ドリフト層（１１）に蓄積されたホールをさらに均一に表面電極（２１）に流すことができる。
【００１３】
また、請求項３に記載の発明のように、切り込み部（２１ｃ）を、直線部（２１ａ）に沿ったコンタクト部（２１ｄ）と表面パッド（５）とを結ぶ線分（Ｌ１）上に位置するものから角部（２１ｂ）に沿ったコンタクト部（２１ｄ）のうち中心に位置するコンタクト部（２１ｄ）と表面パッド（５）とを結ぶ線分上に位置するものに向かって次第に大きくなるものとすることができる。
【００１４】
これによれば、各コンタクト部（２１ｄ）と表面パッド（５）との間の抵抗の差を小さくしつつ、角部（２１ｂ）に沿ったコンタクト部（２１ｄ）のうち中心に位置するコンタクト部（２１ｄ）と表面パッド（５）との間の抵抗を最も大きくすることができるため、各コンタクト領域（２３）から表面電極（２１）に流れるホールのばらつきを抑制することができる。
【００１５】
そして、請求項４に記載の発明のように、表面電極（２１）を相対する二つの角部（２１ｂ）を有する平面形状とし、切り込み部（２１ｃ）を、一方の角部（２１ｂ）に沿ったコンタクト部（２１ｄ）と表面パッド（５）との間のホールが流れる経路距離と、他方の角部（２１ｂ）に沿ったコンタクト部（２１ｄ）と表面パッド（５）との間のホールが流れる経路距離とが等しくなる形状とすることができる。
【００１６】
これによれば、切り込み部（２１ｃ）を各角部（２１ｂ）に沿ったコンタクト部（２１ｄ）と表面パッド（５）との間のホールが流れる経路距離が等しくなる形状としているため、一方の角部（２１ｂ）に沿ったコンタクト部（２１ｄ）に電流が集中することを抑制することもできる。
【００１７】
また、請求項５に記載の発明のように、素子部（２）を半導体基板（１３）のうちの一面（１３ａ）側に第２導電型のチャネル領域（１２）を備えたものとし、セル部（２ａ）では、チャネル領域（１２）の表層部にチャネル領域（１２）よりも不純物濃度が高く、コンタクトホール（２０ａ）を介して表面電極（２１）と電気的に接続される第２導電型のボデー領域（１８）を形成し、コンタクト領域（２３）をチャネル領域（１２）よりも不純物濃度が高く、かつボデー領域（１８）よりも不純物濃度が低くすることができる。
【００１８】
これによれば、ボデー領域（１８）とコンタクト領域（２３）との不純物濃度が等しくされている場合と比較して、外周領域部（３）に蓄積されたホールがコンタクト領域（２３）に流れ込みにくくなり、コンタクト領域（２３）にホールが集中することを抑制することができる。
【００１９】
そして、請求項６に記載の発明のように、表面電極（２１）を直線部（２１ａ）と角部（２１ｂ）とを有する平面形状とし、抜き取り部（２ｂ）における層間膜（２０）に表面電極（２１）の外縁に沿ってコンタクトホール（２０ｂ）を形成し、層間膜（２０）のうち抜き取り部（２ｂ）においてコンタクトホール（２０ｂ）は表面電極（２１）の外縁に沿って形成され、角部（２１ｂ）に沿って形成されるコンタクトホール（２０ｂ）を直線部（２１ａ）に沿って形成されるコンタクトホール（２０ｂ）より小さくすることができる。
【００２０】
これによれば、角部（２１ｂ）に沿ったコンタクト部（２１ｄ）にホールが流れにくくなるので、リカバリ時にホールを表面電極（２１）に均一に流しやすくなる。
【００２１】
そして、請求項７に記載の発明のように、表面電極（２１）を、セル部（２ａ）における膜厚が抜き取り部（２ｂ）における膜厚よりも厚くなるようにすることができる。これによれば、表面電極（２１）は抜き取り部（２ｂ）における抵抗率がセル部（２ａ）における抵抗率よりも高くなる。このため、抜き取り部（２ｂ）にホールが集中することを抑制することができる。
【００２２】
さらに、請求項８および９に記載の発明のように、表面電極（２１）を、層間膜（２０）のうち抜き取り部（２ｂ）に形成されたコンタクトホール（２０ｂ）を介してコンタクト領域（２３）（半導体基板（１３））とそれぞれ接触する第１電極（４０）と、層間膜（２０）のうちセル部（２ａ）に形成されたコンタクトホール（２０ｂ）を介して半導体基板（１３）と接触し、第１電極（４０）と電気的に接続される第２電極（４１）と、を有するものとし、第１電極（４０）の抵抗率が第２電極（４１）の抵抗率より高いものとすることができる。
【００２３】
これによれば、コンタクト領域（２３）（半導体基板（１３））と第１電極（４０）とのコンタクト抵抗が半導体基板（１３）と第２電極（４１）とのコンタクト抵抗より高くなるため、抜き取り部（２ｂ）にホールが集中することを抑制することができる。
【００２４】
以上説明した半導体装置は、以下の製造方法により製造される。
【００２５】
すなわち、請求項１０に記載の発明では、一面（１３ａ）および他面（１３ｂ）を有する第１導電型の半導体基板（１３）を用意する工程と、半導体基板（１３）に素子構造を形成すると共に一面（１３）に層間膜（２０）を形成する工程と、層間膜（２０）のうち抜き取り部（２ｂ）に複数のコンタクトホール（２０ｂ）を形成する工程と、複数のコンタクトホール（２０ｂ）をそれぞれ埋め込みつつ、層間膜（２０）上に電極膜（３０）を形成する工程と、電極膜（３０）をパターニングすると共に、電極膜（３０）のうち複数のコンタクトホール（２０ｂ）から露出する半導体基板（１３）と対向する部分をそれぞれコンタクト部（２１ｄ）とすると、コンタクト部（２１ｄ）と表面パッド（５）が形成される形成予定部分とを結ぶ最短距離の線分（Ｌ１）上にそれぞれ切り込み部（２１ｃ）を形成して表面電極（２１）を形成する工程と、を行うことを特徴としている。
【００２７】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施形態における半導体装置としての半導体チップの平面図である。
【図２】図１中のＡ−Ａ断面図である。
【図３】図１中のＢ部拡大平面図である。
【図４】図３中のＣ−Ｃ断面図である。
【図５】ソースパッド、切り込み部、コンタクト部の配置関係を説明するための図である。
【図６】図１に示す半導体装置の製造工程を示す断面図である。
【図７】本発明の第２実施形態における半導体チップの拡大平面図である。
【図８】本発明の第３実施形態における半導体チップの拡大平面図である。
【図９】本発明の第４実施形態における半導体チップの平面図である。
【図１０】（ａ）は図９中のＤ部拡大平面図であり、（ｂ）は図９中のＥ部拡大平面図である。
【図１１】本発明の第６実施形態における半導体チップの拡大平面図である。
【図１２】本発明の第７実施形態における半導体チップの断面構成を示す図である。
【図１３】本発明の第８実施形態における半導体チップの断面構成を示す図である。
【図１４】図１３に示す半導体チップの製造工程を示す図である。
【図１５】図１４に続く製造工程を示す図である。
【図１６】本発明の他の実施形態における半導体チップの拡大平面図である。
【発明を実施するための形態】
【００２９】
（第１実施形態）
本発明の第１実施形態について図を参照して説明する。図１は、本実施形態に係る半導体装置としての半導体チップ１の平面図である。
【００３０】
図１に示されるように、半導体チップ１は、矩形板状とされており、半導体素子等が形成された素子部２と、素子部２の外周に設けられ、半導体素子の配線が引き回される領域である外周領域部３と、を備えている。また、半導体チップ１は、一面側にゲートパッド４とソースパッド５とを備え、一面とは反対側の他面に図示しないドレインパッドを備えている。
【００３１】
素子部２は、半導体素子が形成されたセル部２ａと、このセル部２ａの外周に設けられていると共にセル部２ａを取り囲む抜き取り部２ｂとで構成されている。セル部２ａには、本実施形態では、半導体素子としてトレンチゲート型のＤＭＯＳＦＥＴが形成されている。まず、ＤＭＯＳＦＥＴの構造について説明する。図２は、図１のＡ−Ａ断面図である。
【００３２】
図２に示されるように、ＤＭＯＳＦＥＴは、Ｎ＋型の支持基板１０を用いて形成されている。この支持基板１０の主表面上には、エピタキシャル成長等により支持基板１０よりも低不純物濃度となるように形成されたＮ−型のドリフト層１１が備えられている。また、ドリフト層１１の表層部には、所定深さのＰ型のチャネル領域１２が形成されている。
【００３３】
なお、本実施形態では、支持基板１０の上にドリフト層１１が形成されたものを半導体基板１３とする。また、ドリフト層１１の表面（つまりチャネル領域１２の表面）を半導体基板１３の一面１３ａとし、この一面１３ａの反対面（つまり支持基板１０においてドリフト層１１側とは反対側の面）を半導体基板１３の他面１３ｂとする。
【００３４】
そして、チャネル領域１２を貫通してドリフト層１１まで達するように複数個のトレンチ１４が形成されている。このトレンチ１４は、後述するトレンチゲート構造を構成するものであり、本実施形態では、半導体チップ１の長辺方向に沿って複数個等間隔に平行に形成されている。
【００３５】
そして、各トレンチ１４内は、各トレンチ１４の内壁表面を覆うように形成されたゲート絶縁膜１５と、このゲート絶縁膜１５の上に形成されたポリシリコン等により構成されるゲート電極１６とにより埋め込まれている。これにより、トレンチ１４、ゲート絶縁膜１５、ゲート電極１６よりなるトレンチゲート構造が構成される。なお、ゲート電極１６は、図示しない配線部を介してゲートパッド４に接続されている。
【００３６】
また、チャネル領域１２の表層部には、Ｎ＋型のソース領域１７が形成されている。ソース領域１７は、ドリフト層１１よりも高不純物濃度で構成され、セル部２ａ内において終端しており、かつ、トレンチ１４の側面に接するように形成されている。本実施形態では、ソース領域１７の表面はゲート絶縁膜１５で覆われている。
【００３７】
さらに、チャネル領域１２の表層部には、トレンチ１４の側面から離間した位置にＰ＋型のボデー領域１８が形成されている。ボデー領域１８は、コンタクト用としてチャネル領域１２の一部を構成する部分であり、チャネル領域１２よりも高不純物濃度で構成されている。そして、ソース領域１７よりも深い位置に形成されており、セル部２ａ内において終端している。
【００３８】
また、各トレンチ１４の間にはコンタクト用トレンチ１９が形成されている。このコンタクト用トレンチ１９は、トレンチ１４よりも浅く、かつ、ソース領域１７を貫通して底面においてボデー領域１８（チャネル領域１２）を露出させる構造とされている。本実施形態では、ボデー領域１８の方がコンタクト用トレンチ１９の底面よりも深くまで形成されたものを例に挙げて説明するが、例えば、ボデー領域１８よりもコンタクト用トレンチ１９の方が深くされ、コンタクト用トレンチ１９の側面にボデー領域１８が配置された構造とされていてもよい。この場合は、トレンチ１４の底面からチャネル領域１２が露出する構造となる。
【００３９】
上記構成において、ゲート絶縁膜１５よびゲート絶縁膜１５から露出するゲート電極１６上にはＢＰＳＧ等の層間膜２０が形成され、層間膜２０のうちコンタクト用トレンチ１９と対向する領域にはコンタクトホール２０ａが形成されている。
【００４０】
そして、層間膜２０に形成されたコンタクトホール２０ａおよびコンタクト用トレンチ１９内を埋め込むようにソース電極２１が形成されており、ソース電極２１がソース領域１７およびボデー領域１８と電気的に接続されている。そして、ソース電極２１は、上述のソースパッド５と電気的に接続されている。また、半導体基板１３の他面１３ｂにはドレイン電極２２が形成されている。以上が本実施形態における半導体素子としてのＤＭＯＳＦＥＴの構造である。
【００４１】
なお、本実施形態のソース電極２１は、図１に示されるように、４本の直線部２１ａと、面取りされた４つの角部２１ｂとを有し、一方の短辺（図１中紙面上側の短辺）の一部が平面方向に凹まされた平面形状とされている。また、上記ゲートパッド４は、当該凹まされた部分に形成されている。そして、ソースパッド５は、各角部２１ｂから等しい距離となる部分に形成されている。すなわち、ソース電極２１のうち、凹み部が形成されていないとした略矩形状の中心部分に形成されている。
【００４２】
続いて、セル部２ａの外周に位置する抜き取り部２ｂ等の外周構造について、図３〜図５を参照して説明する。
【００４３】
図３は図１に示すＢ部の拡大平面図であり、図４は図３中のＣ−Ｃ断面図である。なお、図３では、外周領域部３は省略して示してある。図３および図４に示されるように、チャネル領域１２は、セル部２ａから抜き取り部２ｂまで延設されている。そして、抜き取り部２ｂにおけるチャネル領域１２の表層部には、ソース電極２１の外縁に沿って複数のＰ＋型のコンタクト領域２３が離間して形成されている。そして、各コンタクト領域２３は、層間膜２０のうち各コンタクト領域２３と対向する領域に形成されたコンタクトホール２０ｂを介してそれぞれソース電極２１と電気的に接続されている。
【００４４】
すなわち、抜き取り部２ｂでは、ソース電極２１とドレイン電極２２との間でＮ−型のドリフト層１１とＰ型のチャネル領域１２とで構成されるＰＮ接合を有するダイオード素子が形成されている。このダイオード素子は、セル部２ａの耐圧領域として機能する。また、コンタクト領域２３は、本実施形態ではボデー領域１８とほぼ同じ不純物濃度とされている。
【００４５】
また、ソース電極２１の外縁部には、層間膜２０を露出させる複数の切り込み部２１ｃが形成されている。この切り込み部２１ｃについて以下に説明する。なお、以下では、ソース電極２１のうちコンタクトホール２０ｂから露出するコンタクト領域２３と対向する部分をコンタクト部２１ｄとして説明する。図５は、ソース電極２１の平面模式図であり、ソースパッド５、切り込み部２１ｃ、コンタクト部２１ｄの配置関係を説明するための図である。
【００４６】
図５に示されるように、切り込み部２１ｃは、コンタクト部２１ｄとソースパッド５とを結ぶ最短距離の線分Ｌ１上に形成されている。言い換えると、切り込み部２１ｃは、当該線分Ｌ１を遮るように形成されている。
【００４７】
これにより、コンタクトホール２０ｂを介してコンタクト領域２３からソース電極２１に引き抜かれたホールが流れる経路（以下、単に経路という）は、コンタクト部２１ｄから切り込み部２１ｃを迂回してソースパッド５に流れる経路Ｌ２となる。すなわち、切り込み部２１ｃによりソース電極２１上の経路が長くなるため、コンタクト部２１ｄとソースパッド５との間の抵抗が大きくなる。
【００４８】
また、図４に示されるように、抜き取り部２ｂの外縁部から外周領域部３にかけて、チャネル領域１２と一部が重なる状態で、Ｐ−型のリサーフ層２４が形成されている。層間膜２０は、抜き取り部２ｂの外縁部から外周領域部３にかけて、膜厚が厚くされており、電界集中を抑制する構造となっている。
【００４９】
次に、このような半導体チップ１の製造方法について説明する。図６は、本実施形態における半導体チップ１の製造工程を示す断面図である。
【００５０】
まず、図６（ａ）に示されるように、Ｎ＋型の支持基板１０を用意し、支持基板１０の表面にＮ−型のドリフト層１１をエピタキシャル成長させる。そして、ドリフト層１１の表層部にイオン注入および熱拡散を行うことでチャネル領域１２、ソース領域１７、ボデー領域１８、コンタクト領域２３、リサーフ層２４を形成する。その後、半導体基板１３のうち素子部２においてチャネル領域１２を貫通してドリフト層１１に達するトレンチ１４を形成する。次に、トレンチ１４の内壁表面を酸素雰囲気中で熱酸化させてゲート絶縁膜１５を形成し、ゲート絶縁膜１５の上にＣＶＤ法等でゲート電極１６としてポリシリコンを形成する。続いて、ゲート絶縁膜１５上の不要なポリシリコンを除去し、ゲート絶縁膜１５の上にゲート電極１６を覆うように層間膜２０をＣＶＤ法等で形成する。そして、フォトリソグラフィ・エッチング工程により層間膜２０にコンタクトホール２０ａ、２０ｂを形成すると共にコンタクト用トレンチ１９を形成する。
【００５１】
続いて、図６（ｂ）に示されるように、半導体基板１３の一面１３ａ側にコンタクトホール２０ａおよびコンタクト用トレンチ１９を埋め込むようにＡｌ等のソース電極膜３０をスパッタ法等で形成する。次に、図６（ｃ）に示されるように、フォトリソグラフィ・エッチング工程によりソース電極膜３０を所定形状にパターニングすると共に、コンタクト部２１ｄとソースパッド５が形成される形成予定部分とを結ぶ最短距離の線分上に切り込み部２１ｃを形成してソース電極２１を形成する。
【００５２】
その後、ゲートパッド４およびソースパッド５を形成すると共に半導体基板１３の他面１３ｂにドレイン電極２２およびドレインパッドを形成することにより、上記半導体チップ１が製造される。
【００５３】
上記半導体チップ１では、ＤＭＯＳＦＥＴの内蔵ダイオードが通電すると、ボデー領域１８からドリフト層１１にホールが流れ、ドリフト層１１にホールが蓄積される。その後、ＤＭＯＳＦＥＴがオンすると、ドリフト層１１に流れていたホールがボデー領域１８やコンタクト領域２３側に逆流するため、これがリカバリ電流となって現れる。
【００５４】
以上説明したように、本実施形態では、ソース電極２１のうちコンタクト部２１ｄとソースパッド５とを結ぶ最短距離の線分Ｌ１上に切り込み部２１ｃを形成している。このため、切り込み部２１ｃが形成されない従来の半導体チップと比較して、コンタクト部２１ｄからソースパッド５までの経路が長くなり、コンタクト部２１ｄとソースパッド５との間の抵抗が大きくなる。したがって、外周領域部３に蓄積されたホールは、抜き取り部２ｂに形成されたコンタクト領域２３を介してソース電極２１に流れにくくなり、内周側のボデー領域１８を介してもソース電極２１に抜け出そうとする。このため、各コンタクト領域２３の不純物濃度がばらついたとしても、従来の半導体チップと比較して、特定のコンタクト領域２３にホールが集中することを抑制することができ、安定したリカバリ耐量を得ることができる。
【００５５】
なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、ソース電極２１が特許請求の範囲の「表面電極」に対応し、ドレイン電極２２が特許請求の範囲の「裏面電極」に対応し、ソースパッド５が特許請求の範囲の「表面パッド」に相当し、Ｎ型が特許請求の範囲の「第１導電型」に対応し、Ｐ型が特許請求の範囲の「第２導電型」に対応している。
【００５６】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体チップ１は、ソース電極２１のうち角部２１ｂに沿って形成された切り込み部２１ｃの形状を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図７は、本実施形態における半導体チップ１の拡大平面図である。なお、図７は、図１中のＢ部の拡大平面図であり、外周領域部３は省略して示してある。
【００５７】
図７に示されるように、本実施形態では、直線部２１ａに沿ったコンタクト部２１ｄとソースパッド５とを結ぶ最短距離の線分上に位置する切り込み部２１ｃは、角部２１ｂに沿ったコンタクト部２１ｄとソースパッド５とを結ぶ最短距離の線分上に位置する切り込み部２１ｃより小さくされている。具体的には、本実施形態では、表面電極２１のうち角部２１ｂに沿って形成される切り込み部２１ｃは、ひと繋ぎに形成されている。
【００５８】
このような半導体チップ１では、上記第１実施形態と比較して、ドリフト層１１に蓄積されたホールをさらに均一にソース電極２１に流すことができる。すなわち、図１に示されるような半導体チップ１では、ソース電極２１の直線部２１ａと対向する部分の内側に形成されているコンタクト領域２３より、ソース電極２１の角部２１ｂと対向する部分の内側に形成されているコンタクト領域２３には外周領域部３に蓄積されたホールが集中しやすい。しかしながら、本実施形態では、上記のように角部２１ｂに沿って形成された切り込み部２１ｃを直線部２１ａに沿って形成された切り込み部２１ｃより大きくしているため、上記第１実施形態と比較して、角部２１ｂに位置するコンタクト部２１ｄとソースパッド５との間の経路が長くなって抵抗が高くなる。このため、外周領域部３からホールが流れ込みやすいコンタクト領域２３にホールが流れこみにくくなり、リカバリ時にホールをソース電極２１に均一に流しやすくなる。
【００５９】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体チップ１は、ソース電極２１のうち角部２１ｂに沿って形成された切り込み部２１ｃの形状を変更したものであり、その他に関しては第２実施形態と同様であるため、ここでは説明を省略する。図８は、本実施形態における半導体チップ１の拡大平面図である。なお、図８は、図１中のＢ部の拡大平面図であり、外周領域部３は省略して示してある。
【００６０】
図８に示されるように、本実施形態では、切り込み部２１ｃは、直線部２１ａに沿ったコンタクト部２１ｄとソースパッド５とを結ぶ最短距離の線分上に位置するものから角部２１ｂに沿ったコンタクト部２１ｄのうち中心に位置するコンタクト部２１ｄとソースパッド５とを結ぶ最短距離の線分上に位置するものに向かって次第に大きくされている。このような半導体チップ１では、上記第２実施形態と比較して、各コンタクト部２１ｄとソースパッド５との間の抵抗の差を小さくしつつ、角部２１ｂに沿ったコンタクト部２１ｄのうち中心に位置するコンタクト部２１ｄとソースパッド５との間の抵抗を最も大きくすることができるため、各コンタクト領域２３からソース電極２１に流れるホールのばらつきを抑制することができる。
【００６１】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体チップ１は、ソース電極２１のうち角部２１ｂに沿って形成された切り込み部２１ｃの形状を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図９は、本実施形態における半導体チップ１の平面図である。図１０（ａ）は図９中のＤ部拡大平面図であり、図１０（ｂ）は図９中のＥ部拡大平面図であり、外周領域部３を省略して示してある。
【００６２】
図９に示されるように、本実施形態では、ソースパッド５は、各角部２１ｂから等しい距離となる部分に形成されておらず、ソース電極２１のうち紙面右上の角部２１ｂ側に形成されている。
【００６３】
そして、図１０に示されるように、ソースパッド５に最も近い角部２１ｂに沿ったコンタクト部２１ｄとソースパッド５との間には（図１０（ａ））、ソースパッド５に最も遠い角部２１ｂに沿ったコンタクト部２１ｄとソースパッド５との間（図１０（ｂ））より多くの切り込み部２１ｃが形成されている。具体的には、ソースパッド５に最も近い角部２１ｂに沿ったコンタクト部２１ｄとソースパッド５との間の経路距離と、ソースパッド５に最も遠い角部２１ｂに沿ったコンタクト部２１ｄとソースパッド５との間の経路距離とが等しくなるように切り込み部２１ｃが形成されている。なお、本明細書において、等しいとは完全に等しい場合も含めて若干の製造誤差等を含むものである。
【００６４】
また、特に図示しないが、紙面左上および右下の角部２１ｂにおいても、紙面右上および紙面左下の角部２１ｂに位置するコンタクト部２１ｄとソースパッド５との間の経路距離がほぼ等しくなるように、切り込み部２１ｃが形成されている。すなわち、角部２１ｂに沿って形成される切り込み部２１ｃの数は、コンタクト部２１ｄとソースパッド５との最短距離に応じた数とされており、本実施形態では、紙面右上の角部２１ｂに沿ったコンタクト部２１ｄとソースパッド５との間、紙面左上の角部２１ｂに沿ったコンタクト部２１ｄとソースパッド５との間、紙面右下の角部２１ｂに沿ったコンタクト部２１ｄとソースパッド５との間、紙面左下の角部２１ｂに沿ったコンタクト部２１ｄとソースパッド５との間の順に少なくなっている。
【００６５】
このような半導体チップ１では、ソースパッド５が各角部２１ｂから等しい距離となる部分に形成されていないが、各角部２１ｂに沿ったコンタクト部２１ｄとソースパッド５との間の経路距離がほぼ等しくなるように切り込み部２１ｃが形成されている。このため、ソース電極２１の角部２１ｂと対向する部分の内側に形成されているコンタクト領域２３のうち、特定の角部２１ｂと対向する部分の内側に形成されているコンタクト領域２３にホールが集中することを抑制することができる。
【００６６】
なお、本実施形態では、切り込み部２１ｃの数を変更する例について説明したが、切り込み部２１ｃの大きさを変化させることにより各角部２１ｂに沿ったコンタクト部２１ｄとソースパッド５との間の経路距離がほぼ等しくなるようにしてもよい。
【００６７】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態の半導体チップ１は、ボデー領域１８とコンタクト領域２３との不純物濃度を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。なお、本実施形態における半導体チップ１の外周構造の断面は、図４と同様である。
【００６８】
本実施形態では、コンタクト領域２３の不純物濃度がボデー領域１８より低くされている。すなわち、コンタクト領域２３内はボデー領域１８内より抵抗値が高くされている。したがって、このような半導体チップ１では、外周領域部３に蓄積されたホールがコンタクト領域２３に流れにくくなるため、コンタクト領域２３にホールが集中することを抑制することができる。
【００６９】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態の半導体チップ１は、ソース電極２１の角部２１ｂに沿ったコンタクトホール２０ｂの形状を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図１１は、本実施形態における半導体チップ１の拡大平面図である。なお、図１１は、図１中のＢ部の拡大平面図である。
【００７０】
図１１に示されるように、本実施形態では、角部２１ｂに沿ったコンタクト部２１ｄは直線部２１ａに沿ったコンタクト部２１ｄより小さくされている。すなわち、角部２１ｂに沿ったコンタクトホール２０ｂが直線部２１ａに沿ったコンタクトホール２０ｂより小さくされており、ソース電極２１の角部２１ｂと対向する部分の内側に形成されているコンタクト領域２３がコンタクトホール２０ｂから露出する面積がソース電極２１の直線部２１ａと対向する部分の内側に形成されているコンタクト領域２３がコンタクトホール２０ｂから露出する面積より小さくされている。
【００７１】
このような半導体チップ１では、角部２１ｂに沿ったコンタクト部２１ｄは直線部２１ａに沿ったコンタクト部２１ｄより小さくされているため、角部２１ｂに沿ったコンタクト部２１ｄにホールが流れにくくなり、リカバリ時にホールをソース電極２１に均一に流しやすくなる。
【００７２】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態の半導体チップ１は、ソース電極２１の膜厚を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図１２は、本実施形態における半導体チップ１の断面構成を示す図である。なお、図１２は、図３中のＣ−Ｃ断面に相当する。
【００７３】
図１２に示されるように、本実施形態では、ソース電極２１は、セル部２ａの膜厚が抜き取り部２ｂの膜厚より厚くされている。これによれば、ソース電極２１は、抜き取り部２ｂよりセル部２ａにおける膜厚が厚くされているため、抜き取り部２ｂにおける抵抗率がセル部２ａにおける抵抗率よりも高くなる。したがって、コンタクト部２１ｄとソースパッド５との間の抵抗が高くなるため、コンタクト領域２３にホールが集中することを抑制することができる。
【００７４】
なお、図１２では、ソース電極２１に切り込み部２１ｃが形成されていないものを図示しているが、もちろん上記第１〜第６実施形態のようにソース電極２１に切り込み部２１ｃが形成されていてもよく、切り込み部２１ｃが形成されている場合にはさらにコンタクト領域２３にホールが集中することを抑制することができる。
【００７５】
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態の半導体チップ１は、ソース電極２１を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図１３は、本実施形態における半導体チップ１の断面構成を示す図である。なお、図１３は、図３中のＣ−Ｃ断面に相当する。
【００７６】
図１３に示されるように、ソース電極２１は、コンタクトホール２０ｂを介してコンタクト領域２３と接触する第１電極４０と、コンタクトホール２０ａを介してソース領域１７およびボデー領域１８と接触し、第１電極４０より抵抗率の低い第２電極４１とを有して構成されている。特に限定されるものではないが、例えば、第２電極４１としては、アルミニウムが用いられ、第１電極４０としては、アルミニウムより抵抗率の高いＴｉＮ、アルミニウムより抵抗率が高くなるように不純物が添加されたポリシリコン等が用いられる。そして、第１電極４０の膜厚は第２電極４１の膜厚より薄くされていると共に第１、第２電極４０、４１は電気的に接続されている。
【００７７】
このような半導体チップ１の製造方法について説明する。なお、以下では、第１電極４０としてポリシリコンを用いた例について説明する。図１４および図１５は、本実施形態における半導体チップ１の製造工程を示す断面図である。
【００７８】
まず、図１４（ａ）に示されるように、図６（ａ）と同様の工程を行って、チャネル領域１２、ソース領域１７、トレンチ１４を含むトレンチゲート構造、コンタクト領域２３、リサーフ層２４を形成した後、一面１３ａに層間膜２０を形成し、当該層間膜２０にフォトリソグラフィ・エッチング工程を行ってコンタクトホール２０ｂを形成する。
【００７９】
その後、図１４（ｂ）に示されるように、半導体基板１３の一面１３ａ側にコンタクトホール２０ｂを埋め込むように第１電極膜４０ａとなるポリシリコンをＣＶＤ法等で形成する。続いて、図１４（ｃ）に示されるように、第１電極膜４０ａをフォトリソグラフィ・エッチング工程によりパターニングする。
【００８０】
次に、図１５（ａ）に示されるように、層間膜２０にフォトリソグラフィ・エッチング工程を行ってコンタクトホール２０ａおよびコンタクト用トレンチ１９を形成する。続いて、半導体基板１３の一面１３ａ側からボロン等の不純物を第１電極膜４０ａおよびコンタクト用トレンチ１９の底面にイオン注入すると共に熱処理して第１電極４０およびボデー領域１８を同時に形成する。なお、イオン注入は、第１電極４０が第２電極４１より抵抗率が高くなるようにドーズ量等を適宜調整して行う。
【００８１】
続いて、図１５（ｂ）に示されるように、第１電極４０を覆うように第２電極膜４１ａとなるアルミニウムをスパッタ法等により形成する。次に、図１５（ｃ）に示されるように、第２電極膜４１ａに対してフォトリソグラフィ・エッチング工程を行って第２電極４１を形成する。その後は、上記第１実施形態と同様に、ドレイン電極２２やドレインパッドを形成することにより、図１３に示す半導体チップ１が製造される。
【００８２】
このような半導体チップ１では、コンタクト領域２３と接触する第１電極４０の抵抗率がボデー領域と接触する第２電極４１の抵抗率より高くされている。このため、コンタクト領域２３と第２電極４１とのコンタクト抵抗がボデー領域１８と第１電極４０とのコンタクト抵抗より高くなるため、コンタクト領域２３にホールが集中することを抑制することができる。また、第１電極４０の膜厚が第２電極４１の膜厚より薄くされているため、第１電極４０および第２電極４１が同じ膜厚とされている場合と比較して、さらに、コンタクト領域２３にホールが集中することを抑制することができる。
【００８３】
なお、上記図１３〜１５では、ソース電極２１に切り込み部２１ｃが形成されていないものを図示しているが、もちろん上記第１〜第６実施形態のようにソース電極２１に切り込み部２１ｃが形成されていてもよく、切り込み部２１ｃが形成されている場合にはさらにコンタクト領域２３にホールが集中することを抑制することができる。また、第１電極４０の膜厚は第２電極４１の膜厚と等しくされていてもよく、この場合であっても第１電極４０の抵抗率が第２電極４１の抵抗率より高くされているためコンタクト領域２３にホールが集中することを抑制することができる。
【００８４】
（他の実施形態）
上記各実施形態で示された半導体チップ１の構成は一例であり、上記で示した内容に限定されることなく、本発明の特徴を含んだ他の構成とすることもできる。例えば、素子部２のうちセル部２ａに形成される半導体素子はＤＭＯＳＦＥＴに限らずＩＧＢＴ等の他の素子でも良い。もちろん、トレンチゲート型に限らず、プレーナ型でも良い。
【００８５】
また、上記各実施形態では、ソース電極２１は、面取りされた４つの角部２１ｂを有するものを例に挙げて説明したが、例えば、各角部２１ｂは直角とされていてもよい。
【００８６】
さらに、上記各実施形態では、トレンチ１４の間にコンタクト用トレンチ１９が形成されている例について説明したが、コンタクト用トレンチ１９は形成されていなくてもよい。この場合は、例えば、チャネル領域１２の表層部に、ソース領域１７に挟まれるボデー領域１８を形成し、ソース領域１７の表面の一部とボデー領域１８の表面とが露出するコンタクトホール２０ａを形成する。そして、コンタクトホール２０ａを介してソース電極２１がソース領域１７およびボデー領域１８と電気的に接続されるようにすればよい。
【００８７】
そして、上記第２実施形態では、角部２１ｂに沿って形成される切り込み部２１ｃが直線部２１ａに沿って形成される切り込み部２１ｃより大きくされている例について説明したが、さらに次のようにすることもできる。図１６は、他の実施形態における半導体チップ１の拡大平面図であり、図１中のＢ部拡大平面図に相当している。図１６に示されるように、ソース電極２１のうち角部２１ｂ近傍の領域には、各コンタクト部２１ｄの間にさらに切り込み部２１ｃを形成してもよい。
【符号の説明】
【００８８】
１      半導体チップ
２      素子部
２ａ    セル部
２ｂ    抜き取り部
３      外周領域部
４      ゲートパッド
５      ソースパッド
１８    ボデー領域
２１    ソース電極
２１ｃ  切り込み部
２１ｄ  コンタクト部
２３    コンタクト領域
【図１】
0005287893.tif 000002
【図２】
0005287893.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005287893.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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