(57)【特許請求の範囲】
【請求項１】
電荷蓄積電圧又は電荷蓄積禁止電圧が印加される下位ビット線、上位ビット線、下位ソース線、上位ソース線から構成される複数のメモリセル列配線と、前記複数のメモリセル列配線と複数のワード線とに対し行列状に配置され、前記下位ビット線に一端が接続されるとともに、前記下位ソース線に他端が接続される、複数のメモリセルトランジスタとを備え、前記電荷蓄積電圧と、前記ワード線に印加される電圧との電圧差を基に、前記複数のメモリセルトランジスタのうち選択メモリセルトランジスタに電荷を蓄積させる不揮発性半導体記憶装置であって、
前記下位ビット線に一端が接続されているとともに、前記上位ビット線に他端が接続されている、Ｎ型又はＰ型の同一極性でなる複数の第１半導体スイッチと、
前記下位ソース線に一端が接続されているとともに、前記上位ソース線に他端が接続されている、前記第１半導体スイッチとは逆極性でなる複数の第２半導体スイッチとを備え、
前記選択メモリセルトランジスタ以外の非選択メモリセルトランジスタのみが配置される非選択メモリセル列配線では、第１ゲート電圧により前記第１半導体スイッチがオン状態になり、該第１半導体スイッチから前記非選択メモリセルトランジスタに前記電荷蓄積禁止電圧を印加し、
前記選択メモリセルトランジスタが配置される選択メモリセル列配線では、第２ゲート電圧により前記第２半導体スイッチがオン状態になり、該第２半導体スイッチから前記選択メモリセルトランジスタに前記電荷蓄積電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
各前記第１半導体スイッチに対し前記第１ゲート電圧を一律に印加する第１選択ゲート線と、
各前記第２半導体スイッチに対し前記第２ゲート電圧を一律に印加する第２選択ゲート線とを備え、
前記第１半導体スイッチは、前記電荷蓄積禁止電圧と前記第１ゲート電圧との電圧差によりオン状態となり、該電荷蓄積禁止電圧を前記非選択メモリセルトランジスタに印加し、
前記第２半導体スイッチは、前記電荷蓄積電圧と前記第２ゲート電圧との電圧差によりオン状態となり、該電荷蓄積電圧を前記選択メモリセルトランジスタに印加する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１半導体スイッチ又は前記第２半導体スイッチは、ゲート及び半導体基板間のゲート絶縁層の膜厚が13［nm］未満である
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルトランジスタ、前記第１半導体スイッチ及び前記第２半導体スイッチが、所定数のウェルに分割された単位ウェル構造上に形成されている
ことを特徴とする請求項１〜３のうちいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記選択メモリセルトランジスタに電荷が蓄積されているか否かを判断する際は、
判断対象とする読出メモリセルトランジスタが接続された読出メモリセル列配線の前記第１半導体スイッチをオン状態とし、該読出メモリセル列配線の前記読出メモリセルトランジスタの一端にプリチャージ電圧を印加するとともに、前記第２半導体スイッチをオン状態にして前記読出メモリセルトランジスタの他端に固定電圧を印加し、
前記読出メモリセルトランジスタのゲートには、対応する前記ワード線から読出ゲート電圧が印加される
ことを特徴とする請求項１〜４のうちいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
前記第１選択ゲート線に印加される前記第１ゲート電圧と、前記第２選択ゲート線に印加される前記第２ゲート電圧とが同一の電圧発生元から印加される
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項７】
前記第１半導体スイッチはＰ型ＭＯＳトランジスタであり、前記第２半導体スイッチはＮ型ＭＯＳトランジスタであり、前記メモリセルトランジスタがＮチャネル型の構成でなる
ことを特徴とする請求項１〜６のうちいずれか１項記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリセルトランジスタが並んだメモリアレイは複数個からなるＰウェル上に形成され、前記Ｐ型ＭＯＳトランジスタは、前記Ｐウェルを電気的に絶縁するＮウェルに形成されている
ことを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記選択メモリセルトランジスタに電荷を蓄積させる際、
前記Ｐ型ＭＯＳトランジスタには、ＶＢ１−｜Ｖｔｈｐ｜以下（ＶＢ１は前記非選択メモリセル列配線の電荷蓄積禁止電圧、Ｖｔｈｐは前記Ｐ型ＭＯＳトランジスタのしきい値電圧を示す）の前記第１ゲート電圧を印加し、
前記Ｎ型ＭＯＳトランジスタには、ＶＢ２＋｜Ｖｔｈｎ｜以上（ＶＢ２は前記選択メモリセル列配線の電荷蓄積電圧、Ｖｔｈｎは前記Ｎ型ＭＯＳトランジスタのしきい値電圧を示す）の前記第２ゲート電圧を印加する
ことを特徴とする請求項７又は８記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１半導体スイッチはＰ型ＭＯＳトランジスタであって、前記第２半導体スイッチはＮ型ＭＯＳトランジスタであり、前記メモリセルトランジスタがＮチャネル型の構成を有し、
前記選択メモリセルトランジスタに電荷を蓄積させる際、前記非選択メモリセル列配線の前記上位ソース線には、
前記非選択メモリセル列配線の前記上位ビット線に印加される電圧値以下であって、
かつ、前記Ｎ型ＭＯＳトランジスタに印加される前記第２ゲート電圧から該Ｎ型ＭＯＳトランジスタのしきい値電圧Ｖｔｈｎを減算した電圧値以上の電圧が印加される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１１】
前記第１半導体スイッチはＰ型ＭＯＳトランジスタであって、前記第２半導体スイッチはＮ型ＭＯＳトランジスタであり、前記メモリセルトランジスタがＮチャネル型の構成を有し、
前記選択メモリセルトランジスタに電荷を蓄積させる際、前記選択メモリセル列配線の前記上位ビット線には、
前記選択メモリセル列配線の前記上位ソース線に印加される電圧値より大きく、かつ、前記Ｐ型ＭＯＳトランジスタに印加される前記第１ゲート電圧から該Ｐ型ＭＯＳトランジスタのしきい値電圧Ｖｔｈｐを加算した電圧値以下の電圧が印加される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１２】
前記選択メモリセルトランジスタに電荷を蓄積させる際、前記非選択メモリセル列配線の前記上位ソース線は、オープン状態である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１３】
前記選択メモリセルトランジスタに電荷を蓄積させる際、前記選択メモリセル列配線の前記上位ビット線は、オープン状態である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１４】
前記第１半導体スイッチはＰ型ＭＯＳトランジスタであって、前記第２半導体スイッチはＮ型ＭＯＳトランジスタであり、前記メモリセルトランジスタがＮチャネル型の構成を有し、
前記選択メモリセルトランジスタに電荷を蓄積させる際は、
ＶＷ１−ＶＷ２＜9［V］であり、
ＶＢ１−ＶＢ２＜9［V］であり、
ＶＢ１＞ＶＧＷである
（ＶＷ１は、前記ワード線のうち、前記選択メモリセルトランジスタが接続された選択ワード線の蓄積ゲート電圧、ＶＷ２は、前記非選択メモリセルトランジスタのみが接続された非選択ワード線の蓄積禁止ゲート電圧、ＶＢ１は、前記非選択メモリセル列配線の電荷蓄積禁止電圧、ＶＢ２は、前記選択メモリセル列配線の電荷蓄積電圧、ＶＧＷは、前記Ｐ型ＭＯＳトランジスタのゲート及び半導体基板間のゲート基板間電圧を示す）
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１５】
分割された前記ウェルへ選択的に消去電圧を印加することにより前記選択メモリセルトランジスタの電荷蓄積層に蓄積された電荷を該電荷蓄積層から引き抜いて消去する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項１６】
前記上位ビット線と前記上位ソース線とが別層に配置されている
ことを特徴する請求項１記載の不揮発性半導体記憶装置。
【請求項１７】
前記上位ビット線が前記上位ソース線に対し上方に配置されている
ことを特徴とする請求項１６記載の不揮発性半導体記憶装置。
【請求項１８】
前記上位ビット線と前記上位ソース線とが前記基板上で重なることなく互い違いに配置された千鳥構造となっている
ことを特徴とする請求項１６又は１７記載の不揮発性半導体記憶装置。
【請求項１９】
前記上位ビット線が前記下位ビット線の直上に配置されているとともに、前記上位ソース線が前記下位ソース線の直上に配置された構成を有する
ことを特徴とする請求項１６〜１８のうちいずれか１項記載の不揮発性半導体記憶装置。
【請求項２０】
前記上位ソース線の配線幅が、前記上位ビット線の配線幅よりも広く形成されている
ことを特徴とする請求項１６〜１９のうちいずれか１項記載の不揮発性半導体記憶装置。
【請求項２１】
前記第１半導体スイッチはＮ型ＭＯＳトランジスタであり、前記第２半導体スイッチはＰ型ＭＯＳトランジスタであり、前記メモリセルトランジスタがＰチャネル型の構成でなる
ことを特徴とする請求項１〜６のうちいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、例えば行列状に配置された複数のメモリセルトランジスタのうち所定のメモリセルトランジスタにデータを書き込み可能な不揮発性半導体記憶装置に適用して好適なものである。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置としては、例えば量子トンネル効果により、メモリセルトランジスタの電荷蓄積層内に電荷を蓄積させることで、データを書き込む不揮発性半導体記憶装置が知られている（例えば、特許文献１参照）。実際上、図２６に示すように、この種の不揮発性半導体記憶装置100は、上位ビット線101a,101bとワード線102a〜102hとが交差するように配置され、これら上位ビット線101a,101bとワード線102a〜102hとに対して複数のメモリセルトランジスタ103が行列状に配置された構成を有する。
【０００３】
上位ビット線101aには、複数の第１半導体スイッチ104a,104cが設けられており、各第１半導体スイッチ104a,104cにそれぞれ１つの下位ビット線105a,105cが接続されている。また、この実施の形態の場合、他方の上位ビット線101bにも、同様に、複数の第１半導体スイッチ104b,104dが設けられており、各第１半導体スイッチ104b,104dにそれぞれ１つの下位ビット線105b,105dが接続されている。このような不揮発性半導体記憶装置100は、各下位ビット線105a,105b,105c,105d毎にメモリブロック106a,106b,106c,106dを構成しており、各メモリブロック106a,106b,106c,106d毎に複数のメモリセルトランジスタ103を有している。
【０００４】
なお、図２６では、その一例として、２本の上位ビット線101a,101bが設けられており、１つの上位ビット線101aに２本の下位ビット線105a,105c、他の上位ビット線101bにも２本の下位ビット線105b,105dが設けられ、合計４本の下位ビット線105a,105b,105c,105dを備えている。ここで、不揮発性半導体記憶装置100における４つのメモリブロック106a,106b,106c,106dは全て同一構成を有していることから、説明の便宜上、１つのメモリブロック106aに着目して説明し、他のメモリブロック106b,106c,106dについての説明は省略する。
【０００５】
ここで、第１半導体スイッチ104a,104b,104c,104dは、Ｎ型ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタから構成されている。そして、例えばメモリブロック106aの第１半導体スイッチ104aは、ソースに上位ビット線101aが接続され、ドレインに下位ビット線105aが接続されており、メモリブロック106aと行方向に並ぶ他のメモリブロック106bと共有する第１選択ゲート線108aがゲートに接続されている。かくして、図２６の上段に配置したメモリブロック106a,106bに設けられた２つの第１半導体スイッチ104a,104bには、共通した１つの第１選択ゲート線108aから所定のゲート電圧が一律に印加され得るようになされている。
【０００６】
また、図２６の下段にて行方向に並ぶ２つのメモリブロック106c,106dでも、同様に２つの第１半導体スイッチ104c,104dに対して１つの第１選択ゲート線108bが接続されており、この共通した第１選択ゲート線108bから２つの第１半導体スイッチ104c,104dに所定のゲート電圧が一律に印加され得るようになされている。
【０００７】
これに加えて、この不揮発性半導体記憶装置100には、上位ビット線101a,101bと対応させて上位ソース線110a,110bが設けられている。この場合、上位ソース線110aには、複数の第２半導体スイッチ111a,111bが設けられており、各第２半導体スイッチ111a,111bにそれぞれ１つの下位ソース線112a,112bが接続されている。また、他方の上位ソース線110bにも、同様に、複数の第２半導体スイッチ111c,111dが設けられており、各第２半導体スイッチ111c,111dにそれぞれ１つの下位ソース線112c,112dが接続されている。そして、これら第２半導体スイッチ111a,111b,111c,111dは、第１半導体スイッチ104a,104b,104c,104dと同じ極性のＮ型ＭＯＳトランジスタから構成されている。
【０００８】
ここで、例えばメモリブロック106aの第２半導体スイッチ111aは、ソースに上位ソース線110aが接続されているとともに、ドレインに下位ソース線112aが接続されており、行方向に並ぶ上段の他のメモリブロック106bと共有する第２選択ゲート線113aがゲートに接続されている。かくして、上段の異なるメモリブロック106a,106bに設けられた２つの第２半導体スイッチ111a,111bには、共通した１つの第２選択ゲート線113aから所定のゲート電圧が一律に印加され得るようになされている。
【０００９】
また、下段の行方向に並ぶ２つのメモリブロック106c,106dでも、同様に２つの第２半導体スイッチ111c,111dに対して１つの第２選択ゲート線113bが接続されており、この共通した第２選択ゲート線113bから２つの第２半導体スイッチ111c,111dに所定のゲート電圧が一律に印加され得るようになされている。
【００１０】
また、例えばメモリブロック106aの各メモリセルトランジスタ103は、下位ビット線105aに一端が接続されているとともに、下位ソース線112aに他端が接続され、下位ビット線105a及び下位ソース線112a間に並列に配置されている。このメモリブロック106aのこれらメモリセルトランジスタ103には、行方向に並ぶ異なるメモリブロック106bと共有するワード線102a,102b,102c,102dが制御ゲートに接続されている。これにより、例えば共通化した１つのワード線102aは、上段のメモリブロック106aの１つのメモリセルトランジスタ103と、これと行方向に並ぶ同じく上段の他のメモリブロック106bの１つのメモリセルトランジスタ103とに対し、所定のゲート電圧を一律に印加し得るようになされている。
【００１１】
因みに、メモリセルトランジスタ103は、全て同一構成を有しており、半導体基板に所定の間隔を設けて形成された一端及び他端間にチャネル領域を備え、半導体基板のチャネル領域上にトンネル絶縁層を介して電荷蓄積層、層間絶縁層及び制御ゲートが順に積層された構造を有する。このようなメモリセルトランジスタ103は、Ｎチャネル型からなり、一端及び他端間と、制御ゲートとに印加される電圧により、電荷蓄積層内に電荷を注入してデータを書き込んだり、或いは電荷蓄積層に蓄積した電荷を引き抜き、データを消去し得る。
【００１２】
かかる構成でなる不揮発性半導体記憶装置100は、これら上位ビット線101a,101bや上位ソース線110a,110b、ワード線102a〜102hにそれぞれ印加する電圧を調整するとともに、第１半導体スイッチ104a〜104d及び第２半導体スイッチ111a〜111dのオンオフ状態を制御することで、所定のメモリセルトランジスタ103に対するデータの書き込みや、所定のメモリセルトランジスタ103からのデータの読み出し、メモリセルトランジスタ103に書き込まれたデータの消去を実行し得るようになされている。
【００１３】
なお、ここでは、このようなデータの書き込み動作や、データの読み出し動作、データの消去動作のうち、データの書き込み動作について着目して以下説明し、データの読み出し動作やデータの消去動作についての説明は省略する。この場合、図２６では、メモリブロック106aの第１行目のメモリセルトランジスタ103をデータが書き込まれる選択メモリセルトランジスタ115とし、それ以外の全てのメモリセルトランジスタ103をデータが書き込まれない非選択メモリセルトランジスタ116としている。
【００１４】
なお、ここでは、説明の便宜上、選択メモリセルトランジスタ115が配置されたメモリブロック106aを選択ブロック117と呼び、非選択メモリセルトランジスタ116しか配置されていないメモリブロック106b,106c,106dを非選択ブロック118と呼ぶ。
【００１５】
実際上、不揮発性半導体記憶装置100では、例えば選択ブロック117において第１列目の選択メモリセルトランジスタ115にだけデータを書き込む場合、複数のワード線102a〜102hのうち、選択メモリセルトランジスタ115に接続されたワード線（以下、これを選択ワード線と呼ぶ）120に高電圧の12［V］を印加し、それ以外の他の選択ワード線（以下、これを非選択ワード線と呼ぶ）121に低電圧の4［V］を印加する。
【００１６】
また、このとき不揮発性半導体記憶装置100では、選択メモリセルトランジスタ115が接続された上位ビット線（ここでは、これを選択ビット線と呼ぶ）122に、低電圧な0［V］の書き込み電圧を印加し得るとともに、非選択メモリセルトランジスタ116のみが接続された上位ビット線（ここでは、これを非選択ビット線と呼ぶ）123に、高電圧な8［V］の書き込み禁止電圧を印加し得る。さらに、この不揮発性半導体記憶装置100では、選択ブロック117に接続された第１選択ゲート線108aから第１半導体スイッチ104a,104bに対し、非選択ビット線123の電圧よりも高い10［V］のゲート電圧を印加し得るとともに、第２選択ゲート線113aから第２半導体スイッチ111a,111bに0［V］のゲート電圧を印加し得る。
【００１７】
これにより、不揮発性半導体記憶装置100では、非選択ビット線123からの書き込み禁止電圧と、第１選択ゲート線108aからのゲート電圧とにより、非選択ビット線123の第１半導体スイッチ104bがオン状態に切り替わり、選択ワード線120と交差する非選択ビット線123上の非選択メモリセルトランジスタ116に8［V］の書き込み禁止電圧を印加し得る。このとき、第２半導体スイッチ111a,111b,111c,111dは、上位ソース線110a,110bから0［V］が印加され、第２選択ゲート線113a,113bから0［V］が印加されることでオフ状態となり、下位ソース線112a,112b,112c,112dをフローティング状態とし得る。
【００１８】
かくして、選択ワード線120と、非選択ビット線123とが交差する非選択メモリセルトランジスタ116では、制御ゲート及び半導体基板間の電圧差が小さくなり、その結果、量子トンネル効果が発生することなく、電荷蓄積層中に電荷が注入され得ない。
【００１９】
また、このとき選択ビット線122からの書き込み電圧と、第１選択ゲート線108aからのゲート電圧とにより、選択ビット線122の第１半導体スイッチ104aがオン状態に切り替わり、選択ワード線120と交差する選択ビット線122上の選択メモリセルトランジスタ115に0［V］の書き込み電圧を印加し得る。これにより、選択ワード線120と、選択ビット線122とが交差する選択メモリセルトランジスタ115では、選択ワード線120から印加される書き込みゲート電圧により、制御ゲート及び半導体基板間の電圧差が大きくなり、その結果、量子トンネル効果が発生して、当該選択メモリセルトランジスタ115にだけ電荷蓄積層中に電荷を注入し得る。その結果、不揮発性半導体記憶装置100では、選択メモリセルトランジスタ115にだけ電荷蓄積層中に電荷が蓄積して、データが書き込まれた状態となり得る。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開平１０−１４４８０７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
しかしながら、かかる構成でなる不揮発性半導体記憶装置100では、選択ワード線120上の非選択メモリセルトランジスタ116に対し、非選択ビット線123から書き込み禁止電圧を印加する際、第１半導体スイッチ104bがＮ型ＭＯＳトランジスタから構成されていることから、この第１半導体スイッチ104bをオン状態にするためには、非選択ビット線123から印加される8［V］の書き込み禁止電圧よりも高い10［V］程度のゲート電圧を印加させる必要があり、その分だけ電圧が高くならざるを得ないという問題があった。
【００２２】
そして、この第１選択ゲート線108aは、非選択ビット線123の第１半導体スイッチ104bに接続されているだけでなく、選択メモリセルトランジスタ115に書き込み電圧を印加する選択ビット線122側の第１半導体スイッチ104aにも接続されていることから、非選択ビット線123側の第１半導体スイッチ104bをオン状態にするため比較的高く設定された10［V］のゲート高電圧が、選択ビット線122側の第１半導体スイッチ104aにもそのまま印加され得る。
【００２３】
このように非選択ビット線123側でオン状態となる第１半導体スイッチ104aと、選択ビット線122側でオン状態となる第１半導体スイッチ104bでは、それぞれ印加されるゲート電圧が一律に同じ電圧値となってしまい、選択メモリセルトランジスタに電荷を印加する際に、各ゲート電圧を個別に調整して各ゲート電圧の電圧値を低減させる等、自由に設定し難いという問題があった。
【００２４】
そこで、本発明は以上の点を考慮してなされたもので、選択メモリセルトランジスタに電荷を蓄積する際の電圧を従来よりも低減させたり自由に設定し得る不揮発性半導体記憶装置を提案することを目的とする。
【課題を解決するための手段】
【００２５】
かかる課題を解決するため本発明の請求項１は、電荷蓄積電圧又は電荷蓄積禁止電圧が印加される下位ビット線、上位ビット線、下位ソース線、上位ソース線から構成される複数のメモリセル列配線と、前記複数のメモリセル列配線と複数のワード線とに対し行列状に配置され、前記下位ビット線に一端が接続されるとともに、前記下位ソース線に他端が接続される、複数のメモリセルトランジスタとを備え、前記電荷蓄積電圧と、前記ワード線に印加される電圧との電圧差を基に、前記複数のメモリセルトランジスタのうち選択メモリセルトランジスタに電荷を蓄積させる不揮発性半導体記憶装置であって、前記下位ビット線に一端が接続されているとともに、前記上位ビット線に他端が接続されている、Ｎ型又はＰ型の同一極性でなる複数の第１半導体スイッチと、前記下位ソース線に一端が接続されているとともに、前記上位ソース線に他端が接続されている、前記第１半導体スイッチとは逆極性でなる複数の第２半導体スイッチとを備え、前記選択メモリセルトランジスタ以外の非選択メモリセルトランジスタのみが配置される非選択メモリセル列配線では、第１ゲート電圧により前記第１半導体スイッチがオン状態になり、該第１半導体スイッチから前記非選択メモリセルトランジスタに前記電荷蓄積禁止電圧を印加し、前記選択メモリセルトランジスタが配置される選択メモリセル列配線では、第２ゲート電圧により前記第２半導体スイッチがオン状態になり、該第２半導体スイッチから前記選択メモリセルトランジスタに前記電荷蓄積電圧を印加することを特徴とする。
【００２６】
また、本発明の請求項２は、各前記第１半導体スイッチに対し前記第１ゲート電圧を一律に印加する第１選択ゲート線と、各前記第２半導体スイッチに対し前記第２ゲート電圧を一律に印加する第２選択ゲート線とを備え、前記第１半導体スイッチは、前記電荷蓄積禁止電圧と前記第１ゲート電圧との電圧差によりオン状態となり、該電荷蓄積禁止電圧を前記非選択メモリセルトランジスタに印加し、前記第２半導体スイッチは、前記電荷蓄積電圧と前記第２ゲート電圧との電圧差によりオン状態となり、該電荷蓄積電圧を前記選択メモリセルトランジスタに印加することを特徴とする。
【００２７】
【００２８】
【００２９】
【００３０】
また、本発明の請求項３は、前記第１半導体スイッチ又は前記第２半導体スイッチは、ゲート及び半導体基板間のゲート絶縁層の膜厚が13［nm］未満であることを特徴とする。
【００３１】
また、本発明の請求項４は、前記メモリセルトランジスタ、前記第１半導体スイッチ及び前記第２半導体スイッチが、所定数のウェルに分割された単位ウェル構造上に形成されていることを特徴とする。
【００３２】
また、本発明の請求項５は、前記選択メモリセルトランジスタに電荷が蓄積されているか否かを判断する際は、判断対象とする読出メモリセルトランジスタが接続された読出メモリセル列配線の前記第１半導体スイッチをオン状態とし、該読出メモリセル列配線の前記読出メモリセルトランジスタの一端にプリチャージ電圧を印加するとともに、前記第２半導体スイッチをオン状態にして前記読出メモリセルトランジスタの他端に固定電圧を印加し、前記読出メモリセルトランジスタのゲートには、対応する前記ワード線から読出ゲート電圧が印加されることを特徴とする。
【００３３】
また、本発明の請求項６は、前記第１選択ゲート線に印加される前記第１ゲート電圧と、前記第２選択ゲート線に印加される前記第２ゲート電圧とが同一の電圧発生元から印加されることを特徴とする。
【００３４】
また、本発明の請求項７は、前記第１半導体スイッチはＰ型ＭＯＳトランジスタであり、前記第２半導体スイッチはＮ型ＭＯＳトランジスタであり、前記メモリセルトランジスタがＮチャネル型の構成でなることを特徴とする。
【００３５】
また、本発明の請求項８は、前記メモリセルトランジスタが並んだメモリアレイは複数個からなるＰウェル上に形成され、前記Ｐ型ＭＯＳトランジスタは、前記Ｐウェルを電気的に絶縁するＮウェルに形成されていることを特徴とする。
【００３６】
また、本発明の請求項９は、前記選択メモリセルトランジスタに電荷を蓄積させる際、前記Ｐ型ＭＯＳトランジスタには、ＶＢ１−｜Ｖｔｈｐ｜以下（ＶＢ１は前記非選択メモリセル列配線の電荷蓄積禁止電圧、Ｖｔｈｐは前記Ｐ型ＭＯＳトランジスタのしきい値電圧を示す）の前記第１ゲート電圧を印加し、前記Ｎ型ＭＯＳトランジスタには、ＶＢ２＋｜Ｖｔｈｎ｜以上（ＶＢ２は前記選択メモリセル列配線の電荷蓄積電圧、Ｖｔｈｎは前記Ｎ型ＭＯＳトランジスタのしきい値電圧を示す）の前記第２ゲート電圧を印加することを特徴とする。
【００３７】
また、本発明の請求項１０は、前記第１半導体スイッチはＰ型ＭＯＳトランジスタであって、前記第２半導体スイッチはＮ型ＭＯＳトランジスタであり、前記メモリセルトランジスタがＮチャネル型の構成を有し、前記選択メモリセルトランジスタに電荷を蓄積させる際、前記非選択メモリセル列配線の前記上位ソース線には、前記非選択メモリセル列配線の前記上位ビット線に印加される電圧値以下であって、かつ、前記Ｎ型ＭＯＳトランジスタに印加される前記第２ゲート電圧から該Ｎ型ＭＯＳトランジスタのしきい値電圧Ｖｔｈｎを減算した電圧値以上の電圧が印加されることを特徴とする。
【００３８】
また、本発明の請求項１１は、前記第１半導体スイッチはＰ型ＭＯＳトランジスタであって、前記第２半導体スイッチはＮ型ＭＯＳトランジスタであり、前記メモリセルトランジスタがＮチャネル型の構成を有し、前記選択メモリセルトランジスタに電荷を蓄積させる際、前記選択メモリセル列配線の前記上位ビット線には、前記選択メモリセル列配線の前記上位ソース線に印加される電圧値より大きく、かつ、前記Ｐ型ＭＯＳトランジスタに印加される前記第１ゲート電圧から該Ｐ型ＭＯＳトランジスタのしきい値電圧Ｖｔｈｐを加算した電圧値以下の電圧が印加されることを特徴とする。
【００３９】
また、本発明の請求項１２は、前記選択メモリセルトランジスタに電荷を蓄積させる際、前記非選択メモリセル列配線の前記上位ソース線は、オープン状態であることを特徴とする。
【００４０】
また、本発明の請求項１３は、前記選択メモリセルトランジスタに電荷を蓄積させる際、前記選択メモリセル列配線の前記上位ビット線は、オープン状態であることを特徴とする。
【００４１】
また、本発明の請求項１４は、前記第１半導体スイッチはＰ型ＭＯＳトランジスタであって、前記第２半導体スイッチはＮ型ＭＯＳトランジスタであり、前記メモリセルトランジスタがＮチャネル型の構成を有し、前記選択メモリセルトランジスタに電荷を蓄積させる際は、ＶＷ１−ＶＷ２＜9［V］であり、ＶＢ１−ＶＢ２＜9［V］であり、ＶＢ１＞ＶＧＷである（ＶＷ１は、前記ワード線のうち、前記選択メモリセルトランジスタが接続された選択ワード線の蓄積ゲート電圧、ＶＷ２は、前記非選択メモリセルトランジスタのみが接続された非選択ワード線の蓄積禁止ゲート電圧、ＶＢ１は、前記非選択メモリセル列配線の電荷蓄積禁止電圧、ＶＢ２は、前記選択メモリセル列配線の電荷蓄積電圧、ＶＧＷは、前記Ｐ型ＭＯＳトランジスタのゲート及び半導体基板間のゲート基板間電圧を示す）ことを特徴とする。
【００４２】
また、本発明の請求項１５は、分割された前記ウェルへ選択的に消去電圧を印加することにより前記選択メモリセルトランジスタの電荷蓄積層に蓄積された電荷を該電荷蓄積層から引き抜いて消去することを特徴とする。
【００４３】
また、本発明の請求項１６は、前記上位ビット線と前記上位ソース線とが別層に配置されていることを特徴する。
また、本発明の請求項１７は、前記上位ビット線が前記上位ソース線に対し上方に配置されていることを特徴とする。
【００４４】
また、本発明の請求項１８は、前記上位ビット線と前記上位ソース線とが前記基板上で重なることなく互い違いに配置された千鳥構造となっていることを特徴とする。
【００４５】
また、本発明の請求項１９は、前記上位ビット線が前記下位ビット線の直上に配置されているとともに、前記上位ソース線が前記下位ソース線の直上に配置された構成を有することを特徴とする。
また、本発明の請求項２０は、前記上位ソース線の配線幅が、前記上位ビット線の配線幅よりも広く形成されていることを特徴とする。
【００４６】
また、本発明の請求項２１は、前記第１半導体スイッチはＮ型ＭＯＳトランジスタであり、前記第２半導体スイッチはＰ型ＭＯＳトランジスタであり、前記メモリセルトランジスタがＰチャネル型の構成でなることを特徴とする。
【発明の効果】
【００４７】
本発明によれば、選択メモリセルトランジスタに電荷を蓄積させる際、非選択メモリセルトランジスタへ電荷蓄積禁止電圧を印加する第１半導体スイッチとは別に、当該第１半導体スイッチとは逆極性でなる第２半導体スイッチを設け、第２ゲート電圧により当該第２半導体スイッチをオン状態にして選択メモリセルトランジスタへ電荷蓄積電圧を印加するようにしたことで、第１半導体スイッチをオン状態とする第１ゲート電圧と、第２半導体スイッチをオン状態とする第２ゲート電圧とを個別に設定でき、かくして、選択メモリセルトランジスタに電荷を蓄積する際の電圧を従来よりも自由に設定し得る。
【００４８】
また、本発明によれば、例えば第１半導体スイッチをオン状態とする第１ゲート電圧と、第２半導体スイッチをオン状態とする第２ゲート電圧とを、互いに拘束されることなく、それぞれ個別にオン状態可能な低い電圧値まで下げることもできるので、オン状態時の第１半導体スイッチ及び第２半導体スイッチの基板及びゲート間の電圧差を小さくして、各ゲート絶縁膜に印加される電界を従来よりも緩和させることもできる。
【００４９】
また、本発明の請求項７によれば、第１半導体スイッチとしてＰ型ＭＯＳトランジスタを適用し、第２半導体スイッチとしてＮ型ＭＯＳトランジスタを適用することで、Ｐ型ＭＯＳトランジスタをオン状態にする第１ゲート電圧を、比較的電圧値が高い電荷蓄積禁止電圧よりも低く抑えることができ、かくして、その分だけ従来よりも選択メモリセルトランジスタに電荷を蓄積する際の電圧を低減し得る。
【図面の簡単な説明】
【００５０】
【図１】第１の実施の形態による不揮発性半導体記憶装置の回路構成を示す回路図である。
【図２】第１の実施の形態による不揮発性半導体記憶装置のデータの書き込み動作時における各箇所の電圧値を示す回路図である。
【図３】不揮発性半導体記憶装置のデータの読み出し動作時における各箇所の電圧値を示す回路図である。
【図４】不揮発性半導体記憶装置のデータの消去動作時における各箇所の電圧値を示す回路図である。
【図５】第１変形例の書き込み動作時における各箇所の電圧値を示す回路図である。
【図６】第２変形例の書き込み動作時における各所の電圧値と、電圧印加手段の構成を示す回路図である。
【図７】第２変形例の書き込み動作時における各箇所の電圧値の変形例を示す回路図である。
【図８】第２の実施の形態による不揮発性半導体記憶装置の回路構成を示す回路図である。
【図９】第２の実施の形態による不揮発性半導体記憶装置の変形例の回路構成を示す回路図である。
【図１０】第３の実施の形態による不揮発性半導体記憶装置の回路構成を示す回路図である。
【図１１】第３の実施の形態による不揮発性半導体記憶装置の変形例の回路構成を示す回路図である。
【図１２】不揮発性半導体記憶装置の平面レイアウト構成を示す上面図である。
【図１３】図１２のＡ−Ａ’部分の側断面構成を示す側断面図である。
【図１４】図１２のＢ−Ｂ’部分の側断面構成を示す側断面図である。
【図１５】基板の平面レイアウト構成を示す上面図である。
【図１６】基板に対する下位ビット線と下位ソース線の形成配置位置を示す上面図である。
【図１７】基板に対する上位ソース線の形成配置位置を示す上面図である。
【図１８】図１２のＡ−Ａ’部分の側断面構成に、データの書き込む動作時における電圧値を示した側断面図である。
【図１９】図１２のＢ−Ｂ’部分の側断面構成に、データの書き込み動作時における電圧値を示した側断面図である。
【図２０】図１３の側断面構成に対応した他の実施の形態によるウェル分割構造を示した側断面図である。
【図２１】図１４の側断面構成に対応した他の実施の形態によるウェル分割構造を示した側断面図である。
【図２２】図２０の側断面構成に、データの消去動作時における電圧値を示した側断面図である。
【図２３】図２１の側断面構成に、データの消去動作時における電圧値を示した側断面図である。
【図２４】メモリセル列配線の配置構成を示した断面図である。
【図２５】Ｐチャネル型メモリセルトランジスタを用いた不揮発性半導体記憶装置の回路構成と、データの書き込み動作時における各箇所の電圧値とを示す回路図である。
【図２６】従来の不揮発性半導体記憶装置の回路構成を示す回路図である。
【発明を実施するための形態】
【００５１】
以下図面に基づいて本発明の実施の形態を詳述する。
【００５２】
（１）第１の実施の形態
（１−１）不揮発性半導体記憶装置の全体構成
図２６との対応部分に同一符号を付して示す図１において、1は本発明による不揮発性半導体記憶装置を示し、複数のメモリセル列配線2a,2bと、複数のワード線102a〜102hとが設けられ、これらメモリセル列配線2a,2bとワード線102a〜102hとに対して複数のメモリセルトランジスタ103が行列状に配置されている。ここで、２つのメモリセル列配線2a,2bは同一構成を有していることから、説明の便宜上、１つのメモリセル列配線2aに着目し、他のメモリセル列配線2bの説明については省略する。
【００５３】
実際上、このメモリセル列配線2aは、ビット線4aとソース線5aとで構成されており、これらビット線4a及びソース線5a間に複数のメモリセルトランジスタ103が並列に配置された構成を有している。この実施の形態の場合、ビット線4aは、上位ビット線7aと、２つの下位ビット線8a,8cとから構成されており、上位ビット線7aに複数のＰ型ＭＯＳトランジスタ9a,9cが設けられ、各Ｐ型ＭＯＳトランジスタ9a,9cにそれぞれ１つの下位ビット線8a,8cが接続されている。
【００５４】
なお、図１では、他のビット線4bにも、上位ビット線7bに対して複数のＰ型ＭＯＳトランジスタ9b,9dが設けられており、第１半導体スイッチとしての各Ｐ型ＭＯＳトランジスタ9b,9dにそれぞれ１つの下位ビット線8b,8dが接続されている。かくして、この不揮発性半導体記憶装置1は、２つの上位ビット線7a,7bにより合計４つの下位ビット線8a,8b,8c,8dが設けられ、各下位ビット線8a,8b,8c,8d毎にメモリブロック10a,10b,10c,10dが形成されている。ここで、各下位ビット線8a,8b,8c,8d毎に形成される４つのメモリブロック10a,10b,10c,10dは全て同一構成を有していることから、説明の便宜上、１つのメモリブロック10aに着目して説明し、他のメモリブロック10b,10c,10dについての説明は省略する。
【００５５】
本発明による不揮発性半導体記憶装置1は、従来の不揮発性半導体記憶装置100と異なり、上位ビット線7a,7bと下位ビット線8a,8b,8c,8dとの間に、第１半導体スイッチとしてＮ型ＭＯＳトランジスタではなく、Ｐ型ＭＯＳトランジスタ9a,9b,9c,9dが設けられている点に特徴を有している。例えば、メモリブロック10aのＰ型ＭＯＳトランジスタ9aには、ソースに上位ビット線7aが接続されているとともに、ドレインに下位ビット線8aが接続されており、行方向に延びる第１選択ゲート線108aがゲートに接続されている。この第１選択ゲート線108aは、行方向に並ぶ上段のメモリブロック10a,10bにそれぞれ設けられたＰ型ＭＯＳトランジスタ9a,9bに接続されている。
【００５６】
かくして、上段の異なるメモリブロック10a,10bに設けられた２つのＰ型ＭＯＳトランジスタ9a,9bには、共通した１つの第１選択ゲート線108aから所定のゲート電圧が一律に印加され得るようになされている。また、下段の行方向に並ぶ２つのメモリブロック10c,10dでも、同様に２つのＰ型ＭＯＳトランジスタ9c,9dに対して１つの第１選択ゲート線108bが接続されており、この共通した第１選択ゲート線108bから２つのＰ型ＭＯＳトランジスタ9c,9dに所定のゲート電圧が一律に印加され得るようになされている。
【００５７】
一方、この実施の形態の場合、メモリセル列配線2aを構成するソース線5aは、上位ソース線12aと、２つの下位ソース線13a,13cとから構成されており、上位ソース線12aに複数のＮ型ＭＯＳトランジスタ15a,15cが設けられ、各Ｎ型ＭＯＳトランジスタ15a,15cにそれぞれ１つの下位ソース線13a,13cが接続されている。
【００５８】
なお、図１では、他のソース線5bにも、上位ソース線12bに対して複数のＮ型ＭＯＳトランジスタ15b,15dが設けられており、第２半導体スイッチとしての各Ｎ型ＭＯＳトランジスタ15b,15dにそれぞれ１つの下位ソース線13b,13dが接続されている。この実施の形態の場合、メモリセル列配線2aは、上位ビット線7a、下位ビット線8a、上位ソース線12a及び下位ソース線13aが全て列方向に延びるように配置され、これら上位ビット線7a、下位ビット線8a、上位ソース線12a及び下位ソース線13aに対し、行方向に延びる複数のワード線102a〜102dが交差するように配置されている。
【００５９】
ここで、上位ソース線12a及び下位ソース線13a間に配置されている第２半導体スイッチとしてのＮ型ＭＯＳトランジスタ15aは、ソースに上位ソース線12aが接続されるとともに、ドレインに下位ソース線13aが接続されており、行方向に延びる第２選択ゲート線113aがゲートに接続されている。この第２選択ゲート線113aは、行方向に並ぶ上段のメモリブロック10a,10bにそれぞれ設けられたＮ型ＭＯＳトランジスタ15a,15bに接続されている。
【００６０】
かくして、上段の異なるメモリブロック10a,10bに設けられた２つのＮ型ＭＯＳトランジスタ15a,15bには、共通した１つの第２選択ゲート線113aから所定のゲート電圧が一律に印加され得るようになされている。また、下段の行方向に並ぶ２つのメモリブロック10c,10dでも、同様に２つのＮ型ＭＯＳトランジスタ15c,15dに対して１つの第２選択ゲート線113bが接続されており、この共通した第２選択ゲート線113bから２つのＮ型ＭＯＳトランジスタ15c,15dに所定のゲート電圧が一律に印加され得るようになされている。
【００６１】
ビット線4a及びソース線5a間に設けられるメモリセルトランジスタ103は、Ｎ型ＭＯＳ構造でなるＮチャネル型メモリセルトランジスタであって、一端に下位ビット線8aが接続されているとともに、他端に下位ソース線13aが接続され、ゲートに例えばワード線102aが接続されている。因みに、各メモリセルトランジスタ103は、全て同一構成を有しており、半導体基板において一端及び他端間にチャネル領域を備え、チャネル領域上にトンネル絶縁層を介して電荷蓄積層、層間絶縁層及び制御ゲートが順次積層された構造を有している。かくして、メモリセルトランジスタ103は、チャネル領域と制御ゲートとに印加される電圧により電荷蓄積層内に電荷を蓄積させたり、或いは電荷蓄積層に蓄積した電荷を引き抜いたりし得るようになされている。
【００６２】
かかる構成を有する不揮発性半導体記憶装置1は、データの書き込み動作により、所望するメモリセルトランジスタ103にだけ電荷蓄積層に電荷を蓄積させてデータを書き込むことができ、また所定のメモリセルトランジスタ103に書き込んだデータを読み出せ、さらにはメモリセルトランジスタ103の電荷蓄積層から電荷を引き抜くことでデータを消去し得る。以下、不揮発性半導体記憶装置１におけるデータの書き込み動作、読み出し動作及び消去動作について順に説明する。
【００６３】
なお、本発明における実施の形態においては、不揮発性半導体記憶装置1において、所定のメモリセルトランジスタ103の電荷蓄積層に電荷が蓄積された状態を、データが書き込まれた状態とし、当該電荷蓄積層に蓄積された電荷を引き抜くことでデータを消去することとするが、本発明はこれに限らず、不揮発性半導体記憶装置1において、所定のメモリセルトランジスタ103の電荷蓄積層に電荷が蓄積されていない状態を、データが書き込まれた状態とし、当該電荷蓄積層に電荷を蓄積させることでデータを消去することとしてもよい。
【００６４】
（１−２）不揮発性半導体記憶装置におけるデータの書き込み動作
図１及び図２６との対応部分に同一符号を付して示す図２は、不揮発性半導体記憶装置1において、メモリブロック10aを選択ブロック117とし、この選択ブロック117の第１行目のメモリセルトランジスタ103を選択メモリセルトランジスタ115として、それ以外の全てのメモリブロック10b,10c,10dを非選択ブロック118としたときの各箇所の電圧値を示している。
【００６５】
実際上、この不揮発性半導体記憶装置1では、選択メモリセルトランジスタ115のゲートに接続されたワード線102aを選択ワード線120とし、この選択ワード線120に12［V］の書き込みゲート電圧が印加され得る。また、不揮発性半導体記憶装置1では、選択ブロック117において選択ワード線120以外の他の残りの非選択ワード線121に、書き込みゲート電圧より低い4［V］の書き込み禁止ゲート電圧が印加され得る。
【００６６】
さらに、この際、不揮発性半導体記憶装置1では、選択メモリセルトランジスタ115が配置されるメモリセル列配線（以下、これを選択メモリセル列配線と呼ぶ）18aの上位ソース線12aに0［V］の書き込み電圧（電荷蓄積電圧）が印加されるとともに、選択メモリセル列配線18aの上位ビット線7aにも0［V］の電圧が印加され得る。そして、さらに不揮発性半導体記憶装置1では、非選択ブロック118だけが配置されたメモリセル列配線（以下、これを非選択メモリセル列配線と呼ぶ）18bの上位ソース線12bに、8［V］の電圧が印加されるとともに、非選択メモリセル列配線18bの上位ビット線7bに8［V］の書き込み禁止電圧（電荷蓄積禁止電圧）が印加され得る。
【００６７】
これに加えて、不揮発性半導体記憶装置1では、選択ブロック117と同じ行（以下、選択ブロック行と呼ぶ）にて共通している第１選択ゲート線108aに、0［V］のＰ側ゲート電圧（第１ゲート電圧）を印加し得るようになされている。これにより非選択メモリセル列配線18bでは、上位ビット線から8［V］の書き込み禁止電圧が印加されているＰ型ＭＯＳトランジスタ9aがオン状態になり得る。
【００６８】
かくして、不揮発性半導体記憶装置1では、非選択メモリセル列配線18bのＰ型ＭＯＳトランジスタ9bがオン状態となることで、選択ワード線120と交差する非選択メモリセル列配線18bの下位ビット線8bに対し、Ｐ型ＭＯＳトランジスタ9bを介して8［V］の書き込み禁止電圧を印加し得る。このとき、非選択メモリセル列配線18bでは、上位ソース線12bから8［V］が印加され、第２選択ゲート線113aから8［V］が印加されることでＮ型ＭＯＳトランジスタ15bがオフ状態になり、下位ソース線13bが下位ビット線8bと同じ電位になる。
【００６９】
これにより、選択ワード線120と非選択メモリセル列配線18bの下位ビット線8bとが交差する非選択メモリセルトランジスタ116では、選択ワード線120からゲートに高電圧の12［V］のゲート電圧が印加されるものの、非選択メモリセル列配線18bの上位ビット線7bからＰ型ＭＯＳトランジスタ9bを介して8［V］の書き込み禁止電圧が一端に印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。
【００７０】
このように本発明では、第１半導体スイッチとしてＰ型ＭＯＳトランジスタ9bを用いていることから、Ｎ型ＭＯＳトランジスタを用いた場合と異なり、上位ビット線7bからソースに印加される8［V］の書き込み禁止電圧よりも低い0［V］のＰ側ゲート電圧を第１選択ゲート線108aから印加しても、オン状態になり得る。かくして不揮発性半導体記憶装置1では、選択ワード線120と交差する非選択メモリセル列配線18bの下位ビット線8bへ書き込み禁止電圧を印加させるスイッチにＰ型ＭＯＳトランジスタ9bを用いることで、当該Ｐ型ＭＯＳトランジスタ9bをオン状態とさせるＰ側ゲート電圧を、書き込み禁止電圧よりも低くでき、その分だけ装置全体の電圧を低減し得るようになされている。
【００７１】
また、この際、不揮発性半導体記憶装置1では、選択ブロック行にて共通させている第２選択ゲート線113aに8［V］のＮ側ゲート電圧（第２ゲート電圧）を印加することで、選択メモリセル列配線18aのＮ型ＭＯＳトランジスタ15aのゲートに、Ｎ側ゲート電圧を印加し得る。選択メモリセル列配線18aのＮ型ＭＯＳトランジスタ15aは、選択メモリセル列配線18aの上位ソース線12aからソースに0［V］の書き込み電圧が印加され、第２選択ゲート線113aからゲートに8［V］のＮ側ゲート電圧が印加されることで、オン状態となる。
【００７２】
かくして、不揮発性半導体記憶装置1では、選択ワード線120と交差する選択メモリセル列配線18aの下位ソース線13aに対し、Ｎ型ＭＯＳトランジスタ15aを介して0［V］の書き込み電圧を印加し得る。このとき、選択メモリセル列配線18aでは、上位ビット線7aから0［V］が印加され、第１選択ゲート線108aから0［V］が印加されることから、Ｐ型ＭＯＳトランジスタ9aがオフ状態になり、下位ビット線8aがフローティング状態となり得る。
【００７３】
これにより、選択ワード線120と、選択メモリセル列配線18aの下位ソース線13aとが交差する選択メモリセルトランジスタ115には、選択ワード線120からゲートに高電圧の12［V］のゲート電圧が印加され、かつ選択メモリセル列配線18aのＮ型ＭＯＳトランジスタ15aを介して下位ソース線13aから他端に、0［V］の書き込み電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が大きくなり、その結果、量子トンネル効果が発生し、チャネル領域から電荷蓄積層に電荷が注入され得る。
【００７４】
そして、このように本発明による不揮発性半導体記憶装置1では、書き込み禁止電圧の印加を、Ｐ型ＭＯＳトランジスタ9bをオン状態にして行うようにし、これとは別に書き込み電圧の印加を、Ｎ型ＭＯＳトランジスタ15aをオン状態にして行うようにしたことから、Ｐ側ゲート電圧とＮ側ゲート電圧は、それぞれがオン状態になる範囲で、書き込み禁止電圧と書き込み電圧との間の電圧値に個別に設定し得、従来よりも低い電圧にも設定し得る。
【００７５】
因みに、非選択ブロック118のみが並ぶ行（以下、これを非選択ブロック行と呼ぶ）にある非選択ブロック118では、これら非選択ブロック118に共通する第１選択ゲート線108bに8［V］のＰ側ゲート電圧が印加され、当該第１選択ゲート線108bに接続された全てのＰ型ＭＯＳトランジスタ9c,9dを一律にオフ状態にし得る。また、非選択ブロック行の非選択ブロック118では、これら非選択ブロック118に共通する第２選択ゲート線113bに0［V］が印加され、当該第２選択ゲート線113bに接続された全てのＮ型ＭＯＳトランジスタ15c,15dを一律にオフ状態にし得る。
【００７６】
なお、不揮発性半導体記憶装置1では、非選択ブロック行の非選択ワード線121にそれぞれ0［V］が印加され、非選択ブロック行の非選択ブロック118において各非選択メモリセルトランジスタ116に電圧が印加されることがなく、これら全ての非選択メモリセルトランジスタ116で量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入されることはない。
【００７７】
かくして、不揮発性半導体記憶装置1は、選択ワード線120と、選択メモリセル列配線18aの下位ソース線13aとが交差する選択メモリセルトランジスタ115の電荷蓄積層だけに電荷を蓄積させてデータを書き込むことができるとともに、他の全ての非選択メモリセルトランジスタ116の電荷蓄積層に電荷が蓄積させることなく、データの書き込みを防止し得る。
【００７８】
（１−３）不揮発性半導体記憶装置におけるデータの読み出し動作
ここで、このような不揮発性半導体記憶装置1では、以下のようにして、選択メモリセルトランジスタ115に書き込まれたデータを読み出すことができる。因みに、ここでは、図２との対応部分に同一符号を付して示す図３のように、不揮発性半導体記憶装置1の４つのメモリブロック10a,10b,10c,10dのうち、例えば第１列第１行目のメモリブロック10aの第１行目のメモリセルトランジスタ103を、データを読み出す読出メモリセルトランジスタ20とし、その他残り全てを非読出メモリセルトランジスタ21として以下説明する。
【００７９】
なお、ここでは、メモリブロック10a,10b,10c,10dのうち、読出メモリセルトランジスタ20が配置されたメモリブロック10aを読出ブロック22aと呼び、他の残りのメモリブロック10b,10c,10dを非読出ブロック23と呼ぶ。また、ここでは、読出メモリセルトランジスタ20が配置されたメモリセル列配線2aを選択メモリセル列配線（読出メモリセル列配線）18aと呼ぶ。
【００８０】
実際上、この不揮発性半導体記憶装置1では、選択メモリセル列配線18a及び非選択メモリセル列配線（非読出メモリセル列配線）18bの各上位ソース線12a,12bにそれぞれ2［V］の固定電圧が印加され得るとともに、選択メモリセル列配線18aの上位ビット線7aに3［V］のプリチャージ電圧が印加され得る。また、非選択メモリセル列配線18bの上位ビット線7bには2［V］の固定電圧が印加され得る。不揮発性半導体記憶装置1では、読出ブロック22aの位置する行（以下、これを読出ブロック行と呼ぶ）に共通する第１選択ゲート線108aに0［V］のＰ側ゲート電圧が印加される。
【００８１】
すなわち、例えば読出ブロック22aのＰ型ＭＯＳトランジスタ9aには、上位ビット線7aから3［V］のプリチャージ電圧がソースに印加されるとともに、第１選択ゲート線108aからゲートに0［V］のＰ側ゲート電圧が印加され、その結果、オン状態となり得る。かくして、読出ブロック22aでは、上位ビット線7aからの3［V］のプリチャージ電圧がＰ型ＭＯＳトランジスタ9aを介して下位ビット線8aにそれぞれ印加され、各下位ビット線8aに接続されたメモリセルトランジスタ103の一端にプリチャージ電圧を印加し得る。
【００８２】
この際、読出ブロック行に共通している第２選択ゲート線113aには、3［V］のＮ側ゲート電圧が印加され得る。これにより読出ブロック行における各Ｎ型ＭＯＳトランジスタ15aは、上位ソース線12aからソースに2［V］の固定電圧が印加されるとともに、第２選択ゲート線113aからゲートに3［V］のＮ側ゲート電圧が印加され、その結果、オン状態となり得る。かくして、読出ブロック22aでは、上位ソース線12aからの2［V］の固定電圧がＮ型ＭＯＳトランジスタ15aを介して下位ソース線13aに印加され、当該下位ソース線13aに接続されたメモリセルトランジスタ103の他端に固定電圧を印加し得る。
【００８３】
一方、読出メモリセルトランジスタ20のゲートに接続された選択ワード線120には、2［V］の読出ゲート電圧が印加され、選択ワード線120以外の他の残りの非選択ワード線121には、読出ゲート電圧より低い0［V］の読出禁止ゲート電圧が印加され得る。これにより、読出メモリセルトランジスタ20には、上位ビット線7aの3［V］のプリチャージ電圧がＰ型ＭＯＳトランジスタ9aから一端に印加されるとともに、上位ソース線12aの2［V］の固定電圧がＮ型ＭＯＳトランジスタ15aから他端に印加され、さらに、選択ワード線120から2［V］の読出ゲート電圧が印加され得る。
【００８４】
ここで、読出メモリセルトランジスタ20の電荷蓄積層に電荷が蓄積されデータが書き込まれている場合には、電荷蓄積層に蓄積された電荷の影響により、制御ゲートに読出ゲート電圧を印加してもオフ状態のままとなり、上位ビット線7aにて3［V］のプリチャージ電圧がそのまま維持され得る。これに対して、読出メモリセルトランジスタ20の電荷蓄積層に電荷が蓄積されておらずデータが書き込まれていない場合には、電荷蓄積層からの電荷の影響がなく、制御ゲートに印加された読出ゲート電圧によりオン状態となり、読出メモリセルトランジスタ20にて電流が流れる分だけ上位ビット線7aにて3［V］のプリチャージ電圧が変動し得る。
【００８５】
なお、この際、非読出ブロック23だけが並ぶ行（以下、これを非読出ブロック行と呼ぶ）では、第１選択ゲート線108bからプリチャージ電圧と同じ3［V］のＰ側ゲート電圧が各Ｐ型ＭＯＳトランジスタ9c,9dに印加され、これらＰ型ＭＯＳトランジスタ9c,9dをオフ状態とし得る。かくして、非読出ブロック行では、上位ビット線7b,7bからの3［V］のプリチャージ電圧がＰ型ＭＯＳトランジスタ9c,9dにより遮断され、このＰ型ＭＯＳトランジスタ9c,9dに接続された下位ビット線8c,8dに配置された非読出メモリセルトランジスタ21にプリチャージ電圧が印加され得ない。
【００８６】
このように、上位ビット線7aに印加されるプリチャージ電圧は、選択メモリセル列配線18aにおいて、データを読み出したい読出メモリセルトランジスタ20にだけ印加され得るようになされている。なお、非読出ブロック行では、第２選択ゲート線113bに3［V］のＮ側ゲート電圧が印加されており、Ｎ型ＭＯＳトランジスタ15c,15dをオン状態とし、上位ソース線12aからの固定電圧をそのまま下位ソース線13cに印加している。
【００８７】
このようにして、不揮発性半導体記憶装置1では、読出メモリセルトランジスタ20における電荷蓄積層の電荷蓄積の有無に応じて変動する上位ビット線7aのプリチャージ電圧を測定することで、読出メモリセルトランジスタ20にデータが書き込まれているか否かを判断し得るようになされている。
【００８８】
なお、この例ではプリチャージ電圧を3［V］とし、メモリセルトランジスタのデータによって、ソースに印加された固定電圧に向けて、プリチャージ電圧が下降するか否かを判定するケースについて述べたが、プリチャージ電圧が固定電圧より高い必要はない。例えば、プリチャージ電圧を0［V］や1［V］等の種々の電圧とし、それが固定電圧に向けて上昇するか否かを判定することで、読出メモリセルトランジスタ20にデータが書き込まれているか否かを判断することもできる。
【００８９】
（１−４）不揮発性半導体記憶装置におけるデータの消去動作
次に、不揮発性半導体記憶装置1におけるデータの消去動作について以下説明する。図１との対応部分に同一符号を付して示す図４は、不揮発性半導体記憶装置1の回路構成に加えて、ディープＮウェルDNW（図示せず）上に形成されたウェル分割構造をも示した概略図である。なお、不揮発性半導体記憶装置1のウェル分割構造の詳細説明については、後段の「（４）不揮発性半導体記憶装置のウェル分割構造について」にて説明し、ここでは不揮発性半導体記憶装置1のデータ消去動作を概略的に説明する。
【００９０】
ここで、不揮発性半導体記憶装置1は、上段にて行方向に並んだメモリブロック10a,10bと、下段にて行方向に並んだメモリブロック10c,10dとが、異なる単位ウェル構造W1,W2にそれぞれ形成されている。なお、単位ウェル構造W1,W2は同一構成を有していることから、そのうち単位ウェル構造W1に着目して以下説明する。例えば単位ウェル構造W1には、メモリセルトランジスタ103とＮ型ＭＯＳトランジスタ15a,15bとが１つのＰウェルPW1に形成され、Ｐ型ＭＯＳトランジスタ9a,9bが１つのＮウェルに形成されている。
【００９１】
このような不揮発性半導体記憶装置1は、ＰウェルPW1,PW2の基板単位で消去動作を実行し得るようになされている。なお、ここでは、上段の単位ウェル構造W1に形成されたメモリブロック10a,10bのデータを消去し、下段の単位ウェル構造W2に形成されたメモリブロック10c,10dのデータを消去せずに保持する場合について以下説明する。なお、このデータが消去される複数のメモリブロック10a,10bを纏めて消去ブロックと呼び、データが消去されずに保持される複数のメモリブロック10c,10dを纏めて非消去ブロックと呼ぶ。
【００９２】
この場合、消去ブロックでは、単位ウェル構造W1のＰウェルPW1に9［V］の消去電圧が印加され、ＮウェルNW1にも9［V］の電圧が印加され得る。また、この消去ブロックでは、共通している第１選択ゲート線108aに9［V］のＰ側ゲート電圧が印加されてＰ型ＭＯＳトランジスタ9a,9bをオフ状態とする。さらに、消去ブロックでは、第２選択ゲート線113aに0［V］が印加されてＮ型ＭＯＳトランジスタ15a,15bもオフ状態となり、さらに全てのワード線102a〜102dに0［V］のゲート電圧が印加され得る。
【００９３】
これにより消去ブロックでは、ＰウェルPW1に9［V］の消去電圧が印加され、かつＰウェルPW1に対向する制御ゲートに0［V］が印加されていることから、制御ゲートよりもＰウェルPW1の電圧が高くなり得る。かくして、消去ブロックでは、メモリセルトランジスタ103の電荷蓄積層内に蓄積された電荷が、電圧の高いＰウェルPW1に引き寄せられ、当該電荷蓄積層から電荷が引き抜かれることで、データを消去し得るようになされている。このようにして消去ブロックでは、ＰウェルPW1上に形成された全てのメモリセルトランジスタ103について一括してデータを消去し得るようになされている。
【００９４】
一方、データが消去されずに保持される下段の非消去ブロックでは、消去ブロックと同様に、第１選択ゲート線108bに9［V］のＰ側ゲート電圧が印加されてＰ型ＭＯＳトランジスタ9c,9dをオフ状態とし、第２選択ゲート線113bに0［V］が印加されてＮ型ＭＯＳトランジスタ15c,15dもオフ状態とし、さらに全てのワード線102e〜102hに0［V］のゲート電圧が印加され得る。これに加えてこの非消去ブロックでは、消去ブロックと異なり、ＰウェルPW2に0［V］の消去禁止電圧が印加され得るようになされている。
【００９５】
これにより、非消去ブロックでは、メモリセルトランジスタ103の制御ゲートと、ＰウェルPW2との電圧差がなく、メモリセルトランジスタ103の電荷蓄積層に蓄積された電荷がＰウェルPW2側に引き寄せられることなくそのまま保持され、データが書き込まれた状態を維持し得る。かくして、不揮発性半導体記憶装置1では、ＰウェルPW1,PW2の電圧を調整することで、所望の消去ブロックのデータを消去できるとともに、当該消去ブロック以外の非消去ブロックのデータについては消去することなくそのまま保持させることができる。
【００９６】
（１−５）動作及び効果
以上の構成において、不揮発性半導体記憶装置1では、複数のメモリセル列配線2a,2bと複数のワード線102a〜102hとに対しメモリセルトランジスタ103を行列状に配置し、所定の選択ワード線120の電圧と、所定の選択メモリセル列配線18aの電圧との電圧差を基に、選択ワード線120及び選択メモリセル列配線18aとが交差する選択メモリセルトランジスタ115にデータを書き込むことができる。
【００９７】
ここで、本発明の不揮発性半導体記憶装置1では、メモリセルトランジスタ103への電圧印加を制御するＰ型ＭＯＳトランジスタ9a,9b,9c,9dを、メモリセル列配線2a,2bに設け、そのうち選択メモリセルトランジスタ115に電荷を蓄積させてデータを書き込む際、非選択メモリセル列配線18bの書き込み禁止電圧がかかるＰ型ＭＯＳトランジスタ9bを、Ｐ側ゲート電圧によりオン状態にさせ、選択ワード線120と交差する非選択メモリセルトランジスタ116に、書き込み禁止電圧を印加するようにした。
【００９８】
この際、不揮発性半導体記憶装置1では、非選択メモリセル列配線18bに印加される書き込み禁止電圧よりも、Ｐ型ＭＯＳトランジスタ9bのしきい値電圧｜Ｖthp｜だけ低いＰ側ゲート電圧をＰ型ＭＯＳトランジスタ9bに印加することで、当該Ｐ型ＭＯＳトランジスタ9bをオン状態に切り換えることができるので、Ｐ側ゲート電圧を書き込み禁止電圧よりも低く設定し得、その分だけデータ書き込み動作時に低電圧化を図ることができる。
【００９９】
また、この不揮発性半導体記憶装置1では、第１選択ゲート線108aに印加されるＰ側ゲート電圧が、選択メモリセル列配線18aの上位ビット線7aに印加される電圧値（この場合は0［V］）以上に調整されていることから、非選択メモリセル列配線18b側のＰ型ＭＯＳトランジスタ9bをオン状態にさせつつ、選択メモリセル列配線18a側のＰ型ＭＯＳトランジスタ9aをオフ状態とし、さらには当該Ｐ型ＭＯＳトランジスタ9aの基板及びゲート間の電圧差を低減させてゲート絶縁膜に印加される電界を緩和させることができる。
【０１００】
さらに、この不揮発性半導体記憶装置1では、メモリセルトランジスタ103への電圧印加を制御するＮ型ＭＯＳトランジスタ15a,15b,15c,15dを、Ｐ型ＭＯＳトランジスタ9a,9b,9c,9dとは別にメモリセル列配線2a,2bに設けるようにした。そして、不揮発性半導体記憶装置1では、選択メモリセルトランジスタ115にデータを書き込む際、Ｐ型ＭＯＳトランジスタ9bに印加されるＰ側ゲート電圧とは別に、第２選択ゲート線113aからＮ型ＭＯＳトランジスタにＮ側ゲート電圧を印加し、選択メモリセル列配線のＮ型ＭＯＳトランジスタをオン状態にさせ、当該Ｎ型ＭＯＳトランジスタ15aから選択メモリセルトランジスタ115に書き込み電圧を印加するようにした。
【０１０１】
このように、不揮発性半導体記憶装置1では、Ｐ型ＭＯＳトランジスタ9bをオン状態とするＰ側ゲート電圧と、Ｎ型ＭＯＳトランジスタ15aをオン状態とするＮ側ゲート電圧とを、それぞれオン状態可能な低い電圧値に設定でき、かくして、選択メモリセルトランジスタ115に電荷を蓄積する際の電圧を従来よりも低減させる等、自由に設定し得る。
【０１０２】
また、この不揮発性半導体記憶装置1では、選択メモリセル列配線18aのＮ型ＭＯＳトランジスタ15aに、第２選択ゲート線113aからＮ側ゲート電圧を別途印加させるようにしたことで、Ｐ型ＭＯＳトランジスタ9aに印加されるＰ側ゲート電圧の電圧値に拘束されることなく、当該Ｎ型ＭＯＳトランジスタ15aをオン状態可能となる種々の低電圧に、Ｎ側ゲート電圧を調整し得る。この不揮発性半導体記憶装置1では、第２選択ゲート線113aに印加されるＮ側ゲート電圧が、非選択メモリセル列配線18bの上位ソース線12bに印加される電圧値（この場合は8［V］）以下に調整されていることから、選択メモリセル列配線18a側のＮ型ＭＯＳトランジスタ15aをオン状態にさせつつ、非選択メモリセル列配線18b側のＮ型ＭＯＳトランジスタ15bをオフ状態とし、さらには当該Ｎ型ＭＯＳトランジスタ15bの基板及びゲート間の電圧差を低減させてゲート絶縁膜に印加される電界を緩和させることができる。
【０１０３】
実際上、この実施の形態の場合、不揮発性半導体記憶装置1では、メモリブロック10aにおいて、上位ビット線7aと下位ビット線8aとの間にＰ型ＭＯＳトランジスタ9aを設けるとともに、上位ソース線12aと下位ソース線13aとの間にＮ型ＭＯＳトランジスタ15aを設けるようにした。
【０１０４】
そして、このような構成を各メモリブロック10a,10b,10c,10dに有することで、不揮発性半導体記憶装置1では、選択メモリセルトランジスタ115にデータを書き込む際、非選択メモリセル列配線18bのＰ型ＭＯＳトランジスタ9bをオン状態にさせて当該Ｐ型ＭＯＳトランジスタ9bから下位ビット線8bを介して非選択メモリセルトランジスタ116に書き込み禁止電圧を印加できる。また、これと同時に、選択メモリセル列配線18aでは、Ｎ型ＭＯＳトランジスタ15aをオン状態にさせて当該Ｎ型ＭＯＳトランジスタ15aから下位ソース線13aを介して選択メモリセルトランジスタ115に書き込み電圧を印加できる。
【０１０５】
ここで、不揮発性半導体記憶装置1では、選択ワード線120にＶＷ１として12［V］の書き込みゲート電圧を印加し、非選択ワード線121にＶＷ２として4［V］の書き込み禁止ゲート電圧を印加して、電圧条件をＶＷ１−ＶＷ２＜9［V］に設定し、ワード線102a〜102hの周辺回路がコントロールすべき電圧差を9［V］より小さくしたことで、ゲート絶縁層が厚い特別なＭＯＳトランジスタを周辺回路に用いることなく、ゲート絶縁層が13［nm］未満のＭＯＳトランジスタ（図示せず）を周辺回路に用いることができる。
【０１０６】
また、不揮発性半導体記憶装置1では、非選択メモリセル列配線18bの上位ビット線7bにＶＢ１として8［V］の書き込み禁止電圧を印加し、選択メモリセル列配線18aの上位ビット線7aにＶＢ２として0［V］の書き込み電圧を印加して、電圧条件をＶＢ１−ＶＢ２＜9［V］に設定し、上位ビット線7a,7bの周辺回路がコントロールすべき電圧差を9［V］より小さくしたことで、ゲート絶縁層が厚い特別なＭＯＳトランジスタを周辺回路に用いることなく、ゲート絶縁層が13［nm］未満のＭＯＳトランジスタ（図示せず）を周辺回路に用いることができる。
【０１０７】
また、不揮発性半導体記憶装置1では、非選択メモリセル列配線18bの上位ビット線7bにＶＢ２として8［V］の書き込み禁止電圧を印加し、Ｐ型ＭＯＳトランジスタ9aのゲート電圧を調整して、書き込み禁止電圧よりもＰ型ＭＯＳトランジスタ9bのゲート基板間電圧ＶＧＷを低くし、電圧条件をＶＢ２＞ＶＧＷに設定され得る。このようにして不揮発性半導体記憶装置1では、Ｐ型ＭＯＳトランジスタ9bに印加する電圧を抑制し、Ｐ型ＭＯＳトランジスタ9bにおけるゲート及び半導体基板間のゲート絶縁層の膜厚を13［nm］未満に形成することができる。
【０１０８】
ここで、Ｐ型ＭＯＳトランジスタ9a,9bの基板電圧が8Vでゲート電圧に7Vを印加してオン状態にした場合には、Ｐ型ＭＯＳトランジスタ9a,9bのゲート基板間電圧は1Vとなり、Ｐ型ＭＯＳトランジスタ9a,9bのゲート絶縁膜にかかる電界を大幅に低減できる。同様に、Ｎ型ＭＯＳトランジスタ15a,15bの基板電圧が0Vでゲート電圧に1Vを印加してオン状態にした場合には、Ｎ型ＭＯＳトランジスタ15a,15bのゲート基板間電圧は1Vとなり、Ｎ型ＭＯＳトランジスタ15a,15bのゲート絶縁膜にかかる電界を大幅に低減できる。この結果、ゲート絶縁膜の信頼性を大きく向上することができる。また、このように不揮発性半導体記憶装置1では、Ｎ型ＭＯＳトランジスタ15a,15bに印加する電圧をも抑制し得ることから、Ｎ型ＭＯＳトランジスタ15aにおけるゲート及び半導体基板間のゲート絶縁層の膜厚も13［nm］未満に形成することができる。
【０１０９】
すなわち、従来のように、書き込み電圧と書き込み禁止電圧の両方を、Ｎ型ＭＯＳトランジスタ又はＰ型ＭＯＳトランジスタのいずれか１つのタイプのＭＯＳトランジスタから印加していた場合は、このような大幅な電界緩和はなし得ない。これに対して本願発明では、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを併用することがゲート絶縁膜の信頼性向上に大きく寄与し得るものである。
【０１１０】
なお、図４に示した消去動作において、第２選択ゲート線113aに0［V］を印加し、Ｎ型ＭＯＳトランジスタ15a,15bのゲート電圧を0［V］とした例を示した。しかし、消去ブロックのＰウェルPW1は9［V］であるため、この中に形成されるＮ型ＭＯＳトランジスタ15a,15bのゲート電圧は、0［V］より高い電圧の方が、ゲート基板間電圧が低くなり、Ｎ型ＭＯＳトランジスタ15a,15bのゲート絶縁膜にかかる電界を低減できる。このため、例えば、第２選択ゲート線113aには4［V］などの電圧を印加してもよい。
【０１１１】
以上の構成によれば、不揮発性半導体記憶装置1では、選択メモリセルトランジスタ115に電荷を蓄積させる際、非選択メモリセルトランジスタ116へ書き込み禁止電圧を印加するＰ型ＭＯＳトランジスタ9bをオンオフ動作させるＰ側ゲート電圧とは別に、Ｎ側ゲート電圧でオンオフ動作し、当該Ｐ型ＭＯＳトランジスタ9bとは逆極性でなるＮ型ＭＯＳトランジスタ15aを設けるようにした。
【０１１２】
これにより、不揮発性半導体記憶装置1では、Ｐ型ＭＯＳトランジスタ9bをオン状態とするＰ側ゲート電圧と、Ｎ型ＭＯＳトランジスタ15aをオン状態とするＮ側ゲート電圧とをそれぞれ個別に調整でき、例えばＰ型ＭＯＳトランジスタ9a及びＮ型ＭＯＳトランジスタ15aがオン状態可能な極力低い電圧値にＰ側ゲート電圧及びＮ側ゲート電圧をそれぞれ設定して従来よりも電圧を低減させる等、選択メモリセルトランジスタ115に電荷を蓄積する際の電圧を自由に設定し得る。
【０１１３】
また、この不揮発性半導体記憶装置1では、選択ワード線120と交差する非選択メモリセルトランジスタ116への書き込み禁止電圧の印加を、書き込み禁止電圧がかかるＰ型ＭＯＳトランジスタ9bをオン状態にして行うようにしたことから、Ｐ型ＭＯＳトランジスタ9bをオン状態にする際のＰ側ゲート電圧を書き込み禁止電圧より低く抑えることができ、その分だけ従来よりも選択メモリセルトランジスタ115に電荷を蓄積する際の電圧を低減し得る。
【０１１４】
さらに、不揮発性半導体記憶装置1では、書き込み電圧を選択メモリセル列配線18aに印加するＮ型ＭＯＳトランジスタ15aのＮ側ゲート電圧を、Ｐ側ゲート電圧とは別に種々の低電圧に調整することもできる。
【０１１５】
このように、この不揮発性半導体記憶装置1では、選択メモリセルトランジスタ115に電荷を蓄積させる際、電圧の高い書き込み禁止電圧をＰ型ＭＯＳトランジスタ9bから印加し、電圧の低い書き込み電圧をＮ型ＭＯＳトランジスタ15aから印加して、選択メモリセルトランジスタ115又は非選択メモリセルトランジスタ116へ電圧を印加する役割分担を、Ｐ型ＭＯＳトランジスタ9b及びＮ型ＭＯＳトランジスタ15aに分けたことで、Ｐ型ＭＯＳトランジスタ9b及びＮ型ＭＯＳトランジスタ15aそれぞれのゲート電圧やソース電圧を個別に調整でき、最終的にゲート基板間電圧を低く抑えることができる。
【０１１６】
なお、上述した実施の形態においては、例えば上位ビット線7aと、下位ビット線8aと、上位ソース線12aと、下位ソース線13aとを全て列方向へ向けて配置したメモリセル列配線2aを適用した場合について述べたが、本発明はこれに限らず、例えば上位ビット線7aと、下位ビット線8aと、下位ソース線13aとに直交する行方向に上位ソース線を配置させたメモリセル列配線等、メモリセルトランジスタ103や、Ｐ型ＭＯＳトランジスタ9a及びＮ型ＭＯＳトランジスタ15aの配置状況に応じて、これら上位ビット線7a、下位ビット線8a、上位ソース線12a及び下位ソース線13aを列方向又は行方向に適宜配置させた種々のメモリセル列配線を適用してもよい。
【０１１７】
（１−６）第１の実施の形態による不揮発性半導体記憶装置の書き込み動作の変形例
なお、上述した実施の形態においては、選択メモリセルトランジスタにデータを書き込む際、Ｎ型ＭＯＳトランジスタには、ＶＢ１＋｜Ｖｔｈｎ｜以上（ＶＢ１は選択メモリセル列配線の電圧（書き込み電圧）、ＶｔｈｎはＮ型ＭＯＳトランジスタのしきい値電圧）のＮ側ゲート電圧を印加し、Ｐ型ＭＯＳトランジスタには、ＶＢ２−｜Ｖｔｈｐ｜以下（ＶＢ２は非選択メモリセル列配線の電圧（書き込み禁止電圧）、ＶｔｈｐはＰ型ＭＯＳトランジスタのしきい値電圧）のＰ側ゲート電圧を印加する不揮発性半導体記憶装置として、Ｎ型ＭＯＳトランジスタ15aには、ＶＢ１＋｜Ｖｔｈｎ｜以上である8［V］のＮ側ゲート電圧を印加し、Ｐ型ＭＯＳトランジスタ9bには、ＶＢ２−｜Ｖｔｈｐ｜以下である0［V］のＰ側ゲート電圧を印加する不揮発性半導体記憶装置1を適用した場合について述べたが、本発明はこれに限らず、Ｎ型ＭＯＳトランジスタに印加されるＮ側ゲート電圧が、ＶＢ１＋｜Ｖｔｈｎ｜以上のであって、かつＰ型ＭＯＳトランジスタに印加されるＰ側ゲート電圧が、ＶＢ２−｜Ｖｔｈｐ｜以下であれば、その他種々のＮ側ゲート電圧及びＰ側ゲート電圧を印加してもよい。
【０１１８】
また、上述した実施の形態においては、選択メモリセルトランジスタに電荷を蓄積させる際の関係式、ＶＷ１−ＶＷ２＜9［V］（ＶＷ１は選択ワード線の蓄積ゲート電圧、ＶＷ２は非選択ワード線の蓄積禁止ゲート電圧）として、選択ワード線120にＶＷ１として12［V］の書き込みゲート電圧を印加し、非選択ワード線121にＶＷ２として4［V］の書き込み禁止ゲート電圧を印加して、その電圧差が9［V］未満の条件を満たすようにした場合について説明したが、本発明はこれに限らず、上記ＶＷ１−ＶＷ２＜9［V］の条件を満たせば、選択ワード線及び非選択ワード線に印加する電圧値を種々の電圧値に設定してもよい。
【０１１９】
また、上述した実施の形態においては、選択メモリセルトランジスタに電荷を蓄積させる際の関係式、ＶＢ１−ＶＢ２＜9［V］（ＶＢ１は選択メモリセル列配線の電荷蓄積電圧、ＶＢ２は非選択メモリセル列配線の電荷蓄積禁止電圧）として、非選択メモリセル列配線18bの上位ビット線7bにＶＢ１として8［V］の書き込み禁止電圧を印加し、選択メモリセル列配線18aの上位ビット線7aにＶＢ２として0［V］の書き込み電圧を印加して、その電圧差が9［V］未満の条件を満たすようにした場合について述べたが、本発明はこれに限らず、上記ＶＢ１−ＶＢ２＜9［V］の条件を満たせば、選択メモリセル列配線18a及び非選択メモリセル列配線18bに印加する電圧値を種々の電圧値としてもよい。
【０１２０】
また、上述した実施の形態においては、選択メモリセルトランジスタに電荷を蓄積させる際、非選択メモリセル列配線のソース線には、非選択メモリセル列配線のビット線に印加される電圧値以下であって、かつ、Ｎ型ＭＯＳトランジスタに印加されるＮ側ゲート電圧からＮ型ＭＯＳトランジスタのしきい値電圧Ｖｔｈｎを減算した電圧値以上の電圧が印加されているようにした場合について述べたが、本発明はこれに限らず、例えば、選択メモリセルトランジスタに電荷を蓄積させる際、選択メモリセル列配線のビット線には、選択メモリセル列配線のソース線に印加される電圧値より大きく、かつ、Ｐ型ＭＯＳトランジスタに印加されるＰ側ゲート電圧から該Ｐ型ＭＯＳトランジスタのしきい値電圧Ｖｔｈｐを加算した電圧値以下の電圧が印加されるか、或いは、選択メモリセルトランジスタに電荷を蓄積させる際、非選択メモリセル列配線のソース線がオープン状態であるか、或いは、選択メモリセルトランジスタに電荷を蓄積させる際、選択メモリセル列配線のビット線がオープン状態であるとの条件のいずれかを満たすようにしてもよい。
【０１２１】
（１−６−１）第１変形例の書き込み動作
例えば、図２との対応部分に同一符号を付して示す図５において、25は第１変形例の書き込み動作を実行する不揮発性半導体記憶装置を示す。この不揮発性半導体記憶装置25は、データを書き込む際において、非選択メモリセル列配線18bのＰ型ＭＯＳトランジスタ9bをオン状態とするＰ側ゲート電圧の電圧値と、選択メモリセル列配線18aのＮ型ＭＯＳトランジスタ15aをオン状態とさせるＮ側ゲート電圧の電圧値とが、上述した不揮発性半導体記憶装置1と相違している。
【０１２２】
因みに、図５は、図２と同様に、不揮発性半導体記憶装置25の４つのメモリブロック10a,10b,10c,10dのうち、例えば第１列第１行目のメモリブロック10aを選択ブロック117とし、この選択ブロック117の第１行目のメモリセルトランジスタ103だけを選択メモリセルトランジスタ115として、他の残り３つのメモリブロック10b,10c,10d全てを非選択ブロック118としたときの各箇所の電圧を示したものである。
【０１２３】
実際上、データの書き込み動作を実行する際、不揮発性半導体記憶装置25では、選択ブロック行において共通する第１選択ゲート線108aに8［V］未満のＰ側ゲート電圧を印加し得る。ここで、この8［V］未満のＰ側ゲート電圧ＶＧＰは、非選択メモリセル列配線18bの上位ビット線7bに印加される書き込み禁止電圧の8［V］と、この非選択メモリセル列配線18bのＰ型ＭＯＳトランジスタ9bのしきい値電圧Ｖｔｈｐとから設定された電圧値であり、当該Ｐ型ＭＯＳトランジスタ9bがオン状態となる条件、すなわち、書き込み禁止電圧8［V］−｜Ｖｔｈｐ｜＞ＶＧＰの条件のもとで設定された電圧値（例えば7［V］）である。
【０１２４】
非選択メモリセル列配線18bの上位ビット線7bからドレインに8［V］の書き込み禁止電圧が印加されたＰ型ＭＯＳトランジスタ9bは、8［V］未満のＰ側ゲート電圧ＶＧＰが印加されることでオン状態となり、選択ワード線120と交差する非選択メモリセル列配線18bの下位ビット線8bに対し、8［V］の書き込み禁止電圧を印加し得る。このとき、非選択メモリセル列配線18bでは、上位ソース線12bから8［V］が印加され、第２選択ゲート線113aから1［V］が印加されていることから、Ｎ型ＭＯＳトランジスタ15bがオフ状態になり、下位ソース線13bが下位ビット線8bと同じ電位となる。
【０１２５】
これにより、選択ワード線120と、非選択メモリセル列配線18bの下位ビット線8bとが交差する非選択メモリセルトランジスタ116では、選択ワード線120から制御ゲートに高電圧の12［V］のゲート電圧が印加されるものの、非選択メモリセル列配線18bの上位ビット線7bからＰ型ＭＯＳトランジスタ9bを介して8［V］の書き込み禁止電圧が一端に印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。
【０１２６】
また、この際、不揮発性半導体記憶装置25では、選択ブロック行において共通する第２選択ゲート線113aに0［V］を超えるＮ側ゲート電圧を印加し得る。ここで、この0［V］を超えるＮ側ゲート電圧ＶＧＮは、選択メモリセル列配線18aの上位ソース線12aに印加される書き込み電圧の0［V］と、この選択メモリセル列配線18aのＮ型ＭＯＳトランジスタ15aのしきい値電圧Ｖｔｈｎとから設定された電圧値であり、当該Ｎ型ＭＯＳトランジスタ15aがオン状態となる条件、すなわち、書き込み禁止電圧0［V］＋｜Ｖｔｈｎ｜＜ＶＧＮの条件のもとで設定された電圧値（例えば1［V］）である。
【０１２７】
選択メモリセル列配線18aの上位ソース線12aからソースに0［V］の書き込み電圧が印加されたＮ型ＭＯＳトランジスタ15aは、0［V］を超えるＮ側ゲート電圧ＶＧＮが印加されることでオン状態となり、選択ワード線120と交差する選択メモリセル列配線18aの下位ソース線13aに対し、0［V］の書き込み電圧を印加し得る。このとき、選択メモリセル列配線18aでは、上位ビット線7aから0［V］が印加され、第１選択ゲート線108aから7［V］が印加されていることから、Ｐ型ＭＯＳトランジスタ9aがオフ状態になり、下位ビット線8aが、書き込み電圧が印加されている下位ソース線13aと同じ電圧となる。
【０１２８】
かくして、選択ワード線120と、選択メモリセル列配線18aの下位ソース線13aとが交差する選択メモリセルトランジスタ115では、選択ワード線120から制御ゲートに高電圧の12［V］のゲート電圧が印加され、かつ選択メモリセル列配線18aのＮ型ＭＯＳトランジスタ15aを介して下位ソース線13aから他端に、0［V］の書き込み電圧が印加される。これにより選択メモリセルトランジスタ115では、制御ゲート及びチャネル領域間の電圧差が大きくなり、その結果、量子トンネル効果が発生し、チャネル領域から電荷蓄積層に電荷が注入され得る。
【０１２９】
かくして、この不揮発性半導体記憶装置25でも、非選択メモリセル列配線18bの非選択メモリセルトランジスタ116に書き込み禁止電圧を印加するために、第１選択ゲート線108aに印加するＰ側ゲート電圧を、従来よりも格段的に低減できる。また、この不揮発性半導体記憶装置25でも、選択メモリセル列配線18aの選択メモリセルトランジスタ115をオン状態とするための第２選択ゲート線113aに印加するＮ側ゲート電圧を従来よりも格段的に低減させることができる。
【０１３０】
（１−６−２）第２変形例の書き込み動作
図２との対応部分に同一符号を付して示す図６において、27は第２変形例の書き込み動作を実行する不揮発性半導体記憶装置を示す。この不揮発性半導体記憶装置27は、データの書き込み動作時、非選択メモリセル列配線18bのＰ型ＭＯＳトランジスタ9bをオン状態とするＰ側ゲート電圧の電圧値と、選択メモリセル列配線18aのＮ型ＭＯＳトランジスタ15aをオン状態とさせるＮ側ゲート電圧の電圧値とが、上述した不揮発性半導体記憶装置1,25とは相違している。
【０１３１】
実際上、この不揮発性半導体記憶装置27では、データの書き込み動作時、非選択メモリセル列配線18bのＰ型ＭＯＳトランジスタ9bをオン状態にするＰ側ゲート電圧の電圧値と、選択メモリセル列配線18aのＮ型ＭＯＳトランジスタ15aをオン状態にするＮ側ゲート電圧の電圧値とが同じ電圧値に設定されている。
【０１３２】
因みに、図６は、図２及び図５と同様に、４つのメモリブロック10a,10b,10c,10dのうち、例えば第１列第１行目のメモリブロック10aを選択ブロック117とし、この選択ブロック117の第１行目のメモリセルトランジスタ103だけを選択メモリセルトランジスタ115として、他の残り３つのメモリブロック10b,10c,10d全てを非選択ブロック118としたときの各箇所の電圧を示したものである。
【０１３３】
実際上、この不揮発性半導体記憶装置27は、同じ電圧値のＰ側ゲート電圧及びＮ側ゲート電圧を、同一の電圧発生元からＰ型ＭＯＳトランジスタ9b及びＮ型ＭＯＳトランジスタ15aにそれぞれ印加し得、Ｐ型ＭＯＳトランジスタ9b及びＮ型ＭＯＳトランジスタ15aの電圧印加手段を共通化し得る。かくして、この実施の形態による不揮発性半導体記憶装置27では、Ｐ型ＭＯＳトランジスタ9bへＰ側ゲート電圧を印加する電圧印加手段とは別に、Ｎ型ＭＯＳトランジスタ15aにＮ側ゲート電圧を印加する電圧印加手段を設ける必要がない分、装置全体の構成を簡素化し得る。
【０１３４】
因みに、図６において、29aはＰ型ＭＯＳトランジスタ9a,9bのゲート電圧の生成回路を示し、29bはＮ型ＭＯＳトランジスタ15a,15bのゲート電圧の生成回路を示す。インバータの上部から入る電源がインバータのＰ型ＭＯＳトランジスタのソース電源であり、インバータの下部から入る電源がインバータのＮ型ＭＯＳトランジスタのソース電源である。
【０１３５】
Ｐ型ＭＯＳトランジスタ9a,9bのゲート電圧は、オフ状態のとき8［V］であり、オン状態のとき4［V］である。このため生成回路29aのインバータは、8［V］と4［V］の電源で構成されており、選択ブロック行となるとき4［V］を出力し、非選択ブロック行となるとき8［V］を出力し得る。
【０１３６】
同様に、Ｎ型ＭＯＳトランジスタのゲート電圧は、オフ状態のとき0［V］であり、オン状態のとき4［V］である。このため生成回路29bのインバータは、4［V］と0［V］の電源で構成されており、選択ブロック行となるとき4［V］を出力し、非選択ブロック行となるとき0［V］を出力し得る。そして、このようにＰ型ＭＯＳトランジスタ9a,9bとＮ型ＭＯＳトランジスタ15a,15bのオン状態のゲート電圧を4Vに揃えたことで、これらの生成回路29a,29bは8［V］と4［V］と0［V］の電源だけで構成し得るものである。
【０１３７】
この場合、不揮発性半導体記憶装置27では、選択ブロック行において共通する第１選択ゲート線108aに、例えば4［V］のＰ側ゲート電圧を印加し得る。因みに、この4［V］のＰ側ゲート電圧ＶＧＰは、非選択メモリセル列配線18bの上位ビット線7bに印加される書き込み禁止電圧の8［V］と、この非選択メモリセル列配線18bのＰ型ＭＯＳトランジスタ9bのしきい値電圧Ｖｔｈｐとから設定された電圧値であり、当該Ｐ型ＭＯＳトランジスタ9bがオン状態となる条件、すなわち、書き込み禁止電圧8［V］−｜Ｖｔｈｐ｜＞ＶＧＰの条件を満たす電圧値である。
【０１３８】
因みに、この実施の形態の場合、不揮発性半導体記憶装置27では、Ｐ型ＭＯＳトランジスタ9bが形成される半導体基板たるＮウェルの電圧が調整されており、当該Ｎウェルに例えば8［V］が印加され、書き込み禁止電圧ＶＢ２＞ＶＧＷ（ＶＧＷは、Ｐ型ＭＯＳトランジスタ9bのゲート及び半導体基板間のゲート基板間電圧））の条件を満たすように設定されている。なお、メモリブロック10a,10bのメモリセルトランジスタ103及びＮ型ＭＯＳトランジスタ15a,15bが形成されるＰウェルは、0［V］に調整されている。
【０１３９】
非選択メモリセル列配線18bの上位ビット線7bからソースに8［V］の書き込み禁止電圧が印加されたＰ型ＭＯＳトランジスタ9bは、4［V］のＰ側ゲート電圧ＶＧＰが印加されることでオン状態となり、選択ワード線120と交差する非選択メモリセル列配線18bの下位ビット線8bに対し、8［V］の書き込み禁止電圧を印加し得る。このとき、非選択メモリセル列配線18bでは、上位ソース線12bから8［V］が印加され、第２選択ゲート線113aから4［V］が印加されていることから、Ｎ型ＭＯＳトランジスタ15bがオフ状態になり、下位ソース線13bが下位ビット線8bと同じ電位となる。
【０１４０】
これにより、選択ワード線120と、非選択メモリセル列配線18bの下位ビット線8bとが交差する非選択メモリセルトランジスタ116では、選択ワード線120から制御ゲートに高電圧の12［V］のゲート電圧が印加されるものの、非選択メモリセル列配線18bの上位ビット線7bからＰ型ＭＯＳトランジスタ9bを介して8［V］の書き込み禁止電圧が一端に印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。
【０１４１】
これに加えてこの際、不揮発性半導体記憶装置27では、選択ブロック行において共通する第２選択ゲート線113aに、第１選択ゲート線108aに印加されるＰ側ゲート電圧と同じ4［V］のＮ側ゲート電圧が印加され得る。因みに、この4［V］のＮ側ゲート電圧ＶＧＮは、選択メモリセル列配線18aの上位ソース線12aに印加される書き込み電圧の0［V］と、この選択メモリセル列配線18aのＮ型ＭＯＳトランジスタ15aのしきい値電圧Ｖｔｈｎとから設定された電圧値であり、当該Ｎ型ＭＯＳトランジスタ15aがオン状態となる条件、すなわち、書き込み禁止電圧0［V］＋｜Ｖｔｈｎ｜＜ＶＧＮの条件を満たす電圧値である。
【０１４２】
選択メモリセル列配線18aの上位ソース線12aからソースに0［V］の書き込み電圧が印加されたＮ型ＭＯＳトランジスタ15aは、4［V］のＮ側ゲート電圧ＶＧＮが印加されることでオン状態となり、選択ワード線120と交差する選択メモリセル列配線18aの下位ソース線13aに対し、0［V］の書き込み電圧を印加し得る。このとき、選択メモリセル列配線18aでは、上位ビット線7aから0［V］が印加され、第１選択ゲート線108aから4［V］が印加されていることから、Ｐ型ＭＯＳトランジスタ9aがオフ状態になり、下位ビット線8aが、書き込み電圧が印加されている下位ソース線13aと同じ電位となる。
【０１４３】
かくして、選択ワード線120と、選択メモリセル列配線18aの下位ソース線13aとが交差する選択メモリセルトランジスタ115では、選択ワード線120から制御ゲートに高電圧の12［V］のゲート電圧が印加され、かつ選択メモリセル列配線18aのＮ型ＭＯＳトランジスタ15aを介して下位ソース線13aから他端に、0［V］の書き込み電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が大きくなり、その結果、量子トンネル効果が発生し、チャネル領域から電荷蓄積層に電荷が注入され得る。
【０１４４】
以上の構成において、不揮発性半導体記憶装置27では、Ｐ型ＭＯＳトランジスタ9bに接続された第１選択ゲート線108aに印加するＰ側ゲート電圧と、Ｎ型ＭＯＳトランジスタ15aに接続された第２選択ゲート線113aへ印加するＮ側ゲート電圧とを同じ電圧値に設定できることから、第１選択ゲート線108a及び第２選択ゲート線113aへ電圧を印加する電圧印加手段を共通化させることができ、これら第１選択ゲート線108a及び第２選択ゲート線113a毎に電圧印加手段を別々に設ける場合に比べ、装置全体を簡素化し得る。
【０１４５】
また、この不揮発性半導体記憶装置27では、Ｐ型ＭＯＳトランジスタ9bへ印加するＰ側ゲート電圧を4［V］とし、Ｎ型ＭＯＳトランジスタ15aへ印加するＮ側ゲート電圧も4［V］とに設定できることから、上述した不揮発性半導体記憶装置1に比べて、書き込み動作におけるＰ側ゲート電圧及びＮ側ゲート電圧を格段的に低減できる。
【０１４６】
さらに、不揮発性半導体記憶装置27では、Ｐ型ＭＯＳトランジスタ9a,9bに印加させるＰ側ゲート電圧を4［V］とし、Ｎ型ＭＯＳトランジスタ15a,15bに印加されるＮ側ゲート電圧を4［V］として、上述した不揮発性半導体記憶装置1に比べて両者の電圧値を同じとして電圧差をなくすことができるので、その分だけ装置全体での電圧振幅を低減させることができる。
【０１４７】
なお、上述した第２変形例による書き込み動作の実施の形態においては、Ｐ型ＭＯＳトランジスタ9bへのＰ側ゲート電圧と、Ｎ型ＭＯＳトランジスタ15aへのＮ側ゲート電圧とが同じ電圧値であるため、同じ電圧印加手段により第１選択ゲート線108a及び第２選択ゲート線113aに電圧を印加するようにした場合について述べたが、本発明はこれに限らず、Ｐ型ＭＯＳトランジスタ9aへのＰ側ゲート電圧と、Ｎ型ＭＯＳトランジスタ15aへのＮ側ゲート電圧とが同じ電圧値であっても、異なる電圧印加手段により第１選択ゲート線108a及び第２選択ゲート線113aに電圧を別々に印加するようにしてもよい。
【０１４８】
また、上述した第２変形例による書き込み動作の実施の形態においては、選択メモリセル列配線18aのＮ型ＭＯＳトランジスタ15aがオン状態となり、書き込み電圧を下位ソース線13aに印加し、非選択メモリセル列配線18bのＰ型ＭＯＳトランジスタ9bがオン状態となり、書き込み禁止電圧を下位ビット線8bに印加し、さらにこの時、選択メモリセル列配線18aのＰ型ＭＯＳトランジスタ9aと非選択メモリセル列配線18bのＮ型ＭＯＳトランジスタ15bがオフ状態となることで、下位ビット線8aは下位ソース線13aと同電位になり得て、13bは8bと同電位になるようにした。
【０１４９】
この際、本発明では、選択メモリセル列配線18aのＰ型ＭＯＳトランジスタ9aがオフ状態になり得れば、上位ビット線7aに種々の電圧を印加してもよく、また、非選択メモリセル列配線18bのＮ型ＭＯＳトランジスタ15bがオフ状態になり得れば、上位ソース線12bに種々の電圧を印加してもよい。
【０１５０】
例えば、図６との対応部分に同一符号を付して示す図７のように、不揮発性半導体記憶装置31では、選択メモリセル列配線18aの上位ビット線7aに、例えば4［V］の選択ビット電圧ＶＢ１が印加され、選択メモリセル列配線18aのＰ型ＭＯＳトランジスタ9aをオフ状態とし得る。また、この際、不揮発性半導体記憶装置31は、一方の非選択メモリセル列配線18bの上位ソース線12bに、例えば4［V］の非選択ソース電圧ＶＳ１が印加され、非選択メモリセル列配線18bのＮ型ＭＯＳトランジスタ15bをオフ状態とし得る。
【０１５１】
ここで、この選択ビット電圧ＶＢ１は、選択メモリセル列配線18aの上位ビット線7aに印加される書き込み電圧以上であって、かつ選択メモリセル列配線18aのＰ型ＭＯＳトランジスタ9aに印加されるＰ側ゲート電圧ＶＧＰから、Ｐ型ＭＯＳトランジスタ9aのしきい値電圧｜Ｖｔｈp｜を加算した電圧値以下（すなわち、（ＶＧＰ+｜Ｖｔｈp｜）以下）の条件を満たす電圧値に設定されたものである。
【０１５２】
一方、非選択ソース電圧ＶＳ１は、非選択メモリセル列配線18bの上位ビット線7bに印加される書き込み禁止電圧未満であって、かつ非選択メモリセル列配線18bのＮ型ＭＯＳトランジスタ15bに印加されるＮ側ゲート電圧ＶＧＮから、Ｎ型ＭＯＳトランジスタ15bのしきい値電圧Ｖｔｈｎを減算した電圧値以上（すなわち、（ＶＧＮ−Ｖｔｈｎ）以上）の条件を満たす電圧値に設定されたものである。以上の構成においても、不揮発性半導体記憶装置31では上述した実施の形態と同様の効果を得ることができる。
【０１５３】
また、このように、本発明では、ゲート電圧に加え、ソース電圧の調節も可能であり、例えば上位ビット線7aに4［V］の選択ビット電圧ＶＢ１を印加し、上位ソース線12bに4［V］の非選択ソース電圧ＶＳ１を印加し得ることから、Ｐ型ＭＯＳトランジスタ9cに印加されるソース電圧及びゲート電圧の電圧差(この場合、ソース電圧4［V］-ゲート電圧8［V］＝電圧差4［V］)や、Ｎ型ＭＯＳトランジスタ15dに印加されるソース電圧及びゲート電圧の電圧差(この場合、ソース電圧4［V］-ゲート電圧0［V］＝電圧差4［V］)を小さくし得、Ｐ型ＭＯＳトランジスタ9c及びＮ型ＭＯＳトランジスタ15dのゲート絶縁膜にかかる電界を大幅に緩和でき、トランジスタの信頼性向上を実現できる。
【０１５４】
（２）第２の実施の形態
図１との対応部分に同一符号を付して示す図８において、35は第２の実施の形態による不揮発性半導体記憶装置を示し、図１に示す不揮発性半導体記憶装置1とはデータの書き込み動作時に用いるＮ型ＭＯＳトランジスタ36a,36b,36c,36dの配置位置が相違している。なお、ここでは、メモリブロック10a,10b,10c,10dは全て同一構成を有することから、説明の便宜上、メモリブロック10aに着目して以下説明する。
【０１５５】
この場合、例えばメモリセル列配線2aには、上位ビット線7aと下位ビット線8aとの間にＰ型ＭＯＳトランジスタ9a及びＮ型ＭＯＳトランジスタ36aが設けられ、下位ビット線8a上にＰ型ＭＯＳトランジスタ9aとＮ型ＭＯＳトランジスタ36aとが並んで配置されている。実際上、Ｐ型ＭＯＳトランジスタ9aは、上位ビット線7aと、Ｎ型ＭＯＳトランジスタ36aのソースとに、ソースが接続されているとともに、下位ビット線8aにドレインが接続されている。一方、Ｎ型ＭＯＳトランジスタ36aは、上位ビット線7aと、Ｐ型ＭＯＳトランジスタ9aのソースとに、ソースが接続されているとともに、下位ビット線8aにドレインが接続されている。
【０１５６】
また、この不揮発性半導体記憶装置35には、上位ソース線12aと下位ソース線13aとの間に、データの読み出し動作時及び消去動作時に用いるＮ型ＭＯＳトランジスタ37aが別途設けられている。なお、ソース線5a,5bに設けられたＮ型ＭＯＳトランジスタ37a,37b,37c,37dは、データの書き込み動作時、一律にオフ状態となり得る。因みに、図８は、図２と同様に、不揮発性半導体記憶装置35の４つのメモリブロック10a,10b,10c,10dのうち、例えば第１列第１行目のメモリブロック10aを選択ブロック117とし、この選択ブロック117の第１行目のメモリセルトランジスタ103だけを選択メモリセルトランジスタ115として、他の残り３つのメモリブロック10b,10c,10d全てを非選択ブロック118としたときの各箇所の電圧を示したものである。
【０１５７】
この場合、不揮発性半導体記憶装置35では、データの書き込み動作を実行する際、選択メモリセルトランジスタ115のゲートに接続された選択ワード線120に12［V］の書き込みゲート電圧を印加し、選択ワード線120以外の他の残りの非選択ワード線121に、書き込みゲート電圧より低い4［V］の書き込み禁止ゲート電圧が印加され得る。また、不揮発性半導体記憶装置35では、選択メモリセル列配線18aの上位ビット線7aに0［V］の書き込み電圧が印加されるとともに、非選択メモリセル列配線18bの上位ビット線7bに8［V］の書き込み禁止電圧が印加される。
【０１５８】
この際、選択メモリセル列配線18aの上位ソース線12aと、非選択メモリセル列配線18bの上位ソース線12bとには、読出し消去用のＮ型ＭＯＳトランジスタ37a,37b,37c,37dをそれぞれオフ状態とすべく0［V］の電圧が印加され得る。
【０１５９】
これに加えて、不揮発性半導体記憶装置35では、選択ブロック行にて共通する第１選択ゲート線108aに0［V］のＰ側ゲート電圧を印加するとともに、同じく選択ブロック行にて共通させている第２選択ゲート線113aに8［V］のＮ側ゲート電圧を印加し得る。この際、8［V］の書き込み禁止電圧が上位ビット線7bに印加された非選択メモリセル列配線18bでは、Ｐ型ＭＯＳトランジスタ9bが0［V］のＰ側ゲート電圧ＶＧＰによりオン状態となり、このときＮ型ＭＯＳトランジスタ36bが8［V］のＮ側ゲート電圧によりオフ状態となる。かくして、非選択メモリセル列配線18bでは、選択ワード線120と交差する非選択メモリセル列配線18bの下位ビット線8bに、上位ビット線7bからＰ型ＭＯＳトランジスタ9aを介して8［V］の書き込み禁止電圧が印加される。
【０１６０】
これにより、選択ワード線120と、非選択メモリセル列配線18bの下位ビット線8bとが交差する非選択メモリセルトランジスタ116では、選択ワード線120から制御ゲートに高電圧の12［V］のゲート電圧が印加されるものの、Ｐ型ＭＯＳトランジスタ9bを介して一端に8［V］の書き込み禁止電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。
【０１６１】
一方、0［V］の書き込み電圧が上位ビット線7aに印加された選択メモリセル列配線18aでは、Ｐ型ＭＯＳトランジスタ9aが0［V］のＰ側ゲート電圧ＶＧＰによりオフ状態となり、このときＮ型ＭＯＳトランジスタ36aが8［V］のＮ側ゲート電圧によりオン状態となる。かくして、選択メモリセル列配線18aでは、選択ワード線120と交差する選択メモリセル列配線18aの下位ビット線8aに、上位ビット線7aからＮ型ＭＯＳトランジスタ36aを介して0［V］の書き込み電圧を印加し得る。かくして、選択ワード線120と、選択メモリセル列配線18aの下位ビット線8aとが交差する選択メモリセルトランジスタ115では、選択ワード線120から制御ゲートに高電圧の12［V］のゲート電圧が印加され、かつ選択メモリセル列配線18aのＮ型ＭＯＳトランジスタ36aを介して下位ビット線8aから一端に、0［V］の書き込み電圧が印加されて、制御ゲート及びチャネル領域間の電圧差が大きくなり、その結果、量子トンネル効果が発生し、チャネル領域から電荷蓄積層に電荷が注入され得る。
【０１６２】
このように、第２の実施の形態による不揮発性半導体記憶装置35でも、上述した第１の実施の形態による不揮発性半導体記憶装置1と同様に、選択ワード線120と、選択メモリセル列配線18aの下位ビット線8aとが交差する選択メモリセルトランジスタ115の電荷蓄積層にだけ、電荷を蓄積させてデータを書き込むことができるとともに、その一方で他の全ての非選択メモリセルトランジスタ116の電荷蓄積層に電荷が蓄積させることなく、データの書き込みを防止し得る。このような構成でなる不揮発性半導体記憶装置35であっても、上述の実施の形態による不揮発性半導体記憶装置1と同様の効果を得ることができる。
【０１６３】
なお、上述した実施の形態においては、例えば上位ビット線7aと、下位ビット線8aと、上位ソース線12aと、下位ソース線13aとを全て同一の列方向に延びるように配置させたメモリセル列配線2aを適用した場合について述べたが、本発明はこれに限らず、上位ビット線と、下位ビット線と、上位ソース線と、下位ソース線とを異なる方向に延びるように配置させたメモリセル列配線を適用してよい。例えば、図８との対応部分に同一符号を付した図９に示す不揮発性半導体記憶装置41のように、例えば上位ビット線7a、下位ビット線8a及び下位ソース線13aを列方向に配置させ、上位ソース線42aを行方向に配置させてよい。このような不揮発性半導体記憶装置41であっても、図８に示す不揮発性半導体記憶装置35と同様に各箇所に電圧を印加することで、データの書き込み動作を実行し得、同様の効果を得ることができる。
【０１６４】
また、上述した実施の形態においては、Ｐ型ＭＯＳトランジスタ9a,9bに0［V］のＰ側ゲート電圧を印加し、Ｎ型ＭＯＳトランジスタ36a,36bに8［V］のＮ側ゲート電圧を印加するようにした場合について述べたが、本発明はこれに限らず、例えば上述した「（１−６）第１の実施の形態による不揮発性半導体記憶装置の書き込み動作の変形例」（この場合、「（１−６−１）第１変形例の書き込み動作」及び「（１−６−２）第２変形例の書き込み動作」も含む。以下同様）にて説明した種々の電圧値を、不揮発性半導体記憶装置35,41に用いるようにしてもよい。
【０１６５】
（３）第３の実施の形態
図８との対応部分に同一符号を付して示す図１０において、45は第３の実施の形態による不揮発性半導体記憶装置を示し、上述した不揮発性半導体記憶装置35とはデータの書き込み動作時に用いるＮ型ＭＯＳトランジスタ46a,46b,46c,46dの配置位置が相違している。この場合、例えばメモリセル列配線18aには、上位ビット線7aと下位ビット線8aとの間にＰ型ＭＯＳトランジスタ9aが設けられ、上位ビット線7aと下位ソース線13aとの間にＮ型ＭＯＳトランジスタ46aが設けられている。
【０１６６】
実際上、Ｐ型ＭＯＳトランジスタ9aは、上位ビット線7aと、Ｎ型ＭＯＳトランジスタ46aのソースとにソースが接続されているとともに、下位ビット線8aにドレインが接続されている。一方、Ｎ型ＭＯＳトランジスタ46aは、上位ビット線7aと、Ｐ型ＭＯＳトランジスタ9aのソースとにソースが接続されているとともに、下位ソース線13aにドレインが接続されている。
【０１６７】
因みに、この不揮発性半導体記憶装置45にも、上述した第２の実施の形態による不揮発性半導体記憶装置35と同様に、上位ソース線12aと下位ソース線13aとの間に、データの読み出し動作時及び消去動作時に用いるＮ型ＭＯＳトランジスタ37aが別途設けられている。なお、ソース線5a,5bに設けられたＮ型ＭＯＳトランジスタ37a,37b,37c,37dはデータの書き込み動作時は一律にオフ状態となり得る。因みに、図１０は、図２と同様に、不揮発性半導体記憶装置45の４つのメモリブロック10a,10b,10c,10dのうち、例えば第１列第１行目のメモリブロック10aを選択ブロック117とし、この選択ブロック117の第１行目のメモリセルトランジスタ103だけを選択メモリセルトランジスタ115として、他の残り３つのメモリブロック10b,10c,10d全てを非選択ブロック118としたときの各箇所の電圧を示したものである。
【０１６８】
この場合、不揮発性半導体記憶装置45では、データの書き込み動作を実行する際、選択メモリセルトランジスタ115の制御ゲートに接続された選択ワード線120に12［V］の書き込みゲート電圧を印加し、選択ワード線120以外の他の残り全ての非選択ワード線121に、書き込みゲート電圧より低い4［V］の書き込み禁止ゲート電圧が印加され得る。また、不揮発性半導体記憶装置45では、選択メモリセル列配線18aの上位ビット線7aに0［V］の書き込み電圧が印加されるとともに、非選択メモリセル列配線18bの上位ビット線7bに8［V］の書き込み禁止電圧が印加される。なお、選択メモリセル列配線18aの上位ソース線12aと、非選択メモリセル列配線18bの上位ソース線12bとには、読出し消去用のＮ型ＭＯＳトランジスタ37a,37bをオフ状態とすべく0［V］の電圧がそれぞれ印加され得る。
【０１６９】
これに加えて、不揮発性半導体記憶装置45では、選択ブロック行にて共通させている第１選択ゲート線108aに0［V］のＰ側ゲート電圧を印加するとともに、同じく選択ブロック行にて共通させている第２選択ゲート線113aに8［V］のＮ側ゲート電圧を印加し得る。8［V］の書き込み禁止電圧が上位ビット線7bに印加された非選択メモリセル列配線18bでは、Ｐ型ＭＯＳトランジスタ9bが0［V］のＰ側ゲート電圧ＶＧＰ印加されるによりオン状態となり、このときＮ型ＭＯＳトランジスタ46bが8［V］のＮ側ゲート電圧によりオフ状態となる。かくして、非選択メモリセル列配線18bでは、選択ワード線120と交差する非選択メモリセル列配線18bの下位ビット線8bに、Ｐ型ＭＯＳトランジスタ9bを介して8［V］の書き込み禁止電圧を印加し得る。
【０１７０】
これにより、選択ワード線120と、非選択メモリセル列配線18bの下位ビット線8bとが交差する非選択メモリセルトランジスタ116では、選択ワード線120から制御ゲートに高電圧の12［V］のゲート電圧が印加されるものの、非選択メモリセル列配線18bの上位ビット線7bからＰ型ＭＯＳトランジスタ9bを介して8［V］の書き込み禁止電圧が一端に印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。
【０１７１】
一方、0［V］の書き込み電圧が上位ビット線7aに印加された選択メモリセル列配線18aでは、Ｐ型ＭＯＳトランジスタ9aが0［V］のＰ側ゲート電圧ＶＧＰによりオフ状態となり、このときＮ型ＭＯＳトランジスタ46aが8［V］のＮ側ゲート電圧によりオン状態となる。かくして、選択メモリセル列配線18aでは、選択ワード線120と交差する選択メモリセル列配線18aの下位ソース線13aに、上位ビット線7aからＮ型ＭＯＳトランジスタ46aを介して0［V］の書き込み電圧を印加し得る。かくして、選択ワード線120と、選択メモリセル列配線18aの下位ソース線13aとが交差する選択メモリセルトランジスタ115では、選択ワード線120から制御ゲートに高電圧の12［V］のゲート電圧が印加され、かつ選択メモリセル列配線18aのＮ型ＭＯＳトランジスタ46aを介して下位ソース線13aから他端に、0［V］の書き込み電圧が印加され、制御ゲート及びチャネル領域間の電圧差が大きくなり、その結果、量子トンネル効果が発生し、チャネル領域から電荷蓄積層に電荷が注入され得る。
【０１７２】
このように、第３の実施の形態による不揮発性半導体記憶装置45でも、上述した第１の実施の形態による不揮発性半導体記憶装置1と同様に、選択ワード線120と、選択メモリセル列配線18aとが交差する選択メモリセルトランジスタ115の電荷蓄積層にだけ電荷を蓄積させてデータを書き込むことができるとともに、他の全ての非選択メモリセルトランジスタ116の電荷蓄積層に電荷が蓄積させることなく、データの書き込みを防止し得る。
【０１７３】
なお、上述した実施の形態においては、例えば上位ビット線7aと、下位ビット線8aと、上位ソース線12aと、下位ソース線13aとを全て同一の列方向に延びるように配置させたメモリセル列配線2aを適用した場合について述べたが、本発明はこれに限らず、上位ビット線と、下位ビット線と、上位ソース線と、下位ソース線とを異なる方向に延びるように配置させたメモリセル列配線を適用してよい。例えば、図１０との対応部分に同一符号を付した図１１に示す不揮発性半導体記憶装置50のように、上位ビット線7a、下位ビット線8a及び下位ソース線13aを列方向に配置させ、上位ソース線42a,42bを行方向に配置させてもよい。このような不揮発性半導体記憶装置50であっても、図１０に示す不揮発性半導体記憶装置45と同様に各箇所に電圧を印加することで、データの書き込み動作を実行し得、同様の効果を得ることができる。
【０１７４】
また、上述した実施の形態においては、Ｐ型ＭＯＳトランジスタ9a,9bに0［V］のＰ側ゲート電圧を印加し、Ｎ型ＭＯＳトランジスタ46a,46bに8［V］のＮ側ゲート電圧を印加するようにした場合について述べたが、本発明はこれに限らず、例えば上述した「（１−６）第１の実施の形態による不揮発性半導体記憶装置の書き込み動作の変形例」にて説明した種々の電圧値を、不揮発性半導体記憶装置45,50に用いるようにしてもよい。
【０１７５】
（４）不揮発性半導体記憶装置のウェル分割構造について
（４−１）ウェル分割構造
次に、例えば第１の実施の形態による不揮発性半導体記憶装置1のウェル分割構造について説明する。ここで、図１２は、上述した第１の実施の形態による不揮発性半導体記憶装置1と基本的構造が同じであるものの、行方向に配置されるメモリブロック56a,56b,56c,56dの数が、不揮発性半導体記憶装置1とは異なる不揮発性半導体記憶装置55を示し、この不揮発性半導体記憶装置55を上方から見た平面レイアウト構成を示した上面図である。図１２に示すように、不揮発性半導体記憶装置55には、長方形状のＮウェルNW1と、長方形状のＰウェルPW1とが長手方向を揃え隣接して配置された複数の単位ウェル構造W1,W2を備え、この単位ウェル構造W1,W2がディープＮウェルDNW上に設けられている。ディープＮウェルDNW上はＰ型半導体基板Psub（後述する図１３及び図１４）上に形成され、各ＮウェルNW1,NW2,…と電気的に接続しており、不連続なＰウェルPW1,PW2,…同士がＮウェルNW1,NW2,…により電気的に絶縁された構造となっている。なお、不揮発性半導体記憶装置55には、複数個からなるＰウェルPW1,PW2,…上に、メモリセルトランジスタが並んだメモリアレイが形成され得る。
【０１７６】
ここで、例えば単位ウェル構造W1には、１つのＮウェルNW1と１つのＰウェルPW1とに亘ってメモリブロック56a,56b,56c,56dが形成され得る。因みに、これら４つのメモリブロック56a,56b,56c,56dは、全て同一構成でなることから、１つのメモリブロック56bに着目して以下説明する。また、図１２では、メモリブロック56bが、図１に示す不揮発性半導体記憶装置1のメモリブロック10aと同一構成を有しており、図１との対応部分には同一符号を付して示す。
【０１７７】
実際上、このメモリブロック56bには、ＮウェルNW1にＰ型ＭＯＳトランジスタ9aが形成され、ＰウェルPW1に、複数のメモリセルトランジスタ（図示せず）が配置されたメモリセル形成領域59と、Ｎ型ＭＯＳトランジスタ15aとが形成されている。ＮウェルNW1上には、当該ＮウェルNW1の長手方向たる行方向に沿って第１選択ゲート線108aが配置されている。一方、ＰウェルPW1上には、第１選択ゲート線108aと平行に行方向へ延びる複数のワード線102a〜102dがメモリセル形成領域59上に配置され、これらワード線102a〜102dと平行に行方向へ延びる第２選択ゲート線113aがＮ型ＭＯＳトランジスタ15a上に配置され得る。
【０１７８】
また、ＮウェルNW1及びＰウェルPW1上には、列方向に並んで配置されたＰ型ＭＯＳトランジスタ9aと、複数のメモリセルトランジスタと、Ｎ型ＭＯＳトランジスタ15aとに沿って、上位ビット線7aと上位ソース線12aとが配置されている。なお、上位ソース線１２aの直下には図示しない下位ソース線が配置され、上位ビット線の直下には図示しない下位ビット線が配置されている。なお、この実施の形態の場合上位ソース線12aは、その配線幅が上位ビット線7aの配線幅よりも太く形成されており、ソース抵抗を下げてデータの読み出し動作時におけるデータ読出速度を向上し得るようになされている。
【０１７９】
図１３は、図１２のＡ−Ａ’部分の断面構成を含む不揮発性半導体記憶装置55の側断面図であり、メモリセル列配線2aに沿って単位ウェル構造W1に形成されたメモリブロック56bと、これと隣接する他の単位ウェル構造W2に形成されたメモリブロック56eとを示す。なお、ここでは、２つのメモリブロック56a,56eは同一構成を有することから、１つのメモリブロック56bに着目して以下説明する。図１３に示すように、ＰウェルPW1は、板状からなり、ディープＮウェルDNW上に設けられ、素子分離層60によりＮ型ＭＯＳトランジスタ形成領域61aと、メモリセル列形成領域61bとに区分けされている。
【０１８０】
Ｎ型ＭＯＳトランジスタ形成領域61aには、Ｎ型ＭＯＳトランジスタ15aが形成されており、Ｎ型ＭＯＳトランジスタ15aのソース領域62aに上位ソース線12aが接続され、ドレイン領域62bに下位ソース線13aが接続されている。また、Ｎ型ＭＯＳトランジスタ15aは、ソース領域62a及びドレイン領域62b間のチャネル層上にゲート絶縁層63を介してゲート64が形成され、このゲート64が第２選択ゲート線として機能する構成を有する。
【０１８１】
一方、ＰウェルPW1のメモリセル列形成領域61bには、複数のメモリセルトランジスタ103が形成されており、これらメモリセルトランジスタ103の一端領域66aに下位ソース線13aが接続されている。また、このメモリセルトランジスタ103には、一端領域66aと他端領域66b間のチャネル領域上にトンネル絶縁層68を介して電荷蓄積層69、層間絶縁層70及び制御ゲート71が順次積層された構成を有し、制御ゲート71がワード線の機能を有している。電荷蓄積層69としては例えば、離散的に電荷をトラップし得るシリコン窒化膜などを用いれば良く、SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)型と呼ばれるメモリセル構造となる。
【０１８２】
これに加えて、ディープＮウェルDNW上には、このＰウェルPW1とは分離させて素子分離層72を介しＮウェルNW1が設けられており、このＮウェルNW1にＰ型ＭＯＳトランジスタ9aが形成されている。ここで、図１４は、図１２のＢ−Ｂ’部分の断面構成を含む不揮発性半導体記憶装置55の側断面図であり、メモリセル列配線2aに沿って単位ウェル構造W1に形成されたメモリブロック56bと、これと隣接する他の単位ウェル構造W2に形成されたメモリブロック56eとを示す。なお、ここでは、２つのメモリブロック56a,56eは同一構成を有することから、ここでもメモリブロック56bに着目して以下説明する。
【０１８３】
図１４に示すように、ＮウェルNW1には、Ｐ型ＭＯＳトランジスタ9aが形成されており、Ｐ型ＭＯＳトランジスタ9aのドレイン領域74a及びソース領域74b間のチャネル層上にゲート絶縁層75を介してゲート76が形成され、このゲート76が第１選択ゲート線となっている。また、このＰ型ＭＯＳトランジスタ9aには、ソース領域74bに上位ビット線7aが接続されているとともに、ドレイン領域74aに下位ビット線8aが接続されている。なお、この下位ビット線8aは、ＰウェルPW1に形成されたメモリセルトランジスタ103の他端領域66bに接続されている。
【０１８４】
ここで、不揮発性半導体記憶装置55は、図１３及び図１４に示すように、下位ビット線8a及び下位ソース線13aがＮウェルNW1及びＰウェルPW1に対し、垂直方向にて最も近くに配置され、これら下位ビット線8a及び下位ソース線13aよりも上方に上位ソース線12aが配置され、さらにこの上位ソース線12aの上方に上位ビット線7aが配置された構成を有している。
【０１８５】
このような不揮発性半導体記憶装置55を製造する際には、先ず初めに、図１５に示すように、Ｐ型半導体基板Psub上にディープＮウェルDNWを形成し、その表面に長方形状でなる複数の単位ウェル構造W1,W2,…を表面に形成する。なお、単位ウェル構造W1,W2,…は全て同一構成を有しており、例えば単位ウェル構造W1は、ＮウェルNW1とＰウェルPW1とが順に並ぶように形成されている。
【０１８６】
次いで、図１６に示すように、ＮウェルNW1にＰ型ＭＯＳトランジスタ9aを形成し、ＰウェルPW1にメモリセルトランジスタ（図示せず）及びＮ型ＭＯＳトランジスタ15aを形成した後、Ｐ型ＭＯＳトランジスタ9aに第１選択ゲート線108aを接続させる。また、メモリセルトランジスタには制御ゲートにワード線102a〜102dを接続し、Ｎ型ＭＯＳトランジスタ15aにはゲートに第２選択ゲート線113aを接続する。
【０１８７】
次いで、Ｐ型ＭＯＳトランジスタ9aのドレイン領域74aと、メモリセルトランジスタの他端領域66bとに、下位ビット線8aを接続し、Ｎ型ＭＯＳトランジスタ15aのドレイン領域62bと、メモリセルトランジスタの一端領域66aに、下位ソース線13aを接続する。なお、この下位ビット線8a及び下位ソース線13aは、ワード線102a〜102dを跨ぐようにして形成される。
【０１８８】
次いで、図１７に示すように、Ｎ型ＭＯＳトランジスタ15aのソース領域62aに上位ソース線12aを接続させることで、下位ソース線13aの直上にて、この下位ソース線13aに沿うように上位ソース線12aを配置させる。最後に、図１５に示したように、Ｐ型ＭＯＳトランジスタ9aのソース領域74bに上位ビット線7aを接続させることで、下位ビット線8aの直上にて、この下位ビット線8aに沿うように上位ビット線7aを配置させて不揮発性半導体記憶装置55を製造し得る。
【０１８９】
（４−２）データ消去動作時におけるウェル分割構造に対する電圧印加について
次に、かかる構成でなる不揮発性半導体記憶装置55において、メモリセルトランジスタのデータを消去する際の単位ウェル構造W1,W2への電圧印加について以下説明する。図１３との対応部分に同一符号を付して示す図１８と、図１４との対応部分に同一符号を付して示す図１９では、メモリブロック56bを消去ブロックとし、他のメモリブロック56eを非消去ブロックとしたときの各箇所の電圧を示している。
【０１９０】
このように不揮発性半導体記憶装置55では、消去ブロックのデータのみを消去する場合、消去ブロックたるメモリブロック56bと、非消去ブロックたるメモリブロック56eとに共通するディープＮウェルDNWに9［V］の電圧が印加され得る。そして、消去ブロックでは、単位ウェル構造W1のうち、ＰウェルPW1に9［V］の消去電圧が印加されるとともに、ＮウェルNW1にも9［V］の電圧が印加され得る。因みに、この消去ブロックでは、Ｐ型ＭＯＳトランジスタ9aに9［V］のＰ側ゲート電圧が印加されてオフ状態とするとともに、Ｎ型ＭＯＳトランジスタ15aに0［V］が印加されてオフ状態となり、さらに全てのメモリセルトランジスタ103の制御ゲート71にも0［V］のゲート電圧が印加され得る。
【０１９１】
これにより消去ブロックでは、0［V］の制御ゲート71に対して、ＰウェルPW1が9［V］となり、ＰウェルPW1の電圧値のほうが高くなることから、メモリセルトランジスタ103の電荷蓄積層内に蓄積された電荷が電圧の高いＰウェルPW1に引き込まれ、当該電荷蓄積層から電荷が引き抜かれることで、データを消去し得るようになされている。かくして、この消去ブロックでは、ＰウェルPW1上に形成された全てのメモリセルトランジスタ103について一括してデータを消去し得るようになされている。この実施の形態では、9［V］で消去できる例を示したが、これは浮遊ゲートを用いたメモリセルに比べ、トンネル絶縁膜を薄くできるＳＯＮＯＳ型メモリならではの特徴であり、ＳＯＮＯＳ型メモリに本発明のアレイ構成を適用することにより、スイッチＭＯＳやメモリ周辺の回路において、そのＭＯＳのゲート絶縁膜を薄膜化、例えば13［nm］以下にすることができ、メモリモジュール面積の縮小や高速化に繋げることができる。なお浮遊ゲート型の場合には18［V］程度の電圧が報告されている。
【０１９２】
一方、データが消去されずに保持させる非消去ブロックでは、単位ウェル構造W2のうち、ＰウェルPW2に0［V］の消去禁止電圧が印加されるとともに、ＮウェルNW2に9［V］の電圧が印加され得る。因みに、この消去ブロックでは、Ｐ型ＭＯＳトランジスタ9eに9［V］のＰ側ゲート電圧が印加されてオフ状態とするとともに、Ｎ型ＭＯＳトランジスタ15eに0［V］が印加されてオフ状態となり、さらに全てのメモリセルトランジスタ103の制御ゲート71にも0［V］のゲート電圧が印加され得る。
【０１９３】
これにより、非消去ブロックでは、メモリセルトランジスタ103の制御ゲート71と、ＰウェルPW2との電圧差がなく、メモリセルトランジスタ103の電荷蓄積層に蓄積された電荷がＰウェルPW2側に引き寄せられることなく、データが書き込まれた状態を維持し得る。かくして、不揮発性半導体記憶装置55では、所望の消去ブロックのデータを消去できるとともに、当該消去ブロック以外の非消去ブロックのデータについては消去することなくそのまま保持させることができる。
【０１９４】
（４−３）他の実施の形態によるウェル分割構造を有する不揮発性半導体記憶装置ついて
（４−３−１）ウェル分割構造
なお、上述した実施の形態においては、図１２、図１３及び図１４に示すように、例えば一の行に並ぶメモリブロック56bを１つのＰウェルPW1に形成し、他の行に並ぶメモリブロック56eを他のＰウェルPW2に形成するようにした場合について述べたが、本発明はこれに限らず、例えば、一及び他の行のメモリブロック等その他種々の行数のメモリブロックを１つのＰウェルに形成するようにしてもよい。
【０１９５】
例えば、図１３との対応部分に同一符号を付して示す図２０や、図１４との対応部分に同一符号を付して示す図２１は、ディープＮウェルDNW上の１つのＰウェルPW5に対し、２行に配置された２つのメモリブロック82a,82bを形成した不揮発性半導体記憶装置81を示す。
【０１９６】
この場合、ディープＮウェルDNWには、中央にＰウェルPW5が配置され、このＰウェルPW5の両端にＮウェルNW1,NW2が配置され、当該ＰウェルPW5をＮウェルNW1,NW2にて挟み込むような構成が形成されている。実際上、一端のＮウェルNW1には、第１行目のメモリブロック82aを形成するＰ型ＭＯＳトランジスタ9aが形成されており、他端のＮウェルNW2には第２行目のメモリブロック82bを形成するＰ型ＭＯＳトランジスタ9eが形成されている。
【０１９７】
これらＮウェルNW1,Nw2に挟み込まれたＰウェルPW5には、ほぼ中央に素子分離層83が形成されており、この素子分離層83の一方の領域に、第１行目のメモリブロック82aを構成する複数のメモリセルトランジスタ103aと、Ｎ型ＭＯＳトランジスタ84aとが形成されている。また、この素子分離層83の他方の領域には、第２行目のメモリブロック82bを構成する複数のメモリセルトランジスタ103bと、Ｎ型ＭＯＳトランジスタ84eとが形成されている。なおPW6とPW7は、消去の対象となるブロックを含むPW5に対し、PW5と電気的に分離された隣接Ｐウェルを表す。
【０１９８】
このようにＰウェルPW5には、これら異なる行のメモリブロック82a,82bの複数のメモリセルトランジスタ103a,103bを素子分離層83だけを介して連続して設け、これらメモリセルトランジスタ103a,103bを２つのＮ型ＭＯＳトランジスタ84a,84eにより挟み込むように配置されている。これにより不揮発性半導体記憶装置81では、図１３及び図１４に示す不揮発性半導体記憶装置55と比べて、メモリブロック82a,82b間にＮウェルが不要となり、その分だけ構成を簡素化し得る。
【０１９９】
（４−３−２）他の実施の形態によるウェル分割構造におけるデータ消去動作時の電圧印加について
因みに、このような不揮発性半導体記憶装置81では、第１行目のメモリブロック82aと、第２行目のメモリブロック82bとが同じ１つのＰウェルPW5を共有するように形成されていても、例えば一方のメモリブロック82aを消去ブロックとし、他方のメモリブロック82bを非消去ブロックとすることもできる。
【０２００】
この場合、図２０との対応部分に同一符号を付して示す図２２と、図２１との対応部分に同一符号を付して示す図２３のように、不揮発性半導体記憶装置81では、ディープＮウェルDNWと、ＰウェルPW5と、ＮウェルNW1,NW2とにそれぞれ9［V］の消去電圧を印加する。また、この際、消去ブロックとするメモリブロック82aには、メモリセルトランジスタ103aの制御ゲート71に0［V］を印加し得る。これにより、消去ブロックでは、メモリセルトランジスタ103aの制御ゲート71よりもチャネル層（ＰウェルPW5）の電圧が高くなり、メモリセルトランジスタ103aの電荷蓄積層69内に蓄積された電荷がＰウェルPW5に引き込まれ、当該電荷蓄積層69内から電荷が引き抜かれて、電荷蓄積層69内に電荷が蓄積されていない状態になり得る。
【０２０１】
また、この際、消去ブロックと同じＰウェルPW5に形成された非消去ブロックたるメモリブロック82bでは、メモリセルトランジスタ103bの制御ゲート71に9［V］の消去禁止電圧を印加することで、ＰウェルPW5の電圧値と、制御ゲート71側の電圧値とを合わせ、当該消去禁止電圧によってメモリセルトランジスタ103bの電荷蓄積層69内に蓄積された電荷がＰウェルPW5に引き込まれることなく、電荷蓄積層69内に電荷が蓄積された状態を維持し得る。PW6及びPW7は消去非対象のブロックであり、その領域のワード線及びウェルには0[V]を印加して消去動作を阻止している。
【０２０２】
このように不揮発性半導体記憶装置81では、１つのＰウェルPW5に消去ブロックと非消去ブロックとが混在していても、メモリセルトランジスタ103a,103bの制御ゲート71に印加する電圧を制御することで、ＰウェルPW5を共有する複数のメモリブロック82a,82bのうち、例えばメモリブロック82aのみを消去ブロックとしてデータを消去し得るようになされている。
【０２０３】
（５）メモリセル列配線を構成する各配線の配置構成について
次に、不揮発性半導体記憶装置1に用いるメモリセル列配線について、このメモリセル列配線を構成する上位ビット線、下位ビット線、上位ソース線及び下位ソース線の具体的な配置構成について着目し、以下説明する。図２４は、連続的に設けられる複数のメモリセル列配線2g,2h,…のうち、メモリセル列配線2g,2hの縦断面構成を示す。
【０２０４】
この場合、例えばメモリセル列配線2g,2hは、上述した不揮発性半導体記憶装置1に設けたメモリセル列配線2a,2bと同一構成でなり、説明の便宜上、メモリセル列配線2hに着目して以下説明する。メモリセル列配線2hは、上位ビット線7h、下位ビット線8h、上位ソース線12h及び下位ソース線13hからなり、これら上位ビット線7hの配置高さと、上位ソース線12hの配置高さと、下位ビット線8h及び下位ソース線13hの配置高さとが異なる位置にあり、それぞれ別層に配置されている。
【０２０５】
この実施の形態の場合、メモリセル列配線2hは、下位ビット線8h及び下位ソース線13hが隣接して配置され、これら下位ビット線8h及び下位ソース線13hの上方に上位ソース線12hが配置され、さらにこの上位ソース線12hの上方に上位ビット線7hが配置され得る。
【０２０６】
なお、メモリセル列配線2gは、上位ビット線7gの配置高さと、上位ソース線12gの配置高さと、下位ビット線8g及び下位ソース線13gの配置高さとが、隣接するメモリセル列配線2hの上位ビット線7hの配置高さと、上位ソース線12hの配置高さと、下位ビット線8h及び下位ソース線13hの配置高さと同じ高さに設定されている。また、メモリセル列配線2g,2hは、メモリセル列配線2gの下位ソース線13gと隣接するように、メモリセル列配線2hの下位ビット線8hが配置され、下位ビット線8g,8hと、下位ソース線13g,13hとが順次交互に配置され得る。
【０２０７】
ここで、メモリセル列配線2hでは、下位ビット線8hの直上に上位ビット線7hが配置されているとともに、下位ソース線13hの直上に上位ソース線12hが配置されている。これにより、メモリセル列配線2hでは、上位ビット線7h及び上位ソース線12hの位置と、上位ソース線12g及び下位ビット線8gの位置と、上位ビット線7g及び下位ソース線13gの位置とが互い違いにずれた千鳥構造となっている。
【０２０８】
そして、メモリセル列配線2g,2hでは、これら上位ビット線7g,7h、下位ビット線8g,8h、上位ソース線12g,12h、及び下位ソース線13g,13hが接することなく配置され、例えばメモリセル列配線2hの上位ビット線7hと下位ビット線8hとが、上位ソース線12h,12g間の隙間上下方向に配置された構成を有している。
【０２０９】
以上の構成において、このメモリセル列配線2hでは、上位ビット線7hと上位ソース線12hとを別層に配置させることにより、上位ビット線7hと上位ソース線12hとが接することなく配置させることができる。従って、メモリセル列配線2g,2hでは、これら上位ビット線7g,7h間の距離と、上位ソース線12g,12h間の距離は、互いに影響されず独立して設定できる。例えば上位ビット線7g,7hは、配線間隔を広げて横方向に隣接する配線間容量を軽減し、上位ソース線12g,12hは配線幅を広げ抵抗を軽減することができる。以上によりデータ読み出し動作時における安定動作を実現し得るとともに、データの読み出し速度を向上し得る。
【０２１０】
さらに、メモリセル列配線2g,2hでは、上位ビット線7g,7hと上位ソース線12g,12hとを互い違いにずらした千鳥構造とし、上位ビット線7g,7hと上位ソース線12g,12hとを完全に重ならせずに配置されている。従って、上位ビット線7g,7hと上位ソース線12g,12hとの上下方向の配線容量を軽減し、データの読み出し速度を向上し得る。
【０２１１】
（６）他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば上述した第１の実施の形態による不揮発性半導体記憶装置1,25,27,31、第２の実施の形態による不揮発性半導体記憶装置35,41、第３の実施の形態による不揮発性半導体記憶装置45,50及び不揮発性半導体記憶装置55,81を適宜組み合わせた不揮発性半導体記憶装置を適用してもよい。
【０２１２】
また、上述した実施の形態においては、電荷蓄積層に電荷を蓄積可能なメモリセルトランジスタとして、シリコンチッ化膜層に電荷を蓄積可能なSONOS型のメモリセルトランジスタを適用した場合について述べたが、本発明はこれに限らず、トンネル酸化膜上に導電性のポリシリコンを形成し、その浮遊ゲートに電荷を蓄積するスタック型のメモリセルトランジスタ等その他種々のメモリセルトランジスタを適用してもよい。
【０２１３】
また、上述した実施の形態においては、２列２行の合計４つのメモリブロック10a,10b,10c,10dが形成された不揮発性半導体記憶装置1,25,27,31,35,41,45,50を適用した場合について述べたが、本発明はこれに限らず、例えば２列や２行等のように２つのメモリブロックが形成された不揮発性半導体記憶装置を適用してもよく、また、１列２行、１列３行、３列３行等その他種々の数のメモリブロックが形成された不揮発性半導体記憶装置を適用してもよい。
【０２１４】
また、上述した実施の形態においては、ビット線4aに一端を接続し、ソース線5aに他端を接続し、これらビット線4a及びソース線5a間に複数のメモリセルトランジスタ103を配置させた不揮発性半導体記憶装置1を適用した場合について述べたが、本発明はこれに限らず、ビット線に対して複数のメモリセルトランジスタを直列に配置し、最下行のメモリセルトランジスタをソースに接続させたＮＡＮＤ型の不揮発性半導体記憶装置を適用してもよい。
【０２１５】
また本発明の実施の形態では、図１３及び図１４等に示すように、Ｐ型基板上に形成するものとして説明したが、Ｎ型基板でも良く、更にＳＯＩ基板などを用いても良い。これらの基板を用いた場合にはメモリセル領域下部の分割されたＰウェル間の電気的分離が達成されるならば、ディープＮウェルDNWを省略しても本発明の効果を得ることができる。
【０２１６】
（６−１）Ｐ型チャネル型のメモリセルトランジスタを採用した場合
なお、上述した実施の形態においては、メモリセルトランジスタとして、Ｎチャネル型メモリセルトランジスタを適用した場合について述べたが、本発明はこれに限らず、Ｐチャネル型のメモリセルトランジスタを適用することができ、この場合にも、上述した実施の形態と同じ考え方が適用できるのは言うまでもない。
【０２１７】
その場合の注意点として、書き込み動作を行う場合に、選択メモリセル列配線側のＰ型ＭＯＳトランジスタがオン状態となり書き込み電圧を選択メモリセルトランジスタに印加し、非選択メモリセル列配線側のＮ型ＭＯＳトランジスタがオン状態となり書き込み禁止電圧を非選択メモリセルトランジスタに印加する点が、上述したＮチャネル型メモリセルの場合と異なる。但し、メモリセルトランジスタと同じ導電型のスイッチＭＯＳによって選択メモリセル列に電位を供給し、違う導電型のスイッチＭＯＳによって非選択メモリセル列に電位を供給するという考え方は全く共通である。
【０２１８】
実際上、図７との対応部分に同一符号を付して示す図２５は、メモリセルトランジスタとして、Ｐチャネル型メモリセルトランジスタ92を適用した不揮発性半導体記憶装置91を示す。この不揮発性半導体記憶装置91は、ビット線4a及びソース線5a間に複数のＰチャネル型メモリセルトランジスタ92が並列に配置された構成を有している。
【０２１９】
ここで、この不揮発性半導体記憶装置91は、従来の不揮発性半導体記憶装置100と異なり、上位ビット線7a,7bと下位ビット線8a,8b,8c,8dとの間に、第１半導体スイッチとしてのＮ型ＭＯＳトランジスタ94a,94b,94c,94dが設けられ、上位ソース線12a,12bと下位ソース線13a,13b,13c,13dとの間に、第２半導体スイッチとしてのＰ型ＭＯＳトランジスタ95a,95b,95c,95dが設けられている点に特徴を有している。
【０２２０】
実際上、１つの上位ビット線7aには、複数のＮ型ＭＯＳトランジスタ94a,94cが設けられ、各Ｎ型ＭＯＳトランジスタ94a,94cにそれぞれ１つの下位ビット線8a,8cが接続されている。また、他方の上位ビット線7bにも、複数のＮ型ＭＯＳトランジスタ94b,94dが設けられており、各Ｎ型ＭＯＳトランジスタ94b,94dにそれぞれ１つの下位ビット線8b,8dが接続されている。
【０２２１】
また、例えばＮ型ＭＯＳトランジスタ94aには、ソースに上位ビット線7aが接続されているとともに、ドレインに下位ビット線8aが接続されており、行方向に延びる第１選択ゲート線108aがゲートに接続されている。この第１選択ゲート線108aは、行方向に並ぶ上段のメモリブロック10a,10bにそれぞれ設けられたＮ型ＭＯＳトランジスタ94a,94bに接続されている。
【０２２２】
かくして、上段の行方向に並ぶ２つのＮ型ＭＯＳトランジスタ94a,94bには、共通した１つの第１選択ゲート線108aから所定のＮ側ゲート電圧（第１ゲート電圧）が一律に印加され得るようになされている。また、下段の行方向に並ぶ２つのＮ型ＭＯＳトランジスタ94c,94dに対しても１つの第１選択ゲート線108bが接続されており、この共通した第１選択ゲート線108bから２つのＮ型ＭＯＳトランジスタ94c,94dに所定のＮ側ゲート電圧が一律に印加され得るようになされている。
【０２２３】
一方、この実施の形態の場合、１つの上位ソース線12aには、複数のＰ型ＭＯＳトランジスタ95a,95cが設けられ、各Ｐ型ＭＯＳトランジスタ95a,95cにそれぞれ１つの下位ソース線13a,13cが接続されている。また、上位ソース線12bにも、複数のＰ型ＭＯＳトランジスタ95b,95dが設けられており、各Ｐ型ＭＯＳトランジスタ95b,95dにそれぞれ１つの下位ソース線13b,13dが接続されている。
【０２２４】
ここで、例えば、上位ソース線12a及び下位ソース線13a間に配置されているＰ型ＭＯＳトランジスタ95aは、ソースに上位ソース線12aが接続されるとともに、ドレインに下位ソース線13aが接続されており、行方向に延びる第２選択ゲート線113aがゲートに接続されている。この第２選択ゲート線113aは、上段にて行方向に並ぶ２つのＰ型ＭＯＳトランジスタ95a,95bに接続されている。
【０２２５】
かくして、上段の２つのＰ型ＭＯＳトランジスタ95a,95bには、共通した１つの第２選択ゲート線113aから所定のＰ側ゲート電圧（第２ゲート電圧）が一律に印加され得るようになされている。また、下段の行方向に並ぶ２つのＰ型ＭＯＳトランジスタ95c,95dにも、１つの第２選択ゲート線113bが接続されており、この共通した第２選択ゲート線113bから２つのＰ型ＭＯＳトランジスタ95c,95dに所定のＰ側ゲート電圧が一律に印加され得るようになされている。
【０２２６】
ビット線4a及びソース線5a間に設けられるＰチャネル型メモリセルトランジスタには、一端に下位ビット線8aが接続されているとともに、他端に下位ソース線13aが接続され、ゲートに例えばワード線102aが接続されている。因みに、各Ｐチャネル型メモリセルトランジスタ92は、全て同一構成を有しており、半導体基板において一端及び他端間にチャネル領域を備え、チャネル領域上にトンネル絶縁層を介して電荷蓄積層、層間絶縁層及び制御ゲートが順次積層された構造を有している。かくして、Ｐチャネル型メモリセルトランジスタ92は、チャネル領域と制御ゲートとに印加される電圧により電荷蓄積層内に電荷を蓄積させたり、或いは電荷蓄積層に蓄積した電荷を引き抜いたりし得るようになされている。
【０２２７】
かかる構成を有する不揮発性半導体記憶装置91では、データの書き込み動作により、上述した実施の形態と同様に、所望するＰチャネル型メモリセルトランジスタ92にだけ電荷蓄積層に電荷を蓄積させてデータを書き込むことができる。ここで、図２５では、不揮発性半導体記憶装置91において、第１行１列目のＰチャネル型メモリセルトランジスタ92を選択メモリセルトランジスタ115として、それ以外の全てのＰチャネル型メモリセルトランジスタ92を非選択メモリセルトランジスタ116としたときの各箇所の電圧値を示している。
【０２２８】
実際上、この不揮発性半導体記憶装置91では、選択メモリセルトランジスタ115のゲートに接続されたワード線102aを選択ワード線120とし、この選択ワード線120に-12［V］の書き込みゲート電圧が印加され得る。また、不揮発性半導体記憶装置91では、選択ワード線120以外の他の残りの非選択ワード線121に、書き込みゲート電圧より高い-4［V］の書き込み禁止ゲート電圧が印加され得る。
【０２２９】
さらに、この際、不揮発性半導体記憶装置91では、選択メモリセルトランジスタ115が配置される選択メモリセル列配線18aの上位ソース線12aに0［V］の書き込み電圧（電荷蓄積電圧）が印加されるとともに、選択メモリセル列配線18aの上位ビット線7aに-4［V］の電圧が印加され得る。そして、さらに不揮発性半導体記憶装置91では、非選択メモリセル列配線18bの上位ソース線12bに、-4［V］の電圧が印加されるとともに、非選択メモリセル列配線18bの上位ビット線7bに-8［V］の書き込み禁止電圧（電荷蓄積禁止電圧）が印加され得る。
【０２３０】
これに加えて、不揮発性半導体記憶装置91では、第１選択ゲート線108aに、-4［V］のＮ側ゲート電圧が印加され得るようになされている。これにより非選択メモリセル列配線18bでは、上位ビット線7bから-8［V］の書き込み禁止電圧が印加されているＮ型ＭＯＳトランジスタ94bがオン状態になり得る。
【０２３１】
かくして、不揮発性半導体記憶装置91では、非選択メモリセル列配線18bのＮ型ＭＯＳトランジスタ94bがオン状態となることで、選択ワード線120と交差する非選択メモリセル列配線18bの下位ビット線8bに対し、Ｎ型ＭＯＳトランジスタ94bを介して-8［V］の書き込み禁止電圧を印加し得る。
【０２３２】
このとき、非選択メモリセル列配線18bでは、上位ソース線12bから-4［V］が印加され、第２選択ゲート線113aから-4［V］が印加されることでＰ型ＭＯＳトランジスタ95bがオフ状態になる。すなわち、この不揮発性半導体記憶装置91では、第１選択ゲート線108aに印加されるＮ側ゲート電圧が、選択メモリセル列配線18aの上位ビット線7aに印加される電圧値（この場合は-4［V］）以下に調整されていることから、非選択メモリセル列配線18b側のＮ型ＭＯＳトランジスタ94bをオン状態にさせつつ、選択メモリセル列配線18a側のＮ型ＭＯＳトランジスタ94aをオフ状態とし、さらには当該Ｎ型ＭＯＳトランジスタ94aの基板及びゲート間の電圧差を低減させてゲート絶縁膜に印加される電界を緩和させることができる。
【０２３３】
これにより、選択ワード線120と非選択メモリセル列配線18bの下位ビット線8bとが交差する非選択メモリセルトランジスタ116では、選択ワード線120からゲートに低電圧の-12［V］のゲート電圧が印加されるものの、非選択メモリセル列配線18bの上位ビット線7bからＮ型ＭＯＳトランジスタ94bを介して-8［V］の書き込み禁止電圧が一端に印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。
【０２３４】
また、この際、不揮発性半導体記憶装置91では、第２選択ゲート線113aに-4［V］のＰ側ゲート電圧を印加することで、選択メモリセル列配線18aのＰ型ＭＯＳトランジスタ95aのゲートに、Ｐ側ゲート電圧を印加し得る。選択メモリセル列配線18aのＰ型ＭＯＳトランジスタ95aは、選択メモリセル列配線18aの上位ソース線12aからソースに0［V］の書き込み電圧が印加され、第２選択ゲート線113aからゲートに-4［V］のＰ側ゲート電圧が印加されることから、オン状態となる。
【０２３５】
かくして、不揮発性半導体記憶装置91では、選択ワード線120と交差する選択メモリセル列配線18aの下位ソース線13aに対し、Ｐ型ＭＯＳトランジスタ95aを介して0［V］の書き込み電圧を印加し得る。このとき、選択メモリセル列配線18aでは、上位ビット線7aから-4［V］が印加され、第１選択ゲート線108aから-4［V］が印加されることで、Ｎ型ＭＯＳトランジスタ94aがオフ状態になり、下位ビット線8aがフローティング状態となり得る。
【０２３６】
すなわち、この不揮発性半導体記憶装置91では、第２選択ゲート線113aに印加されるＰ側ゲート電圧が、非選択メモリセル列配線18bの上位ソース線12bに印加される電圧値（この場合は-4［V］）以下に調整されていることから、選択メモリセル列配線18a側のＰ型ＭＯＳトランジスタ95aをオン状態にさせつつ、非選択メモリセル列配線18b側のＰ型ＭＯＳトランジスタ95bをオフ状態とし、さらには当該Ｐ型ＭＯＳトランジスタ95bの基板及びゲート間の電圧差を低減させてゲート絶縁膜に印加される電界を緩和させることができる。
【０２３７】
このように選択ワード線120と、選択メモリセル列配線18a下位ソース線13aとが交差する選択メモリセルトランジスタ115では、選択ワード線120からゲートに低電圧の-12［V］のゲート電圧が印加され、かつ選択メモリセル列配線18aのＰ型ＭＯＳトランジスタ95aを介して下位ソース線13aから他端に、0［V］の書き込み電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が大きくなり、その結果、量子トンネル効果が発生し、チャネル領域から電荷蓄積層に電荷が注入され得る。
【０２３８】
そして、このように本発明による不揮発性半導体記憶装置91は、書き込み禁止電圧の印加を、Ｎ型ＭＯＳトランジスタ94bをオン状態にして行うようにし、書き込み電圧の印加を、Ｐ型ＭＯＳトランジスタ95aをオン状態にして行うようにしたことから、Ｎ側ゲート電圧（第１ゲート電圧）とＰ側ゲート電圧（第２ゲート電圧）は、互いに制限されることなくそれぞれがオン状態になる範囲で自由に設定し得る。
【０２３９】
また、この不揮発性半導体記憶装置91は、Ｎ型ＭＯＳトランジスタ94bをオン状態とするＮ側ゲート電圧を、例えば‐4［V］と低く抑えることができるとともに、Ｐ型ＭＯＳトランジスタ95aをオン状態にするＰ側ゲート電圧も例えば-4［V］と低く抑えることができる。さらに、この不揮発性半導体記憶装置91でも、Ｎ側ゲート電圧及びＰ型ゲート電圧の電圧値を同じとし、電圧差をなくすことができる。
【０２４０】
因みに、非選択ブロック行では、第１選択ゲート線108bに-8［V］のＮ側ゲート電圧が印加され、当該第１選択ゲート線108bに接続された全てのＮ型ＭＯＳトランジスタ94c,94dを一律にオフ状態にし得る。また、非選択ブロック行では、第２選択ゲート線113bに0［V］が印加され、当該第２選択ゲート線113bに接続された全てのＰ型ＭＯＳトランジスタ95c,95dを一律にオフ状態にし得る。
【０２４１】
なお、不揮発性半導体記憶装置91では、非選択ブロック行の非選択ワード線121にそれぞれ0［V］が印加され、非選択ブロック行の各非選択メモリセルトランジスタ116に電圧が印加されることがなく、これら全ての非選択メモリセルトランジスタ116で量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入されることはない。
【０２４２】
かくして、不揮発性半導体記憶装置91でも、他の実施の形態と同様に、選択ワード線120と、選択メモリセル列配線18aの下位ソース線13aとが交差する選択メモリセルトランジスタ115の電荷蓄積層だけに電荷を蓄積させてデータを書き込むことができるとともに、他の全ての非選択メモリセルトランジスタ116の電荷蓄積層に電荷が蓄積させることなく、データの書き込みを防止し得る。
【０２４３】
以上の構成において、この不揮発性半導体記憶装置91では、Ｎ型ＭＯＳトランジスタ94a,94bとは別に、これらＮ型ＭＯＳトランジスタ94a,94bとは逆極性でなるＰ型ＭＯＳトランジスタ95a,95bを設け、選択メモリセルトランジスタ115に電荷を蓄積する際、Ｎ側ゲート電圧により非選択メモリセル列配線18bのＮ型ＭＯＳトランジスタ94bをオン状態として非選択メモリセルトランジスタ116へ書き込み禁止電圧を印加し、これとは別にＰ側ゲート電圧により選択メモリセル列配線18aのＰ型ＭＯＳトランジスタ95aをオン状態として選択メモリセルトランジスタへ書き込み電圧を印加するようにした。
【０２４４】
このように、この不揮発性半導体記憶装置91では、選択メモリセルトランジスタ115に電荷を蓄積する際に、Ｎ型ＭＯＳトランジスタ94bをオン状態とするＮ側ゲート電圧と、Ｐ型ＭＯＳトランジスタ95aをオン状態とするＰ側ゲート電圧とを個別に設定でき、その分、選択メモリセルトランジスタに電荷を蓄積する際の電圧を、従来よりも自由に設定し得る。
【０２４５】
また、この不揮発性半導体記憶装置91でも、ゲート電圧に加え、ソース電圧の調節も可能であり、例えば上位ビット線7aに‐4［V］の選択ビット電圧ＶＢ１を印加し、上位ソース線12bにも‐4［V］の非選択ソース電圧ＶＳ１を印加し得ることから、Ｎ型ＭＯＳトランジスタ94cに印加されるソース電圧及びＮ側ゲート電圧の電圧差(この場合、ソース電圧-4［V］-Ｎ側ゲート電圧-8［V］＝電圧差4［V］)や、Ｐ型ＭＯＳトランジスタ95dに印加されるソース電圧及びＰ側ゲート電圧の電圧差(この場合、Ｐ側ゲート電圧0［V］-ソース電圧-4［V］＝電圧差4［V］)をそれぞれ小さくし得、Ｎ型ＭＯＳトランジスタ94c及びＰ型ＭＯＳトランジスタ95dのゲート絶縁膜にかかる電界を大幅に緩和でき、トランジスタの信頼性向上を実現できる。
【０２４６】
さらに、このように不揮発性半導体記憶装置91では、Ｎ型ＭＯＳトランジスタ94a,94b及びＰ型ＭＯＳトランジスタ95a,95bに印加する電圧を抑制し得ることから、Ｎ型ＭＯＳトランジスタ94a,94b及びＰ型ＭＯＳトランジスタ95a,95bにおけるゲート及び半導体基板間の各ゲート絶縁層の膜厚も、それぞれ13［nm］未満に形成することができる。
【０２４７】
なお、上述した実施の形態においては、Ｐチャネル型メモリセルトランジスタを適用した不揮発性半導体記憶装置として、図７に示す不揮発性半導体記憶装置31においてＰ型ＭＯＳトランジスタ9a〜9d及びＮ型ＭＯＳトランジスタ15a〜15dの配置を入れ替えた図２５に示す不揮発性半導体記憶装置91を適用した場合について述べたが、本発明はこれに限らず、その他、図２、図５、図６、図８、図９、図１０及び図１１に示す各不揮発性半導体記憶装置1,25,27,35,41,45,50において、Ｐ型ＭＯＳトランジスタ9a〜9d及びＮ型ＭＯＳトランジスタ15a〜15d,36a〜36d,46a〜46dの配置を入れ替えた不揮発性半導体記憶装置を適用してもよい。
【符号の説明】
【０２４８】
1、25、27、31、35、41、45、50、55、81、91  不揮発性半導体記憶装置
2a、2b  メモリセル列配線
9a、9b、9c、9d  Ｐ型ＭＯＳトランジスタ（第１半導体スイッチ）
15a、15b、15c、15d  Ｎ型ＭＯＳトランジスタ（第２半導体スイッチ）
18a  選択メモリセル列配線
18b  非選択メモリセル列配線
92  Ｐチャネル型メモリセルトランジスタ（メモリセルトランジスタ）
94a、94b、94c、94d  Ｎ型ＭＯＳトランジスタ（第１半導体スイッチ）
95a、95b、95c、95d  Ｐ型ＭＯＳトランジスタ（第２半導体スイッチ）
102a〜102h  ワード線
103  メモリセルトランジスタ
115  選択メモリセルトランジスタ
116  非選択メモリセルトランジスタ
【図１】
0005219170.tif 000002
【図２】
0005219170.tif 000003
【図３】
0005219170.tif 000004
【図４】
0005219170.tif 000005
【図５】
0005219170.tif 000006
【図６】
0005219170.tif 000007
【図７】
0005219170.tif 000008
【図８】
0005219170.tif 000009
【図９】
0005219170.tif 000010
【図１０】
0005219170.tif 000011
【図１１】
0005219170.tif 000012
【図１２】
0005219170.tif 000013
【図１３】
0005219170.tif 000014
【図１４】
0005219170.tif 000015
【図１５】
0005219170.tif 000016
【図１６】
0005219170.tif 000017
【図１７】
0005219170.tif 000018
【図１８】
0005219170.tif 000019
【図１９】
0005219170.tif 000020
【図２０】
0005219170.tif 000021
【図２１】
0005219170.tif 000022
【図２２】
0005219170.tif 000023
【図２３】
0005219170.tif 000024
【図２４】
0005219170.tif 000025
【図２５】
0005219170.tif 000026
【図２６】
0005219170.tif 000027