(57)【特許請求の範囲】
【請求項１】
直列に電気的に接続された第１及び第２のメモリ素子を含むＮＡＮＤセルを有し、
前記第１のメモリ素子は、第１のチャネル形成領域、第１のソース領域、第１のドレイン領域を有し、
前記第２のメモリ素子は、第２のチャネル形成領域、第２のソース領域、第２のドレイン領域を有し、
前記第１のソース領域として機能する不純物領域は、第１の不純物領域を介して、消去線に電気的に接続され、
前記第１のドレイン領域として機能する不純物領域は、前記第１の不純物領域を介して、前記消去線に電気的に接続され、
前記第２のソース領域として機能する不純物領域は、前記第１の不純物領域を介して、前記消去線に電気的に接続され、
前記第２のドレイン領域として機能する不純物領域は、前記第１の不純物領域を介して、前記消去線に電気的に接続され、
前記第１のソース領域として機能する不純物領域と前記第１の不純物領域はＰＮ接合を形成し、
前記第１のドレイン領域として機能する不純物領域と前記第１の不純物領域はＰＮ接合を形成し、
前記第２のソース領域として機能する不純物領域と前記第１の不純物領域はＰＮ接合を形成し、
前記第２のドレイン領域として機能する不純物領域と前記第１の不純物領域はＰＮ接合を形成していることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１及び第２のチャネル形成領域、前記第１及び第２のソース領域及び前記第１及び第２のドレイン領域及び前記第１の不純物領域は、１つの島状の半導体膜に形成されていることを特徴とする半導体装置。
【請求項３】
直列に電気的に接続された第１及び第２のメモリ素子を含むＮＡＮＤセルを有し、
前記第１のメモリ素子は、第１のチャネル形成領域、第１のソース領域、第１のドレイン領域を有し、
前記第２のメモリ素子は、第２のチャネル形成領域、第２のソース領域、第２のドレイン領域を有し、
前記第１のソース領域として機能する不純物領域は、半導体領域、第１の不純物領域を介して、消去線に電気的に接続され、
前記第１のドレイン領域として機能する不純物領域は、前記半導体領域、前記第１の不純物領域を介して、前記消去線に電気的に接続され、
前記第２のソース領域として機能する不純物領域は、前記半導体領域、前記第１の不純物領域を介して、前記消去線に電気的に接続され、
前記第２のドレイン領域として機能する不純物領域は、前記半導体領域、前記第１の不純物領域を介して、前記消去線に電気的に接続され、
前記第１のソース領域として機能する不純物領域、前記半導体領域及び前記第１の不純物領域はＰＩＮ接合を形成し、
前記第１のドレイン領域として機能する不純物領域、前記半導体領域及び前記第１の不純物領域はＰＩＮ接合を形成し、
前記第２のソース領域として機能する不純物領域、前記半導体領域及び前記第１の不純物領域はＰＩＮ接合を形成し、
前記第２のドレイン領域として機能する不純物領域、前記半導体領域及び前記第１の不純物領域はＰＩＮ接合を形成していることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第１及び第２のチャネル形成領域、前記第１及び第２のソース領域及び前記第１及び第２のドレイン領域、前記半導体領域及び前記第１の不純物領域は、１つの島状の半導体膜に形成されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第１のソース領域及び前記第１のドレイン領域の一方は、第１の選択トランジスタを介してソース線に電気的に接続され、
前記第１のソース領域及び前記第１のドレイン領域の他方は、第２の選択トランジスタを介してビット線に電気的に接続され
前記第２のソース領域及び前記第２のドレイン領域の一方は、前記第１の選択トランジスタを介して前記ソース線に電気的に接続され、
前記第２のソース領域及び前記第２のドレイン領域の他方は、前記第２の選択トランジスタを介して前記ビット線に電気的に接続されていることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記第１及び第２のメモリ素子は、絶縁表面上に形成されていることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記第１及び第２のメモリ素子は、ＳＯＩ基板を用いて形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き込み、読み出し及び消去が可能な記憶手段を備えた半導体装置に関する。記憶手段として、不揮発性記憶素子を備えた半導体装置に関する。
【背景技術】
【０００２】
データを電気的に書き換え可能であり、電源を切ってもデータを記憶しておくことのできる不揮発性メモリの市場が拡大している。不揮発性メモリは、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）と類似の構成を有し、電荷を長期間蓄積することのできる領域がチャネル形成領域上に設けられているところに特徴がある。この電荷蓄積領域は絶縁層上に形成され、周囲と絶縁分離されていることから浮遊ゲートとも呼ばれている。浮遊ゲート上には、さらに絶縁層を介して制御ゲートを備えている。
【０００３】
このような構造を有する所謂浮遊ゲート型の不揮発性メモリは、制御ゲートに印加する電圧により、浮遊ゲートに電荷を蓄積させ、また電荷を放出させる動作が行われる。すなわち浮遊ゲートに保持させる電荷の注入や引き抜きは、チャネル形成領域が形成される半導体層と、制御ゲートの間に高電圧を印加して行われている。このときチャネル形成領域上の絶縁層には、ファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型（Ｆ−Ｎ型）トンネル電流や、熱電子が流れると言われている。このことにより当該絶縁層は、トンネル絶縁層とも呼ばれている。
【０００４】
また、浮遊ゲート型の不揮発性メモリの代表的なセル構成として、ＮＯＲ型及びＮＡＮＤ型が挙げられる。ＮＯＲ型とは１セルにメモリ素子１つを有する構造であり、ＮＡＮＤ型とは１セルに直列に接続された複数のメモリ素子を有する構造である（特許文献１参照）。
【０００５】
また、不揮発性メモリ素子を用いた記憶装置は、ＬＳＩ技術を適用して形成され、不揮発性記憶素子が配置されたメモリアレイ部と、メモリアレイ部の動作を制御する周辺回路がシリコンウエハに一体形成されている。ＮＡＮＤ型セルの消去動作では、メモリアレイ部の基板電位を変動させることで一括消去を行う。従って、ＮＡＮＤ型セルを採用した場合は、周辺回路に影響を及ぼさないようにする必要がある。そのため、従来のＬＳＩ技術では、ウエハに形成されたウエル（素子領域）を分離して、メモリアレイ部と周辺回路ごとにウエルを作り分ける必要がある。
【０００６】
【特許文献１】特開２０００−５８６８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年、薄型表示装置の飛躍的な発展や、携帯情報端末の市場の拡大にあわせて、ガラスやセラミック等の絶縁表面にトランジスタを形成する技術（ＳＯＩ技術）が多く用いられている。更に、表示装置等と同一基板上に駆動回路やメモリを作り込むシステムオンパネルが注目されている。
【０００８】
従来のＬＳＩの技術で作製したＮＡＮＤ型メモリは、消去モード動作において、基板に正の電位を印加することにより、浮遊ゲートに蓄積された電子を引き抜き、メモリ素子を負の状態（”１”）としている。しかしながら、絶縁表面には基板電位を与えることができないため、従来のＮＡＮＤ型メモリをそのままＳＯＩ構造としても、消去動作を行うことができない。
【０００９】
本発明は、上記課題に鑑み、絶縁表面上に形成しても、一括消去が可能なＮＡＮＤ型メモリセルを鋭意研究した結果なされたものである。よって、本発明は、ＳＯＩ構造であり、一括消去可能な新規なＮＡＮＤ型セル構造を提供すること目的とする。また、本発明は、ＳＯＩ技術の素子分離技術を適用し、ＮＡＮＤ型メモリセルの大容量化、高集積化を目的とする。
【課題を解決するための手段】
【００１０】
本発明は、浮遊ゲートと制御ゲートを有するメモリ素子が複数直列接続されたＮＡＮＤセルと、前記複数のメモリ素子の制御ゲートがそれぞれ接続されているワード線と、消去線と、を有する半導体装置である。上記構成において、前記複数のメモリ素子の端子は、それぞれ、前記消去線にダイオード接続されていることを特徴とする。
【００１１】
本発明は、前記複数のメモリ素子の端子は、それぞれ、前記消去線にダイオード接続していることにより、消去動作を可能とすることを特徴とする。
【００１２】
上記の構成において、ＮＡＮＤセルの一方の端子に接続された第１の選択トランジスタと、他方の端子に接続された第２の選択トランジスタを設けることができる。
【００１３】
他の発明は、ＮＡＮＤセルを絶縁表面上に設けたことを特徴とする。具体的には、次の構成を有する。ＮＡＮＤセルに含まれる複数のメモリ素子は、そのチャネル形成領域、ソース領域及びドレイン領域が絶縁表面上の１つの島状の半導体膜に形成されている。この半導体膜には、ソース領域とのダイオード接合、及びドレイン領域とのダイオード接合が形成されており、メモリ素子のソース領域及びドレイン領域は、それぞれ、ダイオード接合を介して消去線に電気的に接続される。本発明において、ダイオード接合が形成される島状の半導体膜は、ＮＡＮＤセルごとに異なる膜とすることができる。また、隣り合うＮＡＮＤセルで１つの膜とすることもできる。
【００１４】
本発明は、絶縁表面上の１つの半導体膜と、前記半導体膜上の第１ゲート絶縁膜と前記第１ゲート絶縁膜を介して前記半導体膜上のｎ個（ｎは２以上整数）の浮遊ゲートと、前記ｎ個の浮遊ゲートに対応して設けられたｎ個の制御ゲートと、前記ｎ個の浮遊ゲートと前記ｎ個の制御ゲートの間の第２ゲート絶縁膜と、１本の消去線とを有する。
【００１５】
上記構成に係る前記半導体膜は、前記ｎ個の浮遊ゲートに対応して設けられたｎ個のチャネル形成領域と、前記ｎ個のチャネル形成領域に対応して形成されたｎ＋１個の高濃度不純物領域と、前記ｎ＋１個の高濃度不純物領域に接合する２個の低濃度不純物領域とを含む。前記ｎ＋１個の高濃度不純物領域と前記２個の低濃度不純物領域の導電型は異なり、前記２個の低濃度不純物領域は、それぞれ、前記消去線に電気的に接続されていることを特徴とする。なお、半導体膜に形成される低濃度不純物領域は１個とすることもできる。
【００１６】
上記構成において、半導体膜に高濃度不純物領域と低濃度不純物領域とでＰＮ接合が形成され、ＰＮ接合が半導体膜に形成される。従って、各高濃度不純物領域がＰＮ接合を介して、消去線に接続されるため、絶縁表面上に消去動作可能なＮＡＮＤセルが実現される。
【００１７】
上記のＰＮ接合ダイオードをＰＩＮ接合ダイオードとなるように形成することもできる。低濃度不純物領域とｎ＋１個の高濃度不純物領域とが接合している部分に、さらに高抵抗領域を形成する。高抵抗領域は低濃度不純物領域よりも抵抗が高い領域である。半導体膜には、高濃度不純物領域、高抵抗領域、低濃度不純物領域により、ＰＩＮ接合が形成される。
【発明の効果】
【００１８】
本発明のＮＡＮＤ型セルは、ＮＡＮＤ型セルのメモリ素子をＰＮ接合またはＰＩＮ接合を介して、消去線に接続することにより、絶縁表面上でも消去動作が可能である。よって、絶縁表面を有する基板を使用することにより、メモリアレイ部と周辺回路との作り分けが容易になる。よって、本発明の半導体装置は、表示部などと複合化したシステムオンパネル等にも応用することが可能になる。
【００１９】
また、本発明では、ＮＡＮＤ型セルのメモリ素子の半導体膜にダイオード接合を形成しているため、高集積化を図ることができる。その結果、記憶容量をより大容量化することができる。
【発明を実施するための最良の形態】
【００２０】
図面を用いて、本発明の実施の形態を説明する。ただし、本発明は以下の説明に限定されない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態および実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いている。そのため、繰り返しになる説明を省略している。
【００２１】
（実施の形態１）
本発明のメモリアレイ部はＮＡＮＤ型メモリセルアレイでなる。図１に、本発明のＮＡＮＤ型メモリセルアレイの等価回路図を示す。ビット線ＢＬ（ＢＬ０〜ＢＬｎ）には、複数の不揮発性メモリ素子を直列に接続したＮＡＮＤセルＮＣ１が接続されている。不揮発性メモリ素子は浮遊ゲートＦＧと制御ゲートＣＧを有する素子である。
【００２２】
複数のＮＡＮＤセルが集まってブロックＢＬＫを構成している。図１で示すブロックＢＬＫ１のワード線は３２本である。ここでは、それぞれをワード線ＷＬ０〜ＷＷＬ３１という。よって、１つのＮＡＮＤセルは、ワード線に対応して３２個の不揮発性メモリ素子Ｍ０〜Ｍ３１を有し、これらの不揮発性メモリ素子Ｍ０〜Ｍ３１が直列接続されている。
【００２３】
ブロックＢＬＫ１の同一行に位置する不揮発性メモリ素子Ｍ０〜Ｍ３１の制御ゲートＣＧは、この行に対応するワード線ＷＬ０〜ＷＬ３１が共通に接続されている。ブロックＢＬＫ１には消去線ＥＬが設けられており、各ＮＡＮＤセルは消去線ＥＬに電気的に接続されている。各ＮＡＮＤセルにおいて、不揮発性メモリ素子Ｍ０〜Ｍ３１の端子は、それぞれ、消去線ＥＬにダイオード接続されている。本明細書では、ダイオード接続を表すのに、点線のダイオード素子で表している。消去線ＥＬはＮＡＮＤセルの消去動作を行うための配線であり、消去線ＥＬを設けたことで、ＮＡＮＤセルを絶縁表面上に設け、かつ一括消去することが可能になる。
【００２４】
まず、書込み動作について説明する。書き込み動作では、ＮＡＮＤセルＮＣ１が消去状態、つまりＮＡＮＤセルＮＣ１の各不揮発性メモリ素子Ｍ０〜Ｍ３１のしきい値が負電圧の状態にしてから実行される。書き込みは、ソース線ＳＬ側のメモリ素子Ｍ０から順に行う。メモリ素子Ｍ０への書き込みを例として説明すると概略以下のようになる。
【００２５】
図２に示すように、書き込みをする場合、選択ゲート線ＳＧ２に例えばＶｃｃ（電源電圧）を印加して選択トランジスタＳ２をオンにすると共に、ビット線ＢＬ０の電位を０Ｖ（接地電圧）にする。選択ゲート線ＳＧ１の電位は０Ｖにして、選択トランジスタＳ１はオフとする。次に、メモリ素子Ｍ０のワード線ＷＬ０の電位を高電圧Ｖｐｇｍ（２０Ｖ程度）とし、これ以外のワード線の電位を中間電圧Ｖｐａｓｓ（１０Ｖ程度）にする。ビット線ＢＬの電位は０Ｖなので、選択されたメモリ素子Ｍ０のチャネル形成領域の電位は０Ｖとなる。ワード線ＷＬ０とチャネル形成領域との間の電位差が大きいため、メモリ素子Ｍ０の浮遊ゲートＣＧ０には前述のようにＦ−Ｎトンネル電流により電子が注入される。これにより、メモリ素子Ｍ０のしきい値電圧が正の状態（”０”が書き込まれた状態）となり、書き込みが行われないメモリ素子は負の状態（”１”）を保持する。このとき消去線ＥＬの電位は最低電位Ｖｌｏｗ（ここでは０Ｖ）とする。消去線ＥＬの電位がＶｌｏｗ（０Ｖ）であるため、メモリ素子の各ソース電極及び各ドレイン電極に接続されたダイオード（ダイオード接合を示すダイオード）はオフ状態である。
【００２６】
次に、読み出し動作を示す。読み出し動作では、図３に示すように、読出しの選択がされたメモリ素子Ｍ０のワード線ＷＬ０の電位をＶｒ（例えば０Ｖ）とし、非選択のメモリセルのワード線ＷＬ１〜ＷＬ３１及び選択ゲート線ＳＧ１、ＳＧ２の電位を電源電圧より少し高い、読出し用中間電圧Ｖｒｅａｄとする。すなわち、選択されたメモリ素子以外のメモリ素子はトランスファートランジスタとして働く。これにより、読出しの選択がされたメモリ素子Ｍ０に電流が流れるか否かを決定する。つまり、メモリ素子Ｍ０に記憶されたデータが”０”の場合、メモリ素子Ｍ０はオフなので、ビット線ＢＬ０は放電しない。一方、このデータが”１”の場合、メモリ素子Ｍ０はオンするので、ビット線ＢＬ０が放電する。この時消去線ＥＬの電位は書き込み動作時と同様Ｖｌｏｗ（０Ｖ）であり、同じく、ダイオードはオフ状態である。
【００２７】
最後に消去動作を説明する。消去動作では、図４に示すようにワード線ＷＬ０〜ＷＬ３１及び選択ゲート線ＳＧ１、ＳＧ２の電位を０Ｖとし、ビット線ＢＬ０及びソース線ＳＬをフローティング状態とする。ここで、消去線ＥＬの電位をＶｅｒｓ（例えば２０Ｖ）にすると、不揮発性メモリ素子の各端子（各ソース電極及び各ドレイン電極）に接続されたダイオードがオンし、各端子の電位がＶｅｒｓ電位となり、浮遊ゲートに蓄積された電子が引き抜かれ、メモリ素子Ｍ０〜Ｍ３１は負の状態（”１”）となる。この方法により、ＳＯＩ技術を用いたＮＡＮＤ型メモリにおいても、一括消去が可能となる。
【００２８】
なお、図１の等価回路図では、ソース線ＳＬはワード線ＷＬと平行に配置した場合を示したが、ソース線ＳＬはビット線ＢＬと平行に配置することもできる。この場合、同一行のＮＡＮＤセルを選択トランジスタＳ２のソース電極またはドレイン電極に接続するのではなく、同一列のＮＡＮＤセルを選択トランジスタＳ２のソース電極またはドレイン電極に接続してもよい。
【００２９】
また、本明細書では、浮遊ゲートから電子を抜く場合を消去モード、浮遊ゲートに電子を注入する場合を書き込みモードとしたが、逆に浮遊ゲートに電子を注入する場合を消去モード、浮遊ゲートから電子を抜く場合を書き込みモードとすることもできる。
【００３０】
また、本実施形態では、１つのＮＡＮＤセルが３２個のメモリ素子を有する場合について説明したが、メモリ素子の数はこの数に限定されない。また、単位セル内に、１つのＮＡＮＤセルに対して、選択トランジスタＳ１及び選択トランジスタＳ２を配したが、必ずしも必要ではなく、省いてもよい。
【００３１】
次に、本発明の高集積化の技術について説明する。
【００３２】
図２〜図４にはＮＡＮＤ型メモリセルアレイの単位セルの等価回路が示されている。単位セルには、選択トランジスタＳ１、Ｓ２と不揮発性メモリ素子Ｍ０〜Ｍ３１が直列に接続されている。よって、図１に示すように、これらを一つのまとまりとして、一つの半導体層３４で形成することができる。それにより不揮発性メモリ素子Ｍ０〜Ｍ３１を繋ぐ配線を省略することができるので、集積化を図ることができる。
【００３３】
また、単位セルにおいて、選択トランジスタＳ１、Ｓ２の半導体層３６とＮＡＮＤセルの半導体層３８を分離して形成することもできる。
【００３４】
また、ブロックＢＬＫ１に設けられている複数のＮＡＮＤセルを、一つの半導体層４０で形成することもできる。つまり、ブロックＢＬＫ１に設けられている全ての不揮発性メモリ素子を１つの半導体層４０で形成することができる。
【００３５】
以下、高集積化の具体例を説明する。まず、本発明を理解するために、図５および図６を用いて、従来のＬＳＩ技術で作製したＮＡＮＤ型メモリセルアレイの構成を説明する。
【００３６】
図５は、従来のＮＡＮＤ型メモリセルアレイの単位セルの等価回路図である。図６（Ａ）は、図５のレイアウト図である。図６（Ｂ）は、ビット線方向の断面図であり、図６（Ａ）の鎖線ａ−ａ’で切った断面図である。また、図６（Ｃ）はワード線方向の断面図であり、図６（Ａ）の鎖線ｂ−ｂ’で切った断面図である。
【００３７】
図６において、ＦＧ０〜ＦＧ３１は、各メモリ素子Ｍ０〜Ｍ３１の浮遊ゲートである。メモリ素子Ｍ０〜Ｍ３１の制御ゲートは、ワード線ＷＬ０〜ＷＬ３１の一部として形成されている。１０はシリコンウエハであり、１１はＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）であり、１２は層間絶縁膜であり、１３はソース電極またはドレイン電極として機能する高濃度不純物領域である。選択トランジスタＳ１は電極Ｅ１によりソース線ＳＬに接続され、電極Ｅ３によりＮＡＮＤセルに直列に接続されている。選択トランジスタＳ２は、電極Ｅ１により、ＮＡＮＤセルに直列に接続されている。
【００３８】
図７に、本発明のＮＡＮＤ型メモリセルアレイの単位セルのレイアウトを示す。図７の等価回路は、図２〜図４に示されている。また、図８に図７の断面図を示す。図８（Ａ）は図７の鎖線ａ−ａ’に沿ったビット線方向の断面図である。図８（Ｂ）は図７の鎖線ｂ−ｂ’に沿ったワード線方向の断面図である。また、図８（Ｃ）は、図７に示したＮＡＮＤセルの半導体膜の上面図である。
【００３９】
本発明の特徴の１つは、絶縁表面に不揮発性メモリ素子、選択トランジスタが設けられる点にある。絶縁表面は、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、サファイアなどのセラミック基板、プラスチック基板等の絶縁体でなる基板の表面とすることができる。
【００４０】
また、基板の表面に形成された絶縁膜の表面を絶縁表面とすることができる。絶縁膜としては、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）、窒化アルミニウムなどの単層膜、積層膜を用いることができる。
【００４１】
絶縁膜を形成する場合は、基板には、上記の絶縁体でなる基板の他、ステンレスなど導電性基板または半導体基板の表面に絶縁膜を形成したものを用いることができる。また、ガラス基板のように、ナトリウムなど半導体素子に悪影響を与える不純物を含む基板を用いる場合は、基板表面に絶縁膜を形成することが好ましい。図７、図８では、基板１００上に絶縁膜１０１を形成する例を示す。
【００４２】
図７、図８に示すように、本発明では、絶縁表面上の島状の半導体膜１０４を用いてＮＡＮＤセルＮＣが形成され、半導体膜１０３、１０５を用いて選択トランジスタＳ１、Ｓ２が形成される。
【００４３】
各半導体膜１０３〜１０５には、ソース電極又はドレイン電極として機能する高濃度不純物領域１０６、チャネル形成領域１０７が形成されている。ＮＡＮＤセルＮＣの半導体膜１０４には、一対の低濃度不純物領域１０８ａ、１０８ｂが設けられている。
【００４４】
ここで、高濃度不純物領域１０６と低濃度不純物領域１０８ａ、１０８ｂは導電型が異なる領域である。高濃度不純物領域がＮ型である場合は、低濃度不純物領域はＰ型となるよう作製し、逆に高濃度不純物領域１０６がＰ型である場合は、低濃度不純物領域はＮ型となるよう作製する必要がある。この結果、高濃度不純物領域１０６と低濃度不純物領域１０８ａ、１０８ｂとでＰＮ接合が形成される（図８（Ｃ）参照。）。
【００４５】
低濃度不純物領域１０８ａ、１０８ｂにより、メモリ素子Ｍ０〜Ｍ３１の各端子（ソース電極及びドレイン電極であり、高濃度不純物領域１０６が相当する）を消去線ＥＬとダイオード接続している。この点が本発明の特徴の１つである。
【００４６】
また、図８（Ａ）、（Ｂ）において、１０８はメモリ素子の第１ゲート絶縁膜であり、１０９は、第２ゲート絶縁膜である。また、１１０は選択トランジスタＳ１、Ｓ２のゲート絶縁膜である。１１１は層間絶縁膜である。第１ゲート絶縁膜１０８上にメモリ素子Ｍ０〜Ｍ３１の浮遊ゲートＦＧ０〜ＦＧ３１が形成されている。浮遊ゲートＦＧ０〜ＦＧ３１上に第２ゲート絶縁膜１０９が形成され、第２ゲート絶縁膜１０９上にメモリ素子Ｍ０〜Ｍ３１の制御ゲートが形成される。メモリ素子Ｍ０〜Ｍ３１の制御ゲートはビット線ＷＬ０〜ＷＬ３１の一部として形成されている。
【００４７】
また、図８（Ｃ）に示すように、半導体膜１０４に低濃度不純物領域１０８ａ、１０８ｂを高濃度不純物領域１０６の両端に配置し、全ての高濃度不純物領域１０６同士を接続している。すなわち、２つの低濃度不純物領域１０８ａ、１０８ｂにより、メモリ素子Ｍ０〜Ｍ３１それぞれのソース電極とドレイン電極を接続しているが、前記低濃度不純物領域１０８ａ、１０８ｂのいずれか一方だけを設けることもできる。また、低濃度不純物領域１０８ａと低濃度不純物領域１０８ｂを接続してもよい。例えば図９（Ａ）に示すように、消去線ＥＬ側で領域を連結している低濃度不純物領域１０８ｃを設けることができる。選択トランジスタＳ２側で連結させることもできる。また、図９（Ｂ）に示すように、消去線ＥＬ側、選択トランジスタＳ２側の両方で低濃度不純物領域を連結させてもよい。この場合は、低濃度不純物領域１０８ｄが半導体膜１０４の周囲を取り囲むように配置されることとなる。
【００４８】
低濃度不純物領域を連結させた部分が選択トランジスタＳ２側にある場合は、選択トランジスタＳ２の半導体膜と、ＮＡＮＤセルＮＣの半導体膜を一体とすることができる。その場合の例を図９（Ｃ）に示す。
【００４９】
また、隣り合うＮＡＮＤセルＮＣ１とＮＣ２同士の低濃度不純物領域を接続してもよい。このように低濃度不純物領域を連結した例を図９（Ｄ）に示す。１０８ｄが接続した低濃度不純物領域である。この場合は、低濃度不純物領域１０８ａ、１０８ｂ一方、又は両方を省略することができる。
【００５０】
図９（Ｄ）に示すように、低濃度不純物領域を連結することで、複数のＮＡＮＤセルを１つの半導体膜で形成することができる。そのため、集積度が増し、大容量の記憶装置を得ることができる。図９（Ｂ）の例を図９（Ｄ）に応用すると、メモリセルアレイ全てのＮＡＮＤセルの低濃度不純物領域を共通化することができる。この場合は、充電時間短縮のため、消去線ＥＬのコントロールゲートでの引き回しを増やし、メモリ素子Ｍ０〜Ｍ３１の各ソース電極及び各ドレイン電極（高濃度不純物領域１０６）にそれぞれ直接接続してもよい。
【００５１】
図１０に、隣接する上下左右のＮＡＮＤセルＮＣの低濃度不純物領域を共通化した例を示す。この例は、ソース線ＳＬをビット線ＢＬと平行に配置し、ＮＡＮＤセルはそれぞれ１６コのメモリ素子を有し、ＮＡＮＤセルに対し、選択トランジスタＳ１を配したものである。
【００５２】
また、高濃度不純物領域１０６と低濃度不純物領域１０８ａ、１０８ｂとが接合している部分に、高濃度不純物領域１０６及び低濃度不純物領域１０８ａ、１０８ｂとは異なる不純物濃度を示し、また抵抗が高い半導体領域１３０を挿入することができる。図１１（Ａ）に、前記高濃度不純物領域１０６及び前記低濃度不純物領域１０８ａ、１０８ｂの間に、このような半導体領域１３０を配したレイアウトの一例を示す。また、図１１（Ｂ）に、半導体領域１３０を設けたＮＡＮＤセルの半導体膜１０４の上面図を示す。
【００５３】
図１１（Ｂ）に示すように、高濃度不純物領域１０６と低濃度不純物領域１０８ａ、１０８ｂが接合している部分に半導体領域１３０が設けられている。半導体領域１３０は、ノンドープ領域（意図的に導電型を付与する不純物を添加していない領域）、Ｉ型領域、またはチャネル形成領域１０７と同様の領域として形成することができる。これにより、高濃度不純物領域１０６と半導体領域１３０と低濃度不純物領域１０８ａ、１０８ｂとでＰＩＮ接合を形成することができる。
【００５４】
半導体領域１３０は、上記のようなＰＩＮ接合を形成できるような領域であればよい。例えば、半導体領域１３０は、低濃度不純物領域１０８ａ、１０８ｂと同じ導電型であって、低濃度不純物領域１０８ａ、１０８ｂよりも不純物濃度が低い領域として形成することができる。低濃度不純物領域１０８ａ、１０８ｂがｎ−領域、ｐ−領域であれば、領域１３０はｎ−−領域、ｐ−−領域として形成することができる。また、半導体領域１３０は、高濃度不純物領域１０６と同じ導電型の領域とすることもできる。この場合は、高濃度不純物領域１０６がｎ＋領域、ｐ＋領域であれば、半導体領域１３０はｎ−−領域、ｐ−−領域とすればよい。このように、半導体領域１３０を配することで、ＰＩＮ接合のダイオードが形成されるため、不揮発性メモリ素子の信頼性を向上させることができる。
【００５５】
図１１（Ａ）のレイアウト図は図７に対応するが、半導体領域１３０は他のレイアウト例にも適用できることはいうまでもない。
【００５６】
なお、本明細書では、ソース線ＳＬをワード線ＷＬと平行に配置した場合を示したが、この配置方法に限定されない。ソース線ＳＬをビット線ＢＬと平行に配置し、同一行のＮＡＮＤセルを選択トランジスタＳ２のソース電極またはドレイン電極に接続するのではなく、同一列のＮＡＮＤセルを選択トランジスタＳ２のソース電極またはドレイン電極に接続することもできる。
【００５７】
（実施の形態２）
本発明を、不揮発性メモリ素子を備えた記憶装置に適用した例を示す。図１２に記憶装置の回路ブロック図の一例を示す。不揮発性半導体記憶装置は、マトリクス状に配置された複数のメモリを有するメモリアレイ部２００と周辺回路２０１が同一の基板上に形成されている。周辺回路２０１は外部からアドレスデータや、メモリデータのやり取り等を行うインターフェイス回路２０２、メモリに記憶されたデータの１／０を判断するセンス回路２０３、メモリセルの選択を行うデコーダ２０５及び書き込み、読み出し、消去等の動作モードに応じて、各回路に信号及び電源を供給するコントロール回路２０４を有する。
【００５８】
メモリアレイ部２００には、実施の形態１で説明したＮＡＮＤセルが設けられている。また、メモリアレイ部２００と、周辺回路２０１とはＳＯＩ技術により、同じ絶縁表面に同時に形成されている。すなわち、同一の工程を経て、メモリアレイ部２００と、周辺回路２０１とは同じ絶縁表面上に形成されている。
【００５９】
実施形態１で説明したように、絶縁表面に形成された半導体層を島状に分離形成することで、同一基板上にメモリ素子アレイと周辺回路を形成した場合にも、有効に素子分離をすることができる。したがって、１０Ｖ〜２０Ｖ程度の電圧で書き込みや消去を行う必要のあるメモリ素子アレイと、３Ｖ〜７Ｖ程度の電圧で動作してデータの入出力や命令の制御を主として行う周辺回路を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干渉を防ぐことができる。
【００６０】
（実施の形態３）
浮遊ゲート型の不揮発性メモリは、信頼性を保証するために、浮遊ゲートに貯えた電子を１０年以上保持できる特性が要求されている。そのためトンネル絶縁層には、トンネル電流が流れる厚さで形成しつつ、電子が漏れてしまわないように、高い絶縁性が求められる。
【００６１】
また、トンネル絶縁層上に形成される浮遊ゲートは、チャネル形成領域が形成される半導体層を同じ半導体材料であるシリコンで形成されている。具体的には、浮遊ゲートを多結晶シリコンで形成する方法が普及しており、例えば４００ｎｍの厚さに多結晶リシリコン膜を堆積して形成したものが知られている（特許文献１参照）。
【００６２】
不揮発性メモリの浮遊ゲートは多結晶シリコンで形成されているので、同じシリコン材料で形成される半導体層（チャネル形成領域）の伝導帯底のエネルギーレベルが同じとなる。むしろ浮遊ゲートの多結晶シリコンの厚さを薄膜化しようとすると、伝導帯底のエネルギーレベルがチャネル形成領域を形成する半導体層よりも高くなってしまう。このようなエネルギーレベルの差が生じると、半導体層から浮遊ゲートに電子が注入されにくくなってしまい、書き込み電圧が高くなってしまう。浮遊ゲートを多結晶シリコンで形成する不揮発性メモリにおいて、書き込み電圧を少しでも下げるためには、当該浮遊ゲートに導電性を持たせるためにリンやヒ素などのｎ型不純物を添加する必要がある。また、浮遊ゲートと半導体層の間に設けるゲート絶縁層に関しては、低電圧で書き込むために当該トンネル絶縁層の厚さを薄くする必要があり、一方、電荷を長期間安定的に保持させるためには、電荷の漏洩や不純物の侵入を防ぐために膜厚を厚くする必要がある。
【００６３】
そのため、従来の不揮発性メモリは、高い書き込み電圧が必要とされている。また、繰り返しの書き換えによる電荷保持特性の劣化に対しては、冗長メモリセルを設けたり、コントローラを工夫して、エラー検出又はエラー訂正を行うなどの対処を行うことで、信頼性を確保している。
【００６４】
そこで本実施形態では、書き込み特性及び電荷保持特性に優れた不揮発性メモリ素子について説明する。
【００６５】
図１３は、本実施形態の不揮発性メモリ素子の要部を示している。図１３は、ビット線方向に沿った１つの不揮発性メモリ素子の断面を示す。不揮発性メモリ素子は、絶縁表面を有する基板１を用いて作製されている。絶縁表面を有する基板１としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。
【００６６】
この絶縁表面を有する基板１上に島状の半導体膜４が形成されている。基板１と半導体膜４の間には、下地絶縁膜２を設けても良い。この下地絶縁膜２は、基板１から半導体膜４へアルカリ金属などの不純物が拡散して汚染することを防ぐものであり、ブロッキング層として適宜設ければ良い。
【００６７】
下地絶縁膜２としては、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、下地絶縁膜２を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。
【００６８】
半導体膜４は、単結晶半導体又は多結晶半導体で形成されたものを用いることが好ましい。例えば、基板１上にスパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法によって基板１の全面に形成された半導体層を結晶化させた後、選択的にエッチングして半導体膜４を形成することができる。すなわち、素子分離の目的から、絶縁表面に島状の半導体層を形成し、該半導体層に一又は複数の不揮発性メモリ素子を形成することが好ましい。
【００６９】
半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもできる。半導体膜の結晶化法としては、レーザー結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。また、このような薄膜プロセスに代えて、絶縁表面に単結晶半導体層を形成した所謂ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いても良い。
【００７０】
絶縁表面に形成された半導体膜を島状に分離形成することで、同一基板上にメモリ素子アレイと周辺回路を形成した場合にも、有効に素子分離をすることができる。すなわち、１０Ｖ〜２０Ｖ程度の電圧で書き込みや消去を行う必要のあるメモリ素子アレイと、３Ｖ〜７Ｖ程度の電圧で動作してデータの入出力や命令の制御を主として行う周辺回路を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干渉を防ぐことができる。
【００７１】
半導体膜４にはｐ型不純物が注入されていてもよい。ｐ型不純物として、例えばホウ素が用いられ、５×１０１５ｃｍ−３〜１×１０１６ｃｍ−３程度の濃度で添加されていてもよい。これは、トランジスタのしきい値電圧を制御するためのものであり、チャネル形成領域に添加されることで有効に作用する。チャネル形成領域は、後述するゲート２６と略一致する領域に形成されるものであり、半導体膜４の一対の高濃度不純物領域８の間に位置するものである。
【００７２】
一対の高濃度不純物領域８は不揮発性メモリ素子においてソース及びドレインとして機能する領域である。一対の高濃度不純物領域８はｎ型不純物であるリン若しくはヒ素を、ピーク濃度が約１０２１ａｔｏｍｓ／ｃｍ３となるように添加することで形成される。
【００７３】
半導体膜４上には第１の絶縁層６、浮遊ゲート電極２０、第２の絶縁層２２、制御ゲート電極２４が形成されるが、本明細書では、浮遊ゲート電極２０から制御ゲート電極２４まで積層構造をゲート２６と呼ぶことがある。
【００７４】
第１の絶縁層６は酸化シリコン若しくは酸化シリコンと窒化シリコンの積層構造で形成する。第１の絶縁層６は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成してもよいが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成するとよい。半導体層（代表的にはシリコン層）を、プラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。第１の絶縁層６は、浮遊ゲート電極２０に電荷を注入するためのトンネル絶縁層として用いるので、このように丈夫であるものが好ましい。この第１の絶縁層６は１ｎｍ〜２０ｎｍ、好ましくは３ｎｍ〜６ｎｍの厚さに形成することが好ましい。例えば、ゲート長を５００ｎｍとする場合、第１の絶縁層６は３ｎｍ〜６ｎｍの厚さに形成することができる。
【００７５】
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的には２．４５ＧＨｚ）で励起され、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用することが好ましい。固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁膜を形成すると共に実用的な反応速度を得るためである。
【００７６】
このプラズマ処理により半導体膜４の表面を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ２）と希ガス雰囲気下）で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。
【００７７】
図１４にプラズマ処理を行うための装置の構成例を示す。このプラズマ処理装置は、基板１を配置するための支持台８８と、ガスを導入するためのガス供給部８４、ガスを排気するために真空ポンプに接続する排気口８６、アンテナ８０、誘電体板８２、プラズマ発生用のマイクロ波を供給するマイクロ波供給部９２を有している。また、支持台８８に温度制御部９０を設けることによって、基板１の温度を制御することも可能である。
【００７８】
以下に、プラズマ処理について説明する。なお、プラズマ処理とは、半導体層、絶縁層、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。これらの処理は、その目的に応じて、ガス供給部８４から供給するガスを選択すればよい。
【００７９】
酸化処理若しくは窒化処理を行うには以下のようにすればよい。まず、処理室内を真空にし、ガス供給部８４から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板１は室温若しくは温度制御部９０により１００℃〜５５０℃に加熱する。なお、基板１と誘電体板８２との間隔は、２０ｍｍ〜８０ｍｍ（好ましくは２０ｍｍから６０ｍｍ）程度である。
【００８０】
次に、マイクロ波供給部９２からアンテナ８０にマイクロ波を供給する。そしてマイクロ波をアンテナ８０から誘電体板８２を通して処理室内に導入することによって、プラズマ９４を生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０１１ｃｍ−３以上）のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）及び／又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体層の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化若しくは酸化窒化を行うことができる。
【００８１】
図１３において、プラズマ処理により形成される好適な第１の絶縁層６の一例は、酸化雰囲気下のプラズマ処理により半導体膜４を酸化して３ｎｍ〜６ｎｍの厚さで酸化シリコン層６ａを形成し、その後窒素雰囲気下でその酸化シリコン層の表面を窒化プラズマで処理した窒素プラズマ処理層６ｂを形成する。具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体膜４上に３ｎｍ〜６ｎｍの厚さで酸化シリコン層６ａを形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化シリコン層の表面から概略０．５ｎｍ〜１．５ｎｍの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化シリコン層６ａの表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有させた構造とする。
【００８２】
半導体膜４の代表例として、シリコン層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化膜を形成することができる。また、当該酸化膜をプラズマ処理で窒化することで、表層側の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。このプラズマ処理により絶縁耐圧が高い絶縁層を形成することができる。
【００８３】
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理により、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃〜１１００℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、不揮発性メモリ素子のトンネル絶縁層として信頼性の高いトンネル絶縁層を形成することができる。
【００８４】
浮遊ゲート電極２０は第１の絶縁層６上に形成される。この浮遊ゲート電極２０は、第１の浮遊ゲート電極層２０ａと第２の浮遊ゲート電極層２０ｂにより形成されている。勿論、この二層構造に限定されず、複数の層を積層して設ければよい。しかしながら、第１の絶縁層６に接して形成される第１の浮遊ゲート電極層２０ａは半導体材料で形成することが好ましく、次に示す１又は複数の条件を満たすものを選択することができる。
【００８５】
第１の浮遊ゲート電極層２０ａを形成する半導体材料のバンドギャップが、半導体膜４のバンドギャップより小さいことが好ましい。例えば、第１の浮遊ゲート電極層２０ａを形成する半導体材料のバンドギャップと、半導体膜４のバンドギャップは、０．１ｅＶ以上の差があって、前者の方が小さいことが好ましい。半導体膜４の伝導帯底のエネルギーレベルより、浮遊ゲート電極２０の伝導帯底のエネルギーレベルを低くすることにより、キャリア（電子）の注入性を向上させ、電荷保持特性を向上させるためである。
【００８６】
第１の浮遊ゲート電極層２０ａを形成する半導体材料は、半導体膜４を形成する材料よりも抵抗率が小さい材料で形成されていることが好ましい。第１の浮遊ゲート電極層２０ａを抵抗率の小さい半導体材料で形成することにより、制御ゲート電極と半導体層の間に電圧を印加したとき、浮遊ゲート電極で印加電圧が分圧されずにすみ、電界を半導体層に有効に作用させることができる。例えば、ゲルマニウムは４０〜７０Ω・ｃｍの固有抵抗を有するので好ましい。また、抵抗率を下げる目的で第１の浮遊ゲート電極層２０ａにｎ型不純物を添加してもよい。このように、半導体膜４と比較して、第１の浮遊ゲート電極層２０ａをバンドギャップが小さく抵抗率が低い材料で形成することで、書き込み特性を向上させることができる。
【００８７】
第１の浮遊ゲート電極層２０ａを形成する半導体材料は、第１の絶縁層６により形成される半導体膜４の電子に対する障壁エネルギーに対し、第１の絶縁層６により形成される第１の浮遊ゲート電極層２０ａの電子に対する障壁エネルギーが高くなるものであることが好ましい。半導体膜４から第１の浮遊ゲート電極層２０ａへのキャリア（電子）を注入しやすくし、第１の浮遊ゲート電極層２０ａから電荷が消失することを防ぐためである。
【００８８】
このような条件を満たすものとして、代表的にはゲルマニウム若しくはゲルマニウム化合物で第１の浮遊ゲート電極層２０ａを形成することができる。ゲルマニウム化合物の代表例としては、シリコンゲルマニウムであり、この場合シリコンに対してゲルマニウムが１０原子％以上含まれていることが好ましい。ゲルマニウムの濃度が１０原子％未満であると、構成元素としての効果が薄れ、バンドギャップが有効に小さくならないためである。
【００８９】
浮遊ゲートは電荷を蓄積する目的で、本発明に係る不揮発性半導体記憶装置に適用されるが、同様の機能を備えるものであれば他の半導体材料を適用することもできる。例えば、ゲルマニウムを含む三元系の半導体であってもよい。また、当該半導体材料が水素化されていてもよい。また、不揮発性メモリ素子の電荷蓄積層としての機能を持つものとして、当該ゲルマニウム若しくはゲルマニウム化合物の酸化物若しくは窒化物、又は当該ゲルマニウム若しくはゲルマニウム化合物を含む酸化物若しくは窒化物の層で置き換えることもできる。
【００９０】
第１の浮遊ゲート電極層２０ａに接して、第２の絶縁層２２側に設ける第２の浮遊ゲート電極層２０ｂは、金属若しくはその合金、又は金属化合物で形成される層を適用することが好ましい。金属としては、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）などの高融点金属を用いることが好ましい。当該高融点金属の複数種を用いる合金を用いてもよい。また、合金を形成する材料として、上記高融点金属に、ニオブ、ジルコニウム、セリウム、トリウム、ハフニウムを用いてもよい。また、当該高融点金属の酸化物若しくは窒化物を用いることもできる。金属窒化物としては、窒化タンタル、窒化タングステン、窒化モリブデン、窒化チタンなどを用いることができる。金属酸化物としては、酸化タンタル、酸化チタン、酸化モリブデンなどを用いることができる。
【００９１】
このように第２の浮遊ゲート電極層２０ｂを、金属等で形成することにより、第１の浮遊ゲート電極層２０ａの安定化を図ることができる。すなわち、第２の浮遊ゲート電極層２０ｂは、ゲルマニウム若しくはゲルマニウム化合物で形成される層の上層側に設けることにより、製造工程においては、耐水性や耐薬品性を目的としたバリア層として用いることができる。それにより、フォトリソ工程、エッチング工程、洗浄工程における基板の扱いが容易となり、生産性を向上させることができる。すなわち、浮遊ゲートの加工を容易なものとすることができる。
【００９２】
第２の絶縁層２２は、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化シリコン（ＳｉＮｘ）又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）、酸化アルミニウム（ＡｌｘＯｙ）などの一層若しくは複数層を、減圧ＣＶＤ法やプラズマＣＶＤ法などで形成する。第２の絶縁層２２の厚さは１ｎｍ〜２０ｎｍ、好ましくは５〜１０ｎｍで形成する。例えば、窒化シリコン層２２ａを３ｎｍの厚さに堆積し、酸化シリコン層２２ｂの厚さを５ｎｍの厚さに堆積したものを用いることができる。また、第２の絶縁層２２を酸化アルミニウム（ＡｌｘＯｙ）、酸化タンタル（ＴａｘＯｙ）、酸化ハフニウム（ＨｆＯｘ）等の金属酸化物で形成することもできる。
【００９３】
制御ゲート電極２４はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。また、リン等の不純物元素を添加した多結晶シリコンを用いることができる。また、一層又は複数層の金属窒化物層２４ａと上記の金属層２４ｂの積層構造で制御ゲート電極２４を形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物層２４ａを設けることにより、金属層２４ｂの密着性を向上させることができ、剥離を防止することができる。また、窒化タンタルなどの金属窒化物は仕事関数が高いので、第２の絶縁層２２との相乗効果により、第１の絶縁層６の厚さを厚くすることができる。
【００９４】
図１３に示す不揮発性メモリ素子の動作原理を、エネルギーバンド図を参照して説明する。以下に示すエネルギーバンド図において、図１３と同じ要素には同じ符号を付している。
【００９５】
図１５は半導体膜４、第１の絶縁層６、浮遊ゲート電極２０、第２の絶縁層２２、制御ゲート電極２４が積層された状態のエネルギーバンド図を示している。図１５は制御ゲート電極２４に電圧を印加していない場合であって、半導体膜４のフェルミ準位Ｅｆと制御ゲート電極２４のフェルミ準位Ｅｆｍが等しい場合を示している。
【００９６】
半導体膜４と浮遊ゲート電極２０の内、少なくとも第１の浮遊ゲート電極層２０ａは異なる材料で形成している。半導体膜４のバンドギャップＥｇ１（伝導帯の下端Ｅｃと価電子帯の上端Ｅｖのエネルギー差）と第１の浮遊ゲート電極層２０ａのバンドギャップＥｇ２は異なるものとし、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体膜４としてシリコン（１．１２ｅＶ）、第１の浮遊ゲート電極層２０ａとしてゲルマニウム（０．７２ｅＶ）又はシリコンゲルマニウム（０．７３〜１．０ｅＶ）を組み合わせることができる。ゲルマニウム又はシリコンゲルマニウムは水素化されていてもよい。このときゲルマニウム又はシリコンゲルマニウムに対する水素の含有量は、１〜３０原子％であればよい。第１の浮遊ゲート電極層２０ａを、水素を含有するゲルマニウムで形成することで、第１の絶縁層６との界面における再結合中心を減少させることができる。
【００９７】
第２の浮遊ゲート電極層２０ｂとして金属層を用いる場合、その金属材料の仕事関数は、第１の浮遊ゲート電極層２０ａの仕事関数と比較して小さいものを用いることが好ましい。第２の浮遊ゲート電極層２０ｂに注入されたキャリア（電子）に対してバリアが形成されないためである。それにより、半導体膜４から第２の浮遊ゲート電極層２０ｂにキャリア（電子）がより注入されやすくなる。第１の浮遊ゲート電極層２０ａとして用いることのできるゲルマニウムの仕事関数は５．０ｅＶであるので、例えば、タングステン（仕事関数：４．５５ｅＶ）、タンタル（仕事関数：４．２５ｅＶ）、チタン（仕事関数：４．３３ｅＶ）、モリブデン（仕事関数：４．６ｅＶ）、クロム（仕事関数：４．５ｅＶ）を、第２の浮遊ゲート電極層２０ｂに適用することができる。
【００９８】
なお、第１の絶縁層６は酸化シリコン層６ａ（バンドギャップ：約８ｅＶ）と、当該酸化シリコン６ａをプラズマ処理により窒化処理した窒素プラズマ処理層６ｂ（バンドギャップ：約５ｅＶ）で形成されてている。また、第２の絶縁層２２は、浮遊ゲート電極２０側から、窒化シリコン層２２ａと酸化シリコン層２２ｂを積層して形成されている。
【００９９】
第１の絶縁層６を挟んで、半導体膜４と第１の浮遊ゲート電極層２０ａは異なる材料で形成している。この場合、半導体膜４のバンドギャップと第１の浮遊ゲート電極層２０ａのバンドギャップは異なるものであり、後者のバンドギャップが小さくなるように組み合わせている。例えば、半導体膜４をシリコン（バンドギャップ：１．１２ｅＶ）として、第１の浮遊ゲート電極層２０ａをゲルマニウム（バンドギャップ：０．７２ｅＶ）又はシリコンゲルマニウム（バンドギャップ：０．７３〜１．１ｅＶ）とすることができる。すなわち、半導体膜４としてシリコンのバンドギャップＥｇ１と、第１の浮遊ゲート電極層２０ａとしてゲルマニウムのバンドギャップＥｇ２は、Ｅｇ１＞Ｅｇ２の関係を満たしている。
【０１００】
半導体膜４と第１の浮遊ゲート電極層２０ａのそれぞれについて、第１の絶縁層６による電子に対するエネルギー障壁、すなわち第１障壁Ｂｅ１と第２障壁Ｂｅ２は異なる値となり、Ｂｅ２＞Ｂｅ１の関係を持たせることができる。このような状況においては、半導体膜４と浮遊ゲート電極２０の伝導帯底のエネルギーレベルのエネルギー差ΔＥが発生する。後述するように、このエネルギー差ΔＥは、半導体膜４から浮遊ゲート電極２０に電子を注入するとき、電子を加速する方向に作用するので、書き込み電圧を低下させるのに寄与する。
【０１０１】
比較のために、半導体層と浮遊ゲート電極を同じ半導体材料で形成した場合のエネルギーバンド図を図１６に示す。このエネルギーバンド図は、半導体層０１、第１の絶縁層０２、浮遊ゲート電極０３、第２の絶縁層０４、制御ゲート電極０５が順次積層された状態を示している。半導体層０１と浮遊ゲート電極０３を同じシリコン材料で形成した場合でも、浮遊ゲート電極０３を薄く形成するとバンドギャップが異なってくる。
【０１０２】
図１６では、半導体層０１のバンドギャップをＥｇ１、浮遊ゲート電極０３のバンドギャップをＥｇ２で示している。例えば、シリコンでは薄膜化すると、バンドギャップがバルクの１．１２ｅＶから１．４ｅＶ程度まで増大すると言われている。それにより、半導体層０１と浮遊ゲート電極０３の間には、電子の注入を遮る方向に−ΔＥのエネルギー差が生じてしまう。このような状況では、半導体層０１から浮遊ゲート電極０３に電子を注入するために高電圧が必要になってしまう。すなわち、書き込み電圧を下げるために、浮遊ゲート電極０３をバルクシリコン並に厚く形成するか、ｎ型不純物としてリンやヒ素を高濃度にドーピングする必要がある。このことは、従来の不揮発性メモリにおける欠点である。
【０１０３】
ところで、浮遊ゲート電極２０に電子を注入するには、熱電子を利用する方法と、Ｆ−Ｎ型トンネル電流を利用する方法がある。熱電子を利用する場合には、正の電圧を制御ゲート電極２４印加して、ドレインに高電圧を印加して熱電子を発生させる。それにより、熱電子を浮遊ゲート電極２０に注入することができる。Ｆ−Ｎ型トンネル電流を利用する場合には、正の電圧を制御ゲート電極２４印加して半導体膜４からＦ−Ｎ型トンネル電流により浮遊ゲート電極２０に注入する。
【０１０４】
図１７は、実施の形態１で説明した書込み状態（図２参照）におけるエネルギーバンド図である。図１７に示すように、浮遊ゲート電極２０の伝導帯底のエネルギーレベルは、半導体膜４の伝導帯底のエネルギーレベルに対して電子エネルギー的にΔＥだけ低い準位にある。そのため電子が浮遊ゲート電極２０に注入されるに当たっては、このエネルギー差に起因する内部電界が作用する。これは、上記したような半導体膜４と浮遊ゲート電極２０の組み合わせによって実現する。すなわち、半導体膜４から浮遊ゲート電極２０へ電子を注入しやすくなり、不揮発性メモリ素子における書き込み特性を向上させることができる。この作用は熱電子を利用して、浮遊ゲート電極２０に電子を注入する場合にも同様である。
【０１０５】
浮遊ゲート電極２０に電子が保持されている間は、不揮発性メモリ素子のしきい値電圧は正の方向にシフトする。この状態を、データ「０」が書き込まれた状態とすることができる。
【０１０６】
図１８は、電荷保持状態のエネルギーバンド図を示している。浮遊ゲート電極２０のキャリアは、第１の絶縁層６と第２の絶縁層２２に挟まれていることにより、エネルギー的に閉じこめられた状態にある。浮遊ゲート電極２０に蓄積するキャリア（電子）によりポテンシャルは上がるが、障壁エネルギーを超えるエネルギーが電子に付与されない限り浮遊ゲート電極２０から電子は放出されないことになる。すなわち、１５０℃の恒温放置による信頼性試験においても電荷保持特性を改善することができる。
【０１０７】
より詳細には、第１の浮遊ゲート電極層２０ａのキャリアはエネルギー的に閉じこめられた状態と言える。この状態により、注入されたキャリアが第２の絶縁層２２側にリークすること、第２の絶縁層２２の界面にトラップされることを防ぐことができる。すなわち、消去動作において、浮遊ゲート電極２０に注入されたキャリアが残留して消去不良になってしまうのを防ぐことができる。尤も、浮遊ゲートとしてキャリアを蓄積する能力があるので、第２の浮遊ゲート電極層２０ｂも第１の浮遊ゲート電極層２０ａを補って浮遊ゲートとして機能することができる。
【０１０８】
いずれにしても、この場合、障壁エネルギーを超えるエネルギーが電子に付与されない限り浮遊ゲート電極２０から電子は放出されないことになる。また、浮遊ゲート電極２０の伝導帯底のエネルギーレベルは、半導体膜４の伝導帯底のエネルギーレベルに対して電子エネルギー的にΔＥだけ低い準位にあり、電子に対してエネルギー的な障壁が形成される。この障壁により、トンネル電流によって半導体膜４に電子が流出してしまうのを防ぐことができる。
【０１０９】
図１９は、実施の形態１で説明した消去状態（図４参照）のエネルギーバンド図を示している。消去動作では、第１の絶縁層６を薄く形成することができるので、Ｆ−Ｎ型トンネル電流により浮遊ゲート電極２０の電子を半導体膜４側に放出させることができる。また、半導体基板１のチャネル形成領域から正孔が注入されやすくなり、浮遊ゲート電極２０に注入することにより、実質的な消去動作をすることができる。
【０１１０】
浮遊ゲート電極２０の第１の浮遊ゲート電極層２０ａをゲルマニウム若しくはゲルマニウム化合物で形成することにより、第１の絶縁層６の厚さを薄くすることができる。それにより、トンネル電流によって第１の絶縁層６を介して電子を浮遊ゲート電極２０に注入することが容易となり、低電圧動作が可能となる。さらに、低エネルギーレベルで電荷を保存することが可能になり、電荷を安定した状態で保存できるという有意な効果を奏することができる。
【０１１１】
本実施形態に係る不揮発性メモリでは、図１５、図１７のエネルギーバンド図が示すように、半導体膜４と浮遊ゲート電極２０の間でＥｇ１＞Ｅｇ２として自己バイアスが生じるように構成している。この関係は極めて重要であり、半導体層のチャネル形成領域から浮遊ゲート電極にキャリアを注入するときに、注入しやすくするように作用する。すなわち、書き込み電圧の低電圧化を図ることができる。逆に浮遊ゲート電極からキャリアを放出させにくくしている。このことは、不揮発性メモリ素子の記憶保持特性を向上させるように作用する。また、浮遊ゲート電極としてのゲルマニウム層にｎ型不純物をドーピングすることにより、伝導帯底のエネルギーレベルをさらに下げることが出来、よりキャリアを浮遊ゲート電極に注入しやすくするように自己バイアスを作用させることができる。すなわち、書き込み電圧を下げ、揮発性メモリ素子の不記憶保持特性を向上させることができる。
【０１１２】
以上説明したように、本実施形態の不揮発性メモリ素子は、半導体層から浮遊ゲート電極へ電荷を注入しやすくすることができ、浮遊ゲート電極から電荷が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。
【０１１３】
（実施の形態４）
本実施形態では、図２０を用いて、ＳＯＩ型のＮＡＮＤセルの作製方法について、説明する。なお、図面には、ＮＡＮＤセルのみを図示しているが、同一基板上に、周辺回路のトランジスタも作製されている。周辺回路のトランジスタの作製は、ＮＡＮＤセルの選択トランジスタと同様に作製される。本実施の形態で示すＮＡＮＤセルの構造は、図７、８に示したものである。
【０１１４】
まず、基板４００上に下地絶縁膜４０１を介して島状の半導体膜４０３〜４０５を形成する。半導体膜４０３、４０５は選択トランジスタＳ１、Ｓ２を構成する。半導体膜４０４はＮＡＮＤセルを構成する。
【０１１５】
そして、ダイオードを構成する低濃度不純物領域（図示されていない）を半導体膜４０４に形成する（図８参照）。そのため、不純物を添加しない領域をレジストで覆い、半導体膜４０４に選択的に不純物を添加することで、低濃度不純物領域を形成する。
【０１１６】
当該島状の半導体膜４０３〜４０５を覆うように第１の絶縁膜４０６〜４０８をそれぞれ形成する。そして、第１の絶縁膜４０６〜４０８を覆うように後に完成する不揮発性メモリ素子の浮遊ゲートを構成する導電膜４０９を形成する（図２０（Ａ）参照）。
【０１１７】
島状の半導体膜４０３〜４０５は、基板４００上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させた後に選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザー結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等により行うことができる。
【０１１８】
また、レーザー光の照射によって半導体膜の結晶化もしくは再結晶化を行う場合には、レーザー光の光源としてＬＤ励起の連続発振（ＣＷ）レーザー（ＹＶＯ４、第２高調波（波長５３２ｎｍ））を用いることができる。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で、さらに高次の高調波より優れている。ＣＷレーザー光を半導体膜に照射すると、連続的に半導体膜にエネルギーが与えられるため、一旦半導体膜を溶融状態にすると、溶融状態を継続させることができる。さらに、ＣＷレーザー光を走査することによって半導体膜の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。
【０１１９】
固体レーザーを用いるのは、気体レーザー等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。なお、ＣＷレーザーに限らず、繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体膜が溶融してから固化するまでの時間よりもレーザー光のパルス間隔が短ければ、常に半導体膜を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体膜を形成することができる。
【０１２０】
その他のＣＷレーザー及び繰り返し周波数が１０ＭＨｚ以上のパルスレーザを使用することもできる。例えば、気体レーザーとしては、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー等がある。固体レーザーとして、ＹＡＧレーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、ＫＧＷレーザー、ＫＹＷレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、Ｙ２Ｏ３レーザー、ＹＶＯ４レーザー等がある。また、ＹＡＧレーザー、Ｙ２Ｏ３レーザー、ＧｄＶＯ４レーザー、ＹＶＯ４レーザーなどのセラミックスレーザがある。金属蒸気レーザーとしてはヘリウムカドミウムレーザ等が挙げられる。また、レーザー発振器において、レーザー光をＴＥＭ００（シングル横モード）で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレーザーを用いてもよい。
【０１２１】
基板４００は、ガラス基板、石英基板、金属基板、セラミック基板、ステンレス基板など、Ｓｉ基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、アクリルなどの基板を選択することもできる。
【０１２２】
下地絶縁膜４０１は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、下地絶縁膜４０１を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。このように、ブロッキング層として機能する下地絶縁膜４０１を形成することによって、基板４００からＮａなどのアルカリ金属やアルカリ土類金属が、この上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板４００として石英を用いるような場合には下地絶縁膜４０１を省略してもよい。
【０１２３】
第１の絶縁膜４０６〜４０８は、半導体膜４０３〜４０５に熱処理又はプラズマ処理等を行うことによって形成することができる。例えば、高密度プラズマ処理により当該半導体膜４０３〜４０５に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体膜４０３〜４０５上にそれぞれ酸化膜、窒化膜又は酸窒化膜となる第１の絶縁膜４０６〜４０８を形成する。なお、プラズマＣＶＤ法やスパッタ法により形成してもよい。
【０１２４】
半導体膜４０３〜４０５としてＳｉを主成分とする半導体膜を用いて高密度プラズマ処理により酸化処理又は窒化処理を行った場合、第１の絶縁膜４０６〜４０８として酸化シリコン（ＳｉＯｘ）膜又は窒化シリコン（ＳｉＮｘ）膜が形成される。
【０１２５】
高密度プラズマ処理により半導体膜４０３〜４０５に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、半導体膜４０３〜４０５に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に酸素と窒素を有する膜（以下、「酸窒化シリコン膜」と記す）が形成され、第１の絶縁膜４０６〜４０８は酸化シリコン膜と酸窒化シリコン膜とが積層された膜となる。
【０１２６】
ここでは、第１の絶縁膜４０６〜４０８を１〜１０ｎｍ、好ましくは１〜５ｎｍで形成する。例えば、高密度プラズマ処理により半導体膜４０３〜４０５に酸化処理を行い当該半導体膜４０３〜４０５の表面に概略５ｎｍの酸化シリコン膜を形成した後、高密度プラズマ処理により窒化処理を行い酸化シリコン膜の表面又は表面の近傍に窒素プラズマ処理層を形成する。
【０１２７】
具体的には、まず、酸素雰囲気下のプラズマ処理により半導体膜上に３ｎｍ〜６ｎｍの厚さで酸化シリコン層を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。ここでは、窒素雰囲気下でプラズマ処理を行うことによって、酸化シリコン層の表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有させた構造とする。窒素プラズマ処理層には、酸素と窒素を含有したシリコン（酸化窒化シリコン）が形成されている。また、このとき、高密度プラズマ処理による酸化処理と窒化処理は大気に一度も曝されることなく連続して行うことが好ましい。高密度プラズマ処理を連続して行うことによって、汚染物の混入の防止や生産効率の向上を実現することができる。
【０１２８】
なお、高密度プラズマ処理により半導体膜を酸化する場合には、酸素を含む雰囲気下（例えば、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、もしくは酸素又は一酸化二窒素と水素（Ｈ２）と希ガス雰囲気下）で行う。一方、高密度プラズマ処理により半導体膜を窒化する場合には、窒素を含む雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、もしくはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。
【０１２９】
希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。高密度プラズマ処理を希ガス雰囲気中で行った場合、第１の絶縁膜４０６〜４０８は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでいる場合があり、Ａｒを用いた場合には第１の絶縁膜４０６〜４０８にＡｒが含まれている場合がある。
【０１３０】
また、高密度プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３以上であり、プラズマの電子温度が１．５ｅＶ以下で行う。より詳しくは、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板４００上に形成された被処理物（ここでは、半導体膜４０３〜４０５）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。
【０１３１】
また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化物または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。例えば、ガラス基板の歪点よりも１００℃以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。プラズマを形成するための高周波としては、マイクロ波（例えば、周波数２．４５ＧＨｚ）等を用いることができる。
【０１３２】
本実施形態では、高密度プラズマ処理により被処理物の酸化処理を行う場合、酸素（Ｏ２）、水素（Ｈ２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、酸素を０．１〜１００ｓｃｃｍ、水素を０．１〜１００ｓｃｃｍ、アルゴンを１００〜５０００ｓｃｃｍとして導入すればよい。なお、酸素：水素：アルゴン＝１：１：１００の比率で混合ガスを導入することが好ましい。例えば、酸素を５ｓｃｃｍ、水素を５ｓｃｃｍ、アルゴンを５００ｓｃｃｍとして導入すればよい。
【０１３３】
また、高密度プラズマ処理により窒化処理を行う場合、窒素（Ｎ２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、窒素を２０〜２０００ｓｃｃｍ、アルゴンを１００〜１００００ｓｃｃｍとして導入すればよい。例えば、窒素を２００ｓｃｃｍ、アルゴンを１０００ｓｃｃｍとして導入すればよい。
【０１３４】
本実施形態において、メモリ部に設けられた半導体膜４０４上に形成される第１の絶縁膜４０７は、後に完成する不揮発性メモリ素子において、トンネル酸化膜として機能する。従って、第１の絶縁膜４０７の膜厚が薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、第１の絶縁膜４０７の膜厚が薄いほど、後に形成される浮遊ゲートに低電圧で電荷を蓄積させることが可能となるため、半導体装置の消費電力を低減することができる。そのため、第１の絶縁膜４０６〜４０８は、膜厚を薄く形成することが好ましい。
【０１３５】
半導体膜上に絶縁膜を薄く形成する方法として熱酸化法があるが、基板１００としてガラス基板等の融点が十分に高くない基板を用いる場合には、熱酸化法により第１の絶縁膜４０６〜４０８を形成することは非常に困難である。また、ＣＶＤ法やスパッタ法により形成した絶縁膜は、膜の内部に欠陥を含んでいるため膜質が十分でなく、膜厚を薄く形成した場合にはピンホール等の欠陥が生じる問題がある。また、ＣＶＤ法やスパッタ法により絶縁膜を形成した場合には、半導体膜の端部の被覆が十分でなく、後に第１の絶縁膜４０７上に形成される導電膜等と半導体膜とがリークする場合がある。
【０１３６】
従って、本実施形態で示すように、高密度プラズマ処理により第１の絶縁膜４０６〜４０８を形成することによって、ＣＶＤ法やスパッタ法等により形成した絶縁膜より緻密な絶縁膜を形成することができ、また、半導体膜４０３〜４０５の端部を第１の絶縁膜４０６〜４０８で十分に被覆することができる。その結果、メモリとして高速動作や電荷保持特性を向上させることができる。なお、ＣＶＤ法やスパッタ法により第１の絶縁膜４０６〜４０８を形成した場合には、絶縁膜を形成した後に高密度プラズマ処理を行い当該絶縁膜の表面に酸化処理、窒化処理又は酸窒化処理を行うことが好ましい。
【０１３７】
導電膜４０９は積層構造の膜である。まず、ゲルマニウム（Ｇｅ）又はシリコンゲルマニウム合金等のゲルマニウムを含む材料でなる膜を形成する。例えば、導電膜４０９として、ゲルマニウム元素を含む雰囲気中（例えば、ＧｅＨ４）でプラズマＣＶＤ法を行うことにより、ゲルマニウムを主成分とする膜を１〜２０ｎｍ、好ましくは１〜１０ｎｍで形成する。また、例えば、水素で５％〜１０％に希釈されたゲルマン（ＧｅＨ４）ガスを用い、基板１００の加熱温度を２００〜３５０℃として、１３．５６ＭＨｚ〜６０ＭＨｚ（例えば、２７ＭＨｚ）の高周波電力を印加することで、ゲルマニウム層を形成することができる。
【０１３８】
また、ゲルマニウムを含む材料でなる膜上に、金属もしくはその合金、又は金属化合物で形成する。例えば、タンタル膜を１〜２０ｎｍ、好ましくは１〜１０ｎｍで形成する。その他にも、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）などの高融点金属を用いることができる。また、また、合金を形成する材料として、上記高融点金属に、ニオブ、ジルコニウム、セリウム、トリウム、ハフニウムを用いてもよい。また、当該高融点金属の酸化物もしくは窒化物を用いることもできる。金属窒化物としては、窒化タンタル、窒化タングステン、窒化モリブデン、窒化チタンなどを用いることができる。金属酸化物としては、酸化タンタル、酸化チタン、酸化モリブデンなどを用いることができる。導電膜４０９の上層はスパッタリング法、電子ビーム蒸着法などで形成することができる。スパッタリング法で形成する場合には、対象となる金属のターゲトを用いればよい。また、金属酸化物又は金属窒化物を形成する場合には、反応性スパッタリングもしくは当該金属酸化物又は金属窒化物のターゲットを用いて成膜すればよい。
【０１３９】
このように浮遊ゲート電極の上層（図１３の第２の浮遊ゲート電極層２０ｂ相当する）を、金属等で形成することにより、浮遊ゲート電極の下層（図１３の第１の浮遊ゲート電極層２０ａに相当する）の安定化を図ることができる。
【０１４０】
次に、半導体膜４０３、４０５上に形成された、第１の絶縁膜４０６、４０８と導電膜４０９を選択的に除去し、半導体膜４０４上に形成された、第１の絶縁膜４０７と導電膜４０９を残存させる。ここでは、メモリ部に設けられた半導体膜４０４、第１の絶縁膜４０７、導電膜４０９を選択的にレジストで覆い、半導体膜４０３、４０５上に形成された、第１の絶縁膜４０６、４０８と導電膜４０９をエッチングすることによって選択的に除去する（図２０（Ｂ）参照）。
【０１４１】
さらに、新たなレジストマスクを形成し、導電膜４０９をエッチングして選択的に除去することによって、浮遊ゲート電極４１１を形成する。半導体膜４０３、４０５と、半導体膜４０４の上方に形成された浮遊ゲート電極４１１を覆うように第２の絶縁膜４１２を形成する（図２０（Ｃ）参照）。
【０１４２】
第２の絶縁膜４１２は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて単層又は積層して形成する。例えば、第２の絶縁膜４１２を単層で設ける場合には、ＣＶＤ法により酸化窒化シリコン膜又は窒化酸化シリコン膜を５ｎｍ〜５０ｎｍの膜厚で形成する。また、第２の絶縁膜４１２を３層構造で設ける場合には、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２の絶縁膜として窒化シリコン膜を形成し、第３の絶縁膜として酸化窒化シリコン膜を形成する。また、他にも第２の絶縁膜４１２として、ゲルマニウムの酸化物又は窒化物を用いてもよい。
【０１４３】
なお、半導体膜４０４の上方に形成された第２の絶縁膜４１２は、後に完成する不揮発性メモリ素子においてコントロール絶縁膜として機能し、半導体膜４０３、４０５の上方に形成された第２の絶縁膜４１２は、後に完成する選択トランジスタのゲート絶縁膜として機能する。
【０１４４】
次に、ＮＡＮＤセルの制御ゲート電極、選択トランジスタのゲート電極などとなる導電膜を形成する。導電膜は単層又は積層構造で形成することができる。導電膜としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料もしくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
【０１４５】
ここでは、窒化タンタルとタングステンを用いて２層積層構造の導電膜を形成する。他にも、下層の導電膜として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層膜又は積層膜を用い留ことができる。また、上層の導電膜として、タンタル、モリブデン、チタンから選ばれた単層膜又は積層膜を用いることができる。
【０１４６】
次に、導電膜を選択的にエッチングして除去することによって、ＮＡＮＤセルに、ワード線と一体に形成された制御ゲート電極４１３が形成される。半導体膜４０３、４０５には、選択ゲート線ＳＧ１、ＳＧ２と一体に形成されたゲート電極４１４、４１５が形成される。また、下地絶縁膜４０１上には、ソース線４１６、消去線４１７が形成される。
【０１４７】
次に、レジストを選択的に形成し、当該レジストをマスクとして半導体膜４０３〜４０５に不純物元素を導入することによって、所望の導電型の不純物領域、チャネル形成領域を形成する（図２０（Ｄ）参照）。
【０１４８】
不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。レジストの形成と、不純物元素の導入を適宜繰り返すことにより、ｎ型、ｐ型のトランジスタを同一基板４００に形成することができる。
【０１４９】
不純物元素を導入することによって、半導体膜４０３、４０５には、ソース領域又はドレイン領域を形成する高濃度不純物領域４２０とチャネル形成領域４２１が形成される。また、半導体膜４０４には、ソース領域又はドレイン領域を形成する高濃度不純物領域４２０とＬＤＤ領域を形成する低濃度不純物領域４２２とチャネル形成領域４２１が形成される。
【０１５０】
半導体膜４０４に形成される低濃度不純物領域４２２は、不純物元素が浮遊ゲート電極４１１を突き抜けることによって形成される。従って、半導体膜４０４において、浮遊ゲート電極４１１と制御ゲート電極４１３が重なっている領域にチャネル形成領域４２１が形成される。浮遊ゲート電極４１１と重なるが制御ゲート電極４１３に重ならない領域に低濃度不純物領域４２２が形成される。
【０１５１】
次に、絶縁膜４２５を形成する。当該絶縁膜４２５上に、導電膜を形成し、レジストを用いて当該導電膜をエッチングすることにより、電極、配線を形成する。４２６はビット線であり、４２７は、選択トランジスタＳ１とソース線４１６を接続する電極である。４２８、４２９は、ＮＡＮＤセルを選択トランジスタＳ１、Ｓ２に接続する電極である。また、図示されていないが、半導体膜４０４に形成されたダイオードとなる低濃度不純物領域と、消去線４１７を接続するための電極も形成される（図２０（Ｅ））。
【０１５２】
絶縁膜４２５は、ＣＶＤ法やスパッタ法等により、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料から選ばれた材料でなる単層構造または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１５３】
４２６〜４２９で示す電極、配線を形成するための導電膜は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料もしくは化合物材料選ばれた材料でなる単層膜又は積層膜で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料に相当する。導電膜は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン（ＴｉＮ）膜とバリア膜の積層構造を採用するとよい。
【０１５４】
なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【０１５５】
本実施形態の作製方法は、本明細書で示した他の実施の形態と組み合わせて行うことができる。
【０１５６】
（実施の形態５）
本実施の形態では、上述した本発明の不揮発性半導体記憶装置を備えた非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。
【０１５７】
半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している（図２１（Ａ））。
【０１５８】
高周波回路８１０はアンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
【０１５９】
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８３０およびクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られる。
【０１６０】
制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０において符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により無線信号に載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。また、本発明の不揮発性半導体記憶装置を記憶回路８８０に適用することができる。本発明の不揮発性半導体記憶装置は、駆動電圧を低くすることができるため、非接触でデータを交信できる距離をのばすことが可能となる。
【０１６１】
このように、リーダ／ライタから半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
【０１６２】
また、半導体装置８００は、各回路への電源電圧の供給を、電源（バッテリー）を搭載せず、電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
【０１６３】
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図２１（Ｂ））。
【０１６４】
品物３２２０が含む半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、リーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図２１（Ｃ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
【０１６５】
また、本発明の不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などがある。図２２に、それらの電子機器の具体例を示す。
【０１６６】
図２２（Ａ）、（Ｂ）は、デジタルカメラを示している。図２２（Ｂ）は、図２２（Ａ）の裏側を示すＦＩＧである。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッターボタン２１１５などを有する。また、取り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ２１１６に記憶させておく構成となっている。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ２１１６に適用することができる。
【０１６７】
また、図２２（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ２１２５に適用することができる。
【０１６８】
また、図２２（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図２２（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。
【０１６９】
メモリ部２１３２は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部２１３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０１７０】
また、図２２（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。
【０１７１】
例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０１７２】
以上の様に、本発明の不揮発性メモリ素子を備えた半導体装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。
【図面の簡単な説明】
【０１７３】
【図１】本発明のＮＡＮＤ型メモリセルアレイの等価回路図（実施の形態６）。
【図２】本発明のＮＡＮＤ型メモリセルアレイの書込み動作を説明する図（実施の形態７）。
【図３】本発明のＮＡＮＤ型メモリセルアレイの読み込み動作を説明する図（実施の形態８）。
【図４】本発明のＮＡＮＤ型メモリセルアレイの消去動作を説明する図（実施の形態９）。
【図５】従来のＮＡＮＤ型メモリセルの等価回路図（実施の形態１０）。
【図６】従来のＮＡＮＤ型メモリセルのレイアウト図（実施の形態１１）。
【図７】本発明のＮＡＮＤ型メモリセルのレイアウト図（実施の形態１２）。
【図８】本発明のＮＡＮＤ型メモリセルの断面図および、メモリセルの半導体膜の上面図（実施の形態１３）。
【図９】本発明のＮＡＮＤセルの半導体膜の上面図（実施の形態１４）。
【図１０】本発明のＮＡＮＤ型メモリセルのレイアウト図（実施の形態１５）。
【図１１】本発明のＮＡＮＤ型メモリセルのレイアウト図（実施の形態１６）。
【図１２】本発明の記憶装置のブロック回路図（実施の形態１７）。
【図１３】不揮発性メモリ素子の断面図（実施の形態１８）。
【図１４】プラズマ処理装置の構成を説明する図（実施の形態１９）。
【図１５】実施形態の不揮発性メモリの初期状態のエネルギーバンド図（実施の形態２０）。
【図１６】比較例の不揮発性メモリの初期状態のエネルギーバンド図（実施の形態２１）。
【図１７】実施形態の不揮発性メモリの初期状態のエネルギーバンド図（実施の形態２２）。
【図１８】実施形態の不揮発性メモリの初期状態のエネルギーバンド図（実施の形態２３）。
【図１９】実施形態の不揮発性メモリの初期状態のエネルギーバンド図（実施の形態２４）。
【図２０】ＮＡＮＤ型メモリセルの作製工程を示す断面図（実施の形態２５）。
【図２１】本発明の半導体記憶装置の使用形態の一例を示す図（実施の形態２６）。
【図２２】本発明の半導体記憶装置の使用形態の一例を示す図（実施の形態２７）。
【符号の説明】
【０１７４】
ＮＣ１  ＮＡＮＤセル
ＷＬ０〜ＷＬ３１  ワード線
Ｍ０〜Ｍ３１  不揮発性メモリ素子
ＢＬ  ビット線
ＥＬ  消去線
ＳＧ１、ＳＧ    ２選択ゲート線ＳＧ２
ＳＬ    ソース線
１００  基板
１０１  絶縁膜
１０３〜１０５  半導体膜
１０６  高濃度不純物領域
１０７  チャネル形成領域
１０８ａ、１０８ｂ  低濃度不純物領域
１０８  第１ゲート絶縁膜
１０９  第２ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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