(57)【特許請求の範囲】
【請求項１】
複数の回路ブロックを有する半導体装置であって、
前記各回路ブロックに配置され、当該回路ブロックの素子の電気信号を検出する検出器と、
前記各検出器出力が通過する配線と、
前記各検出器出力を前記配線に送り出す複数のスイッチと、
前記配線に接続し直流電圧を通過させるバッファと、
前記各回路ブロックに、前記検出器で検出された結果に基づいて生成され、前記バッファの出力電圧が所定の電圧となるよう働きかけるための補正値を蓄えるレジスタと、
を有する半導体装置。
【請求項２】
前記レジスタが蓄える前記補正値に基づいて、前記各回路ブロックのばらつきを補正する補正回路を更に有する請求項１に記載の半導体装置。
【請求項３】
前記検出器は抵抗である請求項１または２に記載の半導体装置。
【請求項４】
複数の回路ブロックを有する半導体装置であって、
前記各回路ブロックに配置され、当該回路ブロックの素子の電気信号を検出する検出器と、
前記各検出器出力が通過する配線と、
前記各検出器出力を前記配線に送り出す複数のスイッチと、
前記配線に接続し直流電圧を通過させるバッファと、
複数の直流電圧を発生する多値電圧発生器と、
前記複数の直流電圧をチップ内に分配する多値電圧バスと、
前記複数の直流電圧の中から直流電圧を選択して対応する前記回路ブロックに補正信号として供給する複数のスイッチと、
を有する半導体装置。
【請求項５】
前記回路ブロック内のトランジスタのバックゲートに対して前記補正信号が供給される、請求項４に記載の半導体装置。
【請求項６】
前記電気信号と前記補正信号との相関に基づき、前記補正信号を一義に決定する制御手段をさらに有する、請求項４に記載の半導体装置。
【請求項７】
前記補正信号の設定と前記電気信号の取得とを交互に繰り返し、前記電気信号が所定の範囲内となる最適な補正信号を探索する、請求項４に記載の半導体装置。
【請求項８】
前記配線にスイッチを介して接続される電圧モニタ回路をさらに有する、請求項１に記載の半導体装置。
【請求項９】
前記配線にスイッチを介して接続される温度モニタ回路をさらに有する、請求項１に記載の半導体装置。
【請求項１０】
前記複数の直流電圧は粗調整電圧群と微調整電圧群に分かれている、請求項４に記載の半導体装置。
【請求項１１】
前記粗調整電圧群の電圧範囲の中心と、前記微調整電圧群の電圧範囲の中心がほぼ一致する、請求項１０に記載の半導体装置。
【請求項１２】
バイアス電流を決定するテイルトランジスタと、
前記テイルトランジスタに接続しバイアス電流を変調する差動トランジスタ対と、
前記変調されたバイアス電流が流れる負荷と、
複数の直流電圧を発生する多値電圧発生器と、
前記複数の直流電圧をチップ内に分配する多値電圧バスと、
前記複数の直流電圧の中から一つの直流電圧を選択するスイッチと、
を備え、
前記差動トランジスタ対のバックゲートに補正信号が供給され、
前記選択された直流電圧を前記補正信号とする、半導体装置。
【請求項１３】
バイアス電流を決定するテイルトランジスタと、
前記テイルトランジスタに接続しバイアス電流を変調する差動トランジスタ対と、
前記変調されたバイアス電流が流れる負荷と、
複数の直流電圧を発生する多値電圧発生器と、
前記複数の直流電圧をチップ内に分配する多値電圧バスと、
前記複数の直流電圧の中から一つの直流電圧を選択するスイッチと、
を備え、
前記テイルトランジスタのバックゲートに補正信号が供給され、
前記選択された直流電圧を前記補正信号とする、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタやＬＣＲ（インダクタ、キャパシタ、抵抗）受動素子や配線などの素子間ばらつきに起因して起こるＤＣ（直流）オフセットやローカル（局部発振成分）リーク、Ｉ／Ｑミスマッチ、２次歪み、スプリアスなどのいわゆるインペアメント（ｉｍｐａｉｒｍｅｎｔ）を補正できる半導体装置に関する。Ｉ／Ｑミスマッチとは、同相（Ｉ；ｉｎ−ｐｈａｓｅ）成分と直交（Ｑ；ｑｕａｄｒａｔｕｒｅ）成分の間のミスマッチのことである。特に本発明は、無線・有線の通信回路やセンサ、アクチュエータ、制御回路、ＣＰＵなどの回路を集積化したシステムオンチップ（ＳｏＣ；ｓｙｓｔｅｍ  ｏｎ  ｃｈｉｐ）に適した、ばらつきを補正する半導体装置に関する。
【背景技術】
【０００２】
上述したような種類の電気的特性のばらつきを補正する半導体装置として、特開２００２−３４０８５３号公報には、図１Ａに示した構成を有するものが開示されている。図１Ａに示したものでは、センサ３００１とそれにつながる擬似抵抗（Ｒ）３００２とアンプ３００５とが設けられており、センサ３００１と擬似抵抗３００２には、それぞれ直列にスイッチ３００３、３００４が接続している。通常は、センサ３００１に直列に接続されたスイッチ３００３がオンとなり、擬似抵抗３００２側のスイッチ３００４がオフとなり、センサ３００１のみがアンプ３００５につながって、センサ３００１の信号がアンプ３００５によって読み出される。補正を行う場合には、今度は、擬似抵抗３００２側のスイッチ３００４のみがオンとなり、擬似抵抗３００２の信号レベルがアンプ３００５を介して読み出される。アンプ３００５の後段にはアナログ／デジタル変換器（ＡＤＣ）３００６が接続しており、ＡＤＣ３００６は、アンプ３００５の出力をデジタル信号に変換する。ばらつきの補正は、デジタル化されたセンサ信号とデジタル化された擬似抵抗信号を比較することによって行われる。【０００３】
特開平５―８７９３６号公報には、図１Ｂに示すように、複数のセンサ３０１０とそれぞれに直列に接続するスイッチ３０１１とこれらのセンサ３０１０が共通に接続される単一のアンプ３０１２とが設けられた構成が開示されている。アンプは、一般に、オフセット電圧のばらつきを有するが、図１Ｂに示した例では、複数個のセンサ３０１０に対して複数個のアンプを設けるのではなく、複数個のセンサ３０１０からの信号をスイッチ３０１１で切り替えながら一つのアンプ３０１２で増幅することによって、アンプ３０１２のオフセット電圧による寄与が複数のセンサ３０１１間でばらつくことを防いでいる。【０００４】
特開平３―２３５２９３号公報には、半導体メモリのばらつき補正を行う例が開示されている。特開平３−２３５２９３号公報に開示される構成では、複数のメモリセルと、それにつながるスイッチと、複数のスイッチ間を接続するバスと、バスに接続する基準回路と、センスアンプとが設けられている。通常のメモリセルからの信号読み出しは、あるメモリセルのスイッチのみがオンした状態で行われ、バスにはそのメモリセルの信号が現れる。バスにつながるセンスアンプは、その信号を増幅して読み出す。一方、基準回路自身もスイッチを備えており、通常の読み出し時にはこのスイッチはオフとなっているが、ばらつき補正時には、基準回路のスイッチのみがオンとなり、バスには基準回路の電流のみが流れてセンスアンプによって増幅されて読み出される。この基準回路からの信号と、メモリセルからの信号とを比較することによって、各メモリセル信号の基準回路信号からのばらつきを知ることができる。【０００５】
特開平７−２０２９６１号公報に示す例では、図１Ｃに示すように、ローカル信号（ＬＯ）が供給されるミキサ（ＭＯＤ）３０１５と、ミキサの出力の直流電圧を読み出す検出回路（ＤＣ  ＤＥＴ）３０１６と、ベースバンド回路（ＢＢ  Ｇｅｎ．）３０１９から出力されるベースバンド信号の直流電圧を検出回路３０１６の出力に応じて調整する回路（ＯＦＳ．  Ｃａｌ．）３０１７とが設けられている。また、ミキサ３０１５自身の直流電圧設定機能に働きかける回路（ＯＦＳ．  Ｃａｌ．）３０１８も、図１Ｃに示す回路には備えられている。ミキサのローカルリーク（キャリアリークとも言う）は、直流オフセットによって表され、直流オフセットを測定してオフセットを補償することで、ローカルリークを低減することができる。【０００６】
特開２００４−０２０３２５号公報に示す例では、図１Ｄに示すように、センサ３０２１と、センサからのデータを読出す複数の読み出し回路３０２２と、センサのばらつきを補正する多値電圧発生器（ＭＬＶＧ；マルチレベル電圧発生器）３０２３と、多値電圧発生器３０２３からの多値電圧を全ての読み出し回路３０２２に配るアナログバス３０２４と、読み出し回路３０２２からの信号を１箇所に集める配線３０２５と、配線３０２５に接続しチップ外に信号を取り出すためのアンプ３０２６とが設けられている。読み出し回路３０２２内には、アナログバス３０２５から必要な電圧を取り出すマルチプレクサが配置されており、センサ３０２１のばらつきに応じてアナログバス３０２５から取り出す電圧を変えることによって、センサ３０１２にばらつきがあっても読み出し回路３０２２が飽和しないように調整している。各読み出し回路３０２２の出力にもマルチプレクサが配置されてあり、配線３０２５に信号を送り出す読み出し回路３０２２を順次選択していくことで、全ての読み出し回路３０２２からのセンサ信号をチップ外に読み出すことができる。【０００７】
さらにローカルリークやＩ／Ｑミスマッチを測定するエンベロープディテクタをミキサの後段に設けてエンベロープディテクタ出力をＡＤＣでデジタル信号に変換するようにし、ローカルリークやＩ／Ｑミスマッチが減るように、送信ベースバンド信号をデジタル的にわざと変形させる例が報告されている（Ｉ．  Ｖａｓｓｉｌｉｏｕ  ｅｔ  ａｌ．，  Ａ  ｓｉｎｇｌｅ−ｃｈｉｐ  ｄｉｇｉｔａｌｌｙ  ｃａｌｉｂｒａｔｅｄ  ５．１５−５．８２５−ＧＨｚ  ０．１８−ｕｍ  ＣＭＯＳ  ｔｒａｎｓｃｅｉｖｅｒ  ｆｏｒ  ８０２．１１ａ  ｗｉｒｅｌｅｓｓ  ＬＡＮ，  ＩＥＥＥ  ＪＳＳＣ，  Ｖｏｌ．  ３８，  Ｎｏ．  １２，  ２００３，  ２２２１〜２２３１頁）。【０００８】
近年、無線通信においては広帯域通信が必要とされ、ＩＥＥＥ  ８０２．１１ａ規格などでは５４Ｍｂｐｓの広帯域通信が実用化されている。さらに近年、近距離無線通信のための規格ＩＥＥＥ  ８０２．１５．ＴＧ３ａにおいて、１Ｇｂｐｓクラスの無線通信であるウルトラ・ワイド・バンド（ＵＷＢ；ｕｌｔｒａ  ｗｉｄｅ  ｂａｎｄ）の規格策定が行われている。このような無線通信では、シャノンの法則から、無線伝送に必要とされる占有周波数帯域は非常に広いものとなり、例えばＵＷＢでは３．１ＧＨｚ〜１０．６ＧＨｚにわたる広い周波数帯域を使用する（例えば、日経エレクトロニクス、２００３年０３月３１日号、３０〜３１ページを参照）。下限の周波数の約３倍の周波数、つまり周波数比３倍にわたる広帯域無線通信は、今まで存在しなかった。【０００９】
例えばマルチバンド方式と呼ばれるＵＷＢ無線方式では、図２に示すように、３．１ＧＨｚ〜１０．６ＧＨｚまでの周波数領域を、それぞれがチャネルに相当する例えば１４個のサブバンド♯１〜♯１４に分割する。１４個のサブバンドのそれぞれが５００ＭＨｚ程度の帯域を有しており、サブバンド間を順次高速にホッピングさせることで、広い帯域をカバーするように、マルチバンド方式のＵＷＢ無線方式は、構成されている。【００１０】
以下、本明細書中で引用した文献を列挙する。
【特許文献１】特開２００２−３４０８５３号公報
【特許文献２】特開平５―８７９３６号公報
【特許文献３】特開平３―２３５２９３号公報
【特許文献４】特開平７−２０２９６１号公報
【特許文献５】特開２００４−０２０３２５号公報
【非特許文献１】Ｉ．  Ｖａｓｓｉｌｉｏｕ  ｅｔ  ａｌ．，  Ａ  ｓｉｎｇｌｅ−ｃｈｉｐ  ｄｉｇｉｔａｌｌｙ  ｃａｌｉｂｒａｔｅｄ  ５．１５−５．８２５−ＧＨｚ  ０．１８−ｕｍ  ＣＭＯＳ  ｔｒａｎｓｃｅｉｖｅｒ  ｆｏｒ  ８０２．１１ａ  ｗｉｒｅｌｅｓｓ  ＬＡＮ，  ＩＥＥＥ  ＪＳＳＣ，  Ｖｏｌ．  ３８，  Ｎｏ．  １２，  ２００３，  ２２２１〜２２３１頁
【非特許文献２】日経エレクトロニクス、２００３年０３月３１日号、３０〜３１ページ
【発明の開示】
【発明が解決しようとする課題】
【００１１】
このような超広帯域の近距離無線用トランシーバに使用される半導体装置に必要とされる要件として、携帯機器でのバッテリー使用に対応できる低電力特性と、たとえば１０．６ＧＨｚで表されるような超高周波特性と、５００ＭＨｚで表されるような超広帯域特性とを備えるとともに、民生機器にも対応できるような低価格であることが挙げられる。言い換えれば、そのようなトランシーバを構成する半導体装置でのチップ面積の小型化が必要とされており、微細化されたプロセス技術ノードの使用が望まれる。例えば９０ｎｍ技術ノードクラスのプロセスによる半導体装置では、その半導体装置中に含まれるトランジスタの遮断周波数は２００ＧＨｚ近くにまで達し、このような超高周波の用途に適している。また設計ルールの微細化に伴うスケーリングによって。デジタル回路での消費電力の大幅な低減が可能となる。【００１２】
また近年、半導体チップ上に無線などの通信機能を実現する回路を搭載するとともにセンサやアクチュエータを搭載し、１対の半導体チップ間の通信距離は短くともチップ間通信を何回か中継しながら行うことで遠距離のセンサネットワークが構築できる、アドホックなセンサネットワークが検討されている。このようなアドホックなセンサネットワークへの用途を考えたとき、そのようなネットワークにおける半導体チップには、自律的なインテリジェンスと低消費電力であることと通信機能のための高周波特性とを持たせる必要があり、微細化されたプロセスノードの使用が望まれる。【００１３】
一方で微細化されたプロセスノードを使うとき、そのようなプロセスノードを経て製造される半導体装置におけるばらつきの巨大化と、電源電圧の低電圧化に遭遇する。たとえば９０ｎｍプロセスノードでは、製造される半導体チップにおいてその半導体チップ面内でのスレッショルド電圧（Ｖｔ）のばらつきの標準偏差は、１３０ｎｍプロセスノードを用いる場合の１．５倍程度にもなる。９０ｎｍノードによる半導体装置では、その電源電圧は１〜１．２Ｖ程度であって、トランジスタの縦積み段数（カスケード段数）は２〜３段程度が限界となり、そのため、高精度な補正回路を構成することが難しくなる。【００１４】
半導体装置では、補正のための消費電力や面積などのオーバーヘッドが可能な限り小さいことが望まれる。補正回路が超高周波特性に影響を与えることも避けなければならない。一般に、素子のサイズを大きくすることが素子ばらつきを小さくための簡単な解決策であるが、この解決策は、寄生容量の増大を招き、半導体装置の高周波特性を劣化させる。１０ＧＨｚといった超高周波の世界では、余計なトランジスタがゲートに１個つながるたびに、回路としての高周波特性は大きく劣化していく。【００１５】
このような素子ばらつきを放っておくと、アンプのＤＣオフセットの増大によるアンプの飽和、ローカルリークの増大によるスペクトルマスクからの逸脱、スプリアスの増大による他の無線システムからの干渉の増大、および熱ノイズなどが重畳されてインバンド内に入ってきてノイズを増大させる問題、ローカル周波数の２倍の周波数の成分に対しても感度を持ってしまうという２次歪みの影響の増大などが生じる。【００１６】
特に、電源電圧が１Ｖ程度である場合には、ただでさえ回路のダイナミックレンジが狭いので、そこに大きなＤＣオフセットが入ってくると、重大な問題が発生しうる。またＵＷＢなどの超広帯域無線では周波数比約３倍の周波数帯域を有しており、ローカル周波数の２倍の周波数もインバンド内に入っているケースが多くあり、さらに広いチャネルゆえ、狭帯域無線のときのようにフィルタを挿入してスプリアスから逃れる戦略がとれないということも、２次歪みやスプリアスの問題を悪化させている。また５００ＭＨｚ程度の広帯域のベースバンド拡散を行っているために所望波の周波数あたりの電力密度（ｄＢｍ／ＭＨｚ）は低下しており、ローカルリークなどのキャリアの漏れがスペクトルマスクを超過する危険性を増加させている。【００１７】
有線・無線の通信回路や、センサ、アクチュエータ、制御回路、ＣＰＵなどを搭載したＳｏＣにおいては、異種の回路すなわちヘテロ回路で１つのシステムが構成されており、ばらつきによってシステムが動作しない場合に、システムのどの回路ブロックで問題が起きているかを把握し、さらにはその問題の程度を把握することは難しい。例外的に同一のセンサや読み出し回路を複数並べた図１Ｂや図１Ｄに示した構成では、複数のセンサ出力や読み出し回路出力を束ね、各センサ出力や各読み出し回路出力を順次選択する構成となっているので、信号の読み出しと同時に、センサや読み出し回路のオフセットなどのばらつき量を、少ないオーバーヘッドで読み出すことができる。【００１８】
しかし無線受信機などのように、ローノイズアンプ（ＬＮＡ）、デモジュレータ（復調器）（またはダウンコンバータとも言う）、ローパスフィルタ（ＬＰＦ）、可変利得アンプ（ＶＧＡ）、シンセサイザがシリアルに接続されたヘテロ回路においては、そのままでは各部のばらつき量を読み出すことはできない。しかもばらつきによって生じるインペアメントは、たとえばデモジュレータでは２次歪みであったりＩ／Ｑミスマッチであったりし、ローパスフィルタやＶＧＡでは入力オフセットであったり、シンセサイザではスプリアスであったりする。送信側のモジュレータ（変調器）（またはアップコンバータとも言う）では、インペアメントは、ローカルリークであったりする。【００１９】
そのようなヘテロ回路におけるインペアメント量を少ない電力、面積、寄生容量オーバーヘッドで収集し、さらには補正する構成は、従来例には存在しない。【００２０】
本発明の主な目的は、ばらつき量測定とばらつき補正とを行う半導体装置であって、消費電力、面積、寄生容量（スピードや高周波特性）に対するオーバーヘッドの小さな半導体装置を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の第１の半導体装置は、複数の回路ブロックを有する半導体装置であって、各回路ブロックに配置され、その回路ブロックの素子の電気信号を検出する検出器と、各検出器出力が通過する配線と、各検出器出力を配線に送り出す複数のスイッチと、配線に接続し直流電圧を通過させるバッファと、各回路ブロックに、検出器で検出された結果に基づいて生成され、バッファの出力電圧が所定の電圧となるよう働きかけるための補正値を蓄えるレジスタと、を有する。
【００２２】
このような半導体装置は、具体的には、例えば、各回路ブロック内の素子ばらつきに伴うＤＣオフセット等のばらつき信号をモニタするために、各ブロックを横断して配置されるモニタバスと、各ブロックに設けられてばらつき信号を取り出すための検出器と、バスにばらつき信号を送り出すためのスイッチと、モニタバスに接続する積分回路と、を備えている。【００２３】
さらにこの半導体装置は、複数の直流電圧を発生する多値電圧発生器と、その複数の直流電圧をチップ内に分配する多値電圧バスと、その複数の直流電圧の中から直流電圧を選択して対応する回路ブロックに補正信号として供給するための複数のスイッチと、をさらに有することが好ましい。複数の直流電圧は、例えば、粗調整電圧群と微調整電圧群に分かれている。この場合、粗調整電圧群の電圧範囲の中心は、微調整電圧群の電圧範囲の中心とほぼ一致してもよい。【００２４】
本発明においては、回路ブロック内のトランジスタのバックゲートに対して補正信号が供給され、補正信号に応じてバックゲート電圧が変化するようにすることが好ましい。高速のばらつき補正を行うためには、バックゲート補正電圧ΔＶとばらつき信号との相関に基づき、補正電圧ΔＶを一義に決定する制御手段を設けることが好ましい。また、バックゲート補正電圧ΔＶとばらつき信号との相関が複雑なものである場合においても高精度のばらつき補正を行うために、検出器出力が規定値となるように補正信号の設定と電気信号の取得とを交互に繰り返し、電気信号が所定の範囲内となる最適な補正信号を探索するようにしてもよい。【００２５】
本発明においては、半導体装置内の１箇所または数箇所に、配線にスイッチを介して接続される電圧モニタ回路及び／または温度モニタ回路をさらに設けてもよい。【００２６】
本発明の第２の半導体装置は、バイアス電流を決定するテイルトランジスタと、テイルトランジスタに接続しバイアス電流を変調する差動トランジスタ対と、変調されたバイアス電流が流れる負荷と、複数の直流電圧を発生する多値電圧発生器と、複数の直流電圧をチップ内に分配する多値電圧バスと、複数の直流電圧の中から一つの直流電圧を選択するスイッチと、を備え、差動トランジスタ対のバックゲートに補正信号が供給され、選択された直流電圧を補正信号とする。このような半導体装置をミキサに用いることにより、ダイレクトアップコンバータのローカルリークの問題や、ダイレクトダウンコンバータが２倍のローカル周波数に感度を有するという問題を低減することができる。
【００２７】
本発明の第３の半導体装置は、バイアス電流を決定するテイルトランジスタと、テイルトランジスタに接続しバイアス電流を変調する差動トランジスタ対と、変調されたバイアス電流が流れる負荷と、複数の直流電圧を発生する多値電圧発生器と、複数の直流電圧をチップ内に分配する多値電圧バスと、複数の直流電圧の中から一つの直流電圧を選択するスイッチと、を備え、テイルトランジスタのバックゲートに補正信号が供給され、選択された直流電圧を補正信号とする。
【００２８】
本発明では、配線、例えば、後述する実施形態におけるモニタバスやアナログ補正バスを用いて補正を行うことにより、消費電力、面積、寄生容量のオーバーヘッドをきわめて小さくしつつインペアメントの補正を行うことができる。このような配線を用いることによって、ランダムな信号経路を有するヘテロな回路においても、その内部の任意の回路ブロックのインペアメントのモニタと補正が可能となる。本発明を適用することにより、ＵＷＢにおいて特に問題となる、ミキサが２倍のローカル周波数に対して感度を有するという問題を低減できる。【００２９】
本発明では、バックゲート補正電圧ΔＶとオフセット量との相関に応じて補正電圧ΔＶを一義に決定する制御手段を設けることで、高速で補正を行うことができる。また、検出器出力が規定値になるように探索を行うことで、複雑な入出力特性などを持つ回路にも対応できる。【００３０】
半導体装置内の一カ所あるいは各所に電圧モニタ回路及び／または温度モニタ回路を設けた場合には、配線（例えばモニタバス）を介してデータを収集することで、各回路ブロックの電源電圧依存性や温度依存性の影響を補正できる。さらに、補正のための積分回路は半導体装置（チップ）に１個だけ設ければよいが、この積分回路のオフセットを除去する機能を設けることによって、測定回路のばらつきの影響を取り除くことができる。【００３１】
本発明においては、ギルバートセルにバックゲートコントロール端子を設けることで、ギルバートセル本来の特性に影響を与えることなく、補正を行うことがができる。
【図面の簡単な説明】
【００３２】
【図１Ａ】従来のばらつき補正のための回路の例を説明するブロック図である。
【図１Ｂ】従来のばらつき補正のための回路の例を説明するブロック図である。
【図１Ｃ】従来のばらつき補正のための回路の例を説明するブロック図である。
【図１Ｄ】従来のばらつき補正のための回路の例を説明するブロック図である。
【図２】ＭＢ−ＯＦＤＭのバンド配置を表す図である。
【図３】本発明の第１の実施形態の半導体装置であるダイレクトコンバージョントランシーバの構成を示すブロック図である。
【図４】第１の実施形態でのデモジュレータの構成例を示す回路図である。
【図５】第１の実施形態での温度モニタ回路と電源電圧モニタ回路の一例を示す回路図である。
【図６】第１の実施形態でのモジュレータの構成例を示す回路図である。
【図７Ａ】ローカルリークとオフセットとの関係の例を示すグラフである。
【図７Ｂ】ローカルリークとオフセットとの関係の例を示すグラフである。
【図７Ｃ】ローカルリークとオフセットとの関係の例を示すグラフである。
【図７Ｄ】ローカルリークとオフセットとの関係の例を示すグラフである。
【図８】第１の実施形態でのモジュレータの構成の別の例を示す回路図である。
【図９Ａ】２倍のローカル周波数に対する感度とオフセットの関係の例を示すグラフである。
【図９Ｂ】２倍のローカル周波数に対する感度とオフセットの関係の例を示すグラフである。
【図１０】第１の実施形態でのデモジュレータの構成の別の例を示す回路図である。
【図１１Ａ】第１の実施形態での検出器の構成例を示す回路図である。
【図１１Ｂ】第１の実施形態での検出器の別の構成例を示す回路図である。
【図１１Ｃ】第１の実施形態での検出器で用いられるダイオードを説明する図である。
【図１２Ａ】第１の実施形態でのモニタバスとスイッチとの関係の例を示す回路図である。
【図１２Ｂ】第１の実施形態でのモニタバスとスイッチとの関係の別の例を示す回路図である。
【図１２Ｃ】第１の実施形態でのモニタバスとスイッチとの関係の別の例を示す回路図である。
【図１２Ｄ】第１の実施形態でのモニタバスとスイッチとの関係の別の例を示す回路図である。
【図１３Ａ】第１の実施形態での積分回路の構成例を示す回路図である。
【図１３Ｂ】第１の実施形態での積分回路の別の構成例を示す回路図である。
【図１３Ｃ】第１の実施形態での積分回路の別の構成例を示す回路図である。
【図１３Ｄ】第１の実施形態での積分回路の別の構成例を示す回路図である。
【図１４Ａ】第１の実施形態での積分回路の別の構成例を示す回路図である。
【図１４Ｂ】第１の実施形態での積分回路の別の構成例を示す回路図である。
【図１５Ａ】積分回路で用いるオペアンプの構成例を示す回路図である。
【図１５Ｂ】積分回路で用いるオペアンプの別の構成例を示す回路図である。
【図１６】第１の実施形態での多値電圧発生器とアナログバスとそれらの周辺回路の一例を示す回路図である。
【図１７】第１の実施形態での多値電圧発生器とアナログバスとそれらの周辺回路の他の例を示す回路図である。
【図１８】第１の実施形態でのアナログバス補正の動作を説明する図である。
【図１９】図３に示した回路に接続するアナログベースバンド回路部分とデジタルベースバンド回路部分を示すブロック図である。
【図２０】第１の実施形態での補正を行う際の前処理を説明する図である。
【図２１】第１の実施形態での補正処理を示すフローチャートである。
【図２２】第１の実施形態での補正処理を示すフローチャートである。
【図２３】第１の実施形態での補正処理を示すフローチャートである。
【図２４】第１の実施形態での補正処理を示すフローチャートである。
【図２５】第１の実施形態での補正処理を示すフローチャートである。
【図２６】第１の実施形態での補正処理を示すフローチャートとグラフである。
【図２７】第１の実施形態での補正処理を示すフローチャートとグラフである。
【図２８】第１の実施形態での補正処理を示すタイミングチャートである。
【図２９】第１の実施形態での補正処理を示すタイミングチャートである。
【図３０】第１の実施形態での一般的な通信処理を示すタイミングチャートである。
【図３１】第１の実施形態でのレジスタの構成の一例を示すブロック図である。
【図３２】本発明の第２の実施形態のヘテロ無線ＳｏＣの構成を示すブロック図である。
【図３３】本発明の第３の実施形態の通信ＳｏＣの構成を示すブロック図である。
【図３４】本発明で用いられるマルチバンド発生器の構成の一例を示すブロック図である。
【図３５Ａ】本発明で用いられるフィルタとアンプの例を示す回路図である。
【図３５Ｂ】本発明で用いられるフィルタとアンプの別の例を示す回路図である。
【図３５Ｃ】本発明で用いられるフィルタとアンプの別の例を示す回路図である。
【図３６Ａ】本発明の他の実施形態のギルバートセルを示すブロック図である。
【図３６Ｂ】本発明のさらに他の実施形態のギルバートセルを示すブロック図である。
【符号の説明】
【００３３】
１０１    ＬＮＡ（ローノイズアンプ）
１０２    デモジュレータ
１０３    受信部ＬＰＦ（ローパスフィルタ）
１０４    受信部ＶＧＡ（可変利得アンプ）
１０５、１０６    テイルスイッチ
１０７    検出器
１０８    検出器スイッチ
１０９    モニタバス
１１０    積分器
１１１    多値電圧発生器
１１２    アナログバス
１１３    レジスタ
１１４    マルチプレクサ
１１５    アナログバスダブルバランス型ミキサ
１１６    アナログバスＬＰＦ
１１７    アナログバスＶＧＡ
１１８    電源電圧モニタ回路
１１９    温度モニタ回路
１２１    ＰＬＬ
１２２    シンセイサイザ低周波部
１２３    シンセサイザ高周波部
１２４    送信部ＶＧＡ
１２５    トランジスタ
１２６    送信部ＬＰＦ
１２７    パワーアンプ
【発明を実施するための最良の形態】
【００３４】
次に、本発明の好ましい実施の形態について、図面を参照して説明する。【００３５】
［第１の実施の形態］
図３は、本発明の第１の実施形態の半導体装置であるダイレクトコンバージョントランシーバのブロック図である。このトランシーバでは、受信信号の経路として、ローノイズアンプ（ＬＮＡ）１０１、デモジュレータ（ＤＥＭＯ）１０２、ローパスフィルタ（ＬＰＦ）１０３、可変利得アンプ（ＶＧＡ）１０４が備えられ、送信信号の経路として、ＶＧＡ１２４、ＬＰＦ１２５、モジュレータ（ＭＯＤ）１２６、パワーアンプ（ＰＡ）１２７が備えられている。受信経路と送信経路を区別するために、受信経路に設けられる構成要素の名称には「Ｒｘ」が、送信経路に設けられる構成要素の名称には「Ｔｘ」が付与されている。ＬＮＡ１０１とＰＡ１２７は、不図示のアンテナ（ＡＮＴ）に接続している。ローカル信号を発生するシンセサイザを構成するものとして、ＰＬＬ（フェーズロックドループ）１２１、低周波部（ＳＹＮ＿ＬＦ）１２２、高周波部（ＳＹＮ＿ＨＦ）１２３が備えられている。【００３６】
このトランシーバでは、ばらつきをモニタするためのモニタバスを構成するものとして、テイルスイッチ（ＳＷ＿ｔａｉｌ１）１０５、テイルスイッチ（ＳＷ＿ｔａｉｌ２）１０６、検出器（ＤＥＴ）１０７、検出部スイッチ（ＳＷ＿ＤＥＴ）１０８、モニタバス１０９、積分回路（ＩＮＴ）１１０が備えられている。アナログ補正バスを構成するものとして、多値電圧発生器（ＭＬＶＧ）１１１、アナログバス１１２、マルチプレクサ（ＭＵＸ）１１４、レジスタ１１３が備えられている。その他に、要求される精度など必要に応じて、電源電圧モニタ回路（ＶＤＤ）１１８、温度モニタ回路（Ｔｅｍｐ．）１１９がトランシーバに設けられている。【００３７】
以下、マルチバンドＯＦＤＭ（ＭＢ−ＯＦＤＭ）方式のＵＷＢ無線用のトランシーバに本発明を適用したと仮定して、図３に示した各部の働きを説明する。アンテナ（ＡＮＴ）から入ってきた３ＧＨｚ〜１０ＧＨｚの受信信号は、広帯域ＬＮＡ１０１によって数１０ｄＢ程度増幅され、デモジュレータ１０２に入力される。デモジュレータ１０２は、この場合、ダイレクトダウンコンバージョンの構成になっており、そのローカルポートには、シンセサイザから３ＧＨｚ〜１０ＧＨｚのローカル信号が供給されている。ローカル信号として、例えば周波数が一番低いチャネルであるチャネル＃１のチャネル周波数である３．４ＧＨｚが供給されているとき、アンテナから入ってきたチャネル＃１の信号は、デモジュレータ１０２によってＤＣ付近から約２５０ＭＨｚあたりまでのベースバンド信号に変換される。フィルタ１０３は、ＤＣ付近から約２５０ＭＨｚあたりまでのパスバンドの信号を通過させ、約２５０ＭＨｚより高周波側のストップバンドの信号を減衰させる。ＶＧＡ１０４は、そのゲインを０ｄＢ付近から数１０ｄＢ付近まで変えることができるものであって、その後段に接続する不図示のＡＤＣ（アナログ／デジタル変換器）に最適なレベルにまで信号を増幅する。【００３８】
アンテナには、チャネル＃１の電波以外に、様々な電波が入ってくる。通常、一つのピコネットを形成すると、そのピコネット内には、コーディネータとしての親局と、親局の１０ｍ程度以内に位置するいくつかの子局とが存在する。ＭＢ−ＯＦＤＭ方式では、図２に示すように、例えばグループ＃１のチャネル＃１〜＃３を使ったあるホッピングシーケンスが一つのピコネットに割り当てられる。少し離れた別のピコネットには、例えば、同じグループ＃１の周波数であって、異なるホッピングシーケンスが割り当てられる。したがってコーディネートされていない別のピコネットにおける電波が受信アンテナに紛れ込んでくる。それは隣のチャネル＃２であったり、またその隣のチャネル＃３であったり、さらに離れたチャネルである＃７や＃８であったりもする。チャネル＃２やチャネル＃３などの隣接チャネル、次隣接チャネルの信号は、通常、ＬＰＦ１１６によって減衰させられる。問題は、チャネル＃１の約２倍の周波数のチャネルであるチャネル＃７やチャネル＃８からの電波が来たときに、デモジュレータにインペアメントがあると、チャネル＃７、チャネル＃８の信号をベースバンドにダウンコンバートしてしまうことである。ベースバンド帯域内にチャネル＃７、チャネル＃８からの信号が落ちてくると、ＬＰＦによっても除去できない部分が生じてしまう。【００３９】
このインペアメントは、ミキサの２次歪みに起因しており、例えばダブルバランス型ミキサ（ＤＢＭ）の差動トランジスタペア（差動対）にＶｔ（しきい値電圧）ばらつきやｇｍ（相互コンダクタンス）ばらつきなどがあることによって生じる。通常、ダブルバランス型ミキサの２次歪みは、差動対が理想的であればキャンセルされるが、このような素子ばらつきによって、ミキサが２次歪みに対して感度を有するようになる。【００４０】
デモジュレータの２次歪みは、通常、２倍のローカル周波数の電波をデモジュレータに入力し、そのときにベースバンドにダウンコンバートされる量から、２倍のローカル周波数に対する変換ゲインを求めることによって求められる。出荷時に１回補正すればその後は変化がないような素子であれば、そのような２次歪みを測定する構成を実装しなくても済むが、通常、そのよう素子ばらつきは、温度（や時間の経過）とともに変化するので、一度だけの補正では除去できず、温度が変化したときなど必要に応じて再補正が必要となる。【００４１】
デモジュレータ部に配置してある検出器１０７は、デモジュレータのインペアメントを測定する。測定結果は、選択スイッチ１０８をオンにすることで、モニタバス１０９に送り出される。積分回路１１０は、モニタバス上の信号を積分してその積分結果を出力する。積分回路１１０からの出力は、スイッチなどを介してＡＤＣに供給される。ＡＤＣに関しては、受信信号をデジタル化するために用いられるＡＤＣがモニタ動作の時には積分回路に接続するような構成にしておけば、半導体チップには１セットのＡＤＣを設けるだけで済ませることができる。これによってデモジュレータのインペアメントは、ＣＰＵやハードロジックなどの制御回路に取り込まれる。【００４２】
インペアメントの補正に関しては、特開２００４−０２０３２５号公報に開示されたものと同様のアナログバスを使った構成をとることができる。多値電圧発生器（ＭＬＶＧ）１１１は、例えばＭ個の粗調整用の直流電圧群とＮ個の微調整用の直流電圧群を発生する。アナログバス１１２によって、このＭ＋Ｎ個の直流電圧を半導体チップ内に各部のヘテロな回路ブロックに送ることで、各回路ブロックのばらつきを補正することができる。例えばダブルバランス型ミキサの差動ペアのバックゲートの片方に粗調整用直流電圧の中の一つの電圧を、もう片方のバックゲートに微調整用直流電圧群の中の一つの電圧を与えることで、最大でＭ×Ｎ通りの補正ができ、Ｖｔばらつきの影響などを１／（Ｍ×Ｎ）にすることができる。【００４３】
デモジュレータ１０２は、例えば、図４Ａに示したようなダブルバランス型ミキサ（ＤＢＭ）４２１の構成を有する。ＤＢＭ４２１は、１対の端子からなる出力ポート（ＶｏｕｔＰ、ＶｏｕｔＮ）２１７、２１８と、一対の端子からなる高周波ポート（ＲＦＰ、ＲＦＮ）４０３、４０４と、一対の端子からなるローカルポート（ＬＯＰ、ＬＯＮ）４１１、４１２と、テイルスイッチ（ＳＷ＿ｔａｉｌ１、ＳＷ＿ｔａｉｌ２）とを備えている。さらにこのミキサは、通常のダブルバランス型ミキサと異なり、ばらつき補正のためのバックゲートポートを備えている。この例では２組の差動対の４個のトランジスタのそれぞれのバックゲート（ＢＧＰ１、ＢＧＮ１、ＢＧＰ２、ＢＧＮ２）４１３〜４１６をバックゲートポートに取り出している。ＢＧＰ１（４１３）とＢＧＮ１（４１４）が一組の差動対のバックゲートであり、例えばＢＧＰ１（４１３）に粗調整用直流電圧の中の一つの電圧を与え、ＢＧＮ１（４１４）に微調整用直流電圧の中の一つの電圧を与えることで、上記の補正が可能となる。ＢＧＰ２（４１５）、ＢＧＮ２（４１６）の組についても同様である。【００４４】
図３におけるマルチプレクサ（ＭＵＸ）１１４は、ミキサのこれら２組の差動対の４つのバックゲートにアナログバス１１２からの補正電圧を選択して供給する。レジスタ１１３の設定に従って粗調整用直流電圧の中の一つの電圧を例えばＢＧＰ１（４１３）に供給し、微調整用直流電圧群の中の一つの電圧をＢＧＮ１（４１４）に供給する。ＢＧＰ２（４１５）、ＢＧＮ２（４１６）の組も同様である。レジスタ１１３は、デモジュレータのインペアメントの情報を保持しているＣＰＵやハードロジックなどの制御回路から制御される。【００４５】
このように、ばらつき監視用のモニタ回路１０５〜１０９、ばらつき補正回路１１２〜１１４をミキサに付加したものを、アナログバス・ダブルバランス型ミキサ（ＡＢ＿ＤＢＭ）１１５と称しており、同様のものをモジュレータやシンセサイザにおいても使用できる。そのような構成を有するモジュレータやシンセサイザには、図において、略号に「ＡＢ」の文字が付加されている。【００４６】
さらに同様の構成をＬＰＦ１０３周辺にも配置することで、ＬＰＦのオフセットばらつきなどのインペアメントを補正できる。ＬＰＦ１０３は、例えば、トランスコンダクタンスアンプ（ＯＴＡ）とコンデンサで構成されるｇｍＣフィルタであり、ＯＴＡ内の差動トランジスタのバックゲートがミキサの場合と同様に取り出される。ＬＰＦの出力ノードの電圧、またはＬＰＦが複数のＯＴＡで構成される場合はその中のどこかのＯＴＡの出力ノードの電圧を、モニタバスによる構成を使って測定する。フィルタのインペアメントも差動トランジスタ対でのＶｔばらつきやｇｍばらつきなどによって生じており、例えばモニタバスによって測定した出力のオフセットが小さくなるように、アナログバスからバックゲートに対して補正を行えば、インペアメントを補正することができる。【００４７】
さらに同様の構成をＶＧＡ１０４周辺にも配置することで、ＶＧＡのオフセットばらつきなどのインペアメントを補正できる。ＶＧＡ１０４は、例えば、差動トランジスタ対を備えるアンプであり、この差動対の各トランジスタのバックゲートをミキサの場合と同様に取り出す。ＶＧＡの出力ノードの電圧、またはＶＧＡが複数の差動対で構成される場合はその中のどこかの差動対の出力ノードの電圧を、モニタバスによる構成を使って測定する。ＶＧＡのインペアメントも差動トランジスタ対でのＶｔばらつきやｇｍばらつきなどによって生じており、例えばモニタバスによって測定された出力のオフセットが小さくなるように、アナログバスからバックゲートに対して補正を行えば、インペアメントを補正することができる。【００４８】
一方、送信側の経路では、デジタル／アナログ変換器（ＤＡＣ）からＶＧＡ１２４にＤＣ付近から約２５０ＭＨｚあたりまでのベースバンド信号が供給され、ＶＧＡ１２４はベースバンド信号を所望の電力にまで増幅する。ＵＷＢの送信平均電力は−１０ｄＢｍ程度であり、通常、ＶＧＡは、大きなゲインを必要としないが、送信電力を変化させるために、そのゲインを制御できることが好ましい。消費電力の観点からＤＡＣやＡＤＣの分解能を大きくとれないために、ＶＧＡでの最適なゲイン調整が必要となる。ゲインは０ｄＢあたりを中心として数１０ｄＢの可変範囲があることが好ましい。【００４９】
ＶＧＡ１２４の出力はＬＰＦ１２５に入力される。送信側のＬＰＦは、主としてＤＡＣのエイリアシングを除去する目的があり、パスバンドの周波数はＤＡＣのサンプリング周波数に応じて決定される。ＬＰＦ１２５とＶＧＡ１２４の順序を交換することも可能である。ＬＰＦ１２５の出力はモジュレータ１２６につながる。モジュレータは、ＤＣ付近から２５０ＭＨｚ付近までのベースバンド信号を３〜１０ＧＨｚ付近のＲＦ信号に変換する。モジュレータ１２６のローカルポートには、シンセサイザ１２３からのローカル信号が入力する。パワーアンプ（ＰＡ）１２７は、モジュレータ出力を増幅する。そのゲインは、モジュレータの変換ゲインにも依存するが、数ｄＢから数１０ｄＢであることが必要とされる。【００５０】
ＶＧＡ１２４やＬＰＦ１２５、モジュレータ１２６も、受信側ブロックで説明したものと同様の、インペアメントをモニタする構成と、そのインペアメントを補正する構成とを備えている。ＶＧＡ１２４やＬＰＦ１２５での補正の必要性は、それらのブロックのゲインによっても変わってくるが、数十ｄＢ程度のゲインを有する場合、特に１Ｖ程度の低い電源電圧においては、オフセット電圧を補正することによって信号のダイナミックレンジが抑圧されないようにすることの意味は大きい。【００５１】
モジュレータ１２６のインペアメントとして、ローカルリークがある。モジュレータのローカルリークも、ミキサを構成する差動対の２つのトランジスタ間のＶｔやｇｍのミスマッチによって発生する。ローカルリーク量とミキサ出力でのＤＣオフセットとの間には相関があり、ＤＣオフセットをモニタすることでローカルリークの量が分かる。デモジュレータの場合と同様に、この実施形態では、ダブルバランス型ミキサ（ＤＢＭ）の出力ポートに直流電圧のモニタ機能を配備して、直流電圧のオフセット量を制御回路に取り込んでいる。制御回路は、モジュレータ１２６内のレジスタに働きかけてマルチプレクサを操作し、粗調整直流電圧群と微調整直流電圧群のなかから一つずつ直流電圧を取り出して、差動トランジスタ対のバックゲートにそれぞれ供給する。【００５２】
電源電圧モニタ回路１１８は、半導体チップ各部の電源電圧やバイアス電圧をモニタする。通常、設計ルール９０ｎｍクラスの微細化されたプロセスノードでは、外部からチップに供給される電源電圧は３．３Ｖとか２．４Ｖとか１．８Ｖであり、コア部の回路の動作に用いられる１〜１．２Ｖの電源電圧は、チップ上のレギュレータ回路で発生させることが多い。レギュレータの出力電圧の温度安定性をよくするのには限界があり、さらには電源配線でのＩＲ（電流・抵抗積）ドロップを小さくするのにも限界があり、各回路ブロックでの電源電圧は、温度変動や負荷変動の影響を受ける。電源電圧の変化によって影響を受ける回路トポロジーも存在し、電源電圧の変化を検出して補正に反映させることが好ましい。例えば、あらかじめ電源電圧とローカルリーク量やオフセット電圧との関係を測定してテーブルに記述しておき、電源電圧が再調整を要するくらい変化したことを検出したら、その変化量に応じてテーブルを参照して補正に反映させることができる。【００５３】
温度モニタ回路１１８は、半導体チップの各部の温度をモニタする。回路ブロックよっては温度変化に対して敏感な回路がある。インペアメントを一度補正しても、回路によってはその後の温度変化によって補正量が最適値からずれて再調整が必要な場合がある。例えばモジュレータのローカルリークは、ギルバートセルの差動ペアでのしきい値電圧Ｖｔや相互コンダクタンスｇｍなどのミスマッチによって起こる。これらのパラメータは温度依存性を有しており、一度補正を行ってその影響をキャンセルすることができても、温度が変化した場合に、補正量が最適値からずれてしまう場合がある。温度モニタ回路はチップに一個あればよい場合もあるが、チップ上での発熱源の分布状況や、チップの実装形態に起因するチップと外部との熱抵抗の分布状況によっては、チップ上に大きな温度差が発生する場合があり、しかもそれが時間とともに変化する場合もあるので、半導体チップの各所に温度モニタ回路を置くことが好ましい場合がある。電圧モニタの場合と同様に、例えばあらかじめチップ温度または各回路ブロックの温度とローカルリーク量やオフセット電圧との関係を測定してテーブルに記述しておき、温度が再調整を要するくらい変化したことを検出したら、その変化量に応じてテーブルを参照して補正に反映させることができる。【００５４】
図５は、本実施形態における温度モニタ回路と電圧モニタ回路の一例を示す回路図である。基準電圧Ｖｒｅｆを発生するバンドギャップリファレンス（ＢＧＲ；バンドギャップ型基準電圧発生回路）６０８が設けられており、基準電圧（Ｖｒｅｆ）６０９は、温度モニタ回路（Ｔｅｍｐ．）と電圧モニタ回路（ＶＤＤ）に供給されている。温度モニタ回路は、温度測定用のダイオード６０２と、ダイオード６０２と基準電圧Ｖｒｅｆとを切り替えてモニタバス６０１に接続する検出部スイッチ（ＳＷ＿ＤＥＴ）６０４とを備えている。電圧モニタ回路は、電源電圧（ＶＤＤ）６０５と基準電圧Ｖｒｅｆとを切り替えてモニタバス６０１に接続する検出部スイッチ（ＳＷ＿ＤＥＴ）６０７を備えている。【００５５】
本実施形態のモニタバスの構成では、以上説明したようなデモジュレータやモジュレータやアンプやフィルタや発振器などのインペアメントをバスによって収集し、半導体チップに一個設けられる積分回路によって帯域制限を行いながらこのインペアメント成分を増幅し、ＡＤＣによってインペアメント成分をデジタル値に変換して、制御回路がインペアメントを把握できるようにしている。このような構成は、これらの回路ブロックの本来の信号伝達にほとんど影響を与えない。例えばデモジュレータはＲＦ信号をべースバンド信号にダウンコンバートするが、本実施形態では、その変換ゲインや雑音指数（ＮＦ）やリニアティの指標であるＩＰ３（３次インターセプトポイント）にほとんど影響を与えることなく、インペアメントを測定することができる。これは、本来の信号経路とは別にインペアメント測定用の経路を用いている本発明の大きな特徴の一つである。【００５６】
さらに本実施形態でのインペアメント測定の構成は、その測定対象が同種類の回路に限られるものではなく、ミキサやアンプやフィルタや発振器や温度センサや電圧モニタやＡＤＣやＤＡＣをはじめとして、その他様々の回路ブロックのインペアメント測定に対応できる。本実施形態の構成は、デジタル回路におけるインペアメント、たとえば２つのバッファのスキューばらつきや、速度ばらつき、駆動能力のばらつき、スレッショルドのばらつきなどにも対応できる。一つの半導体チップ上に存在するこれらへテロな回路ブロックのインペアメントの測定に対応できる構成は、従来技術には存在しない。【００５７】
一般にヘテロな回路においては、各回路ブロック間の信号の流れは規則的ではなく、また、信号の接続関係も、単純なシリアル形態やパラレル形態とはならない。例えば、受信ＲＦ信号がＬＮＡからデモジュレータ、ＬＰＦへと流れていく一方で、デモジュレータのローカルポートにはシンセサイザからローカル信号が供給される。このような接続関係の下においても本実施形態のモニタバスの構成によれば、各回路ブロックのインペアメントを測定できる。シンセサイザ内に存在するミキサは、そのインペアメントによってスプリアスを発生するが、受信機の各回路ブロックを通ってきたベースバンド信号を単純に観測しても、ミキサのインペアメント量は分からない。各回路ブロックに直接アクセスできる本実施形態の構成によって、初めて、システム内部のインペアメントを把握できるようになる。ＵＷＢでは、超広帯域の周波数の信号を数ｎｓのインターバルで高速にホッピングする必要性から、ＳＳＢ（単一側波帯）ミキサを用いたシンセサイザを用いる必要があり、ミキサのインペアメントに起因したスプリアスが発生しやすい。通常の狭帯域通信のシンセサイザでは、Ｉｎｔｅｇｅｒ−Ｎ型やＦｒａｃｔｉｏｎａｌ−Ｎ型のＰＬＬを用いたシンセサイザ構成となっており、従来はこのようなスプリアス発生の問題点も気づかれていなかった。【００５８】
本実施形態におけるアナログバスによる補正の構成も、モニタバスと同様に高い自由度を有する。本来の信号経路からは独立したアナログバスによる構成を用いることで、ヘテロな回路における各回路ブロック内での本来の信号伝達に影響を与えることなく、補正を行うことができる。本実施形態によれば、モニタバスによって、ヘテロな回路中の任意の回路ブロックのインペアメントを測定することができ、制御回路はそのインペアメントを把握することができるため、その測定結果に基づいて、任意の回路のインペアメントをアナログバスを用いて補正することができる。このように、いずれも任意の回路ブロックにアクセスできるモニタバス構成とアナログバス構成との組み合わせは、従来はその問題意識さえなかったヘテロな回路におけるインペアメント補正を可能にする。【００５９】
本発明によるインペアメントの測定と補正の特徴は、極めて小さな消費電力、チップ内面積、寄生容量、オーバーヘッドで実施することができ、かつ、低電圧においても高い精度の補正を行うことができることである。寄生容量が小さいことから、スピードや高周波特性が犠牲になることはない。モニタバスにおいては、各回路ブロックに配置すべき回路は、基本的には、検出器とスイッチのみである。検出器として抵抗を用いる場合には、モニタバスに定常的に流れる電流はほとんどない。対象とする半導体チップに一個設けられる積分回路における積分期間中のみに、検出器に電流が流れるだけである。積分期間が終了すれば、積分回路のバイアス電流を遮断すればよく、その結果、その後は検出器には電流が流れなくなる。アナログバスにおいても、各回路ブロックに配置するものは、基本的にはマルチプレクサとレジスタのみである。これらの回路も、定常的には電流は流れない。対象とする半導体チップ内に一個設けられる多値電圧発生器に電流が流れるのみである。【００６０】
ここで、測定のために付加した検出器やスイッチ、補正のために付加したマルチプレクサやレジスタがチップ上で示す面積について検討する。特に９０ｎｍルールあたりの半導体プロセスを用いた場合を想定すると、２個の抵抗からなる検出器は数μｍ角で構成でき、２連のスイッチであっては１０μｍ角程度で構成できる。９個の電圧から２個の電圧を選択するマルチプレクサとレジスタは、１０μｍ×数１０μｍ程度の大きさで構成できる。８本の線からなるアナログバスをチップ内に設ける場合も、１μｍのライン・アンド・スペースを用いるとすれば、１６μｍ程度の幅で済む。補正のためにＤＡＣなどを各回路ブロックごとに配置する方法と比べて、本実施形態の方法によれば、補正のために必要なチップ面積や消費電力を極めて小さくすることができる。【００６１】
さらに本実施形態のアナログバスによる構成は、抵抗ラダーによって生成された電圧群をスイッチで切り替えてトランジスタのバックゲートに印加する構成であるので、ＯＴＡ（（演算）トランスコンダクタンスアンプ）やオペアンプなどのアクティブな素子のオフセットばらつきが入ってくることはない。各回路ブロックにＤＡＣなどを配置する構成では、補正のための回路自身が有するオフセットが、ばらつきをさらに悪化させ、ばらつき補正範囲を拡げてしまう、という問題もあった。本実施形態では、モニタバスも基本的には検出器抵抗とスイッチとで構成されており、後述するように、対象となるチップにおいて１個設けられる積分回路に対し、その積分回路のオフセットを取り除く手段を設けることにより、測定系のばらつきが測定に影響を与えることをなくすことができる。【００６２】
一般に多くのＲＦ回路やアナログ回路は、差動対ないしは擬似差動対を備えている。これは、差動対や擬似差動対などの差動構成が、基板を介したクロストークや、配線間のクロストーク、特にインダクタなどの誘導性のクロスカップル、電源ラインの揺れやノイズに対して耐性を持っているからであり、差動対や擬似差動対を構成するトランジスタのバックゲートを制御して補正を行う本発明は、広くＲＦやアナログ回路に適用できる。差動構成ないしは擬似差動構成は、このような差動構成を採用しないシングル構成に対して、同じノード振幅において＋６ｄＢ広いリニアリティを実現できることも、低電圧化が進む中でこれらの差動対や擬似差動が対広く利用されることの理由となっている。【００６３】
なお図３は、受信信号経路、送信信号経路ともに同相（Ｉ）成分と直交（Ｑ）成分のうちの片方のみの構成を示しているが、本実施形態のばらつき補正技術は、Ｉ／Ｑ両方の構成、さらにはＭＩＭＯなどのより複雑なシステムに対しても、オーバーヘッドをほとんど劣化させることなく、適用することができる。【００６４】
［第１の実施形態の詳細な実施例］
以下、第１の実施形態の詳細な実施例について説明する。【００６５】
図６は、第１の実施形態におけるモジュレータの構成の一例を示している。モジュレータ２２１には、ベースバンド信号または中間周波数（ＩＦ）信号が供給されるＩＦポート（ＩＦＰ、ＩＦＮ）２１１、２１２と、ローカル信号を供給されるローカルポート（ＬＯＰ、ＬＯＮ）２０３、２０４と、出力ポート（ＶｏｕｔＰ、ＶｏｕｔＮ）２１７、２１８とが設けられており、さらに、ばらつき補正用にバックゲートポート２１３〜２１６が設けられている。ローカル信号はテイル部の差動対２０１、２０２のゲートに入力し、ベースバンド信号（またはＩＦ信号）はミドル段の差動対２０７〜２１０のゲートに入力する。ミドル段の差動対のドレインには、負荷抵抗２１９、２２０と出力ポート２１７、２１８とが接続する。テイル部差動対のゲートには、抵抗２２２、２２３を介してテイルスイッチ（ＳＷ＿ｔａｉｌ１、ＳＷ＿ｔａｉｌ２）２０５、２０６が接続される。【００６６】
この回路の動作は、ローカルポート２０３、２０４に入力したローカル信号と、ＩＦポート２１１、２１２に入力したベースバンド信号またはＩＦ信号とを掛け合わせて出力ポート２１７、２１８に出力する、というものである。通常、デモジュレータでは、ミドル段トランジスタ２０７〜２１０にローカル信号を供給し、テイルトランジスタ２０１、２０２にベースバンド信号またはＩＦ信号を供給するが、図６に示したデモジュレータでは、テイルトランジスタにローカル信号を供給している。この方が、ローカルポートと出力ポートとの間のアイソレーションがよくなり、補正を行う前のローカルリーク量が低下するためである。補正前にある程度ローカルリークを低下させておくことは、補正の範囲が大きくなりすぎないようにする上で、効果がある。さらに図６の回路が通常のデモジュレータと異なる点は、インペアメント観測のためのスイッチと、ばらつき補正のためのバックゲートポートが備えられている点である。【００６７】
インペアメントの観測においては、出力ポート２１７、２１８のＤＣレベルを検出器１０７で検出する。差動対２０７、２０８間のインペアメントの測定においては、スイッチ２０５をオフとしてテイルトランジスタ２０１にバイアス電圧が適切に加わるようにし、かつ、スイッチ２０６をオンとしてテイルトランジスタ２０２にはバイアス電圧が加わらないようにする。これによって差動対２０７、２０８にはテイル回路によって決定される規定のバイアス電流が流れ、その一方で差動対２０９、２１０にはバイアス電流が流れず、その結果、差動対２０７、２０８のインペメントに起因したＤＣオフセットのみが出力に現れる。バイアス電流は、テイルトランジスタのゲート信号、この場合はローカル信号によって変調されている。差動対２０９、２１０は、そのゲートに印加された信号この場合はベースバンド信号によって、ローカル信号が重畳したバイアス電流をさらに変調し、ベースバンド信号とローカル信号の掛け算を行う。同様にして差動対２０９、２１０のインペアメントを測定するために、上記のスイッチ設定を逆転させてＤＣオフセットを測定する。【００６８】
ここで言うインペアメントには、トランジスタ間のしきい値電圧Ｖｔのばらつき、相互コンダクタンスｇｍばらつき、オン電流Ｉｏｎのばらつき、ゲート幅やゲート長のばらつき、差動対回路内のペア間の配線の長さや幅のばらつき、マスクレイアウトに伴う配線の位置関係の遠近など、様々な要素が含まれる。トランジスタなどの素子そのものに起因するばらつきはもとより、配線やレイアウトなど回路特性に関わる要素に係るばらつきは、広義の素子のばらつき（インペアメント）として定義される。これらの素子のインペアメントに起因して、出力におけるＤＣオフセットやローカルリークなど、回路としてのインペアメント、つまりは電気信号のばらつき（ばらつき信号）が生じる。本実施形態では、この素子レベルや回路レベルのインペアメント起因の電気信号をモニタすることで、インペアメントを補正する。その一方で、全てのインペアメントが出力のＤＣオフセットとして現れるわけではない。そのため本発明では、後述するが、ローカルリークを検出する構成や、初期評価や出荷時などに、ＤＣオフセットから推定できないインペアメントを測定する方法も示している。【００６９】
ばらつきの補正に関しては、ミドル段の４個のトランジスタからバックゲートポート２１３〜２１６を取り出すことで、差動トランジスタ２０７、２０８間のばらつき、さらには差動トランジスタ２０９、２１０間のばらつきを補正することができる。例えばアナログバスの粗調整用電圧群の中から一個の電圧を取り出してバックゲートポートＢＧＰ１（２１３）に与え、微調整用電圧源の中から一個の電圧を取りだしてＢＧＮ１（２１４）に与えることで、出力のＤＣオフセットがほぼなくなるようにする、つまり差動対のインペアメントがほぼなくなるようにすることができる。【００７０】
図７Ａは、差動対におけるバックゲートの電圧差、例えばＢＧＰ１（２１３）の電圧とＢＧＮ１（２１４）の電圧との差の電圧ΔＶＢＧを変化させたときの出力（ＶｏｕｔＰ、ＶｏｕｔＮ）２１７、２１９のＤＣレベルの変化を示す。図７Ｂに、ＶｏｕｔＰとＶｏｕｔＮとの差であるＤＣオフセットΔＶｏｕｔと上述したΔＶＢＧとの関係を示す。この場合、ΔＶＢＧが０ＶにおいてＤＣオフセットは０Ｖとなっているが、通常は、インペアメントがあるが故にΔＶＢＧが０ＶでもＤＣオフセットはゼロとならず、０Ｖより少しずれたある値においてＤＣオフセットがゼロとなる。基本的には、ＤＣオフセットがゼロとなるようにΔＶＢＧの補正を行う。【００７１】
図７Ｃに、デモジュレータ出力における基本波｛１，１｝の電力及びローカルリーク｛１，０｝の電力とΔＶＢＧとの関係を示す。基本波の電力は、ＲＦポートに入力する信号の周波数とＩＦポートに入力する信号の周波数の和の周波数での信号成分の電力を表している。この場合、ΔＶＢＧがゼロであるときにローカルリークは最小値となって、約−８５ｄＢｍとなっており、ローカルリークと基本波との差は−８５ｄＢｃ程度になっている。通常は、差動対にインペアメントが存在するので、ΔＶＢＧがゼロである場合においてではなく、ゼロから少し離れたところにおいてローカルリークは最小となる。このローカルリークが最小となるΔＶＢＧのところに、実際のバックゲート電圧間の差電圧ΔＶＢＧを持っていくことがばらつき補正の目的である。【００７２】
図７Ｄは、ローカルリークとＤＣオフセットとの関係を表す。仮に半導体装置におけるレイアウトに起因するインペアメントなどが存在しない理想的な状態であれば、出力のＤＣオフセットがゼロにおいてローカルリークもゼロとなる。しかし例えばローカルポート上の差動信号（ＬＯＰ２０３、ＬＯＮ２０４）のどちらかが強く出力ＶｏｕｔＰ２１７にクロストークするなどのレイアウト上のインペアメントが存在すると、ＤＣオフセットがゼロ以外の所でローカルリークは最小となる場合がある。この場合でも、チップにおけるレイアウトがひとたび固まってしまえばクロストーク量は変化しないため、ローカルリークが最小となるＤＣオフセットをあらかじめ評価などで求めておき、常にそのＤＣオフセットとなるように補正を行うことで、ローカルリークを低減することができる。【００７３】
図８は、ローカルリークを検波回路（またはエンベロープディテクタとも言う）で検出する場合に使用できるモジュレータの一例を示している。図６に示したモジュレータと異なって、図８に示すモジュレータ２５１は、ローカルポートのスイッチを持たず、バックゲートポートが２本で済んでいる。ベースバンド信号またはＩＦ信号の非反転端子ＩＦＰ２１１に接続するミドル段トランジスタ２３７、２４０のバックゲート端子を統合してＢＧＰ端子２４３としており、ベースバンド信号またはＩＦ信号の反転端子ＩＦＮ２１２が接続するミドル段トランジスタ２３８、２３９のバックゲート端子を統合してＢＧＮ端子２４４としている。【００７４】
図８に示す回路では、ローカルリークを測定して、ローカルリークが最小となるように、ＢＧＰ端子２４３とＢＧＮ端子２４４との間の差電圧ΔＶＢＧを調整する。ΔＶＢＧとローカルリークとの関係は、図７Ｃで説明したように、差動対にインペアメントがある場合、一般的にはΔＶＢＧがゼロにおいてではなく、ゼロ以外のある値においてローカルリークは最小となる。差動トランジスタ２３７、２２８間のインペアメントによってあるローカルリーク量が発生し、もう一方の差動トランジスタ２３９、２４０間のインペアメントによって別のローカルリーク量が発生して、両者の合成のローカルリーク量がモジュレータ出力に現れるが、このように結線したバックゲート端子２本によって、ローカルリークが最小となるように調整ができる。【００７５】
図８の構成では、モジュレータ自身の構成は簡単になるが、ローカルリークを検出するときにベースバンド信号を停止するなどの仕組みが必要になる。一方、図６の構成では、モジュレータ自身の構成としては図８に対してスイッチや端子数が増加しているが、ローカルリークを検出するためにそれ以上の仕組みは基本的には必要ない。【００７６】
これらのモジュレータは、シンセサイザ内のＳＳＢミキサなどにおいても同様に使うことができるほか、無線用途にかかわらず様々な種類の信号のミキシングや乗算に使用できる。ミキサとアナログ乗算器とは一般に同じ機能を有する。図６の構成と図８の構成のどちらを選択するかは、システムのどのような箇所で使うか、ＩＦポートの信号を止められるかなどによって、適宜決めることができる。【００７７】
通常、しきい値電圧Ｖｔのばらつきなどのインペアメントは、トランジスタサイズによっても異なるが、注意深くレイアウトした差動対トランジスタにおいても数ｍＶから数十ｍＶ程度発生する。通常、バックゲートによる電流制御は、ゲートからの電流制御の数分の一から数十分の一の感度であるため、ΔＶＢＧの制御範囲としては数十ｍＶから数百ｍＶが必要となる。【００７８】
一般に、ばらつきは、トランジスタサイズを大きくすることで小さくすることができるが、トランジスタサイズの拡大には、消費電力の増大や寄生容量の増大といったデメリットが付随する。特に、１０ＧＨｚレベルの超高周波特性を得る上でトランジスタサイズを増加させることは、消費電力の増大につながり、得策ではない。モジュレータのバイアス電流を数ｍＡ程度に抑えるためには、ゲート長として数十μｍ程度のサイズに抑えることが適切であり、その場合のしきい値電圧Ｖｔのばらつきなどのインペアメントを考慮すると、粗調整電圧の可変範囲として、好ましくは３００ｍＶ程度、大きい場合で５００ｍＶ程度が選択できる。【００７９】
あまり大きな可変範囲にすることは、同一の補正分解能を得る上でアナログバスの本数を多くすることにつながり得策ではない。さらにバックゲートコントロールが順バイアス側に片寄りすぎて基板に電流が流れる現象が起きる危険がある。バックゲートコントロールをミドル段トランジスタに対して行うことは、ミドル段トランジスタのソース電位が、テイル段トランジスタのドレイン−ソース間電圧の分だけ接地電位ＧＮＤより高いため、ミドル段トランジスタのバックゲート−ソース間電圧が順方向バイアスされにくいというメリットも有する。【００８０】
微調整電圧の可変範囲としては、粗調整電圧の最小ステップにすることが、少ないアナログバス本数を実現する上で好ましい。微調整電圧は、粗調整電圧範囲の中心付近に存在することが好ましい。これはΔＶＢＧとして正負の値をとる必要性があるからである。微調整電圧の最小ステップは、ローカルリークなどのインペアメントが仕様以内になる上で必要な刻みを有することが必要となる。例えば最小ステップとして１０ｍＶ程度にしておけば、バックゲートの感度がゲートの１／１０程度である場合、１ｍＶ程度の精度でＶｔばらつきを補正していることになり、多くの用途ではローカルリークやアンプのオフセットなどのインペアメントをその製品の仕様内に落とし込むことが可能となる。【００８１】
ローカルリークをどこまで下げればよいかについては、無線システムの仕様によって変わってくるが、ＵＷＢにおいては−１０ｄＢｍ程度の平均電力を帯域幅５００ＭＨｚ程度にまで拡散させており、−４０ｄＢｍ／ＭＨｚ程度の電力密度となっており、ローカルリーク量はこれを下回る−４０ｄＢｍ以下である必要がある、したがって、ローカルリーク量は、最低でもローカル信号の基本波の−３０ｄＢｃ以下である必要があり、好ましくは−４０ｄＢｃ以下であることが要求される。【００８２】
図４は、上述したように、本実施形態で用いるデモジュレータの一例を示している。このデモジュレータ４２１は、基本構成としては図６に示すモジュレータと同様のものであるが、テイル段ゲートにＲＦポート４０３、４０４を、ミドル段ポートにＬＯポート４１１、４１２を設定しているところが異なる。出力ポート２１７、２１８には、今回の場合、ベースバンド信号が現れるが、ＬＯポートが出力ポートに接近して出力ポートにローカル信号が現れても、ベースバンド信号とローカル信号との周波数差は大きいため、このデモジュレータに引き続くＬＰＦなどにおいてローカルリークの影響は除去可能である。ローカル信号をミドル段に入力するこの構成は、ＲＦ信号をベースバンド信号に変換する変換ゲインを大きくする、というメリットを有する。【００８３】
ＵＷＢなどの超広帯域無線システムにおいて問題となるデモジュレータのインペアメントは、前述した２倍のローカル周波数に対する変換ゲイン（以後、Ｇ２ｆＬＯと称す）で表される。図９Ａは、基本波の変換ゲイン｛−１，１｝及びＧ２ｆＬＯ｛−２，１｝とΔＶＢＧとの関係を表したグラフである。この場合も、ΔＶＢＧがゼロの場合に２倍のローカル周波数に対する感度が最小となっているが、インペアメントが存在する一般のデモジュレータにおいては、ゼロ以外のある値において、最小点が現れる。この問題もモジュレータにおけるローカルリークの問題と同じく２次歪みの問題であり、モジュレータの場合と同様に、出力ＤＣオフセット電圧ΔＶｏｕｔを観測して、Ｇ２ｆＬＯが最小になるようにΔＶＢＧの補正を行う。【００８４】
この場合も、レイアウトに起因するインペアメントによってポート間のクロストーク量が異なるなどの原因で、図９Ｂに示すように、Ｇ２ｆＬＯの最小点がΔＶｏｕｔ＝０において現れるのではなく、ゼロ以外の所で現れる場合もある。そのときは、モジュレータの場合と同様に、チップの初期評価や出荷時の検査などにおいて、あらかじめＧ２ｆＬＯとΔＶｏｕｔの関係を測定してＧ２ｆＬＯが最小となるΔＶｏｕｔ（ΔＶｏｕｔ，ｏｐｔ）を求めておき、実際の補正においてはΔＶｏｕｔがΔＶｏｕｔ，ｏｐｔとなるように、ΔＶＢＧに対して補正を行えばよい。【００８５】
図１０はデモジュレータの別の構成例を示している。図１０に示すデモジュレータ４５１は、図４に示すデモジュレータに類似しているが、図８に示したモジュレータと同様にテイル部スイッチを省略してバックゲートポートを統合した点で、図４のものとは異なっている。この場合、Ｇ２ｆＬＯが最小となるΔＶＢＧを見つけるために、実際に、ローカル周波数の２倍近傍の周波数を有するキャリアを入力する必要がある。このようにキャリアを入力するための構成をチップ上に用意する場合もあれば、Ｇ２ｆＬＯとΔＶＢＧとの関係が温度変化においても大きく変化しない場合は、キャリアを入力するための構成を設けなくても、出荷時などに検査して補正量を設定することができる。【００８６】
Ｇ２ｆＬＯがどこまで小さいことが要求されるかについてはシステム仕様によって変化するが、ＱＰＳＫ（直交位相シフトキーイング）変調やそれ以上の多値変調のエラーベクトル振幅ＥＶＭを悪化させないように、基本波のゲインの−３０ｄＢｃ程度以下のゲインが必要とされいる。好ましくは、Ｇ２ｆＬＯ成分は、−４０ｄＢｃ程度以下のレベルに抑えることが望まれる。【００８７】
図１１Ａ〜１１Ｃは、インペアメントを測定する検出器の例を示したものである。図１１Ａは、被測定回路につながる検出器抵抗８０１の例であり、ここでは２本の抵抗によって検出器が構成されている。図１１Ｂは、被測定回路につながる検波回路（エンベロープディテクタ）の例であり、ここでは、抵抗８０２と抵抗８０２にカソードが接続するダイオード８０３とダイオード８０３のアノードに接続する抵抗８０４と抵抗７０４に並列に接続するコンデンサ８０５とから検波回路が構成されている。差動信号系の場合、検出器は、ｔｒｕｅ（真）とｂａｒ（バー；反転）（または位相角における０とπ）に対応したペアの構成を持ち、図１１Ａに示す回路のように２つの抵抗、あるいは図１１Ｂのように２系統の検波回路によって構成される。図１１Ｂに示す回路の場合、ｔｒｕｅとｂａｒとでダイオードの極性が相互に反転している。【００８８】
図１１Ａに示した抵抗からなる検出器の動作は既に説明した。図１１Ｂの検波回路を動作させる場合、モジュレータのなどの被測定回路の被測定端子に抵抗８０２を接続し、被測定端子からのＲＦ信号をダイオード８０３によって検波し、検波された信号に対し、抵抗８０４とコンデンサ８０５によって、最初の積分処理が実行されるようにする。ローカルリークなどの検波においては、ベースバンド信号をオフにした場合に被測定端子に現れるのはローカルリークのみであるため、検波結果として得られるものは、ローカル信号に比例したＤＣ信号である。ここで検波されたＤＣ信号は、図３のスイッチ１０８を介してモニタバス１０９に現れ、積分回路１１０によってさらに積分されるとともに増幅される。【００８９】
前述したように、ミキサやアンプなどの回路のインペアメントを測定する上で抵抗を用いる図１１Ａの構成は、面積、電力、寄生容量のオーバーヘッドを小さくする上で好ましい。図１１Ｂの構成も、ダイオードにわずかに流れるバイアス電流以外に定常的に流れる電流はない。チップにおける面積の観点からしても、図１１Ｂの全ての素子を数μｍ角程度で構成できる。ダイオードなどの寄生容量や寄生抵抗は、抵抗８０２を被測定端子のインピーダンスに比べて大きな値、例えば１０倍くらいの値にすることで、ほぼその影響が見えなくなるようにすることができる。【００９０】
ダイオード８０３として、図１１Ｃに示すよう特性を持つ通常のＰＮダイオード８０６を使うことができるほか、ＣＭＯＳ回路においては、図１１Ｃにおいて符号８０７に示すような、ゲートとドレインをダイオード接続したＮＭＯＳまたはＰＭＯＳのトランジスタを使用することもできる。【００９１】
検出器出力をモニタバス１０９に送り出すかどうかを制御するスイッチ１０８（図３参照）としては、図１２Ａ〜１２Ｄに示すような構成のものを用いることが考えられる。【００９２】
図１２Ａは、ＮＭＯＳまたはＰＭＯＳのトランジスタスイッチ９０２、９０３を使用した例を示している。ＮＭＯＳトランジスタスイッチであれば、検出器（ＤＥＴ）９０１の出力の動作点が接地電位（またはＧＮＤ電位、ＶＳＳ電位とも言う）に近い場合、ＰＭＯＳトランジスタスイッチであれば電源電圧（またはＶＤＤ電位とも言う）に近い場合に、このような単体のＭＯＳ構成のスイッチが簡単で好ましい。図１２Ｂは、ＮＭＯＳとＰＭＯＳを抱き合わせたいわゆるトランスファーゲートスイッチ９０６、９０７を用いた例を示している。接地電位から電源電圧までの広い範囲で低抵抗を得たい場合に好ましい構成である。なお、図１２Ａ、１２Ｂのいずれも、モニタバス９０４は、２本のバスラインを備えた差動構成のものであり、検出器９０１も差動出力を有するものである。図１２Ａでは、検出器９０１の差動出力はスイッチ９０２、９０３をそれぞれ介してモニタバス９０４に接続し、図１２Ｂでは、検出器９０１の差動出力はスイッチ９０６、９０７をそれぞれ介してモニタバス９０４に接続している。上述したように、差動構成は、基板ノイズ等のクロストークに対してロバストである特徴を有する。【００９３】
図１２Ｃ、１２Ｄに示した構成は、それぞれ、図１２Ａ、１２Ｂの差動構成をシングル構成に変えたものである。これらの場合、検出器（ＤＥＴ）９０９はシングル出力構成であり、モニタバス９１１もシングル構成である。これらの構成は、被測定回路が低電力化のためにシングル構成を採用している場合などに使用できる。差動系とシングル系が混在するシステムにおいては、例えば、図１２Ａ、１２Ｂに示した構成を用い、シングルの被測定系においては一方の信号を接地点につなぐことで、混在が可能となる。【００９４】
図３の積分回路１１０としては、不要なノイズを除去してＤＣ電圧を通過させる回路を用いることができる。このような回路として、図１３Ａ〜１３Ｄにそれぞれ示す積分回路や、図１４Ａ、１４Ｂに示すようなフィルタを用いることができる。帯域制限されたアンプは、フィルタと同等の機能を有する。【００９５】
図１３Ａに示す回路では、差動構成のモニタバス１００５は、オペアンプ１００１の差動入力に接続しており、この差動入力間を短絡させるスイッチ１００７が設けられている。オペアンプ１００１の差動出力と差動入力との間には、それぞれ、コンデンサ１００２とコンデンサ１００２をリセットさせるリセットスイッチ１００３とが設けられている。オペアンプ１００１の差動出力は、スイッチ１００４を介してＡＤＣに供給される。【００９６】
図１３Ａに示した積分回路の動作を説明する。通常は、受信機のＶＧＡなどに接続しているＡＤＣの入力を積分回路につなぎ変えるために、受信機出力をＡＤＣから切り離してスイッチ１００４をオンさせる。オペアンプ１００１自身の入力オフセットを測定するために、バススイッチ１００７をオンさせて、リセットスイッチ１００３をリセット状態から開放させて積分を始める。一定時間の積分の後、オペアンプ１００１自身のオフセットはＡＤＣを通じて制御回路に取り込まれる。通常のインペアメントの測定では、バススイッチ１００７はオンさせずに被測定回路の検出器スイッチ１０８をオンさせてモニタバスに検出器信号を発生させ、上記の積分動作を行う。【００９７】
積分回路に流れ込む電流Ｉに対し、ｔを積分時間、Ｃｉｎｔを積分コンデンサ１００２の容量値として、積分出力のゲインは、ｔ／Ｃｉｎｔで表され、積分帯域は１／（２ｔ）で表される。本実施形態では、必要なゲインや帯域に応じて、ｔとＣｉｎｔを決定すればよい。積分時間ｔとして例えば１μｓ程度を設定した場合、帯域は５００ＫＨｚとなる。これによって、チップを横断してモニタバスを張り巡らしても、モニタバスに飛び込んでくるノイズや、検出器やスイッチで発生する熱ノイズ、１／ｆノイズの影響を、無視できる程度にまで低減させることができる。【００９８】
図１３Ｂに示す積分回路は、図１３Ａに示した回路において、リセットスイッチ１００３の代わりに抵抗１０１０を設け、リセットコンデンサ１００２に蓄えられた以前（過去）の情報を放電させてクリアさせる。以前の情報を完全にクリアするために積分ゲインや積分帯域に制約が生じるが、リセットスイッチを省略できるメリットがある。【００９９】
図１３Ｃ、１３Ｄに示す積分回路は、それぞれ、図１３Ａ、１３Ｂに対応するのものであるが、モニタバスが差動構成ではなくシングル構成の時に使われるものである。シングル構成のモニタバス１０１１とシングルエンドのオペアンプ１０１２によって、上記と同様の積分動作を行う。オペアンプの非反転（＋）入力端子は接地されている。前述したように、このようなシングル構成は、クロストークノイズ等の影響が少ない場合に、低電力化を図る上で効果がある。【０１００】
図１５Ａ、１５Ｂは、このような積分回路で使用されるオペアンプの構成の例を示している。サブ１００ｎｍの微細化されたプロセスノードにおいては、電源電圧も１Ｖ程度以下となり、インペアメントモニタシステムにおいても低電圧で動作できる構成が必要となる。図１５Ａは、トランジスタの縦積み段数を減らした差動オペアンプの回路例を示している。このオペアンプでは、電流源トランジスタ対１１０１と、差動対１１０２と、負荷トランジスタ対１１０３、出力バッファトランジスタ対１１０７、１１０８とが設けられ、バッファトランジスタ対１１０７には位相補償容量１１０６が接続し、差動対１１０２には差動入力１１０４、１１０５が接続し、バッファトランジスタ対１１０７の出力には差動出力１１０９、１１１０が接続している。【０１０１】
通常、トランジスタのカスケード段数、すなわち縦積み段数が制限されると、カスケード構成を用いてドレイン抵抗を大きくすることができないため、オープンループゲインは小さいものとなる。しかしながら図１５Ａ、１５Ｂに示す構成では、差動対にバッファを設けることによって、縦積み段数が少ない構成においても５０〜１００ｄＢ程度のオープンループゲインを得ることができる。１／ｆノイズを低減する上で、差動対をＰＭＯＳトランジスタで構成することが望ましい。【０１０２】
図１５Ｂに示すオペアンプは、図１５Ａのオペアンプをシングルエンド構成としたものである。差動入力１１１４、１１１５によって入力を受けて、シングル出力１１１９から出力する。この回路は、シングル構成が許される仕様において、消費電力を低減するのに適している。【０１０３】
図１４Ａ、１４Ｂは、積分回路として、トランスコンダクタンスアンプ（ＯＴＡ）とコンデンサを用いたｇｍＣフィルタを使用した例を示している。図１４Ａに示す積分回路では、差動構成のモニタバス１００５が、ＯＴＡ１２０１の差動入力に接続しており、この差動入力間を短絡させるスイッチ１００７が設けられている。ＯＴＡ１２０１の差動出力は、スイッチ１００４を介してＡＤＣに接続する。このＯＴＡ１２０１の１対の差動出力に対して並列にコンデンサ１２０２が接続している。【０１０４】
図１４Ａに示した回路において、被測定回路からのインペアメント信号は、モニタバスを介してＯＴＡ１２０１に入力され、ＯＴＡの相互コンダクタンスｇｍとコンデンサ１２０２の容量Ｃによって決まるローパスフィルタ特性によって帯域制限がなされる。ここで示したものは一次のローパスフィルタの例であるが、必要に応じてＯＴＡやコンデンサを追加して高次のフィルタを形成することは当然可能である。さらにＯＴＡを制御してゲインの切り替え機能を持たせることも当然可能である。図１４Ｂに示す回路は、図１４Ａに示した回路をシングル構成のｇｍＣフィルタとしたものであり、シングル構成が許される仕様において、消費電力を低減するのに適している。【０１０５】
このようなｇｍＣフィルタを用いた積分回路構成は、小さな容量の積分コンデンサを用いる場合であってもカットオフ周波数を低くすることができ、ノイズ帯域を狭めてノイズを低減することができる、という効果を有する。【０１０６】
図１６は、多値電圧発生器（ＭＬＶＧ）とアナログバスとそれらの周辺回路の一例を示す回路図と説明図である。【０１０７】
多値電圧発生器（ＭＬＶＧ）は、複数の抵抗１３０１で構成されるラダー抵抗器１３０２と、基準電圧源（Ｖｒｅｓ、ＶｒｅｓＧ）１３０３、１３０４とを備えており、アナログバス１３０５に接続する。アナログバス１３０５は、粗調整電圧群（Ｃｏａｒｓｅ０、Ｃｏａｒｓｅ１、Ｃｏａｒｓｅ３、Ｃｏａｒｓｅ４）１３０６と、微調整電圧群（Ｆｉｎｅ０、Ｆｉｎｅ１、Ｆｉｎｅ３）１３０７と、粗調整電圧群と微調整電圧群に共通のコモン電圧（ＣＯＭ）１３０８の各信号線を備えている。アナログバス１３０５とデモジュレータなどの被補正回路との間には、粗調整電圧用マルチプレクサ（ＭＵＸ１）１３１０と微調整電圧用マルチプレクサ（ＭＵＸ２）１３１１とが設けられ、マルチプレクサ１３１０、１３１１の出力には、それぞれ、コンデンサ１３１２、１３１３が接続している。基準電圧Ｖｒｅｓ、ＶｒｅｓＧの発生のために、バンドギャップリファレンス（ＢＧＲ）１３２１と、抵抗１３２２、１３２３とが設けられている。【０１０８】
このアナログバス補正システムでは、例えばＢＧＲ１３２１は、１．２Ｖ前後の温度依存性の極めて小さい基準電圧を発生する。基準電圧の温度依存性は回路構成によっても異なるが、ＢＧＲの製造過程においてトリミングを行わない場合でも５０〜１００ｐｐｍ／℃以内の温度依存性を得ることができる。フューズ抵抗などによるトリミングを行えば、５０ｐｐｍ／℃以内にすることができる。抵抗１３２２、１３２３によってＢＧＲ１３２１の出力電圧を分圧して、被補正回路にとって最適な基準電圧Ｖｒｅｓ、ＶｒｅｓＧが生成される。ＮＭＯＳトランジスタで構成される差動対のバックゲート電圧を補正する場合、基準電圧を、好ましくは０．２〜０．３Ｖ程度の電圧、余裕をとれば０．２〜０．５Ｖ程度の電圧にしておけば、前述した数十μｍ程度のゲート長のトランジスタにおけるばらつきに対応できる。電圧の分圧方法として、抵抗を使わずに、トランジスタやダイオードをシリーズに接続した構成なども当然使用できる。【０１０９】
基準電圧Ｖｒｅｓ１３０３と基準電圧ＶｒｅｓＧ１３０４は、補正の基準となる電圧であるため、他の配線から分離することが好ましい。特にＶｒｅｓＧ１３０４は、それが例え０Ｖであっても、グローバルなグランド（ＧＮＤ）配線から分離しておくことが好ましい。グローバルな電源配線にはヘテロな回路ブロックからのリターン電流が行き交っており、このリターン電流と配線の抵抗とが掛け算されてＩＲドロップが発生しており、温度変化等によってヘテロな回路のバイアス電流が変化したとき、場所によって電圧の変化が生じ得るからである。【０１１０】
抵抗１３０１は、常時電流が流れる部分なので、低消費電力化のためにその抵抗値を大きくしたいが、あまり大きくするとアナログバスの時定数が大きくなる問題がある。抵抗１３０１の抵抗値として１００Ω程度に設定しておけば、図１６の構成においてラダー抵抗に流れる電流は１００μＡ程度であり、消費電流的にも問題がなく、時定数的には数ｎｓから数十ｎｓ程度となるため問題はない。チップの動作やシステムの動作がスリープ時であるときにはラダー抵抗１３０２に電流を流さないようにすることで、さらに消費電力を小さくすることができる。スリープからの復帰時においても、上記時定数であれば問題はない。【０１１１】
図１６において粗調整電圧群１３０６は、基準電圧１３０３、１３０４間の等間隔の５個の電圧を選んで構成されている。基準電圧１３０３、１３０４間の中心電圧をコモン電圧（ＣＯＭ）１３０８とし、このコモン電圧は、粗調整電圧源１３０６と微調整電圧群１３０７との間で共用して使われている。これによってアナログバスの本数が８本でありながら、４通りの粗調整電圧と５通りの微調整電圧とによって、合計２０段階（レベル）（＝４×５）での補正が可能となっている。【０１１２】
微調整電圧群１３０７を基準電圧１３０３、１３０４間の中心の電圧のまわりに発生させることは、同じバス本数で、ある補正分解能を維持したまま補正範囲を広くとる上で好ましい。マルチプレクサ１３１０の出力が例えば差動対バックゲートのＰ端子に接続し、マルチプレクサ１３１１の出力が差動対バックゲートのＮ端子に接続するとする。｛（Ｐ端子電圧）−（Ｎ端子電圧）｝が最大となるのは、粗調整電圧としてＣｏａｒｓｅ４をとり、微調整電圧としてＦｉｎｅ０をとった場合である。｛（Ｐ端子電圧）−（Ｎ端子電圧）｝が最小となるのは、粗調整電圧としてＣｏａｒｓｅ０をとり、微調整電圧としてＦｉｎｅ３をとった場合である。このＰ端子電圧−Ｎ端子電圧の可変範囲を最大化するには、微調整電圧群の電圧範囲の中心と粗調整電圧群の電圧範囲の中心がほぼ一致していることが好ましい。【０１１３】
この例では、粗調整電圧範囲として０〜２５０ｍＶが設定され、微調整電圧範囲として１２５ｍＶのまわりに１０９〜１５６ｍＶの範囲が設定されている。微調整電圧群の範囲として粗調整電圧群の最小ステップをカバーすることは、同じバス本数、同じ分解能を用いて広い補正範囲をカバーする上で好ましい。この例では粗調整電圧群の最小ステップは６２．５ｍＶであり、この粗調整最小ステップ内を１５．６ｍＶの微調整最小ステップで動けるようにカバーしている。【０１１４】
マルチプレクサ１３１０、１３１１として、図１２Ａ〜１２Ｄに示したようなＮＭＯＳまたはＰＭＯＳトランジスタ単体のスイッチが使えるほか、ＮＭＯＳ、ＰＭＯＳを抱き合わせたトランスファーゲートも使用可能である。マルチプレクサの出力にコンデンサ１３１２、１３１３を配置することは、バスに混入したクロストークが被補正回路に伝わらないように、さらには被測定回路からのＲＦ信号などがバスに入っていかないように、さらには被測定回路のバックゲートを交流的に接地する上で好ましい。この場合、１ｐＦ程度のコンデンサを設けておけば、１〜１０ＧＨｚ程度の信号に対してほぼ接地となる。【０１１５】
図１７は、多値電圧発生器とアナログバスとそれらの周辺回路の他の例を示したものである。この例では、ラダー抵抗１４０２を使用し、アナログバス１４０５は１１本構成であり、１個のコモン電圧（ＣＯＭ）１４０８を共有とする６個の粗調整電圧群（Ｃｏａｒｓｅ０、Ｃｏａｒｓｅ１、ＣＯＭ、Ｃｏａｒｓｅ３、Ｃｏａｒｓｅ４、Ｃｏａｒｓｅ５）１４０６と６個の微調整電圧群（ＣＯＭ、Ｆｉｎｅ０、Ｆｉｎｅ１、Ｆｉｎｅ２、Ｆｉｎｅ３、Ｆｉｎｅ４、Ｆｉｎｅ５）１４０７とを用いることで、３６段階（＝６×６）での補正が可能となる。【０１１６】
コモン電圧（ＣＯＭ）１４０８は微調整電圧群１４０７の一番下の電圧に位置するが、微調整電圧群の電圧範囲の中心と粗調整電圧群の電圧範囲の中心をほぼ一致させることで、同じバス本数、同じ補正分解能において、補正範囲を広くとれている。【０１１７】
図１８は、図１６に示した例における各補正段階（補正レベル）の設定を示したものである。Ｃ＿０〜Ｃ＿４はＣｏａｒｓｅ０〜４のバス電圧を選択するようにマルチプレクサ１３１０に指示する制御信号であり、Ｆ＿０〜Ｆ＿３はＦｉｎｅ０〜３のバス電圧を選択するようにマルチプレクサ１３１１に指示する制御信号である。例えばレベル０（すなわちＮ＝０）においては、Ｃ＿４とＦ＿０の制御信号が１（アクティブ）となり、マルチプレクサ１３１０の出力にはＣｏａｒｓｅ４、マルチプレクサ１３１１の出力にはＦｉｎｅ０の電圧が現れ、それぞれ被補正回路の差動対のバックゲートＰとＮに与えられる。これによってバックゲートＰ−Ｎ間には１５６ｍＶの電圧が加わり、差動対トランジスタのしきい値電圧Ｖｔをシフトさせる。前述したようにバックゲート電圧シフトによるＶｔシフトは、印加されたバックゲート電圧シフトの数分の一から十数分の一程度であり、実効的にＶｔは１０ｍＶ前後変化する。【０１１８】
段階数設定がＮ＝１９においては、バックゲートＰ端子とバックゲートＮ端子との間には−１４１ｍＶの電圧が加わり、これによる実効的なしきい値電圧Ｖｔのシフトは−１０ｍＶ程度となる。これによって実効的なＶｔシフトを、−１０〜１０ｍＶ程度の範囲内で１ｍＶ程度きざみで行えることになり、ヘテロな様々な回路のインペアメントの補正に対応可能である。【０１１９】
以上説明した例は、９本構成のアナログバスによる２０段階（＝４×５）での補正、１１本構成のアナログバスによる３６段階（＝６×６）での補正であるが、本発明よれば、３１本構成のアナログバスを用いて６４段階（＝８×８）にしたり、それ以上の段階数にすることも、システム仕様からの要求に応じて可能である。前述したように、本実施敬愛では、１μｍ程度以下のライン・アンド・スペースでアナログバスを構成すればよく、ライン・アンド・スペースが０．５μｍであるとして、アナログバスを構成する信号線が３１本であるとしても３１μｍ程度のバス幅になるのみであるから、通常、数ｍｍ角程度の大きさを有するヘテロなＳｏＣにおいて、このようなバスを設けることは大きな問題とはならない。バス本数を増やしても、各被補正回路に配置するのはマルチプレクサとレジスタのみであり、定常的な消費電力を増やすことがなく高精度化が可能である。【０１２０】
図３には、ダイレクトコンバージョントランシーバのＲＦフロントエンドが示されているが、図１９は、このＲＦフロントエンド部分に接続するアナログベースバンド部（Ａ＿ＢＢ）と、さらにそれに接続するデジタルベースバンド部（Ｄ＿ＢＢ）とを示している。【０１２１】
アナログベースバンド部７０５は、ＲＦフロントエンドからのＩ／Ｑアナログベースバンド信号をデジタル信号に変換するするＡＤＣ７０１、７０２と、デジタルベースバンド７０６部からのＩ／Ｑデジタルベースバンド信号をアナログ信号に変換するＤＡＣ７０３、７０４とを備えている。デジタルベースバンド部７０６は、モニタバスを通じたインペアメントのモニタやアナログバスを通じたばらつき補正を行うほかに、ＯＦＤＭ（直交周波数分割多重；ｏｒｔｈｏｇｏｎａｌ  ｆｒｅｑｕｅｎｃｙ  ｄｉｖｉｓｉｏｎ  ｍｕｌｔｉｐｌｅｘｉｎｇ）などでのＦＦＴ（高速フーリエ変換）やＩＦＦＴ（高速フーリエ逆変換）処理、イコライズ、プリイコライズ処理、符号化、復号化処理などを行うために、ＣＰＵ７０７、ＤＳＰ（デジタル信号プロセッサ）７０８、ハードワイヤドロジック７０９、メモリ７１０などを備えている。【０１２２】
ばらつきの補正に当たっては、デジタルベースバンド部７０６の制御回路を使って以下のようなアルゴリズムでの処理を行うことが考えられる。【０１２３】
図２０は、モニタバスによるインペアメント測定の後、ルックアップテーブルを参照してアナログバスによる補正を行う場合の前処理を説明したものである。まず、［１］に示すように、被測定回路のＤＣオフセットΔＶｏｕｔとΔＶＢＧの関係を測定する。次に、［２］に示すように、さらに被測定回路のローカルリークなどのインペアメントとΔＶＢＧの関係を測定する。その後、［３］において、［１］、［２］の測定から被測定回路のローカルリークなどのインペアメント量が最小となるＤＣオフセットΔＶｏｕｔ，ｏｐｔを求める。この処理は、前述したように、レイアウト的なインペアメントによってローカルリークなどのインペアメントがゼロとなるときに、ΔＶｏｕｔがゼロとならない場合があるために行う。したがってこの処理は、チップの評価時や製品の出荷時に、一度だけ行えばよい。うまくレイアウトされた回路では、ΔＶｏｕｔ，ｏｐｔはほぼゼロとなる。また、アンプのオフセットなどもともとゼロが望ましい場合、ΔＶｏｕｔ，ｏｐｔはゼロとなるのは言うまでもない。【０１２４】
以上のように前処理が行われたとして、次に、本実施形態でのはらつきの補正の処理を実行する。【０１２５】
図２１に示すように、上述のようにして求めたΔＶｏｕｔ，ｏｐｔを元にして、通常動作においてモニタと補正を行っていく。インペアメントモニタや補正のトリガとしては、電源オン（ステップ１７０１）、一定時間ごとの割り込み（ステップ１７０２）、送受信の切り替えのインターバル（ステップ１７０３）、温度変化、電圧変化（ステップ１７０４）などを使用することが好ましい。そして、これらのイベントをトリガとして、ヘテロＳｏＣの各部のインペアメント測定とそれに対する補正を行っていく。例えば図３のシンセサイザの低周波ブロック（ＳＹＮ＿ＬＦ）１２２に関して、ステップ１７０６において、この箇所の検出器をチェックするために、図２２の［１］のサブルーチンを実行する。【０１２６】
図２２の［１］に示す処理は、ダブルバランスミキサのインペアメントを補正する工程であり、まず、ステップ１８０１において、該当回路のテイルスイッチＳＷ＿ｔａｉｌ１をオンさせて２組の差動対のうちの１組のみにバイアス電流を流し、ステップ１８０２において、検出器スイッチをオンさせ、ステップ１８０３において積分を行い、ステップ１８０４においてアナログ／デジタル変換（ＡＤＣ）を行い、ステップ１８０５において、変換結果を制御回路に取り込む。同様にもう一組の差動対のインペアメントを測るために、ステップ１８０６において、テイルスイッチＳＷ＿ｔａｉｌ２をオンさせて、同様の工程を実行する。これによって制御回路には２組の差動対のインペアメントが取り込まれる。【０１２７】
ステップ１７０６の実行後、ステップ１７０７において、例えばシンセサイザの低周波ブロック（ＳＹＮ＿ＬＦ）１２２に関して、インペアメント補正を行う。この箇所のインペアメントとしてミキサのローカルリークが考えられる。このローカルリークは、ＤＣオフセットを扱うことで補正される。ステップ１７０７の処理は、図２２の［３］西メスサブルーチンで行われる。【０１２８】
図２２の［３］のサブルーチンでの処理は、オフセット調整の工程であり、まず、ステップ１８１８において、ステップ１７０６で取得した現在のΔＶｏｕｔと既に求めてあるΔＶｏｕｔ，ｏｐｔとを比較し、ステップ１８１９において、ΔＶｏｕｔがΔＶｏｕｔ，ｏｐｔとなるようにΔＶＢＧを求める。例えば、ΔＶｏｕｔとΔＶＢＧとの関係は、図２０の［１］に示すようにほぼ直線関係（ΔＶｏｕｔ＝ａ・ΔＶＢＧ＋ｂ）にあるため、その傾きの係数ａをあらかじめ求めておけば、現在のΔＶＢＧとΔＶｏｕｔの値から、新しいΔＶＢＧは、
ΔＶＢＧ＝（ΔＶｏｕｔ，ｏｐｔ−ΔＶｏｕｔ）／ａ＋ΔＶＢＧ
によりすぐに求めることができる。その後、ステップ１８２０において、新しいΔＶＢＧを該当回路のレジスタに設定し、ステップ１８２１において、ラッチをイネイブルにすることで、該当回路の補正用のマルチプレクサに設定が与えられ、補正が完了する。ダブルバランス型ミキサでは差動対が二組あり、図２２の［１］のように２個のΔＶｏｕｔが出てくるため、補正するΔＶＢＧも２個となるのは言うまでもない。【０１２９】
以下同様にして、シンセイサイザ高周波部（ＳＹＮ＿ＨＦ）の検出器チェックとオフセット調整を行い、順次、ヘテロな回路の他の回路ブロックのオフセット測定とオフセット補正を行い、全ての回路ブロックのオフセット測定とオフセット補正が終われば、ステップ１７２２において処理が終了する。ここで差動対を一組しか持たないようなＶＧＡなどの回路の検出器チェックでは、図２２の［２］に示すサブルーチンを実行する。図２２の［２］のサブルーチンでの処理は、テイルスイッチの制御がないだけで、図２２の［１］と同様の処理である。図２１に示す処理フローは、制御回路部のメモリが少なくてすむメリットがある。【０１３０】
図２１に示した処理では、ヘテロな回路内の各ブロックの検出器チェックとオフセット調整を連続して行っているが、図２３に示すように、ヘテロな回路内の各ブロックの検出器チェックだけを先にまとめて行って、その後、オフセット調整をまとめて行う構成も可能である。アナログバスシステムの時定数によってはマルチプレクサの設定による擾乱がアナログバス上にある時間残る場合があるので、図２３に示すフローは、アナログバスの切り替えを行わない静かな状態で先に検出器チェックを全て行う必要があるときに、好ましいものとなる。【０１３１】
図２１のフローチャートに対する上述の説明では、傾きａをあらかじめ求めておくことで得られたΔＶｏｕｔからΔＶＢＧを一義に求めるものとしたが、これには、各回の演算によって求める方法と、あらかじめΔＶｏｕｔとΔＶＢＧとの関係をテーブルとして保持しておきそのテーブルを参照する方法とがある。演算方式には、テーブル用のメモリを用意しなくてよいというメリットがある。これに対してテーブル方式では、テーブル用のメモリが必要となるが、特にΔＶｏｕｔとΔＶＢＧとの関係が非線形なものである場合に、ΔＶＢＧの導出が高速に行えるメリットがある。【０１３２】
一方、ΔＶｏｕｔからΔＶＢＧを一義に求めるのではなく、ΔＶＢＧを変化させてΔＶｏｕｔを読み取る動作を何回か行い、ΔＶｏｕｔがΔＶｏｕｔ，ｏｐｔとなるΔＶＢＧを探索的に求めることもできる。図２４は、このような探索的な方法でΔＶＢＧを求める場合の処理を示している。上述と同様にインペアメントモニタや補正がトリガされたとして、ステップ２００６において、シンセサイザ低周波部（ＳＹＮ＿ＬＦ）１２２におけるこのような探索を図２５の［６］のサブルーチンで行う。【０１３３】
図２５の［６］のサブルーチンでの処理は、ダブルバランスドミキサに対して探索的な方法を適用する場合の処理であり、まず、ステップ２２０１において、該当回路のテイルスイッチＳＷ＿ｔａｉｌ１をオンにし、次に、ステップ２２０２において、二組ある差動対の最初の一組目に対する探索処理を図２６の［４］のサーブルーチンで実行する。【０１３４】
図２６の［４］のサブルーチンは探索処理を示すものであって、まず、ステップ２１０１において、ΔＶＢＧの初期値が与えられる。初期値として、例えばΔＶＢＧが０Ｖとなるようにする。この時のバイナリのデジタル値として１００００であるとする。次に、ステップ２１０２において、該当回路の検出器のチェックを行い、ステップ２１０３において、ステップ２１０２で得られたΔＶｏｕｔとΔＶｏｕｔ，ｏｐｔとを比較する。比較の結果、ΔＶｏｕｔ，ｏｐｔ≧ΔＶｏｕｔである場合、ステップ２１０４において、バイナリの最初の桁ＭＳＢをセットする。ステップ２１０３においてΔＶｏｕｔ，ｏｐｔ＜ΔＶｏｕｔである場合、ステップ２１０５において、ＭＳＢをリセットする。その後、ステップ２１０６において、最終ビットかどうかのチェックを行い、最終ビットであればステップ２１０７においてこのサブルーチンを終了し、最終ビットでないのならばステップ２１０８において次ビットのセットを行って、ステップ２１０２に戻り、検出器チェックを再度行う。このようにして各ビットを順次決定していく。図２６の左端にあるグラフはこの処理を説明するグラフであり、この例では、５回目において、ΔＶｏｕｔがΔＶｏｕｔ，ｏｐｔにほぼ等しくなるΔＶＢＧを見つけている。図２６の［４］のサブルーチンが終了したら、図２５に示す処理に戻って、ステップ２２０３において、該当回路のテイルスイッチＳＷ＿ｔａｉｌ２をオンとし、ステップ２２０４において同様に二組目の差動対に対する探索処理を実行する。図２６の［５］は、図２６のステップ２１０４あるいはステップ２１０５でのΔＶＢＧの設定を行うためのサブルーチンを示しており、ここでは、ステップ２１１０において、該当回路のレジスタの設定を行い、その後、ステップ２１１１において、ラッチのイネイブルを行う。【０１３５】
図２７の［４’］は、探索サブルーチンの別の例であり、検出器として検波回路を用いているときに、図２６の［４］の代わりに用いることができるものである。まず、ステップ２３０１においてΔＶＢＧを初期値に設定し、ステップ２３０２において、チェック１として、検出器をチェックする。次に、ステップ２３０３において、ΔＶＢＧの設定をＮビットインクリメントし、ステップ２３０４において、チェック２として、検出器を再度チェックする。この例では、Ｎを１としている。ステップ２３０５において、チェック１、２の結果から、ローカルリーク等が最小値となるΔＶＢＧを推定し、ステップ２３０６において最小箇所付近のΔＶＢＧに設定し、ステップ２３０７において検出器をチェックする。そして、ステップ２３０８において、最小値を発見したかの判定を行い、最小値が発見されていれば探索処理を終了し、最小値が発見されていなければステップ２３０６に戻る。このように、ステップ２３０６〜２３０８を繰り返して、最小値を発見するまで、推定値の近傍を探索する。この方法は、ΔＶＢＧと検出器出力の関係が複雑で計算やテーブルから精度よく一義的に求める方法が難しかったり、そのようにするコスト、例えばインプリメントや測定のコストが大きかったりする場合に、用いることができる。【０１３６】
以上のようにして、図２４のステップ２００６における、シンセサイザ低周波部（ＳＹＮ＿ＬＦ）１２２での探索が終了する、以下同様にして、シンセイサイザ高周波部（ＳＹＮ＿ＨＦ）の検出器チェックとオフセット調整を行い、順次、ヘテロな回路の他の回路ブロックのオフセット測定とオフセット補正を行う。ここで差動対を一組しか持たないようなＶＧＡなどの回路の検出器チェックでは、ステップ２００８として、図２５の［６］のサブルーチンでなく図２６の［４］のサブルーチンを直接実行する。【０１３７】
図２８は、計算式やテーブルから一義的にΔＶＢＧを求めて補正する場合のタイミングチャートを示している。たとえばシンセサイザ低周波部（ＳＹＮ＿ＬＦ）のタイミング２４１３は、大別すると、モニタステート２４１１とバイアスステート２４１２とに分けられる。モニタステート２４１１では、ステップ２４０１でのモニタのトリガ（２４０１）を契機に、他のブロックに補正中であることを知らせるＣａｌステート（２４０２）のフラグが立てられる。検出器スイッチＳＷ＿ＤＥＴ（２４０３）をオンにして、積分コンデンサをリセット（２４０４）から開放状態として、積分（２４０５）を行う。積分回路からＡＤＣへつながるスイッチＳＷ＿Ａ／Ｄ（２４０６）をオンさせて、Ａ／Ｄ変換（２４０７）を行う。その後、Ａ／Ｄ変換して得られたΔＶｏｕｔから、例えばテーブル参照（２４０８）を行って、最適なΔＶＢＧを求める。【０１３８】
バイアスステート２４１２では、レジスタ設定（２４０９）を行い、ラッチをイネイブル（ＬＥ）（２４１０）する。差動対が二組ある場合は、テイルスイッチを操作して、タイミング２４１４で示すように、もう一度、モニタステートとバイアスステートを繰り返す。【０１３９】
図２９は、図２４に示した探索処理を行う場合のタイミングを示している。例えば、シンセサイザ低周波部（ＳＹＮ＿ＬＦ）におけるタイミング２５０３は、モニタステート２５０１とバイアスステート２５０２を交互に、探索が完了するまで実行し、次の処理２５０４に移行する。【０１４０】
図３０は、電源オン（パワーオン）からの一般的な通信処理を示すタイミングチャートである。電源オン（２６０１）の後、クリアチャネルアセスメント（ＣＣＡ）（２６０２）や必要に応じてピコネットのコーディネートを行う。その後、送信期間（Ｔｘ）（２６０３）、受信期間（Ｒｘ）（２６０４）、温度変化（ΔＴｅｍｐ変化）の割り込み（２６０５）、一定時間経過（ΔＴｉｍｅ変化）の割り込み（２６０６）、電圧変化（ΔＶ変化）の割り込み（２６０７）等の処理がある。これらの処理の終わりや割り込みをトリガにして、上述したモニタステートやバイアスステートを起動することができる。【０１４１】
図３１は、レジスタ構成の一例を示している。レジスタは、マスタスレーブ構成などによるＤフリップフロップ２７０１、マスタのみの構成などによるラッチ２７０２を備えており、データ入力（Ｄｉｎ）２７０３、クロック入力（ＣＬＫ）２７０４、ラッチイネイブル入力（ＬＥ）２７０５などが設けられている。ラッチの出力は、例えば祖調整制御信号２７０６、微調整制御信号２７０７となり、それぞれ、マルチプレクサ（ＭＵＸ１）１３１０、マルチプレクサ（ＭＵＸ２）１３１１を制御する。【０１４２】
［第２の実施の形態］
次に、本発明の第２の実施形態について説明する。図３２は、本発明の第２の実施形態のヘテロ無線ＳｏＣを示している。図３２に示した構成では、センサ２８０１と、センサの読み出し回路（ＤＥＴ）と、通信機能２８０２と、アンテナ２８０３と、アクチュエータ２８０４と、ＡＤＣ２８０５と、ＤＡＣ２８０６と、制御回路２８０７などとを備えるヘテロ無線ＳｏＣ２８１５に対し、モニタバス１０９とアナログバス１１２とが搭載されている。このＳｏＣには、ＣＭＬ（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）であったり、ギルバートセルであったり、擬似差動回路であったり、あるいはスイッチドトランスコンダクタンスミキサであったりする異種の回路が使われており、回路によって生じる特性ばらつきが異なっている。この実施形態では、モニタバスとアナログバスの高い柔軟性によって、このようなヘテロＳｏＣのＤＣオフセットやローカルリークをはじめとするスプリアスなどの特性ばらつきを補正することができる。【０１４３】
［第３の実施の形態］
図３３に示す第３の実施形態では、高速シリアル通信部を搭載したＳｏＣ２９１１にモニタバス１０９とアナログバス１１２とが搭載されている。この実施形態では、高速シリアル通信部の送信マクロ２９０１や受信マクロ２９０２におけるＤＣオフセットなどの特性ばらつきが補正される。【０１４４】
［シンセサイザの一例］
図３４は、本発明で使用するＵＷＢ用のシンセサイザの一例を示している。このシンセサイザはマルチバンド発生器として構成されている。ＰＬＬ３１０１は、基準周波数３１０２を受けて、ローカル周波数生成に必要な低周波ＬＦ用周波数と、高周波ＨＦ用周波数を生成する。低周波ブロック（ＬＦ）３１０４は、さらに分周や周波数や位相の処理等を行って、ＳＳＢミキサ３１０６に信号を供給する。同様に高周波ブロック（ＨＦ）３１０５も、ＳＳＢミキサ３１０７に処理した信号を供給する。ＳＳＢミキサ３１０６、３１０７の出力は、ＣＭＬ３１０８等で増幅される。【０１４５】
［フィルタ、アンプ］
次に、本発明で好適に用いられるフィルタやアンプの例を説明する。【０１４６】
図３５Ａ〜３５Ｃは、ローパスフィルタや可変ゲインアンプなどの例を示している。図３５Ａに示す回路は、ミドル段として差動対を構成するトランジスタ３３０１、３３０２と、差動対のゲートに接続する入力（ＩＮＰ、ＩＮＮ）３３０３、３３０４と、差動対のバックゲートに接続するバックゲートポート（ＢＧＰ、ＢＧＮ）３３０５、３３０６と、テイル段トランジスタ３３０８と、トランジスタ３３０８のゲートバイアス入力（Ｂｉａｓ）３３０８などを備えている。この回路は、アナログバスでオフセットを除去するとともに、差動信号を増幅する。【０１４７】
図３５Ｂに示す回路は、擬似差動対を構成するトランジスタ３３１１、３３１２と、擬似差動対のゲート入力（ＩＮＰ、ＩＮＮ）３３１３、３３１４と、擬似差動対のバックゲートポート（ＢＧＰ、ＢＧＮ）３３１５、３３１６を備えている。この回路では、擬似差動動作に伴うコモンモード信号の除去の限界があるが、図３５Ａの回路と同様にオフセットを除去するとともに差動信号を増幅する。【０１４８】
図３５Ｃに示す回路では、ｇｍＣフィルタが構成されている。ＯＴＡ３３２１は、バックゲートポート（ＢＧＰ、ＢＧＮ）３３０５、３３０６を備え、ＯＴＡ３３２１の差動出力にはコンデンサ３３２２が接続している。このような構成を有することで、１次のローパスフィルタが構成され、そのオフセットやフィルタ特性を調整できる。【０１４９】
［他の実施形態］
図３６Ａ、３６Ｂは、本発明の他の実施形態のギルバートセルを示している。【０１５０】
図３６Ａに示した回路は、モジュレータ３４０１として構成されており、図６に示したモジュレータにおいて、さらに、テイル回路にバックゲートポート（ＢＧＰ３、ＢＧＮ３）３４０２〜３４０５を設けたものである。このギルバートセルは、より高精度な補正に対応できる。【０１５１】
図３６Ｂに示した回路は、モジュレータ３４１１として構成されており、テイルスイッチを備えない図８に示したモジュレータにおいて、さらに、テイル回路にバックゲートポート（ＢＧＰ３、ＢＧＮ３）３４１２〜３４１５を設けたものである。このギルバートセルも、より高精度な補正に対応できる。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５Ａ】
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【図３５Ｂ】
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【図３５Ｃ】
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【図３６Ａ】
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【図３６Ｂ】
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