(57)【特許請求の範囲】
【請求項１】
基板上に位置する多数の単位ピクセルを含むアクティブピクセルアレイに、各単位ピクセルは少なくとも一つの第１アクティブ領域と、互いに離隔して前記少なくとも一つの第１アクティブ領域から離隔した第２及び第３アクティブ領域を含み、前記少なくとも一つの第１アクティブ領域は４個の光電変換領域を含むアクティブピクセルアレイを含み、
前記第２アクティブ領域は、アクティブ領域パターンのアレイのアクティブピクセルスペースと列スペースの交差点に位置し、前記第３アクティブ領域は、アクティブ領域パターンのアレイの行スペースと列スペースの交差点に位置し、
前記第１アクティブ領域の光電変換領域は多面を有する外周形状を形成し、隣接する光電変換領域の鋸歯状に形成された外周形状のスペースに、該アクティブ領域の延在部分が配置ことを特徴とするイメージセンサー。
【請求項２】
前記少なくとも一つの第１アクティブ領域は、前記４個の光電変換領域のうち２個を各々含む２個のアクティブ領域を含むことを特徴とする請求項１に記載のイメージセンサー。
【請求項３】
前記第１ないし第３アクティブ領域は、基板内に形成された離隔領域によって離隔されたことを特徴とする請求項１に記載のイメージセンサー。
【請求項４】
前記離隔領域は、基板内に形成された少なくとも一つの絶縁領域または離隔領域であることを特徴とする請求項３に記載のイメージセンサー。
【請求項５】
前記光電変換領域は、フォトゲートタイプのイメージセンサー領域またはフォトダイオード領域であることを特徴とする請求項１に記載のイメージセンサー。
【請求項６】
各単位アクティブピクセルの前記第２及び第３アクティブ領域上に位置する第１及び第２トランジスターゲートをさらに含むことを特徴とする請求項１に記載のイメージセンサー。
【請求項７】
前記第１トランジスターゲートは、選択ゲート、ドライブゲート及びリセットゲートのうち一つであり、前記第２トランジスターゲートは、前記選択ゲート、前記ドライブゲート及び前記リセットゲートのうち他の一つであることを特徴とする請求項６に記載のイメージセンサー。
【請求項８】
前記第１トランジスターゲートは選択ゲートとドライブゲートのうち一つであり、前記第２トランジスターゲートは前記選択ゲートと前記ドライブゲートとのうち他の一つであることを特徴とする請求項６に記載のイメージセンサー。
【請求項９】
前記各単位アクティブピクセルの４個の光電変換領域は、第１方向にアラインされたことを特徴とする請求項１に記載のイメージセンサー。
【請求項１０】
前記各単位アクティブピクセルの前記４個の光電変換領域は、行列形態に配列されたことを特徴とする請求項１に記載のイメージセンサー。
【請求項１１】
前記各単位アクティブピクセルの前記４個の光電変換領域は、少なくとも一つの読出貯蔵ノード領域を共有することを特徴とする請求項１に記載のイメージセンサー。
【請求項１２】
前記４個の光電変換領域と前記読出貯蔵ノード領域との間に各々位置する多数の伝送ゲートをさらに含むことを特徴とする請求項１１に記載のイメージセンサー。
【請求項１３】
前記少なくとも一つの第１アクティブ領域は、前記４個の光電変換領域のうち２個の光電変換領域と連結された第１読出貯蔵ノード領域と、前記４個の光電変換領域のうち他の２個の光電変換領域と連結された第２読出貯蔵ノード領域とを含むことを特徴とする請求項９に記載のイメージセンサー。
【請求項１４】
前記第２及び第３アクティブ領域は、前記第１方向と平行な方向に長く延在していることを特徴とする請求項９に記載のイメージセンサー。
【請求項１５】
前記４個の光電変換領域各々の外周は多角形であることを特徴とする請求項１に記載のイメージセンサー。
【請求項１６】
基板上に形成された多数の単位アクティブピクセルを含むアクティブピクセルアレイを含むが、前記多数の単位アクティブピクセルは、
少なくとも一つの第１アクティブ領域と、互いに離隔して前記少なくとも一つの第１アクティブ領域から離隔した第２及び第３アクティブ領域を含み、前記少なくとも一つの第１アクティブ領域は第１方向にアラインされた４個の光電変換領域を含む第１単位ピクセルと、
少なくとも一つの第４アクティブ領域と、互いに離隔して前記少なくとも一つの第４アクティブ領域から離隔した第５及び第６アクティブ領域を含み、前記少なくとも一つの第４アクティブ領域は前記第１方向に平行にアラインされて、前記第１単位ピクセルの４個の光電変換領域と各々隣接した４個の光電変換領域を含む第２単位ピクセルと、を含み、
前記第２アクティブ領域は、アクティブ領域パターンのアレイのアクティブピクセルスペースと列スペースの交差点に位置し、前記第３アクティブ領域は、アクティブ領域パターンのアレイの行スペースと列スペースの交差点に位置し、
前記第５アクティブ領域は、アクティブ領域パターンのアレイのアクティブピクセルスペースと列スペースの交差点に位置し、前記第６アクティブ領域は、アクティブ領域パターンのアレイの行スペースと列スペースの交差点に位置し、
前記第１、第４アクティブ領域の光電変換領域は多面を有する外周形状を形成し、隣接する光電変換領域の鋸歯状に形成された外周形状のスペースに、該アクティブ領域の延在部分が配置される、ことを特徴とするイメージセンサー。
【請求項１７】
前記第１及び第２単位アクティブピクセルの隣接した光電変換領域の重心間のピッチは等しいことを特徴とする請求項１６に記載のイメージセンサー。
【請求項１８】
前記第１単位ピクセルの第２及び第３アクティブ領域は、前記第１単位アクティブピクセルの４個の光電変換領域と前記第２単位アクティブピクセルの４個の光電変換領域との間のスペースにアラインされたことを特徴とする請求項１６に記載のイメージセンサー。
【請求項１９】
前記第２アクティブ領域は、前記第１及び第２単位ピクセルのアラインされた４個の光電変換領域のうち、中央（ｍｉｄｄｌｅ）の２個の光電変換領域の境界に隣接して位置し、前記第３アクティブ領域は前記第１及び第２単位ピクセルのアラインされた４個の光電変換領域の端（ｅｎｄ）に隣接して位置することを特徴とする請求項１８に記載のイメージセンサー。
【請求項２０】
単位アクティブピクセルのアレイを含むアクティブピクセルアレイに、前記各単位アクティブピクセルは基板内に形成された少なくとも一つの第１アクティブ領域と、延在された第２及び第３アクティブ領域を含み、前記少なくとも一つの第１アクティブ領域は第１方向にアラインされた４個の光電変換領域を含み、前記延在された第２及び第３アクティブ領域は前記第１アクティブ領域から離隔されて前記第１方向に長く延在されるアクティブピクセルアレイを含み、
前記第２アクティブ領域は、アクティブ領域パターンのアレイのアクティブピクセルスペースと列スペースの交差点に位置し、前記第３アクティブ領域は、アクティブ領域パターンのアレイの行スペースと列スペースの交差点に位置し、
前記第１アクティブ領域の光電変換領域は多面を有する外周形状を形成し、隣接する光電変換領域の鋸歯状に形成された外周形状のスペースに、該アクティブ領域の延在部分が配置される、ことを特徴とするイメージセンサー。
【請求項２１】
前記少なくとも一つの第１アクティブ領域は各々、前記隣接した第１及び第２光電変換領域の間に位置する第１読出貯蔵ノード領域と、前記隣接した第３及び第４光電変換領域との間に位置する第２読出貯蔵ノード領域を含むことを特徴とする請求項２０に記載のイメージセンサー。
【請求項２２】
前記第１及び第２読出貯蔵ノードは、互いに電気的に連結されたことを特徴とする請求項２１に記載のイメージセンサー。
【請求項２３】
前記多数の光電変換領域の外周は、多角形に画定されて、前記第１読出貯蔵ノードは第１及び第２光電変換領域の向い合うコーナーの間に位置して、前記第２読出貯蔵ノードは第３及び第４光電変換領域の向い合うコーナーの間に位置することを特徴とする請求項２１に記載のイメージセンサー。
【請求項２４】
前記少なくとも一つの第１アクティブ領域は、前記第１読出貯蔵ノード領域から前記第１方向と垂直な第２方向に長く延在された延在領域（ｅｌｏｎｇａｔｅ ｅｘｔｅｎｓｉｏｎ ｒｅｇｉｏｎ）を含むことを特徴とする請求項２３に記載のイメージセンサー。
【請求項２５】
前記少なくとも一つの第１アクティブ領域の延在領域は、隣接した第１アクティブ領域の隣接した第１及び第２光電変換領域の間に延在されることを特徴とする請求項２４に記載のイメージセンサー。
【請求項２６】
前記単位アクティブピクセルのアレイの４個の光電変換領域は、行列に（ｉｎ ｒｏｗｓ ａｎｄ ｃｏｌｕｍｎｓ）配列されて、その間に行及び列延在スペース（ｒｏｗ ａｎｄ ｃｏｌｕｍｎ ｅｘｔｅｎｄｉｎｇ ｓｐａｃｉｎｇ）を画定して、前記単位アクティブピクセルのアレイの第２及び第３アクティブ領域は、前記４個の光電変換領域の間に画定した行及び列延在スペースの各交差点に位置することを特徴とする請求項２０に記載のイメージセンサー。
【請求項２７】
前記少なくとも一つの第１アクティブ領域は、前記第１光電変換領域と前記第１読出貯蔵ノード領域との間に位置する第１伝送ゲートと、前記第２光電変換領域と前記第１読出貯蔵ノード領域との間に位置する第２伝送ゲートと、前記第３光電変換領域と前記第２読出貯蔵ノード領域との間に位置する第３伝送ゲートと、前記第４光電変換領域と前記第２読出貯蔵ノード領域との間に位置する第４伝送ゲートと、を含むことを特徴とする請求項２２に記載のイメージセンサー。
【請求項２８】
少なくとも一つの第１アクティブ領域の各々は、リセットゲートを含むことを特徴とする請求項２７に記載のイメージセンサー。
【請求項２９】
前記各第２アクティブ領域は、ソースフォロワゲート及び選択ゲートのうち一つを含み、前記各第３アクティブ領域は、前記ソースフォロワゲート及び選択ゲートのうち他の一つを含むことを特徴とする請求項２８に記載のイメージセンサー。
【請求項３０】
前記少なくとも一つの第２アクティブ領域の各々は、リセットゲートを含むことを特徴とする請求項２７に記載のイメージセンサー。
【請求項３１】
前記第３アクティブ領域の各々は、ソースフォロワゲートと選択ゲートとを含むことを特徴とする請求項３０に記載のイメージセンサー。
【請求項３２】
データバスに連結されたプロセッサー、メモリ及びイメージセンサーを含み、
前記イメージセンサーは、前記アクティブピクセルアレイの単位アクティブピクセルの各々に対して少なくとも４個の光電変換領域が読出回路を共有して、隣接した光電変換領域の間のピッチは、前記アクティブピクセルアレイの列方向及び行方向に実質的に同一であり、
前記各単位アクティブピクセルは、４個の光電変換領域を含む少なくとも一つの第１アクティブ領域と、互いに離隔して前記第１アクティブ領域と離隔した第２及び第３アクティブ領域とを含み、
前記第２アクティブ領域は、アクティブ領域パターンのアレイのアクティブピクセルスペースと列スペースの交差点に位置し、前記第３アクティブ領域は、アクティブ領域パターンのアレイの行スペースと列スペースの交差点に位置し、
前記光電変換領域は多面を有する外周形状を形成し、隣接する光電変換領域の鋸歯状に形成された外周形状のスペースに、該アクティブ領域の延在部分が配置される、ことを特徴とするシステム。
【請求項３３】
前記単位アクティブピクセルのアレイの４個の光電変換領域は、行列に配列されて、その間に行及び列延在スペースを画定して、前記単位アクティブピクセルのアレイの第２及び第３アクティブ領域は、前記４個の光電変換領域の間に画定された行及び列延在スペースの各交差点に位置することを特徴とする請求項３２に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサーに関し、より詳細には、二つ以上のセンサー素子を共有する読出回路（ｒｅａｄ−ｏｕｔ  ｃｉｒｃｕｉｔｒｙ）を含むアクティブピクセルセンサーに関する。
【背景技術】
【０００２】
イメージセンサーは、受光部を用いて光をキャプチャー（ｃａｐｔｕｒｅ）して、光をイメージプロセス可能な電荷に変換する。イメージセンサーの例としては、ＣＭＯＳイメージセンサー（ＣＩＳ）がある。ＣＩＳ装置は、一般的にＣＭＯＳ制御回路とカップリングされたアナログセンシング回路とを有することが特徴である。アナログセンシング回路は、ワードラインとビットラインとを連結するためのアクセス装置（例えば、トランジスター）を有する受光部のアレイを含む。ＣＭＯＳ制御回路は、タイミング発生器と、行デコーダ、列デコーダ、列増幅器、出力増幅器のような多様なイメージプロセッシング回路を含みうる。一般的に、ＣＩＳ装置の構成は、ＣＭＯＳメモリ装置の構成と類似している。
【０００３】
図１は、ＣＭＯＳイメージセンサー（ＣＩＳ）の例示的なブロック図である。図１のＣＭＯＳイメージセンサーは、一般的にアクティブピクセルセンサー（ＡＰＳ）アレイ１０、タイミング発生器（ｔｉｍｉｎｇ  ｇｅｎｅｒａｔｏｒ）２０、行デコーダ（ｒｏｗ  ｄｅｃｏｄｅｒ）３０、行ドライバー（ｒｏｗ  ｄｒｉｖｅｒ）４０、相関二重サンプラー（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｅｒ、ＣＤＳ）５０、アナログデジタルコンバーター（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ、ＡＤＣ）６０、ラッチ回路（ｌａｔｃｈ）７０、列デコーダ（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ）８０などを含む。
【０００４】
本発明の属する技術の当業者なら、図１で表わされるＣＩＳの駆動について慣れているはずなので、ここではその詳しい説明は省略する。タイミング発生器２０は、行デコーダ３０と列デコーダ８０の駆動タイミングを制御する。行ドライバー４０は、行デコーダ３０に応答して、アクティブピクセルアレイ１０の行を選択的に活性化する。ＣＤＳ５０とＡＤＣ６０は、列デコーダ８０とラッチ回路７０に応答して、アクティブピクセルアレイ１０の列電圧をサンプリングして出力する。この例で、イメージデータはラッチ回路７０から出力される。
【０００５】
ＡＰＳアレイ１０は、行列に配列された多数のアクティブ単位ピクセルを含む。単位ピクセル各々は、光電変換素子と、光電変換素子の電荷を出力ラインに伝達する読出回路を含む。
【０００６】
図２は、ＡＰＳアレイ１０のアクティブピクセル２２の例示的な等価回路図を表す。
アクティブピクセル２２の光電変換素子（ＰＤ）（例えば、フォトダイオード、フォトゲートタイプのイメージ素子など）は光をキャプチャーして、その光を電荷に変換する。電荷は、伝送トランジスター（ＴＸ）を通じて光電変換素子（ＰＤ）からフローティング拡散領域（ＦＤ）に選択的に伝達される。伝送トランジスター（ＴＸ）は、伝送ゲート（ＴＧ）信号によって制御される。フローティング拡散領域（ＦＤ）は、出力電圧をバッファリングするソースフォロワ増幅器の役割をするドライブトランジスター（Ｄｘ）のゲートに連結される。出力電圧は、選択トランジスター（Ｓｘ）によって出力電圧（ＯＵＴ）に選択的に伝達される。選択トランジスター（Ｓｘ）は、選択トランジスター（Ｓｘ）のゲートに印加される行選択信号（ＳＥＬ）によって制御される。最後に、リセットトランジスター（Ｒｘ）は、リセット信号（ＲＳ）によって制御されて、選択的にフローティング拡散領域（ＦＤ）に蓄積された電荷を基準電圧レベルにリセットする。
【０００７】
図２で、一つまたはそれ以上のトランジスターは、選択的に省略されうる点に注目する。例えば、伝送トランジスター（ＴＸ）が省略されて、フローティング拡散領域（ＦＤ）は光電変換素子（ＰＤ）に電気的に接続されうる。他の例としては、選択トランジスター（Ｓｘ）が省略されて、ドライブトランジスター（Ｄｘ）は出力ライン（ＯＵＴ）に電気的に接続されうる。
【０００８】
ピクセル密度を増加させるための努力として、多数の光電変換素子（ＰＤ）が読出回路を共有する単位アクティブピクセルのようなＣＩＳ装置の構造が知られている。しかし、従来の共有ピクセルＣＩＳ構造及びレイアウトは、光電変換素子（ＰＤ）が比較的小さな光電変換領域を有するという欠点がある。また、光電変換領域は、他の光電変換領域と行方向及び／または列方向に同じではないピッチ（ｐｉｔｃｈ）で離れている。このようなものなどによってＣＩＳ装置の変換効率（ｃｏｎｖｅｒｓｉｏｎ  ｅｆｆｉｃｉｅｎｃｙ）及び／またはイメージクオリティー（ｑｕａｌｉｔｙ）は悪影響を受ける。
【特許文献１】特開平１１−１２６８９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする技術的課題は、変換効率及び／またはイメージクオリティーの高いイメージセンサーを提供しようとすることである。
本発明が解決しようとする他の技術的課題は、前記イメージセンサーを含むシステムを提供しようとすることである。
本発明の技術的課題は、前述した技術的課題に制限されず、言及されなかったさらなる技術的課題は、下記の記載から当業者に明確に理解されるであろう。
【課題を解決するための手段】
【００１０】
前記技術的課題を果たすための本発明の一態様によるイメージセンサーは、基板上に位置する多数の単位ピクセルを含むアクティブピクセルアレイに、各単位ピクセルは少なくとも一つの第１アクティブ領域と、互いに離隔して前記少なくとも一つの第１アクティブ領域から離隔した第２及び第３アクティブ領域を含み、前記少なくとも一つの第１アクティブ領域は４個の光電変換領域を含むアクティブピクセルアレイを含む。
【００１１】
前記技術的課題を果たすための本発明の他の態様によるイメージセンサーは、基板上に形成された多数の単位アクティブピクセルを含むアクティブピクセルアレイを含むが、前記多数の単位アクティブピクセルは少なくとも一つの第１アクティブ領域と、互いに離隔して前記少なくとも一つの第１アクティブ領域から離隔した第２及び第３アクティブ領域を含み、前記少なくとも一つの第１アクティブ領域は第１方向にアラインされた４個の光電変換領域を含む第１単位ピクセル、及び少なくとも一つの第４アクティブ領域と、互いに離隔して前記少なくとも一つの第４アクティブ領域から離隔した第５及び第６アクティブ領域を含み、前記少なくとも一つの第４アクティブ領域は前記第１方向に平行にアラインされて、前記第１単位ピクセルの４個の光電変換領域と各々隣接した４個の光電変換領域とを含む第２単位ピクセルを含む。
【００１２】
前記技術的課題を果たすための本発明のまた他の態様によるイメージセンサーは、単位アクティブピクセルのアレイを含むアクティブピクセルアレイに、前記各単位アクティブピクセルは基板内に形成された少なくとも一つの第１アクティブ領域と、延在された第２及び第３アクティブ領域を含み、前記少なくとも一つの第１アクティブ領域は第１方向にアラインされた４個の光電変換領域を含み、前記延在された第２及び第３アクティブ領域は前記第１アクティブ領域から離隔して、前記第１方向に長く延在されるアクティブピクセルアレイを含む。
【００１３】
前記他の技術的課題を果たすための本発明の一態様によるシステムは、データバスに連結されたプロセッサー、メモリ及びイメージセンサーを含み、前記イメージセンサーは前記アクティブピクセルアレイの単位アクティブピクセルの各々に対して少なくとも４個の光電変換領域が読出回路を共有して、隣接した光電変換領域の間のピッチは前記アクティブピクセルアレイの列方向及び行方向に実質的に等しい。
その他の実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
【発明の効果】
【００１４】
本発明によるイメージセンサーは、変換効率及び／またはイメージクオリティーが高い。
【発明を実施するための最良の形態】
【００１５】
本発明の利点及び特徴、そしてそれらの達成方法は、添付図面と共に詳細に後述されている実施形態を参照すれば、明確になる。しかし、本発明は、以下で開示される実施形態に限定されず、相異なる多様な形態で具現でき、単に本実施形態は本発明の開示を完全にし、当業者に発明の範ちゅうを完全に知らせるために提供され、本発明は請求項の範ちゅうにより定義されるだけである。明細書全体に亘って同じ参照符号は、同じ構成要素を指称する。
【００１６】
ここから本発明は、多様で望ましい実施形態を説明するが、これらに限定されない。
図３は、本発明の非限定的な（ｎｏｎ−ｌｉｍｉｔｉｎｇ）実施形態による共有４ピクセルＡＰＳを説明する回路図である。ここで、“共有４ピクセルＡＰＳ”は、ＡＰＳの４個の光電変換素子が同一な読出回路を共有するという意味である。ここで、４個の光電変換素子とそれと関連した読出回路からなる各セットを“単位アクティブピクセル”と言う。
【００１７】
図３を参照すれば、共有４ピクセルＡＰＳは、行（Ｉ，ｉ＋１，…）と列（ｊ，ｊ＋１，ｊ＋２，ｊ＋３，…）に配列された多数の単位アクティブピクセル（Ｐ）を含む。単位アクティブピクセル（Ｐ）の各々は、類似の構造を有するので、下記では単位アクティブピクセル（Ｐ（Ｉ，ｊ＋１））を例として説明する。
単位アクティブピクセル（Ｐ（Ｉ，ｊ＋１））は、４個の光電変換素子１１ａ、１１ｂ、１１ｃ、１１ｄのセット１１と、４個の伝送トランジスター１５ａ、１５ｂ、１５ｃ、１５ｄのセット１５と、コモンフローティング拡散領域１３を含む。図３のように、伝送トランジスター１５ａと光電変換素子１１ａは、フローティング拡散領域１３とレファレンス電位（例えば、接地）との間に直列に連結される。伝送トランジスター１５ｂと光電変換素子１１ｂは、フローティング拡散領域１３とレファレンス電位（例えば、接地）との間に直列に連結される。伝送トランジスター１５ｃと光電変換素子１１ｃは、フローティング拡散領域１３とレファレンス電位（例えば、接地）との間に直列に連結される。伝送トランジスター１５ｄと光電変換素子１１ｄは、フローティング拡散領域１３と基準電位（例えば、接地）との間に直列に連結される。
【００１８】
伝送トランジスター１５ａは、行（ｉ）の単位アクティブピクセル（Ｐ）と各々連結された伝送ゲートライン（ＴＸ（ｉ）ａ）によってゲーティングされて制御される。伝送トランジスター１５ｂは、行（ｉ）の単位アクティブピクセル（Ｐ）と各々連結された伝送ゲートライン（ＴＸ（ｉ）ｂ）によってゲーティングされて制御される。伝送トランジスター１５ｃは、行（ｉ）の単位アクティブピクセル（Ｐ）と各々連結された伝送ゲートライン（ＴＸ（ｉ）ｃ）によってゲーティングされて制御される。伝送トランジスター１５ｄは、行（ｉ）の単位アクティブピクセル（Ｐ）と各々連結された伝送ゲートライン（ＴＸ（ｉ）ｄ）によってゲーティングされて制御される。
【００１９】
フローティング拡散領域１３は、ドライブトランジスター１７のゲートと連結されて、ドライブトランジスター１７と選択トランジスター１９は、基準電圧（例えば、Ｖｄｄ）と出力ライン（Ｖｏｕｔ）との間に直列に連結される。選択トランジスター１９は、行（ｉ）の単位アクティブピクセル（Ｐ）と各々連結されたセレクトライン（ＳＥＬ（ｉ））によってゲーティングされて制御される。リセットトランジスター１８は、基準電圧（例えば、Ｖｄｄ）とフローティング拡散領域１３との間に連結されて、行（ｉ）の単位アクティブピクセル（Ｐ）と各々連結されたリセットライン（ＲＸ（ｉ））によってゲーティングされて制御される。
【００２０】
駆動中に、単位アクティブピクセル（Ｐ（Ｉ，ｊ＋１））の光電変換素子１１ａ〜１１ｄは、光をキャプチャーして、その光を電荷に変換する。光電変換素子１１ａ〜１１ｄは、選択的にフォトダイオードまたはフォトゲートタイプのイメージ素子として具現されることができ、他種の光電変換素子が利用されることもできる。伝送ゲートライン（ＴＸ（ｉ）ａ〜ＴＸ（ｉ）ｄ）を制御して、電荷は選択的に伝送トランジスター１５ａ〜１５ｄを通じて各々、光電変換素子１１ａ〜１１ｄからフローティング拡散領域１３に伝達される。
【００２１】
フローティング拡散領域１３と連結されたドライブトランジスター１７は、出力電圧をバッファリングするソースフォロワ増幅器の役割を果たす。選択トランジスター１９は、選択ライン（ＳＥＬ（ｉ））に応答して、選択的に出力電圧を出力ライン（Ｖｏｕｔ）に伝達する。最後に、リセットトランジスター１８は、リセットライン（ＲＸ（ｉ））によって制御されて、フローティング拡散領域１３に蓄積された電荷を基準電圧レベル（例えば、Ｖｄｄ）にリセットする（バイアスを加える）。
【００２２】
図４は、本発明の一実施形態による単位アクティブピクセルのアクティブ領域とトランジスターゲートのレイアウトを説明する図面である。
図４を参照すれば、各単位アクティブピクセルは、半導体基板の表面に形成された４個のアクティブ領域パターン（Ａ１〜Ａ４）を含む。基板の非活性領域は、例えば、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）領域またはＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）領域のような絶縁領域で有り得る。または、基板の非活性領域は、例えば、高濃度不純物領域のようなジャンクション離隔領域で有り得る。
【００２３】
この例の第１アクティブ領域パターンＡ１は、２個の光電変換素子領域ＰＤ１、ＰＤ２、フローティング拡散領域ＦＤ、伝送ゲートＴＧ１、ＴＧ２、リセットゲートＲＧを含む。光電変換領域ＰＤ１、ＰＤ２は、光電変換素子（図３の１１ａ、１１ｂ）に対応し、フローティング拡散領域ＦＤはフローティング拡散領域（図３の１３）に対応し、送信ゲートＴＧ１、ＴＧ２は伝送トランジスター（図３の１５ａ、１５ｂ）のゲートに対応し、リセットゲートＲＧはリセットトランジスター（図３の１８）のゲートに対応する。
【００２４】
この例の第２アクティブ領域Ａ２は、光電変換素子領域ＰＤ３、ＰＤ４と、フローティング拡散領域ＦＤ、送信ゲートＴＧ３、ＴＧ４、ダミーゲートＤＧを含む。光電変換領域ＰＤ３、ＰＤ４は光電変換素子（図３の１１ｃ、１１ｄ）に対応し、フローティング拡散領域ＦＤはフローティング拡散領域（図３の１３）に対応し、伝送ゲートＴＧ３、ＴＧ４は伝送トランジスター（図３の１５ｃ、１５ｄ）のゲートに対応する。第１アクティブ領域パターンＡ１のフローティング拡散領域１３と、第２アクティブ領域パターンＡ２のフローティング拡散領域１３は、配線（図示せず）によって電気的に接続される。ダミーゲートＤＧは、第１アクティブ領域パターンＡ１のゲートパターニングレイアウトとマッチさせるために選択的に提供される。
【００２５】
第３アクティブ領域パターンＡ３はソースフォロワゲートＳＦＧを含み、第４アクティブ領域パターンＡ４は行選択ゲートＲＳＧを含む。行選択ゲートＲＳＧは選択トランジスター（図３の１９）のゲートに対応し、ソースフォロワゲートＳＦＧはドライブトランジスター（図３の１７）のゲートに対応する。図４を参照すれば、第１アクティブ領域パターンＡ１は、各々光電変換素子ＰＤ１、ＰＤ２を含む２個の垂直にアラインされた（ｖｅｒｔｉｃａｌｌｙ  ａｌｉｇｎｅｄ）アクティブ領域部分ａ１１、ａ１２を含む。説明の目的に、垂直方向を図４の点線（ｘ）に定義して、これは図３のＡＰＳアレイの列方向と一致する。各アクティブ領域部分ａ１１、ａ１２は、多面を有する多角形の外周（ｍｕｌｔｉ−ｆａｃｅｔｅｄ  ｐｏｌｙｇｏｎａｌ  ｏｕｔｅｒ  ｐｅｒｉｐｈｅｒｉｅｓ）を有する。このような外周は、光電変換領域ＰＤ１、ＰＤ２上に配されたマイクロレンズ（図示せず）の構造に最大限合わせるためにおおよそ円形で有り得る。また、本発明の一実施形態で、アクティブ領域部分ａ１１、ａ１２は、ローカルスペース（ｌｏｃａｌ  ｓｐａｃｉｎｇ）（ＳＬ）によって離隔されており、アクティブ領域部分ａ１１、ａ１２は、その間の中央の水平軸に対して実質的なミラー（ｍｉｒｒｏｒ）イメージである。水平軸方向は図４の点線（ｙ）と平行して、図３の行方向と平行している。
【００２６】
アクティブ領域部分ａ１１、ａ１２は、第１アクティブ領域パターンＡ１のアクティブ領域部分ｃ１によって向い合うコーナーで連結される。アクティブ領域部分ｃ１は、少なくとも一部のフローティング拡散領域ＦＤを含む。伝送ゲートチャネル領域は、第１伝送ゲートＴＧ１の下部のアクティブ領域部分（ａ１１及び／またはｃ１）内に画定されて、他の伝送ゲートチャネル領域は第２伝送ゲートＴＧ２の下部のアクティブ領域部分（ａ１２及び／またはｃ１）内に画定される。
【００２７】
アクティブ領域部分（ａ１１及びａ１２）の残りコーナー（すなわち、アクティブ領域部分ｃ１と連結されないコーナー）は、ノッチされるか、鋸歯状の周辺部分（ｎｏｔｃｈｅｄ  ｏｒ  ｉｎｄｅｎｔｅｄ  ｐｅｒｉｐｈｅｒａｌ  ｐｏｒｔｉｏｎｓ）を含んで、隣接した単位アクティブピクセルの部分を相当近接するように位置させる。本発明のこのような面は、後に、図５を参照してさらに詳しく説明される。
図４を参照すれば、第１アクティブ領域パターンＡ１は、アクティブ領域部分ｃ１から水平方向に延在されたアクティブ領域延在部分ｂを含む。リセットゲートチャネル領域は、リセットゲートＲＧ下部のアクティブ領域部分（ｃ１及び／またはｂ）内に画定される。図面に示されなかったが、アクティブ領域延在部分ｂはレファレンスポテンシャル（例えば、Ｖｄｄ）と連結されうる。
【００２８】
第２アクティブ領域パターンＡ２は、各々光電変換素子ＰＤ３、ＰＤ４を含む２個の垂直にアラインされたアクティブ領域部分ａ２１、ａ２２を含む。また、垂直方向を図４の点線（ｘ）に定義して、これは図３のＡＰＳアレイの列方向と一致する。各アクティブ領域部分ａ２１、ａ２２は、多面を有する多角形の外周を有する。このような外周は、光電変換領域ＰＤ３、ＰＤ４上に配されたマイクロレンズ（図示せず）の構造に最大限合わせるためにおおよそ円形であり得る。また、本発明の一実施形態で、アクティブ領域部分ａ２１、ａ２２は、ローカルスペースＳＬによって離隔されており、アクティブ領域部分ａ２１、ａ２２は、その間の中央の水平軸に対して実質的なミラーイメージである。水平軸方向は、図４の点線（ｙ）と平行して、図３の行方向と平行している。
【００２９】
アクティブ領域部分ａ２１、ａ２２は、第２アクティブ領域パターンＡ２のアクティブ領域部分ｃ２によって向い合うコーナーで連結される。アクティブ領域部分ｃ２は、少なくとも一部のフローティング拡散領域ＦＤを含む。伝送ゲートチャネル領域は、第３伝送ゲートＴＧ３下部のアクティブ領域部分（ａ２１及び／またはｃ２）内に画定されて、他の伝送ゲートチャネル領域は第４伝送ゲートＴＧ４下部のアクティブ領域部分（ａ２２及び／またはｃ２）内に画定される。
【００３０】
アクティブ領域部分（ａ２１及びａ２２）の残りのコーナー（すなわち、アクティブ領域部分ｃ２と連結されないコーナー）はノッチされるか、鋸歯状の周辺部分を含んで、隣接した単位アクティブピクセルの部分を相当近接するように位置させる。本発明のこのような面は、後に、図５を参照してさらに詳しく説明される。
【００３１】
第１及び第２アクティブ領域パターンＡ１、Ａ２は、アクティブピクセルスペースＳＡＰによって離隔して、第１及び第２アクティブ領域パターンＡ１、Ａ２は二つの間の中央に水平軸（“ｙ”または行方向と平行な）に対して実質的にミラーイメージを有するように画定される。望ましくは、図４を参照すれば、アクティブピクセルスペースＳＡＰはローカルスペースＳＬと実質的に等しい。
【００３２】
図４を参照すれば、第３アクティブ領域パターンＡ３は、第１アクティブ領域パターンＡ１の下部コーナーと第２アクティブ領域Ａ２の上部コーナーに隣接するように、前記第１及び第２アクティブ領域パターンＡ１、Ａ２の間に、第１及び第２アクティブ領域パターンＡ１、Ａ２から離隔して形成されて、垂直方向に延在される。
【００３３】
また、この例で、第３アクティブ領域パターンＡ３の左側は、アクティブ領域部分（ａ１１〜ａ２２）の右側と実質的に垂直配置される。
第４アクティブ領域パターンＡ４は、第２アクティブ領域パターンＡ２の下部コーナーに隣接するように、第２アクティブ領域パターンＡ２から離隔して形成されて、垂直方向に延在される。この例で、第４アクティブ領域パターンＡ４の左側は、アクティブ領域（ａ１１〜ａ２２）の右側と実質的に垂直配置される。
【００３４】
フローティング拡散領域ＦＤは、光電変換素子（ＰＤ１〜ＰＤ４）によって蓄積された電荷を読出するために使われる読出貯蔵ノード領域（ｒｅａｄｏｕｔ  ｓｔｏｒａｇｅ  ｎｏｄｅ  ｒｅｇｉｏｎ）の例である。しかし、本発明は、フローティング拡散領域の使用に制限されず、フローティング拡散領域の代わりに他種の読出貯蔵ノード領域が使用されうる。
【００３５】
図３の実施形態は、図２の回路構造を具現しているが、本発明はこれに制限されない。他の回路構造が代わりに使用されうる。
光電変換領域（ＰＤ１〜ＰＤ４）は、互いに電気的に離隔されつつ、アクティブ領域Ａ１、Ａ２は一つのアクティブ領域に縛られうる。例えば、アクティブ領域内に形成された不純物領域によって実現されうる。
【００３６】
図５は、図４で示したアクティブ領域パターンのアレイを説明する図面である。
図４及び図５を参照すれば、アクティブ領域パターン（Ａ１／Ａ２）は、列方向に垂直配置されて、行方向に水平アラインされる。同一な行内に隣接したアクティブ領域パターン（Ａ１／Ａ２）の間の距離は、列スペースＳＣと定義される。同一な列内に隣接したアクティブ領域パターン（Ａ１／Ａ２）の間の距離は、行スペースＳＲと定義される。また、前述したように、アクティブ領域部分（Ａ１及びＡ２）の間のスペースは、アクティブピクセルスペースＳＡＰと定義されて、アクティブ領域部分ａ１１、ａ１２、ａ２１、ａ２２の間のスペースは、ローカルスペースＳＬと定義される。
【００３７】
第３アクティブ領域パターンＡ３は、アクティブピクセルスペースＳＡＰと列スペースＳＣの交差点に位置する。また、第３アクティブ領域パターンＡ３は、列スペースＳＣの方向に、長く延在される。図５で前述したように、第１及び第２アクティブ領域パターンＡ１、Ａ２のコーナーはノッチされるか、鋸歯状になって、第３アクティブ領域パターンＡ３が位置できるほどの十分なスペースが確保される。
【００３８】
第４アクティブ領域パターンＡ４は、行スペースＳＲ、列スペースＳＣの交差点に位置する。また、第４領域パターンＡ４は、列スペースＳＣの方向に、長く延在される。図５で前述したように、第１及び第２アクティブ領域パターンＡ１、Ａ２のコーナーはノッチされるか、鋸歯状になって、第４アクティブ領域パターンＡ４が位置する十分なスペースが確保される。
【００３９】
列スペースＳＣ、行スペースＳＲ、アクティブピクセルスペースＳＡＰ、ローカルスペースＳＬの幅は、すべて同じであり得る。また、第３及び第４アクティブパターン領域（Ａ３、Ａ４）の幅は、各々列スペースＳＣの幅と同じであり得る。
【００４０】
各行内で、各アクティブ領域パターンＡ１のアクティブ領域部分ｂは、列スペースＳＣを超えて、隣接したアクティブ領域パターンＡ１のアクティブ領域部分ａ１１、ａ１２の間に延在される。また、アクティブ領域パターンＡ１のアクティブ領域部分ａ１１、ａ１２のコーナーはノッチされるか、鋸歯状になって、隣接したアクティブ領域パターンＡ１のアクティブ領域延在部分ｂが位置する十分なスペースが確保される。
【００４１】
図４及び図５に説明した例示的構造は、多くの長所がある。例えば、光電変換領域ＰＤの中心（ＰＣ）の間の列ピッチ（Ｐ１）と行ピッチ（Ｐ２）は、列スペースＳＣ、行スペースＳＲ、アクティブピクセルスペースＳＡＰ、ローカルスペースＳＬの適切なデザインを通じて易しく同一になりうる。それに、同じ行から隣接したアクティブ領域パターンＡ１の部分ａ１１、ａ１２の間に、各アクティブ領域パターンＡ１の部分ｂを延在させることによって、ピクセル密度は増加する（すなわち、ピッチは狭まる）。また、列スペースＳＣ内から長手方向にアクティブ領域パターンＡ３、Ａ４を位置させることによって、ピクセル密度は増加しうる。
【００４２】
本発明は、図４及び図５の詳細的な例に制限されない。一例として、リセットゲートＲＧは、第１アクティブ領域パターンＡ１ではない第３アクティブ領域パターンＡ３内に位置できる。また、アクティブ領域パターンＡ１、Ａ２の外周は、図４及び図５の例に示されたものと同じではなくても良い。本発明が属する技術分野の当業者に、本発明の意図及び範囲を脱しなくて多様な変化が可能であることは自明である。
【００４３】
図６は、図５のアレイ上に遮蔽膜（ｂｌｏｃｋｉｎｇ  ｌａｙｅｒ）Ｍが位置することを示した図面である。図４ないし図６を参照すれば、遮蔽膜Ｍは、第１及び第２アクティブ領域パターンＡ１、Ａ２の部分（ａ１１〜ａ２２）上にアラインされた多数の光学アパーチュア（ａｐｅｒｔｕｒｅ）１６５を画定する。遮蔽膜Ｍは、例えば、アルミニウムまたは銅層からなり、フローティング拡散領域ＦＤ及び読出回路（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４）に光が入射を防ぐ役割を果たす。
【００４４】
本発明の望ましい実施形態で、例スペースＳＣ、行スペースＳＲ、アクティブピクセルスペースＳＡＰ、ローカルスペースＳＬは等しい。このような場合、遮蔽膜Ｍの水平幅（ＷＲ＿ｏｄｄ、ＷＲ＿ｅｖｅｎ）と垂直幅（ＷＣ＿ｏｄｄ、ＷＣ＿ｅｖｅｎ）は実質的に等しい。
【００４５】
図６で、記号Ｒ、Ｇ、Ｂは、各々レッド、グリーン、ブルーカラーフィルター領域を表す。本発明の技術分野の当業者は、図６の例で、Ｒ、Ｇ、Ｂカラーフィルターは、いわゆるベイヤーパターン（Ｂａｙｅｒ  ｐａｔｔｅｒ）に配列されたことが分かる。
【００４６】
図７は、本発明の一実施形態のＡＰＳアレイからマイクロレンズの配置の例を表す。この図面で示されたように、多数のマイクロレンズ２００は各々、図４ないし図６と関連して前述したＡＰＳアレイの光電変換領域上に位置する。マイクロレンズ２００は、光を集束し、下部の光電変換領域に入って行く光をフィルタリングする。
【００４７】
図７で、レファレンス記号Ｆは、各レンズ２００の焦点を表して、レファレンス記号ＰＣは、下部の光電変換領域の重心を表す。図面で示されたように、ＡＰＳアレイの表面を横切って入射する光の他の角度を償うために、ＡＰＳアレイの選択された領域は、焦点Ｆと中心ＰＣとの間には意図的なオフセットがあり得る。例えば、図７のように、ＡＰＳアレイの左側及び右側部分で、焦点Ｆと中心ＰＣとの間にはオフセットがあり得る。
【００４８】
図８は、図７のＡ−Ａ’に沿って切断した概念的な断面図を表れる例である。
図８を参照すれば、ピニング層１１４、フォトダイオード領域１１２を含む光電変換素子１１０は、ｐ型エピタキシャル１０７を有するｎ型ドーピングされた半導体基板１０１内に形成される。例えば、（暗電流（ｄａｒｋ  ｃｕｒｒｅｎｔ）を減らして、白点欠陷（ｗｈｉｔｅ  ｄｅｆｅｃｔｓ）を減らす役割を果たす）ギャザリング１０３は、炭素、ゲルマニウム及びこれらの組合せのようなＩＶ族元素を用いて形成されうる。
【００４９】
離隔領域１０９は、基板の表面に形成されて、アクティブ領域パターン（例えば、図４のＡ１、Ａ２）を画定できる。ゲート絶縁膜１３４は、基板１０１上に約５−１００Åの厚さに形成されうる。ゲート絶縁膜１３４は、例えば、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、ＧｅｘＯｙＮｚ、ＧｅｘＳｉｙＯｚ、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５またはこれらの組合せで形成されうる。
【００５０】
ゲート電極１３６とゲートスペーサ１３８は、伝送トランジスター、ドライブ（ソースフォロワ）トランジスター（図示せず）、リセットトランジスター（図示せず）、行選択トランジスター（図示せず）を画定するように形成される。ゲート電極１３６は例えば、ポリシリコン、Ｗ、Ｐｔ、Ａｌ、ＴｉＮ、Ｃｏ、Ｎｉ、Ｔｉ、Ｈｆ、Ｐｔまたはこれらの組合せで形成されることができ、ゲートスペーサ１３８は例えば、ＳｉＯ２、ＳｉＮまたはこれらの組合せで形成されうる。ｎ型不純物にドーピングされたフローティング拡散領域１２０と、ｐ型不純物にドーピングされたピニング層１１４は、図８に示されたように形成される。
【００５１】
図８のレファレンス番号１７０は、基板１０１上に形成された一つまたはその以上の層間絶縁層（ＩＬＤ）を表す。レファレンス番号１４５、１５５は、ＩＬＤ層１７０内に形成された導電性ラインを表す。導電性プラグ１４０は、フローティング拡散領域１２０と導電性ライン１４５とを連結して、導電性プラグ１５０は、伝送ゲート１３０と第２導電性ライン１５５と連結する。導電性プラグ１４０、１５０、導電性ライン１４５、１５５は、例えば、アルミニウムまたは銅のようなメタル及び／またはポリシリコンに形成されうる。
【００５２】
ＩＬＤ１７０内に、例えば、アルミニウム、銅または他のメタル物質に遮蔽膜１６０が形成される。遮蔽膜１６０は、図６の遮蔽膜Ｍに対応する。第１平坦化層１８０、カラーフィルターパターン１９０、第２平坦化層１９５は、ＩＬＤ１７０上に連続的に形成されて、マイクロレンズ２００が第２平坦化層１９５上に形成される。図７と関連して前述したように、マイクロレンズ２００の焦点は意図的にオフセットを有し、ＡＰＳアレイの表面を横切って入射する光の他の角度を償う。
【００５３】
図９は、本発明の実施形態による共有４ピクセルＡＰＳアレイの駆動例を説明するタイミング図である。特に、ここで“電荷合算（ｃｈａｒｇｅ  ｓｕｍｍａｔｉｏｎ）”プロセスは、２個の光電変換領域から電荷が合算されて一つの光度（ｌｉｇｈｔ  ｉｎｔｅｎｓｉｔｙ）値を得られることを表す。この例で、ＡＰＳアレイのカラーフィルターは、図５で示されたようにベイヤー構造に配列される。電荷合算は、ＡＰＳアレイから提供されるデータの量がイメージ信号プロセッサーの処理容量（ｐｒｏｃｅｓｓｉｎｇ  ｃａｐａｃｉｔｙ）より超過されうる動映像モード（ｍｏｖｉｎｇ  ｐｉｃｔｕｒｅ  ｍｏｄｅ）で特に有用である。
【００５４】
図３、図５、図９を参照すれば、ＡＰＳアレイの各行から光電変化素子１１が同時に入射する光に依存する電荷を蓄積する。以下の説明は、図３のピクセルＰ（Ｉ，ｊ＋１）についてなされる。ピクセルＰ（Ｉ，ｊ＋１）は、図５で示した光電変換領域の２番目のカラムに対応すると見做す。このような光電変換領域は、図５の一番上（ｔｏｐ）から下（ｂｏｔｔｏｍ）まで各々緑色（Ｇ）、青色ｂ、緑色（Ｇ）、青色ｂカラーフィルターを有する。
【００５５】
時間ｔ０で、選択ライン（ＳＥＬ（ｉ））がハイになれば、選択トランジスター１９が活性化される（開かれる）。引き続き、クロックパルスがリセットライン（ＲＸ（ｉ））に印加されて、これに応用してリセットトランジスター１８がフローティング拡散領域１３を供給電圧（例えば、Ｖｄｄ）にリセットする。
【００５６】
時間ｔ１−ｔ２の間で、単一パルスが第１伝送ライン（ＴＸ（ｉ）ａ）に印加されて、その結果、第１伝送トランジスター１５ａが活性化されて光電変換素子１１ａ（緑色（Ｇ））にある電荷をフローティング拡散領域１３に伝送する。フローティング拡散領域１３にある電荷は、ドライブトランジスター１７のゲートに印加されて、対応する出力電圧が出力ライン（Ｖｏｕｔ）に出力される。出力ライン（Ｖｏｕｔ）は、相関二重サンプラー（ＣＤＳ）（図１の５０）に連結されるが、相関二重サンプラー５０は出力ライン（Ｖｏｕｔ）の電圧レベルを保有（ｈｏｌｄ）して、この電圧を出力ライン（Ｖｏｕｔ）の以前の電圧レベルと比べる。
【００５７】
時間ｔ２−ｔ３で、単一パルスが第３伝送ライン（ＴＸ（ｉ）ｃ）に印加されて、その結果、第３伝送トランジスター１５ｃが活性化されて光電変換素子１１ｃ（緑色（Ｇ））にある電荷をフローティング拡散領域１３に伝送する。フローティング拡散領域１３にある電荷は、ドライブトランジスター１７のゲートに印加されて、対応する出力電圧が出力ライン（Ｖｏｕｔ）に出力される。
【００５８】
光電変換素子１１ａ、１１ｃから得られた電荷は合算されて、アクティブ単位ピクセルに対して評価された（ｖａｌｕｅｄ）緑色（Ｇ）光度が得られる。
時間ｔ４で、クロックパルスは、またリセットライン（ＲＸ（ｉ））に印加されて、またリセットトランジスター１８は、これに対応してフローティング拡散領域１３を供給電圧（例えば、Ｖｄｄ）にリセットする。
【００５９】
時間ｔ５−ｔ６で、単一パルスが第２伝送ライン（ＴＸ（ｉ）ｂ）に印加されて、その結果、第２伝送トランジスター１５ｂは、活性化されて光電変換素子１１ｂ（青色ｂ）にある電荷をフローティング拡散領域１３に伝送する。フローティング拡散領域１３にある電荷は、ドライブトランジスター１７のゲートに印加されて、対応する出力電圧が出力ライン（Ｖｏｕｔ）に出力される。
【００６０】
次に、時間ｔ６−ｔ７で、単一パルスが第４伝送ライン（ＴＸ（ｉ）ｄ）に印加されて、その結果、第４伝送トランジスター１５ｄが活性化されて光電変換素子１１ｄ（青色ｂ）にある電荷をフローティング拡散領域１３に伝送する。フローティング拡散領域１３にある電荷は、ドライブトランジスター１７のゲートに印加されて、対応する出力電圧が出力ライン（Ｖｏｕｔ）に出力される。
【００６１】
光電変換素子１１ｂ、１１ｄから得られた電荷は合算されて、アクティブ単位ピクセルに対して評価された（ｖａｌｕｅｄ）青色ｂの光度が得られる。
前述したプロセスは、残りのＡＰＳアレイの行の各々に対して繰り返される。
【００６２】
前述したように、本発明は、図２ないし図９と関連して表された細部的な例に限定されない。例えば、本発明の他の実施形態によるアクティブ領域パターンレイアウトを説明する図１０に注目する。
図１０で説明するアクティブ領域パターンレイアウトは、４個のアクティブ領域パターンＡ５、Ａ６、Ａ７、Ａ８を含む図４のアクティブ領域パターンレイアウトと類似している。しかし、図４の延在部分は図１０で省略される。それに、図１０でリセットゲートＲＧは、アクティブ領域パターンＡ７上に位置して、ソースフォロワゲートＳＦＧと選択ゲートＲＳＧとはアクティブ領域パターンＡ８上に位置する。
【００６３】
図１１は、本発明のまた他の実施形態によるアクティブ領域パターンレイアウトを説明する図面である。また他の実施形態は、４個のアクティブ領域パターンＡ９、Ａ１０、Ａ１１、Ａ１２を含む。第１アクティブ領域パターンＡ９は、図１１のように行列形態に配されて、同一な空間を有する（ｅｑｕａｌｌｙ  ｓｐａｃｅｄ）アクティブ領域部分ａ１１、ａ１２、ａ２１、ａ２１の間の中央に位置するアクティブ領域部分ｃを含む。
【００６４】
図１１のように、アクティブ領域部分ａ１１、ａ１２、ａ２１、ａ２２の間の水平スペースは、アクティブピクセル行スペースＳＡＰＲに画定されて、垂直スペースはアクティブピクセル列スペースＳＡＰＣに画定される。望ましくは、行スペースＳＲ、列スペースＳＣ、アクティブピクセル行スペースＳＡＰＲ、アクティブピクセル列スペースＳＡＰＣの幅は実質的に等しい。
【００６５】
アクティブ領域パターンＡ１０、Ａ１１、Ａ１２は、すべて垂直（列）方向に長く延在される。また、図１１のように、アクティブ領域パターンＡ１０は、行スペースＳＲとアクティブピクセル列スペースＳＡＰＣとの交差点に位置する。アクティブ領域パターンＡ１１は、列スペースＳＣとアクティブピクセル行スペースＳＡＰＲとの交差点に位置して、アクティブ領域パターンＡ１２は、行スペースＳＲと列スペースＳＣとの交差点に位置する。
【００６６】
また、この例で、リセットゲートＲＧはアクティブ領域Ａ１０上に位置して、ソースフォロワゲートＳＦＧはアクティブ領域Ａ１１上に位置して、選択ゲートＲＳＧはアクティブ領域Ａ１２  上に位置する。
【００６７】
図１２は、ＣＭＯＳイメージ装置５４２を有する例示的なプロセッサー基盤システムを説明する図面である。ここで、ＣＭＯＳイメージ装置５４２は、本発明の前述した実施形態によるイメージセンサーを含む。プロセッサー基盤システムは、ＣＭＯＳイメージ装置の出力を受けるシステムを例示する。コンピュータシステム、カメラシステム、スキャナー、機械化された時計システム、ナビゲーションシステム、ビデオフォン、監視システム、自動フォーカスシステム、追跡システム、動作監視システム、イメージ安定化システム、携帯電話などを例示できるが、これに制限されるものではない。
【００６８】
図１２を参照すれば、この例で、プロセッサー基盤プロセッサーはマイクロプロセッサーのような中央処理装置（ＣＰＵ）５４４を含みうるが、中央処理装置５４４はバス５５２を通じて入出力（Ｉ／Ｏ）装置５４６とコミュニケーションする。ＣＭＯＳイメージ装置５４２は、イメージセンサーのアクティブピクセルアレイから提供された信号から出力イメージを生成して、バス５５２または他の通信リンクを通じてシステムとコミュニケーションできる。システムはＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）５４８をさらに含むことができ、コンピュータシステムの場合には、バス５５２を通じてＣＰＵ５４４とコミュニケーションするフレキシブルディスクドライブ５５４、ＣＤ  ＲＯＭ  ドライブ５５６のような周辺装置を含みうる。他の周辺装置としては、例えば、フラッシュメモリカードスロットを含みうる。プロセッサー５４４、ＣＭＯＳイメージ装置５４２、メモリ５４８などを単一集積回路（ＩＣ）チップとして集積することが望ましい。
【００６９】
以上、添付された図面を参照して、本発明の実施形態を説明したが、当業者ならば本発明の技術的思想や必須な特徴を変更せず、他の具体的な形態に実施できるということを理解できるであろう。したがって、前述した実施形態は、あらゆる面で例示的なものであり、限定的ではないと理解せねばならない。
【産業上の利用可能性】
【００７０】
本発明の実施形態によるイメージセンサーは、単一集積回路チップとして使われることもでき、コンピュータシステム、カメラシステム、スキャナー、機械化された時計システム、ナビゲーションシステム、ビデオフォン、監視システム、自動フォーカスシステム、追跡システム、動作監視システム、イメージ安定化システム、携帯電話などのシステムに適用されうる。前記言及したシステムは例示的なものに過ぎない。
【図面の簡単な説明】
【００７１】
【図１】ＣＭＯＳイメージセンサー（ＣＩＳ）の例示的なブロック図である。
【図２】図１のＣＩＳ装置のＡＰＳアレイのアクティブピクセルの等価回路図である。
【図３】本発明の一実施形態による共有ＡＰＳアレイの回路図である。
【図４】本発明の一実施形態によるＡＰＳアレイのアクティブピクセルレイアウトを説明する図面である。
【図５】本発明の一実施形態によるＡＰＳアレイのアクティブピクセルレイアウトを説明する図面である。
【図６】本発明の一実施形態によるＡＰＳアレイのアクティブピクセルレイアウトを説明する図面である。
【図７】本発明の一実施形態のＡＰＳアレイでマイクロレンズの配置のレイアウト図である。
【図８】図７のＡ−Ａ’に沿って切断した概念的な断面図である。
【図９】本発明の一実施形態によるＡＰＳアレイの駆動を説明するタイミング図である。
【図１０】本発明の他の実施形態によるＡＰＳアレイのアクティブピクセルレイアウト図である。
【図１１】本発明のまた他の実施形態によるＡＰＳアレイのアクティブレイアウト図である。
【図１２】本発明の実施形態によるＡＰＳアレイを含むイメージセンサーを装着したプロセッサー基盤システムのブロック図である。
【符号の説明】
【００７２】
Ａ１−Ａ４：アクティブ領域パターン
ａ１１，ａ１２，ａ２１，ａ２２：アクティブ領域部分
ＰＤ１−ＰＤ４：光電変換素子領域
ＦＤ：フローティング拡散領域                      ＴＧ１−ＴＧ４：伝送ゲート
ＲＧ：リセットゲート                              ＤＧ：ダミーゲート
ＳＦＧ：ソースフォロワゲート                      ＲＳＧ：行選択ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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