(57)【特許請求の範囲】
【請求項１】
上面および底面を備える基板と、
前記基板の前記上面に接続され、ローおよびカラムを有するマトリクス状に配列され、前記マトリクスの前記ローおよびカラムに対応する複数のコンタクトを備える複数のピクセル構造であって、各ピクセル構造が表示材料を含む区別可能な部分を含み、前記表示材料と他のピクセル構造の表示材料とが物理的に離れている、複数のピクセル構造と、
前記基板の前記底面に接続されたピクセル駆動回路であって、前記ローおよびカラムを有するマトリクス状に配列されたピクセル構造を選択的に活性化する複数の電気信号を出力するようになっているピクセル駆動回路と、
前記基板の前記底面に接続されたタイミング回路であって、前記ピクセル駆動回路を連続的にスキャンし、同期したタイミング信号を受けて前記ピクセル構造の前記マトリクスの連続したローへ電気信号を選択的に出力するように構成されたタイミング回路と、
前記ピクセル駆動回路からの複数の電気信号を受信するように接続され、前記マトリクス状に配列された前記ピクセル構造の前記複数のコンタクトのうちの少なくとも１つにそれぞれが対応している複数の電気コンタクトと、
前記複数の電気コンタクトと前記マトリクス状に配列された前記ピクセル構造の電極とが接続されるときに経由される複数のバイアと、
前記ピクセル駆動回路およびタイミング回路の少なくとも１つのコンポーネントを前記基板へ接続するための接続材料と
を備え、
前記少なくとも１つのコンポーネントを接続するための前記接続材料は、前記少なくと１つのコンポーネントと前記基板とが接触しないように、前記基板の前記底面へ接続され、前記接続材料はフィン構造を含み、前記フィン構造が前記少なくとも１つのコンポーネントと前記基板とを接続し且つ前記基板上に直接取り付けられて放熱器として作用する、電子表示構造物。
【請求項２】
電子表示構造物であって、
上面および底面を備える基板と、
前記基板の前記上面に接続され、ローおよびカラムを有するマトリクス状に配列され、前記マトリクスのローおよびカラムに対応する複数のコンタクトを備える複数のピクセル構造であって、各ピクセル構造が表示材料を含む区別可能な部分を含み、前記表示材料と前記電子表示構造物の他のピクセル構造の表示材料とは物理的に離れている、複数のピクセル構造と、
前記基板の前記底面に接続されたピクセル駆動回路であって、前記ローおよびカラムを有するマトリクス状に配列されたピクセル構造を選択的に活性化する複数の電気信号を出力するようになっているピクセル駆動回路と、
前記基板の前記底面に接続されたタイミング回路であって、前記ピクセル駆動回路を連続的にスキャンし、同期したタイミング信号を受けて前記ピクセル構造の前記マトリクスの連続したローへ電気信号を選択的に出力するように構成されたタイミング回路と、
前記ピクセル駆動回路からの複数の電気信号を受信するように接続され、前記マトリクス状に配列された前記ピクセル構造の前記複数のコンタクトのうちの少なくとも１つにそれぞれが対応している複数の電気コンタクトと、
前記複数の電気コンタクトと前記マトリクス状に配列された前記ピクセル構造の電極とが接続されるときに経由される複数のバイアと、
前記ピクセル駆動回路およびタイミング回路と前記基板とを、前記基板にホットスポットが形成されないように接続するための接続材料と
を備え、
前記少なくと１つのコンポーネントを接続するための接続材料が前記基板の前記底面に接続され、前記接続材料はフレキシブル回路基板を含み、前記フレキシブル回路基板の一部分は前記基板の前記底面から離れる角度で延び、前記接続材料は、前記少なくと１つのコンポーネントと前記フレキシブル回路基板の前記一部分とを、前記少なくとも１つのコンポーネントが前記基板に直接接触しないように接続している、電子表示構造物。
【請求項３】
前記複数のピクセル構造は複数のディスプレイタイルで構成された格子配列を形成し、各ディスプレイタイルは複数ピクセル構造のサブセットを含み、前記複数のディスプレイタイルは前記ディスプレイタイル間の目に見える継ぎ目を最小限にするように構成される、請求項１又は２に記載の電子表示構造物。
【請求項４】
各ディスプレイタイルが、個々のピクセル構造の明るさを絶えず調節する補償システムを実現する回路をさらに備える、請求項３に記載の電子表示構造物。
【請求項５】
前記補償システムは、特定のピクセル構造に関する電流および時間を測定し、電流と時間の積を積分することによってピクセルの明るさを求める、請求項４に記載の電子表示構造物。
【請求項６】
前記補償システムは、各ピクセル構造に印加される電圧を監視し、ピクセルの明るさの変化に対する電圧変化に関する比例定数を求めることによって明るさの減衰を補正する、請求項４に記載の電子表示構造物。
【請求項７】
前記補償システムは、センサを用いて各ピクセル構造に関する明るさデータを収集することによってピクセルの明るさの減衰を補正する、請求項４に記載の電子表示構造物。
【請求項８】
前記収集された明るさのデータは、減衰したピクセルの明るさを補正するのに必要な電圧を求めるための表示駆動回路に送られる、請求項７に記載の電子表示構造物。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子ディスプレイデバイスに関し、特に、タイル状に並べたディスプレイデバイスのアレイとして形成される形成される大面積のディスプレイデバイスに関する。
【０００２】
大領域フラットディスプレイの今までにない必要性がある。明らかな解法は、市場において明白でない。情報の進歩が、表示すデータ量を増加させる結果になるに従って、この今までにない必要性は、ますます重要になっている。大領域ディスプレイに対する解法は、情報支配時代の中で、センサー、コンピュータ、データベース、カメラその他から情報を伝達するために、ヒューマンインターフェースとして役に立つために必要である。多くの重要な用途が大領域ディスプレイを要求する。そして、これらは以下を含む。
【０００３】
ホームシアター用途
複数ビューワを必要とする用途
ユーザーがエリアでを中心として移動する必要がある用途
実世界のシミュレーションがトレーニングのために必要とされる用途。
【０００４】
各々の用途のための要求は、サイズ、形、画像素子（ピクセル）の総数と明るさで異なる。大部分の用途に共通である要求は、ピクセルの比較的大きい数、色、粗さ、携帯性（最小厚さ及び重さ）、信頼性、低消費電力と手頃な費用である。存在する技術を使用した、これらの必要性のために良好なディスプレイ解法は存在しない。
【０００５】
スケーリング則を強いて、製造されることができるディスプレイの複雑さとサイズを制限する基本的な技術の問題がある。これらの基本的な限界は、大領域ディスプレイの必要性に合った技術の解法が達成されなかった１つの理由である。
【０００６】
ディスプレイデバイスの複雑さの１つの尺度は、ピクセルの総数である。ディスプレイテクノロジーの進化は、ＶＧＡ、ＳＶＧＡ、ＸＧＡとＳＸＧＡ等の、可能なより新しく且つより複合したピクセル形式を作成した。複雑さが増加すると、一般的に、付加的な費用が伴う。この経験的な複雑さについての法則の根本的な原因は、ランダムな材料又は粒子の欠陥が引き起こす歩留まりによるロスである。これらの欠陥は、ディスプレイでのピクセルの数が増加するとき製造歩留まりを低減させる。
【０００７】
ディスプレイのサイズの１つの尺度は、その領域である。費用は、サイズによって指数的に増加される。各々の技術、ＬＣＤ、ＰＤＰ、ＥＬ、その他は最大寸法でそれ自身の限界を有する。この経験的な関係の根本的な技術の原因は、公差である。サイズが増加すると、熱膨張、湿度、残留応力と物理的なたるみの影響がより重要になるので、ディスプレイを製造する際に厳しい公差を維持することが望ましい。
【０００８】
より少ないタイルから大領域ディスプレイを作ることは、望ましい解法であると認識されている。タイリングは、サイズと形のために大きな柔軟性を提供するアプローチである。タイリングは、モノリシックディスプレイテクノロジーのサイズを制限する問題の多くを被らない。複雑さの法則は適用されない。タイルのサイズに依存して、タイル張りのディスプレイの製造の基本単位は、大きなモノリシックマルチピクセルディスプレイより複雑でないからである。製造の基本単位が比較的少ないので、サイズ法則は制限因子でない。タイル張りのディスプレイは、表示領域に対して指数的ではなく、線形のスケーリング則に従う。この基本的に異なるスケーリング動作は、タイル技術の１つの利点である。それは、ディスプレイを可能にし製造原価を低減する。
【０００９】
実際的なタイル張りのディスプレイシステムは、いまだ開発されていない（隣接するディスプレイの間が広く分離されているため、接している通常のＣＲＴディスプレイによって形成されるビデオ・ウォールはタイル張りされているようには見えない）。他のタイルによって完全に囲まれている状況で、電子回路によって各々のタイルをアドレスすることができるようにしつつ、かなりエッジの近くまでピクセルを配置する（実際のところ、エッジの１／２ピクセルスペーシングピリオド内にして）、というようなディスプレイを作る製作技術は、存在していなかった。タイル張りのアプローチを実施することへの２つの障害があった。それは、１）タイルとの間に継ぎ目の可視性を排除すること、２）ピクセルへの電気的アクセスを提供することである。
【００１０】
タイル張りのディスプレイの１つの型は、Ｏｎｙｓｋｅｖｙｃｈ他の、「多層セラミック基板を有しているモザイク状の電界発光ディスプレイ」という名称の米国特許第５，６４４，３２７号明細書で開示されており、それは、タイル張りのディスプレイを教示するために本明細書に援用されている。この特許は、電界発光ディスプレイ及び電界放射と電界発光ディスプレイとの組み合わせを説明し、それは、大領域ディスプレイデバイスを提供するために一体に接合されることのできるタイルとして形成される。例示的なタイルは、金属コアにラミネートしたセラミック回路−ボード材料の複数層からなる低温共焼成セラミックと金属（ＬＴＣＣＭ）構造を使用して形成される。
【００１１】
ディスプレイのための駆動回路が構造体の裏に取り付けられ、バイアがディスプレイデバイスの正面でピクセル電極と接続させるため裏から正面まで構造体を通過する。更に、接続がピクセルバイピクセルベース上に、又はピクセルの少ないグループに対して作られる。従って、参照された特許によればディスプレイデバイスは、比較的大きな数のバイアを必要とするだろう。説明したタイルは、複数タイルが相互接続することのできるそれらのエッジでコネクタを含む。
【発明の開示】
【００１２】
本発明は、改良されたタイル張りのディスプレイ構造で具体化される。本発明の１つの見地によれば、ディスプレイのタイルは、単一の基板の上で製造される。
【００１３】
本発明の別の見地から述べると、電子部品は、タイルの温度管理面を補助する非常に長いリードを使用して回路基板に接続される。
【００１４】
本発明の別の見地から述べると、各々のタイルは、その基板の回路基板表面の上で、フィン構造を含む。電子部品は、温度管理面で補助するこれらのフィン構造に接続する。
【００１５】
本発明の更なる他の見地によれば、各々のタイルは、その基板の回路基板側面の上で、フレキシブル回路基板を含む。電子部品は、温度管理面で補助するこれらのフレキシブル回路基板に接続する。
【００１６】
［実施形態の詳細な説明］
図で示す例示的な実施形態に関して、本発明を説明する。図面は、寸法を正しく表してはいない。実際に、図面の寸法は、本発明の説明の補助のため誇張されている。本発明は光学の発光ダイオード（ＯＬＥＤ）ディスプレイデバイスに関して説明されるが、電界発光、発光ダイオード（ＬＥＤ）、プラスマ技術等の他の放射ディスプレイテクノロジー、又は双安定反射コレステリック（ＢＲＣ）液晶技術等の反射ディスプレイテクノロジーで行われることができることも考慮されている。
【００１７】
図１は、本発明に従った、部分的にアセンブルされた大領域ディスプレイ１００の前部の平面図である。ディスプレイ１００は、タイル張りディスプレイであり、そこでは、イメージピクセルが形成される放射又は反射する素子がタイル１２０上に比較的小さなアレイとして作られ、フレームにアセンブルされ、素子を形成する多数のピクセルを有する大領域ディスプレイを作り出す。或いは、タイルは、フレームなしでローとカラムで整列されたピクセルで端から端までアセンブルされることができる。この場合、個々のタイルは、縦仕切りによって一体に保持されることができる。
【００１８】
タイルは、タイルのエッジまで均一に間隔を置いて配置された素子を形成するピクセルで作られる。図８〜図１３を参照しながら下で説明するように、接合されるとき、タイルは、２枚の隣接のタイルのエッジピクセル間の内部ピクセル距離が、タイルの内部での隣接のピクセルの内部ピクセル距離と同じになるように形成される。図１で示すディスプレイは、２枚のタイル１２２と１２４をはずしている。これらのタイルは、位置１０２と１０４に挿入され、ディスプレイが仕上げられる。
【００１９】
ディスプレイ１００は、４×４アレイで素子を形成している１６のピクセルを有するタイルから形成されるように示すが、各々のタイルがより多くのピクセルを含むことができることが予想される。本発明の１つの例示的な実施形態で、下で説明する各々のタイルは、８０×８０のマトリックスとして配置される素子を形成している６４００のピクセルを含む。これらのタイルサイズは、単なる例示である。各々のタイルが、素子を形成するより多く又はかより少しのピクセルを含むことができることが予想される。更に、単一のディスプレイが、素子を形成するピクセルの異なる数を有するタイルから形成されることができることが予想される。例えば、ディスプレイは、中心付近で素子を形成する比較的大きな数のピクセルを有するタイルと、エッジ付近で素子を形成する比較的少ない数のピクセルを有するタイルと、を有することができる。
【００２０】
図１Ａと１Ｂは、例示的なタイル１２０の後部及び前部の表面を示した斜視図である。図１Ａで示すように、タイルは最小の１つの集積回路１３４に取り付けられる回路基板１３０を含む。集積回路は、回路基板上に伝導トレース（配線パターン）１３２を通して素子を形成するピクセルに接続され、それは、ディスプレイデバイスのロー又はカラム電極を有するコンタクトを作るために回路基板を通って延びるバイア（図示せず）に接続する。図１Ａで示すタイルの中で、バイアは、米国特許出願番号０９／２５０３２４号明細書において説明されるように、表示領域内部に素子を形成しているピクセルを通して延びる。或いは、バイアは図３〜図４Ａに関して、下で説明するようにディスプレイの２つのエッジに沿って素子を形成する貫通ピクセルを通ることができる。
【００２１】
本発明の１つの例示的な実施形態で、ピクセル成形素子は、有機の発光ダイオード（ＯＬＥＤ）材料から作られる。基本的な光放射構造は、一対の適切に選択されてパターニングされた電極にはさまれる薄い有機ポリマ層から構成されている。１つの電極から他の電極への電流の流れは、有機ポリマの光放射を引き起こす。電極のうちの少なくとも１つは、放出光に望ましくは透過性である。インジウム酸化スズ（ＩＴＯ）は、この目的のために使用される普通の材料である。ポリアニリン等の伝導ポリマも、使用されることができる。ＯＬＥＤ材料は、高明るさと高効率を提供し且つ比較的低い費用材料である。
【００２２】
本発明に従った例示的なディスプレイ構造は、ディスプレイ部分とエレクトロニクス部分の２つの部分で形成される。これらの２つの部分は、別個に作られて完全なタイルを形成するために次に接合される。ディスプレイ部分は、透明カラム電極が堆積された透明ガラス層から構成されている。アクティブ式（即ち光を放射する）媒体、この例示的な実施形態でのＯＬＥＤ材料は、個々のピクセル又はサブピクセルのパターンで、この層上へ堆積される。ロー電極は、最終的ディスプレイ層として堆積される。ブロッキング又はパシベーション層（不活性化層）等の追加の層が、ディスプレイ層の機能又は寿命を改良するために存在することができる。透明電極は好ましくはホール−注入電極であり、他の電極は好ましくは電子−注入電極である。電極間のＯＬＥＤ材料は、好ましくは膜厚プロセスによって所望のピクセルパターンに加えられる共役ポリマ材料であるが、少ない分子の材料が、種々の薄膜堆積技術によって、代わりに適用されることができる。１つ以上の点でローとカラムの各々への電気的アクセスがあるように、層は作られる。
【００２３】
ＯＬＥＤ材料の代わりに、タイルの素子を形成しているピクセルは、電界発光素子、発光ダイオード、電界発光素子、プラスマ素子又は陰極ルミネッセンス素子等の多くのいずれの発光デバイスでもあることができる。
【００２４】
エレクトロニクス部分は、回路基板を通して、パンチかドリルによってバイアを開け、次に回路基板の上にプリントか、さもなければ伝導トレースを堆積させることによって形成される。伝導トレースを形成するために使用される伝導インク又はペーストも、バイアを充てんすることができる。エレクトロニクス部分とディスプレイ部分がタイルを形成するために接合されるとき、バイアはディスプレイ部分のローとカラム電極とコンタクトを作る。
【００２５】
図示しないが、本発明の他の例示的な実施形態は、反射又は低パワーディスプレイが必要な用途に対して妥当な構造体を形成するピクセルを含む。この新しい構造の基板とエレクトロニクスは、ＯＬＥＤの実施形態に対して下記に説明したものと本質的に同じものである。しかし、この代替実施形態でのディスプレイ層は、反射ディスプレイ材料である。例えば、低パワー（双安定ディスプレイ）を提供する双安定反射コレステリック（ＢＲＣ）液晶材料である。開示されたタイル構造は、初めて、大きい領域ＢＲＣディスプレイでビデオレートディスプレイを可能にする。これらの材料は、平らな、反射状態と比較的透過性の焦点円すい状態との間をスイッチする。ブラックバッキングを利用して、これらの２つの状態は、色つきとブラックのように見えることができる。ＢＲＣ材料は、大領域のタイル張りのディスプレイに対して異なる利点を提供する。それは反射状態と透過状態との間の動作であり、ブラックバックプレインと組み合わされて、いろいろな照明条件の下で、可能な明るい、ハイコントラストディスプレイを作り、双安定はパワーの適用なしで静態像を維持することができるようにする。
【００２６】
１つの例示的なタイル構造は、基板として機能する多層セラミック回路基板１３２から構成されている。ディスプレイ材料は、ビューワ側に取り付けられ、一方、ドライブ又は他の機能のためのエレクトロニクス１３４（能動と受動）が後側に大部分取り付けられる。導体素子１３２はエレクトロニクスとディスプレイ材料との間に相互接続を提供するために個々の層にプリントされ、バイアは異なる層で導体を相互接続し、コネクタは外部電源と信号源に接続するために裏面の上に提供される。タイル構造は、また、セラミック材料の処理中に、ゆがみからの自由及び／又はディスプレイの動作中の温度管理を提供する高軟化点金属又は絶縁体等の構造的層を有することができる。タイル構造も、ビューワ表面の上で透過性層（例えば浮子ガラス）を含み、ディスプレイ材料を保護又は含む。バックパネル構造が、個々のタイルを取り付けるために提供され、各々の個々のタイル構造によって必要とされるパワーとドライブ信号に電気的接続を提供する。
【００２７】
多層セラミック回路基板１３０が、セラミック材料層に形成されることができる。層は初めに形成されて、バイア、導体及び他の特徴部を形成し、次に、各々の層を、隣接する層と整列するように注意深く積み重ねて、層をアセンブルする。ここで、セラミック材料は、最も広義であり、セラミックス、結晶化ガラス、ガラス、及びアルミナ等の他の高温絶縁材料を含む。コネクタとバイアとを合わせた複数層は、能動と受動電気デバイスと回路が置かれることができる回路基板の基本的な機能を提供する。
【００２８】
導体１３２は、例えばプレーティング、蒸着、スパッタリング、プリンティング及びラミネート加工を含む、いかなる標準プロセスによって形成されうる、薄い及び／又は厚膜導体であることができる。材料は、金属又は有機電導体であることができる。例えば、プリンティング又はフォトリソグラフィを含むことができるプロセスによって、導体はパターニングされることができる。これらの導体パターンは、開示された構造で個々の層の表面上に形成され、バイアに接続され、デバイスの設計に従って、ディスプレイ材料に開示された構造上及び外部にエレクトロニクスを相互接続する手段を提供する。
【００２９】
導体の他のクラスは、層を相互接続するために使用される。これらの導体は、バイアと呼ばれる。バイアは、最も広義で使用され、基板を含み、層のエッジを回る層の開口を通り抜ける導体を含む。例えば、層を通り抜けるバイアは、層にホールを作り、導体でそのホールを充てんすることによって形成されることができる。或いは、予め形成された物理的な導体が、層に埋め込まれることができる。層のエッジを越えるバイアは、（丸又は平らな）ワイヤ、又はワイヤのアレイ、相互接続される表面に端部を結合するワイヤを物理的に置くことによって形成されることができる。或いは、厚い又は薄いフィルム導体に対してプレーティング又は他の製作プロセスによって所定箇所に形成されることができる。
【００３０】
回路基板は、単一のセラミック材料から形成されることができる。単一の材料セラミック回路基板は、選択される材料によって非常に耐久性を有することができる。この種の回路基板は、単一の膨張係数を提供するが、温度管理にいくつかの困難を示すだろう。この性能の問題を克服する例示的ないくつかの方法を、図１４〜１６に関して下で説明する。
【００３１】
代替実施形態で、コア層も、この構造に含まれることができる。この層は、セラミック材料を構築したり処理するための基板として役立つ。コア層は水平収縮を排除するために作用し、多層システムに対して単一の膨脹係数を確立し、多層組立体に機械的な耐久性を提供する。層が良好な電気伝導体である場合、ＲＦシールドを提供することができる。層がまた、良好な熱導体である場合、ディスプレイの温度管理に寄与する。伝導層は、しかしバイア接続のために特殊な問題を提示する。金属層を通したバイア接続は、いくつかの方法において製造されることができる。それは、金属導体が中央を通り抜けさせる前に絶縁材料でホールの周辺を充てんすること、又は、導体を伝導金属コアから離して間隔を置いて導体を中央部だけを通るようにすることである。
【００３２】
画像情報処理を形成するエレクトロニクスとピクセル駆動回路が層の上に取り付けられる。エレクトロニクスは、能動と受動デバイスを含み、層の上で取り付けられる両方のディスクリート素子、及び、例えば次に種々の高温基板の上のディスプレイにアクティブマトリックス回路を作るために使用されるプロセスによって所定箇所に形成されるデバイスを含むように広義に使用される。これらのエレクトロニクスはどこにも置かれることができるが、最も都合がいい位置は裏面である。これは、標準組立体とアタッチメント装置とに使用されるプロセスを容認する。更に、能動又は受動デバイスを間の層又はビューワ表面に置くことは、システム設計により大きな柔軟性を容認する。ディスプレイ材料は、ビューワに見える表面に適用される。開示された構造における柔軟性のため、異なるディスプレイ材料が使用されることができる。例示的な構造で、ディスプレイ材料は、ディスプレイ材料を保護して含むために透明層によってカバーされる。個々のピクセルのためにこの層が透明電極であることが可能であるが、しばしば、電極とディスプレイ材料上にフロートガラス等の、導光体の追加の、実質的に平らな層を接続させることが望ましい。
【００３３】
タイルのエッジは、望ましくは、タイル張りのディスプレイがタイルとの間に見える継ぎ目を有しないことを確実とするために注意深く形成される。タイルに対する１つの基準は、タイル継ぎ目によって分離されるピクセルとの間のスペーシングが、タイルのピクセルのスペーシングと同じ物であることである。この基準を満たすために、タイルエッジは、望ましく寸法的に正確である。更に、エッジがまた導体のために使用されるならば、或いは、縦仕切りが隣接のタイルを接合するために使用されるならば、タイルの設計と配置でこれらの導体又は縦仕切りの厚みを考えることは、望ましい。
【００３４】
バックパネルが、ディスプレイを形成するためにｍタイルの物理的なマウンティング及び相互接続に対して提供されることができる。ディスプレイ上にスペースをおいたピクセルに連続性があるように、タイルのマウンティングがなされる。タイルの形は、最も一般的には平方であるか長方形である。しかし、形はより大きいディスプレイを形成するためにタイル張りが可能ないかなる形でもあることができる。また、タイルは一般的に平らであるが、カーブした又はドーム型ディスプレイを形成するために一方又は両方の寸法に沿って曲がることができる。カーブした又はドーム型ディスプレイは、また、カーブした又はドーム型バックパネルの上に取り付けられる平タイルを使用して作られることができる。タイルは、はんだ付け等の永久接続又はタイルがバックパネルに接続されることができるようにするコネクタを使用してバックパネルにも取り付けられることができる。この後者の方法は、個々のタイルの修理と補充を容認する。異なる型のタイルが、バックパネルの異なる領域に取り付けられることができる。例えば、より高い解像度領域が、大きいディスプレイの中心又は他の領域に置かれることができる。更に、異なる大きさ又は異なる形に作られたタイルが、単一のディスプレイに組み合わせられることができる。例えば、大パネルのエッジの近くのタイルは、より大きくなることができ、パネルの中心の近くのタイルはより小さいピクセル密度を有することができる。
【００３５】
バックパネルは、また、タイルを、タイル作動のために必要な操作可能なパワーとデータ信号に接続するための手段を提供することができる。マッチングコネクタが、この接続を提供するためにタイルとバックパネルの両方の後部側の上で提供されることができる。代替の物理接続として、データ単独結合の場合、光学の接続が使用されることができる。
【００３６】
バックパネルの電気構造が、タイルにパワーと信号の分散を提供し、タイルの電気構造が、ディスプレイピクセルのアドレス指定を提供する。構造の両方のレベルを説明する。タイル張りのディスプレイの情報必要性は、ピクセルの総数において測定されるディスプレイのサイズに伴って増加する。タイルが画像データ記憶装置を含む場合、タイルのより大きな数のピクセルは、タイル上でストアされるより大きなデータ量及びより速い情報伝達で翻訳する。画像データが、タイルの上でストアされない場合、次に更なる構造が、タイムリーな態様でディスプレイに対してデータを提供するために使用される。
【００３７】
タイル張りのディスプレイの１つの利点は、スキャンエレクトロニクスがタイルの内部であり、全ての１枚のタイルの走査速度も、小さいディスプレイ又は大きいディスプレイに対して同じものであることである。各々のタイルの上に駆動及びタイミング回路を含むことは、ディスプレイの明るさとグレースケールが増加するサイズによってグレードが落ちないことを確実にする方法を提供することができる。下で詳述するタイル張りのディスプレイは、そしてそれは、タイルのエッジでさえ、離隔配置されているピクセルの連続性を中断することなくピクセルに信号を接続する構造を有する。開示されたタイル張りのディスプレイは、信号処理回路を有することもでき、それは、信号情報からそのタイルに対する信号情報を抜き出し、抜き出された情報をタイルのアドレス指定を行うために必要な信号に変える。更に、本発明の例示的なディスプレイタイルは、画像データをストアするために使用されるメモリを含むことができる。
【００３８】
一般に、フロント―バック接続は、タイル上に、ピクセルの各々のローに対して少なくとも１つ及びピクセルの各々のカラムに対して少なくとも１つ含む。本発明の例示的な実施形態は、ローに対して１０−２０の接続、及びローに対して４−８の接続を利用する。タイル張りディスプレイは、比較的少ないピクセルを有し、タイルごとの相互接続の数が比較的少なく、個々のタイルの歩留まりが高い可能性がある。単一の基板からの大きいディスプレイの製作と比較して、これはタイル張りのディスプレイのかなりの利点である。一般に、歩留まりは、ディスプレイデバイスでのピクセルの数の関数である。ロー又はカラムごとに１以上の接続を加えることによって提供される冗長性は、更に歩留まり及び信頼性を増加させることができ、また、ロー及びカラムに対するラインインピーダンスを低減することができる。
【００３９】
タイルの裏面から延びるバイアで、ロー又はカラムへの接続は、作られる。このバイアは、ピクセルのスペーシングより少ない直径を有する。これを達成するために、ディスプレイ層でのバイアの部分は、他の間に入っている層を通したバイアより小さく作られることができ、下で述べるが、より広い相互接続の間に最大のスペースを提供するために、接続はタイルの領域の上に互い違いにされることができる。これらの接続は、ピクセルへのディスプレイ信号の分散のリンクである。
【００４０】
図２は、電子回路回路のブロック図であり、本発明に記載のディスプレイタイルの用途に好適である。この図は、本発明の例示的な実施形態の回路基板１２０の上で取り付けられるエレクトロニクスの３つの主要な素子、即ち、メモリ２１２、ピクセル駆動回路２１４、２１６、２１８、２２０、及びタイミング回路２１０を示す。明確のために、操作可能電力接続（例えばパワーとグランド）は、図２で示さない。
【００４１】
図２で示すように、例示的な実施形態は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）２１０を含み、それは、タイミングとシーケンスロジックを含み、タイミングと制御信号と画像データ信号を受け取る。下で述べるが、これらの信号は、電気ワイヤリングハーネスによって又は任意の光インターフェース２２４（想像線で示す）を通してタイルに提供されることができる。タイミングと制御信号は、ディスプレイエレクトロニクスによって実行される機能を変えることができるシステムクロック信号、同期化信号と管理値を含む。光インターフェース２２４が、データ信号とタイミングと制御信号を受け取ると、タイミングとシーケンスロジック回路２１０は、光インターフェース２２４へのクロック信号（ＣＬＯＣＫ）を提供することができる。
【００４２】
図２で示す回路は、４つの機能を有するように、見ることができる。それは、個々のタイルのための補正データのローディング及びストアリングすること、タイルのために表示データをローディングしてストアリングすること、記憶データを表示すること、及び個々のピクセルの明るさの性能の変化を補償するために調整することである。
【００４３】
本発明の例示的な実施形態で、各々のタイルは、全てのタイルの表示されたピクセルが、一様な色を備えた一様な明るさを有することを確実とするように、別個に補正されることができる。タイルを補正する例示的な方法が、ＯＬＥＤディスプレイ材料に関して説明される。しかし、同様の方法が、放射及び光変調ディスプレイ材料の他の型で使用されることができることが予想される。
【００４４】
特定のＯＬＥＤピクセルによって放射される光のレベルは、そのピクセルに提供される電流のレベルの関数である。従って、ディスプレイでの各々のピクセルの明るさは、正常運転時に、そのピクセルに供給される電流の大きさを制御することによって制御される。本発明の例示的な実施形態で、各々のピクセルは、オン又はオフされる。グレースケールは、各々のピクセルがターンオンされる相対的な時間を変えることによって達成される。ターンオンされるときにピクセルによって放射される光の量は、オン状態でピクセルに加えられる電流のレベルを制御することによって制御される。本発明の例示的な実施形態で、各々のピクセルに加えられる電流のレベルは調整されることができ、ピクセルによって放射される光の量ディスプレイデバイスでその他のピクセルによって放射される光の量と一致するようにされる。ピクセルを駆動するパルスのパルス幅は、画像がタイルの上で表示されている時、ピクセルの明るさを変調するようにされる。
【００４５】
本発明の例示的な実施形態は、ピクセルの１つのローだけがいつも照らされるブロック内の受動アドレス指定技術を使用する。スキャン回路は、タイルの各ロー中を進んで、所定の間隔に対してそのローを照らす。各タイルが各個にスキャンされるので、タイルの全ては同時にローを照らすだろう。このように、１つのタイルがその画素をリフレッシュするたびに、全体のディスプレイデバイスもその画素をリフレッシュする。ディスプレーアーチファクトを最小にするために、タイルによって使用されるスキャン信号に同期させることは、望ましいだろう。例えば、そのローの上のタイルの中で明白な差を最小にするためにローの上で全てのタイルのために同じスキャンタイミングを使用することは、望ましいだろう。更に、同じスキャンタイミングを有するようにディスプレイの上でタイルの全てに同期させることは、望ましいだろう。この場合、タイルの１つのローがそのスキャンを完了した直後に、タイルの次のローはそのスキャンを開始する。このように、他のスキャンラインがまた、タイル張りのディスプレイデバイスの下で動いている一方、スキャンラインはディスプレイデバイスの下で一様に動くように見える。この構成で、ディスプレイデバイスはデバイスのアドレス指定ブロックのローの数と等しい多くのスキャンラインを有するように見えるだろう。例えば、ロー選択回路２２２は、アドレス指定ブロックのローの数と等しい多くのステージを有する従来のクロックされたシフトレジスターであるだろう。シフトレジスターは、アドレス指定ブロックのローを通して、１つのロジック−ハイ値をクロックする。ロジック−ハイ値が各ローに加えられるとき、そのローでの画素は選択される。
【００４６】
再び、図２に言及すると、不揮発性メモリ２１４でストアされるピクセル電池に対する値に反応して、ディスプレイデバイスの上でピクセル電池に加えられる電流は制御される。タイルのピクセルの各列がアドレス指定されるとき、ライン上のピクセルのアドレスが、メモリ２１４に加えられ、プログラム可能な電流源２１６に多くの補正値を提供する。提供される値の数は、ディスプレイデバイスでカラムの数に等しい。各値は、選択されたローで画素にそれぞれの現在の値を提供するためにそれぞれ異なるプログラム可能な電流源に加えられる。このように、図２で示すように、プログラム可能な電流源は、カラムドライバー２２０に結合する。カラムドライバーがイネーブルされるとき、ローの中のそれぞれの画素を調整し、ＯＬＥＤ材料に、プログラム可能な電流源２１６のそれぞれの１つによって決定される電流のレベルを提供するようにする。
【００４７】
先に述べたように、画素データのディスプレイは、画素の選択されたローに提供される電流信号を調整しているパルス幅によって制御される。本発明の例示的な実施形態で、任意のランダムアクセスメモリー２１２は、例えば、タイルの上で画素の数と一致する多数のピクセル値を記憶する。タイルがデータのラインを表示することになっているとき、タイミングとシーケンスロジック２１０がローを選択し、選択されたローと一致しているデータのラインを引き出し、選択されたデータをパルス幅変調器（ＰＷＭ）２１８に加える。ＰＷＭ  ２１８は、二進値をそれぞれのパルス幅に変換して、タイルのカラム電極に、プログラム可能な電流源２１６によって提供される電流レベルを加えるようにカラムドライバーを制御する。１つのローだけが選択されるので、これらの電流値は１つのローのみの上でディスプレイ材料の中を流れ、ローが発光するようにする。メモリ２１２は、タイルの上で画素の数を作動するために要求されるより、より多く又は少ないデータを保持するだろう。メモリがより少ないデータを保持するならば、前に記憶されたデータが表示されている間に、新しいデータはタイルに記憶される必要があるだろう。メモリ２１２がより多くのデータを保持するならば、次に、図２で示す回路は、次のイメージフレームからのデータのローがメモリ２１２にロードされている間１つのイメージフレームから画素のローに対してイメージデータを表示するだろう。一般に、図２で示す電子回路によって実行される多様な機能（例えば補償データをロードして、画素データをロードして、画素データを表示すること）が並行して実行されるだろうことが企図される。
【００４８】
タイミング及びシーケンスロジック２１０は、タイミングと制御信号を受信して、制御信号をデコ―ドし、どの機能が実行されることになっているかについて決定する。製造工程の間、例えば、各タイルは、各画素位置と一致している光電池を有するテスト治具の上へ、完成されたタイルを取り付けることによって公称輝度値に校正されるだろう。各画素は各個にターンオンされ、その輝度は公称輝度と比較され、画素に対する管理値はその画素のためにプログラム可能な電流源２１６に加えられる。公称輝度レベルが到達されるとき、電流源２１６に加えられる値は不揮発性メモリ２１４に記憶される。
【００４９】
タイルは、また、ディスプレイ材料のエージングを補償するために自動的に画素輝度を調整する回路を含むだろう。この回路は、例えば、ビューアーが所定の輝度値を表示して、個々のタイルを選択して、その隣り合うものにマッチするために選択されたタイルの輝度にマッチするために輝度値の上下を調整することができるようにするだろう。或いは、タイルは、１つ以上の画素位置の上に小さな光センサーを含むことができ、それは、絶えずその画素の輝度をモニターし、その画素に加えられる電流レベル（ディスプレイの上で他の画素の全てに加えられる電流レベル）を調整し、ディスプレイのエージングのために画素輝度の変化を補償する。光センサーの鮮明度を最小にするために、散乱した光に反応するようにアクティブ画素エリアから離れて置かれるだろう。
【００５０】
或いは、回路１３４はエージングを補償するために絶えず個別の画素の輝度を調整する全電子補償システムを含むだろう。発明者は、エージングで起こるＯＬＥＤ画素の輝度での減衰は、特定の画素のための時間と電流とを計り、電流と時間の結果を積分することによって予測されることができることを決定した。この結果は、特性曲線に適合されることができて、画素のオリジナルの輝度レベルを元に戻す新しい駆動電流を予測するために駆動電流を調整するために用いられる。更なる改善として、異なる画素のための崩壊の率がわずかに異なることを分かった。そして、初期の減衰が、スロープがバーンインの間、測定されることがあり、その画素に対する駆動電流のいかなる変更をも計算するためのアルゴリズムでの第二の順序補正ファクタとして使用される。この調整の正確なフォームは、画素を形づくるために使用される画素と材料の幾何学に依存する。適当な調整は、時間にわたる例示的な画素の性能をモニターすることによってＯＬＥＤディスプレイを設計する技術に熟練したものによって、容易に決定されるだろう。
【００５１】
エージングによる輝度の損失を補償する他の方法は、画素に加えられる電圧をモニターすることである。例えば、時間Ｔ０で、最初に第一画素の輝度レベルが調整されるとき、電圧Ｖ０での電流Ｉ０は輝度Ｂ０を生じる。若干後の時間Ｔ２で、２つの変化が、起こる。それは、今、電圧Ｖ２をとり、同じ一定の電流Ｉ０を生じ、このＩ０での輝度は、現在Ｂ２（Ｂ２  ＜  Ｂ０）である。発明者は、電圧ｄＶ  ＝（Ｖ２（Ｖ０））の変化ｄＢ＝（Ｂ２（Ｂ０））の変化に比例すると決定した。この釣り合い定数を知ると、オリジナルのＢ０を生じる新しい電流Ｉ２を電子的に計算することができる。このアルゴリズムは、電子駆動ブロックの上のエレクトロニクスで取り入れられることができ、その結果は輝度がマニュアル調整なしで自動的に定数輝度で維持されることができるということである。この釣り合い定数は、異なる画素幾何学と異なるＯＬＥＤ材料に対して変化する。それは、時間にわたって例示的な画素の性能をモニターすることによってＯＬＥＤディスプレイを設計する技術に熟練したものによって、容易に決定されることができる。
【００５２】
或いは、輝度均一性を復旧する外部システムが使用されるだろう。そのようなシステムは、例えば、個々の画素輝度を検出し、測定するセンサーとディスプレーエレクトロニクスと通信する若干の手段とを組み入れるだろう。そして、その要求された輝度を確定する必要な正しい駆動電圧が、ディスプレータイルメモリーで記憶されることができる。
【００５３】
特定の例が与えられる一方、所定の輝度レベルを維持するために画素に加えられる電流を調整するためのこれらの方法のいかなるものも、検査としてか、或いは、他の方法の性能を増やすために他のどの方法とも組み合わせられるだろうことが企図される。
【００５４】
例示的なディスプレイデバイスは、方法（即ち電流制御）を使用している画素の輝度を校正し、それは、画素を制御してグレースケールを達成するために使用される方法（即ちパルス幅変調方式）に対して直角である。個々の画素が、ディスプレイの全ダイナミックレンジにわたって合致している輝度レベルを表示するために校正されことができるので、これは有利である。
【００５５】
図３は、タイル１２０の例示的な構造を図示する分解透視図である。図３で示す例示的なタイルは、別個のエレクトロニクスセクションとディスプレイセクションとして形成され、また１つの構造として形成されるだろう。更に、タイルのローとカラム電極への接続は、タイルの２つのエッジに沿って作られる。
【００５６】
図３で示すタイルのための基板は、底部層５１０である。例えば、この基板は、図１Ａで示す回路１３４のようなエレクトロニクスモジュール及び、エレクトロニクスモジュールのコンポーネントを接続する相互接続の層を含むだろう。エレクトロニクスモジュールは、カラムバイア５２０とローバイア５２２を通してディスプレイデバイスのローとカラム電極に結合する。１つのローバイア５２２だけを図３で示す。図３で示す例示的なタイルでの、レベル５１０、そして、任意のレベル５１２、５１４と５１６（想像線で示す）の基板は層を相互接続している。これらはより高い層及び層の１つの表面にペイント又はプリントされた伝導性のトレースに接続するためのバイアを有するセラミック層であるだろう。タイル構造がＬＴＣＣＭ材料から形成されるならば、層５１２又は５１４のうちの
１つは、金属層又は絶縁構造の基板であるだろう。層５１６は、カラムバイア５２０とローバイア５２２を有するセラミック層である。セラミック層５１６の上で形成されるローバイアは、例示的なディスプレイタイルのロー電極５２４に接続する。
【００５７】
図３で示すタイルは分離エレクトロニクスとディスプレーセクションから形成される場合、エレクトロニクスセクションは、層５１０と任意の層５１２、５１４と５１６だけを含む。タイルが１つのピースとして形成される場合、ディスプレイ材料５２６は、ロー電極５２４の上部に堆積される。図３で、ディスプレイ材料５２６は固体のシートとして図で示す。この材料は、しかし明瞭な電子注入層であり、ロー電極の上で堆積される区別可能なＯＬＥＤ電池であろう。ディスプレイ材料の区別可能な電池を使用して、物理的及び電気的に、近隣の電池と分離し、図４Ａ、５、６Ａ、６Ｂ及び１２において図示するように、画素とサブピクセルとの間で電気的且つ光学的クロストークかなり減らすことによってディスプレーコントラストを増加させる。ロー電極は、例えばアルミニウム、チタン、
タングステン、金又は銅などの金属から、ポリシリコンから、又は、そのような導体を含む多層構造から形成されるだろう。
【００５８】
カラム電極５２８が、ディスプレイ材料５２６の上部の上で形成される。カラム電極は、レベル５１０からレベル５２６を通してディスプレイタイルの各レベルを通して延びるバイア５２０を通して基板に接続される。各カラム電極は、それぞれ異なるバイア５２０に結合する。カラム電極５２８は、インジウム−すず酸化物（ＩＴＯ）又はボリアニリンのような透明導電材料から、通常形成される。本発明の例示的な実施形態で、カラム電極５２８より上に形成されるレベル５３０は、光学フィルター、又はブラックラインでディスプレイ層５２６の非アクティブエリアをおおい、ディスプレイ材料のアクティブ素子のため開口を提供するパターニングされたブラックマトリクスであろう。図３で示すディスプレイタイルの最終の層は、フロートガラスフロントカバー５３２である。
【００５９】
図３で示すタイルが、分離エレクトロニクスとディスプレイセクションとして形成される場合、ディスプレイセクションは、以下の方法において形成されるだろう。最初に、フィルター又はブラックマトリクス層５３０が、フロートガラスカバー５３２の上で堆積される。次に、透明カラム電極５２８が堆積され、次に、ＯＬＥＤ材料が、カラム電極の上で形成され、ロー電極５２２が、ＯＬＥＤ材料をカバーするために形成される。図３で示す例示的な分離エレクトロニクスとディスプレイセクションは、それらのエッジに沿ってローとカラムバイアをバンプ結合（ｂｕｍｐ−ｂｏｎｄｉｎｇ）すること、又は伝導素子、例えばワイヤを伝導素子がバイアから突き出るように、セクションのうちの１つのローとカラムバイアにを挿入することによって接合されるだろう。セクションが接合されるとき、伝導素子は次に他のセクションの上で対応するバイアで組み合わせるだろう
。
【００６０】
図３で示すタイル構造は、層５１０、５１２、５１４と５１６のために、最初にグリーンテープブランクを準備することによって形成されるだろう。次に、バイア５２０と５２２が形成されるホールで、ブランクはパンチされる。ブランクがパンチされたあと、バイアを充てんするためにそれらは、適当な導電材料でペイント又はプリントされ、ディスプレイタイルにおいて他の回路を相互接続するために必要な何らかの伝導トレースを提供する。グリーンテープシート５１６に印刷されるトレースは、ロー電極５２４を含むだろう。バイア５２０と５２２とロー電極５２４と同様に層５１０、５１２、５１４と５１６を含むこの構造は、次に積層されて、ディスプレイデバイスの回路コンポーネントのために、セラミック基板を形成するために焼成される。この点で、平坦化層が表面平滑性を改良するためにセラミック基板に加えられ、それによって画素構造の製造を援助する
だろう。非常になめらかな表面（例えばスピンオンガラス）を形成する多数の材料で、平坦化層は、形成されるだろう。次に、ディスプレイ材料５２６が、ロー電極５２４上で堆積される。ディスプレイ材料５２６を堆積させた後に、カラム電極は、ＩＴＯを堆積させるために従来のプロセスを使用しているタイルの上で形成される。
【００６１】
セラミック構造を形成するために焼成されるかグリーンラミネート構造を形成する代わりに、基板５１０は、平らなセラミック材料（例えばアルミナ）であるだろう。ＯＬＥＤディスプレイ層は、水蒸気と酸素に敏感である。これらのエージェントは、ベース基板を通り抜けることからブロックされなければならない。アルミナの利点は、それが十分な障壁層を形成するということである。水蒸気と酸素をブロックするように、バイアは中部で製造されるだろう。この場合、図３で示す層５１２、５１４と５１６は、存在しないだろう。或いは、層５１２はスピンオンガラスであるだろう。平坦化層が表面平滑性を改良して、それによって画素構造の製造を援助するためには、スピンオンガラス層は望ましいだろう。更に、満足な障壁層を形成しないセラミック材料に対して、スピンオンガラス層は
、障壁層であるという更なる利点を提供するだろう。
【００６２】
アルミナ基板は、必要なバイアを提供するために、機会加工され、又はプロセス（例えばエッチング）によって作用され、作用された基板は、上記の焼成されたセラミック回路ボードと同様に処理されるだろう。
【００６３】
別個のステップで、ブラックマトリクス又はフィルター５３０は、フロートガラスカバー５３２の上で形成されるだろう。結合されたマスクとカバーは、次にディスプレイデバイスに整列され、マスクの中の開口がディスプレイ材料のアクティブ画素領域と一致するようになる。ガラス製のカバー５３２は、次に、例えば、フリットガラスを使用して、アルミナ基板又はコンポジット焼成セラミック構造に密封される。或いは、上述した２つのセクション構造の場合のように、画素構造は、ガラス製のカバーの上で形成され、次に、アルミナ基板又はコンポジット焼成セラミック構造に整列されて、密封される。
【００６４】
図１７Ａ−Ｆは、本発明の例示的なディスプレイタイルを示している平面図である。連続した各図は、ガラス製の基板に加えられた更なる層を示す。この実施形態で、ディスプレイセクションとエレクトロニクスセクションは、エレクトロニクスセクションに対する分離基板なしで単一ガラス基板の同じ側で形成される。図１７Ａ−Ｆにおいて表される例示的な実施形態は、４つの画素だけを有する。示す画素の数は、図で明確のために選択され、本発明のこの実施形態によって作成されるディスプレイタイルにおいて使用されるだろう画素の数の上で、制約を示すことを意味しない。
【００６５】
図１７Ａは、ガラス製の基板５３２の内部の表面の上で堆積したブラックマトリクスマスク２０１０を示す。ブラックマトリクスマスクは、アクティブ画素エリアと一致しているウィンドウを除いて、ガラス製の基板の全内部の表面をカバーするためにパターニングされる。或いは、ブラックマトリクスマスクは、ガラス製の基板の外部表面の上で堆積するだろう。この場合、ブラックマトリクスマスクは、図１０と１１に関して前に述べられる寸法に従うだろう。
【００６６】
次の図（図１７Ｂ）は、ブラックマトリクスマスク２０１０の上部の上で堆積した透明カラム電極５２８を示す。これらの電極は、複数の層から成るだろう。電極は、ブラックマトリクスマスクでウィンドウの高さにかなりマッチすることを示す。透明カラム電極が、これらのウィンドウより小さいか又は大きいだろうことが企図される。ウィンドウの外に延びる電極の部分は、不透明だろう。
【００６７】
図１７Ｃは、透明カラム電極の上部の上にパターニングされた部分で形成されたディスプレイ材料５２６を示す。更に、不活性化層（図示せず）が透明電極５２８のエリアをカバーするために加えられるだろう。ロー電極とカラム電極の間のコンタクトを防ぐためにディスプレイ材料によってカバーされない。
【００６８】
図１７Ｄは、ディスプレイ材料５２６をカバーして形成されたロー電極５２２を示す。ロー電極は、透明カラム電極と同じように、多重積層プロセスによって又は導電材料の単一層で形成されるだろう。
【００６９】
図１７Ｅは、不活性化層１７０２を示す。この不活性化層は、両方とも電気的にディスプレイセクション（特にディスプレイ材料５２６）の層をを分離して、密封するために使用される。不活性化層は、透明か不透明な材料どちらからでも成り、ここでは、カバーされないエッジに沿って小さな間隔を残すように示すが、ディスプレイタイル１２０の全後ろの表面をカバーする。不活性化層は、それを通して接続が透明ロー電極５２８とカラム電極５２２に作られるだろうバイアを含むようにパターニングされる。
【００７０】
図１７Ｆは、ガラス製の基板５３２の部分の上に、直接にディスプレイタイル１２０のセクションで取り付けられるエレクトロニクスモジュール１７０４を示し、それは、ブラックマトリクスマスク２０１０によってカバーされた。エレクトロニクスモジュールのこの方向は、エレクトロニクスモジュールがディスプレイを見るビューアーに、見えないことを保証する。また、ブラックマトリクスマスクによってカバーされるセクションだけにエレクトロニクスモジュールを置くことによって、エレクトロニクスモジュールに起因する可能なホットスポットの効果を低減することが可能になる。図１７Ｆで示すものは、コンタクト１７０６であり、不活性化層１７０２でエレクトロニクスモジュールからギャップまで延び、下でエレクトロニクスモジュールをローとカラム電極に電気的に結合させる。
【００７１】
図１７Ｆでのエレクトロニクスモジュールは不活性化層１７０２に配置されて示すが、エレクトロニクスモジュールが方法によってこの実施形態でディスプレイタイルの裏に結合するだろうことが企図され、それによってエレクトロニクスモジュールは、例えばはんだバンプ又はフリップチップ技術によって、不活性化層と直接接触しない。これらのケースで、ディスプレイタイルの温度管理で援助するために長いリードを使用する方法が、この実施形態で使用されるだろう。更に、不活性化層１７０２が不透明材料から成るならば、エレクトロニクスモジュールはエリアで配置され、それは、タイル張りのディスプレイシステムのビューアーに見えるようになることなくブラックマトリクスマスクによってカバーされない。
【００７２】
保護層がタイルのエレクトロニクスセクションの上に堆積し、タイルを密封して、ディスプレイ材料を水蒸気と酸素から保護するだろうことがまた企図される。
【００７３】
図４は、図３で示すディスプレイタイルの底部平面図である。図４で示すように、基板５１０は、電子回路回路１３４’を含み、それはそれぞれバイア５２０と５２２を通して、ディスプレイのローとカラムに接続される。本発明の例示的な実施形態で、バイア５２０と５２２への回路１３４’を接続する導体６０２は、上述のように、焼成の前にグリーンテープの上へプリントされるかペイントされるだろう。或いは、これらのバイアは、作用されたアルミナ基板の上へペイントするか、プリントされるだろう。コネクタ６０２は、回路１３４’のエッジに沿って、バイア５２０と５２２に結合する。回路１３４’は、導体６１０を介して操作可能な電源を受信して、導体６１２とコネクタ６１４を介してデータ信号と時間情報を受信するために結合する。タイル１２０’が図１で示すデバイス１００のようなタイル張りのディスプレイデバイスに組み立てられるとき、コネクタ６１４は、ケーブルハーネスに結合するだろう。図４Ａは、図３で示すタイルにおいて使用されるだろう例示的な画素スペーシングを示す画素ダイアグラムである。この画素スペーシングは、伝導バイアが、組み立てられたタイル張りのディスプレイでピクセル間の距離を局所的にゆがめることなく、タイルのエッジに沿って配置されることができるようにする。
【００７４】
図４Ａは、４枚のタイル、６３０、６４０、６５０及び６６０の部分を示す。破線６２４と６２２は、タイル境界を示す。これらのラインは、画素レイアウトを理解するためのガイドとしてのみ提供され、画素のアクティブ部分５２６は、全体の画素エリアのおよそ１／４だけを占める。これは、ほぼ２５％の画素アパーチャーを定義する。本発明のこの例示的な実施形態で、アクティブ領域は、画素エリアで中央を占めず、図４Ａで示すように左上部にオフセットされる。
【００７５】
図４Ａで示すように、画素のこのスペーシングは、バイア５２０と５２２のために、ディスプレイのエッジに沿って場所を残し、タイル境界にわたる画素の通常のスペーシングを妨げることなく、画素のローとカラム電極に電子回路駆動回路を接続する。バイアは、それらがローとカラム電極と直接接触せずに、一方電気的に電極に結合するように置かれるだろう。この電気的な結合は、金属の小さなタブ、又は電極から又は金のボンディング又は他の標準のエレクトロニクスの慣例によって延びている他の電極材によって達成されるだろう。図４Ａで示す例示的な実施形態で、アクティブ領域５２６からタイルのエッジへの距離である距離ｄeは、画素境界５２２又は５２４への画素５２６のアクティブ領域のエッジからの内部距離である距離ｄＩのほぼ２倍である。
【００７６】
図４Ａで示す画素ダイアグラムが、水平及び垂直に画素オフセットのアクティブ領域を有するが、アクティブ領域が垂直にオフセットされるだけであろうことが企図される。この構成で、ロー電極へのコンタクトは、アクティブ画素材料の下にあり、従って、画素のアクティブ領域をオフセットする必要がある。空間的にバイアを切り離すためにバイアとコンタクトを互い違いにすることも可能である。
【００７７】
図５は、代わりの画素レイアウトである。図５で示すレイアウトで、画素のアクティブ部分５２６はそれらのそれぞれの画素領域で中心におかれ、エレクトロニクスにディスプレイのローとカラム電極を接続するバイアがそれぞれの画素素子の間で形成される。アクティブ領域５２６のエッジとディスプレイのエッジ７１２の間の距離はタイルの全ての側で等く、アクティブ画素領域の中心からエッジへの距離は画素ピッチの１／２である。図１３と１３Ａに関して下で述べるが、エッジ画素の中心とタイルのエッジの間の距離は、縦仕切りが隣接のタイルの間で挿入されることができるようにわずかに画素ピッチの１／２未満であるだろう。下で述べるが、縦仕切りが、ディスプレイデバイスのタイルを接合し、タイルが対処するエッジを隠すために通常使用される。
【００７８】
一般に、上で述べたディスプレイは、モノクロディスプレーであった。画素は、単一ローとカラム電極対によって制御される単一放射エリアを有する。色画素は、図６Ａ及び６Ｂで示すように実施されるだろう。図６Ａは、分離したレッド（Ｒ）８２０、グリーン（Ｇ）８２２、そして、ブルー（Ｂ）８２４サブピクセル有する単一画素を示す。３つのサブピクセル８２０、８２２と８２４は、各々がそれぞれのカラム電極（図示せず）有し、それは、それぞれ、バイア８１０、８１２と８１４によって、エレクトロニクスセクションに接続されるだろう。本発明の例示的な実施形態で、バイア８１０、８１２と８１４のうちの１つだけが、与えられた画素の範囲内で形成される。少なくとも１つのバイアが各カラム電極のために存在する限り、至当な接続性は、達成されるだろう。単一ロー電極（図示せず）は、３つのサブ画素のすべてのものによって使用される。このロー
電極は、そして、想像線で示すバイア８１６によってエレクトロニクスセクションに結合する。三重のサブピクセル構造の幾何学は、ｄSH（サブピクセルの高さ）、ｄSW（サブピクセルの幅）とｄe（アクティブサブピクセルエリアから画素エリアのエッジへの距離）によって定義される。本発明の１つの例示的な実施形態に対して、これらの寸法は、画素ピッチ（Ｐ）に関して表１で与えられる。
【００７９】
表１
ｄSH      ．５Ｐ
ｄSW      ．１６Ｐ
ｄe      ．２５Ｐ
その基板層の範囲内の電極のための数接点層がバイアの数によって拘束されない点に留意する必要がある。マルチプル接点は、単一バイアから枝分かれするだろう。
【００８０】
図６Ｂは、代わりのカラー画素構造を示す。この構造は、４つのサブピクセル素子、８３０、８３２、８３４と８３６を含む。１つの例示的な実施形態で、これらのサブピクセル素子、８３０と８３６のうちの２つは、刺激されるとグリーン光を発し、一方、他の２つの画素素子、８３２と８３４は各々レッドでブルー光を発する。この構造は４倍サブ−画素として知られている。構造は、２つのグリーンサブピクセルを使用する。それは、カラーディスプレイの輝度情報のより多くが、レッド又はブルー画素のいずれかよりもグリーン画素であるからである。このように、２つのグリーンサブピクセルの使用は、より明るいディスプレイをできる。或いは、画素８３０と８３６は両方ともレッドであるかブルー画素であるだろう。いくつかの表示技術で、レッド又はブルー画素材料によって発される光の量は、グリーン画素によって発される光の量より少ないだろう。この場合、画素８３０と８３６に両方を各々のレッド又はブルー画素で作ることは、全体的な表示の濃淡を改良するだろう。いくつかの表示技術で、その他に、又は加えて、レッド、ブルー又はグリーンで、別の色を使用することが望ましいことが企図される。図６Ｂで示す画素構造は、２つのロー電極（図示せず）と２つのカラム電極（図示せず）を使用する。ロー電極は、バイア８１６’及び８１８（想像線で示す）によってエレクトロニクスセクションに結合し、カラム電極はバイア８１０’及び８１２’によってエレクトロニクスセクションに接続される。四倍の広さのサブピクセル構造の幾何学は、寸法ｄSH（サブピクセルの高さ）、ｄSW（サブピクセルの幅）、ｄe（アクティブサブピクセルエリアから画素エリアのエッジへの距離）、そして、ｄSI隣接のサブピクセルの間で距離によって定義される。これらの値は、本発明の例示的な実施形態に対して、表２で定義される。
【００８１】
表２
ｄSH    ．２５Ｐ
ｄSW    ．２５Ｐ
ｄe     ．１２５Ｐ
ｄSI    ．２５Ｐ
図６Ａ及び６Ｂが、水平及び垂直方向で等しい距離ｄeとｄSIを示す一方、これらの値が異なるだろうことが企図される。図６Ａと６Ｂで示す例示的な画素構造は、両方とも、ほぼ画素エリアの２５のパーセントをカバーしているアクティブ画素部分を有し、ほぼ２５のパーセントの画素アパーチャーを生じる。この値は、例示的なだけである。本発明は、両方のより大きく及びより小さな画素アパーチャーを企図する。
【００８２】
図７は、本発明に従う例示的なセルフ整列タイルアセンブリ構造の展開前面図である。図７で、フレーム１４１０は複数のバネ素子１４１８を含む。更に、パワー、タイミングとデータ信号は、それぞれのフレキシブルコネクタ１４１６によって個々のタイルに導かれる。コネクタ１４１６は、また、フロート−ガラスフロントプレート（図示せず）と接触するためにタイルを前に押すために行動するだろう。コネクタ１４１６は、ワイヤリングハーネス１４２２を通してパワー、データとタイミング信号を受信するために接続する。図７で示す発明の例示的な実施形態で、タイルの各々は、各々のフレキシブルコネクタ１４１６のフレーム１４１０内で取り付けられる。タイルのロー又はカラムが完全に組み立てられるとき、フレーム１４１０のばね１４１８は、タイルを破線ボックス１４２０によって示すエリアに制限するのに役立つ。タイルの全てがフレーム１４１０に組み立てられるとき、ばね１４１８はアラインメントでタイルを保持するように作用する。セルフ整列構造を増加するために、各タイルのエッジは、相補パターン（図示せず）で形成され、隣接のタイルのパターンが一致し、整列してタイルを保持する。例えば、タイルの対向したエッジは、相補鋸歯があるエッジでパターニングされ、それは、１つの位置だけで各タイルを隣接のタイルとかみ合うことができる。タイルが２つのパーツで形成されるならば、これらのエッジパターンがディスプレイセクションの上で又はエレクトロニクスセクションの上で作られるだろうことが、企図される。ディスプレイセクションに対してエッジ製造を単純化するので、エレクトロニクスセクションだけの上でエッジパターンを作ることは望ましい。タイルが単一基板の上で形成されるならば、基板は、相補エッジパターンで形成されるだろう。
【００８３】
図８〜１３は、タイル１２０がコンポジットタイル張りのディスプレイ１００を形成するために接合される例示的な他の方法を示す。明確さのために、タイル張りのディスプレイにタイルの間の物理的なギャップがある。この物理的なギャップをビューアーに見えないようにすることは望ましい。この前後関係で見えないことは、ギャップで散乱させ又は屈折するだろう画素によって発せられた光が、ビューアーによって見ることができず、ビューアーが物理的なギャップを検出することを可能にする外部見通し線は存在しないことを意味する。
【００８４】
しかし、ＣＲＴ又はプロジェクションディスプレイを使用している最新技術のタイル張りのディスプレイは、物理的なギャップを隠すために個々のディスプレイの間で縦仕切りを使用する。これらの縦仕切りは、オブザーバーに見え、それらがイメージの連続性を壊すため、ビューアーに好ましくない。従って、ギャップを見えなくするあらゆる構造が、より大きいイメージの連続性を壊さないことが望ましい。
【００８５】
タイル張り又はタイル張りされていないディスプレイで一般に見いだされる他の構造は、ブラックマトリクスである。ブラックマトリクスは、ディスプレーコントラストを増加させるために、これらのエリアで環境光を吸収するために画素のアクティブ部分の間で置かれるブラックラインから製造されるだろう。例えば、ＣＲＴのフロントスクリーン上の蛍光体の間で又は液晶ディスプレイに対して定義される画素位置の間で、ブラックマトリクスラインは、見いだされるだろう。タイル張りのディスプレイで、ブラックマトリクスラインは、縦仕切りより通常小さくて、画素の平面に通常置かれる。ブラックマトリクスラインが周期的で、画素の間で置かれるので、それらはイメージの連続性を壊す傾向がない。
【００８６】
本発明は、タイル張りのディスプレイに取り入れられるだろう光学構造を使用し、タイルの間で物理的なギャップをブラックマトリクスから見分けがつかなくし、従ってビューアーに見えなくする。この構造の説明図を、図１３と１３Ａで示す。図１３は、部分的に組み立てられたディスプレイデバイスの切取透視図である。図１３Ａは、図１３で示すディスプレイデバイスの部分の詳細を示す。図１３で示す構造の主要なコンポーネントは、フレーム２０１４、例えばガラス又はプラスチックの透明シート２０２０、ブラックマトリクスを形成する複数のブラックライン２０１０及びディスプレイを形成するタイル１２０である。光学のインテグレータ構造の主な特長は、ブラックライン２０１０のパターンであり、それは、それらが等しい幅と画素ピッチと等しいスペーシングを有するという点においてブラックマトリクスラインに似ている。これらのブラックライン２０１
０は、タイル１２０の間のギャップ２０１２の両側にそれらの画素を含むディスプレイの全ての画素の間に位置するように整列するだろう。ブラックラインの光学のインテグレータパターンは、また、いくつかの光学のインテグレータ構造のブラックラインのディスプレイタイルの間のギャップの上部の上で位置し、それらの鮮明度をブロックする点で縦仕切りに似ている。組み立てられるとき、タイル１２０のガラス製の基板５３２は、透明シート２０２０の後ろの表面の上で、ブラックライン２０１０に隣接して配置され、集積構造を形成する。
【００８７】
従来のブラックマトリクスと違い、ディスプレイタイルを集積化するための開示された光学構造は、タイル１２０のビューアー側の上で、画素（縦仕切り構造のような）を含んでいる平面より上に置かれ、ディスプレイタイルと接触する、ブラックラインでパターニングされている。縦仕切りと違い、光学的集積構造２０２０のブラックラインは、縦仕切りをカバーするブラックラインが本質的にブラックマトリクスを形成するブラックラインと同じ幅であるように比較的狭い。このように、開示された構造は、同時にブラックマトリクスと縦仕切りの機能を提供するが、縦仕切りは、このように、ラインはビューアーに見えない。それは、光学的インテグレータ構造２０２０のパターンでの全てのラインが本質的に同じものであって、実際上見分けがつかないからである。従って、視聴者は単にブ
ラックラインの均等なパターンを見る。
【００８８】
図１３で示す光学のインテグレータ構造をより容易に説明するために、分離した縦仕切りを使用するタイルを接合する方法を最初に述べる。図８は、本発明によれば、縦仕切りでつながれた２枚のタイル１２０の部分の横断面である。タイルの各々は、タイル構造１５１０のガラス製の基板５３２と残りを含む。例示的なタイルは、ガラス製の基板５３２の底面にすぐ近くに位置するアクティブディスプレー材料１５１４を含む。例示的なタイルも、ブラックマトリクスの部分を形成する縦仕切り１５１２とブラックライン１５１３を含む。
【００８９】
図９は、従属する発明に従うディスプレイデバイスの用途に適切な、例示的な縦仕切り１５１２の透視図である。縦仕切り１５１２は、ブラック材料から形成され又はプリント又はペイントされたブラックであろう上面１６１０を含む。縦仕切りがディスプレイデバイスの上でアーチファクトを作らないことを確実にするために、縦仕切りの上面がサイズ、色と光沢でブラックストライプにしっかりと適合させることは、望ましい。縦仕切り１５１２も、明るい色の材料（例えば白）から望ましく形成される側表面１６１２を有する底部ステムを含む。或いは、縦仕切りの底部ステムは透明で、フロートガラス基板５３２のそれと近い屈折率を有するだろう。縦仕切りの近くで散乱するあらゆる光がタイルの内部で画素の中で散乱する光と同じ特性を有するように、縦仕切りの底部ステムが明るい色であるか又は透明であることは、望ましい。光が、中心の近くよりもタイルの端
に異なって散乱する場合、例えば、エッジは表示されたイメージでの低減された輝度のバンドとして見えるだろう。縦仕切りの上部バーの下側１６１４と横の表面１６１２のうちの１つ以上は、それが接合する２枚のタイルに、縦仕切り１５１２を付けるために接着材で覆われているだろう。これらの表面の全てが接着材で覆われているならば、縦仕切りは、ディスプレイデバイスにタイルを接合するために使用されるだろう。
【００９０】
放射ディスプレイのガラス基板の前面上で、ブラックストライプ又は縦仕切りに対して最適の配置を決定するために、ディスプレイによって発される光の特性を理解することは役に立つ。図１０は、底面１７１０と上面１７１２を含む例示的なガラス基板５３２の横断面を示す。多数の代表的な光学的光、１７１４、１７１６及び１７１８が、底面１７１０の上点から発することを示す。いくつかの光線１７１４はガラスを出る、そして、いくつかの光線１７１８は上面から完全に内部に反射されて、ガラスのシートにトラップされる。基板５３２の上面１７１２と平行な角度で屈折する光線１７１６が光線のこれらの２つの型光線の間の変換点にある。
【００９１】
変換点にある光線１７１６の入射角は、臨界角と呼ばれている（θc）。臨界角より小さい角度で表面１７１２に到達する光は、ガラスを出て、臨界角がより大きい角で表面１７１２に到達している光は全体的に内部に反射される。臨界角は、方程式（１）で示すガラス製の基板５３２の屈折率（ｎglass）に依存する。
【００９２】
θc  ＝  Ｓｉｎ-1（１／ｎglass）    （１）
本発明の例示的な実施形態で、ｎglass  ＝  １．５５、θc≒４０°である。
【００９３】
タイル張りのディスプレイは、アレイで置かれるタイルでできており、タイルの間のギャップにわたる画素の間のスペーシングがディスプレイタイルの範囲内の画素の間のピッチに実質的に同じものであるようになっている。このように、ディスプレータイルエッジは、最後の画素の中心からの０．５のピッチ距離（又はわずかに少ない）である。臨界角のため、ガラスのシートの内部の点から発される光は最高でもｄc  ＝  ｔglass  Ｔａｎ（θc）の横方向距離を移動することができる。なお、ｔglassはガラスの厚さである。従って、ギャップ領域のあらゆる部分からの光は、ギャップ領域の上に幅Ｗm．  ＞  ２ｄcのブラックストライプを置くことによってブロックされるだろう。そのようなブラックストライプを、図１１の縦仕切り１５１２の上部に示す。光学部品の対称のため、同じブラックストライプは、ギャップ領域を見えるようにすることからあらゆる外部光
線をブロックする。このように、このブラックストライプはギャップ領域をオブザーバーに見えなくする。実際問題として、ブラックストライプは、ギャップのあらゆる有限幅に対して２ｄcよりわずかに広い必要があるだろう。
【００９４】
再び、図１３と１３Ａにおいて示す構造に言及すると、個々のタイルは、分離した縦仕切りでつながれる必要はない。その代わりに、タイルは、光学の集積構造２０２０の後面上に、ギャップが幅Ｗm．を有するブラックストライプの上に、直接に配置されるように直接に組み立てられるだろう。図１３と１３Ａで示すように、例示的な光学の集積構造２０２０は、構造の表面のブラックラインがタイルのガラス製の基板５３２と接触している状態でタイルのアレイの上部上に配置される。ブラックラインの中心は、タイル間のギャップで整列し、ギャップ領域が、オブザーバーによって見られることがないようになっている。本発明のこの実施形態は分離した縦仕切りを必要としないが、タイルが縦仕切り１５１２によって接続されるならば、積分構造２０２０は、縦仕切りの上面１６１０をカバーするブラックラインを含むだろう。この場合、タイル１２０の上面と積分構造
２０２０の後ろの表面の間であらゆるギャップを最小にするために可能な限り、縦仕切りの上部バーを狭くすることは望ましいだろう。或いは、縦仕切り１５１２はブラックマトリクスラインで積分構造２０２０上へ組み立てられるだろう。この構成で、縦仕切りはタイル１２０が合成ディスプレイを形成するために挿入されるポケットを形成する。この構造は、接着材を使用積分構造２０２０に直接に縦仕切りを接着し、次に、ディスプレイにタイルを挿入する前に接着材をクロスバー１６１０の下側とステムの側に加えるすることによって形成されるだろう。
【００９５】
タイル内ギャップをカバーするために使用される縦仕切りを形成する光学的積分構造２０２０のブラックラインは、代表的なブラックマトリクスラインより広い傾向があり、タイルのエッジの近くの画素から発するいくらか又は全ての光をブロックするだろう。光の最大の量が通過することができるようにし、更に、組み立てられたディスプレイデバイスであらゆるアーチファクト歪みを避けるために、積分構造２０２０のブラックストライプとディスプレイタイルと、望ましく特に特定の関係を有するように設計されている。
【００９６】
図１２は、２つの画素領域を含む画素の横断面を示す。ガラス製の基板５３２の底の放射する領域１９１０は、幅ｄpを有する。ガラス製のセクションを出ることができて、見るために有効である光線は、幅ｗ  ＝  ２ｄc  ＋ｄpを有するエリアで、ガラス５３２の上部を出る。ディスプレイタイルは、等しく、Ｐ（画素ピッチ）として知られた間隔をあけた画素のアレイを有する。従って、全ての見える光をブロックするためには、ブラックマトリクスが幅Ｗm  ＜  Ｐ−ｄp−２ｄcを有することが望ましい。図１２で示す寸法は、ブラックマトリクスストライプが完全にギャップを隠して、まだ放出光をブロックしないケースを表す。
【００９７】
ブラックマトリクスを形成するブラックストライプ及び縦仕切りの上部バーによって適合される２つの幅の基準がある。それは、Ｗm  ＞  ２ｄc（ギャップを隠すため）とＷm  ＜  Ｐ−ｄp−２ｄc（画素からブロッキング光を避けるため）である。最も望ましい解決は最も大きいガラス厚さによる設計点であり、そこで、両方の基準が適合する。その設計点は、ガラスの厚さがＰ（画素ピッチ）の０．１５倍、及び、ブラックストライプの幅が画素ピッチの０．２５倍であるときである。その条件に一致するためにディスプレイタイルとブラックマトリクスストライプを設計することは、大きいエリアディスプレーを作る結果になり、光学の集積構造の後に個々のタイルを集積化することによって個々のタイルが、検出されることができないタイル内ギャップを有する結果を有する。
【００９８】
ガラス製の基板５３２の厚さとブラックストライプの幅が上で述べられる基準を満たすとき、ディスプレイの前で直接にビューアーの方へ導かれる光（例えば標準的な角度から見ること）はブロックされず、より大きな視角からの光は、ブロックされない。ガラス製の基板５３２の厚さ及び／又はブラックストライプの幅が上記の基準より大きなとき、ディスプレイの前で直接にビューアーの方へ導かれる光（例えば標準的な角度から見ること）はブロックされず、しかし、より大きな視角からのいくつかの光は、ブロックされるだろう。
【００９９】
先に述べたように、本発明の例示的な実施形態で、タイルの画素は、ほぼ２５％のアパーチャーを有し、バイアのための画素内の余地がカラム電極との電気的なコンタクトを作ることができるようになっている。このように、発明の例示的な実施形態で、ｄpはほぼＰ／２である。この比較的小さなアパーチャーも、利点を有する。それは、インタータイルギャップを隠すことをより容易にすることと、比較的大きいストライプブラックマトリクスがディスプレイのコントラストを改良することができることである。
【０１００】
無反射コーティングで集積構造２０２０のビューアー−側を覆うこと、及び／又は環境光アブソーバー又は、光学の集積構造２０２０が作成される材料（例えばガラス又はプラスチック）の内部又はその表面上のカラーフィルターを加えることによってコントラストが更に改良されるだろうことが企図される。
【０１０１】
集積構造２０２０がビューアー側表面の上で拡散コーティングを含むだろうことが企図される。このディフューザは、個々の画素とブラックマトリクス構造の鮮明度を低減している画素の明白なサイズを拡大する。このように、ディフューザは表示されたイメージの粗さを低減するために作用するだろう。これは、特に比較的大きい画素を有するか、又はそれはより小さな画素を有するが、ディスプレイデバイスに近接して見られるように設計されているディスプレイデバイスに対して有意であるだろう。画素構造の鮮明度が低減されるだろう他の方法は四倍の広さの画素構造（例えば図６Ｂで示すそれ）を使用することである。そこにおいて、間隔をあけられた単一カラーサブピクセルは単一色画素を形成する。
【０１０２】
集積構造２０２０も、ディスプレイタイルを整列させて、取り付ける単純な方法を提供する。特に、集積構造２０２０のパターンは、タイルを配置するために、例えばモアレパターンを使用して、画素と正確に整列するだろう。次に、タイルは光学上クリアな接着材で構造２０２０の上へ取り付けられるだろう。
【０１０３】
図１４〜１６は、ビデオタイルの温度管理を改良するための例示的な方法を示す。多くのディスプレイ材料の出力強度は熱に敏感であるので、温度管理が問題となる。基板の電子部品は、ビデオタイルの動作中に熱を生成する。この熱を放散することができないとき、タイルは暖かくなり、タイルの出力特性が変化する。タイルが熱をよく伝導するものなら、これは大きな問題にならないだろう。こういった全体的な加熱の場合、熱の生成を補償することは可能だろう。又は、全てのタイルが均一に熱くなるならば、その変化は気づかれないだろう。より大きな問題となるのは、基板が貧弱な熱伝導体であり、個々の電子部品によって、ディスプレイにホットスポット（タイルの包囲部分よりかなり熱い小さな領域）が生じるときである。ホットスポットの問題は、貧弱な熱伝導率を有する基板上にタイルが直接作成される場合により顕著となるものであるが、この構造のタイルに特有なものでもある。いくつかのケースで、ホットスポットは十分に小さく、補われる範囲である。他のケースでは、補償は難しく、これらのホットスポットを避けるステップが望まれる。
【０１０４】
図１４は、単一基板２１０１の上に製造される例示的なビデオタイルの側面図である。この実施形態で、画素構造２１０３は、基板と透明前面パネル２１０２の一方とにはさまれる。基板の反対側で、エレクトロニクス２１０４は、例外的に長いリード２１０５によって基板に接続される。そのような長いリードで電子回路を基板に接続させることによって、本発明のこの実施形態は、電子回路から基板への熱伝達を低減し、それによって基板上でのホットスポットを避けるものである。ここで、ホットスポットは、画素の性能に影響を及ぼす可能性がある。
【０１０５】
図１５Ａは、基板表面でホットスポットを避けるために使用される本発明の例示的な他の実施形態を例証する。図１５Ａで、基板２１０１は、もう一度基板と透明前面パネル２１０２に挟まれる画素２１０３を有する。この実施形態では、基板の上で直接に取り付けられるフィン構造２２０１によって、エレクトロニクス２１０４が基板の表面から切り離される。
【０１０６】
図１５Ｂは、フィン構造の上へ取り付けられたエレクトロニクス２１０４を含むこのフィン構造２２０１の平面図を示す。電気的にフィン構造を基板に接続させるために使用される伝導トレース２２０３とバイア２２０２もまた、この図に見ることができる。フィン構造は放熱器として作用し、熱を放散し、それによってビデオタイルのより一様な性能を確実にして基板でのホットスポットの形成を防ぐ。
【０１０７】
図１６は、本発明の例示的な他の実施形態を例証する。そこで、単一基板２１０１、透明前面パネル２１０２及び画素２１０３は、図１４と１５Ａにおいて示された前の２つの実施形態の場合と同じ機能を有する。本発明のこの実施形態で、フレキシブル基板２３０１は、単一基板の背面に接続された。フレキシブル基板２３０２の一端は、基板の表面から離れるように曲げられた。フレキシブル基板のこの部分上に、エレクトロニクス２１０４が取り付けられる。これは、基板でホットスポットを軽減するためにもう一度行われる。
【０１０８】
本発明の実施形態は、ＯＬＥＤディスプレイデバイスに関して説明されたが、他のタイプのディスプレイデバイスで同様のコンセプトが実施されることが意図される。添付の請求項によって定められるように、本発明の範囲から逸脱しない多くの他の修正が存在することは、当該技術に熟練した者に理解されるだろう。
【図面の簡単な説明】
【０１０９】
【図１】２枚のタイルが除去された大領域ディスプレイデバイスの前部の平面図である。
【図１Ａ】図１で示した大領域ディスプレイに対する、好適なタイルの裏面の斜視図である。
【図１Ｂ】図１で示した大領域ディスプレイに対する、好適なタイルの前面の斜視図である。
【図２】図２は、図１Ａと１Ｂで示すタイルのために、好適な画像情報処理と駆動回路のブロック図である。
【図３】図３は、図１Ａと１Ｂで示すタイルを実施するために使用されるだろう代替構造を図で示す分解斜視図である。
【図４】図４は、図３で示す構造を有しているタイルのバック平面図である。
【図４Ａ】図４Ａは、図３で示す構造を有している４枚のタイルの部分のために、例示的なピクセルレイアウトを示すピクセル図である。
【図５】図５は、構造を有している４枚のタイルの部分のために、代わりの例示的なピクセルレイアウトを示すピクセル図である。
【図６Ａ】図６Ａは、分離したサブピクセルを含む単色ピクセル構造の前部の平面図である。
【図６Ｂ】図６Ｂは、分離したサブピクセルを含む代替単色ピクセル構造の前部の平面図である。
【図７】図７は、図１で示すタイル張りのディスプレイの用途に、好適な例示的な取り付け方法を図で示す分解等角図である。
【図８】図８は、隣接のタイルを接合する例示的な方法を図で示す図１で示した一部のタイル張りのディスプレイの切取側面平面図である。
【図９】図９は、図８で示した接合方法の用途に、好適な縦仕切りの斜視図である。
【図１０】図１０は、タイルのためのブラックマトリックスを形成する方法を説明するための有効な構造を有するタイルのピクセルのガラスプレートの切取側面平面図である。
【図１１】図１１は、タイルが図９で示す縦仕切り等によって接合されることができる方法を示す２枚の隣接のタイルの一部のガラスプレートの切取側面平面図である。
【図１２】図１２は、ディスプレイのためにブラックマトリックスを形成する方法を説明するために有効な２枚の隣接のタイルの２つの隣接のピクセルのガラスプレートの切取側面平面図である。
【図１３】図１３は、例示的な取り付け方法を説明するために有効な図１で示すタイル張りのディスプレイとタイル張りのディスプレイのためのブラックマトリックスの例示的な実現形態の部分分解斜視図である。
【図１３Ａ】図１３Ａは、図１３で示した一部部分分解斜視図の詳細図である。
【図１４】図１４は、熱放散を改良し且つディスプレイでホットスポットを軽減するためにエレクトロニクスが表面から持ち上がった例示的なビデオタイルの側面図である。
【図１５Ａ】図１５Ａは、熱放散を改良し且つディスプレイでホットスポットを軽減するためにフィン構造を利用した例示的なビデオタイルの側面図である。
【図１５Ｂ】図１５Ｂは、図１５Ａでのフィン構造の上面図である。
【図１６】図１６は、熱放散を改良し且つディスプレイでホットスポットを軽減するためにフレキシブル回路基板を利用した例示的なビデオタイルの側面図である。
【図１７Ａ】図１７Ａは、ガラス基板の同じ側面に接続されているディスプレイセクションとエレクトロニクスセクションを有する例示的なビデオがタイルの第１の層の上面図である。
【図１７Ｂ】図１７Ｂは、図１７Ａの例示的なビデオタイルの２つの層の上面図である。
【図１７Ｃ】図１７Ｃは、図１７Ａの例示的なビデオタイルの３つの層の上面図である。
【図１７Ｄ】図１７Ｄは、図１７Ａの例示的なビデオタイルの４つの層の上面図である。
【図１７Ｅ】図１７Ｅは、図１７Ａの例示的なビデオタイル５つの層の上面図である。
【図１７Ｆ】図１７Ｆは、図１７Ａの完全な例示的なビデオタイルの上面図である。
【図１】
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【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図４Ａ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１３Ａ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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