(57)【特許請求の範囲】
【請求項１】
ソース線およびウェル線を正の電圧にバイアスさせることにより、負の閾値セルの読み出しおよびベリファイが可能な不揮発性半導体記憶装置であって、
前記負の閾値セルの読み出し時およびベリファイ時に、セレクトゲートに、正の閾値セルの読み出し時の電圧に前記バイアスさせた分の正の電圧を加えたセレクトゲート電圧を印加する電圧制御回路を有し、
前記電圧制御回路は、少なくとも二段階に分けて、前記セレクトゲートの立ち上げを行い、前記セレクトゲートの一段階目の立ち上げを、前記ソース線が立ち上がる前か、前記ソース線の立ち上げと同時に行い、前記セレクトゲートの二段階目の立ち上げを、前記ソース線が立ち上がった後に行うことを特徴とする不揮発性半導体記憶装置。
【請求項２】
さらに、前記負の閾値セルの読み出し時およびベリファイ時に、非選択ワード線にワード線電圧を与えるワード線電圧発生回路を備え、
前記ワード線電圧発生回路は、少なくとも二段階に分けて、前記非選択ワード線の立ち上げを行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記電圧制御回路の、前記セレクトゲートの一段階目の立ち上げ時のセレクトゲート電圧は、正の閾値セルの読み出し時のセレクトゲート電圧に等しく、前記セレクトゲートの二段階目の立ち上げ時のセレクトゲート電圧の増加分は、ソース線およびウェル線をバイアスさせた分の正の電圧に等しいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記電圧制御回路は、前記セレクトゲートの一段階目の立ち上げを、前記ソース線が立ち上がる前に行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するもので、たとえば、負の閾値セルからのデータの読み出しが可能なＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、電気的にデータの書き換え（書き込みおよび消去）が可能で、高密度化および大容量化に適した不揮発性の半導体記憶装置として、よく知られている。このＮＡＮＤ型フラッシュメモリにおいて、ソース線およびウェル線の電圧を０Ｖに設定する従来の読み出し方式（正の閾値セルの読み出し（正電位読み出し）／Ｐｏｓｉｔｉｖｅ  Ｌｅｖｅｌ  Ｓｅｎｓｅ）では、読み出し動作の始めにセレクトゲートの電圧を４Ｖ付近まで一挙に立ち上げるようにしている。
【０００３】
これに対し、負の閾値セルの読み出し（負電位読み出し／Ｎｅｇａｔｉｖｅ  Ｌｅｖｅｌ  Ｓｅｎｓｅ）では、読み出し時に、ソース線およびウェル線を正の電圧（たとえば、１Ｖ）にバイアスさせるようにしている（たとえば、特許文献１参照）。すなわち、多値データ（たとえば、８値以上／３ビット以上）の書き込みなどにより、負の閾値セルが存在するＮＡＮＤ型フラッシュメモリの場合、選択ワード線（ＷＬ）の電圧を０Ｖ付近に設定する（非選択ワード線の電圧は６Ｖ程度に設定）。その状態で、ソース線およびウェル線を正の電圧にバイアスさせる。これにより、負の閾値セルの読み出しおよびベリファイが行われる。
【０００４】
このように、近年では、読み出し時およびベリファイ時にソース線およびウェル線を正の電圧にバイアスさせることで、負の閾値セルの安定した読み出しおよびベルファイを行うことが検討されている。ところが、正の閾値セルの読み出し時にセレクトゲートの電圧を４Ｖに設定するＮＡＮＤ型フラッシュメモリの場合、負の閾値セルの読み出し時およびベリファイ時には、セレクトゲートの電圧として４Ｖ以上が必要になる。しかしながら、負の閾値セルの読み出しおよびベリファイにおいて、セレクトゲートの電圧を制御する有効な方法は未だに確立されていない。
【０００５】
上記したように、ＮＡＮＤ型フラッシュメモリにおいては、負の閾値セルの読み出しおよびベリファイが試みられている。負の閾値セルの安定した読み出しおよびベリファイを可能にするため、負の閾値セルの読み出し時およびベリファイ時に、セレクトゲートの電圧を制御するのに有効な電圧制御回路の開発が望まれていた。
【特許文献１】米国特許出願公開第２００６／０１３３１５０  Ａ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記の問題点を解決すべくなされたもので、負の閾値セルの読み出し時およびベリファイ時にセレクトゲートの電圧を容易に制御でき、負の閾値セルの安定した読み出しおよびベリファイが可能な不揮発性半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
また、本願発明の一態様によれば、ソース線およびウェル線を正の電圧にバイアスさせることにより、負の閾値セルの読み出しおよびベリファイが可能な不揮発性半導体記憶装置であって、前記負の閾値セルの読み出し時およびベリファイ時に、セレクトゲートに、正の閾値セルの読み出し時の電圧に前記バイアスさせた分の正の電圧を加えたセレクトゲート電圧を印加する電圧制御回路を有し、前記電圧制御回路は、少なくとも二段階に分けて、前記セレクトゲートの立ち上げを行い、前記セレクトゲートの一段階目の立ち上げを、前記ソース線が立ち上がる前か、前記ソース線の立ち上げと同時に行い、前記セレクトゲートの二段階目の立ち上げを、前記ソース線が立ち上がった後に行うことを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００９】
上記の構成により、負の閾値セルの読み出し時およびベリファイ時にセレクトゲートの電圧を容易に制御でき、負の閾値セルの安定した読み出しおよびベリファイが可能な不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった不揮発性半導体記憶装置の基本構成を示すものである。本実施形態では、二重（積層）ゲート構造を有するＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタによってメモリセルが構成されてなる、ＮＡＮＤ型フラッシュメモリを例に説明する。また、全ビット線選択センス方式とした場合について説明する。
【００１２】
図１に示すように、このメモリチップは、コア部と周辺回路部とを有している。コア部には、メモリセルアレイ１１、ロウデコーダ部２１、および、センスアンプ部２２などが設けられている。周辺回路部には、たとえば、ロウデコーダ部２１を制御するための、ＣＧドライバ２５、ＳＧＤドライバ２６、ＳＧＳドライバ２７、ＶＢＳＴドライバ２８、ＶＣＧＳＥＬドライバ２９、ＶＲＤＥＣドライバ３０、および、ＶＳＧバイアス回路３１などが設けられている。また、周辺回路部には、セルウェルドライバ３２およびセルソースドライバ３３が設けられている。
【００１３】
なお、本図においては、便宜上、コア制御駆動部、カラムデコーダ部、アドレス回路、高電圧発生回路、入出力（Ｉ／Ｏ）回路、および、制御回路を省略している。
【００１４】
メモリセルアレイ１１は複数のＮＡＮＤセル（メモリセルトランジスタ）を有し、たとえば、セルトランジスタごとに８値以上または３ビット以上の多値データ（書き込みデータ）を不揮発に記憶するものである。セルトランジスタは、書き込みの状態（レベル）に応じて、正または負の閾値セルとなる。メモリセルアレイ１１の詳細については、後述する。
【００１５】
ロウデコーダ部２１は、アドレス回路からのブロック選択信号（ＡＤＤＲＥＳＳ）を受けて、そのブロック選択信号に対応するブロックをメモリセルアレイ１１より選択する。そして、その選択ブロックのワード線（ＷＬ＜３１：０＞）に、動作に応じた適切な電圧を供給するものである。また、その選択ブロックのセレクトゲート（選択トランジスタＳＧＴＤ，ＳＧＴＳ）に、動作に応じた適切な電圧を供給する。
【００１６】
センスアンプ部２２は複数のセンスアンプ（Ｓ／Ａ）を有し、選択セルトランジスタの状態（保持データ）の読み出しを行うものである。
【００１７】
セルウェルドライバ３２は、メモリセルアレイ１１におけるシャント領域１１ａを介して、セルウェル線の電圧を制御するものである。このセルウェルドライバ３２は、負の閾値セルの読み出し（負電位読み出し／Ｎｅｇａｔｉｖｅ  ｌｅｖｅｌ  ｒｅａｄ）時に、セルウェル線を正の電圧（たとえば、１Ｖ）にバイアスさせる。
【００１８】
セルソースドライバ３３は、メモリセルアレイ１１におけるシャント領域１１ａを介して、セルソース線（ＳＲＣ）を駆動するものである。このセルソースドライバ３３は、負の閾値セルの読み出し時に、セルソース線ＳＲＣを正の電圧（たとえば、１Ｖ）にバイアスさせる。
【００１９】
コア制御駆動部は、このメモリチップのコア部を制御するもので、メモリセルアレイ１１、ロウデコーダ部２１およびセンスアンプ部２２に、動作に応じた制御信号（制御パルスＢＳＴＯＮ）および動作に応じた適切な電圧（ＳＧＤＳ）を供給するドライバ回路である。
【００２０】
カラムデコーダ部は、アドレス回路からのカラム選択信号に応じて、メモリセルアレイ１１より選択されたカラム（センスアンプＳ／Ａ）とデータ線（図示していない）との接続を制御するものであって、入出力回路とセンスアンプＳ／Ａとの間で読み出しデータおよび書き込みデータの転送を行うものである。
【００２１】
アドレス回路は、チップの外部より入力されるアドレス情報と動作とに応じてブロック選択信号およびカラム選択信号を生成し、ブロック選択信号をロウデコーダ部２１に、カラム選択信号をカラムデコーダ部に、それぞれ供給するものである。
【００２２】
高電圧発生回路はチャージポンプ回路を含み、制御回路からの指示により、動作に応じた電圧を発生させてコア制御駆動部などに供給するものである。また、この高電圧発生回路は、たとえば、電圧ＶＰＧＭ、電圧ＶＰＧＭＨ、電圧ＶＵＳＥＬ、電圧ＶＣＧＲＶ、電圧ＶＲＥＡＤＨ、および、電圧ＶＳＧＤを生成する。因みに、電圧ＶＰＧＭは、プログラム電圧であって、プログラム（ライト）動作時に選択ワード線に印加される電圧である。電圧ＶＰＧＭＨは、電圧ＶＰＧＭをレベルシフタにより転送しうる電圧である。電圧ＶＵＳＥＬは、プログラム動作時には電圧ＶＰＡＳＳ、リード動作時およびベリファイ時には電圧ＶＲＥＡＤとなる（電圧ＶＰＡＳＳおよび電圧ＶＲＥＡＤは、ともに、各動作時に非選択ワード線に与えられる電圧である）。電圧ＶＣＧＲＶは、リード動作時およびベリファイ時に選択ワード線に与えられる電圧である。電圧ＶＲＥＡＤＨは、電圧ＶＲＥＡＤをレベルシフタにより転送しうる電圧である。電圧ＶＳＧＤは、たとえばＳＧＤドライバ２６に与えられる２．５Ｖ程度の電圧である。
【００２３】
入出力回路は、制御回路からの指示により、プログラム動作時には、チップのＩ／Ｏパッド（図示していない）から入力されたコマンド、アドレス情報、書き込みデータを取り込み、コマンドを制御回路に、アドレス情報をアドレス回路に、書き込みデータをデータ線上に、それぞれ出力するものである。また、リード動作時には、制御回路からの指示により、データ線上の読み出しデータをＩ／Ｏパッドに出力するものである。
【００２４】
制御回路は、チップの外部より入力されるコントロール信号を受けて、コア制御駆動部、アドレス回路、高電圧発生回路、および、入出力（Ｉ／Ｏ）回路を制御するものである。また、ＣＧドライバ２５、ＳＧＤドライバ２６、ＳＧＳドライバ２７、ＶＢＳＴドライバ２８、ＶＣＧＳＥＬドライバ２９、および、ＶＲＤＥＣドライバ３０における、ローカルポンプ（ＳＷＶＰＰまたはＳＷＶＰＡＳＳ）およびレベルシフタ（ＬＳＴＰまたはＬＳＨＶＸ）、および、ＶＳＧバイアス回路３１などを制御する。
【００２５】
ここで、書き込みデータはセルトランジスタに書き込まれて保持データとなり、その保持データがセルトランジスタより読み出されて読み出しデータとなる。
【００２６】
図２は、上記したメモリセルアレイ１１の構成例を示すものである。本実施形態の場合、たとえば直列に接続された３２個のメモリセルトランジスタＣＴ（ＣＴ＜３１：０＞）と、その両端に接続された選択トランジスタＳＧＴＤ，ＳＧＴＳとによって、それぞれＮＡＮＤセル列（ＮＡＮＤ  ｓｔｒｉｎｇ）ＮＣＳが構成されている。ＮＡＮＤセル列ＮＣＳは、メモリセルアレイ１１の構成単位である。メモリセルトランジスタＣＴのそれぞれは、二重ゲート構造を有するＭＯＳトランジスタによって構成されている。メモリセルトランジスタＣＴの制御ゲート電極ＣＧ（ＣＧ＜３１：０＞）には、それぞれ、ワード線ＷＬ（ＷＬ＜３１：０＞）が接続されている。
【００２７】
ＮＡＮＤセル列ＮＣＳの一端側の選択トランジスタＳＧＴＤは、ビット線ＢＬｉのいずれかに接続されている。選択トランジスタＳＧＴＤのゲート電極には、選択信号線ＳＧＤが共通に接続されている。ＮＡＮＤセル列ＮＣＳの他端側の選択トランジスタＳＧＴＳは、セルソース線ＳＲＣに共通に接続されている。選択トランジスタＳＧＴＳのゲート電極には、選択信号線ＳＧＳが共通に接続されている。ワード線ＷＬおよび選択信号線ＳＧＤ，ＳＧＳは、ロウデコーダ部２１にそれぞれ接続されている。ビット線ＢＬｉは、それぞれ、センスアンプＳ／Ａに接続されている。ワード線ＷＬおよび選択信号線ＳＧＤ，ＳＧＳを共有するｍ個のＮＡＮＤセル列ＮＣＳによって、ブロック（一単位）ＢＬＫｎが構成されている。
【００２８】
すなわち、メモリセルアレイ１１には、ｎ個のブロックＢＬＫが設けられている。各ブロックＢＬＫｎには、それぞれ、ビット線ＢＬｉを共有するｍ個のＮＡＮＤセル列ＮＣＳが設けられている。各ブロックＢＬＫｎのｍ個のＮＡＮＤセル列ＮＣＳは、ワード線ＷＬ（ＷＬ＜３１：０＞）および選択信号線ＳＧＤ，ＳＧＳを共有している。
【００２９】
なお、データの書き込みおよび消去は、選択されたメモリセルトランジスタＣＴの浮遊ゲート電極に対して、ＦＮトンネル電流を用いて電子を出し入れすることにより行われる。
【００３０】
図３は、ＣＧドライバ２５の構成例を示すものである。ＣＧドライバ２５の出力信号ＣＧ＜３１：０＞は、各ブロックＢＬＫｎのロウデコーダへの共通の入力信号となる。選択ブロックにおいては、対応するロウデコーダのトランスファーゲートがオンすることにより、出力信号ＣＧ＜３１：０＞がワード線ＷＬ（ＷＬ＜３１：０＞）に供給される。すなわち、ＣＧドライバ２５は、高電圧発生回路からの電圧ＶＣＧＳＥＬを選択ワード線ＷＬに、電圧ＶＵＳＥＬ（電圧ＶＰＡＳＳまたは電圧ＶＲＥＡＤ）をそれ以外の非選択ワード線ＷＬに、それぞれ印加するものである。非選択ブロックにおいては、対応するロウデコーダのトランスファーゲートがオフするので、出力信号ＣＧ＜３１：０＞はワード線ＷＬ（ＷＬ＜３１：０＞）には供給されない。
【００３１】
図４は、ＳＧＤドライバ２６の構成例を示すものである。このＳＧＤドライバ２６は、リード動作時および消去ベリファイ時に、ＶＳＧバイアス回路３１からのセレクトゲート電圧ＶＳＧを選択トランジスタＳＧＴＤに印加し、プログラム動作時および消去動作時に、高電圧発生回路からの電圧ＶＳＧＤを選択トランジスタＳＧＴＤに印加するものである。
【００３２】
図５は、ＳＧＳドライバ２７の構成例を示すものである。このＳＧＳドライバ２７は、リード動作時および消去ベリファイ時に、ＶＳＧバイアス回路３１からのセレクトゲート電圧ＶＳＧを選択トランジスタＳＧＴＳに印加し、消去動作時に電圧ＶＤＤを選択トランジスタＳＧＴＳに印加するものである。
【００３３】
図６は、ＶＢＳＴドライバ２８、ＶＣＧＳＥＬドライバ２９、および、ＶＲＤＥＣドライバ３０の構成例を示すものである。
【００３４】
ＶＢＳＴドライバ２８は、プログラム時には高電圧発生回路からの電圧ＶＰＧＭＨを、リード時には高電圧発生回路からの電圧ＶＲＥＡＤＨを、それぞれ電圧ＶＢＳＴとして出力するものである。この出力電圧ＶＢＳＴは、電圧ＶＣＧＳＥＬを転送するのに十分な電圧に設定されており、ＣＧドライバ２５およびＶＣＧＳＥＬドライバ２９の各レベルシフタＬＳＴＰに供給される。
【００３５】
ＶＣＧＳＥＬドライバ２９は、プログラム時には高電圧発生回路からのプログラム電圧ＶＰＧＭを、リード時には高電圧発生回路からの電圧ＶＣＧＲＶを、それぞれ電圧ＶＣＧＳＥＬとして出力するものである。この出力電圧ＶＣＧＳＥＬが、選択ワード線ＷＬに印加される電圧となる。
【００３６】
ＶＲＤＥＣドライバ３０は、プログラム時には高電圧発生回路からの電圧ＶＰＧＭＨを、リード時には高電圧発生回路からの電圧ＶＲＥＡＤＨを、それぞれ電圧ＶＲＤＥＣとして出力するものである。この出力電圧ＶＲＤＥＣは、ロウデコーダ部２１に供給される。
【００３７】
図７は、ＶＳＧバイアス回路３１の構成例を示すものである。ＶＳＧバイアス回路３１は、セレクトゲート電圧ＶＳＧを生成するものである。このＶＳＧバイアス回路３１で生成されたセレクトゲート電圧ＶＳＧが、ＳＧＤドライバ２６およびＳＧＳドライバ２７を介して、最終的にメモリセルアレイ１１の選択トランジスタＳＧＴＤ，ＳＧＴＳに供給される。
【００３８】
たとえば、制御回路からのＤＡＣ値に応じて可変抵抗器３１ａを制御することにより（ソースノードは電圧ＶＳＳ）、正の閾値セルの読み出し（正電位読み出し／Ｐｏｓｉｔｉｖｅ  ｌｅｖｅｌ  ｒｅａｄ）時には、選択トランジスタＳＧＴＤ，ＳＧＴＳに４Ｖ程度の電圧（セレクトゲート電圧ＶＳＧ）が一挙に印加されるようにする。一方、負の閾値セルの読み出し時には、たとえば最終的に、選択トランジスタＳＧＴＤ，ＳＧＴＳに５Ｖ程度のセレクトゲート電圧（正の閾値セルの読み出し時のセレクトゲート電圧ＶＳＧにセルソース線ＳＲＣのバイアス分の電圧を加えた電圧）ＶＳＧが印加されるようにする。
【００３９】
また、負の閾値セルの読み出しの場合には、選択トランジスタＳＧＴＤ，ＳＧＴＳを、少なくとも二段階に分けてプリチャージする。たとえば、最初は選択トランジスタＳＧＴＤ，ＳＧＴＳが最終レベルの電圧（この例の場合、５Ｖ）よりも低い電圧となるように、選択トランジスタＳＧＴＤ，ＳＧＴＳに４Ｖ程度のセレクトゲート電圧ＶＳＧが印加されるようにする。そして、セルウェル線およびセルソース線ＳＲＣの各電圧を立ち上げた後、選択トランジスタＳＧＴＤ，ＳＧＴＳの電圧が最終レベルの電圧となるように、選択トランジスタＳＧＴＤ，ＳＧＴＳに５Ｖ程度のセレクトゲート電圧ＶＳＧが印加されるようにする。こうして、最終的に、二段階目のプリチャージによって、選択信号線ＳＧＤ，ＳＧＳの電圧を、最終レベルの５Ｖ程度にまで立ち上げる。リードディスターブを避けるため、最初に選択トランジスタＳＧＴＤ，ＳＧＴＳに印加されるセレクトゲート電圧ＶＳＧは、通常のリード動作時に用いられるセレクトゲート電圧ＶＳＧと同程度（この例の場合、４Ｖ）が望ましい。
【００４０】
なお、本実施形態の場合、ＶＳＧバイアス回路３１には、たとえば制御回路によって制御されるスイッチングトランジスタ３１ｂ，３１ｃが設けられており、負の閾値セルの読み出し時に、ソースノードをセルソース線電圧ＣＥＬＳＲＣに切り替えることにより、実際のセルソース線電圧ＣＥＬＳＲＣをバイアス分の電圧として加算したセレクトゲート電圧ＶＳＧを生成することが可能な回路構成となっている。すなわち、負の閾値セルの読み出しにおいて、セルトランジスタＣＴの温度依存性をキャンセルするために、セルソース線電圧ＣＥＬＳＲＣに温度依存性をもたせることが考えられる。このＶＳＧバイアス回路３１によれば、セレクトゲート電圧ＶＳＧを、自動的に、温度依存性をもつセルソース線電圧ＣＥＬＳＲＣに追随させることが可能となる。
【００４１】
図８（ａ）および図８（ｂ）は、上記したＶＳＧバイアス回路３１の、負の閾値セルの読み出し時の動作を説明するために示すものである。図８（ａ）は、ＤＡＣ値を切り替えることにより、二段階に分けて選択トランジスタＳＧＴＤ，ＳＧＴＳをプリチャージするようにした場合の例である。この例の場合、ソースノードは電圧ＶＳＳに固定され、ＤＡＣ値（ｎ０／ｎ１）を切り替えることにより、セレクトゲート電圧ＶＳＧが二段階（ＶＳＧ＿ｐｒｅ，ＶＳＧ）に切り替えられる。
【００４２】
これに対し、図８（ｂ）は、ソースノードを切り替えることにより、二段階に分けて選択トランジスタＳＧＴＤ，ＳＧＴＳをプリチャージするようにした場合の例である。この例の場合、ＤＡＣ値はｎ０に固定され、スイッチングトランジスタ３１ｂ，３１ｃによってソースノードを電圧ＶＳＳからセルソース線電圧ＣＥＬＳＲＣに切り替えることにより、セレクトゲート電圧ＶＳＧが二段階（ＶＳＧ＿ｐｒｅ，ＶＳＧ）に切り替えられる。
【００４３】
図９（ａ）および図９（ｂ）は、正の閾値セルの読み出しおよび負の閾値セルの読み出しにおける、セルウェル線ＷＥＬＬおよびセルソース線ＳＲＣの温度依存性について説明するために示すものである。なお、図９（ａ）は、正の閾値セルの読み出しにおける温度依存性を示すものであり、図９（ｂ）は、負の閾値セルの読み出しにおける温度依存性を示すものである。
【００４４】
図からも明らかなように、負の閾値セルの読み出し時、セルウェル線ＷＥＬＬおよびセルソース線ＳＲＣは温度依存性をもつ。このため、ソースノードをセルソース線電圧ＣＥＬＳＲＣに切り替えて選択トランジスタＳＧＴＤ，ＳＧＴＳをプリチャージするようにした場合（図８（ｂ）参照）、選択信号線ＳＧＤ，ＳＧＳに同様の温度依存性をもたせることが可能となる。つまり、選択信号線ＳＧＤ，ＳＧＳの電圧（セレクトゲート電圧ＶＳＧ）を、セルウェル線ＷＥＬＬの電圧およびセルソース線ＳＲＣの電圧ＣＥＬＳＲＣに連動させることができる。
【００４５】
次に、このＮＡＮＤ型フラッシュメモリでの、セルの読み出しおよびベリファイにおけるセレクトゲート電圧の制御について説明する。
【００４６】
図１０は、正の閾値セルの読み出しにかかる動作を説明するために示すものである。通常、正の閾値セルの読み出しでは、セルウェルドライバ３２およびセルソースドライバ３３により、セルウェル線ＷＥＬＬの電圧およびセルソース線ＳＲＣの電圧ＣＥＬＳＲＣを電圧ＶＳＳ（０Ｖ）に設定する。また、タイミングｔ１において、ＶＳＧバイアス回路３１は、選択状態の選択信号線ＳＧＤ，ＳＧＳの電圧を、ＳＧＤドライバ２６およびＳＧＳドライバ２７を介して、４Ｖ程度のセレクトゲート電圧ＶＳＧにより電圧ＶＳＳから一挙に立ち上げる。
【００４７】
一方、タイミングｔ１において、ＣＧドライバ２５は、非選択のワード線ＷＬ（制御ゲート電極ＣＧ）の電圧を、６Ｖ程度の電圧ＶＲＥＡＤにより徐々に立ち上げる。そして、非選択のワード線ＷＬの電圧が完全に立ち上がった後のタイミングｔ２において、センスアンプ部２２は、ビット線ＢＬの電圧が最終的に０．５Ｖ程度になるように、プリチャージを開始する。こうして、全ビット線選択センス方式による、正の閾値セルの読み出しが行われる。
【００４８】
図１１は、セルソース線ＳＲＣおよびセルウェル線ＷＥＬＬを正の電圧にバイアスさせる、負の閾値セルの読み出しおよびベリファイにかかる動作を説明するために示すものである。ここでは、負の閾値セルの読み出しにかかる動作を例に説明する。
【００４９】
負の閾値セルの読み出しでは、まず、タイミングｔ１において、セルウェルドライバ３２により、セルウェル線ＷＥＬＬの電圧を、電圧ＶＣＥＬＳＲＣ（たとえば、１Ｖ）にバイアスさせる。同じく、セルソースドライバ３３により、セルソース線ＳＲＣの電圧ＣＥＬＳＲＣを、電圧ＶＣＥＬＳＲＣ（たとえば、１Ｖ）にバイアスさせる。また、このタイミングｔ１において、ＣＧドライバ２５は、非選択のワード線ＷＬ（制御ゲート電極ＣＧ）の電圧を、セルソース線ＳＲＣおよびセルウェル線ＷＥＬＬのバイアス分の電圧（この場合、１Ｖ）を加算した、７Ｖ程度の電圧ＶＲＥＡＤにより徐々に立ち上げる（選択ワード線ＷＬの電圧は０Ｖ）。
【００５０】
一方、タイミングｔ１において、ＶＳＧバイアス回路３１は、まず一段階目のプリチャージとして、選択状態の選択信号線ＳＧＤ，ＳＧＳの電圧を、ＳＧＤドライバ２６およびＳＧＳドライバ２７を介して、４Ｖ程度のセレクトゲート電圧ＶＳＧ＿ｐｒｅにより立ち上げる。そして、セルソース線ＳＲＣおよびセルウェル線ＷＥＬＬの各電圧が完全に立ち上がった後のタイミングｔ２において、ＶＳＧバイアス回路３１は、選択信号線ＳＧＤ，ＳＧＳの電圧が最終レベルとなるように、二段階目のプリチャージを行う。すなわち、ＶＳＧバイアス回路３１は、さらに、選択状態の選択信号線ＳＧＤ，ＳＧＳの電圧を、セルソース線ＳＲＣおよびセルウェル線ＷＥＬＬのバイアス分の電圧（この場合、１Ｖ）を加算した、５Ｖ程度のセレクトゲート電圧ＶＳＧにより立ち上げる。
【００５１】
また、タイミングｔ２において、センスアンプ部２２は、ビット線ＢＬの電圧が最終的に１．５Ｖ程度になるように、プリチャージを開始する。こうして、全ビット線選択センス方式による、負の閾値セルの読み出しが行われる。
【００５２】
上記したように、負の閾値セルの読み出し時およびベリファイ時に、選択トランジスタＳＧＴＤ，ＳＧＴＳを、少なくとも二段階に分けてプリチャージするようにしている。すなわち、セルソース線ＳＲＣおよびセルウェル線ＷＥＬＬを正の電圧にバイアスさせる負の閾値セルの読み出しの場合、選択トランジスタＳＧＴＤ，ＳＧＴＳには、正の閾値セルの読み出し時のセレクトゲート電圧にセルソース線ＳＲＣのバイアス分の電圧を加えた、正の閾値セルの読み出し時よりも高いセレクトゲート電圧ＶＳＧを印加する必要がある。しかし、セルソース線ＳＲＣおよびセルウェル線ＷＥＬＬの各電圧が十分に立ち上がっていない状態で、選択トランジスタＳＧＴＤ，ＳＧＴＳに高いセレクトゲート電圧（この場合、５Ｖ）ＶＳＧが印加されると、選択トランジスタＳＧＴＤ，ＳＧＴＳのゲート酸化膜が高電圧ストレスによって破壊される可能性がある。逆に、セルソース線ＳＲＣおよびセルウェル線ＷＥＬＬの各電圧が十分に立ち上がった状態で、選択トランジスタＳＧＴＤ，ＳＧＴＳを立ち上げると、リードディスターブを生じるといった問題がある。つまり、全ビット線選択センス方式の場合、負の閾値セルの読み出しおよびベリファイにおいては、動作の始めにセレクトゲート電圧ＶＳＧを一挙に最終レベルの電圧まで立ち上げることができず、立ち上げのタイミングおよびセレクトゲート電圧の制御が必要である。
【００５３】
そこで、セルソース線ＳＲＣおよびセルウェル線ＷＥＬＬの各電圧が完全に立ち上がるまでは、たとえば、正の閾値セルの読み出し時のセレクトゲート電圧ＶＳＧと同じセレクトゲート電圧ＶＳＧ＿ｐｒｅによって、選択トランジスタＳＧＴＤ，ＳＧＴＳを立ち上げる。その後、セルソース線ＳＲＣおよびセルウェル線ＷＥＬＬが十分に立ち上がった状態で、最終レベルの電圧になるまで、さらに選択トランジスタＳＧＴＤ，ＳＧＴＳを立ち上げる。これにより、選択トランジスタＳＧＴＤ，ＳＧＴＳのゲート酸化膜が破壊されたり、リードディスターブを生じたりすることなしに、選択トランジスタＳＧＴＤ，ＳＧＴＳを確実に立ち上げることが可能となる。したがって、負の閾値セルの安定した読み出しおよびベリファイを実現できるようになるものである。
【００５４】
特に、選択トランジスタＳＧＴＤ，ＳＧＴＳのプリチャージを二段階とし、一段階目で、正の閾値セルの読み出し時のセレクトゲート電圧ＶＳＧと同じセレクトゲート電圧ＶＳＧ＿ｐｒｅにより、選択信号線ＳＧＤ，ＳＧＳを立ち上げるようにしている。これにより、負の閾値セルの読み出しおよびベリファイをより短い時間で実現できる。
【００５５】
なお、上記した第１の実施形態においては、負の閾値セルの読み出し時およびベリファイ時に、選択トランジスタＳＧＴＤ，ＳＧＴＳを二段階に分けてプリチャージするようにした場合を例に説明した。これに限らず、たとえば選択信号線ＳＧＤ，ＳＧＳを一挙に立ち上げるようにした場合にも、負の閾値セルの読み出しおよびベリファイを実現することは可能である。
【００５６】
図１２は、負の閾値セルの読み出しにおいて、読み出し動作の始めに、選択信号線ＳＧＤ，ＳＧＳを一挙に立ち上げるようにした場合を例に示すものである。すなわち、タイミングｔ１において、ＶＳＧバイアス回路３１は、選択状態の選択信号線ＳＧＤ，ＳＧＳの電圧を、ＳＧＤドライバ２６およびＳＧＳドライバ２７を介して、最終レベルとなる５Ｖ程度のセレクトゲート電圧ＶＳＧにより一挙に立ち上げる。この例の場合、選択トランジスタＳＧＴＤ，ＳＧＴＳのゲート酸化膜が高電圧ストレスに十分に耐えられるものであれば、選択トランジスタＳＧＴＤ，ＳＧＴＳを二段階に分けてプリチャージせずとも、負の閾値セルの安定した読み出しを実現できる。
【００５７】
図１３は、負の閾値セルの読み出しにおいて、セルウェル線ＷＥＬＬおよびセルソース線ＳＲＣを立ち上げた後に、選択信号線ＳＧＤ，ＳＧＳを一挙に立ち上げるようにした場合を例に示すものである。すなわち、タイミングｔ２において、ＶＳＧバイアス回路３１は、選択状態の選択信号線ＳＧＤ，ＳＧＳの電圧を、ＳＧＤドライバ２６およびＳＧＳドライバ２７を介して、最終レベルとなる５Ｖ程度のセレクトゲート電圧ＶＳＧにより一挙に立ち上げる。この例の場合、発生するリードディスターブの影響が十分に小さいものであれば、選択トランジスタＳＧＴＤ，ＳＧＴＳを二段階に分けてプリチャージせずとも、負の閾値セルの安定した読み出しを実現できる。
【００５８】
［第２の実施形態］
図１４は、本発明の第２の実施形態にしたがった、負の閾値セルの読み出しおよびベリファイにかかる動作を説明するために示すものである。本実施形態の場合、セルソース線ＳＲＣおよびセルウェル線ＷＥＬＬを正の電圧にバイアスさせる、負の閾値セルの読み出し時およびベリファイ時において、選択トランジスタＳＧＴＤ，ＳＧＴＳとほぼ同時に、ワード線ＷＬ（制御ゲート電極ＣＧ）を二段階に分けてプリチャージするようにしている。なお、以下では、第１の実施形態に示した構成のＮＡＮＤ型フラッシュメモリにおいて、負の閾値セルの読み出しにかかる動作を例に説明する。
【００５９】
つまり、負の閾値セルの読み出しでは、まず、タイミングｔ１において、セルウェルドライバ３２により、セルウェル線ＷＥＬＬの電圧を、電圧ＶＣＥＬＳＲＣ（たとえば、１Ｖ）にバイアスさせる。同じく、セルソースドライバ３３により、セルソース線ＳＲＣの電圧ＣＥＬＳＲＣを、電圧ＶＣＥＬＳＲＣ（たとえば、１Ｖ）にバイアスさせる。
【００６０】
一方、タイミングｔ１において、ＶＳＧバイアス回路３１は、まず一段階目のプリチャージとして、選択状態の選択信号線ＳＧＤ，ＳＧＳの電圧を、ＳＧＤドライバ２６およびＳＧＳドライバ２７を介して、４Ｖ程度のセレクトゲート電圧ＶＳＧ＿ｐｒｅにより立ち上げる。そして、セルソース線ＳＲＣおよびセルウェル線ＷＥＬＬの各電圧が完全に立ち上がった後のタイミングｔ２において、ＶＳＧバイアス回路３１は、選択信号線ＳＧＤ，ＳＧＳの電圧が最終レベルとなるように、二段階目のプリチャージを行う。すなわち、ＶＳＧバイアス回路３１は、さらに、選択状態の選択信号線ＳＧＤ，ＳＧＳの電圧を、セルソース線ＳＲＣおよびセルウェル線ＷＥＬＬのバイアス分の電圧（この場合、１Ｖ）を加算した、５Ｖ程度のセレクトゲート電圧ＶＳＧにより立ち上げる。
【００６１】
また、タイミングｔ１において、ＣＧドライバ２５は、非選択のワード線ＷＬの電圧を、一段階目のプリチャージとして、６Ｖ程度の電圧ＶＲＥＡＤ＿ｐｒｅにより立ち上げる。そして、タイミングｔ２において、ＣＧドライバ２５は、非選択のワード線ＷＬの電圧が最終レベルとなるように、二段階目のプリチャージを行う。すなわち、ＣＧドライバ２５は、さらに、非選択のワード線ＷＬの電圧を、セルソース線ＳＲＣおよびセルウェル線ＷＥＬＬのバイアス分の電圧（この場合、１Ｖ）を加算した、７Ｖ程度の電圧ＶＲＥＡＤにより立ち上げる（選択ワード線ＷＬの電圧は０Ｖ）。
【００６２】
また、タイミングｔ２において、センスアンプ部２２は、ビット線ＢＬの電圧が最終的に１．５Ｖ程度になるように、プリチャージを開始する。こうして、全ビット線選択センス方式による、負の閾値セルの読み出しが行われる。
【００６３】
図１５は、６Ｖ程度の電圧ＶＲＥＡＤ＿ｐｒｅおよび７Ｖ程度の電圧ＶＲＥＡＤを生成するための、ＶＲＥＡＤ出力回路（ポンプ）の構成例を示すものである。ＶＲＥＡＤ出力回路ＶＣは、たとえば、ＶＲＥＡＤポンプＶＣａ、差動アンプＶＣｂ、電圧選択スイッチＴ＜０＞〜Ｔ＜３＞、および、抵抗素子ＲＬ，ＲＢ＜０＞〜ＲＢ＜３＞を有している。このＶＲＥＡＤ出力回路ＶＣは、電圧選択スイッチＴ＜０＞〜Ｔ＜３＞を切り替えることにより、４パターンの電圧ＶＲＥＡＤを生成できるように構成されている。
【００６４】
たとえば、抵抗素子ＲＬの抵抗値を３８０ＫΩ、抵抗素子ＲＢ＜０＞の抵抗値を６７．１ＫΩ、抵抗素子ＲＢ＜１＞の抵抗値を１１．６ＫΩ、抵抗素子ＲＢ＜２＞の抵抗値を１６．４ＫΩ、抵抗素子ＲＢ＜３＞の抵抗値を２５．０ＫΩとし、基準電圧ＶＲＥＦを１．２Ｖとする。すると、電圧ＶＲＥＡＤは、下記数１の式（１），（２）より与えられる。
【数１】
0005148355.tif 000002
【００６５】
つまり、電圧選択スイッチＴ＜０＞をオンした場合にはＶＲＥＡＤポンプＶＣａより電圧ＶＲＥＡＤとして５Ｖの電圧が、電圧選択スイッチＴ＜１＞をオンした場合には６Ｖの電圧ＶＲＥＡＤが、電圧選択スイッチＴ＜２＞をオンした場合には７Ｖの電圧ＶＲＥＡＤが、電圧選択スイッチＴ＜３＞をオンした場合には８Ｖの電圧ＶＲＥＡＤが、それぞれ出力される。
【００６６】
本実施形態によれば、簡単な回路の追加により、負の閾値セルの読み出し時におけるリードディスターブを緩和させることが可能となる。すなわち、タイミングｔ１では、ＶＲＥＡＤ出力回路ＶＣの電圧選択スイッチＴ＜１＞をオンして６Ｖの電圧ＶＲＥＡＤ（ＶＲＥＡＤ＿ｐｒｅ）を出力させ、タイミングｔ２では、電圧選択スイッチＴ＜２＞をオンして７Ｖの電圧ＶＲＥＡＤを出力させる。このように、負の閾値セルの読み出し時において、非選択ワード線ＷＬをも二段階に分けてプリチャージすることにより、全ビット線選択センス方式でのリードディスターブを緩和できるようになる。
【００６７】
なお、上記した各実施形態においては、いずれも、全ビット線選択センス方式のＮＡＮＤ型フラッシュメモリを例に説明した。これに限らず、たとえばビット線シールド方式のＮＡＮＤ型フラッシュメモリにも適用できる。
【００６８】
図１６は、ビット線シールド方式のＮＡＮＤ型フラッシュメモリを例に、負の閾値セルの読み出しおよびベリファイにかかる動作を説明するために示すものである。このビット線シールド方式の場合も、選択トランジスタＳＧＴＤ，ＳＧＴＳを、少なくとも二段階に分けてプリチャージする。ただし、ＶＳＧバイアス回路３１は、タイミングｔ２において、一度、選択信号線ＳＧＳの電圧のみを電圧ＶＳＳに落とす。その後、選択信号線ＳＧＳの電圧が最終レベルとなるように、二段階目のプリチャージを行って、選択信号線ＳＧＳの電圧を、セルソース線ＳＲＣおよびセルウェル線ＷＥＬＬのバイアス分の電圧（この場合、１Ｖ）を加算した、５Ｖ程度のセレクトゲート電圧ＶＳＧにより立ち上げる。
【００６９】
このように、ビット線シールド方式の場合であっても、負の閾値セルの読み出しおよびベリファイにおいて、安定した読み出しおよびベリファイを実現できる。
【００７０】
また、上記した各実施形態において、負の閾値セルの読み出しおよびベリファイにおけるセレクトゲート電圧ＶＳＧの制御は、選択トランジスタＳＧＴＤ，ＳＧＴＳを一段階もしくは二段階に分けてプリチャージする場合に限らない。たとえば、選択トランジスタＳＧＴＤ，ＳＧＴＳを、三段階もしくはそれ以上に分けてプリチャージするようにしてもよい。
【００７１】
また、ＮＡＮＤ型フラッシュメモリに限らず、たとえば、多値データを記憶するＮＯＲ型のフラッシュメモリなどにも適用できる。
【００７２】
また、一段階目の選択信号線ＳＧＤ，ＳＧＳの立ち上げは、セルソース線ＳＲＣの立ち上げと同時か、それ以前に行うものであってもよい。
【００７３】
なお、請求項の記載に関連して、本発明の不揮発性半導体記憶装置はさらに以下の態様をとり得る。たとえば、
１．  ソース線およびウェル線を正の電圧にバイアスさせることにより、負の閾値セルの読み出しおよびベリファイが可能な不揮発性半導体記憶装置であって、
前記負の閾値セルの読み出し時およびベリファイ時に、セレクトゲートに、正の閾値セルの読み出し時の電圧に前記バイアスさせた分の正の電圧を加えたセレクトゲート電圧を印加する電圧制御回路を有する。
【００７４】
２．  上記１．において、前記電圧制御回路は、前記ソース線が立ち上がる前に、前記セレクトゲートの立ち上げを行う。
【００７５】
３．  上記１．において、前記電圧制御回路は、前記ソース線の立ち上げと同時に、前記セレクトゲートの立ち上げを行う。
【００７６】
４．  上記１．において、前記電圧制御回路は、前記ソース線が立ち上がった後に、前記セレクトゲートの立ち上げを行う。
【００７７】
５．  上記１．において、前記電圧制御回路は、少なくとも二段階に分けて、前記セレクトゲートの立ち上げを行う。
【００７８】
６．  上記５．において、前記電圧制御回路は、前記セレクトゲートの一段階目の立ち上げを、ソース線が立ち上がる前か、ソース線の立ち上げと同時に行い、前記セレクトゲートの二段階目の立ち上げを、ソース線が立ち上がった後に行う。
【００７９】
７．  上記６．において、前記電圧制御回路の、前記セレクトゲートの一段階目の立ち上げ時のセレクトゲート電圧が、前記セレクトゲートの二段階目の立ち上げ時のセレクトゲート電圧の増加分よりも大きい。
【００８０】
８．  上記７．において、前記電圧制御回路の、前記セレクトゲートの一段階目の立ち上げ時のセレクトゲート電圧は、正の閾値セルの読み出し時のセレクトゲート電圧に等しく、前記セレクトゲートの二段階目の立ち上げ時のセレクトゲート電圧の増加分は、ソース線およびウェル線をバイアスさせた分の正の電圧に等しい。
【００８１】
９．  上記１．において、さらに、前記負の閾値セルの読み出し時およびベリファイ時に、非選択ワード線にワード線電圧を与えるワード線電圧発生回路を備え、
前記ワード線電圧発生回路は、少なくとも二段階に分けて、前記非選択ワード線の立ち上げを行う。
【００８２】
１０．  上記１．において、前記不揮発性半導体記憶装置は、全ビット線選択センス方式のＮＡＮＤ型フラッシュメモリである。
【００８３】
１１．  上記１．において、前記不揮発性半導体記憶装置は、ビット線シールド方式のＮＡＮＤ型フラッシュメモリである。
【００８４】
１２．  上記１．において、前記セレクトゲートは、前記負の閾値セルのドレイン側セレクトゲートとソース側セレクトゲートとを含み、
前記電圧制御回路は、前記ドレイン側セレクトゲートおよび前記ソース側セレクトゲートを同時に立ち上げる。
【００８５】
１３．  ソース線およびウェル線を正の電圧にバイアスさせることにより、負の閾値セルの読み出しおよびベリファイが可能な不揮発性半導体記憶装置であって、
前記負の閾値セルの読み出し時およびベリファイ時に、セレクトゲートに、正の閾値セルの読み出し時の電圧に前記バイアスさせた分の正の電圧を加えたセレクトゲート電圧を印加する電圧制御回路を有し、
前記電圧制御回路は、少なくとも二段階に分けて、前記セレクトゲートの立ち上げを行う。
【００８６】
１４．  上記１３．において、前記電圧制御回路は、前記セレクトゲートの一段階目の立ち上げを、前記ソース線が立ち上がる前か、前記ソース線の立ち上げと同時に行い、前記セレクトゲートの二段階目の立ち上げを、前記ソース線が立ち上がった後に行う。
【００８７】
１５．  上記１４．において、前記電圧制御回路の、前記セレクトゲートの一段階目の立ち上げ時のセレクトゲート電圧が、前記セレクトゲートの二段階目の立ち上げ時のセレクトゲート電圧の増加分よりも大きい。
【００８８】
１６．  上記１５．において、前記電圧制御回路の、前記セレクトゲートの一段階目の立ち上げ時のセレクトゲート電圧は、正の閾値セルの読み出し時のセレクトゲート電圧に等しく、前記セレクトゲートの二段階目の立ち上げ時のセレクトゲート電圧の増加分は、ソース線およびウェル線をバイアスさせた分の正の電圧に等しい。
【００８９】
１７．  上記１３．において、さらに、前記負の閾値セルの読み出し時およびベリファイ時に、非選択ワード線にワード線電圧を与えるワード線電圧発生回路を備え、
前記ワード線電圧発生回路は、少なくとも二段階に分けて、前記非選択ワード線の立ち上げを行う。
【００９０】
１８．  上記１３．において、前記不揮発性半導体記憶装置は、全ビット線選択センス方式のＮＡＮＤ型フラッシュメモリである。
【００９１】
１９．  上記１３．において、前記不揮発性半導体記憶装置は、ビット線シールド方式のＮＡＮＤ型フラッシュメモリである。
【００９２】
２０．  上記１３．において、前記セレクトゲートは、前記負の閾値セルのドレイン側セレクトゲートとソース側セレクトゲートとを含み、
前記電圧制御回路は、前記ドレイン側セレクトゲートおよび前記ソース側セレクトゲートを同時に立ち上げる。
【００９３】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリの構成例を示すブロック図。
【図２】図１に示したＮＡＮＤ型フラッシュメモリの、メモリセルアレイにおけるＮＡＮＤセル列の構成図。
【図３】図１に示したＮＡＮＤ型フラッシュメモリの、ＣＧドライバの構成図。
【図４】図１に示したＮＡＮＤ型フラッシュメモリの、ＳＧＤドライバの構成図。
【図５】図１に示したＮＡＮＤ型フラッシュメモリの、ＳＧＳドライバの構成図。
【図６】図１に示したＮＡＮＤ型フラッシュメモリの、ＶＢＳＴドライバ、ＶＣＧＳＥＬドライバ、および、ＶＲＤＥＣドライバの構成図。
【図７】図１に示したＮＡＮＤ型フラッシュメモリの、ＶＳＧバイアス回路の構成図。
【図８】図７に示したＶＳＧバイアス回路の、負の閾値セルの読み出し時の動作を説明するために示すタイミングチャート。
【図９】正の閾値セルの読み出し、および、負の閾値セルの読み出しにおける温度依存性について説明するために示す図。
【図１０】正の閾値セルの読み出しにかかる動作を説明するために示すタイミングチャート。
【図１１】負の閾値セルの読み出しおよびベリファイにかかる動作を説明するために示すタイミングチャート。
【図１２】負の閾値セルの読み出しおよびベリファイにかかる、他の動作を説明するために示すタイミングチャート。
【図１３】負の閾値セルの読み出しおよびベリファイにかかる、さらに別の動作を説明するために示すタイミングチャート。
【図１４】本発明の第２の実施形態にしたがった、負の閾値セルの読み出しおよびベリファイにかかる動作を説明するために示すタイミングチャート。
【図１５】本発明の第２の実施形態にしたがった、ＶＲＥＡＤ出力回路の構成例を示す回路図。
【図１６】ビット線シールド方式のＮＡＮＤ型フラッシュメモリを例に、負の閾値セルの読み出しおよびベリファイにかかる動作を説明するために示すタイミングチャート。
【符号の説明】
【００９５】
１１…メモリセルアレイ、２１…ロウデコーダ部、２２…センスアンプ部、３１…ＶＳＧバイアス回路、ＣＴ０〜ＣＴ３１…メモリセルトランジスタ、ＳＧＴＤ，ＳＧＴＳ…選択トランジスタ、ＷＬ０〜ＷＬ３１…ワード線、ＢＬｉ…ビット線、ＳＲＣ…セルソース線、ＷＥＬＬ…セルウェル線、ＶＳＧ…セレクトゲート電圧。
【図１】
0005148355.tif 000003
【図２】
0005148355.tif 000004
【図３】
0005148355.tif 000005
【図４】
0005148355.tif 000006
【図５】
0005148355.tif 000007
【図６】
0005148355.tif 000008
【図７】
0005148355.tif 000009
【図８】
0005148355.tif 000010
【図９】
0005148355.tif 000011
【図１０】
0005148355.tif 000012
【図１１】
0005148355.tif 000013
【図１２】
0005148355.tif 000014
【図１３】
0005148355.tif 000015
【図１４】
0005148355.tif 000016
【図１５】
0005148355.tif 000017
【図１６】
0005148355.tif 000018