(57)【特許請求の範囲】
【請求項１】
半導体基板の表面部に離間して形成されたソース・ドレイン拡散層と、前記ソース・ドレイン拡散層の間のチャネル上に形成され電荷蓄積層を含む積層絶縁膜と、前記積層絶縁膜の上に形成されたゲート電極と、を有し、前記電荷蓄積層に電荷を注入することによりデータの記憶状態を変化させる不揮発性半導体記憶装置の駆動方法であって、
前記電荷蓄積層に、データの記憶状態を変化させるため電子を注入する前毎に、前記ゲート電極の電位が前記半導体基板よりも高くなるように前記半導体基板と前記ゲート電極との間に電位差を与え、続いてゲート電極の電位が前記半導体基板の電位よりも低くなるように前記半導体基板と前記ゲート電極との間に電位差を与えることを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項２】
前記ゲート電極の電位が前記半導体基板よりも高くなるように前記半導体基板と前記ゲート電極との間に前記電位差を与え、続いてゲート電極の電位が前記半導体基板の電位よりも低くなるように前記半導体基板と前記ゲート電極との間に前記電位差を与えることは、前記電荷蓄積層内に電子と、正孔と、を混在させることを含むことを特徴とする請求項１記載の不揮発性半導体記憶装置の駆動方法。
【請求項３】
前記電荷蓄積層に、前記データの記憶状態を変化させるため前記電子を注入した後に、前記ゲート電極よりも前記半導体基板の電位が高い電位差を、前記半導体基板と前記ゲート電極との間に与え、前記電子を保持することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置の駆動方法。
【請求項４】
半導体基板の表面部に離間して形成されたソース・ドレイン拡散層と、
前記ソース・ドレイン拡散層の間のチャネル上に形成され電荷蓄積層を含む積層絶縁膜と、
前記積層絶縁膜の上に形成されたゲート電極と、
前記電荷蓄積層に電荷を注入することによってデータの記憶状態を制御する制御回路と、
を備え、
前記制御回路は、請求項１〜３のいずれか１つに記載の駆動方法を実行することを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記積層絶縁膜は、前記半導体基板側に設けられた第１の絶縁膜と、前記ゲート電極側に設けられた第２の絶縁膜と、第１の絶縁膜と前記第２の絶縁膜との間に設けられた前記電荷蓄積層と、を有することを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁膜電荷蓄積層を有するトランジスタ型メモリセルを用いた不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
浮遊ゲートを有するＮＡＮＤ型フラッシュメモリにおいては、昨今の微細化の進行に伴い、浮遊ゲート自体の厚みにより隣接メモリセル間の干渉が顕著になる問題が生じたり、セル間の絶縁膜埋め込みが困難となってきている。
【０００３】
こうした浮遊ゲート型フラッシュメモリ特有の問題を回避すべく、いわゆるＭＯＮＯＳ型フラッシュメモリが提案されている（例えば、特許文献１、２）。「ＭＯＮＯＳ」とは、Metal(金属)-Oxide(酸化膜)-Nitride(シリコン窒化膜)-Oxide(酸化膜)-Silicon構造を略したものである。シリコン窒化膜に代表される電荷蓄積層中に存在する離散トラップに電荷を捕獲させることによってデータの記憶状態を変化させる点が特徴である。酸化膜と同様に電荷蓄積層も絶縁膜であり、薄膜形成が可能であるため、上記の浮遊ゲート型フラッシュメモリで生じる問題を解消できる。また、電荷蓄積層中の離散トラップの数量やトラップの深さが電荷注入時の捕獲効率や電荷保持能力に影響があるため、シリコン窒化膜以外にも金属酸化膜の適用やプロセス条件の策定が進められている。
【０００４】
ＭＯＮＯＳ型フラッシュメモリにおいては、離散トラップに電荷を捕獲するため、データの記憶状態は離散トラップの位置ならびに捕獲された電荷の位置に左右される。同様に、電荷の捕獲効率は、電荷捕獲前の電荷蓄積層中の電荷分布に左右される。また、電荷保持状態においては、捕獲された電荷分布が電荷蓄積層中で再分布化することにより、データの記憶状態が変化する効果も存在する。
【０００５】
しかしながら、ＭＯＮＯＳ型フラッシュメモリにおいては、データの記憶状態を変化させたりデータを読み出す操作として、従来の浮遊ゲート型フラッシュメモリと同様の操作を採用してきたため、電荷蓄積層中の電荷分布を電気的に制御する、ＭＯＮＯＳ型フラッシュメモリ特有の方法については検討がなされてこなかった。すなわち、電荷蓄積層中の電荷分布の制御によって生じる電荷の捕獲効率への効果や、データの記憶状態の保持への効果がいまだ検討されておらず、電荷分布を電気的に制御する方法がいまだ確立していない。
【特許文献１】特開２００５−０１１４９０号公報
【特許文献２】米国特許出願公開第２００５／０００６６９８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように、従来のＭＯＮＯＳ型フラッシュメモリにおいては、電荷蓄積層中の電荷分布を電気的に制御する手法がいまだ確立してないのが現状である。  
本発明は、上記事情を考慮してなされたもので、電荷蓄積層中の電荷分布を電気的に制御することによって、効率のよい書き込みや消去あるいはデータの保持を可能とした不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体基板の表面部に離間して形成されたソース・ドレイン拡散層と、前記ソース・ドレイン拡散層の間のチャネル上に形成され電荷蓄積層を含む積層絶縁膜と、前記積層絶縁膜の上に形成されたゲート電極と、を有し、前記電荷蓄積層に電荷を注入することによりデータの記憶状態を変化させる不揮発性半導体記憶装置の駆動方法であって、前記電荷蓄積層に、データの記憶状態を変化させるため電子を注入する前毎に、前記ゲート電極の電位が前記半導体基板よりも高くなるように前記半導体基板と前記ゲート電極との間に電位差を与え、続いてゲート電極の電位が前記半導体基板の電位よりも低くなるように前記半導体基板と前記ゲート電極との間に電位差を与えることを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
【００１１】
また、本発明の他の一態様によれば、半導体基板の表面部に離間して形成されたソース・ドレイン拡散層と、前記ソース・ドレイン拡散層の間のチャネル上に形成され電荷蓄積層を含む積層絶縁膜と、前記積層絶縁膜の上に形成されたゲート電極と、前記電荷蓄積層に電荷を注入することによってデータの記憶状態を制御する制御回路と、を備え、前記制御回路は、上述した駆動方法を実行することを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１２】
本発明によれば、保持を前提にして電荷を注入する場合には、書込み/消去の速度が向上し、電荷の保持を行う場合には、データの保持特性が向上する不揮発性半導体記憶装置の駆動方法および不揮発性半導体記憶装置が提供される。
【発明を実施するための最良の形態】
【００１３】
本発明は、電荷蓄積層を含む積層絶縁膜によって構成されたメモリセルを有する不揮発性半導体記憶装置に対して適用可能である。そのなかでも、ＭＯＮＯＳ型フラッシュメモリは薄膜形成が可能である点と、薄膜形成によって隣接セル間の干渉が低減できる点と、電荷蓄積層の上下に絶縁膜（例えばシリコン酸化膜）が形成されているために、捕獲した電荷が放出されにくい点と、によって本発明が好適である。なお、離散トラップを有する電荷蓄積層を含む積層絶縁膜によって構成された、その他のメモリセルにも適用可能である。例えば、ＭＮＯＳ（Metal-Nitride-Oxide-Silicon）型、あるいはＭＯＮＳＮＯＳ（Metal-Oxide-Nitride-Silicon-Nitride-Oxide-Silicon）型などの構造を有するメモリセルにも広く本発明は適用可能である。
【００１４】
以下、本発明の詳細をＮチャネル型のＭＯＮＯＳ型メモリセルを例にとって説明する。なお、Ｎチャネル型に限らずＰチャネル型にも適用可能である。その場合には、ソース・ドレインあるいは半導体基板の不純物を逆極性とし、半導体基板とゲート電極に印加する電圧を交換すればよい。
【００１５】
以下、本発明の各実施の形態について図面を参照しつつ説明する。  
本発明の不揮発性メモリの駆動方法及び不揮発性メモリに関わる実施の形態について、ここではＮチャンネル型ＭＯＮＯＳ型メモリセルを例にとって説明する。
【００１６】
図１は、本発明の第１の実施の形態に係る不揮発性メモリの駆動方法を適用して形成されるＭＯＮＯＳ型メモリセルの電荷分布を表す模式図である。  
また、図２は、本実施形態が適用されるＭＯＮＯＳ型メモリセルの構造を例示する断面図である。
【００１７】
図１及び図２に示すＭＯＮＯＳ型メモリセルは、Ｐ型不純物がドーピングされた半導体基板１の上に形成されている。ここで言う半導体基板の形態とは、Ｐ型ウェルやＰ型半導体層（たとえばＳＯＩ（Silicon On Insulator）層）あるいはＰ型のポリシリコン層などを含む。
【００１８】
図１に表したように、半導体基板１の上に、電荷蓄積層３Ｂを含む積層絶縁膜３が堆積されている。その上にゲート電極４が形成されている。電荷蓄積層３Ｂは離散トラップを有しており、注入された電荷を捕獲する機能がある。離散トラップは空間的に分布しており、電荷蓄積層中に、あるいは半導体基板１側の絶縁膜３Ａ側界面付近に、もしくはゲート電極４側の絶縁膜３Ｃ側界面付近に分布している。電荷蓄積層の代表的な材料は窒化シリコン膜であるが、離散トラップの密度が高い金属酸化膜などに置き換え可能である。また、離散トラップを有する複数の材料を積層して電荷蓄積層を構成することも可能である。同様に、電荷蓄積層の中に離散トラップを有していない絶縁層や導電体層を有する構成も可能である。
【００１９】
電荷蓄積層の材料として適用可能な材料としては、酸窒化シリコン(ＳｉＯＮ)、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ)、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミネート（ＬａＡｌＯ３）、など様々な材料が適用可能である。また、積層した電荷蓄積層の例を挙げるならば、窒化シリコンを“Ｎ”、酸化アルミニウムを“Ａ”、ハフニアを主要元素に含む材料を“Ｈ”、ランタンを主要元素に含む材料を“Ｌ”、と表記すれば、ＮＡ、ＮＨ、ＮＬ、ＮＡＮ、ＮＨＮ、ＮＬＮ、ＮＨＡ、ＮＡＬ、ＡＨＬ（いずれも順不定）、など様々な積層構造が適用可能である。
【００２０】
絶縁膜３Ａおよび絶縁膜３Ｃは、半導体基板１あるいはゲート電極４から電荷蓄積層３Ｂを電気的に分離して、電荷保持時に電荷蓄積層３Ｂ中の電荷を閉じ込める役割がある。絶縁膜３Ａおよび３Ｂは、電荷蓄積層３Ｂに対して電位障壁が高いほど電荷を閉じ込める効果が大きい。絶縁膜３Ａおよび３Ｂの代表的な材料は酸化シリコンであるが、電荷蓄積層３Ｂに対して電位障壁を有するならば他の材料に置き換えることも可能である。絶縁膜３Ａおよび絶縁膜３Ｃに適用可能な材料としては、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミネート（ＬａＡｌＯ３）、など様々な材料が適用可能である。
【００２１】
積層絶縁膜の上にゲート電極４が形成されており、ゲート電極４をマスクとして半導体基板１にＮ型の不純物をイオン注入することにより、ソース・ドレイン２が形成されている。  
図１（ａ）は、本実施形態において書込み前に形成される電荷分布を表し、図１（ｂ）は、本実施形態において消去前に形成される電荷分布を表す。
【００２２】
図１（ａ）に示す電荷分布を形成するにあたり、保持を前提にした電子の注入では、その電子の注入の前に、書込み動作（Ａ）と引き続き消去動作（Ｂ）を行う。以下、書込み動作（Ａ）と消去動作（Ｂ）の一連の工程を、以下「プリセット１」と称する。このとき、最初の書込み動作（Ａ）によって、電荷蓄積層３Ｂ中の離散トラップは電子で充満される。次の消去動作（Ｂ）によって、電子で充満された電荷蓄積層３Ｂ中の一部の離散トラップに正孔が捕獲される。具体的には、消去動作（Ｂ）によって、半導体基板１から正孔が注入される。その際、電荷蓄積層３Ｂの半導体基板１側の界面近傍に正孔が捕獲される。以上の書込み動作（Ａ）とその後の消去動作（Ｂ）によって、電荷蓄積層３Ｂ中には図１（ａ）のような電荷分布が形成される。つまり電荷蓄積層３Ｂのゲート電極４側の界面近傍に電子が、半導体基板１側の界面近傍に正孔が捕獲されている電荷分布である。そのため、書込みのためゲート電極４に電圧を印加したときに、電子が電荷蓄積層３Ｂの基板側に入りやすくなる。つまり、書き込みの効率を向上できる。消去動作（Ｂ）によって、電荷蓄積層３Ｂ中のすべての離散トラップを、正孔によって完全には充満しない点が特徴である。
【００２３】
図３は、本発明の第１の実施形態に係る不揮発性半導体駆動方法のシーケンスを示す工程図である。  
図３（ａ）は、書込み時の駆動方法の工程を示し、半導体基板１よりもゲート電極４の電位が相対的に高くなるように半導体基板１とゲート電極４との間に電位差を与え（ステップＳ１０１）、ゲート電極４よりも半導体基板１の電位が相対的に高くなるように半導体基板１とゲート電極４との間に電位差を与え（ステップＳ１０２）、しかる後に、書込み（ステップＳ１０３）を実行する。  
ステップＳ１０１は、書込み動作（Ａ）に相当し、ステップＳ１０２は消去動作（Ｂ）に相当し、これらは、上述のプリセット１に対応する。
【００２４】
図３（ｂ）は、消去時の駆動方法の工程を示し、ゲート電極４よりも半導体基板１の電位が相対的に高くなるように半導体基板１とゲート電極４との間に電位差を与える（ステップＳ１０６）、  半導体基板１よりもゲート電極４の電位が相対的に高くなるように半導体基板１とゲート電極４との間に電位差を与え（ステップＳ１０７）、しかる後に、消去（ステップＳ１０８）を実行する。  
ステップＳ１０６は消去動作（Ｃ）に相当し、ステップＳ１０７は書込み動作（Ｄ）に相当し、これらは、後述するプリセット２に対応する。
【００２５】
図４は、図３（ａ）に示した各ステップにおける、メモリセル中の電荷分布の変化を示す模式図である。  
ステップＳ１０１では、ゲート電極４の電位を半導体基板１よりも高くすることにより、図４（ａ）に表したように、電荷蓄積層３Ｂに対して半導体基板１の側から電子を注入する。メモリセルアレイでは、全てのメモリセルに一括して電子を注入することができる。  ステップＳ１０２では、半導体基板１の電位をゲート電極４よりも高くすることにより、図４（ｂ）に表したように、電荷蓄積層３Ｂの半導体基板１の側から正孔を注入する。このステップも、メモリセルアレイの全てのメモリセルに対し一括して行うことができる。ステップＳ１０３では、電荷蓄積層３Ｂの半導体基板１の側の界面近傍に正孔が存在する状態の個々のメモリセルに対して、図４（ｃ）に表したように、電荷蓄積層３Ｂに電子を注入して書込みを行う。
【００２６】
書込み動作（Ａ）および消去動作（Ｂ）に用いられる電圧と印加時間は、メモリセルの寸法に依存する。メモリセルが世代交代するにつれて、用いられる電圧と印加時間は変わってくるので任意である。ただし、書込み動作（Ａ）および消去動作（Ｂ）に用いられる電圧の設定は、絶縁膜３Ａへ付加される電気的な損傷を考慮する必要がある。好ましくは、絶縁膜３Ａに印加される電界が２０ＭＶ／ｃｍ以下であるとよい。より好ましくは、低電圧で、かつ高速に動作させるために、絶縁膜３Ａに印加される電界が１５ＭＶ／ｃｍ以下であり、印加時間が１０秒以下であるとよい。
【００２７】
上記電荷分布が形成されたときにおける、電子の注入による閾値の変動への効果について説明する。上記の電荷分布におけるメモリセルのフラットバンド電圧をＶＦＢとする。ゲート電極４にゲート電圧ＶＧが印加されたとき、絶縁膜３Ａには
【数１】
0005238208.tif 000002
の電界が印加される。ここで、φＳは半導体基板１の表面ポテンシャルであり、Ｔはメモリスタック全体の等価酸化膜厚(Equivalent Oxide Thickness : EOT 、以下EOTと略称を使う)である。（１）式の電界によって、半導体基板から注入される電子電流をＪ（Ｅ）とすると、微小時間Δｔの間に注入される電荷量はＪ（Ｅ）Δｔとなる。
【００２８】
図１（ａ）の電荷分布の状態において、半導体基板１から電子の注入を行うと、電荷蓄積層３Ｂのゲート電極４側の界面近傍の離散トラップは、既に電子が充満しているため、これ以上電子を捕獲しない。逆に、電荷蓄積層３Ｂの半導体基板１側の界面近傍には正孔が充満しているので、電子を捕獲することができる。上記のゲート電圧ＶＧをゲート電極４に印加することによって注入された電荷量Ｊ（Ｅ）Δｔが、電荷蓄積層３Ｂの半導体基板１側の界面近傍に捕獲されると、
【数２】
0005238208.tif 000003
だけ閾値変化が行われる。ここで、ｑは素電荷量であり、ε０は真空の誘電率であり、χＢ、εＢはそれぞれ電荷蓄積層３Ｂの膜厚、比誘電率であり、χＣ、εＣはそれぞれ絶縁膜３Ｃの膜厚、比誘電率である。閾値変化は、書込み時間に対し（２）式に従って変化する。
【００２９】
図５は、第１の実施の形態に係る閾値の時間変化を模式的に表すグラフ図である。  
（２）式に従う閾値変化は、図５の書込み曲線１で表される。  
対比するために、図１（ｂ）の電荷分布を参照する。図１（ｂ）では、電荷蓄積層３Ｂの半導体基板１側の界面近傍の離散トラップには電子が充満し、ゲート電極４側の界面近傍の離散トラップには正孔が充満している。このような電荷分布は、消去動作（Ｃ）に引き続き書込み動作（Ｄ）を行うことによって形成される。消去動作（Ｃ）と書込み動作（Ｄ）の一連の工程を、以下「プリセット２」と称する。
【００３０】
上記の電荷分布におけるメモリセルのフラットバンド電圧をＶＦＢとするならば、ゲート電圧ＶＧをゲート電極４に印加することにより注入される電荷量もＪ（Ｅ）Δｔである。また、注入された電子は電荷蓄積層３Ｂのゲート電極４側の界面近傍にある。電子の注入によってもたらされる閾値変化は、時刻ｔにおいて、
【数３】
0005238208.tif 000004
となる。（３）式に従う閾値変化は図５の書込み曲線２で表される。（２）式と（３）式を対比すると、（２）式が（ｑ／ε０）（χＢ／εＢ）Ｊ（Ｅ）Δｔだけ上回る。（２）式と（３）式は電荷分布の両極端の特性を反映しているため、プリセット１とプリセット２で用いる電圧の電圧値や印加時間によっては、必ずしもプリセット１がプリセット２よりも（ｑ／ε０）Ｊ（Ｅ）Δｔ（χＢ／εＢ）だけ閾値変化が大きいわけではない。しかし、プリセット１を行ったときの書込み速度は、プリセット２を行ったときの書込み速度よりも、常に大きい。
【００３１】
消去動作（Ｂ）により電荷蓄積層３Ｂの半導体基板１側の界面に正孔が注入されるため、書込み時に電子が入りやすくなっている。閾値変動は電極からの距離が作用するため、ゲート電極４から遠い半導体基板１側界面での電荷の変動の仕方が閾値の変動の仕方に影響を与えている。すなわち、書込みにおける電荷蓄積層３Ｂへの電子の注入にあたり、図１（ａ）の電荷分布では図１（ｂ）の電荷分布と比較して、電荷蓄積層３Ｂの厚さ分書込み速度が高くなる効果をもたらしている。
【００３２】
図６は、書込み動作特性を評価したグラフ図である。  
書込み時間に対し、縦軸にフラットバンド電圧の上昇をとった。プリセット１とプリセット２の効果を対比するために、絶縁膜３Ａがシリコン酸化膜で膜厚が４ｎｍであり、電荷蓄積層３Ｂがシリコン窒化膜で膜厚が５ｎｍであり、絶縁膜３Ｃがアルミナで膜厚が１５ｎｍであるＭＯＮＯＳ型メモリセル（この膜厚の構成を用いたメモリセルを、以下ではメモリセル１と称する)に対し、プリセット１とプリセット２を施して、書込み動作を評価したものを図６に示す。プリセット１を施した結果を△印で、プリセット２を施した結果を◇印で示す。このとき、プリセット１に適用される書込み動作（Ａ）の電圧値は１６Ｖで印加時間は５秒であり、消去動作（Ｂ）の電圧値は１６Ｖで印加時間は２６ミリ秒であった。なお、図６には、半導体基板１に対するゲート電極４の相対的な電位を表した。また、プリセット２に適用される消去動作（Ｃ）の電圧値は１８Ｖで印加時間は８秒であり、書込み動作（Ｄ）の電圧値は１４Ｖで印加時間は１０マイクロ秒であった。図６により、プリセット１を行ったときは、同じ書込み時間でプリセット２を行ったときよりも高いフラットバンド電圧に達していることが示される。すなわち、プリセット１を行ったときの書込み速度が、プリセット２を行ったときの書込み速度よりも大きいことが示される。
【００３３】
なお、消去速度を向上させるための電荷分布は、書込み速度を向上させるための電荷分布と電荷の極性が逆であることは容易に理解できる。すなわち、図１（ｂ）のように、電荷蓄積層３Ｂの半導体基板１側の界面近傍の離散トラップには電子が充満し、ゲート電極４側の界面近傍の離散トラップには正孔が充満しているような電荷分布である。このような電荷分布を形成するためには、閾値変化を行うための正孔の注入の前に、プリセット２を行うことである。プリセット２を行ったときの閾値の変化量は、プリセット１を行ったときの閾値の変化量より、（ｑ／ε０）Ｊ（Ｅ）Δｔ（χＢ／εＢ）だけ上回る。
【００３４】
なお、プリセット１あるいはプリセット２に用いる電圧パルスは、複数の電圧パルスの組み合わせでもよい。このとき、少なくとも、印加する電圧の極性がいずれも同一である点と、当該パルス印加後の閾値が目的とする閾値に到達している点と、を満たす必要がある。
【００３５】
図７は、図３（ｂ）に示した各ステップにおける、メモリセル中の電荷分布を示す模式図である。  
ステップＳ１０６では、半導体基板１の電位をゲート電極４よりも高くすることにより、図７（ａ）に表したように、電荷蓄積層３Ｂの半導体基板１の側から正孔を注入する。メモリセルアレイでは、全てのメモリセルに一括して正孔を注入することができる。ステップＳ１０７では、ゲート電極４の電位を半導体基板１よりも高くすることにより、図７（ｂ）に表したように、電荷蓄積層３Ｂの半導体基板１の側から電子を注入する。これも、メモリセルアレイの全てのメモリセルに対して一括して行うことができる。ステップＳ１０８では、電荷蓄積層３Ｂの半導体基板１の側の界面近傍に電子が存在する状態の個々のメモリセルに対して、図７（ｃ）に表したように、正孔を注入して消去を行う。
【００３６】
また、上述の一括書込み、一括消去の動作は、書込みや消去の直前に毎回行う必要はなく、例えば電源投入などのときに行っておけばよく、その後、個々の書込みや消去を行う。
【００３７】
図８は、ＮＡＮＤストリングの列方向の断面図である。半導体基板１の上に複数のＭＯＮＯＳ型メモリセル（Ｍ１〜Ｍｎ）が配列されている。各メモリセルのゲート電極は、隣のＮＡＮＤストリング列と電気的に接触しており、ワード線ＷＬ１〜ＷＬ２と称している。ワード線間の下方の半導体基板１表面部分にはソース・ドレイン領域２が形成されている。
【００３８】
第１および第２のセレクトトランジスタＳ１、Ｓ２は、通常のＭＯＳＦＥＴで構成される。これらセレクトトランジスタＳ１、Ｓ２のゲート電極は、それぞれ第１セレクトゲートＳＧ１、第２セレクトゲートＳＧ２を構成する。
【００３９】
これらＭＯＮＯＳ型メモリセルおよびセレクトトランジスタの上に、層間絶縁膜５(例えば二酸化シリコン)が厚く堆積される。
【００４０】
セレクトトランジスタＳ２に近接しているソース・ドレイン領域２には、ビットコンタクトＢＣ２を介してビット線ＢＬ２が接続されている。同様に、セレクトトランジスタＳ１に近接しているソース・ドレイン領域２には、ビットコンタクトＢＣ１を介してビット線ＢＬ１が接続されている。ビットコンタクトＢＣ１およびビット線ＢＬ１は図示していない。
【００４１】
本実施の形態は、ＭＯＮＯＳ型メモリセルに対して、閾値を変化させるための電子注入の前に、書込み動作と、引き続き消去動作を行うことによって、書込みの速度を向上させることにある。とくにP型の半導体基板１を適用する場合には、複数のＮＡＮＤ列がワード線ＷＬ１〜ＷＬｎを介して接続されているため、ワード線を０Ｖに保持して半導体基板に正の消去電圧を印加すると複数のメモリセルに対して消去動作を行うことになる。よって、ワード線でつながった複数のＮＡＮＤ列に対して、保持を前提にした書込み前に、一括して本実施形態を用いることが好適である。なお、ＮＡＮＤ型メモリでは、各メモリセルのばらつきによって生じる閾値の分布を制御するために、ベリファイ書込み（非特許文献１）を行うのが一般的である。本実施形態はベリファイ書込みの直前に好適に用いられる。
【００４２】
図９は、ＮＡＮＤ型メモリの閾値分布および閾値レベルの定義を説明するための模式図である。  
図９（ａ）は、２値のメモリセルの閾値分布を表している。本実施形態は”１”レベルから”０”レベルに書込み動作を行う前に好適に用いられる。図９（ｂ）は、４値のメモリセルの閾値分布を表している。“１１”“１０”“００”“０１”の４つのレベルがあり、どの２つの組み合わせのレベル間においても、書込みの前に対して本実施が適用可能である。ただ、消去が一括して行われるという前提のもとでは“１１”レベルから“１０”レベルへの書込みの前に、本実施形態は最も好適に用いられる。
【００４３】
本実施の別の形態は、閾値を変化させるための正孔注入の前に、消去動作と、引き続き書込み動作を行うことによって、消去の速度を向上させることにある。前述のように、ＮＡＮＤ型メモリセルを採用する場合には、一括して本実施を用いると、消去動作が重複してしまうので効率的ではない。よって、本実施形態を適用する場合には、極性が逆の別のメモリセルが好適である。つまり、ソース・ドレインあるいは半導体基板の不純物を逆極性とし、半導体基板とゲート電極に印加する電圧を交換すればよい。
【００４４】
次に、ＮＡＮＤ列の動作方法について説明する。図８に示すように、ＮＡＮＤ型メモリでは、ワード線ＷＬ１〜ＷＬｎを介して、隣接するＮＡＮＤ列に接続されているため、複数のＮＡＮＤ列に対して一括して本実施を用いることが適している。
【００４５】
図１０は、ＮＡＮＤ列の動作方法のタイムチャートを表す説明図である。  
具体的には、図１０（ａ）は一括初期化のタイムチャートを表し、このタイムチャートに従ってプリセット１を行う。まず、Ｔ１の時間の間にベリファイ書込みが完了している。その後、Ｔ２〜Ｔ３の時間間隔で書込み動作（Ａ）を行う。書込み動作（Ａ）では、ビット線ＢＬ２の電位を０Ｖに保ちつつ、セレクトゲートＳＧ２に５Ｖ程度の電圧を印加してセレクトトランジスタＳ２を導通状態にする。また、ワード線ＷＬ１〜ＷＬｎへは書込みに用いられる書込み電圧ＶＰＧＭを印加する。次に、Ｔ３〜Ｔ４の時間間隔で消去動作（Ｂ）を行う。消去動作（Ｂ）では、ワード線ＷＬ１〜ＷＬｎの電位を０Ｖに保ちつつ、半導体基板１に消去電圧ＶＥＲＳを印加する。閾値を変化させるための電子の注入は、時刻Ｔ４以降に行うことになる。
【００４６】
その他、ＮＡＮＤ型メモリセルに限らず、離散トラップを含む電荷蓄積層を有するメモリセルであるならば、本実施形態が適用可能である。例えば、ＮＯＲ型メモリセルにおいてもプリセット１によって電荷蓄積層中の電荷分布を制御でき、電荷の注入による閾値電圧変化を高速化することができる。
【００４７】
次に、本発明の第２の実施形態について説明する。  
ここでは、電子を注入した場合の保持特性向上について説明する。保持特性を向上させるため、具体的には閾値を変化させるための電子の注入後、引き続き消去動作（Ｅ）を行う。  
図１１は、本実施形態に係る不揮発性半導体記憶装置の駆動方法のシーケンスを示す工程図である。  
本実施形態においては、図３（ａ）に表したステップＳ１０１からステップＳ１０３に加えて、ステップＳ１０３で注入した電子の保持特性を向上させるため、ステップＳ１０４において、ゲート電極４よりも半導体基板１の電位が相対的に高い状態とする。これは、消去動作（Ｅ）に相当する。  
以下、この消去動作（Ｅ）における正孔注入による電子の保持特性向上について説明する。
【００４８】
図１０（ｂ）は、書込み後の閾値セットのためのタイムチャートを表し、図８のＮＡＮＤ列に対して、消去動作（Ｅ）を行うときは、このタイムチャートに従う。Ｔ１の時間の間に電子の注入が完了している。例えば、メモリセルＭ１が、電子の注入によって到達した閾値をＶＴＨ，１とする。その後、Ｔ２〜Ｔ３の時間間隔で消去動作（Ｅ）を行う。具体的には、ワード線ＷＬ１〜ＷＬｎの電位を０Ｖに保ちつつ、半導体基板１に消去動作に用いられる消去電圧ＶＥＲＳを印加する。消去動作（Ｅ）によってもたらされる閾値の変化量をΔＶＴＨ，１とする。結果として、メモリセルＭ１の閾値は、
【数４】
0005238208.tif 000005
となる。時刻Ｔ３以降、次の電荷注入が行われるまで、電荷保持が行われる。
【００４９】
消去動作（Ｅ）に用いられる電圧の設定は、絶縁膜３Ａへ付加される電気的な損傷を考慮する必要がある。好ましくは、絶縁膜３Ａに印加される電界が２０ＭＶ／ｃｍ以下であるとよい。より好ましくは、低電圧で、かつ高速に動作させるために、絶縁膜３Ａに印加される電界が１５ＭＶ／ｃｍ以下であり、印加時間が１０秒以下であるとよい。
【００５０】
図２を用いて、消去動作（Ｅ）を行ったときの電荷蓄積層３Ｂ中の電荷分布について説明する。まず、Ｔ１の時間の間に十分な量の電子の注入が行われると、電荷蓄積層３Ｂ中の離散トラップに、高密度で電子が充満される。その後、消去動作（Ｅ）が行われると、電荷蓄積層３Ｂ中の離散トラップの一部に正孔が充満される。具体的には、消去動作（Ｅ）によって、半導体基板１から正孔が注入される。その際、電荷蓄積層３Ｂの半導体基板１側の界面近傍に正孔が捕獲される。以上の電子の注入とその後の消去動作（Ｅ）によって、電荷蓄積層３Ｂ中には図１（ａ）のような電荷分布が形成される。つまり電荷蓄積層３Ｂのゲート電極４側の界面近傍に電子が、半導体基板１側の界面近傍に正孔が捕獲されている電荷分布である。
【００５１】
一例を提示するために、消去動作（Ｅ）が終了した直後の電荷分布を仮定する。電荷蓄積層３Ｂの半導体基板１側の界面に正孔が密度ＮＨ[cm-2]で存在し、ゲート電極４側の界面に電子が密度ＮＥ[cm-2]で存在していると仮定する。すると、（４）式の閾値は、
【数５】
0005238208.tif 000006
と表現される。ここで、ＶＴＨ，２＞０となるように、ＮＥとＮＨが定義されている。その後、電荷保持の過程で、電子と正孔が再分布、もしくは再結合する。電荷が再分布する場合と、電荷の分布は変わらずに、電子と正孔が再結合する場合とにおいて、それぞれ閾値の変動の最大値を提示する。
【００５２】
まず、電荷が再分布する場合においては、電荷蓄積層３Ｂのゲート電極側４側の界面に捕獲されている電子が半導体基板１側の界面へ移動し、半導体基板１側の界面に捕獲された正孔がゲート電極４側の界面へ移動する場合において、閾値の変動が最大値を示す。再分布が完了した場合、閾値は、
【数６】
0005238208.tif 000007
となる。電荷を注入した直後の閾値（（５）式）からの変動量は、
【数７】
0005238208.tif 000008
となる。（７）式により、電荷が再分布することにより、電荷注入直後よりも大きな閾値を示すことがわかる。
【００５３】
また、電荷の分布は変わらずに、電子と正孔が再結合する場合においては、電荷蓄積層３Ｂの半導体基板１側の界面に捕獲された正孔がすべて、ゲート電極４側の界面に捕獲された電子と再結合する場合において、閾値の変動が最大値を示す。再結合が完了したとき、電荷蓄積層３Ｂ中には正孔が存在せず、電荷蓄積層３Ｂのゲート電極４側に、電子が密度ＮＥ−ＮＨ[cm-2]で存在する。このとき、閾値は、
【数８】
0005238208.tif 000009
となる。電荷を注入した直後の閾値（（５）式）からの変動量は、
【数９】
0005238208.tif 000010
となる。（９）式により、電子と正孔が再結合することにより、電荷注入直後よりも大きな閾値を示すことがわかる。
【００５４】
図１２は、閾値電圧の保持特性を模式的に表すグラフ図である。  
実際の電荷保持の過程では、電荷蓄積層３Ｂの電荷は、絶縁膜３Ａあるいは絶縁膜３Ｃを介して、半導体基板１やゲート電極４へ放出されていく。電荷が放出されると、閾値は減衰してしまう。とくに、電子の放出が、閾値の減衰の主な原因である。
【００５５】
本実施形態では、電子の注入後に、消去動作（Ｅ）を行うことによって、電荷保持の過程で、電荷の再分布あるいは電子と正孔の再結合を促すことができる。電荷の再分布あるいは電子と正孔の再結合は、電荷の放出による閾値の減衰に対して、その減衰を抑制する効果を持つ。消去動作（Ｅ）を行わなかった場合と比較して、電荷の再分布が行われた場合の閾値の差分は（７）式で表され、電子と正孔の再結合が行われた場合の閾値の差分は９）式で表される。ともに図１２中に示されている。
【００５６】
電子の注入後に、消去動作（Ｅ）を行うことによって、閾値の保持特性は、図１２の保持曲線１のようになる。電荷保持の過程で、電荷が再分布する場合、電子と正孔が再結合する場合ともに保持曲線１で表している。一方、電子の注入後に、消去動作（Ｅ）を省いた場合の保持特性は、図１２の保持曲線２のようになる。以上のように、電子の注入後に、消去動作（Ｅ）を行うことによって、閾値の保持特性が向上する。
【００５７】
電荷蓄積層３Ｂ中で電荷の再分布または電子と正孔の再結合が生じるとき、閾値変動は距離と電荷の積で決定されるため、ゲート電極４から遠い電荷の変化の方が閾値変化に大きな影響を与える。消去動作（Ｅ）により電荷蓄積層３Ｂと絶縁膜３Ａとの界面に注入された正孔が再分布または再結合により消失する効果が大きく作用し、閾値を上げる方向に作用する。結果として負電荷の消失による閾値変化と均衡して閾値が維持される方向性が生まれる。従来は、書込みにより電荷蓄積層３Ｂに電子のみ注入し、保持の間に電子が抜けて閾値が減衰していたのに対し、本発明では、強く書込み少し電子を抜くという操作を行ったこととなっている。
【００５８】
図１３は、保持特性を評価したデータを示すグラフ図である。  
保持時間に対し、縦軸にフラットバンド電圧をとってある。保持特性の向上は、フラットバンド電圧が安定であることによって示される。消去動作（Ｅ）が保持特性に与える効果を示すために、絶縁膜３Ａがシリコン酸化膜で膜厚が４ｎｍであり、電荷蓄積層３Ｂがシリコン窒化膜で膜厚が５ｎｍであり、絶縁膜３Ｃがアルミナおよびシリコン窒化膜の積層膜で膜厚がそれぞれ１５ｎｍと２ｎｍであるＭＯＮＯＳ型メモリセル（この膜厚の構成を用いたメモリセルを、以下では「メモリセル」と称する）に対し、消去動作（Ｅ）を施して保持特性を評価した結果を図９に◇印で示す。図９の中で、書込みレベル“１０”と“００”と“０１”を形成するにあたり、一旦書込み動作を行った後、それぞれ異なる消去動作（Ｅ）を施した。具体的には、書込みレベル“１０”を形成するために用いた消去動作（Ｅ）の電圧値は２０Ｖで、印加時間は２ミリ秒であり、書込みレベル“００”を形成するために用いた消去動作（Ｅ）の電圧値は２０Ｖで、印加時間は０．５ミリ秒であり、書込みレベル“０１”を形成するために用いた消去動作（Ｅ）の電圧値は２０Ｖで、印加時間は３５マイクロ秒であった。消去動作（Ｅ）を行わずに、保持特性を評価した結果を△印で示す。図１３により、消去動作（Ｅ）を施して保持を行った場合のほうが、消去動作（Ｅ）を省いて保持を行った場合より、保持特性が向上することが示される。
【００５９】
なお、消去動作（Ｅ）に用いる電圧パルスは、複数の電圧パルスの組み合わせでもよい。このとき、少なくとも、印加する電圧の極性がいずれも同一である点と、当該パルス印加後の閾値が目的とする閾値に到達している点と、を満たす必要がある。
【００６０】
次に、本発明の第３の実施の形態について説明する。  
ここでは、正孔を注入した場合の保持特性向上について説明する。電子を注入した場合の保持特性を向上させる第２の実施形態の類推によって説明可能である。保持特性を向上させるため、保持を前提とした正孔の注入後、引き続き書込み動作（Ｆ）を行う。  
図１４は、本実施形態に係る不揮発性半導体記憶装置の駆動方法のシーケンスを示す工程図である。  
本実施形態においては、図３（ｂ）に表したステップＳ１０６からステップＳ１０８に加えて、ステップＳ１０８で注入した正孔の保持特性を向上させるため、ステップＳ１０９として、半導体基板１よりもゲート電極４の電位が相対的に高い状態とする。これは、書込み動作（Ｆ）に相当する。  
以下、書込み動作（Ｆ）における電子注入による正孔の保持特性向上について説明する。
【００６１】
図１０（ｃ）は、消去後の閾値セットのためのタイムチャートを表し、図８のＮＡＮＤ列に対して、書込み動作（Ｆ）を行うときは、このタイムチャートに従う。Ｔ２〜Ｔ３の時間間隔で正孔の注入が行われる。例えば、ＮＡＮＤ列の一括消去動作によって、メモリセルＭ１〜Ｍｎには正孔が注入される。具体的には、ワード線ＷＬ１〜ＷＬｎの電位を０Ｖに保持しつつ、半導体基板１に消去電圧ＶＥＲＳを印加する。正孔の注入によって到達した閾値をＶＴＨ，５とする。その後、Ｔ３〜Ｔ４の時間間隔で一括して書込み動作（Ｆ）を行う。具体的には、ビット線ＢＬ２の電位を０Ｖに保ちつつ、セレクトゲートＳＧ２に５Ｖ程度の電圧を印加してトランジスタＳ２を導通状態にする。ワード線ＷＬ１〜ＷＬｎへは書込み動作（Ｆ）に用いられる電圧ＶＰＧＭを印加する。書込み動作（Ｆ）によってもたらされる閾値の変化量をΔＶＴＨ，５とする。結果として、メモリセルＭ１〜Ｍｎの閾値は、
【数１０】
0005238208.tif 000011
となる。時刻Ｔ４以降、次の電荷注入が行われるまで、電荷保持が行われる。
【００６２】
図２において、正孔を注入した後、書込み動作（Ｆ）を行った直後の、電荷蓄積層３Ｂ中の電荷分布は、電荷蓄積層３Ｂの半導体基板１側の界面近傍に電子が、ゲート電極４側の界面近傍に正孔が捕獲されている。その後の電荷保持の過程では、注入した正孔が電荷蓄積層３Ｂから放出されて、閾値が減衰する。一方で、電荷の再分布あるいは電子と正孔の再結合が行われる。電荷の再分布あるいは電子と正孔の再結合の仕方は、第２の実施形態で形成される電荷分布の再分布もしくは再結合の仕方を、電子と正孔の極性を逆にして、類推し説明することが可能である。
【００６３】
書込み動作（Ｆ）に用いられる電圧の設定は、絶縁膜３Ａへ付加される電気的な損傷を考慮する必要がある。好ましくは、絶縁膜３Ａに印加される電界が２０ＭＶ／ｃｍ以下であるとよい。より好ましくは、低電圧で、かつ高速に動作させるために、絶縁膜３Ａに印加される電界が１５ＭＶ／ｃｍ以下であり、印加時間が１０秒以下であるとよい。一例を挙げて、書込み動作（Ｆ）が保持特性に与える効果を示すために、メモリセル２に対し、書込み動作（Ｆ）を施して保持特性を評価した結果を図１３に◇印で示す。図１３の中で、書込みレベル“１１”を形成するにあたり、一旦消去動作を行った後、書込み動作（Ｆ）を施した。具体的には、書込みレベル“１１”を形成するために用いた書込み動作（Ｆ）の電圧値は２０Ｖで、印加時間は１０ナノ秒であった。書込み動作（Ｆ）を行わずに、保持特性を評価した結果を△印で示す。図１３により、書込み動作（Ｆ）を施して保持を行った場合のほうが、書込み動作（Ｆ）を省いて保持を行った場合より、保持特性が向上することが示される。
【００６４】
なお、書込み動作（Ｆ）に用いる電圧パルスは、複数の電圧パルスの組み合わせでもよい。このとき、少なくとも、印加する電圧の極性がいずれも同一である点と、当該パルス印加後の閾値が目的とする閾値に到達している点と、を満たす必要がある。
【００６５】
次に、本発明の実施の形態に係る不揮発性半導体記憶装置について説明する。  
すなわち、図１〜図１４に関して説明した本発明の不揮発性メモリセルは、周辺回路に組み込まれ、不揮発性半導体記憶装置に搭載することができる。
【００６６】
図１５は、このような不揮発性半導体記憶装置の概略構成を例示する模式図である。  
図示の不揮発性半導体記憶装置は、メモリセルアレイ１１と、周辺回路１０と、を備える。メモリセルアレイ１１中の各メモリセルは、電荷蓄積層を含む積層絶縁膜を有するトランジスタ型のメモリセルである。周辺回路１０は、書込み電圧や消去電圧あるいは読み出し電圧を発生させる電圧発生回路１３と、電圧発生回路１３で発生させた電圧をメモリセルアレイ１１へ接続させる電圧制御回路１２と、メモリセルアレイ１１に書込まれた情報を読み出すための読み出し回路１４とから構成される。第１の実施形態乃至第３の実施形態において説明したプリセット１やプリセット２あるいは消去動作（Ｅ）あるいは書込み動作（Ｆ）を実施するにあたり、必要とされる電圧は電圧発生回路から供給される。それぞれの動作に必要とされる印加時間は、電圧制御回路１２によって制御される。
【００６７】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、上述した各具体例に限定されるものではない。例えば、各具体例は、技術的に可能な範囲において適宜組み合わせることができ、これらも本発明の範囲に包含される。具体的には、例えば第１実施形態に関して前述した書き込みまたは消去の後に、第２実施形態または第３実施形態に関して前述した保持を実施することができる。  
また、電荷蓄積層を含む積層絶縁膜で構成されたメモリセルである限りにおいて、第１の実施形態乃至第３の実施形態を適用することができる。さらに、半導体基板１の材料は、シリコン基板のみならず、ポリシリコン基板、ＳｉＧｅ基板、Ｇｅ基板、ＳｉＧｅＣ基板であってもよい。また、半導体基板１の形状は、Ｐ型ウェルあるいはＰ型半導体層（ＳＯＩ）のみならず、ＳＧＯＩ（Silicon Germanium On Insulator）や（ＧＯＩ）（Germanium On Insulator）であってもよい。
【００６８】
また、当該メモリセルにおいて、セルの構造は、縦型トランジスタやＦＩＮ型トランジスタであってもよいし、あるいはメモリセルアレイ自体が縦に積層された構造であってもよい。
【００６９】
また、電荷蓄積層を含む積層絶縁膜で構成されたメモリセルを有するメモリセルアレイである限りにおいて、ＮＡＮＤ型やＮＯＲ型のみならず、ＡＮＤ型（H.Kume, M.Kato, T,Adachi, T.Tanaka, T.Sasaki, T.Okazaki, N.Miyamoto, S.Saeki, Y.Ohji, M.Ushiyama, J.Yagami, T.Morimoto, and T.Nishida, “A 1.28 μm2 contactless memory cell technology for 3V-only 64Mbit EEPROM”, IEDM Tech. Dig., pp.991-993, Dec. (1992)）、ＤＩＮＯＲ型（H.Onoda, Y.Kunori, S.Kobayashi, M.Ohi, A.Fukumoto, N.Ajika, and H.Miyochi, “A novel cell structure suitable for a 3 Volt operation , sector erase Flash memory”, IEDM Tech. Dig., pp.599-602, Dec. (1992)）、スプリット・ゲート型（G.Samachisa, C.Su, Y.Kao, G.Smarandoiu, T.wong, and C.Hu, “A 128KFlash EEPROM using double polysilicon technology”, ISSCC Dig. Tech. Papers, pp.76-77, Feb. (1987)）、スタック型（V.N.Kynett, A.Baker, M.Fandrich, G.Hoeketra, O.Jungroth, J.Kreitels, and S.Wells, “An in-system reprogrammable 256K CMOS Flash memory”, ISSCC Dig. Tech. Papers, pp.132-133, Feb. (1988)）、３層ポリシリコン型（F.Masuoka, M.Asano, H.Iwashita, T.Komuro, and S.Tanaka, “A new Flash EEPROM cell using triple polysilicon technology”, IEDM Tech. Dig., pp.464-467, Dec. (1984)）、３Ｔｒ−ＮＡＮＤ（特開２００７−１１５４０７号公報）など、様々なメモリセルアレイに対して適用可能である。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施の形態に係る不揮発性メモリの駆動方法を適用して形成されるＭＯＮＯＳ型メモリセルの電荷分布を表す模式図である。
【図２】本実施形態が適用されるＭＯＮＯＳ型メモリセルの構造を例示する断面図である。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置の駆動方法のシーケンスを示す工程図である。
【図４】駆動方法の各ステップにおけるメモリセルの電荷分布を表す模式図である。
【図５】本実施形態に係る閾値の時間変化を表すグラフ図である。
【図６】書込み動作特性を評価した結果を示すグラフ図である。
【図７】駆動方法の各ステップにおけるメモリセルの電荷分布を表す模式図である。
【図８】ＮＡＮＤ型メモリの列方向の断面を例示する断面図である。
【図９】ＮＡＮＤ型メモリの閾値分布および閾値レベルの定義を説明するための模式図である。
【図１０】ＮＡＮＤ列の動作方法のタイムチャートを表す説明図である。
【図１１】本発明の第２の実施形態に係る不揮発性半導体記憶装置の駆動方法のシーケンスを示す工程図である。
【図１２】閾値電圧の保持特性を表すグラフ図である。
【図１３】保持特性を評価した結果を示すグラフ図である。
【図１４】本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法のシーケンスを示す工程図である。
【図１５】不揮発性半導体記憶装置の概略構成を例示する模式図である。
【符号の説明】
【００７１】
１  半導体基板、  ２  ソース・ドレイン、  ３Ａ、３Ｃ  絶縁膜、  ３Ｂ  電荷蓄積層、  ４  ゲート電極、  ５  層間絶縁膜、  １０  周辺回路、  １１  メモリセルアレイ、  １２  電圧制御回路、  １３  電圧発生回路、  １４  読み出し回路
【図１】
0005238208.tif 000012
【図２】
0005238208.tif 000013
【図３】
0005238208.tif 000014
【図４】
0005238208.tif 000015
【図５】
0005238208.tif 000016
【図７】
0005238208.tif 000017
【図８】
0005238208.tif 000018
【図９】
0005238208.tif 000019
【図１０】
0005238208.tif 000020
【図１１】
0005238208.tif 000021
【図１２】
0005238208.tif 000022
【図１４】
0005238208.tif 000023
【図１５】
0005238208.tif 000024
【図６】
0005238208.tif 000025
【図１３】
0005238208.tif 000026