(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板に積層され、Ｎ型およびＰ型のうちのいずれか一方の導電型の第１半導体層と、
前記第１半導体層に積層され、Ｎ型およびＰ型のうちの他方の導電型の第２半導体層と、
前記第２半導体層に積層され、前記基板寄りで、前記一方の導電型のＡｌＧａＡｓによって形成される第１領域と、前記基板とは反対寄りで、前記一方の導電型のＡｌＧａＡｓによって形成される第２領域と、前記第１および第２領域に挟まれ、前記一方の導電型のＩｎＧａＰによって形成される第３領域とを有する第３半導体層と、
前記第３半導体層に積層され、前記他方の導電型の第４半導体層と、
前記第１半導体層に電気的に接続される前記一方の導電型電極と、
前記第４半導体層に電気的に接続される前記他方の導電型電極と、
前記第３半導体層の前記第３領域に積層されるゲート電極と、を含むことを特徴とする発光サイリスタ。
【請求項２】
前記第３領域の厚さは、５Å以上１００Å未満に選ばれることを特徴とする請求項１に記載の発光サイリスタ。
【請求項３】
（ａ）第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
（ｂ）前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
（ｃ）第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子と、を含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の前記第２制御電極が接続され、
前記ｎ個のスイッチ素子の前記第１電極が相互に電気的に接続されており、
前記スイッチ素子および前記発光素子は、カソードまたはアノードが共通の電極に接続される請求項１または２記載の発光サイリスタをそれぞれ含んで構成され、
前記スイッチ素子は、第１および第２の抵抗体をさらに含んで構成され、
（ｄ）前記カソードが前記共通の電極に接続される場合は、
前記一方の導電型はＮ型であり、
前記スイッチ素子を構成する前記発光サイリスタの前記ゲート電極は、前記第１および第２の抵抗体のそれぞれの一端と接続され、
前記第１の抵抗体の他端には、前記共通の電極に対して正の電圧が印加され、
前記第１電極は、前記第２の抵抗体の他端に接続され、
前記第２電極は、前記スイッチ素子を構成する前記発光サイリスタの前記他方の導電型（Ｐ型）電極であり、
前記第３電極は、前記発光素子を構成する前記発光サイリスタの前記他方の導電型（Ｐ型）電極であり、
前記第１制御電極は、前記スイッチ素子を構成する前記発光サイリスタの前記ゲート電極であり、
前記第２制御電極は、前記発光素子を構成する前記発光サイリスタの前記ゲート電極であり、
（ｅ）前記アノードを前記共通の電極とする場合は、
前記一方の導電型はＰ型であり、
前記スイッチ素子を構成する前記発光サイリスタの前記ゲート電極は、前記第１および第２の抵抗体のそれぞれの一端と接続され、
前記第１の抵抗体の他端には、前記共通の電極に対して負の電圧が印加され、
前記第１電極は、前記第２の抵抗体の他端に接続され、
前記第２電極は、前記スイッチ素子を構成する前記発光サイリスタの前記他方の導電型（Ｎ型）電極であり、
前記第３電極は、前記発光素子を構成する前記発光サイリスタの前記他方の導電型（Ｎ型）電極であり、
前記第１制御電極は、前記スイッチ素子を構成する前記発光サイリスタの前記ゲート電極であり、
前記第２制御電極は、前記発光素子を構成する前記発光サイリスタの前記ゲート電極であることを特徴とする発光素子アレイ。
【請求項４】
前記第１および第２抵抗体は、前記発光サイリスタのうち、前記第３半導体層の前記第１および第２領域と同じ材料から成り、等しい層厚を有する半導体層によって構成されることを特徴とする請求項３に記載の発光素子アレイ。
【請求項５】
前記複数の発光素子は、前記第３電極が相互に電気的に接続されるｎ個以下の発光素子から成る複数の発光素子ブロックを構成し、
同じ発光素子ブロックに含まれる各発光素子の前記第２制御電極は、異なる前記信号伝送路に接続されることを特徴とする請求項３または４に記載の発光素子アレイ。
【請求項６】
請求項３〜５のいずれか１つに記載の発光素子アレイと、
前記発光素子アレイから出射される光が照射され、潜像を形成する電子写真感光体と、
前記潜像が形成された電子写真感光体に現像剤を供給する現像剤供給手段と、
前記電子写真感光体上に現像剤によって形成される画像を記録シートに転写する転写手段と、
前記記録シートに転写される現像剤を定着させる定着手段とを備えることを特徴とする画像形成装置。
【請求項７】
基板上に、Ｎ型およびＰ型のうちのいずれか一方の導電型の第１半導体層を積層し、
前記第１半導体層に、Ｎ型およびＰ型のうちの他方の導電型の第２半導体層を積層し、
前記第２半導体層に、前記基板寄りで、前記一方の導電型のＡｌＧａＡｓによって形成される第１領域と、前記基板とは反対寄りで、前記一方の導電型のＡｌＧａＡｓによって形成される第２領域と、前記第１および第２領域に挟まれ、前記一方の導電型のＩｎＧａＰによって形成される第３領域とを有する第３半導体層を積層し、
前記第３半導体層に、前記第１半導体層とは反対の導電型の第４半導体層を積層し、
前記第３半導体層の前記第３領域がエッチングストッパとして機能するエッチャング液を用いて、前記第３半導体層の前記第２領域の一部分および該部分に積層されている前記第４半導体層の一部分を除去して、前記第３半導体層の前記第３領域を露出させ、
前記第１および第２半導体層の一部分、ならびに前記第３半導体層の前記第１および第３領域の一部分をそれぞれ除去して、前記第１〜第４半導体層の一部分を含み、かつ前記第３領域の前記基板とは反対側の面の一部分が露出する第１積層体と、前記第１および第２半導体層の一部分ならびに前記第３半導体層のうち前記第１および第３領域の一部分を含む第２積層体とを形成し、
前記第１積層体に含まれる前記第１半導体層の一部分および前記第４半導体層の一部分にそれぞれ個別に電極を電気的に接続し、前記第１積層体に含まれる前記第３半導体層の一部分の前記第３領域に積層して電極を形成して発光サイリスタを形成し、
前記第２積層体に含まれる前記第３半導体層の一部分に配線を接続して、抵抗素子を含む配線部を形成することを特徴とする同一基板上に発光サイリスタおよび半導体抵抗素子を形成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光サイリスタと、複数の発光サイリスタによって構成された発光素子アレイ、この発光素子アレイを備える画像形成装置と、同一基板上に発光サイリスタおよび半導体抵抗素子を形成する方法に関する。
【背景技術】
【０００２】
従来の技術の発光サイリスタでは半導体基板上に、第１のＮ型半導体層、第１のＰ型半導体層、第２のＮ型半導体層および第２のＰ型半導体層がこの順に積層され、各半導体層は、ＡｌＧａＡｓによって形成されている（たとえば特許文献１参照）。またゲート層である第１のＰ型半導体層または第２のＮ型半導体層には、ゲート電極が設けられている。さらに前記発光サイリスタを複数用いる発光装置において、発光サイリスタの作製のために積層した一部である第２のＮ型半導体層を流用して、半導体基板上に抵抗を形成している。
【０００３】
【特許文献１】特開平８−１５３８９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
６８０ｎｍ〜７７０ｎｍ程度の波長の光を出射させるために、第２のＮ型半導体層にＡｌＧａＡｓを用いると、たとえば目的とする発光波長が６８０ｎｍであるとＡｌ組成比が３２％程度となり、露出した表面が酸化しやすくなるので、ゲート電極をオーミックコンタクトすることが困難となり、発光サイリスタの発光を制御することが困難となってしまうという問題がある。
【０００５】
また従来の技術では、発光サイリスタの第２のＮ型半導体層を流用して半導体基板上に抵抗素子を形成するために、ＡｌＧａＡｓから成る半導体層をエッチングして抵抗素子を形成している。前記半導体層を用いた半導体抵抗素子の抵抗値は、半導体層のエッチング量に依存してしまうので、エッチングの時間、薬液の濃度、温度を厳密に管理しないと正確に決定することができず、不安定となってしまうおそれがあるという問題がある。
【０００６】
したがって本発明の目的は、６８０ｎｍ〜７７０ｎｍ程度の波長の光を出射可能であって、発光の制御性を向上することができる発光サイリスタ、この発光サイリスタを備える発光素子アレイ、ならびに画像形成装置を提供することである。
【０００７】
また本発明の他の目的は、６８０ｎｍ〜７７０ｎｍ程度の波長の光を出射可能な発光サイリスタと、半導体によって形成される抵抗素子とを同一基板上に形成するときに、前記抵抗素子の抵抗値を精度よく形成することができる、同一基板上に発光サイリスタおよび半導体抵抗素子を形成する方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明は、基板と、
前記基板に積層され、Ｎ型およびＰ型のうちのいずれか一方の導電型の第１半導体層と、
前記第１半導体層に積層され、Ｎ型およびＰ型のうちの他方の導電型の第２半導体層と、
前記第２半導体層に積層され、前記基板寄りで、前記一方の導電型のＡｌＧａＡｓによって形成される第１領域と、前記基板とは反対寄りで、前記一方の導電型のＡｌＧａＡｓによって形成される第２領域と、前記第１および第２領域に挟まれ、前記一方の導電型のＩｎＧａＰによって形成される第３領域とを有する第３半導体層と、
前記第３半導体層に積層され、前記他方の導電型の第４半導体層と、
前記第１半導体層に電気的に接続される前記一方の導電型電極と、
前記第４半導体層に電気的に接続される前記他方の導電型電極と、
前記第３半導体層の前記第３領域に積層されるゲート電極と、を含むことを特徴とする発光サイリスタである。
【０００９】
また本発明は、（ａ）第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
（ｂ）前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
（ｃ）第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子と、を含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の前記第２制御電極が接続され、
前記ｎ個のスイッチ素子の前記第１電極が相互に電気的に接続されており、
前記スイッチ素子および前記発光素子は、カソードまたはアノードが共通の電極に接続される請求項１または２記載の発光サイリスタをそれぞれ含んで構成され、
前記スイッチ素子は、第１および第２の抵抗体をさらに含んで構成され、
（ｄ）前記カソードが前記共通の電極に接続される場合は、
前記一方の導電型はＮ型であり、
前記スイッチ素子を構成する前記発光サイリスタの前記ゲート電極は、前記第１および第２の抵抗体のそれぞれの一端と接続され、
前記第１の抵抗体の他端には、前記共通の電極に対して正の電圧が印加され、
前記第１電極は、前記第２の抵抗体の他端に接続され、
前記第２電極は、前記スイッチ素子を構成する前記発光サイリスタの前記他方の導電型（Ｐ型）電極であり、
前記第３電極は、前記発光素子を構成する前記発光サイリスタの前記他方の導電型（Ｐ型）電極であり、
前記第１制御電極は、前記スイッチ素子を構成する前記発光サイリスタの前記ゲート電極であり、
前記第２制御電極は、前記発光素子を構成する前記発光サイリスタの前記ゲート電極であり、
（ｅ）前記アノードを前記共通の電極とする場合は、
前記一方の導電型はＰ型であり、
前記スイッチ素子を構成する前記発光サイリスタの前記ゲート電極は、前記第１および第２の抵抗体のそれぞれの一端と接続され、
前記第１の抵抗体の他端には、前記共通の電極に対して負の電圧が印加され、
前記第１電極は、前記第２の抵抗体の他端に接続され、
前記第２電極は、前記スイッチ素子を構成する前記発光サイリスタの前記他方の導電型（Ｎ型）電極であり、
前記第３電極は、前記発光素子を構成する前記発光サイリスタの前記他方の導電型（Ｎ型）電極であり、
前記第１制御電極は、前記スイッチ素子を構成する前記発光サイリスタの前記ゲート電極であり、
前記第２制御電極は、前記発光素子を構成する前記発光サイリスタの前記ゲート電極であることを特徴とする発光素子アレイである。
【００１０】
また本発明は、前記発光素子アレイと、
前記発光素子アレイから出射される光が照射される電子写真感光体に現像剤を供給する現像剤供給手段と、
前記電子写真感光体に現像剤によって形成される画像を記録シートに転写する転写手段と、
前記記録シートに転写される現像剤を定着させる定着手段とを備えることを特徴とする画像形成装置である。
【００１１】
また本発明は、基板上に、Ｎ型およびＰ型のうちのいずれか一方の導電型の第１半導体層を積層し、
前記第１半導体層に、Ｎ型およびＰ型のうちの他方の導電型の第２半導体層を積層し、
前記第２半導体層に、前記基板寄りで、前記一方の導電型のＡｌＧａＡｓによって形成される第１領域と、前記基板とは反対寄りで、前記一方の導電型のＡｌＧａＡｓによって形成される第２領域と、前記第１および第２領域に挟まれ、前記一方の導電型のＩｎＧａＰによって形成される第３領域とを有する第３半導体層を積層し、
前記第３半導体層に、前記第１半導体層とは反対の導電型の第４半導体層を積層し、
前記第３半導体層の前記第３領域がエッチングストッパとして機能するエッチャング液を用いて、前記第３半導体層の前記第２領域の一部分および該部分に積層されている前記第４半導体層の一部分を除去して、前記第３半導体層の前記第３領域を露出させ、
前記第１および第２半導体層の一部分、ならびに前記第３半導体層の前記第１および第３領域の一部分をそれぞれ除去して、前記第１〜第４半導体層の一部分を含み、かつ前記第３領域の前記基板とは反対側の面の一部分が露出する第１積層体と、前記第１および第２半導体層の一部分ならびに前記第３半導体層のうち前記第１および第３領域の一部分を含む第２積層体とを形成し、
前記第１積層体に含まれる前記第１半導体層の一部分および前記第４半導体層の一部分にそれぞれ個別に電極を電気的に接続し、前記第１積層体に含まれる前記第３半導体層の一部分の前記第３領域に積層して電極を形成して発光サイリスタを形成し、
前記第２積層体に含まれる前記第３半導体層の一部分に配線を接続して、抵抗素子を含む配線部を形成することを特徴とする同一基板上に発光サイリスタおよび半導体抵抗素子を形成する方法である。
【発明の効果】
【００１２】
本発明の発光サイリスタによれば、第３半導体層が、一方の導電型のＡｌＧａＡｓだけによって形成されるのではなく、一方の導電型のＡｌＧａＡｓによって形成される第１および第２領域の間に、一方の導電型のＩｎＧａＰによって形成される第３領域を有し、この第３領域にゲート電極が接続されるので、酸化しにくいＩｎＧａＰとゲート電極とを安定してオーミック接触させることができる。したがって、ゲート電極と第３半導体層との接続部位における電圧−電流特性が線形性を有するので、６８０ｎｍ〜７７０ｎｍ程度の波長の光を出射可能な発光サイリスタの制御性を向上することができ、特に６８０ｎｍ程度のような短波長の光を出射可能で、かつ制御性が向上された発光サイリスタを実現することができる。
【００１３】
また本発明発光素子アレイによれば、各スイッチ素子の第１電極は、スイッチ素子間でそれぞれ相互に電気的に接続されているので、発光素子アレイに含まれる全てのスイッチ素子に共通の第１信号を与えることができる。発光素子アレイを構成する各スイッチ素子に共通の第１信号が入力されている場合には、第２信号が入力されるスイッチ素子に接続された信号伝送路に制御信号が出力される。さらに制御信号が出力される信号伝送路に接続された発光素子に第３信号が入力されると、この発光素子が発光する。逆に、発光素子アレイに共通の第１信号が入力されていない場合には、各スイッチ素子は、第２信号が入力されていても、制御信号を出力しないので、発光素子に第３信号が入力されたとしても、第３信号が入力された発光素子は発光しない。
【００１４】
したがって、複数の発光素子アレイを用いて発光装置を構成する場合には、第１信号によって、どの発光素子アレイに属する発光素子を発光させるかを選択することができる（以下、第１信号が入力されている発光素子アレイは選択状態にあるという）。そこで、発光装置を構成する各発光素子アレイに順番に第１信号を与えて選択状態にすることで、各発光素子アレイに第２信号および第３信号を与えるための駆動用ＩＣ、ならびに各発光素子と駆動用ＩＣとの間の配線を、複数の発光素子アレイ間で共用する時分割駆動を行うことができる。このように、本発明の発光素子アレイを用いて発光装置を構成すると、各発光素子アレイ間で駆動用ＩＣおよび配線を共用することができるので、少ない駆動用ＩＣ数および配線数で構成された発光装置が実現できる。
【００１５】
前記スイッチ素子は、発光サイリスタと、第１および第２の抵抗体とを含んで構成され、また前記発光素子は、発光サイリスタを含んで構成される。ここで、スイッチ素子および発光素子を構成する発光サイリスタは、カソードまたはアノードを共通の電極（電位をＶｇ＝０ボルトとする）にして用いられる。
【００１６】
カソードを共通電極とする場合における回路構成による回路動作の一例を示す。第１信号として、ローレベル（電位を０ボルトとする）の信号を第２の抵抗体の他端に印加するとともに、第１の抵抗体の他端に印加される正の電圧をＶｃｃボルトとする。また第１信号が入力されていない状態では、第２の抵抗体の他端にＶｃｃボルトと同じ電位のハイレベルの電圧（Ｖｃｃボルト）が印加されているとする。スイッチ素子を構成する発光サイリスタ（以下、スイッチ用サイリスタという）のＮゲート電極には、第１および第２の抵抗体の各抵抗値に応じた分圧が印加されるので、第１信号が入力されていない状態では、Ｖｃｃボルトが印加され、第１信号が入力されている状態では、Ｖｃｃボルトの分圧（Ｖｄボルト）が印加される。
【００１７】
また第２信号としてハイレベルの信号をスイッチ用サイリスタのＰ型電極に印加し、第２信号が入力されていない状態では、スイッチ用サイリスタのＰ型電極にローレベル（電位を０ボルトとする）の電圧が印加されているとする。第２信号のハイレベルは、スイッチ用サイリスタのゲート電極にＶｄボルトが印加されている状態で、第２信号が入力されると、スイッチ用サイリスタがオフ状態からオン状態に遷移する値に選ばれる。したがって第１信号が入力されて、スイッチ用サイリスタのＮゲートにＶｄボルトが印加されている状態で、第２信号のハイレベルが入力されると、スイッチ用サイリスタがオン状態に遷移する。スイッチ用サイリスタがオン状態に遷移すると、第１制御電極に相当するスイッチ用サイリスタのゲート電極が、Ｖｄからほぼ０ボルトに遷移して、制御信号としてほぼ０ボルトが出力される。また第２信号が入力されておらず、スイッチ用サイリスタのＰ型電極にローレベルの電圧が印加されていると、第１信号が入力されているか否かにかかわらず、スイッチ用サイリスタはオフ状態を維持する。すなわちスイッチ用サイリスタは、第１および第２信号が入力された場合にのみオン状態に遷移して、制御信号を出力するＡＮＤ回路として機能する。
【００１８】
また発光素子を構成する発光サイリスタ（以下、発光用サイリスタという）は、しきい電圧等の電流電圧特性がスイッチ用サイリスタと等しいとする。また第３信号としてハイレベルの信号を発光用サイリスタのアノードに印加し、第３信号が入力されていない状態では、発光用サイリスタのＰ型電極にローレベル（電位を０ボルトとする）の電圧が印加されているとする。第３信号のハイレベルは、発光用サイリスタのゲート電極にＶｄまたはＶｃｃが印加されている状態で、第３信号が入力されたとしても発光用サイリスタがオフ状態を維持し、かつ発光用サイリスタのゲート電極にほぼ０ボルトの制御信号が印加されている状態で、第３信号が入力されると発光用サイリスタがオン状態に遷移する値に選ばれる。したがって、第１および第２信号が入力されて、制御信号が発光用サイリスタのゲート電極に入力されている状態で、第３信号が入力されると、発光用サイリスタがオフ状態からオン状態に遷移して発光する。また第１および第２信号のうちの少なくともいずれか一方が入力されておらず、制御信号が入力されていない状態では、第３信号が入力されているか否かにかかわらず、発光用サイリスタはオフ状態を維持する。すなわち発光用サイリスタは、第１、第２および第３信号の全ての信号が入力された場合のみ発光する。
【００１９】
したがって、本発明によれば、たとえばＮＡＮＤゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、第１〜第３信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。なお、発光サイリスタのアノードを共通の電極とする場合には、発光サイリスタの極性を反対にし、第１の抵抗体の他端に印加される電圧の正負を反対にし、発光サイリスタのゲート電極の導電型を反対にすれば、同様にして前述の論理回路が実現できる。
【００２０】
また本発明の画像形成装置によれば、前記発光素子アレイを用いた画像形成装置が提供される。画像形成手順は、最初に、画像情報に基づいて発光素子アレイを駆動して、発光素子アレイから出射される光が照射される電子写真感光体に、現像剤供給手段によって現像剤を供給すると、感光体ドラムに現像剤が付着して画像が形成される。転写手段によって、感光体ドラムに現像剤によって形成された画像を記録シートに転写して、定着手段によって記録シートに転写された現像剤を定着させることによって、記録シートに画像が形成される。前記発光装置が、小形であって、安定に動作する信頼性の高いものであるので、良好な画像を安定に形成することができる画像形成装置となる。
【００２１】
また本発明の同一基板上に発光サイリスタおよび抵抗素子を形成する方法によれば、第３半導体層が、一方の導電型のＡｌＧａＡｓだけによって形成されるのではなく、一方の導電型のＡｌＧａＡｓによって形成される第１および第２領域の間に、一方の導電型のＩｎＧａＰによって形成される第３領域を有し、前記第２領域がエッチングストッパとして機能するエッチャング液を用いて、第３半導体層の第２領域の一部分およびこの部分に積層されている第４半導体層の一部分を除去して、第３半導体層の前記第３領域を露出させるので、第２積層体に含まれる第３半導体層の厚さを正確に制御することができる。したがって、発光サイリスタとともに、抵抗素子として機能する第２積層体のうち第３半導体層の抵抗値を精度よく形成することができる。
【発明を実施するための最良の形態】
【００２２】
図１は、本発明の実施の一形態の発光サイリスタ１の構成を示す断面図である。発光サイリスタ１は、半導体から成り、Ｎ型およびＰ型のうちのいずれか一方の導電型の基板２と、一方の導電型の第１半導体層３と、他方の導電型の第２半導体層４と、一方の導電型の第３半導体層５と、他方の導電型の第４半導体層６と、オーミックコンタクト層７と、表面電極８と、裏面電極９と、ゲート電極１１とを備える。本実施の形態では、一方の導電型をＮ型とし、他方の導電型をＰ型とする。発光サイリスタ１では、基板２の厚み方向の一表面２Ａ上に、第１半導体層３、第２半導体層４、第３半導体層５および第４半導体層６が、この記載の順に積層されることによって、ＮＰＮＰのサイリスタの構造が形成されている。
【００２３】
第１半導体層３は、基板２寄りのバッファ領域１２と、基板２とは反対寄りで、第２半導体層４が積層される積層領域１３と、バッファ領域１２と積層領域１３との間で、サブピーク波長の光を吸収するサブピーク吸収領域１４との３層で構成され、これら各層はいずれもＮ型の半導体によって形成される。
【００２４】
第２半導体層４は、Ｐ型の半導体によって形成される。第１半導体層３から第３半導体層５、または第３半導体層５から第１半導体層３に注入される電荷のうち、第２半導体層４で電子と正孔とが再結合してしまうことを抑制するために、第２半導体層４の厚さは０．０１μｍ〜０．５μｍに選ばれる。
【００２５】
第３半導体層５は、基板２寄りの第１領域１５と、基板２とは反対寄りの第２領域１６と、第１および第２領域１５，１６に挟まれる第３領域１７との各層を有する。第１領域１５は、さらに基板２寄りで第２半導体層に接触する領域１５ａと、第３領域１７に接触する領域１５ｂとの２層で構成される。第１領域１５の各領域１５ａ,１５ｂ、第２領域１６および第３領域１７の各層は、いずれもＮ型の半導体によって形成される。第２領域１６は、第３領域１７の一部にのみ積層され、第３領域１７の第２領域１６が積層されていない部分１８は露出する。
【００２６】
第４半導体層６は、基板２寄りの領域６ａと、基板２とは反対寄りの領域６ｂとの２層によって構成され、これらの各層はいずれもＰ型の半導体によって形成される。
【００２７】
オーミックコンタクト層７は、Ｐ型の半導体によって形成される。表面電極８は、オーミックコンタクト層７の基板２とは反対側の表面７Ａに形成される。裏面電極９は、基板２の厚み方向の他表面２Ｂである裏面に形成される。本実施の形態では、表面電極８はアノード電極として用いられ、裏面電極９はカソード電極として用いられる。裏面電極９が一方の導電型電極であり、表面電極８が他方の導電型電極である。また、第３半導体層５のうちの第３領域１７の前記部分１８のうちの基板２とは反対側の表面１７Ａに、ゲート電極１１が積層して設けられる。
【００２８】
本実施の形態では、基板２をＮ型の半導体によって形成した場合について例示しているが、これとは逆に、基板２にＰ型の半導体基板を用い、第１半導体層３をＰ型、第２半導体層４をＮ型、第３半導体層５をＰ型、第４半導体層をＮ型としてＰＮＰＮのサイリスタ構造を形成することも可能である。この場合は、オーミックコンタクト層にはＮ型の半導体を用い、裏面電極９がアノード電極になり、表面電極８がカソード電極になる。しかしながら、基板２はＮ型の半導体によって形成する方が好ましい。これは、発光サイリスタ１を集積化したときに、裏面電極９を共通の電極とし、表面電極８に正電源を接続できるからである。なお、いずれの導電型の順を用いても本実施の形態の効果に変わりはない。基板をＰ型の半導体基板とした場合は、以下の説明は、正孔と電子を入れ替えればそのまま成り立つ。
【００２９】
また、基板２に絶縁性基板および半絶縁性基板などを用いることもできる。この場合は、第２半導体層４、第３半導体層５、第４半導体層６およびオーミックコンタクト層７の少なくとも一部をエッチングして、第１半導体層３の基板２とは反対側の表面を露出させ、第１半導体層３の露出させた表面に裏面電極９に相当する電極を形成すればよい。
【００３０】
各半導体層３，４，５，６およびオーミックコンタクト層７は、有機金属気層エピタキシャル成長法（Metal-Organic Vapor Phase Epitaxy；略称ＭＯＶＰＥ）および分子線エピタキシャル成長法（Molecular Beam Epitaxy；略称ＭＢＥ）などのエピタキシャル成長法によって形成される。エピタキシャル成長が必要な理由は、格子欠陥などを多量に含んでいると発光素子として機能し得ないからである。
【００３１】
発光サイリスタ１は、６８０ｎｍ〜７８０ｎｍの波長の光を出射するために、第３半導体層５の、第１領域１５の各領域１５ａ,１５ｂおよび第２領域１６は、Ｎ型のＡｌＧａＡｓによって形成される。また第４半導体層６の領域６ａ，６ｂは、Ｐ型のＡｌＧａＡｓによって形成される。さらに第１半導体層３の積層領域１３は、Ｎ型のＡｌＧａＡｓによって形成され、第２半導体層４は、Ｐ型のＡｌＧａＡｓによって形成される。第１半導体層３の積層領域１３および第２半導体層４は、ＡｌＧａＡｓに限らず、ＡｌＧａＡｓを積層して結晶成長することができる４元化合物半導体によって形成してもよい。
【００３２】
基板２の材料としては、ＩｎＧａＰの薄膜がエピタキシャル成長可能なものとして、たとえば、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＳｉおよびＧｅなどを用いることができる。基板２に絶縁性基板または半絶縁性基板を使用する場合には、たとえば、ＧａＡｓ、ＧａＮおよびサファイアなどが用いられる。本実施の形態では、基板２をＮ型のＧａＡｓによって形成し、基板２とＩｎＧａＰの結晶性を良好にするために、Ｎ型のＧａＡｓによって形成されるバッファ領域１２が設けられる。基板２の不純物濃度は、２×１０１８（ｃｍ−３）程度に選ばれる。
【００３３】
さらに本実施の形態ではバッファ領域１２と積層領域１３との間にＮ型のＩｎＧａＡｓによって形成されるサブピーク吸収領域１４を設けている。第３半導体層５の第２領域１６で発光した光がＧａＡｓから成る基板２を励起すると、目的としない８７５ｎｍ付近の発光スペクトルが観測されてしまうので、基板２からの発光を吸収するために、ＧａＡｓのバンドギャップよりも小さいバンドギャップのＩｎＧａＡｓから成るサブピーク吸収領域１４が設けられている。ＩｎＧａＡｓのＩｎの組成比は、０．０５〜０．１５に選ばれ、サブピーク吸収領域１４の厚さは、１００Å〜３００Åに選ばれる。
【００３４】
第３半導体層５の第３領域１７は、アルミニウム（Ａｌ）を含んでいない材料が用いられ、Ｎ型のＩｎＧａＰによって形成される。Ａｌを含んでいる場合は表面が大気中で酸化されやすく、ゲート電極１１との間で良好なオーミック接触をとることが困難になるが、ＩｎＧａＰは酸化されにくく、ゲート電極１１とオーミック接触させることができる。第３半導体層５の第３領域１７の厚さは、５Å以上１００Å未満に選ばれることが好ましく、さらに好ましくは５Å以上１０Å未満に選ばれる。第３領域１７は、第１および第２領域１５，１６を形成するＡｌＧａＡｓよりもバンドギャップが広いＩｎＧａＰによって形成されるが、前述のような厚さに選ぶことによって、障壁層になってしまうことがなく、発光サイリスタ１のサイリスタとしてのスイッチング特性および発光特性に影響を与えることが抑制され、第３領域１７を設けない構成とほぼ同様のスイッチング特性および発光特性を有する発光サイリスタ１を実現することができる。
【００３５】
オーミックコンタクト層７の材料にはＧａＡｓ、ＩｎＧａＰなどＡｌを含んでいない材料が用いられる。また、オーミックコンタクト層７の不純物濃度は２×１０１９（ｃｍ−３）以上に選ばれる。なお、オーミックコンタクト層７の厚さは０．０１μｍ〜０．０２μｍとなるべく薄くすることが好ましい。特にＧａＡｓによって形成する場合には、ＧａＡｓのバンドギャップの値は、Ａｌを含んでいる材料よりも小さいので、膜厚が大きいと内部で発生した光の再吸収層となるからである。
【００３６】
表面電極８、裏面電極９およびゲート電極１１の材料は、接触する半導体層または基板２との良好なオーミック接触を保つために適した材料が用いられる。表面電極８は、オーミックコンタクト層７と良好なオーミック接触をとるために、たとえば、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）、および金と亜鉛との合金（ＡｕＺｎ）などが用いられる。裏面電極９は、基板２と、または基板２に非導電性の材料を用いた場合には第１半導体層３と良好なオーミック接触がとれるという観点から、たとえば、Ａｕ、ＡｕＧｅおよびニッケル（Ｎｉ）などが用いられる。
【００３７】
ゲート電極１１は、第３半導体層５の第３領域１７と良好なオーミック接触をとるために、たとえば、金とゲルマニウムとの合金（ＡｕＧｅ）、ニッケル（Ｎｉ）および金（Ａｕ）を、積層面から前記記載の順番で積層した積層体によって形成される。
【００３８】
発光サイリスタ１の各半導体層３，４，５，６について、バンドギャップを波長に換算した値と、キャリア濃度（不純物濃度）と、膜厚との関係を表１に示す。
【００３９】
【表１】
0005207802.tif 000002
【００４０】
なお、具体的なドーパントとして、本実施の形態においては、Ｎ型半導体にはＳｉおよびＴｅなどを用いることができ、Ｐ型半導体にはＺｎ、ＣおよびＭｇなどを用いることができる。実際の素子の作製には、シリコン（Ｓｉ）と炭素（Ｃ）とを用いている。
【００４１】
各半導体層３，４，５，６のバンドギャップの値は、Ａｌ組成を調整することによって行う。アルミニウムガリウム砒素（ＡｌｘＧａ１−ｘＡｓ）は、格子整合条件を保ったまま、バンドギャップをＡｌの組成比ｘによって変化させることができる。波長が７７０ｎｍのときのＡｌｘＧａ１−ｘＡｓにおけるＡｌの組成比ｘ＝０．１５であり、波長が６８０ｎｍのときのＡｌｘＧａ１−ｘＡｓにおけるＡｌの組成比ｘ＝０．３２である。
【００４２】
本実施の形態ではバンドギャップについては、第２半導体層４と第３半導体層５の第１および第２領域１５，１６のバンドギャップが略同一であり、第２半導体層４と第３半導体層５の第１および第２領域１５，１６が、これらのバンドギャップよりも広いバンドギャップを持つ第１半導体層３の積層領域１３および第４半導体層６に挟まれている。また熱平衡状態の不純物濃度については、第３半導体層５の第１領域１５を、基板側（第２半導体層４に接する側）の領域１５ａと基板２とは反対側（第３半導体層５の第３領域１７に接する側）の領域１５ｂの２層に分けて、領域１５ｂの不純物濃度を領域１５ａの不純物濃度よりも高濃度にしている。さらに、第２半導体層４の不純物濃度は領域１５ａの不純物濃度と略同一またはそれよりも高濃度にし、第１半導体層３の積層領域１３は、第２半導体層４の不純物濃度よりも高濃度にしている。また、第４半導体層６の不純物濃度は、第３半導体層５の第２領域１６の不純物濃度と略同一かそれよりも高濃度に設定している。各半導体層３，４，５，６のバンドギャップおよび不純物濃度をこのように設定することによって、主たる発光層を第３半導体層５の第２領域１６とすることができ、内部量子効率と光の取り出し効率をいずれも向上させることができる。
【００４３】
以上のような発光サイリスタ１では、第３半導体層５が、一方の導電型のＡｌＧａＡｓだけによって形成されるのではなく、一方の導電型のＡｌＧａＡｓによって形成される第１および第２領域１５，１６の間に、一方の導電型のＩｎＧａＰによって形成される第３領域１７を有し、このＩｎＧａＰにゲート電極１１が接続されるので、酸化しにくいＩｎＧａＰとゲート電極１１とをオーミック接触させることができる。したがって、ゲート電極１１と第３半導体層５との接続部位における電圧−電流特性が線形性を有するので、６８０ｎｍ〜７７０ｎｍ程度の波長の光を出射可能な発光サイリスタ１の発光の制御性を向上することができ、特に６８０ｎｍ程度のような短波長の光を出射可能で、かつ制御性が向上された発光サイリスタを実現することができる。
【００４４】
図２は、本発明の発光素子アレイの実施の形態としての発光素子アレイチップＬを示す概略的な等価回路図である。発光素子アレイチップＬは、ｋ（記号ｋは、自然数）個の発光素子と、ｎ個のスイッチ素子と、ｎ本のゲート横配線ＧＨ１〜ＧＨｎとを含んで構成される。ｋ個の発光素子は、それぞれ前述した図１に示す発光サイリスタ１から成る。スイッチ素子は、ｎ個の前述した図１に示す発光サイリスタ１から成るスイッチ用サイリスタＳ１〜Ｓｎと、第１の抵抗体に対応するｎ個のプルアップ抵抗ＲＰ１〜ＲＰｎと、第２の抵抗体に対応するｎ個のＣＳ抵抗ＲＣＳ１〜ＲＣＳｎとを含む。発光サイリスタ１において一方の導電型はＮ型であり、他方の導電型はＰ型であるとする。プルアップ抵抗ＲＰ１〜ＲＰｎおよびＣＳ抵抗ＲＣＳ１〜ＲＣＳｎは、配線部の一部を構成する。以後、発光素子アレイチップを、アレイチップという場合がある。
【００４５】
本実施の形態では、ｎ＝４の場合について説明する。以後、ｋ個の発光素子をそれぞれ発光用サイリスタＴ１〜Ｔｋと記載する場合がある。また複数の発光用サイリスタＴ１〜Ｔｋ、複数のスイッチ用サイリスタＳ１〜Ｓｎ、複数のＣＳ抵抗ＲＣＳ１〜ＲＣＳｎ、および複数のプルアップ抵抗ＲＰ１〜ＲＰｎを総称する場合または不特定のものを指す場合、それぞれ単に発光用サイリスタＴ、スイッチ用サイリスタＳ、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰと記載する場合がある。ゲート横配線ＧＨは、信号伝送路である。
【００４６】
発光用サイリスタＴ１〜Ｔｋの動作を制御するための電極として、アノード電極（表面電極８）ａ１〜ａｋおよびＮゲート電極（ゲート電極１１）ｂ１〜ｂｋを用いる。各発光用サイリスタＴのカソード電極（裏面電極９）は共通の電極として接地されている。アノード電極ａ１〜ａｋおよびＮゲート電極ｂ１〜ｂｋについても同様に、複数のものを総称する場合、または不特定のものを指す場合に、単にアノード電極ａ、Ｎゲート電極ｂと記載する場合がある。また、Ｎゲート電極ｂを単にゲート電極ｂと記載する場合がある。本実施の形態では、アノード電極ａが第３電極に対応し、Ｎゲート電極ｂが第２制御電極に対応する。
【００４７】
スイッチ用サイリスタＳ１〜Ｓ４の動作を制御するための電極として、アノード電極（表面電極８）ｃ１〜ｃ４およびＮゲート電極（ゲート電極１１）ｄ１〜ｄ４を用いる。スイッチ用サイリスタＳのカソード電極（裏面電極９）ｅ１〜ｅ４は共通の電極として接地されている。アノード電極ｃ１〜ｃ４およびＮゲート電極ｄ１〜ｄ４についても同様に、複数のものを総称する場合、または不特定のものを指す場合に、単にアノード電極ｃ、Ｎゲート電極ｄと記載する場合がある。また、Ｎゲート電極ｄを単にゲート電極ｄと記載する場合がある。本実施の形態では、アノード電極ｃが第２電極に対応し、Ｎゲート電極ｄは、第１制御電極に対応する。
【００４８】
スイッチ用サイリスタＳ１〜Ｓ４のＮゲート電極ｄ１〜ｄ４は、ＣＳ抵抗ＲＣＳ１〜ＲＣＳ４の一端、プルアップ抵抗ＲＰ１〜ＲＰ４の一端およびゲート横配線ＧＨ１〜ＧＨ４と接続される。相互に接続される素子の参照符号には互いに同じ番号を付して記載する。たとえば第１番目のスイッチ用サイリスタＳ１のＮゲート電極ｄ１は、第１番目のＣＳ抵抗ＲＣＳ１、第１番目のプルアップ抵抗ＲＰ１および第１番目のゲート横配線ＧＨ１と接続される。第ｉ４（１≦ｉ４≦ｎ、ただしｎ＝４）番目のスイッチ用サイリスタＳｉ４のＮゲート電極ｄｉ４は、第ｉ４番目のＣＳ抵抗ＲＣＳｉ４、プルアップ抵抗ＲＰｉ４およびゲート横配線ＧＨｉ４と接続される。さらに、ＣＳ抵抗ＲＣＳの他端は共通のセレクト信号が入力されるセレクト信号入力端子ＣＳに接続されることで相互に電気的に接続される。プルアップ抵抗ＲＰの他端は、共通の電源電圧が入力される電源用ボンディングパッドＶｓに接続される。ゲート横配線ＧＨは、スイッチ用サイリスタＳのＮゲート電極ｄから出力された制御信号を伝送する。本実施の形態では、スイッチ用サイリスタＳのアノード電極ｃ１〜ｃ４が第２電極に対応し、セレクト信号が第１信号に対応する。
【００４９】
各スイッチ用サイリスタＳのアノード電極ｃ１〜ｃ４は、各ゲート信号入力端子Ｇ１〜Ｇ４にそれぞれ接続される。好ましい構成として、スイッチ用サイリスタＳのアノード電極ｃ１〜ｃ４とゲート信号入力端子Ｇ１〜Ｇ４との間には電流制限抵抗ＲＩ１〜ＲＩ４が接続される。複数のゲート信号入力端子Ｇ１〜Ｇ４および電流制限抵抗ＲＩ１〜ＲＩ４を総称する場合または不特定のものを指す場合に、単にゲート信号入力端子Ｇおよび電流制限抵抗ＲＩとそれぞれ記載する場合がある。本実施の形態では、ゲート信号が第２信号に対応し、電流制限抵抗ＲＩは第３の抵抗体である。
【００５０】
発光用サイリスタＴは、ｍ個の発光素子ブロックＢ１〜Ｂｍから構成され、１つの発光素子ブロックは、ｎ個以下の発光用サイリスタＴの群からなる。ここで、複数の発光素子ブロックＢ１〜Ｂｍを総称する場合または不特定のものを指す場合に、単に発光素子ブロックＢと記載する場合がある。１つの発光素子ブロックＢを構成する発光用サイリスタＴの数は、ｎ以下である必要がある。本実施の形態ではｎ＝４であり、すべての発光素子ブロックを構成する発光用サイリスタＴの数をｎ（＝４）に設定している。したがって、発光用サイリスタＴの個数ｋと発光素子ブロックＢの個数ｍとの関係は、ｋ＝４ｍとなる。また、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、各発光素子ブロックにも前記配列方向の前記一方から前記他方へ向かって第１番から第ｍ番まで番号を付すと、第ｉ５（１≦ｉ５≦ｍ）番目の発光素子ブロックＢｉ５には、第４ｉ５−３番目から第４ｉ５番目の発光用サイリスタＴが属する。
【００５１】
各発光素子ブロックＢ１〜Ｂｍに、個別に発光信号入力端子Ａ１〜Ａｍが設けられる。発光信号入力端子Ａ１〜Ａｍについて、複数のものを総称する場合または不特定のものを指す場合、単に発光信号入力端子Ａと記載する場合がある。各発光素子ブロックＢを構成する発光用サイリスタＴは、アノード電極ａが発光素子ブロックＢごとに共通の発光信号入力端子Ａに接続されることで相互に電気的に接続される。また、各発光素子ブロックＢを構成する発光用サイリスタＴのＮゲート電極ｂはそれぞれ、異なるゲート横配線ＧＨに接続される。ゲート横配線ＧＨの配線順に第１番から第４番まで番号を付すと、第ｉ６（１≦ｉ６≦ｍ）番目の発光素子ブロックＢｉ６では、第４ｉ６−３番目の発光用サイリスタＴ４ｉ６−３のゲート電極が１番目のゲート横配線ＧＨ１に接続され、第４ｉ６−２番目の発光用サイリスタＴ４ｉ６−２のゲート電極が２番目のゲート横配線ＧＨ２に接続され、第４ｉ６−１番目の発光用サイリスタＴ４ｉ６−１のゲート電極が３番目のゲート横配線ＧＨ３に接続され、第４ｉ６番目の発光用サイリスタＴ４ｉ６のゲート電極が４番目のゲート横配線ＧＨ４にそれぞれ接続される。また、第ｉ６（１≦ｉ６≦ｍ）番目の発光素子ブロックＢｉ６に属する全ての発光用サイリスタＴのアノード電極ａが共通の発光信号入力端子Ａｉ６に接続される。本実施の形態では、発光信号が第３信号に対応する。
【００５２】
発光素子アレイチップＬのスイッチ用サイリスタＳのゲート電極ｄは共通のセレクト信号入力端子ＣＳに接続されているので、共通のセレクト信号入力端子ＣＳからローレベルの電圧が入力されると、全てのスイッチ用サイリスタＳ１〜Ｓ４のゲート電極ｄ１〜ｄ４の電位がＣＳ抵抗ＲＣＳの抵抗値とプルアップ抵抗ＲＰの抵抗値との分圧比で決まる電位（例えばこの例において分圧比が１：１のときには約２．５Ｖ）になる。この状態が、発光素子アレイチップＬの選択状態（セレクト状態）である。このセレクト状態のときに、第ｉ７（１≦ｉ７≦４）番目のゲート信号入力端子Ｇｉ７から第ｉ７番目のスイッチ用サイリスタＳｉ７のアノード電極ｃｉ７にゲート信号が入力されると、その入力された第ｉ７番目のスイッチ用サイリスタＳｉ７がオン状態に遷移する。すると、第ｉ７番目のスイッチ用サイリスタＳｉ７のゲート電極ｄｉ７の電圧がほぼ０Ｖになり、この結果、そのゲート電極ｄｉ７に接続された第ｉ７番目のゲート横配線ＧＨｉ７、およびその第ｉ７番目のゲート横配線ＧＨｉ７に接続された発光用サイリスタＴのゲート電極ｂの電圧がほぼ０Ｖになる。このことは、ローレベル（０Ｖ）の制御信号がスイッチ用サイリスタＳｉ７のゲート電極ｄｉ７から発光用サイリスタＴのゲート電極ｂへゲート横配線ＧＨｉ７を伝送して入力されたことを意味する。さらに第ｉ７番目のゲート横配線ＧＨｉ７に接続された発光用サイリスタＴのアノード電極ａに発光信号を与えることで、その発光用サイリスタＴを選択的に発光させることができる。
【００５３】
以上のように、ローレベルのセレクト信号が入力されてスイッチ用サイリスタＳがセレクト状態にあるときに、スイッチ用サイリスタＳのうち、ゲート信号がアノード電極ｃに入力されたスイッチ用サイリスタＳはオン状態に遷移する。スイッチ用サイリスタＳがオン状態に遷移するとそのゲート電極ｄの電位は０Ｖになり、スイッチ用サイリスタＳとゲート横配線ＧＨで接続された発光用サイリスタＴのゲート電極ｂの電位も０になる。この状態で発光用サイリスタＴのアノード電極ａに発光信号が入力されると、その発光用サイリスタはオン状態に遷移し発光する。セレクト信号が入力されていないとき（セレクト状態にないとき）には、ゲート信号が発光素子アレイチップＬのスイッチ用サイリスタＳのアノード電極ｃに入力されても、スイッチ用サイリスタＳはオン状態に遷移することはない。したがって、そのスイッチ用サイリスタＳにゲート横配線ＧＨで接続された発光用サイリスタＴのアノード電極ａに発光信号を与えても、その発光用サイリスタＴを発光させることはできない。このように、セレクト信号によって、ゲート信号をスイッチ用サイリスタＳから発光用サイリスタＴに受け渡すか否かを制御することができることから、複数の発光素子アレイチップを用いた発光装置では、発光素子アレイチップ間で発光信号およびゲート信号を共用して時分割駆動を行うことができる。
【００５４】
また、発光素子アレイチップＬにおいては、発光素子ブロックＢ内においてアノード電極ａが共通の発光信号入力端子Ａに接続されるため、発光素子アレイチップＬ内においてもダイナミック駆動を実現できる。図２では、発光信号は発光素子ブロックＢごとに設置された発光信号入力端子Ａに入力される。発光信号は、選択された発光素子ブロックＢのすべての発光用サイリスタＴのアノード電極ａに与えられるが、同じブロックに属する発光用サイリスタＴは異なるゲート横配線ＧＨに接続されているため、ゲート信号によって発光させる発光用サイリスタＴを選択的に発光させることができる。このようにすれば、複数の発光素子ブロックＢにおいてゲート横配線ＧＨを共用することができるため、複数の発光素子ブロック間で時分割駆動をすることができ、発光用サイリスタＴの数が多くてもゲート横配線ＧＨの数を減らすことができてチップ幅を縮小することができる。また、ゲート横配線ＧＨの数が減るから、スイッチ用サイリスタＳの数も少なくて済み構成を簡単にすることができる。
【００５５】
発光素子アレイチップＬを用いて発光装置を構成する場合には、高速化の目的で、複数の発光素子アレイチップＬにセレクト信号を同時に与えて、複数の発光素子アレイチップＬを同時にセレクト状態にすることができる。このとき、セレクト状態にある複数の発光素子アレイチップＬ間では、ゲート信号が共用されているので、複数のスイッチ用サイリスタＳが同時期にスイッチングする。一般に発光サイリスタがスイッチングしてオン状態に遷移すると、アノードとカソードとの間に主電流が流れるので、ゲート信号供給用の駆動回路の出力電圧が低下する。したがって、複数のスイッチ用サイリスタＳのアノード電極ｃに入力されるゲート信号のタイミングがずれる場合には、最初にゲート信号が入力されるスイッチ用サイリスタＳがスイッチングして主電流が流れると、遅れてゲート信号が入力されるスイッチ用サイリスタＳは、ゲート信号の電圧の不足のためにスイッチングしないことが起こりえる。そこで、各スイッチ用サイリスタＳのアノード電極ｃに接続された電流制限抵抗ＲＩを介してゲート信号を与えることで、駆動回路の出力電圧の低下を抑制し、複数のスイッチ用サイリスタを確実にスイッチングさせることができる。
【００５６】
次に、本実施の形態の発光素子アレイチップＬの構成について具体的に説明する。図３は、第１の実施の形態の発光素子アレイチップＬの基本構成を示す平面図である。図４は、図３の切断面線ＩＶ−ＩＶから見た断面図であり、図５は図３の切断面線Ｖ−Ｖから見た断面図であり、図６は図３の切断面線ＶＩ−ＶＩから見た断面図である。なお図３は、各発光用サイリスタＴの光の出射方向を紙面に垂直手前側として配置された発光素子アレイチップＬの平面を示し、ゲート横配線ＧＨ１〜ＧＨ４、電源ライン３１、セレクト信号伝送路３４、電源用ボンディングパッドＶｓ、セレクト信号入力端子ＣＳ、発光用サイリスタＴ、スイッチ用サイリスタＳ、プルアップ抵抗ＲＰ、およびＣＳ抵抗ＲＣＳは、図面の理解を容易にするため斜線を付して示されている。発光用サイリスタＴおよびスイッチ用サイリスタＳの基板２は一体に形成され、また裏面電極９についても一体に形成される。発光用サイリスタＴの各半導体層には、その参照符号に加えて記号「ｔ」を付し、スイッチ用サイリスタＳの各半導体層には、その参照符号に加えて記号「ｓ」を付す。
【００５７】
発光素子アレイチップＬに含まれる複数の発光用サイリスタＴは、相互に間隔Ｗ１をあけて配列されている。発光用サイリスタＴは、露光用の発光素子である。本実施の形態では、各発光用サイリスタＴは、等間隔に配列され、かつ直線状に配列される。以後、各発光用サイリスタＴの配列方向Ｘを、単に配列方向Ｘと記載する場合がある。各発光用サイリスタＴの光の出射方向に沿う方向を厚み方向Ｚとし、前記配列方向Ｘおよび厚み方向Ｚに垂直な方向を幅方向Ｙとする。
【００５８】
発光用サイリスタＴはゲート電極ｂ１〜ｂｋに、制御信号を与えることによって発光信号の電圧よりも、しきい電圧が低下した状態で、前記発光信号がアノード電極ａ１〜ａｋに与えられたとき発光する。発光用サイリスタＴ１〜Ｔｋは、発光素子ブロックＢ１〜Ｂｍに分けられ、同一の発光素子ブロックＢに属する発光用サイリスタＴのアノード電極ａは共通の発光信号入力端子Ａとしてのボンディングパッドに接続される。なお、発光信号入力端子Ａとしてのボンディングパッドを単に発光信号用ボンディングパッドＡと記載する場合がある。また、本実施の形態では、ゲート横配線ＧＨの本数に等しい４個の発光用サイリスタＴが１つの発光素子ブロックＢを構成する。たとえば、発光用サイリスタＴの配列方向Ｘに沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、前記配列方向Ｘに沿う前記一方から前記他方へ向かって、発光素子ブロックＢに番号を第１番から第ｍ番まで付すと、第ｉ６（１≦ｉ６≦ｍ）番目の発光素子ブロックＢｉ６に属する第４ｉ６−３番目から第４ｉ６番目の全ての発光用サイリスタＴ４ｉ６−３〜Ｔ４ｉ６のアノード電極ａと、発光信号用ボンディングパッドＡｉ６との間に接続部６０が設けられて、電気的に接続される。発光用サイリスタＴのアノード電極ａと発光信号用ボンディングパッドＡと接続部６０とは同時に一体で形成される。また、本実施の形態では、好ましい構成として、発光信号用ボンディングパッドＡは発光用サイリスタＴの配列方向Ｘに沿って、ゲート横配線ＧＨを挟んで発光用サイリスタＴと反対側に設置される。
【００５９】
配列方向Ｘの各発光用サイリスタＴの間隔Ｗ１および発光用サイリスタＴの配列方向Ｘの長さＷ２は、発光素子アレイチップＬが搭載される後述する画像形成装置８７において形成すべき画像の解像度によって決定され、たとえば画像の解像度が６００ドットパーインチ（ｄｐｉ）の場合、前記間隔Ｗ１は、約２４μｍ（マイクロメートル）に選ばれ、前記長さＷ２は、約１８μｍに選ばれる。
【００６０】
各ゲート横配線ＧＨは、発光素子アレイチップＬに沿って配列方向Ｘに、発光素子アレイチップＬの配列方向Ｘの一端部から他端部間にわたって延びる。各ゲート横配線ＧＨは、幅方向Ｙに間隔をあけて配列される。本実施の形態では、発光用サイリスタＴに近接する側から順番に、ゲート横配線ＧＨ４、ゲート横配線ＧＨ３、ゲート横配線ＧＨ２およびゲート横配線ＧＨ１の順番に配列される。さらに、本実施の形態では、セレクト信号をスイッチ用サイリスタＳのゲート電極ｄに供給するためのセレクト信号伝送路３４がゲート横配線ＧＨ１と平行に、発光用サイリスタＴと離反する側に配置される。セレクト信号伝送路３４は、接続部７５を介してセレクト信号入力端子ＣＳとしてのボンディングパッドに接続される。セレクト信号入力端子ＣＳとしてのボンディングパッドを単にセレクト信号入力端子ＣＳと記載する場合がある。また、各ゲート横配線ＧＨ間およびゲート横配線ＧＨ１とセレクト信号伝送路３４との間の間隔Ｗ３は、相互に隣接するゲート横配線ＧＨ間およびゲート横配線ＧＨ１とセレクト信号伝送路３４との間で短絡が生じない距離に選ばれ、たとえば５μｍに選ばれる。
【００６１】
発光用サイリスタＴのゲート電極ｂ１〜ｂｋは、ゲート横配線ＧＨ１〜ＧＨ４のいずれかとの間で接続部６１，６２，６３，６４を介して電気的に接続される。ここで、発光用サイリスタＴの配列方向Ｘに沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、前記配列方向Ｘの前記一方から他方へ向かって発光素子ブロックＢに第１番から第ｍ番まで番号を付すことにすれば、前記配列方向Ｘに沿う第ｉ６（１≦ｉ６≦ｍ）番目の発光素子ブロックＢｉ６に属する第４ｉ６−３番目から第４ｉ６番目の発光用サイリスタＴについては、第４ｉ６−３番目の発光用サイリスタＴ４ｉ６−３のゲート電極と第１番目のゲート横配線ＧＨ１との間に接続部６１が形成され、第４ｉ６−２番目の発光用サイリスタＴ４ｉ６−２のゲート電極と第２番目のゲート横配線ＧＨ２との間に接続部６２が形成され、第４ｉ６−１番目の発光用サイリスタＴ４ｉ６−１のゲート電極と第３番目のゲート横配線ＧＨ３との間に接続部６３が形成され、第４ｉ６番目の発光用サイリスタＴ４ｉ６のゲート電極と第４番目のゲート横配線ＧＨ４との間に接続部６４が形成される。また、第ｉ６（１≦ｉ６≦ｍ）番目の発光素子ブロックＢｉ６に属する全ての発光用サイリスタＴのアノード電極ａと前記配列方向Ｘに沿うｉ６番目の発光信号入力端子Ａｉ６との間に接続部６０が形成される。このように、同じ発光素子ブロックＢに属する発光用サイリスタＴが異なるゲート横配線ＧＨに接続されることで、前述したように発光用サイリスタＴのダイナミック駆動が可能となる。
【００６２】
スイッチ用サイリスタＳは、好ましい構成として、前記発光信号用ボンディングパッドＡ間に生じたスペースに配置される。複数の発光用サイリスタＴからなる１つの発光素子ブロックＢに対して、発光信号を供給するためのボンディングパッドを１つ備えることとなるので、発光信号用ボンディングパッドＡ間にスペースを生じ、そのスペースを有効に活用してスイッチ素子などを配置することができる。各スイッチ用サイリスタＳのアノード電極ｃにゲート信号を供給するためのゲート信号入力端子Ｇとしてのボンディングパッドも、前記ボンディングパッド間に生じたスペースを活用して配置される。なお、ゲート信号入力端子Ｇとしてのボンディングパッドを単にゲート信号用ボンディングパッドＧと記載する場合がある。アノード電極ｃとゲート信号用ボンディングパッドＧとは一体に形成される。このように配置することで、スイッチ用サイリスタＳなどを設けても、発光素子アレイチップ全体の大きさがそれによって増大することを避けることができ、小形な発光素子アレイチップを構成することができる。なお、スイッチ用サイリスタＳの個数ｎはゲート横配線ＧＨの本数に等しく、本実施の形態ではｎ＝４である。また、ＣＳ抵抗ＲＣＳも、前記発光信号入力端子Ａとしてのボンディングパッド間に生じたスペースを利用して、スイッチ用サイリスタＳに近接して配置される。
【００６３】
スイッチ用サイリスタＳのゲート電極ｄとＣＳ抵抗ＲＣＳとの間には接続部６５が形成され、さらにゲート電極ｄと対応するゲート横配線ＧＨとの間にも接続部６６が形成されることで電気的に接続される。ゲート電極ｄとＣＳ抵抗ＲＣＳとを接続する接続部６５と、ゲート電極ｄとゲート横配線ＧＨとを接続する接続部６６とは一体に形成される。またＣＳ抵抗ＲＣＳとセレクト信号伝送路３４との間に接続部６７が形成される。
【００６４】
プルアップ抵抗ＲＰは、本実施の形態では、スイッチ用サイリスタＳを構成する半導体層に連なって、スイッチ用サイリスタＳと一体で形成される。プルアップ抵抗ＲＰは半導体膜のシート抵抗を利用したものである。プルアップ抵抗ＲＰの一部と電源ライン３１との間に接続部６８が形成され、プルアップ抵抗ＲＰの接続部６８の側に電源電圧Ｖｃｃが与えられる。
【００６５】
電源ライン３１は、ゲート横配線ＧＨと平行に配線され、本実施の形態では、発光信号用ボンディングパッドＡを挟んでゲート横配線ＧＨと離反する側に配置される。電源ライン３１は、接続部６９によって、電源電圧Ｖｃｃが与えられるボンディングパッドに電気的に接続される。電源電圧Ｖｃｃが与えられるボンディングパッドを単に電源用ボンディングパッドＶｓと記載する場合がある。
【００６６】
発光用サイリスタＴのアノード電極ａ、スイッチ用サイリスタＳのアノード電極ｃ、ゲート横配線ＧＨ、セレクト信号伝送路３４、電源ライン３１、接続部６０〜６９、発光信号用ボンディングパッドＡ、ゲート信号用ボンディングパッドＧ、セレクト信号用ボンディングパッドＣＳ、および電源用ボンディングパッドＶｓは、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には、Ａｕ、金とゲルマニウムとの合金（ＡｕＧｅ）、ＡｕＺｎ、ＮｉおよびＡｌなどによって形成される。
【００６７】
また、図３に示す発光素子アレイチップＬは、好ましい構成として、スイッチ用サイリスタＳの表面（基板反対側）に遮光手段として遮光膜３２を設けている。スイッチ用サイリスタＳは、発光用サイリスタＴと同様にスイッチングの際に発光するが、その発光は不要であり、発光による光が発光用サイリスタＴに入射して発光用サイリスタＴのしきい値を変動させてしまうことを避けるために、遮光膜３２が用いられる。遮光膜３２としては、その発光に対して不透明な材質から成る部材で表面を覆ったものとすればよい。適当な層間絶縁膜を施した場合には、ゲート横配線ＧＨに用いる金（Ａｕ）薄膜などが好適に用いられる。また、スイッチ用サイリスタＳと発光用サイリスタＴとをできるだけ遠ざけて配置することも有効であり、図３の平面図で示すように、ゲート横配線ＧＨを跨いで一方側に発光用サイリスタＴ、他方側にスイッチ用サイリスタＳを配置するようにしてもよい。なお、前述した電流制限抵抗ＲＩはより好ましい構成として付加する場合があるが、図３に示した発光素子アレイチップＬの平面図においては用いていない。
【００６８】
絶縁層２８は、発光用サイリスタＴおよびスイッチ用サイリスタＳの表面に沿って形成されており、発光用サイリスタＴとスイッチ用サイリスタＳとの間にも形成され、各発光用サイリスタＴおよび各スイッチ用サイリスタＳが相互に絶縁層２８によって電気的に絶縁される。絶縁層２８は、電気絶縁性および透光性ならびに平坦性を有する樹脂材料によって形成される。たとえば、ポリイミドおよびベンゾシクロブテン（ＢＣＢ）など、発光用サイリスタＴが発する波長の光の９５％以上を透過する樹脂材料が用いられる。
【００６９】
絶縁層２８のうち、オーミックコンタクト層７ｔの表面７Ａｔを覆う部分の一部に貫通孔２９が形成される。この貫通孔２９にアノード電極ａの一部が形成されて、オーミックコンタクト層７ｔに接触している。前記貫通孔２９は、発光用サイリスタＴの配列方向Ｘの中央で、かつ発光用サイリスタＴの幅方向Ｙの中央が絶縁層２８から露出するように形成されており、アノード電極ａからの電流を、発光用サイリスタＴの中央部に効率的に供給して、発光用サイリスタＴを発光させることができる。
【００７０】
発光用サイリスタＴのアノード電極ａの配列方向Ｘの長さＷ４は、発光用サイリスタＴの配列方向Ｘの長さＷ２の１／３以下に形成される。アノード電極ａは、発光用サイリスタＴの光の出射方向の一部を覆うが、長さＷ４を前述したように選ぶことによって、発光用サイリスタＴから発せられ光を、なるべく遮らないようにする。
【００７１】
図５に示すように、発光用サイリスタＴは、第３領域１７ｔの第２領域１６ｔが積層されていない部分１８ｔがゲート横配線ＧＨ寄りに配置される。またスイッチ用サイリスタＳについても、第３領域１７ｓの第２領域１６ｓが積層されていない部分１８ｓがゲート横配線ＧＨ寄りに配置される。発光用サイリスタＴとスイッチ用サイリスタＳとの間に形成された絶縁層２８の表面には、ゲート横配線ＧＨおよびセレクト信号伝送路３４が形成され、さらにそれらの表面に沿って絶縁層１０３が形成される。また、スイッチ用サイリスタＳを挟んでゲート横配線ＧＨと離反する側の絶縁層２８の表面には、電源ライン３１が形成され、さらにその表面に沿って絶縁層１０３が形成される。
【００７２】
絶縁層２８，１０３のうち、発光用サイリスタＴの前記部分１８ｔに積層される部分には、貫通孔１０４，１０５が形成される。発光用サイリスタＴのゲート電極ｂとゲート横配線ＧＨとを電気的に接続する接続部６１は、これらの貫通孔１０４，１０５および絶縁層２８，１０３に積層して設けられる。また、絶縁層２８，１０３のうち、スイッチ用サイリスタＳの前記部分１８ｓに積層される部分にも、貫通孔１０５，１０６が形成される。スイッチ用サイリスタＳのゲート電極ｄとゲート横配線ＧＨを電気的に接続する接続部６６は、これらの貫通孔１０５，１０６および絶縁層２８，１０３とに積層して設けられる。図５に示すように、ゲート横配線ＧＨに積層する部分の絶縁層１０３に設けられた貫通孔１０５が共通する場合には、前記接続部６１，６６は一体で形成される。
【００７３】
またアノード電極ａは、発光信号入力端子Ａとの接続部６０とともに一体形成される。接続部６０は発光用サイリスタＴの第４半導体層６ｔとオーミックコンタクト層７ｔのゲート横配線ＧＨ寄りの端部の一部を覆い、前記部分１８ｔの一部にも積層して形成される。スイッチ用サイリスタＳに積層される絶縁層２８のうち、オーミックコンタクト層７ｓの表面７Ａｓに積層される部分の一部には貫通孔１０７が形成される。この貫通孔１０７にアノード電極ｃの一部が形成されて、オーミックコンタクト層７ｓに接触している。
【００７４】
またスイッチ用サイリスタＳは遮光膜３２で覆われる。遮光膜３２の幅方向Ｙの一方の端は、スイッチ用サイリスタＳの第４半導体層６ｓおよびオーミックコンタクト層７ｓの、発光用サイリスタＴと反対側の端部を覆い、遮光膜３２の幅方向Ｙの他方の端は、スイッチ用サイリスタＳの前記部分１８ｓを覆い、セレクト信号伝送路３４とスイッチ用サイリスタＳとの中央付近まで延びる。
【００７５】
ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰは、発光用サイリスタＴおよびスイッチ用サイリスタＳを構成する各半導体層３〜７のうち、第３半導体層５の第１および第３領域１５，１７と同様の半導体積層膜を、半導体抵抗素子として用いることによって実現される。ＣＳ抵抗ＲＣＳが含まれる積層体１２１ＣＳおよびプルアップ抵抗ＲＰが含まれる積層体１２１Ｐは、発光用サイリスタＴおよびスイッチ用サイリスタＳの、第１半導体層３、第２半導体層４ならびに第３半導体層５の第１領域１５および第３領域１７が積層されて成る積層体と同様の材料および厚さを有する半導体層によって形成される。積層体１２１ＣＳ，１２１Ｐに含まれる第１半導体層３、第２半導体層４ならびに第３半導体層５の第１領域１５および第３領域１７と同様の材料および厚さを有する半導体層について、積層体１２１ＣＳに含まれる構成には対応する半導体層の参照符号に添え字「ＣＳ」を付し、積層体１２１Ｐに含まれる構成には対応する半導体層の参照符号に添え字「Ｐ」を付す。したがって積層体１２１ＣＳは、第１半導体層３ＣＳ、第２半導体層４ＣＳならびに第３半導体層５ＣＳの第１領域１５ＣＳおよび第３領域１７ＣＳを含み、積層体１２１Ｐは、第１半導体層３Ｐ、第２半導体層４Ｐならびに第３半導体層５Ｐの第１領域１５Ｐおよび第３領域１７Ｐを含んで構成される。
【００７６】
ＣＳ抵抗ＲＣＳを構成する第３半導体層５ＣＳの第３領域１７ＣＳの幅方向Ｙの一方の端部の表面は、スイッチ用サイリスタＳのゲート電極ｄとＣＳ抵抗ＲＣＳとを接続する接続部６５の一端が接続され、ＣＳ抵抗ＲＣＳの一端に相当する。またＣＳ抵抗ＲＣＳを構成する第３半導体層５ＣＳの第３領域１７ＣＳの幅方向Ｙの他方の端部は、セレクト信号伝送路３４とＣＳ抵抗ＲＣＳとを接続する接続部６７の一端が接続され、ＣＳ抵抗ＲＣＳの他端に相当する。
【００７７】
図６において、絶縁層２８は、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰの表面に沿って形成されるとともに、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰとの間にも形成され、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰが絶縁層２８によって電気的に絶縁される。前述したように絶縁層２８の表面には、ゲート横配線ＧＨ、セレクト信号伝送路３４および電源ライン３１が形成され、さらにそれらの表面に沿って絶縁層１０３が形成される。形成された絶縁層２８，１０３のうち、セレクト信号伝送路３４およびＣＳ抵抗ＲＣＳを構成する第３半導体層５ＣＳの第３領域１７ＣＳの幅方向Ｙの他端部の表面（基板反対側）に積層される部分には、貫通孔１０９，１１０が形成されて、それらを電気的に接続するための接続部６７が設けられる。また、絶縁層２８のうち、ＣＳ抵抗ＲＣＳを構成する第３半導体層５ＣＳの第３領域１７ＣＳの幅方向Ｙの一端部の表面（基板反対側）に積層される部分にも貫通孔１１１が形成され、スイッチ用サイリスタＳのゲート電極ｄとの接続部６５が設けられる。さらに、形成された絶縁層２８，１０３のうち、プルアップ抵抗ＲＰと電源ライン３１に積層される部分にも貫通孔１１２，１１３が形成され、それらを電気的に接続する接続部６８が形成される。
【００７８】
図７は、同一基板に発光サイリスタおよび半導体抵抗素子を形成する方法を含む、発光素子アレイチップＬの製造方法を示すフローチャートである。製造工程を開始すると、ステップｓ１では、基板２の一表面２Ａ上にＮ型のＧａＡｓから成る第１薄膜と、Ｎ型のＩｎＧａＡｓから成る第２薄膜と、Ｎ型のＡｌＧａＡｓから成る第３薄膜とをエピタキシャル成長法を用いて、この記載の順番で積層し、第１半導体層を形成してステップｓ２に移る。第１薄膜のキャリア濃度、および膜厚は、前述したバッファ領域１２のキャリア濃度および膜厚と等しく、第２薄膜の組成比、キャリア濃度、および膜厚は、前述したサブピーク吸収領域１４の組成比、キャリア濃度および膜厚と等しく、第３薄膜の組成比、キャリア濃度、および膜厚は、前述した積層領域１３の組成比、キャリア濃度および膜厚と等しい。
【００７９】
ステップｓ２では、ステップｓ１で形成した第１半導体層に、エピタキシャル成長法を用いて、Ｐ型のＡｌＧａＡｓから成る第４薄膜を積層し、第２半導体層を形成してステップｓ３に移る。第４薄膜の組成比、キャリア濃度、および膜厚は、前述した第２半導体層４の組成比、キャリア濃度および膜厚と等しい。
【００８０】
ステップｓ３では、ステップｓ３で形成した第２半導体層に、エピタキシャル成長法を用いて、Ｎ型のＡｌＧａＡｓから成る第５薄膜と、Ｎ型のＡｌＧａＡｓから成る第６薄膜と、Ｎ型のＧａＩｎＰから成る第７薄膜と、Ｎ型のＡｌＧａＡｓから成る第８薄膜とを、この記載の順番で積層し、第３半導体層を形成してステップｓ４に移る。第５薄膜の組成比、キャリア濃度、および膜厚は、前述した第３半導体層５の第１領域１５の領域１５ａの組成比、キャリア濃度および膜厚と等しい。第６薄膜の組成比、キャリア濃度、および膜厚は、前述した第３半導体層５の第１領域１５の領域１５ｂの組成比、キャリア濃度および膜厚と等しい。第７薄膜の組成比、キャリア濃度、および膜厚は、前述した第３半導体層５の第３領域１７の組成比、キャリア濃度および膜厚と等しい。第８薄膜の組成比、キャリア濃度、および膜厚は、前述した第３半導体層５の第２領域１６の組成比、キャリア濃度および膜厚と等しい。
【００８１】
ステップｓ４では、ステップｓ３で形成した第３半導体層に、エピタキシャル成長法を用いて、Ｐ型のＡｌＧａＡｓから成る第９薄膜と、Ｐ型のＡｌＧａＡｓから成る第１０薄膜とを、この記載の順番で積層し、第４半導体層を形成してステップｓ５に移る。第９薄膜の組成比、キャリア濃度、および膜厚は、前述した第４半導体層６の領域６ａの組成比、キャリア濃度および膜厚と等しい。第１０薄膜の組成比、キャリア濃度、および膜厚は、前述した第４半導体層６の領域６ｂの組成比、キャリア濃度および膜厚と等しい。
【００８２】
ステップｓ５では、ステップｓ４で形成した第４半導体層に、エピタキシャル成長法を用いて、Ｐ型のＧａＡｓから成る第１１薄膜を積層し、第５半導体層を形成してステップｓ６に移る。第１１薄膜の組成比、キャリア濃度、および膜厚は、前述したオーミックコンタクト層７の組成比、キャリア濃度および膜厚と等しい。
【００８３】
ステップｓ６では、第５半導体層上にフォトリソグラフィ法によってエッチングマスクを形成して、第３半導体層５の第３領域１７を含む第７薄膜がエッチングストッパとして機能するエッチング液を用いて、第３半導体層５の第２領域１６を含む第８薄膜の一部分およびこの部分に積層されている第９〜第１１薄膜の一部分を除去する。前記エッチング液には、たとえばＨ２ＳＯ４＋Ｈ２Ｏ２＋Ｈ２Ｏが用いられる。このようなエッチング液を用いてエッチングすることによって、第７薄膜を、成膜したときの厚さに維持することができる。
【００８４】
ステップｓ７では、ステップｓ６で形成されたエッチングマスクを除去して、フォトリソグラフィ法によって新たなエッチングマスクを形成した後、第７薄膜の一部分をウエットエッチングによって除去し、続いて第１〜第６薄膜の一部分を除去して、第１〜第４半導体層の一部分を含み、かつ第２領域の基板２とは反対側の面の一部分が露出する第１積層体と、第１および第２半導体層の一部分ならびに第３半導体層のうち第１および第２領域の一部分を含む第２積層体とを形成してステップｓ８に移る。第１積層体および第２積層体は、基板２上に複数形成される。第７薄膜の一部分を除去するためのエッチング液には、たとえばＨＮＯ３＋ＨＣｌ＋Ｈ２Ｏが用いられ、第１〜第６薄膜の一部を除去するためのエッチング液には、たとえばＨ２ＳＯ４＋Ｈ２Ｏ２＋Ｈ２Ｏが用いられる。第１積層体は、発光用サイリスタＴおよびスイッチ用サイリスタＳのサイリスタ本体であり、第２積層体は、前述した積層体１２１ＣＳ，１２１Ｐである。ステップｓ７では第１および第２積層体を形成した後、エッチングマスクを除去する。
【００８５】
図８は、ステップｓ７が終了した時点における作製途中の発光素子アレイチップＬを模式的に示す断面図である。図８では、第１積層体として発光用サイリスタＴについて示し、第２積層体として積層体１２１ＣＳについて示すが、発光用サイリスタＴおよび積層体１２１Ｐについても同様の形状となる。
【００８６】
ステップｓ８では、第１および第２積層体を覆って、たとえばプラズマスパッタ法によって透光性を有する絶縁層２８を形成した後、この絶縁層２８に積層して、たとえばスパッタリング法によって金属膜を形成し、フォトリソグラフィ法によって新たなエッチングマスクを形成した後、金属膜をエッチングして、配線部の一部を構成するゲート横配線ＧＨ１〜ＧＨｎおよび電源ライン３１を形成して、ステップｓ９に移る。
【００８７】
ステップｓ９では、ステップｓ８で形成されたエッチングマスクを除去し、ゲート横配線ＧＨ１〜ＧＨｎおよび電源ライン３１を覆う絶縁層１０３を形成して、ステップｓ１０に移る。
【００８８】
ステップｓ１０では、フォトリソグラフィ法によって、レジストマスクを形成し、サイリスタ本体と、積層体１２１ＣＳ，１２１Ｐとの電極または配線に接続すべき部分に積層される絶縁層２８，１０３の一部に貫通孔を形成して、ステップｓ１１に移る。
【００８９】
ステップｓ１１では、ステップｓ１０で形成されたエッチングマスクを除去し、絶縁層２８，１０３に積層して、たとえばスパッタリング法によって、金属膜を形成し、フォトリソグラフィ法によって、新たなエッチングマスクを形成した後、金属膜をエッチングして、表面電極８、ゲート電極１１、配線部の一部を構成する接続部６０〜６９、発光信号用ボンディングパッドＡ、ゲート信号用ボンディングパッドＧ、セレクト信号用ボンディングパッドＣＳ、および電源用ボンディングパッドＶｓを形成して、ステップｓ１２に移る。
【００９０】
ステップｓ１２では、スピンコート法、フォトリソグラフィ法およびエッチングによって、遮光膜３２を形成して、ステップｓ１３に移る。ステップｓ１３では、基板２の他表面２Ｂ上に、たとえばスパッタリング法によって裏面電極９となる金属膜を形成して、ステップｓ１４に移る。ステップｓ１４では、基板２をダイシングして個片化し、これによって発光素子アレイチップＬが形成される。
【００９１】
以上のような発光素子アレイチップＬの製造方法では、ステップｓ６において第３半導体層５の第３領域１７を含む第６薄膜をエッチングストッパとして機能するエッチャング液を用いて、第６薄膜を露出させることによって、第２積層体である積層体１２１ＣＳ，１２１Ｐに含まれる第３半導体層５ＣＳ，５Ｐの第１領域１５ＣＳ，１５Ｐおよび第３領域１７ＣＳ，１７Ｐの厚さを正確に制御することができる。積層体１２１ＣＳ，１２１Ｐに含まれる第３半導体層５ＣＳ，５Ｐの第１領域１４ＣＳ，１４Ｐおよび第３領域１７ＣＳ，１７Ｐは、精度の高いエピタキシャル膜の膜厚で決定されることになるので、発光素子アレイチップＬの駆動に大きな影響を与える半導体抵抗素子を作製する精度を向上することができ、所定の抵抗値に精度よく半導体抵抗素子であるＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰの抵抗値を合わせることができる。したがって、発光素子アレイチップＬの歩留まりを向上させることができ、発光素子アレイチップＬの動作の信頼性を向上させることができる。また各発光用サイリスタＴ、スイッチ用サイリスタＳ、半導体抵抗素子ＲＣＳ，ＲＰを、一連の製造プロセスにおいて、同時に形成することができるので、同じ構造で特性が安定したものを一度に簡単に作製することができ、製造コストを低減することができる。
【００９２】
図９は、本発明の実施の一形態の発光装置１０を模式的に示すブロック回路図である。発光装置１０は、複数の発光素子アレイチップＬ１，Ｌ２，…，Ｌｐ−１，Ｌｐ（記号ｐは、２以上の正の整数）と、前記発光素子アレイチップＬ１〜Ｌｐの駆動回路として、発光信号を供給する発光信号駆動ＩＣ（Integrated Circuit）１３０と、ゲート信号を供給するゲート信号駆動ＩＣ１３１と、セレクト信号を供給するセレクト信号駆動ＩＣ１３２とを含んで構成される。各駆動ＩＣは後述する制御手段９６に基づいて、画像情報を出力する。各発光素子アレイチップＬ１〜Ｌｐについて、それぞれを総称して指す場合および不特定のものを指す場合に、単に発光素子アレイチップＬと記載する。なお、セレクト信号駆動ＩＣ１３２は第１の駆動回路であり、ゲート信号駆動ＩＣ１３１は第２の駆動回路であり、発光信号駆動ＩＣ１３０は第３の駆動回路である。
【００９３】
各アレイチップＬは、配列方向Ｘに沿って発光用サイリスタＴが一列に配列されて、各発光用サイリスタＴからの光の出射方向を揃えて回路基板に実装される。ただし、図９には回路基板は図示していない。また、発光信号駆動ＩＣ１３０とゲート信号駆動ＩＣ１３１とセレクト信号駆動ＩＣ１３２とは、前記回路基板に実装される。回路基板にはさらに、各駆動ＩＣ１３０〜１３２の出力端子と各アレイチップＬのボンディングパッドとを接続するためのパターン配線が形成され、パターン配線とボンディングパッドとがボンディングワイヤで接続される。
【００９４】
前述したように、図２に示す発光素子アレイチップＬには、ｍ個の発光信号用ボンディングパッドＡ、１個のセレクト信号用ボンディングパッドＣＳ、および４個のゲート信号用ボンディングパッドＧが含まれる。さらに前記プルアップ抵抗ＲＰの他端（スイッチ用サイリスタＳのゲート電極ｄが接続されるのと反対側）に印加される正電源を接続するための電源用ボンディングパッドＶｓが必要であり、図９に図示されている。なお、図９に示されたｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光用サイリスタＴの配列方向Ｘに沿う一方から他方に向かって、各アレイチップに第１番から第ｐ番まで番号を付すと、第ｉ１０（１≦ｉ１０≦ｐ）番目のアレイチップＬのセレクト信号用ボンディングパッドＣＳをセレクト信号用ボンディングパッドＣＳｉ１０と記載する。不特定のアレイチップＬのセレクト信号用ボンディングパッドＣＳ１〜ＣＳｐを指すときは、単にセレクト信号用ボンディングパッドＣＳと記載する場合がある。
【００９５】
発光信号駆動ＩＣ１３０は、各アレイチップＬの発光信号用ボンディングパッドＡ１〜Ａｍと同数（ｍ個）の発光信号出力端子λ１〜λｍを有する。発光信号出力端子λ１〜λｍについて、複数のものを総称する場合または不特定のものを指す場合に、単に発光信号出力端子λと記載する場合がある。各発光信号用ボンディングパッドＡと発光信号出力端子λとの接続は、異なるアレイチップ間で配線を共用して接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光用サイリスタＴの配列方向Ｘに沿う一方から他方に向かって、発光信号用ボンディングパッドＡ１〜Ａｍに第１番から第ｍ番まで番号を付し、また発光信号出力端子λ１〜λｍにも第１番から第ｍ番まで番号を付すと、ｐ個のアレイチップのそれぞれの第ｉ８（１≦ｉ８≦ｍ）番目の発光信号用ボンディングパッドＡｉ８同士が電気的に接続され、さらに第ｉ８番目の発光信号出力端子λｉ８に電気的に接続される。
【００９６】
ゲート信号駆動ＩＣ１３１は各アレイチップＬのゲート信号用ボンディングパッドＧ１〜Ｇ４と同数（４個）のゲート信号出力端子μ１〜μ４を有する。ゲート信号出力端子μ１〜μ４について、複数のものを総称する場合または不特定のものを指す場合に、単にゲート信号出力端子μと記載する場合がある。各ゲート信号用ボンディングパッドＧとゲート信号出力端子μとの接続は、異なるアレイチップ間で配線を共用して接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光用サイリスタＴの配列方向Ｘに沿う一方から他方に向かって、ゲート信号用ボンディングパッドＧ１〜Ｇ４に第１番から第４番まで番号を付し、またゲート信号出力端子μ１〜μ４にも第１番から第４番まで番号を付すと、ｐ個のアレイチップそれぞれの第ｉ９（１≦ｉ９≦４）番目のゲート信号用ボンディングパッドＧｉ９同士が電気的に接続され、さらに第ｉ９番目のゲート信号出力端子μｉ９に電気的に接続される。
【００９７】
セレクト信号駆動ＩＣ１３２はアレイチップＬと同数（ｐ個）のセレクト信号出力端子ν１〜νｐを有する。セレクト信号出力端子ν１〜νｐについて、複数のものを総称する場合または不特定のものを指す場合に、単にセレクト信号出力端子νと記載する場合がある。各セレクト信号用ボンディングパッドＣＳｉ１０とセレクト信号出力端子νとの接続は、各アレイチップと個別に接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光用サイリスタＴの配列方向Ｘに沿う一方から他方に向かって、各アレイチップに第１番から第ｐ番まで番号を付し、またセレクト信号出力端子ν１〜νｐにも第１番から第ｐ番まで番号を付すと、第ｉ１０（１≦ｉ１０≦ｐ）番目のアレイチップＬのセレクト信号用ボンディングパッドＣＳｉ１０と第ｉ１０番目のセレクト信号出力端子νｉ１０とが電気的に接続される。
【００９８】
前述したように、各アレイチップＬのセレクト信号用ボンディングパッドＣＳとセレクト信号出力端子νとが個別に接続されるので、セレクト信号駆動ＩＣ１３２は、各アレイチップＬのセレクト信号用ボンディングパッドＣＳに順番にセレクト信号を出力して、アレイチップＬを順番にセレクト状態にすることできる。一方、各アレイチップＬとゲート信号駆動ＩＣ１３１との配線は共用されているので、例えば、第ｉ９（１≦ｉ９≦４）番目のゲート信号出力端子μｉ９から出力されたゲート信号は、すべてのアレイチップＬの第ｉ９（１≦ｉ９≦４）番目のゲート信号用ボンディングパッドＧｉ９に入力され、すべてのアレイチップＬの第ｉ９番目のスイッチ用サイリスタＳｉ９のアノード電極ｃｉ９に入力される。しかし、各アレイチップＬの第ｉ９番目のスイッチ用サイリスタＳｉ９の中でスイッチングするのは、セレクト信号が入力されることでセレクト状態にあるアレイチップＬのみである。さらに、セレクト状態にあるアレイチップＬの第ｉ９番目のゲート横配線ＧＨｉ９に接続された発光用サイリスタＴの中で、発光信号駆動ＩＣ１３０から発光信号が入力された発光素子ブロックＢに属する発光用サイリスタＴが発光する。
【００９９】
このように、セレクト状態にあるアレイチップＬを順番に切り替えることで、複数の発光素子アレイ間でゲート信号駆動ＩＣ１３１および発光信号駆動ＩＣ１３０を共用にする時分割駆動を安定に動作させることができる。したがって、駆動用ＩＣの数、および駆動用ＩＣを実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用ＩＣ実装基板の面積を小さくすることができ、結果として小型でかつ安定に動作する発光装置が実現できる。
【０１００】
図１０は、発光装置１０を使用した画像形成装置の基本的構成を示す側面図である。画像形成装置８７は、電子写真方式の画像形成装置であり、前記発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋを、感光体ドラム９０への露光装置に使用している。発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋは、各駆動ＩＣ（発光信号駆動ＩＣ１３０、ゲート信号駆動ＩＣ１３１、セレクト信号駆動ＩＣ１３２）が設けられる回路基板に実装される。
【０１０１】
画像形成装置８７は、Ｙ（イエロ）、Ｍ（マゼンタ）、Ｃ（シアン）、Ｋ（ブラック）の４色のカラー画像を形成するタンデム方式を採用した装置であり、大略的に、４つの発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋと、集光手段であるレンズアレイ８８Ｙ，８８Ｍ，８８Ｃ，８８Ｋと、発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋおよび各駆動ＩＣ１３０，１３１，１３２，１３６が実装された回路基板と、レンズアレイ８８を保持する第１ホルダ８９Ｙ，８９Ｍ，８９Ｃ，８９Ｋと、４つの感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋと、４つの現像剤供給手段９１Ｙ，９１Ｍ，９１Ｃ，９１Ｋと、転写手段である転写ベルト９２と、４つのクリーナ９３Ｙ，９３Ｍ，９３Ｃ，９３Ｋと、４つの帯電器９４Ｙ，９４Ｍ，９４Ｃ，９４Ｋと、定着手段９５と、制御手段９６とを含んで構成される。
【０１０２】
各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋは、各駆動ＩＣによって各色のカラー画像情報に基づいて駆動される。たとえば、４つ発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの配列方向Ｘの長さは、たとえば２００ｍｍ〜４００ｍｍに選ばれる。
【０１０３】
各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの発光用サイリスタＴからの光は、レンズアレイ８８を介して各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋに集光して照射される。レンズアレイ８８は、たとえば発光素子の光軸上にそれぞれ配置される複数のレンズを含み、これらのレンズを一体的に形成して構成される。発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋが実装される回路基板およびレンズアレイ８８は、第１ホルダ８９によって保持される。ホルダ８９によって、発光用サイリスタＴの光照射方向と、レンズアレイ８８のレンズの光軸方向とがほぼ一致するようにして位置合わせされる。各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋは、たとえば円筒状の基体表面に電子写真感光体層を被着して成り、その外周面には各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋからの光を受けて静電潜像が形成される静電潜像形成位置が設定される。
【０１０４】
各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋの周辺部には、各静電潜像形成位置を基準として回転方向下流側に向かって順番に、露光された感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋに現像剤を供給する現像剤供給手段９１Ｙ，９１Ｍ，９１Ｃ，９１Ｋ、転写ベルト９２、クリーナ９３Ｙ，９３Ｍ，９３Ｃ，９３Ｋ、および帯電器９４Ｙ，９４Ｍ，９４Ｃ，９４Ｋがそれぞれ配置される。感光体ドラム９０に現像剤によって形成された画像を記録シートに転写する転写ベルト９２は、４つの感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋに対して共通に設けられる。
【０１０５】
前記感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋは、第２ホルダによって保持され、この第２ホルダと第１ホルダ８９とは、相対的に固定される。各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋの回転軸方向と、各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの前記配列方向Ｘとがほぼ一致するようにして位置合わせされる。
【０１０６】
転写ベルト９２によって、記録シートを搬送し、現像剤によって画像が形成された記録シートは、定着手段９５に搬送される。定着手段９５は、記録シートに転写された現像剤を定着させる。感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋは、回転駆動手段によって回転される。
【０１０７】
制御手段９６は、前述した各駆動ＩＣ１３０，１３１，１３２，１３６にクロック信号および画像情報を与えるとともに、感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋを回転駆動する回転駆動手段、現像剤供給手段９１Ｙ，９１Ｍ，９１Ｃ，９１Ｋ、転写ベルト９２、帯電器９４Ｙ，９４Ｍ，９４Ｃ，９４Ｋおよび定着手段９５の各部を制御する。
【０１０８】
このような構成の画像形成装置８７では、各発光素子を発光状態とするか、または非発光状態とするかを、主電流が流れないゲート電極ｂに接続されているゲート横配線ＧＨを伝送するゲート信号によって切り換えるため、発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋを実装するための回路基板側に形成されるゲート信号の伝送路も細くすることが可能で、回路基板を小形化することができ、さらにこのゲート信号駆動ＩＣ１３１についても主電流を切り換える事が無いため、ＩＣの容量が小さくできるので、小形化および低コスト化を実現することができる。
【０１０９】
以上のように、本実施の形態の発光素子アレイチップＬによれば、制御性が向上された発光サイリスタ１を用いることによって、制御信号に合わせて精度よく発光サイリスタを発光させることができるので、発光タイミングの信頼性を向上させることができる。またスイッチ素子として設けたスイッチ用サイリスタＳが、セレクト信号により選択された時間にのみゲート信号を発光用サイリスタＴ側に受け渡すように動作するため、このような発光素子アレイチップＬを複数配列して駆動する場合において、複数の発光素子アレイチップＬごとに駆動用ＩＣを接続せずとも、発光信号およびゲート信号を与える駆動用ＩＣおよび配線を共用して時分割駆動することができるので、少ない駆動用ＩＣと配線数で時分割駆動することができるという基本的な作用効果を有する。
【０１１０】
また、アノード電極ａが複数の発光用サイリスタＴで共通化された発光素子ブロックＢを複数設け、複数の発光素子ブロックＢでゲート横配線ＧＨを共有した場合には、１つの発光素子アレイチップＬ内においても複数の発光素子ブロックＢ間で時分割駆動をすることができる。この結果、駆動用ＩＣに接続すべきゲート横配線ＧＨの数を減らすことできるので、ゲート信号の出力ポート数の少ない駆動用ＩＣを用いて、少ない駆動用ＩＣで時分割駆動することができる発光装置を提供できる。
【０１１１】
また、スイッチ素子および発光素子が発光サイリスタ１を含んで構成されるから、たとえばＮＡＮＤゲートやインバータなどといった複雑な半導体装置を用いることなく、簡単な構成で、ゲート信号を入力すべき発光素子アレイチップＬを選択する論理回路を構成することができるので、設計が容易となり、また製造工程を簡略化することができる点で有利である。また前記構成の発光素子アレイチップＬを用いることにより、発光装置が、小形であって、安定に動作する信頼性の高いものとなるので、良好な画像を安定に形成することができる画像形成装置を提供できる。
【０１１２】
なお、本発明は上述の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良などが可能である。
【図面の簡単な説明】
【０１１３】
【図１】本発明の実施の一形態の発光サイリスタ１の構成を示す断面図である。
【図２】本発明の発光素子アレイの実施の形態としての発光素子アレイチップＬを示す概略的な等価回路図である。
【図３】第１の実施の形態の発光素子アレイチップＬの基本構成を示す平面図である。
【図４】図３の切断面線ＩＶ−ＩＶから見た断面図である。
【図５】図３の切断面線Ｖ−Ｖから見た断面図である。
【図６】図３の切断面線ＶＩ−ＶＩから見た断面図である。
【図７】同一基板に発光サイリスタおよび半導体抵抗素子を形成する方法を含む、発光素子アレイチップＬの製造方法を示すフローチャートである。
【図８】ステップｓ７が終了した時点における作製途中の発光素子アレイチップＬを模式的に示す断面図である。
【図９】本発明の実施の一形態の発光装置１０を模式的に示すブロック回路図である。
【図１０】発光装置１０を使用した画像形成装置の基本的構成を示す側面図である。
【符号の説明】
【０１１４】
１  発光サイリスタ
２  基板
２Ａ  一表面
３，３ｔ，３ｓ，３ＣＳ，３Ｐ  第１半導体層
４，４ｔ，４ｓ，４ＣＳ，４Ｐ  第２半導体層
５，５ｔ，５ｓ，５ＣＳ，５Ｐ  第３半導体層
６  第４半導体層
７，７ｓ，７ｔ  オーミックコンタクト層
７Ａ，７Ａｓ，７Ａｔ  表面
８  表面電極
９  裏面電極
１０，１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋ  発光装置
１１  ゲート電極
１５，１５ｔ，１５ｓ，１５ＣＳ，１５Ｐ  第１領域
１６，１６ｔ，１６ｓ  第２領域
１７，１７ｔ，１７ｓ，１７ＣＳ，１７Ｐ  第３領域
１７Ａ，１７Ａｔ，１７Ａｓ  表面
８７  画像形成装置
９１Ｙ，９１Ｙ，９１Ｍ，９１Ｃ，９１Ｋ  現像剤供給手段
９２  転写ベルト
９５  定着手段
１２１ＣＳ，１２１Ｐ  積層体
Ｂ  発光素子ブロック
Ｌ  発光素子アレイチップ
ＲＣＳ  ＣＳ抵抗
ＲＰ  プルアップ抵抗
Ｓ  スイッチ用サイリスタ
Ｔ  発光用サイリスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005207802.tif 000009
【図８】
0005207802.tif 000010
【図９】
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【図１０】
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