(57)【特許請求の範囲】
【請求項１】
マトリックス方式で配設した複数の電流源セルを含むディジタル・アナログ変換回路において、該回路は、
前記電流源セルで発生したセル電流を流す経路として、通常動作時のディジタル・アナログ変換用の出力用経路と、キャリブレーション実行用の補正用経路とを含み、
前記電流源セルは、電流源として、所定のバイアス電圧に対して前記セル電流を発生させる第１のトランジスタを含み、
さらに、前記電流源セルは、通常動作時には第１のトランジスタと前記出力用経路とをカスコード接続して前記セル電流を前記出力用経路へと流し、キャリブレーション実行時には第１のトランジスタと前記補正用経路とをカスコード接続して前記セル電流を前記補正用経路へと流し、
該回路は、前記補正用経路で得られる補正値に応じて前記セル電流を補正する補正電流を発生する電流補正手段を含むことを特徴とするディジタル・アナログ変換回路。
【請求項２】
請求項１に記載のディジタル・アナログ変換回路において、前記出力用経路は、通常動作時に第１のトランジスタとカスコード接続される第２のトランジスタを含み、
前記補正用経路は、キャリブレーション実行時に第１のトランジスタとカスコード接続される第３のトランジスタを含むことを特徴とするディジタル・アナログ変換回路。
【請求項３】
請求項２に記載のディジタル・アナログ変換回路において、第３のトランジスタは、前記複数の電流源セルごとに配設されることを特徴とするディジタル・アナログ変換回路。
【請求項４】
請求項２に記載のディジタル・アナログ変換回路において、第３のトランジスタは、前記複数の電流源セルに共通するものが一つだけ配設されることを特徴とするディジタル・アナログ変換回路。
【請求項５】
請求項１に記載のディジタル・アナログ変換回路において、前記電流補正手段は、前記複数の電流源セルごとに配設されることを特徴とするディジタル・アナログ変換回路。
【請求項６】
請求項１に記載のディジタル・アナログ変換回路において、前記電流補正手段は、前記複数の電流源セルに共通するものが一つだけ配設されることを特徴とするディジタル・アナログ変換回路。
【請求項７】
請求項１に記載のディジタル・アナログ変換回路において、前記補正用経路は、前記セル電流と所定のリファレンス電流とを比較する電流比較手段と、該電流比較手段の比較結果に応じて前記補正値を決定するロジック処理手段とを含むことを特徴とするディジタル・アナログ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流値に対してキャリブレーションを実行する電流セルマトリックス型のディジタル・アナログ変換回路に関するものである。
【背景技術】
【０００２】
従来から、ディジタル・アナログ（Digital/Analog：D/A）変換回路は、複数の電流源セルをマトリックス方式で配設し、アナログデータに変換すべきディジタルデータを行デコーダおよび列デコーダによって各電流源セルに入力するものがある。このD/A変換回路は、出力用抵抗によって、各電流源セルから差動出力される電流量を出力電圧に変換し、その出力電圧をアナログ出力することができる。
【０００３】
これらの電流源セルは、電流源として動作して所定のバイアス電圧に応じたセル電流を発生させ、そのセル電流をディジタルデータに基づく入力コードに応じて差動出力する。電流源セルは、たとえば、電流源となるトランジスタと、セル電流の正（Positive）出力および負（Negative）出力をそれぞれ制御する２つの電流源スイッチとを有し、これらのスイッチを入力コードに応じて動作させる。
【０００４】
すなわち、D/A変換回路の出力抵抗に流れる電流量は、各電流源セルの電流源スイッチによって変化する。
【０００５】
また、各電流源セルは、トランジスタの製造ばらつきに起因して、発生させる電流値に誤差を生じさせることがあり、その誤差を補正する必要がある。たとえば、非特許文献１に記載のDigital background self-calibration scheme方式において、digital background calibrating current source cell、すなわち電流源セルは、dummy current source cell（CAL_DAC）、すなわち補正用電流源を設けて、セル電流を調整することができる。
【０００６】
この場合、D/A変換回路は、補正用電流源の補正値を決定するためにキャリブレーションを実行し、このキャリブレーション動作中において、各電流源セルは、発生する電流を補正用経路のキャリブレーション用スイッチを介して出力する。D/A変換回路は、各電流源セルの電流量をresistive current-to-voltage converterによって電圧値に変換し、このアナログ電圧値をΔΣmodulatorおよびdigital counterによってディジタル変換して、その変換結果に応じて、補正用電流源に入力すべきディジタル値、すなわち補正値をCalibration Decision Circuitsで演算し、Memoryに格納する。
【０００７】
また、特許文献１に記載のDAコンバータは、等電流化したセグメントの上位ビットのDA変換出力と、電流の重み付き下位ビットのDA変換出力を加算してアナログ出力するセグメント方式によるもので、上位ビットのセグメントに少なくとも一つセグメントを追加して設け、そのセグメントの切り換え値と、下位ビットを出力する領域とを制御して、そのセグメントの誤差を補正することができる。
【非特許文献１】A 14b 150MS/s CMOS DAC with Digital Background Calibration (2006 Symposiumon VLSI Circuits Digest of Technical Papers)
【特許文献１】特開平9-289450号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来のD/A変換回路は、その精度を改善するためにキャリブレーション技術を用いて、各電流源セルの電流量を補正するものであるが、そのキャリブレーション接続、すなわち補正経路による影響は考慮されていない。
【０００９】
たとえば、非特許文献１に示すキャリブレーション構成では、電流源となるトランジスタに対して、２つの電流源出力用スイッチと、１つのキャリブレーション用スイッチとが設けられているが、この接続方法では、電流源用スイッチに係るノードに付加される容量が増加してしまう。たとえばキャリブレーション用スイッチは、キャリブレーション動作時にオンとなり、通常動作時にオフとなるので、通常動作時にキャリブレーション用スイッチによる寄生容量が付加されることになる。
【００１０】
このように、電流源セルでは、電流源用スイッチに係るノードに大きな寄生容量が付加されると、セル間で容量ミスマッチの影響が大きくなり、D/A変換回路の交流特性の劣化を招くことになる。
【００１１】
また、このようなD/A変換回路の交流特性の劣化を防ぐために電流源セルにおけるスイッチ数を増やすと、回路面積が増大してしまう。
【００１２】
本発明は、このような従来技術の欠点を解消し、交流特性を劣化させることなく、マトリックス方式で配設された各電流源セルで発生させた電流を補正することができるディジタル・アナログ変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は上述の課題を解決するために、マトリックス方式で配設した複数の電流源セルを含むディジタル・アナログ変換回路は、この電流源セルで発生したセル電流を流す経路として、通常動作時のディジタル・アナログ変換用の出力用経路と、キャリブレーション実行用の補正用経路とを含み、この電流源セルは、電流源として、所定のバイアス電圧に対してこのセル電流を発生させる第１のトランジスタを含み、さらに、この電流源セルは、通常動作時には第１のトランジスタとこの出力用経路とをカスコード接続してこのセル電流をこの出力用経路へと流し、キャリブレーション実行時には第１のトランジスタとこの補正用経路とをカスコード接続してこのセル電流をこの補正用経路へと流し、この回路は、この補正用経路で得られる補正値に応じてこのセル電流を補正する補正電流を発生する電流補正手段を含むことを特徴とする。
【発明の効果】
【００１４】
本発明のディジタル・アナログ変換回路によれば、各電流源セルが、通常動作時には電流源として２つの電流源トランジスタをカスコード接続して出力用経路とし、発生したセル電流をその出力用経路を介して流し、また、キャリブレーション動作時には一方の電流源トランジスタとキャリブレーション用トランジスタとをカスコード接続して補正用経路とし、すなわちキャリブレーション用トランジスタを他方の電流源トランジスタの代わりに用いて、発生したセル電流をその補正用経路を介して流す。
【００１５】
このように、本回路は、複数の電流源セルごとにキャリブレーション動作を実行して補正値を決定して、セルごとに電流値を補正するのでプロセスばらつきに起因する電流値のばらつきを補正することができる。
【００１６】
また、本回路は、キャリブレーション用の電流経路は、電流源用スイッチに係るノードに接続されず、カスコード接続された電流源トランジスタの間に接続されるので、電流源用スイッチに係るノードに対する寄生容量の付加を防ぐことができる。
【００１７】
さらに、本回路では、通常動作時に用いられる電流源トランジスタと、キャリブレーション動作時に用いられるキャリブレーション用トランジスタとの間に、プロセスばらつきに起因する誤差が生じる場合でも、これらのトランジスタを近接して形成することにより、プロセスばらつきによる影響をごく小さくすることができる。
【００１８】
また、本発明のディジタル・アナログ変換回路は、電流源セルで発生するセル電流を補正する電流補正ブロックを、複数の電流源セルに共通のものを一つだけ配設することにより、回路面積を小さくすることができる。
【発明を実施するための最良の形態】
【００１９】
次に添付図面を参照して、本発明によるディジタル・アナログ（Digital/Analog：D/A）変換回路の実施例を詳細に説明する。たとえば、D/A変換器10は、図１に示すように、マトリックス方式で配設された複数の電流源セル12でディジタルデータをD/A変換し、その結果の電流値を出力端抵抗14および16に向けて出力してアナログデータを得るもので、リファレンス電流源18、トランジスタ20および22、電流比較器24およびロジック回路26を用いて、各電流源セル12で得られた電流値に対してキャリブレーションを実行するものである。なお、本発明の理解に直接関係のない部分は、図示を省略し、冗長な説明を避ける。
【００２０】
本回路10は、図２に示すように、複数の電流源セル12をマトリックス状に配設して、D/A変換すべきディジタルデータを行デコーダ70および列レコーダ72によって各セル12に入力するものでよい。本回路10では、実際には多数の電流源セルを配置することができるが、図１および図２では複雑化を避けるため、少数の電流源セル12しか図示しない。
【００２１】
また、本回路10は、各電流源セル12から差動出力される電流を出力配線28および30で受けるもので、出力配線28および30は、それぞれ出力端抵抗14および16を設け、さらに電源電圧VDDに接続される。これらの出力配線28および30上には、各電流源セル12と出力端抵抗14および16との間に出力端子32および34を有する。
【００２２】
各電流源セル12から流れる電流に応じて出力端抵抗14および16にかかる電圧が変化し、すなわち出力端子32および34から出力される出力電圧が変化する。このようにして、ディジタル入力がアナログ出力へと変換される。
【００２３】
電流源セル12は、電流源として、電流源トランジスタ36および38を含み、一方のトランジスタ36に対して他方のトランジスタ38がカスコード接続されている。一方のトランジスタ36は、そのソースを接地し、他方のトランジスタ38は、そのドレインをスイッチ40および42を介して出力配線28および30とそれぞれ接続する。以下では、トランジスタ36および38、ならびにスイッチ40および42からなる構成を電流源ブロックと称する。
【００２４】
この電流源ブロックは、たとえば、バイアス電圧を電流源トランジスタ36および38に供給して動作するもので、D/A変換すべきディジタルデータ、すなわち行デコーダ70および列レコーダ72から得られる入力コードに応じて、スイッチ40および42を制御してトランジスタ38のドレインと出力配線28および30との接続のオン／オフを切り替える。
【００２５】
また、電流源セル12は、電流源ブロックで差動出力される電流値に対してキャリブレーションを実行する電流補正ブロック50を、電流源ブロックに接続して構成される。電流補正ブロック50は、キャリブレーション補正用の電流源として複数の補正用トランジスタ52および54を含み、さらに、補正用トランジスタ52および54と電流源ブロックとの接続のオン／オフを切り替えるスイッチとして、複数のスイッチトランジスタ56および58を含んで構成される。
【００２６】
本実施例ではとくに、電流源セル12は、電流源トランジスタ36に対してキャリブレーショントランジスタ60がカスコード接続され、このトランジスタ60を介して電流比較器24と接続する。また、電流源セル12は、電流比較器24との接続のオン／オフを切り替えるスイッチ62を設け、たとえば、キャリブレーショントランジスタ60がスイッチ62を介して電流比較器24と接続する。
【００２７】
また、電流源セル12は、たとえば、キャリブレーショントランジスタ60によるキャリブレーション動作に用いる経路を、電流源トランジスタ36および38の間に接続して構成されるとよい。これにより、キャリブレーション動作時には、電流源を構成する２つのトランジスタとして、電流源トランジスタ36およびキャリブレーショントランジスタ60が用いられ、すなわち電流源トランジスタ38の代わりにトランジスタ60が用いられる。本実施例のトランジスタ38およびトランジスタ60は、同じバイアス電圧が供給される。
【００２８】
この電流源セル12において、トランジスタ38は、スイッチ40または42がオンであればこのセル電流102を流し、また、トランジスタ60は、スイッチ62がオンであればこのセル電流102を流す。
【００２９】
リファレンス電流源18は、基準となるリファレンス電流104を発生させるもので、本実施例では、この電流104をあらかじめ定めている。
【００３０】
また、トランジスタ20および22は、それぞれ、リファレンス電流源18側および電流源セル12側に配設されて、カレントミラー回路を構成する。本実施例では、一方のトランジスタ20は、リファレンス電流源18のみと接続するが、他方のトランジスタ22は、電流源セル12のとくにキャリブレーショントランジスタ60に接続し、さらに電流比較器24とも接続する。
【００３１】
このようなトランジスタ20および22からなるカレントミラー回路は、リファレンス電流源18側と電流源セル12側とでディメンジョンサイズ比に応じた電流を発生させるもので、本実施例では、リファレンス電流104と等しい電流を電流源セル12側で発生させる。
【００３２】
本実施例において、電流源セル12側のスイッチ62は、キャリブレーショントランジスタ60および電流比較器24と接続するので、このカレントミラー回路は、ミラー回路による誤差を考慮しなければ、キャリブレーショントランジスタ60を流れるセル電流102と比較器24に入力する電流106とを合わせた値を、リファレンス電流104と等しくすることになる。
【００３３】
すなわち、このカレントミラー回路によって、リファレンス電流104とセル電流102との差分に相当する電流106を電流比較器24に供給することとなる。リファレンス電流104がセル電流102より大きい場合は、電流106は正の値となって比較器24に流れ込むことになるが、リファレンス電流104がセル電流102より小さい場合は、電流106は負の値となって比較器24から流れ出すことになる。
【００３４】
電流比較器24は、入力電流106を、たとえば所定の閾値と比較するもので、すなわち、リファレンス電流104とセル電流102との大小判定を行い、その判定結果108をロジック回路26に出力する。
【００３５】
ロジック回路26は、電流補正ブロック50の電流量112を指定するコード、すなわち補正値110を決定するもので、本実施例では、キャリブレーション動作時における電流比較器24の判定結果108に応じて、通常動作時に使用する電流量112の補正値110を決定する。また、ロジック回路26は、決定した補正値110をメモリなどに記憶しておくとよい。
【００３６】
本実施例のD/A変換回路10は、複数の電流源セル12のそれぞれについて、キャリブレーション動作を行い、すなわち、電流源セル12ごとに電流比較器24で判定結果108を得て、ロジック回路26で電流源セル12ごとにコード110を決定する。
【００３７】
また、本回路10は、キャリブレーションを実行するとき、電流源セル12の電流補正ブロック50が補正用電流値112を少しずつ変化させるように制御するとよく、また、電流補正ブロック50は、電流比較器24の供給電流106の正負が変化した時点の補正用電流値112をメモリなどに記憶しておくとよい。
【００３８】
次に、本実施例におけるD/A変換回路10において、通常動作時のD/A変換の動作例を説明する。
【００３９】
本回路10では、まず、バイアス電圧および変換するディジタルデータに基づく入力コードが各電流源セル12に供給され、電流源セル12では、電流源ブロックのノード44と所定のGNDとの間にセル電流103が発生する。
【００４０】
通常動作時では、スイッチ62はオフとなっているが、電流源セル12のスイッチ40および42には、ディジタルデータに基づく入力コードが供給されるので、ディジタルデータに応じてスイッチ40および42が切り替えられる。
【００４１】
ここで、スイッチ40および／または42がオンであれば、セル電流103は、電流源トランジスタ38を通って出力配線28および／または30を流れる。出力配線28および30では、セル電流103が出力端抵抗14および16にて出力電圧に変換されて、出力端子32および34から出力される。
【００４２】
また、通常動作時では、電流補正ブロック50のスイッチ56および／または58がオンとなっていれば、このセル電流103は、電流源トランジスタ36に流れる電流114と電流補正ブロック50の補正用電流源のトランジスタ52および／または54に流れる電流112とを加算して表すことができる。したがって、セル電流112は、電流源トランジスタ36の電流114の電流ミスマッチによる誤差量を補正するための電流源として用いられる。本実施例の電流補正ブロック50は、４つのトランジスタ52、54、56および58によって構成されているが、その他の複数のトランジスタによって構成されてもよい。
【００４３】
さらに、本実施例におけるD/A変換回路10において、キャリブレーション実行時の動作例を説明する。
【００４４】
本回路10では、通常動作時と同様にして、バイアス電圧および変換するディジタルデータに基づく入力コードが各電流源セル12に供給される。
【００４５】
キャリブレーション実行時は、スイッチ62がオンとなっていて、スイッチ40および42がオンではないので、セル電流102は、キャリブレーショントランジスタ60およびスイッチ62を介して流れる。
【００４６】
さらに、キャリブレーション実行時は、トランジスタ20および22からなるカレントミラー回路によって、電流源セル12側に流れる電流がリファレンス電流104と等しくなるので、セル電流102と電流比較器24に流れ込む電流106とを加算した電流がリファレンス電流104と等しくなり、すなわち、リファレンス電流104とセル電流102との差分に相当する電流が電流比較器24に流れ込む。
【００４７】
電流比較器24では、入力電流106が所定の閾値と比較され、すなわち、リファレンス電流104とセル電流102との大小判定が行われて、その判定結果108がロジック回路26に出力される。
【００４８】
ロジック回路26では、電流比較器24の判定結果108に応じて、通常動作時の電流補正ブロック50の電流量112を指定する補正値110が決定される。
【００４９】
本実施例のD/A変換回路10では、上記のようなキャリブレーション動作を、複数の電流源セル12ごとに実行する。これにより、本回路10は、製造プロセスが異なるために電流源セル12ごとに発生する電流にばらつきが生じる場合でも、これを効率よく補正することができる。
【００５０】
また、本実施例のD/A変換回路10は、図３に示すように、キャリブレーショントランジスタ60を複数の電流源セル12に共通のものとして一つだけを電流源セル12の外部に備え、各電流源セル12にスイッチ62を設けて、電流源セル12ごとにスイッチ62を制御してキャリブレーショントランジスタ60との接続を切り替えることができる。
【００５１】
また、本発明のD/A変換回路10は、電流源セル12の電流源ブロックにおけるセル電流102を補正する電流補正ブロック50を、電流源セル12の外部に一つだけ設けて、この電流補正ブロック50が複数の電流源セル12に共通して用いられるように構成されてもよい。
【００５２】
さらに、本発明のD/A変換回路10は、電流比較器24以外の構成によって、電流源セル12の電流源ブロックにおけるセル電流103（セル電流102）を補正することもでき、たとえばセル電流を電流・電圧変換し、さらにアナログ・ディジタル変換して、その結果を比較判定するようなキャリブレーション構成にすることもできる。
【００５３】
また、本発明のD/A変換回路10は、複数の電流源セル12のセル電流の電流量が同じである場合でも、異なる場合でもキャリブレーションを実行することができ、たとえば、電流源セル12によっては重み付け補正を実行可能とするものもあるが、本発明のキャリブレーショントランジスタ60の適用には影響しない。
【００５４】
本発明のD/A変換回路10において、電流源セル12の電流源ブロックにおける電流源は、ケインブーストカスコードによる接続方式を適用して構成されてもよく、カスコード接続を２つ有して構成されてもよい。また、電流源セル12の電流源を構成するトランジスタは、NMOSトランジスタでもPMOSトランジスタでもよい。
【図面の簡単な説明】
【００５５】
【図１】本発明に係るディジタル・アナログ変換回路の一実施例を示すブロック図である。
【図２】図１に示す実施例のディジタル・アナログ変換回路における複数の電流源セルの配設例を示すブロック図である。
【図３】図１に示す実施例のディジタル・アナログ変換回路におけるキャリブレーショントランジスタの配設例を示すブロック図である。
【符号の説明】
【００５６】
10  ディジタル・アナログ変換回路
12  電流源セル
14、16  出力端抵抗
18  リファレンス電流源
20、22  トランジスタ
24  電流比較器
26  ロジック回路
28、30  出力配線
32、34  出力端子
36、38  電流源トランジスタ
40、42  電流源用スイッチ
44  ノード
50  電流補正ブロック
52、54  補正用トランジスタ
56、58  補正用スイッチ
60  キャリブレーション用トランジスタ
62  キャリブレーション用スイッチ
【図１】
0005192738.tif 000002
【図２】
0005192738.tif 000003
【図３】
0005192738.tif 000004