(57)【特許請求の範囲】
【請求項１】
一対の電源ノード間に並列接続された複数のスイッチング素子と、
前記複数のスイッチング素子をオンオフ切替制御可能に構成された制御回路と、
前記複数のスイッチング素子がそれぞれオンしたときに前記一対の電源ノード間に与えられる電圧範囲のうち互いに異なる複数の電圧を生成する複数の第１の中間電圧生成回路と、
前記複数のスイッチング素子がそれぞれオンしたときに前記一対の電源ノード間に与えられる電圧範囲のうち互いに異なる複数の電圧を生成する複数の第２の中間電圧生成回路と、
前記複数の第１の中間電圧生成回路により生成される複数の電圧のうち何れかの電圧が与えられると当該電圧に応じた駆動電流を負荷の一端側に供給する第１の出力回路と、
前記複数の第２の中間電圧生成回路により生成される複数の電圧のうち何れかの電圧が与えられると当該電圧に応じた駆動電流を負荷の他端側に供給する第２の出力回路とを備え、
前記制御回路は、前記複数の第１の中間電圧生成回路の複数の電圧を高い順に前記第１の出力回路に与えると同時に前記複数の第２の中間電圧生成回路の複数の電圧を低い順に前記第２の出力回路に与えるように制御するか、または、前記複数の第１の中間電圧生成回路の複数の電圧を低い順に前記第１の出力回路に与えると同時に前記複数の第２の中間電圧生成回路の複数の電圧を高い順に前記第２の出力回路に与えるように制御することを特徴とする駆動装置。
【請求項２】
前記負荷は、容量性負荷により構成されていることを特徴とする請求項１記載の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷にかかる電圧変動を抑制するための回路を備えた駆動装置に関する。
【背景技術】
【０００２】
この種の回路の一例が特許文献１に開示されている。この特許文献１に開示されている電源回路によれば、電源除去比の高いオペアンプを適用することでＭＯＳＦＥＴのスイッチングに同期して重畳したリップル電圧を低減している。
【特許文献１】特開２００１−１０３７３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
他方、例えば駆動電流を多く必要とする負荷を駆動する場合には、駆動装置の出力回路には電流供給能力の高いトランジスタが用いられる。また、例えばＬＣＤ（液晶）表示器を駆動する場合には、出力回路がＬＣＤ表示器に与える出力電圧をＶｄｄ、２×Ｖｄｄ／３、Ｖｄｄ／３、０の４段階に変化させる必要がある。この場合、出力回路に流れる貫通電流や、液晶に印加される電圧が不均一となってしまいリップル電圧のばらつきを生じノイズ性の悪化につながってしまう。特許文献１に開示されている回路を当該出力回路に適用しても、出力電圧のオーバーシュート電圧変化や貫通電流の低減には至らない。
【０００４】
本発明の目的は、オーバーシュート電圧の低減および出力回路の貫通電流の低減を図った駆動装置を提供することにある。
【課題を解決するための手段】
【０００５】
請求項１記載の発明によれば、次のように作用する。複数のスイッチング素子は一対の電源ノード間に並列接続されており、制御回路が当該複数のスイッチング素子をオンオフ切替制御する。このとき、複数の第１および第２の中間電圧生成回路は、一対の電源ノード間に与えられる電圧範囲のうち互いに異なる複数の電圧を生成する。第１、第２の出力回路は、それぞれ、複数の第１、第２の中間電圧生成回路によって生成される複数電圧のうち何れかの電圧が与えられると当該電圧に応じた駆動電流を負荷の一端側、他端側に供給する。
【０００６】
制御回路が複数の第１および第２の中間電圧生成回路の複数の電圧をそれぞれ低い順もしくは高い順に第１および第２の出力回路に与えるため、負荷の両端にかかる電圧が目標電圧に達するまで徐々に変化することになる。これにより、オーバーシュート電圧の低減および出力回路の貫通電流の低減を図ることができる。しかも、負荷にかかる両端電圧が互いに逆方向に同時に変化する場合に特に有効に作用する。
【０００９】
請求項２記載の発明に示すように、負荷が容量性負荷により構成されている場合にオーバーシュートの低減効果が顕著となる。
【発明を実施するための最良の形態】
【００１０】
（第１の実施形態）
以下、本発明の駆動装置を液晶駆動回路に適用した第１の実施形態について図面を参照しながら説明する。
図１および図２は、液晶駆動回路の電気的構成ブロックを示している。この液晶駆動回路１は、負荷としての液晶表示器２を駆動する。図３は、液晶表示器の一例を示している。この液晶表示器２は、例えば車載用の液晶ディスプレイに用いられるもので７セグメントディスプレイを複数桁配置して構成されている。
【００１１】
この液晶表示器２を構成する各セグメントは容量性の負荷となっており、図１および図２に示すように、駆動回路１、１がそれぞれセグメントラインＳＥＧおよびコモンラインＣＯＭに接続されている。これらの駆動回路１、１は、外部の制御回路３からの制御信号に応じて液晶表示器２のラインＳＥＧ，ＣＯＭに電圧を印加し各セグメントを独立して点灯／消灯駆動可能に構成されている。
【００１２】
図１および図２に示す駆動回路１の電気的構成を説明する。尚、各ラインＳＥＧ、ＣＯＭに接続される駆動回路１は同様の回路構成であるため、セグメントラインＳＥＧに接続された駆動回路１の電気的構成説明を行い、コモンラインＣＯＭに接続される駆動回路１の電気的構成説明を省略する。
【００１３】
駆動回路１は、主駆動部４、１４と、当該主駆動部４、１４の出力段に接続された出力回路部５とを備えており、出力回路部５の出力端子ＯＵＴは液晶表示器２のセグメントラインＳＥＧに接続されている。尚、図示しない中間電圧生成回路が中間電圧（Ｖ１／３、２×Ｖ１／３）を生成し、スイッチＳＷ１、ＳＷ２を介して出力回路部５の出力端子ＯＵＴに電圧を印加可能に構成されている。主駆動部４は、出力回路５のｐＭＯＳトランジスタＴｒ９を駆動する回路であり、主駆動部１４は、出力回路５のｎＭＯＳトランジスタＴｒ１０を駆動する回路であり、これらの回路はそれぞれ図１、図２に主として図示している。
【００１４】
図１は、主駆動部４の電気的構成を主に示しており、図２は、主駆動部１４の電気的構成を主に示している。
図１に示すように、主駆動部４は、第１の電源ノードＮ１、第３の電源ノードＮ３に与えられる電源電位Ｖ１（例えば５Ｖ）と、第２の電源ノードＮ２、第４の電源ノードＮ４に与えられるグランド電位ＧＮＤとの差電圧によって動作するように構成されている。この主駆動部４は、３つ（複数）のブロックの中間電圧生成回路６〜８と、主電源電圧生成回路９とを備えている。中間電圧生成回路６〜８は、それぞれ、第１の電源ノードＮ１と第２の電源ノードＮ２との間に接続された２つのＭＯＳトランジスタＴｒ１−Ｔｒ２間に、定電圧生成用のｐＭＯＳトランジスタＴｒ３〜Ｔｒ６を直列接続して構成される。ｐＭＯＳトランジスタＴｒ３〜Ｔｒ６は、それぞれ、ダイオード接続されている。主電源電圧生成回路９は、電源電圧Ｖ１が与えられる第３の電源ノードＮ３と第４の電源ノードＮ４との間に直列接続された相補型ＭＯＳトランジスタＴｒ７、Ｔｒ８により構成されている。
尚、図示していないが、トランジスタＴｒ１、Ｔｒ２、Ｔｒ７、Ｔｒ８のゲートや、スイッチＳＷ１、ＳＷ２を構成するＭＯＳトランジスタのゲートは、制御回路３に接続されており、制御回路３は各トランジスタのオンオフを切替制御可能に構成されている。
【００１５】
中間電圧生成回路６のトランジスタＴｒ３とトランジスタＴｒ４との共通接続点は、出力回路５を構成するｐＭＯＳトランジスタＴｒ９のゲートに接続されている。また、中間電圧生成回路７のトランジスタＴｒ４とトランジスタＴｒ５との共通接続点は、ｐＭＯＳトランジスタＴｒ９のゲートに接続されている。また、中間電圧生成回路８のトランジスタＴｒ５とトランジスタＴｒ６との共通接続点は、ｐＭＯＳトランジスタＴｒ９のゲートに接続されている。
【００１６】
図２に示すように、主駆動部１４は、第１の電源ノードＮ１、第３の電源ノードＮ３に与えられる電源電位Ｖ１（例えば５Ｖ）と、第２の電源ノードＮ２、第４の電源ノードＮ４に与えられるグランド電位ＧＮＤとの差電圧によって動作するように構成されている。
【００１７】
この主駆動部１４は、３つ（複数）のブロックの中間電圧生成回路１６〜１８と、主電源電圧生成回路１９とを備えている。中間電圧生成回路１６〜１８は、それぞれ、第１の電源ノードＮ１と第２の電源ノードＮ２との間に接続された２つのＭＯＳトランジスタＴｒ１１−Ｔｒ１２間に、定電圧生成用のｎＭＯＳトランジスタＴｒ１３〜Ｔｒ１６を直列接続して構成される。ｎＭＯＳトランジスタＴｒ１３〜Ｔｒ１６は、それぞれ、ダイオード接続されている。主電源電圧生成回路１９は、第３の電源ノードＮ３と第４の電源ノードＮ４との間に接続された相補型ＭＯＳトランジスタＴｒ１７、Ｔｒ１８により構成されている。
【００１８】
中間電圧生成回路１６のトランジスタＴｒ１３とトランジスタＴｒ１４との共通接続点は、出力回路５を構成するｎＭＯＳトランジスタＴｒ１０のゲートに接続されている。また、中間電圧生成回路１７のトランジスタＴｒ１４とトランジスタＴｒ１５との共通接続点は、ｎＭＯＳトランジスタＴｒ１０のゲートに接続されている。また、中間電圧生成回路１８のトランジスタＴｒ１５とトランジスタＴｒ１６との共通接続点は、ｎＭＯＳトランジスタＴｒ１０のゲートに接続されている。
尚、図示していないが、トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１７、Ｔｒ１８のゲートや、スイッチＳＷ１、ＳＷ２を構成するＭＯＳトランジスタのゲートは、制御回路３に接続されており、制御回路３は各トランジスタのオンオフを切替制御可能に構成されている。
【００１９】
他方、出力回路５は、ｐＭＯＳトランジスタＴｒ９とｎＭＯＳトランジスタＴｒ１０とを電源ノードＮ１−Ｎ２間に直列接続して構成される。これらのｐＭＯＳトランジスタＴｒ９およびｎＭＯＳトランジスタＴｒ１０は、従来では電流供給能力の大きいトランジスタを使用してきたが、回路規模の縮小化の要求に伴い回路規模を小さくしており、電流供給能力の小さいトランジスタを用いている。
【００２０】
上記構成の作用について説明する。まず、各セグメントに与えられる駆動信号例を説明する。
図４Ａはセグメントラインに与えられる駆動電位例を示しており、図４Ｂはコモンラインに与えられる駆動電位例を示している。例えば、全点灯駆動する場合には、図４Ａに示すように、セグメントラインＳＥＧを所定周期（例えば１００Ｈｚ）毎に電源電位ＶＳＳ（＝ＧＮＤ）、ＶＤＤ（＝Ｖ１）に切り替えて印加する。図４Ｂに示すように、所定の１周期内でコモンラインＣＯＭの電位を電源電位ＶＤＤに設定したり、中間電位（ＶＤＤ−ＶＳＳ）／３に設定する（（１）（２）（３）のタイミング参照）。すると、セグメントラインＳＥＧ−コモンラインＣＯＭ間の電圧が（ＶＤＤ−ＶＳＳ）のときには点灯し（ＶＤＤ−ＶＳＳ）／３のときには消灯する。
【００２１】
図４Ａおよび図４Ｂに示すように、液晶表示器２のセグメントに充放電するときには、セグメントラインＳＥＧとコモンラインＣＯＭとで同一タイミングで逆方向に変動し、例えば（ＶＤＤ−ＶＳＳ）を超える電圧変動を伴う場合もあるため、特にこのような駆動信号構成を採用すると、液晶表示器２の充放電時のオーバーシュートノイズが激しい。そこで、本実施形態では、図１および図２に示す駆動回路１を採用しており、このとき生じるオーバーシュートノイズを低減している。
【００２２】
上記構成の作用について図５をも参照しながら説明する。
図５は、制御回路による各トランジスタのオンオフ制御タイミングをタイミングチャートによって示している。タイミング動作説明を簡略化するため、セグメントラインＳＥＧの電位制御のみを表しており、セグメントラインＳＥＧの電位が０から目標電位Ｖｍ（＝Ｖ１）に変化するときのタイミングチャートを示している。コモンラインＣＯＭの電位制御はセグメントラインＳＥＧの電位制御とほぼ同時に行われる。
【００２３】
初期状態では、トランジスタＴｒ９はオフ、トランジスタＴｒ１０はオンに設定されており、セグメントラインＳＥＧには０Ｖが与えられている。主駆動部４はトランジスタＴｒ９のゲート電圧を高電圧から徐々に低電圧（例えば０）に低下させることによってトランジスタＴｒ９をオフからオンに遷移するように駆動する。これと同時に、主駆動部１４はトランジスタＴｒ１０のゲート電圧を高電圧から徐々に低電圧（例えば０Ｖ）に低下させてトランジスタＴｒ１０をオンからオフに遷移するように駆動する。すなわち、トランジスタＴｒ９およびＴｒ１０は相補的に動作する。以下、この具体例を説明する。
【００２４】
図５に示すように、まず制御回路３は、中間電圧生成回路６のトランジスタＴｒ１，Ｔｒ２をオン制御する（タイミング（４）参照）。
中間電圧生成回路６のトランジスタＴｒ１，Ｔｒ２がオンすると、中間電圧生成回路６には電圧Ｖ１が与えられる。このとき、中間電圧生成回路６のトランジスタＴｒ３の閾値電圧Ｖｔ分だけ電圧降下した電圧（Ｖ１−Ｖｔ）が出力回路５のトランジスタＴｒ９のゲートに与えられる。
【００２５】
他方、中間電圧生成回路１６のトランジスタＴｒ１１，Ｔｒ１２がオンすると、中間電圧生成回路１６には電圧Ｖ１が与えられる。このとき、中間電圧生成回路１６のトランジスタＴｒ１４〜Ｔｒ１６の各閾値電圧Ｖｔの３倍の電圧（３×Ｖｔ）が出力回路５のトランジスタＴｒ１０のゲートに与えられる。すると、ｐＭＯＳトランジスタＴｒ９はオフ状態からオン抵抗が低下すると同時にｎＭＯＳトランジスタＴｒ１０はオン状態からオン抵抗が増加するため、徐々に貫通電流が流れはじめ、セグメントラインＳＥＧの電位は徐々に増加する（セグメントラインＳＥＧの電位（４）〜（５）参照）。
【００２６】
その後、所定時間経過後、中間電圧生成回路６のトランジスタＴｒ１，Ｔｒ２がオフすると同時に中間電圧生成回路７のトランジスタＴｒ１，Ｔｒ２がオンする。これと同時に、中間電圧生成回路１６のトランジスタＴｒ１１，Ｔｒ１２がオフすると同時に中間電圧生成回路１７のトランジスタＴｒ１１，Ｔｒ１２がオンする。すると、中間電圧生成回路７、１７には電圧Ｖ１が与えられる。このとき、主駆動部４においては、中間電圧生成回路７の各トランジスタＴｒ３〜Ｔｒ４がその閾値電圧分だけ電圧降下するため、各トランジスタＴｒ３〜Ｔｒ４の閾値電圧が同一の電圧Ｖｔである場合には、電圧（Ｖ１−２×Ｖｔ）が出力回路５のトランジスタＴｒ９のゲートに与えられる。
【００２７】
他方、主駆動部１４内では中間電圧生成回路１７に電圧Ｖ１が与えられると、中間電圧生成回路１７のトランジスタＴｒ１５およびＴｒ１６の閾値電圧Ｖｔの２倍の電圧（２×Ｖｔ）が出力回路５のトランジスタＴｒ１０のゲートに与えられる。すると、ｐＭＯＳトランジスタＴｒ９のオン抵抗が徐々に低下すると同時に、ｎＭＯＳトランジスタＴｒ１０のオン抵抗が徐々に増加する。するとセグメントラインＳＥＧの電位は徐々に増加する（セグメントラインＳＥＧの電位（５）〜（６）参照）。
【００２８】
その後、所定時間経過後、中間電圧生成回路７のトランジスタＴｒ１，Ｔｒ２がオフすると同時に中間電圧生成回路８のトランジスタＴｒ１，Ｔｒ２がオンする。これと同時に、中間電圧生成回路１７のトランジスタＴｒ１１，Ｔｒ１２がオフすると同時に中間電圧生成回路１８のトランジスタＴｒ１１，Ｔｒ１２がオンする。
【００２９】
すると、主駆動部４内では電源電圧Ｖ１から中間電圧生成回路８の各トランジスタＴｒ３〜Ｔｒ５の閾値電圧分だけ電圧降下するため、各トランジスタＴｒ３〜Ｔｒ５の閾値電圧が同一の電圧Ｖｔである場合には、電圧（Ｖ１−３×Ｖｔ）が出力回路５のトランジスタＴｒ９のゲートに与えられる。主駆動部１４内では中間電圧生成回路１８に電圧Ｖ１が与えられると、中間電圧生成回路１８のトランジスタＴｒ１６の各閾値電圧をＶｔとすると、その電圧Ｖｔが出力回路５のトランジスタＴｒ１０のゲートに与えられる。
【００３０】
すると、ｐＭＯＳトランジスタＴｒ９のオン抵抗がさらに低下すると同時にｎＭＯＳトランジスタＴｒ１０のオン抵抗がさらに増加し、セグメントラインＳＥＧの電圧もさらに増加する（セグメントラインＳＥＧの電位（６）〜（７）参照）。
その後、所定時間経過後、中間電圧生成回路８のトランジスタＴｒ１、Ｔｒ２がオフすると同時に主電源電圧生成回路９から電位０を出力する。またこれと同時に、中間電圧生成回路１８のトランジスタＴｒ１１、Ｔｒ１２がオフすると同時に主電源電圧生成回路１９から電位０を出力する。
【００３１】
すると、出力電圧５のトランジスタＴｒ９のゲートにグランドＧＮＤ電位が与えられると共にトランジスタＴｒ１０のゲートにもグランドＧＮＤ電位が与えられる。すると、ｐＭＯＳトランジスタＴｒ９のオン抵抗がさらに低下すると同時にｎＭＯＳトランジスタＴｒ１０のオン抵抗がさらに増加する。すると、セグメントラインＳＥＧの電位が目標電位Ｖｍ（＝Ｖ１）に達する（セグメントラインＳＥＧの電位（７）参照）。
【００３２】
尚、出力回路５を流れる貫通電流は、トランジスタＴｒ９がオフからオンに段階的に遷移すると同時にトランジスタＴｒ１０がオンからオフに段階的に遷移する途中の時点において、セグメントラインＳＥＧの電位が０から目標電位Ｖｍに達するまでの間にピーク値を得る。
【００３３】
図５には、本実施形態に係るセグメントラインＳＥＧの電位変化と併せて、０から目標電圧Ｖｍに至るまでの従来例の電位変化Ｂ１と出力回路５に流れる貫通電流Ｂ２の変化とを図中点線で示している。
【００３４】
この電位変化Ｂ１や貫通電流Ｂ２は、中間電圧生成回路６〜８、１６〜１８を設けることなく回路構成した状態でセグメントラインＳＥＧの電位変化や出力回路５に流れる貫通電流の変化を観察した結果を示している。図中点線に示すように、目標電圧Ｖｍに達するまでの立ち上がり時間が速いため、オーバーシュートが大きくノイズの発生源となる。
【００３５】
本実施形態によれば、中間電圧生成回路６〜８、１６〜１８が設けられており、出力回路５のｐＭＯＳトランジスタＴｒ９のゲートには高い電位（Ｖ１−Ｖｔ）から低い電位０にかけて段階的に変化させて印加すると同時に、出力回路５のｎＭＯＳトランジスタＴｒ１０のゲートには高い電位（Ｖ１−Ｖｔ）から低い電位０にかけて段階的に変化させて印加するようにしているため、出力回路５は段階的に変化した駆動電流を液晶表示器２のセグメントラインＳＥＧに供給することができ、当該セグメントラインＳＥＧの電位が目標電位Ｖｍに達するまでオーバーシュートを防ぐことができる。しかも、出力回路５の貫通電流を抑制できる。これにより、セグメントラインＳＥＧの電位とコモンラインＣＯＭの電位とが逆方向に急峻に変化したとしてもオーバーシュートを防ぐことができる。
【００３６】
（第２の実施形態）
図６および図７は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、スイッチング素子と並列に電位調整素子を設けて出力回路を構成し、当該電位調整素子を制御することで負荷の端子に印加する電位を調整しているところにある。前述実施形態と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。
【００３７】
図６は、図２の出力回路５に代わる出力回路１５とスイッチＳＷ１、ＳＷ２を主として示している。
図６に示すように、ノードＮ１と出力端子ＯＵＴとの間には、ＭＯＳトランジスタＴｒ９と直列にＭＯＳトランジスタＴＰ１，ＴＮ１が接続されている。これらのＭＯＳトランジスタＴＰ１およびＴＮ１は並列接続されている。また、ノードＮ２と出力端子ＯＵＴとの間には、ＭＯＳトランジスタＴｒ１０と直列にＭＯＳトランジスタＴＰ２，ＴＮ２が接続されている。なお、ＭＯＳトランジスタＴＰ１，ＴＰ２は、ｐチャネル型のＭＯＳトランジスタであり、ＭＯＳトランジスタＴＮ１，ＴＮ２は、ｎチャネル型のＭＯＳトランジスタを示している。尚、負荷２の他端側にも同様の出力回路が構成されているが、この説明は省略する。その他の電気的構成は、前述実施形態と同様であるため、その説明を省略する。
【００３８】
本実施形態においては、図６に示すように、制御回路３は主駆動部４、１４を通じてＭＯＳトランジスタＴｒ９、Ｔｒ１０のゲートにオン制御信号を印加し、当該ＭＯＳトランジスタＴｒ９、Ｔｒ１０を常にオン状態として制御を行う。尚、本実施形態においては、主駆動部４、１４、ＭＯＳトランジスタＴｒ９、Ｔｒ１０は必要に応じて設ければよく、ＭＯＳトランジスタＴｒ９、Ｔｒ１０のドレイン／ソース間を短絡した電気的構成を適用しても良い。
【００３９】
図７は、ＭＯＳトランジスタＴＰ１、ＴＰ２、ＴＮ１、ＴＮ２のゲートにそれぞれ印加するゲート電圧の変化と、当該ゲート電圧に応じた負荷２の一端側の電位の変化とをタイミングチャートによって示している。この電位変化のタイミングチャートは、セグメントラインＳＥＧ（出力端子ＯＵＴ）の電位をグランド電位から電源電位Ｖ１に徐々に変化させる場合、および、電源電位Ｖ１からグランド電位に徐々に変化させる場合のタイミングチャートを示している。尚、このときの出力端子ＯＵＴのタイミングチャートは本実施形態の動作を理解しやすくするため模式的に示している。
【００４０】
この図７に示すように、出力端子ＯＵＴの電位がグランド電位になっている（図７の（１）のタイミング）ときには、各ＭＯＳトランジスタＴＰ１、ＴＰ２、ＴＮ１、ＴＮ２に印加するゲート電圧はそれぞれ下記のようになっている。
【００４１】
ＭＯＳトランジスタＴＰ１のゲート印加電圧＝電源電圧Ｖ１
ＭＯＳトランジスタＴＰ２のゲート印加電圧＝グランド電位ＧＮＤ
ＭＯＳトランジスタＴＮ１のゲート印加電圧＝グランド電位ＧＮＤ
ＭＯＳトランジスタＴＮ２のゲート印加電圧＝電源電圧Ｖ１
次に、所定時間経過した後、制御回路３は、ＭＯＳトランジスタＴＮ２のゲート電圧をグランド電位に駆動制御する（（２）のタイミング）。すると、ＭＯＳトランジスタＴＮ２がオフし、グランド電圧ＧＮＤとＭＯＳトランジスタＴＰ２のオン抵抗分の電圧Ｖｔｐとを加えた電位が出力端子ＯＵＴに印加されるようになる。
【００４２】
次に、所定時間経過した後、制御回路３は、ＭＯＳトランジスタＴＮ１のゲート電圧を電源電位Ｖ１に駆動制御する（（３）のタイミング）。すると、ＭＯＳトランジスタＴＮ１がオンし、出力端子ＯＵＴの電位は、ＭＯＳトランジスタＴＮ１のオン抵抗とＭＯＳトランジスタＴＰ２のオン抵抗との分圧電位に調整されるようになる。
【００４３】
次に、所定時間経過した後、制御回路３は、ＭＯＳトランジスタＴＰ２のゲート電圧を電源電位Ｖ１に駆動制御する（（４）のタイミング）。すると、ＭＯＳトランジスタＴＰ２がオフし、出力端子ＯＵＴの電位は、電源電位Ｖ１からＭＯＳトランジスタＴＮ１のオン抵抗分の電圧Ｖｔｎだけ降下した電位に調整されるようになる。
【００４４】
次に、所定時間経過した後、制御回路３は、ＭＯＳトランジスタＴＰ１のゲート電圧をグランド電位に駆動制御する（（５）のタイミング）。すると、ＭＯＳトランジスタＴＰ１がオンし、出力端子ＯＵＴの電位は、電源電位Ｖ１に調整されるようになる。このようにして、負荷２の一端の出力端子ＯＵＴの端子電位がグランド電位から電源電位Ｖ１に調整されるようになる。
続いて、逆に負荷２の一端の出力端子ＯＵＴの端子電位を電源電位Ｖ１からグランド電位に調整する場合の動作について説明する。尚、この駆動制御方法は上述とは逆の駆動制御方法となる。
【００４５】
制御回路３は、ＭＯＳトランジスタＴＰ１のゲート電圧を電源電位Ｖ１に駆動制御する（（６）のタイミング）。すると、ＭＯＳトランジスタＴＰ１がオフし、出力端子ＯＵＴの電位は、電源電位Ｖ１からＭＯＳトランジスタＴＮ１のオン抵抗分の電圧Ｖｔｎだけ降下した電位に調整されるようになる。
【００４６】
次に、所定時間経過した後、制御回路３は、ＭＯＳトランジスタＴＰ２のゲート電圧をグランド電位に駆動制御する（（７）のタイミング）。すると、ＭＯＳトランジスタＴＰ２がオンし、出力端子ＯＵＴの電位は、ＭＯＳトランジスタＴＮ１のオン抵抗とＭＯＳトランジスタＴＰ２のオン抵抗との分圧電位に調整されるようになる。
【００４７】
次に、所定時間経過した後、制御回路３は、ＭＯＳトランジスタＴＮ１のゲート電圧をグランド電位に駆動制御する（（８）のタイミング）。すると、ＭＯＳトランジスタＴＮ１がオフし、グランド電圧ＧＮＤとＭＯＳトランジスタＴＰ２のオン抵抗分の電圧Ｖｔｐとを加えた電位が出力端子ＯＵＴに印加されるようになる。
【００４８】
次に、所定時間経過した後、制御回路３は、ＭＯＳトランジスタＴＮ２のゲート電圧を電源電位Ｖ１に駆動制御する（（９）のタイミング）。すると、ＭＯＳトランジスタＴＮ２がオンし、出力端子ＯＵＴの電位はグランド電位に調整されるようになる。このようにして、負荷２の一端の出力端子ＯＵＴの端子電位が電源電位Ｖ１からグランド電位に調整されるようになる。尚、前述実施形態にて説明したように、同一タイミングで負荷２の他端のコモンラインＣＯＭの電位を本実施形態の調整方法にて調整するようにすると良い。
このような実施形態においても前述実施形態とほぼ同様な作用効果を奏する。
【００４９】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
制御回路３による切替制御タイミングを変更すれば、液晶表示器２のセグメントラインＳＥＧやコモンラインＣＯＭにかかる立ち上がり電圧だけでなく立ち下がり電圧にも適用可能であることは言うまでもない。
【００５０】
トランジスタＴｒ１，Ｔｒ２，Ｔｒ１１，Ｔｒ１２の切替制御タイミングを調整可能としても良い。すると、特に液晶表示器２のセグメントの容量値の大小に合わせて充放電電流を調整することができるようになるため液晶表示器２の仕様に合わせて調整することができる。これは容量性負荷の場合に特に好ましいものとなる。
【００５１】
各トランジスタＴｒ１，Ｔｒ２，Ｔｒ１１，Ｔｒ１２によるスイッチング素子としてＭＯＳトランジスタを適用したが、他種のスイッチング素子を適用しても良い。
液晶駆動回路１に適用したが、他の表示装置（例えば、ＥＬ(Electro Luminescence)）の駆動装置に適用しても良い。液晶表示器２を負荷として適用し、セグメントの両側に電圧を印加する実施形態を示したが、負荷の片側に電圧を印加する形態に適用しても良い。
【００５２】
ＭＯＳトランジスタＴｒ９、Ｔｒ１０の両トランジスタの駆動電圧を同時に制御する実施形態を示したが、いずれか一方のトランジスタの駆動電圧を制御する形態に適用しても良い。
ｐＭＯＳトランジスタＴｒ９を駆動するための中間電圧生成回路６〜８のトランジスタＴｒ３〜Ｔｒ６にｐＭＯＳトランジスタを用いると共に、ｎＭＯＳトランジスタＴｒ１０を駆動するための中間電圧生成回路１６〜１８のトランジスタＴｒ１３〜Ｔｒ１６にｎＭＯＳトランジスタを用いた例を示したが、それぞれ逆導電型のＭＯＳトランジスタを用いてもよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施形態に係る電気的構成図（その１）
【図２】電気的構成図（その２）
【図３】液晶表示器の構成を概略的に示す図
【図４Ａ】液晶表示器の駆動波形例を示す図（その１）
【図４Ｂ】液晶表示器の駆動波形例を示す図（その２）
【図５】スイッチング素子の切替制御タイミングを示すタイミングチャート
【図６】本発明の第２の実施形態に係る出力回路とスイッチの電気的構成図
【図７】出力回路の切替制御タイミングを示すタイミングチャート
【符号の説明】
【００５４】
図面中、１は液晶駆動回路（駆動装置）、２は液晶表示器（負荷）、５は出力回路、６〜８，１６〜１８は中間電圧生成回路、Ｔｒ１，Ｔｒ２，Ｔｒ１１，Ｔｒ１２はＭＯＳトランジスタ（スイッチング素子）、ＴＰ１、ＴＮ１、ＴＰ２、ＴＮ２はＭＯＳトランジスタ（電位調整素子、スイッチング素子）を示す。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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