(57)【特許請求の範囲】
【請求項１】
メモリセルの列とこれに接続されたセンスアンプを含む複数の正規セル列及び冗長セル列と、
前記センスアンプの出力電圧を監視し、その電圧の変化が遅延する兆候を検出する兆候検出部と、
前記兆候検出部より検出結果を収集し、前記兆候が有ればそのセル列の列アドレス情報に冗長セル列を割り当て不良列アドレス情報として不揮発性記憶部に記憶し、出力するテスト・救済指示部とを備え
外部入力アドレスによるアクセスの際に、前記不良の兆候を示すセル列を冗長セル列へ切り替えてアクセスすることを特徴とする半導体記憶装置。
【請求項２】
前記正規セル列は、メモリセルの列と前記メモリセルが接続されたビット線対と前記ビット線対に接続されるセンスアンプを含み、
前記冗長セル列は、前記正規セル列と同様の構成を持ち、
前記テスト・救済指示部は、前記兆候が検出され切り替え対象とする正規セル列を指定する情報と切り替え先情報とを含む不良列アドレス情報を作成して不揮発性記憶部に記憶し、初期設定時に読み出し出力し、
外部入力アドレスの列アドレスが前記不良列アドレス情報に該当する場合に、前記外部入力アドレスの列アドレスで指定される正規セル列に代わり、前記切り替え先情報で指定される前記冗長セル列を選択する列選択部を更に備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記兆候検出部が、
前記テスト・救済指示部からサンプリング指示を受け、行選択信号の活性化より所定時間経過時にアクティブになる第１タイミング信号とそれを小時間遅延した第２タイミング信号とを出力するタイミング発生回路と、
前記センスアンプに対応して設けられ、前記センスアンプ出力電圧に基づく出力を、前記タイミング回路から出力される前記第１、第２のそれぞれのタイミング信号でサンプリングし、予め定められた基準電圧に対する両サンプリング値のそれぞれの比較結果の不一致を検出し保持し前記兆候とする検出回路とを含むことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記兆候検出部が、所定の基準電圧を発生し、前記検出回路に供給する基準電圧発生回路を含み、
前記検出回路が、前記センスアンプ出力電圧に基づく出力として、前記センスアンプ出力電圧と前記基準電圧との比較結果の２値化出力を、前記第１、第２のタイミング信号でサンプリングすることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記タイミング発生回路が、前記小時間を調整するための可変遅延回路と前記可変遅延回路の遅延量を制御する遅延値ラッチを含み、
前記テスト・救済指示部が、外部から遅延設定コマンドを受けデータ信号上の値を前記遅延値ラッチにセットする手段と、外部から第１の制御書込コマンドを受け前記遅延値ラッチの値を前記不揮発性記憶部に書き込み、初期設定時に遅延値を前記不揮発性記憶部より読み出し前記遅延値ラッチにセットする手段を含むことを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
更に、前記外部入力アドレスの列アドレスを保持する列アドレスバッファと、前記読み出された一つ以上の前記不良列アドレス情報を保持して出力するための一つ以上の不良列アドレスラッチとを含むことを特徴とする請求項３記載の半導体記憶装置。
【請求項７】
前記基準電圧発生回路は、可変抵抗と前記可変抵抗の抵抗値を制御し、発生する基準電圧値を制御する電圧値ラッチを含み、
前記テスト・救済指示部が、外部から基準電圧値設定コマンドを受けデータ信号上の値を前記電圧値ラッチにセットする手段と、外部から第２の制御書込コマンドを受け前記電圧値ラッチの値を前記不揮発性記憶部に書き込み、初期設定時に、前記電圧値を前記不揮発性記憶部より読み出し前記電圧値ラッチにセットする手段を含むことを特徴とする請求項４記載の半導体記憶装置。
【請求項８】
前記複数の正規セル列と前記冗長セル列から成るセル列を、前記ビット線対を通じ共通の入出力バスに接続される所定数のセル列ごとのビットグループにグループ化し、前記テスト・救済指示部が、前記切り替え対象とする正規セル列を指定する情報を、ビットグループ内列アドレスとビットグループ毎に切り替え／否を示す切り替え指示ビットからなる情報として、
前記切り替え先情報を前記ビットグループ毎に切り替え先の前記冗長セル列を示す情報として、前記不良列アドレス情報を作成することを特徴とする請求項６記載の半導体記憶装置。
【請求項９】
前記列選択部は、前記列アドレスバッファの列アドレスと前記不良列アドレスラッチに保持される列アドレスとの照合を行い、照合結果が不一致か或いは切り替え指示ビットが全てオフであれば前記列アドレスバッファ内の列アドレスが指定する正規セル列への選択信号をアクティブにし、前記照合結果が一致し且つ前記切り替え指示ビットがオンしている前記ビットグループがあればそれに対応する切り替え先情報が指定する冗長セル列への選択信号をアクティブにする手段と、
前記正規セル列への選択信号或いは前記冗長セル列への選択信号と、セル列選択指示信号とで制御され、前記センスアンプ出力を入出力バスに接続する列選択スイッチを含むことを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
前記テスト・救済指示部が、セル列対応の検出回路の出力を順次指定するための列アドレスカウンタと、
外部入力の列アドレスに代わり前記列アドレスカウンタの出力を選択し前記列アドレスバッファへ送出するセレクタと、
検出バスから検出回路の出力を受ける収集用ラッチとを含み、
前記列選択部が、前記正規セル列への選択信号或いは前記冗長セル列への選択信号と、検出回路出力の選択指示信号とで制御され、前記検出回路の出力を検出バスに接続する列選択トランジスタを含むことを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記兆候検出部へのサンプリング指示と、
前記セル列対応の検出回路の出力の収集と収集した出力に不良の兆候があった場合の冗長セル列の割当と前記不良列アドレス情報の作成と、前記不良列アドレス情報の前記不揮発性記憶部への書込とを、
初期設定期間の基本設定後の期間に行なう制御手段とを含むことを特徴とする請求項１０記載の半導体記憶装置。
【請求項１２】
前記兆候検出部へのサンプリング指示と、
前記セル列対応の検出回路の出力の収集と収集した出力に不良の兆候があった場合の冗長セル列の割当と前記不良列アドレス情報の作成を初期設定期間の基本設定後の期間に行ない、
前記不良列アドレス情報を作成すると、不良兆候検出を外部に通知し、外部から書込許可指示を受け、前記不良列アドレス情報の前記不揮発性記憶部への書込を行う制御手段を含むことを特徴とする請求項１０記載の半導体記憶装置。
【請求項１３】
複数のメモリブロックと、
前記複数のメモリブロックのリフレッシュを選択的に行う主制御部と、
前記兆候検出部にメモリブロックの一つを指定して前記サンプリングを指示し、
前記メモリブロックの各セル列対応の検出回路の出力の収集と収集した出力に前記兆候があった場合の冗長セル列の割当と前記不良列アドレス情報の作成と前記不良列アドレス情報の前記不揮発性記憶部への書込とを、前記メモリブロックと異なる他のメモリブロックのリフレッシュ中に行う制御手段を含み、
前記メモリブロックは、前記複数の正規セル列と前記冗長セル列を有する１以上のメモリセルアレイと前記列アドレスバッファと前記列選択部を含むことを特徴とする請求項１０記載の半導体記憶装置。
【請求項１４】
複数のメモリブロックと、
前記複数のメモリブロックのリフレッシュを選択的に行う主制御部と、
前記兆候検出部にメモリブロックの一つを指定してサンプリングを指示し、
前記メモリブロックの各セル列対応の検出回路の出力の収集と収集した出力に不良兆候があった場合の冗長セル列の割当と前記不良列アドレス情報の作成とを前記メモリブロックと異なる他のメモリブロックのリフレッシュ中に行ない、
前記不良列アドレス情報を作成すると、不良兆候検出を外部に通知し、外部から書込許可指示を受け、前記不良列アドレス情報の前記不揮発性記憶部への書込を行う制御手段とを含み、
前記メモリブロックは、前記複数の正規セル列と前記冗長セル列を有する１以上のメモリセルアレイと前記列アドレスバッファと前記列選択部を含むことを特徴とする請求項１０記載の半導体記憶装置。
【請求項１５】
前記制御手段が前記検出回路の出力を収集する際に、先ず対象メモリブロックの全セル列の検出回路の出力について、前記兆候数をカウントし、所定数を越えていれば、前記検出結果の全てを無効とすることを特徴とする請求項１３、または１４に記載の半導体記憶装置。
【請求項１６】
前記列選択部が、前記照合結果の論理和信号と前記論理和信号がオンの場合の一致する列アドレスを保持する不良列アドレスラッチ番号と、各ビットグループの切り替えの有無信号と、何れかのビットグループの切り替えが有る場合の切り替え先情報とを出力する手段を含み、
前記テスト・救済指示部が、
前記収集用ラッチの値が全てオフであれば、前記列アドレスカウンタをインクリメントし列アドレスバッファを更新し、次の列の検出回路の出力を収集する手段と、
前記収集用ラッチの値がオンしている前記ビットグループがあれば、前記ビットグループに対し前記冗長セル列の割り当てを行なう手段と、
前記収集用ラッチの値がオンしている前記ビットグループがあって、前記論理和信号がオフであれば、前記列アドレスカウンタの値を不良列アドレスとし、前記割り当てができたビットグループの切り替え指示ビットをオンとし、割り当てた冗長セル列を指定する情報を切り替え先情報として新規の不良列アドレス情報を作成し、書込アドレスを不良列アドレス情報追加に対応したアドレスに設定する手段と、
前記収集用ラッチの値がオンしている前記ビットグループがあって、前記論理和信号がオンで且つ前記各ビットグループの切り替えの有無信号が全てオフであれば、切り替え指示ビットと切り替え先情報を追加する更新データを作成し、書込アドレスを前記不良列アドレスラッチ番号に対応するアドレスに設定する手段と、
前記収集用ラッチの値がオンしている前記ビットグループがあって、前記論理和信号がオンで且つ前記ビットグループの切り替えの有無信号にオンの信号があれば、前記出力される切り替え先情報対応の冗長セル列を不良に変更するデータを作成し、書込アドレスを冗長セル列状態情報対応のアドレスに設定し、さらに、割り当てた冗長セル列の指定情報に基づく切り替え先情報の変更データと、前記不良列アドレスラッチ番号に対応する書込アドレスとを準備する手段と、
前記作成した情報或いはデータを、前記不揮発性記憶部の前記設定したアドレスに書き込み、さらに前記準備したデータを、前記不揮発性記憶部の前記準備したアドレスに書き込む手段とを有することを特徴とする請求項１１乃至１４の何れかに記載の半導体記憶装置。
【請求項１７】
半導体記憶装置が、
メモリセルの列とこれに接続されたセンスアンプを含む複数の正規セル列及び冗長セル列とを含む半導体記憶装置における劣化セル列救済方法であって、
前記センスアンプの出力電圧を監視し、その電圧の変化が遅延する兆候を検出する兆候検出ステップと、
前記兆候検出ステップの検出結果を収集し、前記兆候が有ればそのセル列の列アドレス情報に冗長セル列を割り当て不良列アドレス情報として不揮発性記憶部に記憶し、出力するテスト・救済指示ステップと、
外部入力アドレスによるアクセスの際に、前記不良の兆候を示すセル列を冗長セル列へ切り替えてアクセスする列選択ステップとを含むことを特徴とする劣化セル列救済方法。
【請求項１８】
前記正規セル列は、メモリセルの列と前記メモリセルが接続されたビット線対と前記ビット線対に接続されるセンスアンプを含み、
前記冗長セル列は、前記正規セル列と同様の構成を持ち、
前記兆候検出ステップは、前記センスアンプ出力の変化が遅延する兆候を検出し、
前記テスト・救済指示ステップは、
前記兆候が検出されたセル列に冗長セル列を割り当て、切り替え対象とする正規セル列を指定する情報と切り替え先情報とを含む不良列アドレス情報を作成するステップと、
前記不良列アドレス情報を不揮発性記憶部に記憶するステップと、
初期設定時に前記不良列アドレス情報を読み出し出力するステップと、から成り、
外部入力アドレスの列アドレスが前記不良列アドレス情報に該当する場合に、前記外部入力アドレスの列アドレスで指定される正規セル列に代わり、前記切り替え先情報で指定される前記冗長セル列を選択する前記列選択ステップを更に含むことを特徴とする請求項１７記載の劣化セル列救済方法。
【請求項１９】
前記兆候検出ステップは、
行選択信号の活性化より所定時間経過した第１のタイミングにおいて前記センスアンプ出力電圧と基準電圧との比較結果をサンプリングし保持するステップと、
前記第１のタイミングより小時間経過した第２のタイミングにおいて前記センスアンプ出力電圧と基準電圧との比較結果をサンプリングし、予め定められた基準電圧に対する両サンプリング値のそれぞれの比較結果の不一致を判定し前記兆候として保持するステップとを含むことを特徴とする請求項１８記載の劣化セル列救済方法。
【請求項２０】
さらに、初期設定時に遅延値と電圧値を前記不揮発性記憶部より読み出し、前記遅延値に基づき前記小時間を設定し、前記電圧値に基づき前記基準電圧値を調整するステップを含むことを特徴とする請求項１９記載の劣化セル列救済方法。
【請求項２１】
前記複数の正規セル列と前記冗長セル列から成るセル列が、前記ビット線対を通じ共通の入出力バスに接続される所定数のセル列ごとのビットグループにグループ化されており、
前記不良列アドレス情報を作成するステップが、前記切り替え対象とする正規セル列を指定する情報を、ビットグループ内列アドレスとビットグループ毎に切り替え／否を示す切り替え指示ビットからなる情報として、
前記切り替え先情報を前記ビットグループ毎に切り替え先の前記冗長セル列を示す情報として、前記不良列アドレス情報を作成することを特徴とする請求項１８記載の劣化セル列救済方法。
【請求項２２】
前記列選択ステップは、
前記外部入力アドレスの列アドレスと前記供給される不良列アドレス情報内の列アドレスとの照合を行い、照合結果が不一致か或いは切り替え指示ビットが全てオフであれば前記外部入力アドレスの列アドレスが指定する正規セル列を選択し、前記照合結果が一致し且つ前記切り替え指示ビットがオンしている前記ビットグループがあればそれに対応する切り替え先情報が指定する冗長セル列を選択するセル列選択ステップと、
セル列選択指示を受け、前記選択したセル列のセンスアンプ出力を入出力バスに接続するステップを含むことを特徴とする請求項２１記載の劣化セル列救済方法。
【請求項２３】
前記半導体記憶装置が、セル列対応の検出回路の出力を順次指定するための列アドレスカウンタを備え、
前記不良列アドレス情報を作成するステップが、前記外部入力アドレスの列アドレスに代わり列アドレスカウンタの出力を渡すステップと、
前記列選択ステップが、検出回路の出力選択指示を受け前記選択したセル列の前記検出回路の出力を検出バスに接続するステップを含むことを特徴とする請求項２２記載の劣化セル列救済方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及び劣化セル列救済方法に関し、特にＤＲＡＭ(Dynamic Random Access Memory)、ＳＲＡＭ(Static Random Access Memory)等の半導体記憶装置及び劣化セル列救済方法に関する。
【背景技術】
【０００２】
半導体製造プロセスの微細化に伴い、半導体記憶装置の不良原因の１つである製造起因不良（ゴミ等）が増加している。この不良は使用されていると徐々に劣化していき壊れるものである。
【０００３】
この製造起因不良が発生する期間、すなわち、バスタブ曲線でいう初期不良期間が増大している。そのため、初期不良品をスクリーニングする加速試験等が実施されている。
【０００４】
しかし、加速試験の実施時間の推定の難しさもあり初期不良の全てを取り除くことは不可能である。
【０００５】
また、製造起因不良は、偶発故障領域においても以前より高い不良率となっている。
不良品ＤＲＡＭの救済策として、システムでＥＣＣ(Error Checking and Correcting)を使用し、１ビット不良品ＤＲＡＭも有効利用する特許文献１の方法がある。
【０００６】
特許文献１の方法では、不良ビット（１ビット）を訂正するための冗長ビットが、ＤＲＡＭモジュールに追加される。さらに特許文献１の方法では、システム側に不良ビットを検出して訂正するためのＥＣＣを適用した回路が追加され、この回路がシステム全体の、不良を起こしたＤＲＡＭモジュールを良品化する。
【０００７】
【特許文献１】特開平１１−２５６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記特許文献１の方法は、不良品ＤＲＡＭをシステム等で救済し、コスト的にもむしろ下げるものである。しかし救済しているビットとは異なるビットの動作特性不良がＤＲＡＭにおいて発生する可能性は、通常の良品より高く２ビット以上のエラーには対処できない。
【０００９】
従って、上記特許文献１の方法は、新たに発生する不良に対し半導体記憶装置やシステムの信頼性が確保されてないという課題がある。
【００１０】
本発明の目的は、上記課題を解決する半導体記憶装置及び劣化セル列救済方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の半導体記憶装置は、メモリセルの列とこれに接続されたセンスアンプを含む複数の正規セル列及び冗長セル列と、
前記センスアンプの出力の変化が遅延する兆候を検出する兆候検出部と、
前記兆候検出部より検出結果を収集し、前記兆候が有ればそのセル列の列アドレス情報に冗長セル列を割り当て不良列アドレス情報として不揮発性記憶部に記憶し、出力するテスト・救済指示部とを備え
外部入力アドレスによるアクセスの際に、前記不良の兆候を示すセル列を冗長セル列へ切り替えてアクセスする。
【００１２】
本発明の劣化セル列救済方法は、メモリセルの列とこれに接続されたセンスアンプを含む複数の正規セル列及び冗長セル列とを含む半導体記憶装置における劣化セル列救済方法であって、
前記センスアンプの出力の変化が遅延する兆候を検出する兆候検出ステップと、
前記兆候検出部より検出結果を収集し、前記兆候が有ればそのセル列の列アドレス情報に冗長セル列を割り当て不良列アドレス情報として不揮発性記憶部に記憶し、出力するテスト・救済指示ステップとを含み、
外部入力アドレスによるアクセスの際に、前記不良の兆候を示すセル列を冗長セル列へ切り替えてアクセスすることを特徴とする。
【発明の効果】
【００１３】
本発明の半導体記憶装置、及び劣化セル列救済方法は、新たに発生する不良を未然に防ぎ、半導体記憶装置の信頼性を確保する効果を有する。
【発明を実施するための最良の形態】
【００１４】
次に、本発明の第１の実施の形態について図面を参照して詳細に説明する。
図１は本発明の半導体記憶装置の１つの例であるＤＲＡＭ(Dynamic Random Access Memory)の全体の構成を示したブロック図である。
【００１５】
半導体記憶装置１００は、４ビット＊４メガワード＊２バンクの構成であり、バンク１０１とバンク１０２とこれらに共通の部分から構成されている。
バンク１０１は、行アドレスバッファ１、行デコーダ２、プリチャージ回路３、列アドレスバッファ４、列選択部５、ＭＣアレイ（メモリセルアレイ）６−１〜６−４を含む。
【００１６】
ＭＣアレイ６−１〜６−４のそれぞれは、例えば４Ｋ個のＭＣ８（メモリセル）とこれらを接続するビット線対（ビット線Ｂ１０とビット線／Ｂ１１）とこれに接続されるＳＡ９（センスアンプ）からなる正規セル列７−０を１Ｋ個含む。
【００１７】
ビット線Ｂ１０は、ＭＣアレイ６−１〜６−４の対応するセル列の偶数番目のワード（ワード＃０，＃２，・・＃４０９４）のＭＣ８の入出力をＳＡ９の入出力のＴｒｕｅ側に接続する。ビット線／Ｂ１１は、ＭＣアレイ６−１〜６−４の対応するセル列の奇数番目のワード（ワード＃１，＃３，・・＃４０９５）のＭＣ８の入出力をＳＡ９の入出力のＣｏｍｐｌｅｍｅｎｔ側に接続する。
【００１８】
またＭＣアレイ６−１〜６−４のそれぞれは、冗長セル列７−ｒ０、７−ｒ１も含む。ＳＡ９はビット線対のビット線Ｂ１０とビット線／Ｂ１１間のレベル（電圧）を増幅する。
【００１９】
検出回路１４が、各ＳＡ９の出力に付加されている。
【００２０】
なお、ＭＣアレイ６−１の全てのビット線対は後述の列選択スイッチを介し入出力バス対（＃０）に接続され、同様にＭＣアレイ６−４の全てのビット線対は後述の列選択スイッチを介し入出力バス対（＃３）に接続されている。セル列やＳＡ９や検出回路１４をＭＣアレイ単位でグループ化し、ＭＣアレイ６−１〜６−４に対応してビットＧＲＰ＃０〜＃３とする。
【００２１】
検出回路１４はＳＡ９の出力が変化する際の電圧レベルとタイミングを検証し、不良の兆候を早期に検出し、検出結果をラッチ等で保持する。
ＳＡ９は例えばラッチタイプのセンスアンプであり、ＳＡ９の出力は、ビット線Ｂ１０とビット線／Ｂ１１に出力される。
【００２２】
列選択部５は、列アドレスバッファ４の列アドレスに対応の列のＳＡ９出力を入出力バス対（＃０〜＃３）に出力するが、列アドレスが不良列アドレスに一致する場合は例えば冗長セル列７−ｒ０のＳＡ９の出力を選択する。
列選択部５は、検出選択指示により、列アドレスバッファ４の列アドレスに対応した列の検出回路１４の出力を選択するが、列アドレスが不良列アドレスに一致する場合は例えば冗長セル列７−ｒ０の検出回路１４の出力を選択する。
列選択部５は、選択した検出回路１４の出力を検出バス（＃０〜＃３）を通じてテスト・救済指示部１７に送出する。
【００２３】
テスト・救済指示部１７は、列選択部５を通じて検出回路１４の出力を収集し、不良の兆候を検出したセル列に、冗長セル列７−ｒ０等を割り当て、不良列アドレス情報を作成し、不揮発性記憶部１７１に記憶する。テスト・救済指示部１７は初期設定時に不良列アドレス情報を読み出し、不良兆候のセル列の冗長セル列７−ｒ０等への置き換えを列選択部５に指示し不良を未然に回避する。
テスト・救済指示部１７は、またＡＩ−Ｌ（外部入力アドレスの下位部）を受け、列アドレスにする。列アドレスバッファ４はテスト・救済指示部１７から送出される列アドレスを保持するバッファラッチである。
【００２４】
基準電圧発生回路１５は、ＳＡ９の出力電位と比較される基準電圧（Ｖｒｅｆ）を検出回路１４に供給する。タイミング発生回路１６は、ＳＡ９の出力電位と基準電圧との比較
結果をサンプリングする第１のタイミングとそれより小時間遅れた第２のタイミングを
若干遅らせたタイミング（Φ２）を検出回路１４に送出する。
【００２５】
主制御部１９は、外部からＣＴＬ信号（ＣＥ、ＲＡＳ、ＣＡＳ、ＷＥ、ＴＥＳＴ等）と、ＡＩ−Ｕ（外部入力アドレスの上位部）を受け、通常のリード、ライト動作を制御する。
また、主制御部１９は、リフレッシュタイマ、リフレッシュアドレスカウンタ（共に図示せず）を備え、セルフリフレッシュ機能を有しておりバンク１０１とバンク１０２を交互にリフレッシュする。
【００２６】
入出力回路２０は、ＤＱ（データ信号）を入出力し、これを入出力バスに接続している。
【００２７】
図２は、ＭＣ８の構成を示した図である。ＭＣ８は、ゲートがワード線１２に接続されたトランジスタ８１と、コンデンサ８２から構成される。トランジスタ８１はまたビット線Ｂ１０に接続されている。
【００２８】
図４は、検出回路１４の構成を示した図である。検出回路１４は、基準電圧（Ｖｒｅｆ）とＳＡ９出力（例えばビット線／Ｂ１１の出力）のレベルを大小比較し、結果を‘１’／‘０’に２値化し出力する比較回路１４１とラッチ１４２とＥＸ−ＯＲ素子１４４（排他的論理和素子）とラッチ１４５から構成される。
【００２９】
ビット線／Ｂ１１の出力レベルの基準電圧に対する大小比較結果の出力が、第１のタイミング（Φ１）でラッチ１４２にラッチされ、ラッチ１４２の出力と、第１のタイミングより小時間遅れた第２のタイミングにおける比較回路１４１の出力との排他的論理和が第２のタイミング（Φ２）でラッチ１４５にラッチされる。
【００３０】
すなわち、ラッチ１４５は、ビット線Ｂ１０の出力レベルの基準電圧に対する大小比較結果が、第１のタイミングと第２のタイミングとで異なる場合にセットされる。
ラッチ１４５は、一度‘１’がセットされるとクリア（パルス）が来るまで‘１’状態を保持する。
【００３１】
次に、検出回路１４が、ＳＡ９出力（ビット線Ｂ１０或いはビット線／Ｂ１１の出力）の変化（例えば立ち上がり）の遅れを検出する原理を説明する。
図３は正常時のビット線電位２０１と異常時のビット線電位２０２と不良時ビット線電位２０３を示し、また兆候検出部１３のタイミングも示した図である。
【００３２】
不良時のビット線電位２０３は、製造時のゴミ等によりデータラインの容量増加や、ＳＡ９のコンタクト高抵抗等により波形がなまり、ＳＡ９での増幅が遅れることにより不良に至った電位を示す。異常時のビット線電位２０２は、ＳＡ９での増幅が多少遅れる不良の兆候の電位を示す。
【００３３】
ｔ１は、比較回路１４１で比較するタイミングで、正常品でＳＡ９が増幅を終了している時間、すなわち、設計上ここまでには増幅が終了している時間である。ｔ１は、タイミングパルス発生回路１６１により生成される第１のタイミング（Φ１）に相当する。
ｔ３は、ＳＡ９での増幅がここまでには終了していないと、不良となる時間を示している。ｔ２はビット線電位を再ラッチしその結果を、ｔ１でラッチされたビット線電位と比較するタイミングで、ｔ３に対し余裕時間（マージン）を考慮し、ｔ３より余裕時間分早めたタイミングである。
【００３４】
余裕時間（マージン）は、不良を未然に発見するために必要な時間であり、このｔ２は、第２のタイミング（Φ２）に相当する。
このｔ２は、外部から遅延値を指定した遅延設定コマンドを受け、後述の可変遅延回路１６２を制御することで調整される。この調整機能は使用環境による劣化スピードの差を吸収する場合や出荷時のマージンを確保する場合に使用される。
【００３５】
調整された遅延値は、第１の制御書込コマンドにより不揮発性記憶部１７１に書き込まれ、初期設定時に読み出され設定される。
【００３６】
比較回路１４１の出力のΦ１における値と、Φ２における値との不一致の判定がＥＸ−ＯＲ素子１４４でなされ、その結果がラッチ１４５に保持される。これによりビット線系の不良兆候が判定される。すなわち、比較回路１４１の出力のΦ１における値と、Φ２における値が同じなら、正常、異なっていれば異常（不良の兆候）と判定する。
【００３７】
図５は、タイミング発生回路１６の構成を示した図である。タイミング発生回路１６は、タイミングパルス発生回路１６１と可変遅延回路１６２と遅延値ラッチ１６４とリピータ１６６〜１６８から構成される。
【００３８】
タイミングパルス発生回路１６１は、サンプリング指示がオンである時に、ワード線イネーブルパルスを受けると、これの立ち上がり微分信号を所定時間経過させ第１のタイミング（Φ１）パルスを出力する。そして、可変遅延回路１６２相当の小時間遅れて（Φ２）パルスが出力される。リピータ１６６〜１６８は選択的なリピータであり、バンク選択で指定された出力のみをゲートする。
【００３９】
ワード線イネーブルパルスは、リード、ライト、リフレッシュ時に、行デコーダ２の行選択信号出力を活性化し対応するワード線１２を駆動するパルスである。
【００４０】
遅延値ラッチ１６４は、初期設定指示、外部からの遅延設定コマンドのそれぞれによりＰＳラッチ１７２（遅延値）、データ信号上の遅延値が設定され、可変遅延回路１６２の遅延値を制御する。テスト・救済指示部１７が、外部から第１の制御書込コマンドを受けると、遅延値ラッチ１６４の値をセレクタ１７７５へ送出し、ＰＳラッチ１７２経由で不揮発性記憶部１７１に書き込む。
【００４１】
リピータ１６８は、初期設定時にテスト・救済指示部１７からクリア指示を受け、検出回路１４にクリア信号を供給し、ラッチ１４５がクリアされる。
【００４２】
ここで図３に戻り、異常時の電位２０２を検出する際の兆候検出部１３の動作タイミングを説明する。
【００４３】
主制御部１９がリフレッシュを開始すると、これからタイミングパルス発生回路１６１にもワード線イネーブルパルスが出力される。タイミング発生回路１６はワード線イネーブルパルスの立ち上がり微分信号を所定時間遅らせて第１のタイミング（Φ１）パルスを出力する。そして、可変遅延回路１６２分の小時間遅れて（Φ２）パルスを出力する。
【００４４】
Φ１パルスが’１’の期間では、比較回路１４１の出力は‘０’であり、Φ１パルスがｔ１のタイミングで立ち下がりラッチ１４２には‘０’がラッチ（サンプリング）される。次に比較回路１４１の出力が立ち上がり、ＥＸ−ＯＲ素子１４４の出力も‘１’になる。
Φ２パルスも立ち上がっておりＥＸ−ＯＲ素子１４４の‘１’を取り込みラッチ１４５は‘１’になりすこし遅れてΦ２パルスはｔ２で立ち下がり、‘１’を保持する。
【００４５】
図６は、基準電圧発生回路１５の構成を示した図である。基準電圧発生回路１５は、可変抵抗１５２、１５３とキャパシタ１５６と電圧値ラッチ１５１から構成される。
【００４６】
可変抵抗１５２、１５３はＶＤＤを分圧し基準電圧（Ｖｒｅｆ）とする。電圧値ラッチ１５１は、初期設定指示、外部からの基準電圧設定コマンドのそれぞれによりＰＳラッチ１７２、データ信号上の電圧値が設定され、可変抵抗１５２，１５３の抵抗値を制御する。
【００４７】
テスト・救済指示部１７が、外部から第２の制御書込コマンドを受けると電圧値ラッチ１５１の値をセレクタ１７７５へ送出し、ＰＳラッチ１７２経由で不揮発性記憶部１７１に書き込む。
【００４８】
図７は、テスト・救済指示部１７の構成を示すブロック図である。テスト・救済指示部１７は、不揮発性記憶部１７１とＰＳラッチ１７２と不良列アドレスラッチＡ１７４１〜不良列アドレスラッチＨ１７４８と列アドレスカウンタ１７５と収集用ラッチ１７６とセレクタ１７７１〜１７７５とこれらを制御する制御部１７０を含み構成されている。
【００４９】
不揮発性記憶部１７１は、例えば１ビットシリアルのワンタイムＲＯＭである。ＰＳラッチ１７２は不揮発性記憶部１７１の入出力ラッチであり、入力時に並列−直列変換し、出力時に直列−並列変換するシフトラッチである。
【００５０】
不良列アドレスラッチＡ１７４１〜不良列アドレスラッチＨ１７４８のそれぞれは不良列アドレス情報を保持する。不良列アドレスラッチＡ１７４１〜不良列アドレスラッチＤ（図示せず）の４個の不良列アドレスラッチの出力は、バンク１０１の列選択部５へ送出される。
【００５１】
また、不良列アドレスラッチＥ（図示せず）〜不良列アドレスラッチＨ１７４８の４個の不良列アドレスラッチの出力はバンク１０２の列選択部５へ送出される。
【００５２】
列アドレスカウンタ１７５は、列アドレス（例えば１０ビット）のアップカウンタであり０〜１０２３迄インクリメントできる。
【００５３】
セレクタ１７７３、１７７４は、バンク１０１及びバンク１０２のそれぞれの列アドレスバッファ４へ、列アドレスカウンタ１７５の出力とＡＩ−Ｌ（外部入力アドレスの下位部）のいずれかを選択し送出するセレクタである。
【００５４】
制御部１７０がバンク１０１の検出回路１４の出力の収集を行う時に、セレクタ１７７３に列アドレスカウンタ１７５の出力を選択する。
【００５５】
セレクタ１７７１は、後述の検出バス（＃０〜＃３）について、バンク１０１の値とバンク１０２の値とを切り替える。セレクタ１７７２は、後述の一致ＯＲ・ラッチＮＯ、一致（＃０）〜（＃３）・冗長セル列０，１選択（＃０〜＃３）について、バンク１０１の値とバンク１０２の値とを切り替える。
ここで「・」はコンカチネーション（ビット列の結合）を示す。
【００５６】
制御部１７０は、セレクタ１７７５で通常は制御部１７０からの書込データを選択するが、テストモードで、第２の制御書込コマンド或いは第２の制御書込コマンドを受信すると電圧値ラッチ１５１出力と０の結合、或いは０と遅延値ラッチ１６４出力の結合を選択する。
【００５７】
収集用ラッチ１７６はセレクタ１７７１にて選択されたバンクの検出バス（＃０〜＃３）５９の値を保持する４ビットのラッチである。
【００５８】
制御部１７０は、兆候検出部１３へのサンプリング指示、検出回路１４の検出出力の収集、不良の兆候を検出時の妥当性評価、救済用情報としての不良列アドレス情報の作成及びこれの不揮発性記憶部１７１への書込を行う。
【００５９】
制御部１７０は、電源立ち上げ等の初期化信号を受け、不揮発性記憶部１７１の読み出しを行い、電圧値、遅延値をそれぞれ電圧値ラッチ１５１、遅延値ラッチ１６４にセットする。
制御部１７０はまた、読み出した不良列アドレス情報を、不良列アドレスラッチＡ１７４１〜不良列アドレスラッチＨ１７４８にセットし、特性不良の兆候のあるセル列の冗長セル列への切り替えを指示する。
【００６０】
制御部１７０は、主制御部１９から初期化信号（電源立ち上げを含む）、各バンクのリフレッシュ開始信号を受け、サンプリング処理、結果の収集処理、不良列アドレス情報の作成、不揮発性記憶部１７１への書込の各処理を行える期間を検出し、対応処理や制御を行う。
【００６１】
サンプリング処理は、初期設定中か対象バンクがリフレッシュ中か通常アクセス中に行い、結果の収集処理、不良列アドレス情報の作成書込は、初期設定中か対象バンクがリフレッシュ中でなく他のバンクがリフレッシュ中に行なう。
【００６２】
制御部１７０内の冗長ビット情報ラッチ１７８は、バンクあたり８ビットの冗長セル列
の状態を保持し、例えば、割当済みや不良の冗長セル列対応のビットは‘１’にセットされている。
【００６３】
図８は、不揮発性記憶部１７１に格納される内容例を仮想的にワードにして示した図である。例えば、ワード０に、電圧値、遅延値が格納され、ワード１に冗長ビット不良情報が格納される。
【００６４】
冗長ビット不良情報は、バンク１０１、１０２それぞれに各８ビットの構成である。
各バンクの冗長ビット不良情報は、先頭がビットＧＲＰ（グループ）＃０の冗長ビット０、末尾がビットＧＲＰ＃３の冗長ビット１に対応し冗長ビット自身の不良（固定不良及び特性不良）を示す。すなわち、１であればそのビットは割り当て禁止であることを示している。
【００６５】
ワード２〜１０の各ワードは、不良列アドレス情報Ａから不良列アドレス情報Ｈの格納域である。例えば、不良列アドレス情報Ａは、１０ビットの列アドレスと、各ビットＧＲＰのＳビット（切り替え指示ビット）とビットＮＯ（番号）と全体のＶ（有効性表示）ビットから構成される。
【００６６】
１０ビットの列アドレスは、不良兆候を検出し、切り替え対象とする正規セル列の列アドレスを示す。ビットＧＲＰごとのＳビットは、‘１’でそのビットＧＲＰに切り替え対象とする正規セル列があることを示す。これらが、切り替え対象とする正規セル列を指定する情報である。ビットＧＲＰごとのビットＮＯは、切り替え先の冗長セル列を指定する情報（切り替え先情報）である。
【００６７】
図９は、列選択部５の詳細な構成を示したブロック図である。列選択部５は選択部５３１〜５３４と、デコーダ及び一致回路５１とゲート論理５２１〜５２４とＯＲ及びエンコーダ５２５を含む。
選択部５３１はビットＧＲＰ＃０用の選択部であり、通常機能用に、入出力バス（＃０）５８１と／入出力バス（＃０）５８２と列選択スイッチ５４０〜５４ｒ１とこれらのゲートを制御するＡＮＤ素子５６０〜５６ｒ１を含む。
【００６８】
列選択スイッチ５４０〜５４ｒ１は１Ｋ個の正規セル列と２個の冗長セル列に対応した１０２６個のスイッチ（トランジスタペア）で、各セル列のビット線Ｂ１０、ビット線／Ｂ１１をそれぞれ入出力バス（＃０）５８１、／入出力バス（＃０）５８２にスイッチする。
【００６９】
また、選択部５３１は、検出回路１４の出力の収集用に、検出バス（＃０）５９１と列選択トランジスタ５５０〜５５ｒ１とこれらのゲートを制御する１０２６個のＡＮＤ素子５７０〜５７ｒ１を含む。
【００７０】
ここで、各列のビット線Ｂ１０選択と、検出回路出力選択の列選択信号は共通にしている。またこの列選択信号は論理回路出力信号、或いはそれのヒューズマップを経た後の信号であってもよい。
【００７１】
次に、図１４を参照し、デコーダ及び一致回路５１の構成を説明する。
デコーダ及び一致回路５１は、列アドレスバッファ４の列アドレス（例えば１０ビット）をデコードする一つのバイナリデコーダと、不良列アドレスラッチＡ１７４１〜不良列アドレスラッチＤ１７４４の列アドレスと列アドレスバッファ４のアドレスとの一致をチェックする４つの一致回路を含む。
【００７２】
列０〜列ｍ（ｍは最後の正規セル列の番号で例えば１０２３）出力は、列アドレスバッファ４の１０ビットの列アドレスをバイナリデコードした出力である。一致Ａ〜一致Ｄ出力は上記各一致回路の出力に対し各不良列アドレスラッチのＶビットをＡＮＤ（論理積）した出力である。
一致Ａ０出力は、一致Ａ出力と不良列アドレスラッチＡ１７４１のビットＧＲＰ＃０のＳビット出力をＡＮＤした出力である。
同様に、一致Ｄ０出力は、一致Ｄ出力と不良列アドレスラッチＤ１７４４のビットＧＲＰ＃０のＳビット出力をＡＮＤした出力である。
【００７３】
図１５を参照し、ゲート論理５２１の構成を説明する。ゲート論理５２１はビットＧＲＰ＃０用の出力を作成する。これの／一致（＃０）は一致Ａ０、一致Ｂ０、・・、一致Ｄ０のＮＯＲ出力である。すなわち、／一致（＃０）は、列アドレスが一致し且つビットＧＲＰ＃０のＳビットが１である不良列アドレス情報が全くなければ１になる信号である。
【００７４】
列０〜列ｍの各出力に対し、／一致（＃０）をＡＮＤした信号が、正規セル列０選択（＃０）〜正規セル列ｍ選択（＃０）信号である。
【００７５】
冗長セル列０選択（＃０）信号は、一致Ａ０と／Ａ０ビットＮＯ（不良列アドレスラッチＡ１７４１のビットＧＲＰ＃０のビットＮＯのコンプリメント）とのＡＮＤと、一致Ｂ０と／Ｂ０ビットＮＯとのＡＮＤと、・・一致Ｄ０と／Ｄ０ビットＮＯとのＡＮＤの４つのＡＮＤ出力のＯＲ（論理和）出力である。
【００７６】
冗長セル列１選択（＃０）信号は、一致Ａ０とＡ０ビットＮＯ（不良列アドレスラッチＡ１７４１のビットＧＲＰ＃０のビットＮＯ）とのＡＮＤと、・・一致Ｄ０とＤ０ビットＮＯとのＡＮＤの４つのＡＮＤ出力のＯＲ出力である。
【００７７】
ＯＲ及びエンコーダ５２５は、一致Ａ出力〜一致Ｄ出力のＯＲと、一致Ａ出力〜一致Ｄ出力を２ビットにエンコードしたラッチＮＯ（番号）信号を出力する。一致ＯＲ出力は、不良列アドレスラッチＡ１７４１〜不良列アドレスラッチＤ１７４４の内の何れかが、列アドレスバッファ４のアドレスと一致すれば１になり、ラッチＮＯ信号はそのときの一致した不良列アドレスラッチの番号（Ａ〜Ｄは０〜３）を示す。
【００７８】
次に、本発明の第１の実施の形態の動作について図面を参照して説明する。
図１０は本発明の半導体記憶装置１００の第１の実施の形態の動作を示すフローチャートである。
【００７９】
制御部１７０は主制御部１９より電源立ち上がり信号を受けると（ステップＳ１／ｙｅｓ）、リピータ１６８へのクリア指示をアクティブにし、ラッチ１４５をクリアする（ステップＳ２）。制御部１７０は、不揮発性記憶部１７１より電圧値と遅延値を読み出し電圧値ラッチ１５１、遅延値ラッチ１６４に設定する（ステップＳ３）。
制御部１７０は、不揮発性記憶部１７１より、冗長ビット不良情報を読み出し冗長ビット情報ラッチ１７８にセットする（ステップＳ４）。
【００８０】
制御部１７０は、次に不良列アドレス情報Ａ〜Ｈを読み出し不良列アドレスラッチＡ１７４１〜不良列アドレスラッチＨ１７４８に設定し、冗長ビット情報ラッチ１７８に冗長セル列０，１選択信号を反映する。すなわち、制御部１７０は、冗長ビット情報ラッチ１７８のビットの内、割り当て済みの冗長セル列の対応ビットを１にする（ステップＳ５）。
【００８１】
次に制御部１７０が電源立ち上がり時の初期診断を行う。これにより、固定故障列等を検出すると特性不良と同様に冗長セル列等への置換処置をするが、ここの説明では固定故障はなかったものとする（ステップＳ６）。
【００８２】
制御部１７０は、初期診断を終えると、タイミング発生回路１６に対するサンプリング指示をオンにする（ステップＳ８）。また、制御部１７０はステップＳ１で主制御部１９より電源立ち上がり信号を受けなければ（ステップＳ１／ｎｏ）、リフレッシュ開始信号を待ち合わせ（ステップＳ２／Ｙｅｓ）、ステップＳ８に進む。
【００８３】
次に、主制御部１９がバンク１０１のセルフリフレッシュを実行する（ステップＳ９）。主制御部１９が、各ワードのリフレッシュを行う都度、タイミング発生回路１６１にワード線イネーブル信号（パルス）を出力する。これにより、リピータ１６６，１６７からタイミング信号Φ１，Φ２が出力され、バンク１０１の検出回路１４がＳＡ９出力遅れの有無をラッチ１４５に蓄積する（ステップＳ１０）。
【００８４】
制御部１７０は、初期設定中でなければ、バンク１０１がリフレッシュ中でなくバンク１０２がリフレッシュ中になったことを検出し、初期設定中であれば直ぐに（ステップＳ１１）、サンプリング指示をオフにする（ステップＳ１２）。制御部１７０は次に収集の初期処理を行う。すなわち、制御部１７０は列アドレスカウンタ１７５をクリアしセレクタ１７７３に列アドレスカウンタ１７５を選択させ、列アドレスバッファ４に送出させる（ステップＳ１３）。
【００８５】
制御部１７０は検出出力の列選択・出力処理を行う。すなわち、制御部１７０は列アドレスカウンタ１７５の値を列アドレスバッファ４にストローブした後、列選択部５への検出選択指示（パルス）を出力する。
そして、制御部１７０は収集用ラッチ１７６に各ビットＧＲＰの検出バス５９の値をセットする（ステップＳ１４）。
次に制御部１７０は収集用ラッチ１７６のオンしているビット数をビット数カウンタ（図示せず）に反映する（ステップＳ１５）。
制御部１７０は、列アドレスカウンタ１７５が最後の列を指してなければ（ステップＳ１６／ｎｏ）、列アドレスカウンタ１７５をインクリメントし（ステップＳ１７）、ステップＳ１４以降の処理を繰り返す。
【００８６】
制御部１７０は、ステップＳ１６で、最後の列と判定すると（ステップＳ１６／Ｙｅｓ）、セレクタ１７７３をＡＩ−Ｌ（外部入力アドレス下位部分）側に戻しておく（ステップＳ１８）。
【００８７】
制御部１７０はオンのビット数が０であれば、ステップＳ１に戻る。制御部１７０はオンのビット数が限度数を超過していれば（ステップＳ１９／限度数超過）、異常状態の登録を状態レジスタ等に行い、例えば特定のＩＯ端子のレベルをＨとし通知する（ステップＳ３８）。
ここでオンのビット数が限度数を超過しているということは、救済処置ができないし、それ以上に外乱やノイズにより検出出力がオンした可能性もあり、救済処置の対象としない。
外乱やノイズとしては、人が指でＤＲＡＭ等の半導体記憶装置の端子に不用意に触り、グランド電位等が瞬間ではあるが大きく揺らいだ等である。
【００８８】
制御部１７０はオンのビット数が１以上で限度数以下であれば（ステップＳ１９／限度数以下）、初期設定中でなければ次回リフレッシュ開始まで待ち（ステップＳ２０）、ステップＳ１３と同様に収集の初期処理を行う（ステップＳ２１）。
【００８９】
次に、制御部１７０はステップＳ１４と同様に列選択・出力処理を行う（ステップＳ２２）。制御部１７０は、収集用ラッチ１７６にオンのビットが無い場合（ステップＳ２３／無し）、最後の列でなければ（ステップＳ２４／ｎｏ）、列アドレスカウンタ１７５をインクリメントし（ステップＳ２５）、ステップＳ２２以降を繰り返し行う。
【００９０】
制御部１７０は、収集用ラッチ１７６にオンのビットが有る場合（ステップＳ２３／有り）、収集用ラッチ１７６を走査しオンのビットＧＲＰを決め対応する冗長ビット情報、一致情報を抽出する（ステップＳ２６）。
【００９１】
制御部１７０は、読み出している列の収集用ラッチ１７６の値がオンしている（不良の兆候を示している）ビットに、対応するビットＧＲＰの空いている冗長セル列を割り当てる。ここで空いている冗長ビットとは、冗長ビット情報ラッチ１７８の対応するＧＲＰのビットで「０」のビットである。制御部１７０は冗長ビット情報ラッチ１７８の割り当てた冗長ビットに対応のビットを「１」にセットし、使用済みとする（ステップＳ２７）。
【００９２】
制御部１７０は、割当ができた場合（ステップＳ２８／Ｙｅｓ）は、一致ＯＲ信号がオフであれば（ステップＳ２９／オフ）、不良列アドレス情報の新規追加を行う。すなわち、制御部１７０は列アドレスカウンタ１７５値と切り替え指示ビットとビットＮＯをＰＳラッチ１７２に登録し、追加のワードアドレスを設定する。追加のワードアドレスは、例えば、ステップ５で不良列アドレス情報を順次読み出し、Ｖビットがオフになったワードアドレスを保持しておきこれを設定する。
【００９３】
制御部１７０は、一致ＯＲ信号がオンであれば（ステップＳ２９／オン）、処理中のビットＧＲＰの一致信号がオフであれば（ステップＳ３１／オフ）、既存の不良列アドレス情報に対する切り替え指示ビット追加を行うべく、ＳビットとビットＮＯをＰＳラッチ１７２に登録しラッチＮＯ対応のワードアドレスを設定する（ステップＳ３２）。
【００９４】
制御部１７０は、ビットＧＲＰの一致信号がオンであれば（ステップＳ３１／オン）、既存の割り当てられている冗長ビットの特性不良ということであり、冗長ビット不良情報の更新ビット情報をＰＳラッチ１７２に登録しワードアドレスを１に設定する。
さらに制御部１７０は、ビットＮＯ変更（‘１’書込）のためのビットとラッチＮＯ対応のワードアドレスとをバッファレジスタ（図示せず）に用意しておく（ステップＳ３３）。
【００９５】
制御部１７０は、長周期のリフレッシュ開始信号を契機としＰＳラッチ１７２をシフトし、オンのビットを全て不揮発性記憶部１７１に書き込みバッファに用意した書込も処理する。なお、複数のビットの書込は、複数回の長周期のリフレッシュ開始信号をその都度契機とし実施される（ステップＳ３４）。
【００９６】
制御部１７０は、処理中の列の最後の書込でなければ（ステップＳ３５／ｎｏ）、ステップＳ２６以降を繰り返し、最後の書込であれば（ステップＳ３５／Ｙｅｓ）、初期設定中でなければ、セレクタ１７７３をＡＩ−Ｌ側に戻してから次回リフレッシュ開始まで待ち（ステップＳ３６）、ステップＳ２４以降を繰り返す。
【００９７】
制御部１７０は、ステップＳ２４以降を何回か繰り返した後に、最後の列であれば（ステップＳ２４／Ｙｅｓ）、セレクタ１７７３をＡＩ−Ｌ側に戻し（ステップＳ３７）不良兆候検出に係わる処理を終了する。具体処理としては、初期設定待ちフラグ（図示せず）をオンにし、次に電源立ち上がり等の初期設定による不良列アドレス情報の読み出しと設定がされるまで特性不良検出に係わる処理を抑止する。
【００９８】
本発明の第１の実施の形態の半導体記憶装置は、テスト・救済指示部１７が、検出回路１４より兆候有りの結果を収集するとその列アドレス情報に冗長セル列を割り当て不良列アドレス情報として不揮発性記憶部１７１に書込み、不良の兆候を示すセル列を冗長セル列へ置換する。
【００９９】
従って、本発明の第１の実施の形態の半導体記憶装置は不良を未然に防ぎ、半導体記憶装置の信頼性を確保する効果を有する。
【０１００】
また、テストをリフレッシュ時或いは通常動作時に行い、結果収集や書込動作は、リフレッシュ時に行うため、これらの動作による動作率（ＤＲＡＭ本来のアクセス動作率）への影響はない。
【０１０１】
また、基準電圧発生回路１５を調整可能とし、外部からのコマンドで設定する用にした実施の形態は、出荷検査の過程で半導体記憶装置１００のＡＣマージンの確保が可能となり、フィールドでの信頼性を確保する効果を有する。
【０１０２】
また、不良列アドレス情報を、ビットＧＲＰ内列アドレスとビットＧＲＰ毎の切り替え指示ビットとした実施の形態は、必要な不良列アドレス情報の数を削減し、不良列アドレスラッチの数とデコーダ及び一致回路５１の一致回路の数を削減する効果を有している。すなわち、ビットＧＲＰ＃０の正規セル列ｉとビットＧＲＰ＃１の正規セル列ｉは、チップのレイアウトでは隣接しこれらが共に異常（不良兆候）となる場合も多く、この場合に不良列アドレス情報を縮退させている。
【０１０３】
また、外部入力の列アドレスを列アドレスカウンタ１７５出力に切り替えて列アドレスバッファ４に送出し、正規或いは冗長セル列への選択信号を用い検出出力を選択するようにした実施の形態は、ゲート数増加を抑制する効果を有している。
【０１０４】
すなわち、上記実施の形態は、検出回路の出力の抽出時にも、デコーダ及び一致回路５１を流用し且つ使用されているセル列に対応した検出出力のみを収集し以降の処理制御を簡単にしている。
【０１０５】
なお、  ＳＲＡＭではリフレッシュしないので、初期設定中に収集処理、不揮発性記憶部１７１への書込を行う。ステップ６のリフレッシュに代わりテストリードするようにしてもよい。
次に、本発明の第２の実施の形態について説明する。
第１の実施の形態では、テスト・救済指示部１７が不良兆候のある正規セル列を冗長セル列に、或いは不良兆候のある冗長セル列を別の冗長セル列に、通知なしで全自動的に切り替えていた。しかし、第２の実施の形態では、全自動的な切り替えは行わず、アラームを外部に通知し、後から外部から不揮発性記憶部１７１への書込許可コマンドをうけてから切り替え（不揮発性記憶部１７１の不良列アドレス情報の更新）を実施する。
【０１０６】
即ち、冗長セル列への切り替えは時間を有するので、半導体記憶装置１００を含む装置のメモリコントローラ、或いはＣＰＵが、装置の動作を休止できるタイミングを見計らって書込許可コマンドを発行する。このために、テスト・救済指示部１７の制御部１７０は切り替えが必要なビットラインのアドレスを保管するバッファレジスタ（図示せず）を含む。
【０１０７】
次に、本発明の第２の実施の形態の動作について図面を参照して説明する。第２の実施の形態の動作を、図１０、図１２、図１３のフローチャートに示す。
【０１０８】
図１０を参照し、半導体記憶装置１００の、テスト・救済指示部１７や主制御部１９は第１の実施の形態と同様のステップＳ１〜Ｓ１８の動作を行う。
【０１０９】
図１２を参照し、テスト・救済指示部１７は第１の実施の形態と同様のステップＳ１９〜Ｓ２８の動作を行う。
【０１１０】
テスト・救済指示部１７は、一致ＯＲ信号がオフであれば（ステップＳ２９／オフ）、不良列アドレスラッチＨ１７４８の空きを確かめ、列アドレスカウンタ１７５の値と切り替え指示ビットとビットＮＯをこのラッチに一時記憶し、追加フラグと追加のワードアドレスをバッファレジスタに設定する（ステップＳ３０Ａ）。
【０１１１】
テスト・救済指示部１７は、一致ＯＲ信号がオンであれば（ステップＳ２９／オン）、登録済みの不良列アドレスに係わる変更と判定し、さらに処理中のビットＧＲＰの一致信号のオン／オフにより、割当済み（使用中）の冗長セル列の不良兆候検出か／登録済み不良列アドレスの新規ビットＧＲＰの正規セル列の不良兆候検出かを切り分ける。
【０１１２】
テスト・救済指示部１７は、処理中のビットＧＲＰの一致信号がオフであれば（ステップＳ３１／オフ）、切り替え指示ビット追加パターンと、ラッチＮＯ信号対応のワードアドレスをバッファレジスタに設定する（ステップＳ３２Ａ）。
テスト・救済指示部１７は、処理中のビットＧＲＰの一致信号がオンであれば（ステップＳ３１／オン）、冗長ビット不良情報の更新するビット情報をＰＳラッチ１７２に登録し、ビットＮＯ情報の追加ビット情報とラッチＮＯ対応のワードアドレスをバッファレジスタに設定する（ステップＳ３３Ａ）。
【０１１３】
テスト・救済指示部１７は、初期設定中でなければ次回リフレッシュ開始までを待ち（ステップＳ３６）、最後の列（列＃１０２３）でなければ（ステップＳ２４／Ｎｏ）、ステップＳ２５、Ｓ２２、Ｓ２３を繰り返す。テスト・救済指示部１７は、最後の列まで進めると（ステップＳ２４／Ｙｅｓ）、セレクタ１７７３への選択指示をＡＩ−Ｌ側に戻す（ステップＳ３７）。
【０１１４】
図１３のフローチャートに移り説明すると、テスト・救済指示部１７は、不良の兆候検出をアラームとして外部に通知する（ステップＳ３９）。テスト・救済指示部１７は、書込許可コマンドを待ち合わせてから（ステップＳ４０／Ｙｅｓ）書込処理を開始する。
【０１１５】
テスト・救済指示部１７は、追加フラグがオンであれば（ステップＳ４１／オン）、不良列アドレスラッチＨ１７４８の内容をＰＳラッチ１７２にセットし（ステップＳ４２）、追加フラグがオフであれば（ステップＳ４１／オフ）、バッファレジスタの書込データをＰＳラッチ１７２にセットする（ステップＳ４３）。
【０１１６】
テスト・救済指示部１７は、ＰＳラッチ１７２の内容を順次シフトし、同時に不揮発性記憶部１７１への書込アドレス（ビットアドレス）もインクリメントし、先頭ビットが１であれば不揮発性記憶部１７１に書き込む（ステップＳ４４）。
【０１１７】
テスト・救済指示部１７はステップＳ４４まで処理すると、不良兆候検出に係わる処理を終了する。即ち、具体処理としては、初期設定待ちフラグをオンにし、次に電源立ち上がり等の初期設定による不良列アドレス情報の読み出しと設定がされるまで特性不良検出に係わる処理を抑止する。
【０１１８】
本発明の第２の実施の形態は、第１の実施の形態と同様の効果を有する。また、第２の実施の形態は、リフレッシュを行わず且つ高速な（短期間の）初期設定が要求される半導体記憶装置であっても適用できる効果を有する。
【０１１９】
その理由は、不良兆候の検出を外部に通知し、外部から不揮発性記憶部１７１への書込許可コマンドをうけてから切り替えるためである。
【０１２０】
以上の第１、第２の実施の形態の説明では、半導体記憶装置１００が複数のバンクを含む例で説明したが、特に複数のバンクに限定するものではなく、複数のメモリブロックを含み、複数メモリブロックを部分的に選択し、リフレッシュを行う半導体記憶装置であればよい。
【０１２１】
以上、半導体記憶装置１００の例としてＤＲＡＭについて説明したが、本発明の半導体記憶装置１００はＭＣ８（メモリセル）の構成には関係なく、ＤＲＡＭだけでなく、ＳＲＡＭ等の他の半導体記憶装置でも有効である。
【図面の簡単な説明】
【０１２２】
【図１】本発明の半導体記憶装置１００の全体の構成を示すブロック図である。
【図２】本発明の半導体記憶装置１００のＭＣ８（メモリセル）の構成を示す図である。
【図３】本発明のＳＡ９出力変化の遅れを検出する原理を説明する図で、正常時のビット線電位変化と異常時のビット線電位変化を示す図である。
【図４】本発明の検出回路１４の構成を示す図である。
【図５】本発明のタイミング発生回路１６の構成を示す図である。
【図６】本発明の基準電圧発生回路１５の構成を示す図である。
【図７】本発明のテスト・救済指示部１７の構成を示すブロック図である。
【図８】本発明の不揮発性記憶部１７１に格納する内容例を示す図である。
【図９】本発明の列選択部５の詳細な構成を示すブロック図である。
【図１０】本発明の半導体記憶装置１００の第１の実施の形態、第２の実施の形態の共通の動作を示すフローチャートである。
【図１１】本発明の半導体記憶装置１００の第１の実施の形態の動作を示すフローチャートである。
【図１２】本発明の半導体記憶装置１００の第２の実施の形態の動作を示すフローチャートである。
【図１３】本発明の半導体記憶装置１００の第２の実施の形態の動作を示すフローチャートである。
【図１４】本発明の半導体記憶装置１００のデコーダ及び一致回路５１の構成の一例を示す図である。
【図１５】本発明の半導体記憶装置１００のゲート論理回路５２１の構成の一例を示す図である。
【符号の説明】
【０１２３】
１    行アドレスバッファ
１０    ビット線Ｂ
１１    ビット線／Ｂ
１２    ワード線
１３    兆候検出部
１４    検出回路
１４１    比較回路
１４２    ラッチ
１４４    ＥＸ−ＯＲ素子
１４５    ラッチ
１５    基準電圧発生回路
１５１    電圧値ラッチ
１５２、１５３    可変抵抗
１５６    キャパシタ
１６    タイミング発生回路
１６１    タイミングパルス発生回路
１６２    可変遅延回路
１６４    遅延値ラッチ
１６６〜１６８    リピータ
１７    テスト・救済指示部
１７０    制御部
１７１    不揮発性記憶部
１７２    ＰＳラッチ
１７４１    不良列アドレスラッチＡ
１７４８    不良列アドレスラッチＨ
１７５    列アドレスカウンタ
１７６    収集用ラッチ
１７７１〜１７７５    セレクタ
１７８    冗長ビット情報ラッチ
１９    主制御部
２    行デコーダ
３    プリチャージ回路
４    列アドレスバッファ
５    列選択部
５１    一致回路
５２１〜５２４    ゲート論理
５２５    ＯＲ及びエンコーダ
５３１    選択部
５４０〜５４ｒ１    列選択スイッチ
５５０〜５５ｒ１    列選択トランジスタ
５９    検出バス
６−１〜６−４    ＭＣアレイ
７−０    正規セル列
７−ｒ０、７−ｒ１    冗長セル列
８    ＭＣ
８１    トランジスタ
８２    コンデンサ
９    ＳＡ
１００    半導体記憶装置
１０１、１０２    バンク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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