(57)【特許請求の範囲】
【請求項１】
第１の領域に形成された第１の閾値を有する第１の薄膜トランジスタと、第２の領域に形成された前記第１の閾値とは異なる第２の閾値を有する第２の薄膜トランジスタとを有する表示装置の製造方法であって、
半導体膜を形成する半導体膜形成工程と、
前記第１の領域および前記第２の領域の前記半導体膜を熱処理することにより、前記第１の領域および前記第２の領域の前記半導体膜結晶化と前記第１の不純物の活性化とを行う第１の結晶化工程と、
前記第１の結晶化工程よりも後に、前記第１の領域および前記第２の領域の前記半導体膜に閾値制御用の第２の不純物の打ち込みを行う第２の不純物打ち込み工程と、
前記第１の領域および前記第２の領域の前記半導体膜のうち、前記第２の領域の前記半導体膜のみを熱処理することにより、前記第２の領域の半導体膜の結晶化と前記第２の不純物の結晶化とを行う第２の結晶化工程とを有することを特徴とする表示装置の製造方法。
【請求項２】
前記第１の結晶化工程は、前記半導体膜にレーザを照射することにより結晶化を行う工程であることを特徴とする請求項１に記載の表示装置の製造方法。
【請求項３】
前記第１の結晶化工程は、前記半導体膜にレーザを照射することにより結晶化を行う工程であることを特徴とする請求項２に記載の表示装置の製造方法。
【請求項４】
前記第１の結晶化工程は、前記半導体膜を過熱して固相成長させることにより結晶化を行う工程であることを特徴とする請求項１に記載の表示装置の製造方法。
【請求項５】
前記第２の結晶化工程は、前記半導体膜にレーザを照射することにより結晶化を行う工程であることを特徴とする請求項１から４の何れかに記載の表示装置の製造方法。
【請求項６】
前記第２の結晶化工程は、前記半導体膜に連続発振レーザを照射することにより結晶化を行う工程であることを特徴とする請求項５に記載の表示装置の製造方法。
【請求項７】
前記第２の結晶化工程は、前記半導体膜に連続発振レーザをパルスに変調しながら照射することにより結晶化を行う工程であることを特徴とする請求項５に記載の表示装置の製造方法。
【請求項８】
前記第２の結晶化工程は、前記半導体膜に連続発振レーザを照射しながら、前記連続発振レーザのスポット又は前記半導体膜が形成された基板のうちの少なくとも一方を移動させて前記連続発振レーザの走査を行うことにより、帯状結晶を形成する工程であることを特徴とする請求項５に記載の表示装置の製造方法。
【請求項９】
前記第２の不純物打ち込み工程は、前記第２の不純物の濃度ピーク位置が前記半導体膜から外れた位置になるように打ち込みを行うことを特徴とする請求項１から８の何れかに記載の表示装置の製造方法。
【請求項１０】
前記半導体膜中における前記第２の不純物打ち込み工程でのドーズ量が前記第１の不純物の打ち込み工程におけるドーズ量より少ないことを特徴とする請求項１から８の何れかに記載の表示装置の製造方法。
【請求項１１】
前記第１の不純物と前記第２の不純物のうちの少なくとも一方を絶縁膜を介さずに打ち込むことを特徴とする請求項１から８の何れかに記載の表示装置の製造方法。
【請求項１２】
前記第１の不純物と前記第２の不純物のうちの少なくとも一方を絶縁膜を介して打ち込むことを特徴とする請求項１から８の何れかに記載の表示装置の製造方法。
【請求項１３】
前記第１の不純物と前記第２の不純物のうちの少なくとも一方を絶縁膜を介して打ち込んだ後、絶縁半導体膜の結晶化を行う前に前記絶縁膜を除去することを特徴とする請求項１から８の何れかに記載の表示装置の製造方法。
【請求項１４】
前記第１の不純物を絶縁膜を介して打ち込んだ後に前記絶縁膜を除去し、前記絶縁膜を除去した後、前記半導体膜の表面に表面酸化膜を形成し、前記表面酸化膜を形成した後、前記第１の結晶化工程を行うことを特徴とする請求項１から８の何れかに記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、平板型の表示装置の製造方法に関するが、特に基板上に動作特性の異なる薄膜トランジスタを少ない工程数で多数共存させる表示装置とその製造に好適なものである。
【背景技術】
【０００２】
ノート型コンピユータやディスプレイモニター用の高精細かつカラー表示が可能な表示装置、あるいは携帯電話機用の表示パネルとして液晶パネルを用いた液晶表示装置や、エレクトロルミネッセンス（特に、有機エレクトロルミネッセンス）素子を用いた有機エレクトロルミネッセンス表示装置（有機ＥＬ表示装置）、あるいは電界放出素子を用いた電界放出型表示装置（ＦＥＤ）等、様々な方式の平板型の表示装置が既に実用化または実用化研究段階にある。
【０００３】
平板型の表示装置は、ガラス等の絶縁基板に薄膜トランジスタ回路で構成した多数の画素をマトリクス配置した表示領域と、周辺回路（例えば、この表示領域の周囲に上記画素を駆動するための走査信号駆動回路および映像信号駆動回路と、その他の周辺回路）等を直接作り込むシステム・イン・パネルと称するものが開発されている。このような各種の薄膜トランジスタ回路を作り込んだ透明絶縁基板は薄膜トランジスタ（ＴＦＴ）基板、あるいはアクティブ・マトリクス基板とも呼ばれ、一般的には低温ポリシリコン半導体膜を用いて各種の特性をもつ薄膜トランジスタを作り込む。薄膜トランジスタを作り込んだ基板を、以下の説明では、ＴＦＴ基板あるいは単に基板とも表記する。
【０００４】
このような平板型の表示装置を構成する同一の基板上に、表示領域を形成する画素回路を作り込み、かつその周辺に周辺回路（例えば、走査信号駆動回路、映像信号駆動回路、その他の周辺回路を含む）多くの薄膜トランジスタ回路を作り込むものには、それぞれの回路の動作性能に応じて異なる閾値電圧を有するチャネル領域を当該同一の基板上の半導体層に形成することが行われる。
【０００５】
その一つの方法として、それほど高速動作を必要としない回路の薄膜トランジスタ形成部分の半導体層は、通常の（ある程度大粒径の）ポリシリコン（ｐ−Ｓｉ）層とし（例えば、アモルファスシリコン（ａ−Ｓｉ）層または微粒結晶ポリシリコン層をプリカーサとして、エキシマレーザを用いたアニール（ＥＬＡ）により形成する）、高速動作を必要とする回路のチャネル領域を固体レーザや連続発振レーザ等を用いて選択的に擬似単結晶化して擬似単結晶シリコン半導体層とするものが提案されている。なお、擬似単結晶シリコン半導体層とは、詳しくは後述するが、単結晶とまでは行かないが通常称される粒状結晶である通常のポリシリコン結晶に比べてかなり大きな結晶（例えば、帯状の形状を有する）に成長させた半導体層を意味する。
【０００６】
同一基板上に特性の異なるＴＦＴ、すなわちＥＬＡ等の手法で作成したポリシリコン半導体膜に作り込んだＴＦＴ、固体レーザや連続発振レーザ等を用いて作成した擬似単結晶シリコン半導体層に作り込んだＴＦＴが共存させる場合、それぞれのＴＦＴの特性（主として、閾値電圧）を制御する必要がある。
【０００７】
なお、このような擬似単結晶に関する従来技術を開示したものとしては例えば特許文献１、特許文献２、特許文献３を挙げることができる。
【特許文献１】特開２００２−２２２９５９号公報
【特許文献２】特開２００３−１２４１３６号公報
【特許文献３】特開２００３−０８６５０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記したように、閾値電圧の制御は、チャネル部分にイオン・インプランテーション（以下、イオンインプラ、あるいは単にインプラとも略記する）によって不純物（ドーパントとも称する）を注入（ドーズ）する方法が一般的であり、ホトリソグラフィー工程（露光とエッチング処理を用いる加工法、以下、ホト・リソ工程、あるいは単にホト工程とも略記する）との組み合わせで不純物がドーズされる領域（ドーピング領域）を制御している。
【０００９】
しかしながら、共通の基板上のシリコン半導体層に多数の特性（閾値）の異なる薄膜トランジスタを作り込む場合は、同じ特性の薄膜トランジスタを作りこむ場合に比べてホト工程やインプラ工程が大幅に増加するため、製造に要する設備や時間が増え、所謂スループットが低下する。
【００１０】
例えば、単チャネル（ｎ型またはｐ型の一方のみ）の薄膜トランジスタで考えると、画素内の通常のポリシリコン（ｐ‐Ｓｉ）を用いた薄膜トランジスタの閾値と駆動回路内の擬似単結晶を用いた薄膜トランジスタの閾値を異ならせたい場合、一方（例えば画素内の薄膜トランジスタ）をホト工程によりマスクして、擬似単結晶の薄膜トランジスタのチャネル領域にインプラを行う。
【００１１】
Ｃ−ＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）（なお、本明細書ではＭＩＳはＭＯＳを含む概念として用いている）の薄膜トランジスタの場合でも、ｎ型とｐ型の薄膜トランジスタが混在するため、これらの間の閾値を異ならせるためにホト工程やインプラ工程が必要となる。
【００１２】
本発明の目的は、工程数の増加をもたらすことなく、基板上に異なる特性の薄膜トランジスタ回路を混在させた表示装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明では、アモルファスシリコン（ａ−Ｓｉ）層または微粒結晶ポリシリコン（ｐ−Ｓｉ）層をプリカーサ膜として、これにインプラを行う。このとき、プリカーサ膜の膜中にドーパントが適当な量で注入されるように加速電圧、ドーズ量を調整する。
【００１４】
レーザ照射によってプリカーサ膜が溶融するとき、プリカーサ膜の膜中に入っているドーパントが活性化されて取り込まれる。また、結晶化と同時に活性化を行うことができ、活性化率ほぼ１００％を達成することが可能である。
【００１５】
膜中に入れるドーパントの量は、活性化率１００％から換算し、従来のドーズ量に比べ少量でよい。従来方法による活性化率が１０％であると仮定した場合チャネルドープ量１E12／ｃｍ2で、実際にドーパントとして寄与する量は１E11／ｃｍ2程度である。これに対し、結晶化の前にインプラを行う場合は、膜中に１E11／ｃｍ2程度は入るようにインプラ条件を設定すればよい。
【００１６】
膜中へのドーパントの取り込みは、レーザ照射を行った部分だけである。よって、ホト工程を用いて必要な部分だけインプラを行う方法と同じ効果を得ることができる。
【００１７】
結晶化されなかった部分に入ったドーパントは、その後の工程で行われるアニールによって一部活性化させるが、もともとの膜中へのドーズ量が少ないため、特性変化（閾値の変動）には寄与しない。
【００１８】
上記目的を達成するための本発明による表示装置とその製造方法の具体的な構成例を記述すると、以下のとおりである。
【００１９】
まず、当該表示装置を構成する基板上に、第1の領域に形成された第1の閾値を有する第1の薄膜トランジスタと、第2の領域に形成された前記第1の閾値とは異なる第2の閾値を有する第2の薄膜トランジスタとを有する表示装置の製造方法は、
半導体膜を形成する半導体膜形成工程と、
前記第1の領域および前記第2の領域の前記半導体膜を熱処理することにより、前記第1の領域および前記第2の領域の前記半導体膜結晶化と前記第1の不純物の活性化とを行う第1の結晶化工程と、
前記第1の結晶化工程よりも後に、前記第1の領域および前記第2の領域の前記半導体膜に閾値制御用の第2の不純物の打ち込みを行う第2の不純物打ち込み工程と、
前記第1の領域および前記第2の領域の前記半導体膜のうち、前記第2の領域の前記半導体膜のみを熱処理することにより、前記第2の領域の半導体膜の結晶化と前記第2の不純物の結晶化とを行う第2の結晶化工程とを有する製造プロセスとした。
【００２０】
また、第１の領域に形成された第１の閾値を有する第１の薄膜トランジスタと、第２の領域に形成され前記第１の閾値とは異なる第２の閾値を有する第２の薄膜トランジスタとを有する本発明による表示装置は、
前記第1の薄膜トランジスタのチャネル領域と前記第2の薄膜トランジスタのチャネル領域には、ともに第1の不純物と第2の不純物が打ち込まれており、
前記第1の不純物は、前記第1の薄膜トランジスタのチャネル領域と前記第2の薄膜トランジスタのチャネル領域の両方において、ほぼ全量が活性化される大幅な活性化率（数値的には９０％以上）を有し、
前記第2の不純物は、前記第1の薄膜トランジスタのチャネル領域では最大でもその半量程度の活性化率（数値的には５０％以下の活性化率）を有し、前記第2の薄膜トランジスタのチャネル領域ではほぼ全量が活性化される大幅な活性化率（数値的には９０％以上の活性化率）を有するものとした。
【００２１】
また、本発明の製造方法において、前記第1の結晶化工程を、前記半導体膜にレーザ（ガスレーザ又は固体レーザ、等）を照射することにより結晶化を行う工程、または前記半導体膜にエキシマレーザ又は固体レーザを照射することにより結晶化を行う工程、もしくは前記半導体膜を加熱して固相成長させることにより結晶化を行う工程の何れかとすることができる。
【００２２】
また、本発明の製造方法において、前記第２の結晶化工程は、前記半導体膜にレーザを照射することにより結晶化を行う工程、またはあるいは前記半導体膜に連続発振レーザを照射することにより結晶化を行う工程、前記半導体膜に連続発振レーザをパルスに変調しながら照射することにより結晶化を行う工程、もしくは前記半導体膜に連続発振レーザを照射しながら、前記連続発振レーザのスポット又は前記半導体膜が形成された基板のうちの少なくとも一方を移動させて前記連続発振レーザの走査を行うことにより帯状結晶を形成する工程の何れかとすることができる。
【００２３】
また、本発明の製造方法において、前記第２の不純物打ち込み工程は、前記第２の不純物の濃度ピーク位置が前記半導体膜から外れた位置になるように打ち込みを行うようにすることができる。そして、前記第２の不純物打ち込み工程でのドーズ量を前記第１の不純物の打ち込み工程におけるドーズ量より少なくすることができる。
【００２４】
また、本発明の製造方法において、前記第１の不純物と前記第２の不純物のうちの少なくとも一方を絶縁膜を介さずに打ち込むことができる。また、前記第１の不純物と前記第２の不純物のうちの少なくとも一方を、絶縁膜を介して打ち込むことができる。
【００２５】
あるいは、前記第１の不純物と前記第２の不純物のうちの少なくとも一方を絶縁膜を介して打ち込んだ後、前記半導体膜の結晶化を行う前に前記絶縁膜を除去するようにすることができる。もしくは、前記第１の不純物を絶縁膜を介して打ち込んだ後に前記絶縁膜を除去し、前記絶縁膜を除去した後、前記半導体膜の表面に表面酸化膜を形成し、前記表面酸化膜を形成した後、前記第１の結晶化工程を行うことができる。
【００２６】
また、本発明の表示装置において、前記第2の不純物が前記第1の薄膜トランジスタのチャネル領域では打ち込まれた量の最大でもほぼ３分の１程度の活性化率（数値的には３０％以下）の活性化率であり、該第1の薄膜トランジスタのチャネル領域を粒状結晶又は微結晶の半導体膜とすることができる。
【００２７】
また、本発明の表示装置において、前記第２の薄膜トランジスタのチャネル領域が帯状結晶の半導体膜とすることができる。
【００２８】
また、本発明の表示装置において、前記第２の不純物の濃度のピーク位置を、前記チャネル領域を構成する半導体膜から外れた位置とすることができる。
【００２９】
また、本発明の表示装置において、前記第1の不純物のドーズ量が前記第２の不純物のドーズ量より大きいものとすることができる。なお、該第1の不純物と該第２の不純物は同一であっても、あるいは異なるものであってもよい。
【００３０】
尚、本発明はこれら上記の構成に限定されるものではなく、本発明の技術思想を逸脱しない範囲で適宜変更が可能である。
【発明の効果】
【００３１】
本発明では、擬似単結晶化を行う領域を必要な高移動度特性の薄膜トランジスタを作り込む部分にのみ選択的に行う。そして、レーザ照射工程との組み合わせによって、擬似単結晶薄膜トランジスタを配置する部分のプリカーサ膜中のみに選択的に必要なドーパントを注入する。レーザを照射しない部分にもドーパントは入るが、その量は少量であるため、閾値変化はない。薄膜トランジスタの種類（ｎ−ＭＯＳ、ｐ−ＭＯＳ）が増加した場合でも、インプラと結晶化の繰り返しで対応することができる。これにより、ホト工程を増加させる必要がなく、所謂スループットを改善することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。以下では、半導体層を形成する基板がガラス基板であるとして説明する。
【実施例１】
【００３３】
図１Ａ乃至図１Ｇは、本発明による表示装置の製造方法の実施例１を説明する断面図であり、ｎ‐ＭＯＳトップゲート薄膜トランジスタの製造プロセスフローを示す。以下、図１Ａ乃至図１Ｇを通して付した（a）〜(w)を順に参照して説明する。なお、同一基板上に作製される、異なった特性の薄膜トランジスタを対比して説明するため、各図の左側に高移動度の薄膜トランジスタ（高性能薄膜トランジスタ）の製造プロセスを、右側に通常の薄膜トランジスタの製造プロセスを並置して示す。
【００３４】
図１Ａ（a）・・・ガラス基板１０１上に、下地層としてＳｉＮ層１０２とＳｉＯ2層１０３を形成し、その上層にアモルファスシリコン（ａ−Ｓｉ）１０４をそれぞれプラズマＣＶＤ法により成膜する。これを熱処理してａ−Ｓｉ膜中の水素を離脱させる。
【００３５】
図１Ａ（b）・・・ａ−Ｓｉ膜１０４上に、多結晶（ｐ−Ｓｉ）半導体膜を用いたｎ‐ＭＯＳ薄膜トランジスタ（ＴＦＴ）の閾値電圧（Ｖｔｈ）制御用のドーパント１０５（主としてB+）をインプラ（一回目のインプラ）する。
【００３６】
図１Ａ（c）・・・ドーパント１０５のインプラ後、エキシマレーザ１０６を照射してａ−Ｓｉ膜をｐ−Ｓｉ膜１０７に改質する（多結晶化する、エキシマレーザアニーリング:ＥＬＡ）。このとき、プリカーサ膜となるａ−Ｓｉ膜１０４中に注入された（ドーズされた）ドーパントに対して活性化を同時に行う。
【００３７】
図１Ａ（d）・・・ｐ−Ｓｉ膜１０７が生成される。この時、閾値電圧（Ｖｔｈ）制御用にインプラしたドーパント１０５はほぼ１００％活性化されている。
【００３８】
図１B（e）・・・ｐ−Ｓｉ膜１０７に、擬似単結晶薄膜トランジスタ、ｎ‐ＭＯＳの閾値電圧制御用ドーパント１０８をインプラ（二回目のインプラ）により注入する。
【００３９】
図１B（f）・・・ｐ−Ｓｉ膜１０７の所定領域を固体レーザ１０９等によりアニールし、擬似単結晶化を行う。この多結晶化とドーパント１０８の活性化を同時に行う。ドーパント１０８はレーザアニールされた領域だけ活性化が行われる。矢印はアニール用レーザの走査方向を示す。
【００４０】
図１B（g）・・・固体レーザ等によってアニールされた領域は擬似単結晶シリコン半導体膜１１０になる。
【００４１】
図１B（h）・・・結晶化が終わった後、ホト工程で島状に加工する。多結晶シリコン薄膜トランジスタのチャネル層１１２と擬似単結晶シリコン薄膜トランジスタのチャネル層１１１を形成する。
【００４２】
図１C（i）・・・島状加工を行った擬似単結晶シリコン薄膜トランジスタのチャネル層１１１と多結晶シリコン薄膜トランジスタのチャネル層１１２の上にゲート絶縁膜としてＳｉＯ2１１３をプラズマＣＶＤ法により成膜する。
【００４３】
図１C（j）・・・ゲート配線、容量線となるゲートメタル層１１４を成膜する。
【００４４】
図１C（k）・・・ホトレジストを塗布し、ホト工程によってホトレジスト１１５を所用の部分に残す加工を行う。
【００４５】
図１C（l）・・・エッチングによってゲートメタル層１１４を加工してゲート電極１１６を形成する。このとき、サイドエッチングを行うことでホトレジスト１１５の幅よりゲート電極１１６の幅を小さくする。
【００４６】
図１D（m）・・・ホトレジスト１１５をマスクとしてソース・ドレイン領域の作製用インプラ（P+）を行う。
【００４７】
図１D（n）・・・半導体膜にソース・ドレイン領域１１８が得られる。
【００４８】
図１D（ｏ）・・・ＬＬＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を作製するため、ゲート電極１１６をマスクとして低濃度の不純物（P+）１１９を全面インプラする。
【００４９】
図１D（ｐ）・・・不純物（P+）１１９のインプラにより、ソース・ドレイン領域１１８にＬＬＤ領域１２０を形成する。
【００５０】
図１E（ｑ）・・・層間絶縁膜１２１を成膜し、インプラされた不純物の活性化のためのアニール処理を行う。
【００５１】
図１E（ｒ）・・・層間絶縁膜１２１にホト工程でコンタクトホール１２２を加工する。コンタクトホール１２２はソース・ドレイン領域１１８に達して形成される。
【００５２】
図１E（ｓ）・・・バリア層１２３、アルミニウム層１２４、キャップ層１２５を順に積層してソース・ドレイン配線１３３を形成する。ソース・ドレイン配線１３３はコンタクトホール１２２でソース・ドレイン領域１１８に接続する。
【００５３】
図１Ｆ（ｔ）・・・ホトリソ工程でソース・ドレイン配線１３３を加工し、ソース電極１３４とドレイン電極１３５とに分離する。ここでは、説明の都合上、ソース電極を１３４、ドレイン電極を１３５とする。
【００５４】
図１Ｆ（ｕ）・・・分離したソース電極１３４とドレイン電極１３５を覆ってパッシベーション膜１２６を成膜する。
【００５５】
図１G（ｖ）・・・導電層として、例えばＩＴＯなどの透明電極とのコンタクトホール１２７、および図示しないパッド用の開口部をホト工程で加工する。
【００５６】
図１G（w）・・・パッシベーション膜１２６に、コンタクトホール１２７でソース電極１３４、および図示しないパッド用の開口部で配線端子に接続するＩＴＯを成膜し、ホト工程により、それぞれの薄膜トランジスタのソース或いはドレイン電極に接続したＩＴＯを形成する。
【００５７】
以上説明した実施例１のプロセスにより、同一基板上に、それぞれ異なる結晶のシリコン半導体膜によって異なる閾値電圧で制御できるチャネルを構成した特性が異なる薄膜トランジスタを得ることができる。
【００５８】
実施例１の製造方法により、表示装置のアクティブ・マトリクス基板上の画素領域には通常の移動度を有する薄膜トランジスタで画素回路を形成する。そして、データ駆動回路などの高速データ処理を必要とする駆動回路領域には高移動度の薄膜トランジスタを用いて各種回路を構成する。これにより、工程数の増加をもたらすことなく所望の表示性能を有する表示装置を構成することができる。
【実施例２】
【００５９】
図２Aと図２Bは、本発明による表示装置の製造方法の実施例２を説明する断面図であり、実施例１とどうように、n‐ＭＯＳトップゲート薄膜トランジスタの製造プロセスフローを示す。以下、図２Ａと図２Bを通して付したプロセス（ａ'）〜(ｅ')、(ｅ")(ｆ)を順に参照して説明する。なお、プロセスを示す（ａ'）あるいは(ｅ")のように「'」あるいは「"」を付した文字は実施例１における対応文字で示すプロセスの変形であることを示す。
【００６０】
実施例２では、不純物のインプラを行う前に、半導体の上層に絶縁膜を形成し、この絶縁膜を介してインプラを実行する。この絶縁膜としては、例えばＳｉＯ2を用いることができる。この絶縁膜はインプラされる不純物を透過させると共に、インプラ対象の半導体を汚染から保護する作用を持つので、インプラスルー膜、又は汚染防止膜とも呼ぶ。半導体膜へのこの絶縁膜を形成は、一回目の閾値制御用インプラ、二回目の閾値制御用インプラの一方、又は両方のプロセスの前に行う。なお、インプラ後に、この絶縁膜は除去した方が望ましい。以下、実施例２が実施例１と異なるプロセスを主として説明する。
【００６１】
図２A（a'）・・・ガラス基板１０１上に、下地層としてＳｉＮ層１０２とＳｉＯ2層１０３を形成し、その上層にアモルファスシリコン（ａ−Ｓｉ）１０４を成膜し、さらにこの上にＳｉＯ2膜１３１をそれぞれプラズマＣＶＤ法により成膜する。これを熱処理してａ−Ｓｉ膜中の水素を離脱させる。
【００６２】
図２Ａ（b'）・・・ＳｉＯ2膜１３１を介して、ａ−Ｓｉ膜１０４に多結晶（ｐ−Ｓｉ）半導体膜を用いたｎ‐ＭＯＳ薄膜トランジスタ（ＴＦＴ）の閾値電圧（Ｖｔｈ）制御用のドーパント１０５（主としてB+）をインプラする（一回目のインプラ）。
【００６３】
図２Ａ（b"）・・・ＳｉＯ2膜１３１を除去してａ−Ｓｉ１０４を露呈させる。
【００６４】
図２Ａ（c）・・・ａ−Ｓｉ１０４を露呈させた後、実施例１のプロセス図１Ａ（c）と同様に、エキシマレーザ光１０６を照射してａ−Ｓｉ膜をｐ−Ｓｉ膜１０７に改質する（多結晶化する）。このとき、プリカーサ膜となるａ−Ｓｉ膜１０４中に注入された（ドーズされた）ドーパントに対して活性化を同時に行う。
【００６５】
図２Ａ（d）・・・ｐ−Ｓｉ膜１０７が生成される。この時、閾値電圧（Ｖｔｈ）制御用にインプラしたドーパント１０５は１００％活性化されている。このプロセスも図１Ａ（d）と同様。
【００６６】
図２Ｂ（d'）・・・ｐ−Ｓｉ膜１０７を覆って図２A（a'）と同様のＳｉＯ2膜１３１を成膜する。必要に応じてこれを熱処理し、ａ−Ｓｉ中の水素を離脱させる。
【００６７】
図２Ｂ（e'）・・・ＳｉＯ2膜１３１を介して、ｐ−Ｓｉ１０７に擬似単結晶薄膜トランジスタ、ｎ‐ＭＯＳの閾値電圧制御用ドーパント１０８をインプラ（二回目のインプラ）により注入する。
【００６８】
図２B（e"）・・・ＳｉＯ2膜１３１を除去してｐ−Ｓｉ１０７を露呈させる。
【００６９】
図２B（f）・・・ｐ−Ｓｉ１０７の所定領域を固体レーザ１０９等によってアニールし、擬似単結晶化を行う。この多結晶化とドーパント１０８の活性化を同時に行う。ドーパント１０８はレーザアニールされた領域だけ活性化が行われる。矢印はアニール用レーザの走査方向を示す。
【００７０】
図２B（g）・・・固体レーザ等によってアニールされた領域は擬似単結晶シリコン半導体膜１１０になる。以下、図１Ｂ(h)〜図１G(ｗ)に示したプロセスで同一基板上に、それぞれ異なる結晶のシリコン半導体膜によって異なる閾値電圧で制御できるチャネルを構成した特性が異なる薄膜トランジスタを得ることができる。
【００７１】
実施例２の製造方法により、表示装置のアクティブ・マトリクス基板上の画素領域には通常の移動度を有する薄膜トランジスタで画素回路を形成する。そして、データ駆動回路などの高速データ処理を必要とする駆動回路領域には高移動度の薄膜トランジスタを用いて各種回路を構成する。これにより、工程数の増加をもたらすことなく所望の表示性能を有する表示装置を構成することができる。
【００７２】
上記実施例２の説明では、一回目と二回目の各インプラも前に絶縁膜を成膜し、それぞれのインプラ後に当該絶縁膜を除去するものとして説明したが、前記したように、一回目と二回目の一方の前でのみ絶縁膜を成膜し、インプラ後に除去してもよい。また、一回目のインプラの前に成膜した絶縁膜を除去せずに、二回目のインプラ後まで保持させることも可能である。
【実施例３】
【００７３】
図３Aと図３Bは、本発明による表示装置の製造方法の実施例２を説明する断面図であり、実施例１と同様に、ｎ‐ＭＯＳトップゲート薄膜トランジスタの製造プロセスフローを示す。以下、図３Ａと図３Bを通して付したプロセス（a'）〜(b'")、(e")(ｆ')を順に参照して説明する。なお、プロセスを示す（a'）あるいは(e")のように「'」あるいは「"」を付した文字は実施例１又は実施例２における対応文字で示したプロセスの変形であることを示す。
【００７４】
実施例３では、実施例２の図２Ａ（c）で説明した絶縁膜を除去した場合（図２Ａ（b'））、ＥＬＡプロセスの前にａ-Ｓｉ膜１０４の表面に薄い酸化膜（表面酸化膜）１３２を形成する。この表面酸化膜１３２は、例えばオゾン酸化や酸素プラズマ酸化などで形成可能である。以下、実施例３が実施例２と異なるプロセスを主として説明する。
【００７５】
図３Ａ（ａ'）・・・ガラス基板１０１上に、下地層としてＳｉＮ層１０２とＳｉＯ2層１０３を形成し、その上層にアモルファスシリコン（ａ−Ｓｉ）１０４を成膜し、さらにこの上にＳｉＯ2膜１３１をそれぞれプラズマＣＶＤ法により成膜する。これを熱処理してａ−Ｓｉ膜中の水素を離脱させる。
【００７６】
図３Ａ（b'）・・・ＳｉＯ2膜１３１を介して、ａ−Ｓｉ膜１０４に多結晶（ｐ−Ｓｉ）半導体膜を用いたｎ‐ＭＯＳ薄膜トランジスタ（ＴＦＴ）の閾値電圧（Ｖｔｈ）制御用のドーパント１０５（主としてB+）をインプラする（一回目のインプラ）。
【００７７】
図３Ａ（b"）・・・ＳｉＯ2膜１３１を除去してａ−Ｓｉ膜１０４を露呈させる。
【００７８】
図３Ａ（b"'）・・・ａ−Ｓｉ膜１０４を酸素プラズマによる酸化処理を施して薄い表面酸化膜１３２を形成する。
【００７９】
図３Ａ（ｅ"）・・・表面酸化膜１３２とＳｉＯ2膜１３１を介して、ｐ−Ｓｉ膜１０７に擬似単結晶薄膜トランジスタ、ｎ‐ＭＯＳの閾値電圧制御用ドーパント１０８をインプラ（二回目のインプラ）により注入する。
【００８０】
図３Ａ（ｆ'）・・・ｐ−Ｓｉ膜１０７の所定領域を固体レーザ１０９等によってアニールし、擬似単結晶化を行う。この多結晶化とドーパント１０８の活性化を同時に行う。ドーパント１０８はレーザアニールされた領域だけ活性化が行われる。矢印はアニール用レーザの走査方向を示す。以下、図１B(ｇ)〜図１G(w)に示したプロセスで同一基板上に、それぞれ異なる結晶のシリコン半導体膜によって異なる閾値電圧で制御できるチャネルを構成した特性が異なる薄膜トランジスタを得ることができる。
【００８１】
実施例３において、ＳｉＯ2膜１３１に表面酸化膜１３２を形成することによって、閾値制御用のインプラを行った不純物以外の意図しない不純物が取り込まれるのを防止でき、薄膜トランジスタの閾値を所望の値に制御することが可能となる。
【００８２】
通常、ＥＬＡ結晶化を行う際には、ａ−Ｓｉ膜の表面に自然酸化物が形成されているので、ＥＬＡ結晶化の前に絶縁膜（インプラスルー膜、又は汚染防止膜）を除去した場合は表面の自然酸化膜が薄くなってしまい、ＥＬＡ結晶化の際に汚染が発生する懼れがある。実施例３によれば、このような汚染を回避でき、信頼性の高い薄膜トランジスタを得ることができる。
【００８３】
次に、インプラによる膜厚の深さ方向とドーパントの濃度プロファイルの関係を説明する。図４は、本発明による表示装置の製造方法における不純物のインプラを行った場合の第１例の説明図である。また、図５は、本発明による表示装置の製造方法における不純物のインプラを行った場合の第２例の説明図である。そして、図６は、本発明による表示装置の製造方法における不純物のインプラを行った場合の第３例の説明図である。
【００８４】
図４、図５、図６は全てプリカーサ膜３０４（ａ−Ｓｉ膜あるいはp−Ｓｉ膜）に直接インプラを行う前記した実施例１のプロセスに対応する。尚、３０１はガラス基板、３０２はＳｉＮ膜、３０３はＳｉＯ2膜３０３である。図４では、ドーパント注入時に、ｘ方向の高さで示した深さ方向（ｙ方向）のドーパントの濃度プロファイル３０５の最大量がプリカーサ３０４の内側になるようにインプラ条件を決定した場合を示す。図中に網点で示したプリカーサ３０４中のインプラによるドーズ量３０６が活性化されてドーパントとして働く。図中に網点で示したインプラによるドーズ量３０６は、結晶化と活性化を兼ねるために、ほぼ９０％以上が活性化する。そのため、プリカーサ膜３０４に入るドーパント量は少量でよい。
【００８５】
図５では、ドーパント注入時に、ｘ方向の高さで示した深さ方向（ｙ方向）のドーパントの濃度プロファイル３０７の最大量がプリカーサ膜３０４よりも外側になるようにインプラ条件を決定した場合を示す。図中に網点で示したプリカーサ膜３０４中のインプラによるドーズ量３０８が活性化されてドーパントとして働く。図中に網点で示したインプラによるドーズ量３０８は、結晶化と活性化を兼ねるために、ほぼ９０％以上が活性化する。この場合も、プリカーサ膜３０４に入るドーパント量は少量でよい。
【００８６】
図６では、ドーパント注入時に、ｘ方向の高さで示した深さ方向（ｙ方向）のドーパントの濃度プロファイル３１０の最大量がプリカーサ膜３０４中にあるようにインプラ条件を決定した場合を示す。ドーズ量全体は図４や図５よりも少量とする。図中に網点で示したプリカーサ３０４中のインプラによるドーズ量３０９が活性化されてドーパントとして働く。図中に網点で示したインプラによるドーズ量３０９は、結晶化と活性化を兼ねるために、ほぼ９０％以上が活性化する。
【００８７】
図７は、レーザによる結晶化後の該結晶化膜中に取り込まれたドーパントの濃度プロファイルの説明図で、図４で説明した濃度プロファイルとした場合に対応する。図７において、ガラス基板４０１に下地膜（ＳｉN膜４０２，ＳｉＯ2膜４０３）が成膜され、その上にプリカーサ膜４０４（ａ−Ｓｉ膜あるいはp−Ｓｉ膜）が成膜されている。ドーパントプロセス後の結晶化プロセスにおいて、濃度プロファイル４０５の最大量はＳｉＯ2膜４０３中にある。レーザの照射でプリカーサ膜４０４が溶解して当該プリカーサ膜４０４中でのドーパントが結晶化膜中に取り込まれる。このとき、結晶化膜中の深さ方向でのドーパントの濃度プロファイル４０６は均一となる。
【００８８】
図８は、実際の製品におけるシリコン膜の深さ方向のドーパント濃度プロファイルの違いを説明する図である。図８において、ガラス基板５０１上に下地膜（ＳｉN膜５０２とＳｉＯ2膜５０３）が成膜され、その上に各種の領域が形成されている。符号５０４はｐ‐Ｓｉ領域、５０７は擬似単結晶領域である。符号５０５はインプラ濃度プロファイルを示し、５０６はｐ‐Ｓｉ領域５０４中のインプラ濃度プロファイル、５０８は擬似単結晶領域５０７中のインプラ濃度プロファイルを示す。
【００８９】
図８において、インプラを行った後、レーザによる結晶化を行わない領域５０４は、深さ方向に５０６で示したドーパントの濃度分布となる。これに対し、選択的に結晶化を行った領域５０７は、結晶化と同時にドーパントの活性化が行われるため、濃度プロファイル５０８は深さ方向に一定である。
【００９０】
図９は、プリカーサ膜の上に絶縁膜を被覆してインプラを行った場合の説明図であり、前記した実施例２に対応する。図９において、下地膜としてＳｉN膜２０２とＳｉＯ2膜２０３が成膜されたガラス基板２０１にプリカーサ膜２０４としてａ−Ｓｉ膜あるいはp−Ｓｉ膜を成膜し、その上を覆って絶縁膜（インプラスルー膜、又は汚染防止膜）２０７を被覆する。この絶縁膜２０７を通してドーパントを注入した。
【００９１】
このドーパント注入時に、ｘ方向の高さで示した深さ方向（ｙ方向）のドーパントの濃度プロファイル２０５の最大量がプリカーサ膜２０４の中になるようにインプラ条件を決定した。図中に網点で示したプリカーサ膜２０４中のインプラによるドーズ量２０８の一部が活性化されてドーパントとして働く。
【００９２】
図１０は、本発明の表示装置を構成する薄膜トランジスタ基板の一例を模式的に説明する平面図である。この薄膜トランジスタ基板（低温ポリシリコンＴＦＴ基板）は、ガラス基板６０１上に画素領域６０２、周辺回路（映像信号駆動回路（信号処理回路６０３、水平方向走査回路６０４）、走査信号駆動回路（垂直方向走査回路６０５）、昇圧回路等のその他の周辺回路６０６）、入力パッド６０７が配置される。
【００９３】
高速動作が必要な信号処理回路６０３、水平方向走査回路６０４、その他の周辺回路６０６には擬似単結晶シリコン半導体をチャネル領域に用いた薄膜トランジスタを形成する。その他の回路部である画素領域６０２、垂直方向走査回路６０５には多結晶シリコン半導体をチャネル領域に用いた薄膜トランジスタを形成する。但し、垂直方向走査回路６０５や画素領域６０２にも擬似単結晶を用いても良い。また、信号処理回路６０３、水平方向走査回路６０４、その他の周辺回路６０６にも通常の多結晶を用いても良い。尚、１つの回路中に通常の多結晶を用いた薄膜トランジスタと擬似単結晶を用いた薄膜トランジスタの両者を混在させても良い。
【実施例４】
【００９４】
次に、本発明による表示装置の実施例を実施例４として説明する。図１１は、本発明による表示装置の実施例としての液晶表示装置を説明する模式図である。ガラス基板５０１１上に、マトリクス状に配置された複数の画素電極５０３１、上記画素電極に表示信号を入力する回路５０７１及び５１１１、及び画像表示のために必要なその他の周辺回路群５１８０を形成し、配向膜ＯＲ５１９０を印刷法により塗布してアクティブ・マトリクス基板とする。
【００９５】
一方、ガラス基板５２１１上に対向電極５２１２、カラーフィルタ５２１３、配向膜５２１４を同様に塗布したカラーフィルタ基板を用意し、アクティブ・マトリクス基板と貼り合わせる。対向する配向膜５１９０と５２１４の間に、液晶５２１５を、真空注入により充填し、封止剤５２１６により液晶を封止する。その後、ガラス基板５０１１とガラス基板５２１１の外面に偏光板５２１７、５２１８をそれぞれ貼り付ける。そして、アクティブ・マトリクス基板の背面にバックライト５２１９を配置して液晶表示装置が完成する。
【００９６】
なお、ここでは、アクティブ・マトリクス基板の対向基板側にカラーフィルタを形成した液晶表示装置を例としたが、アクティブ・マトリクス基板側にカラーフィルタを形成した形式の液晶表示装置にも同様に適用できる。また、図１１には、ガラス基板５２１１に対向電極５２１２、カラーフィルタ５２１３、配向膜５２１４をこの順で形成したカラーフィルタ基板を示したが、ガラス基板５２１１にカラーフィルタを形成し、その上に対向電極５２１２を成膜し、最上層に配向膜５２１４を形成した構造のカラーフィルタ基板とすることもできる。カラーフィルタの形成位置やカラーフィルタ基板の構造は本発明の思想に直接関係するものでない。
【００９７】
本実施例によれば、画素とこの画素を駆動する駆動回路およびその他の周辺回路を、それらの要求特性に応じてアクティブ・マトリクス基板上に直接形成することが可能となり、画素領域を拡大した、高速、高解像度を有する表示品質の良好な液晶表示装置を得ることができる。
【００９８】
以上説明した本発明は、液晶表示装置に限るものではなく、有機ＥＬ表示装置、その他のアクティブ・マトリクス型の各種表示装置に同様に適用できる。
【００９９】
また、薄膜トランジスタのチャネル領域の半導体層への不純物のドープによる閾値制御に関し、実施例ではｎ型の薄膜トランジスタに対してはＢ+を、ｐ型の薄膜トランジスタに対してはＰ+を用いているが、チャネル領域にドープされる不純物は薄膜トランジスタの導電型の決定とは無関係であるため、必要に応じてｎ型の薄膜トランジスタに対してはＰ+を、ｐ型の薄膜トランジスタに対してはＢ+を用いることもできる。
【図面の簡単な説明】
【０１００】
【図１Ａ】本発明による表示装置の製造方法の実施例１を説明する薄膜トランジスタの製造工程を順に示す工程図である。
【図１Ｂ】本発明による表示装置の製造方法の実施例１を説明する薄膜トランジスタの製造工程を順に示す図１Ａに続く工程図である。
【図１Ｃ】本発明による表示装置の製造方法の実施例１を説明する薄膜トランジスタの製造工程を順に示す図１Bに続く工程図である。
【図１Ｄ】本発明による表示装置の製造方法の実施例１を説明する薄膜トランジスタの製造工程を順に示す図１Cに続く工程図である。
【図１Ｅ】本発明による表示装置の製造方法の実施例１を説明する薄膜トランジスタの製造工程を順に示す図１Dに続く工程図である。
【図１Ｆ】本発明による表示装置の製造方法の実施例１を説明する薄膜トランジスタの製造工程を順に示す図１Eに続く工程図である。
【図１Ｇ】本発明による表示装置の製造方法の実施例１を説明する薄膜トランジスタの製造工程を順に示す図１Fに続く工程図である。
【図２Ａ】本発明による表示装置の製造方法の実施例２を説明する薄膜トランジスタの製造工程を順に示す工程図である。
【図２Ｂ】本発明による表示装置の製造方法の実施例２を説明する薄膜トランジスタの製造工程を順に示す図２Ａに続く工程図である。
【図３Ａ】本発明による表示装置の製造方法の実施例３を説明する薄膜トランジスタの製造工程を順に示す工程図である。
【図３Ｂ】本発明による表示装置の製造方法の実施例３を説明する薄膜トランジスタの製造工程を順に示す図３Ａに続く工程図である
【図４】本発明による表示装置の製造方法における不純物のインプラを行った場合の第１例の説明図である。
【図５】本発明による表示装置の製造方法における不純物のインプラを行った場合の第２例の説明図である。
【図６】本発明による表示装置の製造方法における不純物のインプラを行った場合の第３例の説明図である。
【図７】レーザによる結晶化後の該結晶化膜中に取り込まれたドーパントの濃度プロファイルの説明図である。
【図８】実際の製品におけるシリコン膜の深さ方向のドーパント濃度プロファイルの違いを説明する図である。
【図９】プリカーサ膜の上に絶縁膜を被覆してインプラを行った場合の説明図であり、前記した実施例２に対応する。
【図１０】本発明の表示装置を構成する薄膜トランジスタ基板の一例を模式的に説明する平面図である。
【図１１】本発明による表示装置の実施例としての液晶表示装置を説明する模式図である。
【符号の説明】
【０１０１】
１０１・・・ガラス基板、１０２・・・ＳｉＮ層、１０３・・・ＳｉＯ2層、１０４・・・ａ−Ｓｉ膜、１０５・・・ドーパント、１０６・・・レーザ、１０７・・・ｐ−Ｓｉ膜、１０８・・・ドーパント、１０９・・・レーザ、１１０・・・ｐ−Ｓｉ膜、１１２・・・チャネル層、１１３・・・ゲート絶縁膜、１１４・・・ゲートメタル層、１１５・・・ホトレジスト、１１６・・・ゲート電極、１１８・・・ソース・ドレイン領域、１２０・・・LDD領域、１２１・・・層間絶縁膜、１２２・・・コンタクトホール、１２３・・・バリアメタル、１２４・・・アルミニューム層、１２５・・・キャップメタル、１２６・・・パッシベーション膜。
【図１Ａ】
0005128767.tif 000002
【図１Ｂ】
0005128767.tif 000003
【図１Ｃ】
0005128767.tif 000004
【図１Ｄ】
0005128767.tif 000005
【図１Ｅ】
0005128767.tif 000006
【図１Ｆ】
0005128767.tif 000007
【図１Ｇ】
0005128767.tif 000008
【図２Ａ】
0005128767.tif 000009
【図２Ｂ】
0005128767.tif 000010
【図３Ａ】
0005128767.tif 000011
【図３Ｂ】
0005128767.tif 000012
【図４】
0005128767.tif 000013
【図５】
0005128767.tif 000014
【図６】
0005128767.tif 000015
【図７】
0005128767.tif 000016
【図８】
0005128767.tif 000017
【図９】
0005128767.tif 000018
【図１０】
0005128767.tif 000019
【図１１】
0005128767.tif 000020