(57)【特許請求の範囲】
【請求項１】
動作モードとして通常モードと待機モードとを含む半導体装置であって、
第１、第２の内部電源電圧を生成する電源部と、
行列状に設けられ、前記第１の内部電源電圧によって駆動される複数のメモリセル、および前記複数のメモリセルの行に対応して設けられる複数のワード線を含むメモリセルアレイと、
前記複数のワード線にそれぞれ対応して設けられ、各々が、前記第２の内部電源電圧によって駆動され、対応するワード線を活性状態にするための複数のワード線ドライバと、
前記複数のワード線にそれぞれ対応して設けられ、各々が、対応するワード線と基準電圧を与える基準ノードとの間に接続される複数の第１のスイッチと、
前記複数のワード線ドライバに前記第２の内部電源電圧を供給するための電源線に設けられる第２のスイッチと、
制御回路とを備え、
前記制御回路は、前記動作モードが前記通常モードから前記待機モードに切換わるとき、前記複数の第１のスイッチを導通状態にし、前記第２のスイッチを非導通状態にし、その後、前記第２の内部電源電圧の供給を停止し、
前記制御回路は、前記動作モードが前記待機モードから前記通常モードに切換わるとき、前記第２の内部電源電圧の供給を開始し、その後、前記複数の第１のスイッチを非導通状態にし、前記第２のスイッチを導通状態にし、
前記制御回路は、前記通常モードのとき前記基準電圧に対応する第１の論理レベルの信号を出力し、前記待機モードのとき前記第１の論理レベルを反転させた第２の論理レベルの信号を出力し、
前記半導体装置は、
前記第２の内部電源電圧によって駆動され、前記制御回路の出力信号を受けて、論理レベルを反転させた信号を出力する第１のインバータと、
前記第１の内部電源電圧によって駆動され、前記第１のインバータの出力信号を受けて、論理レベルを反転させた信号を出力する第２のインバータとをさらに備え、
前記第２のスイッチは、前記第２のインバータの出力信号に応じて導通／非導通を切換える、半導体装置。
【請求項２】
前記第１、第２のインバータは、ＣＭＯＳインバータである、請求項１に記載の半導体装置。
【請求項３】
前記第２のスイッチおよび前記第２のインバータは、複数個ずつ設けられ、
前記半導体装置が形成される半導体基板上の領域は、複数の第１〜第４の領域を含み、
前記複数の第１の領域の各々と前記複数の第２の領域の各々とは、前記複数のメモリセルの列方向に沿って交互に配置され、
前記複数の第３の領域の各々と前記複数の第４の領域の各々とは、前記列方向に沿って交互に配置され、
前記複数の第１の領域の各々は、前記複数の第３の領域の１つと前記複数のメモリセルの行方向で隣接し、
前記複数の第２の領域の各々は、前記複数の第４の領域の１つと前記行方向で隣接し、
前記複数の第１の領域には、前記メモリセルアレイが複数に分割されてそれぞれ配置され、
前記複数の第２の領域の各々には、前記半導体基板に形成される複数のウェルの電位を固定するための複数のウェルタップが設けられ、
前記複数の第３の領域の各々には、隣接する第１の領域に設けられたワード線に対応するワード線ドライバが配置され、
前記複数の第４の領域の各々には、複数の前記第２のスイッチの少なくとも１つと、複数の前記第２のインバータの少なくとも１つとが配置される、請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にスタティック型の半導体メモリを含む半導体装置に関する。
【背景技術】
【０００２】
低消費電力用の半導体装置では、電源供給が遮断される待機モード（スリープモード）が設けられる場合がある。待機モードでは、ＳＲＡＭ（Static  Random  Access  Memory）のメモリセルなど、データ保持に必要な一部の回路のみに電源が供給される。
【０００３】
たとえば、特開平１１−２１９５８９号公報（特許文献１）に記載されるＳＲＡＭでは、データの保持を行なうスリープ期間に、メモリセルおよびワード線電位固定回路以外の回路への電源電圧の供給が遮断される。ワード線電位固定回路は、ワード線電位が不安定になってメモリセルのデータが破壊されるのを防止するために、スリープ期間にワード線を非選択レベルに固定する。
【０００４】
特開２００６−２５２７１８号公報（特許文献２）は、待機モード時に、さらに低消費電力動作が可能な半導体記憶装置を開示する。この半導体記憶装置では、待機モード時にワード線ドライバにゲートリーク電流が流れないように、各ワード線ドライバの出力ノードをハイ・インピーダンス状態にする。また、各ワード線ごとにワード線ＷＬを非活性化レベルに固定するためのハーフラッチ回路が設けられる。
【０００５】
特開平７−２４４９８２号公報（特許文献３）は、半導体メモリ装置を非活性状態にする場合（待機モード時）に、ワード線へ過渡的に流れる電流を抑止するための技術を開示する。この従来技術では、ワード線に非選択状態を示す信号が出力される論理レベルに、多入力論理ゲート（行デコーダ）の出力を設定するための設定手段が設けられる。さらに、多入力論理ゲート内を電源電圧から接地電位に流れる貫通電流を遮断する遮断手段が設けられる。
【０００６】
一方、特開平７−２５４２７４号公報（特許文献４）に記載される従来技術は、メモリセルアレイとワード線駆動駆動回路アレイとの間にワード線ノイズキラー回路アレイを設けるものである。ワード線ノイズキラー回路は、行デコーダの出力ノードの電位レベルの変動を抑制する。
【特許文献１】特開平１１−２１９５８９号公報
【特許文献２】特開２００６−２５２７１８号公報
【特許文献３】特開平７−２４４９８２号公報
【特許文献４】特開平７−２５４２７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体装置の動作モードが通常モードから待機モードへ移行するとき、または待機モードから通常モードへ復帰するとき、電源電圧の立下りまたは立上がりに伴うノイズが発生することがある。発生したノイズがワード線ドライバからワード線へ流れると、メモリセルのアクセストランジスタを導通させてメモリセルに誤書込が生じる可能性がある。上述の従来技術は、このようなノイズに起因するメモリセルへの誤書込を十分に防止できない。
【０００８】
したがって、本発明の目的は、動作モードとして通常モードと待機モードとを有する半導体装置において、動作モードの切換時におけるメモリセルへの誤書込を防止することである。
【課題を解決するための手段】
【０００９】
本発明は要約すれば、動作モードとして通常モードと待機モードとを含む半導体装置であって、電源部と、メモリセルアレイと、複数のワード線ドライバと、複数の第１のスイッチと、第２のスイッチと、制御回路とを備える。ここで、電源部は、第１、第２の内部電源電圧を生成する。メモリセルアレイは、行列状に設けられ、第１の内部電源電圧によって駆動される複数のメモリセル、および複数のメモリセルの行に対応して設けられる複数のワード線を含む。複数のワード線ドライバは、複数のワード線にそれぞれ対応して設けられ、各々が、第２の内部電源電圧によって駆動され、対応するワード線を活性状態にする。複数の第１のスイッチは、複数のワード線にそれぞれ対応して設けられ、各々が、対応するワード線と基準電圧を与える基準ノードとの間に接続される。第２のスイッチは、複数のワード線ドライバに第２の内部電源電圧を供給するための電源線に設けられる。制御回路は、動作モードが通常モードから待機モードに切換わるとき、複数の第１のスイッチを導通状態にし、第２のスイッチを非導通状態にし、その後、第２の内部電源電圧の供給を停止する。さらに、制御回路は、動作モードが待機モードから通常モードに切換わるとき、第２の内部電源電圧の供給を開始し、その後、複数の第１のスイッチを非導通状態にし、第２のスイッチを導通状態にする。
【発明の効果】
【００１０】
本発明によれば、第２の電源電圧の供給を停止する前に、予め複数のワード線の電圧が基準電圧に固定され、ワード線ドライバの電源線が遮断される。また、第２電源電圧の供給を開始した後に、ワード線ドライバの電圧の固定が解除され、ワード線ドライバの電源線が接続される。したがって、通常モードと待機モードとの切換によって生じたノイズがワード線に流れることがないので、メモリセルへの誤書込を防止することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。
【００１２】
［実施の形態１］
図１は、本発明の実施の形態１の半導体装置１の構成を示すブロック図である。図１は、半導体装置１の例としてマイクロコンピュータを示すものである。
【００１３】
図１を参照して、半導体装置１は、マイクロプロセッサユニット（ＭＰＵ）２と、ＳＲＡＭ３と、フラッシュメモリ４と、ＶＲＥＦ発生回路５と、ＶＤＤ発生回路６と、ＳＶＤＤ発生回路７と、制御回路８とを含む。
【００１４】
半導体装置１は、外部から供給されるスタンバイ信号ＳＴＢＹおよびリセット信号ＲＥＳに応じて、動作モードを通常モードおよび待機モード間で切換える。スタンバイ信号ＳＴＢＹおよびリセット信号ＲＥＳがともにＬレベルとなる待機モードでは、消費電力の低減のため、データ保持に必要な一部の回路を除いて、回路への電源の供給が停止される。
【００１５】
具体的に説明すると、ＶＲＥＦ発生回路５は、バッテリやスイッチング電源などから供給される外部電源電圧ＶＣＣ（たとえば３Ｖ）によって駆動され、参照電圧ＶＲＥＦ（たとえば１．５Ｖ）を発生する。ＶＤＤ発生回路６は、外部電源電圧ＶＣＣによって駆動され、半導体装置１の通常モードでは参照電圧ＶＲＥＦと同レベルの内部電源電圧ＶＤＤを発生する。また、ＶＤＤ発生回路６は、半導体装置１の待機モードでは、スタンバイ電流の低減化を図るため、内部電源電圧ＶＤＤ（第２の内部電源電圧）の供給を停止する。ＳＶＤＤ発生回路７は、外部電源電圧ＶＣＣによって駆動され、参照電圧ＶＲＥＦと同レベルの内部電源電圧ＳＶＤＤ（第１の内部電源電圧）を発生する。内部電源電圧ＳＶＤＤは、待機モード時にも供給が維持される。
【００１６】
制御回路８は、外部電源電圧ＶＣＣによって駆動され、スタンバイ信号ＳＴＢＹおよびリセット信号ＲＥＳに応じて、ＶＤＤ発生回路６で生成される内部電源電圧ＶＤＤの供給の開始／停止を制御する。さらに、制御回路８は、動作モードに応じてＳＲＡＭ３を制御するための制御信号ＷＬＰＤを出力する。このとき、スタンバイ信号ＳＴＢＹおよびリセット信号ＲＥＳがともにＨレベルになる通常モードでは、非活性化レベルのＬレベルの制御信号ＷＬＰＤが出力される。逆に、スタンバイ信号ＳＴＢＹおよびリセット信号ＲＥＳがともにＬレベルになる待機モードでは、活性化レベルのＨレベルの制御信号ＷＬＰＤが出力される。
【００１７】
マイクロプロセッサユニット２は、内部電源電圧ＶＤＤによって駆動され、外部から供給されるクロック信号ＣＬＫおよびコントロール信号に応じてデータ処理を行なう。フラッシュメモリ４は、クロック信号ＣＬＫおよびコントロール信号によって制御され、データを記憶する。ＳＲＡＭ３は、内部電源電圧ＶＤＤ，ＳＶＤＤによって駆動される揮発性半導体記憶装置であり、クロック信号ＣＬＫ、コントロール信号、および制御信号ＷＬＰＤなどによって制御され、データを記憶する。図１の半導体装置１では、待機モードにおいて、マイクロプロセッサユニット２、フラッシュメモリ４、およびＳＲＡＭ３の一部の回路への内部電源電圧ＶＤＤの供給が停止されることになる。
【００１８】
図２は、待機モードにおけるＳＲＡＭ３の動作を説明するためのブロック図である。
図２を参照して、ＳＲＡＭ３は、内部電源電圧ＳＶＤＤによって駆動されるメモリセルアレイ１０と、内部電源電圧ＶＤＤによって駆動される周辺回路２０とを含む。
【００１９】
メモリセルアレイ１０は、行列状に配置される複数のメモリセルＭＣと、メモリセル行に対応して設けられる複数のワード線ＷＬと、メモリセル列に対応して設けられる複数のデータ線対ＤＬ，／ＤＬとを含む。図２では、模式的に１つのメモリセルＭＣと、これに接続される１本のワード線ＷＬおよび１対のデータ線ＤＬ，／ＤＬとが図示されている。
【００２０】
ＳＲＡＭ３のメモリセルＭＣは、記憶ノードＮＤ１およびＮＤ２の間に接続された２個のインバータ１４，１５と、記憶ノードＮＤ１とデータ線ＤＬとの間に接続されたＮチャネルＭＯＳ（Metal  Oxide  Semiconductor）トランジスタ（アクセストランジスタ）１２と、記憶ノードＮＤ２とデータ線／ＤＬとの間に接続されたＮチャネルＭＯＳトランジスタ（アクセストランジスタ）１３とを含む。
【００２１】
ここで、インバータ１４は、記憶ノードＮＤ１における信号の論理レベルを反転させた信号を記憶ノードＮＤ２に出力する。インバータ１５は、記憶ノードＮＤ２における信号の論理レベルを反転させた信号を記憶ノードＮＤ１に出力する。したがって、たとえば、記憶ノードＮＤ１の電圧がＨレベル（内部電源電圧ＳＶＤＤ）のとき、記憶ノードＮＤ２の電圧はＬレベル（接地電圧ＶＳＳ）となって、この状態が維持される。すなわち、インバータ１４，１５は、記憶ノードＮＤ１，ＮＤ２のデータを保持するラッチ回路（フリップフロップ）として機能する。
【００２２】
記憶ノードＮＤ１，ＮＤ２に保持されたデータを書換えるには、書込データに応じて、データ線ＤＬ，／ＤＬの一方をＨレベルにし、他方をＬレベルにする。この状態で、ワード線ＷＬがＨレベルに活性化されると、アクセストランジスタ１２，１３が導通状態になるので、データ線ＤＬ，／ＤＬの電圧に応じて、記憶ノードＮＤ１，ＮＤ２の電圧が変更される。
【００２３】
図２の周辺回路２０は、アドレス信号に応じてメモリセルＭＣを選択するデコーダ、および選択されたメモリセルＭＣでのデータ読出／書込を行なうための回路などを有する。ここで、図２に示すように、周辺回路２０は、各ワード線ＷＬに対応して設けられたワード線ドライバＷＤを含む。このワード線ドライバＷＤは内部電源電圧ＶＤＤで駆動され、選択されたメモリセルＭＣに対応するワード線ＷＬをＨレベルに活性化する。
【００２４】
図２のＳＲＡＭ３は、さらに、各ワード線ＷＬと接地ノードＶＳＳとの間に接続されたＮチャネルのＭＯＳトランジスタ１１（第１のスイッチ）と、ワード線ドライバＷＤに内部電源電圧ＶＤＤを供給するための電源線２７に設けられたＰチャネルのＭＯＳトランジスタ２１（第２のスイッチ）とを含む。なお、接地ノード（基準ノード）ＶＳＳによって、接地電圧（基準電圧）ＶＳＳが与えられる。
【００２５】
ＭＯＳトランジスタ１１は、半導体装置１の待機モード時に、図１の制御回路８から出力されたＨレベルの制御信号ＷＬＰＤをゲート電極１１Ａ（制御ノード）に受けると導通状態になる。この結果、ワード線ＷＬの電圧は接地電圧ＶＳＳになる。このように、ＭＯＳトランジスタ１１は、待機モード時にワード線をＬレベル（非活性レベル）に固定するためのスイッチとして機能する。この結果、ノイズなどによるワード線ＷＬの電圧の変動が抑制され、メモリセルＭＣへの誤書込が一定の程度、防止される。
【００２６】
ＭＯＳトランジスタ２１は、動作モードの切換時に、ワード線ドライバＷＤに供給される内部電源電圧ＶＤＤを予め遮断しておくためのスイッチである。待機モードでは、前述のＭＯＳトランジスタ１１によってワード線ＷＬが非活性状態に設定されているけれども、ＭＯＳトランジスタ１１の大きさは、ワード線ドライバＷＤを構成するＭＯＳトランジスタの大きさよりもはるかに小さい。したがって、動作モードの切換時に内部電源電圧ＶＤＤの立上がり／立下がりに伴ってノイズが発生すると、発生したノイズがワード線ドライバＷＤからワード線ＷＬを流れることになるため、メモリセルＭＣに誤書込が生じるおそれがある。
【００２７】
そこで、実施の形態１の制御回路８は、動作モードが通常モードから待機モードに移行するとき、内部電源電圧ＶＤＤの供給の停止を行なう前に、ＭＯＳトランジスタ２１を非導通状態にすることによって、予めワード線ドライバＷＤへの内部電源電圧ＶＤＤの供給を遮断する。さらに、制御回路８は、動作モードが待機モードから通常モードに復帰するとき、内部電源電圧ＶＤＤの供給を開始した後に、ＭＯＳトランジスタ２１を導通状態にしてワード線ドライバＷＤを内部電源電圧ＶＤＤの電源線に接続する。
【００２８】
図２のＳＲＡＭ３は、さらに、ＭＯＳトランジスタ２１のゲート電極２１Ａを駆動するためのドライバとして、内部電源電圧ＶＤＤによって駆動されるインバータ２２（第１のインバータ）と、内部電源電圧ＳＶＤＤによって駆動されるインバータ２３（第２のインバータ）とを含む。
【００２９】
インバータ２２は、図１の制御回路８から出力された制御信号ＷＬＰＤを受けて、論理レベルを反転させた信号をインバータ２３に出力する。また、インバータ２３は、インバータ２２の出力を受けて、論理レベルをさらに反転させた信号（制御信号ＷＬＰＤの論理レベルに等しい信号）をＭＯＳトランジスタ２１のゲート電極２１Ａ（制御ノード）に出力する。
【００３０】
図２に示すように、インバータ２２，２３は、ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）インバータによって構成される。具体的には、インバータ２２は、電源ノードＶＤＤ（内部電源電圧ＶＤＤが供給されるノード）と接地ノードＶＳＳとの間に直列に接続されたＰチャネルのＭＯＳトランジスタ２２ＡとＮチャネルのＭＯＳトランジスタ２２Ｂとを含む。また、インバータ２３は、電源ノードＳＶＤＤ（内部電源電圧ＳＶＤＤが供給されるノード）と接地ノードＶＳＳとの間に直列に接続されたＰチャネルのＭＯＳトランジスタ２３ＡとＮチャネルのＭＯＳトランジスタ２３Ｂとを含む。ここで、ＭＯＳトランジスタ２２Ａ，２２Ｂのゲート電極（インバータ２２の入力ノード）には、制御信号ＷＬＰＤが入力される。ＭＯＳトランジスタ２２Ａおよび２２Ｂの接続ノード（インバータ２２の出力ノード）と、ＭＯＳトランジスタ２３Ａ，２３Ｂのゲート電極（インバータ２３の入力ノード）とが接続される。ＭＯＳトランジスタ２３Ａおよび２３Ｂの接続ノード（インバータ２３の出力ノード）が、ＭＯＳトランジスタ２１のゲート電極２１Ａ（制御ノード）に接続される。
【００３１】
なお、インバータ２２，２３は、必ずしもＣＭＯＳインバータによって構成する必要はない。たとえば、負荷トランジスタとしてのＭＯＳトランジスタ２２Ａ，２３Ａに代えて抵抗を用いることもできる。
【００３２】
待機モード時に、制御信号ＷＬＰＤがＨレベルになると、ＭＯＳトランジスタ２２Ｂおよび２３Ａが導通状態になる。この場合、インバータ２２を駆動している内部電源電圧ＶＤＤの供給が停止されても、ＭＯＳトランジスタ２２Ｂおよび２３Ａの導通状態は維持されるので、インバータ２３の出力電圧もＨレベル（内部電源電圧ＳＶＤＤ）状態が続く。したがって、内部電源電圧ＶＤＤの供給停止にかかわらず、待機モードの間、ＭＯＳトランジスタ２１を非導通状態にすることができる。
【００３３】
これらのインバータ２２，２３を設ける理由は次のとおりである。
第１に、ＭＯＳトランジスタ２１のゲート電極２１Ａを駆動するのに必要な電流を確保するためである。ＳＲＡＭ３の回路規模が大きくなると、複数のワード線ドライバＷＤの動作に必要な電流量が増大する。これに伴って、ＭＯＳトランジスタ２１のゲート幅を大きくするとともに、その個数を増加させ、さらにＭＯＳトランジスタ２１のゲート駆動に必要な電流を増加させる必要がある。上述の構成によれば、回路規模に応じて、ＭＯＳトランジスタ２１およびインバータ２３の個数を変更して、複数のワード線ドライバＷＤの動作に必要な電流量を調節することができる。
【００３４】
第２に、制御信号ＷＬＰＤのＨレベルの電圧値に応じて、前段のインバータ２２を構成するＭＯＳトランジスタ２２Ａ，２２Ｂのゲート酸化膜を、後段のインバータ２３を構成するＭＯＳトランジスタ２３Ａ，２３Ｂのゲート酸化膜よりも厚く形成するためである。
【００３５】
図１の制御回路８から出力される制御信号ＷＬＰＤのＨレベルの電圧値は、制御回路８を駆動する外部電源電圧ＶＣＣ（たとえば３Ｖ）に等しく、内部電源電圧ＳＶＤＤ，ＶＤＤ（たとえば１．５Ｖ）よりも高い場合が多い。そこで、この外部電源電圧ＶＣＣの電圧値に対応するため、インバータ２２を構成するＭＯＳトランジスタ２２Ａ，２２Ｂのゲート酸化膜の膜厚は、メモリセルＭＣなどに用いられるＭＯＳトランジスタのゲート酸化膜よりも厚く形成されている。
【００３６】
なお、図２において、制御信号ＷＬＰＤが入力されるＭＯＳトランジスタ１１のゲート酸化膜も、インバータ２２を構成するＭＯＳトランジスタ２２Ａ，２２Ｂのゲート酸化膜と同様に厚く形成される。
【００３７】
図３は、動作モードの移行時の内部電源電圧ＳＶＤＤ，ＶＤＤおよび制御信号ＷＬＰＤのタイミング図である。図３の縦軸は、上から順に、内部電源電圧ＳＶＤＤ、内部電源電圧ＶＤＤ、制御信号ＷＬＰＤの論理レベルを示す。図３の横軸は経過時間を示す。時刻ｔ１〜ｔ２で内部電源電圧ＶＤＤの遮断シーケンスが実行され、時刻ｔ３〜ｔ４で内部電源電圧ＶＤＤの復帰シーケンスが実行される。
【００３８】
図３を参照して、時刻ｔ１より前の通常モード時には、内部電源電圧ＳＶＤＤ，ＶＤＤとして１．５Ｖの電圧が半導体装置１の負荷回路に供給される。また、ＳＲＡＭ３に供給される制御信号ＷＬＰＤの電圧は、Ｌレベル（非活性レベル）である。
【００３９】
通常モードから待機モードに移行する遮断シーケンスでは、まず時刻ｔ１で、制御信号ＷＬＰＤがＨレベルの活性状態に切換わる。この結果、図２で説明したように、図２のＭＯＳトランジスタ１１が導通状態になって、ワード線ＷＬの電圧がＬレベル（接地電圧ＶＳＳ）の非活性状態に固定される。さらに、図２のＭＯＳトランジスタ２１が非導通状態になって、ワード線ドライバＷＤへの内部電源電圧ＶＤＤの供給が遮断される。
【００４０】
次の時刻ｔ２で、内部電源電圧ＶＤＤの供給が停止し、図１のＶＤＤ発生回路６の出力電圧が１．５Ｖから０Ｖに立下がる。このとき、出力電圧の立下がりによってノイズが発生したとしても、ワード線ドライバＷＤの電源線２７が予め遮断されているので、発生したノイズがワード線ドライバＷＤを介してワード線ＷＬに流れることがない。
【００４１】
次に、待機モードから通常モードに移行する復帰シーケンスでは、まず時刻ｔ３で、内部電源電圧ＶＤＤの供給が開始され、図１のＶＤＤ発生回路６の出力電圧が０Ｖから１．５Ｖに立上がる。このとき、出力電圧の立上がりによってノイズが発生したとしても、ワード線ドライバＷＤの電源線２７が遮断されているので、発生したノイズがワード線ＷＬに流れることがない。
【００４２】
次の時刻ｔ４で、制御信号ＷＬＰＤがＬレベルの非活性状態に切換わる。すると、図２で説明したように、図２のＭＯＳトランジスタ１１が非導通状態になり、ワード線ＷＬの非活性レベルへの固定状態が解除される。さらに、図２のＭＯＳトランジスタ２１が導通状態になって、ワード線ドライバＷＤへ内部電源電圧ＶＤＤが供給される。こうして、半導体装置１の動作モードが通常モードに復帰する。
【００４３】
図４は、実施の形態１のＳＲＡＭ３の構成を示すブロック図である。
また、図５は、図４のＳＲＡＭ３の構成をより詳細に示す回路図である。
【００４４】
図４、図５を参照して、ＳＲＡＭ３は、メモリセルアレイ１０、行デコーダ３０、およびワード線ドライバ部２６を含む。
【００４５】
メモリセルアレイ１０は、複数行複数列に配置された複数のメモリセルＭＣと、複数行にそれぞれ対応して設けられた複数のワード線ＷＬと、複数列にそれぞれ対応して設けられた複数のデータ線対ＤＬ，／ＤＬとを含む。なお、実際には多数のメモリセルＭＣが設けられているが、図４では図面の簡単化のため４つのメモリセルＭＣのみが示され、図５では１つのメモリセルＭＣのみが示されている。
【００４６】
メモリセルＭＣは、図５に示すように、図２のインバータ１４に対応するＰチャネルＭＯＳトランジスタ１４ＡおよびＮチャネルのＭＯＳトランジスタ１４Ｂと、インバータ１５に対応するＰチャネルのＭＯＳトランジスタ１５ＡおよびＮチャネルのＭＯＳトランジスタ１５Ｂとを含む。ＭＯＳトランジスタ１４Ａ，１５Ａのソースおよびバックゲートは電源ノードＳＶＤＤに接続され、ＭＯＳトランジスタ１４Ｂ，１５Ｂのソースおよびバックゲートは接地ノードＶＳＳに接続される。ＭＯＳトランジスタ１４Ａ，１４Ｂのドレインは記憶ノードＮＤ２に接続され、ＭＯＳトランジスタ１５Ａ，１５Ｂのドレインは記憶ノードＮＤ１に接続される。また、ＭＯＳトランジスタ１４Ａ，１４Ｂのゲート電極は記憶ノードＮＤ１に接続され、ＭＯＳトランジスタ１５Ａ，１５Ｂのゲート電極は記憶ノードＮＤ２に接続される。
【００４７】
行デコーダ３０は、内部電源電圧ＶＤＤによって駆動され、通常動作時に、行アドレス信号ＲＡに応じてワード線ＷＬを選択する。行デコーダ３０は、選択したワード線ＷＬに対応するワード線ドライバＷＤに、Ｌレベルに活性化された行選択信号を出力する。
【００４８】
ワード線ドライバ部２６は、図４に示すように、複数行のワード線ＷＬにそれぞれ接続された複数のワード線ドライバＷＤを含む。各ワード線ドライバＷＤは、図５に示すように、ＰチャネルのＭＯＳトランジスタ２６ＡおよびＮチャネルのＭＯＳトランジスタ２６Ｂによって構成されるインバータを含む。各ＭＯＳトランジスタ２６Ａのソースは、内部電源電圧ＶＤＤが供給される電源線２７に接続される。各ＭＯＳトランジスタ２６Ｂのソースは、接地ノードＶＳＳに接続される。ＭＯＳトランジスタ２６Ａ，２６Ｂのゲート電極には、行デコーダ３０から行選択信号が入力される。ＭＯＳトランジスタ２６Ａ，２６Ｂのドレインは対応するワード線ＷＬに接続される。
【００４９】
ＳＲＡＭ３は、さらに、図２で説明したように、複数のワード線ＷＬにそれぞれ対応して設けられる複数のＭＯＳトランジスタ１１、ワード線ドライバＷＤの電源線２７に接続されたＭＯＳトランジスタ２１、およびＭＯＳトランジスタ２１のゲート電極を駆動するためのインバータ２２，２３を含む。これらを構成するＭＯＳトランジスタのうち、ＮチャネルＭＯＳトランジスタ１１，２２Ｂ，２３Ｂのバックゲートは接地ノードＶＳＳに接続される。また、ＰチャネルＭＯＳトランジスタ２３Ａのバックゲートには内部電源電圧ＳＶＤＤが与えられ、ＰチャネルＭＯＳトランジスタ２１，２２Ａのバックゲートには内部電源電圧ＶＤＤが与えられる。その他の点については図２と同様であるので、説明を繰返さない。
【００５０】
ＳＲＡＭ３は、さらに、ＭＯＳトランジスタ２１よりもワード線ドライバに近い位置の電源線２７（ＭＯＳトランジスタ２１のドレイン）と接地ノードとの間に接続されるＮチャネルのＭＯＳトランジスタ２４を含む。ＭＯＳトランジスタ２４のゲート電極２４Ａ（制御ノード）にはインバータ２３の出力ノードが接続される。ＭＯＳトランジスタ２４のバックゲートは接地ノードＶＳＳに接続される。この結果、ＭＯＳトランジスタ２４は、待機モード時に制御信号ＷＬＰＤがＨレベルに活性化されると導通状態になる。すなわち、ＭＯＳトランジスタ２４は、制御信号ＷＬＰＤに応じて電源線２７の電圧を接地電圧ＶＳＳに固定するためのスイッチとして機能する。このように電源線２７の電圧が接地電圧ＶＳＳに固定されることによって、待機モード時にワード線ドライバＷＤの出力信号を確実に０Ｖにすることができる。
【００５１】
ここで、インバータ２３は、メモリセルアレイ１０と同様に内部電源電圧ＳＶＤＤによって駆動されるので、内部電源電圧ＶＤＤによって駆動されるインバータ２２によりもメモリセルアレイ１０に近接した位置に配置される。実際の回路配置では、ＭＯＳトランジスタ２１，２４およびインバータ２３は、ワード線ドライバ用の電源供給回路部２５として互いに近接して配置される。
【００５２】
ＳＲＡＭ３は、さらに、制御回路３５と、各データ線対ＤＬ，／ＤＬに対応して設けられたイコライザ３１、ライトドライバ３２、および列選択ゲート３３と、複数のデータ線対ＤＬ，／ＤＬに共通に設けられたコモン線対ＣＭ，／ＣＭおよびセンスアンプ３４とを含む。
【００５３】
制御回路３５は、内部電源電圧ＶＤＤによって駆動され、列アドレス信号ＣＡ、書込データ信号ＤＩ、書込制御信号ＷＥ，および読出制御信号ＲＥに従って、イコライザ３１、ライトドライバ３２、列選択ゲート３３、およびセンスアンプ３４を制御する。
【００５４】
イコライザ３１は、図５に示すように、制御回路３５によって制御されるＰチャネルＭＯＳトランジスタ３１Ａを含む。ＰチャネルＭＯＳトランジスタ３１Ａは、対応のデータ線ＤＬ，／ＤＬ間に接続され、そのバックゲートは内部電源電圧ＶＤＤを受ける。ＰチャネルＭＯＳトランジスタ３１Ａが導通すると、データ線ＤＬと／ＤＬが接続され、データ線ＤＬと／ＤＬの電圧がイコライズされる。
【００５５】
ライトドライバ３２（図５の３２Ａ，３２Ｂ）は、制御回路３５によって制御されるＰチャネルＭＯＳトランジスタ７１Ａ，７２ＡおよびＮチャネルＭＯＳトランジスタ７１Ｂ，７２Ｂを含む。ＰチャネルＭＯＳトランジスタ７１Ａ，７２Ａのソースはともに内部電源電圧ＶＤＤを受け、それらのドレインはそれぞれ対応のデータ線ＤＬ，／ＤＬに接続され、それらのバックゲートはともに内部電源電圧ＶＤＤを受ける。ＮチャネルＭＯＳトランジスタ７１Ｂ，７２Ｂのソースはともに接地電圧ＶＳＳを受け、それらのドレインはそれぞれ対応のデータ線ＤＬ，／ＤＬに接続され、それらのバックゲートはともに接地電圧ＶＳＳを受ける。
【００５６】
ワード線ＷＬが活性化された状態でトランジスタ７１Ａ，７２Ｂが導通すると、データ線ＤＬ，／ＤＬを介して記憶ノードＮＤ１，ＮＤ２にそれぞれＨレベル（内部電源電圧ＶＤＤ）およびＬレベル（接地電圧ＶＳＳ）のデータが書き込まれる。ワード線ＷＬが活性化された状態でトランジスタ７１Ｂ，７２Ａが導通すると、データ線ＤＬ，／ＤＬを介して記憶ノードＮＤ１，ＮＤ２にそれぞれＬレベル（接地電圧ＶＳＳ）およびＨレベル（内部電源電圧ＶＤＤ）のデータが書き込まれる。
【００５７】
列選択ゲート３３は、制御回路３５によって制御されるＰチャネルＭＯＳトランジスタ３３Ａ，３３Ｂを含む。ＰチャネルＭＯＳトランジスタ３３Ａは、対応のデータ線ＤＬとコモン線ＣＭとの間に接続され、そのバックゲートは内部電源電圧ＶＤＤを受け、そのゲートは制御回路３５に接続される。ＰチャネルＭＯＳトランジスタ３３Ｂは、対応のデータ線／ＤＬとコモン線／ＣＭとの間に接続され、そのバックゲートは内部電源電圧ＶＤＤを受け、そのゲートはＰチャネルＭＯＳトランジスタ３３Ａのゲートに接続される。ＰチャネルＭＯＳトランジスタ３３Ａ，３３Ｂが導通すると、データ線ＤＬ，／ＤＬの電圧がそれぞれコモン線ＣＭ，／ＣＭに伝達される。
【００５８】
センスアンプ３４は、ＰチャネルＭＯＳトランジスタ７３Ａ，７４ＡおよびＮチャネルＭＯＳトランジスタ７３Ｂ，７４Ｂ，７５を含む。ＰチャネルＭＯＳトランジスタ７３Ａ，７４Ａのソースはともに内部電源電圧ＶＤＤを受け、それらのドレインはそれぞれ入出力ノードＮＤ３，ＮＤ４に接続され、それらのゲートはそれぞれ入出力ノードＮＤ４，ＮＤ３に接続される。
【００５９】
ＮチャネルＭＯＳトランジスタ７３Ｂ，７４ＢのソースはともにノードＮＤ５に接続され、それらのドレインはそれぞれ入出力ノードＮＤ３，ＮＤ４に接続され、それらのゲートはそれぞれ入出力ノードＮＤ４，ＮＤ３に接続される。ＮチャネルＭＯＳトランジスタ７５は、ノードＮＤ５と接地ノードＶＳＳとの間に接続され、そのゲートは制御回路３５から出力される制御信号ＳＥを受ける。入出力ノードＮＤ３，ＮＤ４は、それぞれコモン線ＣＭ，／ＣＭに接続される。
【００６０】
制御信号ＳＥが非活性化レベルのＬレベル（接地電圧ＶＳＳ）の場合は、ＮチャネルＭＯＳトランジスタ７５が非導通になり、センスアンプ３４は非活性化される。制御信号ＳＥが活性化レベルのＨレベル（内部電源電圧ＶＤＤ）になると、ＮチャネルＭＯＳトランジスタ７５が導通し、センスアンプ３４が活性化される。
【００６１】
次に、このＳＲＡＭの読出／書込動作について簡単に説明する。
書込動作は、制御信号ＷＥが活性化レベルになるとき実行される。行デコーダ３０は、行アドレス信号ＲＡに応じた行選択信号をワード線ドライバＷＤに伝達し、選択されたワード線がＨレベルに活性化される。これによって、選択されたワード線ＷＬに対応する各メモリセルＭＣのアクセストランジスタ１２，１３が導通する。
【００６２】
制御回路３５は、たとえば、書込データ信号ＤＩがＨレベルの場合は、列アドレス信号ＣＡによって指定された列に対応するトランジスタ７１Ａ,７１Ｂ,７２Ａ,７２Ｂのうちのトランジスタ７１Ａ，７２Ｂを導通させてデータ線ＤＬ，／ＤＬをそれぞれＨレベルおよびＬレベルにする。逆に、書込データ信号ＤＩがＬレベルの場合、制御回路３５は、トランジスタ７１Ａ,７１Ｂ,７２Ａ,７２Ｂのうちのトランジスタ７１Ｂ,７２Ａを導通させてデータ線ＤＬ，／ＤＬをそれぞれＬレベルおよびＨレベルにする。これにより、アドレス信号ＲＡ，ＣＡによって指定されたメモリセルＭＣにデータ信号ＤＩが書き込まれる。
【００６３】
読出動作は、読出制御信号ＲＥが活性化レベルになるとき実行される。制御回路３５は、全列のトランジスタ７１Ａ，７２Ａを導通させてデータ線ＤＬ，／ＤＬを内部電源電圧ＶＤＤにプリチャージするとともに、トランジスタ３１Ａを導通させてデータ線ＤＬ，／ＤＬの電圧をイコライズする。行デコーダ３０は、行アドレス信号ＲＡに応じた行選択信号をワード線ドライバＷＤに伝達し、選択されたワード線ＷＬがＨレベルに活性化される。これにより、各データ線対ＤＬ，／ＤＬの電圧が、選択されたワード線に接続された各メモリセルＭＣの記憶データに応じて変化する。
【００６４】
制御回路３５は、列アドレス信号ＣＡによって指定された列のトランジスタ３３Ａ，３３Ｂを導通させ、その列のデータ線ＤＬ，／ＤＬの電圧をそれぞれコモン線ＣＭ，／ＣＭに伝達させ、さらに、制御信号ＳＥを活性化レベルのＨレベルにしてセンスアンプ３４を活性化させる。これにより、データ線対ＤＬ，／ＤＬ間の電圧がセンスアンプ３４によって増幅され、データ線ＤＬの電圧が読出データ信号ＤＯとして出力される。
【００６５】
図６は、半導体基板上でのＳＲＡＭ３の回路配置例を示す平面図である。メモリセルアレイ１０の行方向Ｘが図６の左右方向に対応し、メモリセルアレイ１０の列方向Ｙが図６の上下方向に対応する。
【００６６】
図６を参照して、ＳＲＡＭ３が配置される半導体基板上の領域は、複数の領域に区分される。列方向Ｙで大別すると、列方向Ｙの一方側（図６の下側）にコントロール帯９０が配置される。コントロール帯９０には、図４のイコライザ３１、ライトドライバ３２、列選択ゲート３３、センスアンプ３４、制御回路３５、およびインバータ２２などが設けられる。
【００６７】
列方向Ｘの他方側（図６の上側）には、メモリセルアレイ１０、行デコーダ３０、およびワード線ドライバ部２６などが設けられる領域９１〜９６が配置される。これらの領域９１〜９６のうち、行方向Ｘの中央の領域９６に行デコーダ３０が設けられる。行方向Ｘで行デコーダ３０より外側の領域９３〜９５にワード線ドライバＷＤおよび電源供給回路部２５（ＭＯＳトランジスタ２１，２４およびインバータ２３）が設けられる。さらにその外側の領域９１，９２にメモリセルアレイ１０が設けられる。
【００６８】
ワード線ドライバＷＤ、電源供給回路部２５、およびメモリセルアレイ１０の配置についてさらに詳しく説明する。これらが配置される領域は、第１の領域（メモリセル領域）９１、第２の領域（ＴＡＰ領域）９２、第３の領域９５、および第４の領域９３，９４に区分することができる。図６に示すように、各第１の領域９１と各第２の領域９２とは、列方向Ｙに沿って交互に配置される。各第３の領域９５と各第４の領域９３，９４とは、列方向Ｙに沿って交互に配置される。各第１の領域９１は、各第３の領域９５の１つと行方向Ｘで隣接する。各第２の領域９２は、各第４の領域９３，９４の１つと行方向Ｘで隣接する。
【００６９】
そして、各第１の領域（メモリセル領域）９１には、メモリセルアレイ１０が複数に分割されて配置される。各第２の領域（ＴＡＰ領域）９２には、半導体基板に形成される複数のウェルの電位を固定するための複数のウェルタップ（ウェルコンタクト）が設けられる。各第３の領域９５には、隣接する第１の領域９１に設けられたワード線ＷＬに対応するワード線ドライバＷＤが配置される。各第４の領域９３，９４には、電源供給回路部２５（ＭＯＳトランジスタ２１，２４およびインバータ２３）が設けられる。
【００７０】
第２の領域（ＴＡＰ領域）９２が設けられる理由は、ウェルの抵抗を考慮してウェル内の電位を一様にするために、所定の行数のメモリセル行ごとにウェルタップを設ける必要があるからである。このとき、ウェルタップ領域９２と行方向Ｘに隣接する第４の領域９３，９４には、ワード線ドライバＷＤを設ける必要がない。そこで、これらの領域９３，９４を有効利用して、図４、図５の電源供給回路部２５（インバータ２３およびＭＯＳトランジスタ２１，２４）を配置する。こうして、ＳＲＡＭ３全体の回路面積をほとんど増加させずに、電源供給回路部２５を設けることができる。
【００７１】
ここで、回路面積の増加を抑えるために、第４の領域９３，９４に設けられるＭＯＳトランジスタ２３Ａ，２３Ｂ，２１，２４のサイズは、第２の領域（ＴＡＰ領域）９２の列方向Ｙの幅によって制限される。しかしながら、メモリセル行の行数が増加するにつれて第２の領域（ＴＡＰ領域）９２の数も増えるので、第４の領域９４の数も増えることになる。この結果、ＭＯＳトランジスタ２３Ａ，２３Ｂ，２１，２４の個数も増やすことができ、回路規模に応じてワード線ドライバＷＤの駆動に必要な電流量を確保することができる。
【００７２】
なお、列方向Ｙの両端に位置する第４の領域９３はスペースに余裕がある。そこで、この領域９３に設けられるＭＯＳトランジスタ２１，２４，２３Ａ，２３Ｂのサイズを、第３の領域９５に挟まれた第４の領域９４に設けられるＭＯＳトランジスタ２１，２４，２３Ａ，２３Ｂのサイズよりも大きく形成して、ワード線ドライバＷＤに供給する電流量をさらに増やすことができる。
【００７３】
図７は、半導体基板上でのメモリセルＭＣの配置例を概略的に示す回路図である。図７において、破線の矩形で囲まれた領域が各メモリセルＭＣに対応する。
【００７４】
図７を参照して、各メモリセルＭＣを構成するＰチャネルＭＯＳトランジスタ１４Ａ，１５Ａは、列方向Ｙに沿って配置される。また、ＮチャネルＭＯＳトランジスタ１２，１５Ｂは、列方向Ｙに沿って配置され、ＮチャネルＭＯＳトランジスタ１３，１４Ｂは、列方向Ｙに沿って配置される。この結果、ＰＭＯＳ領域４１，６７，６６とＮＭＯＳ領域４０，４２とが行方向Ｘに交互に配置されることになる。
【００７５】
図８は、半導体基板上でのメモリセルＭＣの配置例を概略的に示す平面図である。
図８を参照して、ＰチャネルＭＯＳトランジスタを形成するＰＭＯＳ領域４１の両側に、ＮチャネルＭＯＳトランジスタを形成するＮＭＯＳ領域４０および４２が配置される。これらのＭＯＳ領域４０〜４２は、列方向に直線的に連続して延在して配設され、これらのＭＯＳ領域４０〜４２に、１列に整列してメモリセルＭＣが形成される。
【００７６】
ＰＭＯＳ領域４１においては、ＰチャネルＭＯＳトランジスタを形成する活性領域５２および５５が矩形形状に形成される。この活性領域５２および５５は、それぞれ、列方向において隣接するメモリセルＭＣにより共有される。
【００７７】
ＮＭＯＳ領域４０においては、ＮチャネルＭＯＳトランジスタを形成するためのＮ型活性領域５０および５１が直線的に延在して形成される。また、ＮＭＯＳ領域４２においては、ＮチャネルＭＯＳトランジスタを形成するためのＮ型活性領域５３および５４が間をおいて直線的に列方向に延在して形成される。図８において、１ビットのメモリセルＭＣの領域を、破線の矩形領域４５で示す。
【００７８】
この１ビットメモリセルＭＣ領域４５において、ゲート電極６０が、活性領域５１および５５を横切るように行方向に延在して配置され、かつ活性領域５２にコンタクトＣＮ１を介して接続される。ゲート電極６０と活性領域５１とによって図７のＭＯＳトランジスタ１５Ｂが形成され、ゲート電極６０と活性領域５５とによって図７のＭＯＳトランジスタ１５Ａが形成される。同様に、ゲート電極６０と点対称に位置に、ゲート電極６１が、活性領域５２および５３を横切るように行方向に延在して配置され、かつ活性領域５５にコンタクトＣＮ２を介して接続される。ゲート電極６１と活性領域５２とによって図７のＭＯＳトランジスタ１４Ａが形成され、ゲート電極６１と活性領域５３とによって図７のＭＯＳトランジスタ１４Ｂが形成される。
【００７９】
コンタクトＣＮ２と活性領域５１に設けられるコンタクトＣＮ３とは、行方向に延在する上層の金属配線層によって接続されることによって記憶ノードＮＤ１を形成する。また、コンタクトＣＮ１と活性領域５３に設けられるコンタクトＣＮ４とは、行方向に延在する上層の金属配線層によって接続されることによって記憶ノードＮＤ２を形成する。
【００８０】
ゲート電極６０を挟んでコンタクトＣＮ２の反対側の活性領域５５に、コンタクトＣＮ５が設けられる。コンタクトＣＮ５は、上層の内部電源電圧ＳＶＤＤ供給用のラインに接続される。同様に、ゲート電極６１を挟んでコンタクトＣＮ１の反対側の活性領域５２に、コンタクトＣＮ６が設けられる。コンタクトＣＮ６は、上層の内部電源電圧ＳＶＤＤ供給用のラインに接続される。
【００８１】
また、ゲート電極６０を挟んでコンタクトＣＮ３の反対側の活性領域５１に、コンタクトＣＮ９が設けられる。コンタクトＣＮ９は、上層の接地電圧ＶＳＳのラインに接続される。同様に、ゲート電極６１を挟んでコンタクトＣＮ４の反対側の活性領域５３に、コンタクトＣＮ１０が設けられる。コンタクトＣＮ１０は、上層の接地電圧ＶＳＳのラインに接続される。
【００８２】
ゲート電極６２は、コンタクトＣＮ３を挟んでゲート電極６０と対向した位置に、活性領域５１を横切るように形成される。また、ゲート電極６３は、コンタクトＣＮ４を挟んでゲート電極６１と対向した位置に、活性領域５３を横切るように形成される。これらのゲート電極６２および６３は、コンタクトＣＮ１１，ＣＮ１２を介して上層のワード線にそれぞれ接続され、図７のアクセストランジスタ１２，１３のゲートをそれぞれ構成する。ゲート電極６２および６３は、それぞれ行方向に隣接するメモリセルＭＣにより共有される。
【００８３】
ゲート電極６２を挟んでコンタクトＣＮ３の反対側の活性領域５１に、コンタクトＣＮ７が設けれる。コンタクトＣＮ７は、列方向に延在する上層のデータ線ＤＬに接続される。同様に、ゲート電極６３を挟んでコンタクトＣＮ４の反対側の活性領域５３に、コンタクトＣＮ８が設けられる。コンタクトＣＮ８は、列方向に延在する上層のデータ線／ＤＬに接続される。
【００８４】
このような１ビットメモリセルＭＣ領域４５のレイアウトが行方向および列方向に鏡面対称の形で繰返し配設される。このとき、ＮＭＯＳ領域４０，４２とＰＭＯＳ領域４１とを、列方向に直線的に延在させることにより、列単位で、ＮＭＯＳ領域４０，４２およびＰＭＯＳ領域４１のウェル電位を制御することができる。したがって、ウェルタップ領域９２は、図６に示すように行方向に延在して設けられることになる。
【００８５】
図９は、図８に示す線Ｌ９−Ｌ９に沿った断面構造を概略的に示す図である。図９において、メモリセルＭＣは、Ｐ型（シリコン）基板６９上に形成される。ＮＭＯＳ領域４０は、Ｐウェルにより規定され、ＰＭＯＳ領域４１は、Ｎウェルにより規定され、ＮＭＯＳ領域４２は、Ｐウェルにより規定される。これらのＭＯＳ領域と対応のウェル領域を同一の参照符号で示す。Ｐウェル４０およびＰウェル４２の外側に、隣接メモリセルＭＣのＰチャネルＭＯＳトランジスタを形成するためのＮウェル６６および６７がそれぞれ形成される。
【００８６】
これらのウェル４０〜４２，６６，６７において素子分離のために、トレンチ領域１００〜１０３がそれぞれ形成される。このトレンチ領域１００〜１０３は、それぞれ、シャロートレンチアイソレーション（ＳＴＩ）領域であり、それぞれウェル表面に形成されたトレンチ領域に絶縁膜を充填して形成される。活性領域５０〜５４は、それぞれ不純物領域である。図９においては、図８に示すゲート電極６１に沿った断面構造を示しており、チャネル領域が形成されるため、図９においては、この活性領域を形成する不純物領域は示されていない。
【００８７】
ゲート電極６１は、Ｎウェル４１およびＰウェル４２上にわたって延在して配置され、ゲート電極６２が、Ｐウェル４０上において、トレンチ領域１０１上にわたって形成される。したがって、このトランジスタ分離のために、ＳＴＩ膜が用いられており、活性領域５０〜５４は、それぞれ、ＳＴＩ領域により分離される。
【００８８】
［実施の形態２］
実施の形態２では、図１の制御回路８から出力される制御信号ＷＬＰＤを利用して、実施の形態１と異なる手段で、待機モード時にデータの誤書込を防止する方法を示す。実施の形態２の方法は、実施の形態１と組合わせて実施してもよいし、実施の形態１と独立に実施することもできる。
【００８９】
図１０は、本発明の実施の形態２のＳＲＡＭ３Ｂの構成を示す回路図である。
図１０を参照して、実施の形態３のＳＲＡＭ３Ｂは、データ線対ＤＬ，／ＤＬの電圧を内部電源電圧ＶＤＤに設定するための電圧設定回路８０、およびＣＭＯＳインバータ８４，８５をさらに含む点で、図５に示す実施の形態１のＳＲＡＭ３と異なる。
【００９０】
電圧設定回路８０は、ＰチャネルＭＯＳトランジスタ８０Ａ，８０Ｂ，８０Ｃを含む。このうち、ＭＯＳトランジスタ８０Ａ，８０Ｂのソースおよびバックゲートには、内部電源電圧ＶＤＤが供給される。ＭＯＳトランジスタ８０Ａ，８０Ｂのドレインは、データ線ＤＬ，／ＤＬにそれぞれ接続される。ＭＯＳトランジスタ８０Ｃは、データ線ＤＬおよび／ＤＬの間に接続される。ＭＯＳトランジスタ８０Ｃのバックゲートには、内部電源電圧ＶＤＤが供給される。
【００９１】
実施の形態２のＳＲＡＭ３Ｂでは、これらのＭＯＳトランジスタ８０Ａ，８０Ｂ，８０Ｃのゲート電極に、制御信号ＷＬＰＤ信号がインバータ２２，８４，８５を介して供給される。実施の形態１で説明したように、インバータ２２は、電源ノードＶＤＤと接地ノードＶＳＳとの間に直列に接続されたＰチャネルＭＯＳトランジスタ２２ＡおよびＮチャネルＭＯＳトランジスタ２２Ｂを含む。これらのＭＯＳトランジスタ２２Ａ，２２Ｂのゲート電極には制御信号ＷＬＰＤが入力される。
【００９２】
インバータ８４は、電源ノードＳＶＤＤと接地ノードＶＳＳとの間に直列に接続されたＰチャネルＭＯＳトランジスタ８４ＡおよびＮチャネルＭＯＳトランジスタ８４Ｂを含む。これらのＭＯＳトランジスタ８４Ａ，８４Ｂのゲート電極には、インバータ２２の出力ノードであるＭＯＳトランジスタ２２Ａ，２２Ｂのドレインが接続される。ＭＯＳトランジスタ８４Ａのバックゲートには、内部電源電圧ＳＶＤＤが供給され、ＭＯＳトランジスタ８４Ｂのバックゲートには、接地電圧ＶＳＳが供給される。
【００９３】
インバータ８５は、電源ノードＶＤＤと接地ノードＶＳＳとの間に直列に接続されたＰチャネルＭＯＳトランジスタ８５ＡおよびＮチャネルＭＯＳトランジスタ８５Ｂを含む。これらのＭＯＳトランジスタ８５Ａのバックゲートには、内部電源電圧ＶＤＤが供給され、ＭＯＳトランジスタ８５Ｂのバックゲートには、接地電圧ＶＳＳが供給される。ＭＯＳトランジスタ８５Ａ，８５Ｂのゲート電極には、インバータ８４の出力ノードであるＭＯＳトランジスタ８４Ａ，８４Ｂのドレインが接続される。そして、ＭＯＳトランジスタ８５Ａ，８５Ｂのドレインは、ＭＯＳトランジスタ８０Ａ，８０Ｂ，８０Ｃのゲート電極に接続される。
【００９４】
上記構成によれば、通常モードから待機モードへの移行時に制御信号ＷＬＰＤがＨレベルに活性化されると、インバータ２２，８４，８５を構成するＭＯＳトランジスタ２２Ｂ，８４Ａ，８５Ｂが導通状態になる。すると、Ｌレベル（接地電圧ＶＳＳ）の信号がＭＯＳトランジスタ８０Ａ，８０Ｂ，８０Ｃのゲート電極に入力されるので、ＭＯＳトランジスタ８０Ａ，８０Ｂ，８０Ｃが導通状態になる。この結果、データ線ＤＬ，／ＤＬがともに内部電源電圧ＶＤＤにチャージされる。このように、データ線対ＤＬ，／ＤＬが予め内部電源電圧ＶＤＤにチャージされた状態で、内部電源電圧ＶＤＤの供給が停止されるので、図１のＶＤＤ発生回路６の出力電圧の立下りによってノイズが発生したとしても、メモリセルＭＣへのデータの誤書込を防止することができる。
【００９５】
さらに、実施の形態２のセンスアンプ３４Ｂは、ＰチャネルＭＯＳトランジスタ８１、ＮチャネルＭＯＳトランジスタ８２、およびＭＯＳトランジスタ８１，８２のゲート電極を駆動するためのＣＭＯＳインバータ８３をさらに含む点で、図５に示す実施の形態１のセンスアンプ３４と異なる。
【００９６】
ＭＯＳトランジスタ８１は、電源ノードＶＤＤとＭＯＳトランジスタ７３Ａ，７３Ｂのソースとの間に接続される。ＭＯＳトランジスタ８１のバックゲートには、内部電源電圧ＶＤＤが供給される。また、ＭＯＳトランジスタ８２は、接地ノードＶＳＳとＭＯＳトランジスタ７３Ａ，７３Ｂのソースとの間に接続される。ＭＯＳトランジスタ８２のバックゲートには、接地電圧ＶＳＳが供給される。
【００９７】
インバータ８３は、電源ノードＳＶＤＤと接地ノードＶＳＳとの間に直列に接続されたＰチャネルＭＯＳトランジスタ８３ＡおよびＮチャネルＭＯＳトランジスタ８３Ｂを含む。これらのＭＯＳトランジスタ８３Ａ，８３Ｂのゲート電極には、インバータ２２の出力ノードであるＭＯＳトランジスタ２２Ａ，２２Ｂのドレインが接続される。ＭＯＳトランジスタ８３Ａのバックゲートには、内部電源電圧ＳＶＤＤが供給され、ＭＯＳトランジスタ８３Ｂのバックゲートには、接地電圧ＶＳＳが供給される。ＭＯＳトランジスタ８３Ａ，８３Ｂのドレインは、ＭＯＳトランジスタ８１，８２のゲート電極に接続される。
【００９８】
上記構成によれば、待機モード時に制御信号ＷＬＰＤがＨレベルに活性化されると、インバータ２２，８３を構成するＭＯＳトランジスタ２２Ｂ，８３Ａが導通状態になる。すると、Ｈレベル（内部電源電圧ＳＶＤＤ）の信号がＭＯＳトランジスタ８１，８２のゲート電極に入力されるので、ＭＯＳトランジスタ８１が非導通状態になり、ＭＯＳトランジスタ８２が導通状態になる。この結果、センスアンプ３４Ｂを構成するＭＯＳトランジスタ７３Ａ，７３Ｂのソースに供給される内部電源電圧ＶＤＤが遮断される。さらに、ＭＯＳトランジスタ７３Ａ，７３Ｂのソースの電圧がＭＯＳトランジスタ８２を介して接地電圧ＶＳＳに固定される。したがって、待機モードへの移行時には、内部電源電圧ＶＤＤの供給の停止前に制御信号ＷＬＰＤをＨレベルに活性化し、通常モードへの復帰時には、内部電源電圧ＶＤＤの供給の開始後に制御信号ＷＬＰＤをＬレベルに非活性化すれば、動作モードの切換によって生じるノイズが原因となるセンスアンプの誤動作を防止することができる。
【００９９】
なお、その他のＳＲＡＭ３Ｂの構成は、図５に示す実施の形態１のＳＲＡＭ３と同一であるので、共通する部分には同一の参照符号を付して説明を繰返さない。
【０１００】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１０１】
【図１】本発明の実施の形態１の半導体装置１の構成を示すブロック図である。
【図２】待機モードにおけるＳＲＡＭ３の動作を説明するためのブロック図である。
【図３】動作モードの移行時の内部電源電圧ＳＶＤＤ，ＶＤＤおよび制御信号ＷＬＰＤのタイミング図である。
【図４】実施の形態１のＳＲＡＭ３の構成を示すブロック図である。
【図５】図４のＳＲＡＭ３の構成をより詳細に示す回路図である。
【図６】半導体基板上でのＳＲＡＭ３の回路配置例を示す平面図である。
【図７】半導体基板上でのメモリセルＭＣの配置例を概略的に示す回路図である。
【図８】半導体基板上でのメモリセルＭＣの配置例を概略的に示す平面図である。
【図９】図８に示す線Ｌ９−Ｌ９に沿った断面構造を概略的に示す図である。
【図１０】本発明の実施の形態２のＳＲＡＭ３Ｂの構成を示す回路図である。
【符号の説明】
【０１０２】
１  半導体装置、３  ＳＲＡＭ、５  ＶＲＥＦ発生回路、６  ＶＤＤ発生回路、７  ＳＶＤＤ発生回路、８  制御回路、１０  メモリセルアレイ、２０  周辺回路、１１  ＮチャネルＭＯＳトランジスタ（第１のスイッチ）、１１Ａ  ゲート電極（制御ノード）、２１  ＰチャネルＭＯＳトランジスタ（第２のスイッチ）、２１Ａ  ゲート電極（制御ノード）、２４  ＮチャネルＭＯＳトランジスタ（第３のスイッチ）、２４Ａ  ゲート電極（制御ノード）、８１  ＰチャネルＭＯＳトランジスタ（第４のスイッチ）、８２  ＮチャネルＭＯＳトランジスタ（第５のスイッチ）、２２，２３，８３，８４，８５  インバータ、２２Ａ，２３Ａ  ＰチャネルＭＯＳトランジスタ、２２Ｂ，２３Ｂ  ＮチャネルＭＯＳトランジスタ、２６  ワード線ドライバ部（第１の領域）、２７  電源線、３４，３４Ｂ  センスアンプ、４１，６６，６７  Ｎウェル（ＰＭＯＳ領域）、４０，４２  Ｐウェル（ＮＭＯＳ領域）、８０  電圧設定回路、９０  コントロール帯、９１  メモリセル領域、９２  ウェルタップ領域、９３，９４  （第２の）領域、ＣＭ，／ＣＭ  コモン線対、ＤＬ，／ＤＬ  データ線対、ＭＣ  メモリセル、ＳＶＤＤ，ＶＤＤ  内部電源電圧、ＶＣＣ  外部電源電圧、ＶＳＳ  接地ノード（基準ノード）、ＷＤ  ワード線ドライバ、ＷＬ  ワード線、ＷＬＰＤ  制御信号。
【図１】
0005168471.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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