(57)【特許請求の範囲】
【請求項１】
基板表面上にシリコン炭素膜をエピタキシャル形成するための方法であって、
単結晶表面および二次表面を含む基板をプロセスチャンバに配置するステップと、
６００℃未満の堆積温度かつある堆積圧力で、シリコン源、炭素源およびｎタイプドーパントを備える堆積ガスに前記基板を曝すステップと、
６００℃を超え且つ６５０℃未満のエッチング温度、および前記堆積圧力の少なくとも１０倍、且つ１００トールを超えるエッチング圧力で、塩化水素を備えるエッチングガスに前記基板を曝すステップと、
を備える方法であって、
前記単結晶表面に重ドープｎタイプエピタキシの選択堆積をもたらす方法。
【請求項２】
前記ドーパントがリン源およびヒ素源のうちの１つ以上を備える、請求項１に記載の方法。
【請求項３】
前記リン源がホスフィンを備え、前記ヒ素源がアルシンを備える、請求項２に記載の方法。
【請求項４】
前記エッチングガスが塩化水素のみを備える、請求項１又は２に記載の方法。
【請求項５】
前記塩化水素が塩化水素源ガスから前記チャンバに送出される、請求項１乃至４のいずれか１項に記載の方法。
【請求項６】
前記塩化水素が、前記チャンバにおいて水素源ガスおよび塩素源ガスを混合する際に、前記チャンバに形成される、請求項１乃至４のいずれか１項に記載の方法。
【請求項７】
前記シリコン源がモノシラン混合物およびジシランおよびネオペンタシランから選択される高次シランから選択される、請求項１乃至６のいずれか１項に記載の方法。
【請求項８】
前記ドーパントレベルが少なくとも５×１０２０原子／ｃｍ３である、請求項７に記載の方法。
【請求項９】
ジクロロシランが堆積中に流される、請求項７に記載の方法。
【請求項１０】
前記炭素源がメチルシランを備える、請求項７に記載の方法。
【請求項１１】
更に、塩化水素が堆積中に流される、請求項７に記載の方法。
【請求項１２】
前記エピタキシャル膜がトランジスタ製造プロセスの製作ステップ中に形成される方法であって、
前記基板上にゲート誘電体を形成するステップと、
前記ゲート誘電体上にゲート電極を形成するステップと、
前記ゲート電極の反対側で前記基板上にソース／ドレイン領域を形成し、かつ前記ソース／ドレイン領域間にチャネル領域を画成するステップと、
をさらに備える、請求項１に記載の方法。
【請求項１３】
前記エッチング圧力が、前記堆積圧力の少なくとも３０倍である、請求項１に記載の方法。
【発明の詳細な説明】
【背景】
【０００１】
[0001]本発明の実施形態は概して、シリコンおよび炭素を含有するエピタキシャル層を選択的に形成する方法および装置に関する。具体的実施形態は、半導体デバイス、例えば金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにｎドープエピタキシャル層を選択的に形成する方法および装置に関する。
【０００２】
[0002]ＭＯＳトランジスタのチャネルを流れる電流量はチャネルにおけるキャリアの移動性に正比例し、高移動性ＭＯＳトランジスタの使用によってより多くの電流が流れるようになり、結果としてより高速な回路性能をもたらす。ＭＯＳトランジスタのチャネルにおけるキャリアの移動性は、チャネルに機械的応力を生成することによって増大されることが可能である。圧縮歪み下のチャネル、例えばシリコン上に成長されているシリコンゲルマニウムチャネル層が、ｐＭＯＳトランジスタを提供するのに十分高い正孔移動性を有している。引張り歪み下のチャネル、例えば緩和シリコンゲルマニウム上に成長されている薄いシリコンチャネル層は、ｎＭＯＳトランジスタを提供するのに十分高い電子移動性を達成する。
【０００３】
[0003]引張り歪み下のｎＭＯＳトランジスタチャネルもまた、１つ以上の炭素ドープシリコンエピタキシャル層を形成することによって提供可能であり、これは、ｐＭＯＳトランジスタにおける圧縮歪みＳｉＧｅチャネルに対して相補的であってもよい。したがって、炭素ドープシリコンおよびシリコンゲルマニウムエピタキシャル層が、それぞれｎＭＯＳおよびｐＭＯＳトランジスタのソース／ドレイン上に堆積可能である。ソースおよびドレインエリアは、選択Ｓｉドライエッチングによって平らまたは凹状のいずれかであってもよい。適切に製作される場合、炭素ドープシリコンエピタキシによって被覆されているｎＭＯＳソースおよびドレインは引張り応力をチャネルに課し、ｎＭＯＳ駆動電流を増大させる。
【０００４】
[0004]炭素ドープシリコンエピタキシを使用して凹状ソース／ドレインを有するｎＭＯＳトランジスタのチャネルにおいて高い電子移動性を達成するためには、選択堆積または事後堆積処理のいずれかによってソース／ドレイン上に炭素ドープシリコンエピタキシャル層を選択的に形成することが望ましい。さらに、炭素ドープシリコンエピタキシャル層が置換Ｃ原子を含有して引張り歪みをチャネルに誘導することが望ましい。より大きなチャネル引張り歪みは、炭素ドープシリコン源およびドレインにおける多量の置換Ｃ含有量によって達成可能である。
【０００５】
[0005]概して、サブ１００ｎｍＣＯＭＳ（相補的金属酸化膜半導体）デバイスは、接合深度が３０ｎｍ未満であることを必要としている。選択エピタキシャル堆積はしばしば、シリコン含有材料（例えば、Ｓｉ、ＳｉＧｅおよびＳｉ：Ｃ）のエピタキシャル層（「エピ層」）をこの接合に形成するために利用される。選択エピタキシャル堆積によって、誘電エリア上のエピタキシャル成長なしで、シリコン堀でのエピ層の成長が可能になる。選択エピタキシは、バイポーラデバイスの隆起ソース／ドレイン、ソース／ドレイン延長部、コンタクトプラグまたはベース層堆積などの半導体デバイス内で使用可能である。
【０００６】
[0006]通常の選択エピタキシプロセスは堆積反応およびエッチング反応を伴う。堆積プロセス中、エピタキシャル層は単結晶表面上に形成されるのに対して、１層の多結晶および／またはアモルファス材料が、既存の多結晶層および／またはアモルファス層などの少なくとも１つの第２の層上に堆積される。堆積およびエッチング反応は、エピタキシャル層および多結晶層に対して相対的に異なる反応速度で同時に生じる。しかしながら、堆積された多結晶／アモルファス層は概してエピタキシャル層より高速のレートでエッチングされる。したがって、エッチャントガスの濃度を変更することによって、正味選択プロセスは、エピタキシ材料の堆積、および多結晶材料の堆積の制限または堆積しないことをもたらす。例えば、選択エピタキシプロセスは、単結晶シリコン表面上にシリコン含有材料のエピ層の形成をもたらすことがあるが、スペーサーには堆積されない。
【０００７】
[0007]シリコン含有材料の選択エピタキシ堆積は、隆起ソース／ドレインおよびソース／ドレイン延長特徴部の形成中、例えばシリコン含有ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）デバイスの形成中に有用な技術となった。ソース／ドレイン延長特徴部は、シリコン表面をエッチングして凹状ソース／ドレイン特徴部を作り、引き続きエッチング表面を、シリコンゲルマニウム（ＳｉＧｅ）材料などの選択成長エピ層で充填することによって製造される。選択エピタキシによってイン・シトゥードーピングによるほぼ完全なドーパント活性が可能になり、事後アニーリングプロセスが省略される。したがって、接合深度は、シリコンエッチングおよび選択エピタキシによって正確に画成可能である。他方、超浅型ソース／ドレイン接合は不可避的に直列抵抗の増大をもたらす。また、シリサイド形成中の接合消費は直列抵抗をさらに増大させる。接合消費を補償するために、隆起ソース／ドレインはエピタキシャルかつ選択的に接合に成長される。通常、隆起ソース／ドレイン層は無ドープシリコンである。
【０００８】
[0008]しかしながら、現在の選択エピタキシプロセスはいくつかの欠点を有している。現在のエピタキシプロセス中の選択率を維持するために、前駆体の化学濃度ならびに反応温度は堆積プロセスを通して調節および調整されなければならない。十分なシリコン前駆体が投与されない場合、エッチング反応が優勢になる場合もあり、またプロセス全体が低速になる。また、基板部材の有害な過剰エッチングが生じることもある。不十分なエッチャント前駆体が投与される場合、堆積反応が優勢になる場合もあり、選択率を低下させて単結晶および多結晶材料を基板表面全体に形成する。また、現在の選択エピタキシプロセスは普通、約８００℃、１，０００℃またはこれ以上の高反応温度を必要とする。このような高温は、熱収支の観点、および基板表面への考えられる無制御窒化反応ゆえに製作プロセス中は望ましくない。加えて、より高いプロセス温度で通常の選択Ｓｉ：Ｃエピタキシプロセスによって組み込まれたＣ原子の多くはＳｉ格子の非置換（つまり、間質）部位を占める。成長温度を低下させることによって、より高い割合の置換炭素レベルが（例えば、成長温度５５０℃のほぼ１００％で）達成可能であるが、これらの低温での低成長レートはデバイス用途に望ましくなく、またこのような選択処理は低温では可能でない場合もある。
【０００９】
[0009]シリコン炭素エピタキシの製造条件は、異なるドーパントおよびドーパント濃度を有するエピタキシごとに異なる場合もある。堆積中にＳｉ：Ｃエピタキシに高レベルのドーパント（例えば、１０２０原子／ｃｍ３より高い）を組み込むことが重要であるが、これは、堆積中に高レベルのドーパントを組み込むことは、イオン注入などの後続の手順を使用してドーパントレベルを増大させる必要性を低下させるからである。温度、キャリアガスタイプ、堆積ガスタイプ、エッチングガスタイプ、各エッチングの流量、堆積およびキャリアガス、およびチャンバ圧力を含むがこれらに制限されないエピタキシャル製造プロセスにおける広範な変数について考慮すると、具体的なドーパントおよびドーパント濃度を有する特定のエピタキシの具体的な変数の選択および最適化は予測不可能な場合もありうる。したがって、Ｓｉ：Ｃエピタキシに高レベルのドーパントを組み込むことは、高品質エピタキシを達成するために多数の変数を変更する必要がある場合がある。重ｎドープＳｉ：Ｃエピタキシを形成するプロセスを提供することが望ましい。このような方法はトランジスタデバイスの製造において有用である。
【概要】
【００１０】
[0010]本発明の一実施形態は、シリコンを含有するエピタキシャル層を形成および処理する方法に関する。他の実施形態は、シリコンおよび炭素を含有するエピタキシャル層を含むトランジスタデバイスを製造する方法に関する。
【００１１】
[0011]本発明の一実施形態によると、基板表面上にシリコン炭素膜をエピタキシャル形成する方法は、単結晶表面および二次表面を含む基板をプロセスチャンバに配置するステップと、約６００℃未満の温度およびある堆積圧力で、シリコン源、炭素源およびｎタイプドーパントを備える堆積ガスに該基板を曝すステップと、約６００℃を超える温度、および該堆積ガスに暴露中の該圧力の少なくとも約１０倍の圧力で、塩化水素を備えるエッチングガスに該基板を曝すステップとを備えており、該方法は、該単結晶表面に重ドープｎタイプエピタキシの選択堆積をもたらす。
【００１２】
[0012]一実施形態では、該ドーパントはリン源、例えばホスフィンを備えている。他の実施形態では、該ドーパントはヒ素源、例えばアルシンを備えている。該ドーパントは、アルシンおよびホスフィンの組み合わせを備えることもある。一実施形態では、該エッチングガスは塩化水素のみを備えている。該塩化水素は塩化水素源ガスから該チャンバに送出されてもよい。代替的に、該塩化水素は、該チャンバで水素源ガスおよび塩素源ガスを混合する際に、該チャンバに形成されてもよい。
【００１３】
[0013]一実施形態では、該ドーパントレベルは少なくとも約２×１０２０原子／ｃｍ３である。一実施形態によると、堆積中の該温度は約５７５℃〜約６００℃の範囲である。一実施形態では、エッチング中の該温度は約６００℃〜約６５０℃の範囲である。
【００１４】
[0014]別の実施形態は、堆積中にジクロロシランを流すステップを含んでいる。別の実施形態では、塩化水素が堆積中に流される。本発明のある実施形態では、該エピタキシャル膜がトランジスタ製造プロセスの製作ステップ中に形成され、該方法はさらに、基板上にゲート誘電体を形成するステップと、該ゲート誘電体上にゲート電極を形成するステップと、該電極の反対側で該基板上にソース／ドレイン領域を形成して、該ソース／ドレイン領域間にチャネル領域を画成するステップとを備えている。
【００１５】
[0015]上記は、本発明のかなり幅広い特徴部および技術的利点について概説してきた。開示されている具体的な実施形態は、本発明の範囲内の他の構造やプロセスを修正または設計するための基礎として容易に利用可能であることが当業者によって認識されるはずである。このような等価構造は、添付の請求項に説明されている本発明の主旨および範囲から逸脱していない点も当業者によって理解されるはずである。
【００１６】
[0016]本発明の上記引用された特徴部が詳細に理解可能になるように、上記簡潔に要約された本発明のより特定的な説明が実施形態を参照してなされてもよく、この一部は添付の図面に図示されている。しかしながら、添付の図面は本発明の通常の実施形態のみを図示しており、また本発明は他の等しく効果的な実施形態を許容可能であるため、この範囲を制限するものとみなされるべきではない点に注目すべきである。
【詳細な説明】
【００１７】
[0019]本発明の実施形態は概して、シリコン含有エピタキシャル層を形成および処置するための方法および装置を提供する。具体的な実施形態は、トランジスタの製造中にエピタキシャル層を形成および処置する方法および装置に関係する。
【００１８】
[0020]本明細書で使用されているように、エピタキシャル堆積とは基板上への単結晶層の堆積のことであり、堆積層の結晶構造は基板の結晶構造に一致する。したがって、エピタキシャル層または膜は、基板の結晶構造に一致する結晶構造を有する単結晶層または膜である。エピタキシャル層はバルク基板および多結晶層とは区別される。
【００１９】
[0021]本出願を通して、用語「シリコン含有」材料、化合物、膜または層は、少なくともシリコンを含有する組成を含むものとして解釈されるべきであり、ゲルマニウム、炭素、ホウ素、ヒ素、リン酸ガリウムおよび／またはアルミニウムを含有してもよい。金属、ハロゲンまたは水素などの他の元素が、普通は１００万分の１（ｐｐｍ）濃度のシリコン含有材料、化合物、膜または層に組み込まれてもよい。シリコン含有材料の化合物や合金は、シリコンをＳｉ、シリコンゲルマニウムをＳｉＧｅ、シリコン炭素をＳｉ：Ｃ、シリコンゲルマニウム炭素をＳｉＧｅＣなどと省略して表されてもよい。この省略は、化学両論関係による化学式も表しておらず、またシリコン含有材料の特定の還元／酸化状態も表していない。
【００２０】
[0022]本発明の１つ以上の実施形態は概して、電子デバイスの製作中に基板の単結晶表面上にシリコン含有材料を選択的かつエピタキシャルに堆積するプロセスを提供する。単結晶表面（例えば、シリコンやシリコンゲルマニウム）、および、アモルファス表面および／または多結晶表面（例えば、酸化膜または窒化膜）などの少なくとも１つの二次表面を含有する基板がエピタキシャルプロセスに曝されて単結晶表面上にエピタキシャル層を形成するが、二次表面上には多結晶層を制限的に形成するか全く形成しない。エピタキシャルプロセスは通常、所望の厚さのエピタキシャル層が成長されるまで、堆積プロセスおよびエッチングプロセスのサイクルを反復するステップを含んでいる。例示的な交互の堆積およびエッチングプロセスは、Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｙ  Ｐｒｏｃｅｓｓ  Ｗｉｔｈ  Ａｌｔｅｒｎａｔｉｎｇ  Ｇａｓ  Ｓｕｐｐｌｙと題された米国特許出願公開第２００６／０１１５９３４号として公開された、共に譲渡された同時係属米国特許出願第１１／００１，７７４号に開示されており、この内容全体は参照して本明細書に組み込まれている。
【００２１】
[0023]１つ以上の実施形態では、堆積プロセスは、少なくとも１つのシリコン源およびキャリアガスを含有する堆積ガスに基板表面を曝すステップを含んでいる。堆積ガスはまた、ゲルマニウムソースおよび／または炭素源ならびにドーパントソースを含んでもよい。特定の実施形態では、堆積ガスは、少なくとも約１×１０２０原子／ｃｍ３のｎタイプドーパントを含有するエピタキシャル膜をもたらす十分な量のｎタイプドーパント前駆体を含有している。具体的な実施形態では、最終的なエピタキシャル膜は少なくとも約２×１０２０原子／ｃｍ３のｎタイプドーパント、より具体的には少なくとも約５×１０２０原子／ｃｍ３のｎタイプドーパントを含有している。本明細書で使用されているように、これらのレベルのドーパント濃度はｎタイプドーパントによる重ドープと称される。適切なｎタイプドーパントの例はＰ、ＡｓおよびＳｂを含んでいる。堆積プロセス中、エピタキシャル層が基板の単結晶表面に形成されるのに対して、多結晶／アモルファス層が、誘電体、アモルファスおよび／または多結晶表面などの二次表面に形成され、これは総称して「二次表面」と称される。引き続き、この基板はエッチングガスに曝される。通常、エッチングガスは、塩素ガスや塩化水素などのキャリアガスおよびエッチャントを含んでいる。しかしながら、１つ以上の実施形態によると、出願人は、重ドープｎタイプ膜の効果的なエッチングは塩素ガスによるのではなく塩化水素によってのみエッチング可能であると判断した。エッチングガスは堆積プロセス中に堆積されたシリコン含有材料を除去する。エッチングプロセス中、多結晶／アモルファス層はエピタキシャル層より高速なレートで除去される。したがって、堆積およびエッチングプロセスの正味結果は単結晶表面上にエピタキシャル成長シリコン含有材料を形成するが、もしあれば、二次表面上の多結晶／アモルファスシリコン含有材料の成長を最小化する。堆積およびエッチングプロセスのサイクルは、所望の厚さのシリコン含有材料を取得するために、必要ならば反復されてもよい。本発明の実施形態によって堆積可能なシリコン含有材料は、シリコン、シリコンゲルマニウム、シリコン炭素、シリコンゲルマニウム炭素、および、ドーパントを含むこれらの変形例を含んでいる。
【００２２】
[0024]このプロセスの一例では、ＨＣｌガスをエッチャントとして使用することは、重ｎドープエピタキシに対して、二次表面上の多結晶／アモルファスシリコン含有材料の十分な除去をもたらす。一般的に、エッチャントはしばしば高温の活性化を必要とするため、堆積プロセスはエッチング反応より低い温度で行われることがある。１つ以上の実施形態によると、堆積後の圧力を堆積圧力より少なくとも約１０倍、具体的な実施形態では堆積圧力の約２０倍以上、より具体的な実施形態では堆積圧力の約３０倍以上に高くすることによって、重ドープｎタイプエピタキシに対して、約６００℃〜約６５０℃の温度で効果的なエッチングが生じうると判断されている。
【００２３】
[0025]窒素は通常、キャリアガスとしてのアルゴンおよびヘリウムの使用と関連したコストの観点から、好ましいキャリアガスである。窒素は概してアルゴンよりもかなり安価であるにもかかわらず、本発明の１つ以上の実施形態によると、特にメチルシランがシリコン源ガスである実施形態において、アルゴンは好ましいキャリアガスである。窒素をキャリアガスとして使用することによって生じうる欠点は、堆積プロセス中の基板上の材料の窒化である。しかしながら、例えば８００℃を超える高温が、このように窒素を活性化させるために必要とされる。したがって、１つ以上の実施形態によると、窒素活性閾値未満の温度で行われるプロセスにおいて、窒素は不活性キャリアガスとして使用可能である。不活性キャリアガスの使用は堆積プロセス中に複数の属性を有している。その１つとして、不活性キャリアガスはシリコン含有材料の堆積レートを増大させることがある。堆積プロセス中に水素はキャリアガスとして使用可能であるが、水素は、水素終端表面を形成するために基板に吸収または反応する傾向を有する。水素終端表面は、むき出しのシリコン表面よりかなりゆっくりとエピタキシャル成長に反応する。したがって、不活性キャリアガスの使用は、堆積反応に悪影響を与えずに堆積レートを増大させる。
【００２４】
[0026]本発明の第１の実施形態によると、堆積およびパージの交互ステップによるブランケットまたは非選択エピタキシは、連続堆積と比較して高次のシランを使用して成長されたエピタキシャル膜の結晶性の向上をもたらす。本明細書で使用されているように、「高次シラン」とは、シランまたはより高次のシラン前駆体のことである。特定の具体的実施形態では、「高次シラン」とは、ジシラン、ネオペンタシラン（ＮＰＳ）またはこれらの混合物のことである。例示的プロセスは、基板をプロセスチャンバにロードするステップと、プロセスチャンバ内の条件を所望の温度および圧力に調整するステップとを含んでいる。そして、堆積プロセスは、基板の単結晶表面上にエピタキシャル層を形成するために開始される。次いで堆積プロセスは終了される。次いでエピタキシャル層の厚さが判断される。所定の厚さのエピタキシャル層が達成されると、エピタキシャルプロセスは終了される。しかしながら、所定の厚さが達成されないと、堆積およびパージステップが、所定の厚さが達成されるまで、１サイクルとして反復される。この例示的プロセスに関するさらなる詳細について後述する。
【００２５】
[0027]基板は非パターニングまたはパターニングされてもよい。パターン化基板は、基板表面中に、またはこの上に電子部材を含む基板である。パターン化基板は普通、単結晶表面と、誘電体、多結晶またはアモルファス表面などの非単結晶の少なくとも１つの二次表面とを含有している。単結晶表面は、むき出しの結晶基板、あるいは、シリコン、シリコンゲルマニウムまたはシリコン炭素などの材料から普通形成される堆積単結晶層を含む。多結晶またはアモルファス表面は、酸化物や窒化物などの誘電材料、特に酸化シリコンや窒化シリコンならびにアモルファスシリコン表面を含むことがある。
【００２６】
[0028]基板をプロセスチャンバにロードした後、プロセスチャンバの条件は所定の温度および圧力に調整される。温度は特定の実行プロセスに調整される。概して、プロセスチャンバは、堆積中は約６００℃未満、エッチング中は約６００℃以上の温度に維持される。エピタキシャルプロセスを行う適切な温度は、シリコン含有物を堆積するために使用される特定の前駆体に左右されることがある。一例では、とりわけ圧力が、堆積中に使用される圧力の少なくとも約１０倍増大されている場合、塩化水素（ＨＣｌ）ガスは重ｎドープシリコン含有材料のエッチャントとしてうまく機能することが分かっている。
【００２７】
[0029]プロセスチャンバは普通、堆積中約０．１トール〜５０トールの圧力に維持される。一実施形態では、堆積圧力は約１０トールに維持される。この圧力は、プロセスステップ中またはこの間に変動することもあるが、概して一定に維持される。エッチング中、チャンバの圧力は、堆積中に使用される圧力の少なくとも約１０倍まで高くされる。
【００２８】
[0030]堆積プロセス中、基板は堆積ガスに曝されてエピタキシャル層を形成する。基板は、約０．５秒〜約３０秒、例えば約１秒〜約２０秒、より具体的には約５秒〜約１０秒間堆積ガスに曝される。具体的な実施形態では、堆積ステップは約１０〜１１秒間続く。堆積プロセスの具体的な暴露時間は、後続のエッチングプロセス中の暴露時間、ならびにこのプロセスで使用される特定の前駆体および温度に関連して判断される。概して、基板は、最大厚のエピタキシャル層を形成するのに十分長い時間堆積ガスに曝される。
【００２９】
[0031]１つ以上の実施形態では、堆積ガスは少なくとも１つのシリコン源およびキャリアガスを含有しており、また炭素源および／またはゲルマニウムソースなどの少なくとも１つの二次元素ソースを含有してもよい。また、堆積ガスはさらに、ホウ素、ヒ素、リン、ガリウムおよび／またはアルミニウムなどのドーパント源を提供するためのドーパント化合物を含むことがある。代替実施形態では、堆積ガスは、塩化水素などの少なくとも１つのエッチャントを含むことがある。塩化水素は、塩化水素ガスとして、あるいは、ＨＣｌを形成するためにチャンバで反応される個別の水素ガスおよび塩素ガスとして送出されてもよい。
【００３０】
[0032]シリコン源は普通、約５ｓｃｃｍ〜約５００ｓｃｃｍ、好ましくは約１０ｓｃｃｍ〜約３００ｓｃｃｍ、より好ましくは約５０ｓｃｃｍ〜約２００ｓｃｃｍの範囲のレート、例えば約１００ｓｃｃｍで圧力チャンバに提供される。具体的な実施形態では、シランが約６０ｓｃｃｍで流される。シリコン含有化合物を堆積するための堆積ガスで有用なシリコン源はシラン、ハロゲン化シランおよび有機シランを含んでいる。シラン類は、シラン（ＳｉＨ４）と、ジシラン（Ｓｉ２Ｈ６）、トリシラン（Ｓｉ３Ｈ８）、テトラシラン（Ｓｉ４Ｈ１０）およびネオペタンシランなどの、実験式ＳｉｘＨ（２ｘ＋２）の高次シランを含んでいる。ハロゲン化シランは、ヘキサクロロジシラン（Ｓｉ２Ｃｌ６）、テトラクロロシラン（ＳｉＣｌ４）、ジクロロシラン（Ｃｌ２ＳｉＨ２）およびトリクロロシラン（Ｃｌ３ＳｉＨ）などの、実験式Ｘ’ｙＳｉｘＨ（２ｘ＋２−ｙ）（式中Ｘ’＝Ｆ、Ｃｌ、ＢｒまたはＩである）の化合物を含んでいる。有機シランは、メチルシラン（（ＣＨ３）ＳｉＨ３）、ジメチルシラン（（ＣＨ３）２ＳｉＨ２）、エチルシラン（（ＣＨ３ＣＨ２）ＳｉＨ３）、メチルジシラン（（ＣＨ３）Ｓｉ２Ｈ５）、ジメチルジシラン（（ＣＨ３）２Ｓｉ２Ｈ４）およびヘキサメチルジシラン（（ＣＨ３）６Ｓｉ２）などの、実験式ＲｙＳｉｘＨ（２ｘ＋２−ｙ）（式中、Ｒ＝メチル、エチル、プロピルまたはブチルである）の化合物を含んでいる。有機シラン化合物は、堆積されたシリコン含有化合物に炭素を組み込んでいる実施形態では好都合なシリコン源ならびに炭素源であることが分かっている。１つ以上の実施形態によると、アルゴン含有キャリアガスにおけるメチルシランは、シリコン含有ソースおよびキャリアガスの好ましい組み合わせである。
【００３１】
[0033]シリコン源は普通、キャリアガスとともにプロセスチャンバに提供される。キャリアガスは、約１ｓｌｍ（標準リットル毎分）〜約１００ｓｌｍ、例えば約５ｓｌｍ〜約７５ｓｌｍ、より具体的には約１０ｓｌｍ〜約５０ｓｌｍの流量、例えば約１０ｓｌｍを有している。キャリアガスは、窒素（Ｎ２）、水素（Ｈ２）、アルゴン、ヘリウムおよびこれらの組み合わせを含んでもよい。不活性キャリアガスが好ましく、これは窒素、アルゴン、ヘリウムおよびこれらの組み合わせを含んでいる。キャリアガスは、エピタキシャルプロセス中に使用される（複数の）前駆体および／またはプロセス温度に基づいて選択されてもよい。普通キャリアガスは、堆積およびエッチングステップの各々について同じである。しかしながら、一部の実施形態は、特定のステップにおいて異なるキャリアガスを使用することがある。
【００３２】
[0034]通常、窒素は、低温（例えば、８００℃未満）プロセスを特徴とする実施形態ではキャリアガスとして利用される。低温プロセスは、部分的にはエッチングプロセスにおける塩素ガスの使用によって到達可能である。窒素は、低温堆積プロセス中不活性のままである。したがって、窒素は、低温プロセス中、堆積されたシリコン含有材料には組み込まれない。また、窒素キャリアガスは、水素キャリアガスとは異なり、水素終端表面を形成しない。基板表面への水素キャリアガスの吸収によって形成された水素終端表面はシリコン含有層の成長速度を阻害する。最後に、窒素は水素やアルゴン、ヘリウムよりもかなり安価であるため、低温プロセスは、キャリアガスとしての窒素に経済的利点を有する。この経済的利点にもかかわらず、特定の実施形態によると、アルゴンが好ましいキャリアガスである。
【００３３】
[0035]使用されている堆積ガスもまた、炭素源および／またはゲルマニウムソースなどの少なくとも１つの二次元素ソースを含有している。炭素源は、シリコン炭素材料などのシリコン含有化合物を形成するために、シリコン源およびキャリアガスを具備するプロセスチャンバに堆積中に添加されてもよい。炭素源は普通、約０．１ｓｃｃｍ〜約４０ｓｃｃｍ、例えば約３ｓｃｃｍ〜約２５ｓｃｃｍ、より具体的には約５ｓｃｃｍ〜約２５ｓｃｃｍの範囲のレート、例えば約１０ｓｃｃｍでプロセスチャンバに提供される。炭素源はアルゴンガスまたは窒素ガスに５％希釈され、７５０ｓｃｃｍのレートで流されてもよい。シリコン含有化合物を堆積するのに有用な炭素源は、エチル、プロピルおよびブチルの有機シラン類、アルキル類、アルケン類およびアルキン類を含んでいる。このような炭素源は、メチルシラン（ＣＨ３ＳｉＨ３）、ジメチルシラン（（ＣＨ３）２ＳｉＨ２）、エチルシラン（ＣＨ３ＣＨ２ＳｉＨ３）、メタン（ＣＨ４）、エチレン（Ｃ２Ｈ４）、エチン（Ｃ２Ｈ２）、プロパン（Ｃ３Ｈ８）、プロペン（Ｃ３Ｈ６）、ブチン（Ｃ４Ｈ６）などを含んでいる。エピタキシャル層の炭素濃度は、約２００ｐｐｍ〜約５ａｔｏｍｉｃ％、好ましくは約１ａｔｏｍｉｃ％〜約３ａｔｏｍｉｃ％の範囲、例えば約１．５ａｔｏｍｉｃ％である。一実施形態では、炭素濃度はエピタキシャル層内でグレーディングされ、好ましくは、エピタキシャル層の最終部分よりもエピタキシャル層の初期部分において低い炭素濃度でグレーディングされてもよい。代替的に、ゲルマニウムソースおよび炭素源は共に、シリコン炭素やシリコンゲルマニウム炭素材料などのシリコン含有化合物を形成するために、シリコン源およびキャリアガスを具備するプロセスチャンバに堆積中に添加されてもよい。
【００３４】
[0036]代替的に、ゲルマニウムソースは、シリコンゲルマニウム材料などのシリコン含有化合物を形成するために、シリコン源およびキャリアガスを具備するプロセスチャンバに添加されてもよい。ゲルマニウムソースは普通、約０．１ｓｃｃｍ〜約２０ｓｃｃｍ、好ましくは約０．５ｓｃｃｍ〜約１０ｓｃｃｍ、より好ましくは約１ｓｃｃｍ〜約５ｓｃｃｍの範囲のレート、例えば約２ｓｃｃｍでプロセスチャンバに提供される。シリコン含有化合物を堆積するのに有用なゲルマニウムソースは、ゲルマン（ＧｅＨ４）、高次ゲルマンおよび有機ゲルマンを含んでいる。高次ゲルマンは、ジゲルマン（Ｇｅ２Ｈ６）、トリゲルマン（Ｇｅ３Ｈ８）およびテトラゲルマン（Ｇｅ４Ｈ１０）など、実験式ＧｅｘＨ（２ｘ＋２）の化合物を含んでいる。有機ゲルマンは、メチルゲルマン（（ＣＨ３）ＧｅＨ３）、ジメチルゲルマン（（ＣＨ３）２ＧｅＨ２）、エチルゲルマン（（ＣＨ３ＣＨ２）ＧｅＨ３）、メチルジゲルマン（（ＣＨ３）Ｇｅ２Ｈ５）、ジメチルジゲルマン（（ＣＨ３）２Ｇｅ２Ｈ４）およびヘキサメチルジゲルマン（（ＣＨ３）６Ｇｅ２）などの化合物を含んでいる。ゲルマンおよび有機ゲルマン化合物は、堆積されたシリコン含有化合物、つまりＳｉＧｅおよびＳｉＧｅＣ化合物にゲルマニウムおよび炭素を組み込む実施形態において好都合なゲルマニウムソースおよび炭素源であることが分かっている。エピタキシャル層のゲルマニウム濃度は約１ａｔｏｍｉｃ％〜約３０ａｔｏｍｉｃ％の範囲、例えば約２０ａｔｏｍｉｃ％である。ゲルマニウム濃度はエピタキシャル層内でグレーディングされてもよく、好ましくは、エピタキシャル層の上部よりもエピタキシャル層の下部において高いゲルマニウム濃度でグレーディングされてもよい。
【００３５】
[0037]堆積中に使用される堆積ガスはさらに、ホウ素、ヒ素、リン、ガリウムまたはアルミニウムなどの元素ドーパントのソースを提供するために少なくとも１つのドーパント化合物を含むことがある。ドーパントは堆積されたシリコン含有化合物に、電子デバイスに必要とされるコントロールされた所望の経路の指向性電子流などの種々の導電特徴を提供する。シリコン含有化合物の膜は、所望の導電特徴を達成するために特定のドーパントでドープされる。一例では、シリコン含有化合物は、約１０２０原子／ｃｍ３〜約１０２１原子／ｃｍ３の範囲の濃度に、例えばリン、アンチモンおよび／またはヒ素によってドープされたｎタイプである。具体的な実施形態では、ドーパントレベルは約２×１０２０原子／ｃｍ３を超える。
【００３６】
[0038]ドーパントソースは普通、約０．１ｓｃｃｍ〜約２０ｓｃｃｍ、例えば約０．５ｓｃｃｍ〜約１０ｓｃｃｍ、より具体的には約１ｓｃｃｍ〜約５ｓｃｃｍの範囲のレート、例えば約３ｓｃｃｍで堆積中にプロセスチャンバに提供される。ドーパントはまた、例えば実験式ＲｘＰＨ（３−ｘ）（式中、Ｒ＝メチル、エチル、プロピルまたはブチルであり、ｘ＝１、２または３である）のアルシン（ＡｓＨ３）、ホスフィン（ＰＨ３）およびアルキルホスフィンを含んでもよい。アルキルホスフィンは、トリメチルホスフィン（（ＣＨ３）置換３Ｐ）、ジメチルホスフィン（（ＣＨ３）２ＰＨ）、トリエチルホスフィン（（ＣＨ３ＣＨ２）置換３Ｐ）およびジエチルホスフィン（（ＣＨ３ＣＨ２）２ＰＨ）を含んでいる。アルミニウムおよびガリウムのドーパントソースは、実験式ＲｘＭＸ（３−ｘ）（式中、Ｍ＝ＡｌまたはＧａ、Ｒ＝メチル、エチル、プロピルまたはブチル、Ｘ＝ＣｌまたはＦ、およびｘ＝０、１、２または３である）で記述されるようなアルキル化および／またはハロゲン化誘導体を含むことがある。アルミニウムおよびガリウムのドーパントソースの例は、トリメチルアルミニウム（Ｍｅ３Ａｌ）、トリエチルアルミニウム（Ｅｔ３Ａｌ）、塩化ジメチルアルミニウム（Ｍｅ２ＡｌＣｌ）、塩化アルミニウム（ＡｌＣｌ３）、トリメチルガリウム（Ｍｅ３Ｇａ）、トリエチルガリウム（Ｅｔ３Ｇａ）、塩化ジメチルガリウム（Ｍｅ２ＧａＣｌ）および塩化ガリウム（ＧａＣｌ３）を含んでいる。
【００３７】
[0039]１つ以上の実施形態によると、堆積プロセスが終了された後、プロセスチャンバはパージガスやキャリアガスで洗い流されてもよく、かつ／またはプロセスチャンバは真空ポンプで真空にされてもよい。パージおよび／または真空プロセスは過剰堆積ガス、反応副生成物および他の汚染物を除去する。例示的実施形態では、プロセスチャンバは、キャリアガスを約５ｓｌｍで流すことによって約１０秒間パージされてもよい。１サイクルの堆積およびパージが多数のサイクルで反復されてもよい。一実施形態では、堆積およびパージサイクルは約９０回反復される。
【００３８】
[0040]本発明の別の態様では、ブランケットまたは非選択堆積が、高次シラン（例えば、ジシラン以上）ソースを使用して、例えば約６００℃以下の低温で実行される。これは、堆積ステップ（非選択堆積）中に酸化膜および窒化膜などの誘電表面での（多結晶ではなく）アモルファス成長を支援し、これは、後続のエッチングステップによる誘電表面上の層の除去を容易にし、かつ結晶基板上に成長された単結晶層へのダメージを最小化する。
【００３９】
[0041]基板上にエピタキシャル膜を形成する際のネオペンタシランの使用については、Ｓｉｌｉｃｏｎ−Ｃｏｎｔａｉｎｉｎｇ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ  ｗｉｔｈ  Ｓｉｌｉｃｏｎ  Ｃｏｍｐｏｕｎｄと題され、米国特許出願公開第２００４／０２２４０８９号として公開された、共同出願人による米国特許出願第１０／６８８，７９７号に説明されており、この内容全体は参照して本明細書に組み込まれている。ネオペンタシラン（（ＳｉＨ３）４Ｓｉ）は、シリコン原子に結合されている４つのシリル（−ＳｉＨ３）基を含有する第３級シランである。高次シランの使用は、低温でのより高い堆積レートを可能にし、また炭素を組み込んでいるシリコン含有膜については、シリコン源ガスとしてモノシランを使用するよりも多くの置換炭素原子の組み込みを可能にする。プロセス温度６００℃でシリコン源ガスとしてシランを比較し、および、窒素をキャリアガスとして、かつメチルシラン（水素に１％希釈）をシリコン炭素源として使用して行われたブランケット堆積実験において、炭素の５０％が堆積膜における置換炭素であった。しかしながら、高次シランによると、ジシランは約９０％以上の置換炭素を有する膜を生成し、ネオペンタシランはほぼ１００％の置換炭素を有する膜を生成した。
【００４０】
[0042]１つ以上の実施形態では、プロセスチャンバに近接して、例えば約５フィート以内、より具体的にはプロセスチャンバの約２〜３フィート以内に設置されているネオペンタシランアンプルを含む液体ソースキャビネットは、シランソースのより高い送出レート、ひいてはより高い堆積レートを可能にする。
【００４１】
[0043]したがって、本発明の実施形態は、エピタキシャル膜がトランジスタの凹状ソース／ドレインに成長される場合、ＮタイプＭＯＳＦＥＴ構造の引張り歪みチャネルを形成するために使用可能な、シリコン含有膜、例えば置換炭素濃度の高い（＞１％）Ｓｉ：Ｃ膜に選択エピタキシプロセスを提供する。一般的に、高置換炭素濃度に必要な低温プロセスゆえに、Ｓｉ：Ｃエピタキシにおける高置換炭素濃度（＞１％）と平滑形態による選択成長の両方を達成することは困難である。本発明の１つ以上の実施形態によると、両方とも達成される
[0044]本発明の別の態様は、Ｓｉ：Ｃ膜のイン・シトゥーリンドーピングおよび選択エピタキシャル堆積の方法に関する。一般的に、シリコン堆積中のイン・シトゥーリンドーピングは結晶膜の成長レートを低下させ、かつエッチングレートを増大させるため、選択率の達成が困難である。言い換えると、誘電表面への成長なしに基板の結晶表面への結晶成長を達成することは困難である。また、イン・シトゥーリンドーピングはエピタキシャル膜の結晶性を劣化させる傾向がある。
【００４２】
[0045]１つ以上の実施形態によると、この方法は順序通りに従うが、このプロセスは、本明細書に説明されているステップに制限されない。例えば、プロセスシーケンスの順序が維持される限り、他のプロセスステップがステップ間に挿入可能である。エピタキシャル堆積の個別ステップについて、１つ以上の実施形態に従って次に説明する。
【００４３】
[0046]実験中、Ｃｌ２エッチャントガスは、約６００℃の温度でｎタイプドープシリコンに対して極めて攻撃的であることがわかっており、このことは、ガスの能力を高ｎタイプドープ基板および高ｎタイプドープシリコン炭素膜での使用に制限する。本発明の実施形態によると、重Ｐドープシリコン炭素が約６００℃未満の低温で堆積された。エッチング中、温度および圧力は、合理的なエッチングレートおよび選択率を取得するために、＞１ｓｌｍのＨＣｌ流を使用して高められた。置換炭素レベルが約１．５％を超えている、５×１０２０原子／ｃｍ３以上のＰの例示的高ドーピングレベルが達成された。普通、このような高レベルのドーピングはイオン注入を必要とする。
【００４４】
[0047]一例では、ネオペンタシラン、シラン、メチルシランおよびＰＨ３が混合され、チャンバに送出され、５７５℃かつ１０トールで基板上に非選択的に堆積された。エッチング中、温度は６２５℃まで高められ、圧力は、堆積圧力のおよそ３０倍の３００トールに高められた。ＨＣｌは、誘電表面に堆積されているアモルファス膜をエッチングするために、エッチング中１８ｓｌｍで流された。少なくとも３：１エッチングレート選択率が、エピタキシャル膜とアモルファス膜間で達成された。この手順は、約５００〜９００オングストロームの所望の厚さの選択的な高Ｐドープシリコン炭素がオープンシリコンエリアで取得されるまで反復された。＞１．３％炭素、９５％置換および３×１０２０原子／ｃｍ３を超えるリンドーピングレベルの欠陥のないシリコン炭素エピタキシが取得された。
【００４５】
[0048]別の例では、５０ｓｃｃｍのジシラン、１５０ｓｃｃｍのシランおよび２００ｓｃｃｍのアルゴン中５％のメチルシラン、６０ｓｃｃｍのジクロロシラン（ＤＣＳ）および２２５ｓｃｃｍのＨ２中１％のＰＨ３が混合されて、非選択堆積中５ｓｌｍのＮ２キャリアガスを具備するチャンバに送出された。非選択堆積は１０トールの圧力で１１秒間基板に実行された。エッチング中、温度は６２５℃まで高められ、圧力は３００トールに高められた。エッチング中、１８ｓｌｍのＨＣｌが、誘電表面に堆積されているアモルファス膜をエッチングするために使用された。欠陥のないシリコン炭素エピタキシが約３０秒のエッチング後に取得された。２０回のサイクルによって、置換が約９０％以上であり、かつＰドーパントが約５．２×１０２０原子／ｃｍ３以上である、約１．４％の炭素を含有する厚さ５５０オングストロームの選択シリコン炭素が非パターン化基板上で取得された。パターン化基板上への同一レシピの反復は、類似の特性および厚さ８５０オングストロームを有する欠陥のない膜をもたらす。
【００４６】
[0049]さらなる実験は、６００℃を超える温度、および堆積圧力の約１０倍を超える圧力、つまり１００トールは、エッチング中ＨＣｌによってアモルファス材料を効果的にエッチングするのに十分であることを明らかにした。従来技術において、ジシランは、低いプロセス温度が必要とされるため、Ｐドープシリコン炭素用途に適しているとは考えられていなかった。このような低温で、ジシランは、十分な堆積レートを提供できないと考えられていた。しかしながら、我々の実験においては、約６００オングストローム／分を超える堆積レートが達成された。堆積中のジクロロシランやＨＣｌの添加は、米国特許出願公開第ＵＳ２００６／０１１５９３３号として公開された米国特許出願第１１／２２７，８７４号に開示されているように、選択率を促進することが観察された。加えて、高流量のジシランおよびジクロロシラン／ＨＣｌの添加はパターン化基板への積極的ローディングの助けとなり、基板の結晶部分へのより厚いエピタキシャル層をもたらすことが観察された。
【００４７】
[0050]本発明の１つ以上の実施形態は、相補的金属酸化膜半導体（ＣＭＯＳ）集積回路デバイスを形成する際に特に有用な方法を提供しており、この点について説明される。他のデバイスおよび用途もまた本発明の範囲内である。図１は、通常のＣＭＯＳデバイスのＦＥＴ対の断面図の一部を図示している。デバイス１００は、ＮＭＯＳデバイスおよびＰＭＯＳデバイスのソース／ドレイン領域、ゲート誘電体およびゲート電極を提供するための、ウェル形成後の半導体基板を備えている。デバイス１００は、単結晶シリコンの成長、およびトレンチエッチングによるシャロートレンチ分離構造の形成、およびトレンチ開口における誘電体の成長または堆積などの従来の半導体プロセスを使用して形成可能である。これら種々の構造を形成するための詳細な手順は当分野では公知であり、本明細書でさらに説明することはしない。
【００４８】
[0051]デバイス１００は、半導体基板１５５、例えばｐタイプ材料でドープされているシリコン基板と、基板１５５上のｐタイプエピタキシャルシリコン層１６５と、エピタキシャル層１６５に画成されているｐタイプウェル領域１２０およびｎタイプウェル領域１５０と、ｐウェル１２０に画成されているｎタイプトランジスタ（ＮＭＯＳＦＥＴ）１１０と、ｎウェル１５０に画成されているｐタイプトランジスタ（ＰＭＯＳＦＥＴ）１４０とを備えている。第１の分離領域１５８はＮＭＯＳ１１０およびＰＭＯＳ１４０のトランジスタを電気的に分離し、第２の分離領域１６０は、トランジスタ１１０および１４０の対を、基板１５５上の他の半導体デバイスから電気的に分離する。
【００４９】
[0052]本発明の１つ以上の実施形態によると、ＮＭＯＳトランジスタ１１０はゲート電極１２２と、第１のソース領域１１４とドレイン領域１１６とを備えている。ＮＭＯＳゲート電極１２２の厚さは伸縮可能であり、デバイス性能に関する事項に基づいて調整されてもよい。ＮＭＯＳゲート電極１２２は、Ｎタイプデバイスの仕事関数に対応する仕事関数を有している。ソースおよびドレイン領域は、ゲート電極１２２の反対側のｎタイプ領域である。チャネル領域１１８はソース領域１１４とドレイン領域１１６間に介在されている。ゲート誘電層１１２はチャネル領域１１８およびゲート電極１２２を分離する。ＮＭＯＳゲート電極１２２および誘電層を形成するプロセスは当分野では公知であるため、本明細書でさらに説明することはしない。
【００５０】
[0053]１つ以上の実施形態によると、ＰＭＯＳトランジスタ１４０はゲート電極１５２と、ソース領域１４４とドレイン領域１４６とを備えている。ＰＭＯＳゲート電極１５２の厚さは伸縮可能であり、デバイス性能に関する事項に基づいて調整されてもよい。ＰＭＯＳゲート電極１５２は、Ｎタイプデバイスの仕事関数に対応する仕事関数を有している。ソースおよびドレイン領域は、ゲート電極１５２の反対側のｐタイプ領域である。チャネル領域１４８がソース領域１４４とドレイン領域１４６間に介在されている。ゲート誘電体１４２はチャネル領域１４８およびゲート電極１５２を分離する。誘電体１４２はゲート電極１５２をチャネル領域１４８から絶縁する。図２に示され、かつ上記説明されているトランジスタ１１０および１４０の構造は単に例示的であり、材料や層の種々の変形例は本発明の範囲内であることが認識される。
【００５１】
[0054]次に図２を参照すると、これは、ソース／ドレイン領域、例えばシリサイド層へのスペーサーや層の形成、およびエッチングストップ１９１の形成後の、図５のＮＭＯＳデバイス１１０のさらなる詳細についての図を示している。図６に示されているＰＭＯＳデバイスは、後述されるように、ＮＭＯＳデバイスのチャネルに誘導される応力に影響を与えるために寸法および／または組成が調整可能な類似のスペーサーおよび層を含有可能である点が認識される。しかしながら、図示目的で、ＮＭＯＳデバイスのみが示され、かつ詳細に説明されている。
【００５２】
[0055]図２は、ゲート電極１２１を含むゲート１１９周辺に組み込まれている適切な誘電材料から形成可能なスペーサー１７５を示している。オフセットスペーサー１７７もまた提供可能であり、これはスペーサー１７５の各々を囲んでいる。スペーサー１７５および１７７の形状、サイズおよび厚さを形成するプロセスは当分野では公知であり、本明細書でさらに説明することはしない。金属シリサイド層１７９はソース領域１１４およびドレイン領域１１６に形成されてもよい。シリサイド層１７９は、スパッタリングやＰＶＤ（物理気相成長法）などの任意の適切なプロセスによって、ニッケル、チタンまたはコバルトなどの適切な金属から形成されてもよい。シリサイド層１７９は下地表面の一部に拡散することがある。ドレイン領域１１６の上昇が矢印１８１で示されており、これは、基板表面１８０からシリサイド層１７９の上部までの距離として示されている。ソース／ドレイン領域のファセット１８３は角度付き表面として示されている。当業者によって理解されるように、上記例示的デバイスは、本明細書に説明されている方法に従ってさらに修正可能なＳｉ：Ｃエピタキシャル層を有するソース／ドレインまたはソース／ドレイン延長部を含むように修正されてもよい。
【００５３】
[0056]本明細書全体の「一実施形態」、「特定の実施形態」、「１つ以上の実施形態」または「ある実施形態」の参照は、実施形態と関連して説明されている特定の特徴部、構造、材料または特徴が本発明の少なくとも１つの実施形態に含まれることを意味している。したがって、本明細書全体にわたる種々の場所での「１つ以上の実施形態では」、「特定の実施形態では」、「一実施形態では」または「ある実施形態では」などのフレーズの登場は、必ずしも本発明の同一実施形態を参照しているわけではない。さらに、特定の特徴部、構造、材料または特徴は１つ以上の実施形態で適切に組み合わせられてもよい。上記方法の説明順序は制限的であるとみなされるべきではなく、また方法は、異なる順序で、あるいは省略や追加を伴って、説明されている動作を使用してもよい。
【００５４】
[0057]上記説明は事例的であり、制限的ではないことが理解されるべきである。他の多数の実施形態は、上記説明を読めば、当業者には明らかになる。したがって、本発明の範囲は、このような請求項が付与されている等化物の全範囲に伴って、添付の請求項を参照して判断されるべきである。
【図面の簡単な説明】
【００５５】
【図１】図１は、本発明の実施形態に従った電界効果トランジスタ対の断面図である。
【図２】図２は、追加層をデバイス上に形成している、図１に示されているＮＭＯＳ電界効果トランジスタの断面図である。
【符号の説明】
【００５６】
１００…デバイス、１１０…ＮＭＯＳ、１１２…ゲート誘電層、１１４…第１のソース領域、１１６…ドレイン領域、１１８…チャネル領域、１１９…ゲート、１２０…ｐタイプウェル領域、１２２…ＮＭＯＳゲート電極、１４０…ＰＭＯＳ、１４２…誘電体、１４４…ソース領域、１４６…ドレイン領域、１４８…チャネル領域、１５０…ｎタイプウェル領域、１５２…ゲート電極、１５５…半導体基板、１６０…第２の分離領域、１６５…ｐタイプエピタキシャルシリコン層、１７５、１７７…スペーサー、１７９…金属シリサイド層、１８０…基板表面、１８３…ファセット、１９１…エッチングストップ
【図１】
0005147629.tif 000002
【図２】
0005147629.tif 000003