(57)【特許請求の範囲】
【請求項１】
インターネット・プロトコルで通信するネットワークに複数のプロセッサが接続され、前記複数のプロセッサのうち、送信プロセッサからデータを送信するとともに、受信プロセッサで前記データを受信し、前記受信プロセッサは受信したデータに基づきデータ処理を行うプロセッサ間通信制御装置において、監視プロセッサを設け、前記監視プロセッサは、前記受信プロセッサの状態に基づいてデータの必要な処理ステージを割り付けたタイムテーブルを生成するタイムテーブル生成部と、前記複数のプロセッサが接続されるネットワーク構成情報を生成し記憶するネットワーク構成情報生成・記憶部と、前記受信プロセッサから前記タイムテーブルに従ってデータ受信、データ処理ができないような遅延発生情報を受信すると、前記ネットワーク構成情報生成・記憶部から情報を取得して、遅延が発生している受信プロセッサにデータを送信している送信プロセッサを特定して、タイムテーブルを再生成するタイムテーブル更新部とを備えてなるプロセッサ間通信制御装置。
【請求項２】
受信プロセッサは、データ受信部およびデータ処理部のデータに基づき処理時間を計測し、タイムテーブルに格納された処理ステージの時間と比較することにより、遅延発生の有無を検出する遅延検出部と、この遅延検出部で遅延が検出されると、監視プロセッサに通知する通知部とを備えてなる請求項１に記載のプロセッサ間通信制御装置。
【請求項３】
受信プロセッサは、自身の状態を所定時に監視プロセッサに報告するようにし、前記監視プロセッサは該報告された受信プロセッサの状態に基づいてタイムテーブルを生成し、送信プロセッサは前記監視プロセッサからの前記タイムテーブルに従ってデータ生成とデータ送信を実施し、前記受信プロセッサは前記監視プロセッサからの前記タイムテーブルに従ってデータ受信、データ処理を実施するようにしたことを特徴とする請求項１または請求項２に記載のプロセッサ間通信制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数のプロセッサ間で相互にデータを送受信して後、受信プロセッサでデータ処理を行うマルチプロセッサ間通信における通信制御装置に関するものである。
【背景技術】
【０００２】
インターネット・プロトコル（ＩＰ）で通信するネットワークに接続され、複数のプロセッサ間でデータを送受信して後、受信プロセッサでデータ処理を行うマルチプロセッサ間通信における通信制御装置においては、いま、ある１つのプロセッサから他のプロセッサにデータを提供しようとした場合、その通信開始時点で、データを受ける受信プロセッサは常に受信可能な状態であるとは限らない。従って送信プロセッサが受信プロセッサの処理状況を関知せずに通信処理を開始すると、受信プロセッサが受信ビジーとなって、送信プロセッサ側でデータの再送処理が発生することがあった。
【０００３】
こうした不具合を避けるため、プロセッサ間通信装置に各プロセッサの状態識別用のレジスタを具備させ、各プロセッサが自分の正常、輻輳中、初期設定中、障害中などの状態を登録しておき、他プロセッサからの通信情報の受信の可否を自律的に判断し、否の場合にはその理由を送信プロセッサへ通知することにより、送信プロセッサが再送の可否および必要性を判断でき、また受信プロセッサが受信処理を行わずに受信を拒否することを可能としたプロセッサ間通信制御方法が知られている。こうすることで送信プロセッサはこの状態識別レジスタをみて、受信プロセッサが受信不可能な状態のときには通信処理を抑えることができる。（特許文献１参照）
【０００４】
更に、上記特許文献１で示される方式に加え、プロセッサ間通信制御装置を構成する各プロセッサが実施するデータ送信、データ受信およびデータ処理の各処理に着目し、別に監視プロセッサを設けて、受信プロセッサは自身の状態を所定時に監視プロセッサに報告するようにし、監視プロセッサは報告された受信プロセッサの状態に基づいてデータの必要な処理ステージをスケジューリングしたタイムテーブルを生成し、各送信プロセッサおよび受信プロセッサはこのタイムテーブルにしたがってデータ送信、データ受信およびデータ処理するようにしたプロセッサ間通信制御装置が知られている。
また受信プロセッサは、タイムテーブルにしたがった所定時間内に所定の処理が終わらない場合は、監視プロセッサにタイムテーブルの生成変更を要求するタイムテーブル変更要求手段を設け、監視プロセッサは、タイムテーブルの生成変更の要求を受けると、タイムテーブルの再生成を行うようにしたプロセッサ間通信制御装置も知られている。（特許文献２参照）
【０００５】
【特許文献１】特開平３−８７９６２号公報
【特許文献２】特開２００２−２４５０１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のプロセッサ間通信制御装置は上記のように構成されており、送信プロセッサが受信プロセッサの状態に関わらずデータ送信を実施し、受信プロセッサがデータを受信できずに再送が発生するか、少なくとも送信に先立って受信プロセッサの状態を事前に確認して送信する必要があるか、または各プロセッサがタイムテーブルで指定されたタイミングで処理を実施する必要がある。ここで各プロセッサがタイムテーブルで指定されたタイミングで処理を実施することができなくなった場合、具体的には例えば通信手段として広く普及しているＩＰネットワーク信号処理装置にタイムテーブル（ＴＢＬ）を導入する場合、送信プロセッサが複数台で、受信プロセッサが１台のような多対１の通信が発生すると、受信プロセッサでは一度に多数の受信データが演算処理に移行するために、演算前受信したＩＰパケットからデータを取り出す「演算前処理」が発生し、タイムテーブルで規程される期間で処理が完了せずに、次のステージがタイムテーブルで指定されたタイミングで開始できず、上記と同様の問題が発生して信号処理装置全体のスループットが低下するという課題があった。
【０００７】
このような課題を解決するため、特許文献２では、更に受信プロセッサにタイムテーブルの生成変更を要求するタイムテーブル変更要求手段を設け、監視プロセッサは、タイムテーブルの生成変更の要求を受けると、タイムテーブルの再生成を行うようにもしているが、各受信プロセッサは、監視プロセッサで再生成したタイムテーブルの送り先である、どこのプロセッサユニットのどの送信プロセッサかを特定する機能を備えておかなければならず、コストが嵩むという課題があった。
【０００８】
この発明は、このような課題を解決するために、監視プロセッサに送り先である送信プロセッサを特定する機能を持たせ、各受信プロセッサに送信プロセッサを特定する機能を不要として、コストを低減するようにしたプロセッサ間通信制御装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
この発明のプロセッサ間通信制御装置は、インターネット・プロトコルで通信するネットワークに複数のプロセッサが接続され、複数のプロセッサのうち、送信プロセッサからデータを送信するとともに、受信プロセッサでデータを受信し、受信プロセッサは受信したデータに基づきデータ処理を行うプロセッサ間通信制御装置において、監視プロセッサを設け、監視プロセッサは、受信プロセッサの状態に基づいてデータの必要な処理ステージを割り付けたタイムテーブルを生成するタイムテーブル生成部と、複数のプロセッサが接続されるネットワーク構成情報を生成し記憶するネットワーク構成情報生成・記憶部と、受信プロセッサからタイムテーブルに従ってデータ受信、データ処理ができないような遅延発生情報を受信すると、ネットワーク構成情報生成・記憶部から情報を取得して、遅延が発生している受信プロセッサにデータを送信している送信プロセッサを特定して、タイムテーブルを再生成するタイムテーブル更新部とを備えたものである。
【発明の効果】
【００１０】
この発明による監視プロセッサが生成するタイムテーブルにしたがう通信制御装置を用いることにより、タイムテーブルに従って動作する受信プロセッサのデータ受信準備がととのった状態で送信プロセッサがデータ送信を実施することで、プロセッサ間通信制御装置内のデータ通信で輻輳が発生せず、装置全体の処理のスループットを向上することができる。また監視プロセッサは、自身に備えたネットワーク構成情報生成・記憶部からの情報に基づいて、受信プロセッサにデータを送信している送信プロセッサを特定できるから、更新後のタイムテーブルを送信プロセッサに再送する場合も、簡単でかつ低コストで装置を実現できる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
以下、この発明の実施の形態１におけるプロセッサ間通信制御装置について図に基づいて説明する。図１はこの発明の実施の形態１におけるプロセッサ間通信制御装置のシステム構成を示す図、図２は図１に示すプロセッサユニットを送信側プロセッサと受信側プロセッサで表した構成図、図３は図２に示す送信プロセッサの構成図、図４は図２に示す受信プロセッサの構成図、図５はこの発明の実施の形態１におけるプロセッサ間通信制御装置に設けられる監視プロセッサの構成図、図６はこの発明の実施の形態１に設けられるプロセッサの属性情報の例を示す図、図７はこの発明の実施の形態１に設けられるプロセッサユニット構成情報の例を示す図、図８はこの発明の実施の形態１に設けられるネットワーク構成情報の例を示す図、図９はこの発明の実施の形態１におけるタイムテーブルの例を示す図、図１０はこの発明の実施の形態１における受信プロセッサから監視プロセッサに送付される遅延通知パケットの例を示す図、図１１はこの発明の実施の形態１における信号処理の機能ブロック図、図１２はこの発明の実施の形態１におけるプロセッサ間通信制御装置の動作フローを示す図、図１３はこの発明の実施の形態１におけるプロセッサユニット構成情報生成と収集のフロー図、図１４はこの発明の実施の形態１における受信遅延検出から通知のフロー図、図１５はこの発明の実施の形態１における受信遅延通知受信から監視プロセッサグループ内調整のフロー図、図１６はこの発明の実施の形態１におけるプロセッサユニット構成情報の取得と更新タイムテーブルの配付のフロー図である。
【００１２】
まず図１のシステム構成図において、信号処理の演算などを行う複数のプロセッサ１〜５と、これらプロセッサの状態などを監視し、プロセッサに対して処理ステージのタイムテーブルなどを作成する監視プロセッサ６と、この監視プロセッサ６と複数のプロセッサ１〜５を接続するプロセッサバス７とを有したプロセッサユニット８が設けられている。これらプロセッサユニット８は複数設けられ、各プロセッサユニット８の監視プロセッサ６はネットワークハブ９を介してネットワーク１１に接続されている。また各プロセッサユニット８のプロセッサ１〜５はネットワークハブ１０を介してＩＰネットワーク１２に接続されている。ネットワークハブ１０には各プロセッサに対してデータを供給するデータ供給装置１３が接続され、データはデジタルのサンプリング信号として出力される。
なおこの実施形態１では、ネットワークハブ９は監視プロセッサ６のグループがネットワーク１１を介して接続され、ネットワークハブ１０はプロセッサ１〜５のグループがＩＰネットワーク１２を介して接続されるように、ネットワークハブが２つに分離されている構成を示しているが、監視プロセッサ６のグループとプロセッサ１〜５のグループを１つのネットワークハブに接続する構成にしてもよい。
【００１３】
なお以下の説明において、プロセッサをＰＥ、送信プロセッサをＰＥ（ＴＸ）、受信プロセッサをＰＥ（ＲＸ）、監視プロセッサをＳＶＰ、プロセッサバスをＰＵＢ、ネットワークハブをＨＵＢ、プロセッサユニットをＰＵ、監視プロセッサのグループが接続されるネットワークをＳＶＧ、プロセッサＰＥのグループが接続されるＩＰネットワークをＰＥＮ、タイムテーブルをＴＢＬ、ログをＬＯＧ、また送信プロセッサＰＥ（ＴＸ）が格納されるプロセッサユニットＰＵをＰＵ（ＴＸ）、同様に受信プロセッサＰＥ（ＲＸ）が格納されるプロセッサユニットＰＵをＰＵ（ＲＸ）と記すことがある。また各プロセッサユニットＰＵに格納されるプロセッサＰＥを表すためにＰＵ．ＰＥという表記を用いることがある。この表記によれば送信プロセッサが属するあるプロセッサユニットＰＵの監視プロセッサＳＶＰはＰＵ（ＴＸ）．ＳＶＰと表される。
【００１４】
図２は送信側プロセッサとなるプロセッサユニット（ＰＵ）と受信側プロセッサとなるプロセッサユニット（ＰＵ）がＩＰネットワーク１２で接続された構成例を示す図である。送信側のプロセッサユニットＰＵ（ＴＸ）には、３つの送信プロセッサＰＥ（ＴＸ）と監視プロセッサＳＶＰが格納され、これら送信プロセッサＰＥ（ＴＸ）と監視プロセッサＳＶＰはプロセッサバスＰＵＢで接続されている。また受信側のプロセッサユニットＰＵ（ＲＸ）には、３つの受信プロセッサＰＥ（ＲＸ）と監視プロセッサＳＶＰが格納され、これら受信プロセッサＰＥ（ＲＸ）と監視プロセッサＳＶＰはプロセッサバスＰＵＢで接続されている。
このような構成で、送信プロセッサＰＥ（ＴＸ）はＩＰネットワーク１２を介して受信プロセッサＰＥ（ＲＸ）にデータを送信するとともに、受信プロセッサＰＥ（ＲＸ）は送信データを受信し、受信したデータに基づきデータ処理を行う。
【００１５】
図３は図２に示す送信プロセッサＰＥ（ＴＸ）の構成図を示し、データ供給装置１３から送られたデータに基づき送信データを生成するデータ生成部３１と、データ生成部３１で生成した送信データをＩＰネットワーク１２を介して受信プロセッサＰＥ（ＲＸ）に送信するデータ送信部３２と、監視プロセッサＳＶＰから送られてくるタイムテーブルを受信するタイムテーブル受信部３３と、受信したタイムテーブルを解析しデータ送信部３２から送信されるデータのスケジュールを制御するタイムテーブル解析部３４とから構成されている。
このような構成で送信プロセッサＰＥ（ＴＸ）は、監視プロセッサＳＶＰからのタイムテーブルをタイムテーブル解析部３４で解析して、タイムテーブルを受信した時刻を起点とするスケジュールに基づいてデータ生成およびデータ送信を実施する。
【００１６】
図４は図２に示す受信プロセッサＰＥ（ＲＸ）の構成図を示し、送信プロセッサＰＥ（ＴＸ）や監視プロセッサＳＶＰから送られてくるデータを受信すると共に、監視プロセッサＳＶＰに遅延発生の情報を送信するネットワークのインタフェース４１と、送信プロセッサＰＥ（ＴＸ）からの送信データを受信するデータ受信部４２と、データ受信部４２で受信したデータを演算などの処理を行うデータ処理部４３と、監視プロセッサＳＶＰから送られてくるタイムテーブルを受信するタイムテーブル受信部４４と、受信したタイムテーブルを解析しデータ受信部４２及びデータ処理部４３の処理スケジュールを制御するタイムテーブル解析部４５と、データ受信部４２及びデータ処理部４３での処理時間とタイムテーブル解析部４５で解析されたスケジュールを比較し、受信プロセッサＰＥ（ＲＸ）での処理に遅延が発生するか否かを検出する遅延検出部４６と、遅延検出部４６により遅延が発生する場合に、監視プロセッサＳＶＰに通知する通信部４７とから構成されている。
【００１７】
このような構成で受信プロセッサＰＥ（ＲＸ）は、監視プロセッサＳＶＰからのタイムテーブルをタイムテーブル解析部４５で解析して、タイムテーブルを受信した時刻を起点とするスケジュールに基づいてデータ受信およびデータ処理を実施する。また遅延検出部４６は、データ受信部４２およびデータ処理部４３のデータに基づき処理時間を計測し、タイムテーブルに格納された処理ステージの時間と比較することにより、遅延発生の有無を検出する。もしこの遅延検出部４６で遅延が検出されると、ＳＶＰ通信部４７を介して監視プロセッサＳＶＰに通知する。
なお受信プロセッサＰＥ（ＲＸ）は、自身の状態を所定時に監視プロセッサＳＶＰに報告するようにしたり、あるいは監視プロセッサＳＶＰが受信プロセッサＰＥ（ＲＸ）の状態を監視している。こうして監視プロセッサＳＶＰはこれの状態に基づいてタイムテーブルを作成している。
【００１８】
図５は監視プロセッサＳＶＰの構成図を示し、ネットワークＳＶＧを介して他のプロセッサユニットＰＵの監視プロセッサＳＶＰと接続されるＳＶＧインタフェース５１と、ＩＰネットワークＰＥＮを介して送信プロセッサＰＥ（ＴＸ）、受信プロセッサＰＥ（ＲＸ）と接続されるＰＥＮインタフェース５２と、プロセッサユニットＰＵに含まれる送信プロセッサ・受信プロセッサの構成情報を生成し、それを記憶するプロセッサユニット構成情報生成・記憶部５３と、複数のプロセッサユニットＰＵをＩＰネットワークに接続してなるネットワーク構成情報を自身の監視プロセッサＳＶＰおよび他の監視プロセッサＳＶＰが生成し、そのネットワーク構成情報を記憶するネットワーク構成情報生成・記憶部５４と、プロセッサユニットＰＵ内のプロセッサＰＥの通信処理と演算処理をスケジューリングし、送信プロセッサＰＥ（ＴＸ）と受信プロセッサＰＥ（ＲＸ）に配付するタイムテーブルＴＢＬを生成するタイムテーブル生成部５５と、送信プロセッサＰＥ（ＴＸ）と受信プロセッサＰＥ（ＲＸ）に配付するタイムテーブルＴＢＬを更新するタイムテーブル更新部５６と、ネットワークＳＶＧ・ＰＥＮ経由で他のプロセッサユニットＰＵに配付されるＬＯＧを生成するＬＯＧ生成部５７とから構成されている。
【００１９】
このような構成で、タイムテーブル生成部５５は、受信プロセッサＰＥ（ＲＸ）の状態に基づいてデータの必要な処理ステージを割り付け、更に受信ステージを割付けたタイムテーブルＴＢＬを生成する。またタイムテーブル更新部５６は、受信プロセッサＰＥ（ＲＸ）からタイムテーブルＴＢＬに従ってデータ受信、データ処理ができないような遅延発生が通知されるとタイムテーブルを更新し、更にネットワーク構成情報生成・記憶部５４から情報を取得して、遅延が発生している受信プロセッサＰＥ（ＲＸ）にデータを送信している送信プロセッサＰＥ（ＴＸ）を特定して、更新タイムテーブルＴＢＬを送信プロセッサＰＥ（ＴＸ）に配付する。
【００２０】
図６はプロセッサＰＥの属性情報の例を示す図で、自身が属するプロセッサユニットＰＵの監視プロセッサＳＶＰの識別番号６１とプロセッサＰＥのＩＰアドレス６２からなっている。
図７はプロセッサユニットＰＵの構成情報の例を示す図で、タイムテーブルＴＢＬを発行した監視プロセッサＳＶＰの識別番号７１、プロセッサユニットＰＵに格納されているプロセッサＰＥの個数７２、プロセッサユニットＰＵに格納されている各プロセッサＰＥのＩＰアドレス７３〜７７、送受信しているプロセッサ全体の信号処理装置（後述する）に含まれる監視プロセッサＳＶＰの最大数７８からなっている。
図８はネットワーク構成情報の例を示す図で、自プロセッサユニットＰＵのプロセッサ識別番号８１、プロセッサＰＥのＩＰアドレス８２、対向プロセッサのＩＰアドレス８３、対向プロセッサが属するプロセッサユニットＰＵの監視プロセッサＳＶＰの識別番号８４からなっている。
【００２１】
図９は監視プロセッサＳＶＰで生成されるタイムテーブルの例を示す図で、タイムテーブルＴＢＬを実行するプロセッサＰＥのＩＰアドレス９１、タイムテーブルＴＢＬに含まれるステージ数９２、１ステージの実行時間９３、各ステージでプロセッサＰＥが実行するジョブを示す処理９４ａ〜９４ｊ、処理が通信である場合の通信相手のプロセッサＰＥのＩＰアドレス９５ａ〜９５ｊからなっている。なおジョブの処理９４ａ〜９４ｊには、「データ生成」「データ送信」「データ受信」「データ処理」「ジョブなし」のいずれかの処理ステージが割り付けられて設定される。
図１０は受信プロセッサＰＥ（ＲＸ）から監視プロセッサＳＶＰに送付される遅延通知パケットの例を示す図で、プロセッサＰＥのＩＰアドレス６２、受信遅延発生ステージ１０１からなっている。
【００２２】
上記のようなプロセッサ間通信制御装置の構成において、信号処理の機能の一例について図１１に基づき説明する。この図１１においては、あるプロセッサユニットＰＵの送信プロセッサＰＵ（ＴＸ）と他のプロセッサユニットＰＵの受信プロセッサＰＵ（ＲＸ）で信号の送受信を行っているプロセッサ全体を含めた処理系を信号処理装置１１０として表している。
データ供給装置１３から供給されるデータは信号処理装置１１０に入力される。信号処理装置１１０は、データ供給装置１３から供給されたデータを信号処理装置内部の他のプロセッサに送信するデータ分配プロセッサ１１１と、データ分配プロセッサ１１１から送信されたデータを信号処理して送信する複数の送信プロセッサ１１２〜１１４と、送信プロセッサ１１２〜１１４が送信するデータを受信してビデオ合成の処理などを行う受信プロセッサ１１５とで構成される。
【００２３】
このような構成例で、各プロセッサＰＥが実行する演算処理と通信処理は「データ受信→演算→データ送信」の順に実行され、従来でもこれらをスケジューリングするためのタイムテーブルＴＢＬを導入していたが、タイムテーブルＴＢＬを導入しない信号処理装置内部で通信が発生するタイミングの各プロセッサＰＥの状態を検討すると、送信プロセッサＰＵ（ＴＸ）と受信プロセッサＰＵ（ＲＸ）は常に対等な状態とは限らない。
図１１においては、データ分配プロセッサ１１１から各送信プロセッサ１１２〜１１４への通信は１対３だが、各送信プロセッサ１１２〜１１４から受信プロセッサ１１５への通信は３対１であるので、前者における送信プロセッサＰＵ（ＴＸ）と後者における受信プロセッサＰＵ（ＲＸ）の受信処理を比較すると後者の方が負荷が高い状態で実施されていることになる。
【００２４】
例えば広く普及しているＩＰネットワークとイーサネット（登録商標）を用いて通信する信号処理装置にタイムテーブルＴＢＬを導入する場合、上記受信プロセッサ１１５のように多対１の通信が発生すると一度に多数のデータ通信がおこなわれ、かつ受信されたデータが演算処理に移行する際に受信したＩＰパケットからデータを取り出す「演算前処理」が発生するので、タイムテーブルＴＢＬで規定される期間では処理が完了せずタイムテーブルＴＢＬで指定されたタイミングで次の処理を開始できなくなる。
【００２５】
受信プロセッサ１１５で信号処理が輻輳する要因として、
（１）複数のプロセッサからひとつのプロセッサへのデータ送信が短い時間に集中する。
（２）データを受信するプロセッサが演算処理実施中にデータ送信が発生する。
ことが挙げられる。
これらの要因の発生頻度を抑えるため、通信と演算が開始されるタイミングを管理する手段としてタイムテーブルＴＢＬが導入されているが、このようにタイムテーブルで指定されたタイミングで処理しきれないような輻輳状態が生じる場合に、この発明の実施形態では、受信プロセッサＰＥ（ＲＸ）は遅延が発生することを自身が格納されるプロセッサユニットＰＵの監視プロセッサＳＶＰに通知し、更に送信プロセッサＰＥ（ＴＸ）が属するプロセッサユニットＰＵの監視プロセッサＳＶＰに通知するようにして、タイムテーブルＴＢＬを更新するようにしたものである。
【００２６】
まず対策として受信処理実行フェーズの長さに「ゆらぎ」を付加してフレキシビリティを持たせる。具体的には、ひとつのフェーズにいくつのプロセッサＰＥからデータが送信されてくるかを把握するために以下の情報が必要となる。すなわち
（１）システムを構成する全プロセッサＰＥの属性
（２）自身が関わるデータ転送の対向プロセッサＰＥ
（３）対向プロセッサＰＥのタイムテーブル
である。またフェーズ開始を同期させる手段を設け、各プロセッサＰＥおよび監視プロセッサＳＶＰには属性として
（１）ＩＰアドレス
（２）所属プロセッサユニットＰＵの監視プロセッサＳＶＰのＩＤ
を付与する。
これらについては図６〜図１０に示した通りである。
【００２７】
監視プロセッサＳＶＰはタイムテーブルＴＢＬの精度を向上するために以下の機能を備える。
（１）自プロセッサユニットＰＵ内の受信プロセッサＰＵ（ＲＸ）から通知される遅延
発生情報を受信する。
（２）プロセッサユニットＰＵ内のプロセッサＰＥが関与する通信のログ（ＬＯＧ；送
信プロセッサＰＥと宛先プロセッサＰＥのペア）を記憶する。
（３）一定周期でプロセッサユニットＰＵ内のＬＯＧとＴＢＬをネットワークＳＶＧ経
由で監視プロセッサＳＶＰに同報する。
（４）他プロセッサユニットＰＵの監視プロセッサＳＶＰから送られてきたＴＢＬとＬ
ＯＧをもとに自プロセッサユニットＰＵ内のプロセッサＰＥに配付するＴＢＬを
更新する。
【００２８】
以下、この発明におけるプロセッサ間通信制御装置の動作を図１２〜図１６に基づいて説明する。
図１２には、左側に送信プロセッサＰＵ（ＴＸ）．ＰＥが格納されるプロセッサユニットＰＵ（ＴＸ）を、左側に受信プロセッサＰＵ（ＲＸ）．ＰＥが格納されるプロセッサユニットＰＵ（ＲＸ）を示し、送信側のプロセッサユニットＰＵ（ＴＸ）には監視プロセッサＰＵ（ＴＸ）．ＳＶＰが、また受信側のプロセッサユニットＰＵ（ＲＸ）には監視プロセッサＰＵ（ＲＸ）．ＳＶＰがそれぞれ設けられている。
このような構成で、送信プロセッサＰＵ（ＴＸ）．ＰＥと受信プロセッサＰＵ（ＲＸ）．ＰＥでデータの送受信を行っている信号処理装置１１０について説明する。
【００２９】
まず、システムの起動動作を説明する。信号処理装置に含まれる監視プロセッサＳＶＰの最大数（ＳＶＰ＿ＭＡＸ）は３であるとする。
信号処理装置起動時の初期設定では、ステップＳ１２０１において、監視プロセッサＰＵ（ＴＸ）．ＳＶＰ、ＰＵ（ＲＸ）．ＳＶＰは自プロセッサユニットＰＵに実装されるプロセッサＰＥの構成を検査して、プロセッサユニット構成情報生成・記憶部５３でプロセッサユニット構成情報を生成し、記憶する。記憶したプロセッサユニット構成情報をネットワークＳＶＧ経由で他の監視プロセッサＳＶＰに配付し、他の監視プロセッサＳＶＰは配付されたプロセッサユニット構成情報を記憶する。
併せて、監視プロセッサＰＵ（ＴＸ）．ＳＶＰ、ＰＵ（ＲＸ）．ＳＶＰは、自プロセッサユニットＰＵに含まれるプロセッサＰＥと自身のＩＰアドレスを取得し、配付されたプロセッサユニット構成情報をもとにネットワーク構成情報生成・記憶部５４でネットワーク構成情報を生成し、記憶する。
続いて自身が属するプロセッサユニットＰＵのプロセッサユニット構成情報を参照して、各プロセッサＰＥに配付するタイムテーブルＴＢＬを生成し、プロセッサバスＰＵＢを介して送付する。
【００３０】
ステップＳ１２０２においては、自プロセッサユニットＰＵの監視プロセッサＳＶＰから配付されたタイムテーブルＴＢＬを受信し、各プロセッサＰＥはタイムテーブルＴＢＬの内容を解析する。
ステップＳ１２０３においては、送信プロセッサＰＵ（ＴＸ）．ＰＥがタイムテーブルＴＢＬの内容にしたがって、ネットワークＰＥＮ経由で受信プロセッサＰＵ（ＲＸ）．ＰＥにデータを送信する。
ステップＳ１２０４においては、受信プロセッサＰＵ（ＲＸ）．ＰＥはタイムテーブルＴＢＬの内容にしたがって、送信プロセッサＰＵ（ＴＸ）．ＰＥからデータを受信する。
【００３１】
ステップＳ１２０５においては、受信プロセッサＰＵ（ＲＸ）．ＰＥは自身の信号処理時間を計測し、タイムテーブルＴＢＬの１ステージの実行時間９３領域ＳＴＧ＿ＬＥＮ（図９参照）に格納された値と比較する。信号処理時間がＳＴＧ＿ＬＥＮの値を超えていれば、遅延が発生することを検出し、自プロセッサユニットＰＵの監視プロセッサＰＵ（ＲＸ）．ＳＶＰに遅延発生を通知する。
【００３２】
ステップＳ１２０６においては、受信プロセッサＰＵ（ＲＸ）．ＰＥから遅延を通知された監視プロセッサＰＵ（ＲＸ）．ＳＶＰは、ネットワーク構成情報生成・記憶部５４に格納されたネットワーク構成情報を取得する。ネットワーク構成情報と自プロセッサユニットＰＵのプロセッサユニット構成情報を比較し、受信プロセッサＰＵ（ＲＸ）．ＰＥにデータを送信している送信プロセッサＰＵ（ＴＸ）．ＰＥと、この送信プロセッサＰＵ（ＴＸ）．ＰＥが設けられているプロセッサユニットＰＵを特定する。
監視プロセッサＰＵ（ＲＸ）．ＳＶＰは、送信プロセッサＰＵ（ＴＸ）．ＰＥが設けられているプロセッサユニットＰＵの監視プロセッサＰＵ（ＴＸ）．ＳＶＰに対して、ネットワークＳＶＧ経由で遅延が発生したことを通知する。
【００３３】
ステップＳ１２０７においては、受信側プロセッサユニットＰＵの監視プロセッサＰＵ（ＲＸ）．ＳＶＰから遅延通知を受けた送信側のプロセッサユニットＰＵの監視プロセッサＰＵ（ＴＸ）．ＳＶＰは、自身が生成するタイムテーブルＴＢＬ、すなわち自身が属するプロセッサユニットＰＵ内のプロセッサＰＥが関わるデータ送信（対向ＲＸ（ＰＥ））で遅延が発生したかどうかを検査する。遅延が自プロセッサユニットＰＵの送信プロセッサＴＸ（ＰＥ）に関わるものであると判定した監視プロセッサＰＵ（ＴＸ）．ＳＶＰは、自プロセッサユニットＰＵのタイムテーブルＴＢＬを更新する必要があることをネットワークＳＶＧ経由で他の監視プロセッサＳＶＰに同報し知らせる。続いて監視プロセッサＰＵ（ＴＸ）．ＳＶＰは自プロセッサユニットＰＵに属するすべてのプロセッサＰＥ（ＴＸ）のタイムテーブルＴＢＬを更新して送信プロセッサＰＵ（ＴＸ）．ＰＥに配付する。
【００３４】
ステップＳ１２０８においては、ステップＳ１２０２と同様に、送信プロセッサＰＵ（ＴＸ）．ＰＥは自プロセッサユニットＰＵの監視プロセッサＰＵ（ＴＸ）．ＳＶＰから配付された更新タイムテーブルＴＢＬを受信し、更新タイムテーブルＴＢＬの内容を解析する。
ステップＳ１２０９においては、送信プロセッサＰＵ（ＴＸ）．ＰＥはデータ送信に復帰する。そしてステップＳ１２１０において、受信プロセッサＰＵ（ＲＸ）．ＰＥは送信プロセッサＰＵ（ＴＸ）．ＰＥから送信された更新後のタイムテーブルＴＢＬに基づいてデータを受信する。
【００３５】
図１３は図１２のステップＳ１２０１のプロセッサユニット構成情報生成と収集の詳細を示すフロー図である。ステップＳ１３０１は自プロセッサユニットＰＵに格納されるプロセッサＰＥの数の最大値（ＰＥ＿ＭＡＸ）を０に設定する。ステップＳ１３０２およびステップＳ１３０３は、自身が属するプロセッサユニットＰＵの監視プロセッサＳＶＰの識別番号をもとに、自プロセッサユニットＰＵに格納されるプロセッサＰＥを検索し、まだ見つかっていないプロセッサＰＥがあれば、プロセッサＰＥの最大値（ＰＥ＿ＭＡＸ）をインクリメントする。ステップＳ１３０４は検出されたプロセッサＰＥにＩＰアドレスを付与する。
【００３６】
図１４は図１２のステップＳ１２０５の詳細を示す受信遅延検出から通知のフロー図である。ステップＳ１４０１は現在時刻を取得する。ステップＳ１４０２は送信されてきたデータの受信を開始する。ステップＳ１４０３はデータの受信が終了したら現在時刻を取得する。ステップＳ１４０４はステップＳ１４０１及びステップＳ１４０３で取得した現在時刻をもとに、データ受信中に経過した時間（ＲＸ＿ＳＰＥＮＤ）を算出する。ステップＳ１４０５は経過時間（ＲＸ＿ＳＰＥＮＤ）がタイムテーブルＴＢＬの１ステージ実行時間ＳＴＧ＿ＬＥＮの値より大きければ（ＹＥＳ）遅延が発生するとして検出する。ステップＳ１４０６は、遅延が検出された場合に自身が属するプロセッサユニットＰＵの監視プロセッサＳＶＰに通知する。
【００３７】
図１５は図１２のステップＳ１２０６の詳細を示す受信遅延通知受信から監視プロセッサグループ内調整のフロー図で、監視プロセッサＰＵ（ＲＸ）．ＳＶＰの視点で記述したものである。ステップＳ１５０１は監視プロセッサＰＵ（ＲＸ）．ＳＶＰが受信プロセッサＰＵ（ＲＸ）．ＰＥから送られた遅延検出通知を受信する。ステップＳ１５０２は監視プロセッサＰＵ（ＲＸ）．ＳＶＰに保持されているネットワーク構成情報を取得する。ステップＳ１５０３は取得したネットワーク構成情報を検索して、受信プロセッサＰＵ（ＲＸ）．ＰＥにデータを送信している送信プロセッサＰＵ（ＴＸ）．ＰＥを特定する。ステップＳ１５０４は送信プロセッサＰＵ（ＴＸ）．ＰＥの検索の終了条件である。ステップＳ１５０５は特定された送信プロセッサＰＵ（ＴＸ）．ＰＥをネットワークＳＶＧ経由で自身および他の監視プロセッサＳＶＰに通知する。
【００３８】
図１６は図１２のステップＳ１２０７の詳細を示すプロセッサユニット構成情報の取得と更新タイムテーブルの配付のフロー図である。ステップＳ１６０１は、送信プロセッサＰＵ（ＴＸ）．ＰＥが属するプロセッサユニットＰＵの監視プロセッサＰＵ（ＴＸ）．ＳＶＰは、受信プロセッサＰＵ（ＲＸ）．ＰＥが属するプロセッサユニットＰＵの監視プロセッサＰＵ（ＲＸ）．ＳＶＰからネットワークＳＶＧ経由で遅延発生通知と、受信プロセッサＰＵ（ＲＸ）．ＰＥが属するプロセッサユニットの構成情報を受信する。
【００３９】
ステップＳ１６０２は、監視プロセッサＰＵ（ＴＸ）．ＳＶＰは受信したプロセッサユニット構成情報から監視プロセッサＰＵ（ＴＸ）．ＳＶＰの識別番号ＩＤと、プロセッサユニットＰＵに含まれる受信プロセッサの最大数を取得する。ステップＳ１６０３は、取得した監視プロセッサＰＵ（ＴＸ）．ＳＶＰの識別番号ＩＤが、システムに含まれる監視プロセッサＳＶＰの最大値よりも大きければ（ＹＥＳ）ば次のステップＳ１６０５に進む。ステップＳ１６０４は、監視プロセッサＰＵ（ＴＸ）．ＳＶＰの識別番号ＩＤが、システムに含まれる監視プロセッサＳＶＰの最大値よりも小さければ（ＮＯ）、プロセッサユニット構成情報から受信プロセッサＰＥのＩＰアドレスを取得する。
ステップＳ１６０５は、タイムテーブルＴＢＬを更新し、ステップＳ１６０６で更新したタイムテーブルＴＢＬを各送信プロセッサＰＥに配付する。
【００４０】
以上のようにこの発明は、受信プロセッサＰＥで遅延が検出されると、受信プロセッサＰＥが属する監視プロセッサＳＶＰに通知し、監視プロセッサＳＶＰはネットワーク構成情報を元に受信プロセッサＰＥにデータ送信している送信プロセッサＰＥを特定する。こうして送信プロセッサＰＥを特定した情報と遅延検出通知を送信プロセッサＰＥが属する監視プロセッサＳＶＰに送信し、送信プロセッサＰＥが属する監視プロセッサＳＶＰはタイムテーブルを更新して再度配付するようにしているから、送信プロセッサＰＥの特定が安価な構成で簡単に行える。
【図面の簡単な説明】
【００４１】
【図１】この発明の実施の形態１におけるプロセッサ間通信制御装置のシステム構成を示す図である。
【図２】は図１に示すプロセッサユニットを送信側プロセッサと受信側プロセッサで表した構成図である。
【図３】は図２に示す送信プロセッサの構成図である。
【図４】は図２に示す受信プロセッサの構成図である。
【図５】この発明の実施の形態１におけるプロセッサ間通信制御装置に設けられる監視プロセッサの構成図である。
【図６】はこの発明の実施の形態１に設けられるプロセッサの属性情報の例を示す図である。
【図７】はこの発明の実施の形態１に設けられるプロセッサユニット構成情報の例を示す図である。
【図８】はこの発明の実施の形態１に設けられるネットワーク構成情報の例を示す図である。
【図９】はこの発明の実施の形態１におけるタイムテーブルの例を示す図である。
【図１０】はこの発明の実施の形態１における受信プロセッサから監視プロセッサに送付される遅延通知パケットの例を示す図である。
【図１１】はこの発明の実施の形態１における信号処理の機能ブロック図である。
【図１２】はこの発明の実施の形態１におけるプロセッサ間通信制御装置の動作フローを示す図である。
【図１３】はこの発明の実施の形態１におけるプロセッサユニット構成情報生成と収集のフロー図である。
【図１４】はこの発明の実施の形態１における受信遅延検出から通知のフロー図である。
【図１５】はこの発明の実施の形態１における受信遅延通知受信から監視プロセッサグループ内調整のフロー図である。
【図１６】はこの発明の実施の形態１におけるプロセッサユニット構成情報の取得と更新タイムテーブルの配付のフロー図である。
【符号の説明】
【００４２】
１〜５：プロセッサＰＥ                ６：監視プロセッサＳＶＰ
７：プロセッサユニットバス            ８：プロセッサユニットＰＵ
９：監視プロセッサ用ネットワークハブ  １０：プロセッサ用ネットワークハブ
１１：監視プロセッサ用ネットワークＳＶＧ  １２：プロセッサ用ネットワークＰＥＮ
１３：データ供給装置
３１：データ生成部                    ３２：データ送信部
３３：タイムテーブル受信部            ３４：タイムテーブル解析部
４１：ＰＥＮインタフェース            ４２：データ受信部
４３：データ処理部                    ４４：タイムテーブル受信部
４５：タイムテーブル解析部            ４６：遅延検出部
４７：ＳＶＰ通信部
５１：ＳＶＧインタフェース            ５２：ＰＥＮインタフェース
５３：プロセッサユニット構成情報生成・記憶部
５４：ネットワーク構成情報生成・記憶部
５５：タイムテーブルＴＢＬ生成部      ５６：タイムテーブルＴＢＬ更新部
５７：ログＬＯＧ生成部
６１：監視プロセッサの識別番号ＩＤ    ６２：プロセッサのＩＰアドレス
７１：ＰＵに格納されているＰＥの個数、
７２〜７７：ＰＵに格納されている各ＰＥのＩＰアドレス
７８：信号処理装置に含まれるＳＶＰの最大数
８１：自プロセッサユニットＰＵのプロセッサ識別番号
８２：プロセッサＰＥのＩＰアドレス    ８３：対向プロセッサのＩＰアドレス
８４：対向プロセッサが属するＰＵの監視プロセッサＳＶＰの識別番号
９１：ＴＢＬを実行するＰＥのＩＰアドレス  ９２：ＴＢＬに含まれるステージ数
９３：１ステージの実行時間          ９４ａ〜９４ｊ：各ステージで実行される処理
９５ａ〜９５ｊ：処理が通信である場合の通信相手のＩＰアドレス
１０１：受信遅延発生ステージ        １００：信号処理装置
１１１：データ分配プロセッサ        １１２〜１１４：送信プロセッサＰＥ（ＴＸ）
１１５：受信プロセッサＰＥ（ＲＸ）
ＰＵ（ＴＸ）：ＰＥ（ＴＸ）が格納されるプロセッサユニットＰＵ
ＰＵ（ＲＸ）：ＰＥ（ＲＸ）が格納されるプロセッサユニットＰＵ
ＰＵ（ＴＸ）．ＳＶＰ：送信プロセッサが属するあるＰＵの監視プロセッサＳＶＰ
ＰＵ（ＲＸ）．ＳＶＰ：受信プロセッサが属するあるＰＵの監視プロセッサＳＶＰ。
【図１】
0005123711.tif 000002
【図２】
0005123711.tif 000003
【図３】
0005123711.tif 000004
【図４】
0005123711.tif 000005
【図５】
0005123711.tif 000006
【図６】
0005123711.tif 000007
【図７】
0005123711.tif 000008
【図８】
0005123711.tif 000009
【図９】
0005123711.tif 000010
【図１０】
0005123711.tif 000011
【図１１】
0005123711.tif 000012
【図１２】
0005123711.tif 000013
【図１３】
0005123711.tif 000014
【図１４】
0005123711.tif 000015
【図１５】
0005123711.tif 000016
【図１６】
0005123711.tif 000017