(57)【特許請求の範囲】
【請求項１】
第１のブロックアドレスと関連付けられる未処理不揮発性第１のメモリセルに論理状態を書込むステップと、
書込むステップの間に不揮発性第２のメモリセルに熱的前処理を同時に適用するステップとを備え、第２のメモリセルは第１のブロックアドレスに応答して選択される第２のブロックアドレスと関連付けられる、方法。
【請求項２】
制御回路と、第１のブロックアドレスと関連付けられる未処理不揮発性第１のメモリセルと、第２のブロックアドレスと関連付けられる未処理第２の不揮発性メモリセルとを備える装置であって、制御回路は、第２のメモリセルに熱的前処理を同時に適用しながら第１のメモリセルに論理状態を書込むように構成され、第２のメモリセルは第１のブロックアドレスに応答して選択されて前記熱的前処理される、装置。
【請求項３】
第１および第２のメモリセルはメモリセルの行および列を備えるアレイに配置され、第１のメモリセルは第１の行および第１の列上に配設され、第２のメモリセルは異なる第２の行および異なる第２の列上に位置決めされる、請求項２に記載の装置。
【請求項４】
制御回路は、書込コマンドを受信して第１のブロックアドレスにある第１のメモリセルに論理状態を書込み、かつ第１のブロックアドレスを用いて第２のブロックアドレスを同定して第２のメモリセルに対するその後の書込コマンドの将来の受信を予測するようにさらに構成される、請求項２に記載の装置。
【請求項５】
第１のメモリセルは、第１のブロックアドレスを有し、かつ第１の複数の隣接するメモリセルを備える第１のアドレス指定可能メモリブロックの部分を形成し、制御回路は、第１の複数の隣接するメモリセルの各々への選択された論理状態の書込みを命令し、第２のメモリセルは、第２のブロックアドレスを有し、かつ第２の複数の隣接するメモリセルを備える第２のアドレス指定可能メモリブロックの部分を形成し、制御回路は、第２の複数の隣接するメモリセルの各々への熱的前処理電流の印加を命令する、請求項２に記載の装置。
【請求項６】
第１のメモリブロックはデータ記憶アレイの第１の行に沿って配置され、第２のメモリブロックはデータ記憶アレイの異なる第２の行に沿って配置される、請求項５に記載の装置。
【請求項７】
第１のブロックアドレスはブロックアドレスＮとして特徴付けられ、第２のブロックアドレスはブロックアドレスＮ＋１として特徴付けられる、請求項５に記載の装置。
【請求項８】
第１および第２のメモリセルはデータキャッシュ中のメモリセルとして特徴付けられ、第１のブロックアドレスはデータキャッシュの第１のキャッシュ線Ｎとして特徴付けられ、第２のブロックアドレスはデータキャッシュの第２のキャッシュ線Ｎ−１として特徴付けられる、請求項２に記載の装置。
【請求項９】
熱的前処理の結果、第２のメモリセルの温度が上昇し、制御回路は、第２のメモリセルが上昇した前記温度を保持する間、前記第２のメモリセルに熱的前処理を同時に適用した後に第２のメモリセルに第２の論理状態を書込むようにさらに構成される、請求項２に記載の装置。
【請求項１０】
予め定められた時間間隔の終わりに制御回路に指示を与えるタイミング機構をさらに備え、制御回路は、前記指示に応答して、第２のメモリセルに対する前記熱的前処理のさらなる適用を打ち切る、請求項２に記載の装置。
【請求項１１】
タイミング機構は、ＲＣ電圧減衰を用いて予め定められた時間間隔の終わりを示す抵抗−容量結合型（ＲＣ）回路を備える、請求項１０に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
背景
データ記憶デバイスは一般的に、高速かつ効率的な態様でデータを記憶し、検索するように動作する。いくつかの記憶デバイスは、個別のデータビットの記憶に固体メモリセルの半導体アレイを利用する。そのようなメモリセルは揮発性または不揮発性であり得る。
【背景技術】
【０００２】
揮発性メモリセルは一般的に、動作電力がデバイスに供給され続ける限りにのみメモリに記憶されたデータを保持する一方で、不揮発性メモリセルは一般的に、動作電力の印加がなくてもメモリ中のデータ記憶を保持する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
これらおよび他の種類のデータ記憶デバイスにおいて、特にメモリセルへのデータの書込に関してメモリセル動作の効率を高めることが望ましいことがしばしばある。
【課題を解決するための手段】
【０００４】
概要
本発明のさまざまな実施形態は、一般的に、熱的前処理を用いてスピン注入磁化反転型ランダムアクセスメモリ（ＳＴＲＡＭ）メモリセルなどの不揮発性メモリセルにデータを書込むための方法および装置に向けられている。
【０００５】
いくつかの実施形態に従うと、方法は一般的に、第１のブロックアドレスと関連付けられる未処理不揮発性第１のメモリセルに論理状態を書込むステップを備える。熱的前処理は、第１のブロックアドレスに応答して選択される第２のブロックアドレスと関連付けられる不揮発性第２のメモリセルに同時に適用される。
【０００６】
さらなる実施形態に従うと、装置は一般的に、制御回路と、第１のブロックアドレスと関連付けられる未処理不揮発性第１のメモリセルと、第２のブロックアドレスに関連付けられる未処理第２の不揮発性メモリセルとを備える。制御回路は、第２のメモリセルに熱的前処理を同時に適用しつつ第１のメモリセルに論理状態を書込むように構成され、第２のメモリセルは第１のブロックアドレスに応答して選択されて当該熱的前処理される。
【０００７】
以下の詳細な考察および添付の図面に鑑みて、本発明のさまざまな実施形態を特徴付けるこれらおよび他の特徴および利点を理解することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明のさまざまな実施形態に従って構築されかつ動作される例示的なデータ記憶デバイスの一般化された機能図である。
【図２】スピン注入磁化反転型ランダムアクセスメモリ（ＳＴＲＡＭ）メモリセルの磁性トンネル接合（ＭＴＪ）の例示的な構築を示す図である。
【図３】図２に構成されるようなＳＴＲＡＭメモリセルを用いる図１のアレイの部分の概略図である。
【図４】熱的前処理ダイオードを有する、図１のアレイの部分の別の概略図である。
【図５】本発明のさまざまな実施形態に従うタイミング回路の概略図である。
【図６】予測的熱的前処理ルーチンのフロー図である。
【図７】いくつかの実施形態に従うデータ書込動作において選択的にメモリセルを前処理するためのタイミング図である。
【図８】さらなる実施形態に従うデータ書込動作において選択的にメモリセルを前処理するためのタイミング図である。
【図９】連想記憶装置（ＣＡＭ）として構成される図１のデバイスのキャッシュメモリ構造のブロック図である。
【図１０】いくつかの実施形態に従う図９のＣＡＭのメモリセルを選択的に前処理するためのタイミング図である。
【図１１】いくつかの実施形態に従う図９のＣＡＭのメモリセルを選択的に前処理するためのタイミング図である。
【発明を実施するための形態】
【０００９】
詳細な説明
図１は、本発明のさまざまな実施形態を有利に実践することができる例示的な環境を図示する、データ記憶デバイス１００の機能ブロック図を提供する。デバイス１００は、最上位レベルコントローラ１０２と、インターフェイス（Ｉ／Ｆ）回路１０４と、不揮発性データ記憶アレイ１０６とを含む。Ｉ／Ｆ回路１０４は、コントローラ１０２の命令の下で動作してアレイ１０６とホストデバイス（図示せず）との間でユーザデータを転送する。いくつかの実施形態では、デバイスはソリッドステートドライブ（ＳＳＤ）として特徴付けられ、コントローラ１０２はプログラマブルマイクロコントローラであり、アレイ１０６は不揮発性メモリセル（ユニットセル）のアレイを備える。
【００１０】
アレイ１０６の例示的なメモリセル構築を図２に示す。図２のメモリセルは磁性トンネル接合（ＭＴＪ）１１０を有するスピン注入磁化反転型ランダムアクセスメモリ（ＳＴＲＡＭ）構成を有するが、他のセル構成を用いることができる。ＭＴＪ１１０は、固定されたレファレンス層１１２と、介在するトンネル（バリア）層１１６によって分離されるプログラマブルフリー層１１４（記録層）とを含む。
【００１１】
レファレンス層１１４は、図２に示される関連の矢印で示されるような選択された方向への固定された磁化の向きを有する。この固定された磁化の向きは、別個の磁石（図示せず）へのピニングを介してなど、多数のやり方で確立できる。フリー層１１４は、レファレンス層１１４の選択された方向に平行（実線の矢印）または逆平行（点線の矢印）であり得る選択的にプログラム可能な磁性の向きを有する。
【００１２】
フリー層１１４の磁化がレファレンス層１１２の磁化と実質的に同じ方向（平行）に向いている場合は、ＭＴＪ１１０の低抵抗状態が達成される。ＭＴＪ１１０を平行な低抵抗状態に向けるため、レファレンス層１１２の磁化方向がフリー層１１４の磁性の向きを設定するように書込電流がＭＴＪ１１０を通過する。電子は電流の方向と反対方向に流れるので、書込電流の方向がフリー層１１４からレファレンス層１１２へ通り、電子がレファレンス層１１２からフリー層１１４に移動する。
【００１３】
ＭＴＪ１１０の高抵抗状態は、フリー層１１４の磁化方向がレファレンス層１１２と実質的に反対の逆平行の向きで確立される。ＭＴＪ１１０を逆平行の抵抗状態に向けるには、スピン偏極電子が反対方向にフリー層１１４に流れ込むように書込電流がレファレンス層１１２からフリー層１１４へＭＴＪ１１０を通過する。
【００１４】
ＭＴＪのプログラマブル抵抗の各々に対して異なる論理状態が割当てられる。いくつかの実施形態では、低抵抗平行状態は論理０を表わすのに用いられ、高抵抗逆平行状態は論理１を表わすのに用いられる。ＭＴＪが複数のビットを記憶するように構成される場合、付加的なプログラム状態を用いることができる。たとえば、プログラムされた抵抗Ｒ１＜Ｒ２＜Ｒ３＜Ｒ４を、それぞれマルチビット値「００」、「０１」、「１０」、および「１１」を記憶するのに用いることができる。
【００１５】
図３は、不揮発性メモリセル１２０を有する、図１のアレイ１０６の部分を示す。各メモリセル１２０は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として特徴付けられる、スイッチングデバイス１２２に結合される、図２に記載されるようなＭＴＪ１１０を含む。セル１２０は、ワード線ＷＬ１２４をアサートして関連のセルトランジスタ１２２をドレイン−ソース導通状態にすることによって個別にアクセスされる。
【００１６】
プログラミング（書込）電流は、それぞれ書込電流ドライバ１２６、１２８によって生成される。書込電流は、ビット線ＢＬ１３０とソース線ＳＬ１３２との間を通過して、選択されたＭＴＪ１１０を所望のプログラム状態にプログラミングする。選択されたセル１２０のプログラム状態を後で読出すため、関連のＷＬ１２４がアサートされ、読出電流が読出電流ドライバ（別個に図示せず）を通され、セル１１０両端の電圧降下を確立する。この電圧降下はセンス増幅器１３４によって検知され、入力参照電圧ＶREFと比較される。センス増幅器１３４の出力状態（たとえば、ハイ、ロー）は、選択されたセル１１０のＭＴＪ１２０のプログラム状態を示す。
【００１７】
ＭＴＪ１２０のプログラム状態を切換える、特に逆平行（高抵抗）状態に切換えるには、プログラミング電流の大きさが大きいものである必要があり得る。これは、比較的大きなセルトランジスタ１２２の使用を要する可能性があり、このことは達成可能なメモリアレイ密度を限定してしまう。大きなプログラミング電流を使用すると、アレイの動的電力消費もより高くなる結果になり得、コストの高いオンチップ電力供給システムを要し得る。
【００１８】
１２０などのＳＴＲＡＭ  ＭＴＪのためのスイッチング電流を以下のように表わすことができる。
【００１９】
【数１】
0005358734.tif 000002
【００２０】
式中、Ｊはスイッチング電流密度であり、Ｊcは０Ｋでの臨界スイッチング電流密度であり、Ｅは磁性切換のためのエネルギ障壁であり、τはスイッチング時間であり、τ0は熱的スイッチングのための試行時間であり、ＴはＫでの温度である。スイッチング電流の低減は、駆動パルス幅τの持続時間を増大させることによって吸収可能であるが、このことは全体的なデータスループットレートを低減する可能性がある。
【００２１】
スイッチング電流要件を減じる別のやり方は、スイッチングイベントの前にＭＴＪの熱的前処理または局所化加熱によってＭＴＪの温度Ｔを上昇させることである。しかしながら、多数のセルに対して熱的前処理を大規模に適用すると全体的な電力要件が増大してしまう可能性があり、結果的に、実際には書込みされない多くのセルの加熱が行なわれてしまうかもしれない。
【００２２】
したがって、本発明のさまざまな実施形態は一般的に、不揮発性アレイ中のメモリセルの確率的（予測的）熱的前処理を提供することに向けられる。以下に説明するように、書込動作を受ける第１のメモリセルのアドレスを用いて、近い将来に書込動作を受け得る第２のメモリセルの次のアドレスを予測する。熱的前処理は、第１のメモリセルへの状態の書込と同時に第２のメモリセルに適用される。
【００２３】
このように、第２のメモリセルが後で書込動作を受ける場合、第２のメモリセルに対する書込動作は熱的に補助される。すなわち、書込動作は第２のメモリセルが上昇した温度にある間に行なわれ、これによりプログラム状態を切換えるのに要するスイッチング電流の大きさが小さくなる。
【００２４】
第２のメモリセルのアドレスを用いて、熱的に前処理される第３のメモリセルに対する書込動作を予測することができ、以降も同様である。いくつかの実施形態では、この態様で熱的前処理を用いると、電流要件および書込電流パルス幅の両者を低減することができ、これはデータスループットレートの向上および減少した電力消費に繋がる。
【００２５】
予測的熱的前処理は、書込データが受信されたメモリセルのアドレスに基づき得る。いくつかの実施形態では、アドレスがＮである選択された論理データブロックのセルに対する書込コマンドの結果、近い将来ブロックＮ，Ｎ＋１，Ｎ＋２…に順次書込みされ得る順次書込動作が進行するという推論的予測に基づき、データブロックＮ＋１中のセルに対する前処理の適用がなされる可能性がある。
【００２６】
論理データブロックＮ，Ｎ＋１，Ｎ＋２…は、ホストレベル論理ブロックアドレス（ＬＢＡ）と関連付けられるデータ（たとえば５１２バイトのユーザデータ）のアドレス指定可能セクタなどのメモリセルの任意の好適なグループ分けであり得る。データブロックは、３２ＫＢメモリユニット中の１０２４バイトのデータ（３２行×８１９２列など）または同じ行のメモリセルの部分などのアレイ中のメモリセルの行を構成し得る。データブロックは個別のセルとしても規定することができる。
【００２７】
前処理されたセルは１つ以上のアレイ内の任意の選択された場所に位置することができ、前処理を受けなかった書込みセル（すなわち、「未処理」または「非前処理」セル）の初期の組に必ずしも隣接しているわけではないかもしれない。確率的に前処理されているメモリセルの組は、連続した論理アドレス、異なるワード線の論理アドレス、または単一のワード線によって接続されるセルの数未満の多数の論理アドレスを有するメモリセルを備え得る。最初の書込みブロックＮは未処理であり、したがってより遅い速度および／またはより高い電流で書込まれるが、前処理されたブロックＮ＋１などの各々はその後、より高い速度および／またはより低い電流で書込まれ、その結果、全体的にデータ転送速度がより速くなり、電力消費がより小さくなる。
【００２８】
再び図３を参照して、熱的前処理は、第２（および後続の）メモリセルに比較的小さな駆動電流を印加することによってなど、多数のやり方で適用可能である。たとえば、図３の第１のＭＴＪ１１０への書込動作は、関連のＷＬの部分的アサートによってなど、第２のＭＴＪ１１０への比較的小さな電流の印加をトリガし得る。
【００２９】
これに代えて、熱的前処理は、選択されるとＭＴＪ１１０の温度を上昇させるように構成されるさまざまな構成要素を利用することができる。図４は、さらなる実施形態に従う図１のメモリアレイ１０６の部分のための構成を示す。図４の回路構成は図３に記載のものとほぼ同様であり、同じ参照番号を同様の構成要素に用いている。
【００３０】
図４では、ダイオード１３６などの熱的補助機構がそれぞれのＭＴＪ１１０に結合され、書込動作の前のそれに対する加熱電流の印加を容易にする。ダイオード１３６は、ツェナーダイオード、ショットキーダイオード、およびエサキダイオードなどの、しかしこれらに限定されない任意の数の好適な形態を取ることができる。選択されたＭＴＪ１１０が前処理候補として同定される場合、好適な源（図示せず）によって低レベルの電流がダイオードを通してセル１２０に供給され、ＭＴＪ１１０の局所化加熱を与える。
【００３１】
多数の異なる方策を実現して熱的前処理を適用する範囲を限定することができる。いくつかの実施形態では、システムが外部信号を生成して熱処理シーケンスを終了することができる。図１の１０２などのコントローラは、書込コマンドおよび関連の書込データがホストから受信されるたびに先取り前処理シーケンスを維持する熱的前処理アルゴリズム（ＴＰＡ）１３８を実現することができる。
【００３２】
たとえば、書込データの各受信ブロック毎に、コントローラ１０２は、アレイ１０６に対して、熱的前処理されるべきいくつかの選択された数の付加的な連続したブロックを同定することができ、このことはホストからそれ以上書込コマンドが受信されなくなるまで継続する。コントローラ１０２は書込動作が終了することをアレイ１０６にさらに信号で知らせることができ、これによりいずれの進行中の前処理動作も終了する。
【００３３】
代替的な実施形態では、タイミング制御のために、図１のカウンタ回路１４０で示されるものなどのようなカウンタを各メモリブロック（または複数の隣接するメモリブロック）毎に追加することができる。書込コマンドの継続した受信によりタイマを再始動させることができる、または新しいタイマを用いてカウントを開始することができる。多数のカウントされたクロックサイクルが予め定められた経過時間しきい値に達すると、適用された熱的補助を除去することができる。
【００３４】
図１のアレイ１０６中のタイミング回路１４２を介して別のタイミング制御機構を実現可能である。図５に示されるように、いくつかの実施形態では、タイミング回路１４２は、ＲＣ遅延による電圧放電を検出するように一般的に動作し、減衰するＲＣ電圧が予め定められたしきい値に達すると熱的前処理のそれ以上の適用を終了するＲＣベースの回路として特徴付けられ得る。
【００３５】
図５のタイミング回路１４２は減衰回路１４４とレベル変換器１４６とを含む。インバータ１４８はそれぞれの減衰回路１４４とレベル変換器１４６との間に結合される。減衰回路１４４は、トランジスタ１５０、１５２と、コンデンサ１５４とを含む。コンデンサ１５４は、レール電圧（この場合１．５Ｖ）およびワード線ＷＬ１５６に関連して電圧ＶCAPを蓄積する。放電線１５８は、ＶDISCHARGE入力を介した接地１６０へのＶCAP電圧のＲＣ放電を容易にする。
【００３６】
レベル変換器１４６は、トランジスタ１６２、１６４、１６６および１６８と、レール電圧１．０Ｖと−１．０Ｖとの間に示されるように交差接続されたインバータ１７０とを含む。コンデンサ１５４に蓄積された電圧ＶCAPがインバータ１５０のしきい値入力を一旦下回ると、経路１７２上の出力の変化がプレチャージ動作の終了を信号で知らせる。本明細書中で企図されるようなこれらおよび他の関連のタイミング機構において経過時間間隔を予め規定することができ、データが書込まれていないあらゆる前処理されたセルの時間間隔の終わりに前処理が終了されることが認められる。これは電力消費を低減するようにさらに働く。というのも、不要な前処理電流の発生を低減することができるからである。
【００３７】
図６は、さまざまな実施形態に従って実行されるステップを一般的に図示する、予測的熱的前処理ルーチン１８０を記載する。図６のルーチンは、図１のコントローラ１０２などの好適な制御回路によって実行されることが企図される。ステップ１８２で、書込コマンドは、図１の１００などのデバイスによって受信され、選択されたブロックアドレスにある選択されたブロックにある１０６などのアレイにデータを書込む。デバイスは、ステップ１８４で書込コマンドを実行し、選択されたブロックアドレスを同時に用いて、近い将来書込動作を受けるかもしれない後続のブロックアドレス（または複数のアドレス）を同定するように進める、ステップ１８６。デバイスは、ステップ１８４で選択されたブロックに書込む間に、ステップ１８８で、後続のブロックアドレス（または複数のアドレス）に熱的前処理を同時に適用するように進める。
【００３８】
決定ステップ１８８は、付加的な書込コマンドがホストによって受信されたか否かを判断する。このコマンドは、後続のブロックアドレスまたは何らかの他のブロックアドレスに対するものであり得る。そうである場合、ルーチンはステップ１９０に移ってもよく、ここで、付加的な書込コマンドは、「選択されたブロックアドレス」にある「選択されたブロック」として扱われ、示されるようにフローが戻る。ルーチンは、付加的な書込コマンドが受信されなくなるまでこのように継続し、この時点でそれ以上の前処理が終了される、ステップ１９２。
【００３９】
図７は、いくつかの実施形態に従うアレイ中の予測的前処理のための、図６のルーチン１８０に対応するタイミングシーケンスを与える。第１のメモリブロックＮにデータを書込む際、熱的前処理は次のメモリブロックＮ＋１およびＮ＋２に同時に適用される。ブロックＮ＋１へのその後の書込動作の結果、ブロックＮ＋２の継続した前処理＋後続のブロックＮ＋３の同時の前処理が行なわれ、以降も同様である。この処理は必要に応じて継続するまたはタイムアウトになり得る。
【００４０】
図８は代替的なタイミングシーケンスを示す。第１のメモリブロックＮへの書込動作の結果、選択された範囲のブロックＮ＋１、Ｎ＋２およびＮ＋３に予測的熱的前処理が適用される。熱的処理は、書込動作がこれらのブロックの各々に対して実行されるまたはタイムアウト条件が宣言されるまで、これらのブロックの各々に適用されたままとなる。
【００４１】
なお、これらの他のブロックに対するその後の書込の実行はさらなる前処理の作業をトリガするわけではなく、たとえば、前処理されたブロックＮ＋１、Ｎ＋２またはＮ＋３への書込は、ブロックＮ＋４、Ｎ＋５などのさらなる前処理をトリガするように働かないことが留意される。むしろ、設定されたブロックの範囲はまず初期未処理ブロックアドレスに基づいて前処理され、これらのブロックに対して書込が実行されるか、または適切なタイムアウト期間の終わりに前処理が終了する。前処理を経た所与のブロックへの実際の書込は、そのブロックのさらなる前処理を終了させるように働いてもよい。しかしながら、特に複数の更新された書込が予期される（または検出される）場合は、そのようなことが必ずしも要件とされるわけではない。
【００４２】
図８の異なるブロックＸへの新たな書込コマンドの受信の結果、同様に、ブロックＸ＋１、Ｘ＋２、およびＸ＋３にデータが書込まれるまたはタイムアウト条件が宣言されるまで、これらに対して連続した熱的前処理が適用される。
【００４３】
メモリアレイ中への順次書込は、予期される増分していく書込シーケンス（たとえば、ブロックＮ，Ｎ＋１，Ｎ＋２，Ｎ＋３…）にしばしば基づくことが企図される一方で、上記方策は他の条件に適合可能であることが認められる。ブロックアドレスが減少していくシーケンス（たとえば、ブロックＮ、Ｎ−１，Ｎ−２，Ｎ−３）が検出されてもよく、その結果、ブロックの予測的前処理はアドレスが減少していく方向に行なわれる。順番になっていない書込コマンドを受信すると、所与の範囲内の関連のブロックの十分な時間的および空間的局所性を考慮して、その範囲内の他のブロックへの予測的前処理が選択される結果となり得る。
【００４４】
デバイス１００が維持するファイル割当テーブル（ＦＡＴ）または他のデータ構造は、さもなければ非ローカルなアドレスを有するブロックのための論理関連性情報を与えてもよい。たとえば、所与のデータ構造は、ブロックＮ、Ｎ＋２、Ｎ＋６、Ｎ＋１７などのブロックのグルーピングのより高レベルの関連性を与えてもよい。このように、たとえばＮ＋２などのグループ内の選択されたブロックに対する書込動作は、そのようなデータ構造（たとえば、ブロックＮ、Ｎ＋６、Ｎ＋１７…）によって同定されるような他のアドレスにある他のブロックについての前処理決定をもたらし得る。
【００４５】
以上の考察は１０６などのメモリアレイ中のセルに対する予測的書込前処理の適用を企図したが、そのような前処理はキャッシュなどの他の種類のメモリ構造中のセルに容易に適用可能である。認められるように、１００などのデバイスはそのようなキャッシュを利用して、ホストとアレイ１０６との間の転送の際にデータの中間記憶を提供することができる。
【００４６】
１つのそのようなキャッシュはＩ／Ｆ１０４中のデータバッファであり得、これは、アレイ１０６への符号化および記憶を待っている入力ユーザデータを一時的に記憶し、ホストへの転送を待っているアレイから検索されたリードバックデータを記憶する。局所化キャッシュは、Ｌ１、Ｌ２および／またはＬ３キャッシュなどのコントローラレベルに設けられて、データおよび／またはプログラミング命令もしくはステータスデータなどの情報を制御してもよい。
【００４７】
図９は、連想記憶装置（ＣＡＭ）構成を有する連想記憶２００（キャッシュ）の機能的表示を与える。ＣＡＭベースの連想記憶は、コンピュータシステムキャッシュ、ネットワークルータ、およびさまざまな埋込アプリケーションなどの多数の適用例における広範な使用を見出した。
【００４８】
キャッシュ２００は、各々がインデックスフィールド２０２およびワードデータフィールド２０４を有する多数のキャッシュ線（行）を有するように配置される。インデックスフィールド２０２は、フィールド２０４中の関連のワードデータの識別子として働くタグデータを記憶する。タグデータは任意の数の所望の形態を取ることができ、（アレイ１０６などのメモリ中の別の場所のブロックアドレスなどの）ワードデータの何らかの他のアドレスと関連付けられるマルチビット値として表現することができる。
【００４９】
キャッシュ２００は一般的に、それぞれのインデックスフィールド２０２中のタグデータと迅速に比較される入力サーチデータを証明することによって、データ検索動作の際にアクセスされる。一致が見つかると、関連のワードデータフィールド２０４から対応のワードデータが出力される。キャッシュ２００のサイズおよび配置に依存して、単一のクロックサイクルにわたってサーチを実行することができ、ＣＡＭ構造を多くの他のハードウェアまたはソフトウェアベースのサーチシステムよりも高速にする。
【００５０】
２００などのキャッシュ中のデータにはしばしば、データが記憶されるキャッシュ中の場所に対する時間的局所性が与えられる。これは、データが与えられたシーケンスに関連して、データがキャッシュ内で順に順序付けられ得るからである。さらに、複数のデータ行は、負荷要件に依存して、データ群がキャッシュに移動されるのと同時にキャッシュされてもよい。このように、特定的なキャッシュ線に対する書込動作の後に、近い将来、書込まれたキャッシュ線に先行するおよび／またはその後続のキャッシュ線に対してその後の書込動作が行なわれてもよい。
【００５１】
図１０のタイミング図に従って、２００などのキャッシュに前処理を適用可能である。図１０では、書込コマンドが実行され、選択されたワードデータ線２０４に新たなデータが書込まれる。これらのデータは、本明細書中ではアドレスＮと称される関連のブロックアドレスを有する。アドレスＮは、局所化キャッシュアドレス（たとえばインデックスフィールド２０２を介した行インジケータ）であってもよく、または、ホストレベルのＬＢＡ、アレイレベルの行ブロックアドレスなどのグローバルブロックアドレスであってもよい。
【００５２】
図１０では、キャッシュ２００中のブロックＮへのデータの書込の結果、ブロックＮのアドレスに先行するおよびそれに引き続くブロック、すなわちブロックＮ−２、Ｎ−１、Ｎ＋１、およびＮ＋２に対する予測的熱的前処理動作が同時に行なわれる。非対称範囲（たとえばブロックＮ−３からＮ＋４など）を含む他の範囲を用いることができる。キャッシュ２００へのデータの書込の結果、アレイ１０６の場合のように、既存のデータの上書きが行なわれてもよいことが認められる。
【００５３】
ブロックＮ−２に対するデータのその後の書込はブロックＮ−３の同時前処理を開始させ、ブロックＮ＋２に対するデータのその後の書込はブロックＮ＋３の前処理を開始させる。以前のように、書込まれた第１のブロック（ブロックＮ）は未処理であり、したがってよりゆっくりである、および／またはより高い書込電流を要するが、前処理により前処理ブロックのその後の書込効率がより高くなる。図１、図４、および図５中の以上で論じたさまざまな機構１３８、１４０、および／または１４２などの好適なタイミング機構を用いて、書込動作が一旦停止するとさらなる前処理の作業を止める。
【００５４】
図１１は、２００などのキャッシュにデータを書込むための代替的なタイミングシーケンスを与える。図１１で、未処理ブロックＮに対する初期の書込の結果、ブロックＮ−３からＮ＋３のより大きな範囲の前処理が行なわれる。しかしながら、これらの他のブロックへのその後の書込は、それ以上の前処理の作業をトリガしない。以前のように、前処理は能動的に終了されるまで継続する。
【００５５】
当業者には認められ得るように、本明細書中に図示されるさまざまな実施形態は、前処理されたメモリセルに対するデータの書込によるメモリセル効率および精度の両者において利点を与える。将来の書込動作の予測に基づいて前処理されるべきセルのみを賢明に選択することにより、実質的な電力および時間の節約を経験することができる。タイミング機構を用いることにより、変化するデータ負荷条件に応答してそれ以上の前処理を終了するやり方を設けることによって、電力および時間の節約がさらに与えられる。本明細書中で論じたさまざまな実施形態は数多くの潜在的な適用例を有し、ある分野の電子媒体またはデータ記憶デバイスの種類に限定されるものではない。
【００５６】
添付の請求項の目的のため、「同時に」という用語などは、そのような動作が個別に異なる時間に開始または終了したとしても、時間的に重なる動作を記載する上記考察と矛盾しないと解釈される。「未処理」という用語などは、メモリセルへの書込動作直前に熱的前処理が適用されていないメモリセルを記載する上記考察と矛盾しないと解釈される。
【００５７】
以上の説明において、本発明のさまざまな実施形態の数多くの特性および利点を発明のさまざまな実施形態の構造および機能の詳細とともに述べたが、この詳細な説明は例証のためのみのものであり、添付の請求項に表現される用語の広い一般的な意味によって示される全範囲に、詳細、特に本発明の原則の範囲内の部品の構造および配置の点で変更がなされてもよいことを理解すべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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