(57)【特許請求の範囲】
【請求項１】
基板上の第１絶縁膜の上にフローティングゲート用の第１導電体膜を形成した後、前記基板において第１方向に延伸する素子分離絶縁膜を形成する工程と、
前記第１導電体膜と前記素子分離絶縁膜との上に、前記第１方向に直角な第２方向に延伸する開口部を有する窒化膜を形成した後、前記開口部の側面の各々にサイドウォール状のスペーサー絶縁膜を形成する工程と、
前記スペーサー絶縁膜の間に第２導電体膜を形成した後、前記第２導電体膜の上に第２絶縁膜を形成する工程と、
前記窒化膜を除去して前記素子分離絶縁膜の上面を露出し、前記素子分離絶縁膜の上面を前記第１導電体膜の上面よりも低くなるようにエッチングする工程と、
前記第２絶縁膜と前記スペーサー絶縁膜とをマスクにして前記第１導電体膜を選択的に除去してフローティングゲートを形成する工程と
を具備する
不揮発性半導体記憶装置の製造方法。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置の製造方法において、
前記素子分離絶縁膜の上面は、
前記第１導電体膜の下面と前記第１導電体膜の上面との間の半分よりも低くなるまでエッチングされる
不揮発性半導体記憶装置の製造方法。
【請求項３】
請求項１又は２に記載の不揮発性半導体記憶装置の製造方法において、
前記第２絶縁膜は、
前記基板と前記第１絶縁膜との界面を含む基準平面から、エッチングされる前の前記素子分離絶縁膜の上面まで、の膜厚に相当する厚さ以上で形成される
不揮発性半導体記憶装置の製造方法。
【請求項４】
請求項１から３の何れか１項に記載の不揮発性半導体装置の製造方法において、
前記エッチングする工程は、
前記スペーサー絶縁膜に接する窒化物を残すように前記窒化膜を除去して窒化物サイドウォールを形成する工程と、
前記スペーサー絶縁膜にサイドエッチングが生じないように、前記窒化物サイドウォールによって保護しつつ、前記素子分離絶縁膜の上面を、前記第１導電体膜の上面よりも低くなるようにエッチングする工程を含む
不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
電源を切った場合においても記憶内容が消えないという特性を有する不揮発性半導体記憶装置として、スプリットゲート型不揮発性半導体記憶装置が知られている（例えば、特許文献１参照）。図１は、上記特許文献１（米国特許第６５２５３７１Ｂ２号明細書）に記載のスプリットゲート型の不揮発性半導体記憶装置（以下、スプリットゲート型不揮発性メモリと呼ぶ。）の構成を示す断面図である。特許文献１に記載のスプリットゲート型不揮発性メモリには、複数の記憶素子（以下、スプリットゲート型不揮発性メモリセル１０１と呼ぶ。）が構成されている。
【０００３】
図１に示されているように、スプリットゲート型不揮発性メモリセル１０１は、第１ソース／ドレイン拡散層１０３と第２ソース／ドレイン拡散層１０４とを備えている。第１ソース／ドレイン拡散層１０３と第２ソース／ドレイン拡散層１０４は、基板１０２に形成されている。また、スプリットゲート型不揮発性メモリセル１０１は、フローティングゲート１０５とコントロールゲート１０６とを備えている。フローティングゲート１０５は、ゲート酸化膜１０７を介して基板１０２の上層に構成されている。また、コントロールゲート１０６は、トンネル酸化膜１０８を介して基板１０２の上層に構成されている。さらに、フローティングゲート１０５とコントロールゲート１０６との間にはトンネル酸化膜１０８が構成されている。第１ソース／ドレイン拡散層１０３の上には、ソースプラグ１０９が構成されている。フローティングゲート１０５には、鋭角部が構成されている。また、フローティングゲート１０５の上には、スペーサー１１１が構成されている。
【０００４】
図２は、特許文献１に記載のスプリットゲート型不揮発性メモリの構成を示す平面図である。図２に示されているように、スプリットゲート型不揮発性メモリは、ＳＴＩ（Shallow  Trench  Isolation）１２０によって複数の素子を分離している。また、スプリットゲート型不揮発性メモリセル１０１は、ＳＴＩ１２０が形成されている方向と直角な方向に延伸する第１ソース／ドレイン拡散層１０３（図２におけるソースプラグ１０９の下層部分）が構成されている。また、第２ソース／ドレイン拡散層１０４も、第１ソース／ドレイン拡散層１０３と同様に、ＳＴＩ１２０が形成される方向とは直角な方向に構成されている。
【０００５】
【特許文献１】米国特許６５２５３７１Ｂ２
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このスプリットゲート型不揮発性メモリセル１０１は、トリプルセルフアライン技術を用いて製造されている。スプリットゲート型不揮発性メモリセル１０１の製造におけるトリプルセルフアライン技術では、ＳＴＩ（Shallow  Trench  Isolation）１２０は、スプリットゲート型不揮発性メモリセル１０１を製造するときに実行される複数回のエッチングで、徐々に削り取られてしまう。したがって、従来のスプリットゲート型不揮発性メモリでは、基板表面に水平な面（以下、基準面と呼ぶ。）から所定の高さを有するＳＴＩを構成している。つまり、ＳＴＩ１２０での素子分離を適切に実現するために、製造工程に初期段階において、予めエッチングで削られる量を考慮した高さのＳＴＩ用絶縁膜を成膜している。これによって、複数回のエッチングで削られても、適切に素子を分離するＳＴＩを構成することが可能となっている。
【０００７】
スプリットゲート型不揮発性メモリセル１０１を製造する場合、第１ソース／ドレイン拡散層１０３の製造工程と第２ソース／ドレイン拡散層１０４の製造工程とでは、エッチング回数が異なっている。第１ソース／ドレイン拡散層１０３側に対して行われるエッチングの回数は、第２ソース／ドレイン拡散層１０４側に対して行われるエッチング回数よりも多い。したがって、第１ソース／ドレイン拡散層１０３側のＳＴＩ１２０と、第２ソース／ドレイン拡散層１０４側のＳＴＩ１２０とでは、基準面からの高さが異なっている。
【０００８】
スプリットゲート型不揮発性メモリセル１０１の製造工程には、導電体物質（例えば、フローティングゲート１０５となるポリシリコン膜）を選択的に除去する工程（以下、導電体除去工程と呼ぶ）が含まれている。その導電体除去工程において、第２ソース／ドレイン拡散層１０４側のＳＴＩ（Shallow  Trench  Isolation）１２０の高さ（形状）に起因して、導電体物質が残存してしまうことがある。この残存した導電体物質同士が接続されることによって、隣り合うスプリットゲート型不揮発性メモリセル１０１が短絡してしまうことがある。導電体除去工程において、適切に導電体を除去する技術が求められている。
【課題を解決するための手段】
【０００９】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
上記課題を解決するために、以下の製造方法で不揮発性半導体記憶装置（１）を製造する。まず、基板（４）上の第１絶縁膜（２１）の上にフローティングゲート用の第１導電体膜（２２）を形成した後、前記基板（４）において第１方向に延伸する素子分離絶縁膜（２）（３）を形成する。次に、前記第１導電体膜（２２）と前記素子分離絶縁膜（２）（３）との上に、前記第１方向に直角な第２方向に延伸する開口部（２６）を有する窒化膜（２５）を形成した後、前記開口部（２６）の側面の各々にサイドウォール状のスペーサー絶縁膜（１３）を形成する。
次に、前記スペーサー絶縁膜（１３）の間に第２導電体膜（９）を形成した後、前記第２導電体膜（９）の上に第２絶縁膜（２７）を形成する。次に、前記窒化膜（２５）を除去して前記素子分離絶縁膜（２）（３）の上面を露出し、前記素子分離絶縁膜（２）（３）の上面を前記第１導電体膜（２２）の上面よりも低くなるようにエッチングする。そして、前記第２絶縁膜（２７）と前記スペーサー絶縁膜（１３）とをマスクにして前記第１導電体膜（２２）を選択的に除去してフローティングゲート（８）を形成する。
【００１１】
不揮発性半導体記憶装置を製造する場合、まず、素子分離絶縁膜によって、基板の上の導電体材料（例えば、ポリシリコン膜）を分離している。その導電体材料は、所定の形状に加工された後、選択的に除去される。上述の製造方法では、その導電体材料を除去する前に、予め、その素子分離絶縁膜の膜厚を変更（薄く）している。素子分離絶縁膜の形状によっては、その側面に導電体材料が残留してしまうことがあるが、素子分離として作用していない部分を取り除いておくことで、導電体材料の残留を抑制する。
【発明の効果】
【００１２】
本発明によると、エッチングによってポリシリコン膜を除去するときに、除去しきれずに残留してしまうポリシリコンの量を減少させることができる。これによって、残留ポリシリコン同士が短絡し、隣り合うスプリットゲート型不揮発性メモリセルが短絡することを抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下に、図面を参照して、本発明を実施するための形態について説明を行う。図３は、本実施形態のスプリットゲート型不揮発性メモリ（以下、スプリットゲート型不揮発性半導体記憶装置１と呼ぶ）の構成を例示する平面図である。スプリットゲート型不揮発性半導体記憶装置１は、複数のメモリセルを備えている。複数のメモリセルの各々は、ビット線方向に延伸するＳＴＩ（Shallow  Trench  Isolation）によって分離されている。以下では、本発明の理解を容易にするために、第１素子分離絶縁膜２と第２素子分離絶縁膜３との間に備えられたスプリットゲート型不揮発性メモリセルに対応して説明を行う。
【００１４】
スプリットゲート型不揮発性半導体記憶装置１は、コントロールゲート７と、ソースプラグ９とを含んで構成されている。それらはワード線方向に延伸するように構成されている。スプリットゲート型不揮発性半導体記憶装置１は、第１ソース／ドレイン拡散層５を含んで構成されている。第１ソース／ドレイン拡散層５は、コンタクト１６に接続されている。コントロールゲート７とソースプラグ９との間には、トンネル絶縁膜１１と第１スペーサー絶縁膜１３が構成されている。また。コントロールゲート７の第１ソース／ドレイン拡散層５側の側面には、ＬＤＤサイドウォール１５が構成されている。
【００１５】
図４Ａは、本実施形態のスプリットゲート型不揮発性メモリセルの構成を例示する断面図である。図４Ａは、上述の図３のＡ−Ａを切断した断面の構成を簡略化して例示している。本実施形態のスプリットゲート型不揮発性メモリセルは、基板に発生したチャネルホットエレクトロンが、フローティングゲート注入されることで、書き込みが行われる。また、フローティングゲートからコントロールゲートに電子を引き抜くことでデータの消去を行っている。さらに、コントロールゲートに読み出し用の電圧を印加することで、メモリセルの状態（ＯＮ、ＯＦＦ）を検出している。
【００１６】
図４Ａを参照すると、本実施形態のスプリットゲート型不揮発性半導体記憶装置１には、二つのトランジスタ（第１スプリットゲート型不揮発性メモリセルと第２スプリットゲート型不揮発性メモリセル）が面対称に構成されている。本実施形態の第１スプリットゲート型不揮発性メモリセルおよび第２スプリットゲート型不揮発性メモリセルは、セルフアライン技術（マスクの位置あわせなしで加工できる技術。すでに基板上に形成されているパターンを用いて、そのパターンをマスクがわりにしてエッチングや不純物拡散等を行う技術。）を用いて製造されている。例えば、フローティングゲート８を形成する場合、第１スペーサー絶縁膜１３をマスクとして作用させて、そのフローティングゲート８を形成している。
【００１７】
各々の不揮発性メモリセルは、それぞれが互いに独立して動作する。以下の実施形態においては、本発明の理解を容易にするために、各々の不揮発性メモリセルを区別することなく不揮発性メモリセル１ａと呼んで、スプリットゲート型不揮発性半導体記憶装置１についての説明を行う。スプリットゲート型不揮発性半導体記憶装置１の不揮発性メモリセル１ａは、第１ソース／ドレイン拡散層５と、第２ソース／ドレイン拡散層６と、コントロールゲート７と、フローティングゲート８とを含んで構成されている。第１ソース／ドレイン拡散層５と、第２ソース／ドレイン拡散層６とは、半導体基板４のウェル１０に形成されている。半導体基板４は、その第２ソース／ドレイン拡散層６と第１ソース／ドレイン拡散層５との間にチャネル領域を含んで構成されている。なお、以下に述べる実施形態では、半導体基板４がＰ型半導体基板であることを前提に説明を行う。これは、本発明における半導体基板４が、Ｐ型半導体基板に限定されることを意味するものではない。
【００１８】
第２ソース／ドレイン拡散層６は、不純物を拡散させた拡散領域で構成されている。第２ソース／ドレイン拡散層６は、不揮発性メモリセル１ａに記憶内容の書き込みする時にはドレインとして作用する。また、第２ソース／ドレイン拡散層６は、不揮発性メモリセル１ａから記憶内容を読み出す時にはソースとして作用する。第１ソース／ドレイン拡散層５も、第２ソース／ドレイン拡散層６と同様に、不純物を拡散させた拡散領域で構成されている。第１ソース／ドレイン拡散層５は、不揮発性メモリセル１ａに記憶内容を書き込む時にはソースとして作用する。また、第１ソース／ドレイン拡散層５は、第１不揮発性メモリセル１ａから記憶内容を読み出す時にはドレインとして作用する。
【００１９】
フローティングゲート８は、ゲート絶縁膜１２を介して半導体基板４の上層に構成されている。また、コントロールゲート７は、トンネル絶縁膜１１を介して半導体基板４の上層に構成されている。そして、フローティングゲート８とコントロールゲート７とは、トンネル絶縁膜１１を介して隣り合うように構成されている。フローティングゲート８の上層には、第１スペーサー絶縁膜１３が形成されている。また、第２ソース／ドレイン拡散層６の上層にはソースプラグ９が形成されている。ソースプラグ９とフローティングゲート８とは、第２スペーサー絶縁膜１４の作用により電気的に絶縁されている。したがって、フローティングゲート８は、ゲート絶縁膜１２、トンネル絶縁膜１１、第１スペーサー絶縁膜１３および第２スペーサー絶縁膜１４の作用により、他の導体部分から電気的に絶縁されている。フローティングゲート８は、コントロールゲート７側に鋭角部を含んで構成されている。フローティングゲート８の鋭角部は、データ消去動作を精度よく、かつ安定的に行える角度で構成されている。
【００２０】
第１ソース／ドレイン拡散層５は、その第１ソース／ドレイン拡散層５に形成されたシリサイドを介してコンタクト１６に接続されている。コンタクト１６は、上層の配線（図示されず）に接続されている。コンタクト１６は、シリサイドを介して第１ソース／ドレイン拡散層５に所定の電圧を供給している。また、コントロールゲート７の上面にはシリサイド（図示されず）が形成され、側面には、ＬＤＤサイドウォール１５が形成されている。また、ソースプラグ９の上面にはソースプラグシリサイド（図示されず）が形成されている。
【００２１】
図４Ｂは、上述の図３のＢ−Ｂを切断した断面を例示する断面図である。図４Ｂに示されているように、第１素子分離絶縁膜２（または第２素子分離絶縁膜３）は、異なる膜厚で構成されている。第１素子分離絶縁膜２の、最も膜厚が厚い箇所の厚さは、第１膜厚Ｈ１である。第１素子分離絶縁膜２の、最も膜厚が薄い箇所の厚さは、第２膜厚Ｈ２である。第１素子分離絶縁膜２は、スプリットゲート型不揮発性半導体記憶装置１を製造する工程における複数回のエッチングによって削られていく。第１膜厚Ｈ１は、複数回のエッチングによって削られても、スプリットゲート型不揮発性半導体記憶装置１が適切に動作する厚さであることが好ましい。
【００２２】
図４Ｃは、上述の図３のＣ−Ｃを切断した断面を例示する断面図である。図４Ｃに示されているように、半導体基板４には、ウェル１０が形成されている。Ｃ−Ｃ断面におけるウェル１０には第１ソース／ドレイン拡散層５が形成されている。その第１ソース／ドレイン拡散層５は、シリサイドを介してコンタクト１６に接続されている。Ｃ−Ｃ断面における第１素子分離絶縁膜２（または第２素子分離絶縁膜３）の上面は、半導体基板４の表面とほぼ水平に構成されている。Ｃ−Ｃ断面における第１素子分離絶縁膜２（または第２素子分離絶縁膜３）は、その上面から底面までの膜厚が第２膜厚Ｈ２である。
【００２３】
以下に、本実施形態のスプリットゲート型不揮発性半導体記憶装置１の製造工程について説明を行う。図５は、スプリットゲート型不揮発性半導体記憶装置１を製造するための半導体材料の構成を例示する図である。図５は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１工程を例示している。図５の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図５の（ｂ）は、図５の（ａ）にＡ−Ａで示される箇所を切断した断面の構成を例示する断面図である。図５の（ｃ）は、図５の（ａ）にＢ−Ｂで示される箇所を切断した断面の構成を例示する断面図である。図５の（ｄ）は、図５の（ａ）にＣ−Ｃで示される箇所を切断した断面の構成を例示する断面図である。
【００２４】
スプリットゲート型不揮発性半導体記憶装置１の製造における第１工程では、まず、半導体基板４の上にゲート絶縁膜用酸化膜２１を形成する。そのゲート絶縁膜用酸化膜２１の上にフローティングゲート用ポリシリコン膜２２を形成する。そして、そのフローティングゲート用ポリシリコン膜２２の上にフィールド窒化膜２３を形成する。図５の（ａ）〜（ｄ）に示されているように、スプリットゲート型不揮発性半導体記憶装置１の製造における第１工程では、半導体基板４の上に一様にゲート絶縁膜用酸化膜２１、フローティングゲート用ポリシリコン膜２２及びフィールド窒化膜２３が形成される。半導体基板４上のゲート絶縁膜用酸化膜２１は、８ｎｍ程度の膜厚で構成されることが好ましい。また、フローティングゲート用ポリシリコン膜２２は、８０ｎｍ〜１００ｎｍ程度の膜厚で構成されることが好ましい。
【００２５】
図６は、スプリットゲート型不揮発性半導体記憶装置１の製造における第２工程を例示している。図６の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図６の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示する断面図である。図６の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示する断面図である。図６の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示する断面図である。
【００２６】
スプリットゲート型不揮発性半導体記憶装置１の製造における第２工程では、フィールド窒化膜２３の上にレジストパターン（図示されず）を形成する。そのレジストパターンに対応してトレンチエッチングを行い、開口部（第１素子分離絶縁膜（ＳＴＩ）トレンチ２ａ、第２素子分離絶縁膜（ＳＴＩ）トレンチ３ａ）を形成する。第１素子分離絶縁膜（ＳＴＩ）トレンチ２ａが形成された位置には、後の工程において、第１素子分離絶縁膜２が形成される。同様に、第２素子分離絶縁膜（ＳＴＩ）トレンチ３ａが形成された位置には、後の工程において、第２素子分離絶縁膜３が形成される。第２工程では、半導体基板４とゲート絶縁膜用酸化膜２１との界面（以下、基準平面と呼ぶ）から、第１素子分離絶縁膜（ＳＴＩ）トレンチ２ａ（または第２素子分離絶縁膜（ＳＴＩ）トレンチ３ａ）の底部までの深さが、製造する素子（不揮発性メモリセル１ａ）を分離するために十分な深さになるまでエッチングを行う。また、第１素子分離絶縁膜（ＳＴＩ）トレンチ２ａと第２素子分離絶縁膜（ＳＴＩ）トレンチ３ａは、底部に行くほど幅が狭くなるように構成される。
【００２７】
図７は、スプリットゲート型不揮発性半導体記憶装置１の製造における第３工程を例示している。図７の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図７の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図７の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図７の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。
【００２８】
スプリットゲート型不揮発性半導体記憶装置１の製造における第３工程では、第１素子分離絶縁膜（ＳＴＩ）トレンチ２ａと第２素子分離絶縁膜（ＳＴＩ）トレンチ３ａとを素子分離用酸化膜２４で埋める。また、フィールド窒化膜２３の上に、所定の厚さで素子分離用酸化膜２４を形成する。
【００２９】
図８は、スプリットゲート型不揮発性半導体記憶装置１の製造における第４工程を例示している。図８の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図８の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図８の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図８の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。
【００３０】
スプリットゲート型不揮発性半導体記憶装置１の製造における第４工程では、ＣＭＰ（Chemical  Mechanical  Polishing：化学機械研磨）によって、第１素子分離絶縁膜２と第２素子分離絶縁膜３との表面を露出する。上述したように、第１素子分離絶縁膜２と第２素子分離絶縁膜３とは、不揮発性メモリセル１ａを製造する工程において、複数回のエッチングが実行される。したがって、第４工程において、基準平面から第１素子分離絶縁膜２（または第２素子分離絶縁膜３）の表面までの高さ（以下、ＳＴＩ高さと呼ぶ）を、複数回のエッチングによって削られる量を考慮した高さにする。
【００３１】
図９は、スプリットゲート型不揮発性半導体記憶装置１の製造における第５工程を例示している。図９の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図９の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図９の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図９の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。
【００３２】
スプリットゲート型不揮発性半導体記憶装置１の製造における第５工程では、フローティングゲート用ポリシリコン膜２２の上に残っているフィールド窒化膜２３を除去する。それによってフローティングゲート用ポリシリコン膜２２の表面を露出する。そして、不純物を注入して、半導体基板４にウェル１０を形成する。
【００３３】
図１０は、スプリットゲート型不揮発性半導体記憶装置１の製造における第６工程を例示している。図１０の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図１０の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図１０の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図１０の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。
【００３４】
スプリットゲート型不揮発性半導体記憶装置１の製造における第６工程では、フローティングゲート用ポリシリコン膜２２と第１素子分離絶縁膜２と第２素子分離絶縁膜３との上に第１スペーサー形成用窒化膜２５を形成する。このとき、図１０の断面図に示されている矢印は、第１スペーサー形成用窒化膜２５の厚さを示している。本実施形態において、第１スペーサー形成用窒化膜２５は、フローティングゲート用ポリシリコン膜２２の上面から、２５０ｎｍ程度の膜厚で構成されていることが好ましい。
【００３５】
図１１は、スプリットゲート型不揮発性半導体記憶装置１の製造における第７工程を例示している。図１１の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図１１の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図１１の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図１１の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。
【００３６】
スプリットゲート型不揮発性半導体記憶装置１の製造における第７工程では、フォトレジスト（図示されず）により第１スペーサー形成用窒化膜２５上に、フローティングゲート、並びにソース形成予定部をパターニング形成する。そして、パターニング形成されたフォトレジストをマスクにドライエッチングを行い、開口２６を形成する。このとき、第１素子分離絶縁膜２（または第２素子分離絶縁膜３）の上にも、開口２６が形成される。
【００３７】
図１２は、スプリットゲート型不揮発性半導体記憶装置１の製造における第８工程を例示している。図１２の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図１２の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図１２の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図１２の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。
【００３８】
スプリットゲート型不揮発性半導体記憶装置１の製造における第８工程では、開口２６を有する第１スペーサー形成用窒化膜２５をマスクに、フローティングゲート用ポリシリコン膜２２をエッチングし、鋭角部を形成する。この鋭角部は、例えばテーパ角度が４５°の形状であることが好ましい。その後、フローティングゲート用ポリシリコン膜２２の表面上に、約２５０ｎｍのＨＴＯ膜をＬＰＣＶＤ法により形成する。そして、そのＨＴＯ膜をドライエッチング装置によりエッチングして第１スペーサー絶縁膜１３を形成する。その第１スペーサー絶縁膜１３をマスクにしてフローティングゲート用ポリシリコン膜２２とゲート絶縁膜用酸化膜２１とをエッチングして半導体基板４（ウェル１０）の表面を露出する。その後、第２スペーサー絶縁膜１４を形成し、第２ソース／ドレイン拡散層６形成するための不純物注入を行う。図１２の（ｃ）に示されているように、第１素子分離絶縁膜２（または第２素子分離絶縁膜３）の上の開口２６に対応する部分では、複数回のエッチングによって削られ、基準平面からの高さが低下している。
【００３９】
図１３は、スプリットゲート型不揮発性半導体記憶装置１の製造における第９工程を例示している。図１３の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図１３の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図１３の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図１３の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。
【００４０】
スプリットゲート型不揮発性半導体記憶装置１の製造における第９工程では、第１スペーサー絶縁膜１３、第２スペーサー絶縁膜１４の間に、ソースプラグ９を形成する。その後、ソースプラグ９の上にソースプラグ絶縁膜２７を形成する。このとき、ゲート絶縁膜用酸化膜２１とフローティングゲート用ポリシリコン膜２２との界面から、第１素子分離絶縁膜２のエッチングされていない表面までの高さを高さＨ３としたとき、膜厚が高さＨ３となるようにソースプラグ絶縁膜２７を構成することが好ましい。
【００４１】
図１４は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１０工程を例示している。図１４の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図１４の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図１４の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図１４の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。
【００４２】
スプリットゲート型不揮発性半導体記憶装置１の製造における第１０工程では、第１スペーサー形成用窒化膜２５を、例えば、１５０℃のＨ３ＰＯ４にて除去する。これによってフローティングゲート用ポリシリコン膜２２の表面を露出するとともに、第１スペーサー形成用窒化膜２５で覆われていた第１素子分離絶縁膜２と第２素子分離絶縁膜３の表面を露出する。
【００４３】
図１５は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１１工程を例示している。図１５の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図１５の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図１５の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図１５の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。
【００４４】
スプリットゲート型不揮発性半導体記憶装置１の製造における第１１工程では、ソースプラグ絶縁膜２７と第１素子分離絶縁膜２とを同時的にエッチングする。図１５の（ｄ）に示されているように、第１素子分離絶縁膜２と第２素子分離絶縁膜３に対し、フローティングゲート用ポリシリコン膜２２の表面よりもＳＴＩ高さが低くなるまでエッチングを行う。このとき、ソースプラグ絶縁膜２７は、第１素子分離絶縁膜２や第２素子分離絶縁膜３がエッチングされる量と同等の量だけエッチングされる。高さＨ３でソースプラグ絶縁膜２７を形成しておくことによって、第１１工程のおける第１素子分離絶縁膜２や第２素子分離絶縁膜３のエッチングに応じてソースプラグ絶縁膜２７の膜厚が薄くなったとしても、ソースプラグ９の表面を保護し続けることができる。
【００４５】
図１６は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１２工程を例示している。図１６の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図１６の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図１６の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図１６の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。
【００４６】
スプリットゲート型不揮発性半導体記憶装置１の製造における第１２工程では、第１スペーサー絶縁膜１３とソースプラグ絶縁膜２７とをマスクにしてフローティングゲート用ポリシリコン膜２２をドライエッチング装置にてドライエッチングし、鋭角部を形成する。このとき、第１素子分離絶縁膜２や第２素子分離絶縁膜３のＳＴＩ高さは、露出したゲート絶縁膜用酸化膜２１の表面と同等の高さになる。第１素子分離絶縁膜２や第２素子分離絶縁膜３のＳＴＩ高さが低くなることで、エッチング工程で第１素子分離絶縁膜２や第２素子分離絶縁膜３の側面に導体材料を残存させることなくフローティングゲート用ポリシリコン膜２２を除去することが可能となる。
【００４７】
図１７は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１３工程を例示している。図１７の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図１７の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図１７の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図１７の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。
【００４８】
スプリットゲート型不揮発性半導体記憶装置１の製造における第１３工程では、第１スペーサー絶縁膜１３をマスクとして、露出しているゲート絶縁膜用酸化膜２１をフッ酸によるウェットエッチングにより取り除く。この工程によって、半導体基板４の表面が露出する。また、露出したゲート絶縁膜用酸化膜２１が取り除かれることによって、フローティングゲート８の下層にゲート絶縁膜用酸化膜２１が残り、そのゲート絶縁膜用酸化膜２１がゲート絶縁膜１２として構成される。またこのとき、第１スペーサー絶縁膜１３の一部分が、ソースプラグ９方向に後退する。その後、露出した半導体基板４、フローティングゲート８の側面、フローティングゲート８の上層、第１スペーサー絶縁膜１３の側面及びソースプラグ９の上層を覆うようにトンネル絶縁膜用酸化膜２８を１６ｎｍ程度で形成する。そして、トンネル絶縁膜用酸化膜２８の上層にコントロールゲート用ポリシリコン膜２９を形成する。
【００４９】
図１８は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１４工程を例示している。図１８の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図１８の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図１８の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図１８の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。
【００５０】
スプリットゲート型不揮発性半導体記憶装置１の製造における第１４工程では、コントロールゲート用ポリシリコン膜２９をエッチバックすることによって、サイドウォール形状のポリシリコン（以下、コントロールゲート７と呼ぶ）を形成する。コントロールゲート７は、トンネル絶縁膜用酸化膜２８を介してフローティングゲート８と隣り合うように構成されている。コントロールゲート７の一部分が、フローティングゲート８の鋭角部にオーバーラップしていても良い。このフローティングゲート８の端部が、鋭角的に形成されていることによって、データ消去の動作が適切に行われる。また、第１素子分離絶縁膜２と第２素子分離絶縁膜３との表面は、半導体基板４の表面にほぼ水平になるまで平坦化されている。そのため、コントロールゲート用ポリシリコン膜２９を構成する導電体材料を、不適切な箇所に残留させることなくエッチングが行われる。
【００５１】
図１９は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１５工程を例示している。図１９の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図１９の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図１９の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図１９の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。
【００５２】
スプリットゲート型不揮発性半導体記憶装置１の製造における第１５工程では、コントロールゲート７の側面にＬＤＤサイドウォール１５を形成する。そのＬＤＤサイドウォール１５をマスクとして作用させ、セルフアラインによって、半導体基板４のウェル１０に第１ソース／ドレイン拡散層５を形成する。そして、その第１ソース／ドレイン拡散層５の表面にシリサイドを形成した後、そのシリサイドを介して第１ソース／ドレイン拡散層５に接続するコンタクト１６を形成する。
【００５３】
図２０は、上述の製造工程で製造される不揮発性メモリセル１ａの構造を例示する斜視図である。本実施形態のスプリットゲート型不揮発性半導体記憶装置１では、第１素子分離絶縁膜２（または、第２素子分離絶縁膜３）が、隣り合う不揮発性メモリセル１ａを素子分離している。図２０に示されているように、素子を分離している領域以外での第１素子分離絶縁膜２のＳＴＩ高さは、基準平面とほぼ同じ高さとなっている。ＳＴＩ高さの変更は、フローティングゲート８を形成する前（フローティングゲート用ポリシリコン膜２２を選択的に除去する前）に行われている。したがって、エッチングによりフローティングゲート用ポリシリコン膜２２を除去した後に、第１素子分離絶縁膜２（または第２素子分離絶縁膜３）の側面にポリシリコンが残留していない。また、長時間のエッチングや等方性エッチングを行うことなくフローティングゲート用ポリシリコン膜２２を選択的に除去している。そのため、フローティングゲート８のゲート長や鋭角部の形状が適切に形成されている。
【００５４】
図２１は、比較のために、上述の第１１工程を実行することなく製造された不揮発性メモリセル１ａの構成を例示する斜視図である。その第１素子分離絶縁膜２（または第２素子分離絶縁膜３）は、傾斜を有するように構成されている。第１素子分離絶縁膜２は、半導体基板４に形成されたトレンチ（溝）に酸化膜を埋め込むことで形成される。半導体基板４とその酸化膜とは、熱膨張係数が異なっている。そのため、第１素子分離絶縁膜２を、断面の形状が矩形になるように形成した場合、底部の角部にシリコンの応力が集中して、シリコン格子歪みや、結晶欠陥が発生しやすくなる。このような不具合を解消するために、第１素子分離絶縁膜２は、深さ方向に向かって幅が狭くなるように形成されている。
図２１に示されているように、上述の第１１工程を実行しない場合、不揮発性メモリセル１ａが形成される領域以外の第１素子分離絶縁膜２（または第２素子分離絶縁膜３）は、第３工程での膜厚からほとんど変化していない。第１素子分離絶縁膜（ＳＴＩ）２が、初期の工程でのＳＴＩ高さのままで構成されていると、異方性エッチングでフローティングゲート用ポリシリコン膜２２を選択的に除去したときに、その第１素子分離絶縁膜２の側面にポリシリコンが残留してしまうことがある。図２１には、この残留したポリシリコン３３が示されている。上述したように、この残留したポリシリコン３３は、隣り合う素子のフローティングゲート８同士を短絡させてしまうことがある。
【００５５】
残留したポリシリコン３３をさらに除去するには、等方性エッチングなどを行う必要がある。また、残留させないようにポリシリコン膜を除去するには、エッチング時間を延長する必要がある。しかしながら、これらの方法でポリシリコンの残留を抑制しようとすると、フローティングゲート８の形状が不適切になってしまうことがある。本実施形態の製造方法でスプリットゲート型不揮発性半導体記憶装置１を製造することによって、フローティングゲート８を適切な形状で形成しつつ、ポリシリコンの残留を抑制して、フローティングゲート８同士の短絡を引き起こすことなくスプリットゲート型不揮発性半導体記憶装置１を製造することが可能となる。
【００５６】
図２２は、上述の製造工程で製造される不揮発性メモリセル１ａの構成を例示する斜視図である。図２２に示されているように、不揮発性メモリセル１ａは、コントロールゲート７を含んで構成されている。本実施形態の製造方法は、コントロールゲート用ポリシリコン膜２９をエッチバックした後、第１素子分離絶縁膜２（または第２素子分離絶縁膜３）の側面にポリシリコンを残留させることなくスプリットゲート型不揮発性半導体記憶装置１を製造することができる。
【００５７】
以下に、図面を参照して、本発明を実施するための第２の形態について説明を行う。以下に述べる第２実施形態では、スプリットゲート型不揮発性半導体記憶装置１の製造の第１０工程で、第１スペーサー絶縁膜１３と第１スペーサー形成用窒化膜２５との界面を保護するサイドウォール３１を構成している。
【００５８】
図２３は、第２実施形態におけるスプリットゲート型不揮発性半導体記憶装置１の製造の第１０工程を例示する図である。図２３の（ａ）は、第２実施形態におけるスプリットゲート型不揮発性半導体記憶装置１を上から見たときの構成を例示する平面図である。図２３の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図２３の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図２３の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。
【００５９】
第２実施形態における第１０工程では、第１スペーサー形成用窒化膜２５を除去してフローティングゲート用ポリシリコン膜２２の表面を露出する。このとき、第１スペーサー形成用窒化膜２５で覆われていた第１素子分離絶縁膜２と第２素子分離絶縁膜３の表面を露出する。さらに、第２実施形態においては、サイドウォール３１を形成し、界面３２を保護する。サイドウォール３１は、後の工程で界面３２が削られることを抑制している。
【００６０】
図２４は、第２実施形態におけるスプリットゲート型不揮発性半導体記憶装置１の製造の第１１工程の前半を例示する図である。図２４の（ａ）は、第２実施形態におけるスプリットゲート型不揮発性半導体記憶装置１を上から見たときの構成を例示する平面図である。図２４の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図２４の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図２４の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。
【００６１】
第２実施形態における第１１工程では、ソースプラグ絶縁膜２７と第１素子分離絶縁膜２とを同時的にエッチングする。図２４の（ｄ）に示されているように、第１素子分離絶縁膜２と第２素子分離絶縁膜３に対し、フローティングゲート用ポリシリコン膜２２の表面よりもＳＴＩ高さが低くなるまでエッチングを行う。このとき、ソースプラグ絶縁膜２７は、第１素子分離絶縁膜２や第２素子分離絶縁膜３がエッチングされる量と同等の量だけエッチングされる。高さＨ３でソースプラグ絶縁膜２７を形成しておくことによって、第１１工程のおける第１素子分離絶縁膜２や第２素子分離絶縁膜３のエッチングに応じてソースプラグ絶縁膜２７の膜厚が薄くなったとしても、ソースプラグ９の表面を保護し続けることができる。さらに、第２実施形態では、サイドウォール３１の作用によって、界面３２を保護したまま、第１素子分離絶縁膜２と第２素子分離絶縁膜３に対するエッチングが行われている。
【００６２】
図２５は、第２実施形態におけるスプリットゲート型不揮発性半導体記憶装置１の製造の第１１工程の後半を例示する図である。図２５の（ａ）は、第２実施形態におけるスプリットゲート型不揮発性半導体記憶装置１を上から見たときの構成を例示する平面図である。図２５の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図２５の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図２５の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。
【００６３】
第２実施形態における第１１工程では、第１素子分離絶縁膜２と第２素子分離絶縁膜３に対するエッチングを行った後、第１スペーサー絶縁膜１３の側面（界面３２）に形成されているサイドウォール３１を除去する。その後、第１２工程では、第１スペーサー絶縁膜１３とソースプラグ絶縁膜２７とをマスクにしてフローティングゲート用ポリシリコン膜２２をドライエッチング装置にてドライエッチングし、鋭角部を形成する。
【００６４】
第２実施形態においても、第１素子分離絶縁膜２や第２素子分離絶縁膜３のＳＴＩ高さは、露出したゲート絶縁膜用酸化膜２１の表面と同等の高さになる。第１素子分離絶縁膜２や第２素子分離絶縁膜３のＳＴＩ高さが低くなることで、エッチング工程で第１素子分離絶縁膜２や第２素子分離絶縁膜３の側面に導体材料を残存させることなくフローティングゲート用ポリシリコン膜２２を除去することが可能となる。また、サイドウォール３１によって、界面３２を保護しているので、フローティングゲート８の鋭角部を適切な形状で形成することが可能である。
【図面の簡単な説明】
【００６５】
【図１】図１は、従来のスプリットゲート型不揮発性メモリの構成を示す断面図である。
【図２】図２は、従来のスプリットゲート型不揮発性メモリの構成を示す平面図である。
【図３】図３は、本実施形態のスプリットゲート型不揮発性メモリの構成を例示する平面図である。
【図４Ａ】図４Ａは、本実施形態のスプリットゲート型不揮発性メモリの構成を例示する断面図である。
【図４Ｂ】図４Ｂは、本実施形態のスプリットゲート型不揮発性メモリの構成を例示する断面図である。
【図４Ｃ】図４Ｃは、本実施形態のスプリットゲート型不揮発性メモリの構成を例示する断面図である。
【図５】図５は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１工程を例示する図である。
【図６】図６は、スプリットゲート型不揮発性半導体記憶装置１の製造における第２工程を例示する図である。
【図７】図７は、スプリットゲート型不揮発性半導体記憶装置１の製造における第３工程を例示する図である。
【図８】図８は、スプリットゲート型不揮発性半導体記憶装置１の製造における第４工程を例示する図である。
【図９】図９は、スプリットゲート型不揮発性半導体記憶装置１の製造における第５工程を例示する図である。
【図１０】図１０は、スプリットゲート型不揮発性半導体記憶装置１の製造における第６工程を例示する図である。
【図１１】図１１は、スプリットゲート型不揮発性半導体記憶装置１の製造における第７工程を例示する図である。
【図１２】図１２は、スプリットゲート型不揮発性半導体記憶装置１の製造における第８工程を例示する図である。
【図１３】図１３は、スプリットゲート型不揮発性半導体記憶装置１の製造における第９工程を例示する図である。
【図１４】図１４は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１０工程を例示する図である。
【図１５】図１５は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１１工程を例示する図である。
【図１６】図１６は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１２工程を例示する図である。
【図１７】図１７は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１３工程を例示する図である。
【図１８】図１８は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１４工程を例示する図である。
【図１９】図１９は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１５工程を例示する図である。
【図２０】図２０は、本実施形態のスプリットゲート型不揮発性メモリの構成を例示する斜視図である。
【図２１】図２１は、比較例のスプリットゲート型不揮発性メモリの構成を例示する斜視図である。
【図２２】図２２は、本実施形態のスプリットゲート型不揮発性メモリの構成を例示する斜視図である。
【図２３】図２３は、第２実施形態におけるスプリットゲート型不揮発性半導体記憶装置１の製造の第１０工程を例示する図である。
【図２４】図２４は、第２実施形態におけるスプリットゲート型不揮発性半導体記憶装置１の製造の第１１工程の前半を例示する図である。
【図２５】図２５は、第２実施形態におけるスプリットゲート型不揮発性半導体記憶装置１の製造の第１１工程の後半を例示する図である。
【符号の説明】
【００６６】
１…スプリットゲート型不揮発性半導体記憶装置
１ａ…不揮発性メモリセル
２…第１素子分離絶縁膜（ＳＴＩ）
２ａ…第１素子分離絶縁膜（ＳＴＩ）トレンチ
３…第２素子分離絶縁膜（ＳＴＩ）
３ａ…第２素子分離絶縁膜（ＳＴＩ）トレンチ
４…半導体基板
５…第１ソース／ドレイン拡散層
６…第２ソース／ドレイン拡散層
７…コントロールゲート
８…フローティングゲート
９…ソースプラグ
１０…ウェル
１１…トンネル絶縁膜
１２…ゲート絶縁膜
１３…第１スペーサー絶縁膜
１４…第２スペーサー絶縁膜
１５…ＬＤＤサイドウォール
１６…コンタクト
２１…ゲート絶縁膜用酸化膜
２２…フローティングゲート用ポリシリコン膜
２３…フィールド窒化膜
２４…素子分離用酸化膜
２５…第１スペーサー用窒化膜
２６…開口
２７…ソースプラグ絶縁膜
２８…トンネル絶縁膜用酸化膜
２９…コントロールゲート用ポリシリコン膜
３１…サイドウォール
３２…界面
３３…残留したポリシリコン
Ｈ１…第１膜厚
Ｈ２…第２膜厚
Ｈ３…高さ
１０１…スプリットゲート型不揮発性メモリセル
１０２…基板
１０３…第１ソース／ドレイン拡散層
１０４…第２ソース／ドレイン拡散層
１０５…フローティングゲート
１０６…コントロールゲート
１０７…ゲート酸化膜
１０８…トンネル酸化膜
１０９…ソースプラグ
１１１…スペーサー
１２０…ＳＴＩ
【図１】
0005122228.tif 000002
【図２】
0005122228.tif 000003
【図３】
0005122228.tif 000004
【図４Ａ】
0005122228.tif 000005
【図４Ｂ】
0005122228.tif 000006
【図４Ｃ】
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【図５】
0005122228.tif 000008
【図６】
0005122228.tif 000009
【図７】
0005122228.tif 000010
【図８】
0005122228.tif 000011
【図９】
0005122228.tif 000012
【図１０】
0005122228.tif 000013
【図１１】
0005122228.tif 000014
【図１２】
0005122228.tif 000015
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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