(57)【特許請求の範囲】
【請求項１】
処理基板上に、電子放出部に接続されたカソード電極とゲート電極とを備えたカソード基板のカソード電極とゲート電極との間で電圧を印加し、電子放出部とゲート電極層との間が短絡状態であるとき、この短絡箇所を流れる電流によって短絡箇所を発熱させて除去するようにしたカソード基板の短絡箇所除去方法において、
前記カソード電極とゲート電極との間で印加する電圧を、カソード電極に対しゲート電極が低い電位となるようにし、
前記カソード電極とゲート電極との間で印加する電圧の絶対値を、電子放出部から電子を放出させる際に印加する電圧の１．０〜５．０倍の範囲に設定し、
前記電流を、パルス幅が１００ｎｓｅｃ〜１ｍｓｅｃで、周波数が１０〜１０００Ｈｚのパルス電流としたことを特徴とするカソード基板の短絡箇所除去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界電子放出型表示装置(ＦＥＤ:Field Emission Display)用のカソード基板の短絡状態を検出し、短絡状態にある場合にその短絡箇所を除去できるカソード基板の短絡箇所除去方法に関する。
【背景技術】
【０００２】
この種のＦＥＤでは、例えば電子を放出させるのに必要な駆動電圧を低く抑制するために、カソード電極、ゲート電極及びアノード電極から構成される三極構造の冷陰極電界電子放出素子が主に用いられている。この場合、例えば、カソード電極層、絶縁層及びゲート電極層を処理基板上に順次積層し、ゲート電極層にゲート孔開口部を設け、このゲート孔開口部を通じて、絶縁層にゲート孔開口部より大きな開口面積を有するホールをエッチングによりそれぞれ形成し、ホール底部に形成した各触媒層上に、例えばＣＶＤ法によりカーボン系エミッタ材料をそれぞれ成長させてエミッタ（電子放出部）を形成し、カソード電極であるカソード基板を得ることが知られている。
【０００３】
上記のようにカソード基板を作製すると、主に電子放出部を形成する際に、電子放出部の一部がゲート電極層と接触してゲート電極層とカソード電極層との間で短絡する場合がある。他方で、カソード基板作製工程において発生するダストやレジストの残渣などによる導電性の異物によっても上記短絡が起こり得る。ゲート電極層とカソード電極層とが短絡していると、電界放出部から電子が放出されず、ＦＥＤとしては、暗点が生じるという問題がある。
【０００４】
このような問題を解決するために、処理基板上に電子放出部とゲート電極とから構成される冷陰極電界電子放出素子を複数有するカソード基板の電子放出部とゲート電極との間で電圧を印加し、電子放出部とゲート電極との間が短絡状態にあるとき、カソード電極とゲート電極との間で印加する電圧を徐々に高め、この短絡箇所を流れる電流によって短絡箇所を発熱させて除去するカソード基板の短絡箇所除去方法が知られている（例えば、特許文献１参照））。
【特許文献１】特開２００１−２３５０５号公報（特許請求の範囲の記載参照）。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の方法では、短絡箇所にのみ局所的に電流を流して発熱させて短絡箇所を焼き切ることでその短絡箇所を除去できるものの、短絡箇所を除去する際に生じた熱がその周辺に伝わり、カソード基板自体が温度上昇して割れたり、電子放出部を構成するエミッタ材料が熱でダメージを受ける虞がある。
【０００６】
そこで、上記点に鑑み、本発明の課題は、短絡箇所に電流を流して発熱させることで短絡箇所を除去する際に、カソード基板の温度上昇を抑制してカソード基板が割れたり、電子放出部が熱でダメージを受けることを防止できるカソード基板の短絡箇所除去方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のカソード基板の短絡箇所除去方法は、処理基板上に、電子放出部に接続されたカソード電極とゲート電極とを備えたカソード基板のカソード電極とゲート電極との間で電圧を印加し、電子放出部とゲート電極層との間が短絡状態であるとき、この短絡箇所を流れる電流によって短絡箇所を発熱させて除去するようにしたカソード基板の短絡箇所除去方法において、前記カソード電極とゲート電極との間で印加する電圧を、カソード電極に対しゲート電極が低い電位となるようにし、前記カソード電極とゲート電極との間で印加する電圧の絶対値を、電子放出部から電子を放出させる際に印加する電圧の１．０〜５．０倍の範囲に設定し、前記電流を、パルス幅が１００ｎｓｅｃ〜１ｍｓｅｃで、周波数が１０〜１０００Ｈｚのパルス電流としたことを特徴とする。
【０００８】
本発明によれば、カソード電極とゲート電極との間に所定の電圧を印加し、例えばカソード電極とゲート電極との間で所定の電流が流れたことを検出すると、電子放出部とゲート電極との間が短絡状態であると判断し、この短絡箇所を流れる電流によって短絡箇所を発熱させて焼き切ることで短絡箇所を除去する。
【０００９】
この場合、短絡箇所を流れる電流をパルス電流とすることで、短絡箇所において、電流が流れて発熱する一回当たりの時間を短くすると共に、加熱と冷却とを繰り返しながら短絡箇所を発熱させるため、短絡箇所を除去する際に生じる熱がその周辺に伝わり難くなり、カソード基板自体の温度上昇が抑制され、カソード基板自体が割れたり、電子放出部が熱でダメージを受けることを防止できる。そして、電子放出部とゲート電極層との間に、電流が流れないことで短絡箇所が除去されたことを確認できる。
【００１０】
ところで、ゲート電極に、電子放出部が接続されたカソード電極に対して正となるように電圧を印加すると、電子放出部とゲート電極との間が短絡状態であることでこの短絡箇所を流れる電流によって短絡箇所を発熱させて焼き切った後でも、エミッション電流が流れているため、直ちに短絡箇所除去の確認が困難となる場合がある。このため、前記カソード電極とゲート電極との間で電圧を印加する際に、カソード電極に対しゲート電極を低い電位としておくのがよい。これにより、短絡箇所が除去された際にカソード電極とゲート電極との間に流れる電流がゼロになり、短絡箇所が除去されたことを容易に確認できる。
【００１１】
また、前記カソード電極とゲート電極との間で印加する電圧の絶対値を、電子放出部から電子を放出させる際に印加する電圧の１．０〜５．０倍の範囲に設定しておくのがよい。この電圧が１．０倍より小さいと、短絡箇所の確認が困難になって、実際に電子放出させたときに大電流が流れる虞がある。他方で、５．０倍を超えた電圧では、絶縁層が破壊される虞がある。
【発明の効果】
【００１２】
以上説明したように、本発明のカソード基板の短絡箇所除去方法では、短絡箇所にのみ局所的に電流を流して発熱させて短絡箇所を除去する場合でも、短絡箇所周辺での温度上昇を抑制して、カソード基板が割れたり、電子放出部が熱でダメージを受けることを防止できるという効果を奏する。
【発明を実施するための最良の形態】
【００１３】
図１を参照して説明すれば、１は、冷陰極電界電子放出素子を用いた電界放出型表示装置（ＦＥＤ）である。ＦＥＤ１は、カソード基板２と、このカソード基板２に所定の間隔を置いて、ガラス製のスペーサーＳを介して対向配置したアノード基板３とから構成される。カソード基板２、アノード基板３は、例えば次のように形成されている。
【００１４】
即ち、カソード基板２はガラス基板２１を有し、このガラス基板上２１には、カソード電極である複数本のカソード電極ライン２２が形成されている。カソード電極ライン２２は、例えばクロムからなるカソード電極層を所定温度に加熱しつつスパッタリングにより形成した後、所定の間隔を置いてかつ一方向に沿って延びるようにパターニングして形成され、パターニングに際しては、フォトリソグラフィ法やエッチングなどの公知プロセスが用いられる。そして、各カソード電極ライン２２の一端は、図示しない公知の駆動回路に接続される。
【００１５】
カソード電極ライン２２上には、例えばＳｉＯ２から構成される絶縁層２３が所定の膜厚で形成されている。絶縁層２３は、成膜後の絶縁層２３の応力による破損を防止する目的で、例えばガラス基板２１を所定温度に加熱しながらＲＦスパッタリングにより形成される。この絶縁層２３を形成する場合、ＲＦスパッタリング時にガラス基板２１に付着するダストによるピンホールを防止するため、複数回に分けて成膜してもよく、また、上記ＲＦスパッタリング以外の方法、例えばＥＢ蒸着法やガス中蒸着法で形成できる。
【００１６】
絶縁層２３上には、ゲート電極である複数本のゲート電極ライン２４がカソード電極ライン２２に直交させて形成されている。ゲート電極ライン２４は、例えば所定温度に加熱しつつクロムからなるゲート電極層をスパッタリングにより形成した後、所定の間隔を置いてかつ一方向に沿って延びるようにパターニングして形成される。ゲート電極層は、ＲＦスパッタリング、ＥＢ蒸着法やガス中蒸着法で形成することもでき、また、パターニングに際しては、上記同様、フォトリソグラフィ法やエッチングなどの公知プロセスが用いられる。そして、後述する電子放出部（エミッタ）をスイッチングするゲート電極ライン２４の一端もまた、図示しない公知の駆動回路に接続される。
【００１７】
カソード電極ライン２２とゲート電極ライン２４とでそれぞれ囲まれた部分には、電子放出部（エミッタ）２５がそれぞれ形成され、電子放出部２５の各々によって一つの画素が構成され、カソード電極ライン２２、ゲート電極ライン２４の両電極ラインをパターニングした領域が所定のイメージを表示する画素領域となる。
【００１８】
この場合、例えばカソード電極ライン２２とゲート電極ライン２４とで囲まれた部分の絶縁層２３に、エッチャントとしてフッ酸を用いてエッチングによりホールを形成し、カソード電極ライン２２の一部が露出したホール底部に、公知の方法で触媒層（図示せず）を所定の膜厚で形成した後、熱ＣＶＤなど公知の方法でグラファイト・ナノファイバやカーボン・ナノチューブなどのカーボン系エミッタ材料を成長させて電子放出部２５が形成される。
【００１９】
他方、アノード基板３は、ガラス基板３１を有し、このガラス基板３１のカソード基板２と対向した面には、例えばＩＴＯの透明電導膜から構成されるアノード電極層３２と、Ｒ、Ｇ、Ｂの蛍光体を含む蛍光体層３３とが順次積層されている。そして、各電子放出部２５から、カソード電極ライン２２及びゲート電極ライン２４の間の電界に応じて電子を放出させ、放出した電子を、カソード電極ライン２２とアノード電極層３２との間の電位差によってアノード基板３に向かって加速し、このアノード基板３に形成した蛍光体層３３に衝突させることで発光させ、所定のイメージが表示される。
【００２０】
ところで、上記のようにカソード基板２を作製した場合、主に電子放出部２５を構成するエミッタ材料を成長させる際に、その一部がゲート電極ライン２４と接触してカソード電極ライン２２とゲート電極ライン２４との間で短絡する場合がある。他方で、カソード基板２の作製工程において発生するダストなどによる導電性の異物によっても上記短絡が起こり得る。カソード電極ライン２２とゲート電極ライン２４とが短絡していると、電界放出部２５から電子が放出されず、ＦＥＤ１としては暗点が生じる。
【００２１】
そこで、上記のように、カソード基板２を作製した後またはＦＥＤ１を作製した後、電源を介して電子放出部２５が接続されたカソード電極ライン２２とゲート電極ライン２４との間で電圧を印加し、電子放出部２５とゲート電極ライン２４との間が短絡状態であるとき、印加する電圧を徐々に高くしていき、この短絡箇所を流れる電流によって短絡箇所を発熱させて焼き切ることで短絡箇所を除去するようにした。
【００２２】
この場合、ＦＥＤ１に所定のイメージを表示させるべく、駆動回路を作動させてカソード電極ライン２２とゲート電極ライン２４との間及びカソード電極ライン２２とアノード電極層３２との間に所定電圧を印加し、ＦＥＤ１の発光点、暗点から短絡箇所を特定できる。他方で、例えば直流電源を介して各カソード電極ライン２２と各ゲート電極ライン２４との間で所定の電圧を印加していき、その際の電流値を、直流電源に設けた電流計でモニターし、所定値以上の電流が流れたとき、いずれかの電子放出部２５とゲート電極ライン２４との間で短絡していると判断できる。
【００２３】
ところで、電子放出部２５とゲート電極ライン２４との間で短絡していると判断した場合、直流電源を介して、短絡しているカソード電極ライン２２とゲート電極ライン２４との間に印加する電圧を徐々に高めていくと、この短絡箇所を流れる電流値が大きくなり、短絡箇所が発熱して焼き切られ、その結果、短絡箇所の除去が可能になるものの、短絡箇所を除去する際に生じた熱がその周辺に伝わり、カソード基板２自体が温度上昇して割れたり、電子放出部２５を構成するエミッタ材料が熱でダメージを受けたりしないようにする必要がある。
【００２４】
本実施の形態では、パルス発生回路を有する公知の構造のパルス電源（図示せず）を介して、電流値がパルス状に変化するパルス電流を短絡箇所に流すようにした。この場合、パルス電源によって、パルス幅が１００ｎｓｅｃ〜１ｍｓｅｃで、周波数が１０〜１０００Ｈｚになるように設定される。また、パルス電源を介してカソード電極ライン２２とゲート電極ライン２４との間で印加する電圧の絶対値は、駆動回路を作動させて電子放出させるときに、カソード電極ライン２２とゲート電極ライン２４との間で印加する電圧の１．０〜５．０倍の範囲に設定し、この範囲内を超えないように印加する電圧を徐々に高くしていく。この電圧が１．０倍より小さいと、電流計による電流値の検出に基づく短絡箇所の確認が困難になり、例えば実際に電子放出させたときに大電流が流れる虞がある。他方で、５．０倍を超えた電圧では、絶縁層２３が破壊される虞がある。尚、電圧は、１〜１０Vの範囲で高めていくことが好ましく、また、例えばカソード電極ライン２２が赤熱しないように目視で確認しつつ行うこともできる。
【００２５】
これにより、短絡箇所において、電流が流れて発熱する一回当たりの時間を短くすると共に、加熱と冷却とを繰り返しながら短絡箇所を発熱させるため、短絡箇所を除去する際に生じた熱がその周辺に伝わり難くなり、カソード基板２自体が温度上昇が抑制されることでカソード基板２自体が割れたり、電子放出部２５が熱でダメージを受けることを防止できる。
【００２６】
また、電子放出の際と同様、ゲート電極ライン２４に、カソード電極ライン２２に対して正となるように電圧を印加すると、短絡箇所を流れる電流によって短絡箇所を発熱させて焼き切った後でも、エミッション電流が流れているため、電流計のモニターでは直ちに短絡箇所除去の確認が困難となる場合がある。このため、パルス電源を介してカソード電極ライン２２に対しゲート電極ライン２４を低い電位、例えば負となるように電圧を印加する。そして、電流計によりモニターしつつ、短絡箇所を有するカソード電極ライン２２とゲート電極ライン２４との間の電流値が所定値以下になると、短絡箇所が除去されたことを判断する。
【実施例１】
【００２７】
図１に示すＦＥＤ１を作製した。先ず、ガラス基板２１上に、１５０ｎｍの膜厚でクロムからなるカソード電極層を、ガラス基板を２００℃に加熱しながらＤＣスパッタリングにより形成し、等間隔で一方向に延びるようにパターニングしてカソード電極ライン２２を形成した。次いで、カソード電極ライン２２上に、ＳｉＯ２からなる絶縁層２３を、３７５℃の基板加熱を行いながらＲＦスパッタリングにより４．５μｍの膜厚で形成した。次いで、クロムからなるゲート電極層を、ガラス基板２１を２００℃に加熱しながらＤＣスパッタリングにより３００ｎｍの膜厚で形成し、カソード電極ライン２２に直交させて、等間隔で一方向に延びるようにパターニングしてゲート電極ライン２４を形成した。
【００２８】
次いで、カソード電極ライン２２とゲート電極ライン２４とでそれぞれ囲まれた部分の絶縁層２３に、エッチャントとしてフッ酸を用いてエッチングによりホールを形成し、ゲート電極ライン２４の一部が露出したホールの底部に、ガラス基板２１を２００℃に加熱しながらＤＣスパッタリングにより５ｎｍの膜厚でＦｅ合金からなる触媒層を形成し、触媒層上に、熱ＣＶＤでカーボン・ナノチューブＣを成長させた。この場合、ガラス基板２１の温度を５５０℃に保持し、プロセスガスとしてＣＯ及びＨ２（ＣＯ／Ｈ２＝１）の混合ガスを用い、成長時間を２０ｍｉｎに設定した。
【００２９】
他方、アノード基板３は、ガラス基板３１上、スパッタリング法により１μｍの膜厚でＩＴＯから構成されるのアノード電極層３２を形成した。次いで、Ｒ、Ｇ、Ｂの蛍光体を含む蛍光体層３３を積層した。そして、上記のように作製したカソード基板２とアノード基板３とを、ガラス製のスペーサＳを介して相互に対向させて組付けると共に、公知の構造を有する駆動回路に、カソード電極ライン２２とゲート電極ライン２４及びカソード電極ライン２２とアノード電極層３２とを接続した。
【００３０】
次いで、駆動回路を作動させてカソード電極ライン２２とゲート電極ライン２４との間に６０Ｈｚ、７０Ｖの電圧を印加すると共に、カソード電極ライン２２とアノード電極層３２との間で６０Ｈｚ，３００Ｖの電圧を印加して、所定のイメージを表示させた。図２は、上記条件で表示装置１を作動させたときの発光写真であり、これによれば、短絡箇所の存在により、特に中央領域において暗点があった。
【００３１】
次いで、パルス電源を介して、短絡箇所が存在するカソード電極ライン２２とゲート電極ライン２４との間で電圧を印加した。この場合、カソード電極ライン２２に対し各ゲート電極ライン２４が負となるように電圧を印加し、その際、６０Ｈｚのパルス状になるように電圧を印加し、２時間で７０Ｖまで電圧を上げ、２時間保持した。次いで、再度、上記と同条件で駆動回路を作動させて、所定のイメージを表示させた。図３は、そのときの発光写真であり、これによれば、発光点が増加していることで、電子放出部２５にダメージを与えることなく、短絡箇所が除去されていることが判る。また、カソード基板２の割れが生じていないことが確認できた。
（比較例１）
【００３２】
比較例１では、実施例１と同様に、表示装置１を作製し、その後、短絡箇所の除去を行ったが、実施例１とは異なり、パルス電源に代えて直流電源を用い、各カソード電極ライン２２に対し各ゲート電極ライン２４が負となるように電圧を印加した。この場合、連続的に５０Ｖまで電圧を上げたところ、カソード電極ライン２２の赤熱が目視で確認され、その後、カソード基板２に割れが確認された。
【図面の簡単な説明】
【００３３】
【図１】電界放出型の表示装置を説明する断面図。
【図２】実施例１における短絡箇所除去前の発光写真
【図３】実施例１における短絡箇所除去後の発光写真
【符号の説明】
【００３４】
１  電界放出型の表示装置（ＦＥＤ）
２  カソード基板
２２  カソード電極ライン
２３  絶縁層
２４  ゲート電極ライン
２５  電子放出部
３  アノード基板
３２  アノード電極層
３３  蛍光層
【図１】
0005276768.tif 000002
【図２】
0005276768.tif 000003
【図３】
0005276768.tif 000004