(57)【特許請求の範囲】
【請求項１】
半導体基板上に高電源電圧回路部と低電源電圧回路部とを有し、前記高電源電圧回路部および前記低電源電圧回路部における各素子をトレンチ分離領域により素子分離したトレンチ分離構造を有し、前記高電源電圧回路部は、少なくとも一つのウエル領域とＭＯＳ型トランジスタ、及び各素子を電気的に接続する配線を有する半導体装置であって、前記高電源電圧回路部においては、前記配線の電位によって前記半導体基板の表面に寄生的に形成される反転層の発生を防止するために、前記ウエル領域の領域端部近傍に配置された前記トレンチ分離領域内にはポリシリコン層が埋設されており、前記ポリシリコン層の導電型は、前記ポリシリコン層の下面に位置する前記半導体基板もしくは前記ウエル領域とそれぞれ同一の導電型であり、前記ポリシリコン層は、第１の導電型の領域と第２の導電型の領域とからなり、前記第１の導電型の領域と前記第２の導電型の領域は、同一の前記ポリシリコン層内に連続して形成されていることを特徴とする半導体装置。
【請求項２】
前記トレンチ分離領域内の前記ポリシリコン層は、前記トレンチ分離領域の側面と前記ポリシリコン層との間の横方向の距離が、前記トレンチ分離領域の底面と前記ポリシリコン層との間の縦方向の距離よりも広くなるように形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ポリシリコン層の電位は、前記ポリシリコン層の下面に位置する前記半導体基板もしくは前記ウエル領域とそれぞれ同一の電位になるように固定されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離構造にトレンチ分離を使用した多電源電圧を持つＣＭＯＳデバイス等のトレンチ分離構造を有する半導体装置に関する。
【背景技術】
【０００２】
多電源電圧を使用するＣＭＯＳデバイスを有する半導体装置では、ロジック回路などの内部回路を構成する低電源電圧部の集積度を向上させるとともに、入出力回路などに用いられる高電源電圧部の素子分離領域での寄生トランジスタの形成を防止し、ラッチアップ耐性を確保することが重要である。
【０００３】
近年の素子分離にはＬＯＣＯＳ法に比べて高集積化に適しているトレンチ分離方法が採用される場合が多い。しかしながら、ＬＯＣＯＳ法においては寄生チャネルの発生を防止するための不純物濃度の濃い領域、いわゆるチャネルストッパー領域あるいはフィールドドープ領域を容易に具備することができ、ＬＯＣＯＳ下の半導体基板の反転を防止することができるため高電圧電源回路の素子分離特性に優れていた。一方、トレンチ分離で素子分離した半導体装置では、トレンチ分離領域上を通過する配線の電位によってトレンチ分離領域下部の半導体基板の表面に寄生的な反転層が形成される、いわゆる寄生チャネルを生じやすいという問題点があり、特に高電圧電源回路部の形成に支障を来たしていた。
【０００４】
ここで、反転層や寄生チャネルの形成、およびそれらにより引き起こされるラッチアップについて、図４を参照して説明する。
【０００５】
図４は、従来の半導体装置の高電源電圧回路部の一部を示す模式的断面図である。
【０００６】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、第１ウエルとしてＰ型の低濃度不純物領域からなるＰウエル領域２０１および第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が隣接して形成されており、Ｐウエル領域２０１の表面には例えばＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１が、またＮウエル領域２０２の表面には例えばＰ型のＭＯＳ型トランジスタのソースやドレイン領域であるＰ型の高濃度不純物領域５０２が形成されており、その間には素子分離用のトレンチ分離領域３０１が形成されている。トレンチ分離領域３０１内部にはシリコン酸化膜のような絶縁物が一般には充填されている。また、その上部には各素子を電気的に接続するためのアルミニウムなどからなる配線９０１が、シリコン酸化膜などよりなる第１の絶縁膜６０１を介して配置されている。
【０００７】
電源電圧に例えば３０Ｖを使用する高電源電圧回路では、配線９０１には３０Ｖの電位が供給される場合がある。この際にＰウエル領域２０１の電位はグランドレベル（０Ｖ）であるため、Ｐウエル領域２０１のトレンチ分離領域３０１の下部には、容易にＮ型の反転層９２１が形成されてしまう。これにより、Ｎ型の高濃度不純物領域５０１とＮ型の反転層９２１とＮウエル領域２０２からなる寄生トランジスタが導通し、オン電流が生じる。このオン電流によるＮウエル領域２０２の電位降下によりＰ型の高濃度不純物領域５０２、Ｎウエル領域２０２、Ｐ型のシリコン基板１０１によるバーチカルな寄生ＰＮＰトランジスタがオンする。これによって、Ｐウエル領域２０１の電位上昇が生じ、いわゆるラッチアップ現象を引き起こす。
【０００８】
高電源電圧回路部に十分なラッチアップ耐性を持たせるためにはウエルの深さを深くして寄生バイポーラ動作を抑える必要があり、またＮＭＯＳトランジスタとＰＭＯＳトランジスタ間のリーク電流を抑え、充分な耐圧を確保するために、トレンチ分離部の分離幅を大きくとる必要があった。
【０００９】
さらに、高電源電圧回路部のウエルの深さを低電源電圧回路部のウエルの深さよりも深くしたり、高電源電圧回路部のトレンチ分離部の分離幅を低電源電圧回路部のトレンチ分離幅に比べて広くしたりする方法も提案されている。（例えば、特許文献１参照。）
【特許文献１】特開２０００−５８６７３（第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述のようにトレンチ分離で素子分離した多電源電圧を使用する半導体装置においては、高電源電圧回路部に十分なラッチアップ耐性を持たせるためにはウエルの深さを深くして寄生バイポーラ動作を抑える必要があり、またＮＭＯＳトランジスタとＰＭＯＳトランジスタ間のリーク電流を抑え、反転耐圧特性を確保するために、トレンチ分離部の分離幅を大きくとる必要があったために、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用すると高い集積度が要求される低電源電圧回路部の素子の集積度が低下するという問題点を有していた。
【００１１】
また、高電源電圧回路部のウエルの深さを低電源電圧回路部のウエルの深さよりも深くしたり、高電源電圧回路部のトレンチ分離部の分離幅を低電源電圧回路部に比べて広くしたりする方法も開示されているが製造工程が増加したり、分離幅が増大したりしてコストアップに繋がるなどの問題点があった。
【課題を解決するための手段】
【００１２】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【００１３】
半導体基板上に高電源電圧回路部と低電源電圧回路部とを有し、高電源電圧回路部および低電源電圧回路部における各素子をトレンチ分離領域により素子分離したトレンチ分離構造を有し、高電源電圧回路部は、少なくとも一つのウエル領域とＭＯＳ型トランジスタ、及び各素子を電気的に接続する配線を有する半導体装置において、配線の電位によって半導体基板の表面に寄生的に形成される反転層の発生を防止するためにウエル領域の端部近傍のトレンチ分離領域内にポリシリコン層が埋設されており、ポリシリコン層の導電型は、ポリシリコン層の下面に位置する半導体基板もしくはウエル領域とそれぞれ同一の導電型であるようにした。
【００１４】
また、トレンチ分離領域内のポリシリコン層は、トレンチ分離領域の側面とポリシリコン層との距離がトレンチ分離領域の底面とポリシリコン層との距離よりも広くなるように形成して、トレンチ領域下面に寄生的に形成される恐れのある反転層の発生をポリシリコン層の導電型による仕事関数差を利用して効果的に押さえ込みつつ、トレンチ分離領域と隣接して形成されるＭＯＳ型トランジスタの濃い不純物濃度領域からなるドレイン領域やソース領域に高い電圧が印加されても絶縁性を保持できるようにした。
【００１５】
また、ポリシリコン層は、第１の導電型の領域と第２の導電型の領域とからなり、第１の導電型の領域と第２の導電型の領域は、同一のポリシリコン層内に連続して形成されているようにした。
【００１６】
そして、ポリシリコン層の電位は、ポリシリコン層の下面に位置する半導体基板もしくはウエル領域とそれぞれ同一の電位になるように固定されるようにして、仕事関数に加えて固定された電位で反転層の形成をより強固に防止するようにした。
【００１７】
あるいは、比較的濃い不純物濃度を有する半導体基板やウエル領域を用いた場合には、半導体基板上に高電源電圧回路部と低電源電圧回路部とを有し、高電源電圧回路部および低電源電圧回路部における各素子をトレンチ分離領域により素子分離した前記トレンチ分離構造を有し、高電源電圧回路部は、少なくとも一つのウエル領域とＭＯＳ型トランジスタ、及び各素子を電気的に接続する配線を有する半導体装置において、配線の電位によって半導体基板の表面に寄生的に形成される反転層の発生を防止するためにウエル領域の端部近傍のトレンチ分離領域内にポリシリコン層が埋設されており、ポリシリコン層は、ポリシリコン層の下面に位置する半導体基板もしくはウエル領域の中で、最も不純物濃度の薄い領域と同一の導電型で形成することで、より反転層が形成されやすい側に集中して反転層形成を防止することでより簡便にラッチアップを防止するようにした。
【発明の効果】
【００１８】
本発明によれば、工程の増加もなく高電源電圧回路部に十分な素子分離特性とラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１９】
図１は、本発明の半導体装置の高電源電圧回路部の第１の実施例を示す模式的断面図である。
【００２０】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、第１ウエルとしてＰ型の低濃度不純物領域からなるＰウエル領域２０１および第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が隣接して形成されており、Ｐウエル領域２０１の表面には、例えばＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１が、またＮウエル領域２０２の表面には例えばＰ型のＭＯＳ型トランジスタのソースやドレイン領域であるＰ型の高濃度不純物領域５０２が形成されており、その間には素子分離用のトレンチ分離領域３０１が形成されている。一般にはトレンチ分離領域３０１内部にはシリコン酸化膜のような絶縁物が充填されている。
【００２１】
Ｐウエル領域２０１上の素子分離用のトレンチ分離領域３０１内にはＰ型のポリシリコン層７７１が形成され、図示しないがその電位はＰウエル領域２０１と同一であり、たとえばグランドレベルになるように固定接続されている。
【００２２】
ここで、Ｐ型のポリシリコン層７７１とトレンチ分離領域３０１との横方向の間隔となるトレンチ側面の絶縁膜厚９１１は、Ｐ型のポリシリコン層７７１とトレンチ分離領域３０１との縦方向の間隔となるトレンチ底面の絶縁膜厚９１２よりも広く設定されており、トレンチ分離領域３０１に隣接して形成されるＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１に高い電圧が印加された場合でも絶縁破壊を生じることなく良好な絶縁性を保持するとともに、仕事関数差を利用して、トレンチ領域３０１の下面に形成される恐れのある反転層の形成を効果的に抑えることが出来る。
【００２３】
Ｎウエル領域２０２上の素子分離用のトレンチ分離領域３０１内にはＮ型のポリシリコン層７７２が形成され、図示しないがその電位はＮウエル領域２０２と同一であり、たとえば電源電圧になるように固定接続されている。本実施例ではＰ型のポリシリコン層７７１とＮ型のポリシリコン層７７２とは接触しておらず、間にトレンチ分離領域３０１をはさんで離間している。
【００２４】
ここで、Ｐ型のポリシリコン層７７１とトレンチ分離領域３０１との関係で説明したのと同様に、Ｎ型のポリシリコン層７７２とトレンチ分離領域３０１との関係も、横方向の間隔となるトレンチ側面の絶縁膜厚が縦方向の間隔となるトレンチ底面の絶縁膜厚よりも広く設定されており、トレンチ分離領域３０１に隣接して形成されるＰ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０２に相対的に高い電圧が印加された場合でも絶縁破壊を生じることなく良好な絶縁性を保持するとともに、仕事関数差を利用して、トレンチ領域３０１の下面に形成される恐れのある反転層の形成を効果的に抑えることが出来る。
【００２５】
トレンチ領域３０１の上には、シリコン酸化膜などよりなる第１の絶縁膜６０１や第２の絶縁膜８０１を介して、各素子を電気的に接続するためのアルミニウムなどからなる配線９０１が形成されている。
【００２６】
ここで、配線９０１に例えば３０Ｖの高い電位が供給された場合でも、トレンチ領域３０１内にＰ型のポリシリコン層７７１が形成されており、その電位はＰウエル領域２０１と同一になるように固定されているため、Ｐウエル領域２０１の表面にＮ型の反転層を形成することはない。
【００２７】
ここで、トレンチ領域３０１内に形成されたＰ型のポリシリコン層７７１の電位を固定することなく、フローティング状態で配置しても、Ｐ型の導電体としてそれ自身が有する仕事関数により、その下面に位置するＰウエル領域２０１の表面に反転層を形成することを防止する効果を有するので、レイアウト上の制約や、コスト的な観点などから、Ｐ型のポリシリコン層７７１の電位固定を行わない使用方法も場合によっては可能である。
【００２８】
一方、配線９０１に例えば０Ｖなどの低い電位が供給された場合には、たとえば３０Ｖの高い電源電圧に固定されたＮウエル領域２０２表面との電位差が大きくなるため、Ｎウエル領域２０２の表面にＰ型の反転層が形成されてしまうことが懸念されるが、本発明によればトレンチ領域３０１内にＮ型のポリシリコン層７７２が形成されており、その電位はＮウエル領域２０２と同一になるように固定されているため、Ｎウエル領域２０２の表面にＰ型の反転層を形成することはない。
【００２９】
ここで、Ｎ型のポリシリコン層７７２の電位についてもＰ型のポリシリコン層７７１についての説明と同様ニ、フローティング状態で配置しても、Ｎ型の導電体としてそれ自身が有する仕事関数により、その下面に位置するＮウエル領域２０２の表面に反転層を形成することを防止する効果を有するので、レイアウト上の制約や、コスト的な観点などから、Ｎ型のポリシリコン層７７２の電位固定を行わない使用方法も場合によっては可能である。
【００３０】
以上の説明のとおり、本発明によって効果的に反転層の形成を防止し、それによって生じる恐れがあるラッチアップの発生も未然に防止することができる。
【００３１】
図１の例においては、第１の絶縁膜６０１と第２の絶縁膜８０１とを有する例を示したが、第１の絶縁膜６０１あるいは第２の絶縁膜８０１のどちらか一方のみが配置されることもある。
【００３２】
また、半導体基板とウエル領域の組み合わせについて、図１の例では、第１導電型半導体基板としてＰ型のシリコン基板、第１ウエルとしてＰウエル、第２ウエルとしてＮウエルからなる例を示したが、第１導電型半導体基板としてＮ型のシリコン基板、第１ウエルとしてＮウエル、第２ウエルとしてＰウエルとした場合にも、図１の例の極性をそれぞれ逆にすればよい。
【００３３】
また、ＮウエルとＰウエルの両方の導電方のウエル領域を有さず、片方の導電方のウエル領域だけを有する構造の場合、たとえば第１導電型半導体基板としてＰ型のシリコン基板、第２ウエルとしてＮウエルからなる場合は、Ｐ型のシリコン基板を図１の例におけるＰウエル領域２０１と読み替えれば同様の効果を奏することが可能であり、またその逆の組み合わせである、第１導電型半導体基板としてＮ型のシリコン基板、第２ウエルとしてＰウエルからなる例については、第１導電型半導体基板としてＮ型のシリコン基板、第１ウエルとしてＮウエル、第２ウエルとしてＰウエルとした場合と同様に逆の極性に置き換えればよい。
【００３４】
なお、図示は省略するが、本発明における半導体装置の低電源電圧回路部においては、動作電圧が低いため、寄生バイポーラ動作やラッチアップは発生しにくい。そのため上記の説明のような反転層形成防止電極は必要ないので高集積化が可能となる。
【００３５】
図２は、本発明の半導体装置の高電源電圧回路部の第２の実施例を示す模式的断面図である。
【００３６】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、第１ウエルとしてＰ型の低濃度不純物領域からなるＰウエル領域２０１および第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が隣接して形成されており、Ｐウエル領域２０１の表面には、例えばＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１が、またＮウエル領域２０２の表面には例えばＰ型のＭＯＳ型トランジスタのソースやドレイン領域であるＰ型の高濃度不純物領域５０２が形成されており、その間には素子分離用のトレンチ分離領域３０１が形成されている。
【００３７】
Ｐウエル領域２０１上の素子分離用のトレンチ分離領域３０１内にはＰ型のポリシリコン層７７１が形成され、Ｐ型のポリシリコン層７７１とトレンチ分離領域３０１との横方向の間隔となるトレンチ側面の絶縁膜厚９１１は、Ｐ型のポリシリコン層７７１とトレンチ分離領域３０１との縦方向の間隔となるトレンチ底面の絶縁膜厚９１２よりも広く設定されており、トレンチ分離領域３０１に隣接して形成されるＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１に高い電圧が印加された場合でも絶縁破壊を生じることなく良好な絶縁性を保持するとともに、仕事関数差を利用して、トレンチ領域３０１の下面に形成される恐れのある反転層の形成を効果的に抑えることが出来る。
【００３８】
また、Ｎウエル領域２０２上の素子分離用のトレンチ分離領域３０１内にはＰ型のポリシリコン層７７１と同一のポリシリコン層にて連続してＮ型のポリシリコン層７７２が形成されており、この点が図１で説明した第１の実施例と異なる点である。
【００３９】
Ｐ型のポリシリコン層７７１とＮ型のポリシリコン層７７２との間に間隙を形成する必要がないので、分離領域の横方向の大きさを削減することが可能である。
【００４０】
その他の動作、機能の説明については  図１と同一の符号を付記することで説明に代える。
【００４１】
また、半導体基板とウエル領域の組み合わせについては、図１の例と同様に、幾つかの組み合わせが考えられるが図１の例の説明をもって説明に代える。
【００４２】
このようにして、本発明によって効果的に反転層の形成を防止し、それによって生じる恐れがあるラッチアップの発生も未然に防止することができる。
【００４３】
なお、図示は省略するが、本発明における半導体装置の低電源電圧回路部においては、動作電圧が低いため、寄生バイポーラ動作やラッチアップは発生しにくい。そのため上記の説明のような反転層形成防止電極は必要ないので高集積化が可能となる。
【００４４】
図３は、本発明の半導体装置の高電源電圧回路部の第３の実施例を示す模式的断面図である。
【００４５】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、第１ウエルとしてＰ型の低濃度不純物領域からなるＰウエル領域２０１および第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が隣接して形成されており、Ｐウエル領域２０１の表面には、例えばＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１が、またＮウエル領域２０２の表面には例えばＰ型のＭＯＳ型トランジスタのソースやドレイン領域であるＰ型の高濃度不純物領域５０２が形成されており、その間には素子分離用のトレンチ分離領域３０１が形成されている。
【００４６】
Ｐウエル領域２０１上およびＮウエル領域２０２上の素子分離用のトレンチ分離領域３０１内にはＰ型のポリシリコン層７７１が形成され、Ｐ型のポリシリコン層７７１とトレンチ分離領域３０１との横方向の間隔となるトレンチ側面の絶縁膜厚９１１は、Ｐ型のポリシリコン層７７１とトレンチ分離領域３０１との縦方向の間隔となるトレンチ底面の絶縁膜厚９１２よりも広く設定されており、トレンチ分離領域３０１に隣接して形成されるＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１に高い電圧が印加された場合でも絶縁破壊を生じることなく良好な絶縁性を保持するとともに、仕事関数差を利用して、トレンチ領域３０１下面に形成される恐れのある反転層の形成を効果的に抑えることが出来る。
【００４７】
ここで、図１で説明した第１の実施例や図２で説明した第２の実施例と異なる点は、Ｐウエル領域２０１上およびＮウエル領域２０２上の素子分離用のトレンチ分離領域３０１内にはＰ型のポリシリコン層７７１のみが形成されていて、Ｎ型のポリシリコン層７７２が形成されていない点である。
【００４８】
第３の実施例は、Ｐウエル領域２０１およびＮウエル領域２０２の不純物濃度が図１や図２に示された実施例に比べて比較的高く、そのうちＰウエル領域２０１の不純物濃度が、不純物濃度がＮウエル領域２０２に不純物濃度に比べ低い場合を想定したものである。
【００４９】
Ｐウエル領域２０１およびＮウエル領域２０２の不純物濃度が比較的高い場合には、特別な手段を講じなくとも反転層が生じにくく、ラッチアップも発生し難い。この場合には、より安全にするために不純物濃度の低い側だけを監視しておけばよいので、Ｐウエル領域２０１上およびＮウエル領域２０２上の素子分離用のトレンチ分離領域３０１内にはＰ型のポリシリコン層７７１のみを形成して、Ｐウエル領域２０１上にＮ型の反転層が形成されることだけを防止するようにしている。２種類の導電型のポリシリコン層を形成せず、１つの導電型だけで構成することにより、より工程の簡便化、短縮化を行うことができ、コスト低減に効果を奏することができる。
【００５０】
その他の動作、機能の説明については  図１および図２と同一の符号を付記することで説明に代える。
【００５１】
また、半導体基板とウエル領域の組み合わせについては、図１および図２の例と同様に、幾つかの組み合わせが考えられるが図１および図２の例の説明をもって説明に代える。
【００５２】
このようにして、本発明によって効果的に反転層の形成を防止し、それによって生じる恐れがあるラッチアップの発生も未然に防止することができる。
【００５３】
なお、図示は省略するが、本発明における半導体装置の低電源電圧回路部においては、動作電圧が低いため、寄生バイポーラ動作やラッチアップは発生しにくい。そのため上記の説明のような反転層形成防止電極は必要ないので高集積化が可能となる。
【図面の簡単な説明】
【００５４】
【図１】本発明の半導体装置の高電源電圧回路部の第１の実施例を示す模式的断面図である。
【図２】本発明の半導体装置の高電源電圧回路部の第２の実施例を示す模式的断面図である。
【図３】本発明の半導体装置の高電源電圧回路部の第３の実施例を示す模式的断面図である。
【図４】従来の半導体装置の高電源電圧回路部の一部を示す模式的断面図である。
【符号の説明】
【００５５】
１０１  Ｐ型のシリコン基板
２０１  Ｐウエル領域
２０２  Ｎウエル領域
３０１  トレンチ分離領域
５０１  Ｎ型の高濃度不純物領域
５０２  Ｐ型の高濃度不純物領域
６０１  第１の絶縁膜
７７１  Ｐ型のポリシリコン層
７７２  Ｎ型のポリシリコン層
８０１  第２の絶縁膜
９０１  配線
９１１  トレンチ側面の絶縁膜厚
９１２  トレンチ底面の絶縁膜厚
９２１  Ｎ型の反転層
【図１】
0005147319.tif 000002
【図２】
0005147319.tif 000003
【図３】
0005147319.tif 000004
【図４】
0005147319.tif 000005