(57)【特許請求の範囲】
【請求項１】
動作モードによってロウアドレスと第１及び第２カラムアドレスのうちの１つに応答して、第１サブバンク領域または第２サブバンク領域が選択的に活性化するようにするサブバンク領域選択部と、
前記動作モードに応じて前記第１カラムアドレスから第１カラム領域活性化アドレスと第２カラム領域活性化アドレスを生成する第１カラム領域活性化部と、
前記動作モードに応じて前記第２カラムアドレスから第３カラム領域活性化アドレスと第４カラム領域活性化アドレスを生成する第２カラム領域活性化部と、
前記第１〜第４カラム領域活性化アドレスに応答して、前記第１サブバンク領域内の第１〜第４カラム領域と前記第２サブバンク領域内の第１〜第４カラム領域のうちの少なくともいずれか１つの領域が選択的に活性化するようにするカラム領域選択部と
を含み、
前記動作モードは、半導体記憶装置が一度に入出力するデータの量と用いる有効なロウアドレスの個数及びカラムアドレスの個数によって定義される
ことを特徴とするアドレス置換回路。
【請求項２】
前記動作モードは複数の動作モード信号のイネーブル有無によって定義され、前記複数の動作モード信号はボンディングオプションによって各々の論理値が設定されることを特徴とする、請求項１に記載のアドレス置換回路。
【請求項３】
前記ロウアドレスは、ＪＥＤＥＣ国際標準規格によって定義されていないアドレスであることを特徴とする、請求項１に記載のアドレス置換回路。
【請求項４】
前記サブバンク領域選択部は、前記ロウアドレスが有効な値を有すれば、前記ロウアドレスの電位レベルに応じて前記第１サブバンク領域または前記第２サブバンク領域が選択的に活性化するようにすることを特徴とする、請求項１または３に記載のアドレス置換回路。
【請求項５】
前記サブバンク領域選択部は、前記ロウアドレスが有効な値を有していなければ、前記第１カラムアドレスまたは前記第２カラムアドレスの電位レベルに応じ、前記第１サブバンク領域または前記第２サブバンク領域が選択的に活性化するようにすることを特徴とする、請求項１または３に記載のアドレス置換回路。
【請求項６】
前記カラム領域選択部は、前記ロウアドレスと前記第１及び第２カラムアドレスのうちのいずれか１つだけが有効な値を有すれば、前記第１サブバンク領域内の第１〜第４カラム領域または前記第２サブバンク領域内の第１〜第４カラム領域が全て活性化するようにすることを特徴とする、請求項１または３に記載のアドレス置換回路。
【請求項７】
前記カラム領域選択部は、前記ロウアドレスと前記第１及び第２カラムアドレスのうちの２つが有効な値を有すれば、前記第１サブバンク領域内の第１〜第４カラム領域のうちの２つのカラム領域または前記第２サブバンク領域内の第１〜第４カラム領域のうちの２つのカラム領域が活性化するようにすることを特徴とする、請求項１または３に記載のアドレス置換回路。
【請求項８】
前記カラム領域選択部は、前記ロウアドレスと前記第１及び第２カラムアドレスが全て有効な値を有すれば、前記第１サブバンク領域内の第１〜第４カラム領域のうちの１つのカラム領域または前記第２サブバンク領域内の第１〜第４カラム領域のうちの１つのカラム領域が活性化するようにすることを特徴とする、請求項１または３に記載のアドレス置換回路。
【請求項９】
第１サブバンク領域及び第２サブバンク領域を備えるメモリバンクと、
動作モード信号に応答して、ロウアドレスと第１及び第２カラムアドレスのうちの１つから第１及び第２サブバンク領域活性化信号を生成するアドレス置換回路と、
前記第１及び第２サブバンク領域活性化信号に応答して、前記第１サブバンク領域または前記第２サブバンク領域を活性化させるカラムデコーダと
を含み、
前記動作モード信号は複数の信号として実現され、各々の前記動作モード信号は、具備環境によって半導体記憶装置が一度に入出力するデータの量と用いる有効なロウアドレスの個数及びカラムアドレスの個数によってイネーブル有無が決定される
ことを特徴とする半導体記憶装置。
【請求項１０】
前記第１サブバンク領域と前記第２サブバンク領域は各々複数のカラム領域を備えることを特徴とする、請求項９に記載の半導体記憶装置。
【請求項１１】
前記複数の動作モード信号は、ボンディングオプションによって各々の論理値が設定されることを特徴とする、請求項９に記載の半導体記憶装置。
【請求項１２】
前記ロウアドレスは、ＪＥＤＥＣ国際標準規格によって定義されていないアドレスであることを特徴とする、請求項１０に記載の半導体記憶装置。
【請求項１３】
前記複数の動作モード信号の制御により、前記ロウアドレスと第１及び第２カラムアドレスに応答して前記第１及び第２サブバンク領域活性化信号を生成するサブバンク領域選択部と、
前記第１カラムアドレスから第１カラム領域活性化アドレスと第２カラム領域活性化アドレスを生成する第１カラム領域活性化部と、
前記第２カラムアドレスから第３カラム領域活性化アドレスと第４カラム領域活性化アドレスを生成する第２カラム領域活性化部と、
前記第１〜第４カラム領域活性化アドレスに応答して、複数のカラム領域活性化信号を生成するカラム領域選択部と、
を含むことを特徴とする、請求項１２に記載の半導体記憶装置。
【請求項１４】
前記サブバンク領域選択部は、前記ロウアドレスが有効な値を有すれば、前記ロウアドレスの電位レベルに応じて前記第１サブバンク領域活性化信号または前記第２サブバンク領域活性化信号を選択的にイネーブルにすることを特徴とする、請求項１３に記載の半導体記憶装置。
【請求項１５】
前記サブバンク領域選択部は、前記ロウアドレスが有効な値を有していなければ、前記第１カラムアドレスまたは前記第２カラムアドレスの電位レベルに応じて、前記第１サブバンク領域活性化信号または前記第２サブバンク領域活性化信号を選択的にイネーブルにすることを特徴とする、請求項１３に記載の半導体記憶装置。
【請求項１６】
前記カラムデコーダは、前記複数のカラム領域活性化信号に応答して、前記第１サブバンク領域内の複数のカラム領域のうちの少なくとも１つのカラム領域または前記第２サブバンク領域内の複数のカラム領域のうちの少なくとも１つのカラム領域を活性化させることを特徴とする、請求項１３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アドレス置換回路及びそれを含む半導体記憶装置に関し、より詳しくは、半導体記憶装置の標準規格の短所を補うアドレス置換回路及びそれを含む半導体記憶装置に関するものである。
【背景技術】
【０００２】
一般的に、半導体記憶装置は、ロウアドレス（Ｒｏｗ  Ａｄｄｒｅｓｓ）によって指定されたワード線を選択して該当メモリセルを活性化させる。そして、カラムアドレス（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ）から指定されるカラム選択信号を活性化させ、該当メモリセルに対するデータの入出力動作を行う。半導体記憶装置のアクティブ動作時には、複数のメモリバンクのうちのいずれか１つのメモリバンクが活性化し、カラムアドレスからいずれか１つのカラム選択信号がイネーブルになる。
【０００３】
このような半導体記憶装置は、ロウアドレスからワード線を選択するためにロウデコーダを備え、カラムアドレスからいずれか１つのカラム選択信号をイネーブルにするためにカラムデコーダを備える。
【０００４】
一般的な半導体記憶装置のロウアドレスの個数は、ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）のような国際標準規格によって定められている（例えば、特許文献１参照。）。標準規格は、半導体記憶装置の容量及び一度に入出力されるデータの量に応じてロウアドレスの総量を定義する。例えば、容量は１ＧＢｙｔｅであり、一度に入出力されるデータの量は３２個である半導体記憶装置（以下、Ｘ３２半導体記憶装置）の場合、ロウアドレスは１３個だけ用いられるように設定されている。この場合、１４番目ロウアドレスを用いなければならない状況においては、従来の半導体記憶装置はカラムアドレスを１ビットさらに活用して前記１４番目ロウアドレスの機能を代替してきた。しかし、このような技術は不要なビット線を活性化させることによって電力損失をもたらす。
【０００５】
その上、容量の小さい２つの半導体記憶装置を併置して容量の大きい１つの半導体記憶装置を実現する場合、標準規格が定義する各メモリ装置のロウアドレスの個数が異なって活用できなくなる。すなわち、例えば、容量は５１２ＭＢｙｔｅであり、一度に入出力されるデータの量は８個である半導体記憶装置（以下、Ｘ８半導体記憶装置）２つを活用して、容量は１ＧＢｙｔｅであり、一度に入出力されるデータの量は１６個である半導体記憶装置（以下、Ｘ１６半導体記憶装置）を実現する場合、前記Ｘ８半導体記憶装置はロウアドレスを１３個用い、前記Ｘ１６半導体記憶装置はロウアドレスを１４個まで用いるため、規格差によってロウアドレスの活用に問題が生じる。
【０００６】
このような従来の半導体記憶装置には、容量と一度に入出力されるデータの量に応じて定められた標準規格によってロウアドレスの活用が難しいという問題点があった。このような問題点により、容量の小さいメモリ装置を併置して容量の大きいメモリ装置を実現する技術にも限界が生じ、半導体記憶装置の生産においても時間及び費用の損失があった。
【特許文献１】特開平１１−２１２８６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上述した問題点を解決するために案出されたものであり、多様な環境下においても半導体記憶装置の活用度が高くなるようにするアドレス置換回路及びそれを含む半導体記憶装置を提供することをその技術的課題とする。
【課題を解決するための手段】
【０００８】
上述した技術的課題を達成するための本発明の１実施形態に係るアドレス置換回路は、動作モードによってロウアドレスと第１及び第２カラムアドレスのうちの１つに応答して、第１サブバンク領域または第２サブバンク領域が選択的に活性化するようにするサブバンク領域選択部と、前記動作モードに応じて前記第１カラムアドレスから第１カラム領域活性化アドレスと第２カラム領域活性化アドレスを生成する第１カラム領域活性化部と、前記動作モードに応じて前記第２カラムアドレスから第３カラム領域活性化アドレスと第４カラム領域活性化アドレスを生成する第２カラム領域活性化部と、前記第１〜第４カラム領域活性化アドレスに応答して、前記第１サブバンク領域内の第１〜第４カラム領域と前記第２サブバンク領域内の第１〜第４カラム領域のうちの少なくともいずれか１つの領域が選択的に活性化するようにするカラム領域選択部とを含むみ、  前記動作モードは、半導体記憶装置が一度に入出力するデータの量と用いる有効なロウアドレスの個数及びカラムアドレスの個数によって定義されることを特徴とする。
【０００９】
また、本発明の他の実施形態に係る半導体記憶装置は、第１サブバンク領域及び第２サブバンク領域を備えるメモリバンクと、動作モード信号に応答して、ロウアドレスと第１及び第２カラムアドレスのうちの１つから第１及び第２サブバンク領域活性化信号を生成するアドレス置換回路と、前記第１及び第２サブバンク領域活性化信号に応答して、前記第１サブバンク領域または前記第２サブバンク領域を活性化させるカラムデコーダとを含み、前記動作モード信号は複数の信号として実現され、各々の前記動作モード信号は、具備環境によって半導体記憶装置が一度に入出力するデータの量と用いる有効なロウアドレスの個数及びカラムアドレスの個数によってイネーブル有無が決定されることを特徴とする。
【発明の効果】
【００１０】
本発明のアドレス置換回路及びそれを含む半導体記憶装置は、標準規格によって定義されていないビットのロウアドレスにカラムアドレスの機能を 機能を与えることによって、半導体記憶装置の標準規格の短所を補う効果がある。
【００１１】
また、本発明のアドレス置換回路及びそれを含む半導体記憶装置は、多様な環境下においてアドレスの入力規格に対する適応性を向上させることによって、半導体記憶装置の活用度が高くなるようにする効果がある。
【００１２】
そして、本発明のアドレス置換回路及びそれを含む半導体記憶装置は、容量の小さい半導体記憶装置を併置して容量の大きい半導体記憶装置を実現するのに限界として作用するアドレスの規格差を克服することによって、生産時間及び費用を減少させる効果がある。
【発明を実施するための最良の形態】
【００１３】
以下、添付した図面を参照して本発明の好ましい実施形態についてより詳細に説明する。
図１に示すように、本発明の１実施形態に係る半導体記憶装置は、メモリバンク１、アドレス置換回路２、及びカラムデコーダ３を含む。
前記メモリバンク１は第１サブバンク領域１−１及び第２サブバンク領域１−２を備える。
【００１４】
前記アドレス置換回路２は、第１〜第４動作モード信号（ｏｐｍｄ１〜ｏｐｍｄ４）に応答して、第１ロウアドレスａｄｄ＿ｒｏｗ＜１＞と第１及び第２カラムアドレスａｄｄ＿ｃｌｍ＜１：２＞から、第１及び第２サブバンク領域活性化信号（ｓｂｒａｃｔ１，ｓｂｒａｃｔ２）と第１〜第４カラム領域活性化信号（ｃｌｒａｃｔ１〜ｃｌｒａｃｔ４）とを生成する。
【００１５】
前記カラムデコーダ３は、前記第１及び第２サブバンク領域活性化信号（ｓｂｒａｃｔ１，ｓｂｒａｃｔ２）と前記第１〜第４カラム領域活性化信号（ｃｌｒａｃｔ１〜ｃｌｒａｃｔ４）に応答して、前記第１サブバンク領域１−１の第１〜第４カラム領域（１−１１，１−１２，１−１３，１−１４）と前記第２サブバンク領域１−２の第１〜第４カラム領域（１−２１，１−２２，１−２３，１−２４）のうちの少なくともいずれか１つの領域を活性化させる。
【００１６】
前記第１サブバンク領域１−１は前記第１〜第４カラム領域（１−１１，１−１２，１−１３，１−１４）を備える。同じく、前記第２サブバンク領域１−２は前記第１〜第４カラム領域（１−２１，１−２２，１−２３，１−２４）を備える。前記カラムデコーダ３の制御により、前記メモリバンク１の前記第１サブバンク領域１−１内の第１〜第４カラム領域（１−１１，１−１２，１−１３，１−１４）と前記第２サブバンク領域１−２内の第１〜第４カラム領域（１−２１，１−２２，１−２３，１−２４）は選択的に活性化する。
【００１７】
前記第１動作モード信号ｏｐｍｄ１は、前記半導体記憶装置が一度にいくつかのデータを入出力するかに応じてイネーブルになる信号である。ここでは、Ｘ３２半導体記憶装置においてイネーブルになる信号として示した。また、前記第２動作モード信号ｏｐｍｄ２は前記半導体記憶装置に入力されるカラムアドレスの個数を定義する信号である。ここでは、有効なカラムアドレスの個数が計９個である時のみにイネーブルになる信号として示した。
【００１８】
前記第３動作モード信号ｏｐｍｄ３と前記第４動作モード信号ｏｐｍｄ４もまた、前記半導体記憶装置のデータの入出力量及びアドレスの個数に応じてイネーブルになる信号である。ここで、前記第３動作モード信号ｏｐｍｄ３はＸ１６半導体記憶装置において有効なカラムアドレスが１１個である時にイネーブルになる信号であり、前記第４動作モード信号ｏｐｍｄ４はＸ８半導体記憶装置においてイネーブルになる信号として示した。
【００１９】
このように半導体記憶装置の動作モードを定義する前記第１〜第４動作モード信号（ｏｐｍｄ１〜ｏｐｍｄ４）は、各々ボンディングオプション（Ｂｏｎｄｉｎｇ  Ｏｐｔｉｏｎ）によって実現されることが好ましい。設計者は、前記半導体記憶装置をテストした後、具備環境及び活用条件に応じて前記第１〜第４動作モード信号（ｏｐｍｄ１〜ｏｐｍｄ４）の論理値を設定する。
【００２０】
前記アドレス置換回路２に入力される前記第１ロウアドレスａｄｄ＿ｒｏｗ＜１＞は前記半導体記憶装置の標準規格が定義していないアドレスである。前記カラムデコーダ３には９ビットのカラムアドレスａｄｄ＿ｃｌｍ＜３：１１＞が入力される。この時、前記アドレス置換回路２は、前記半導体記憶装置の標準規格の限界を克服するためのカラムアドレストして前記第１及び第２カラムアドレスａｄｄ＿ｃｌｍ＜１：２＞を活用する。
【００２１】
前記カラムデコーダ３は、動作モードにより、前記アドレス置換回路２が選択的にイネーブルにする前記第１及び第２サブバンク領域活性化信号（ｓｂｒａｃｔ１，ｓｂｒａｃｔ２）と前記第１〜第４カラム領域活性化信号（ｃｌｒａｃｔ１〜ｃｌｒａｃｔ４）に応答して、前記第１サブバンク領域１−１内の第１〜第４カラム領域（１−１１，１−１２，１−１３，１−１４）と前記第２サブバンク領域１−２内の第１〜第４カラム領域（１−２１，１−２２，１−２３，１−２４）のうちの少なくともいずれか１つの領域が活性化するように前記メモリバンク１を制御する。
【００２２】
このように、本発明の半導体記憶装置には標準規格が定義するロウアドレスの個数より更に多い数のロウアドレスが入力され、標準規格が定義していないロウアドレスに従来にロウアドレスを代替するために活用されたカラムアドレスの機能を与える。それにより、標準規格によってロウアドレスの個数が制限されて活用度が落ちる問題点を克服することができる。また、多様な動作モードを設定し、各動作モードに応じてロウアドレスとカラムアドレスを選択的に活用してメモリバンク内の各カラム領域を活性化させる動作を行うことにより、具備環境及び活用条件に対する適応性を向上させることができる。
【００２３】
図２に示すように、前記アドレス置換回路２は、サブバンク領域選択部２１、第１カラム領域活性化部２２、第２カラム領域活性化部２３、及びカラム領域選択部２４を含む。
【００２４】
前記サブバンク領域選択部２１は、前記第１、第２、及び第３動作モード信号（ｏｐｍｄ１，ｏｐｍｄ２，ｏｐｍｄ３）の制御により、第１及び第２ロウアドレスレベル信号（ｒａｄｌｖ１，ｒａｄｌｖ２）と前記第１及び第２カラムアドレスａｄｄ＿ｃｌｍ＜１：２＞に応答して、前記第１サブバンク領域活性化信号ｓｂｒａｃｔ１と前記第２サブバンク領域活性化信号ｓｂｒａｃｔ２を生成する。
【００２５】
前記第１ロウアドレスレベル信号ｒａｄｌｖ１は前記第１ロウアドレスａｄｄ＿ｒｏｗ＜１＞がローレベル（Ｌｏｗ  Ｌｅｖｅｌ）の電位を有する時にイネーブルになる信号であり、前記第２ロウアドレスレベル信号ｒａｄｌｖ２は前記第１ロウアドレスａｄｄ＿ｒｏｗ１がハイレベル（Ｈｉｇｈ  Ｌｅｖｅｌ）の電位を有する時にイネーブルになる信号である。
【００２６】
前記サブバンク領域選択部２１は、第１〜第１７インバータ（ＩＶ１〜ＩＶ１７）、第１〜第６ナンドゲート（ＮＤ１〜ＮＤ６）、及び第１〜第４制御インバータ(ＣＩＶ１〜ＣＩＶ４）を含む。
【００２７】
前記第１インバータＩＶ１には前記第２動作モード信号ｏｐｍｄ２が入力される。前記第１ナンドゲートＮＤ１には前記第１インバータＩＶ１の出力信号と前記第１動作モード信号ｏｐｍｄ１が入力される。前記第２インバータＩＶ２には前記第１ナンドゲートＮＤ１の出力信号が入力される。前記第１制御インバータＣＩＶ１は前記第１ナンドゲートＮＤ１の出力信号と前記第２インバータＩＶ２の出力信号の制御により、前記第１カラムアドレスａｄｄ＿ｃｌｍ＜１＞を反転させて第１ノードＮ１に伝達する。前記第３インバータＩＶ３には前記第３動作モード信号ｏｐｍｄ３が入力される。前記第４インバータＩＶ４には前記第３インバータＩＶ３の出力信号が入力される。前記第２制御インバータＣＩＶ２は前記第３インバータＩＶ３の出力信号と前記第４インバータＩＶ４の出力信号の制御により、前記第２カラムアドレスａｄｄ＿ｃｌｍ＜２＞を反転させて前記第１ノードＮ１に伝達する。
【００２８】
前記第２ナンドゲートＮＤ２には前記第３インバータＩＶ３の出力信号と前記第１ナンドゲートＮＤ１の出力信号が入力される。前記第５インバータＩＶ５には前記第２ナンドゲートＮＤ２の出力信号が入力される。前記第３制御インバータＣＩＶ３は前記第２ナンドゲートＮＤ２の出力信号と前記第５インバータＩＶ５の出力信号の制御により、前記第１ロウアドレスレベル信号ｒａｄｌｖ１を反転させて前記第１ノードＮ１に伝達する。前記第６インバータＩＶ６には前記第１ノードＮ１に形成される電位を反転させる。前記第７インバータＩＶ７は前記第６インバータＩＶ６とラッチ構造を形成する。前記第８インバータＩＶ８には前記第６インバータＩＶ６の出力信号が入力される。前記第９インバータＩＶ９には前記第８インバータＩＶ８の出力信号が入力される。前記第１０インバータＩＶ１０には前記第９インバータＩＶ９の出力信号が入力される。前記第１１インバータＩＶ１１には前記第１０インバータＩＶ１０の出力信号が入力され、前記第１サブバンク領域活性化信号ｓｂｒａｃｔ１が出力される。
【００２９】
前記第４制御インバータＣＩＶ４は前記第２ナンドゲートＮＤ２の出力信号と前記第５インバータＩＶ５の出力信号の制御によって前記第２ロウアドレスレベル信号ｒａｄｌｖ２を反転させる。前記第１２インバータＩＶ１２には前記第４制御インバータＣＩＶ４の出力信号が入力される。前記第１３インバータＩＶ１３は前記第１２インバータＩＶ１２とラッチ構造を形成する。前記第１４インバータＩＶ１４には前記第３動作モード信号ｏｐｍｄ３が入力される。前記第３ナンドゲートＮＤ３には前記第１ナンドゲートＮＤ１の出力信号と前記第１４インバータＩＶ１４の出力信号が入力される。前記第１５インバータＩＶ１５には前記第３ナンドゲートＮＤ３の出力信号が入力される。前記第４ナンドゲートＮＤ４には前記第１２インバータＩＶ１２の出力信号と前記第１５インバータＩＶ１５の出力信号が入力される。前記第５ナンドゲートＮＤ５には前記第８インバータＩＶ８の出力信号と前記第３ナンドゲートＮＤ３の出力信号が入力される。前記第６ナンドゲートＮＤ６には前記第４ナンドゲートＮＤ４の出力信号と前記第５ナンドゲートＮＤ５の出力信号が入力される。前記第１６インバータＩＶ１６には前記第６ナンドゲートＮＤ６の出力信号が入力される。前記第１７インバータＩＶ１７には前記第１６インバータＩＶ１６の出力信号が入力され、前記第２サブバンク領域活性化信号ｓｂｒａｃｔ２が出力される。
【００３０】
前記第１カラム領域活性化部２２は、前記第１動作モード信号ｏｐｍｄ１に応答して、前記第１カラムアドレスａｄｄ＿ｃｌｍ＜１＞から第１カラム領域活性化アドレスｃｌｒａｄｄ１と第２カラム領域活性化アドレスｃｌｒａｄｄ２を生成する。前記第１カラム領域活性化部２２は、第１８〜第２３インバータ（ＩＶ１８〜ＩＶ２３）、及び第７及び第８ナンドゲート（ＮＤ７、ＮＤ８）を含む。
【００３１】
前記第１８インバータＩＶ１８には前記第１カラムアドレスａｄｄ＿ｃｌｍ＜１＞が入力される。前記第１９インバータＩＶ１９は前記第１８インバータＩＶ１８とラッチ構造を形成する。前記第２０インバータＩＶ２０には前記第１８インバータＩＶ１８の出力信号が入力される。前記第２１インバータＩＶ２１には前記第１動作モード信号ｏｐｍｄ１が入力される。前記第７ナンドゲートＮＤ７には前記第２０インバータＩＶ２０の出力信号と前記第２１インバータＩＶ２１の出力信号が入力される。前記第８ナンドゲートＮＤ８には前記第２１インバータＩＶ２１の出力信号と前記第７ナンドゲートＮＤ７の出力信号が入力され、前記第１カラム領域活性化アドレスｃｌｒａｄｄ１が出力される。前記第２２インバータＩＶ２２には前記第７ナンドゲートＮＤ７の出力信号が入力される。前記第２３インバータＩＶ２３には前記第２２インバータＩＶ２２の出力信号が入力され、前記第２カラム領域活性化アドレスｃｌｒａｄｄ２が出力される。
【００３２】
前記第２カラム領域活性化部２３は、前記第４動作モード信号ｏｐｍｄ４に応答して、第２カラムアドレスａｄｄ＿ｃｌｍ＜２＞から第３カラム領域活性化アドレスｃｌｒａｄｄ３と第４カラム領域活性化アドレスｃｌｒａｄｄ４を生成する。前記第２カラム領域活性化部２３は、第２４〜第３０インバータ（ＩＶ２４〜ＩＶ３０）、及び第９及び第１０ナンドゲート（ＮＤ９、ＮＤ１０）を含む。
【００３３】
前記第２４インバータＩＶ２４には前記第２カラムアドレスａｄｄ＿ｃｌｍ＜２＞が入力される。前記第２５インバータＩＶ２５は前記第２４インバータＩＶ２４とラッチ構造を形成する。前記第２６インバータＩＶ２６には前記第２５インバータＩＶ２５の出力信号が入力される。前記第２７インバータＩＶ２７には前記第４動作モード信号ｏｐｍｄ４が入力される。前記第２８インバータＩＶ２８には前記第２７インバータＩＶ２７の出力信号が入力される。前記第９ナンドゲートＮＤ９には前記第２６インバータＩＶ２６の出力信号と前記第２８インバータＩＶ２８の出力信号が入力される。前記第１０ナンドゲートＮＤ１０には前記第２８インバータＩＶ２８の出力信号と前記第９ナンドゲートＮＤ９の出力信号が入力され、前記第３カラム領域活性化アドレスｃｌｒａｄｄ３が出力される。前記第２９インバータＩＶ２９には前記第８ナンドゲートＮＤ８の出力信号が入力される。前記第３０インバータＩＶ３０には前記第２９インバータＩＶ２９の出力信号が入力され、前記第４カラム領域活性化アドレスｃｌｒａｄｄ４が出力される。
【００３４】
前記カラム領域選択部２４は、前記第１〜第４カラム領域活性化アドレス（ｃｌｒａｄｄ１〜ｃｌｒａｄｄ４）に応答して、前記第１〜第４カラム領域活性化信号（ｃｌｒａｃｔ１〜ｃｌｒａｃｔ４）を生成する。 前記カラム領域選択部２４は、第３１〜第３４インバータ（ＩＶ３１〜ＩＶ３４）、及び第１１〜第１４ナンドゲート（ＮＤ１１〜ＮＤ１４）を含む。
【００３５】
前記第１１ナンドゲートＮＤ１１には前記第２カラム領域活性化アドレスｃｌｒａｄｄ２と前記第４カラム領域活性化アドレスｃｌｒａｄｄ４が入力される。前記第３１インバータＩＶ３１には第１１ナンドゲートＮＤ１１の出力信号が入力され、前記第１カラム領域活性化信号ｃｌｒａｃｔ１が出力する。前記第１２ナンドゲートＮＤ１２には前記第１カラム領域活性化アドレスｃｌｒａｄｄ１と前記第４カラム領域活性化アドレスｃｌｒａｄｄ４が入力される。前記第３２インバータＩＶ３２には前記第１２ナンドゲートＮＤ１２の出力信号が入力され、前記第２カラム領域活性化信号ｃｌｒａｃｔ２が出力される。前記第１３ナンドゲートＮＤ１３には前記第２カラム領域活性化アドレスｃｌｒａｄｄ２と前記第３カラム領域活性化アドレスｃｌｒａｄｄ３が入力される。前記第３３インバータＩＶ３３には前記第１３ナンドゲートＮＤ１３の出力信号が入力され、前記第３カラム領域活性化信号ｃｌｒａｃｔ３が出力される。前記第１４ナンドゲートＮＤ１４には前記第１カラム領域活性化アドレスｃｌｒａｄｄ１と前記第３カラム領域活性化アドレスｃｌｒａｄｄ３が入力される。前記第３４インバータＩＶ３４には前記第１４ナンドゲートＮＤ１４の出力信号が入力され、前記第４カラム領域活性化信号ｃｌｒａｃｔ４が出力される。
【００３６】
前記アドレス置換回路２が１３ビットのロウアドレスと１０ビットのカラムアドレスを用いるＸ３２半導体記憶装置に備えられれば、前記第１〜第４動作モード信号（ｏｐｍｄ１〜ｏｐｍｄ４）のうちの前記第１動作モード信号ｏｐｍｄ１だけがイネーブルになる。それにより、前記サブバンク領域選択部２１の前記第１制御インバータＣＩＶ１はターンオンになり、前記第２制御インバータＣＩＶ２及び前記第３制御インバータＣＩＶ３はターンオフになるため、前記第１ノードＮ１には前記第１カラムアドレスａｄｄ＿ｃｌｍ＜１＞が反転して伝達される。この時、前記第３ナンドゲートＮＤ３の出力信号と前記第４ナンドゲートＮＤ４の出力信号は各々ハイレベルであるため、前記第１サブバンク領域活性化信号ｓｂｒａｃｔ１は前記第１ノードＮ１の電位が反転した形態になり、前記第２サブバンク領域活性化信号ｓｂｒａｃｔ２は前記第１ノードＮ１の電位と等しいレベルを有するようになる。
【００３７】
この場合、前記第１カラム領域活性化部２２と前記第２カラム領域活性化部２３を介して出力される前記第１〜第４カラム領域活性化アドレス（ｃｌｒａｄｄ１〜ｃｌｒａｄｄ４）は全てハイレベルになり、それによって前記第１〜第４カラム領域活性化信号（ｃｌｒａｃｔ１〜ｃｌｒａｃｔ４）もまた全てハイレベルになる。すなわち、前記第１サブバンク領域１−１または前記第２サブバンク領域１−２が選択的に活性化し、活性化したサブバンク領域の内部に備えられる第１〜第４カラム領域は全て活性化する。これは、前記第１カラムアドレスａｄｄ＿ｃｌｍ＜１＞を活用して前記第１サブバンク領域１−１または前記第２サブバンク領域１−２を選択的に活性化したものであるため、カラムアドレスを１ビットさらに用いて標準規格によって定義されていないロウアドレスを代替する従来技術と同様の作用を示す。
【００３８】
前記アドレス置換回路２が１４ビットのロウアドレスと９ビットのカラムアドレスを用いるＸ３２半導体記憶装置に備えられれば、前記第１〜第４動作モード信号（ｏｐｍｄ１〜ｏｐｍｄ４）のうちの前記第１動作モード信号ｏｐｍｄ１と前記第２動作モード信号ｏｐｍｄ２はイネーブルになる。それにより、前記サブバンク領域選択部２１の前記第１制御インバータＣＩＶ１と前記第２制御インバータＣＩＶ２はターンオフになり、前記第３制御インバータＣＩＶ３と前記第４制御インバータＣＩＶ４はターンオンになる。この時、前記第１５インバータＩＶ１５の出力信号と前記第５ナンドゲートＮＤ５の出力信号は各々ハイレベルであるため、前記第１サブバンク領域活性化信号ｓｂｒａｃｔ１は前記第１ロウアドレスレベル信号ｒａｄｌｖ１と等しいレベルを有し、前記第２サブバンク領域活性化信号ｓｂｒａｃｔ２は前記第２ロウアドレスレベル信号ｒａｄｌｖ２と等しいレベルを有する。
【００３９】
前述したように、この場合も、前記第１カラム領域活性化部２２と前記第２カラム領域活性化部２３を介して出力される前記第１〜第４カラム領域活性化アドレス（ｃｌｒａｄｄ１〜ｃｌｒａｄｄ４）は全てハイレベルになり、それにより前記第１〜第４カラム領域活性化信号（ｃｌｒａｃｔ１〜ｃｌｒａｃｔ４）もまた全てハイレベルになる。すなわち、前記第１サブバンク領域１−１または前記第２サブバンク領域１−２は選択的に活性化し、活性化したサブバンク領域の内部に備えられる第１〜第４カラム領域は全て活性化する。これは従来技術とは異なり、前記第１ロウアドレスａｄｄ＿ｒｏｗ＜１＞をカラムアドレスとして活用して従来技術と同様の作用を行ったものである。
【００４０】
前記アドレス置換回路２が１４ビットのロウアドレスと１０ビットのカラムアドレスを用いるＸ１６半導体記憶装置に備えられれば、前記第１〜第４動作モード信号（ｏｐｍｄ１〜ｏｐｍｄ４）は全てディスエーブルになる。この場合も、前記第１サブバンク領域活性化信号ｓｂｒａｃｔ１は前記第１ロウアドレスレベル信号ｒａｄｌｖ１と等しいレベルを有し、前記第２サブバンク領域活性化信号ｓｂｒａｃｔ２は前記第２ロウアドレスレベル信号ｒａｄｌｖ２と等しいレベルを有する。
【００４１】
前記第２カラム領域活性化部２３から出力される前記第３及び第４カラム領域活性化アドレス（ｃｌｒａｄｄ３，ｃｌｒａｄｄ４）はハイレベルになる。しかし、前記第１カラム領域活性化部２２から出力される前記第１及び第２カラム領域活性化アドレス（ｃｌｒａｄｄ１，ｃｌｒａｄｄ２）は、前記第１カラムアドレスａｄｄ＿ｃｌｍ＜１＞によってその値が定義され、互いに逆のレベルを有する形態を示す。それにより、前記カラム領域選択部２４は、前記第１及び第２カラム領域活性化アドレス（ｃｌｒａｄｄ１，ｃｌｒａｄｄ２）の電位により、前記第１〜第４カラム領域活性化信号（ｃｌｒａｃｔ１〜ｃｌｒａｃｔ４）のうちの２つだけがハイレベルになるようにする。その結果、前記第１サブバンク領域１−１または前記第２サブバンク領域１−２は選択的に活性化し、活性化したサブバンク領域の内部に備えられる第１〜第４カラム領域のうちの２つのカラム領域だけが活性化する。すなわち、前記第１ロウアドレスａｄｄ＿ｒｏｗ＜１＞をカラムアドレスとして活用していずれか１つのサブバンク領域を選択し、前記第１カラムアドレスａｄｄ＿ｃｌｍ＜１＞を用いて２つのカラム領域を選択的に活性化させる動作を行ったものである。
【００４２】
前記アドレス置換回路２が１３ビットのロウアドレスと１１ビットのカラムアドレスを用いるＸ１６半導体記憶装置に備えられれば、前記第１〜第４動作モード信号（ｏｐｍｄ１〜ｏｐｍｄ４）のうちの前記第３動作モード信号ｏｐｍｄ３だけがイネーブルになる。それにより、前記サブバンク領域選択部２１の前記第１制御インバータＣＩＶ１、前記第３制御インバータＣＩＶ３、及び前記第４制御インバータＣＩＶ４はターンオフになり、前記第２制御インバータＣＩＶ２はターンオンになるため、前記第１ノードＮ１には前記第２カラムアドレスａｄｄ＿ｃｌｍ＜２＞が反転して伝達される。この時、前記第３ナンドゲートＮＤ３の出力信号と前記第４ナンドゲートＮＤ４の出力信号は各々ハイレベルであるため、前記第１サブバンク領域活性化信号ｓｂｒａｃｔ１は前記第１ノードＮ１の電位が反転した形態になり、前記第２サブバンク領域活性化信号ｓｂｒａｃｔ２は前記第１ノードＮ１の電位のと等しいレベルを有する。
【００４３】
前記第１カラム領域活性化部２２から出力される前記第３及び第４カラム領域活性化アドレス（ｃｌｒａｄｄ３，ｃｌｒａｄｄ４）はハイレベルになる。しかし、前記第１カラム領域活性化部２２から出力される前記第１及び第２カラム領域活性化アドレス（ｃｌｒａｄｄ１，ｃｌｒａｄｄ２）は、前記第１カラムアドレスａｄｄ＿ｃｌｍ＜１＞によってその値が定義され、互いに逆のレベルを有する形態を示す。それにより、前記カラム領域選択部２４は、前記第１及び第２カラム領域活性化アドレス（ｃｌｒａｄｄ１，ｃｌｒａｄｄ２）の電位により、前記第１〜第４カラム領域活性化信号（ｃｌｒａｃｔ１〜ｃｌｒａｃｔ４）のうちの２つだけがハイレベルになるようにする。その結果、前記第１サブバンク領域１−１または前記第２サブバンク領域１−２は選択的に活性化し、活性化したサブバンク領域の内部に備えられる第１〜第４カラム領域のうちの２つのカラム領域だけが活性化する。すなわち、前記第２カラムアドレスａｄｄ＿ｃｌｍ＜２＞を用いていずれか１つのサブバンク領域を選択し、前記第１カラムアドレスａｄｄ＿ｃｌｍ＜１＞を用いて２つのカラム領域を選択的に活性化させる動作を行ったものである。
【００４４】
前記アドレス置換回路２が１４ビットのロウアドレスと１１ビットのカラムアドレスを用いるＸ８半導体記憶装置に備えられれば、前記第１〜第４動作モード信号（ｏｐｍｄ１〜ｏｐｍｄ４）のうちの前記第４動作モード信号ｏｐｍｄ４だけがイネーブルになる。それにより、前記サブバンク領域選択部２１の前記第１制御インバータＣＩＶ１と前記第２制御インバータＣＩＶ２はターンオフになり、前記第３制御インバータＣＩＶ３と前記第４制御インバータＣＩＶ４はターンオンになる。この時、前記第１５インバータＩＶ１５の出力信号と前記第５ナンドゲートＮＤ５の出力信号は各々ハイレベルであるため、前記第１サブバンク領域活性化信号ｓｂｒａｃｔ１は前記第１ロウアドレスレベル信号ｒａｄｌｖ１と等しいレベルを有し、前記第２サブバンク領域活性化信号ｓｂｒａｃｔ２は前記第２ロウアドレスレベル信号ｒａｄｌｖ２と等しいレベルを有する。
【００４５】
この場合、前記第１カラム領域活性化部２２から出力される前記第１及び第２カラム領域活性化アドレス（ｃｌｒａｄｄ１，ｃｌｒａｄｄ２）は、前記第１カラムアドレスａｄｄ＿ｃｌｍ＜１＞によってその値が定義され、互いに逆のレベルを有する形態を示す。また、前記第２カラム領域活性化部２３から出力される前記第３及び第４カラム領域活性化アドレス（ｃｌｒａｄｄ３，ｃｌｒａｄｄ４）は、前記第２カラムアドレスａｄｄ＿ｃｌｍ＜２＞によってその値が定義され、互いに逆のレベルを有する形態を示す。それにより、前記カラム領域選択部２４は、前記第１〜第４カラム領域活性化アドレス（ｃｌｒａｄｄ１〜ｃｌｒａｄｄ４）の電位により、前記第１〜第４カラム領域活性化信号（ｃｌｒａｃｔ１〜ｃｌｒａｃｔ４）のうちのいずれか１つだけがハイレベルになるようにする。その結果、前記第１サブバンク領域１−１または前記第２サブバンク領域１−２は選択的に活性化し、活性化したサブバンク領域の内部に備えられる第１〜第４カラム領域のうちの１つのカラム領域だけが活性化する。すなわち、前記第１ロウアドレスａｄｄ＿ｒｏｗ＜１＞をカラムアドレスとして活用してサブバンク領域を選択し、前記第１及び第２カラムアドレス（ａｄｄ＿ｃｌｍ＜１＞，ａｄｄ＿ｃｌｍ＜２＞）を用いて選択されたサブバンク領域内のいずれか１つのカラム領域を選択したものである。
【００４６】
上述したように、本発明のアドレス置換回路及びそれを含む半導体記憶装置は、標準規格が定義するロウアドレスより更に多いビットのロウアドレスが入力されれば、余剰のロウアドレスにカラムアドレスの機能を与えることにより、カラムアドレスのビット数を増加させることに伴う電力損失を防止することができる。したがって、本発明のアドレス置換回路及びそれを含む半導体記憶装置は、標準規格が定義するロウアドレスより更に多いビットのロウアドレスが入力される環境に置かれても正常的な動作が可能である。
【００４７】
また、ロウアドレスの個数とカラムアドレスの個数及びメモリ装置の容量のような条件によって制限されない適応性を確保することにより、容量の小さいメモリ装置を併置して容量の大きいメモリ装置を実現するのに限界として作用する標準規格の短所を克服することができる。それにより、半導体記憶装置の生産において時間及び費用を大きく節減することができる。
【００４８】
このように、本発明が属する技術分野で通常の知識を有する者であれば、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態によって実施することができるということを理解できる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないことを理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味及び範囲そしてその等価概念から導き出されるすべての変更または変形された形態は本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００４９】
【図１】本発明の１実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】図１に示したアドレス置換回路の詳細構成図である。
【符号の説明】
【００５０】
１…メモリバンク
１−１…第１サブバンク領域
１−２…第２サブバンク領域
２…アドレス置換回路
３…カラムデコーダ
２１…サブバンク領域選択部
２２…第１カラム領域活性化部
２３…第２カラム領域活性化部
２４…カラム領域選択部
【図１】
0005147464.tif 000002
【図２】
0005147464.tif 000003