(57)【特許請求の範囲】
【請求項１】
複数のワード線及びワード線ドライバと、
複数のビット線及びビット線ドライバと、
各メモリセルが、それぞれのワード線とビット線の間に接続されている複数のメモリセルと、
ワード線ドライバ及びビット線ドライバの内の一方に対する前記メモリセルの位置に基づいてメモリセルに適用するための書き込み条件を選択するよう作動する回路と、を含む装置であって、
前記書き込み条件が電圧と基準電流の両方を含み、前記回路が、前記ワード線ドライバ及びビット線ドライバの内の一方から遠い方のメモリセルに対するよりも、前記ワード線ドライバ及びビット線ドライバの内の一方に近い方のメモリセルに対して印加するのに、より低い電圧及びより大きな基準電流を選択するようにされ、
前記回路が、前記ワード線ドライバ及びビット線ドライバの内の一方に対する前記メモリセルの位置に基づいて、並行してプログラムするための複数のメモリセルを選択するよう作動可能とされており、
前記回路は、前記ワード線ドライバ及びビット線ドライバの内の一方に近い方のメモリセルに対するのと、前記ワード線ドライバ及びビット線ドライバの内の一方から遠い方のメモリセルに対するのとで、並行してプログラムするための異なる数のメモリセルを選択するように作動する、
装置。
【請求項２】
前記複数のメモリセルが複数のゾーンにまとめられ、前記回路が、メモリセルのゾーンに基づき、並行してプログラムするための複数のメモリセルを選択するよう作動する、請求項１に記載の装置。
【請求項３】
各ゾーンが複数のワード線を含む、請求項２に記載の装置。
【請求項４】
各ゾーンが複数のビット線を含む、請求項２に記載の装置。
【請求項５】
各ゾーンが複数のワード線及びビット線を含む、請求項２に記載の装置。
【請求項６】
前記複数のメモリセルの内の少なくとも幾つかは、１回書き込みメモリセルを含む、請求項１に記載の装置。
【請求項７】
前記複数のメモリセルの内の少なくとも幾つかは、多数回書き込みメモリセルを含む、請求項１に記載の装置。
【請求項８】
前記複数のメモリセルの内の少なくとも幾つかは、数回プログラム可能なメモリセルを含む、請求項１に記載の装置。
【請求項９】
前記複数のメモリセルが、単一基板上に、垂直に次々に上に積み重ねられた複数の層にまとめられている、請求項１に記載の装置。
【請求項１０】
前記複数のメモリセルが単一の層にまとめられている、請求項１に記載の装置。
【発明の詳細な説明】
【背景技術】
【０００１】
メモリセルをプログラムするのに、そのメモリセルに関連するワード線及びビット線のドライバを、それぞれ、印加されたワード線電圧及びビット線電圧でドライブできる。メモリセル両端の電圧が閾値電圧より大きい場合に、メモリセルがプログラムされる。メモリセルを読み出すために、そのメモリセルに対するワード線とビット線のドライバを、印加されたワード線電圧とビット線電圧それぞれでドライブすることができ、そのメモリセルに対するセンス増幅器が、メモリセルから流れ出る電流と基準電流を比較する。もしメモリセルがプログラムされていれば、電流は基準電流より大きくなるが、そうでなければ、電流は基準電流より低くなる。ワード線及びビット線を通る抵抗が原因で、メモリセルが受け取る実際の電圧（そして、従ってメモリセルを通過する電流）が低下する場合、書き込み及び読み出しエラーが起こり得る。
【発明の開示】
【０００２】
本発明は以下の請求項によって定義され、この項のいずれの事項もこれらの請求項に対する制限として解釈してはならない。
はじめに、下記の好ましい実施形態が、アドレス依存条件を使用するメモリオペレーション用の装置及び方法を規定する。１つの好ましい実施形態は、複数のワード線及びワード線ドライバ、複数のビット線及びビット線ドライバ、及びそれぞれのワード線とビット線の間に接続された複数のメモリセルを含む装置を規定する。本装置はさらに、ワード線ドライバ及びビット線ドライバのうちの一方または両方に対するメモリセルの位置に基づいて、メモリセルに適用すべき書き込み及び／又は読み出し条件を選択するように作動する回路を含む。他の好ましい実施形態は、さらに、ワード線及び／又はビット線ドライバに対するメモリセルの位置に基づき、並行してプログラムすべき幾つかのメモリセルを選択するように作動する回路を規定する。他の好ましい実施形態が規定され、また、ここに記述された好ましい実施形態は、各々、単独であるいは互いに組み合わせて使用することができる。
【発明を実施するための最良の形態】
【０００３】
次に、図面に注目すると、図１は、好ましい実施形態のメモリ装置５示す。装置５は、限定するわけではないが、例えばディジタルカメラ、携帯情報端末、携帯電話、ディジタルオーディオプレイヤー、或いはパソコンのような家電製品で使用されているメモリーカード又はスティックのような、モジュール式でコンパクトな携帯型のユニットの一部でもよい。装置５は複数のワード線（ＷＬ［０］、ＷＬ［１］．．．ＷＬ［Ｙ−２］、ＷＬ［Ｙ−１］）、複数のビット線（ＢＬ［０］、ＢＬ［１］．．．ＢＬ［ｘ−２］、ＢＬ［Ｘ−１］）、及びそれぞれのワード線とビット線の間に接続された複数のメモリセル１０を含むメモリ配列を含む。この実施形態では、メモリ配列は比較的長いビット線及び比較的短いワード線を含む。メモリセル１０は、どんな適切な形式でもよく、限定するわけではないが、１回書き込み（つまり１回プログラム可能）メモリセル、多数回書込みメモリセル、数回プログラム可能メモリセル（即ち、２回以上プログラム可能であるが、多数回書込みメモリセル程ではない）、あるいはこれらの任意の組み合わせを含む。メモリセルは単一の層（つまり２次元配列）に、あるいは米国特許第６，０３４，８８２号及び米国特許第６，４２０，２１５号に記載されているように、１枚の基板上、垂直に次々と上に積み重ねられた複数の層（つまり３次元の配列）に作り上げることができる。なお、両特許は本発明の譲受人に譲渡済で、参照によってここに援用する。ここに記述された実施形態では、メモリセルは、プログラムされた時にその誘電体が破壊される半導体アンチヒューズの形式をとる。他の形式のメモリセルを使用することもできる。
【０００４】
装置５は、さらにそれぞれワード線及びビット線と接続される列デコーダ１５及び行デコーダ２０を含む。ここで使用する場合、「と接続された」という語句は、１つ以上の指名されたかまたは不特定のコンポーネントを通じて直接的に接続されているか、間接的に接続されているかを意味する。列デコーダ１５も行デコーダ２０もメモリ配列の反対側に分割されている。列デコーダ１５は、各ワード線について１つずつある複数のワード線ドライバ２５を含む。同様に、行デコーダ２０は、各ビット線について１つずつある複数のビット線ドライバ２（図示されていない）を含む。装置５は、さらに、行デコーダ２０に接続された複数のセンス増幅器３０と同様に、更に詳細に以下で論ずるように、ワード線ドライバ及びビット線ドライバのうちの一方または両方に対するメモリセルの位置に基づいて、メモリセルに適用すべき書き込み及び／又は読み出し条件を選択するアドレス依存の電圧電流発生装置３５を含む。
【０００５】
操作において、書き込みまたは読み出し操作をするメモリセルを選ぶために、列アドレスを列デコーダ１５に供与し、行アドレスを行デコーダ２０に供与する。列デコーダ１５及び行デコーダ２０は、どのワード線及びビット線が、それぞれ供与された列及び行アドレスに該当するかを確定し、装置５は選択されたメモリセルに、書き込み条件あるいは読み出し条件を適用する。ここに使用の場合、用語「書き込み条件」及び「読み出し条件」は、強制機能（ｆｏｒｃｉｎｇ  ｆｕｎｃｔｉｏｎ）及び基準のうちの、１つあるいは両者を意味することができる。強制機能は、例えば電圧源、電流源、発生波形（例えば、高インピーダンスあるいは低インピーダンス）、電荷パケット、あるいは他の駆動刺激でもよい。基準は、例えば電流基準あるいは電圧基準でもよい。他のタイプの書き込み及び読み出し条件を使用することもできる。
【０００６】
メモリセルをプログラムするのに、該メモリセルに対応したワード線及びビット線のドライバを、それぞれ、印加ワード線電圧（ＶＷＬ）及び印加ビット線電圧（ＶＢＬ）で駆動する。（印加電圧は接地側でもよい。）メモリセル両端の電圧が閾値電圧より大きい場合に、メモリセルがプログラムされる。この例では、供与されたワード線及びビット線の電圧が「書き込み条件」である。プログラム中センシング（ｓｅｎｓｉｎｇ−ｗｈｉｌｅ−ｐｒｏｇｒａｍｍｉｎｇ）（あるいはスマートライト（ｓｍａｒｔ−ｗｒｉｔｅ））技術を使用する時、「書込み条件」は、印加されたワード線及びビット線電圧並びに基準電流の両者である。スマートライトは、メモリセルがプログラムされている間にメモリセルから流れて出る電流を基準電流と比較する。メモリセルからの電流が基準電流を超過する場合は、メモリセルはプログラム済みであり、メモリセルのプログラミングを停止することができる。これで、一定の時間メモリセルの両端に電圧を印加するプログラム技術に比べて、プログラムする帯域幅が増加する。好ましいプログラム中センシング技術についてのさらなる詳細は、米国特許第６，５７４，１４５号で知ることが出来るが、この特許は本発明の譲受人に譲渡されており、参照することによってここに援用する。
【０００７】
同様に、メモリセルを読み出すには、該メモリセルに対応したワード線及びビット線のドライバを、それぞれ印加ワード線電圧（ＶＷＬ）及びビット線電圧（ＶＢＬ）で駆動し、該メモリセルに付随するセンス増幅器３０は、メモリセルから流れて出る電流を基準電流と比較する。メモリセルがプログラムされていれば、その電流は基準電流より大きいが、そうでなければ、電流は基準電流より低くなる。この例では、「読み出し条件」は、印加されたワード線電圧（ＶＷＬ）及びビット線電圧（ＶＢＬ）、並びに基準電流である。上記のように、書き込み及び読み出し条件は、他の形式をとることもできる。
【０００８】
ワード線及びビット線を通る抵抗のために、メモリセルが実際に受ける電圧は、ワード線及びビット線のドライバに対するメモリセルの位置の関数となる。図２は、メモリセル両端の電圧の、ワード線及びビット線抵抗への依存を示す回路図である。この図示通り、数個の抵抗（Ｒ）の為、メモリセル両端の電圧（Ｖｄｉｏｄｅ）は、印加書き込み電圧とは異なるが、これは、ビット線印加電圧とワード線印加電圧の間の差（ＶＷＲ＝ＶＢＬ−ＶＷＬ）である。等価抵抗（Ｒ）の合計は、行デコーダ２０のプルアップ抵抗（Ｒｐｕ）、行デコーダ２０のプルダウン抵抗（Ｒｐｄ）、ビット線抵抗（Ｒｂｌ）及びワード線抵抗（Ｒｗｌ）から成る。メモリセル両端間の電圧（Ｖｄｉｏｄｅ）低下は、さらにメモリセル電流（ＩＤ）を低下させる。従って、メモリセルが、ビット線及びワード線に沿ってそれぞれ遠くに位置するにつれて、ビット線及びワード線の抵抗が増加するので、メモリセルに印加された電圧及びメモリセルから読み出された電流は、ワード線ドライバ及びビット線ドライバの一方または両方に対するメモリセルの位置に依存する。
【０００９】
図１を再び参照すると、ワード線及びビット線ドライバに対するメモリセルの位置を特徴づけるために、この好ましい実施形態では四つのカテゴリー：遠‐遠、遠‐近、近‐遠、近‐近が使用される。遠‐遠ビットは、１つのメモリ配列内で、ワード線ドライバから最も遠く、ビット線ドライバから最も遠いメモリセルである。遠‐近ビットは、１つのメモリ配列内で、ワード線ドライバから最も遠く、ビット線ドライバに最も近いメモリセルである。近‐遠ビットは、１つのメモリ配列内で、ワード線ドライバに最も近く、ビット線ドライバから最も遠いメモリセルである。近‐近ビットは、１つのメモリ配列内で、ワード線ドライバに最も近く、ビット線ドライバに最も近いメモリセルである。もちろん、他のカテゴリーを使用することもできる。
【００１０】
メモリセルは、ワード線及びビット線が選択する回路（つまりドライバ）に対するメモリセルの位置によって異なる条件（例えば抵抗）に従うので、配列中のすべてのメモリセルに、同じ書き込み、読み出し条件を適用すると、プログラミング及び読み出しエラーが起こり得る。例えば、正常な読み取りまたはプログラミング作動では、よく制御された電圧をワード線とビット線ドライバ出力に印加する。メモリセル両端間の実際の電圧は、遠‐遠ビットの場合なら近‐近ビットの場合より低くなるが、これは、ワード線及びビット線を通る抵抗のために電圧が低下するからである。メモリセル両端間の実際の電圧の変動は、読み出しマージンの減少、プログラミングマージンの減少、及び書き込みセンシングマージンの減少を引き起こすはずである。さて、これらの減少を各々について論ずることとする。
【００１１】
先ず読み出しマージンの減少に注目すると、メモリセルの両端間の電圧が低い程、セルが伝導する電流が低い。この関係は図３に示されているが、この図は、プログラムされた及びプログラムされなかった両方の状態で、近‐近と遠‐遠の領域にある、順バイアスをかけた１回プログラム可能のメモリセルの電流‐電圧曲線のグラフである。各タイプのメモリセルに対して示されている２本の曲線は、例えば、製造工程での変動が引き起こす下限と上限の分布を表わす。このグラフで示すように、与えられた読み出し電圧２ボルトに対して、プログラムされた近‐近ビットは、プログラムされた遠‐遠ビットよりも大きなメモリセル電流を発生する。プログラムされなかったビットについても同じことが言える。読み出しマージン（つまり、読み出しセンシングウィンドウ）は、正しい読み出しにとって受理可能な電圧及び電流の許される全変動における許容範囲である。
【００１２】
プログラムされた遠‐遠ビットが、プログラムされたメモリセルとして読み出され得るよう十分な電流の発生を確保するために、遠‐遠ビットで見られる高い抵抗に対応するように、全体的に読み出し電圧を高めることができる。しかしながら、電圧を上げるとリークしやすい、プログラムされなかった近‐近ビットは、基準電流より多くの電流を伝導する可能性があり、それが起これば、プログラムされなかった近‐近のメモリセルが、プログラムされた状態にあると誤解されることになる。読み出し電圧が変動する場合も同じ問題が生じる。もし読み出し電圧が２ボルト未満に下がると、弱くプログラムされた遠‐遠ビットが伝導する電流は、読み出しウィンドウ以内に低下する。すなわち、２ボルトで存在した読み出しウィンドウはもはや存在しない。従って、基準電流が読み出しマージンの上限と同じくらい高くに変動する場合には、弱くプログラムされた遠‐遠ビットは、プログラムされなかったメモリセルとして読み出される。同様に、読み出し電圧が２ボルトを超過する場合、強くプログラムされなかった近‐近ビットによって伝動された電流（プログラムされなかった近‐近ビットの上部曲線で表わされている）は、読み出しウィンドウ以内に収まる。従って、基準電流が読み出しマージンの下限と同じくらいに低く変わる場合には、強くプログラムされなかった近‐近ビットは、プログラムされたメモリセルとして読み出される。
【００１３】
この問題を克服するために、装置５は、ワード線ドライバ及びビット線ドライバのうちの一方または両方に対するメモリセルの位置に基づいて、メモリセルに適用すべき読み出し条件（例えば電圧または基準電流）を選択する回路を含むことができる。これは、その問題点を補償するように、アドレス依存メモリセルに適用すべき条件を選択することで達成できる。言い換えれば、操作ウィンドウの欠如／不足は、ワード線及び／又はビット線ドライバに対して選択されたメモリセルの位置の関数であるから、ウィンドウはアドレスに依存した読み出し条件の適用により作成することができる。動作しているウィンドウが存在していても、アドレスに依存した読み出し条件を使用して、読み出しマージンを増やすことによってその設計のロバスト性を改善できる。
【００１４】
図４及び図５は、それぞれ印加電圧及び基準電流を調節することで、回路がメモリセルの位置／アドレスに基づいてどのように電圧及び電流の低下を補うことができるかを示す。図４で示すように、遠‐遠ビットに対するより、近‐近ビットに対して、より低い読み出し電圧（Ｖｒｅａｄ）を印加することで、より広い読み出しマージンが存在する。図５では、読み出し電圧は一定にするが、読み出し中のメモリセルが近‐近ビットまたは遠‐遠ビットであるかどうかに依存して、基準電流を変える。電圧を変えるのと同様に、アドレスに基づいて基準電流を変えることで、図３に示す補償されなかった場合よりも大きな読み出しマージンが提供される。図４及び図５は、電圧及び基準電流のうちの１つを固定して、他方を変えている場合を示しているが、電圧及び基準電流の両方をともに変えられることに留意することが重要である。
【００１５】
読み出しマージン問題に類似して、プログラム中センシング（“スマートライト”）技術を使用する際に、書き込みセンシング問題がある。上記のように、スマートライト技術は、メモリセルがプログラムされている間に、メモリセルから出る電流を基準電流と比較する。一旦電流が基準電流を超過すると（メモリセルがプログラムされていたことを示す）、そのメモリセルへの書き込みサイクルは終了し、別のメモリセルへの書き込みサイクルが始まる。メモリセルのグループが、同じ物理的ワード線に沿って並行してプログラムされる場合、この技術はプログラムする帯域幅を著しく増加する。しかしながら、書き込み電流はこの状況に限定することができ、この電流限度はメモリセルのプログラミングをセンスバックするための基準電流としても使用される。ある状況では、このために書き込みセンシング用ウィンドウがない結果になることがある。図６はこの問題を説明するグラフである。書き込みセンスウィンドウが欠如しているために、弱くプログラムされた遠‐遠ビットを通過する電流は、基準電流より小さくなり、その結果、プログラムされたメモリセルが、プログラムされなかったビットとして読み出される。従って、プログラムされたセルがすべて電流基準より上にあり、プログラムされなかったセルはすべて電流基準未満であるように基準電流をセットすることが望まれる。しかしながら、電流基準が近‐近ビットに対応するようにセットされると、同じ電流基準のセッティングは、図６に示すようにプログラムされた遠‐遠ビットより高くなることがある。これは、プログラムされた遠‐遠ビットに書き込み中断を起こす。反対に、電流基準を遠‐遠ビットに対応するようにセットすると、同じ電流基準のセッティングは、プログラムされなかった近‐近ビットより低くなることがある。これは、「スマートライト」回路に、プログラムされなかった近‐近ビットがプログラムされていたと思わせ、早計に次のビットのセットに移動させるであろう。
【００１６】
この問題を克服するために、装置５は、メモリセルの位置に依存する、メモリセルに適用すべき書き込み条件（例えば電圧あるいは基準電流）を選択する（例えば、アドレス依存読み出し条件である）回路を含むことができる。（センシングは読み出しに似ているが、スマートライト技術では、センシングが書き込みサイクル中に起こるので、用語「書き込み条件」を「読み出し条件」の代わりに使用する。）図７及び図８は、メモリセルの位置／アドレスに基づいて、印加電圧及び基準電流をそれぞれ調節することで、この回路がどのように電圧及び電流の低下を補償できるかを示す。図７で示すように、遠‐遠ビットに対するよりも近‐近ビットに対して、より低い書き込み電圧（Ｖｗｒｉｔｅ）を印加することで、より広い書き込みセンシングマージンが存在する。図８では、書き込み電圧は一定に保たれるが、読み出されているメモリセルが、近‐近ビットかそれとも遠‐遠ビットかによって基準電流は変えられる。電圧を変える場合と同様に、アドレスに基づいて基準電流を変えると、図６の中で示す補償されなかった場合よりも書き込みセンシングマージンが大きくなる。図７及び図８は、電圧及び基準電流のうちの１つを固定して、他方を変える場合を示しているが、電圧及び基準電流は、両方とも変わることができることに留意することは重要である。
【００１７】
上のパラグラフでは、アドレス依存書き込み条件が、適切な書き込みセンシングウィンドウを提供するように調整された。適切な書き込みセンシングマージンを提供する書き込み条件の調整に加えて、あるいは、その代わりとして、プログラムマージンの減少を相殺するのに、アドレス依存書き込み条件を使用できる。背景の説明として、メモリ配列の両端間で一定のプログラミング電圧を使用した場合、プログラムされるべき近‐近ビットには、過度の電力が供給されることがある。この結果、１回プログラム可能なアンチヒューズダイオードでは、メモリセルが過度のストレスを受け、アンチヒューズが破壊されて、ショートの代わりに開路を生成する。さらに、メモリ線上の抵抗が高くなるせいで、遠‐遠メモリセルにはより少ない電力しか供給されないので、近‐近ビットより遠‐遠ビットをプログラムする方が難しい。アドレス依存書き込み条件を適用して、メモリセルのアドレスに基づいてメモリセル両端間の電圧を低下させることにより、近‐近ビットに供給される電力を減少できる。反対に、遠‐遠ビットに供給される電力は、メモリセルのアドレスに基づいて、メモリセル両端間の電圧を増加させることにより増加させることができる。
【００１８】
以上論じたように、メモリ装置は、ワード線ドライバ及びビット線ドライバのうちの一方または両方に対するメモリセルの位置に基づいて、メモリセルに適用すべき書き込み及び／又は読み出し条件を選択するように作動する回路を含むことができる。次のパラグラフは、この機能を実行するために使用できる回路設計の例について記述する。「回路」はどんな適切な形式もとることができ、例としてだけだが、単なるハードウェアコンポーネント（例えば抵抗器、コンデンサー、電圧源など）、コンピュータ実行可能なプログラムコードを実行する汎用のプロセッサー、特定用途向け集積回路及びプログラム可能なロジックコントローラーを含むことができる。他の回路設計及びコンポーネントが使用可能であることと、請求項中の用語「回路」は、図面で示し以下に記載する回路の例に制限してはならないことに留意するのは重要である。
【００１９】
図１に戻ると、その装置５の回路は、アドレス依存の電圧及び電流発生装置３５の形式をとる。この設計では、アドレス依存の電圧及び電流発生装置３５は、ワード線ドライバではなく、ビット線ドライバに対するメモリセルの位置に基づいて、メモリセルに適用すべき書き込み及び／又は読み出し条件を選択する。以下に論ずるように、メモリセルのビット線ドライバではなく、ワード線ドライバに対する位置に基づくか、あるいはワード線ドライバ及びビット線ドライバ両者に対するメモリセルの位置に基づいて、メモリセルに適用すべき書き込み及び／又は読み出し条件を選択する、他の回路の設計を使用できる。図１の回路デザインでは、メモリセルは、複数のワード線から成る複数のゾーンにまとめられる。ここに、Ｎ個の「ゾーン」があり、メモリ配列アドレスビットのサブセットが１個の特定ゾーンを選択する。選択されたゾーン内では、所定の読み取り／書き込み電圧及び電流が確定され、メモリオペレーションに使用される。このように、メモリオペレーション用に生成された電圧及び電流は、個別的にアドレスビットによって調整される。「Ｎ」が大きいほど、電圧及び電流の調整に対する分解能は大きい。
【００２０】
アドレス依存の電圧及び電流発生装置３５は、与えられたメモリセルがどのゾーンに属するかを、メモリセルの列及び行アドレスに基づいて決定し、そのゾーンに適切な書き込み及び／又は読み出し条件を適用する（つまり適切なワード線電圧（ＶＷＬ）、ビット線電圧（ＶＢＬ）、センス増幅器の上部セット用基準電流（ＩＲＥＦ＿ＴＯＰ）、及びセンス増幅器の下部セット用基準電流（ＩＲＥＦ＿ＢＯＴ））。このように、異なったゾーンには異なった書き込み及び／又は読み出し条件が適用される。
【００２１】
表１は、ゾーン位置に基づいて異なる電圧及び基準電流の両方を印加する、本出願の好ましい実施形態のゾーン構成スキームを示す。
【表１】
0005285277.tif 000002
【００２２】
表２は、読み出し及び書き込み両方のシナリオに対応するこのスキームの一例を示す。
【表２】
0005285277.tif 000003
【００２３】
これらの表に示すように、アドレス依存の電圧と電流発生装置３５は、ビット線ドライバから遠い方のメモリセルより、ビット線ドライバに近いメモリセルに低い方の電圧を印加し、ビット線ドライバから遠い方のメモリセルより、ビット線ドライバに近いメモリセルに印加するのにより大きな基準電流を選択する。
【００２４】
図１の設計では、メモリセルは、ワード線と平行して走るゾーンにまとめられた。この構成により、書き込み及び／又は読み出し条件は、メモリセルのビット線ドライバ（ワード線ドライバではない）に対する位置によって変ったが、これは、メモリセルのビット線ドライバに対する位置が、どのゾーンにメモリセルが属しているか、従って、どの書き込み及び／又は読み出し条件がそのセルに適用されるのかを決めるからである。言い換えれば、与えられたゾーンでのワード線に沿ったメモリセルすべてに、ワード線に沿ったメモリセルの位置に関係なく、同じワード線電圧が印加された。別の設計（図９に示す）では、異なった作動条件ゾーンは、複数のビット線と平行に走り（つまり、ゾーンは複数のビット線を含む）、従って、書き込み及び／又は読み出し条件は、メモリセルのワード線ドライバ（ビット線ドライバではない）に対する位置に基づいて変えられる。書き込みオペレーション中に幾つかのビットが並行して選択されている場合に、この設計は有用である。プログラムするために並行して複数のビットを動的に選択することは、図１に示したゾーンの場合と同様にして達成することができる。選択されたゾーン内では、予め決めた数のビットを並行してプログラムするように選択される。通常のページ書き込みオペレーションでは、ゾーンは順番に選択される。ページがプログラムされるにつれて、並行して選択されるビットの数はダイナミックに変わる。
【００２５】
背景として述べると、メモリ配列中の任意のダイオードに同じ電力が供給されていれば、遠‐遠ビットをプログラムする方がより難しい。その結果、同時に選択し、プログラムできる遠‐遠ビットの数が、プログラムする帯域幅に制限を設ける。例えば、遠‐遠ビットを８個、同一のワード線上で同時にプログラムするために選択する場合、もし７個を最初にプログラムし、それらがスーパーダイオード（つまり、高いダイオード電流を伝導するメモリセル）である場合、ワード線に沿った電流の合計はかなり高くなり、ワード線上の全電圧（ＩＲ）降下のために、８番目のメモリセルをプログラムするのが制限される可能性がある。従って、ビットのうち、少なくとも１つがプログラムされるのを制限しない幾つかのビットだけを並行してプログラムすることができる。これは、図１０に図式で示されている。この図面では、Ｒは等価抵抗の合計であり、行デコーダ１２０のプルアップ抵抗（Ｒｐｕ）、行デコーダ１２０のプルダウン抵抗（Ｒｐｄ）、及びワード線抵抗（Ｒｗｌ）よりなる。ＩＤはメモリセル電流、Ｖｄｉｏｄｅはメモリセル両端間の電圧、ＶＷＲは印加書き込み電圧、ＶＢＬは印加ビット線電圧、また、ＶＷＬは印加ワード線電圧である。ＶＷＲ＝ＶＢＬ−ＶＷＬであり、ＶＥＱは、隣接のプログラムされたメモリセルによる等価な電圧である。全体の書き込み帯域幅は、選択されたメモリセルのアドレス位置が定まっていると、並行してプログラムされるビットの数を変更することで増加できる。例えば、これらのビットが、書き込みドライバに近い方が、遠い場合より、より多くのビットを並行してプログラムするために選択することができる。その為、ＶＥＱは、選択したビットが書き込みドライバに近い方が、選択ビットがより遠い方より高い。従って、すべてのメモリセルに供給される電力は、ワード線に沿って同一である。メモリセルが、選択されたワード線に沿ってプログラムされるにつれて、プログラムされるビットの数は、ダイナミックに切り替えることができる。
【００２６】
表３は、本出願の好ましい一実施形態のゾーン構成スキームを示すが、このスキームでは、アドレスが、並行してプログラムするように選択されたビットの数を決定する。
【表３】
0005285277.tif 000004
【００２７】
また、表４は、このスキームの例を示す。
【表４】
0005285277.tif 000005
【００２８】
これらの好ましい実施形態と共に使用できる代案が幾つかある。例えば、図１及び図９は、「水平」ゾーンスキームが「垂直」ゾーンスキームから別個に使用されていることを示すが、「水平」と「垂直」ゾーンスキームの両者は、例えばメモリセルのワード線ドライバ及びビット線ドライバの両者に対する位置に基づいて、書き込み及び／または読み出し条件を変えるなど同時に使用できる。さらに、上記の例では、ワード線あるいはビット線は、グループとして［複数の］ゾーンにまとめられており、メモリセルに適用された書き込み及び／又は読み出し条件は、メモリセルがどのゾーンに属するかに依存していた。ゾーンの概念を使用する代わりに、書き込み及び／又は読み出し条件は、ゾーンの概念を使用しないで、メモリセルのアドレスだけに基づいて決定できる。さらに、上記した実施形態では、ゾーン内のメモリセルのグループは、作動条件の特有な組み合わせに左右される。代わりの実施形態では、各メモリセルは、適用される作動条件の特有な組み合わせを有する。最終結果は、各メモリセルが互いに全く同じように見えることである。この設計では、各メモリセルはそれ自身のゾーンを持っていると見なすことができる。
【００２９】
又、上に書き込み及び／又は読み出し条件という語句で触れたように、これらの好ましい実施形態は、（読み出し条件を変えずに）書き込み条件を変え、（書き込み条件を変えずに）読み出し条件を変え、あるいは書き込みと読み出し条件の両者を変えるのに用いることができる。さらに、上記の好ましい実施形態は、メモリセルのアドレスに基づいて、書き込み及び／又は読み出し条件を変えるが、これは、アドレスがメモリセルのワード線及び／又はビット線ドライバに対する位置を示すからである。代わりの実施形態では、メモリセルのワード線及び／又はビット線ドライバに対する位置を示す、アドレス以外のメトリックが書き込み及び／又は読み出し条件を変えるのに用いられる。
【００３０】
最後に、図面中で示す回路設計で、アドレス依存の電圧及び電流の発生装置は、そのメモリセルに関連するゾーンに基づいてメモリセルに印加すべきワードとビット線の電圧及び基準電流を選択している。代わりの実施形態では、回路は単にアドレス依存の基準電流を供給し、列と行のデコーダ中のワード線及び／又はビット線ドライバは、それら自身のワード線及びビット線電圧発生装置を持ち、該発生装置は、それぞれのゾーンに適切な電圧を供給する。
【００３１】
前記の詳細な説明は、本発明の多くの可能な実行内容中のほんの少数だけについて記述した。この限りでは、この詳細な記述は、制限ではなくて説明のためであることを意図している。本発明の範囲を規定するよう意図するのは、等価物すべてを含む以下の請求項だけである。
【００３２】
次に、添付した図面を参照しながら好ましい実施形態を記述する。
【図面の簡単な説明】
【００３３】
【図１】好ましい一実施形態のメモリ装置を示す。
【図２】メモリセル両端の電圧の、ワード線及びビット線抵抗への依存関係を示す回路図である。
【図３】補償されていないメモリの、読み出しシナリオを示す好ましい実施形態の、順バイアスをかけた１回プログラム可能なメモリセルの電流‐電圧曲線のグラフである。
【図４】アドレス依存で、メモリセル両端の電圧（Ｖｄｉｏｄｅ）補償したメモリの読み出しシナリオを示す好ましい実施形態の、順バイアスをかけた１回プログラム可能なメモリセルの電流‐電圧曲線のグラフである。
【図５】アドレス依存で、基準電流（Ｉｒｅｆ）補償したメモリの読み出しシナリオを示す好ましい実施形態の、順バイアスをかけた１回プログラム可能なメモリセルの電流‐電圧曲線のグラフである。
【図６】補償されなかったメモリの、書き込みセンシングシナリオを示す好ましい実施形態の、順バイアスをかけた１回プログラム可能なメモリセルの電流‐電圧曲線のグラフである。
【図７】アドレス依存で、書き込み電圧（Ｖｗｒｉｔｅ）補償したメモリの書き込みセンシングシナリオを示す好ましい実施形態の、順バイアスをかけた１回プログラム可能なメモリセルの電流‐電圧曲線のグラフである。
【図８】アドレス依存で基準電流（Ｉｒｅｆ）補償したメモリの書き込みセンシングシナリオを示す好ましい実施形態の、順バイアスをかけた１回プログラム可能なメモリセルの電流‐電圧曲線のグラフである。
【図９】別の好ましい実施形態のメモリ装置を示す。
【図１０】選択された隣接するメモリセルを伴う、メモリセル両端の電圧の、ワード線抵抗への依存を示す回路図である。
【図１】
0005285277.tif 000006
【図２】
0005285277.tif 000007
【図３】
0005285277.tif 000008
【図４】
0005285277.tif 000009
【図５】
0005285277.tif 000010
【図６】
0005285277.tif 000011
【図７】
0005285277.tif 000012
【図８】
0005285277.tif 000013
【図９】
0005285277.tif 000014
【図１０】
0005285277.tif 000015