(57)【特許請求の範囲】
【請求項１】
複数のコントロールゲートが連結されたセルストリングを含み、前記セルストリングの両端にはソース選択ライン及びドレーン選択ラインと連結するためのスイッチングトランジスタが備えられた半導体素子の製造方法において、
被エッチング層上にポリシリコン膜を形成する段階；
前記ポリシリコン膜上に反射防止膜を形成する段階；
前記反射防止膜上に形成された感光膜をパターニングする段階；
パターニングされた感光膜を基準に前記反射防止膜と前記ポリシリコン膜をエッチングして第１マスクパターンを形成する段階；
前記被エッチング層及び前記第１マスクパターン上にＴＥＯＳ膜を形成する段階；
前記ＴＥＯＳ膜上に反射防止膜を形成する段階；
前記反射防止膜上に形成された感光膜をパターニングする段階；
パターニングされた感光膜を基準に前記反射防止膜と前記ＴＥＯＳ膜をエッチングして第２マスクパターンを形成する段階；
前記第１マスクパターン及び前記第２マスクパターンの側壁にスペーサを形成する段階；
前記第２マスクパターンを除去する段階；及び
前記第１マスクパターン及び前記スペーサで構成されたエッチングマスクを基準に前記被エッチング層をエッチングする段階；
を含み、
前記第１マスクパターンと前記スペーサのうち前記第１マスクパターンの側壁に形成されたスペーサは、前記セルストリングの両端に前記ソース選択ライン及び前記ドレーン選択ラインの連結のための前記スイッチングトランジスタのゲートパターンを形成するための前記エッチングマスクに用いられ、
前記スペーサのうち前記第２マスクパターンの側壁に形成されたスペーサは、前記セルストリング内の複数のコントロールゲートパターンを形成するための前記エッチングマスクに用いられることを特徴とする半導体素子の製造方法。
【請求項２】
前記第１マスクパターンはポリシリコン膜で形成され、前記第２マスクパターンはＴＥＯＳ膜で形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記スペーサは、ポリシリコン膜で形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
複数のコントロールゲートが連結されたセルストリングを含み、前記セルストリングの両端にはソース選択ライン及びドレーン選択ラインと連結するためのスイッチングトランジスタが備えられた半導体素子の製造方法において、
半導体基板の上部に被エッチング層を形成する段階；
前記被エッチング層上にポリシリコン膜を形成する段階；
前記ポリシリコン膜上に反射防止膜を形成する段階；
前記反射防止膜上に形成された感光膜をパターニングする段階；
パターニングされた感光膜を基準に前記反射防止膜と前記ポリシリコン膜をエッチングして前記半導体基板のエッジ部に位置した前記被エッチング層の上部にパッド用パターンを形成する段階；
前記パッド用パターンを含む全体上部に平坦化された犠牲膜を形成する段階；
前記犠牲膜上にハードマスクを形成する段階；
前記ハードマスク上に反射防止膜を形成する段階；
前記反射防止膜上に形成された感光膜をパターニングする段階；
パターニングされた感光膜を基準に前記反射防止膜と前記ハードマスクと前記犠牲膜をエッチングして犠牲膜パターンを形成しながら、前記パッド用パターンはエッチングされない段階；
前記犠牲膜パターン及びパッド用パターンの側壁にスペーサを形成する段階；
前記犠牲膜パターンを除去して前記スペーサのみ残す段階；及び
前記スペーサ、及びスペーサが備えられたパッド用パターンをマスクに前記被エッチング層をエッチングして被エッチング層パターンを形成する段階
を含み、
前記パッド用パターンと前記スペーサのうち前記パッド用パターンの側壁に形成されたスペーサは、前記セルストリングの両端に前記ソース選択ライン及び前記ドレーン選択ラインの連結のための前記スイッチングトランジスタのゲートパターンを形成するための前記エッチングマスクに用いられ、
前記スペーサのうち前記犠牲膜パターンの側壁に形成されたスペーサは、前記セルストリング内の複数のコントロールゲートパターンを形成するための前記エッチングマスクに用いられることを特徴とする半導体素子の製造方法。
【請求項５】
前記被エッチング層は、ポリシリコン層及び窒化膜の積層構造に形成することを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記パッド用パターンは、ソース選択ライン用ゲート及びドレーン選択ライン用ゲートを画成することを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項７】
前記パッド用パターンのＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）は、前記スイッチングトランジスタのゲートを画成するための前記被エッチング層パターンのＣＤより小さく形成することを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項８】
前記犠牲膜は、ＴＥＯＳ膜で形成することを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項９】
前記犠牲膜は、ＨＦ溶液を用いた湿式工程を介しエッチングされることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項１０】
前記犠牲膜パターンはライン／スペース形に形成し、前記ライン：スペースの比率が１：３であることを特徴とする請求項４に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関する。特に、SPT(Spacer Patterning Technology)工程を利用したパターン形成の方法に関する。
【背景技術】
【０００２】
半導体素子の高集積化に従いパターンの大きさが減少しており、これに伴い微細パターンを形成するための製造装置及び工程方法が多様に提示されている。代表的な例として、レイリー(Rayleigh)方程式を検討してみれば、半導体素子内の微細パターンの大きさは露光工程に用いられる光の波長に比例し、レンズの大きさに反比例する。従って、微細パターンの形成のため、今まで露光工程に用いられる光の波長を減らすか、レンズの大きさを大きくする方法が主に用いられてきた。 
【０００３】
このような方法は、新しい製造装置の開発を必要として装置に対する投資費用が増加し、装置運営の困難があるので多くの問題点をもたらした。ここに、既存の装置を用いながらも高集積化に適する微細パターンを形成することができる方法として、感光膜パターニングのための露光工程を互いに異なるマスクを用いて二回行なうことにより、回路パターンを印刷する二重露光技術(double patterning technology)、及びスペーサを微細パターンの生成のためのエッチングマスクに用いるSPT(Spacer Patterning Technology)方法などが提案された。以下では、SPTに伴う製造工程を詳しく検討する。
【０００４】
図1(a)〜(e)は、従来の技術に係る半導体素子のSPT方法を示した断面図である。これらは特に、フラッシュメモリ素子のコントロールゲート形成方法を示している。通常、フラッシュメモリ素子は多数の(16個或いは32個)コントロールゲートが連結されたセルストリング(cell string)を含み、セルストリングの両端にはソース選択ライン(SSL、Source Selection Line)及びドレーン選択ライン(DSL、Drain Selection Line)と連結するためのスイッチングトランジスタが備えられている。
【０００５】
図1(a)に示されているように、半導体基板100の上部に被エッチング層110を形成し、被エッチング層110の上部に犠牲膜120を形成する。
【０００６】
ここで、被エッチング層110はポリシリコン110a及び窒化膜110bの積層構造であり、犠牲膜120aはTEOS(Tetra Ethyl Ortho Silicate)酸化膜で形成するのが好ましい。なお、前記犠牲膜120aが積層される厚さはSPT工程時に重要な役割を果たすスペーサの高さを決める。
【０００７】
次に、前記犠牲膜120aの上部にハードマスク層160、下部反射防止膜(Bottom AntiReflection Coating(BARC) film)170及び第1感光膜パターン180を形成する。露光工程を進める場合、感光膜と、感光膜の下部に形成されたハードマスク層との間の屈折率の差により、マスクに画成された通りに微細な第1感光膜パターン180を生成するのが困難である。従って、感光膜とハードマスク層との間の屈折率の差により光が反射し、感光膜パターン180が損なわれることを防止するため下部反射防止膜170を用いる。
【０００８】
通常、反射防止膜は微細回路を安定的に形成させるため用いられる非常に薄い光吸収感光材料層で、半導体の光微細回路加工(lithography)工程に用いられており、既存の工程に用いられている高解像度フォトレジスト材料と互いに接着界面及び光特性がよく合わなければならない。反射防止膜は、当該波長帯で基板反射率を調節して定在波(Standing Wave)現象やノッチング(Notching)のない感光膜パターンを形成させ、CD均一度(Critical Dimension Uniformity)特性を向上させ、基板と感光膜パターンの接着力を向上させるのに大いに助かるので、DUV工程では反射防止膜が重要な役割を果たす。このような反射防止膜は大きく、感光膜の上部に形成される上部反射防止膜(Top AntiReflection Coating(TARC) film)と、感光膜の下部に形成される下部反射防止膜(Bottom AntiReflection Coating(BARC) film)に分類されるが、この中で下部反射防止膜が微細な回路パターンの生成に主に用いられる。
【０００９】
図1(a)に示されているように、前記第1感光膜パターン180をマスクに下部反射防止膜170とハードマスク層160をエッチングする。以後、パターニングされたハードマスク層160を基準に犠牲膜120aをエッチングして犠牲膜パターン120を形成する。犠牲膜パターン120の形成後、前記第1感光膜パターン180、反射防止膜170及びハードマスク層160を除去する。
【００１０】
図1(b)に示されているように、犠牲膜パターン120を含む全体表面にスペーサ物質層を形成し、エッチバック(Etch-Back)工程を行なって犠牲膜パターン120の側壁にスペーサ130を形成する。ここで、スペーサ130はポリシリコンで形成するのが好ましく、スペーサ130は前記コントロールゲートを画成する。
【００１１】
図1(c)に示されているように、湿式工程を行なって犠牲膜パターン120を除去し、スペーサ130のみ残されるようにする。 
【００１２】
図1(d)に示されているように、半導体基板100内の複数のコントロールゲートが形成された中心領域から外れた周辺領域に、スイッチングトランジスタのゲートを画成するための第2感光膜パターン140を形成する。
【００１３】
周辺領域内のSSL及びDSLと連結されたスイッチングトランジスタは通常セルストリングの両端に存在するため、露光工程を行なうとき、中心領域に形成される複数のコントロールゲートより焦点が不良になる可能性が高い。さらに、周辺領域にディフォーカス（Defocus）が激しくなるに伴い、DOF(Depth of Focus、焦点深度)の製造マージン(Margin)が不足する傍ら、それぞれの選択ライン(SSL、DSL)を連結するためのスイッチングトランジスタはチャンネル(Channel)のターンオン(Turn-on)に係わるので、空間内のパターンの位置及び大きさの限界寸法(Critical Dimension、CD)に対する正確な制御が求められる。併せて、セルストリングに含まれた複数のコントロールゲートのそれぞれに比べてスイッチングトランジスタ及び選択ラインの大きさ(幅)は非常に大きいので、微細パターン回路を形成するためのスペーサ130を用いて大きさが相対的に大きいスイッチングトランジスタのゲートパターンを形成することに困難が多い。このような理由で、周辺領域に別途の第2感光膜パターン140の形成が必要である。
【００１４】
図1(e)に示されているように、スペーサ130及び第2感光膜パターン140をマスクに被エッチング層110をエッチングして複数のコントロールゲートとセルストリングの両端に位置するスイッチングトランジスタのゲート、SSL及びDSLを画成する被エッチング層パターン155a、155bを形成する。
【００１５】
図示されてはいないが、後続の工程では被エッチング層パターン155a、155bが形成された半導体基板の最外郭を露出させる第3感光膜パターン(図示省略)を形成する。ここで、前記第3感光膜パターン(図示省略)はスペーサ物質層の蒸着時に発生したライン終端領域のスペーサの部分を分離するためのカッティングマスクである。前記第3感光膜パターン(図示省略)をマスクにライン終端の被エッチング層パターン155a、155bの一部を除去してそれぞれのラインを分離させた後、前記第3感光膜パターン(図示省略)を除去する。
【００１６】
前述のSPT工程でスイッチングトランジスタのゲートを画成するパッド形の感光膜パターン140を形成するとき、前記感光膜パターン140の形成以前に下部反射防止膜を形成して感光膜パターン140が損なわれないようにしなければならない。しかし、既に形成されたスペーサ130により、下部反射防止膜を形成することができなくなる。図1(d)に示されているように、スペーサ130が形成された状態で反射防止膜を形成することができない場合、感光膜パターン140のプロファイル及びパターンの不良が発生するという問題点がある。 
【００１７】
もし、スペーサ130が形成された状態で反射防止膜を蒸着する場合は、前記スペーサ130のない周辺領域には一定の厚さに反射防止膜が蒸着できるが、前記スペーサ130の間の微細な領域では反射防止膜が形成されず、高い厚さに蒸着されるという問題が発生する。この場合、反射防止膜を蒸着して感光膜パターン140のプロファイル(profile)及びCD均一度の特性を向上させることができる。ところが、パッド形の感光膜パターン140の形成後、下部の被エッチング層110のエッチング時に前記感光膜パターン140をマスクに前記反射防止膜を除去する段階を追加しなければならず、感光膜パターン140の厚さも増加されなければならないので、工程マージンが確保されないという問題がある。
【００１８】
さらに、前記反射防止膜を除去するときにCF4をベースとするエッチングガスを用いるが、前記エッチングガスを用いた前記反射防止膜の除去工程時にスペーサ130がアタック(Attack)を受けてその高さが減少し、下部の被エッチング層110をエッチングするのにエッチング選択比が足りなくなるという問題がある。
【００１９】
前述の従来の技術に係る半導体素子の製造方法において、パッド形の感光膜パターン140の形成時に反射防止膜を適用するのが困難であるので、光の反射によるノッチング現象が発生し、周辺領域に形成されたパッド形の感光膜パターンの不良を誘発し、パターン間の狭い領域にスカム(scum)が発生することになり、基板との接着力が低下してパターンリフティング(pattern lifting)現象が発生するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、セルマスク工程を介した被エッチング層パターンの形成以前に反射防止膜を適用してパッド用パターンを形成することにより、前記パッド用パターンのプロファイル(Profile)及びCD均一度が向上し、感光膜パターンのスカムの発生及びパターンリフティング現象を防止して素子の特性を向上させる半導体素子の製造方法を提供することに目的がある。
【課題を解決するための手段】
【００２１】
本発明に係る半導体素子の製造方法は、被エッチング層上に第1マスクパターンを形成する段階;前記被エッチング層上に第2マスクパターンを形成する段階;前記第1マスクパターン及び前記第2マスクパターンの側壁にスペーサを形成する段階;及び前記第2マスクパターンが除去されたエッチングマスクを基準に前記被エッチング層をエッチングする段階を含む。
【００２２】
前記第1マスクパターンと前記スペーサのうち前記第1マスクパターンの側壁に形成されたスペーサは、セルストリングの両端にソース選択ライン及びドレーン選択ラインの連結のためのスイッチングトランジスタのゲートパターンを形成するための前記エッチングマスクに用いられる。
【００２３】
前記スペーサのうち前記第2マスクパターンの側壁に形成されたスペーサは、前記セルストリング内の複数のコントロールゲートパターンを形成するための前記エッチングマスクに用いられる。
【００２４】
前記第1マスクパターンはポリシリコン膜で形成され、前記第2マスクパターンはTEOS膜で形成される。
【００２５】
前記スペーサはポリシリコン膜で形成される。
【００２６】
前記第1マスクパターンを形成する段階は、前記被エッチング層上にポリシリコン膜を形成する段階;前記ポリシリコン膜上に反射防止膜を形成する段階;前記反射防止膜上に形成された感光膜をパターニングする段階;及びパターニングされた感光膜を基準に前記反射防止膜と前記ポリシリコン膜をエッチングする段階を含む。
【００２７】
前記第2マスクパターンを形成する段階は、前記被エッチング層及び第1マスクパターン上にTEOS膜を形成する段階;前記TEOS膜上に反射防止膜を形成する段階;前記反射防止膜上に形成された感光膜をパターニングする段階;及びパターニングされた感光膜を基準に前記反射防止膜と前記TEOS膜をエッチングする段階を含む。
【００２８】
スイッチングトランジスタのゲートパターンを形成するための疎らなマスクパターン、及びセルストリング内のコントロールゲートパターンを形成するための緻密なマスクパターンを順次形成する段階;及び前記疎らなマスクパターン及び前記緻密なマスクパターンの側壁にスペーサを形成したあとSTI工程を行なう段階を含む。
【００２９】
前記疎らなマスクパターン及び緻密なマスクパターンを順次形成する段階は、ハードマスク層上に第1反射防止膜を形成する段階;第1反射防止膜上に形成された疎らな感光膜パターンを基準に、前記ハードマスク層をパターニングする段階;パターニングされたハードマスク層を覆う犠牲膜を形成して平坦化する段階;前記犠牲膜上に第2反射防止膜を形成する段階;第2反射防止膜上に形成された緻密な感光膜パターンを基準に、前記犠牲膜をパターニングする段階を含む。
【００３０】
前記疎らなマスクパターンは前記スペーサとエッチング選択比が同一であるが、前記緻密なマスクパターンとはエッチング選択比が異なる。
【００３１】
前記STI工程を行なう段階は、前記疎らなマスクパターン及び前記緻密なマスクパターンの側壁にスペーサを形成する段階;前記緻密なマスクパターンを除去する段階;及び前記スペーサ及び前記疎らなマスクパターンを基準に、被エッチング層をエッチングする段階を含む。
【００３２】
半導体基板の上部に被エッチング層を形成する段階;前記半導体基板のエッジ部に位置した前記被エッチング層の上部にパッド用パターンを形成する段階;前記パッド用パターンを含む全体上部に平坦化された犠牲膜を形成する段階;前記犠牲膜をエッチングして犠牲膜パターンを形成しながら、前記パッド用パターンはエッチングされない段階;前記犠牲膜パターン及びパッド用パターンの側壁にスペーサを形成する段階;前記犠牲膜パターンを除去して前記スペーサのみ残す段階;及び前記スペーサ、及びスペーサが備えられたパッド用パターンをマスクに前記被エッチング層をエッチングして被エッチング層パターンを形成する段階を含む。
【００３３】
前記被エッチング層は、ポリシリコン層及び窒化膜の積層構造に形成する。
【００３４】
前記パッド用パターンは、SSL用ゲート及びDSL用ゲートを画成する。
【００３５】
前記パッド用パターンの形成のための感光膜パターンの形成時に反射防止膜を含む。
【００３６】
前記パッド用パターンのCDは、ターゲットパターンのCDより小さく形成する。
【００３７】
前記犠牲膜はTEOS膜で形成する。
【００３８】
前記犠牲膜パターンの形成のための感光膜パターンの形成時に反射防止膜を含む。
【００３９】
前記犠牲膜は、HF溶液を用いた湿式工程を介しエッチングされる。
【００４０】
前記犠牲膜パターンはライン／スペース形に形成し、前記ライン:スペースの比率が1:3である。
【発明の効果】
【００４１】
本発明に係る半導体素子の製造方法は、セルマスク工程を介した被エッチング層パターンの形成以前に反射防止膜を適用してパッド用パターンを形成することにより、前記パッド用パターンのプロファイル及びCD均一度を向上させることができるという効果がある。
併せて、本発明は感光膜パターンのスカムの発生及びパターンリフティング現象を防止して半導体素子の特性を向上させることができる。
【発明を実施するための最良の形態】
【００４２】
以下、図を参照しながら本発明に対し詳しく説明する。
【００４３】
図2(a)〜(g)は、本発明に係る半導体素子の製造方法を示した断面図である。特に、本発明は多数のコントロールゲートが連結されたセルストリング、及びセルストリングの両端にはソース選択ライン(SSL、Source Selection Line)及びドレーン選択ライン(DSL、Drain Selection Line)と連結するためのスイッチングトランジスタを備える半導体素子の製造方法を例に挙げて説明する。
【００４４】
図2(a)に示されているように、半導体基板200の上部に被エッチング層210を形成し、被エッチング層210の上部にポリシリコン層220a及び第1反射防止膜250aを形成し、前記第1反射防止膜250aの上部にパッド用パターンを画成する第1感光膜パターン260aを形成する。ここで、被エッチング層210はポリシリコン210a及び窒化膜210bの積層構造に形成するのが好ましい。
【００４５】
図2(b)に示されているように、前記第1感光膜パターン260aをマスクに前記ポリシリコン層220aをエッチングしてSSLまたはDSLと連結するためのスイッチングトランジスタのゲートを画成するパッド用パターン220を形成する。ここで、後続のスペーサ形成工程を介しパッド用パターン220の側壁にスペーサを形成するので、パッド用パターン220はスイッチングトランジスタのゲートの大きさよりは少し小さく(スペーサの厚さほど)形成する。
【００４６】
このとき、第1反射防止膜(BARC film)250aを形成したあと露光工程を行なうことにより、本発明に係る半導体素子の製造工程中には第1感光膜パターン260aに従来にあり得た不良やノッチング現象を予防することができる。即ち、平坦な被エッチング層の上部に反射防止膜を形成したあと感光膜パターンの形成工程を行なったので、被エッチング層の反射率を減少させてパッド用パターンの不良を防止し、感光膜パターンのスカム及びリフティング現象を防止することができる。 
【００４７】
図2(c)に示されているように、パッド用パターン220及び被エッチング層210の上部に形成された犠牲膜230を、CMP工程を行なって平坦化させる。
【００４８】
ここで、犠牲膜230はTEOS膜で形成するのが好ましく、SPT工程時に重要な役割を果たすスペーサの高さを決める膜であるため、一定高さ以上を有するように形成するのが好ましい。もし、犠牲膜230の形成された高さが低い場合、以後の工程を介しスペーサを所望の高さと厚さに形成するのが難しくなりかねない。一例として、マスクパターンの側面に形成されるスペーサは一度に約30nmの厚さに蒸着することができるが、マスクパターンがこれより十分高くない場合、スペーサの厚さは一層薄く形成される。
【００４９】
さらに、一定の厚さに犠牲膜230を蒸着する場合、パッド用パターン220により段差が発生し、このような段差は後続の工程時にディフォーカス(Defocus)を誘発させることがあり、それにより以後生成するセルストリング内の複数の微細なコントロールゲートパターンが劣化するという問題が発生する。従って、前記化学的機械的研磨(CMP)工程を行なって前記段差を除去するのが好ましい。 
【００５０】
次に、平坦化された犠牲膜230の上部にハードマスク240及び第2反射防止膜250bを形成する。
【００５１】
ここで、ハードマスク240はポリシリコンで形成し、これは感光膜パターンで下部の犠牲膜230をエッチングするにはエッチング選択比が不足するので、ハードマスク240でポリシリコンを適用するのが好ましい。 
【００５２】
次に、第2反射防止膜250bの上部にワードラインを画成する第2感光膜パターン260bを形成する。 
【００５３】
ここで、第2感光膜パターン260bはライン／スペース形に形成し、ライン:スペースの比率が1:3になるようにするのが好ましい。 
【００５４】
図2(d)に示されているように、第2感光膜パターン260bをマスクに第2反射防止膜250b及びハードマスク240をエッチングする。 
【００５５】
次に、残された第2感光膜パターン260bと、前記エッチングされた第2反射防止膜250b及びハードマスク240をマスクに下部の犠牲膜230をエッチングして犠牲膜パターン230aを形成する。 
【００５６】
このとき、犠牲膜230であるTEOS膜とパッド用パターン220であるポリシリコンとはエッチング選択比の差を有するので、パッド用パターン220は殆どエッチングされず残留することになる。 
【００５７】
図2(c)及び図2(d)に示されているように、第2反射防止膜250bもまた露光工程を介し微細な第2感光膜パターン260bを形成するのにおいて、ハードマスク240の屈折率の差により発生し得る不良なパターンを防止することができる。
【００５８】
次に、第2感光膜パターン260b、前記エッチングされた第2反射防止膜250b及びハードマスク240を除去する。 
【００５９】
図2(e)に示されているように、犠牲膜パターン230a及びパッド用パターン220を含む全体表面の上部に、スペーサ形成物質であるポリシリコン層を蒸着する。
【００６０】
次に、犠牲膜パターン230aが露出するまでエッチバック(Etch-Back)工程を行なって犠牲膜パターン230a及びパッド用パターン220の側壁にスペーサ270を形成する。
【００６１】
このとき、パッド用パターン220の側壁にもスペーサ270が形成され、パッド用パターン220のCDが増加することになり、パッド用パターンの大きさよりさらに大きいゲートパターンを形成することができるようになる。
【００６２】
以後、図2(f)に示されているように、犠牲膜パターン230aを除去してセルストリング内の複数のコントロールゲートパターンを形成するためのスペーサ270のみ残されるようにする。
【００６３】
ここで、犠牲膜パターン230aの除去工程はHFを用いた湿式方法であるのが好ましく、このとき下部物質の窒化膜210bはHF溶液に耐性があるので除去されない。さらに、エッチング選択比の異なるスペーサ270とエッチング選択比の同一なパッド用パターン220も除去されない。
【００６４】
図2(g)に示されているように、スペーサ270及び側壁にスペーサ270が形成されたパッド用パターン220をマスクに下部の被エッチング層210をエッチングする。このとき、窒化膜210b及びポリシリコン210aが順次エッチングされる。
【００６５】
このとき、マスクに用いられるパッド用パターン220はポリシリコンであり、これと同一の下部物質をエッチングするので、他の物質をマスクに用いるときよりエッチング均一度が向上するという長所がある。
【００６６】
次に、スペーサ270及び側壁にスペーサ270が形成されたパッド用パターン220を除去し、複数のコントロールゲートパターンとソース選択ラインまたはドレーン選択ラインを連結するためのスイッチングトランジスタのゲートを画成する被エッチング層パターン215a、215bを形成する。
【００６７】
図示されてはいないが、後続の工程を説明すると、被エッチング層パターン215a、215bが形成された半導体基板200の最外郭を露出させる第3感光膜パターン(図示省略)を形成する。ここで、前記第3感光膜パターン(図示省略)はスペーサ物質層の蒸着時に発生したライン終端領域のスペーサ部分を分離するためのカッティングマスク(Cutting Mask)である。 
【００６８】
次に、前記第3感光膜パターン(図示省略)をマスクにライン終端の被エッチング層パターン215の一部を除去してそれぞれのラインを分離させた後、前記第3感光膜パターン(図示省略)を除去する。
【００６９】
前述したように、微細なゲートパターンを生成するためのエッチングマスクであるスペーサを形成した後、疎らなゲートパターンを生成するための感光膜パターンを形成することとは異なり、本発明では疎らなゲートパターンを生成するためのエッチングマスクであるポリシリコン膜を先ず形成した後、微細なゲートパターンを生成するためのスペーサを形成している。これを通じて、二回の露光工程だけで互いに異なる二つの大きさを有する半導体素子内のゲートパターンを形成することができるので工程の複雑度が増加せず、下部反射防止膜(BARC)を形成したあと各露光工程を行なうことにより高集積半導体素子に用いられる互いに異なる大きさの感光膜パターンを形成するのにおいて正確度を高めた。
【００７０】
これを通じて、本発明に係る半導体素子の製造方法は、セルマスク工程を介した被エッチング層パターンの形成以前に反射防止膜を適用してパッド用パターンを形成することにより、前記パッド用パターンのプロファイル及びCD均一度が向上し、感光膜パターンのスカムの発生及びパターンリフティング現象を防止して素子の特性を向上させることができる。
【００７１】
以上、本発明の好ましい実施形態について説明したが、本発明は前記実施形態に限定されず、本発明の属する技術範囲を逸脱しない範囲での全ての変更が含まれる。
【図面の簡単な説明】
【００７２】
【図１（ａ）】従来の技術に係る半導体素子の製造方法を示した断面図である。
【図１（ｂ）】従来の技術に係る半導体素子の製造方法を示した断面図である。
【図１（ｃ）】従来の技術に係る半導体素子の製造方法を示した断面図である。
【図１（ｄ）】従来の技術に係る半導体素子の製造方法を示した断面図である。
【図１（ｅ）】従来の技術に係る半導体素子の製造方法を示した断面図である。
【図２（ａ）】本発明に係る半導体素子の製造方法を示した断面図である。
【図２（ｂ）】本発明に係る半導体素子の製造方法を示した断面図である。
【図２（ｃ）】本発明に係る半導体素子の製造方法を示した断面図である。
【図２（ｄ）】本発明に係る半導体素子の製造方法を示した断面図である。
【図２（ｅ）】本発明に係る半導体素子の製造方法を示した断面図である。
【図２（ｆ）】本発明に係る半導体素子の製造方法を示した断面図である。
【図２（ｇ）】本発明に係る半導体素子の製造方法を示した断面図である。
【符号の説明】
【００７３】
200  半導体基板
210  被エッチング層
210a  ポリシリコン
210b  窒化膜
215a、215b  被エッチング層パターン
220  パッド用パターン
220a  ポリシリコン層
230  犠牲膜
230a  犠牲膜パターン
240  ハードマスク
250a  第1反射防止膜
250b  第2反射防止膜
260a  第1感光膜パターン
260b  第2感光膜パターン
270  スペーサ
【図１（ａ）】
0005122422.tif 000002
【図１（ｂ）】
0005122422.tif 000003
【図１（ｃ）】
0005122422.tif 000004
【図１（ｄ）】
0005122422.tif 000005
【図１（ｅ）】
0005122422.tif 000006
【図２（ａ）】
0005122422.tif 000007
【図２（ｂ）】
0005122422.tif 000008
【図２（ｃ）】
0005122422.tif 000009
【図２（ｄ）】
0005122422.tif 000010
【図２（ｅ）】
0005122422.tif 000011
【図２（ｆ）】
0005122422.tif 000012
【図２（ｇ）】
0005122422.tif 000013