(57)【特許請求の範囲】
【請求項１】
半導体基板内に設けられたビットラインと、
前記ビットライン間の前記半導体基板上に設けられた第１ＯＮＯ膜と、
前記ビットライン上に設けられた第２ＯＮＯ膜と、を具備し、
前記第１ＯＮＯ膜中の第１窒化シリコン膜の膜厚は前記第２ＯＮＯ膜中の第２窒化シリコン膜の膜厚より厚く、
前記第１窒化シリコン膜は上部窒化シリコン膜および前記上部窒化シリコン膜より膜厚の厚い下部窒化シリコン膜を含み、前記上部窒化シリコン膜と前記第２窒化シリコン膜とは同じ膜であり、前記下部窒化シリコン膜と前記第２窒化シリコン膜とは膜が異なり、
前記上部窒化シリコン膜と前記第２窒化シリコン膜は前記下部窒化シリコン膜より電荷を捕獲するためのトラップ密度が小さい半導体装置。
【請求項２】
前記第１ＯＮＯ膜および第２ＯＮＯ膜上に、前記ビットラインと交差するワードラインが設けられた請求項１に記載の半導体装置。
【請求項３】
半導体基板内に設けられたビットラインと、
前記半導体基板上に設けられたＯＮＯ膜であって、前記ビットライン間の前記半導体基板上には第１ＯＮＯ膜が設けられ、前記ビットライン上には第２ＯＮＯ膜が設けられた前記ＯＮＯ膜と、
前記ビットライン上であり前記ＯＮＯ膜の開口部に設けられた珪化金属層と、
前記珪化金属層と直接接続する接続金属層と、
前記ビットラインと交差し、前記ＯＮＯ膜上に形成されたワードラインと、を具備し、
前記接続金属層が設けられていない前記ワードライン間においては、前記ビットライン間の前記半導体基板上に、前記第１ＯＮＯ膜が形成され、
前記接続金属層が設けられている前記ワードライン間においては、前記ビットライン間の前記半導体基板上に、前記第１ＯＮＯ膜内のトンネル酸化膜およびトラップ層が形成されている半導体装置。
【請求項４】
前記第１ＯＮＯ膜中の第１窒化シリコン膜の膜厚は前記第２ＯＮＯ膜中の第２窒化シリコン膜の膜厚より厚い請求項３に記載の半導体装置。
【請求項５】
前記ワードラインの側部に側壁が設けられ、前記珪化金属層は前記側壁の間に設けられた請求項３又は請求項４に記載の半導体装置。
【請求項６】
半導体基板内に設けられたビットラインと、
前記半導体基板上に設けられたＯＮＯ膜であって、前記ビットライン間の前記半導体基板上には前記ＯＮＯ膜が設けられ、前記ビットライン上においては、前記ＯＮＯ膜内のトップ酸化膜が前記ビットライン上に直接設けられた前記ＯＮＯ膜と、
前記ビットライン上に前記ビットライン端からオフセットした前記ＯＮＯ膜の開口部に設けられた珪化金属層と、
前記珪化金属層と直接接続する接続金属層と、
前記ビットラインと交差し、前記ＯＮＯ膜および前記トップ酸化膜上に設けられたワードラインと、を具備し、
前記接続金属層が設けられていない前記ワードライン間においては、前記ビットライン間の前記半導体基板上に前記ＯＮＯ膜が形成され、前記ビットライン上に前記ＯＮＯ膜のトップ酸化膜が形成され、
前記接続金属層が設けられている前記ワードライン間においては、前記ビットライン間の前記半導体基板上に、前記ＯＮＯ膜内のトンネル酸化膜およびトラップ層が形成されている半導体装置。
【請求項７】
半導体基板上に第１酸化シリコン膜を形成する工程と、
前記第１酸化シリコン膜上に下部窒化シリコン膜を形成する工程と、
前記下部窒化シリコン膜上に形成されたマスク層をマスクに前記下部窒化シリコン膜を除去する工程と、
前記マスク層をマスクに前記半導体基板内にビットラインを形成する工程と、
前記下部窒化シリコン膜およびビットライン上に上部窒化シリコン膜を形成する工程と、  
前記上部窒化シリコン膜上に第２酸化シリコン膜を形成する工程と、
を有し、
前記下部窒化シリコン膜を形成する工程は、前記第１酸化シリコン膜上に前記下部窒化シリコン膜を形成する工程を含む半導体装置の製造方法。
【請求項８】
前記下部窒化シリコン膜を形成する工程は、前記上部窒化シリコン膜と異なる膜質を有する窒化シリコン膜を形成する工程を含む請求項７に記載の半導体装置の製造方法。
【請求項９】
半導体基板上に第１酸化シリコン膜を形成する工程と、
ビットラインとなる領域間の前記第１酸化シリコン膜上に第１窒化シリコン膜を形成する工程と、
前記ビットラインとなる領域の前記第１酸化シリコン膜上に第１窒化シリコン膜より膜厚の薄い第２窒化シリコン膜を形成する工程と、
前記半導体基板内にビットラインを形成する工程と、
前記ビットラインと交差し、前記第２窒化シリコン膜上にワードラインを形成する工程と、
前記ワードライン間において、前記ビットライン間では前記第１窒化シリコン膜は残存し前記ビットライン上の前記第２窒化シリコン膜は除去されるように前記第１窒化シリコン膜及び前記第２窒化シリコン膜をエッチングする工程と、
前記ワードライン間のビットライン上に珪化金属層を形成する工程と、
前記珪化金属層に接続する接続金属層を形成する工程と、
前記上部窒化シリコン膜上に第２酸化シリコン膜を形成する工程と、
を有する半導体装置の製造方法。
【請求項１０】
前記ワードラインの側部に側壁を形成する工程を有し、
前記第２窒化シリコン膜をエッチングする工程は、前記側壁間の第２窒化シリコン膜をエッチングする工程を含む請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１窒化シリコン膜を形成する工程は、前記半導体基板上に下部窒化シリコン膜を形成する工程と、前記下部窒化シリコン膜上に形成されたマスク層をマスクに前記下部窒化シリコン膜を除去する工程と、前記第１窒化シリコン膜上および前記半導体基板上に前記下部窒化シリコン膜より厚みの薄い上部窒化シリコン膜を形成する工程と、を含み、
前記第２窒化シリコン膜を形成する工程は、前記上部窒化シリコン膜を形成する工程を含む請求項９又は請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記ビットラインを形成する工程は、前記マスク層をマスクに前記半導体基板内にビットラインを形成する工程を含む請求項１１に記載の半導体装置の製造方法。
【請求項１３】
半導体基板上に第１酸化シリコン膜を形成する工程と、
前記第１酸化シリコン膜上に第１窒化シリコン膜を形成する工程と、
前記第１窒化シリコン膜上に形成されたマスク層をマスクに前記半導体基板内にビットラインを形成する工程と、
前記マスク層の側面にスペーサを形成する工程と、
前記マスク層および前記スペーサをマスクに前記第１窒化シリコン膜を除去する工程と、
前記第１窒化シリコン膜をマスクに前記ビットライン上に珪化金属層を形成する工程と、
前記ビットライン間の前記第１窒化シリコン膜上および前記第１窒化シリコン膜が除去されたビットライン上に、第２酸化シリコン膜を形成する工程と、を有する半導体装置の製造方法。
【請求項１４】
前記ビットラインと交差し、前記第２酸化シリコン膜上にワードラインを形成する工程と、
前記ワードライン間の前記第２酸化シリコン膜を除去する工程と、を有し、
前記珪化金属層を形成する工程は、前記ワードライン間に前記珪化金属層を形成する工程である請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記珪化金属層に接続する接続金属層を形成する工程を有し、
前記第２酸化シリコン膜を除去する工程は、前記接続金属層が設けられるべき前記ワードライン間の領域の前記第２酸化シリコン膜を選択的に除去する工程であり、
前記珪化金属層を形成する工程は、前記接続金属層が設けられるべき前記ワードライン間の領域の前記ビットライン上に選択的に前記珪化金属層を形成する工程である請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記マスク層はフォトレジスト層であり、前記スペーサはポリマー層である請求項１３〜請求項１５の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ビットラインおよびＯＮＯ膜を有する不揮発性メモリを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。不揮発性メモリの中には、ＯＮＯ（Oxide/Nitride/Oxide）膜中のトラップ層に電荷を蓄積するＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型構造を有するフラッシュメモリがある。
【０００３】
特許文献１にはＳＯＮＯＳ型フラッシュメモリの１つとして、ソースとドレインを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリが開示されている。このフラッシュメモリは、ソースとドレインを兼ねるビットラインが半導体基板内に形成されており、半導体基板上に形成されたＯＮＯ膜中のトラップ層に電荷を蓄積することができる。ソースとドレインを入れ替えることにより、１つのメモリセルに２つの電荷蓄積領域を形成することができる。
【０００４】
特許文献２には、ＯＮＯ膜にスペーサを形成し、ビットラインに珪化金属層を形成する技術が開示されている。
【特許文献１】米国特許第６０１１７２５号明細書
【特許文献２】特開２００５−５７１８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１（ａ）は従来例に係るフラッシュメモリにおける第１の課題を説明するための図であり、ゲートであるワードラインに沿った断面図である。半導体基板１０内にビットライン３０が形成され、半導体基板１０上にＯＮＯ膜２０ａとしてトンネル酸化膜である第１酸化シリコン膜１２、トラップ層１４ａ、トップ酸化膜としてである第２酸化シリコン膜１８が設けられ、ＯＮＯ膜２０ａ上にワードライン３２が設けられている。トラップ層１４ａ中のビットライン３０の両側には電荷５８が蓄積されている。従来例では、トラップ層１４ａがビットライン３０上にも形成されているため、電荷がビットライン３０上に拡散する（図１中の矢印）。そうすると、ビットライン３０間の半導体基板１０であるチャネル上の電荷が少なくなる。メモリセルを構成するトランジスタの閾値電圧はチャネル上の電荷により決まる。よって、トラップ層１４ａに電荷を蓄積してもトランジスタの閾値電圧に寄与しない電荷が多くなってしまう。
【０００６】
図１（ｂ）は従来例の第２の課題を説明するための図であり、ビットラインに接続するプラグ金属付近の断面図である。図１（ｂ）を参照に、半導体基板１０内にビットライン３０が形成され、半導体基板１０上にＯＮＯ膜２０ａ、ＯＮＯ膜２０ａ上に層間絶縁膜４０が設けられている。層間絶縁膜４０にはビットライン３０に接続するプラグ金属３８が設けられている。プラグ金属３８には配線層４２が接続し、層間絶縁膜４０上に保護膜４４が設けられている。プラグ金属３８はＮ型半導体であるビットライン３０に直接接続している。このため、プラグ金属３８とビットライン３０との接触抵抗が高くなる。ビットライン３０とプラグ金属３８間に珪化金属層を設ければプラグ金属３８とビットライン３０との接触抵抗を低減できる。しかし、珪化金属層が半導体基板１０上にも形成されると、Ｐ型半導体である半導体基板１０とＮ型半導体であるビットライン３０とが電気的に接続してしまう。そこで、ビットライン３０上のみに珪化金属層を設けることが求められる。そのためには、露光技術を用いＯＮＯ膜２０ａに開口部を設けることが求められる。しかし、微細なビットライン３０上のＯＮＯ膜２０ａにのみ開口部を設けることは難しい。
【０００７】
本発明は、上記課題に鑑みなされたものであり、ＯＮＯ膜に蓄積された電荷のビットライン上への拡散を抑制するまたはビットラインとプラグ金属との接触抵抗を低減することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、半導体基板内に設けられたビットラインと、該ビットライン間の前記半導体基板上に設けられた第１ＯＮＯ膜と、前記ビットライン上に設けられた第２ＯＮＯ膜と、を具備し、前記第１ＯＮＯ膜中の第１窒化シリコン膜の膜厚は前記第２ＯＮＯ膜中の第２窒化シリコン膜の膜厚より厚い半導体装置である。本発明によれば、ビットライン近傍の厚い第１窒化シリコン膜に蓄積された電荷がビットライン上の薄い第２窒化シリコン膜に拡散することを抑制することができる。
【０００９】
上記構成において、前記第１窒化シリコン膜は上部窒化シリコン膜および下部窒化シリコン膜を含み、前記上部窒化シリコン膜と前記第２窒化シリコン膜とは同じ膜質であり、前記下部窒化シリコン膜と前記第２窒化シリコン膜とは膜質が異なる構成とすることができる。
【００１０】
上記構成において、前記上部窒化シリコン膜は前記下部窒化シリコン膜より電荷を捕獲するためのトラップ密度が小さい構成とすることができる。この構成によれば、第１窒化シリコン膜に蓄積された電荷がビットライン上の薄い第２窒化シリコン膜に拡散することを一層抑制することができる。
【００１１】
上記構成において、前記第１ＯＮＯ膜および第２ＯＮＯ膜上に、ビットラインと交差するワードラインが設けられた構成とすることができる。この構成によれば、ワードラインを有する半導体装置においても、ビットライン近傍の厚い第１窒化シリコン膜に蓄積された電荷がビットライン上の薄い第２窒化シリコン膜に拡散することを抑制することができる。
【００１２】
本発明は、半導体基板内に設けられたビットラインと、前記半導体基板上に設けられたＯＮＯ膜であって、前記ビットライン間の前記半導体基板上には第１ＯＮＯ膜が設けられ、前記ビットライン上には第２ＯＮＯ膜が設けられた前記ＯＮＯ膜と、前記ビットライン上であり前記ＯＮＯ膜の開口部に設けられた珪化金属層と、前記珪化金属層と直接接続する接続金属層と、を具備する半導体装置である。本発明によれば、接続金属層が珪化金属層と接触するため、接続金属層とビットラインとの接触抵抗を低減させることができる。
【００１３】
上記構成において、前記第１ＯＮＯ膜中の第１窒化シリコン膜の膜厚は前記第２ＯＮＯ膜中の第２窒化シリコン膜の膜厚より厚い構成とするこができる。この構成によれば、ビットライン近傍の厚い第１窒化シリコン膜に蓄積された電荷がビットライン上の薄い第２窒化シリコン膜に拡散することを抑制することができる。
【００１４】
上記構成において、前記ビットラインと交差し、前記ＯＮＯ膜上に形成されたワードラインを具備し、前記接続金属層が設けられていない前記ワードライン間においては、前記ビットライン間の前記半導体基板上に、前記第１ＯＮＯ膜が形成され、前記接続金属層が設けられている前記ワードライン間においては、前記ビットライン間の前記半導体上に、前記第１ＯＮＯ膜内のトンネル酸化膜およびトラップ層が形成されている構成とすることができる。この構成によれば、接続金属層が設けられているワードライン間のトラップ層をマスクに珪化金属層を形成することができる。
【００１５】
上記構成において、前記ワードラインの側部に側壁が設けられ、前記珪化金属層は前記側壁の間に設けられた構成とすることができる。この構成によれば、珪化金属層がワードラインと短絡することを抑制することができる。
【００１６】
本発明は、半導体基板内に設けられたビットラインと、前記半導体基板上に設けられたＯＮＯ膜であって、前記ビットライン間の前記半導体基板上には前記ＯＮＯ膜が設けられ、前記ビットライン上においては、前記ＯＮＯ膜内のトップ酸化膜が前記ビットライン上に直接設けられた前記ＯＮＯ膜と、前記ビットライン上に前記ビットライン端からオフセットした前記ＯＮＯ膜の開口部に設けられた珪化金属層と、前記珪化金属層と直接接続する接続金属層と、を具備する半導体装置である。本発明によれば、接続金属層が珪化金属層と接触するため、接続金属層とビットラインとの接触抵抗を低減させることができる。また、珪化金属がビットライン端からオフセットしているため、珪化金属層が半導体基板に接触することを抑制することができる。
【００１７】
上記構成において、前記ビットラインと交差し、前記ＯＮＯ膜および前記トップ酸化膜上に設けられたワードラインを具備し、前記接続金属層が設けられていない前記ワードライン間においては、前記ビットライン間の前記半導体上に、前記ＯＮＯ膜が形成され、前記接続金属層が設けられている前記ワードライン間においては、前記ビットライン間の前記半導体基板上に、前記ＯＮＯ膜内のトンネル酸化膜およびトラップ層が形成されている構成とすることができる。この構成によれば、接続金属層が設けられているワードライン間のトラップ層をマスクに珪化金属層を形成することができる。よって、珪化金属が形成され難い窒化シリコン膜をマスクに珪化金属層を形成することができる。
【００１８】
本発明は、半導体基板上に下部窒化シリコン膜を形成する工程と、前記下部窒化シリコン膜上に形成されたマスク層をマスクに前記下部窒化シリコン膜を除去する工程と、前記マスク層をマスクに前記半導体基板内にビットラインを形成する工程と、前記下部窒化シリコン膜およびビットライン上に上部窒化シリコン膜を形成する工程と、を有する半導体装置の製造方法である。本発明によれば、ビットライン上の窒化シリコン膜をビットライン間の窒化シリコン膜より薄くするための工程とビットラインを形成するための工程をセルフアラインで行うことができる。よって、製造工程を削減することができる。
【００１９】
上記構成において、前記下部窒化シリコン膜を形成する工程は、前記上部窒化シリコン膜と異なる膜質を有する窒化シリコン膜を形成する工程を含む構成とすることができる。この構成によれば、ビットライン間の窒化シリコン膜に蓄積された電荷がビットライン上の薄い窒化シリコン膜に拡散することを一層抑制することができる半導体装置を製造することができる。
【００２０】
上記構成において、前記半導体基板上に第１酸化シリコン膜を形成する工程と、前記上部窒化シリコン膜上に第２酸化シリコン膜を形成する工程を有し、前記下部窒化シリコン膜を形成する工程は、前記第１酸化シリコン膜上に前記下部窒化シリコン膜を形成する工程を含む構成とすることができる。この構成によれば、ＯＮＯ膜を形成することができる。
【００２１】
本発明は、ビットラインとなる領域間の半導体基板上に第１窒化シリコン膜を形成する工程と、前記ビットラインとなる領域の前記半導体基板上に第１窒化シリコン膜より膜厚の薄い第２窒化シリコン膜を形成する工程と、前記半導体基板内にビットラインを形成する工程と、前記ビットラインと交差し、前記第２窒化シリコン膜上にワードラインを形成する工程と、前記ワードライン間において、前記ビットライン間では前記第１窒化シリコン膜は残存し前記ビットライン上の前記第２窒化シリコン膜は除去されるように前記第１窒化シリコン膜及び前記第２窒化シリコン膜をエッチングする工程と、前記ワードライン間のビットライン上に珪化金属層を形成する工程と、前記珪化金属層に接続する接続金属層を形成する工程と、を有する半導体装置の製造方法である。本発明によれば、ワードライン間のビットライン間の表面には第１窒化シリコン膜が残存しているため、第１窒化シリコン膜上には珪化金属が形成されることはなく、ワードライン間のビットライン上に選択的に珪化金属層を形成することができる。
【００２２】
上記構成において、前記ワードラインの側部に側壁を形成する工程を有し、前記第２窒化シリコン膜をエッチングする工程は、前記側壁間の第２窒化シリコン膜をエッチングする工程を含む構成とすることができる。この構成によれば、側壁間のビットライン上に選択的に珪化金属を形成することができる。
【００２３】
上記構成において、前記第１窒化シリコン膜を形成する工程は、前記半導体基板上に下部窒化シリコン膜を形成する工程と、前記下部窒化シリコン膜上に形成されたマスク層をマスクに前記下部窒化シリコン膜を除去する工程と、前記第１窒化シリコン膜上および前記半導体基板上に上部窒化シリコン膜を形成する工程と、を含み、前記第２窒化シリコン膜を形成する工程は、前記上部窒化シリコン膜を形成する工程を含む構成とすることができる。この構成によれば、第１窒化シリコン膜より膜厚の薄い第２窒化シリコン膜を形成することができる。
【００２４】
上記構成において、前記ビットラインを形成する工程は、前記マスク層をマスクに前記半導体基板内にビットラインを形成する工程を含む構成とすることができる。この構成によれば、ビットライン上の窒化シリコン膜をビットライン間の窒化シリコン膜より薄くするための工程とビットラインを形成するための工程をセルフアラインで行うことができる。よって、製造工程を削減することができる。
【００２５】
本発明は、半導体基板上に第３窒化シリコン膜を形成する工程と、前記第３窒化シリコン膜上に形成されたにマスク層をマスクに前記半導体基板内にビットラインを形成する工程と、前記マスク層の側面にスペーサを形成する工程と、前記マスク層および前記スペーサをマスクに前記第３窒化シリコン膜を除去する工程と、前記第３窒化シリコン膜をマスクに前記ビットライン上に珪化金属層を形成する工程と、を有する半導体装置の製造方法である。本発明によれば、ビットラインと珪化金属層の端がオフセッセットするため、珪化金属層が半導体基板上に形成されることを抑制することができる。
【００２６】
上記構成において、前記ビットライン間の前記第３窒化シリコン膜上および前記第３窒化シリコン膜が除去されたビットライン上に、第２酸化シリコン膜を形成する工程と、前記ビットラインと交差し、前記第２酸化シリコン膜上にワードラインを形成する工程と、前記ワードライン間の前記第２酸化シリコン膜を除去する工程と、を有し、前記珪化金属層を形成する工程は、前記ワードライン間に前記珪化金属層を形成する工程である構成とすることができる。この構成によれば、ワードライン間のビットライン上に選択的に珪化金属層を形成することができる。さらに、ビットライン上のワードライン下には第２酸化シリコン膜が形成されているため、ワードラインとビットラインとが短絡しない。さらに、第２酸化シリコン膜はＯＮＯ膜のトップ酸化膜を兼ねているため製造工数を削減することができる。
【００２７】
上記構成において、前記珪化金属層に接続する接続金属層を形成する工程を有し、前記第２酸化シリコン膜を除去する工程は、前記接続金属層が設けられるべき前記ワードライン間の領域の前記第２酸化シリコン膜を選択的に除去する工程であり、前記珪化金属層を形成する工程は、前記接続金属層が設けられるべき前記ワードライン間の領域の前記ビットライン上に選択的に前記珪化金属層を形成する工程である構成とすることができる。この構成によれば、ビットライン表面の低抵抗化が比較的求められない領域には珪化金属層を形成しない。これにより、メモリセルを微細化することができる。
【００２８】
上記構成において、前記マスク層はフォトレジスト層であり、前記スペーサ層はポリマー層である構成とすることができる。この構成によれば、第３窒化シリコン膜の過エッチングやダメージ等を抑制することができる。
【発明の効果】
【００２９】
本発明によれば、ＯＮＯ膜に蓄積された電荷のビットライン上への拡散を抑制するまたはビットラインとプラグ金属との接触抵抗を低減することが可能な半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施例を図面を参照に説明する。
【実施例１】
【００３１】
図２（ａ）から図１２（ｄ）は実施例１に係るフラッシュメモリの製造工程を示す断面図である。図２（ａ）および図２（ｂ）を参照に、Ｐ型シリコン半導体基板１０（または、シリコン半導体基板内のＰ型領域）上に、熱酸化法によりトンネル酸化膜として膜厚が約７ｎｍの第１酸化シリコン膜１２を形成する。第１酸化シリコン膜１２上に、ＣＶＤ法により膜厚が約５ｎｍの下部窒化シリコン膜１４を形成する。
【００３２】
図３（ａ）から図３(ｂ)を参照に、下部窒化シリコン膜１４上にフォトレジスト６０を塗布し、露光、現像技術を用いビットラインを形成すべき領域に開口部を形成する。図４（ａ）および図４（ｂ）を参照に、フォトレジスト６０をマスクに下部窒化シリコン膜１４をドライエッチングする。このとき、酸化シリコン膜に対し窒化シリコン膜を選択的にエッチングすることにより、下部窒化シリコン膜の開口部下の第１酸化シリコン膜１２は残存させる。図５（ａ）から図５（ｃ）を参照に、フォトレジスト６０をマスクに砒素を注入し、その後熱処理することにより、半導体基板１０内にＮ型領域であるビットライン３０を形成する。
【００３３】
図６（ａ）から図６(ｃ)を参照に、下部窒化シリコン膜１４および第１酸化シリコン膜１２上にＣＶＤ法を用い膜厚が約７ｎｍの上部窒化シリコン膜１６を形成する。このとき、上部窒化シリコン膜１６の形成は、下部窒化シリコン膜１４に比べ成長温度を高くする。これにより、上部窒化シリコン膜１６中の電荷をトラップするトラップの密度は下部窒化シリコン膜１４に比べが減少する。上部窒化シリコン膜１６上にトップ酸化膜として膜厚約１０ｎｍの第２酸化シリコン膜１８をＣＶＤ法を用い形成する。このとき、上部窒化シリコン膜１６の表面が酸化され、上部窒化シリコン膜１６の膜厚は約４ｎｍ薄くなる。
【００３４】
以上により、図６（ｂ）を参照に、ビットライン３０間の半導体基板１０上には、第１酸化シリコン膜１２、下部窒化シリコン膜１４および上部窒化シリコン膜１６からなる第１窒化シリコン膜１５並びに第２酸化シリコン膜１８からなる第１ＯＮＯ膜２０が形成される。このとき、下部窒化シリコン膜１４の膜厚が約５ｎｍ、上部窒化シリコン膜１６の膜厚が約３ｎｍであり、第１窒化シリコン膜１５の膜厚は約８ｎｍである。一方、ビットライン３０（となる領域）上には、第１酸化シリコン膜１２、上部窒化シリコン膜１６からなる第２窒化シリコン膜１６並びに第２酸化シリコン膜１８からなる第２ＯＮＯ膜２２が形成される。このとき、上部窒化シリコン膜１６の膜厚が約３ｎｍ、すなわち第２窒化シリコン膜の膜厚は約３ｎｍである。このように、半導体基板１０上に設けられたＯＮＯ膜は、ビットライン３０間では第１ＯＮＯ膜２０、ビットライン３０上では第２ＯＮＯ膜２２となる。なお、ビットライン３０上においては、上部窒化シリコン膜１６および第２窒化シリコン膜１６は同じであるため同じ符号を付す。
【００３５】
図７（ａ）から図７(ｄ)を参照に、第２酸化シリコン膜１８上に多結晶シリコン膜をＣＶＤ法を用い形成する。露光技術およびエッチング技術を用い所定領域の多結晶シリコン膜をエッチングする、これにより、第１ＯＮＯ膜２０および第２ＯＮＯ膜２２上に、ビットライン３０に交差し、ビットライン３０の幅方向に延在するワードライン３２が形成される。図７（ａ）および図７（ｄ）を参照に、ワードライン３２の間隔が広い領域はビットライン３０に接続するプラグ金属が形成されるべきビットラインコンタクト領域５０である。この領域５０は、ワードライン３２が２本毎に設けられている。実際はこの領域５０はワードライン３２が１０本以上毎に設けられる。しかし、以降の図では、ワードライン３２を２本に省略して図示する。
【００３６】
図８（ａ）から図８（ｄ）を参照に、ワードライン３２および第２酸化シリコン膜１８上に窒化シリコン膜を高密度プラズマＣＶＤを用い形成する。窒化シリコン膜を全面エッチングし、ワードライン３２の側部に側壁３４を残存させる。このとき、図８（ａ）および図８（ｄ）のように、ビットラインコンタクト領域５０ではワードライン３２の間隔が広いため側壁３４はワードライン３２の側部に形成され、側壁３４の形成されていない領域５２が存在する。一方、領域５０以外のワードライン３２の間隔は狭いためワードライン３２の側部の側壁３４は互いに接している。
【００３７】
図９（ａ）から図９(ｄ)を参照に、ワードライン３２および側壁３４をマスクに、領域５２の第２酸化シリコン膜１８をエッチングする。さらに、上部窒化シリコン膜１６をエッチングする。このとき、ビットライン３０間に形成されている下部窒化シリコン膜１４は完全には除去されないようにする。さらに、第１酸化シリコン膜１２を窒化シリコン膜に対し選択的にエッチングする。図９（ｃ）を参照に、領域５２においては、ビットライン３０上の第２ＯＮＯ膜２２は除去され、ビットライン３０が暴露される。一方、領域５２のビットライン３０の間の半導体基板１０上には、下部窒化シリコン膜１４が残存している。このように、領域５２のビットライン３０上にＯＮＯ膜の開口部５４が形成される。図９（ｂ）および図９（ｄ）を参照に、領域５２以外では第１ＯＮＯ膜２０および第２ＯＮＯ膜２２は残存している。
【００３８】
図１０（ａ）から図１０（ｄ）を参照に、全面にコバルトをスパッタ法を用い形成する。熱処理することによりワードライン３２の上部および領域５２のビットライン３０の上部が珪化し、それぞれ珪化金属層３３、３６が形成される。このとき、ワードライン３２の上部および領域５２のビットライン３０以外の領域は側壁３４または下部窒化シリコン膜１４上にコバルトが形成されている。窒化シリコン膜のコバルトは珪化し難いため、側壁３４および下部窒化シリコン膜１４上のコバルトは珪化しない。その後、珪化しなかったコバルトを除去する。珪化のための金属は、コバルト以外にもチタン等を用いることができる。なお、ワードライン３２上の珪化金属層３３はワードライン３２の抵抗を低減するための層である。
【００３９】
図１１(ａ)から図１１(ｄ)を参照に、珪化金属層３６、３３、側壁３４および下部窒化シリコン膜１４上に酸化シリコン膜からなる層間絶縁膜４０を例えばＴＥＯＳ法を用い形成する。層間絶縁膜４０に珪化金属層３６に接続するコンタクトホールを形成する。コンタクトホール内にタングステン等のプラグ金属３８を形成する。図１２（ａ）から図１２(ｄ)を参照に、層間絶縁膜４０上にプラグ金属３８に接続し、ビットライン３０の延在方向に延在する配線層４２を形成する。配線層４２および層間絶縁膜４０上に保護膜４４を形成する。以上により実施例１に係るフラッシュメモリが完成する。
【００４０】
図１３は実施例１に係るフラッシュメモリの図１２（ａ）のＡ−Ａ断面図に相当する図である。半導体基板１０内にビットライン３０が設けられている。半導体基板１０上に設けられるＯＮＯ膜とし、ビットライン３０間の半導体基板１０上に第１ＯＮＯ膜２０が、ビットライン３０上に第２ＯＮＯ膜２２が設けられている。そして、第１ＯＮＯ膜２０中の第１窒化シリコン膜１５の膜厚は第２ＯＮＯ膜２２中の第２窒化シリコン膜１６の膜厚より厚い。これにより、ビットライン３０近傍の厚い第１窒化シリコン膜１５に蓄積された電荷５８がビットライン３０上の薄い第２窒化シリコン膜１６に拡散することを抑制することができる。また、図６（ｂ）において、第２酸化シリコン膜１８を形成する際に、ビットライン３０上に上部窒化シリコン膜１６が設けられている。このため、上部窒化シリコン膜１６が酸素の拡散を抑制し、ビットライン３０の酸化を抑制する。仮に上部窒化シリコン膜１６が設けられていなければ、第１酸化シリコン層１２を介しビットライン３０が酸化され、ビットライン３０上の酸化シリコン膜厚が厚くなる。また横方向にも酸化が進んでしまう。
【００４１】
図１３を参照に、第１窒化シリコン膜１５は上部窒化シリコン膜１６および下部窒化シリコン膜１４を含み、上部窒化シリコン膜１６と第２窒化シリコン膜１６とは同じ膜質であり、下部窒化シリコン膜１４と第２窒化シリコン膜１６（すなわち上部窒化シリコン膜）とは膜質が異なることが好ましい。実施例１のように、上部窒化シリコン膜１６の膜質を下部窒化シリコン膜１４と異ならせることにより、例えば、上部窒化シリコン膜１６すなわち第２窒化シリコン膜１６は下部窒化シリコン膜１４より電荷を捕獲するためのトラップ密度が小さくすることができる。これにより、ビットライン３０上の第２窒化シリコン膜１６はトラップ密度が小さいため第１窒化シリコン膜１５からの電荷５８の拡散を一層抑制することができる。なお、実施例１においては、上部窒化シリコン膜１６を形成する際の温度を下部窒化シリコン膜１４を形成する際の温度より高くすることにより、上部窒化シリコン膜１６の電荷を捕獲するためのトラップ密度を削減した。窒化シリコン膜を成膜する他の条件で上部窒化シリコン膜１６と下部窒化シリコン膜１４との膜質を変えても良い。
【００４２】
また、実施例１係るフラッシュメモリの製造方法では、第１窒化シリコン膜１５および第２窒化シリコン膜１６を以下のように形成している。すなわち、図４（ｂ）のように、下部窒化シリコン膜１４上に形成されたフォトレジスト６０（マスク層）をマスクに下部窒化シリコン膜１４を除去し、図５（ｂ）のように、同じフォトレジスト６０をマスクに半導体基板１０内にビットライン３０を形成し、下部窒化シリコン膜１４上およびビットライン３０上に上部窒化シリコン膜１６を形成している。このような製造工程により、ビットライン３０上の第２窒化シリコン膜１６を薄くするための工程とビットライン３０を形成する工程とをセルフアラインで行うことができる、よって、合わせずれを抑制し製造工程を削減することができる。
【００４３】
さらに、実施例１に係るフッシュメモリは、ビットライン３０上であり第２ＯＮＯ膜２２の開口部５４に設けられた珪化金属層３６と、珪化金属層３６に直接接続するプラグ金属３８（接続金属層）とを有している。これにより、プラグ金属３８とビットライン３０との接触抵抗を低減させることができる。
【００４４】
さらに、珪化金属層３６はワードライン３２間に設けられている。さらに、ワードライン３２の側部に側壁３４が設けられ、珪化金属層３６は側壁３４の間に設けられている。このように、ビットラインコンタクト領域５０に珪化金属層３６を形成することができる。ビットラインコンタクト領域５０が設けられている理由は以下による。ビットライン３０は拡散層で形成されている。このため、抵抗が高くなってしまう。そこで、ビットラインコンタクト領域５０が設け、ビットライン３０がワードライン３２を複数本越える毎にビットライン３０とより抵抗の低い配線層とを接続するようにする。さらに、コンタクトビットライン領域５０をワードライン３２の延在方向に設けることにより、半導体装置のチップ面積を縮小させることができる。
【００４５】
さらに、図６（ｂ）のように、ビットライン３０となる領域間の半導体基板１０上に第１窒化シリコン膜１５を形成し、図４（ｂ）から図６（ｂ）のように、ビットライン３０となる領域の半導体基板１０上に第１窒化シリコン膜１５より膜厚の薄い第２窒化シリコン膜１６を形成している。そして、図９（ｃ）のように、ワードライン３２間において、ビットライン３０間では第１窒化シリコン膜１５は残存しビットライン３０上の第２窒化シリコン膜１６は除去されるように第１窒化シリコン膜１５及び前記第２窒化シリコン膜１６をエッチングしている。このように、ワードライン３２間でありビットライン３０間の表面には第１窒化シリコン膜１５が残存しているため、第１窒化シリコン膜１５上には珪化金属層３６が形成されることはなく、ワードライン３２間のビットライン上に選択的に珪化金属層３６を形成することができる。
【００４６】
さらに、図８（ｄ）のように、ワードライン３２の側部に側壁３４を形成し、図９（ｃ）および図９（ｄ）では、側壁３４間の第２窒化シリコン膜１６をエッチングしている。これにより、側壁３４間の領域５２のビットライン３０上に選択的に珪化金属層３６を形成することができる。
【００４７】
さらに、図２（ｂ）のように、半導体基板１０上に下部窒化シリコン膜１４を形成する。図４（ｂ）のように、下部窒化シリコン膜１４上に形成されたフォトレジスト６０（マスク層）をマスクに下部窒化シリコン膜１４を除去する。図６（ｂ）のように、第１窒化シリコン膜１５上および第１酸化シリコン膜１２上（すなわち半導体基板１０上）に上部窒化シリコン膜１６を形成する。これらにより、第１窒化シリコン膜１５が形成される。また、第２窒化シリコン膜１６の形成は、図６（ｂ）のように、上部窒化シリコン膜１６を形成することにより行う。これにより、簡単に、第１窒化シリコン膜１５より膜厚の薄い第２窒化シリコン膜１６を形成することができる。
【００４８】
さらに、図５（ｂ）のように、フォトレジスト６０（マスク層）をマスクに半導体基板１０内にビットライン３０を形成している。これにより、ビットライン３０上の第２窒化シリコン膜１６を薄くするための工程とビットライン３０を形成するための工程とをセルフアラインで行うことができる。よって、合わせずれを抑制し製造工程を削減することができる。
【００４９】
以上のように製造された半導体装置においては、図１２（ｅ）のように領域５２のビットライン３０間の半導体基板１０上には第１ＯＮＯ膜２０が設けられ、ビットライン３０上においては、第２ＯＮＯ膜２２が設けられている。図１２（ｃ）のように、ビットライン３０上でありＯＮＯ膜の開口部に珪化金属層３６が設けられている。さらに、珪化金属層３６と直接接続する接続金属層が設けられている．
【００５０】
さらに、図１２（ｅ）のように、領域５６（プラグ金属３８が設けられていないワードライン３２間）においては、ビットライン３０間の半導体基板１０上に第１ＯＮＯ膜２０が形成され、ビットライン３０上に第２ＯＮＯ膜２２が形成されている。図１２（ｃ）のように、領域５０（プラグ金属３８が設けられているワードライン３２間）においては、ビットライン３０間の半導体基板１０上に、第１ＯＮＯ膜２０内の第３窒化シリコン膜１５ａおよび第１酸化シリコン膜１２が形成され、ビットライン３０上に珪化金属層３６が形成されている。これにより、プラグ金属３８を形成する箇所にのみ選択的に珪化金属層３６を形成することができるため、メモリセルの微細化が可能となる。
【実施例２】
【００５１】
実施例２は、ビットライン上に珪化金属層を形成する別の例である。図１４（ａ）から図２１（ｄ）は実施例２に係るフラッシュメモリの製造工程を示す断面図である。図１４（ａ）および図１４（ｂ）を参照に、Ｐ型シリコン半導体基板１０（または、シリコン半導体基板内のＰ型領域）上に、熱酸化法によりトンネル酸化膜として膜厚が約７ｎｍの第１酸化シリコン膜１２を形成する。第１酸化シリコン膜１２上に、ＣＶＤ法によりトラップ層として膜厚が約１０ｎｍの第３窒化シリコン膜１５ａを形成する。
【００５２】
図１５（ａ）から図１５(ｃ)を参照に、第３窒化シリコン膜１５ａ上にフォトレジスト６０を塗布し、露光、現像技術を用いビットラインを形成すべき領域に開口部６４を形成する。フォトレジスト６０をマスクに例えば砒素を注入し、その後熱処理することにより、半導体基板１０内にＮ型領域であるビットライン３０を形成する。ビットライン３０の幅は例えば１５０ｎｍ、ビットライン間の間隔は例えば２００ｎｍである。
【００５３】
図１６（ａ）から図１６(ｃ)を参照に、フォトレジスト６０を覆うようにドライエッチング装置を用い、副生成物が堆積する条件を用い、主に炭素およびフッ素からなるポリマー層を形成する。異方性エッチングを行うことにより、フォトレジスト６０の側面にポリマーからなるスペーサ６２が形成される。スペーサ６２の幅ｔ１は例えば１０から２０ｎｍである。
【００５４】
図１７（ａ）から図１７（ｃ）を参照に、フォトレジスト６０およびスペーサ６２をマスクに、ビットライン３０上の第３窒化シリコン膜１５ａおよび第１酸化シリコン膜１２をエッチングにより除去する。第３窒化シリコン膜１５ａおよび第１酸化シリコン膜１２を異方性エッチングすることにより、第３窒化シリコン膜１５ａおよび第１酸化シリコン膜１２の開口部６６の端をビットライン３０の端に対しスペーサ６２の幅ｔ１程度内側に形成することができる
【００５５】
図１８（ａ）から図１８（ｃ）を参照に、フォトレジスト６０およびスペーサ６２を除去する。ビットライン３０上およびビットライン３０間の第３窒化シリコン膜１５ａ上に、ＣＶＤ法を用いトップ酸化膜として第２酸化シリコン膜１８を形成する。これにより、ビットライン３０間の半導体基板１０上に第１酸化シリコン膜１２、第３窒化シリコン膜１５ａおよび第２酸化シリコン膜１８からなるＯＮＯ膜２１が形成される。
【００５６】
図１９（ａ）から図１９(ｄ)を参照に、第２酸化シリコン膜１８上に多結晶シリコン膜をＣＶＤ法を用い形成する。露光技術およびエッチング技術を用い所定領域の多結晶シリコン膜をエッチングする、これにより、ＯＮＯ膜２１上に、ビットライン３０に交差し、ビットライン３０の幅方向に延在するワードライン３２が形成される。図１９（ａ）および図１９（ｄ）を参照に、ワードライン３２の間隔が広い領域はビットライン３０に接続するプラグ金属が形成されるべきビットラインコンタクト領域５０である。図１９（ａ）では、ビットラインコンタクト領域５０は、ワードライン３２を２本越える毎に設けられている。実際のビットラインコンタクト領域５０はワードライン３２が１０本以上毎に設けられる。しかし、以降の図では、ワードライン３２を２本に省略して図示する。プラグ金属が形成されないワードライン３２間は領域５６である。
【００５７】
図２０（ａ）から図２０（ｄ）を参照に、ワードライン３２および第２酸化シリコン膜１８上に窒化シリコン膜を高密度プラズマＣＶＤを用い形成する。窒化シリコン膜を全面エッチングし、ワードライン３２の側部に側壁３４を残存させる。このとき、図２０（ａ）および図２０（ｄ）のように、ビットラインコンタクト領域５０ではワードライン３２の間隔が広いため側壁３４はワードライン３２の側部に形成され、側壁３４の形成されていない領域５２が存在する。一方、領域５６ではワードライン３２の間隔は狭いためワードライン３２の側部の側壁３４は互いに接している。
【００５８】
図２１（ａ）から図２１(ｄ)を参照に、ワードライン３２および側壁３４をマスクに、領域５２の第２酸化シリコン膜１８をエッチングする。図２１（ｃ）を参照に、領域５２においては、ビットライン３０上の第２酸化シリコン膜１８除去され、ビットライン３０が暴露される。一方、ビットライン３０の間の半導体基板１０上には、第３窒化シリコン膜１５ａが残存している。このように、領域５２のビットライン３０上にＯＮＯ膜の開口部５４が形成される。図２１（ｂ）および図２１（ｄ）を参照に、領域５２以外では第１ＯＮＯ膜２０または第２酸化シリコン膜１８が残存している。
【００５９】
図２２（ａ）から図２２（ｄ）を参照に、全面にコバルトをスパッタ法を用い形成する。熱処理することによりワードライン３２の上部および領域５２のビットライン３０の上部が珪化し、それぞれ珪化金属層３３、３６が形成される。このとき、ワードライン３２の上部および領域５２のビットライン３０以外の領域は、側壁３４または第３窒化シリコン膜１５ａ上にコバルトが形成されている。窒化シリコン膜上のコバルトは珪化し難いため、側壁３４および第３窒化シリコン膜１５ａ上のコバルトは珪化しない。その後、珪化しなかったコバルトを除去する。珪化のための金属は、コバルト以外にもチタン等を用いることができる。
【００６０】
図２３(ａ)から図２３(ｅ)を参照に、図１１（ａ）から図１２（ｄ）と同様に層間絶縁膜４０を形成し、珪化金属層３６に接続するコンタクトホールを形成する。コンタクトホール内にタングステン等のプラグ金属３８を形成する。配線層４２および保護膜４４を形成する。以上により実施例２に係るフラッシュメモリが完成する。
【００６１】
実施例２によれば、図１４（ｂ）のように、半導体基板１０上に第１酸化シリコン膜１２を介し第３窒化シリコン膜１５ａを形成する。さらに、図１５（ａ）から図１５（ｃ）のように、第３窒化シリコン膜１５ａ上に形成されたにフォトレジスト６０（第２マスク層）をマスクに半導体基板１０内にビットライン３０を形成する。図１６（ａ）から図１６（ｃ）のように、フォトレジスト６０の側面にスペーサ６２を形成する。図１７（ａ）から図１７（ｃ）のように、フォトレジスト６０およびスペーサ６２をマスクに第３窒化シリコン膜１５ａおよび第１酸化シリコン膜１２を除去する。図２２（ａ）から図２２（ｄ）のように、第３窒化シリコン膜１５ａをマスクにビットライン３０上に珪化金属層３６を形成する。これにより、珪化金属層３６の端をビットライン３０の端に対しスペーサ６２の幅に相当する分内側にオフセットし、珪化金属層３６を形成できる。実施例１においては、図１２（ｃ）のｔ０のように、ビットライン３０と珪化金属層３６の端は、ビットライン３０の横方向の拡散程度のオフセットしかない。この場合、珪化金属層３６がＰ型の半導体基板１０上にも形成されてしまう可能性がある。実施例１によれば、ビットライン３０と珪化金属層３６の端がオフセットするため、珪化金属層３６がＰ型の半導体基板１０上に形成されることを抑制することができる。
【００６２】
また、図１８（ａ）から図１８（ｃ）のように、ビットライン３０間の第３窒化シリコン膜１５ａ上および第３窒化シリコン膜１５ａおよび第１酸化シリコン膜１２が除去されたビットライン３０上に、第２酸化シリコン膜１８を形成する。図１９（ａ）から図１９（ｄ）のように、ビットライン３０と交差し、第２酸化シリコン膜１８上にワードライン３２を形成する。図２１（ａ）から図２１（ｄ）のように、ワードライン３２間の第２酸化シリコン膜１８を除去する。そして、図２２（ａ）から図２２（ｂ）のように、ワードライン３２間（領域５２）に珪化金属層３６を形成する。これにより、ワードライン３２間のビットライン３０上に選択的に珪化金属層３６を形成することができる。さらに、ビットライン３０上のワードライン３２下には第２酸化シリコン膜１８が形成されているため、ワードライン３２とビットライン３０が短絡しない。さらに、第２酸化シリコン膜１８はＯＮＯ膜２１のトップ酸化膜を兼ねているため製造工数を削減することができる。
【００６３】
領域５６のビットライン３０上に珪化金属層３６を形成してもよい。これにより、ビットライン３０の抵抗を削減することができる。しかしながら、領域５６に珪化金属層３６を形成するためには、領域５６のワードライン３２間隔を広くしなければならない。そこで、図２１（ａ）から図２１（ｄ）のように、第２酸化シリコン膜１８を除去する際は、プラグ金属３８が設けられるべきワードライン３２間の領域５０の第２酸化シリコン膜１８を選択的に除去する。また、図２２（ａ）から図２２（ｄ）のように、珪化金属層３６を形成する際は、プラグ金属３８が設けられるべきワードライン３２間の領域５０のビットライン３０上に選択的に珪化金属層３６を形成することが好ましい。特にビットライン３０表面の低抵抗化が求められるプラグ金属３８が設けられる領域５２に珪化金属層３６を形成し、ビットライン３０表面の低抵抗化が比較的求められない領域５６には珪化金属層３６を形成しない。これにより、領域５６の間隔を狭くすることができる。よって、メモリセルを微細化することができる。
【００６４】
図２０（ａ）から図２０（ｄ）のように、領域５６のワードライン３２間は側壁３４で覆われ、領域５０のワードライン３２の側部は側壁３４で覆われている。この状態で、図２１（ａ）から図２１（ｄ）のように、第２酸化シリコン膜１８を側壁３４に対し選択的にエッチングすることにより、領域５２に第３窒化シリコン膜１５ａが露出し、開口部５４においてビットライン３０が露出する。図２２（ａ）から図２２（ｄ）のように、この状態では開口部５４およびワードライン３２上以外は側壁３４および第２窒化シリコン膜１５ａの窒化膜に覆われている。この状態で開口部５４のビットライン３０上に珪化金属層３６およびワードライン３２上に珪化金属層３３を形成することができる。このように、珪化金属が形成されにくい窒化シリコンをマスクに珪化金属層３６および３３を形成することができる。
【００６５】
第２マスク層としてフォトレジスト６０を例に説明したが、第２マスク層はその他の絶縁膜または金属膜等層でもよい。また、スペーサ６２はポリマー層を例に説明したが、その他の材料でもよい。しかしながら、図１６（ａ）から図１６（ｃ）のように、第２マスク層およびスペーサ６２は、第３窒化シリコン膜１５ａ上に形成される。第２マスク層およびスペーサ６２が他の絶縁膜等で形成された場合、第２マスク層およびスペーサ６２の除去はハードなエッチング等が必要である。このため、トラップ層である第３窒化シリコン膜１５ａがエッチングされ、または第３窒化シリコン膜１５ａにダメージが入る。そこで、第２マスク層としてフォトレジスト６０、スペーサ６２としてポリマー層を用いることが好ましい。フォトレジスト６０やポリマーは酸素プラズマ等により第３窒化シリコン膜１５ａとは選択的に簡単に除去できる。よって、第３窒化シリコン膜１５ａの過エッチングやダメージ等を抑制することができる。
【００６６】
以上のように製造された半導体装置においては、図２３（ｅ）のように領域５６のビットライン３０間の半導体基板１０上にはＯＮＯ膜２１が設けられ、ビットライン３０上においては、ＯＮＯ膜２１内の第２酸化シリコン膜１８がビットライン３０上に直接設けられている。図２３（ｃ）のように、ビットライン３０上でありビットライン３０端からオフセットしたＯＮＯ膜２１の開口部に珪化金属層３６が設けられている。さらに、珪化金属層３６と直接接続するプラグ金属３８が設けられている。プラグ金属３８が珪化金属層３６に接触するため、プラグ金属３８とビットライン３０との接触抵抗を低減させることができる。また、珪化金属層３６がビットライン３０端からオフセットしているため、珪化金属層３６が半導体基板１０に接触することを抑制することができる。
【００６７】
さらに、図２３（ｅ）のように、領域５２（プラグ金属層３８が設けられていないワードライン３２間）においては、ビットライン３０間の半導体基板１０上にＯＮＯ膜２１が形成され、ビットライン３０上に第２酸化シリコン膜１８が形成されている。図２３（ｃ）のように、領域５０（プラグ金属３８）が設けられているワードライン３２間）においては、ビットライン３０間の半導体基板１０上に、ＯＮＯ膜２１内の第３窒化シリコン膜１５ａおよび第１酸化シリコン膜１２が形成され、ビットライン３０上に珪化金属層３６が形成されている。これにより、プラグ金属３８を形成する箇所にのみ選択的に珪化金属層３６を形成することができるため、メモリセルの微細化が可能となる。
【００６８】
実施例１および実施例２においては、ワードライン３２は多結晶シリコン膜、プラグ金属３８はタングステンで形成されている場合を例示したが、これに限られるものではない。
【００６９】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００７０】
【図１】図１（ａ）は従来例に係るフラッシュメモリの第１の課題を説明するための図であり、図１（ｂ）は第２の課題を説明するための図である。
【図２】図２（ａ）および図２（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す図（その１）である。図２（ａ）は上視図であり、図２（ｂ）は図２（ａ）のＡ−Ａ断面図である。
【図３】図３（ａ）および図３（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す図（その２）である。図３（ａ）は上視図であり、図３（ｂ）は図３（ａ）のＡ−Ａ断面図である。
【図４】図４（ａ）および図４（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す図（その３）である。図４（ａ）は上視図であり、図４（ｂ）は図４（ａ）のＡ−Ａ断面図である。
【図５】図５（ａ）から図５（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す図（その４）である。図５（ａ）は上視図(第１酸化シリコン膜は図示せず)であり、図５（ｂ）は図５（ａ）のＡ−Ａ断面図であり、図５（ｃ）は図５（ａ）のＢ−Ｂ断面図である。
【図６】図６（ａ）から図６（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す図（その５）である。図６（ａ）は上視図(第２酸化シリコン膜、上部窒化シリコン膜、下部窒化シリコン膜および第１酸化シリコン膜は図示せず)であり、図６（ｂ）は図６（ａ）のＡ−Ａ断面図であり、図６（ｃ）は図６（ａ）のＢ−Ｂ断面図である。
【図７】図７（ａ）から図７（ｄ）は実施例１に係るフラッシュメモリの製造工程を示す図（その６）である。図７（ａ）は上視図(第２酸化シリコン膜、上部窒化シリコン膜、下部窒化シリコン膜および第１酸化シリコン膜は図示せず)であり、図７（ｂ）は図７（ａ）のＡ−Ａ断面図であり、図７（ｃ）は図７（ａ）のＢ−Ｂ断面図であり、図７（ｄ）は図７（ａ）のＣ−Ｃ断面図である。
【図８】図８（ａ）から図８（ｄ）は実施例１に係るフラッシュメモリの製造工程を示す図（その７）である。図８（ａ）は上視図(第２酸化シリコン膜、上部窒化シリコン膜、下部窒化シリコン膜および第１酸化シリコン膜は図示せず)であり、図８（ｂ）は図８（ａ）のＡ−Ａ断面図であり、図８（ｃ）は図８（ａ）のＢ−Ｂ断面図であり、図８（ｄ）は図８（ａ）のＣ−Ｃ断面図である。
【図９】図９（ａ）から図９（ｄ）は実施例１に係るフラッシュメモリの製造工程を示す図（その８）である。図９（ａ）は上視図（下部窒化シリコン膜および第１酸化シリコン膜は図示せず）であり、図９（ｂ）は図９（ａ）のＡ−Ａ断面図であり、図９（ｃ）は図９（ａ）のＢ−Ｂ断面図であり、図９（ｄ）は図９（ａ）のＣ−Ｃ断面図である。
【図１０】図１０（ａ）から図１０（ｄ）は実施例１に係るフラッシュメモリの製造工程を示す図（その９）である。図１０（ａ）は上視図（下部窒化シリコン膜および第１酸化シリコン膜は図示せず）であり、図１０（ｂ）は図１０（ａ）のＡ−Ａ断面図であり、図１０（ｃ）は図１０（ａ）のＢ−Ｂ断面図であり、図１０（ｄ）は図１０（ａ）のＣ−Ｃ断面図である。
【図１１】図１１（ａ）から図１１（ｄ）は実施例１に係るフラッシュメモリの製造工程を示す図（その１０）である。図１１（ａ）は上視図(層間絶縁膜、下部窒化シリコン膜および第１酸化シリコン膜は図示せず）であり、図１１（ｂ）は図１１（ａ）のＡ−Ａ断面図であり、図１１（ｃ）は図１１（ａ）のＢ−Ｂ断面図であり、図１１（ｄ）は図１１（ａ）のＣ−Ｃ断面図である。
【図１２】図１２（ａ）から図１２（ｅ）は実施例１に係るフラッシュメモリの製造工程を示す図（その１１）である。図１２（ａ）は上視図(保護膜、配線層、層間絶縁膜、下部窒化シリコン膜および第１酸化シリコン膜は図示せず)であり、図１２（ｂ）は図１２（ａ）のＡ−Ａ断面図であり、図１２（ｃ）は図１２（ａ）のＢ−Ｂ断面図であり、図１２（ｄ）は図１２（ａ）のＣ−Ｃ断面図であり、図１２（ｅ）は図１２（ａ）のＤ−Ｄ断面図である。
【図１３】図１３は、実施例１に係るフラッシュメモリの図１２（ａ）のＡ−Ａ断面図に相当する図である。
【図１４】図１４（ａ）および図１４（ｂ）は実施例２に係るフラッシュメモリの製造工程を示す図（その１）である。図１４（ａ）は上視図（第３窒化シリコン膜および第１酸化シリコン膜は図示せず)であり、図１４（ｂ）は図１４（ａ）のＡ−Ａ断面図である。
【図１５】図１５（ａ）から図１５（ｃ）は実施例２に係るフラッシュメモリの製造工程を示す図（その２）である。図１５（ａ）は上視図（第３窒化シリコン膜および第１酸化シリコン膜は図示せず)であり、図１５（ｂ）は図１５（ａ）のＡ−Ａ断面図であり、図１５（ｃ）は図１５（ａ）のＣ−Ｃ断面図である。
【図１６】図１６（ａ）から図１６（ｃ）は実施例２に係るフラッシュメモリの製造工程を示す図（その３）である。図１６（ａ）は上視図（第３窒化シリコン膜および第１酸化シリコン膜は図示せず)であり、図１６（ｂ）は図１６（ａ）のＡ−Ａ断面図であり、図１６（ｃ）は図１６（ａ）のＣ−Ｃ断面図である。
【図１７】図１７（ａ）から図１７（ｃ）は実施例２に係るフラッシュメモリの製造工程を示す図（その４）である。図１７（ａ）は上視図（第３窒化シリコン膜および第１酸化シリコン膜は図示せず)であり、図１７（ｂ）は図１７（ａ）のＡ−Ａ断面図であり、図１７（ｃ）は図１７（ａ）のＣ−Ｃ断面図である。
【図１８】図１８（ａ）から図１８（ｃ）は実施例２に係るフラッシュメモリの製造工程を示す図（その５）である。図１８（ａ）は上視図（第２酸化シリコン膜、第３窒化シリコン膜および第１酸化シリコン膜は図示せず)であり、図１８（ｂ）は図１８（ａ）のＡ−Ａ断面図であり、図１８（ｃ）は図１８（ａ）のＣ−Ｃ断面図である。
【図１９】図１９（ａ）から図１９（ｄ）は実施例２に係るフラッシュメモリの製造工程を示す図（その６）である。図１９（ａ）は上視図（第２酸化シリコン膜、第３窒化シリコン膜および第１酸化シリコン膜は図示せず)であり、図１９（ｂ）は図１９（ａ）のＡ−Ａ断面図であり、図１９（ｃ）は図１９（ａ）のＢ−Ｂ断面図であり、図１９（ｄ）は図１９（ａ）のＣ−Ｃ断面図である。
【図２０】図２０（ａ）から図２０（ｄ）は実施例２に係るフラッシュメモリの製造工程を示す図（その７）である。図２０（ａ）は上視図（第２酸化シリコン膜、第３窒化シリコン膜および第１酸化シリコン膜は図示せず)であり、図２０（ｂ）は図２０（ａ）のＡ−Ａ断面図であり、図２０（ｃ）は図２０（ａ）のＢ−Ｂ断面図であり、図２０（ｄ）は図２０（ａ）のＣ−Ｃ断面図である。
【図２１】図２１（ａ）から図２１（ｄ）は実施例２に係るフラッシュメモリの製造工程を示す図（その８）である。図２１（ａ）は上視図（第２酸化シリコン膜、第３窒化シリコン膜および第１酸化シリコン膜は図示せず)であり、図２１（ｂ）は図２１（ａ）のＡ−Ａ断面図であり、図２１（ｃ）は図２１（ａ）のＢ−Ｂ断面図であり、図２１（ｄ）は図２１（ａ）のＣ−Ｃ断面図である。
【図２２】図２２（ａ）から図２２（ｄ）は実施例２に係るフラッシュメモリの製造工程を示す図（その９）である。図２２（ａ）は上視図（第２酸化シリコン膜、第３窒化シリコン膜および第１酸化シリコン膜は図示せず)であり、図２２（ｂ）は図２２（ａ）のＡ−Ａ断面図であり、図２２（ｃ）は図２２（ａ）のＢ−Ｂ断面図であり、図２２（ｄ）は図２２（ａ）のＣ−Ｃ断面図である。
【図２３】図２３（ａ）から図２３（ｅ）は実施例２に係るフラッシュメモリの製造工程を示す図（その１０）である。図２３（ａ）は上視図（保護膜、配線層、層間絶縁膜、第２酸化シリコン膜、第３窒化シリコン膜および第１酸化シリコン膜は図示せず)であり、図２３（ｂ）は図２３（ａ）のＡ−Ａ断面図であり、図２３（ｃ）は図２２（ａ）のＢ−Ｂ断面図であり、図２３（ｄ）は図２３（ａ）のＣ−Ｃ断面図であり、図２３（ｅ）は図２３（ａ）のＤ−Ｄ断面図である。
【符号の説明】
【００７１】
１０        半導体基板
１２        第１酸化シリコン膜
１４        下部窒化シリコン膜
１５        第１窒化シリコン膜
１５ａ      第３窒化シリコン膜
１６        上部窒化シリコン膜、第２窒化シリコン膜
１８        第２酸化シリコン膜
２０        第１ＯＮＯ膜
２０ａ      ＯＮＯ膜
２２        第２ＯＮＯ膜
３０        ビットライン
３２        ワードライン
３４        側壁
３６        珪化金属層
３８        プラグ金属
【図１】
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【図２】
0005379366.tif 000003
【図３】
0005379366.tif 000004
【図４】
0005379366.tif 000005
【図５】
0005379366.tif 000006
【図６】
0005379366.tif 000007
【図７】
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【図８】
0005379366.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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