(57)【特許請求の範囲】
【請求項１】
半導体基板上に、フィンおよび前記フィンの上と下の少なくともいずれかに位置する所定の膜を形成する工程と、
ゲート絶縁膜を介して前記フィンの両側面を挟むようにゲート電極を形成する工程と、
前記所定の膜を膨張または収縮させ、前記フィンの前記ゲート電極に挟まれた領域に位置するチャネル領域に、ソースおよびドレイン間の方向に直交する前記フィンの高さ方向の歪みを与える工程と、
を含む半導体装置の製造方法。
【請求項２】
前記所定の膜はＳｉ１−ｘＧｅｘ（０＜ｘ≦１）結晶からなる膜であり、前記チャネル領域に前記フィンの高さ方向の歪みを与える工程において、酸化処理を施されることにより膨張して前記チャネル領域に前記フィンの高さ方向の圧縮歪みを与えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記所定の膜はオゾンＴＥＯＳ膜であり、前記チャネル領域に前記フィンの高さ方向の歪みを与える工程において、熱処理を施されることにより収縮して前記チャネル領域に前記フィンの高さ方向の伸張歪みを与えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
半導体基板上に形成され、内部のチャネル領域において、ソースおよびドレイン間の方向に直交する高さ方向の歪みを有するフィンと、
前記フィンの前記チャネル領域が含まれる部分の両側面を挟むように形成されたゲート電極と、
前記フィンの前記チャネル領域が含まれる部分の上と下の少なくともいずれかに形成され、前記フィンの前記歪みを発生させる歪み付与膜と、
を有する半導体装置。
【請求項５】
前記歪み付与膜は、前記フィンの前記チャネル領域に高さ方向の圧縮歪みを発生させるＳｉＧｅ酸化膜またはＧｅ酸化膜、または前記フィンの前記チャネル領域に高さ方向の伸張歪みを発生させるＳｉ酸化膜であることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、およびその製造方法に関する。
【背景技術】
【０００２】
従来のフィン型トランジスタを有する半導体装置に関する技術として、ｎ型トランジスタのフィン側面に形成されるチャネル領域の面方位が｛１１０｝、電流の方向が＜１−１０＞である場合に、フィンに高さ方向（＜００１＞方向）の圧縮歪みを発生させることにより、チャネル領域内の電荷（電子）の移動度を向上させる技術が知られている（例えば、非特許文献１参照）。
【非特許文献１】Jack Kavalieros et al., “Tri-Gate Transistor Architecture with High-k Gate Dielectrics, Metal Gates and Strain Engineering”, [online] Intel Corporation, June 2006, [retrieved on 2008-01-28], Retrieved from the Internet: <URL: http://download.intel.com/technology/silicon/tri-gate_foils_VLSI_0606.pdf>.
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、フィン内に形成されるチャネル領域に効果的に歪みを発生させて、チャネル領域内の電荷移動度を向上させたフィン型トランジスタを有する半導体装置、およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明の一態様は、半導体基板上に、フィンおよび前記フィンの上と下の少なくともいずれかに位置する所定の膜を形成する工程と、ゲート絶縁膜を介して前記フィンの両側面を挟むようにゲート電極を形成する工程と、前記所定の膜を膨張または収縮させ、前記フィンの前記ゲート電極に挟まれた領域に位置するチャネル領域に前記フィンの高さ方向の歪みを与える工程と、を含む半導体装置の製造方法を提供する。
【０００５】
また、本発明の他の一態様は、前記半導体基板上に形成され、内部のチャネル領域において高さ方向の歪みを有するフィンと、前記フィンの前記チャネル領域が含まれる部分の両側面を挟むように形成されたゲート電極と、前記フィンの前記チャネル領域が含まれる部分の上と下の少なくともいずれかに形成され、前記フィンの前記歪みを発生させる歪み付与膜と、を有する半導体装置を提供する。
【発明の効果】
【０００６】
本発明によれば、フィン内に形成されるチャネル領域に効果的に歪みを発生させて、チャネル領域内の電荷移動度を向上させたフィン型トランジスタを有する半導体装置、およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００７】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の斜視図である。また、図２（ａ）は、図１の切断線II−IIにおける断面を矢印の方向に見た断面図である。また、図２（ｂ）は、図２（ａ）の部分拡大図である。
【０００８】
本実施の形態に係る半導体装置は、半導体基板２と、素子分離領域３と、半導体基板２上に形成されたフィン４と、ゲート絶縁膜６を介してフィン４の両側面を挟むように形成されたゲート電極５と、フィン４上に形成された膨張膜７と、膨張膜７上に形成されたキャップ層８と、ゲート電極５の側面に形成されたオフセットスペーサ９と、を有して概略構成されるｎ型トランジスタ１を有する。
【０００９】
半導体基板２には、例えば、主面の面方位が｛１００｝であるＳｉ基板を用いることができる。なお、｛１００｝は、（１００）、および（１００）と等価な面方位を表す。
【００１０】
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１１】
フィン４は、例えば、半導体基板２を加工することにより形成される。また、フィン４は、ｎ型のソース領域およびドレイン領域（図示しない）を含む。ゲート電極５に囲まれ、ソース領域とドレイン領域に挟まれたフィン４内の領域は、チャネル領域として働く。
【００１２】
ゲート電極５は、例えば、導電型不純物を含む多結晶Ｓｉや、多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。導電型不純物には、Ａｓ、Ｐ等のｎ型不純物が用いられる。また、ゲート電極５は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよい。また、ゲート電極５は、メタルゲート電極の上に導電型不純物を含むＳｉ系多結晶を形成した積層構造であってもよい。また、ゲート電極５の上部がＳｉ系多結晶からなる場合は、上面にシリサイド層を形成してもよい。
【００１３】
ゲート絶縁膜６は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮや、Ｈｉｇｈ−ｋ材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１４】
膨張膜７は、前駆体膜を形成した後に所定の処理を施されることによって体積が膨張した膜である。膨張膜７の前駆体膜としては、例えば、フィン４を構成する結晶よりも酸化速度が速い材料を用いることができ、フィン４がＳｉ結晶からなる場合は、Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１）結晶（以下、ＳｉＧｅ結晶と記す）等のＳｉ結晶よりも酸化速度が速い材料を用いることができる。この場合、ＳｉＧｅ結晶に酸化処理を施すことにより体積が膨張し、膨張膜７としてのＳｉＧｅ酸化膜が形成される。
【００１５】
図２（ｂ）に示すように、膨張膜７は、膨張することにより周囲の部材に押す力７ｆを加える。これにより、フィン４は下向きの外力を受けて、その高さ方向の圧縮歪みが発生する。
【００１６】
例えば、フィン４の側面に形成されるチャネル領域の面方位が｛１１０｝、電流の方向が＜１１０＞である場合に、フィン４に高さ方向（＜００１＞方向）の圧縮歪みを発生させることにより、チャネル領域内の電荷（電子）の移動度を向上させることができる。なお、出願人らの知見により、ｎ型トランジスタ１の代わりに同様の構成を有するｐ型トランジスタを製造する場合は、フィン４の側面に形成されるチャネル領域の面方位が｛１００｝、電流の方向が＜０１０＞である場合に、フィン４に高さ方向（＜００１＞方向）の圧縮歪みを発生させることにより、チャネル領域内の電荷（正孔）の移動度を向上させることができることが確認されている。なお、＜１１０＞は、［１１０］、および［１１０］と等価な方向を表す。
【００１７】
膨張膜７は、フィン４内のチャネル領域にフィン４の高さ方向の圧縮歪みを発生させることを目的として形成されるものであり、少なくともフィン４のチャネル領域を含む部分上（ゲート電極５に挟まれた領域）に形成される。特に、より効率的に歪みを発生させるために、図１に示すように、フィン４の上面の全てを覆うように形成されることが好ましい。
【００１８】
キャップ層８は、ＳｉＮ等の絶縁材料からなる。また、キャップ層８は、膨張膜７の上面の全てを覆うように形成されることが好ましい。これは、膨張膜７から発生される上向きの力７ｆを発散させずにキャップ層８が受けることにより、下向きの力７ｆをフィン４に効率的に伝えるためである。
【００１９】
オフセットスペーサ９は、例えば、ＳｉＯ２、ＳｉＮ等からなる。なお、オフセットスペーサ９の側面に絶縁材料からなるゲート側壁が形成されてもよい。なお、オフセットスペーサ９も、膨張膜７の膨張により生じるフィン４への外力の緩和を抑える機能を有する。
【００２０】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００２１】
（半導体装置の製造）
図３Ａ（ａ）〜（ｃ）、図３Ｂ（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す斜視図である。
【００２２】
まず、図３Ａ（ａ）に示すように、半導体基板２上に膨張膜７の前駆体膜となる第１の膜１０と、キャップ層８に加工される第２の膜１１を積層する。
【００２３】
第１の膜１０としてＳｉＧｅ結晶膜を形成する場合は、例えば、Ｓｉの原料としてモノシラン（ＳｉＨ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）等、Ｇｅの原料として水素化ゲルマニウム（ＧｅＨ４）を用いて、水素ガス等の雰囲気中で７００〜８５０℃の温度条件下で気相エピタキシャル成長させる。また、第２の膜１１としてＳｉＮ膜を形成する場合は、ＣＶＤ（Chemical Vapor Deposition）法等を用いる。
【００２４】
次に、図３Ａ（ｂ）に示すように、例えば、フォトリソグラフィ法とＲＩＥ（Reactive Ion Etching）により、第２の膜１１、第１の膜１０および半導体基板２をパターニングし、上部に第１の膜１０、および第２の膜１１を加工したキャップ層８を有するフィン４を形成する。
【００２５】
次に、図３Ａ（ｃ）に示すように、素子分離領域３を形成する。素子分離領域３は、ＣＶＤ法等によりＳｉＮ等からなる絶縁膜を半導体基板２上にキャップ層８の上面の高さよりも高く堆積させた後に、キャップ層８の上面をストッパとしてこの絶縁膜にＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理を施し、さらにこれをＲＩＥ等によりエッチバックすることにより形成される。
【００２６】
次に、図３Ｂ（ｄ）に示すように、露出したフィン４の側面にゲート絶縁膜６を形成する。例えば、ゲート絶縁膜６としてＳｉＯ２膜を用いる場合は、フィン４の側面に酸化処理を施し、ＳｉＯＮ膜を用いる場合は、フィン４の側面に酸化処理を施した後、窒化処理、または酸窒化処理を施すことによりゲート絶縁膜６を形成する。また、ゲート絶縁膜６としてＳｉＮ膜、Ｈｉｇｈ−ｋ材料等を用いる場合は、ＣＶＤ法等により半導体基板２上の全面にＳｉＮ膜、Ｈｉｇｈ−ｋ材料膜等を堆積させた後、不要な部分を除去することによりゲート絶縁膜６を形成してもよい。
【００２７】
なお、ゲート絶縁膜６を形成する際に、フィン４の側面に酸化処理を施す場合、第１の膜１０の側面も同様に酸化されるが、第１の膜１０の酸化レートはゲート絶縁膜６のそれよりも小さいことが望ましい。このとき、ラジカル酸素を用いたラジカル酸化処理を施すことにより、第１の膜１０の側面の酸化の程度を少なくすることができる。
【００２８】
次に、図３Ｂ（ｅ）に示すように、上面にゲートキャップ層１２を有するゲート電極５を形成する。
【００２９】
ゲート電極５、およびゲートキャップ層１２の形成は、例えば、以下のような工程で行われる。まず、半導体基板２上に、ＣＶＤ法等を用いて多結晶Ｓｉ膜等のゲート電極５の材料膜を堆積した後、これをＣＭＰ等により平坦化する。次に、平坦化したゲート電極５の材料膜上にＳｉＮ、ＳｉＯ２等のゲートキャップ層１２の材料膜を堆積させる。次に、ゲート電極５の材料膜、およびゲートキャップ層１２の材料膜を、例えばフォトリソグラフィ技術とＲＩＥ法を用いてパターニングすることにより、ゲート電極５、ゲートキャップ層１２を形成する。
【００３０】
次に、図３Ｂ（ｆ）に示すように、第１の膜１０に酸化処理を施し、体積を膨張させて膨張膜７を形成する。例えば、第１の膜１０がＳｉＧｅ結晶膜である場合は、ＳｉＧｅ酸化膜が膨張膜７となる。このとき、第１の膜１０のゲート電極５に周囲を囲まれた部分は、ゲート電極５により膨張を妨げられるため、周囲の部材に加える力７ｆが特に大きくなる。従って、膨張膜７の形成は、ゲート電極５の形成前に行ってもよいが、ゲート電極５の形成後に行った方が、フィン４に与える歪みが大きくなる。
【００３１】
なお、フィン４は、フィン４内のソース領域およびドレイン領域に接続するコンタクトプラグの接続領域であるパッドに接続される場合がある。図４（ａ）、（ｂ）は、そのような場合において、それぞれ膨張膜７の形成前後におけるフィン４の端部に形成されたパッド１８周辺の部分拡大図である。パッド１８は、フィン４よりも上面の幅が大きいため、フィン４上およびパッド１８の周辺上に位置する第１の膜１０のみ酸化して、膨張膜７に加工することができる。ここで、全ての第１の膜１０が膨張膜７となって膨張してしまうと、ゲート電極５の形成前に第１の膜１０に酸化処理を施した場合に、膨張膜７上の全ての部材が上方に持ち上がってしまうため、周囲の部材に加える力７ｆが緩和してしまう。しかし、パッド１８の上面の中央付近の上に位置する第１の膜１０は、酸化されず、膨張しないため、膨張膜７の形成をゲート電極５の形成前に行った場合であっても、膨張膜７が膨張することにより周囲の部材に加える力７ｆが緩和してしまうことを抑制でき、膨張膜７によりフィン４へ歪みを与えることができる。
【００３２】
なお、第１の膜１０がＳｉＧｅ結晶膜である場合は、燃焼酸化を用いて第１の膜１０に酸化処理を施すことにより、ＳｉＧｅ結晶の酸化レートを大きくすることができるため、Ｓｉ結晶等からなるフィン４に及ぶ酸化を少なく抑えて膨張膜７を形成することができる。ここで、燃焼酸化とは、Ｈ２とＯ２の酸化反応により生成されるＨ２Ｏを用いた酸化処理である。また、第１の膜１０の酸化反応を進み易くするために、ゲート電極５に覆われていない部分のキャップ層８を除去し、その後に第１の膜１０に酸化処理を施してもよい。また、フィン４に効率よく歪みを与えるために、第１の膜１０のゲート電極５に周囲を囲まれた部分は全て酸化されることが好ましいが、一部未反応の領域が残っていてもよい。
【００３３】
この後、ゲート電極５の側面にオフセットスペーサ９を形成し、ゲートキャップ層１２を除去し、フィン４内にソース領域およびドレイン領域を形成する。ソース領域およびドレイン領域は、例えば、オフセットスペーサ９をマスクとしてイオン注入法等によりソース・ドレインエクステンション領域を形成した後、オフセットスペーサ９の側面にゲート側壁を形成し、これをマスクとしてディープソース・ドレイン領域を形成する。その後、上層に配線等を形成する。
【００３４】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、膨張膜７を形成することにより、フィン４内のチャネル領域に直接外力を加えて、チャネル領域にフィン４の高さ方向の圧縮歪みを発生させることができる。これにより、チャネル領域中の電子の移動度が向上し、それに伴ってｎ型トランジスタ１の動作速度が向上する。
【００３５】
〔第２の実施の形態〕
本発明の第２の実施の形態は、ｐ型トランジスタの動作速度を向上させる点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略する。
【００３６】
（半導体装置の構成）
図５（ａ）は、本発明の第２の実施の形態に係る半導体装置の断面図である。また、図５（ｂ）は、図５（ａ）の部分拡大図である。なお、図５（ａ）、（ｂ）に示される断面は、図２（ａ）、（ｂ）に示される第１の実施の形態に係る半導体装置の断面に対応する。
【００３７】
本実施の形態に係る半導体装置は、半導体基板２と、素子分離領域３と、半導体基板２上に形成されたフィン４と、ゲート絶縁膜６を介してフィン４の両側面を挟むように形成されたゲート電極５と、フィン４上に形成された収縮膜１３と、収縮膜１３上に形成されたキャップ層８と、ゲート電極５の側面に形成されたオフセットスペーサ（図示しない）と、を有して概略構成されるｐ型トランジスタ２０を有する。
【００３８】
ｐ型トランジスタ２０は、第１の実施の形態に係るｎ型トランジスタ１における膨張膜７の代わりに収縮膜１３が形成された構造を有する。
【００３９】
ゲート電極５は、例えば、導電型不純物を含む多結晶Ｓｉや、多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。導電型不純物には、Ｂ、ＢＦ２等のｐ型不純物が用いられる。また、ゲート電極５は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよい。また、ゲート電極５は、メタルゲート電極の上に導電型不純物を含むＳｉ系多結晶を形成した積層構造であってもよい。また、ゲート電極５の上部がＳｉ系多結晶からなる場合は、上面にシリサイド層を形成してもよい。
【００４０】
収縮膜１３は、前駆体膜を形成した後に所定の処理を施されることによって体積が収縮した膜である。例えば、オゾンＴＥＯＳ膜に熱処理を施すことにより体積が収縮し、収縮膜１３としてのＳｉ酸化膜が形成される。ここで、オゾンＴＥＯＳ膜とは、Ｏ３（オゾン）とＴＥＯＳを原料ガスとしてＣＶＤ法により形成されるＳｉＯ２膜である。
【００４１】
図５（ｂ）に示すように、収縮膜１３は、収縮することにより周囲の部材に引っ張る力１３ｆを加える。これにより、フィン４は上向きの外力を受けて、その高さ方向の伸張歪みが発生する。
【００４２】
例えば、出願人らの知見により、フィン４の側面に形成されるチャネル領域の面方位が｛１１０｝、電流の方向が＜１−１０＞である場合に、フィン４に高さ方向（＜００１＞方向）の伸張歪みを発生させることにより、チャネル領域内の電荷（正孔）の移動度を向上させることができることが確認されている。
【００４３】
収縮膜１３は、フィン４内のチャネル領域にフィン４の高さ方向の伸張歪みを発生させることを目的として形成されるものであり、少なくともフィン４のチャネル領域を含む部分上（ゲート電極５に挟まれた領域）に形成される。特に、より効率的に歪みを発生させるために、フィン４の上面の全てを覆うように形成されることが好ましい。
【００４４】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００４５】
（半導体装置の製造）
まず、図３Ｂ（ｅ）に示した上面にゲートキャップ層１２を有するゲート電極５を形成し、ゲート絶縁膜６のゲート電極５に接していない部分を除去するまでの工程を第１の実施の形態と同様に行う。ただし、第１の実施の形態における第１の膜１０の代わりに、収縮膜１３の前駆体膜を形成する。
【００４６】
例えば、収縮膜１３の前駆体膜としてオゾンＴＥＯＳ膜を形成する場合は、Ｏ３ガスとＴＥＯＳガスを用いたＣＶＤ法により形成する。
【００４７】
次に、熱処理により、収縮膜１３の前駆体膜の体積を収縮させて収縮膜１３を形成する。例えば、収縮膜１３の前駆体膜がオゾンＴＥＯＳ膜である場合は、Ｓｉ酸化膜が収縮膜１３となる。その後の工程は第１の実施の形態と同様である。
【００４８】
なお、収縮膜１３の前駆体膜のゲート電極５に周囲を囲まれた部分は、ゲート電極５により収縮を妨げられるため、周囲の部材に加える力が特に大きくなる。従って、第１の実施の形態と同様に、収縮膜１３の形成は、ゲート電極５の形成後に行うことが好ましい。
【００４９】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、収縮膜１３を形成することにより、フィン４内のチャネル領域に直接外力を加えて、チャネル領域にフィン４の高さ方向の伸張歪みを発生させることができる。これにより、チャネル領域中の電子の移動度が向上し、それに伴ってｐ型トランジスタ２０の動作速度が向上する。
【００５０】
〔第３の実施の形態〕
本発明の第３の実施の形態は、フィンの上下に膨張膜を形成する点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略する。
【００５１】
（半導体装置の構成）
図６（ａ）は、本発明の第３の実施の形態に係る半導体装置の断面図である。また、図６（ｂ）は、図６（ａ）の部分拡大図である。なお、図６（ａ）、（ｂ）に示される断面は、図２（ａ）、（ｂ）に示される第１の実施の形態に係る半導体装置の断面に対応する。
【００５２】
本実施の形態に係る半導体装置は、半導体基板２と、素子分離領域３と、半導体基板２上に形成されたフィン４と、ゲート絶縁膜６を介してフィン４の両側面を挟むように形成されたゲート電極５と、フィン４上および下に形成された膨張膜７ａ、７ｂと、膨張膜７ａ上に形成されたキャップ層８と、ゲート電極５の側面に形成されたオフセットスペーサ（図示しない）と、を有して概略構成されるｎ型トランジスタ２１を有する。
【００５３】
膨張膜７ａ、７ｂは、第１の実施の形態における膨張膜７と同様の材料を用いて、同様の方法により形成することができる。
【００５４】
図６（ｂ）に示すように、膨張膜７ａ、７ｂは、膨張することにより周囲の部材に押す力７ｆを加える。これにより、フィン４は膨張膜７ａから下向きの外力、膨張膜７ｂから上向きの外力を受けて、その高さ方向の圧縮歪みが発生する。
【００５５】
膨張膜７ａは、フィン４内のチャネル領域にフィン４の高さ方向の圧縮歪みを発生させることを目的として形成されるものであり、少なくともフィン４のチャネル領域を含む部分上（ゲート電極５に挟まれた領域）に形成される。また、同様の理由により、膨張膜７ｂは、少なくともフィン４のチャネル領域を含む部分下（ゲート電極５に挟まれた領域）に形成される。特に、より効率的に歪みを発生させるために、膨張膜７ａ、７ｂがフィン４の上面および下面の全てを覆うように形成されることが好ましい。
【００５６】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００５７】
（半導体装置の製造）
図７Ａ（ａ）〜（ｃ）、図７Ｂ（ｄ）〜（ｆ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す斜視図である。
【００５８】
まず、図７Ａ（ａ）に示すように、半導体基板２上に膨張膜７ｂの前駆体膜となる第３の膜１６と、フィン１４に加工される半導体膜１７と、膨張膜７ａの前駆体膜となる第１の膜１０と、キャップ層８に加工される第２の膜１１を積層する。
【００５９】
次に、図７Ａ（ｂ）に示すように、例えば、フォトリソグラフィ法とＲＩＥにより、第２の膜１１、第１の膜１０、半導体膜１７、第３の膜１６および半導体基板２をパターニングし、上部に第１の膜１０およびキャップ層８、下部に第３の膜１６を有するフィン１４を形成する。
【００６０】
次に、図７Ａ（ｃ）に示すように、素子分離領域３を形成する。ここで、素子分離領域３は、後の工程における第３の膜１６への酸化処理を妨げないように、第３の膜１６の側面を覆わない高さに形成される。
【００６１】
次に、図７Ｂ（ｄ）に示すように、露出したフィン１４の側面にゲート絶縁膜１５を形成する。ここで、ゲート絶縁膜１５は、第１の実施の形態におけるゲート絶縁膜６と同様の方法により形成することができる。
【００６２】
次に、図７Ｂ（ｅ）に示すように、上面にゲートキャップ層１２を有するゲート電極５を形成し、ゲート絶縁膜６のゲート電極５に接していない部分を除去する。
【００６３】
次に、図７Ｂ（ｆ）に示すように、第１の膜１０および第３の膜１６に選択的に酸化処理を施し、体積を膨張させて膨張膜７ａ、７ｂを形成する。
【００６４】
なお、フィン１４は、第１の実施の形態に係るフィン４と同様に、フィン１４内のソース領域およびドレイン領域に接続するコンタクトプラグの接続領域であるパッド（図示しない）に接続される場合がある。この様な場合、パッドは、フィン１４よりも第１の膜１０と接する上面、および第３の膜１６と接する下面の幅が大きいため、フィン１４の上およびパッドの周辺の上に位置する第１の膜１０、およびフィン１４の下およびパッドの周辺の下に位置する第３の膜１６のみを酸化して、膨張膜７ａ、７ｂに加工することができる。ここで、全ての第１の膜１０および第３の膜１６が膨張膜７ａ、７ｂとなって膨張してしまうと、ゲート電極５の形成前に第１の膜１０および第３の膜１６に酸化処理を施した場合に、膨張膜７ａ、７ｂ上の全ての部材が上方に持ち上がってしまうため、周囲の部材に加える力が緩和してしまう。しかし、パッドの上面の中央付近の上に位置する第１の膜１０、およびパッドの下面の中央付近の下に位置する第３の膜１６は、酸化されず、膨張しないため、膨張膜７ａ、７ｂの形成をゲート電極５の形成前に行った場合であっても、膨張膜７ａ、７ｂが膨張することにより周囲の部材に加える力が緩和してしまうことを抑制でき、膨張膜７ａ、７ｂによりフィン１４へ歪みを与えることができる。
【００６５】
この後の工程は第１の実施の形態と同様である。
【００６６】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、フィン１４の上下にそれぞれ膨張膜７ａ、７ｂを形成することにより、フィン１４内のチャネル領域に上下方向から直接外力を加えることができる。このため、本実施の形態におけるｎ型トランジスタ２１のチャネル領域に発生するフィン１４の高さ方向の圧縮歪みは、第１の実施の形態におけるｎ型トランジスタ１のチャネル領域に発生するフィン４の高さ方向の圧縮歪みよりも大きくなり、トランジスタの動作速度をより向上させることができる。
【００６７】
また、本発明の第３の実施の形態によれば、膨張膜７ｂによりフィン１４と半導体基板２が絶縁されるため、ソース・ドレインリークを抑えるためのパンチスルーストッパを形成しなくてもよく、チャネル不純物濃度を上昇させずに済む。つまり、高価なＳＯＩ基板を用いずに、これと場合と同様の効果が得られる。
【００６８】
なお、ｎ型トランジスタ２１は、膨張膜７ａを形成せずに、膨張膜７ｂのみを形成した構成であってもよい。
【００６９】
また、本実施の形態は、第２の実施の形態と組み合わせることもできる。すなわち、膨張膜７ａ、７ｂの代わりに、収縮膜をフィン４上および下に形成し、チャネル領域にフィン４の高さ方向の伸張歪みを発生させることができる。これにより、チャネル領域中の電子の移動度が向上し、それに伴ってｐ型トランジスタの動作速度が向上する。
【００７０】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００７１】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【００７２】
また、本発明は、以下の構成を有する半導体装置においても特徴を有する。
半導体基板上に、フィン、前記フィンに接続されたパッド、および前記フィンと前記パッドの上と下の少なくともいずれかに位置する所定の膜を形成する工程と、
前記所定の膜の前記フィンとの界面上および前記パッドとの界面の外側の一部上に位置する部分を膨張または収縮させ、前記フィンに前記フィンの高さ方向の歪みを与える工程と、
ゲート絶縁膜を介して前記フィンの両側面を挟むようにゲート電極を形成する工程と、
を含む半導体装置の製造方法。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施の形態に係る半導体装置の斜視図。
【図２】（ａ）、（ｂ）は、図１の切断線II−IIにおける断面を矢印の方向に見た断面図、およびその部分拡大図。
【図３Ａ】（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す斜視図。
【図３Ｂ】（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す斜視図。
【図４】（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の部分斜視図。
【図５】（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の断面図、およびその部分拡大図。
【図６】（ａ）、（ｂ）は、本発明の第３の実施の形態に係る半導体装置の断面図、およびその部分拡大図。
【図７Ａ】（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す斜視図。
【図７Ｂ】（ｄ）〜（ｆ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す斜視図。
【符号の説明】
【００７４】
１、２１  ｎ型トランジスタ。２  半導体基板。４、１４  フィン。５  ゲート電極。７、７ａ、７ｂ  膨張膜。１０  第１の膜。１３  収縮膜。２０  ｐ型トランジスタ。
【図１】
0005285947.tif 000002
【図２】
0005285947.tif 000003
【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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