(57)【特許請求の範囲】
【請求項１】
ピニング層を有するピンドフォトダイオードと、
前記ピニング層に連結され、前記ピンドフォトダイオードの空乏化に応答して、前記ピニング層に所定の電圧を供給するように構成された電圧供給装置と、
前記ピニング層に連結され、前記所定の電圧を受けるように構成されたフィールドストップドープ領域と、
転送制御信号を受信するように構成されたゲート端子を備える電荷転送トランジスタであって、前記転送制御信号に応答して前記ピンドフォトダイオードにより蓄積された電荷をセンシングノードへ転送するように構成された、電荷転送トランジスタと、
を備え、
前記電圧供給装置は、前記電荷転送トランジスタの前記ゲート端子と前記ピニング層との間に連結され、所定の電圧を前記ピニング層へ加えるように構成されたダイオードを備える、
画像センサ。
【請求項２】
前記電圧供給装置は、
前記所定の電圧を発生するように構成された電圧発生器と、
前記転送制御信号に応答して、前記所定の電圧を前記ピニング層へ転送するように構成された切換え装置と
をさらに備える、請求項１に記載の画像センサ。
【請求項３】
前記転送制御信号は、前記ピンドフォトダイオードの空乏化に応答して作動するように構成されている、請求項２に記載の画像センサ。
【請求項４】
ピニング層を有するピンドフォトダイオードと、
前記ピニング層に連結され、前記ピンドフォトダイオードの空乏化に応答して、前記ピニング層に所定の電圧を供給するように構成された電圧供給装置と、
前記ピニング層に連結され、前記所定の電圧を受けるように構成されたフィールドストップドープ領域と、
前記ピンドフォトダイオード内に蓄積された電荷を受け取るように構成されたセンシングノードと、
リセット制御信号を受信するように構成されたゲート端子を備えるリセットトランジスタであって、前記リセット制御信号に応答して、前記センシングノードをリセットするように構成されたリセットトランジスタと、
前記電圧供給装置は、前記リセットトランジスタの前記ゲート端子と前記ピニング層との間に連結され、所定の電圧を前記ピニング層に加えるように構成されたダイオードを備える、
画像センサ。
【請求項５】
前記電圧供給装置は、
前記所定の電圧を発生するように構成された電圧発生器と、
前記リセット制御信号に応答して、前記所定の電圧を前記ピニング層へ転送するように構成された切換え装置と
をさらに備える、請求項４に記載の画像センサ。
【請求項６】
前記リセット制御信号は、前記ピンドフォトダイオードの空乏化に応答して作動するように構成されている、請求項５に記載の画像センサ。
【請求項７】
前記ピンドフォトダイオードと、前記電圧供給装置と、前記センシングノードと、前記電荷転送トランジスタと、を有する画素を複数備えた画素アレイを備え、
前記複数の画素の各々において、前記電圧供給装置は、前記ピンドフォトダイオードに前記所定の電圧を印加するように構成されている、請求項１〜３のいずれかに記載の画像センサ。
【請求項８】
前記ピンドフォトダイオードと、前記電圧供給装置と、前記センシングノードと、前記リセットトランジスタと、を有する画素を複数備えた画素アレイを備え、
前記複数の画素の各々において、前記電圧供給装置は、前記ピンドフォトダイオードに前記所定の電圧を印加するように構成されている、請求項４〜６のいずれかに記載の画像センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体画像センサに関する。詳細には、本発明は、暗電流を減らすことができ、全ての画素において均一な空乏層を形成できる画像センサに関する。本発明は、ピンドフォトダイオード（pinned photodiode）を有する全ての種類の画像センサに適用できる。本発明はＣＩＳ（ＣＭＯＳ画像センサ）にとってとりわけ有利である。
【背景技術】
【０００２】
一般に、ＣＭＯＳ画像センサは、衝突する光子を電子に変換し、この電子をセンサ画素に集め、これにより光を検出する。これを実現するためにＣＭＯＳ画像センサの画素はフォトダイオードを含む。詳細には、ＣＭＯＳ画像センサの画素はピンドフォトダイオードを含み、画素は暗電流を減らして、蓄積される電荷の量を増やすことができる。
【０００３】
図１は、関連技術の１つのダイオード及び４つのトランジスタを有する４Ｔ画素の断面図及び関連回路図である。
【０００４】
図１で、Ｐ−型シリコンｅｐｉ層１０１及びＰ＋型シリコン基板１００を形成し、次いでＰ−型シリコンｅｐｉ層１０１の表面をエッチングして、二酸化シリコンを充填したＳＴＩ（Shallow Trench Isolation、浅溝分離）領域を形成する。二酸化シリコン１０３は残りの画素表面を覆う。
【０００５】
第１の浅いｐ＋型ドープ領域１０４ａ及び第２の浅いｐ＋型ドープ領域１０４ｂは、ＳＴＩ領域の下部及び側壁のためのパッシベーション層（passivation layer）として機能し、画素表面としても機能する。画素表面の第１の浅いｐ＋型ドープ領域１０４ａは、ピンドフォトダイオードのピニング層（pinning layer）として機能する。ＳＴＩ領域の下部及び側壁のためのパッシベーション層として機能する第２の浅いｐ＋型ドープ領域１０４ｂは、画素間のクロストークの発生を阻止する電位障壁として機能する。
【０００６】
グラウンド電圧がｐ＋型シリコン基板１００に加わり、Ｖｄｄ電圧がｎ型ドープ領域１０５に加わると、ピンドフォトダイオードを含むｎ型ドープ領域１０５は完全に空乏状態になり、これにより空乏領域１０９が形成される。この場合、ピニング層として機能する第１の浅いｐ＋ドープ領域１０４ａは、空乏領域１０９が広がってシリコンと二酸化シリコンとの間の境界面（即ちシリコンｅｐｉ層の表面）に達するのを阻止し、それによって暗電流が生ずるのを阻止する。この場合、空乏領域１０９がシリコン表面に達しない状態は「表面ピニング（surface pinning）」と呼ばれる。
【０００７】
光電荷がピンドフォトダイオードのｎ型ドープ領域１０５内に集められる。電荷収集周期が終わると即座に、ｎ型ドープ領域１０５からの電荷がゲート１０７をオンにし、これにより電荷はＦＤ（Floating Diffusion、浮遊拡散）領域１０６に供給される。ＦＤ領域１０６は、リセットトランジスタ１１８により適正な電位（例えばＶｄｄ）にリセットされる。ＦＤ領域１０６の電荷はソースフォロワトランジスタ１１４により検出される。画素への働きかけは選択トランジスタ１１５により行われる。
【０００８】
制御信号が、（信号Ｔｘのための）転送ゲートバス１１２、（信号Ｒｘのための）リセットゲートバス１２０及び（信号Ｓｘのための）アドレスゲートバス１２１を介して画素へ供給される。画素からの出力信号は画素列バス１１６へ供給される。
【０００９】
光子１２２が画素に衝突すると、光子１２２はその波長に応じてシリコンバルク内に浸透し、これにより電子正孔対が形成される。電子は非空乏領域にも空乏領域１０８にも生ずる。シリコンの非空乏領域から生ずる電子１１０は、ｎ型ドープ領域１０５に入って拡散する。
【００１０】
しかしながら中性非空乏領域から生ずる電子は横方向に拡散することもある。従って、第２の浅いｐ＋型ドープ領域１０４ｂが形成されているにもかかわらず、クロストークが画素と画素との間に生ずることもある。従って空乏領域深さ（Ｘｃ）１１１は適正な値でなければならない。
【００１１】
一方、前述のように、ピニング層である第１の浅いｐ＋型ドープ領域１０４ａは、表面ピニングに用いられる。これを実現するためには、第１の浅いｐ＋型ドープ領域１０４ａのドープレベルを最適化しなければならない。当業者に一般的に知られているように、ＰＮ接合内の空乏層は、Ｐ型ドープ層及びＮ型ドープ層のドープレベルとこれら２つのドープ層の間の電位差とに応じて決まる。
【００１２】
しかしながら既存の技術では空乏層の厚さは、ドープレベルのみにより決まり、ピニング層は地電位を有する。
【００１３】
しかしながらピニング層の電位は、地電位に完全には等しくはなく、ピニング層は浮遊状態にある。浮遊状態にある理由は、ピニング層がシリコン基板１０１から、高抵抗の他の層（即ちｐ型ｅｐｉ層）によって所定の距離だけ離れるからであり、ｐ型ｅｐｉ層の抵抗は、ＳＴＩ領域の深さに応じて異なるからである。
【００１４】
その結果、従来の画像センサ内のフォトダイオードのピニング層の電位は不安定である。従って表面ピニングを達成できない。
【００１５】
これに加えて、全ての画素において均一な電位がピニング層に転送されるならば、画素間に均一な表面ピニングを達成できる。しかしながら従来の技術では上記の理由から画素間に均一な表面ピニングを達成できない。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明は、従来の技術における上記の問題を解決するためになされ、本発明の目的は、暗電流を減らすことができ、全ての画素において均一な表面ピニングを行うことができる画像センサの画素を提供することにある。
【００１７】
本発明の別の１つの目的は、フォトダイオードのピニング層に電圧を強制的に加える装置と一体化した画像センサを提供することにある。
【００１８】
本発明の別の１つの目的は、既存のレイアウト表面の領域を維持しながらピニング層に所定の電圧を供給できる画像センサを提供することにある。
【００１９】
本発明の別の１つの目的は、全ての画素のピニング層に同一の強度の電位を加えることにより、画素間のリセット信号のばらつきを改善することができる画像センサを提供することにある。
【００２０】
本発明の別の１つの目的は、ピニング層に接続したフィールドストップ（field-stop）領域へ所定の電圧を供給することにより、画素と画素間のクロストークを阻止できる画像センサを提供することにある。
【課題を解決するための手段】
【００２１】
本発明の１つの実施形態で、ピニング層を有するピンドフォトダイオードと、ピニング層に接続し、ピンドフォトダイオードが空乏状態になるとピニング層に所定の電圧を供給する電圧供給装置とを備える画像センサを提供する。
【００２２】
本発明の別の１つの実施形態では、ピニング層を有するピンドフォトダイオードと、電荷転送トランジスタであって、自身のゲート端子を介して転送制御信号を受取って、ピンドフォトダイオードにより蓄積された電荷をセンシングノードへ転送する電荷転送トランジスタと、所定の電圧を前記ピニング層へ加えることができるように電荷転送トランジスタのゲート端子とピニング層との間に接続したダイオードとを備える画像センサの画素が提供される。
【００２３】
本発明の別の１つの実施形態では、ピニング層を有するピンドフォトダイオードと、ピンドフォトダイオードに蓄積された電荷を受取るためのセンシングノードと、リセットトランジスタであって、自身のゲート端子を介してリセット制御信号を受取って、センシングノードをリセットするリセットトランジスタと、ピニング層に所定の電圧を加えることができるようにリセットトランジスタのゲート端子とピニング層と間に接続したダイオードとを備える画像センサの画素が提供される。
【００２４】
前述のように本発明の画像センサでは、フォトダイオードのピニング層を電気的に制御できる。即ちピニング層は、フォトダイオードが空乏状態である期間にわたり浮遊状態にあるのではなく、所定の電圧を受取る。従って安定した表面ピニングが得られる。
【００２５】
全ての画素において均一な電圧がフォトダイオードのピニング層に加わるので、画素間に均一なピニングが得られる。これに加えて、画素間のリセット信号のばらつきを改善することができる。
【００２６】
フィールドストップドープ領域に電圧を加えるので、フィールド酸化膜から基板まで電界が形成され、これによりクロストークを防止する。
【００２７】
本発明の前述の目的及びその他の目的、特徴、利点が、添付図面を参照した後述の詳細な説明から明らかとなる。
【図面の簡単な説明】
【００２８】
【図１】関連技術の４Ｔ画素の構造を示す図である。
【図２】本発明の１つの実施形態での画像センサの構造を示すブロック概略図である。
【図３】図２の電圧供給部を示すブロック図である。
【図４】本発明の別の１つの実施形態での画像センサの画素の構造を示す概略図である。
【図５】図４のダイオード部が多結晶シリコン層を含むときの基板を示す断面図である。
【図６】図４の画素を示す配置図である。
【発明を実施するための形態】
【００２９】
以下、本発明の例示的な実施形態を添付図面を参照しながら説明する。
【００３０】
図２は、本発明の実施形態に係る画像センサの構成を示す概略図である。
【００３１】
図２で、画素列２１０を構成する画素２１２Ａ、２１２Ｂ、２１２Ｃ及び２１２Ｄは各々、基板Ｐ−Ｅｐｉのドープ領域であるＰ＋型ドープ領域２０４ａ及びＮ型ドープ領域２０５により形成されたピンドフォトダイオードを含む。Ｐ＋型ドープ領域２０４ａはピニング層として機能し、このピニング層は、フィールド酸化膜ＦＯＸの側面と、Ｐ＋型ドープ領域２０４ａの下方にあるフィールドストップドープ領域２０４ｂとに接続されている。
【００３２】
電圧供給部２２０は約０．５Ｖ〜約０．９Ｖの正電圧を発生し、ピンドフォトダイオードのピニング層２０４ａにこの正電圧を供給する。ピニング層２０４ａは、画素の動作中にピンドフォトダイオードの空乏期間にわたり正電圧を受け取る。
【００３３】
１つの電圧供給部２２０は、１つの画素のために設けられても良く、複数の画素のために設けられても良い。
【００３４】
図３は、電圧供給部２２０の構造を示す詳細図である。電圧供給部２２０は、正電圧Ｖｐｏｓｉｔｉｖｅを発生する電圧発生器２２２と、制御信号ＣＯＮＴによってピニング層に正電圧Ｖｐｏｓｉｔｉｖｅを転送する切換え部２２４とを含む。制御信号ＣＯＮＴは、ピンドフォトダイオードが空乏状態にある期間にわたり作動される。これに加えて、制御信号ＣＯＮＴは、複数の画素から特定の画素が選択されたときに選択情報を表す。
【００３５】
本発明の画像センサではフォトダイオードのピニング層は、空乏期間にわたり所定の電圧を直接受ける。この正電圧は約０．５Ｖ〜０．９Ｖで、グラウンド電圧より僅かに高い。
【００３６】
従って、ピニング層は浮遊状態ではなく、フォトダイオードの空乏期間にわたり所定の電圧を受けるので、ピニング層は安定した表面ピニングを得ることができる。
【００３７】
これに加え、全ての画素において電圧がフォトダイオードのピニング層に均一に加わるので、画素間に均一なピニングを達成できる。
【００３８】
フィールドストップドープ領域に電圧を加えて、フィールド酸化膜ＦＯＸから基板Ｐ−Ｅｐｉまで電界を形成し、これによりクロストークを防止する。即ちフォトダイオード内に集められた光電荷が、センシングノード（即ち浮遊拡散ノード）に供給される前に隣の画素に漏れるのを阻止することができる。
【００３９】
図４は、本発明の別の実施形態に係る画素の構成を示す。図４では、前述の実施形態と異なり、ダイオードが、付加的な電圧発生器及び付加的なスイッチを設けずに画素内に形成され、従って正電圧をピニング層に加えることができる。
【００４０】
図４で、Ｐ型シリコンｅｐｉ層４０１がＰ＋型シリコン基板４００上に形成され、フィールド酸化膜ＦＯＸがＳＴＩ（浅溝分離）処理によりＰ型シリコンｅｐｉ層４０１内に形成される。これに加えてＰ＋型ドープ領域４０４ａ及びＮ型ドープ領域４０５がＰシリコンｅｐｉ層４０１内に形成され、これにより、ピンドフォトダイオードが形成される。
【００４１】
第１の浅いＰ＋型ドープ領域４０４ａ及び第２の浅いＰ＋型ドープ領域４０４ｂは、ＳＴＩ領域の下部及び側壁のためのパッシベーション層として機能すると共に、画素表面として機能する。第１の浅いＰ＋型ドープ領域４０４ａは、ピンドフォトダイオードのピニング層として機能する。ＳＴＩ領域の下部及び側壁のためのパッシベーション層として機能する第２の浅いＰ＋型ドープ領域４０４ｂは、画素間のクロストークの発生を阻止する電位障壁として機能するフィールドストップドープ領域となる。
【００４２】
Ｎ＋型ドープ領域４０６はセンシングノードが、ピンドフォトダイオードから光電荷を受け取るために形成される。センシングノードは、リセット制御信号Ｒｘにより制御されるリセットトランジスタ４１８によりリセットされる。センシングノードの値は、ソースフォロワトランジスタ４１４により増幅され、増幅信号は、選択トランジスタ４１５が選択制御信号Ｓｘによりオンにされたときに画素出力線に供給される。ピンドフォトダイオード内に蓄積された光電荷は、転送制御信号Ｔｘにより制御される電荷転送トランジスタ４０７によりＮ＋型ドープ領域４０６に供給される。
【００４３】
正電圧がピニング層に加わるように、ダイオードがリセットトランジスタ４１８のゲート端子とＰ＋型ドープ領域（ピニング層４０４ａ）と間に付加的に形成される。
【００４４】
リセット制御信号ＲｘがＶＤＤ電圧レベルであれば、リセットトランジスタ４１８はオンとなる。リセット制御信号Ｒｘがグラウンドレベルであれば、リセットトランジスタ４１８はオフとなる。
【００４５】
リセットトランジスタ４１８がオンになると、ピンドフォトダイオードは空乏状態になり、電荷転送トランジスタ４０７はオンになる。すなわち、シリコンｅｐｉ層４０１はグラウンド状態にあるので、ＶＤＤ電圧がＮ型ドープ領域４０５に転送され、空乏状態が生じる。この場合、リセット制御信号Ｒｘの電圧レベルは論理ハイ状態を示すＶＤＤであるので、リセット制御信号Ｒｘはダイオード部４６０によってダウンシフトされ、低い正電圧のリセット制御信号Ｒｘがピニング層に供給される。
【００４６】
従来、空乏層の厚さはドープレベルのみにより決まり、ピニング層は地電位を有する。しかしながらピニング層の電位は完全には地電位ではない。何故ならばピニング層は所定の距離だけシリコン基板から離れ、高抵抗の他の層即ちＰ−型シリコンｅｐｉ層によってシリコン基板から分離している。本発明ではピニング層に正電圧を強制的に加えるので、ピニング層の電位が安定している。従って表面ピニングをより効果的に達成できる。
【００４７】
これに加えて、全ての画素のピニング層に均一な電位が加わると、優れた特徴が得られる。しかしながら従来技術ではピニング層は、前述のように浮遊状態にあるので、全ての画素の相互間に均一な電位がピニング層に加わらない。本発明では各画素のピニング層に正電圧が加わるので、画素間に均一な表面ピニングが得られる。
【００４８】
これに加えて、フィールドストップドープ領域４０４ｂに電圧を加えて、フィールド酸化膜ＦＯＸからＰ＋型シリコン基板４００まで電界を形成し、これによりクロストークを防止する。
【００４９】
図５は、図４のダイオード部４６０が多結晶シリコン層を含む場合の基板５０１の断面図である。
【００５０】
図５で、絶縁層５０２が基板５０１上に形成され、多結晶シリコンダイオード５１０が絶縁層５０２上に形成されている。絶縁層５０２は絶縁領域のフィールド酸化膜を含むこともある。
【００５１】
多結晶シリコンダイオード５１０は、多結晶シリコン層を堆積し、次いでマスク及びイオン注入によって形成する。多結晶シリコンダイオード５１０はＰ＋型領域５１１及びＮ型領域５１２を有する。Ｐ＋型領域５１１とＮ型領域５１２とをＰＮ接合して１つのダイオードを形成している。これに加えて、多結晶シリコンダイオード５１０はＰ＋型領域５１４及びＮ型領域５１５を有する。Ｐ＋型領域５１４とＮ型領域５１５とをＰＮ接合して、別のダイオードを形成する。このようにして１又は複数の多結晶シリコンダイオードを形成することができる。
【００５２】
多結晶シリコンダイオード５１０のＰ型領域は、リセットトランジスタのゲート端子に接続されている。多結晶シリコンダイオード５１０のＮ型領域はピニング層に接続されている。詳細には、Ｐ＋領域５１１は、コンタクト５０４Ｂ及び相互接続子５０５ｂを介してリセットトランジスタのゲート端子に接続されている。これに加えて、Ｎ＋領域５１６は、コンタクト５０４ａ及び相互接続子５０５ａを介してピニング層に接続されている。Ｎ＋領域５１３とＰ＋領域５１４とは、ワイドコンタクト５０４ｃを介して互いに接続されている。参照番号５０３は絶縁層を示す。
【００５３】
図６は、図４の画素を示す配置図である。
【００５４】
図６に示すように、多結晶シリコンダイオード６１０は、既存の配置をばらばらにせずにピニング層とリセットトランジスタのゲート端子とに接続しても良い。即ち、既存の画素レイアウト表面のレイアウト領域はそのままにして正電圧をピニング層に供給することができる。
【００５５】
一方、前述のように、リセットトランジスタ及び電荷転送トランジスタをオンにすると、フォトダイオードは空乏状態になる。従って本発明の別の実施形態で、フォトダイオードが空乏状態になったときにピニング層に正電圧を加えるために、電荷転送トランジスタのゲート端子とピニング層と間にダイオードを形成することができる。このダイオードの形成は、図４、５及び６を参照して説明した実施形態に類似している。
【００５６】
これに加えて、４Ｔ画素構造に関連して本発明の実施形態を説明したが、本発明が３Ｔ画素構造にも適用できることは当業者には十分に理解できる。何故ならば画像センサが電荷転送トランジスタを含まない３Ｔ画素構造を有することは、当業者には一般的に知られているからである。
【００５７】
以上、例示目的で本発明の例示的な実施形態を説明したが、当業者は添付の特許請求の範囲に記載の本発明の精神及び範囲内で種々の変更、追加及び代替を理解するものである。
【図１】
0005358685.tif 000002
【図２】
0005358685.tif 000003
【図３】
0005358685.tif 000004
【図４】
0005358685.tif 000005
【図５】
0005358685.tif 000006
【図６】
0005358685.tif 000007