(57)【特許請求の範囲】
【請求項１】
プロセッサ、メモリ、およびチップセットを搭載するサーバモジュールと、
ＩＯコントローラを搭載するＩＯ拡張アダプタを有するＩＯモジュールと、
前記サーバモジュールと前記ＩＯモジュールを配線で接続するバックプレーンとを備え、
前記チップセットと前記ＩＯコントローラとを前記バックプレーン上のＰＣＩ  Ｅｘｐｒｅｓｓインターフェースで接続し、
前記サーバモジュールおよび前記ＩＯモジュールは、それぞれ、前記ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースの信号を波形補償するための送信側中継バッファおよび受信側中継バッファを有し、
前記サーバモジュールの前記送信側中継バッファおよび前記ＩＯモジュールの前記送信側中継バッファは、それぞれ、前記ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースのリンクがアイドル状態であるか否かを判別し、その判別情報を、前記バックプレーン上の中継バッファ制御インターフェースを介して、対応する前記受信側中継バッファに転送し、
前記サーバモジュールの前記受信側中継バッファおよび前記ＩＯモジュールの前記受信側中継バッファは、それぞれ、前記バックプレーン上の中継バッファ制御インターフェースを介して転送された前記判別情報に基づいて、前記判別情報がアイドル状態を示している場合には前記ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースの信号出力を止め、前記判別情報がアイドル状態を示していない場合には前記ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースの信号出力を止めないことを特徴とするサーバ装置。
【請求項２】
請求項１記載のサーバ装置において、
前記サーバモジュールの前記送信側中継バッファおよび前記ＩＯモジュールの前記送信側中継バッファは、それぞれ、ＰＣＩ  Ｅｘｐｒｅｓｓの信号の入力振幅および予め設定された閾値に基づいて、前記ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースのリンクがアイドル状態であるか否かを判別することを特徴とするサーバ装置。
【請求項３】
請求項１記載のサーバ装置において、
前記チップセットは、前記送信側中継バッファおよび前記受信側中継バッファの少なくとも１つを内蔵することを特徴とするサーバ装置。
【請求項４】
請求項１記載のサーバ装置において、
前記ＩＯコントローラは、前記送信側中継バッファおよび前記受信側中継バッファの少なくとも１つを内蔵することを特徴とするサーバ装置。
【請求項５】
プロセッサ、メモリ、およびチップセットを搭載するサーバモジュールと、
ＩＯコントローラを搭載するＩＯ拡張アダプタを有するＩＯモジュールと、
ＰＣＩ  Ｅｘｐｒｅｓｓインターフェース用通信線および中継バッファ制御インターフェース用通信線を有し、前記サーバモジュールと前記ＩＯモジュールを接続するＰＣＩ  Ｅｘｐｒｅｓｓインターフェースケーブルとを備え、
前記サーバモジュールおよび前記ＩＯモジュールは、それぞれ、前記ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースケーブル内の前記ＰＣＩ  Ｅｘｐｒｅｓｓインターフェース用通信線の信号を波形補償するための送信側中継バッファおよび受信側中継バッファを有し、
前記サーバモジュールの前記送信側中継バッファおよび前記ＩＯモジュールの前記送信側中継バッファは、それぞれ、前記ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースケーブル内の前記ＰＣＩ  Ｅｘｐｒｅｓｓインターフェース用通信線の信号のリンクがアイドル状態であるか否かを判別し、その判別情報を、前記ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースケーブル内の前記中継バッファ制御インターフェース用通信線を介して対応する前記受信側中継バッファに転送し、
前記サーバモジュールの前記受信側中継バッファおよび前記ＩＯモジュールの前記受信側中継バッファは、それぞれ、前記ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースケーブル内の前記中継バッファ制御インターフェース用通信線を介して転送された前記判別情報に基づいて、前記判別情報がアイドル状態を示している場合には前記ＰＣＩ  Ｅｘｐｒｅｓｓインターフェース用通信線の信号出力を止め、前記判別情報がアイドル状態を示していない場合には前記ＰＣＩ  Ｅｘｐｒｅｓｓインターフェース用通信線の信号出力を止めないことを特徴とするサーバ装置。
【請求項６】
プロセッサ、メモリ、およびチップセットを搭載するサーバモジュールと、ＩＯコントローラを搭載するＩＯ拡張アダプタを有するＩＯモジュールと、前記サーバモジュールと前記ＩＯモジュールを配線で接続するバックプレーンとを備え、前記チップセットと前記ＩＯコントローラとを前記バックプレーン上のＰＣＩ  Ｅｘｐｒｅｓｓインターフェースで接続し、前記サーバモジュールおよび前記ＩＯモジュールは、それぞれ、前記ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースの信号を波形補償するための送信側中継バッファおよび受信側中継バッファを有するサーバ装置におけるＰＣＩ  Ｅｘｐｒｅｓｓ中継バッファ制御方法であって、
前記サーバモジュールの前記送信側中継バッファおよび前記ＩＯモジュールの前記送信側中継バッファのそれぞれにより、前記ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースのリンクがアイドル状態であるか否かを判別し、その判別情報を、前記バックプレーン上の中継バッファ制御インターフェースを介して、対応する前記受信側中継バッファに転送し、
前記サーバモジュールの前記受信側中継バッファおよび前記ＩＯモジュールの前記受信側中継バッファのそれぞれにより、前記バックプレーン上の中継バッファ制御インターフェースを介して転送された前記判別情報に基づいて、前記判別情報がアイドル状態を示している場合には前記ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースの信号出力を止め、前記判別情報がアイドル状態を示していない場合には前記ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースの信号出力を止めないことを特徴とするＰＣＩ  Ｅｘｐｒｅｓｓ中継バッファ制御方法。
【請求項７】
請求項６記載のＰＣＩ  Ｅｘｐｒｅｓｓ中継バッファ制御方法において、
前記サーバモジュールの前記送信側中継バッファおよび前記ＩＯコントローラの前記送信側中継バッファのそれぞれにより、ＰＣＩ  Ｅｘｐｒｅｓｓの信号の入力振幅および予め設定された閾値に基づいて、前記ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースのリンクがアイドル状態であるか否かを判別することを特徴とするＰＣＩ  Ｅｘｐｒｅｓｓ中継バッファ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースを有するサーバ装置に関し、特に、ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースの伝送距離を延長する技術に関する。
【背景技術】
【０００２】
近年、コンピュータシステムが処理データ量は増加し続けており、また、プロセッサ性能の急激な向上も伴い、コンピュータシステム内部を接続する相互接続インターフェースも高速／大容量のデータ転送が求められている。
【０００３】
従来、コンピュータシステム内部の相互接続インターフェースとしてＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）が広く利用されてきたが、近年では、高速かつ大容量のデータ転送が可能でありながら実装コストの低いシリアルタイプのＰＣＩ  Ｅｘｐｒｅｓｓが注目されており、ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）をはじめとし、フロントエンド向け小規模サーバ装置からバックエンドで使用される基幹サーバ装置に至るまで様々なタイプのコンピュータシステムで広く利用され始めている。
【０００４】
従来のＰＣＩインターフェースはパラレル方式でデータを伝送しており、各信号間のスキュー調整のために高速化が困難であった。それ対して、ＰＣＩ  ＥｘｐｒｅｓｓインターフェースはＰｏｉｎｔ−ｔｏ−Ｐｏｉｎｔでのシリアル方式を採用しておりパラレル方式のようなスキュー調整の必要性を排除し、２．５ＧＨｚ／５ＧＨｚといった高い信号周波数で伝送することによって大容量のデータ伝送を可能としている。
【０００５】
コンピュータにおけるＰＣＩ  Ｅｘｐｒｅｓｓインターフェースでは、一般的にプリント基板上の配線やケーブルを用いてデータが伝送されるが、信号周波数が高まるほど表皮効果によって信号減衰率は大きくなるため伝送距離が制限されるという問題点がある。
【０００６】
特に、近年需要を増しているプロセッサモジュールやＩＯモジュールをバックプレーンを介して接続するモジュール型コンピュータではバックプレーンの配線長がどうしても長くなってしまうためにＰＣＩ  Ｅｘｐｒｅｓｓインターフェースを適用する際のネックとなっている。
【０００７】
そこで、例えば、特開２００１−２８５３１２号公報（特許文献１）に記載されたような、伝送距離を延長するために、インターフェース上にリドライバやイコライザなどの波形補償のための中継バッファを搭載し、中継バッファにより、減衰した信号波形を回復させる方法が一般的に用いられている。
【０００８】
ただし、波形補償デバイスをＰＣＩ  Ｅｘｐｒｅｓｓインターフェースで使用する場合の注意点としては、ＰＣＩ  Ｅｘｐｒｅｓｓ  Ｂａｓｅ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ  ２．０（非特許文献１）に記載されている、ＰＣＩ  Ｅｘｐｒｅｓｓインターフェース仕様では、信号伝送時の通常動作の他にレシーバディテクトなどのトレーニングシーケンス時にＥｌｅｃｔｒｉｃａｌ  Ｉｄｌｅ（ＥＩ）という差動信号のＰ極／Ｎ極のレベルが０Ｖとなるステートが存在し、その場合中継バッファへの入力は微小な振幅のノイズとなり、それを増幅することによってランダムなノイズ信号が出力される場合がある。
【０００９】
このランダムノイズを受信したＬＳＩは想定されていない信号パターンの入力によって誤作動を引き起こす可能性がある。
【００１０】
そこで、ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースで用いられる中継バッファではＥＩの検出機構を持ち、入力信号の振幅を一定の閾値と比較することによってＰＣＩ  ＥｘｐｒｅｓｓインターフェースがＥＩ状態かどうかを判定し、ＥＩであればＰＣＩ  Ｅｘｐｒｅｓｓ信号出力を止めることによりＥＩ時のランダムノイズ出力を抑止している。
【特許文献１】特開２００１−２８５３１２号公報
【非特許文献１】ＰＣＩ  Ｅｘｐｒｅｓｓ  Ｂａｓｅ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ  ２．０
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来のＰＣＩ  Ｅｘｐｒｅｓｓインターフェースでは、ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースに挿入された中継バッファは入力信号の振幅によってＥＩ状態を判断し、受信側ＬＳＩの誤作動の原因となるランダムノイズの出力を抑止することができる。
【００１２】
しかしながら、装置の実装上の制約などによりＰＣＩ  Ｅｘｐｒｅｓｓの仕様を超えた配線長のインターフェースへの適用の必要性が生じた場合、中継バッファへのＰＣＩ  Ｅｘｐｒｅｓｓ入力信号の減衰が大きくなり、中継バッファで規定されたＥＩ検出の閾値を下回る場合がある。
【００１３】
これは、ＥＩ検出の閾値レベルを下げることによって対応できるが、その場合、市販の中継バッファを使用できなくなり、部品開発費、部品購入価格上昇などコスト面でのデメリットが大きい。また、ＥＩ検出の閾値レベルを下げた場合、中継バッファＬＳＩの製造のバラツキによってはＥＩ状態と通常信号の区別がつかなくなり通常伝送時に出力が遮断される懸念がある。
【００１４】
そこで、本発明の目的は、ＰＣＩ  Ｅｘｐｒｅｓｓインターフェース用の中継バッファをＰＣＩ  Ｅｘｐｒｅｓｓ仕様を越えた伝送距離に適用させ、入力信号の信号減衰が大きくＥＩ状態と通常伝送状態の区別ができない場合であっても、適切にＥＩ状態を判別することができるサーバ装置およびＰＣＩ  Ｅｘｐｒｅｓｓ中継バッファ制御方法を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
すなわち、代表的なものの概要は、サーバモジュールおよびＩＯモジュールは、それぞれ、ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースの信号を波形補償するための送信側中継バッファおよび受信側中継バッファを有し、サーバモジュールの送信側中継バッファおよびＩＯモジュールの送信側中継バッファは、それぞれ、ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースのリンクがアイドル状態であるか否かを判別し、その判別情報を、対応する受信側中継バッファに転送し、サーバモジュールの受信側中継バッファおよびＩＯモジュールの受信側中継バッファは、それぞれ、転送された判別情報に基づいて、ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースの信号出力をＯＮ／ＯＦＦ制御するものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
すなわち、代表的なものによって得られる効果は、ＰＣＩ  Ｅｘｐｒｅｓｓ仕様を超えた伝送距離に、市販のＰＣＩ  Ｅｘｐｒｅｓｓ用中継バッファを適用させた場合においてもＥＩ時のランダムノイズを発生させることがない。そのためバックプレーン配線長が長いサーバ装置でのＰＣＩ  Ｅｘｐｒｅｓｓ伝送においても市販の中継バッファにより安価にＰＣＩ  Ｅｘｐｒｅｓｓの伝送が可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
図１により、本発明の実施の形態１に係るサーバ装置の構成について説明する。図１は本発明の実施の形態１に係るサーバ装置の構成を示す構成図である。
【００２２】
図１において、サーバ装置は、サーバ装置の全体を制御するサーバモジュール１、入出力制御などを行うＩＯモジュール３、サーバモジュール１とＩＯモジュール３とを配線で接続するバックプレーン２から構成されている。
【００２３】
サーバモジュール１は、プロセッサ、メモリ、およびチップセットを搭載しており、ＩＯモジュール３は、ＩＯコントローラを搭載するＩＯ拡張アダプタを有している。
【００２４】
サーバモジュール１の構成は、ＣＰＵ４にチップセット５を介してメモリ６が接続され、また、チップセット５には、外部ＩＯインターフェースとしてＰＣＩ  Ｅｘｐｒｅｓｓインターフェース１１によってバックプレーン２を介してＩＯモジュール３に搭載されたＩＯアダプタカード１４上のＩＯコントローラ１２が接続されている。
【００２５】
ＰＣＩ  Ｅｘｐｒｅｓｓインターフェース１１には、サーバモジュール１上の中継バッファ７、９が接続され、ＩＯモジュール３上の中継バッファ８、１０が接続されており、信号波形の補償を行う。中継バッファ７、８はチップセット５から見て出力側配線に接続されており、中継バッファ９、１０はチップセット５から見て入力側配線に接続されている。
【００２６】
また、中継バッファ７には、チップセット５内の出力バッファ１５が接続され、中継バッファ８には、ＩＯコントローラ１２内の入力バッファ１７に接続され、中継バッファ９には、チップセット５内の入力バッファ１６が接続され、中継バッファ１０には、ＩＯコントローラ１２内の出力バッファ１８に接続されている。
【００２７】
一般に中継バッファ７〜１０の設置位置はインターフェース配線の中央、図１ではバックプレーン２上が理想的であるが、モジュール型コンピュータにおいてはバックプレーン２上に能動部品を配置する場合、故障交換時にはシステムを全て停止させる必要があるため著しく可用性を低下させる。
【００２８】
そのためサーバモジュール１、ＩＯモジュール３それぞれモジュール上に設置して波形補償を行う方法が一般的である。
【００２９】
また、中継バッファ７、１０は、ＰＣＩ  ＥｘｐｒｅｓｓインターフェースがＥＩ状態であるかどうか検出し、レベル信号により、中継バッファ制御インターフェース１３を介して外部出力することができる。また、中継バッファ８、９は、中継バッファ制御インターフェース１３を介した外部信号によってＰＣＩ  Ｅｘｐｒｅｓｓ信号出力をＯＮ／ＯＦＦすることができる。
【００３０】
また、中継バッファ７、１０のＥＩ検出信号と、中継バッファ８、９の出力制御信号は中継バッファ制御インターフェース１３で接続されており、中継バッファ７、１０がＥＩを検出した時に中継バッファ８、９のＰＣＩ  Ｅｘｐｒｅｓｓ信号出力をＯＦＦすることができる。
【００３１】
次に、図２および図３により、本発明の実施の形態１に係るサーバ装置の中継バッファの構成について説明する。図２および図３は本発明の実施の形態１に係るサーバ装置の中継バッファの構成を示す構成図であり、図２は中継バッファ７、８、９、１０に使用可能な構成、図３は中継バッファ８、９に使用可能な構成である。
【００３２】
図２において、中継バッファは、入力バッファ４１、出力バッファ４２、入力レベル検出回路４３、差動バッファ４４、リファレンス電圧出力回路４５、比較回路４６、出力制御回路４９から構成されている。出力制御回路４９には、出力制御信号４８、ＥＩ検出信号４７が入力されている。
【００３３】
中継バッファ７、８、９、１０での、ＰＣＩ  Ｅｘｐｒｅｓｓ信号入力はイコライザ機能を持つ入力バッファ４１およびプリエンファシス機能を持つ出力バッファ４２を順に経由して出力される。
【００３４】
また、ＰＣＩ  Ｅｘｐｒｅｓｓ信号入力は、入力レベル検出回路４３にも接続されており、差動バッファ４４の出力とリファレンス電圧出力回路４５の出力を比較回路４６で比較することによってＥＩ検出信号４７を出力する。
【００３５】
出力制御回路４９は出力制御信号４８またはＥＩ検出信号４７の入力状態から出力バッファ４２からのＰＣＩ  Ｅｘｐｒｅｓｓ出力をＯＮ／ＯＦＦ制御することができる。
【００３６】
図２に示す中継バッファは、図１に示す中継バッファ７、８、９、１０のいずれにも使用することができ、図１に示す中継バッファ７および１０では出力制御信号４８は使用せず、ＥＩ検出信号４７を中継バッファ制御インターフェース１３に接続する。
【００３７】
図１に示す中継バッファ８および９では、ＥＩ検出信号４７は使用せず出力制御信号４８と中継バッファ制御インターフェース１３と接続する。
【００３８】
このような構成により、中継バッファ７および１０で検出されたＥＩ検出信号４７を用いて、中継バッファ８および９のＰＣＩ  Ｅｘｐｒｅｓｓ信号出力を制御することが可能である。
【００３９】
さらに、中継バッファ７、８、９、１０で、ＥＩ検出信号４７と中継バッファ制御インターフェース１３、出力制御信号４８と中継バッファ制御インターフェース１３の接続を変更するだけで、同じ回路構成の中継バッファを使用することが可能である。
【００４０】
また、図２に示す中継バッファは、図１に示す受信側の中継バッファとなる中継バッファ８、９では、送信側の中継バッファとなる中継バッファ７、１０からのＥＩ検出信号４７が中継バッファ制御インターフェース１３を介して入力された出力制御信号４８と、入力レベル検出回路４３により検出されたＥＩ検出信号４７により、出力制御回路４９が制御されているが、中継バッファ８、９では、図３に示すように、中継バッファ７、１０からのＥＩ検出信号４７が中継バッファ制御インターフェース１３を介して入力された出力制御信号４８のみで、出力制御回路４９を制御するようにしてもよい。
【００４１】
図３において、中継バッファは、入力バッファ４１、出力バッファ４２、出力制御回路４９から構成されている。出力制御回路４９には、出力制御信号４８が入力されている。
【００４２】
図３に示す中継バッファを、図１に示す受信側の中継バッファ８、９に使用しても、送信側の中継バッファ７、１０でＥＩを検出して、ＥＩ検出信号４７を中継バッファ制御インターフェース１３を介して送信しているため、ＥＩ時にはＰＣＩ  Ｅｘｐｒｅｓｓ出力を確実に止めることが可能である。
【００４３】
また、図１に示す受信側の中継バッファ８、９を、図３のような構成とすることにより、後述する中継バッファを、チップセット５やＩＯコントローラ１２に内蔵させる場合などでは、実装面積を小さくすることが可能である。
【００４４】
次に、図４および図５により、本発明の実施の形態１に係るサーバ装置の中継バッファの動作について説明する。図４は本発明の実施の形態１に係るサーバ装置の中継バッファの通常動作からＥＩ状態に遷移する場合の出力遮断動作を示すフローチャート、図５は本発明の実施の形態１に係るサーバ装置の中継バッファのＥＩ状態から通常動作に遷移する場合の出力再開動作を示すフローチャートである。
【００４５】
まず、通常動作からＥＩ状態に遷移する場合の出力遮断動作は、図４に示すように、チップセット５またはＩＯコントローラ１２にハードウェアリセットがかかるなどにより（ステップ２１）、チップセット５およびＩＯコントローラ１２からのＰＣＩ  Ｅｘｐｒｅｓｓ信号出力がＥＩ状態に遷移する（ステップ２２）。
【００４６】
ＰＣＩ  Ｅｘｐｒｅｓｓ信号出力がＥＩ状態に遷移したことにより、中継バッファ７、１０のＰＣＩ  Ｅｘｐｒｅｓｓ信号入力がＥＩ検出閾値を下回る（ステップ２３）。
【００４７】
そして、中継バッファ７、１０は、ＥＩ検出信号４７により、中継バッファ制御インターフェース１３をアサートすると同時に、出力制御回路４９により、ＰＣＩ  Ｅｘｐｒｅｓｓ信号出力を抑止する（ステップ２４）。
【００４８】
そして、中継バッファ８、９は、出力制御信号４８により、中継バッファ制御インターフェース１３のアサートを検出し、出力制御回路４９により、ＰＣＩ  Ｅｘｐｒｅｓｓ信号出力を抑止する（ステップ２５）。
【００４９】
また、ＥＩ状態から通常動作に遷移する場合の出力再開動作は、図５に示すように、チップセット５およびＩＯコントローラ１２のリセットが解除されるなどにより（ステップ３１）、ＰＣＩ  Ｅｘｐｒｅｓｓ信号がＥＩ状態から通常動作に遷移する（ステップ３２）。
【００５０】
ＰＣＩ  Ｅｘｐｒｅｓｓ信号がＥＩ状態から通常動作に遷移したことにより、中継バッファ７、１０のＰＣＩ  Ｅｘｐｒｅｓｓ信号入力がＥＩ検出閾値を上回る（ステップ３３）。
【００５１】
そして、中継バッファ７、１０は、ＥＩ検出信号４７により、中継バッファ制御インターフェース１３をデアサートすると同時に、出力制御回路４９により、ＰＣＩ  Ｅｘｐｒｅｓｓ信号出力を抑止状態から出力状態に遷移させる（ステップ３４）。
【００５２】
そして、中継バッファ８、９は、出力制御信号４８により、中継バッファ制御インターフェース１３のデアサートを検出し、出力制御回路４９により、ＰＣＩ  Ｅｘｐｒｅｓｓ信号出力を抑止状態から出力状態に遷移させる（ステップ３５）。
【００５３】
以上のように、本実施の形態では、対象となる中継バッファの伝送路上において、ＰＣＩ  Ｅｘｐｒｅｓｓ信号が減衰する前の、送信側の中継バッファ７、１０により、ＥＩであるか否かを検出し、そのＥＩ検出信号４７を信号として出力できる中継バッファ制御インターフェース１３を設け、そのＥＩ検出信号４７を、受信側の中継バッファ８、９に入力することによって、ＰＣＩ  Ｅｘｐｒｅｓｓ信号出力をＯＮ／ＯＦＦするようにしたので、正常にＥＩ状態を判別し、ＥＩ時のランダムノイズを抑止することが可能である。
【００５４】
（実施の形態２）
実施の形態２は、実施の形態１において、中継バッファ７、９をチップセット５に内蔵させ、中継バッファ８、１０をＩＯコントローラ１２に内蔵させたものである。
【００５５】
図６により、本発明の実施の形態２に係るサーバ装置の構成について説明する。図６は本発明の実施の形態２に係るサーバ装置の構成を示す構成図である。
【００５６】
図６において、サーバ装置は、サーバ装置の全体を制御するサーバモジュール１、入出力制御などを行うＩＯモジュール３、サーバモジュール１とＩＯモジュール３とを配線で接続するバックプレーン２から構成されている。
【００５７】
サーバモジュール１の構成は、ＣＰＵ４にチップセット５を介してメモリ６が接続され、また、チップセット５には、中継バッファ７、９が内蔵されている。
【００５８】
また、ＩＯモジュール３に搭載されたＩＯアダプタカード１４上のＩＯコントローラ１２には、中継バッファ８、１０が内蔵されている。
【００５９】
その他の構成は、図１に示す実施の形態１と同様であり、中継バッファ７〜１０の動作も実施の形態１と同様である。
【００６０】
本実施の形態では、ＥＩの検出、中継バッファ制御インターフェース１３へのＥＩ検出信号４７の出力制御は、対応するチップセット５またはＩＯコントローラ１２により行っている。
【００６１】
このように、本実施の形態では、サーバモジュール１上やＩＯモジュール３上に、中継バッファ７、９や中継バッファ８、１０を実装する必要がないため、実装上の制約がある場合に有効である。
【００６２】
また、図６に示す例では、チップセット５と、ＩＯコントローラ１２のいずれにも中継バッファを内蔵させた例を示しているが、どちらか一方のみが中継バッファを内蔵するようにしてもよい。
【００６３】
（実施の形態３）
実施の形態３は、実施の形態１において、サーバモジュール１とＩＯモジュール３の間をバックプレーン２に代えてＰＣＩ  Ｅｘｐｒｅｓｓインターフェースケーブル１９で接続したものである。
【００６４】
図７により、本発明の実施の形態３に係るサーバ装置の構成について説明する。図７は本発明の実施の形態３に係るサーバ装置の構成を示す構成図である。
【００６５】
図７において、サーバ装置は、サーバ装置の全体を制御するサーバモジュール１、入出力制御などを行うＩＯモジュール３、サーバモジュール１とＩＯモジュール３から構成されており、サーバモジュール１とＩＯモジュール３の間をＰＣＩ  Ｅｘｐｒｅｓｓインターフェースケーブル１９で接続している。
【００６６】
図７において、ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースケーブル１９は、通常のＰＣＩ  Ｅｘｐｒｅｓｓインターフェース１１用の配線の他に、中継バッファ制御インターフェース１３の信号用の配線を用意している。
【００６７】
本実施の形態では、ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースケーブル１９に中継バッファ制御インターフェース１３の信号用の配線を用意することにより、ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースケーブル１９を使用した場合でも、正常にＥＩ状態を判別し、ＥＩ時のランダムノイズを抑止することが可能である。
【００６８】
また、図６に示した実施の形態２の構成においても、バックプレーン２に代えてＰＣＩ  Ｅｘｐｒｅｓｓインターフェースケーブル１９で接続してもよい。
【００６９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７０】
本発明は、ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースを有するサーバ装置に関し、ＰＣＩ  Ｅｘｐｒｅｓｓの信号に対して、中継バッファを用いる機器などに広く適用可能である。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施の形態１に係るサーバ装置の構成を示す構成図である。
【図２】本発明の実施の形態１に係るサーバ装置の中継バッファの構成を示す構成図である。
【図３】本発明の実施の形態１に係るサーバ装置の中継バッファの構成を示す構成図である。
【図４】本発明の実施の形態１に係るサーバ装置の中継バッファの通常動作からＥＩ状態に遷移する場合の出力遮断動作を示すフローチャートである。
【図５】本発明の実施の形態１に係るサーバ装置の中継バッファのＥＩ状態から通常動作に遷移する場合の出力再開動作を示すフローチャートである。
【図６】本発明の実施の形態２に係るサーバ装置の構成を示す構成図である。
【図７】本発明の実施の形態３に係るサーバ装置の構成を示す構成図である。
【符号の説明】
【００７２】
１…サーバモジュール、２…バックプレーン、３…ＩＯモジュール、４…ＣＰＵ、５…チップセット、６…メモリ、７〜１０…中継バッファ、１１…ＰＣＩ  Ｅｘｐｒｅｓｓインターフェース、１２…ＩＯコントローラ、１３…中継バッファ制御インターフェース、１４…ＩＯアダプタカード、１５、１８…出力バッファ、１６、１７…入力バッファ、１９…ＰＣＩ  Ｅｘｐｒｅｓｓインターフェースケーブル、４１…入力バッファ、４２…出力バッファ、４３…入力レベル検出回路、４４…差動バッファ、４５…リファレンス電圧出力回路、４６…比較回路、４７…ＥＩ検出信号、４８…出力制御信号、４９…出力制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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