(57)【特許請求の範囲】
【請求項１】
積層された化合物半導体層上に絶縁膜を挟み込んで配設された複数電極を備える半導体素子において、
前記複数電極のうち少なくとも1つの電極は、
前記絶縁膜に形成された開口部に形成され、前記化合物半導体層とショットキー接合したショットキー電極層と、
前記ショットキー電極層上に積層され、前記複数電極中の他の正電極に臨んで前記絶縁膜上に前記正電極に対して長く張り出すとともに該絶縁膜上に密着する張出部を有した、電界集中を緩和するためのフィールドプレート電極層と、
を備え、
前記フィールドプレート電極層は、前記ショットキー電極層と前記化合物半導体層とのショットキー接合材料に比べて前記絶縁膜との密着度が高い密着材料を、少なくとも前記絶縁膜との接触部に用いて形成されたことを特徴とする半導体素子。
【請求項２】
前記密着材料は、ＴｉまたはＣｒであることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記フィールドプレート電極層は、ＴｉまたはＣｒ、あるいはその両方からなる層に、Ｐｔ、Ｐｄ、Ａｕから選ばれる１種類又は複数種からなる層が少なくとも１層積層された構造を有することを特徴とする請求項１または２に記載の半導体素子。
【請求項４】
前記ショットキー電極層の少なくとも前記化合物半導体と接合する層は、Ｎｉ、Ｐｄ、Ｉｒ、Ｐｔから選ばれる１種類又は複数種からなる層で構成されていることを特徴とする請求項１〜３のいずれか一つに記載の半導体素子。
【請求項５】
前記化合物半導体層は、窒化物系化合物半導体を用いて形成されることを特徴とする請求項１〜４のいずれか一つに記載の半導体素子。
【請求項６】
当該半導体素子は、電界効果トランジスタまたはダイオードであることを特徴とする請求項１〜５のいずれか一つに記載の半導体素子。
【請求項７】
積層された化合物半導体層上に絶縁膜を挟み込んで配設された複数電極を備える半導体素子の製造方法において、
前記複数電極のうち少なくとも１つの電極位置において、前記絶縁膜に開口部を形成し、前記開口部に前記化合物半導体層とショットキー接合するショットキー電極層を形成するショットキー電極層形成工程と、
前記ショットキー電極層上に、前記複数電極中の他の正電極に臨んで前記絶縁膜上に前記正電極に対して長く張り出すとともに該絶縁膜上に密着する張出部を有した、電界集中を緩和するためのフィールドプレート電極層を形成するフィールドプレート電極層形成工程と、
を含み、
前記フィールドプレート電極層形成工程は、前記ショットキー電極層と前記化合物半導体層とのショットキー接合材料に比べて前記絶縁膜との密着度が高い密着材料を、少なくとも前記絶縁膜との接触部に用いて前記フィールドプレート電極層を形成することを特徴とする半導体素子の製造方法。
【請求項８】
前記密着材料は、ＴｉまたはＣｒであることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記フィールドプレート電極層形成工程は、ＴｉまたはＣｒ、あるいはその両方からなる層に、Ｐｔ、Ｐｄ、Ａｕから選ばれる１種類又は複数種からなる層が少なくとも１層積層された構造を前記フィールドプレート電極層として形成することを特徴とする請求項７または８に記載の半導体素子の製造方法。
【請求項１０】
前記ショットキー電極層形成工程は、前記ショットキー電極層の少なくとも前記化合物半導体と接合する層を、Ｎｉ、Ｐｄ、Ｉｒ、Ｐｔから選ばれる１種類又は複数種からなる層で形成することを特徴とする請求項７〜９のいずれか一つに記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層された化合物半導体層上に絶縁膜を挟み込んで配設された複数電極を備える半導体素子および半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
化合物半導体を用いて形成された半導体素子は、直接遷移性等、化合物半導体材料が本質的に有する特性から、高耐圧素子、高速素子として有望な電子素子である。かかる半導体素子として、近年、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）の一種である、窒化物系化合物半導体を用いて形成された高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が注目を集めており、種々のＨＥＭＴが提案されている（例えば、特許文献１および２を参照。）。
【０００３】
化合物半導体を用いた半導体素子には一層の高耐圧性が求められており、このため、例えばＨＥＭＴ等のＦＥＴでは、ゲート耐圧の改善が必要とされている。ゲート耐圧の改善には、ゲート電極端部における電界集中の緩和が必要であり、この電界集中の緩和には、フィールドプレート構造が有効なことが知られている（例えば、特許文献３を参照。）。
【０００４】
図３は、フィールドプレート構造を有して形成された、従来技術にかかるＨＥＭＴの一例を示す断面図である。図３に示すＨＥＭＴでは、サファイア基板等の基板１１上に、ＧａＮからなるバッファ層１２、アンドープＧａＮからなる電子走行層１３、および電子走行層１３に比べて薄いアンドープＡｌＧａＮからなる電子供給層１４が積層され、ヘテロ接合構造が形成されている。電子供給層１４上には、ソース電極１７Ｓ、ゲート電極１７Ｇおよびドレイン電極１７Ｄの各電極と、絶縁膜１８とが形成されている。なお、ソース電極１７Ｓおよびドレイン電極１７Ｄと、電子供給層１４との間には、各層間のコンタクト抵抗を低減するための図示しないｎ−ＧａＮからなるコンタクト層が形成されている。
【０００５】
ＨＥＭＴでは、一般に、電子走行層１３と電子供給層１４とのヘテロ接合界面直下に形成される２次元電子ガスがキャリアとして利用される。図３に示すＨＥＭＴでは、電子走行層１３と電子供給層１４との間に、電子走行層１３よりもバンドギャップエネルギーが大きい窒化物系化合物半導体からなる中間層１６がさらに積層され、通常より高密度の２次元電子ガス層１５が形成されている。これによって、低損失かつ高出力特性を有するＦＥＴが実現されている。
【０００６】
かかるＨＥＭＴでは、ソース電極１７Ｓとドレイン電極１７Ｄとを作動させた場合、電子走行層１３に供給された電子が２次元電子ガス層１５中を高速走行してドレイン電極１７Ｄまで移動する。このとき、ゲート電極１７Ｇに加える電圧を制御してゲート電極１７Ｇ直下の空乏層の厚さを変化させることによって、ソース電極１７Ｓからドレイン電極１７Ｄへ移動する電子、すなわちドレイン電流を制御することができる。
【０００７】
ショットキー電極としてのゲート電極１７Ｇは、ドレイン電極１７Ｄに臨んで庇状に絶縁膜１８上に張り出したフィールドプレート部１７ＦＰを一体に有するフィールドプレート構造に形成されている。このようなフィールドプレート構造に形成されないゲート電極では、ドレイン電極に電圧が印加されると、ドレイン電極からの電気力線がゲート電極のドレイン電極側下端部に集中し、絶縁破壊が起こる。これに対してゲート電極１７では、ドレイン電極からの電気力線はフィールドプレート部１７ＦＰに向かい、ゲート電極１７下端部への電界集中が緩和されることによって、絶縁耐圧が増加する。
【０００８】
従来、このようなゲート電極１７ＧにＮｉ／Ａｕ積層構造が用いられ、高耐圧化が実現されている。他にも、Ｐｄ／Ａｕ、Ｉｒ／Ａｕ、Ｐｔ／Ａｕ等の各積層構造が利用可能であり、なかでも障壁高さの高いＰｔ／Ａｕは良好なショットキー特性を示し、この結果ゲートリーク電流を低減し、オフ耐圧を向上させ、ゲート電極１７Ｇとして有効であることが知られている。
【０００９】
【特許文献１】特開２００５−１２９８５６号公報
【特許文献２】特開２００３−１７９０８２号公報
【特許文献３】特開２００５−９３８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述したショットキー電極としてのＮｉ／Ａｕ、Ｐｄ／Ａｕ、Ｉｒ／Ａｕ、Ｐｔ／Ａｕ等の各積層構造におけるショットキー接合材料であるＮｉ、Ｐｄ、Ｉｒ、Ｐｔ等は、絶縁膜との密着性が悪いため、ショットキー電極をゲート電極１７Ｇのようにフィールドプレート構造とした場合、絶縁膜１８上に張り出したフィールドプレート部１７ＦＰが接合面１９において絶縁膜１８と十分に密着せず、所望の高耐圧性が得られないという問題があった。
【００１１】
本発明は、上記に鑑みてなされたものであって、絶縁膜との密着度が高いフィールドプレート部を有するフィールドプレート構造に形成されて一層高耐圧化された電極を備えた半導体素子および半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、この発明にかかる半導体素子は、積層された化合物半導体層上に絶縁膜を挟み込んで配設された複数電極を備える半導体素子において、前記複数電極のうち少なくとも1つの電極は、前記化合物半導体層とショットキー接合したショットキー電極層と、前記ショットキー電極層上に積層され、前記複数電極中の他の電極に臨んで前記絶縁膜上に張り出すとともに該絶縁膜上に密着する張出部を有したフィールドプレート電極層と、を備えたことを特徴とする。
【００１３】
また、この発明にかかる半導体素子は、上記の発明において、前記フィールドプレート電極層は、前記ショットキー電極層と前記化合物半導体層とのショットキー接合材料に比べて前記絶縁膜との密着度が高い密着材料を、少なくとも前記絶縁膜との接触部に用いて形成されたことを特徴とする。
【００１４】
また、この発明にかかる半導体素子は、上記の発明において、前記密着材料は、ＴｉまたはＣｒであることを特徴とする。
【００１５】
また、この発明にかかる半導体素子は、上記の発明において、前記フィールドプレート電極層は、ＴｉまたはＣｒ、あるいはその両方からなる層に、Ｐｔ、Ｐｄ、Ａｕから選ばれる１種類又は複数種からなる層が少なくとも１層積層された構造を有することを特徴とする。
【００１６】
また、この発明にかかる半導体素子は、上記の発明において、前記ショットキー電極層の少なくとも前記化合物半導体と接合する層は、Ｎｉ、Ｐｄ、Ｉｒ、Ｐｔから選ばれる１種類又は複数種からなる層で構成されていることを特徴とする。
【００１７】
また、この発明にかかる半導体素子は、上記の発明において、前記化合物半導体層は、窒化物系化合物半導体を用いて形成されることを特徴とする。
【００１８】
また、この発明にかかる半導体素子は、上記の発明において、当該半導体素子は、電界効果トランジスタまたはダイオードであることを特徴とする。
【００１９】
また、この発明にかかる半導体素子の製造方法は、積層された化合物半導体層上に絶縁膜を挟み込んで配設された複数電極を備える半導体素子の製造方法において、前記複数電極のうち少なくとも１つの電極位置に、前記化合物半導体層とショットキー接合するショットキー電極層を形成するショットキー電極層形成工程と、前記ショットキー電極層上に、前記複数電極中の他の電極に臨んで前記絶縁膜上に張り出すとともに該絶縁膜上に密着する張出部を有したフィールドプレート電極層を形成するフィールドプレート電極層形成工程と、を含んだことを特徴とする。
【００２０】
また、この発明にかかる半導体素子の製造方法は、上記の発明において、前記フィールドプレート電極層形成工程は、前記ショットキー電極層と前記化合物半導体層とのショットキー接合材料に比べて前記絶縁膜との密着度が高い密着材料を、少なくとも前記絶縁膜との接触部に用いて前記フィールドプレート電極層を形成することを特徴とする。
【００２１】
また、この発明にかかる半導体素子の製造方法は、上記の発明において、前記密着材料は、ＴｉまたはＣｒであることを特徴とする。
【００２２】
また、この発明にかかる半導体素子の製造方法は、上記の発明において、前記フィールドプレート電極層形成工程は、ＴｉまたはＣｒ、あるいはその両方からなる層に、Ｐｔ、Ｐｄ、Ａｕから選ばれる１種類又は複数種からなる層が少なくとも１層積層された構造を前記フィールドプレート電極層として形成することを特徴とする。
【００２３】
また、この発明にかかる半導体素子の製造方法は、上記の発明において、前記ショットキー電極層形成工程は、前記ショットキー電極層の少なくとも前記化合物半導体と接合する層を、Ｎｉ、Ｐｄ、Ｉｒ、Ｐｔから選ばれる１種類又は複数種からなる層で形成することを特徴とする。
【発明の効果】
【００２４】
本発明にかかる半導体素子および半導体素子の製造方法によれば、絶縁膜との密着度が高いフィールドプレート部を有するフィールドプレート構造に形成されて一層高耐圧化された電極を備えることができる。
【発明を実施するための最良の形態】
【００２５】
以下、添付図面を参照して、本発明にかかる半導体素子および半導体素子の製造方法の好適な実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、図面の記載において、同一部分には同一の符号を付している。
【００２６】
（実施の形態）
まず、本発明の実施の形態にかかる半導体素子について説明する。図１は、本実施の形態にかかる半導体素子としてのＨＥＭＴ１００の構成を示す断面図である。図１に示すように、ＨＥＭＴ１００は、サファイア基板等の基板１上に、ＧａＮからなるバッファ層２と、ＧａＮからなる電子走行層３と、ＡｌＮからなる中間層６と、電子走行層３に比べて薄くＡｌ0.25Ｇａ0.75Ｎからなる電子供給層４とを、この順に積層して形成された化合物半導体層を有する。
【００２７】
また、ＨＥＭＴ１００は、電子供給層４上に、ソース電極７Ｓ、ゲート電極７Ｇおよびドレイン電極７Ｄの各電極と、絶縁膜８とを有する。これら複数電極は、各電極間すなわちソース電極７Ｓとゲート電極７Ｇとの間、およびゲート電極７Ｇとドレイン電極７Ｄとの間に、電子供給層４に沿って絶縁膜８を挟みこんで配設されている。なお、ソース電極７Ｓおよびドレイン電極７Ｄと、電子供給層４との間には、各層間のコンタクト抵抗を低減するための図示しないコンタクト層が形成されている。このコンタクト層は、ｎ型不純物が高濃度にドーピングされた窒化物系化合物半導体を用いて形成されている。
【００２８】
電子供給層４は、電子走行層３に比べてバンドギャップエネルギーが大きく、この２つの層のヘテロ接合界面直下には２次元電子ガス層が形成される。ＨＥＭＴ１００では、特に、電子走行層３と電子供給層４との間に、電子走行層３よりもバンドギャップエネルギーが大きい中間層６が積層されており、通常より高密度の２次元電子ガス層５が形成されている。なお、このような２次元電子ガス層は、ヘテロ接合界面における結晶歪みに基づくピエゾ圧電効果によって発生するピエゾ電界に応じて形成されるものである。
【００２９】
かかるＨＥＭＴ１００では、ソース電極７Ｓとドレイン電極７Ｄとを作動させた場合、電子走行層３に供給された電子が２次元電子ガス層５中を高速走行してドレイン電極７Ｄまで移動する。このとき、ゲート電極７Ｇに加える電圧を制御してゲート電極７Ｇ直下の空乏層の厚さを変化させることによって、ソース電極７Ｓからドレイン電極７Ｄへ移動する電子、すなわちドレイン電流を制御することができる。
【００３０】
ショットキー電極としてのゲート電極７Ｇは、電子供給層４とショットキー接合したショットキー電極層７Ｇａと、このショットキー電極層７Ｇａ上に積層され、ドレイン電極７Ｄに臨んで庇状に絶縁膜８上に張り出すとともに絶縁膜８上に密着する張出部としてのフィールドプレート部７ＦＰを有したフィールドプレート電極層７Ｇｂと、を用いてフィールドプレート構造に形成されている。
【００３１】
フィールドプレート電極層７Ｇｂは、ショットキー電極層７Ｇａと電子供給層４とのショットキー接合材料に比べて絶縁膜８との密着度が高い密着材料を、少なくとも絶縁膜８との接触部、すなわちフィールドプレート部７ＦＰの下端部に用いて形成されている。なお、ショットキー電極層７Ｇａとフィールドプレート電極層７Ｇｂとは、これらの接合面において電気的に接続される。
【００３２】
具体的には、ショットキー電極層７Ｇａは、電子供給層４との良好なショットキー接合を実現するため、例えば、少なくとも電子供給層４と接合する層部分がＮｉ、Ｐｄ、Ｉｒ、Ｐｔから選ばれる１種類又は複数種からなる層で構成され、この層上にＡｕ層が積層された積層構造を用いて形成することができる。
【００３３】
また、フィールドプレート電極層７Ｇｂは、絶縁膜８との密着度が高い密着材料としてＴｉ、Ｃｒ等を用い、全体としてＴｉまたはＣｒ、あるいはその両方からなる層に、Ｐｔ、Ｐｄ、Ａｕから選ばれる１種類又は複数種からなる層が少なくとも１層積層された構造を用いて形成することができる。
【００３４】
このようにフィールドプレート電極層７Ｇｂに用いられる密着材料としてのＴｉ、Ｃｒ等は、ショットキー接合材料としてのＮｉ、Ｐｄ、Ｉｒ、Ｐｔ等に比べて絶縁膜８との密着度が高い。このため、例えば図３に示した従来技術にかかるＨＥＭＴの接合面１９におけるフィールドプレート部１７ＦＰと絶縁膜１８との接合に比べて、本実施の形態にかかるＨＥＭＴ１００の接合面９におけるフィールドプレート部７ＦＰと絶縁膜８との接合は密着度が高い。これによって、ＨＥＭＴ１００では、ゲート電極７Ｇの一層の高耐圧化が実現されている。
【００３５】
つぎに、本実施の形態にかかる半導体素子の製造方法として、ＨＥＭＴ１００の製造工程について説明する。ＨＥＭＴ１００は、基板１上に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、化合物半導体層としての窒化物系化合物半導体層を積層して形成される。化合物半導体層上の少なくとも１つの電極位置には、この化合物半導体層とショットキー接合するショットキー電極層が形成される。また、このショットキー電極層上には、他の電極に臨んで絶縁膜上に張り出すとともに絶縁膜上に密着する張出部を有したフィールドプレート電極層が形成される。なお、化合物半導体層上の絶縁膜は、化合物半導体層上の複数電極間に挟み込まれて形成される。
【００３６】
具体的には、まず、サファイア基板等の基板１を設置して真空度を１００ｈＰａとしたＭＯＣＶＤ装置内に、窒化物系化合物半導体の原料となるトリメチルガリウム（ＴＭＧａ）とアンモニア（ＮＨ3）とを、それぞれ１００ｃｍ3／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１１００℃で、層厚５０ｎｍのＧａＮからなるバッファ層２を基板１上に成膜する。つぎに、ＴＭＧａとＮＨ3とを、それぞれ１００ｃｍ3／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１０５０℃で、層厚４００ｎｍのＧａＮからなる電子走行層３をバッファ層２上に成膜する。
【００３７】
つづいて、トリメチルアルミニウム（ＴＭＡｌ）とＮＨ3とを、それぞれ５０ｃｍ3／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１０５０℃で、層厚１ｎｍのＡｌＮからなる中間層６を電子走行層３上に成膜する。さらに、ＴＭＡｌとＴＭＧａとＮＨ3とを、それぞれ５０ｃｍ3／ｍｉｎ、１００ｃｍ3／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１０５０℃で、層厚３０ｎｍのアンドープＡｌ0.25Ｇａ0.75Ｎからなる電子供給層４を中間層６上に成膜する。この電子供給層４のキャリア濃度は１×１０16／ｃｍ3である。
【００３８】
つぎに、フォトリソグラフィを利用したパターンニングによって、電子供給層４上にＳｉＯ2膜からなるマスクを形成するとともに、ソース電極７Ｓおよびドレイン電極７Ｄを形成すべき領域に各電極形状に対応した開口部を形成する。そして、この開口部にＴｉ、ＡｌおよびＡｕを、それぞれ膜厚５０ｎｍ、５０ｎｍおよび１００ｎｍとして順次蒸着して、ソース電極７Ｓおよびドレイン電極７Ｄを形成する。
【００３９】
その後、電子供給層４上のマスクを除去し、ソース電極７Ｓおよびドレイン電極７Ｄの間の電子供給層４上に絶縁膜８としてのＳｉＯ2膜またはＳｉＮｘ膜を蒸着し、ゲート電極７Ｇを形成すべき領域の絶縁膜８をエッチングして、図２−１に示すように、ショットキー電極層７Ｇａの形状に対応した開口部を形成する。そして、この開口部にＰｔおよびＡｕを、それぞれ膜厚１００ｎｍおよび２００ｎｍとして順次蒸着して、図２−２に示すように、ショットキー電極層７Ｇａを形成する。なお、ここで、Ｐｔの代わりに、例えばＮｉ、Ｐｄ、Ｉｒのいずれかを蒸着するようにしてもよい。
【００４０】
つづいて、電子供給層４、ソース電極７Ｓ、ドレイン電極７Ｄ、ショットキー電極層７Ｇａおよび絶縁膜８上にフォトレジストからなるマスク１０を形成するとともに、フィールドプレート電極層７Ｇｂを形成すべき領域のマスク１０をエッチングして、図２−３に示すように、フィールドプレート電極層７Ｇｂの形状に対応した開口部を形成する。そして、この開口部にＴｉ、ＰｔおよびＡｕを、それぞれ膜厚５０ｎｍ、２００ｎｍおよび２００ｎｍとして順次蒸着して、図２−４に示すように、フィールドプレート電極層７Ｇｂを形成する。その後、マスク１０を除去して、図１に示したＨＥＭＴ１００の構造とする。なお、ここで、フィールドプレート電極層７Ｇｂとして、Ｔｉ／Ｐｔ／Ａｕ積層構造を形成する代わりに、例えばＴｉ／Ｐｄ／Ａｕ積層構造またはＣｒ／Ａｕ積層構造を形成するようにしてもよい。
【００４１】
以上説明したように、本実施の形態にかかるＨＥＭＴ１００では、ショットキー接合材料としてのＮｉ、Ｐｄ、Ｉｒ、Ｐｔ等に比べて絶縁膜８との密着度が高いＴｉ、Ｃｒ等を密着材料としてフィールドプレート電極層７Ｇｂを形成し、フィールドプレート部７ＦＰと絶縁膜８との接合における密着度を高めることによって、一層高耐圧化されたゲート電極７Ｇが実現される。また、ショットキー電極層７Ｇａとフィールドプレート電極層７Ｇｂとを積層して形成されたフィールドプレート構造を有するゲート電極７Ｇによって、このゲート電極７Ｇの端部における電界集中は緩和される。
【００４２】
なお、上述した実施の形態では、本発明にかかる半導体素子として、ＦＥＴの一種であるＨＥＭＴについて説明したが、ＨＥＭＴに限定して解釈する必要はなく、ＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）、ＭＥＳＦＥＴ（Metal Semiconductor FET）等、種々のＦＥＴに対して本発明は適用可能である。
【００４３】
また、ＦＥＴ以外にも、ショットキーダイオード等、各種ダイオードに対して本発明は適用可能である。本発明を適用したダイオードとして、例えば、ＨＥＭＴ１００が備えたソース電極７Ｓ、ドレイン電極７Ｄおよびゲート電極７Ｄに替えて、カソード電極およびアノード電極を形成し、このカソード電極をゲート電極７Ｇと同様に、ショットキー電極層とフィールドプレート電極層とを積層して形成したフィールドプレート構造としたダイオードが実現できる。この場合、カソード電極とアノード電極との間の化合物半導体層上に絶縁膜が形成され、フィールドプレート電極層は、アノード電極に臨んで絶縁膜上に張り出すとともに絶縁膜上に密着するフィールドプレート部を有する。
【００４４】
なお、上述した実施の形態では、本発明にかかる半導体素子が、窒化物系化合物半導体、特にＧａＮ系化合物半導体を用いて形成された化合物半導体層を備えるものとして説明したが、窒化物系およびＧａＮ系に限定して解釈する必要はなく、他の化合物半導体を用いて形成された化合物半導体層を備える半導体素子に対しても、本発明は適用可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態にかかる半導体素子の構成を示す断面図である。
【図２−１】図１に示した半導体素子のゲート電極の製造工程を示す図である。
【図２−２】図１に示した半導体素子のゲート電極の製造工程を示す図である。
【図２−３】図１に示した半導体素子のゲート電極の製造工程を示す図である。
【図２−４】図１に示した半導体素子のゲート電極の製造工程を示す図である。
【図３】従来技術にかかる半導体素子の構成を示す断面図である。
【符号の説明】
【００４６】
１，１１    基板
２，１２    バッファ層
３，１３    電子走行層
４，１４    電子供給層
５，１５    ２次元電子ガス層
６，１６    中間層
７Ｄ，１７Ｄ    ドレイン電極
７Ｇ，１７Ｇ    ゲート電極
７Ｇａ    ショットキー電極層
７Ｇｂ    フィールドプレート電極層
７Ｓ，１７Ｓ    ソース電極
７ＦＰ，１７ＦＰ    フィールドプレート部
８，１８    絶縁膜
９，１９    接合面
１０    マスク
１００    ＨＥＭＴ
【図１】
0005128060.tif 000002
【図２−１】
0005128060.tif 000003
【図２−２】
0005128060.tif 000004
【図２−３】
0005128060.tif 000005
【図２−４】
0005128060.tif 000006
【図３】
0005128060.tif 000007