(57)【特許請求の範囲】
【請求項１】
第１および第２出力端子を備えるシフトレジスタ回路であって、
第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、
前記第１出力端子を放電する第２トランジスタと、
前記第１クロック信号を前記第２出力端子に供給する第３トランジスタと、
前記第２出力端子を放電する第４トランジスタと、
前記第１トランジスタの制御電極に接続し、当該第１トランジスタを駆動する第１駆動回路と、
前記第３トランジスタの制御電極に接続し、当該第３トランジスタを駆動する第２駆動回路とを備え、
前記第１駆動回路および前記第２駆動回路は、
前記第１トランジスタの制御電極の充放電および前記第３トランジスタの制御電極の充放電を、共に同じタイミングで行い、
前記第２トランジスタの制御電極と前記第４トランジスタの制御電極とは互いに接続しており、
前記第１トランジスタの制御電極が接続するノードを第１ノードとし、
前記第２および第４トランジスタの制御電極が接続するノードを第２ノードとし、
前記第３トランジスタの制御電極が接続するノードを第３ノードとし、
前記第１駆動回路は、
所定の入力端子に接続した制御電極を有し、前記第１ノードを充電する第５トランジスタと、
前記第２ノードに接続した制御電極を有し、前記第１ノードを放電する第６トランジスタとを含み、
前記第２駆動回路は、
前記入力端子に接続した制御電極を有し、前記第３ノードを充電する第７トランジスタと、
前記第２ノードに接続した制御電極を有し、前記第３ノードを放電する第８トランジスタとを含む
ことを特徴とするシフトレジスタ回路。
【請求項２】
請求項１記載のシフトレジスタ回路であって、
前記第１駆動回路が、
所定のリセット端子に接続する制御電極を有し、前記第１ノードを放電する第９トランジスタをさらに含み、
当該シフトレジスタ回路は、
前記第１ノードを入力端とし前記第２ノードを出力端とするインバータをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項３】
請求項１または請求項２記載のシフトレジスタ回路であって、
前記第１トランジスタの制御電極と前記第１出力端子との間に接続する第１容量素子をさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項４】
請求項１から請求項３のいずれか記載のシフトレジスタ回路であって、
前記第３トランジスタの制御電極と前記第２出力端子との間に接続する第２容量素子をさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項５】
請求項１から請求項４のいずれか記載のシフトレジスタ回路が複数個縦続接続して成るシフトレジスタ回路。
【請求項６】
請求項５記載のシフトレジスタ回路をゲート線駆動回路とする画像表示装置。
【請求項７】
請求項６記載の画像表示装置であって、
縦続接続した複数の前記シフトレジスタ回路の各々において、
前記第１出力端子は、表示パネルのゲート線に接続し、
前記第２出力端子は、自身の次段のシフトレジスタ回路の前記入力端子に接続している
ことを特徴とする画像表示装置。
【請求項８】
第１および第２出力端子を備えるシフトレジスタ回路であって、
第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、
前記第１出力端子を放電する第２トランジスタと、
前記第１クロック信号を前記第２出力端子に供給する第３トランジスタと、
前記第２出力端子を放電する第４トランジスタと、
前記第１トランジスタの制御電極に接続し、当該第１トランジスタを駆動する第１駆動回路と、
前記第３トランジスタの制御電極に接続し、当該第３トランジスタを駆動する第２駆動回路とを備え、
前記第１駆動回路および前記第２駆動回路は、
前記第１トランジスタの制御電極の充放電および前記第３トランジスタの制御電極の充放電を、共に同じタイミングで行い、
前記第２トランジスタの制御電極と前記第４トランジスタの制御電極とは互いに接続しており、
前記第１トランジスタの制御電極が接続するノードを第１ノードとし、
前記第２および第４トランジスタの制御電極が接続するノードを第２ノードとし、
前記第３トランジスタの制御電極が接続するノードを第３ノードとし、
前記第１駆動回路は、
前記第１ノードと第１入力端子との間に接続し、第２入力端子に接続した制御電極を有する第５トランジスタと、
所定のリセット端子に接続した制御電極を有し、前記第１ノードを放電する第６トランジスタとを含み、
前記第２駆動回路は、
前記第３ノードと前記第１または第２入力端子との間に接続し、前記第２入力端子に接続した制御電極を有する第７トランジスタと、
前記リセット端子に接続した制御電極を有し、前記第３ノードを放電する第８トランジスタとを備える
ことを特徴とするシフトレジスタ回路。
【請求項９】
請求項８記載のシフトレジスタ回路であって、
前記第２ノードは、前記リセット端子に接続している
ことを特徴とするシフトレジスタ回路。
【請求項１０】
請求項８記載のシフトレジスタ回路であって、
前記第２ノードは、前記第１クロック信号と位相の異なる第２クロック信号が入力される第２クロック端子に接続している
ことを特徴とするシフトレジスタ回路。
【請求項１１】
請求項１０記載のシフトレジスタ回路であって、
前記第２トランジスタは、前記第１出力端子と前記第１クロック端子との間に接続し、
前記第４トランジスタは、前記第２出力端子と前記第１クロック端子との間に接続している
ことを特徴とするシフトレジスタ回路。
【請求項１２】
請求項８記載のシフトレジスタ回路であって、
前記第１または第３ノードを入力端、前記第２ノードを出力端とするインバータをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項１３】
請求項１２記載のシフトレジスタ回路であって、
前記第２ノードに接続した制御電極を有し、前記第１ノードを放電する第９トランジスタと、
前記第２ノードに接続した制御電極を有し、前記第３ノードを放電する第１０トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項１４】
請求項８から請求項１３のいずれか記載のシフトレジスタ回路であって、
前記第１クロック信号と位相の異なる第３クロック信号が入力される第３クロック端子と前記第１ノードとの間に接続した第１容量素子と、
前記第３クロック端子と前記第３ノードとの間に接続した第２容量素子をさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項１５】
各段が請求項８から請求項１４のいずれか記載のシフトレジスタ回路である、多段のシフトレジスタ回路であって、
前記各段において、
前記第１入力端子は、自身の前段の前記第１出力端子に接続し、
前記第２入力端子は、自身の前段の前記第２出力端子に接続し、
前記リセット端子は、自身よりも後段の前記第１出力端子に接続している
ことを特徴とするシフトレジスタ回路。
【請求項１６】
請求項８から請求項１４のいずれか記載のシフトレジスタ回路であって、
前記第６トランジスタは、
前記第１ノードと前記第１または第２入力端子との間に接続し、
前記第８トランジスタは、
前記第３ノードと前記第１または第２入力端子との間に接続し、
前記リセット端子には、
前記第１クロック信号と位相の異なる第４クロック信号が入力される
ことを特徴とするシフトレジスタ回路。
【請求項１７】
各段が請求項１６記載のシフトレジスタ回路である、多段のシフトレジスタ回路であって、
前記各段において、
前記第１入力端子は、自身の前段の前記第１出力端子に接続し、
前記第２入力端子は、自身の前段の前記第２出力端子に接続し、
前記第４クロック信号は、自身の前段の前記第１クロック端子に入力されるものと同位相である
ことを特徴とするシフトレジスタ回路。
【請求項１８】
請求項１５または請求項１７記載のシフトレジスタ回路であって、
前記各段において、
前記第２出力端子からの出力信号は、前記第１出力端子からの出力信号よりもレベル遷移の速度が速い
ことを特徴とするシフトレジスタ回路。
【請求項１９】
請求項１５、請求項１７および請求項１８のいずれか記載のシフトレジスタ回路をゲート線駆動回路とする画像表示装置であって、
表示パネルのゲート線のそれぞれは、
前記各段の前記第１出力端子に接続されている
ことを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路に関するものであり、特に、例えば画像表示装置の走査線駆動回路などに使用される、同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものである。
【背景技術】
【０００２】
液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
【０００３】
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば特許文献１，２）。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。
【０００４】
【特許文献１】特開２００４−７８１７２号公報
【特許文献２】特開平８−８７８９７号公報
【特許文献３】特表平１０−５００２４３号公報
【特許文献４】特開２００１−５２４９４号公報
【特許文献５】特開２００２−１３３８９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。
【０００６】
従来のゲート線駆動回路においては、単位シフトレジスタ各々の出力端子がその次段の単位シフトレジスタの入力端子に接続されることによって、それらが縦続接続されていた。つまり単位シフトレジスタは、出力信号によってゲート線を駆動すると共に次段の単位シフトレジスタをも駆動する必要があり、各単位シフトレジスタの出力端子には、それが駆動するゲート線と次段の単位シフトレジスタの入力端子との両方が接続していた（例えば特許文献１の図５参照）。しかしそのために、ゲート線にかかる負荷が次段の単位シフトレジスタの入力端子に影響を与え、出力信号に遅延を生じさせる。その信号遅延は縦続接続の後段になる程激しくなり、最終的に表示不具合を生じさせる場合もある。
【０００７】
それに対し上記の特許文献１の図１２に開示されている単位シフトレジスタは、ゲート線を駆動するための出力信号（ゲート線駆動信号）と、次段の単位シフトレジスタを駆動するための出力信号（キャリー信号）とを、それぞれ個別のトランジスタを用いて個別の出力端子から出力するよう構成されている。それにより、ゲート線にかかる負荷が次段の単位シフトレジスタの入力端子へ与える影響が小さくなり、上記の問題は低減される。
【０００８】
特許文献１の単位シフトレジスタでは、ゲート線駆動信号をアクティブにするためのトランジスタ（特許文献１の図１２におけるトランジスタＭ１）とキャリー信号をアクティブにするためのトランジスタ（同図におけるトランジスタＴＲ１）とを個別に有しているが、その二つのトランジスタのゲート（制御電極）は共に同じノード（同図におけるノードＮ１）に接続していた。ゲート線駆動信号をアクティブにするためのトランジスタのゲートは、当該トランジスタのゲート・チャネル間容量および当該トランジスタのゲート・ソース間に接続された容量素子（同図におけるキャパシタＣ）による結合により、ゲート線駆動信号の立ち上がり時に昇圧される。従って特許文献１のシフトレジスタでは、キャリー信号をアクティブにするためのトランジスタのゲートも、ゲート線駆動信号の立ち上がりに応答して昇圧される。その結果、キャリー信号がゲート線駆動信号の影響を受けることとなる。
【０００９】
このため、周囲温度あるいはトランジスタのしきい値電圧のバラツキ等に起因してゲート線駆動信号の立ち上がり速度が低下すると、応じてキャリー信号の立ち上がり速度も遅くなり、高速動作が困難になるという問題が生じる。
【００１０】
本発明は上記の課題を解決するためのものであり、他のシフトレジスタ回路を駆動する信号（キャリー信号）とゲート線を駆動する信号（ゲート線駆動信号）とを個別に出力可能なシフトレジスタ回路において、その２つの信号間の影響を抑制することにより高速動作化を可能にすることを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係るシフトレジスタ回路は、第１および第２出力端子を備えるシフトレジスタ回路であって、クロック端子に入力されるクロック信号を前記第１出力端子に供給する第１トランジスタと、第１電源端子の電位を前記第１出力端子に供給する第２トランジスタと、前記クロック信号を前記第２出力端子に供給する第３トランジスタと、前記第１電源端子の電位を前記第２出力端子に供給する第４トランジスタと、前記第１トランジスタの制御電極に接続し、当該第１トランジスタを駆動する第１駆動回路と、前記第３トランジスタの制御電極に接続し、当該第３トランジスタを駆動する第２駆動回路とを備え、前記第１駆動回路および前記第２駆動回路は、前記第１トランジスタの制御電極の充放電および前記第３トランジスタの制御電極の充放電を、共に同じタイミングで行い、前記第２トランジスタの制御電極と前記第４トランジスタの制御電極とは互いに接続しており、前記第１トランジスタの制御電極が接続するノードを第１ノードとし、前記第２および第４トランジスタの制御電極が接続するノードを第２ノードとし、前記第３トランジスタの制御電極が接続するノードを第３ノードとし、前記第１駆動回路は、所定の入力端子に接続した制御電極を有し、前記第１ノードを充電する第５トランジスタと、前記第２ノードに接続した制御電極を有し、前記第１ノードを放電する第６トランジスタとを含み、前記第２駆動回路は、前記入力端子に接続した制御電極を有し、前記第３ノードを充電する第７トランジスタと、前記第２ノードに接続した制御電極を有し、前記第３ノードを放電する第８トランジスタとを含むものである。
【発明の効果】
【００１２】
本発明に係るシフトレジスタ回路によれば、第１トランジスタの制御電極および第２トランジスタの制御電極のレベルがほぼ同じように変化するものの、その充放電はそれぞれ個別の駆動回路（第１および第２駆動回路）によって充放電される。また、第１トランジスタの制御電極は第１出力端子のレベルの立ち上がりに応じて昇圧されるが、第３トランジスタの制御電極は第２出力端子のレベルの立ち上がりに応じて昇圧される。従って、第１および第２出力端子の片方の信号に遅延が生じたとしても、それが他方の信号に影響を与えることはない。例えば、当該シフトレジスタ回路を複数個縦続接続して表示装置のゲート線駆動回路に適用し、第１出力端子の信号でゲート線を駆動させ第２出力端子の信号で他のシフトレジスタ回路を駆動させる場合、ゲート線の負荷によって第１出力端子の信号に遅延が生じても第２出力信号の速度は維持される。よって当該ゲート線駆動回路の高速化を図ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００１４】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。
【００１５】
液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。
【００１６】
液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2・・・（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2・・・（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ1およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
【００１７】
各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
【００１８】
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
【００１９】
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
【００２０】
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
【００２１】
表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。
【００２２】
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
【００２３】
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
【００２４】
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
【００２５】
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2・・・（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
【００２６】
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
【００２７】
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2・・・に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線ＤＬ1，ＤＬ2・・・に出力する。
【００２８】
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2・・・を順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像の表示が成される。
【００２９】
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成を例示したが、ゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部２０の外部回路として設けることも可能である。
【００３０】
図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数のシフトレジスタ回路ＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4・・・で構成されるシフトレジスタから成っている（説明の便宜上、縦続接続するシフトレジスタ回路ＳＲ1，ＳＲ2・・・の各々を「単位シフトレジスタ」と称することとし、これらを「単位シフトレジスタＳＲ」と総称する）。各単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに設けられる。
【００３１】
また図２に示すクロック発生器３１は、互いに逆相のクロック信号ＣＬＫ，／ＣＬＫから成る２相クロックをゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものであり、このクロック信号ＣＬＫ，／ＣＬＫは、表示装置の走査周期に同期したタイミングで交互に活性化するよう制御されている。
【００３２】
各単位シフトレジスタＳＲは、入力端子ＩＮ、クロック端子ＣＫ、リセット端子ＲＳＴおよび２つの出力端子ＯＵＴ，ＯＵＴＤを有している。図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫには、クロック発生器３１が出力するクロック信号ＣＬＫ，／ＣＬＫのいずれかが供給される。
【００３３】
また第１段目（第１ステージ）の単位シフトレジスタＳＲ1の入力端子ＩＮには、画像信号の各フレーム期間の先頭に対応するスタートパルスＳＰが入力信号として入力される。第２段以降の単位シフトレジスタＳＲの入力端子ＩＮには、その前段の単位シフトレジスタＳＲの出力端子ＯＵＴＤが接続する。一方、各単位シフトレジスタＳＲの出力端子ＯＵＴはゲート線ＧＬに接続し、それから出力される信号は水平（又は垂直）走査パルスとしてゲート線ＧＬへと出力される。即ち、出力端子ＯＵＴからの出力信号Ｇはゲート線を駆動するための「ゲート線駆動信号」であり、出力端子ＯＵＴＤからの出力信号Ｄは次段の単位シフトレジスタＳＲを駆動するための「キャリー信号」である。以下、出力端子ＯＵＴを「ゲート線用出力端子」と称し、出力端子ＯＵＴＤを「キャリー信号出力端子」と称する。
【００３４】
図２の構成のゲート線駆動回路３０においては、各単位シフトレジスタＳＲは、クロック信号ＣＬＫ，／ＣＬＫに同期して、入力端子に入力される信号（スタートパルスＳＰあるいは前段の出力信号）をシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタＳＲへと伝達する（単位シフトレジスタＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
【００３５】
図３は、本発明の実施の形態１に係る単位シフトレジスタＳＲの構成を示す回路図である。なおゲート線駆動回路３０においては、縦続接続された各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、以下では１つの単位シフトレジスタＳＲの構成についてのみ代表的に説明する。また、この単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、本実施の形態においては全てＮ型ＴＦＴであるものとする。Ｎ型ＴＦＴの場合、ゲートがＨ（High）レベルで活性（オン）状態となり、Ｌ（Low）レベルで非活性（オフ）状態となる。なお、Ｐ型トランジスタの場合はその逆になる。
【００３６】
図３の如く、当該単位シフトレジスタＳＲは、図２にも示した入力端子ＩＮ、クロック端子ＣＫおよびリセット端子ＲＳＴ、ゲート線用出力端子ＯＵＴ、キャリー信号出力端子ＯＵＴＤの他に、低電位側電源電位ＶＳＳが供給される第１電源端子ｓ１、高電位側電源電位ＶＤＤ１，ＶＤＤ２がそれぞれ供給される第２電源端子ｓ２および第３電源端子ｓ３を有している。高電位側電源電位ＶＤＤ１，ＶＤＤ２は、互いに同一レベルであってもよい。その場合は図４のように、第２電源端子ｓ２および第３電源端子ｓ３を同一の端子で構成してもよく、そうすれば電源供給のための配線の占有面積が削減される。
【００３７】
また、以下の説明では低電位側電源電位ＶＳＳが回路の基準電位となるが、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えば高電位側電源電位ＶＤＤ１、ＶＤＤ２は１７Ｖ、低電位側電源電位ＶＳＳは−１２Ｖなどと設定される。
【００３８】
先に述べたように、本実施の形態に係る単位シフトレジスタＳＲは、ゲート線駆動信号を出力するためのゲート線用出力端子ＯＵＴと、キャリー信号を出力するためのキャリー信号出力端子ＯＵＴＤという２つの出力端子を有している。ゲート線駆動信号の出力段は、ゲート線用出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１と、ゲート線用出力端子ＯＵＴと第１電源端子ｓ１との間に接続するトランジスタＱ２とにより構成されている。即ち、トランジスタＱ１は、クロック端子ＣＫに入力されるクロック信号をゲート線用出力端子ＯＵＴ（第１出力端子）に供給する第１トランジスタであり、トランジスタＱ２は、第１電源端子ｓ１の電位をゲート線用出力端子ＯＵＴに供給することにより、当該ゲート線用出力端子ＯＵＴを放電する第２トランジスタである。また、キャリー信号の出力段は、キャリー信号用端子ＯＵＴＤとクロック端子ＣＫとの間に接続するトランジスタＱ１Ｄと、キャリー信号用端子ＯＵＴＤと第１電源端子ｓ１との間に接続するトランジスタＱ２Ｄとにより構成されている。即ち、トランジスタＱ１Ｄは、クロック端子ＣＫに入力されるクロック信号をキャリー信号出力端子ＯＵＴＤ（第２出力端子）に供給する第３トランジスタであり、トランジスタＱ２Ｄは、第１電源端子ｓ１の電位をキャリー信号出力端子ＯＵＴＤに供給することで、当該キャリー信号用端子ＯＵＴＤを放電する第４トランジスタである。図３の如く、トランジスタＱ２のゲート（制御電極）と上記のトランジスタＱ２Ｄのゲートとは互いに接続している。
【００３９】
ここで図３に示すように、トランジスタＱ１のゲートが接続するノードをノードＮ１（第１ノード）、トランジスタＱ２，Ｑ２Ｄのゲートが接続するノードをノードＮ２（第２ノード）、トランジスタＱ１Ｄのゲートが接続するノードをノードＮ３（第３ノード）と定義する。
【００４０】
トランジスタＱ１のゲート・ソース間（即ちゲート線用出力端子ＯＵＴとノードＮ１との間）には昇圧容量Ｃ（第１容量素子）が設けられている。またノードＮ１と第２電源端子ｓ２との間には、第２電源端子ｓ２の電位をノードＮ１に供給するトランジスタＱ３（第５トランジスタ）が接続しており、そのゲートは入力端子ＩＮに接続している。ノードＮ１と第１電源端子ｓ１との間には、共に第１電源端子ｓ１の電位をノードＮ１に供給するトランジスタＱ４（第６トランジスタ）並びにトランジスタＱ５（第９トランジスタ）が接続する。但し、トランジスタＱ４のゲートはノードＮ２に接続し、トランジスタＱ５のゲートはリセット端子ＲＳＴに接続する。
【００４１】
よってトランジスタＱ３は入力端子ＩＮのレベルに応じてノードＮ１を充電するよう動作し、トランジスタＱ４およびトランジスタＱ５はそれぞれノードＮ２およびリセット端子ＲＳＴのレベルに応じてノードＮ１を放電するよう動作する。つまり、ノードＮ１にその主電極（ソース／ドレイン）を接続するこれらのトランジスタＱ３，Ｑ４，Ｑ５は、トランジスタＱ１の制御電極を充放電することにより、当該トランジスタＱ１（即ちゲート線用出力端子ＯＵＴのプルアップ用のトランジスタ）を駆動するプルアップ駆動回路（第１駆動回路）を構成している。
【００４２】
トランジスタＱ１Ｄのゲート・ソース間（即ちキャリー信号出力端子ＯＵＴＤとノードＮ３との間）にも昇圧容量ＣＤ（第２容量素子）が設けられている。またノードＮ３と第２電源端子ｓ２との間にはトランジスタＱ３Ｄ（第７トランジスタ）が接続しており、そのゲートは入力端子ＩＮに接続している。ノードＮ３と第１電源端子ｓ１との間には、トランジスタＱ４Ｄ（第８トランジスタ）が接続する。トランジスタＱ４ＤのゲートはノードＮ２に接続する。
【００４３】
よってトランジスタＱ３Ｄは入力端子ＩＮのレベルに応じてノードＮ３を充電するよう動作し、トランジスタＱ４ＤはノードＮ２のレベルに応じてノードＮ１を放電するよう動作する。つまり、ノードＮ３にその主電極（ソース／ドレイン）接続するこれらのトランジスタＱ３Ｄ，Ｑ４Ｄは、トランジスタＱ３の制御電極を充放電することにより、当該トランジスタＱ１Ｄ（即ちキャリー信号出力端子ＯＵＴＤのプルアップ用のトランジスタ）を駆動するプルアップ駆動回路（第２駆動回路）を構成している。
【００４４】
このように本実施の形態に係る単位シフトレジスタＳＲにおいては、トランジスタＱ１を駆動するためのノードＮ１の充放電と、トランジスタＱ１Ｄを駆動するためのノードＮ３の充放電とは、それぞれ個別のトランジスタを通して行われることになる。
【００４５】
ノードＮ２と第３電源端子ｓ３との間には、ダイオード接続されたトランジスタＱ６が接続し、ノードＮ２と第１電源端子ｓ１との間にはトランジスタＱ７が接続する。トランジスタＱ７のゲートはノードＮ１に接続する。
【００４６】
トランジスタＱ７はトランジスタＱ６よりも駆動能力（電流を流す能力）が充分大きく設定されている。即ち、トランジスタＱ７のオン抵抗はトランジスタＱ６のオン抵抗よりも充分小さい。よって、トランジスタＱ７のゲート電位が上昇するとノードＮ２の電位は下降し、トランジスタＱ７のゲート電位が下降するとノードＮ２の電位は上昇する。即ちトランジスタＱ６およびトランジスタＱ７は、両者のオン抵抗値の比によってその動作が規定されるレシオ型インバータを構成している。当該インバータは、ノードＮ１を入力端としノードＮ２を出力端としており、ゲート線用出力端子ＯＵＴおよびキャリー信号出力端子ＯＵＴＤをプルダウンさせるためにトランジスタＱ２，Ｑ２Ｄを駆動する「プルダウン駆動回路」を構成している。
【００４７】
図３の単位シフトレジスタＳＲの具体的な動作を説明する。ここでも、ゲート線駆動回路３０を構成する各単位シフトレジスタＳＲの動作は実質的にどれも同じであるので、１つの単位シフトレジスタＳＲの動作を代表的に説明する。簡単のため、単位シフトレジスタＳＲのクロック端子ＣＫにクロック信号ＣＬＫが入力されるものとして説明を行う（例えば図２における単位シフトレジスタＳＲ1，ＳＲ3などがこれに該当する）。
【００４８】
ここで、当該単位シフトレジスタＳＲが出力するゲート線駆動信号をＧn、その前段および次段の単位シフトレジスタＳＲが出力するゲート線駆動信号をそれぞれＧn-1およびＧn+1と定義する。また、当該単位シフトレジスタＳＲが出力するキャリー信号をＤn、その前段および次段の単位シフトレジスタＳＲが出力するキャリー信号をそれぞれＤn-1およびＤn+1と定義する。
【００４９】
まず初期状態として、ノードＮ１，Ｎ３がＬ（Low）レベル（ＶＳＳ）、ノードＮ２がＨ（High）レベル（ＶＤＤ２−Ｖｔｈ（Ｖｔｈ：トランジスタのしきい値電圧））であると仮定する（以下、この状態を「リセット状態」と称す）。また、クロック端子ＣＫ（クロック信号ＣＬＫ）、リセット端子ＲＳＴ（次段のキャリー信号Ｄn+1）、入力端子ＩＮ（前段のキャリー信号Ｄn-1）は何れもＬレベルであるとする。リセット状態では、トランジスタＱ１がオフ（遮断状態）、トランジスタＱ２がオン（導通状態）であるので、クロック端子ＣＫ（クロック信号ＣＬＫ）のレベルに関係なく、ゲート線用出力端子ＯＵＴ（ゲート線駆動信号Ｇn）はＬレベルに保たれる。即ち、この単位シフトレジスタＳＲが接続するゲート線は非選択状態にある。またこのとき、トランジスタＱ１Ｄがオフ、トランジスタＱ２Ｄがオンであるので、キャリー信号出力端子ＯＵＴＤ（キャリー信号Ｄn）はＬレベルに保たれる。
【００５０】
その状態から、前段の単位シフトレジスタＳＲのキャリー信号Ｄn-1がＨレベルになると、それが当該単位シフトレジスタＳＲの入力端子ＩＮに入力されトランジスタＱ３，Ｑ３Ｄがオンになる。このときノードＮ２はＬレベルなのでトランジスタＱ４，Ｑ４Ｄもオンしているが、トランジスタＱ３，Ｑ３ＤはそれぞれトランジスタＱ４，Ｑ４Ｄよりも駆動能力が十分大きく設定されており、トランジスタＱ３，Ｑ３Ｄのオン抵抗はそれぞれトランジスタＱ４，Ｑ４Ｄのオン抵抗に比べ十分低いため、ノードＮ１およびノードＮ３のレベルは上昇する。
【００５１】
ノードＮ１のレベルが上昇するとトランジスタＱ７が導通し始めノードＮ２のレベルは下降する。そうなるとトランジスタＱ４，Ｑ４Ｄの抵抗が高くなり、ノードＮ１およびノードＮ３のレベルが急速に上昇する。それに応じてトランジスタＱ７が充分にオンになる。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ４，Ｑ４ＤがオフになってノードＮ１およびノードＮ３がＨレベル（ＶＤＤ１−Ｖｔｈ）になる。このようにノードＮ１およびノードＮ３がＨレベル、ノードＮ２がＬレベルの状態（以下、この状態を「セット状態」称す）では、トランジスタＱ１がオン、トランジスタＱ２がオフになる。なお、前段のキャリー信号Ｄn-1がＬレベルに戻ってトランジスタＱ３，Ｑ３Ｄがオフしても、ノードＮ１およびノードＮ３はフローティング状態になるのでこのセット状態はその後も維持される。
【００５２】
セット状態では、トランジスタＱ１，Ｑ１Ｄがオン、トランジスタＱ２，Ｑ２Ｄがオフであるので、クロック端子ＣＫのクロック信号ＣＬＫがＨレベルになると、ゲート線用出力端子ＯＵＴおよびキャリー信号出力端子ＯＵＴＤのレベルが上昇する。ゲート線用出力端子ＯＵＴのレベルが上昇すると、昇圧容量ＣおよびトランジスタＱ１のゲート・チャネル間容量（ゲート容量）による容量結合により、ノードＮ１のレベルが特定の電圧だけ昇圧される（このためノードＮ１は「昇圧ノード」と称されることもある）。同様に、キャリー信号出力端子ＯＵＴＤのレベルが上昇すると、昇圧容量ＣＤおよびトランジスタＱ１Ｄのゲート・チャネル間容量による容量結合により、ノードＮ３のレベルは特定の電圧だけ昇圧される。
【００５３】
そのためゲート線用出力端子ＯＵＴおよびキャリー信号出力端子ＯＵＴＤのレベルが上昇してもトランジスタＱ１，Ｑ１Ｄのゲート・ソース間電圧はそれぞれしきい値電圧（Ｖｔｈ）よりも大きく保たれ、それらトランジスタＱ１，Ｑ１Ｄは低インピーダンスを維持する。従って、ゲート線駆動信号Ｇnおよびキャリー信号Ｄnのレベルはクロック端子ＣＫのレベルに追随して変化する。つまり、クロック端子ＣＫに入力されるクロック信号ＣＬＫがＨレベルの間は、ゲート線駆動信号ＧnがＨレベルに成りゲート線が活性化されると共に、キャリー信号ＤnもＨレベルになり次段の単位シフトレジスタＳＲにキャリー信号Ｄnが入力される。そしてクロック信号ＣＬＫがＬレベルに戻ると、ゲート線駆動信号ＧnもＬレベルになりゲート線の非選択状態に戻り、同時にキャリー信号ＤnもＬレベルになる。
【００５４】
その後、次段のゲート線駆動信号Ｇn+1がＨレベルになると、それがリセット端子ＲＳＴに入力されてトランジスタＱ５がオンになる。それによりノードＮ１のレベルが下降し、トランジスタＱ７がオフになるためノードＮ２はＨレベルになる。するとトランジスタＱ４，Ｑ４Ｄがオンになり、ノードＮ１およびノードＮ３がＬレベルに固定される。その結果、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る（このためノードＮ２は「リセットノード」と称されることもある）。
【００５５】
以上の動作をまとめると、本実施の形態に係る単位シフトレジスタＳＲにおいては、入力端子ＩＮに信号（スタートパルスＳＰまたは前段のキャリー信号Ｄn-1）が入力されない間はノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ２−Ｖｔｈ）のリセット状態にあり、その間はトランジスタＱ１，Ｑ１Ｄがオフ、トランジスタＱ２，Ｑ２Ｄがオンしているので、ゲート線用出力端子ＯＵＴおよびキャリー信号出力端子ＯＵＴＤは低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして入力端子ＩＮに信号が入力されると、ノードＮ２がＬレベル（ＶＳＳ）、ノードＮ１およびノードＮ３がＨレベル（ＶＤＤ１−Ｖｔｈ）のセット状態になる。セット状態ではトランジスタＱ１，Ｑ１Ｄがオン、トランジスタＱ２，Ｑ２Ｄがオフであるので、クロック端子ＣＫの信号（クロック信号ＣＬＫ）がＨレベルである間、ゲート線用出力端子ＯＵＴがＨレベルになってゲート線を活性化すると共に、キャリー信号出力端子ＯＵＴＤもＨレベルになって次段の単位シフトレジスタＳＲを駆動させる。その後リセット端子ＲＳＴに信号（次段のゲート線駆動信号Ｇn+1）が入力されると、ノードＮ１およびノードＮ３がＬレベル、ノードＮ２がＨレベルのリセット状態に戻る。
【００５６】
このように動作する複数の単位シフトレジスタＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成したときの動作を、図５のタイミング図に示す。同図の如く、第１段目の単位シフトレジスタＳＲ1の入力端子ＩＮに入力された入力信号（スタートパルス）は、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングでシフトされながら、ゲート線駆動信号Ｇ1，Ｇ2，・・・としてゲート線ＧＬ1，ＧＬ2，ＧＬ3・・・に順番に出力されると共に、キャリー信号Ｄ1，Ｄ2，・・・として単位シフトレジスタＳＲ2，ＳＲ3・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3・・・を順に駆動することができる。
【００５７】
但し、図２の構成のゲート線駆動回路３０では、各単位シフトレジスタＳＲのリセット端子ＲＳＴには、その次段のゲート線駆動信号Ｇn+1が入力されるので、当該単位シフトレジスタＳＲはその次段が少なくとも一度動作した後でなければリセット状態（すなわち上記の初期状態）にならない。各単位シフトレジスタＳＲは、リセット状態を経なければ図３に示したような通常動作を行うことができないので、通常動作に先立ってダミーの入力信号を単位シフトレジスタＳＲの第１段目から最終段まで伝達させるダミー動作を行わせる必要がある。あるいは、各単位シフトレジスタＳＲのノードＮ２と第３電源端子ｓ３（高電位側電源）との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードＮ２を充電するリセット動作を行ってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。
【００５８】
以上の説明から分かるように図３の単位シフトレジスタＳＲにおいては、ゲート線駆動信号をアクティブにするためのトランジスタＱ１のゲート（ノードＮ１）のレベルと、キャリー信号をアクティブにするためのトランジスタＱ１Ｄのゲート（ノードＮ３）のレベルとがほぼ同じように変化する。なお且つ、トランジスタＱ１のドレインとトランジスタＱ１Ｄのドレインには同じクロック信号ＣＬＫが入力される。従って、図５の如く各単位シフトレジスタＳＲからはゲート線駆動信号Ｇnとキャリー信号Ｄnとがほぼ同じタイミングで出力される。
【００５９】
但し本実施の形態においては、ノードＮ１のレベルとノードＮ２のレベルとがほぼ同じように変化するものの、両者は直接接続しておらず、それぞれ別のトランジスタによって充放電される（即ち、ノードＮ１とノードＮ３とは回路的に分離されている）。また、ノードＮ１はゲート線駆動信号Ｇnの立ち上がりに応じて昇圧されるが、ノードＮ３はキャリー信号Ｄnの立ち上がりに応じて昇圧される。従って、仮にゲート線すなわちゲート線用出力端子ＯＵＴにかかる負荷が大きくゲート線駆動信号Ｇnに遅延が生じ、応じてノードＮ１の昇圧タイミングに遅延が生じたとしても、それがノードＮ３の昇圧タイミングに影響を与えることはない。つまり、キャリー信号Ｄnがゲート線駆動信号Ｇnの影響を受けることが防止され、負荷の影響のために立ち上がり、立ち下がり速度の高速化が困難なゲート線駆動信号Ｇnとは無関係に、キャリー信号Ｄnの立ち上がり、立ち下がり速度を高速化することができる。また、周囲温度の変化やトランジスタのしきい値電圧のバラツキ等に起因するゲート線駆動信号Ｇnの立ち上がり、立ち下がりの速度低下が生じた場合でも、キャリー信号Ｄnがその悪影響を受けるようなこともない。従って、単位シフトレジスタＳＲが縦続接続して成るシフトレジスタ回路を高速化することができ、それにより構成されるゲート線駆動回路を用いた表示装置の高解像度化に寄与できる。
【００６０】
なお本実施の形態では、単位シフトレジスタＳＲのリセット端子ＲＳＴに次段のゲート線駆動信号Ｇn+1が入力される構成を示した。次段のゲート線駆動信号Ｇn+1は、次段のゲート線の負荷の影響により遅延が生じる可能性があるが、単位シフトレジスタＳＲをリセット状態にする速度は比較的遅くてもよいため動作の高速化への悪影響はない。またそれに代えて、次段のキャリー信号Ｄn+1がリセット端子ＲＳＴに入力されるようにしてもよい。但しその場合には、各単位シフトレジスタＳＲのキャリー信号出力端子ＯＵＴＤにかかる負荷が増加するため、キャリー信号に遅延が生じて本発明の効果が低減する可能性があることに留意すべきである。また、このようにリセット端子ＲＳＴに入力させる信号が次段のゲート線駆動信号Ｇn+1でもキャリー信号Ｄn+1でもよいため、回路のレイアウト設計の自由度が増し、回路の形成面積の縮小化に寄与できる。
【００６１】
また本実施の形態の単位シフトレジスタＳＲにおいては、トランジスタＱ６，Ｑ７で構成されるインバータは、ノードＮ１を入力端としノードＮ２を出力端としている。回路の対称性より、当該インバータの入力端をノードＮ３にしても単位シフトレジスタＳＲの論理動作に変化はないので、そのように構成することもできる。但しその場合には、ノードＮ３の寄生容量にトランジスタＱ７のゲート容量が寄与するようになるので当該寄生容量が大きくなり、そのためにノードＮ３が昇圧される振幅が小さくなる。ノードＮ３が充分に昇圧されなくなるとトランジスタＱ１Ｄの駆動能力が低下して、キャリー信号Ｄnの立ち上がりおよび立ち下がりの速度が低下するので本発明の効果が低減してしまう。従って、トランジスタＱ６，Ｑ７で構成されるインバータの入力端は、ノードＮ１であることが望ましい。
【００６２】
＜実施の形態２＞
ＴＦＴを含む電界効果トランジスタは、ゲートにしきい値電圧以上の電圧が印加されたときに、ゲート絶縁膜を介したゲート電極の直下に形成される導電性チャネルによりドレイン・ソース間が電気的に接続されることにより導通する素子である。従って、導通状態の電界効果トランジスタは、ゲートとチャネルを両電極とし、ゲート絶縁膜を誘電体層とする容量素子（ゲート容量）としても機能することができる。
【００６３】
図６は実施の形態２に係る単位シフトレジスタＳＲの構成を示す回路図である。実施の形態１ではトランジスタＱ１Ｄのドレイン・ソース間に昇圧容量ＣＤを設けていたが、本実施の形態ではそれをトランジスタＱ１Ｄのゲート容量に置き換えている。その場合、図６の回路図の如く昇圧容量ＣＤは不要になる。
【００６４】
通常、半導体集積回路内に形成される容量素子の誘電体層となる絶縁膜の厚さは、トランジスタのゲート絶縁膜の厚さと同じになるので、容量素子をトランジスタのゲート容量に置き換える場合には、その容量素子と同一面積のトランジスタで代替することができる。即ち、図６においてトランジスタＱ１Ｄのゲート幅を相当分広くすることで、実施の形態１に係る図３の回路と同等の昇圧動作を実現できる。
【００６５】
またトランジスタＱ１Ｄのゲート幅を広くすることによりその駆動能力が高くなるので、結果としてキャリー信号Ｄnの立ち上がりおよび立ち下がり速度が速くなり、動作の高速化を図ることができるという本発明の効果をさらに高くできるという利点がある。
【００６６】
なお、図示は省略するが、トランジスタＱ１のドレイン・ソース間の昇圧容量Ｃも、トランジスタＱ１のゲート容量に置き換えることができる。即ち、昇圧容量Ｃを省略し、トランジスタＱ１のゲート幅を相当分広くすればよい。またその場合には、トランジスタＱ１の駆動能力が高くなるので、結果としてゲート線駆動信号Ｇnの立ち上がりおよび立ち下がり速度を速くできる。
【００６７】
また本実施の形態においても、高電位側電源電位ＶＤＤ１，ＶＤＤ２は、互いに同一レベルであってもよい。その場合は上で示した図４の回路と同様に、第２電源端子ｓ２および第３電源端子ｓ３を同一の端子で構成してもよく、そうすれば電源供給のための配線の占有面積が削減される。
【００６８】
＜実施の形態３＞
ところで、特許文献２−５に示されている従来の単位シフトレジスタでは、出力端子をプルアップするトランジスタ（例えば特許文献１の「出力トランジスタ１６」；以下「出力プルアップトランジスタ」）のゲート電極は、ダイオード接続したトランジスタ（以下「充電用トランジスタ」）を介して充電されるように構成されている。即ち、充電用トランジスタは、そのソースが出力プルアップトランジスタのゲート電極に接続し、ゲートとドレインの両方には前段の単位シフトレジスタの出力信号が入力される。従って、出力プルアップトランジスタのゲート電極は、前段の出力信号を電源として充電される。よって、単位シフトレジスタを、出力プルアップトランジスタのゲート電極を充電のための電源（上記の各実施の形態における高電位側電源（ＶＤＤ１））に接続させる必要が無くなるため、配線レイアウトの自由度が向上し、回路の高集積化に寄与できるという利点が得られる。
【００６９】
しかし、シフトレジスタが表示装置のゲート線駆動回路に用いられる場合には、単位シフトレジスタの出力端子に大きな容量負荷となるゲート線が接続されるため、出力信号の立ち上がり速度は遅くなる。そうなると、上記の構成では各単位シフトレジスタの出力プルアップトランジスタのゲート電極の充電速度が低下する。その結果、各単位シフトレジスタの動作の高速化が困難になり、ゲート線駆動回路の動作の高速化が困難になる。
【００７０】
またダイオード接続された充電用トランジスタは、出力プルアップトランジスタのゲート電極の充電時にはソースフォロワモードで動作する。つまり、充電が進むにつれ、充電用トランジスタのゲート・ソース間電圧は小さくなり、駆動能力が低下して充電速度が遅くなる。特に、ゲート線のような大きな容量負荷の影響によって各単位シフトレジスタの出力信号の立ち上がり速度が遅くなった場合には、充電用トランジスタが充電過程の初期段階からソースフォロワモードでの動作が行われるため、充電速度の低下は顕著になる。このこともゲート線駆動回路の動作の高速化を妨げる要因となっていた。
【００７１】
単位シフトレジスタの動作の高速化を図るためには、信号出力時における出力プルアップトランジスタの駆動能力（電流を流す能力）を高くすればよい。その方法の一つとして、出力プルアップトランジスタのチャネル幅を広くすることが挙げられるが、回路の形成面積が増大するという問題を伴うため好ましくない。
【００７２】
また、出力プルアップトランジスタの駆動能力を高める他の方法は、信号出力時においても出力プルアップトランジスタのゲート・ソース間電圧が高く保たれるようにすることである。例えば実施の形態１の単位シフトレジスタＳＲにおいては、トランジスタＱ１のゲート（ノードＮ１）の昇圧前に、トランジスタＱ１のゲート電位を充分に高くしておく必要がある。
【００７３】
本実施の形態においては、本発明に係るシフトレジスタにおいて、出力プルアップトランジスタのゲート電極を充電のための電源（上記の各実施の形態における高電位側電源（ＶＤＤ１））を省略できると共に、高速動作が可能な単位シフトレジスタを提案する。
【００７４】
図７は、本発明の実施の形態３に係る単位シフトレジスタＳＲの構成を示す回路図である。同図においては、図３に示したものと同様の機能を有する要素に、それと同一符号を付してあるので、それらの詳細な説明は省略する。
【００７５】
図７のように、実施の形態３の単位シフトレジスタＳＲは、２つの出力端子ＯＵＴ，ＯＵＴＤを有すると共に、２つの入力端子ＩＮ，ＩＮＤを有している。第１入力端子ＩＮには、トランジスタＱ３，Ｑ３Ｄのドレインが接続し、第２入力端子ＩＮＤにはトランジスタＱ３，Ｑ３Ｄのゲートが接続する。即ち本実施の形態では、トランジスタＱ３は、第１入力端子ＩＮとノードＮ１との間に接続し、トランジスタＱ３Ｄは、第１入力端子ＩＮとノードＮ３との間に接続することとなる。つまり、トランジスタＱ３，Ｑ３Ｄのドレインには、高電位側電源（図３のＶＤＤ１）を接続させない。
【００７６】
また本実施の形態では、トランジスタＱ２，Ｑ２Ｄのゲート（ノードＮ２）およびトランジスタＱ４，Ｑ４Ｄのゲートは、リセット端子ＲＳＴに接続させている。それによって、トランジスタＱ６，Ｑ７から成るインバータ、およびその電源（図３のＶＤＤ２）が省略された構成となっている。
【００７７】
図８は、実施の形態３に係る単位シフトレジスタＳＲを用いたゲート線駆動回路の構成を示すブロック図である。本実施の形態においても、ゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4・・・で構成されるシフトレジスタから成っており、各単位シフトレジスタＳＲのクロック端子ＣＫには、クロック発生器３１が出力するクロック信号ＣＬＫ，／ＣＬＫのいずれかが供給される。
【００７８】
本実施の形態の単位シフトレジスタＳＲは、２つの入力端子ＩＮ，ＩＮＤを有しているが、第１段目（第１ステージ）の単位シフトレジスタＳＲ1の入力端子ＩＮ，ＩＮＤには、共にスタートパルスＳＰが入力される。第２段以降の単位シフトレジスタＳＲでは、第１入力端子ＩＮは、自身の前段のゲート線用出力端子ＯＵＴに接続され、第２入力端子ＩＮＤは自身の前段のキャリー信号出力端子ＯＵＴＤに接続される。
【００７９】
また本実施の形態の単位シフトレジスタＳＲは、２つの出力端子ＯＵＴ，ＯＵＴＤを有しているが、表示パネルのゲート線ＧＬはそのうちのゲート線用出力端子ＯＵＴに接続される。つまり、ゲート線用出力端子ＯＵＴからの出力信号が、ゲート線ＧＬを活性化するための水平（又は垂直）走査パルスとなる。ゲート線用出力端子ＯＵＴはさらに、自身の前段のリセット端子ＲＳＴ、および自身の次段の第１入力端子ＩＮにも接続される。一方、キャリー信号出力端子ＯＵＴＤは、専ら自身の次段の第２入力端子ＩＮＤに接続される。
【００８０】
この構成のゲート線駆動回路３０においても、各単位シフトレジスタＳＲは、クロック信号ＣＬＫ，／ＣＬＫに同期して、前段から入力される信号（前段のゲート線駆動信号Ｇおよびキャリー信号Ｄ）を時間的にシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタＳＲへと伝達する。以下、当該ゲート線駆動回路３０を構成する単位シフトレジスタＳＲの動作について説明する。
【００８１】
ここでも第ｎ段目の単位シフトレジスタＳＲnの動作を代表的に説明する。図９は、第ｎ段目の単位シフトレジスタＳＲn、その前段（第ｎ−１段）の単位シフトレジスタＳＲn-1およびその後段（第ｎ＋１段）の単位シフトレジスタＳＲn+1の接続関係を表した回路図である。また図１０は、単位シフトレジスタＳＲnの動作を説明するためのタイミング図である。以下、図９および図１０を参照して、図７に示した本実施の形態に係る単位シフトレジスタＳＲの動作を説明する。
【００８２】
ここでも簡単のため、単位シフトレジスタＳＲnのクロック端子ＣＫにはクロック信号ＣＬＫが入力され、単位シフトレジスタＳＲn-1，ＳＲn+1のクロック端子ＣＫにはクロック信号／ＣＬＫが入力されるものとして説明を行う。また第ｉ段目の単位シフトレジスタＳＲiのゲート線用出力端子ＯＵＴからのゲート線駆動信号Ｇを符号Ｇiで表し、同じくキャリー信号出力端子ＯＵＴＤからのキャリー信号Ｄを符号Ｄiで表す。またクロック信号ＣＬＫ，／ＣＬＫのＨレベルのレベルは互いに等しいと仮定し、その値をＶＤＤとする。さらに、単位シフトレジスタＳＲを構成するトランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。
【００８３】
図１０を参照し、まず時刻ｔ0における初期状態として、単位シフトレジスタＳＲnのノードＮ１，Ｎ３がＬレベル（ＶＳＳ）のリセット状態であるとする。単位シフトレジスタＳＲn-1のゲート線駆動信号Ｇn-1およびキャリー信号Ｄn-1、並びに単位シフトレジスタＳＲn+1のゲート線駆動信号Ｇn+1およびキャリー信号Ｄn+1はＬレベルであるとする。この場合、単位シフトレジスタＳＲnのトランジスタＱ１，Ｑ２，Ｑ１Ｄ，Ｑ２Ｄは全てオフであるため、ゲート線用出力端子ＯＵＴおよびキャリー信号出力端子ＯＵＴＤはフローティング状態であるが、この初期状態ではゲート線駆動信号Ｇnおよびキャリー信号ＤnはＬレベルであるとする。
【００８４】
クロック信号／ＣＬＫがＨレベルに遷移する時刻ｔ1で、前段のゲート線駆動信号Ｇn-1およびキャリー信号Ｄn-1がＨレベルになったとする。すると単位シフトレジスタＳＲnのトランジスタＱ３，Ｑ３Ｄがオンし、ノードＮ１，Ｎ３がＨレベル（ＶＤＤ−Ｖｔｈ）のセット状態になる。それによりトランジスタＱ１，Ｑ１Ｄはオンする。しかし、このときクロック信号ＣＬＫはＬレベル（ＶＳＳ）であるので出力信号ＧnはＬレベルを維持する。
【００８５】
時刻ｔ2でクロック信号／ＣＬＫが立ち下がると、前段のゲート線駆動信号Ｇn-1およびキャリー信号Ｄn-1がＬレベルになるが、トランジスタＱ３，Ｑ３Ｄがオフし、トランジスタＱ４，Ｑ４Ｄもオフのままであるので、ノードＮ１，Ｎ３のレベルはフローティングでＨレベル（ＶＤＤ−Ｖｔｈ）に維持される。
【００８６】
そして時刻ｔ3でクロック信号ＣＬＫが立ち上がると、このときトランジスタＱ１，Ｑ１Ｄはオン、トランジスタＱ２，Ｑ２Ｄはオフであるので、ゲート線用出力端子ＯＵＴおよびキャリー信号出力端子ＯＵＴＤ（ゲート線駆動信号Ｇnおよびキャリー信号Ｄn）のレベルが上昇し始める。このとき、トランジスタＱ１，Ｑ１Ｄのゲート・チャネル間容量および昇圧容量Ｃ，ＣＤを介する結合によって、ノードＮ１，Ｎ３が昇圧される。従って、トランジスタＱ１，Ｑ１Ｄが非飽和領域で動作し、ゲート線駆動信号Ｇnおよびキャリー信号Ｄnのレベルは、それぞれトランジスタＱ１，Ｑ１Ｄのしきい値電圧Ｖｔｈ分の電圧損失を伴わずに、Ｈレベル（ＶＤＤ）になる。この結果、ノードＮ１，Ｎ３のレベルは、ほぼ２×ＶＤＤ−Ｖｔｈにまで上昇する。
【００８７】
また単位シフトレジスタＳＲｎのゲート線駆動信号Ｇnおよびキャリー信号ＤnがＨレベルになると、それらは次段の単位シフトレジスタＳＲn+1の第１および第２入力端子ＩＮ，ＩＮＤに入力されるため、単位シフトレジスタＳＲn+1においてトランジスタＱ３，Ｑ３Ｄがオンになる。よって、時刻ｔ3では、単位シフトレジスタＳＲn+1のノードＮ１，Ｎ３がＶＤＤ−Ｖｔｈに充電される。
【００８８】
時刻ｔ4でクロック信号ＣＬＫが立ち下がると、単位シフトレジスタＳＲnのゲート線駆動信号Ｇおよびキャリー信号Ｄのレベルも下降する。このときトランジスタＱ１，Ｑ１Ｄのゲート・チャネル間容量および昇圧容量Ｃを介する結合のため、ノードＮ１，Ｎ３のレベルも下降し、ＶＤＤ−Ｖｔｈにまで低下する。しかしその場合でもトランジスタＱ１，Ｑ１Ｄはオンに維持されるので、ゲート線駆動信号Ｇnおよびキャリー信号Ｄnはクロック信号ＣＬＫに追随してＶＳＳまで下降してＬレベルになる。
【００８９】
時刻ｔ5でクロック信号／ＣＬＫが立ち上がると、今度は次段の単位シフトレジスタＳＲn+1においてノードＮ１，Ｎ３が昇圧されると共にゲート線駆動信号Ｇn+1およびキャリー信号Ｄn+1がＨレベル（ＶＤＤ）になる。それにより、単位シフトレジスタＳＲnのリセット端子ＲＳＴがＨレベルになる。応じて、トランジスタＱ４，Ｑ４Ｄがオンになるので、ノードＮ１，Ｎ３が放電されてＬレベルになり、トランジスタＱ１，Ｑ１Ｄがオフになる。即ち単位シフトレジスタＳＲnはリセット状態に戻る。また本実施の形態では、リセット端子ＲＳＴはトランジスタＱ２，Ｑ２Ｄのゲート（ノードＮ２）にも接続しているため、トランジスタＱ２，Ｑ２Ｄがオンになり、ゲート線駆動信号Ｇnおよびキャリー信号Ｄnは確実にＶＳＳにされる。
【００９０】
時刻ｔ6でクロック信号／ＣＬＫがＬレベルになると、次段のゲート線駆動信号Ｇn+1およびキャリー信号Ｄn+1はＬレベルになるので、応じて単位シフトレジスタＳＲnのリセット端子ＲＳＴがＬレベルになる。その結果、トランジスタＱ２，Ｑ２Ｄ，Ｑ４，Ｑ４Ｄはオフになり、単位シフトレジスタＳＲnは上記の初期状態（時刻ｔ0の状態）に戻る。
【００９１】
以上の動作をまとめると、本実施の形態に係る単位シフトレジスタＳＲnにおいては、第１および第２入力端子ＩＮ，ＩＮＤに信号（前段のゲート線駆動信号Ｇn-1およびキャリー信号Ｄn-1、あるいはスタートパルスＳＰ）が入力されない間はノードＮ１，Ｎ３がＬレベルのリセット状態にある。リセット状態ではトランジスタＱ１，Ｑ１Ｄがオフしているので、クロック信号ＣＬＫのレベルに係らず、ゲート線駆動信号Ｇnおよびキャリー信号ＤnはＬレベルに維持される。そして第１および第２入力端子ＩＮ，ＩＮＤに信号が入力されると、ノードＮ１，Ｎ３がＨレベルのセット状態になる。セット状態ではトランジスタＱ１，Ｑ１Ｄがオンであり、このときトランジスタＱ２，Ｑ２Ｄはオフになっているので、クロック信号ＣＬＫがＨレベルになるのに応じて、ゲート線駆動信号Ｇnおよびキャリー信号Ｄnが出力される。その後、リセット端子ＲＳＴの信号（次段のゲート線駆動信号Ｇn+1）が入力されると、ノードＮ１，Ｎ３がＬレベルのリセット状態に戻り、ゲート線駆動信号Ｇnおよびキャリー信号ＤnがＬレベルに維持されるようになる。
【００９２】
このように動作する複数の単位シフトレジスタＳＲが、図８および図９のように縦続接続した多段のシフトレジスタ（ゲート線駆動回路３０）によれば、第１段目の単位シフトレジスタＳＲ1にスタートパルスＳＰが入力されると、それを切っ掛けにして、ゲート線駆動信号Ｇおよびキャリー信号Ｄがクロック信号ＣＬＫ，／ＣＬＫに同期したタイミングでシフトされながら、単位シフトレジスタＳＲ2，ＳＲ3・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3・・・を順に駆動することができる。
【００９３】
図７から分かるように、本実施の形態に係る単位シフトレジスタＳＲでは、ゲート線用出力端子ＯＵＴに接続するトランジスタＱ１，Ｑ２と、キャリー信号出力端子ＯＵＴＤに接続するトランジスタＱ１Ｄ，Ｑ２Ｄとは互いに並列接続した関係にある。またトランジスタＱ１を駆動するプルアップ駆動回路（第１駆動回路）を構成するトランジスタＱ３，Ｑ４と、トランジスタＱ１Ｄを駆動するプルアップ駆動回路（第２駆動回路）を構成するトランジスタＱ３Ｄ，Ｑ４Ｄとは、互いに並列接続した関係にある。さらに、トランジスタＱ２，Ｑ２Ｄのゲートは互いに接続している。よって論理的には、トランジスタＱ１とトランジスタＱ１Ｄとは同じタイミングでオン、オフが切り替わり、トランジスタＱ２とトランジスタＱ２Ｄとも同じタイミングでオン、オフが切り替わる。
【００９４】
そのため図１０に示されるように、論理的にはゲート線駆動信号Ｇnおよびキャリー信号Ｄnのレベルは共に同じように遷移する。従ってゲート線駆動回路３０の論理的な動作は、実施の形態１の単位シフトレジスタの場合（図５）と変わりはない。しかし、本実施の形態に係る単位シフトレジスタＳＲでは、以下に説明するような効果を得ることができる。
【００９５】
図１１は本発明の効果を説明するための図であり、単位シフトレジスタＳＲのノードＮ１，Ｎ３の充電（プリチャージ）および昇圧時におけるノードＮ１の電圧波形を示している。同図に示す時刻ｔ1〜ｔ5は図１０に示したものに対応している。なお、ノードＮ３の電圧波形も本質的にノードＮ１と同様であるので、ここでは主にノードＮ１について説明する。
【００９６】
本実施の形態におけるゲート線駆動回路３０においては、各単位シフトレジスタＳＲのゲート線用出力端子ＯＵＴが、その前段のリセット端子ＲＳＴと、次段の第１入力端子ＩＮと、大きな容量負荷となるゲート線ＧＬとに接続される。それに対し、キャリー信号出力端子ＯＵＴＤは、専ら次段の第２入力端子ＩＮＤに接続されるのみであるので、ゲート線用出力端子ＯＵＴに比べて負荷容量値は桁違いに小さくなる。従って、各単位シフトレジスタＳＲのキャリー信号Ｄは、ゲート線駆動信号Ｇよりも高速に立ち上がることができる。
【００９７】
再び第ｎ段目の単位シフトレジスタＳＲnに注目すると、時刻ｔ1でクロック信号／ＣＬＫが立ち上がると、図１１のように、その前段のキャリー信号Ｄn-1はゲート線駆動信号Ｇn-1よりも高速に立ち上がる。図９に示したように単位シフトレジスタＳＲnのノードＮ１を充電するトランジスタＱ３のドレイン（第１入力端子ＩＮ）にゲート線駆動信号Ｇn-1が入力され、ゲート（第２入力端子ＩＮＤ）にキャリー信号Ｄn-1が入力される。従って、前段のゲート線駆動信号Ｇn-1およびキャリー信号Ｄn-1のレベルが上昇すると、単位シフトレジスタＳＲnのトランジスタＱ３がオンになりノードＮ１が充電され、図１１の実線で示すが如くノードＮ１のレベルが上昇する。
【００９８】
このとき前段のキャリー信号Ｄn-1がゲート線駆動信号Ｇn-1よりも高速に立ち上がることにより、ノードＮ１の充電過程の初期におけるトランジスタＱ３のゲート電位はドレイン電位よりも十分に大きくなる。従ってトランジスタＱ３は非飽和領域で動作し、ノードＮ１のレベルは、ゲート線駆動信号Ｇn-1とほぼ同レベルで上昇する。
【００９９】
その後ノードＮ１のレベルが上昇するに従い、トランジスタＱ３が飽和領域での動作に移行し始めることに加え、ノードＮ１に付随する寄生容量に基づく時定数のためにノードＮ１のレベル上昇が遅れることにより、ノードＮ１のレベルと前段のゲート線駆動信号Ｇn-1のレベルとの差が徐々に大きくなっていく。そしてノードＮ１の充電過程の終盤には、トランジスタＱ３は完全に飽和領域での動作になっており、そのレベル差はさらに大きくなる。
【０１００】
そして時刻ｔ2でクロック信号／ＣＬＫが立ち下がると、ノードＮ１のレベルは、前段のゲート線駆動信号Ｇn-1のＨレベル（ＶＤＤ）よりもある程度低いレベル（図１１に示すレベルＶ１）で上昇が停止する。なお時刻ｔ2では、前段の単位シフトレジスタＳＲn-1のゲート線用出力端子ＯＵＴおよびキャリー信号出力端子ＯＵＴＤの間に負荷容量値の差があるため、ゲート線駆動信号Ｇn-1はキャリー信号Ｄn-1よりも遅い速度でレベルが下がる。
【０１０１】
その後、時刻ｔ3でクロック信号ＣＬＫが立ち上がると、トランジスタＱ１，Ｑ１Ｄのゲート・チャネル間容量および昇圧容量Ｃを介する容量結合によってノードＮ１のレベルが昇圧される。昇圧されたノードＮ１のレベルはクロック信号ＣＬＫが立ち下がる時刻ｔ4まで維持される。この時刻ｔ3〜ｔ4の間に、ノードＮ１が十分に高いレベルに維持されることにより、単位シフトレジスタＳＲnがゲート線駆動信号Ｇnおよびキャリー信号Ｄnを出力する際のトランジスタＱ１，Ｑ２Ｄの駆動能力を高く維持できる。それにより、ゲート線駆動信号Ｇnおよびキャリー信号Ｄnは、高速での立ち上がりおよび立ち下がりが可能になる。
【０１０２】
他方、図１１に示す破線のグラフは、従来の単位シフトレジスタのようにトランジスタＱ３をダイオード接続したものにおけるノードＮ１のレベルの変化を示している。トランジスタＱ３をダイオード接続した場合、そのドレインとゲートとが互いに接続されるのでトランジスタＱ３は常に飽和領域で動作することとなる。よってノードＮ１の充電過程の初期から、ノードＮ１のレベルは前段のゲート線駆動信号Ｇn-1のレベルよりもトランジスタＱ３のしきい値電圧Ｖｔｈ分だけ低くなる。さらにトランジスタＱ３は、ノードＮ１の充電過程の初期からソースフォロワモードで動作するため充電速度が速くない。そのため図１１の破線のグラフのように、時刻ｔ3の段階で上記のレベルＶ１よりも低いレベルＶ２までしかノードＮ１のレベルを上昇させることができない。
【０１０３】
レベルＶ１とＶ２との電位差をΔＶとすると、この電圧差ΔＶは、時刻ｔ4でノードＮ１が昇圧されたときにも維持される。つまり、本実施の形態に係る単位シフトレジスタＳＲでは、時刻ｔ3〜ｔ4の間におけるノードＮ１のレベルを、トランジスタＱ３をダイオード接続した場合よりもΔＶだけ高くすることができる。
【０１０４】
また説明は省略したが、上記と同様の理論により、ノードＮ３のレベルもトランジスタＱ３をダイオード接続した場合よりも高くなる。その結果、ゲート線駆動信号Ｇnおよびキャリー信号Ｄnの出力時における、トランジスタＱ１，Ｑ１Ｄの駆動能力が向上し、それらゲート線駆動信号Ｇnおよびキャリー信号Ｄnの立ち上がりおよび立ち下がりは高速になる。従って、本実施の形態に係るシフトレジスタでは、実施の形態１よりも高速な動作が可能になる。
【０１０５】
以上の効果は、縦続接続された単位シフトレジスタＳＲのそれぞれにおいて、トランジスタＱ３のゲート（第２入力端子ＩＮＤ）に入力されるキャリー信号Ｄが高速に立ち上がることにより得られるものであり、その速度が速いほど当該効果は大きくなる。従って、キャリー信号出力端子ＯＵＴＤに係る負荷容量は小さいほど望ましい。
【０１０６】
また実施の形態１と同様に、ノードＮ１のレベルとノードＮ３のレベルとがほぼ同じように変化するものの、両者は直接接続しておらず、それぞれ別のトランジスタによって充放電される（即ち、ノードＮ１とノードＮ３とは回路的に分離されている）。従って、キャリー信号Ｄnがゲート線駆動信号Ｇnの影響を受けることが防止され、キャリー信号Ｄnの立ち上がり、立ち下がり速度を高速化することができる。
【０１０７】
本実施の形態では、図８および図９に示したように、各単位シフトレジスタＳＲのゲート線駆動信号Ｇはその前段のリセット端子ＲＳＴ、後段の第１入力端子ＩＮ、およびゲート線ＧＬに供給され、キャリー信号Ｄは専ら次段の第２入力端子ＩＮＤにのみ供給される構成とした。しかし図１０のように、ゲート線駆動信号Ｇおよびキャリー信号Ｄは互いにほぼ同じ波形になるので、例えばキャリー信号Ｄを、前段のリセット端子ＲＳＴにも供給してもよい。即ち、各単位シフトレジスタＳＲにおいて、ゲート線用出力端子ＯＵＴを、その次段の第１入力端子ＩＮとゲート線ＧＬに接続し、キャリー信号出力端子ＯＵＴＤをその前段のリセット端子ＲＳＴと次段の第２入力端子ＩＮＤに接続する構成としてもよい。
【０１０８】
但しそのようにすると、キャリー信号出力端子ＯＵＴＤに係る容量負荷が、前段の単位シフトレジスタＳＲのトランジスタＱ２，Ｑ２Ｄ，Ｑ４，Ｑ４Ｄのゲート容量分だけ大きくなるため、図８および図９の場合に比較してキャリー信号Ｄの立ち上がり速度が低下し、本発明の効果が若干小さくなることに留意すべきである。
【０１０９】
また例えば、各単位シフトレジスタＳＲのキャリー信号Ｄを、その次段の第１入力端子ＩＮにも供給するようにして動作させることも不可能ではない。しかしその場合には、キャリー信号出力端子ＯＵＴＤに、次段のトランジスタＱ３，Ｑ３Ｄを介して次段のトランジスタＱ１，Ｑ１Ｄのゲート容量および昇圧容量Ｃ，ＣＤが負荷としてかかることになり、キャリー信号出力端子ＯＵＴＤに係る容量負荷がその分だけ大きくなる。特に、ゲート線ＧＬの充電に用いられるトランジスタＱ１は、チャネル幅は大きく設定されておりゲート容量が特に大きいので、キャリー信号Ｄの立ち上がり速度が低下して、本発明の効果は小さくなる。それを防止するためには、キャリー信号Ｄにより次段のトランジスタＱ１のゲート容量を高速に充電できるように、トランジスタＱ１Ｄの駆動能力を上げればよい。但し、そのためにはトランジスタＱ１Ｄのチャネル幅を大きくする必要があるため、回路の形成面積の増大を伴うので好ましくない。
【０１１０】
なお以上の説明においては、クロック信号ＣＬＫがＨレベルになる期間と／ＣＬＫがＨレベルになる期間との間に一定の間隔を設けているが、この期間は無くてもよい。即ち、クロック信号ＣＬＫが立ち上がるのと同時にクロック信号／ＣＬＫが立ち下がり、クロック信号ＣＬＫが立ち下がるのと同時にクロック信号／ＣＬＫが立ち上がるような２相クロックでよい。
【０１１１】
また以上の実施の形態においては、２相クロックを用いた動作について説明したが、本発明に係る単位シフトレジスタＳＲも従来のシフトレジスタと同様に３相クロックを用いて動作させることも可能である（例えば、上記特許文献１の図４参照）。その場合には、各単位シフトレジスタＳＲのリセット端子ＲＳＴには、その次々段（２つ後段）のキャリー信号Ｄが入力されてもよく、その場合にも同様の効果が得られる。
【０１１２】
図１２は本実施の形態の変形例を示す図である。図７の例においては、トランジスタＱ３，Ｑ３Ｄの両方において、ドレインを第１入力端子ＩＮに接続させ、ゲートを第２入力端子ＩＮＤに接続させていた。しかし本実施の形態においては、図１２ようにトランジスタＱ３Ｄはダイオード接続させ、そのゲートとドレインの両方に前段のキャリー信号Ｄが入力されるようにしてもよい（以下の実施の形態においても同様である）。
【０１１３】
この場合、各単位シフトレジスタＳＲのキャリー信号出力端子ＯＵＴＤには、その次段のトランジスタＱ３Ｄを介してトランジスタＱ１Ｄのゲート容量および昇圧容量ＣＤが接続させることになり、その分だけ図７のケースに比較してキャリー信号出力端子ＯＵＴＤにかかる負荷容量が大きくなる。先に述べたように、キャリー信号出力端子ＯＵＴＤの負荷容量が大きくなってキャリー信号Ｄの立ち上がり速度が低下すると本発明の効果が小さくなるため好ましくない。
【０１１４】
しかし、キャリー信号出力端子ＯＵＴＤはゲート線ＧＬに接続しないので、トランジスタＱ１Ｄの駆動能力は比較的小さくてよく、通常は回路の形成面積の縮小化のためにゲート幅は狭く設計されている。そのためトランジスタＱ１Ｄのゲート容量は比較的小さく、図１２の回路を採用してもキャリー信号出力端子ＯＵＴＤの負荷容量の増加は少なく、キャリー信号Ｄの立ち上がり速度が大きく低下することはない。
【０１１５】
＜実施の形態４＞
図１３は本発明の実施の形態４に係る単位シフトレジスタＳＲの構成を示す回路図である。同図において、図７に示したものと同様の機能を有する要素には、それと同一符号を付してある。
【０１１６】
実施の形態３の単位シフトレジスタＳＲ（図７）は、１つのクロック端子ＣＫを有していたが、実施の形態４の単位シフトレジスタＳＲは、図１３の如く２つのクロック端子ＣＫ１，ＣＫ２と有している。以下、クロック端子ＣＫ１を「第１クロック端子」、クロック端子ＣＫ２を「第２クロック端子」と称する。
【０１１７】
第１クロック端子ＣＫ１は、図７の単位シフトレジスタＳＲにおけるクロック端子ＣＫに相当する。即ち本実施の形態では、第１クロック端子ＣＫ１に入力されるクロック信号が、トランジスタＱ１，Ｑ１Ｄを介してそれぞれゲート線用出力端子ＯＵＴおよびキャリー信号出力端子ＯＵＴＤに供給されることで、ゲート線駆動信号Ｇおよびキャリー信号Ｄが活性化される。
【０１１８】
一方、第２クロック端子ＣＫ２は、第１クロック端子ＣＫ１に入力されるものとは異なる位相のクロック信号が入力されるものである。例えば、第１クロック端子ＣＫ１にクロック信号ＣＬＫが入力される単位シフトレジスタＳＲでは、その第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力される。当該第２クロック端子ＣＫ２には、トランジスタＱ２，Ｑ２Ｄのゲート（ノードＮ２）が接続される。なお、トランジスタＱ４，Ｑ４Ｄのゲートは共に、実施の形態３と同様にリセット端子ＲＳＴに接続される。
【０１１９】
ここでも第ｎ段目の単位シフトレジスタＳＲnについて代表的に説明する。また説明の簡単のため、当該単位シフトレジスタＳＲnの第１クロック端子ＣＫ１にはクロック信号ＣＬＫが入力され、第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力されるものと仮定する。
【０１２０】
実施の形態３の単位シフトレジスタＳＲnにおいては、トランジスタＱ２，Ｑ２Ｄは、その次段のゲート線駆動信号Ｇn+1がＨレベルになる期間にオンし、その間のみゲート線用出力端子ＯＵＴおよびキャリー信号出力端子ＯＵＴＤを低インピーダンスでＬレベルにしていた。つまり、それ以外の期間ではゲート線用出力端子ＯＵＴおよびキャリー信号出力端子ＯＵＴＤはフローティングでＬレベルになる。
【０１２１】
それに対し、本実施の形態に係る単位シフトレジスタＳＲnでは、トランジスタＱ２，Ｑ２Ｄは、第２クロック端子ＣＫ２に入力されるクロック信号／ＣＬＫがＨレベルになる度にオンする。よって、ゲート線用出力端子ＯＵＴおよびキャリー信号出力端子ＯＵＴＤは短い間隔で繰り返し低インピーダンスのＬレベルにされる。従って、ゲート線駆動信号Ｇnおよびキャリー信号ＤnのＬレベルの電位がより安定する。その結果、ゲート線駆動回路３０の誤動作が防止されると共に、非選択状態のゲート線ＧＬのレベルが安定するため表示装置の表示異常が生じにくくなる。
【０１２２】
＜実施の形態５＞
表示装置のゲート線駆動回路を構成する電界効果トランジスタとしては、非晶質シリコン薄膜トランジスタ（ａ−Ｓｉ ＴＦＴ）が広く採用されている。ａ−Ｓｉ ＴＦＴは、ゲート電極が継続的にバイアスされた場合に、しきい値電圧が大きくシフトする現象が起こることが分かっている。その現象は、ゲート線駆動回路の誤動作を引き起こす要因となり問題となる。また、ａ−Ｓｉ ＴＦＴのみならず、有機ＴＦＴにおいても同様の問題が生じることが分かっている。
【０１２３】
例えば、実施の形態４の単位シフトレジスタＳＲ（図１３）においては、トランジスタＱ２，Ｑ２Ｄのゲートは、第２クロック端子ＣＫ２に入力されるクロック信号により繰り返しＨレベルにバイアスされる。そのため当該単位シフトレジスタＳＲがａ−Ｓｉ ＴＦＴや有機ＴＦＴで構成されている場合、トランジスタＱ２，Ｑ２Ｄのしきい値電圧が正方向にシフトする。そうなるとトランジスタＱ２，Ｑ２Ｄの駆動能力が低下し、ゲート線用出力端子ＯＵＴおよびキャリー信号出力端子ＯＵＴＤを充分に低インピーダンスでＬレベルにすることができなくなる。その結果、実施の形態４の効果が低減し、ゲート線駆動回路３０の誤動作が生じやすくなる。
【０１２４】
この問題を抑制するために、例えばトランジスタＱ２，Ｑ２Ｄのチャネル幅を広くして駆動能力を大きくすることが考えられるが、回路の形成面積の増大を伴うため望ましくない。そこで実施の形態５では、回路の形成面積を大きくせずにこの問題を解決することが可能な、実施の形態４の変形例を示す。
【０１２５】
図１４は、実施の形態５に係る単位シフトレジスタＳＲの構成を示す回路図である。同図において、図１３に示したものと同様の機能を有する要素には、それと同一符号を付してある。図１４の単位シフトレジスタＳＲでは、トランジスタＱ２、Ｑ２Ｄのソースを、第１クロック端子ＣＫ１に接続させている。即ち、トランジスタＱ２、Ｑ２Ｄのソースには、ゲートに入力されるものと位相の異なるクロック信号が入力されることになる。その点を除いては、図１３の回路と同様である。
【０１２６】
ここでも第ｎ段目の単位シフトレジスタＳＲnについて代表的に説明し、その第１クロック端子ＣＫ１にはクロック信号ＣＬＫが入力され、第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力されるものと仮定する。
【０１２７】
クロック信号ＣＬＫ，／ＣＬＫは互いに相補な信号であるため、クロック信号／ＣＬＫがＨレベルになってトランジスタＱ２，Ｑ２Ｄがオンする間、それらのソースはクロック信号ＣＬＫによりＬレベルになっている。よって実施の形態４の場合と同様に、トランジスタＱ２，Ｑ２Ｄは、クロック信号／ＣＬＫがＨレベルになる度に、ゲート線用出力端子ＯＵＴおよびキャリー信号出力端子ＯＵＴＤを低インピーダンスのＬレベルにすることができ、実施の形態４の効果が得られる。
【０１２８】
逆に、クロック信号／ＣＬＫがＬレベルになってトランジスタＱ２，Ｑ２Ｄがオフする間、それらのソースはクロック信号ＣＬＫによりＨレベルになる。つまり、トランジスタＱ２，Ｑ２Ｄのゲートがソースに対して負にバイアスされるのと等価な状態になる。それにより、正方向へシフトしたしきい値電圧が負方向へ戻って回復するため、トランジスタＱ２，Ｑ２Ｄの駆動能力の低下が防止され、上記の問題が解決される。また回路の形成面積の増大を伴わないことは明らかである。
【０１２９】
本実施の形態においても、理論的にはクロック信号ＣＬＫが立ち上がるのと同時にクロック信号／ＣＬＫが立ち下がり、クロック信号ＣＬＫが立ち下がるのと同時にクロック信号／ＣＬＫが立ち上がるような２相クロックを用いることができる。しかし、実用化にあたっては、クロック信号ＣＬＫ，／ＣＬＫの立ち上がり、立ち下がりのタイミングのばらつきにより、単位シフトレジスタＳＲnのトランジスタＱ２，Ｑ２Ｄが完全にオフしないうちにソース電位が上昇することも生じ得る。そうなるとゲート線用出力端子ＯＵＴおよびキャリー信号出力端子ＯＵＴＤのレベルが不要に上昇して、誤動作の原因となる。従って本実施の形態においては、図１０の例のように、クロック信号ＣＬＫがＨレベルになる期間と／ＣＬＫがＨレベルになる期間との間には一定の間隔が設けられていることが望ましい。
【０１３０】
＜実施の形態６＞
図１５は実施の形態６に係る単位シフトレジスタＳＲの構成を示す回路図である。同図において、図３および図７に示したものと同様の機能を有する要素には、それと同一符号を付してある。
【０１３１】
本実施の形態では、実施の形態３の単位シフトレジスタＳＲに対して、実施の形態１と同様にトランジスタＱ６，Ｑ７から成るインバータを設ける。実施の形態１でも説明したように、トランジスタＱ７のオン抵抗はトランジスタＱ６のオン抵抗よりも充分小さく設定されており、レシオ型インバータを構成している。トランジスタＱ６は高電位側電源電位ＶＤＤ２が供給される第３電源端子ｓ３とノードＮ２（トランジスタＱ２，Ｑ２Ｄのゲート）との間に接続し、ダイオード接続されている。トランジスタＱ７は、ノードＮ２と第１電源端子ｓ１との間に接続し、ゲートがノードＮ１（トランジスタＱ１，Ｑ１Ｄのゲート）に接続されている。即ちこのインバータは、ノードＮ１を入力端とし、ノードＮ２を出力端としている。なお、トランジスタＱ４，Ｑ４Ｄのゲートは、実施の形態３と同様にリセット端子ＲＳＴに接続される。
【０１３２】
従って、本実施の形態の単位シフトレジスタＳＲでは、ノードＮ１がＬレベルのリセット状態にある間、トランジスタＱ６，Ｑ７から成るインバータによりノードＮ２はＨレベルに保持されるので、その間トランジスタＱ２，Ｑ２Ｄがオンになる。つまり、単位シフトレジスタＳＲが出力信号Ｇを出力しない間（ゲート線ＧＬの非選択期間）、ゲート線用出力端子ＯＵＴおよびキャリー信号出力端子ＯＵＴＤは低インピーダンスのＬレベルに維持される。従って、ゲート線駆動信号Ｇnおよびキャリー信号ＤnのＬレベルの電位がより安定し、ゲート線駆動回路３０の誤動作が防止される。
【０１３３】
また実施の形態４，５と異なり、トランジスタＱ２，Ｑ２Ｄのゲートに、クロック信号を供給する必要がないので、単位シフトレジスタＳＲで消費される交流電力を低減することができる。即ちクロック信号生成回路（図８のクロック発生器３１）の消費電力が削減されるという利点もある。ただし、トランジスタＱ２，Ｑ２Ｄのゲートが継続的にＨレベルになるので、しきい値電圧のシフトが生じやすいことに留意すべきである。
【０１３４】
また回路の対象性より、トランジスタＱ６，Ｑ７から成るインバータの入力端をノードＮ３に変えても、単位シフトレジスタＳＲの論理動作に変化はないので、そのように構成してもよい。但しその場合には、ノードＮ３の寄生容量にトランジスタＱ７のゲート容量が寄与するようになり、そのためにノードＮ３が昇圧される振幅が若干小さくなる。そうなると、トランジスタＱ１Ｄの駆動能力が低下して、キャリー信号Ｄnの立ち上がりおよび立ち下がりの速度が低下するので本発明の効果が低減する可能性がある。
【０１３５】
また、ノードＮ１の昇圧容量（トランジスタＱ１のゲートチャネル間容量および昇圧容量Ｃ）は、ノードＮ３の昇圧容量（トランジスタＱ１Ｄのゲートチャネル間容量および昇圧容量ＣＤ）よりも大きいため、寄生容量の増加により昇圧動作が受ける影響は、ノードＮ３よりもノードＮ１の方が小さい。従って、トランジスタＱ６，Ｑ７で構成されるインバータの入力端は、ノードＮ１であることが望ましい。
【０１３６】
＜実施の形態７＞
本実施の形態では、実施の形態６（図１５）の変形例を示す。図１６は実施の形態７に係る単位シフトレジスタＳＲの構成を示す回路図である。同図において、図１５に示したものと同様の機能を有する要素には、それと同一符号を付してある。図１６の如く、本実施の形態の単位シフトレジスタＳＲは、トランジスタＱ８，Ｑ８Ｄを有しているが、そのことを除いては図１５の回路と同様である。トランジスタＱ８は、ノードＮ１と第１電源端子Ｓ１（ＶＳＳ）との間に接続し、そのゲートはノードＮ２に接続している。またトランジスタＱ８Ｄは、ノードＮ３と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ２に接続している。
【０１３７】
つまりトランジスタＱ８，Ｑ８Ｄは、ノードＮ２，Ｎ３がＨレベルになるとオンし、それぞれノードＮ１，Ｎ３を放電するように機能する。よって当該単位シフトレジスタＳＲにおいては、トランジスタＱ１，Ｑ１Ｄがオフの期間（ゲート線ＧＬの非選択期間）に、ノードＮ１，Ｎ３の電位がトランジスタＱ８，Ｑ８ＤによってＶＳＳに固定されることになる。
【０１３８】
トランジスタＱ８，Ｑ８Ｄを有さない実施の形態６の単位シフトレジスタＳＲ（図１５）では、トランジスタＱ１，Ｑ１Ｄがオフの期間に、クロック端子ＣＫにクロック信号が入力されると、トランジスタＱ１，Ｑ１Ｄのゲート・ドレイン間のオーバラップ容量を介する容量結合によってノードＮ１，Ｎ３のレベルが上昇する可能性がある。ノードＮ１，Ｎ３のレベルが上昇すると、トランジスタＱ１，Ｑ１Ｄに電流が流れるようになり、ゲート線ＧＬの非選択期間に不要にゲート線駆動信号Ｇおよびキャリー信号ＤがＨレベルになるという問題が生じる恐れがある。それに対し本実施の形態によれば、ゲート線ＧＬの非選択期間におけるノードＮ１，Ｎ３のレベルの上昇が防止されるので、この問題の発生を抑えることができる。
【０１３９】
＜実施の形態８＞
実施の形態７で説明した、ゲート線ＧＬの非選択期間におけるノードＮ１，Ｎ３のレベルの上昇の問題は、実施の形態１〜６のいずれの単位シフトレジスタＳＲにおいても生じ得るものである。本実施の形態ではその対策を講じた単位シフトレジスタＳＲを提案する。
【０１４０】
図１７は、実施の形態８に係る単位シフトレジスタＳＲの構成を示す回路図である。同図において、図１３に示したものと同様の機能を有する要素には、それと同一符号を付してある。図１７の如く、本実施の形態の単位シフトレジスタＳＲは、ノードＮ１と第２クロック端子ＣＫ２との間に接続した容量素子Ｃ１および、ノードＮ３と第２クロック端子ＣＫ２との間に接続した容量素子Ｃ１Ｄを備えており、そのことを除いては図１３の回路と同様である。
【０１４１】
実施の形態４と同様に、第１および第２クロック端子ＣＫ１，ＣＫ２には、互いに位相の異なるクロック信号が入力される。但し本実施の形態においては、第１クロック端子ＣＫ１に入力されるクロック信号が立ち上がるタイミングと、第２クロック端子ＣＫ２に入力されるクロック信号が立ち下がるタイミングとが同時になるように組み合わせられる必要がある。
【０１４２】
ここでも第ｎ段目の単位シフトレジスタＳＲnについて代表的に説明し、その第１クロック端子ＣＫ１にはクロック信号ＣＬＫが入力され、第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力されるものと仮定する。
【０１４３】
単位シフトレジスタＳＲnにおいて、ゲート線ＧＬｎの非選択期間では、トランジスタＱ１，Ｑ１Ｄはオフであるが、第１クロック端子ＣＫ１のクロック信号ＣＬＫが立ち上がると、トランジスタＱ１，Ｑ１Ｄのゲート・ドレイン間のオーバラップ容量を介する結合によってノードＮ１，Ｎ３のレベルが上昇しようとする。しかしこのとき第２クロック端子ＣＫ２のクロック信号／ＣＬＫは立ち下がるので、容量素子Ｃ１，Ｃ１Ｄを介する結合によってノードＮ１，Ｎ３のレベルは引き下げられる。つまり、容量素子Ｃ１，Ｃ１Ｄは、クロック信号ＣＬＫに起因するノードＮ１，Ｎ３のレベル上昇を相殺するように働く。
【０１４４】
従って、本実施の形態によれば、ゲート線ＧＬの非選択期間におけるノードＮ１，Ｎ３のレベルの上昇が防止され、当該期間に不要にゲート線駆動信号Ｇおよびキャリー信号ＤがＨレベルになるという誤動作の発生を抑えることができる。
【０１４５】
なお図１７においては、実施の形態４（図１３）の単位シフトレジスタＳＲに対して容量素子Ｃ１，Ｃ１Ｄを設けた構成を示したが、本実施の形態は上記の実施の形態のいずれに対しても適用可能である。
【０１４６】
＜実施の形態９＞
図１８は実施の形態９に係る単位シフトレジスタＳＲの構成を示す回路図である。同図において、図１３に示したものと同様の機能を有する要素には、それと同一符号を付してある。
【０１４７】
図１８の如く、本実施の形態の単位シフトレジスタＳＲにおいては、リセット端子ＲＳＴ端子（トランジスタＱ４，Ｑ４Ｄのゲート）を後段の単位シフトレジスタＳＲに接続させずに、第２クロック端子ＣＫ２に接続させる。それにより、トランジスタＱ４，Ｑ４Ｄのゲートには、第１クロック端子ＣＫ１に入力されるものとは異なる位相のクロック信号が入力される。より具体的には、トランジスタＱ４，Ｑ４Ｄのゲートには、自身の前段の第１クロック端子ＣＫ１に入力されるものと同位相のクロック信号が入力される。
【０１４８】
さらに、トランジスタＱ４，Ｑ４Ｄのソースは入力端子ＩＮに接続される。それにより、トランジスタＱ４，Ｑ４Ｄのソースには、前段のゲート線駆動信号Ｇn-1が入力されるようになる。図１８の回路ではノードＮ２は第２クロック端子ＣＫ２に接続しているので、上記のようにトランジスタＱ４，Ｑ４Ｄのゲートおよびソースに入力される信号が変更されていることを除いては、図１３の回路と同様になる。
【０１４９】
ここでも第ｎ段目の単位シフトレジスタＳＲnについて代表的に説明する。当該単位シフトレジスタＳＲnの第１クロック端子ＣＫ１にはクロック信号ＣＬＫが入力され、第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力されるものと仮定する。なお、本実施の形態の単位シフトレジスタＳＲの動作も、基本的には実施の形態３で説明したものと同様であるので、説明の簡単のため再び図１０を参照する。
【０１５０】
時刻ｔ1において、単位シフトレジスタＳＲn-1の第１クロック端子ＣＫ１に入力されるクロック信号／ＣＬＫがＨレベルになると共に、当該前段のゲート線駆動信号Ｇn-1およびキャリー信号Ｄn-1がＨレベルになったとする。このとき単位シフトレジスタＳＲnのトランジスタＱ４，Ｑ４ＤのゲートがＨレベルになるが、それらのソースもＨレベルになっているのでトランジスタＱ４，Ｑ４Ｄはオンしない。そのためノードＮ１，Ｎ３は、トランジスタＱ３，Ｑ３Ｄを介してＨレベルに充電される。それにより、単位シフトレジスタＳＲnはリセット状態から、セット状態に移行する。
【０１５１】
時刻ｔ2でクロック信号／ＣＬＫが立ち下がると、前段のゲート線駆動信号Ｇn-1およびキャリー信号Ｄn-1もＬレベルになるが、トランジスタＱ３，Ｑ３Ｄがオフし、トランジスタＱ４，Ｑ４Ｄもオフのままであるので、ノードＮ１，Ｎ３のレベルはフローティングでＨレベル（ＶＤＤ−Ｖｔｈ）に維持される。
【０１５２】
時刻ｔ3でクロック信号ＣＬＫが立ち上がると、ノードＮ１，Ｎ３が昇圧されると共に、ゲート線駆動信号Ｇnおよびキャリー信号Ｄnが、Ｈレベル（ＶＤＤ）になる。そして時刻ｔ4でクロック信号ＣＬＫがＬレベルになると、単位シフトレジスタＳＲnのゲート線駆動信号Ｇnおよびキャリー信号ＤnもＬレベルになる。それによりノードＮ１，Ｎ３のレベルもＶＤＤ−Ｖｔｈにまで低下する。
【０１５３】
そして時刻ｔ5でクロック信号／ＣＬＫが立ち上がると、このときゲート線駆動信号Ｇn-1はＬレベルになっているので、トランジスタＱ４，Ｑ４Ｄはオンとなり、ノードＮ１，Ｎ３は放電されてＬレベルになる。即ち、単位シフトレジスタＳＲnはリセット状態に戻り、トランジスタＱ１，Ｑ１Ｄはオフになる。その後時刻ｔ6でクロック信号／ＣＬＫがＬレベルになると、トランジスタＱ４，Ｑ４Ｄはオフに戻る。
【０１５４】
以上のように実施の形態９に係る単位シフトレジスタＳＲは、実施の形態３の単位シフトレジスタＳＲと同様に動作することができる。即ち、トランジスタＱ３が前段のゲート線駆動信号Ｇn-1およびキャリー信号Ｄn-1を用いて高速に充電されるため、実施の形態３と同様の効果が得られる。
【０１５５】
また本実施の形態では、各単位シフトレジスタＳＲを、その次段の単位シフトレジスタに接続する必要がない。従って、回路のレイアウトの自由度が増し、回路の形成面積の縮小化に寄与できる。但し、トランジスタＱ４，Ｑ４Ｄのゲートにクロック信号が連続的に供給されるため、クロック信号生成回路（図８のクロック発生器３１）の交流電力が大きくなる点に留意すべきである。
【０１５６】
また本実施の形態においては、単位シフトレジスタＳＲのトランジスタＱ４，Ｑ４Ｄのソースに前段のゲート線駆動信号Ｇが入力される構成としたが、それに代えて前段のキャリー信号Ｄを入力してもよい。但し、その場合には、各単位シフトレジスタＳＲのキャリー信号出力端子ＯＵＴＤにかかる負荷容量が増加するため、キャリー信号Ｄの立ち上がり速度が低下して本発明の効果が若干低減されることに留意すべきである。
【０１５７】
なお図１８においては、実施の形態４（図１３）の単位シフトレジスタＳＲに対して、上記のようにトランジスタＱ４，Ｑ４Ｄのゲート及びソースに入力する信号を変更した構成を示したが、本実施の形態はその他の実施の形態のいずれに対しても適用可能である。
【図面の簡単な説明】
【０１５８】
【図１】本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。
【図２】実施の形態１に係るゲート線駆動回路の構成を示すブロック図である。
【図３】実施の形態１に係る単位シフトレジスタの構成を示す回路図である。
【図４】実施の形態１に係る単位シフトレジスタの変形例を示す回路図である。
【図５】実施の形態１に係るゲート線駆動回路の動作を示すタイミング図である。
【図６】実施の形態２に係る単位シフトレジスタの構成を示す回路図である。
【図７】実施の形態３に係る単位シフトレジスタの構成を示す回路図である。
【図８】実施の形態３に係るゲート線駆動回路の構成を示すブロック図である。
【図９】実施の形態３に係るゲート線駆動回路の構成を示す回路図である。
【図１０】実施の形態３に係る単位シフトレジスタの動作を示すタイミング図である。
【図１１】実施の形態３に係る単位シフトレジスタの効果を説明するための図である。
【図１２】実施の形態３の変形例を示す図である。
【図１３】実施の形態４に係る単位シフトレジスタの構成を示す回路図である。
【図１４】実施の形態５に係る単位シフトレジスタの構成を示す回路図である。
【図１５】実施の形態６に係る単位シフトレジスタの構成を示す回路図である。
【図１６】実施の形態７に係る単位シフトレジスタの構成を示す回路図である。
【図１７】実施の形態８に係る単位シフトレジスタの構成を示す回路図である。
【図１８】実施の形態９に係る単位シフトレジスタの構成を示す回路図である。
【符号の説明】
【０１５９】
３０  ゲート線駆動回路、３１  クロック発生器、ＳＲ  単位シフトレジスタ、Ｑ１〜Ｑ８，Ｑ１Ｄ〜Ｑ４Ｄ，Ｑ８Ｄ  トランジスタ、Ｃ，ＣＤ  昇圧容量，Ｃ１，Ｃ１Ｄ  容量素子、Ｎ１〜Ｎ３  ノード、ＣＫ，ＣＫ１，ＣＫ２  クロック端子、ＲＳＴ  リセット端子、ＩＮ  入力端子，第１入力端子、ＩＮＤ  第２入力端子、ＯＵＴ  ゲート線用出力端子、ＯＵＴＤ  キャリー信号出力端子、ｓ１〜ｓ３  電源端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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