(57)【特許請求の範囲】
【請求項１】
１つの測定用端子と、第１及び第２の評価用発振回路と、
トランジスタを有する半導体装置と、を有し、
前記測定用端子は、前記第１及び前記第２の評価用発振回路に共有されており、
前記第１の評価用発振回路は、抵抗又は容量を介して前記測定用端子と電気的に接続されており、
前記第２の評価用発振回路は、抵抗又は容量を介して前記測定用端子と電気的に接続されており、
前記第１及び前記第２の評価用発振回路が有するトランジスタは、前記半導体装置が有するトランジスタと同一工程で作製されたことを特徴とする素子基板。
【請求項２】
１つの測定用端子と、第１及び第２の評価用発振回路と、
トランジスタを有する半導体装置と、を有し、
前記測定用端子は、前記第１及び前記第２の評価用発振回路に共有されており、
前記第１の評価用発振回路は、抵抗又は容量を介して前記測定用端子と電気的に接続されており、
前記第２の評価用発振回路は、抵抗又は容量を介して前記測定用端子と電気的に接続され、
前記測定用端子は、電源端子、グランド端子、又は制御入力端子を有し、
前記第１及び前記第２の評価用発振回路が有するトランジスタは、前記半導体装置が有するトランジスタと同一工程で作製されたことを特徴とする素子基板。
【請求項３】
請求項１または請求項２において、
前記測定用端子と、前記第１及び前記第２の評価用発振回路とは、前記半導体装置の周辺に配置されることを特徴とする素子基板。
【請求項４】
請求項１または請求項２において、
前記測定用端子と、前記第１及び前記第２の評価用発振回路とは、前記半導体装置の内部に配置されることを特徴とする素子基板。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記測定用端子と、前記第１及び前記第２の評価用発振回路とは、前記半導体装置と切断されていることを特徴とする素子基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の発振回路を用いた検査方法に関する。また本発明は上記検査を行うための素子基板、及び当該検査方法を用いた半導体装置の作製方法に関する。
【背景技術】
【０００２】
エッチングやドープ等の複数の工程からなる表示装置などの半導体装置の製造において、製造された半導体素子の電気的特性の評価のために、評価用回路として発振回路（以下、評価用発振回路と呼ぶ）を、表示装置などの半導体装置と同一基板上に一体形成することが行われている。
【０００３】
従来、複数の評価用発振回路の測定はそれぞれの評価用発振回路にプローブと呼ぶ針を当てて発振周波数を測定していた。このようなプローブ針を当てる測定方式は接触式と呼ばれる。
【０００４】
このような接触式の評価を行いうる半導体装置には、液晶表示装置、ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等の表示装置のほかに、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、メモリ等の論理回路装置、及び無線で情報の送受信を行うＲＦ−ＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）回路装置が挙げられる。
【０００５】
また評価用発振回路にはリングオシレータ、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）が含まれる。また一般にＰＬＬの構成要素でもあるＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌ  Ｏｓｃｉｌｌａｔｏｒ）、及びコイルと容量素子からなるＬＣ発振回路も含まれる。
【０００６】
特にリングオシレータは製造された半導体素子の電気的特性の良さの目安として、また電気的特性のばらつきの評価のため一般的によく使われている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の発振回路の評価では複数の評価用発振回路のそれぞれの測定用端子にプローブ針を当てていたため、針の移動などを含む測定に時間がかかっていた。
【０００８】
また、従来の発振回路の評価では複数の評価用発振回路を同時に測定することができないため、測定環境が変化する恐れがあった。測定環境とは寄生容量、電源、温度などがある。
【０００９】
従来の発振回路の評価では複数の評価用発振回路を同時に測定しないので、測定誤差が測定ごとに異なる可能性があった。測定誤差は測定器の誤差や読み取りの誤差による。
【００１０】
そこで、本発明は上記従来の問題点に鑑みてなされたものであり、複数の評価用発振回路の測定を同時に行うための結合された評価用発振回路、及び複数の評価用発振回路の測定を同時に行うための結合された評価用発振回路を測定する方法、及び測定を可能とする素子基板を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明は複数の評価用発振回路において、測定用端子を共有する。共有するためには、測定端子を配線等によって電気的に接続する。
【００１２】
本発明においては複数の評価用発振回路は測定用出力端子のほかに、電源端子、グランド端子、制御入力端子などの端子を共有してもよい。
【００１３】
複数の評価用発振回路が測定用端子を共有する方法は、複数の評価用発振回路の測定用端子を抵抗や容量などの素子を介して接続してもよい。
【００１４】
また複数の評価用発振回路が測定用端子を共有する方法は、複数の評価用発振回路の測定用端子を直接接続してもよい。
【００１５】
本発明の具体的な構成を示す。
【００１６】
本発明の一形態は、トランジスタを有する半導体装置と、測定用端子と、複数の評価用発振回路と、複数の評価用発振回路が測定用端子を共有するための配線とを有し、複数の評価用発振回路はトランジスタをそれぞれ有し、評価用発振回路が有するトランジスタは評価対象となる半導体装置が有するトランジスタと同一工程で作製されたことを特徴とする素子基板である。
【００１７】
本発明の別形態は、トランジスタを有する半導体装置と、測定用端子と、複数の評価用発振回路と、複数の評価用発振回路が測定用端子を共有するための配線とを有し、測定用端子は、電源端子、グランド端子、又は制御入力端子を有し、複数の評価用発振回路はトランジスタをそれぞれ有し、評価用発振回路が有するトランジスタは評価対象となる半導体装置が有するトランジスタと同一工程で作製されたことを特徴とする素子基板である。
【００１８】
本発明の別形態は、トランジスタを有する半導体装置と、測定用端子と、第一の領域及び第二の領域に複数の評価用発振回路を有し、第一の領域及び第二の領域間の複数の評価用発振回路が測定用端子を共有するための配線を有し、複数の評価用発振回路はトランジスタをそれぞれ有し、評価用発振回路が有するトランジスタは評価対象となる半導体装置が有するトランジスタと同一工程で作製されたことを特徴とする素子基板である。
【００１９】
本発明の別形態は、トランジスタを有する半導体装置と、測定用端子と、第一の領域及び第二の領域に複数の評価用発振回路を有し、第一の領域及び第二の領域間の複数の評価用発振回路が測定用端子を共有するための配線を有し、測定用端子は、電源端子、グランド端子、又は制御入力端子を有し、複数の評価用発振回路はトランジスタをそれぞれ有し、評価用発振回路が有するトランジスタは評価対象となる半導体装置が有するトランジスタと同一工程で作製されたことを特徴とする素子基板である。
【００２０】
なお、本発明において、半導体装置が有するトランジスタは、画素部又は駆動回路部に設けられている。
【００２１】
また本発明はこのような素子基板に対し検査を効率よく行うことができる。
【００２２】
本発明の検査方法の一形態は、基板上の画素部、及び評価用発振回路部に、同一工程でトランジスタを形成し、評価用発振回路部において、トランジスタで複数の評価用発振回路を形成し、且つ複数の評価用発振回路を接続する測定用端子を形成し、測定用端子を用いて画素部に形成されたトランジスタの検査を行うことである。
【００２３】
本発明の別形態は、基板上の画素部、駆動回路部及び評価用発振回路部に、同一工程でトランジスタを形成し、評価用発振回路部において、トランジスタで複数の評価用発振回路を形成し、且つ複数の評価用発振回路を接続する測定用端子を形成し、測定用端子を用いて画素部及び駆動回路部に形成されたトランジスタの検査を行うことである。
【００２４】
本発明の別形態は、基板上の画素部、駆動回路部及び評価用発振回路部に、同一工程でトランジスタを形成し、評価用発振回路部において、トランジスタで複数の評価用発振回路を形成し、且つ画素部及び駆動回路部形成された複数の評価用発振回路を接続する測定用端子を形成し、測定用端子を用いて画素部及び駆動回路部に形成されたトランジスタの検査を行うことである。
【００２５】
また本発明は、このような検査方法を用いて、半導体装置を作製することができる。
【００２６】
本発明の半導体装置の作製方法の一形態は、基板上の画素部、駆動回路部及び評価用発振回路部に半導体膜を形成し、半導体膜上に絶縁膜を介してゲート電極を形成し、ゲート電極を用いて、半導体膜に不純物元素を添加して不純物領域を形成し、不純物領域に接続される配線を形成し、配線と同時に、評価用発振回路部において、評価用発振回路に共有された測定用端子を形成することである。
【００２７】
本発明の別形態は、基板上の画素部、駆動回路部及び評価用発振回路部に半導体膜を形成し、半導体膜上に絶縁膜を介してゲート電極を形成し、ゲート電極を用いて、半導体膜に不純物元素を添加して不純物領域を形成し、不純物領域に接続される配線を形成し、配線と同時に、評価用発振回路部において、評価用発振回路に共有された測定用端子を形成し、測定用端子を用いて検査することである。
【００２８】
本発明の別形態は、基板上の画素部、駆動回路部及び評価用発振回路部に半導体膜を形成し、半導体膜上に絶縁膜を介してゲート電極を形成し、ゲート電極を用いて、半導体膜に不純物元素を添加して不純物領域を形成し、不純物領域に接続される配線を形成し、配線と同時に、評価用発振回路部において、評価用発振回路に共有された測定用端子を形成し、測定用端子を用いて検査し、評価用発振回路部を切断することである。
【００２９】
本発明において、複数の評価用発振回路に共有された測定用端子に針を当てて測定を行うと、複数の評価用発振回路の出力が重ね合わされた電位または電流の時間変化の波形が得られる。重ね合わされた電位は、複数の評価用発振回路が測定用端子を共有する場合で、各評価用発振回路の出力電位を出力する素子の吸い込み電流と吐き出し電流が同じ場合は、各評価用発振回路の出力電位を平均した電位になる。なお、吸い込み電流はロー・レベル出力電流やシンク電流とも呼ばれ、出力に流れ込むことができる電流を示す。吐き出し電流はハイ・レベル出力電流やソース電流とも呼ばれ、出力から流れ出すことができる電流を示す。
【００３０】
本発明において、複数の評価用発振回路に共有された測定用端子に針を当てて測定された波形をフーリエ変換すると、１つまたは複数の極大値（ピーク）を持つパターンが得られる。複数の極大値は、各評価用発振回路が有する周波数に該当する。すなわち、各評価用発振回路の周波数が異なれば、複数の極大値を持つパターンが、フーリエ変換によって得ることができる。
【００３１】
本発明において基板は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）を含む単結晶シリコン基板、および、石英、ガラス、プラスチックなどの絶縁基板、また、金属基板でもよい。
【００３２】
本発明において、複数の評価用発振回路は端子を共有するので評価用発振回路の数より少ない数の測定用端子に針を当てて発振周波数を測定することができる。
【００３３】
本発明において、複数の評価用発振回路は端子を共有するので同時に発振周波数を測定する。
【００３４】
本発明において複数の評価用発振回路の発振周波数を同時に測定することを容易にするため、複数の評価用発振回路を同期させる回路を形成する。
【００３５】
同期させる回路は、ＮＡＮＤ、ＮＯＲ、クロックトインバータ、アナログスイッチなどで構成できる。
【００３６】
本発明において評価用発振回路は１つまたは複数を表示装置などの半導体装置と同一基板上に一体形成される。
【発明の効果】
【００３７】
本発明の複数の評価用発振回路の測定用端子を共有し、結合された評価用発振回路によれば、複数の評価用発振回路の測定を同時に行うことが可能となり、針の移動などを含む測定時間が短縮される。
【００３８】
また本発明の複数の評価用発振回路の測定用端子を共有し、結合された評価用発振回路によれば、複数の評価用発振回路を同時に測定できるので、同じ測定環境で測定することが可能となる。本発明の複数の評価用発振回路の測定用端子を共有し、結合された評価用発振回路によれば、複数の評価用発振回路を同時に測定できるので、測定誤差の少ない測定することが可能となる。
【００３９】
本発明は複数の評価用発振回路の発振周波数が同じになるように設計した場合に基板上の位置によって半導体素子の特性、配線やビアなどのパターンの加工、および絶縁膜の加工や特性にばらつきがないことを従来の評価方法より容易に確認する手段を提供する。
【００４０】
本発明は複数の評価用発振回路の発振周波数が同じになるように設計した場合に長期間半導体素子の特性、配線やビアなどのパターンの加工、および絶縁膜の加工や特性が安定することを従来の評価方法より容易に確認する手段を提供する。
【発明を実施するための最良の形態】
【００４１】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００４２】
（実施の形態１）
本実施の形態では、本発明の検査方法について説明する。
【００４３】
図１において、それぞれの評価用発振回路１０１は出力信号線を持ち、測定用端子１００に配線１０２を介して接続している。本発明において評価用発振回路１０１は２つ以上の複数から構成される。図１において、それぞれの評価用発振回路１０１は互いに独立に発振し、周期的に変化する電位を出力する。評価用発振回路１０１は同期のための回路を有していても良い。同期回路を有さない場合、ごくまれに発振周波数を得ることが出来ない場合がある。このような場合を考慮すると、同期回路を有していたほうが望ましい。
【００４４】
本発明において、測定は測定用端子１００にプローブと呼ぶ測定用針を当てて電位または電流の変化の測定を行う。本発明は、測定用端子１００が回路で共有化されているため、検査時間を短縮することができる。また複数の測定用針を同時に当てる必要がないため、測定用針を作るためのコストと位置合わせの問題がない。
【００４５】
比較のために図９に従来の評価用発振回路の構成を示す。従来は複数の評価用発振回路９０１を測定するために、それぞれの評価用発振回路９０１の出力信号をそれぞれ電気的に接続されていない別の測定用端子９００に接続し、それぞれの測定用端子９００で測定していた。
【００４６】
図９の構成ではそれぞれの評価用発振回路９０１の出力信号を測定するために、それぞれの測定用端子９００で測定するので時間がかかる。また複数の測定用針を同時に当てるには測定用針を作るためのコストと位置合わせの困難さが問題になる。
【００４７】
本発明は独立した２つ以上の測定用端子９００を１つにまとめて構成される。本発明は独立した２つ以上の測定用端子９００を配線９０２を電気的に接続させることにより一つにまとめられる。その結果、１回の測定で複数の評価用発振回路を評価でき、図９より容易に評価が出来る。
【００４８】
評価用発振回路の一通りの測定は従来においても、本発明においても測定用端子の数の回数、測定が行われる。実際には時間経過を測定するなどのために同じ評価用回路を繰り返し測定することがあり、測定用端子の数の回数かける繰り返し回数だけ測定が行われる。評価用発振回路の個数が従来と本発明において同じであれば、本発明は測定用端子の数が従来の測定用端子の数より共有した分だけ少ないので、短時間で測定できる。例えば本発明で２つの評価用発振回路が１つの測定用端子を共有している場合、従来２つの評価用発振回路を測定するために２回測定していた作業が本発明では１回の測定でよい。
【００４９】
また、測定用端子の数が従来と本発明において同じであれば、本発明は評価用発振回路の数が従来の評価用発振回路の数より共有した分だけ多いので、多くの評価用発振回路の評価が可能となる。例えば本発明で２つの評価用発振回路が１つの測定用端子を共有している場合、１回の測定で従来は１つの評価用発振回路しか評価できなかったが本発明では２つの評価用発振回路を評価できる。
【００５０】
図１において、発振周波数を得るために測定用端子１００の電位変化を測定すると、複数の評価用発振回路１０１の出力が重ね合わされた波形が得られる。得られた波形を観察すれば複数の評価用発振回路１０１の発振周波数が分かるが、複雑な波形が得られた場合、複数の評価用発振回路１０１の発振周波数を得ることは容易ではない。そこで、本発明によれば測定によって得られた波形をフーリエ変換することで複数の評価用発振回路１０１の発振周波数を得ることが出来る。本発明はフーリエ変換する工程を特徴とする。フーリエ変換によって評価用発振回路の発振周波数が分かる。発振周波数が異なれば評価用発振回路を構成する半導体素子の電気的特性や配線やビアなどの加工による電気的特性が異なることが分かる。評価用発振回路の半導体素子などの電気的特性がばらついていることが分かれば、評価用発振回路は基板上に同時に一体形成されている表示装置などの半導体装置を構成する半導体素子にばらつきがあることが推測される。
【００５１】
一般に１つの評価用発振回路から正弦波でない周期性を持つ波形が出力される場合は、１つの評価用発振回路から出力された波形をフーリエ変換すると複数の極大値を持つパターンが得られるが、１つの評価用発振回路が安定した発振をしていればフーリエ変換されたパターンには出力波形の周期性による周波数部分に１つの極大値が得られる。
【００５２】
なお従来の検査方法においては、測定された波形は１つの評価用発振回路の波形なので、発振周波数を解析する目的のためにフーリエ変換する必要がなかった。本発明においても複数の評価用発振回路の発振周波数と位相がそろっていればフーリエ変換しなくても発振周波数は評価できるが、正確に発振周波数のばらつきを得るためにはフーリエ変換することが望ましい。
【００５３】
本発明において、例えば複数の評価用発振回路が同じ電気特性を持つ場合で、複数の評価用発振回路の発振の位相が同じ場合、１つの評価用発振回路の出力と同じ波形が得られる。または位相が異なる場合は１つの評価用発振回路の出力とは異なる波形が得られるが、フーリエ変換されたパターンには１つの評価用発振回路の出力波形の周期性による周波数部分に１つの極大値が得られる。そして、各評価用発振回路の検査を行うことができる。
【００５４】
従来の複数の評価用発振回路の測定において、例えば複数の評価用発振回路が同じ電気特性を持つ場合、それぞれの評価用発振回路の出力は同じ波形が得られる。しかし同時に測定しないので測定環境の変化や測定誤差などの違いが発生する可能性があった。
【００５５】
本発明において、複数の評価用発振回路が同じ電気特性を持つように設計されていても、製造工程による基板上位置依存のばらつきがある場合、結合された評価用発振回路の出力波形をフーリエ変換したパターンには出力波形の周期性による周波数部分に複数の極大値が得られる。または複数の極大値が重なり、周波数軸方向に広がったパターンが得られる。
【００５６】
従来、基板上の位置によって半導体素子の特性やパターンの加工にばらつきがないことを確認するためには、測定用端子９００を１つずつ測定して同じ発振周波数であることを確認する必要があったが、本発明によって測定用端子１００を測定してフーリエ変換すれば、フーリエ変換の極大が設計された発振周波数の位置に１つ現れていることを確認するだけで、容易に複数の評価用発振回路１０１の発振周波数が同じであることが確認することが出来る。そして、基板上の位置によって半導体素子の特性やパターンの加工にばらつきがないことを確認することが出来る。
【００５７】
本発明において評価用発振回路を構成する半導体素子や配線の形成は、表示装置や論理回路装置などの半導体装置の半導体素子や配線と同時に形成される。また評価用発振回路は基板上に分散して配置される。そのため本発明において接続された評価用発振回路の各評価用発振回路の発振周波数が大きくばらついていれば、同時に同一基板上に一体形成された、表示装置や論理回路装置などの半導体装置を構成する半導体素子の電気特性や配線の寄生容量や寄生抵抗などのばらつきも大きいことが推測される。あらかじめ表示装置や論理回路装置などの半導体装置に許容されるばらつきを求めておけば本発明の結合された評価用発振回路を測定することで不良を分別することが出来る。
【００５８】
また従来、測定用端子９００を１つずつ測定して発振周波数を求める場合、測定器のばらつきや読み取り誤差によって精度が悪くなる可能性があった。本発明においては測定用端子１００によって同時に複数の評価用発振回路１０１の発振周波数を得るので、従来の精度より高い精度で複数の評価用発振回路１０１の発振周波数を比較することが出来る。
【００５９】
従来は評価用発振回路を１つずつ測定することに時間がかかって手間だったうえ、別々に測定することによる誤差が入る要因があったが、本発明は複数の評価用発振回路を同時に測定出来るという効果がある。
【００６０】
本発明において複数の評価用発振回路はそれぞれの評価用発振回路を構成する半導体素子の電気的特性が異なっていても良い。
【００６１】
（実施の形態２）
本実施の形態では、本発明の別の形態を示す構成図を説明する。図２において、それぞれの評価用発振回路２０１は出力信号線を抵抗や容量などの素子２０２を介して測定用端子２００に接続することを特徴とする。評価用発振回路２０１は評価用発振回路１０１と同じ回路を示す。
【００６２】
図２において、評価用発振回路２０１の出力ノードの電位を直接変化させる出力バッファはＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｄｕｃｔｏｒ）のインバータ素子で構成される場合がある。複数のＣＭＯＳのインバータ素子の出力ノードを直接接続すると、出力ノードを接続されたインバータ素子に、出力ノードを接続していない場合より大きな電流が流れる。直接接続するとは寄生抵抗ではない抵抗や容量などの素子を介さずに接続することを示す。
【００６３】
抵抗や容量などの素子２０２は、出力ノードを接続されたインバータ素子に流れる電流が起こす電源の電圧降下が十分小さくなるために、各評価用発振回路２０１を分離することができる。そのため抵抗や容量などの素子２０２は電源の電圧降下が十分小さくなるように設計されるとよい。
【００６４】
抵抗や容量などの素子２０２を使用しない実施の形態１において、評価用発振回路１０１を構成する出力バッファは電源の電圧降下が十分小さくなるように設計される必要がある。そこで、本実施の形態のように抵抗や容量などの素子を介して評価用発振回路と測定用端子を接続することによって、このような設計上の制約をなくすことができうる。
【００６５】
本発明において複数の評価用発振回路はそれぞれの評価用発振回路を構成する半導体素子の電気的特性が異なっていても良い。
【００６６】
（実施の形態３）
本実施の形態では上記実施の形態１および実施の形態２で示した検査を行うための素子基板について説明する。
【００６７】
図１５（Ａ）は本発明に関わる半導体装置が形成される素子基板の上面図である。図１５においてガラスなどの基板１５００の上に画素部１５０３及び駆動回路部１５０４を有する表示装置１５０１が形成されている。本発明の評価用発振回路１５０２は、表示装置１５０１の周辺に１つまたは複数配置される。または表示装置１５０１の内部に空いた場所があれば内部に配置されても良い。
【００６８】
評価用発振回路１５０２は、リングオシレータ等の発振回路１５１１と、それらをつなぐ共通配線１５１２と、共通配線に接続された測定用端子１５１０を有する。そして測定用端子１５１０にプローブを当てることで、本発明の検査を行うことができる。
【００６９】
評価用発振回路１５０２は可能な限り基板１５００の広い範囲に分散して複数配置することが望ましい。評価用発振回路１５０２が表示装置１５０１の周辺に複数分散して配置されることによって、評価用発振回路１５０２が１つのみである場合や１ヶ所に集中して配置される場合より正確に表示装置１５０１の半導体素子の電気的特性を推測することができるからである。
【００７０】
評価用発振回路１５０２が表示装置１５０１の内部に配置されると、評価用発振回路１５０２によって、周辺にのみ配置する場合と比較して、正確に表示装置１５０１の半導体素子の電気的特性を推測できる。
【００７１】
本発明において評価用発振回路１５０２は回路として表示装置１５０１と独立して配置される。また評価用発振回路１５０２は、表示装置１５０１完成時に、切断されることがある。
【００７２】
図１５（Ａ）において１つの評価用発振回路１５０２は、複数の評価用発振回路が接続された評価用発振回路を示しているが、本発明は図１５（Ｂ）に示すように基板上に分散して配置されたそれぞれの評価用発振回路は、すべて１つの測定用端子に接続されていても良い。すべて１つの測定用端子に接続することによって１つの測定用端子にプローブを当てて電位変化を測定すれば基板上全体に分散されたそれぞれの評価用発振回路を同時に測定することができ、半導体素子の電気的特性などのばらつきの評価が短時間で容易に可能となる。
【００７３】
本発明の評価用発振回路を用いた検査方法は、評価を短時間で行うことができるため、量産性を高めることができる。
【実施例１】
【００７４】
本実施例では、評価用発振回路がリングオシレータで構成された回路図を示す。図３は図２の構成に相当する。図３においては２つのリングオシレータが抵抗素子３０２を介して接続されている。本発明において、評価用発振回路はリングオシレータに限るものではなく、ＰＬＬ、ＶＣＯ、ＬＣ発振回路でも良いが本実施例ではリングオシレータの場合で説明する。また本発明において評価用発振回路の数は２つ以上であればよいが、本実施例ではリングオシレータが２つの場合で説明する。
【００７５】
図３において、リングオシレータ３０４は１１個のインバータ素子で構成され、出力バッファ３０１としてインバータ素子を持っている。但しリングオシレータを構成するインバータ素子の数は１１個に限るものではない。リングオシレータは奇数個のインバータ素子で構成される。ただし寄生容量など配線に寄生する電気特性とインバータを構成する半導体素子の電気特性によってはリングオシレータを構成するインバータが少ないとリングオシレータが発振しない場合がある。そのため、複数のインバータで構成する。
【００７６】
図３の構成で出力バッファ３０１を省略した場合、リングオシレータは他方のリングオシレータの影響を受けて発振周波数が変化する。図３の構成で出力バッファ３０１を省略した場合、一方のリングオシレータの出力が他方のリングオシレータに入力されるため２つのリングオシレータは同じ周期で同じ位相の発振を起こす。本発明においては複数の評価用発振回路の発振周波数のばらつきを測定することが目的であり、複数の評価用発振回路が影響しあって同じ発振になることは望ましくない。そのため図３の構成では出力バッファ３０１を設ける。出力バッファ３０１は複数のインバータ素子で構成されても良いし、オペアンプで構成されても良い。
【００７７】
一般に測定用針は測定対象の電位に影響を与えないように容量結合によって測定を行う。そのため、抵抗素子３０２の抵抗値は測定用針の容量と寄生容量と寄生抵抗を考慮して、発振周波数が十分測定できるように抵抗値が大き過ぎないことが望ましい。
【００７８】
一方、抵抗素子３０２の抵抗値が小さく、２つの評価用発振回路の出力が一致しない場合は、図３の構成では出力バッファ３０１に大きな電流が流れる。そのため抵抗素子３０２の抵抗値は小さ過ぎず、ある程度の抵抗値を有することが望ましい。
【００７９】
評価を容易にするため回路図には明示されていない電源配線とグランド配線は評価用発振回路の発振周波数に与える影響が少ないことが望ましい。電源配線とグランド配線が評価用発振回路の発振周波数に与える影響を少なくするため、電源配線とグランド配線は、変動が少なく、発振周期より早く電位を回復できるよう十分に電源を供給するように設計にされる。電源配線とグランド配線は十分に電源を供給するために配線の道のりを短くしたり、幅を太くしたり、抵抗の低い材料を用いて抵抗が低くなるように設計する。また電源配線とグランド配線に発生する電源変動の高周波成分を逃がすための容量素子を形成する。
【００８０】
図３の構成で出力バッファ３０１の電流能力や電源供給能力が十分考慮されていれば寄生抵抗ではない抵抗素子３０２を省略することは可能である。
【００８１】
図４は、図３の配線（以下、ノードと記載する）３０３の電位変化を測定した波形を示す。容易に位相や周波数を変更できる計算結果によって説明する。実際にはノード３０３に相当する測定用端子にプローブを当てて電位変化を測定する。図４は、図３の２つのリングオシレータ３０４が異なる周波数の発振をする場合の波形を示す。同じ周波数で発振するように設計された評価用発振回路が半導体素子や配線の形成の工程において基板上で半導体素子の特性や加工がばらついたために異なる周波数で発振した場合を表す。図４において横軸は時間、縦軸はノード３０３の電位を示す。２つのリングオシレータ３０４の異なる周波数の出力がうなりの現象を起こしている。
【００８２】
図５に図４の波形をフーリエ変換した図を示す。フーリエ変換することによって発振周波数を読み取りやすくなる。横軸は周波数を示す。２つの極大５００がそれぞれ２つのリングオシレータ３０４の異なる発振周波数を表す。２つの極大５００以外の極大はリングオシレータ３０４の出力波形が正弦波でないことによる周波数成分を表す。
【００８３】
図６は、図３のノード３０３の電位変化を測定した波形を示す。図６は、図３の２つのリングオシレータ３０４が同じ位相で同じ周波数の発振をする場合の波形を示す。同じ周波数で発振するように設計された評価用発振回路が半導体素子や配線の形成の工程において基板上で半導体素子の特性や加工がばらつかずに同じ周波数で発振した場合を表す。また図３のリングオシレータは発振の位相を制御できない構成なので偶然同じ位相になった場合を表す。図６において横軸は時間、縦軸はノード３０３の電位を示す。
【００８４】
図７に図６の波形をフーリエ変換した図を示す。図６はフーリエ変換しなくても発振周波数を得ることが出来るが、図５と比較するためにフーリエ変換する。フーリエ変換することによって発振周波数を読み取りやすくなる。横軸は周波数を示す。極大７００が２つのリングオシレータ３０４の発振周波数を表す。極大７０１はリングオシレータ３０４の出力が正弦波でないことに起因する極大７００の３倍の周波数を表す。
【００８５】
図３の２つのリングオシレータの形状が同じ、または同じ発振周波数を持つべき構造で、基板上の異なる位置にレイアウトされている場合で、図７のように個々のリングオシレータの発振周波数付近に１つの極大を持つフーリエ変換結果が得られた場合、２つのリングオシレータの基板位置依存によるばらつきは十分小さいことがわかる。
【００８６】
図３の２つのリングオシレータ３０４が異なる位相で同じ周波数の発振をする場合、ノード３０３の電位変化は２つのリングオシレータの出力がお互いに打ち消しあう期間が生じる。逆位相で発振する場合、フーリエ変換を行うために十分な振幅が得られない。実際には２つのリングオシレータの位相がフーリエ変換を行うために十分な振幅が得られない程度の逆位相になる確率は小さく、３つ以上のリングオシレータの場合はフーリエ変換を行うために十分な振幅が得られない程度に打ち消しあう確率は２つのリングオシレータの場合よりずっと小さくなる。
【００８７】
２つのリングオシレータ同じ周波数で逆位相の発振を起こすことを防ぐためには、２つのリングオシレータの発振を同期させるための回路を追加した構成にすれば良い。図８では２つのリングオシレータの発振を同期させるためにリングオシレータ３０４を構成する１１個のインバータの１つをＮＡＮＤ８０１に置き換えた。図８ではノード８００をグランド電位から電源電位に上げると発振が始まるので２つのリングオシレータの発振は同期する。図８において、ノード８０２の電位変化を測定すれば図６のように打ち消しあいの少ない波形が得られる。
【００８８】
２つのリングオシレータの発振を同期させるための回路はＮＡＮＤに限らない。２つのリングオシレータの発振を同期させるための回路はＮＯＲでもよいし、クロックトインバータでもよい。リングオシレータ３０４を構成する１１個のインバータのどの１つをＮＡＮＤ８０１に置き換えてもＮＡＮＤ８０１は２つのリングオシレータの発振を同期させる。
【実施例２】
【００８９】
本実施例では、本発明の評価方法を用いた半導体装置の作製工程について説明する。
【００９０】
絶縁基板上には下地膜が設けられている。下地膜を介して薄膜トランジスタが設けられている。薄膜トランジスタは、半導体装置の画素部、又は駆動回路部の素子として用いることができる。各薄膜トランジスタは、島状に形成された半導体膜、ゲート絶縁膜を介して設けられたゲート電極を有する。好ましくは、ゲート電極側面に絶縁物（所謂サイドウォール）を設けるとよい。サイドウォールによって、短チャネル効果を防止することができるからである。半導体膜は、膜厚が０．２μｍ以下、代表的には４０ｎｍから１７０ｎｍ、好ましくは５０ｎｍから１５０ｎｍとなるように形成する。さらに、半導体膜を覆う絶縁膜、半導体膜に形成された不純物領域に接続する電極を有する。なお電極は不純物領域と接続するため、ゲート絶縁膜等の絶縁膜にコンタクトホールを形成し、当該コンタクトホールに導電膜を形成し、当該導電膜を加工して形成することができる。
【００９１】
半導体膜は非晶質シリコン、多結晶シリコンを用いることができる。多結晶シリコンを用いる場合、まず非晶質シリコンを形成し、熱処理、又はレーザ照射を行って多結晶シリコンとすることができる。このとき、ニッケルを代表とする金属元素を用いて熱処理、又はレーザ照射を行うことにより、結晶化温度を低減することができる。レーザ照射には、連続発振、又はパルス発振のレーザ照射装置を用いることができる。また、熱処理を伴った結晶化法と、連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するレーザビームを照射する結晶化法とを組み合わせても良い。連続発振レーザ又は１０ＭＨｚ以上の周波数で発振するレーザビームを照射することで、結晶化された半導体膜の表面を平坦なものとすることができる。それにより、ゲート絶縁膜を薄膜化することも可能であり、また、ゲート絶縁膜の耐圧を向上させることに寄与することができる。
【００９２】
また、半導体膜に対し、連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するレーザビームを照射しながら一方向に走査して結晶化させて得られた半導体膜は、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、以下に示すゲート絶縁膜を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高いトランジスタ（ＴＦＴ）を得ることができる。
【００９３】
本発明の半導体装置において、ゲート絶縁膜等を代表とする絶縁膜は、高密度プラズマ処理を用いて作製することができる。高密度プラズマ処理とは、プラズマ密度が１×１０１１ｃｍ−３以上、好ましくは１×１０１１ｃｍ−３から９×１０１５ｃｍ−３以下であり、マイクロ波（例えば周波数２．４５ＧＨｚ）といった高周波を用いたプラズマ処理である。このような条件でプラズマを発生させると、低電子温度が０．２ｅＶから２ｅＶとなる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、プラズマダメージが少なく欠陥が少ない膜を形成することができる。このようなプラズマ処理を可能とする成膜室に、被形成体、ゲート絶縁膜を形成する場合であれば島状に加工された半導体膜が形成された基板を配置する。そして、プラズマ発生用の電極、所謂アンテナと被形成体との距離を２０ｍｍから８０ｍｍ、好ましくは２０ｍｍから６０ｍｍとして成膜処理を行う。このような高密度プラズマ処理は、低温プロセス（基板温度４００℃以下）の実現が可能となる。そのため、耐熱性の低いプラスチック基板上に成膜することができる。
【００９４】
このような絶縁膜の成膜雰囲気は窒素雰囲気、又は酸素雰囲気とすることができる。窒素雰囲気とは、代表的には、窒素と希ガスとの混合雰囲気、又は窒素と水素と希ガスとの混合雰囲気である。希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。また酸素雰囲気とは、代表的には、酸素と希ガスとの混合雰囲気、酸素と水素と希ガスとの混合雰囲気、又は一酸化二窒素と希ガスとの混合雰囲気である。希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。
【００９５】
このように形成された絶縁膜は、他の被膜に与えるダメージが少なく、緻密なものとなる。また高密度プラズマ処理により形成された絶縁膜は、当該絶縁膜と接触する界面状態を改善することができる。例えば高密度プラズマ処理を用いてゲート絶縁膜を形成すると、半導体膜との界面状態を改善することができる。その結果、薄膜トランジスタの電気特性を向上させることができる。また高密度プラズマ処理により形成された絶縁膜は、安定した特性を持つ。
【００９６】
絶縁膜の作製に高密度プラズマ処理を用いる場合を説明したが、半導体膜に高密度プラズマ処理を施してもよい。高密度プラズマ処理によって、半導体膜表面の改質を行うことができる。その結果、界面状態を改善でき、強いては薄膜トランジスタの電気特性を向上させることができる。また高密度プラズマ処理により形成された薄膜トランジスタは、安定した電気特性を持つ。
【００９７】
薄膜トランジスタから構成される表示装置などの半導体装置と、表示装置などの半導体装置と同時に同一基板上に一体形成される本発明の評価用発振回路は、例えば半導体膜やゲート絶縁膜を高密度プラズマ処理で作成した後、ゲート電極や、半導体膜に接続する配線を形成して、製造される。
【００９８】
本発明の評価用発振回路は従来の単独の評価用発振回路の測定と同様に、配線によって回路が形成されて以降、プローブを当てて測定することが出来る。配線層は１層に限らず、最初の１層目の配線で発振回路が形成された後、多層化する毎に測定用端子を表面に出してプローブで測定すれば各配線層形成工程による影響を評価することも出来る。従来の発振回路の測定でも可能だが、ばらつきへの影響を評価ために複数の評価用発振回路を評価するには、本発明によれば従来の方法より容易に評価できる。
【００９９】
高密度プラズマ処理により形成された絶縁膜や半導体膜から構成される薄膜トランジスタの評価のためには、より精度の高い評価方法が必要である。本発明によれば、基板上の複数の評価用発振回路を同時に測定することができるので測定誤差の少ない測定することが可能となり、安定した表示装置や論理回路装置などの半導体装置を提供できる。
【実施例３】
【０１００】
本実施例では、本発明の評価方法を用いた半導体装置のレイアウトについて説明する。
【０１０１】
本発明の薄膜トランジスタにおいて、半導体層を形成するためのフォトマスクは、パターンを備えている。このフォトマスクのパターンはコーナー部の角において一辺が１０μｍ以下の長さの直角三角形を削除し、丸みを帯びている。このマスクパターンの形状は、図１０に示すように半導体層１０００のパターン形状として転写することができる。また半導体層への転写のとき、半導体層の角部は、フォトマスクパターンの角部よりさらに丸みを帯びるように転写されることがある。すなわち、半導体層のパターンの角部には、フォトマスクのパターンよりもさらにパターン形状をなめらかにした丸みが設けられてもよい。なお図１０において、後に形成されるゲート電極や配線を点線で示す。
【０１０２】
次に、角部に丸みが設けられるように加工された半導体層上には、ゲート絶縁膜が形成される。そして、半導体層と一部が重なるようにゲート電極、及び同時にゲート配線が形成される。ゲート電極又はゲート配線は、金属層や半導体層を成膜し、フォトリソグラフィー技術によって形成することができる。
【０１０３】
このゲート電極又はゲート配線を形成するためのフォトマスクは、パターンを備えている。このフォトマスクのパターンは、配線の線幅の１／２以下で、線幅の１／５以上の長さに角部を削除している。このマスクパターンの形状は、図１１に示すように、ゲート電極又はゲート配線１１００のパターン形状として転写することができる。またゲート電極又はゲート配線への転写のときに、ゲート電極又はゲート配線のコーナー部の角部がさらに丸みを帯びるように転写されることがある。すなわちゲート電極又はゲート配線の角部には、フォトマスクのパターンよりもさらにパターン形状をなめらかにした丸めが設けられていてもよい。このようなフォトマスクを用いて形成されたゲート電極又はゲート配線の角部には、線幅の１／２以下で、１／５以上に角部に丸みをおびさせることができる。
なお図１１において、後に形成される配線を点線で示す。
【０１０４】
このようなゲート電極又はゲート配線は、レイアウトの制約上、矩形に折れ曲がる。そのため、ゲート電極又はゲート配線の丸みを帯びた角部には凸部（外側の辺）と凹部（内側の辺）が設けられる。この丸みを帯びた外側ではプラズマによるドライエッチの際、異常放電による微粉の発生を抑えることができる。また丸みを帯びた内側では、洗浄のときに、基板に微粉が付着していても、洗浄液を配線パターンのコーナー部に滞留させずに洗い流すことができる。その結果、歩留まり向上が甚だしく期待できるという効果を有する。
【０１０５】
次に、ゲート電極又はゲート配線上には、絶縁層を形成する。絶縁層は単層または複数の絶縁膜からなる。
【０１０６】
そして絶縁層の所定の位置に開口を形成し、当該開口に配線を形成する。この開口は、下層に位置する半導体層又はゲート配線層と、配線との間の電気的な接続をとるために設けられる。配線は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。
【０１０７】
配線によって、ある特定の素子間を連結することができる。この配線は、特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上、矩形に折れ曲がる（以下、屈曲部という）。また配線は、開口部やその他の領域において配線幅が変化することがある。例えば開口部では、開口が配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。また、配線は回路のレイアウト上、容量部の一方の電極を兼ねるため、配線幅を大きくとることがある。
【０１０８】
この場合において、フォトマスクのパターンの矩形に折れ曲がる屈曲部において、形成される直角三角形の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の長さに角部を削除する。そして、図１２に示すように、配線のパターン１２００にも同様な丸みを帯びさせる。即ち、上面からみたコーナー部における配線の外周は曲線を形成するようにする。具体的には、コーナー部の外周縁に丸みを帯びさせるため、コーナー部を挟む互いに垂直  な２つの第１直線と、これら２つの第１直線と約４５度の角度をなす一つの第２直線と、で形成される直角  ２等辺三角形の部分に相当する配線の一部を除去する。除去すると新たに２つの鈍  角の部分が配線に形成されるが、マスク設計や、エッチング条件を適宜設定することにより、各鈍角部分に第１直線と第２直線との両方に接する曲線が形成されるように配線をエッチングすることが好ましい。なお、前記直角２等辺三角形の互いに等しい２辺の長さは、配線幅の１／５以上１／２以下とする。またコーナー部の内周についても、コーナー部の外周に沿って内周が丸みを帯びるよう形成する。
このような丸みを帯びた配線形状は、その屈曲部における内側はプラズマによるドライエッチングの際、異常放電による微粉の発生を抑えることができる。内側では、洗浄のときに、基板に微粉が付着していても、洗浄液を配線パターンのコーナー部に滞留させずに洗い流すことができ、結果として歩留まり向上が甚だしく期待できるという効果を有する。このことは、基板上に多数の平行配線がある場合に、付着した微粉を洗浄により除去しやすくなるという利点でもある。配線の角部が丸みを帯びることにより、電気的にも伝導させることが期待できる。
【０１０９】
図１２に示したレイアウトを有する回路において、屈曲部や配線幅が変化する部位の角部をなめらかにして、丸みを付けることにより、プラズマによるドライエッチの際、異常放電による微粉の発生を抑え、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。すなわち、製造工程における塵や微粉の問題を解消することができる。また、配線の角部が丸みを帯びた構成をとることにより、電気的にも伝導させることが期待できる。特に多数の平行配線が設けられる駆動回路部等の配線において、ゴミを洗い流すことを可能とすることは、きわめて好都合である。
【０１１０】
なお本実施例では、半導体層、ゲート配線、配線の３つのレイアウトにおいて、角部又は屈曲部に丸みを帯びる形態を説明したが、これに限定されるものではない。すなわち、いずれか一の層において、角部又は屈曲部に丸みを帯びさせ、製造工程における塵や微粉等の問題を解消することができればよい。
【０１１１】
本実施例で説明した角部又は屈曲部に丸みを帯びる形態によれば、表示装置や論理回路装置などの半導体装置の歩留まりが向上し、電気的特性が向上する。歩留まり向上を評価するには基板上に分散して配置された多くの評価用発振回路を測定するのが有効であるが、従来の評価方法では測定に時間がかかっていた。本発明によれば多くの評価用発振回路であっても少ない測定回数で評価することが可能である。
【実施例４】
【０１１２】
本実施例では、本発明の評価方法を用いた半導体装置の作製工程について説明する。
【０１１３】
本発明の評価用発振回路や評価用発振回路と同時に形成される半導体装置はトランジスタを含んで構成されている。トランジスタは単結晶基板に形成されるＭＯＳトランジスタの他、薄膜トランジスタ（ＴＦＴ）で構成することもできる。図１３はこれらの回路を構成するトランジスタの断面構造を示す図である。図１３は、ｎチャネル型ＴＦＴ１３０１、ｎチャネル型ＴＦＴ１３０２、容量素子１３０４、抵抗素子１３０５、ｐチャネル型トランジスタ１３０３が示されている。各トランジスタは半導体層１４０５、絶縁層１４０８、ゲート電極１４０９を備えている。ゲート電極１４０９は、第１導電層１４０３と第２導電層１４０２の積層構造で形成されている。また、図１４（Ａ）〜（Ｅ）は、図１３で示すトランジスタ、容量素子、抵抗素子に対応する上面図であり合わせて参照することができる。
【０１１４】
図１３において、ｎチャネル型ＴＦＴ１３０１は、チャネル長方向（キャリアの流れる方向）において、ゲート電極の両側に低濃度ドレイン（ＬＤＤ）とも呼ばれ、配線１４０４とコンタクトを形成するソース及びドレイン領域を形成する不純物領域１４０６の不純物濃度よりも低濃度にドープされた不純物領域１４０７が半導体層１４０５に形成されている。不純物領域１４０６と不純物領域１４０７には、ｎチャネル型ＴＦＴ１３０１を構成する場合、ｎ型を付与する不純物としてリンなどが添加されている。ＬＤＤはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。
【０１１５】
図１４（Ａ）で示すように、ｎチャネル型ＴＦＴ１３０１のゲート電極１４０９において、第１導電層１４０３は、第２導電層１４０２の両側に広がって形成されている。この場合において、第１導電層１４０３の膜厚は、第２導電層の膜厚よりも薄く形成されている。第１導電層１４０３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域１４０７はゲート電極１４０９の第１導電層１４０３と重なるように形成されている。すなわち、ゲート電極１４０９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極１４０９において、第２導電層１４０２をマスクとして、第１導電層１４０３を通して一導電型の不純物を添加することにより、自己整合的に不純物領域１４０７を形成している。すなわち、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成している。
【０１１６】
両側にＬＤＤ有するトランジスタは、整流用のＴＦＴや、論理回路に用いられるトランスミッションゲート（アナログスイッチとも呼ぶ）を構成するトランジスタに適用され、半導体装置を構成する。これらのＴＦＴは、ソースおよびドレイン電極に正負両方の電圧が印加されるため、ゲート電極の両側にＬＤＤを設けることが好ましい。
【０１１７】
図１３において、ｎチャネル型ＴＦＴ１３０２は、ゲート電極の片側に不純物領域１４０６の不純物濃度よりも低濃度にドープされた不純物領域１４０７が半導体層１４０５に形成されている。図１４（Ｂ）で示すように、ｎチャネル型ＴＦＴ１３０２のゲート電極１４０９において、第１導電層１４０３は、第２導電層１４０２の片側に広がって形成されている。この場合も同様に、第２導電層１４０２をマスクとして、第１導電層１４０３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤを形成することができる。
【０１１８】
片側にＬＤＤを有するトランジスタは、ソース及びドレイン電極間に正電圧のみ、もしくは負電圧のみが印加されるトランジスタに適用すればよい。具体的には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成するトランジスタに適用すればよい。
【０１１９】
図１３において、容量素子１３０４は、第１導電層１４０３と半導体層１４０５とで絶縁層１４０８を挟んで形成されている。容量素子１３０４を形成する半導体層１４０５には、不純物領域１４１０と不純物領域１４１１を備えている。不純物領域１４１１は、半導体層１４０５において第１導電層１４０３と重なる位置に形成される。また、不純物領域１４１０は配線１４０４とコンタクトを形成する。不純物領域１４１１は、第１導電層１４０３を通して一導電型の不純物を添加することができるので、不純物領域１４１０と不純物領域１４１１に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子１３０４において、半導体層１４０５は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第１導電層１４０３は、図１４（Ｃ）に示すように、第２導電層１４０２を補助的な電極として利用することにより、電極として十分に機能させることができる。このように、第１導電層１４０３と第２導電層１４０２を組み合わせた複合的な電極構造とすることにより、容量素子１３０４を自己整合的に形成することができる。
【０１２０】
容量素子は、電源回路が有する保持容量、あるいは共振回路が有する共振容量として用いられる。特に、共振容量は、容量素子の２端子間に正負両方の電圧が印加されるため、２端子間の電圧の正負によらず容量として機能することが必要である。
【０１２１】
図１３において、抵抗素子１３０５は、第１導電層１４０３によって形成されている。第１導電層１４０３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。
【０１２２】
抵抗素子は、変調回路が有する抵抗負荷として用いられる。また、ＶＣＯなどで電流を制御する場合の負荷としても用いられる場合がある。抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すればよい。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、金属層は、膜厚、膜質で抵抗値が決定するため、ばらつきが小さく好ましい。
【０１２３】
図１３において、ｐチャネル型トランジスタ１３０３は、半導体層１４０５に不純物領域１４１２を備えている。この不純物領域１４１２は、配線１４０４とコンタクトを形成するソース及びドレイン領域を形成する。ゲート電極１４０９の構成は第１導電層１４０３と第２導電層１４０２が重畳した構成となっている。ｐチャネル型トランジスタ１３０３はＬＤＤを設けないシングルドレイン構造のトランジスタである。ｐチャネル型トランジスタ１３０３を形成する場合、不純物領域１４１２にはｐ型を付与する不純物として硼素などが添加される。一方、不純物領域１４１２にリンを添加すればシングルドレイン構造のｎチャネル型トランジスタとすることもできる。
【０１２４】
半導体層１４０５及びゲート絶縁層１４０８の一方若しくは双方に対してマイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０１１〜１０１３／ｃｍ３程度である高密度プラズマ処理によって酸化又は窒化処理しても良い。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、半導体層１４０５とゲート絶縁層１４０８の界面の欠陥準位を低減することができる。また、ゲート絶縁層１４０８に対してこの処理を行うことにより、この絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑えＴＦＴのしきい値電圧の変動を抑えることができる。
【０１２５】
また、トランジスタを３Ｖ以下の電圧で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁層１４０８として適用することができる。また、トランジスタの駆動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層１４０５の表面に形成した絶縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わせてゲート絶縁層１４０８を形成することができる。また、同様にこの絶縁層は、容量素子１３０４の誘電体層としても利用することができる。この場合、このプラズマ処理で形成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜であるので、大きな電荷容量を持つ容量素子を形成することができる。
【０１２６】
図１３及び図１４を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。
【０１２７】
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることにより、第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。図１４（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形成することができる。このような領域は、半導体層上において有効であるが、それ以外の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク若しくはレチクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密度を実質的に高めることができる。
【０１２８】
図１３及び図１４の場合には、第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第１導電層としてＴａＮを用い、第２導電層としてタングステン膜を用いることができる。
【０１２９】
また第１導電層は、第２導電層を用いてゲート配線を形成する場合、それらの両端を揃えるように形成してもよい。その結果、微細なゲート配線を形成することができる。またゲート電極とオーバーラップするＬＤＤを自己整合的に形成する必要もないからである。
【０１３０】
本実施例では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を、同じ工程によって作り分けることができることを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。
【０１３１】
本実施例の膜厚の異なる導電層を組み合わせることにより形成されたＬＤＤは、膜厚のばらつきがあればドープ濃度がばらつく。ドープ濃度がばらつけばＴＦＴの電気的特性がばらつく。ＴＦＴの電気的特性がばらつけば表示装置や論理回路装置などの半導体装置の電気的特性がばらつく。半導体装置の電気的特性にばらつきがあると生産性を低下させるので、ばらつきが問題にならないことを確認する必要がある。半導体装置と同時に膜厚の異なる導電層を組み合わせることにより形成されたＴＦＴで形成される本発明の評価用発振回路に用いれば容易にばらつきが小さいことを確認することができ、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。
【実施例５】
【０１３２】
本実施例では、複数の評価用発振回路はそれぞれの評価用発振回路を構成する半導体素子の電気的特性が異なる実施例を示す。
【０１３３】
表示装置において画素を構成する半導体素子と、画素の動作を制御するドライバを構成する半導体素子は、ゲート絶縁膜と厚さを変えたり、ドープ濃度を変えたり、チャネル長を変えたりして異なる電気的特性を持つ場合がある。
【０１３４】
またドライバを構成する複数の半導体素子は要求される電流によって半導体素子のチャネル幅（チャネル長に垂直な方向）は同じではない。
【０１３５】
本実施例では、画素を構成する半導体素子からなる２つの評価用発振回路と、ドライバを構成する半導体素子からなる２つの評価用発振回路の、２種類合わせて４つの出力を１つの測定用端子に接続して本発明の評価用発振回路を構成する場合で説明する。画素を構成する半導体素子からなる評価用発振回路とドライバを構成する半導体素子からなる２種類の評価用発振回路はそれぞれ２つに限るものではない。ばらつきを評価することが目的ならば２種類の評価用発振回路はそれぞれ２つ以上であればよく、発振周波数を求めるだけならばそれぞれ１つでも良い。２種類の評価用発振回路は画素を構成する半導体素子とドライバを構成する半導体素子に限定するものではなく異なる電気的特性であることの例である。
【０１３６】
本実施例の構成において電気的特性のばらつきがなければ、測定用端子にプローブを当てて測定しフーリエ変換すると、画素を構成する半導体素子による評価用発振回路の発振周波数とドライバを構成する半導体素子による評価用発振回路の発振周波数の２つの発振周波数を得ることが出来る。
【０１３７】
本実施例の構成において画素を構成する半導体素子からなる２つの評価用発振回路が異なる発振周波数を持ち、ドライバを構成する半導体素子からなる２つの評価用発振回路が異なる発振周波数を持つ場合、測定用端子にプローブを当てて測定しフーリエ変換すると、４つの発振周波数を得ることが出来る。逆に本実施例の構成において４つの発振周波数を得た場合はそれぞれの評価用発振回路を構成する配線を含む半導体素子にばらつきがあることが分かる。
【０１３８】
本実施例で示したように、複数の評価用発振回路はそれぞれの評価用発振回路を構成する半導体素子の電気的特性が異なっていても、本発明は適用できる。
【図面の簡単な説明】
【０１３９】
【図１】本発明の構成を示した図である
【図２】本発明の別の形態を示す構成図である
【図３】本発明の実施の形態を示す回路図である
【図４】複数の発振回路が異なる周波数で発振している場合に測定される、図３のノード３０３の電位変化の波形を示す図である
【図５】図４に示す波形をフーリエ変換した図である
【図６】複数の発振回路が同じ周波数で発振している場合に測定される、図３のノード３０３の電位変化の波形を示す図である
【図７】図６に示す波形をフーリエ変換した図である
【図８】図３に示すリングオシレータを同期させる構造に変更した回路図である
【図９】従来の評価用発振回路の構成を示した図である
【図１０】本発明の半導体装置の半導体層のレイアウトである
【図１１】本発明の半導体装置のゲート電極又はゲート配線層のレイアウトである
【図１２】本発明の半導体装置の配線層のレイアウトである
【図１３】トランジスタの断面構造を示す図である
【図１４】トランジスタの上面を示す図である
【図１５】本発明に関わる半導体装置の図
【符号の説明】
【０１４０】
１００    測定用端子
１０１    評価用発振回路
１０２    配線
２００    測定用端子
２０１    評価用発振回路
２０２    素子
３０１    出力バッファ
３０２    抵抗素子
３０３    ノード
３０４    リングオシレータ
５００    極大
７００    極大
７０１    極大
８００    ノード
８０１    ＮＡＮＤ
８０２    ノード
９００    測定用端子
９０１    評価用発振回路
９０２    配線
１０００    半導体層
１１００    ゲート配線
１２００    パターン
１３０１    ｎチャネル型ＴＦＴ
１３０２    ｎチャネル型ＴＦＴ
１３０３    ｐチャネル型トランジスタ
１３０４    容量素子
１３０５    抵抗素子
１４０２    導電層
１４０３    導電層
１４０４    配線
１４０５    半導体層
１４０６    不純物領域
１４０７    不純物領域
１４０８    絶縁層
１４０９    ゲート電極
１４１０    不純物領域
１４１１    不純物領域
１４１２    不純物領域
１５００    基板
１５０１    表示装置
１５０２    評価用発振回路
１５１０    測定用端子
１５１１    発振回路
１５１２    共通配線
【図１】
0005147196.tif 000002
【図２】
0005147196.tif 000003
【図３】
0005147196.tif 000004
【図４】
0005147196.tif 000005
【図５】
0005147196.tif 000006
【図６】
0005147196.tif 000007
【図７】
0005147196.tif 000008
【図８】
0005147196.tif 000009
【図９】
0005147196.tif 000010
【図１０】
0005147196.tif 000011
【図１１】
0005147196.tif 000012
【図１２】
0005147196.tif 000013
【図１３】
0005147196.tif 000014
【図１４】
0005147196.tif 000015
【図１５】
0005147196.tif 000016