(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型の半導体層と、前記半導体基板上に形成された第１の回路と、接地電圧が印加される第１の接地パッドと、前記第１の接地パッドから前記第１の回路の方向へ延びて、前記第１の回路に接地電圧を供給する第１の接地線と、前記第１の回路に第１の電源電圧を供給する第１の電源線と、
前記半導体層の表面から前記半導体基板中に到達する第１導電型の第１の分離層によって分離された第２導電型の第１の島領域と、
前記半導体基板上に形成された第２の回路と、接地電圧が印加される第２の接地パッドと、前記第２の接地パッドから前記第２の回路の方向へ延びて、前記第２の回路に接地電圧を供給する第２の接地線と、前記第２の回路に第２の電源電圧を供給する第２の電源線と、
前記半導体層の表面から前記半導体基板中に到達する第１導電型の第２の分離層によって分離された第２導電型の第２の島領域と、を備え、
前記第１の島領域は前記第１の電源線に接続されることにより前記第１の電源線と第１の接地線の間に第１の静電破壊保護ダイオードが挿入され、前記第２の島領域は前記第２の電源線に接続されることにより、前記第２の電源線と第２の接地線の間に第２の静電破壊保護ダイオードが挿入され、前記第１の分離層は前記第１の回路より第１の接地パッドに近接した位置で前記第１の接地線にコンタクトされていることを特徴とする半導体集積回路。
【請求項２】
前記第２の分離層は前記第２の回路より第２の接地パッドに近接した位置で前記第２の接地線にコンタクトされていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１の島領域は前記第１の回路より前記第１の接地パッドに近接して配置され、前記第２の島領域は前記第２の回路より前記第２の接地パッドに近接して配置されていることを特徴とする請求項１又は請求項２に記載の半導体集積回路。
【請求項４】
前記第１の島領域及び前記第２の島領域は、前記第１の接地パッドと前記第２の接地パッドの間に配置されていることを特徴とする請求項１又は請求項２に記載の半導体集積回路。
【請求項５】
前記第１の島領域の中に前記第１の静電破壊保護ダイオードと並列接続された第１の静電破壊保護素子が形成され、前記第２の島領域の中に前記第２の静電破壊保護ダイオードと並列接続された第２の静電破壊保護素子が形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記第１及び第２の静電破壊保護素子は、バイポーラトランジスタ又はＭＯＳトランジスタによって形成されたことを特徴とする請求項５に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、多電源の半導体集積回路の静電破壊防止技術に関する。
【背景技術】
【０００２】
半導体集積回路では、静電気，過電圧，周辺機器から放射される電磁ノイズ等のサージ電圧による破壊（静電破壊）を防止するために、静電破壊保護素子が設けられている。特に、電源線又は接地線にサージ電圧が印加された場合の対策として、電源線と接地線の間には静電破壊保護ダイオードが接続されていた。このような半導体集積回路は、特許文献１に記載されている。
【特許文献１】特開平７−０５８２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、近年、アナログ回路とデジタル回路を混載した半導体集積回路が開発されている。このような半導体集積回路においては、アナログ回路とデジタル回路の電源電圧が異なることが多い。このような多電源の半導体集積回路においても、アナログ回路とデジタル回路の電源線と接地線の間には、それぞれ静電破壊保護ダイオードが接続される。しかしながら、静電破壊保護ダイオードの配置によっては、アナログ回路とデジタル回路の間にノイズによる干渉（以下、ノイズ干渉という）が生じて、半導体集積回路が誤動作し、又は破壊するという問題がある。
【課題を解決するための手段】
【０００４】
そこで、本発明の半導体集積回路は、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型の半導体層と、前記半導体基板上に形成された第１の回路と、接地電圧が印加される第１の接地パッドと、前記第１の接地パッドから前記第１の回路の方向へ延びて、前記第１の回路に接地電圧を供給する第１の接地線と、前記第１の回路に第１の電源電圧を供給する第１の電源線と、前記半導体層の表面から前記半導体基板中に到達する第１導電型の第１の分離層によって分離された第２導電型の第１の島領域と、前記半導体基板上に形成された第２の回路と、接地電圧が印加される第２の接地パッドと、前記第２の接地パッドから前記第２の回路の方向へ延びて、前記第２の回路に接地電圧を供給する第２の接地線と、前記第２の回路に第２の電源電圧を供給する第２の電源線と、前記半導体層の表面から前記半導体基板中に到達する第１導電型の第２の分離層によって分離された第２導電型の第２の島領域と、を備え、前記第１の島領域は前記第１の電源線に接続されることにより前記第１の電源線と第１の接地線の間に第１の静電破壊保護ダイオードが挿入され、前記第２の島領域は前記第２の電源線に接続されることにより、前記第２の電源線と第２の接地線の間に第２の静電破壊ダイオードが挿入され、前記第１の分離層は前記第１の回路より第１の接地パッドに近接した位置で前記第１の接地線にコンタクトされていることを特徴とする。
【発明の効果】
【０００５】
本発明の半導体集積回路によれば、電源線又は接地線に印加されるサージ電圧による静電破壊を防止することができると共に、第１の回路（例えば、デジタル回路）と第２の回路（例えば、アナログ回路）の間のノイズ干渉を防止し、半導体集積回路が誤動作し、又は破壊することを防止することができる。
【発明を実施するための最良の形態】
【０００６】
［第１の実施形態］
次に、本発明の第１の実施形態に係る半導体集積回路について図面を参照しながら説明する。図１はこの半導体集積回路の等価回路図であり、半導体集積回路を形成している各要素の物理的な配置関係も同時に示している。
【０００７】
Ｐ−型の半導体基板１の上の全面にＮ−型の半導体層２が形成されている。半導体層２は例えば、エピタキシャル成長により形成することができる。そして、この半導体層２上にデジタル回路１００（本発明の第１の回路の一例）とアナログ回路２００（本発明の第２の回路の一例）が形成されている。
【０００８】
また、接地電圧が印加される第１の接地パッド１０１と、第１の接地パッド１０１からデジタル回路１００の方向へ延びて、デジタル回路１００に接地電圧を供給する第１の接地線１０２が設けられている。また、第１の電源電圧ＶＤＤが印加される第１の電源パッド１０３と、第１の電源パッド１０３からデジタル回路１００の方向へ延びて、デジタル回路１００に第１の電源電圧ＶＤＤを供給する第１の電源線１０４が設けられている。
【０００９】
また、接地電圧が印加される第２の接地パッド２０１と、第２の接地パッド２０１からアナログ回路２００の方向へ延びて、アナログ回路２００に接地電圧を供給する第２の接地線２０２が設けられている。また、第２の電源電圧ＶＣＣが印加される第２の電源パッド２０３と、第２の電源パッド２０３からアナログ回路２００の方向へ延びて、アナログ回路２００に第２の電源電圧ＶＣＣを供給する第２の電源線２０４が設けられている。
【００１０】
また、半導体層２の表面から半導体基板１の中に到達する、Ｐ＋型の第１の分離層ＳＰ１によって分離されたＮ型の第１の島領域１０５が設けられている。第１の島領域１０５は第１の電源線１０４に接続され、第１の分離層ＳＰ１は第１の接地線１０２に接続されることにより、第１の電源線１０４と第１の接地線１０２の間に第１の静電破壊保護ダイオードＤ１が挿入される。また、第１の島領域１０５の中には、第１の電源線１０４と第１の接地線１０２の間に接続された、ＮＰＮ型の第１の静電破壊保護バイポーラトランジスタＴ１が形成されている。そして、第１の分離層ＳＰ１は、デジタル回路１００より第１の接地パッド１０１に近接した位置Ｐ１で第１の接地線１０２にコンタクトされている。
【００１１】
同様に、半導体層２の表面から半導体基板１の中に到達する、Ｐ＋型の第２の分離層ＳＰ２によって分離されたＮ型の第２の島領域２０５が設けられている。第２の島領域２０５は第２の電源線２０４に接続され、第２の分離層ＳＰ２は第２の接地線２０２に接続されることにより、第２の電源線２０４と第２の接地線２０２の間に第２の静電破壊保護ダイオードＤ２が挿入される。また、第２の島領域２０５の中には、第２の電源線２０４と第２の接地線２０２の間に接続された、ＮＰＮ型の第２の静電破壊保護バイポーラトランジスタＴ２が形成されている。そして、第２の分離層ＳＰ２は、アナログ回路２００より第２の接地パッド２０１に近接した位置Ｐ２で第２の接地線２０２にコンタクトされている。また、第１の島領域１０５はデジタル回路１００より第１の接地パッド１０１に近接して配置され、第２の島領域２０５はアナログ回路２００より第２の接地パッド２０１に近接して配置されている。
【００１２】
以下、第１の島領域１０５の詳しい構成について、図２を参照して説明する。図２は、第１の島領域１０５の構成を示す図であり、図２（Ａ）はその平面図、図２（Ｂ）は図１（Ａ）のＸ−Ｘ線に沿った断面図である。尚、本実施形態においては、第２の島領域２０５も同様の構成を有している。
【００１３】
Ｐ型の半導体基板１の表面にはＮ−型の半導体層２が形成され、半導体層２と半導体基板１の境界には、半導体層２よりも高濃度であるＮ＋型の埋め込み層３が形成されている。半導体層２及び埋め込み層３は、半導体基板１にＮ型不純物（例えばリン）を高濃度に注入し、エピタキシャル成長させることで形成される。
【００１４】
半導体層２の表面には第１の静電破壊保護バイポーラトランジスタＴ１が形成されている。すなわち、半導体層２の所定領域にはＰ型不純物層４がベース領域として形成され、Ｐ型不純物層４の表面にはＮ＋型不純物層５がエミッタ領域として形成されている。
【００１５】
そして、半導体層２の表面には半導体層２よりも高濃度のＮ＋型不純物層６が形成され、半導体層２とＮ＋型不純物層６とでコレクタ領域が構成されている。また、半導体層２を被覆して絶縁膜７（例えば、熱酸化法やＣＶＤ法によるシリコン酸化膜）が形成されている。絶縁膜７の所定領域にはコンタクトホールが形成され、各コンタクトホールにはＰ型不純物層４と接続されたベース電極８、Ｎ＋型不純物層５と接続されたエミッタ電極９、Ｎ＋型不純物層６と接続されたコレクタ電極１０が形成されている。なお、ベース電極８とエミッタ電極９とは第１の接地線１０２に接続されており、コレクタ電極１０は第１の電源線１０４に接続されている。
【００１６】
また、半導体層２を複数の島領域に分離するためのＰ＋型の第１の分離層ＳＰ１が形成されている。第１の分離層ＳＰ１は、半導体層２の表面から深く延び、半導体基板１に到達している。すなわち、第１の分離層ＳＰ１は、Ｐ型不純物が添加された上分離層ＳＰ１ａと下分離層ＳＰ１ｂとが半導体層２内で一部同士が重畳して一体化した構成になっており、第１の静電破壊保護バイポーラトランジスタＴ１が形成された領域を取り囲むようにして環状に形成されている。
【００１７】
上分離層ＳＰ１ａは、半導体層２の上面からボロン（Ｂ）等のＰ型不純物を拡散させることにより形成される。一方、下分離層ＳＰ１ｂは、半導体層２の底部側からボロン（Ｂ）等のＰ型不純物を拡散させることにより形成される。第１の分離層ＳＰ１によって隣り合う素子は電気的に分離されるため、第１の静電破壊保護バイポーラトランジスタＴ１と隣り合うようにして半導体層２上には様々な素子（ＭＯＳトランジスタやキャパシタや別のバイポーラトランジスタ等）が形成される。
【００１８】
また、絶縁膜７の第１の分離層ＳＰ１に対応する位置にはコンタクトホールが形成され、このコンタクトホールを通して第１の接地線１０２が第１の分離層ＳＰ１にコンタクトされる。そのコンタクト位置は、前述のようにデジタル回路１００より第１の接地パッド１０１に近接した、第１の接地線１０２上の位置Ｐ１である。このコンタクトを設けることにより、第１の分離層ＳＰ１及び半導体基板１をアノードとし、第１の島領域１０５の半導体層２及びＮ＋型不純物層６をカソードとした、第１の静電破壊保護ダイオードＤ１が第１の電源線１０４と第１の接地線１０２の間に挿入される。
【００１９】
上述のように、第１の静電破壊保護ダイオードＤ１と第１の静電破壊保護バイポーラトランジスタＴ１を設けることで、第１の接地線１０２にサージ電圧が印加され、第１の接地線１０２の電圧が第１の電源線１０４の電圧に対して高くなったときに、第１の静電破壊保護ダイオードＤ１と第１の静電破壊保護バイポーラトランジスタＴ１がターンオンして、第１の接地線１０２から第１の電源線１０４に電流を流して、デジタル回路１００を静電破壊から保護する。特に、このとき第１の静電破壊保護ダイオードＤ１の接合面積が大きく、しかも順方向にオンするので保護効果が大きい。
【００２０】
また、第１の分離層ＳＰ１は、デジタル回路１００より第１の接地パッド１０１に近接した位置Ｐ１で第１の接地線１０２にコンタクトされ、第２の分離層ＳＰ２は、アナログ回路２００より第２の接地パッド２０１に近接した位置Ｐ２で第２の接地線２０２にコンタクトされていることから、デジタル回路１００とアナログ回路２００との相互的なノイズ干渉を防止することができる。すなわち、上述のようにコンタクトを形成した結果、第１の接地線１０２は第１の分離層ＳＰ１を介して半導体基板１に接続され、第２の接地線２０２は第２の分離層ＳＰ２を介して半導体基板１に接続される。そうすると、図１に示すように、第１の接地線１０２と第２の接地線２０２とは半導体基板１の寄生抵抗Ｒｓｕｂを通して電気的に接続されることになる。
【００２１】
しかしながら、第１の分離層ＳＰ１は、第１の接地パッド１０１に近接した位置Ｐ１で第１の接地線１０２にコンタクトされ、第２の分離層ＳＰ２は、第２の接地パッド２０１に近接した位置Ｐ２で第２の接地線２０２にコンタクトされていることから、第１の位置Ｐ１、第２の位置Ｐ２の電圧はいずれも接地電圧に近いため、ノイズの影響をほとんど受けない。例えば、デジタル回路１００が動作することでスイッチングノイズが第１の接地線１０２に生じても、第１の接地線１０２の位置Ｐ１ではそのスイッチングノイズはほとんど観測されない。このため、デジタル回路１００で発生したスイッチングノイズがアナログ回路２００の第２の接地線２０２に乗ることが防止される。
【００２２】
これに対して、図６に示すように、第１の島領域１０５をデジタル回路１００の近くに配置し、第２の島領域２０５をアナログ回路２００の近くに配置した場合には、第１の分離層ＳＰ１は、第１の接地パッド１０１から遠い位置Ｐ１’で第１の接地線１０２にコンタクトされ、第２の分離層ＳＰ２は、第２の接地パッド２０１から遠い位置Ｐ２’で第２の接地線２０２にコンタクトされている。そうすると、例えば、デジタル回路１００で発生したスイッチングノイズが、第１の接地線１０２から半導体基板１の寄生抵抗Ｒｓｕｂを通して第２の接地線２０２に伝播し、アナログ回路２００の誤動作や破壊が生じるおそれがある。
【００２３】
［第２の実施形態］
次に、本発明の第２の実施形態に係る半導体集積回路について図面を参照しながら説明する。図３はこの半導体集積回路の等価回路図であり、半導体集積回路を形成している各要素の物理的な配置関係も同時に示している。本実施形態が、第１の実施形態と異なる点は、第２の島領域２０５において、第２の分離層ＳＰ２が第２の接地線２０２にコンタクトされていない点である。このため、第２の静電破壊保護ダイオードＤ２は第２の接地線２０２には接続されないが、半導体基板１の寄生抵抗Ｒｓｕｂを通して第１の接地線１０２に接続されるので、静電保護ダイオードとしての効果は第１の実施形態より劣るものの、ある程度は期待できる。また、第１の接地線１０２と第２の接地線２０２とは半導体基板１の寄生抵抗Ｒｓｕｂを介して接続されないことになるので、第１の接地線１０２と第２の接地線２０２のノイズ干渉は避けられる。
【００２４】
尚、上述の構成とは逆に、第２の島領域２０５において、第２の分離層ＳＰ２が第２の接地線２０２に接続され、第１の島領域１０５において、第１の分離層ＳＰ１が第１の接地線１０２に接続されていない、という構成にしても効果面で同様である。
【００２５】
［第３の実施形態］
次に、本発明の第３の実施形態に係る半導体集積回路について図面を参照しながら説明する。図４はこの半導体集積回路の等価回路図であり、半導体集積回路を形成している各要素の物理的な配置関係も同時に示している。本実施形態においては、第１の島領域１０５及び第２の島領域２０５は、第１の接地パッド１０１と第２の接地パッド２０１の間に配置されている。それ以外の構成は第１の実施形態と同じである。本実施形態によれば、第１の接地パッド１０１と第２の接地パッド２０１の間の空きスペースを有効活用して、第１の島領域１０５及び第２の島領域２０５を設けることによる半導体集積回路のチップ面積の増加を抑えることができる。
【００２６】
［第４の実施形態］
次に、本発明の第４の実施形態に係る半導体集積回路について図面を参照しながら説明する。図５はこの半導体集積回路の等価回路図であり、半導体集積回路を形成している各要素の物理的な配置関係も同時に示している。本実施形態においては、第１の実施形態の第１の静電破壊保護バイポーラトランジスタＴ１の代わりに、Ｎチャネル型の第１の静電破壊保護ＭＯＳトランジスタＭ１を用い、第２の静電破壊保護バイポーラトランジスタＴ２の代わりに、Ｎチャネル型の第２の静電破壊保護ＭＯＳトランジスタＭ２を用いたものである。第１の静電破壊保護ＭＯＳトランジスタＭ１のゲートとソースは第１の接地線１０２に共通接続され、ドレインは第１の電源線１０４に接続される。第２の静電破壊保護ＭＯＳトランジスタＭ２のゲートとソースは第２の接地線２０２に共通接続され、ドレインは第２の電源線２０４に接続される。尚、第１、第２の静電破壊保護ＭＯＳトランジスタＭ１、Ｍ２はＰチャネル型であっても良い。又、T1とT2はT1とM２もしくはM1とT2のように静電破壊保護バイポーラトランジスタと静電破壊保護ＭＯＳトランジスタの組み合わせでも有効である。
【００２７】
なお、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲で変更が可能である。例えば、第１の回路の一例としてデジタル回路１００を挙げ、第２の回路の一例としてアナログ回路２００を挙げたが、これに限らず、動作によりノイズを発生する回路であればどのような回路でも良い。また、上記実施形態ではＮＰＮ型の第１及び第２の静電破壊保護バイポーラトランジスタＴ１、Ｔ２について説明したが、これらは、ＰＮＰ型であっても良く、ＰＮＰ型のバイポーラトランジスタを構成するには、上記実施形態で示した構成を逆導電型にすれば良い。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示す等価回路図である。
【図２】本発明の第１の実施形態に係る半導体集積回路の構成を示す平面図及び断面図である。
【図３】本発明の第２の実施形態に係る半導体集積回路の構成を示す等価回路図である。
【図４】本発明の第３の実施形態に係る半導体集積回路の構成を示す等価回路図である。
【図５】本発明の第４の実施形態に係る半導体集積回路の構成を示す等価回路図である。
【図６】参考例に係る半導体集積回路の構成を示す等価回路図である。
【符号の説明】
【００２９】
１  半導体基板    ２  半導体層    ３  埋め込み層    ４  Ｐ型不純物層
５  Ｎ＋型不純物層    ６  Ｎ＋型不純物層    ７  絶縁膜    ８  ベース電極
９  エミッタ電極    １０  コレクタ電極    
ＳＰ１  第１の分離層  ＳＰ２  第２の分離層
Ｄ１  第１の静電破壊保護ダイオード    Ｄ２  第２の静電破壊保護ダイオード
Ｔ１  第１の静電破壊保護バイポーラトランジスタ
Ｔ２  第２の静電破壊保護バイポーラトランジスタ
１００  デジタル回路    １０１  第１の接地パッド
１０２  第１の接地線    １０３  第１の電源パッド
１０４  第１の電源線    １０５  第１の島領域
２００  アナログ回路    ２０１  第２の接地パッド
２０２  第２の接地線    ２０３  第２の電源パッド
２０４  第２の電源線    ２０５  第２の島領域
【図１】
0005122248.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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