(57)【特許請求の範囲】
【請求項１】
抵抗変化メモリ素子のストレージノードであって、
順次に積層された第１金属層、第１絶縁層及び第２金属層を備え、さらにナノ構造層を備え、
前記第１絶縁層は、アルミニウム酸化物層、ＮｉＯ層、ＺｒＯ２層、ＺｎＯ層及びＴｉＯ２層からなる群のうち選択されたいずれか１つであり、
前記ナノ構造層は、炭素ナノ構造層であるフラーレン層であり、
前記ナノ構造層をなすフラーレン分子は同一平面上に形成されることを特徴とする抵抗変化メモリ素子のストレージノード。
【請求項２】
前記ナノ構造層は、前記第２金属層上に形成されたことを特徴とする請求項１に記載の抵抗変化メモリ素子のストレージノード。
【請求項３】
前記ナノ構造層は、前記第１絶縁層と前記第２金属層との間に備えられたことを特徴とする請求項１に記載の抵抗変化メモリ素子のストレージノード。
【請求項４】
前記第１絶縁層と前記第２金属層との間に形成されたフラーレン層又は非フラーレン層の他のナノ構造層をさらに備えることを特徴とする請求項２に記載の抵抗変化メモリ素子のストレージノード。
【請求項５】
前記第２金属層上に順次に積層された第２絶縁層と第３金属層とがさらに備えられたことを特徴とする請求項１に記載の抵抗変化メモリ素子のストレージノード。
【請求項６】
前記ナノ構造層は、前記第３金属層上に備えられたことを特徴とする請求項５に記載の抵抗変化メモリ素子のストレージノード。
【請求項７】
前記ナノ構造層は、前記第２金属層と前記第２絶縁層との間に備えられたことを特徴とする請求項５に記載の抵抗変化メモリ素子のストレージノード。
【請求項８】
前記第２金属層と前記第２絶縁層との間に形成されたフラーレン層又は非フラーレン層の他のナノ構造層をさらに備えることを特徴とする請求項７に記載の抵抗変化メモリ素子のストレージノード。
【請求項９】
前記第１及び第２金属層のうち少なくともいずれか１つは、金層、銅層、アルミニウム層、ニオブ層、銀層、タングステン層、コバルト層及びニッケル層からなる群のうち選択されたいずれか１つであることを特徴とする請求項１に記載の抵抗変化メモリ素子のストレージノード。
【請求項１０】
スイッチング素子と、
前記スイッチング素子に連結された請求項１に記載の抵抗変化メモリ素子のストレージノードを含むことを特徴とする抵抗変化メモリ素子。
【請求項１１】
スイッチング素子とこれに連結された請求項１０に記載の抵抗変化メモリ素子の動作方法において、
前記スイッチング素子のチャンネルをオン（ＯＮ）状態に維持する段階と、
前記ストレージノードに電圧を印加する段階と、を含むことを特徴とする抵抗変化メモリ素子の動作方法。
【請求項１２】
前記電圧印加段階は、ビットデータを記録するためのセット電圧またはリセット電圧を印加する段階であることを特徴とする請求項１１に記載の抵抗変化メモリ素子の動作方法。
【請求項１３】
前記電圧印加段階は、前記ストレージノードに記録されたビットデータを読み取るための読み取り電圧を印加する段階であることを特徴とする請求項１１に記載の抵抗変化メモリ素子の動作方法。
【請求項１４】
前記電圧印加段階は、前記電圧を印加する前に前記ストレージノードに記録されたデータ状態を確認する段階を含むことを特徴とする請求項１２に記載の抵抗変化メモリ素子の動作方法。
【請求項１５】
前記電圧印加段階は、前記ストレージノードに記録されたビットデータを消去するための消去電圧を印加する段階であることを特徴とする請求項１１に記載の抵抗変化メモリ素子の動作方法。
【請求項１６】
前記読み取り電圧印加段階は、前記ストレージノードに流れる電流を測定し、前記測定された電流と基準電流とを比較する段階をさらに含むことを特徴とする請求項１３に記載の抵抗変化メモリ素子の動作方法。
【請求項１７】
前記ストレージノードは、前記第２金属層上に順次に積層された第２絶縁層と第３金属層とをさらに備えることを特徴とする請求項１１に記載の抵抗変化メモリ素子の動作方法。
【請求項１８】
前記ナノ構造層は、前記第３金属層上に備えられたことを特徴とする請求項１７に記載の抵抗変化メモリ素子の動作方法。
【請求項１９】
前記ナノ構造層は、２つのフラーレン層を備えるか、１つのフラーレン層と１つの非フラーレン層を備えることを特徴とする請求項１１に記載の抵抗変化メモリ素子の動作方法。
【請求項２０】
前記第１及び第２金属層のうち少なくともいずれか１つは、金層、銅層、アルミニウム層、ニオブ層、銀層、タングステン層、コバルト層及びニッケル層からなる群のうち選択されたいずれか１つであることを特徴とする請求項１３に記載の抵抗変化メモリ素子の動作方法。
【請求項２１】
前記ナノ構造層は、炭素ナノ構造層であることを特徴とする請求項１７に記載の抵抗変化メモリ素子の動作方法。
【請求項２２】
前記ナノ構造層は、２つのフラーレン層を備えるか、１つのフラーレン層と１つの非フラーレン層とを備えることを特徴とする請求項１７に記載の抵抗変化メモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子とその動作方法に係り、さらに詳細には、金属−絶縁体−金属構造のストレージノードを備える不揮発性メモリ素子及びその動作方法に関する。
【背景技術】
【０００２】
半導体素子の製造工程技術の発展につれて、回路線間幅はミクロン単位からナノ単位に狭くなっている。回路線間幅が狭くなるということは、すなわち、半導体素子の集積度の向上と直結される。
【０００３】
回路線間幅がミクロン単位である時、メモリ素子のストレージノードは、金属層−絶縁層−シリコン層（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ、以下、ＭＩＳ）構造を有する。しかし、回路線間幅がナノ単位で狭くなる場合、すなわち、製造工程にナノ工程が適用される場合、メモリ素子のストレージノードがＭＩＳ構造を有するのに難点がある。その理由は、ナノ工程でメモリ素子のストレージノードをＭＩＳ構造で形成する場合、ＭＩＳ構造のシリコン層が倒れてメモリ素子が正しく動作できなくなる。
【０００４】
これにより、ナノ工程が適用された製造工程でメモリ素子のストレージノードは金属層−絶縁層−金属層（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ、以下、ＭＩＭと称する）構造で形成されている。
【０００５】
しかし、従来技術によるＭＩＭ構造のストレージノードを有するメモリ素子の場合、メモリ素子の抵抗偏差が広く、特に上部金属層が容易に損傷する問題点を持っている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、前記問題点を改善するためのものであって、ＭＩＭ構造層及びナノ構造層を有するストレージノードを提供するところにある。
【０００７】
本発明が解決しようとする技術的課題は、前記問題点を改善するためのものであって、ＭＩＭ構造での上部金属層の損傷を防止しうる不揮発性メモリ素子を提供するところにある。
【０００８】
本発明が解決しようとする他の技術的課題は、このような不揮発性メモリ素子の動作方法を提供するところにある。
【課題を解決するための手段】
【０００９】
前記技術的課題を達成するために本発明は、順次に積層された第１金属層、第１絶縁層及び第２金属層を備え、さらにナノ構造層を備えることを特徴とするストレージノードを提供する。
【００１０】
前記ナノ構造層は、前記第２金属層上に、あるいは、前記第１絶縁層と前記第２金属層との間に形成されうる。
【００１１】
前記第２金属層上に、及び、前記第１絶縁層と前記第２金属層との間に各々ナノ構造層を具備しうる。この際、前記２つのナノ構造層のうちいずれか１つはフラーレン層であり、残りは非フラーレン層であり得る。
【００１２】
前記第２金属層上に順次に積層された第２絶縁層と第３金属層がさらに備えられる。この際、前記ナノ構造層は、前記第３金属層上に、または、前記第２金属層と前記第２絶縁層との間に備えられる。
【００１３】
前記第３金属層上に、及び、前記第２金属層と前記第２絶縁層との間に各々ナノ構造層を具備しうる。この際、前記２つのナノ構造層のうちいずれか１つはフラーレン層であり、残りは非フラーレン層であり得る。
【００１４】
前記ナノ構造層は、炭素ナノ構造層であり得る。前記炭素ナノ構造層は、フラーレン層であり得る。
【００１５】
前記第１絶縁層は、アルミニウム酸化物層、ＮｉＯ層、ＺｒＯ２層、ＺｎＯ層及びＴｉＯ２層からなる群のうち選択されたいずれか１つであり得る。
【００１６】
前記第１及び第２金属層のうち少なくともいずれか１つは金層、銅層、アルミニウム層、ニオブ層、銀層、タングステン層、コバルト層及びニッケル層からなる群のうち選択されたいずれか１つであり得る。
【００１７】
前記技術的課題を達成するために本発明は、スイッチング素子と、前記スイッチング素子に連結されたストレージノードを含むことを特徴とするメモリ素子を提供する。
【００１８】
前記他の技術的課題を達成するために本発明は、スイッチング素子とこれに連結されたストレージノードを備えるメモリ素子において、前記ストレージノードは順次に積層された第１金属層、第１絶縁層及び第２金属層を備え、さらにナノ構造層を備えるメモリ素子の動作方法において、前記スイッチング素子のチャンネルをオン（ＯＮ）状態に維持する段階と、前記ストレージノードに電圧を印加する段階を含むことを特徴とするメモリ素子の動作方法を提供する。
【００１９】
前記電圧はビットデータを記録するためのセット電圧またはリセット電圧であり得る。
【００２０】
前記電圧印加段階は、前記ストレージノードに記録されたビットデータを読み取るための読み取り電圧を印加する段階であり得る。
【００２１】
前記電圧印加段階は、前記電圧を印加する前に前記ストレージノードに記録されたデータ状態を確認する段階をさらに含みうる。
【００２２】
前記電圧印加段階は、前記ストレージノードに記録されたビットデータを消去するための消去電圧を印加する段階であり得る。
【００２３】
前記読み取り電圧印加段階は、前記ストレージノードに流れる電流を測定し、前記測定された電流と基準電流と比較する段階をさらに含みうる。
【００２４】
前記ストレージノードは、前記第２金属層上に順次に積層された第２絶縁層と第３金属層とをさらに具備しうる。この際、前記ナノ構造層は前記第３金属層上に備えられる。
【発明の効果】
【００２５】
本発明によれば、メモリ素子の動作過程で上部金属層の損傷を最小化し、抵抗偏差を狭めて再現性を高めうる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態による金属層−絶縁層−金属層（ＭＩＭ）構造のストレージノードを備える不揮発性メモリ素子（以下、ＭＩＭメモリ素子と称する）及びその動作方法を添付した図面を参照して詳細に説明する。その過程で図面に示された層や領域の厚さは明細書の明確性のために誇張して図示したものである。
【００２７】
まず、本発明の一実施形態によるＭＩＭメモリ素子について説明する。
【００２８】
図１を参照すれば、基板４０に導電性不純物、例えば、ｎ型不純物がドーピングされた第１及び第２不純物領域Ｓ１、Ｄ１が離隔されて存在する。基板４０は、ｐ型シリコン基板であるが、現在メモリ素子の製造に広く使われる他の基板であり得る。第１及び第２不純物領域Ｓ１、Ｄ１は、多様な形態を有することができる。例えば、第１及び第２不純物領域Ｓ１、Ｄ１は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有することができる。第１及び第２不純物領域Ｓ１、Ｄ１のうち１つ、例えば、第１不純物領域Ｓ１はソース領域であり、残りの領域はドレイン領域であり得る。第１及び第２不純物領域Ｓ１、Ｄ１間の基板４０上にゲート酸化膜４２とゲート４４とが順次に積層されている。基板４０と第１及び第２不純物領域Ｓ１、Ｄ１とゲート４４は、トランジスタを構成する。このようなトランジスタは、適用可能なスイッチング素子の一例に過ぎない。したがって、前記トランジスタは他のスイッチング素子、例えば、ＰＮ接合ダイオードに代替しうる。
【００２９】
次いで、基板４０上に前記トランジスタを覆う第１層間絶縁層４６が形成されている。第１層間絶縁層４６に第１不純物領域Ｓ１が露出される第１コンタクトホール４８が形成されている。第１コンタクトホール４８は、第１不純物領域Ｓ１の代わりに、第２不純物領域Ｄ１が露出される位置に形成されることもできる。第１コンタクトホール４８は、第１導電性プラグ５０で充填されている。第１層間絶縁層４６上に第１導電性プラグ５０の露出された部分を覆うパッド層５２が存在する。パッド層５２は、後続コンタクトマージンを十分に確保するためのものであって、導電性物質層であり得る。第１層間絶縁層４６上にパッド層５２を覆う第２層間絶縁層５４が存在する。そして、第２層間絶縁層５４にパッド層５２が露出される第２コンタクトホール５６が形成されている。第２層間絶縁層５４は、第１層間絶縁層４６と同じ絶縁層で形成されうる。第２コンタクトホール５６は、第２導電性プラグ５８で充填されている。第１及び第２導電性プラグ５８は、例えば、ドーピングされたポリシリコンプラグであり得る。第２層間絶縁層５４上に第２導電性プラグ５８の露出された部分を覆う、ＭＩＭ構造のストレージノード１００が存在する。
【００３０】
ストレージノード１００の第１金属層６０は、第２層間絶縁層５４上に形成されており、第２導電性プラグ５８の露出された部分を覆っている。第１金属層６０は、仕事関数（ｗｏｒｋ  ｆｕｎｃｔｉｏｎ）の低い金属で形成された層が望ましい。例えば、第１金属層６０は、金（Ａｕ）で形成された層であり得る。第１金属層６０は金以外の他の金属で形成されても良いので、例えば、銅（Ｃｕ）層、アルミニウム（Ａｌ）層、ニオビウム（Ｎｂ）層、銀（Ａｇ）層、タングステン（Ｗ）層、コバルト（Ｃｏ）層、ニッケル（Ｎｉ）層などで形成しうる。ストレージノード１００の第１絶縁層６２は、このような第１金属層６０の上部面に形成されている。第１絶縁層６２は、アルミニウム酸化物層、例えば、Ａｌ２Ｏ３層であるが、アルミニウム酸化物層と他の絶縁層、例えば、ＮｉＯ層、ＺｒＯ２層、ＺｎＯ層、ＴｉＯ２層であり得る。第１絶縁層６２がアルミナ層である時、第１絶縁層６２の厚さは、５〜１０ｎｍ程度である。第１絶縁層６２のこの厚さは使われる絶縁物質によって変わりうる。ストレージノード１００で第１絶縁層６２上に第２金属層６４及び第１フラーレン層６６が順次に積層されている。第２金属層６４は、第１金属層６０と同じ金属で形成された層であり得る。第１フラーレン層６６は、炭素ナノ構造層の一例であり、したがって、第１フラーレン層６６は他の炭素ナノ構造層あるいは他のナノ構造層に代替されうる。第１フラーレン層６６は、所定のフラーレン分子６６ｃでコーティングされた層であり得る。ここで、フラーレン分子６６ｃは、Ｃ６０であり得、Ｃ６０以外のフラーレン分子ファミリー、例えば、Ｃ７０、Ｃ７２、Ｃ７４、Ｃ７６、Ｃ８２、Ｃ８４、Ｃ８６、Ｃ１１６・・・でもあり得る。
【００３１】
一方、ストレージノード１００で第１フラーレン層６６は、図２に示したように第１絶縁層６２と第２金属層６４との間に存在しうる。また、ストレージノード１００は、図３に示したように第１絶縁層６２と第２金属層６４との間に第１フラーレン層６６を備えつつ、第２金属層６４上にも第２フラーレン層６８を備えうる。第２フラーレン層６８は、所定のフラーレン分子６８ｃでコーティングされた層であり得る。フラーレン分子６８ｃは、第１フラーレン層６６のフラーレン分子６６ｃと同じ物であり得る。しかし、第１及び第２フラーレン層６６、６８のフラーレン分子６６ｃ、６８ｃは、相異なり得る。例えば、第１フラーレン層６６のフラーレン分子６６ｃはＣ７０である一方、第２フラーレン層６８のフラーレン分子６８ｃはＣ６０であり得る。第１及び第２フラーレン層６６のうちいずれか１つはフラーレン分子を含まない炭素ナノ構造層であり得る。
【００３２】
また一方で、図１のストレージノード１００は、図４に示したようなストレージノード２００に変形されうる。
【００３３】
具体的に、図４を参照すれば、ストレージノード２００は、図１のストレージノード１００の第２金属層６４上に順次に積層された第２絶縁層７０と第３金属層７２をさらに備える。またストレージノード２００は、第３金属層７２上に第１フラーレン層６６を備える。ストレージノード２００の第２絶縁層７０は、第１絶縁層６２と同じ絶縁物質で形成された層が望ましいが、第１絶縁層６２と異なる絶縁物質で形成された層であり得る。また、ストレージノード２００の第３金属層７２は、第１及び第２金属層６０、６４と同じ層であるか、いずれか１層と同じ層であるか、いずれとも異なる層であり得る。しかし、第１ないし第３金属層７２は、基本的に仕事関数が低いことが望ましい。
【００３４】
図４のストレージノード２００で第１フラーレン層６６は、図５に示したように第２金属層６４と第２絶縁層７０との間に形成され、第３金属層７２上には第２フラーレン層６８が備えられる。
【００３５】
前述したような図１ないし図５に示したＭＩＭメモリ素子の製造過程を簡略に説明すれば、第２層間絶縁層５４上にストレージノードを構成する物質層を順次に積層した後、積層された物質層上にストレージノード領域を限定する感光膜パターンを形成する。次いで、前記感光膜パターンをエッチングマスクとして使用して前記積層された物質層を除去する。
【００３６】
次いで、前記ＭＩＭメモリ素子の動作特性を図６を参照して説明する。
【００３７】
図６において、第１グラフＧ１は如何なるデータも記録されていない本発明のＭＩＭメモリ素子に対して初期に印加される電圧（以下、初期電圧）による電流変化を示す。そして、第２グラフＧ２は、本発明のＭＩＭメモリ素子に前記初期電圧が印加された後、本発明のＭＩＭメモリ素子に印加される電圧による電流変化を示す。
【００３８】
図６の第１グラフＧ１を参照すれば、前記初期電圧が正の電圧である時、前記初期電圧がスレショルド電圧、例えば、＋５Ｖ程度となるまで、本発明のＭＩＭメモリ素子は大きな抵抗状態を維持する。前記初期電圧が前記スレショルド電圧より大きい時、本発明のＭＩＭメモリ素子の電流は指数関数的に増加する。すなわち、前記初期電圧が前記スレショルド電圧より大きい時、本発明のＭＩＭメモリ素子の抵抗は急に低くなることを意味する。このような特性はダイオードの特性と類似している。
【００３９】
前記正の初期電圧を印加した後、本発明のＭＩＭメモリ素子に負の初期電圧を印加すれば、前記正の初期電圧の印加によって上部電極、すなわち、第２金属層６４に集まった電子は下部電極、すなわち、第１金属層６０に押し出される。これにより、前記負の初期電圧が−６Ｖになるまで、本発明のＭＩＭメモリ素子は大きな抵抗状態を維持する。しかし、前記負の初期電圧が−６Ｖより小さい時（絶対値基準では６Ｖより大きい時）、本発明のＭＩＭメモリ素子の電流は急激に増加する。すなわち、本発明のＭＩＭメモリ素子の抵抗は、前記負の初期電圧が−６Ｖより小さくなるにつれて、急に低くなる。このような特性は、ダイオードに逆バイアスを印加した時の特性と類似している。
【００４０】
前記したように初期電圧を印加する過程で本発明のＭＩＭメモリ素子の第１絶縁層６２と第２絶縁層７０に電流経路が形成されるところ、第１及び第２絶縁層６２、７０は伝導体の性質を有するようになる。また、第１及び第２フラーレン層６６、６８も伝導体の役割を果たす。第１及び第２フラーレン層６６、６８の伝導体の役割は、前記初期電圧を印加する過程でフラーレン分子６６、６８に電子がトラップされた結果によるものと見える。
【００４１】
引続き、図６の第２グラフＧ２を参照すれば、前記したような初期電圧スイープ過程を経た本発明のＭＩＭメモリ素子（以下、活性メモリ素子と称する）は、与えられた負の電圧で一定の電流値を有する。この際、前記与えられた負の電圧は、抵抗が急に低くなる前記負の初期電圧（以下、セット電圧と称する）より絶対値を基準に小さい。また、前記活性メモリ素子は、与えられた正の電圧で一定の電流値を有する。しかし、前記与えられた正の電圧が増加して特定電圧となる時、前記活性メモリ素子から測定される電流は急激に低まる。すなわち、前記活性メモリ素子の抵抗は急激に増加する。このような現象は、前記特定電圧で、前記初期電圧スイープ過程で形成された前記活性メモリ素子の第１及び第２絶縁層６２、７０に形成された前記電流経路が切れた結果によるものと見える。引続き、前記与えられた正の電圧を前記特定電圧以上に増加させる場合、前記活性メモリ素子から測定される電流は指数関数的に増加する。
【００４２】
前記活性メモリ素子に前記特定電圧が印加されつつ、前記活性メモリ素子の電流−電圧特性は、事実上第１グラフＧ１と同じになる。すなわち、前記特性電圧で前記活性メモリ素子は、前記初期電圧のスイープ過程を経る前の状態に戻ることを意味する。これにより、前記特定電圧をリセット電圧と称する。前記活性メモリ素子をビットデータ「１」の記録された状態と見なせば、前記リセット電圧は、前記活性メモリ素子を非活性化させる電圧、すなわち、前記活性メモリ素子からビットデータ「１」を消去する電圧になりうる。
【００４３】
図６の第１及び第２グラフＧ１、Ｇ２は、２回以上の測定結果を示すものである。それにも拘わらず、第１及び第２グラフＧ１、Ｇ２は各々ほぼ一線のように見える。このような結果は、本発明のＭＩＭメモリ素子の電流偏差、すなわち、抵抗偏差が非常に狭いことを意味する。抵抗偏差が狭いということは、与えられた電圧で複数回測定が行われる場合、得られる抵抗値は、ほぼ同じであるということを意味するところ、再現性に優れるということを意味する。
【００４４】
次いで、このような動作特性を参照して本発明のＭＩＭメモリ素子の動作方法を説明する。
【００４５】
下記動作方法の説明は、次の事項を前提としたものである。しかし、このような前提は逆である場合もある。
【００４６】
すなわち、下記説明は本発明のＭＩＭメモリ素子が図６の第１グラフＧ１と同じ電流−電圧特性を有する時、本発明のＭＩＭメモリ素子にビットデータ「０」が記録されたと見なす。そして、本発明のＭＩＭメモリ素子が図６の第２グラフＧ２と同じ電流−電圧特性を有する時、すなわち、前記活性メモリ素子である時、本発明のＭＩＭメモリ素子にビットデータ「１」が記録されたと見なす。
【００４７】
＜書き込み＞
まず、運転モード中にスイッチング素子のチャンネルをオン（ＯＮ）状態に維持する。
【００４８】
ビットデータ「０」を書き込むための動作は、本発明のＭＩＭメモリ素子の状態によって変わる。本発明のＭＩＭメモリ素子の状態が図６の第１グラフＧ１による場合、本発明のＭＩＭメモリ素子にビットデータ「０」を記録するための別途の動作は必要でない。しかし、本発明のＭＩＭメモリ素子の状態が図６の第２グラフＧ２による場合、ビットデータ「０」を記録するための書き込み電圧Ｖｗと本発明のＭＩＭメモリ素子にリセット電圧以上の電圧を印加する。
【００４９】
このような書き込み動作を適用するためには、本発明のＭＩＭメモリ素子の状態を確認するための読み取り過程が先行されねばならない。
【００５０】
しかし、本発明のＭＩＭメモリ素子の状態に対する確認過程を省略しようとする場合や分からない場合、書き込み電圧Ｖｗで少なくとも前記リセット電圧を印加して本発明のＭＩＭメモリ素子にビットデータ「０」を記録しうる。
【００５１】
次いで、本発明のＭＩＭメモリ素子にビットデータ「１」を記録しようとする場合、本発明のＭＩＭメモリ素子の状態が図６の第１グラフＧ１によるならば、本発明のＭＩＭメモリ素子にスレショルド電圧Ｖｔｈ以上の電圧を印加するか、前記セット電圧を印加する。
【００５２】
しかし、本発明のＭＩＭメモリ素子の状態が図６の第２グラフＧ２に従うならば、本発明のＭＩＭメモリ素子に既にビットデータ「１」が記録されているところ、ビットデータ「１」を記録するための別途の動作は必要でない。
【００５３】
ビットデータ「０」の記録時と同様に本発明のＭＩＭメモリ素子の状態が分からない場合や状態を確認するための動作を省略しようとする場合には、本発明のＭＩＭメモリ素子の状態が図６の第１グラフＧ１に従うと見なして本発明のＭＩＭメモリ素子に前記セット電圧を印加することによって、本発明のＭＩＭメモリ素子にビットデータ１を記録しうる。
【００５４】
一方、このように本発明のＭＩＭメモリ素子の状態が図６の第１グラフＧ１に従うと見なし、本発明のＭＩＭメモリ素子にビットデータ１を記録する場合、本発明のＭＩＭメモリ素子にスレショルド電圧（Ｖｔｈ）以上の電圧を印加しうる。しかし、本発明のＭＩＭメモリ素子の状態が、もし図６の第２グラフＧ２にしたがう状態ならば、本発明のＭＩＭメモリ素子にスレショルド電圧以上の電圧を印加する動作は、本発明のＭＩＭメモリ素子に記録されたビットデータ「１」を消去する動作になりうる。したがって、前記ビットデータ「１」を記録する動作で本発明のＭＩＭメモリ素子の状態についての確認をしない場合には、本発明のＭＩＭメモリ素子に前記セット電圧を印加してビットデータ「１」を記録することが望ましい。
【００５５】
＜読み取り＞
図６の第１及び第２グラフＧ１、Ｇ２を比較すると、スレショルド電圧Ｖｔｈより低い所定の電圧やセット電圧より大きい所定の電圧（絶対値はセット電圧より小さな電圧）で本発明のＭＩＭメモリ素子は相異なる二つの電流値、すなわち、相異なる二つの抵抗値を有しうる。従って、本発明のＭＩＭメモリ素子にスレショルド電圧Ｖｔｈより低い所定の電圧（例えば、第１絶縁膜６２または第１及び第２絶縁膜６２、７０がアルミナ（Ａｌ２Ｏ３）である場合、５Ｖ）より低く、０より大きな電圧を印加して、本発明のＭＩＭメモリ素子から電流を測定する。そして、前記測定された電流（あるいは抵抗）を基準電流（あるいは抵抗）と比較する。
【００５６】
前記比較した結果、前記測定された電流が前記基準電流より大きければ、本発明のＭＩＭメモリ素子は図６の第２グラフＧ２で表示される状態にあるところ、本発明のＭＩＭメモリ素子からビットデータ「１」を読み取ったと見なす。
【００５７】
しかし、前記測定された電流が前記基準電流より小さければ、本発明のＭＩＭメモリ素子からビットデータ「０」を読み取ったと見なす。
【００５８】
＜消去＞
消去動作は、本発明のＭＩＭメモリ素子に前記リセット電圧を印加して実施しうる。
【００５９】
前述したように、本発明のＭＩＭメモリ素子は、ストレージノードの少なくとも上部金属層（図１ないし図３の第２金属層６４または図４及び図５の第３金属層７２）上に引張強度の高いフラーレン層を備える。
【００６０】
前述した説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するより、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、図１ないし図５に示したストレージノードの構成要素の幅を上に行くほど狭く形成することもでき、前記ストレージノードの側面に別途のスペーサを形成することもできるであろう。また、第２導電性プラグ５８を直接第１不純物領域（Ｓ１）に接触させうる。また、炭素ナノ構造層の一例として使われた第１及び第２フラーレン層６６、６８のうち、いずれか１つを他の炭素ナノ構造層、例えば、炭素ナノチューブ、炭素ナノワイヤー、炭素ナノ繊維などに代替することもできる。従って、本発明の範囲は説明された実施形態によって決まるものではなく、特許請求の範囲に記載された技術的思想により決まるべきである。
【産業上の利用可能性】
【００６１】
本発明は、半導体メモリ素子及びその動作方法に関連した技術分野に好適に適用されうる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施形態によるＭＩＭ構造のストレージノードを備える不揮発性メモリ素子の断面図である。
【図２】図１に示したストレージノードの変形例を示す断面図である。
【図３】図１に示したストレージノードの変形例を示す断面図である。
【図４】図１に示したストレージノードの変形例を示す断面図である。
【図５】図１に示したストレージノードの変形例を示す断面図である。
【図６】図１ないし図５に示した不揮発性メモリ素子の動作特性を示すグラフである。
【符号の説明】
【００６３】
４０  基板
４２  ゲート酸化膜
４４  ゲート
４６  第１層間絶縁層
４８  第１コンタクトホール
５０  第１導電性プラグ
５２  パッド層
５４  第２層間絶縁層
５６  第２コンタクトホール
５８  第２導電性プラグ
１００  ストレージノード
６６ｃ  フラーレン分子
Ｓ１、Ｄ１  第１及び第２不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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