(57)【特許請求の範囲】
【請求項１】
基板と；
前記基板上に位置して、金属触媒を利用して結晶化した半導体層と；
前記半導体層上に位置するゲート絶縁膜と；
前記ゲート絶縁膜上に位置するゲート電極と；
前記ゲート電極上に位置する層間絶縁膜；及び
前記層間絶縁膜上に位置し、前記ゲート絶縁膜及び層間絶縁膜内に形成されている前記半導体層のソース／ドレイン領域の一定領域を露出させるコンタクトホールを介して前記半導体層のソース／ドレイン領域に電気的に連結されるソース／ドレイン電極を含み、
前記コンタクトホール下部の前記半導体層領域内には前記半導体層の表面から一定深さまで前記金属触媒とは異なる金属の金属シリサイドが形成されており、前記金属触媒とは異なる金属の金属シリサイドが形成されている領域には前記金属触媒が沈澱していることを特徴とする薄膜トランジスタ。
【請求項２】
前記金属触媒とは異なる金属の金属シリサイドは前記半導体層内で拡散係数が結晶化のための前記金属触媒より小さいことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記金属シリサイドの拡散係数は前記金属触媒の拡散係数の１／１００以下であることを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項４】
前記金属触媒はニッケルであり、前記金属シリサイドの拡散係数は０より大きく１０−７ｃｍ２／ｓ以下であることを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項５】
前記金属シリサイドはＳｃ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｒｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｐｔ、Ｙ、Ｔａ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｄｙ、Ｈｏ、ＴｉＮ、及びＴａＮで構成される群から選択された一つまたはこれらの合金のシリサイドを含むことを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項６】
前記半導体層はＳＧＳ結晶化法によって結晶化したことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項７】
前記ソース／ドレイン電極と前記ソース／ドレイン電極と接する前記半導体層間に位置して、前記金属シリサイドの金属を含む金属層パターン、前記金属シリサイドを含む金属シリサイド層パターン、またはこれらの二重層パターンをさらに含むことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項８】
前記ソース／ドレイン電極は前記金属シリサイドの金属で構成された金属層パターン、前記金属シリサイドで構成された金属シリサイド層パターン、またはこれらの二重層パターンであることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項９】
前記金属層パターン、金属シリサイド層パターン、またはこれらの二重層パターンの厚さは３０Åないし１００００Åであることを特徴とする請求項７または８に記載の薄膜トランジスタ。
【請求項１０】
前記金属シリサイドが存在する前記半導体層内の領域にｎ型不純物またはｐ型不純物がさらに含まれるか、またはイオンまたはプラズマ処理によるダメージ（ｄａｍａｇｅ）領域をさらに含むことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項１１】
基板を提供して、
前記基板上に非晶質シリコン層を形成して、
前記非晶質シリコン層を金属触媒を利用して多結晶シリコン層に結晶化して、
前記多結晶シリコン層をパターニングして半導体層を形成して、
前記半導体層上にゲート絶縁膜を形成して、
前記ゲート絶縁膜上にゲート電極を形成して、
前記ゲート電極を含む前記基板全面にかけて層間絶縁膜を形成して、
前記ゲート絶縁膜及び前記層間絶縁膜をエッチングして前記半導体層のソース／ドレイン領域を露出させるコンタクトホールを形成して、
前記コンタクトホールが形成された前記層間絶縁膜上に金属層、金属シリサイド層、またはこれらの二重層を、前記コンタクトホールを介して前記半導体層のソース／ドレイン領域に接続するように形成して、
前記基板を熱処理して前記半導体層のチャネル領域に存在する前記金属触媒を前記金属層、金属シリサイド層、またはこれらの二重層と接する前記半導体層内の領域に沈殿させてゲッタリングすることを含むことを特徴とする薄膜トランジスタの製造方法。
【請求項１２】
前記金属層、金属シリサイド層、またはこれらの二重層は前記半導体層内で前記金属触媒より小さな拡散係数を有する金属またはそれらの合金を含む金属層、またはこれら金属のシリサイドを含む金属シリサイド層、を含むことを特徴とする請求項１１に記載の薄膜トランジスタの製造方法。
【請求項１３】
前記金属層、金属シリサイド層、またはこれらの二重層の拡散係数は前記金属触媒の拡散係数の１／１００以下であることを特徴とする請求項１２に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記金属触媒はニッケルであり、前記金属層、金属シリサイド層、またはこれらの二重層の拡散係数は０より大きく１０−７ｃｍ２／ｓ以下であることを特徴とする請求項１３に記載の薄膜トランジスタの製造方法。
【請求項１５】
前記金属層、金属シリサイド層、またはこれらの二重層はＳｃ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｒｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｐｔ、Ｙ、Ｔａ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｄｙ、Ｈｏ、ＴｉＮ、及びＴａＮで構成される群から選択された一つまたはこれらの合金を含んだり、またはこれら金属のシリサイドを含むことを特徴とする請求項１３に記載の薄膜トランジスタの製造方法。
【請求項１６】
前記熱処理は５００℃ないし９９３℃の温度範囲で１０秒ないし１０時間の間加熱することを特徴とする請求項１１に記載の薄膜トランジスタの製造方法。
【請求項１７】
前記結晶化はＳＧＳ結晶化法を利用することを特徴とする請求項１１に記載の薄膜トランジスタの製造方法。
【請求項１８】
前記金属層、金属シリサイド層、またはこれらの二重層を形成して、前記基板を熱処理する前に前記金属層、金属シリサイド層、またはこれらの二重層上に熱酸化防止膜を形成することをさらに含むことを特徴とする請求項１１に記載の薄膜トランジスタの製造方法。
【請求項１９】
前記基板を熱処理した後に、前記熱酸化防止膜を除去して、
前記金属層、金属シリサイド層、またはこれらの二重層上にソース／ドレイン電極物質を形成して、
前記金属層、金属シリサイド層、またはこれらの二重層及び前記ソース／ドレイン電極物質をパターニングすることをさらに含むことを特徴とする請求項１８に記載の薄膜トランジスタの製造方法。
【請求項２０】
前記基板を熱処理した後に、前記熱酸化防止膜を除去して、
前記金属層、金属シリサイド層、またはこれらの二重層をパターニングしてソース／ドレイン電極を形成することをさらに含むことを特徴とする請求項１８に記載の薄膜トランジスタの製造方法。
【請求項２１】
前記金属触媒をゲッタリングした後に、
前記金属層、金属シリサイド層、またはこれらの二重層を除去して、前記層間絶縁膜上に前記半導体層のソース／ドレイン領域と接するソース／ドレイン電極を形成することをさらに含むことを特徴とする請求項１１に記載の薄膜トランジスタの製造方法。
【請求項２２】
前記金属層、金属シリサイド層、またはこれらの二重層と接する前記半導体層領域にｎ型不純物またはｐ型不純物を注入したり、または、イオンまたはプラズマを利用してダメージ領域を形成することをさらに含むことを特徴とする請求項１１に記載の薄膜トランジスタの製造方法。
【請求項２３】
前記金属層、金属シリサイド層、またはこれらの二重層を形成した後、前記基板を熱処理する前に前記金属層、金属シリサイド層、またはこれらの二重層をパターニングしてソース／ドレイン電極を形成することをさらに含むことを特徴とする請求項１１に記載の薄膜トランジスタの製造方法。
【請求項２４】
基板と；
前記基板上に位置して、金属触媒を利用して結晶化した半導体層と；
前記半導体層上に位置するゲート絶縁膜と；
前記ゲート絶縁膜上に位置するゲート電極と；
前記ゲート電極上に位置する層間絶縁膜と；
前記層間絶縁膜上に位置し、前記ゲート絶縁膜及び層間絶縁膜内に形成されている前記半導体層のソース／ドレイン領域の一定領域を露出させるコンタクトホールを介して前記半導体層のソース／ドレイン領域に電気的に連結されるソース／ドレイン電極と；
前記ソース／ドレイン電極と電気的に連結される第１電極と；
前記第１電極上に位置する発光層を含む有機膜層；及び
前記有機膜層上に位置する第２電極を含み、
前記コンタクトホール下部の前記半導体層領域内には前記半導体層の表面から一定深さまで前記金属触媒とは異なる金属の金属シリサイドが形成されており、前記金属触媒とは異なる金属の金属シリサイドが形成されている領域には前記金属触媒が沈澱していることを特徴とする有機電界発光表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ、その製造方法、及びこれを具備した有機電界発光表示装置に係り、さらに詳細には金属触媒を利用して結晶化した半導体層において、前記半導体層のチャネル領域に残存する前記金属触媒をゲッタリングすることによって、前記半導体層に残存する金属触媒の量を減少させて電気的特性が優れた薄膜トランジスタ、その製造方法及びこれを具備した有機電界発光表示装置に関する。
【背景技術】
【０００２】
一般的に、多結晶シリコン層は高い電界効果移動度と高速動作回路に適用が可能であってＣＭＯＳ回路構成が可能であるという長所があって薄膜トランジスタ用半導体層の用途で多く用いられている。このような多結晶シリコン層を利用した薄膜トランジスタは主に能動マトリックス液晶ディスプレイ装置（ＡＭＬＣＤ）の能動素子と有機電界発光素子（ＯＬＥＤ）のスイッチング素子及び駆動素子に用いられる。
【０００３】
前記非晶質シリコンを多結晶シリコンに結晶化する方法は固相結晶化法（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）、エキシマレーザ結晶化法（Ｅｘｃｉｍｅｒ  Ｌａｓｅｒ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）、金属誘導結晶化法（Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）及び金属誘導側面結晶化法（Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｌａｔｅｒａｌ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）等があるが、固相結晶化法は非晶質シリコン層を薄膜トランジスタが用いられるディスプレイ素子の基板を形成するためのガラスの変形温度である約７００℃以下の温度で数時間ないし数十時間にかけてアニーリングする方法であり、エキシマレーザ結晶化法はエキシマレーザを非晶質シリコン層に走査して非常に短時間の間局部的に高い温度で加熱して結晶化する方法であり、金属誘導結晶化法はニッケル、パラジウム、金、アルミニウム等の金属を非晶質シリコン層と接触させたり注入して前記金属により非晶質シリコン層が多結晶シリコン層へと相変化が誘導される現象を利用する方法であり、金属誘導側面結晶化法は金属とシリコンが反応して生成されたシリサイドが側面に続けて伝播されながら順に非晶質シリコン層の結晶化を誘導する方法を利用する結晶化方法である。
【０００４】
しかし、前記の固相結晶化法は工程時間が長いだけでなく高温で長時間熱処理することによって基板の変形が生じやすいという短所があり、エキシマレーザ結晶化法は高価のレーザ装置が必要であるだけでなく多結晶化された表面の突起（ｐｒｏｔｒｕｓｉｏｎ）が発生して半導体層とゲート絶縁膜の界面特性が悪いという短所があり、前記金属誘導結晶化法または金属誘導側面結晶化法で結晶化する場合には多量の金属触媒が結晶化した多結晶シリコン層に残留して薄膜トランジスタの半導体層の漏れ電流を増加させる短所がある。
【０００５】
現在、金属を利用して非晶質シリコン層を結晶化する方法は固相結晶化（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）より低い温度で迅速な時間内に結晶化させることができる長所を有しているため多く研究されている。金属を利用した結晶化方法は金属誘導結晶化（ＭＩＣ、Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）方法と金属誘導側面結晶化（ＭＩＬＣ、Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｌａｔｅｒａｌ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）方法、ＳＧＳ結晶化（Ｓｕｐｅｒ  Ｇｒａｉｎ  Ｓｉｌｉｃｏｎ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）方法等がある。しかし、金属触媒を利用した前記方法の場合は金属触媒による汚染によって薄膜トランジスタの素子特性が低下する問題点がある。
【０００６】
したがって金属触媒を利用して非晶質シリコン層を結晶化した後には前記金属触媒を除去するためのゲッタリング（ｇｅｔｔｅｒｉｎｇ）工程が行なわれる。一般的なゲッタリング工程は燐または希ガス（ｎｏｂｌｅ  ｇａｓ）等の不純物を利用したり、多結晶シリコン層上に非晶質シリコン層を形成する方法等を利用して行われる。しかし前記方法を利用する場合にも多結晶シリコン層内部の金属触媒の除去効果が大きく改善されておらず、いまだに漏れ電流が大きい問題点がある。
【特許文献１】特開２００３−１００６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は前記した従来技術の問題点を解決するためのものであって、金属触媒を利用して結晶化した半導体層において、前記半導体層のチャネル領域内に残存する金属触媒をゲッタリングして前記半導体層のチャネル領域に残存する金属触媒の量を減少させて電気的特性が優れた薄膜トランジスタ、その製造方法、及びこれを具備した有機電界発光表示装置を提供することに目的がある。
【課題を解決するための手段】
【０００８】
本発明は基板と；前記基板上に位置して、金属触媒を利用して結晶化した半導体層と；前記半導体層上に位置するゲート絶縁膜と；前記ゲート絶縁膜上に位置するゲート電極と；前記ゲート電極上に位置する層間絶縁膜；及び前記層間絶縁膜上に位置し、前記ゲート絶縁膜及び層間絶縁膜内に形成されている前記半導体層のソース／ドレイン領域の一定領域を露出させるコンタクトホールを介して前記半導体層のソース／ドレイン領域に電気的に連結されるソース／ドレイン電極を含み、前記コンタクトホール下部の前記半導体層領域内には前記半導体層の表面から一定深さまで前記金属触媒とは異なる金属の金属シリサイドが形成されていることを特徴とする薄膜トランジスタを提供する。
【０００９】
また本発明は基板を提供して、前記基板上に非晶質シリコン層を形成して、前記非晶質シリコン層を金属触媒を利用して多結晶シリコン層に結晶化して、半導体層を形成するため前記多結晶シリコン層をパターニングして、前記半導体層上にゲート絶縁膜を形成して、前記ゲート絶縁膜上にゲート電極を形成して、前記ゲート電極を含む前記基板全面にかけて層間絶縁膜を形成して、前記ゲート絶縁膜及び前記層間絶縁膜をエッチングして前記半導体層のソース／ドレイン領域を露出させるコンタクトホールを形成して、前記コンタクトホールが形成された前記層間絶縁膜上に金属層、金属シリサイド層、またはこれらの二重層を形成して、前記基板を熱処理して前記半導体層のチャネル領域に存在する前記金属触媒を前記金属層、金属シリサイド層、またはこれらの二重層と接する前記半導体層内の領域にゲッタリングすることを含むことを特徴とする薄膜トランジスタの製造方法を提供する。
【００１０】
また本発明は基板と；前記基板上に位置して、金属触媒を利用して結晶化した半導体層と；前記半導体層上に位置するゲート絶縁膜と；前記ゲート絶縁膜上に位置するゲート電極と；前記ゲート電極上に位置する層間絶縁膜と；前記層間絶縁膜上に位置し、前記ゲート絶縁膜及び層間絶縁膜内に形成されている前記半導体層のソース／ドレイン領域の一定領域を露出させるコンタクトホールを介して前記半導体層のソース／ドレイン領域に電気的に連結されるソース／ドレイン電極と；前記ソース／ドレイン電極と電気的に連結される第１電極と；前記第１電極上に位置する発光層を含む有機膜層；及び前記有機膜層上に位置する第２電極を含み、前記コンタクトホール下部の前記半導体層領域内には前記半導体層の表面から一定深さまで前記金属触媒とは異なる金属の金属シリサイドが形成されていることを特徴とする有機電界発光表示装置を提供する。
【発明の効果】
【００１１】
前記したように、本発明によると、半導体層のチャネル領域に残留する金属触媒を除去することによって、漏れ電流等の電気的特性が優れた薄膜トランジスタ、その製造方法及びこれを具備した有機電界発光表示装置を得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明をさらに具体的に説明するために本発明による望ましい実施形態を添付した図面を参照してさらに詳細に説明する。しかし本発明はここで説明する実施形態に限定されなくて他の形態に具体化されることができる。
【００１３】
図１Ａないし図１Ｄは本発明の一実施形態による結晶化工程の断面図である。
【００１４】
まず、図１Ａに示したようにガラスまたはプラスチックのような基板１００上にバッファー層１１０を形成する。前記バッファー層１１０は化学的気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法または物理的気相蒸着（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を利用してシリコン酸化膜、シリコン窒化膜のような絶縁膜の単層またはこれらの複層で形成する。この時前記バッファー層１１０は前記基板１００で発生する水分または不純物の拡散を防止したり、結晶化時の熱の伝達速度を調節することによって、非晶質シリコン層の結晶化が十分に行われることができるようにする役割をする。
【００１５】
続いて、前記バッファー層１１０上に非晶質シリコン層１２０を形成する。この時前記非晶質シリコン層１２０は化学的気相蒸着法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）または物理的気相蒸着法（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を利用することができる。また、前記非晶質シリコン層１２０を形成する時、または、形成した後に脱水素処理して水素の濃度を低める工程を行なうことができる。
【００１６】
次に、前記非晶質シリコン層１２０を多結晶シリコン層に結晶化する。本発明ではＭＩＣ（Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法、ＭＩＬＣ（Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｌａｔｅｒａｌ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法、またはＳＧＳ（Ｓｕｐｅｒ  Ｇｒａｉｎ  Ｓｉｌｉｃｏｎ）法等のような金属触媒を利用した結晶化方法を利用して前記非晶質シリコン層を多結晶シリコン層に結晶化する。
【００１７】
前記ＭＩＣ法はニッケル（Ｎｉ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）等の金属触媒を非晶質シリコン層と接触させたり注入して前記金属触媒により非晶質シリコン層から多結晶シリコン層へ相変化が誘導される現象を利用する方法であって、前記ＭＩＬＣ法は金属触媒とシリコンが反応して生成されたシリサイドが側面に沿って広がり続けながら順次にシリコンの結晶化を誘導する方法を利用して非晶質シリコン層を多結晶シリコン層に結晶化させる方法である。
【００１８】
前記ＳＧＳ法は非晶質シリコン層に拡散する金属触媒の濃度を低濃度に調節して結晶粒の大きさを数μｍないし数百μｍまで調節することができる結晶化方法である。前記非晶質シリコン層に拡散する金属触媒の濃度を低濃度に調節するための一実施形態で前記非晶質シリコン層上にキャッピング層を形成して、前記キャッピング層上に金属触媒層を形成した後熱処理して金属触媒を拡散させることができ、工程によってはキャッピング層を形成しなくて金属触媒層を低濃度で形成すること等により拡散する金属触媒の濃度を低濃度に調節することができる。
【００１９】
本発明の実施形態ではキャッピング層を形成することによって、ＭＩＣ法やＭＩＬＣ法に比べて非晶質シリコン層に拡散する金属触媒の濃度を低濃度に制御することができるＳＧＳ法により結晶化することが望ましいので、下記ではこれを説明する。
【００２０】
図１Ｂは前記非晶質シリコン層上にキャッピング層と金属触媒層を形成する工程の断面図である。
【００２１】
図１Ｂを参照すると、前記非晶質シリコン１２０上にキャッピング層１３０を形成する。この時、前記キャッピング層１３０は今後の工程で形成される金属触媒が熱処理工程を介して拡散することができるシリコン窒化膜で形成することが望ましくて、シリコン窒化膜とシリコン酸化膜の複層を用いることができる。前記キャッピング層１３０は化学的気相蒸着法または物理的気相蒸着法等のような方法で形成する。この時、前記キャッピング層１３０の厚さは１ないし２０００Åに形成する。前記キャッピング層１３０の厚さが１Å未満になる場合には前記キャッピング層１３０が拡散する金属触媒の量を阻止しにくく、２０００Åを超える場合には前記非晶質シリコン層１２０に拡散する金属触媒の量が少なくて多結晶シリコン層に結晶化されにくい。
【００２２】
続いて、前記キャッピング層１３０上に金属触媒を蒸着して金属触媒層１４０を形成する。この時、前記金属触媒はＮｉ、Ｐｄ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｔｒ、及びＣｄで構成される群から選択されるいずれか一つを用いることができるが、望ましくはニッケル（Ｎｉ）を利用する。この時、前記金属触媒層１４０は前記キャッピング層１３０上に１０１１ないし１０１５ａｔｏｍｓ／ｃｍ２の面密度で形成するが、前記金属触媒が１０１１ａｔｏｍｓ／ｃｍ２の面密度より少なく形成された場合には結晶化の核であるシードの量が少なくて前記非晶質シリコン層がＳＧＳ法による多結晶シリコン層に結晶化されにくく、前記金属触媒が１０１５ａｔｏｍｓ／ｃｍ２の面密度より多く形成された場合には非晶質シリコン層に拡散する金属触媒の量が多くて多結晶シリコン層の結晶粒が小さくなり、また、残留する金属触媒の量が多くなって前記多結晶シリコン層をパターニングして形成される半導体層の特性が低下するようになる。
【００２３】
図１Ｃは前記基板を熱処理して金属触媒をキャッピング層を介して拡散させて非晶質シリコン層の界面に移動させる工程の断面図である。
【００２４】
図１Ｃを参照すると、前記バッファー層１１０、非晶質シリコン層１２０、キャッピング層１３０及び金属触媒層１４０が形成された前記基板１００を熱処理１５０して前記金属触媒層１４０の金属触媒のうち一部を前記非晶質シリコン層１２０の表面に移動させる。すなわち、前記熱処理１５０により前記キャッピング層１３０を通過して拡散する金属触媒１４０ａ、１４０ｂのうち微量の金属触媒１４０ｂだけが前記非晶質シリコン層１２０の表面に拡散するようになって、大部分の金属触媒１４０ａは前記非晶質シリコン層１２０に到達することができないか、前記キャッピング層１３０を通過できない。
【００２５】
したがって、前記キャッピング層１３０の拡散阻止能力により前記非晶質シリコン層１２０の表面に到達する金属触媒の量が決定できるが、前記キャッピング層１３０の拡散阻止能力は前記キャッピング層１３０の厚さと密接な関係がある。すなわち、前記キャッピング層１３０の厚さが厚くなるほど拡散する量は少なくなって結晶粒の大きさは大きくなり、厚さが薄くなるほど拡散する量は多くなって結晶粒の大きさは小さくなる。
【００２６】
この時、前記熱処理１５０工程は２００ないし９００℃の温度範囲で数秒ないし数時間の間行なって前記金属触媒を拡散させるようになるが、前記温度と時間で行なう場合に過度な熱処理工程による基板の変形等を防止することができ、製造費用及び収率の面でも望ましい。前記熱処理１５０工程は炉（ｆｕｒｎａｃｅ）工程、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｌｉｎｇ）工程、ＵＶ工程またはレーザ（Ｌａｓｅｒ）工程のうちいずれか一つの工程を利用することができる。
【００２７】
図１Ｄは拡散した金属触媒により非晶質シリコン層が多結晶シリコン層に結晶化する工程の断面図である。
【００２８】
図１Ｄを参照すると、前記キャッピング層１３０を通過して前記非晶質シリコン層１２０の表面に拡散した金属触媒１４０ｂにより前記非晶質シリコン層１２０が多結晶シリコン層１６０に結晶化される。すなわち、前記拡散した金属触媒１４０ｂが非晶質シリコン層のシリコンと結合して金属シリサイドを形成して、前記金属シリサイドが結晶化の核であるシード（ｓｅｅｄ）を形成するようになって非晶質シリコン層が多結晶シリコン層に結晶化するようになる。
【００２９】
一方、図１Ｄでは前記キャッピング層１３０と金属触媒層１４０を除去しないで前記熱処理工程を行なったが、金属触媒を前記非晶質シリコン層１２０上に拡散させて結晶化の核である金属シリサイドを形成させた後、前記キャッピング層１３０と金属触媒層１４０を除去して熱処理することによって多結晶シリコン層を形成しても良い。
【００３０】
図２Ａないし図２Ｅは本発明の第１実施形態による薄膜トランジスタを製造する工程の断面図である。
【００３１】
図２Ａを参照すると、前記キャッピング層１３０及び前記金属触媒層１４０を除去して、前記バッファー層１１０が形成された前記基板１００上に図１の実施形態のようにＳＧＳ結晶化法で結晶化した多結晶シリコン層（図１Ｄの１６０）をパターニングして半導体層２１０を形成する。前記多結晶シリコン層をパターニングすることは本実施形態と別に後続する工程ですることもできる。
【００３２】
続いて、図２Ｂを参照すると、前記半導体層２１０が形成された基板１００上にゲート絶縁膜２２０を形成する。ここで前記ゲート絶縁膜２２０はシリコン酸化膜、シリコン窒化膜またはこれらの二重層であることができる。
【００３３】
次に、前記ゲート絶縁膜２２０上に前記半導体層２１０のチャネル領域に定義される領域に対応するようにフォトレジストパターン２３０を形成する。続いて、前記フォトレジストパターン２３０をマスクとして用いて導電性の不純物イオン２４０を一定量注入してソース領域２１１、ドレイン領域２１３及びチャネル領域２１２を形成する。この時、前記不純物イオン２４０としてはｐ型不純物またはｎ型不純物を利用して薄膜トランジスタを形成することができるが、前記ｐ型不純物はホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）で構成される群で選択することができて、前記ｎ型不純物は燐（Ｐ）、砒素（Ａｓ）及びアンチモン（Ｓｂ）等で構成される群で選択することができる。
【００３４】
次に、図２Ｃを参照すると、前記フォトレジストパターン２３０を除去して、前記ゲート絶縁膜２２０上にアルミニウム（Ａｌ）またはアルミニウム−ネオジム（Ａｌ−Ｎｄ）のようなアルミニウム合金の単一層や、クロム（Ｃｒ）またはモリブデン（Ｍｏ）合金上にアルミニウム合金が積層された多重層をゲート電極用金属層（図示せず）として形成し、フォトエッチング工程で前記ゲート電極用金属層をエッチングして前記半導体層２１０のチャネル領域２１２と対応する部分にゲート電極２５０を形成する。
【００３５】
続いて、前記ゲート電極２５０を含む前記基板１００全面にかけて層間絶縁膜２６０を形成する。ここで、前記層間絶縁膜２６０はシリコン窒化膜、シリコン酸化膜またはこれらの多重層であることもある。
【００３６】
続いて、前記層間絶縁膜２６０及び前記ゲート絶縁膜２２０をエッチングして前記半導体層２１０のソース／ドレイン領域２１１、２１３を露出させるコンタクトホール２７０を形成する。
【００３７】
次に、図２Ｄを参照すると、前記コンタクトホール２７０が形成された前記層間絶縁膜２６０上に金属層、金属シリサイド層、またはこれらの二重層２８０を形成する。本発明では前記金属層、金属シリサイド層、またはこれらの二重層２８０を蒸着した後、後続する熱処理工程を実施して前記半導体層２１０内で形成される領域を利用するゲッタリング工程を実施する。
【００３８】
ゲッタリングのための前記金属層、金属シリサイド層、またはこれらの二重層２８０は、結晶化のための前記金属触媒より小さい拡散係数を有する金属か合金、または、前記半導体層２１０内部の金属シリサイド層を備える金属層を含むことが望ましい。
【００３９】
前記半導体層２１０内の前記金属層、金属シリサイド層、またはこれらの二重層２８０の金属または金属シリサイドの拡散係数は前記結晶化のための金属触媒の拡散係数の１／１００以下であることが望ましい。前記金属または金属シリサイドの拡散係数が前記金属触媒の１／１００以下である時、前記ゲッタリング用金属または金属シリサイドが前記半導体層２１０内で前記金属層、金属シリサイド層、またはこれらの二重層２８０と接する領域２１０ａから外れて前記半導体層２１０内の他の領域に拡散されることを防止して、前記半導体層２１０内の他の領域に前記金属または金属シリサイドが位置することを防止することができる。
【００４０】
半導体層の結晶化に利用される金属触媒ではニッケルが広く用いられるが、ニッケルの場合半導体層内での拡散係数は約１０−５ｃｍ２／ｓ以下であるので、ニッケルを金属触媒で用いる場合には、前記ゲッタリング用で用いられる金属層、金属シリサイド層、またはこれらの二重層２８０の金属または金属シリサイドの前記半導体層２１０内での拡散係数はニッケルの１／１００倍以下の値、すなわち０より大きく１０−７ｃｍ２／ｓ以下の値を有することが望ましい。この時、前記金属または金属シリサイドはＳｃ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｒｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｐｔ、Ｙ、Ｔａ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｄｙ、Ｈｏ、ＴｉＮ、及びＴａＮで構成される群から選択される一つ、これらの合金、またはこれら金属のシリサイドであることができる。
【００４１】
また前記金属層、金属シリサイド層、またはこれらの二重層２８０は３０Åないし２０００Åの厚さに形成することが望ましい。３０Å未満の厚さに形成する場合、前記金属層、金属シリサイド層、またはこれらの二重層２８０と接する前記半導体層２１０内部の領域２１０ａにおける前記結晶化のための金属触媒のゲッタリング効率が低下する。２０００Åを超えた厚さに形成する場合、後続するゲッタリングのための熱処理時に、全面に形成された前記金属層、金属シリサイド層、またはこれらの二重層２８０の熱膨張によって前記基板１００の変形を引き起こすことがある。
【００４２】
続いて、前記金属層、金属シリサイド層、またはこれらの二重層２８０上に熱酸化防止膜２９０を形成することができる。前記熱酸化防止膜２９０はゲッタリングのための後続する熱処理時熱処理条件によって前記金属層、金属シリサイド層、またはこれらの二重層２８０が酸化されたり窒素等のガスと反応して表面が変成できることを防止するためであり、シリコン酸化膜またはシリコン窒化膜等で形成することができる。この時、後続する熱処理工程を不活性雰囲気で実施する場合には前記熱酸化防止膜２９０を形成しないこともある。
【００４３】
続いて、前記半導体層２１０に残留している、特に前記半導体層２１０のチャネル領域２１２に残留している結晶化のための金属触媒を除去するために熱処理工程を行なう。前記熱処理工程を行なうと、前記金属層、金属シリサイド層、またはこれらの二重層２８０と接する前記半導体層２１０の表面から前記金属層の金属が前記半導体層２１０のシリコンと結合して金属シリサイドを形成したり、前記金属シリサイド層の金属シリサイドが前記半導体層２１０内の領域に拡散する。これで前記金属層、金属シリサイド層、またはこれらの二重層２８０と接する領域では前記半導体層２１０の表面から一定深さまで結晶化のための金属触媒とは異なる金属の金属シリサイドが存在する領域２１０ａが形成される。またこの時前記半導体層２１０と接する金属層の一部が金属シリサイド層に変わることができる。
【００４４】
前記熱処理工程により前記半導体層２１０のチャネル領域２１２に残留する結晶化のための前記金属触媒が前記金属層、金属シリサイド層、またはこれらの二重層２８０と接する前記半導体層２１０内の領域２１０ａに拡散する場合、前記金属触媒は前記領域２１０ａに沈殿されてこれ以上拡散しない。これは結晶化のための前記金属触媒はシリコン内部にあることよりも、他の金属シリサイドが存在する前記領域２１０ａにあることの方が熱力学的に安定するためである。したがって、このような原理で前記半導体層２１０のチャネル領域２１２に残留する結晶化のための前記金属触媒を除去できる。
【００４５】
この時、前記熱処理は５００ないし９９３℃の温度範囲で実施して、１０秒以上１０時間以下の間で加熱する。前記熱処理温度を５００℃未満とする場合、前記半導体層２１０において結晶化のための前記金属触媒の拡散が生じず、前記金属触媒が前記半導体層２１０内の前記領域２１０ａに移動しにくくなる。前記熱処理温度を９９３℃超える場合、金属触媒で用いられるニッケルの共融点（ｅｕｔｅｃｔｉｃ  ｐｏｉｎｔ）が９９３℃であるので９９３℃を超える温度ではニッケルが固体状で存在し、また高温により基板の変形が生じる。
【００４６】
また、前記熱処理時間を１０秒未満とする場合には前記半導体層２１０のチャネル領域２１２に残留する金属触媒が十分に除去されない可能性があり、前記熱処理時間が１０時間を超える場合には長時間の熱処理による基板の変形問題と薄膜トランジスタの生産費用及び収率の問題が生じることがある。一方、さらに高温で実施する場合には短時間の加熱でも金属触媒を除去することができる。
【００４７】
一方、ゲッタリング効果を増大させるために前記金属層、金属シリサイド層、またはこれらの二重層２８０と接する前記半導体層２１０の領域２１０ａ内にｎ型不純物やｐ型不純物をさらに注入することができる。この時ｎ型不純物では燐（Ｐ）が望ましく、ｐ型不純物ではホウ素（Ｂ）が望ましい。または前記金属層、金属シリサイド層、またはこれらの二重層２８０と接する前記半導体層２１０の領域２１０ａ内にイオンやプラズマを利用してダメージ（ｄａｍａｇｅ）領域２１０ｂを形成してゲッタリング効果をさらに増大させることができる。
【００４８】
続いて、図２Ｅを参照すると、前記金属層、金属シリサイド層、またはこれらの二重層２８０及び前記熱酸化防止膜２９０を除去する。続いて前記コンタクトホール２７０を介して前記ソース／ドレイン領域２１１、２１３と連結するソース／ドレイン電極２９１、２９３を形成する。ここで、前記ソース／ドレイン電極２９１、２９３はモリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、モリブデンタングステン（ＭｏＷ）、アルミニウム（Ａｌ）、アルミニウム−ネオジム（Ａｌ−Ｎｄ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、銅（Ｃｕ）、モリブデン合金（Ｍｏ  ａｌｌｏｙ）、アルミニウム合金（Ａｌ  ａｌｌｏｙ）、及び銅合金（Ｃｕ  ａｌｌｏｙ）のうちから選択されるいずれか一つで形成されることができる。これで本発明の第１実施形態による薄膜トランジスタを完成する。
【００４９】
図３Ａないし図３Ｃは本発明の第２実施形態による薄膜トランジスタを製造する工程の断面図である。下記で特別に言及する場合を除いては前記実施形態で言及したことを参照する。
【００５０】
まず、バッファー層３１０が形成された基板３００が提供される。続いて、前記バッファー層３１０上に非晶質シリコン層を形成して前記図１の実施形態のように金属触媒を利用して前記非晶質シリコン層を結晶化して多結晶シリコン層に形成する。前記多結晶シリコン層をパターニングして半導体層３２０で形成する。多結晶シリコン層をパターニングすることは本実施形態と別に後続する工程ですることもできる。
【００５１】
続いて、前記半導体層３２０が形成された前記基板３００上にゲート絶縁膜３３０を形成する。
【００５２】
次に、前記ゲート絶縁膜３３０上に前記半導体層３２０のチャネル領域に定義される領域に対応するようにフォトレジストパターン３４０を形成する。続いて、前記フォトレジストパターン３４０をマスクとして用いて導電性の不純物イオン３４５を一定量注入してソース領域３２１、ドレイン領域３２３及びチャネル領域３２２を形成する。
【００５３】
次に、図３Ｂを参照すると、前記フォトレジストパターン３４０を除去して、前記ゲート絶縁膜３３０上にゲート電極用金属層（図示せず）を形成して、フォトエッチング工程で前記ゲート電極用金属層をエッチングして前記半導体層３２０のチャネル領域３２２と対応する部分にゲート電極３５０を形成する。
【００５４】
続いて、前記ゲート電極３５０を含む前記基板３００全面にかけて層間絶縁膜３６０を形成する。次に、前記層間絶縁膜３６０及び前記ゲート絶縁膜３３０をエッチングして前記半導体層３２０のソース／ドレイン領域３２１、３２３を露出させるコンタクトホール３７０を形成する。
【００５５】
続いて、前記コンタクトホール３７０が形成された前記層間絶縁膜３６０上に金属層、金属シリサイド層、またはこれらの二重層３８０を形成する。本発明では前記金属層、金属シリサイド層、またはこれらの二重層３８０を蒸着した後、後続する熱処理工程を実施して形成される前記半導体層３２０内の領域を利用してゲッタリング工程を実施する。続いて、前記金属層、金属シリサイド層、またはこれらの二重層３８０上に熱酸化防止膜３８５を形成することができる。
【００５６】
続いて、前記半導体層３２０に残留している、特に前記半導体層３２０のチャネル領域３２２に残留している結晶化のための金属触媒を除去するために熱処理工程を行なう。前記熱処理工程を行なうと、前記金属層、金属シリサイド層、またはこれらの二重層３８０と接する前記半導体層３２０の表面から前記金属層の金属が前記半導体層３２０のシリコンと結合して金属シリサイドを形成したり、前記金属シリサイド層の金属シリサイドが前記半導体層３２０内の領域に拡散する。これで前記金属層、金属シリサイド層、またはこれらの二重層３８０と接する領域では前記半導体層３２０の表面から一定深さまで結晶化のための金属触媒とは異なる金属の金属シリサイドが存在する領域３２０ａが形成される。
【００５７】
前記熱処理工程により前記半導体層３２０のチャネル領域３２２に残留する結晶化のための前記金属触媒が前記金属層、金属シリサイド層、またはこれらの二重層３８０と接する前記半導体層３２０内の領域３２０ａに拡散する場合、前記金属触媒は前記領域３２０ａに沈殿されてこれ以上拡散しない。
【００５８】
一方、ゲッタリング効果を増大させるために前記金属層、金属シリサイド層、またはこれらの二重層３８０と接する前記半導体層３２０の領域３２０ａ内にｎ型不純物やｐ型不純物をさらに注入することができ、イオンやプラズマを利用してダメージ（ｄａｍａｇｅ）領域３２０ｂを形成してゲッタリング効果をさらに増大させることができる。
【００５９】
続いて、図３Ｃを参照すると、前記熱酸化防止膜３８５を除去する。続いて前記金属層、金属シリサイド層、またはこれらの二重層３８０上にソース／ドレイン電極材料を蒸着する。次に、前記金属層、金属シリサイド層、またはこれらの二重層３８０及び前記ソース／ドレイン電極材料をパターニングして金属層パターン、金属シリサイド層パターン、またはこれらの二重層のパターン３９０及びソース／ドレイン電極３９１、３９３を形成する。本発明の第２実施形態では前記第１実施形態と別に前記金属層、金属シリサイド層、またはこれらの二重層３８０を除去しないでパターニングして、前記金属層パターン、金属シリサイド層パターン、またはこれらの二重層のパターン３９０を形成し、前記ソース／ドレイン電極３９１、３９３は前記金属層パターンまたは金属シリサイド層パターン、またはこれらの二重層のパターン３９０を介して前記半導体層３２０のソース／ドレイン領域３２１、３２３と電気的に連結される。これで本発明の第２実施形態による薄膜トランジスタを完成する。
【００６０】
図４Ａないし図４Ｃは本発明の第３実施形態による薄膜トランジスタを製造する工程の断面図である。下記で特別に言及する場合を除いては前記実施形態で言及したことを参照する。
【００６１】
まず、バッファー層４１０が形成された基板４００が提供される。続いて、前記バッファー層４１０上に非晶質シリコン層を形成して前記図１の実施形態のように金属触媒を利用して前記非晶質シリコン層を結晶化して多結晶シリコン層に形成する。前記多結晶シリコン層をパターニングして半導体層４２０を形成する。多結晶シリコン層をパターニングすることは本実施形態と別に後続する工程ですることもできる。
【００６２】
続いて、前記半導体層４２０が形成された前記基板４００上にゲート絶縁膜４３０を形成する。次に、前記ゲート絶縁膜４３０上に前記半導体層４２０のチャネル領域に定義される領域に対応するようにフォトレジストパターン（図示せず）を形成して、前記フォトレジストパターンをマスクとして用いて導電性の不純物イオンを一定量注入してソース領域４２１、ドレイン領域４２３及びチャネル領域４２２を形成する。
【００６３】
次に、前記フォトレジストパターンを除去して、前記ゲート絶縁膜４３０上にゲート電極用金属層（図示せず）を形成して、フォトエッチング工程で前記ゲート電極用金属層をエッチングして前記半導体層４２０のチャネル領域４２２と対応する部分にゲート電極４５０を形成する。
【００６４】
続いて、図４Ｂを参照すると、前記ゲート電極４５０を含む前記基板４００全面にかけて層間絶縁膜４６０を形成する。次に、前記層間絶縁膜４６０及び前記ゲート絶縁膜４３０をエッチングして前記半導体層４２０のソース／ドレイン領域４２１、４２３を露出させるコンタクトホール４７０を形成する。
【００６５】
続いて、前記コンタクトホール４７０が形成された前記層間絶縁膜４６０上に金属層、金属シリサイド層、またはこれらの二重層を形成して、前記金属層、金属シリサイド層、またはこれらの二重層をパターニングして金属層パターン、金属シリサイド層パターン、またはこれらの二重層パターン４８０を形成する。ここで前記金属層、金属シリサイド層、またはこれらの二重層は第１または第２の実施形態と別に３０Åないし１００００Åの厚さに形成する。
【００６６】
前記第３実施形態では前記第１または第２の実施形態と別に前記金属層、金属シリサイド層、またはこれらの二重層を先にパターニングして、後にゲッタリングのための熱処理を行なうようになるので、熱処理時前記金属層、金属シリサイド層、またはこれらの二重層が前記基板４００の全面に形成されていない。したがって熱処理時全面に形成された前記金属層、金属シリサイド層、またはこれらの二重層の熱膨張によって前記基板４００の変形を引き起こさないので、１００００Åの厚さまで厚く形成することができる。
【００６７】
続いて前記金属層パターン、金属シリサイド層パターン、またはこれらの二重層パターン４８０上に熱酸化防止膜４９０を形成することができる。続いて、前記半導体層４２０に残留している、特に前記半導体層４２０のチャネル領域４２２に残留している結晶化のための金属触媒を除去するために熱処理工程を行なう。前記熱処理工程を行なうと、前記金属層パターン、金属シリサイド層パターン、またはこれらの二重層パターン４８０と接する前記半導体層４２０の表面から前記金属層パターンの金属が前記半導体層４２０のシリコンと結合して金属シリサイドを形成したり、前記金属シリサイド層パターンの金属シリサイドが前記半導体層４２０内の領域に拡散する。これで前記金属層パターン、金属シリサイド層パターン、またはこれらの二重層パターン４８０と接する領域では前記半導体層４２０の表面から一定深さまで結晶化のための金属触媒とは異なる金属の金属シリサイドが存在する領域４２０ａが形成される。
【００６８】
前記熱処理工程により前記半導体層４２０のチャネル領域４２２に残留する結晶化のための前記金属触媒が前記金属層パターン、金属シリサイド層パターン、またはこれらの二重層パターン４８０と接する前記半導体層４２０内の領域４２０ａに拡散する場合、前記金属触媒は前記領域４２０ａに沈殿されてこれ以上拡散しない。
【００６９】
一方、ゲッタリング効果を増大させるために前記金属層パターン、金属シリサイド層パターン、またはこれらの二重層パターン４８０と接する前記半導体層４２０の領域４２０ａ内にｎ型不純物やｐ型不純物をさらに注入することができ、イオンやプラズマを利用してダメージ（ｄａｍａｇｅ）領域（４２０ｂ）を形成してゲッタリング効果をさらに増大させることができる。
【００７０】
続いて、図４Ｃを参照すると、前記熱酸化防止膜４９０を除去する。これで本発明の第３実施形態による薄膜トランジスタは完成するが、本発明の第３実施形態では前記金属層パターン、金属シリサイド層パターン、またはこれらの二重層パターン４８０がソース／ドレイン電極になる。前記第３実施形態のように前記金属層パターン、金属シリサイド層パターン、またはこれらの二重層パターン４８０がソース／ドレイン電極になる場合には、別途のソース／ドレイン電極材料を形成する必要がなくて工程をさらに単純化させることができる。
【００７１】
図５は従来の燐（Ｐ）のドーピングによるゲッタリング方法を利用して形成された薄膜トランジスタの半導体層の単位幅当たりのオフ電流値と本発明の実施形態による薄膜トランジスタの半導体層の単位幅当たりのオフ電流値を比較したグラフである。ここで、横軸のＡ領域は従来の燐（Ｐ）のドーピングによるゲッタリング方法を利用した場合の薄膜トランジスタ、Ｂ及びＣ領域はそれぞれ本発明の実施形態による薄膜トランジスタの場合で、Ｂ領域はチタン（Ｔｉ）を利用した場合であって、Ｃ領域はモリブデン（Ｍｏ）を利用した場合である。縦軸は薄膜トランジスタの測定された半導体層の単位幅当たりのオフ電流値（Ａ／μｍ）を示す。
【００７２】
まず、燐（Ｐ）のドーピングによる従来のゲッタリング方法は結晶化のための金属触媒としてＮｉを用いて結晶化した半導体層において、コンタクトホールにより露出した領域に２×ｅ１４／ｃｍ２のドーズ量の燐（Ｐ）がドーピングされ、５５０℃で１時間の間熱処理を行った。本発明の実施形態による薄膜トランジスタでは結晶化のための金属触媒としてＮｉを用いて結晶化した半導体層において、コンタクトホールにより露出した領域にＴｉとＭｏをそれぞれ別に１００Åの厚さに蒸着して、ゲッタリングのための熱処理条件は前記燐（Ｐ）のドーピングによるゲッタリング方法と同じ条件で行なった。前記熱処理後にそれぞれの薄膜トランジスタのオフ電流値を測定した。
【００７３】
本発明の実施形態によってＴｉまたはＭｏを蒸着してゲッタリングのための熱処理をすると、前記ＴｉまたはＭｏが半導体層のＳｉと反応してＴｉシリサイドまたはＭｏシリサイドが形成される。前記半導体層で前記ＴｉまたはＭｏ層と接する前記半導体層の下部領域には前記半導体層の界面からＴｉシリサイドまたはＭｏシリサイドが形成された領域が存在するようになり、前記領域に金属触媒がゲッタリングされる。
【００７４】
図５のＡ領域を参照すると、従来の燐（Ｐ）のドーピングによるゲッタリング方法を利用した場合の薄膜トランジスタの半導体層の単位幅当たりのオフ電流値を４回測定してみた結果、約４．５Ｅ−１２（Ａ／μｍ）ないし７．０Ｅ−１２（Ａ／μｍ）の値が測定された。しかし、図５のＢ及びＣ領域を参照すると、本発明の実施形態による薄膜トランジスタの半導体層の単位幅当たりのオフ電流値を測定した結果はＴｉを利用した場合にはさらに低い５．０Ｅ−１３（Ａ／μｍ）以下の値が測定され、Ｍｏを利用した場合６．０Ｅ−１３（Ａ／μｍ）以下の値が測定されて、従来より半導体層の単位幅当たりのオフ電流値が顕著に減少されたことが分かる。
【００７５】
したがって前記の結果によれば、本発明の実施形態による薄膜トランジスタの場合、オフ電流値を反映させている半導体層のチャネル領域に残留する金属触媒の量が大幅に減少されたことが分かって、これにより漏れ電流を顕著に減少させた電気的特性の優れた薄膜トランジスタを提供できることが分かる。
【００７６】
続いて、図６は本発明の一実施形態による薄膜トランジスタを含む有機電界発光表示装置の断面図である。
【００７７】
図６を参照すると、前記本発明の実施形態による図２Ｅの薄膜トランジスタを含む前記基板２００全面に絶縁膜６１０を形成する。前記絶縁膜６１０は無機膜であるシリコン酸化膜、シリコン窒化膜またはスピンオンガラス（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）膜のうちから選択されるいずれか一つまたは有機膜であるポリイミド（ｐｏｌｙｉｍｉｄｅ）、ベンゾシクロブテン系樹脂（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ  ｓｅｒｉｅｓ  ｒｅｓｉｎ）またはアクリレート（ａｃｒｙｌａｔｅ）のうちから選択されるいずれか一つで形成することができる。または前記無機膜と前記有機膜の積層構造で形成されることもできる。
【００７８】
前記絶縁膜６１０をエッチングして前記ソースまたはドレイン電極２９１、２９３を露出させるビアホールを形成する。前記ビアホールを介して前記ソースまたはドレイン電極２９１、２９３のうちいずれか一つと連結される第１電極６２０を形成する。前記第１電極６２０はアノードまたはカソードで形成することができる。前記第１電極６２０がアノードである場合、前記アノードはＩＴＯ、ＩＺＯまたはＩＴＺＯのうちからいずれか一つで構成された透明導電膜で形成することができ、カソードである場合前記カソードはＭｇ、Ｃａ、Ａｌ、Ａｇ、Ｂａまたはこれらの合金を用いて形成することができる。
【００７９】
続いて、前記第１電極６２０上に前記第１電極６２０の表面一部を露出させる開口部を有する画素定義膜６３０を形成して、前記露出した第１電極６２０上に発光層を含む有機膜層６４０を形成する。前記有機膜層６４０には正孔注入層、正孔輸送層、正孔抑制層、電子抑制層、電子注入層及び電子輸送層で構成される群から選択される一つまたは複数の層をさらに含むことができる。続いて、前記有機膜層６４０上に第２電極６５０を形成する。これで本発明の一実施形態による有機電界発光表示装置を完成する。
【００８０】
前記のように、金属触媒を利用して結晶化された多結晶シリコン層で形成される半導体層において、前記半導体層内における結晶化のための前記金属触媒よりも小さな拡散係数を有する金属またはその合金を具備する金属層、金属シリサイド層、またはこれらの二重層は、コンタクトホールにより露出された前記半導体層の領域に形成され、熱処理される。これにより、前記半導体層のチャネル領域に残っている金属触媒を除去できるようになって、薄膜トランジスタのオフ電流を顕著に減少することができる。また前記金属層、金属シリサイド層、またはこれらの二重層をパターニングしてソース／ドレイン電極で利用することによって、工程を単純化させることができる。
【００８１】
本発明は上記のように望ましい実施形態を挙げて説明したが、前記した実施形態に限られず、本発明の精神を外れない範囲内で該発明が属する技術分野における通常の知識を有する者により多様な変更と修正が可能であるものである。
【図面の簡単な説明】
【００８２】
【図１Ａ】本発明の実施形態による結晶化工程の断面図である。
【図１Ｂ】本発明の実施形態による結晶化工程の断面図である。
【図１Ｃ】本発明の実施形態による結晶化工程の断面図である。
【図１Ｄ】本発明の実施形態による結晶化工程の断面図である。
【図２Ａ】本発明の第１実施形態による薄膜トランジスタを製造する工程の断面図である。
【図２Ｂ】本発明の第１実施形態による薄膜トランジスタを製造する工程の断面図である。
【図２Ｃ】本発明の第１実施形態による薄膜トランジスタを製造する工程の断面図である。
【図２Ｄ】本発明の第１実施形態による薄膜トランジスタを製造する工程の断面図である。
【図２Ｅ】本発明の第１実施形態による薄膜トランジスタを製造する工程の断面図である。
【図３Ａ】本発明の第２実施形態による薄膜トランジスタを製造する工程の断面図である。
【図３Ｂ】本発明の第２実施形態による薄膜トランジスタを製造する工程の断面図である。
【図３Ｃ】本発明の第２実施形態による薄膜トランジスタを製造する工程の断面図である。
【図４Ａ】本発明の第３実施形態による薄膜トランジスタを製造する工程の断面図である。
【図４Ｂ】本発明の第３実施形態による薄膜トランジスタを製造する工程の断面図である。
【図４Ｃ】本発明の第３実施形態による薄膜トランジスタを製造する工程の断面図である。
【図５】従来燐（Ｐ）のドーピングによるゲッタリング方法を利用して形成された薄膜トランジスタの半導体層の単位幅当たりのオフ電流値と本発明の一実施形態による薄膜トランジスタの半導体層の単位幅当たりのオフ電流値を比較したグラフである。
【図６】本発明の第１実施形態による薄膜トランジスタを含む有機電界発光表示装置の断面図である。
【符号の説明】
【００８３】
１００、３００、４００    基板
１１０、３１０、４１０    バッファー層
２１０、３２０、４２０    半導体層
２２０、３３０、４３０    ゲート絶縁膜
２５０、２５０、４５０    ゲート電極
２６０、３６０、４６０    層間絶縁膜
２７０、３７０、４７０    コンタクトホール
２８０、３８０    金属層、金属シリサイド層、またはこれらの二重層
２９０、３８５、４９０    熱酸化防止膜
３９０、４８０    金属層パターン、金属シリサイド層パターン、またはこれらの二重層パターン
２９１、２９３、３９１、３９３    ソース／ドレイン電極
６１０    絶縁膜
６２０    第１電極
６３０    画素定義膜
６４０    有機膜層
６５０    第２電極
【図１Ａ】
0005197211.tif 000002
【図１Ｂ】
0005197211.tif 000003
【図１Ｃ】
0005197211.tif 000004
【図１Ｄ】
0005197211.tif 000005
【図２Ａ】
0005197211.tif 000006
【図２Ｂ】
0005197211.tif 000007
【図２Ｃ】
0005197211.tif 000008
【図２Ｄ】
0005197211.tif 000009
【図２Ｅ】
0005197211.tif 000010
【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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