(57)【特許請求の範囲】
【請求項１】
複数の個別高周波入出力端子と、少なくとも１つの共通高周波入出力端子と、前記複数の個別高周波入出力端子と前記共通入出力端子との間にそれぞれ配されてその導通・非導通が外部から制御可能に構成されてなる複数の高周波切替用スイッチ素子と、前記高周波切替用スイッチ素子の動作を制御する制御回路とを具備し、前記制御回路による前記複数の高周波切替用スイッチ素子の動作制御により、前記複数の個別高周波入出力端子の内、所望する一つの個別高周波入出力端子と前記共通高周波入出力端子の内、所望する一つの共通高周波入出力端子との間に信号通過経路を形成可能に構成されてなるスイッチ半導体集積回路であって、
前記共通高周波入出力端子と接地電位との間に、第１のＤＣ信号切替用スイッチ素子と第１の抵抗器とが直列接続されて設けられる一方、前記共通高周波入出力端子と前記制御回路から出力されるスイッチ素子へ印加される電圧と等しい電圧源との間に、第２のＤＣ信号切替用スイッチ素子と第２の抵抗器が直列接続されて設けられ、前記第１及び第２のＤＣ信号切替用スイッチ素子は、その導通・非導通が前記複数の高周波切替用スイッチ素子の導通・非導通に連動可能に構成されてなり、
前記制御回路は、外部から入力される外部制御信号をデコードし、そのデコード結果に応じて、前記複数の高周波切替用スイッチ素子のいずれか一つをオン状態とすると共に、前記第１及び第２のＤＣ信号切替用スイッチ素子のいずれか一方をオン状態とし、他方をオフ状態とするべく必要な制御電圧を出力するよう構成されてなり、通過せしめられる高周波電力が他の信号通過経路に対して相対的に大きい信号通過経路を導通状態とする場合、前記第１のＤＣ信号切替用スイッチ素子を非導通状態とし、前記第２のＤＣ信号切替用スイッチ素子を導通状態とする一方、
通過せしめられる高周波電力が他の信号通過経路に対して相対的に小さい信号通過経路を導通状態とする場合、前記第１のＤＣ信号切替用スイッチ素子を導通状態とし、前記第２のＤＣ信号切替用スイッチ素子を非導通状態とするよう構成されてなることを特徴とするスイッチ半導体集積回路。
【請求項２】
前記複数の個別高周波入出力端子に、外部からの制御により当該個別高周波入出力端子を高周波的に接地するシャントスイッチ素子がそれぞれ接続され、通過せしめられる高周波電力が他の信号通過経路に対して相対的に大きい個別高周波入出力端子に接続される前記シャントスイッチ素子の制御信号を前記第１のＤＣ信号切替スイッチ素子の制御信号と共通とする一方、
通過せしめられる高周波電力が他の信号通過経路に対して相対的に小さい個別高周波入出力端子に接続される前記シャントスイッチ素子の制御信号を前記第２のＤＣ信号切替スイッチ素子の制御信号と共通としてなることを特徴とする請求項１記載のスイッチ半導体集積回路。
【請求項３】
通過せしめられる高周波電力が他の信号通過経路に対して相対的に大きい個別高周波入出力端子に接続される高周波切替用スイッチ素子を構成する電界効果トランジスタのゲート幅が、通過せしめられる高周波電力が他の信号通過経路に対して相対的に小さい個別高周波入出力端子に接続される高周波切替用スイッチ素子を構成する電界効果トランジスタのゲート幅より大きく設定されてなることを特徴とする請求項１又は請求項２記載のスイッチ半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話機等の移動体通信機器や高周波機器における高周波信号経路の切り替えを行うスイッチ半導体集積回路に係り、特に、マルチバンド・マルチモード用のスイッチ半導体集積回路における歪み特性の向上等を図ったものに関する。
【背景技術】
【０００２】
従来、高周波信号を扱う携帯電話機や移動体無線通信などの装置では、高周波信号の経路の切り替えのために、ＧａＡｓ化合物半導体による電界効果トランジスタであるＭＥＳ  ＦＥＴやＨＥＭＴ等を用いたスイッチ半導体集積回路が使用されている。かかるスイッチ半導体集積回路としては、例えば、特許文献１等に開示されたものがあるが、このようなスイッチ半導体集積回路には、挿入損失、アイソレーション、ハンドリングパワー、歪み特性等の電気的特性が要求される。
【０００３】
従来、この種の回路としては、例えば、図４に示された構成を有してなるものが公知・周知となっている。
以下、同図を参照しつつ、この従来回路について説明すれば、スイッチ半導体集積回路は、第１及び第２の高周波入出力端子２０１，２０２間に、直列接続された第１及び第２の電界効果トランジスタ２０３，２０４を主たる構成要素としてなる第１のスイッチ素子２１１が設けられる一方、第２の高周波入出力端子２０２とグランドとの間に、直列接続された電界効果トランジスタ２１０，２１１を主たる構成要素としてなる第２のスイッチ素子２１２が設けられて構成されたものとなっている。
【０００４】
かかる構成において、第１の高周波入出力端子２０１と第２の高周波入出力端子２０２間をオン状態（以下、この状態を「スイッチ半導体集積回路をオン状態」と称する）とするには、第１の制御端子２０５に第１及び第２の電界効果トランジスタ２０３，２０４のピンチオフ電圧よりも高い制御電圧を印加して、第１及び第２の電界効果トランジスタ２０３，２０４のドレイン・ソース間を低インピーダンスとする。一方、第２の制御端子２１５には、第３及び第４の電界効果トランジスタ２１０，２１１のピンチオフ電圧よりも低い制御電圧を印加して、第３及び第４の電界効果トランジスタ２１０，２１１のドレイン・ソース間を高インピーダンスとすれば良い。
【０００５】
また、第１の高周波入出力端子２０１と第２の高周波入出力端子２０２間をオフ状態（以下、この状態を「スイッチ半導体集積回路をオフ状態」と称する）とするには、上述の場合とは逆に、第１の制御端子２０５に第１及び第２の電界効果トランジスタ２０３，２０４のピンチオフ電圧よりも低い制御電圧を印加して、第１及び第２の電界効果トランジスタ２０３，２０４のドレイン・ソース間を高インピーダンスとする。一方、第２の制御端子２１５には、第３及び第４の電界効果トランジスタ２１０，２１１のピンチオフ電圧よりも高い制御電圧を印加して、第３及び第４の電界効果トランジスタ２１０，２１１のドレイン・ソース間を低インピーダンスとすれば良い。
【０００６】
ここで、スイッチ半導体集積回路をオフ状態とする場合には、第２の制御端子２１５に対して第３及び第４の電界効果トランジスタ２１０，２１１のピンチオフ電圧よりも高い制御電圧を印加して、第３及び第４の電界効果トランジスタ２１０，２１１をオン状態とすることで、第１及び第２の電界効果トランジスタ２０２，２０４がオフ状態にも関わらず、これら第１及び第２の電界効果トランジスタ２０３，２０４で遮断しきれずに漏洩した高周波入力信号を高周波的に接地し、第１及び第２の高周波入出力端子２０１，２０２間の高いアイソレーションを確保している。
【０００７】
ところで、このようなスイッチ半導体集積回路において扱うことのできる最大電力は、一般的に下記する式１により表すことができる。
【０００８】
Ｐｍａｘ＝２｛ｎ（Ｖｐ−ＶCTL）｝２／Ｚo・・・式１
【０００９】
かかる式１において、ｎは直列に接続された電界効果トランジスタの数（段数）、Ｖｐは電界効果トランジスタのピンチオフ電圧、ＶCTLはオフ状態の電界効果トランジスタのゲートに印加されるバイアス電圧、Ｚoはスイッチ半導体集積回路が用いられる系の特性インピーダンスである。
【００１０】
かかる式によれば、スイッチ半導体集積回路において扱うことのできる電力（ハンドリングパワー）を大きくするには、直列に接続する電界効果トランジスタの段数を増やすか、Ｖｐの浅い電界効果トランジスタを用いるか、バイアス電圧を大きくするかの選択肢があり、これらのいずれかを選択するか、或いは、これらを任意に組み合わせて行っても良いことが理解できる。
【００１１】
ところが、電界効果トランジスタのＶｐは、製造工程で使用されるプロセスによって決まるため、現実的には、任意に大きく変化させることは困難である。また、動作電圧についても、携帯電話端末での使用を前提とした場合には、電池駆動となるため、３Ｖ程度を確保するのが精々であり、それ以上の大きな電圧を選択することは現実的には不可能である。
【００１２】
そのため、直列に接続する電界効果トランジスタの段数ｎを増やすことでスイッチ半導体集積回路のハンドリングパワー特性の向上に対処するのが一般的であるが、段数を増やすことは、チップサイズ、コストの増大を招くため、近年では、昇圧回路を内蔵し、バイアス電圧を大きくする手法も用いられつつある（例えば、特許文献２等参照）。
【特許文献１】特開２００２−１６４７７２号公報（第４−５頁、図１及び図２）
【特許文献２】特開２００５−３５４２７９号公報（第４−７頁、図１乃至図３）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、近年における携帯電話機や移動体無線装置の多バンド化・多モード化に伴い、さらなる性能向上の要求が増しつつあり、上述したような対処の仕方では不十分となっている。例えば、ＧＳＭとＷＣＤＭＡのマルチモード端末機に使用されるスイッチ半導体集積回路を例に挙げれば、ＧＳＭ用途では３２ｄＢｍ〜３５ｄＢｍ前後の高周波信号入力時の高調波特性、ＷＣＤＭＡ用途では２０ｄＢｍ前後の高周波信号入力時のＩＭＤ特性が重要となり、これらの特性のさらなる向上が所望されている。
【００１４】
本発明は、上記実状に鑑みてなされたもので、簡易な構成で、チップサイズを増すことなく、選択された信号通過経路に応じて歪み特性の改善、スイッチ素子の挿入損失の低減を図ることができるスイッチ半導体集積回路を提供するものである。
【課題を解決するための手段】
【００１５】
上記本発明の目的を達成するため、本発明に係るスイッチ半導体集積回路は、
複数の個別高周波入出力端子と、少なくとも１つの共通高周波入出力端子と、前記複数の個別高周波入出力端子と前記共通入出力端子との間にそれぞれ配されてその導通・非導通が外部から制御可能に構成されてなる複数の高周波切替用スイッチ素子と、前記高周波切替用スイッチ素子の動作を制御する制御回路とを具備し、前記制御回路による前記複数の高周波切替用スイッチ素子の動作制御により、前記複数の個別高周波入出力端子の内、所望する一つの個別高周波入出力端子と前記共通高周波入出力端子の内、所望する一つの共通高周波入出力端子との間に信号通過経路を形成可能に構成されてなるスイッチ半導体集積回路であって、
前記共通高周波入出力端子と接地電位との間に、第１のＤＣ信号切替用スイッチ素子と第１の抵抗器とが直列接続されて設けられる一方、前記共通高周波入出力端子と前記制御回路から出力されるスイッチ素子へ印加される電圧と等しい電圧源との間に、第２のＤＣ信号切替用スイッチ素子と第２の抵抗器が直列接続されて設けられ、前記第１及び第２のＤＣ信号切替用スイッチ素子は、その導通・非導通が前記複数の高周波切替用スイッチ素子の導通・非導通に連動可能に構成されてなり、
前記制御回路は、外部から入力される外部制御信号をデコードし、そのデコード結果に応じて、前記複数の高周波切替用スイッチ素子のいずれか一つをオン状態とすると共に、前記第１及び第２のＤＣ信号切替用スイッチ素子のいずれか一方をオン状態とし、他方をオフ状態とするべく必要な制御電圧を出力するよう構成されてなり、通過せしめられる高周波電力が他の信号通過経路に対して相対的に大きい信号通過経路を導通状態とする場合、前記第１のＤＣ信号切替用スイッチ素子を非導通状態とし、前記第２のＤＣ信号切替用スイッチ素子を導通状態とする一方、
通過せしめられる高周波電力が他の信号通過経路に対して相対的に小さい信号通過経路を導通状態とする場合、前記第１のＤＣ信号切替用スイッチ素子を導通状態とし、前記第２のＤＣ信号切替用スイッチ素子を非導通状態とするよう構成されてなるものである。
また、上記構成において、前記複数の個別高周波入出力端子に、外部からの制御により当該個別高周波入出力端子を高周波的に接地するシャントスイッチ素子がそれぞれ接続され、通過せしめられる高周波電力が他の信号通過経路に対して相対的に大きい個別高周波入出力端子に接続される前記シャントスイッチ素子の制御信号を前記第１のＤＣ信号切替スイッチ素子の制御信号と共通とする一方、
通過せしめられる高周波電力が他の信号通過経路に対して相対的に小さい個別高周波入出力端子に接続される前記シャントスイッチ素子の制御信号を前記第２のＤＣ信号切替スイッチ素子の制御信号と共通としてなるよう構成しても好適である。
さらに、上記構成において、通過せしめられる高周波電力が他の信号通過経路に対して相対的に大きい個別高周波入出力端子に接続される高周波切替用スイッチ素子を構成する電界効果トランジスタのゲート幅が、通過せしめられる高周波電力が他の信号通過経路に対して相対的に小さい個別高周波入出力端子に接続される高周波切替用スイッチ素子を構成する電界効果トランジスタのゲート幅より大きく設定されてなるよう構成しても好適である。
【発明の効果】
【００１６】
本発明によれば、選択される信号通過経路に応じて、その信号通過経路に設けられた高周波切替用のスイッチ素子のバイアス電圧を変化せしめることができるようにしたので、特定の信号通過経路において他の信号通過経路に比して、歪み特性を向上させることが可能となるという効果を奏するものである。
また、バイアス電圧の切り替えに用いられるＤＣ信号切替用スイッチ素子の動作を、高周波切替用スイッチ素子の動作に連動するよう構成することで、制御信号の共通化による回路構成の簡素化を図ることができ、そのためチップサイズの増大を軽減できるという効果を奏するものである。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるスイッチ半導体集積回路の第１の構成例について、図１を参照しつつ説明する。
この第１の構成例におけるスイッチ半導体集積回路は、共通端子となる第１の高周波入出力端子１０１と、個別端子となる第２乃至第４の高周波入出力端子１０２〜１０４との間のオン・オフ（導通・非導通）状態を切り替えるＳＰ３Ｔ（単極３投）スイッチが構成されたもので、第１〜３のスイッチ素子１１〜１３と、第１及び第２のＤＣ信号切替用スイッチ素子２２，２３と、制御回路２１とを主たる構成要素として構成されたものとなっている。
【００１８】
高周波切替用のスイッチ素子としての第１乃至第３のスイッチ素子１１〜１３は、いずれもディプレッション型電界効果トランジスタ（以下「ＦＥＴ」と称する）が用いられ、基本的に同一の構成を有してなるものである。
すなわち、第１乃至第３のスイッチ素子１１〜１３は、いずれも２つのＦＥＴが直列接続されてなるもので、第１のスイッチ素子１１は、ＦＥＴ３１ａ，３２ａが、第２のスイッチ素子１２は、ＦＥＴ３１ｂ，３２ｂが、第３のスイッチ素子１３は、ＦＥＴ３１ｃ，３２ｃが、それぞれドレイン・ソース間が直列となるように直列接続されて構成されたものとなっている。
【００１９】
そして、第１のスイッチ素子１１の一端は、第２のＤＣカットキャパシタ４２を介して第２の高周波入出力端子１０２へ、第２のスイッチ素子１２の一端は、第３のＤＣカットキャパシタ４３を介して第３の高周波入出力端子１０３へ、第３のスイッチ素子１４の一端は、第４のＤＣカットキャパシタ４４を介して第４の高周波入出力端子１０４へ、それぞれ接続されている。
一方、第１乃至第３のスイッチ素子１１〜１３の他端は、共に第１のＤＣカットキャパシタ４１を介して第１の高周波入出力端子１０１に接続されている。
【００２０】
また、第１のスイッチ素子１１を構成するＦＥＴ３１ａ，３２ａのゲートは、相互に接続されており、制御回路２１から後述するように制御電圧が印加されるようになっている。
同様に、第２のスイッチ素子１２を構成するＦＥＴ３１ｂ，３２ｂのゲートも相互に接続されて、制御回路２１から後述するように制御電圧が印加されるようになっている。さらに、第３のスイッチ素子１３を構成するＦＥＴ３１ｃ，３２ｃのゲートも相互に接続されて、制御回路２１から後述するように制御電圧が印加されるようになっている。
【００２１】
一方、第１乃至第３のスイッチ素子１１〜１３と第１のＤＣカットキャパシタ４１との接続点には、第１のバイアス抵抗器２４と第２のバイアス抵抗器２５のそれぞれの一端が接続され、第１のバイアス抵抗器２４の他端は、第１のＤＣ信号切替スイッチ素子２２を介してグランドに接続可能とされる一方、第２のバイアス抵抗器２５の他端は、第２のＤＣ信号切替スイッチ素子２３を介して、制御回路２１に接続されており、後述するように制御回路２１から出力される電圧が印加されるようになっている。
【００２２】
第１及び第２のＤＣ信号切替スイッチ素子２２，２３は、いずれも単極単投スイッチの構成を有してなるもので、しかも、その開閉成は、制御回路２１により制御可能に構成されてなるものであり、例えば、スイッチ用の半導体素子を用いてなるものである。
【００２３】
制御回路２１は、第１及び第２の制御回路入力端子６２，６３を有し、外部から入力される外部制御信号をデコードし、そのデコード結果に応じて、第１乃至第３のスイッチ素子１１〜１３のいずれか一つをオン状態とすると共に、第１及び第２のＤＣ信号切替スイッチ素子２２，２３のいずれか一方をオン状態とし、他方をオフ状態とするべく必要な制御電圧を出力するよう構成されてなるものである（詳細は後述）。
【００２４】
次に、かかる構成における動作について説明する。
最初に、第１の高周波入出力端子１０１には図示されないアンテナが接続され、第２の高周波入出力端子１０２は、９００ＭＨｚ帯のＧＳＭ(Global System Mobile Communicatios)の図示されない送信器が接続される送信端子と、第３の高周波入出力端子１０３は、２ＧＨｚ帯のＷＣＤＭＡ(Wideband Code Division Multiple Access)の図示されない送信器が接続される送信端子と、第４の高周波入出力端子１０４は、９００ＭＨｚ帯の図示されないＧＳＭ受信器が接続される受信端子と、それぞれ仮定する。
【００２５】
かかる前提の下、第１の高周波入出力端子１０１と第２の高周波入出力端子１０２を信号通過経路とする場合の動作について説明する。
まず、この第１の構成例におけるスイッチ半導体集積回路は、第１及び第２のＤＣ信号切替スイッチ素子２２，２３の動作を除けば、基本的な動作は、従来回路と同様のものである。
すなわち、制御回路２１は、第１の高周波入出力端子１０１と第２の高周波入出力端子１０２を信号通過経路とすべく所定の外部制御信号が、第１及び第２の制御回路入力端子６２，６３に入力されると、制御回路２１からは、第１のスイッチ素子１１を構成する２つのＦＥＴ３１ａ，３２ａをオン状態とするに適する所定の制御電圧、すなわち、ＦＥＴ３１ａ，３２ａのピンチオフ電圧より高い制御電圧が出力されてＦＥＴ３１ａ，３２ａがオン状態とされる。
【００２６】
一方、第２及び第３のスイッチ素子１２，１３に対しては、制御回路２１からは、第２及び第３のスイッチ素子１２，１３を共にオフ状態とすべく所定の制御電圧、すなわち、ＦＥＴ３１ｂ，３２ｂ、３１ｃ，３２ｃのピンチオフ電圧より低い制御電圧がそれぞれのゲートに印加されて、第２及び第３のスイッチ素子１２，１３がオフ状態とされる。
その結果、第１の高周波入出力端子１０１と第２の高周波入出力端子１０２間が導通状態となり信号通過経路とされ、第２の高周波入出力端子１０２に接続された図示されない送信器から第１の高周波入出力端子１０１に接続された図示されないアンテナへ高周波信号を伝送することができる。
【００２７】
さらに、かかる動作状態において、制御回路２１からは、第１のＤＣ信号切替スイッチ素子２２に対して、この第１のＤＣ信号切替スイッチ素子２２を非導通状態とする制御信号が出力される一方、第２のＤＣ信号切替スイッチ素子２３に対して、この第２のＤＣ信号切替スイッチ素子２３を導通状態とする制御信号が出力されるようになっている。
これによって、第１乃至第３のスイッチ素子１１〜１３と第１のＤＣカットキャパシタ４１との相互の接続点には、第２のバイアス抵抗器２５を介して制御回路２１から出力される電圧が印加されることとなる。
すなわち、制御回路２１は、第１乃至第３のスイッチ素子１１〜１３のゲートに印加される制御電圧と等しい電圧を出力する電圧源（図示せず）が内部に設けられており、この電圧源（図示せず）の電圧が、制御回路２１に接続された第２のＤＣ信号切替スイッチ素子２３の他端に出力され、第１乃至第３のスイッチ素子１１〜１３と第１のＤＣカットキャパシタ４１との相互の接続点に印加されることとなる。
【００２８】
そのため、第１のスイッチ素子１１を構成するＦＥＴ３１ａ，３２ａのそれぞれのゲート・ドレイン間及びゲート・ソース間の電位差は、ほぼ０Ｖとなり、ＦＥＴ３１ａ，３２ａは確実に導通状態とされる。
一方、第２及び第３のスイッチ素子１２，１３においては、ＦＥＴ３１ｂ，３２ｂ、３１ｃ，３２ｃのゲート・ドレイン間電圧及びゲート・ソース間電圧は、いずれも制御回路２１に印加される電源電圧と同一電圧となり、これらＦＥＴ３１ｂ，３２ｂ、３１ｃ，３２ｃをオフ状態に保つこととなる。そして、このゲート・ドレイン間、ゲート・ソース間における電圧は、先に背景技術の欄で示した式１におけるＶＣＴＬである。
【００２９】
次に、第１乃至第４の高周波入出力端子１０１〜１０４のそれぞれと外部との接続は、先に述べたと同様として、第１の高周波入出力端子１０１と第３の高周波入出力端子１０３を信号通過経路とする場合の動作について説明する。
制御回路２１には、第１の高周波入出力端子１０１と第３の高周波入出力端子１０２を信号通過経路とすべく所定の外部制御信号が、第１及び第２の制御回路入力端子６２，６３に入力されると、制御回路２１からは、第２のスイッチ素子１２を構成する２つのＦＥＴ３１ｂ，３２ｂをオン状態とするに適する所定の制御電圧、すなわち、ＦＥＴ３１ｂ，３２ｂのピンチオフ電圧より高い制御電圧が出力されてＦＥＴ３１ｂ，３２ｂがオン状態とされる。
【００３０】
一方、第１及び第３のスイッチ素子１１，１３に対しては、制御回路２１からは、第２及び第３のスイッチ素子１２，１３を共にオフ状態とすべく所定の制御電圧、すなわち、ＦＥＴ３１ａ，３２ａ、３１ｃ，３２ｃのピンチオフ電圧より低い制御電圧がそれぞれのゲートに印加されて、第１及び第３のスイッチ素子１１，１３がオフ状態とされる。
その結果、第１の高周波入出力端子１０１と第３の高周波入出力端子１０３間が導通状態となり信号通過経路とされ、第３の高周波入出力端子１０３に接続された図示されない送信器から第１の高周波入出力端子１０１に接続された図示されないアンテナへ高周波信号を伝送することができる。
【００３１】
さらに、かかる動作状態において、制御回路２１からは、第１のＤＣ信号切替スイッチ素子２２を導通状態とする制御信号が、また、第２のＤＣ信号切替スイッチ素子２３を非導通状態とする制御信号が、それぞれ出力され、第１のＤＣ信号切替スイッチ素子２２は導通状態とされる一方、第２のＤＣ信号切替スイッチ素子２３は非導通状態とされる。
これによって、第１乃至第３のスイッチ素子１１〜１３と第１のＤＣカットキャパシタ４１との相互の接続点は、第１のバイアス抵抗器２４を介してグランドに接続されることとなる。
【００３２】
そのため、第２のスイッチ素子１１を構成するＦＥＴ３１ｂ，３２ｂのそれぞれのゲート・ドレイン間及びゲート・ソース間の電圧は、ＦＥＴ３１ｂ又はＦＥＴ３２ｂのゲート順方向電圧（Ｖｆ）となる一方、第１、第３のスイッチ素子１１、１３を構成するＦＥＴ３１ａ，３２ａ、３１ｃ，３２ｃのそれぞれのゲート・ドレイン間及びゲート・ソース間の電圧は、制御回路２１によりこれらＦＥＴ３１ａ，３２ａ、３１ｃ，３２ｃのゲートに印加される制御電圧よりもゲート順方向電圧（Ｖｆ）分だけ低い電圧となり、この電圧は、先に背景技術の欄で示した式１におけるＶＣＴＬとなる。
【００３３】
ここで、先に述べた第１の高周波入出力端子１０１と第２の高周波入出力端子１０２間が導通状態の場合にオフ状態にあるＦＥＴのＶＣＴＬと、上述の第１の高周波入出力端子１０１と第３の高周波入出力端子１０３間が導通状態の場合にオフ状態にあるＦＥＴのＶＣＴＬとの相互の関係は、下記する式２のように表すことができる。
【００３４】
ＶＣＴＬ（１−２）＞ＶＣＴＬ（１−３）・・・式２
【００３５】
ここで、ＶＣＴＬ（１−２）は、便宜的に、第１の高周波入出力端子１０１と第２の高周波入出力端子１０２間が導通状態の場合にオフ状態にあるＦＥＴのＶＣＴＬとし、ＶＣＴＬ（１−３）は、第１の高周波入出力端子１０１と第３の高周波入出力端子１０３間が導通状態の場合にオフ状態にあるＦＥＴのＶＣＴＬとする。
【００３６】
図３には、本発明の実施の形態におけるＶＣＴＬと、回路が扱うことのできる最大電力Ｐｍａｘとの関係を示す特性線図が示されており、以下、同図について説明する。
まず、図３において、横軸はＶＣＴＬ（Ｖ）を、縦軸はＰｍａｘ（ｄＢｍ）を、それぞれ示している。また、同図において、実線により表された特性曲線（同図において「モード１」と表記）は、本発明の実施の形態における第１の高周波入出力端子１０１と第２の高周波入出力端子１０２間が導通状態の場合のＶＣＴＬの変化に対するＰｍａｘの変化を示す特性曲線であり、二点鎖線により表された特性曲線（同図において「モード２」と表記）は、本発明の実施の形態における第１の高周波入出力端子１０１と第３の高周波入出力端子１０３間が導通状態の場合のＶＣＴＬの変化に対するＰｍａｘの変化を示す特性曲線である。
【００３７】
同図によれば、モード１とモード２において、ＶＣＴＬに対するＰｍａｘの値が異なり、モード１の場合がより高いＰｍａｘの値となっている。
一般に半導体スイッチで用いられるＶＣＴＬは、特に複雑な回路を設けない限り一定であるため、あるＶＣＴＬの値の点でモード１とモード２とを比較するとモード１の方がＰｍａｘを高く設定することができ、この事は、スイッチ半導体集積回路から発生する歪み特性を向上させることを意味する。すなわち、モード２よりもモード１の場合に歪み特性を低減できることとなる。
【００３８】
また、一般的にマルチバンド・マルチモード用途のアンテナスイッチに要求される入力電力は、ＧＳＭ送信モードで３５ｄＢｍ、ＷＣＤＭＡ送信モードで２６ｄＢｍと、ＧＳＭの方が高い入力電力であるため、スイッチ半導体集積回路のＰｍａｘをＧＳＭ送信モードの場合に高くすることは、歪み特性を向上することが可能となる。
一方、モード２において、ＶＣＴＬは低くなるが、送信電力が相対的に低いため、特に問題となるような特性劣化は生じない。
【００３９】
次に、スイッチ素子のオン特性について見れば、モード２が選択された場合、第２のスイッチ素子１２を構成するＦＥＴ３１ｂ，３２ｂのバイアスが、先に説明したようにＶｇｓ＞０Ｖとなるため、モード１が選択された場合に比べ、挿入損失を低減できるというメリットがある。
ここで、モード１が選択された場合のスイッチ素子の挿入損失を改善する方法としては、例えば、ＦＥＴのゲート幅を広げる方法がある。
図１に示された回路構成において、モード１の選択の際に用いられる第１のスイッチ素子１１を構成するＦＥＴ３１ａ，３２ａの各々のゲート幅を、第２及び第３のスイッチ素子１２，１３を構成するＦＥＴ３１ｂ，３２ｂ、３１ｃ，３２ｃに比して広く設定しても良い。これによって、モード１が選択された場合の挿入損失が低減されることとなる。
【００４０】
次に、第２の構成例について、図２を参照しつつ説明する。なお、図１に示された構成要素と同一の構成要素については、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の構成例におけるスイッチ半導体集積回路は、図１に示された構成例に、さらに、第２乃至第４の高周波入出力端子１０２〜１０４の各端子とグランドとの間に、それぞれシャントスイッチ素子を設けた構成としたものである。
【００４１】
以下、具体的に説明すれば、まず、第２の高周波入出力端子１０２とグランドとの間には、第２の高周波入出力端子１０２側から第１のシャントスイッチ素子１４と第５のＤＣカットキャパシタ４５が順に直列接続されて設けられ、第３の高周波入出力端子１０３とグランドとの間には、第３の高周波入出力端子１０３側から第２のシャントスイッチ素子１５と第６のＤＣカットキャパシタ４６が順に直列接続されて設けられ、さらに、第４の高周波入出力端子１０４とグランドとの間には、第４の高周波入出力端子１０４側から第３のシャントスイッチ素子１６と第６のＤＣカットキャパシタ４７が直列接続されて設けられている。
【００４２】
これら第１乃至第３のシャントスイッチ素子１４〜１６は、いずれもディプレッション型ＦＥＴが用いられ、第１乃至第３のスイッチ素子１１〜１３と基本的に同一の構成を有してなるものである。
本発明の実施の形態においては、第１のシャントスイッチ素子１４は、ＦＥＴ３３ａ，３４ａの直列接続により、第２のシャントスイッチ素子１５は、ＦＥＴ３３ｂ，３４ｂの直列接続により、第３のシャントスイッチ素子１６は、ＦＥＴ３３ｃ，３４ｃの直列接続により、それぞれ構成されたものとなっている。
【００４３】
そして、第１のシャントスイッチ素子１４を構成するＦＥＴ３３ａ，３４ａのゲートには、第１のＤＣ信号切替スイッチ素子２２に印加される制御電圧と同一の制御電圧が制御回路２１から印加されるようになっている。
また、第２のシャントスイッチ素子１５を構成する３３ｂ，３４ｂのゲートには、第２のＤＣ信号切替スイッチ素子２３に印加される制御電圧と同一の制御電圧が制御回路２１から印加されるようになっている。
さらに、第３のシャントスイッチ素子１６を構成するＦＥＴ３３ｃ，３４ｃのゲートには、第１及び第２のシャントスイッチ素子１４，１５とは別個に、制御回路２１から制御電圧が印加されるようになっている。
【００４４】
かかる構成において、第１乃至第３のスイッチ素子１１〜１３の動作については、図１に示された第１の構成例において説明した動作と基本的に同一であるので、ここでの再度の詳細な説明は省略し、第１の高周波入出力端子１０１と、第２乃至第３の高周波入出力端子１０２〜１０４との間の信号通過経路の選択に応じた第１乃至第３のシャントスイッチ素子１４〜１６の動作を中心に説明する。
最初に、第１の高周波入出力端子１０１と第２の高周波入出力端子１０２間が信号通過経路として選択された場合、先に述べたように第１のＤＣ信号切替スイッチ素子２２には、第１のＤＣ信号切替スイッチ素子２２をオフとする制御電圧が、第２のＤＣ信号切替スイッチ素子２３には、第２のＤＣ信号切替スイッチ素子２３をオンとする制御電圧が、それぞれ印加されるため、第１のシャントスイッチ素子１４は、第１のＤＣ信号切替スイッチ素子２２同様、オフとされる一方、第２のシャントスイッチ素子１５は、第２のＤＣ信号切替スイッチ素子２３同様オンとされることとなる。さらに、第３のシャントスイッチ素子１６には、制御回路２１から、第３のシャントスイッチ素子１６をオンとする制御電圧が印加されるようになっている。
【００４５】
すなわち、信号通過経路を形成する第１のスイッチ素子１１に接続された第１のシャントスイッチ素子１４は、オフとされる一方、残りの第２及び第３のシャントスイッチ素子１５，１６は、オンとされ、第３及び第４の高周波入出力端子１０３，１０４と第１の高周波入出力端子１０１との間での信号漏洩が生じないようになっている。
【００４６】
次に、第１の高周波入出力端子１０１と第３の高周波入出力端子１０３間が信号通過経路として選択された場合、第１のＤＣ信号切替スイッチ素子２２がオンとされるのに伴い、第１のシャントスイッチ素子１４もオンとされる。
一方、第２のＤＣ信号切替スイッチ素子２３がオフとされるに伴い、第２のシャントスイッチ素子１５もオフ状態となる。そして、第３のシャントスイッチ素子１６も、制御回路２１から直接印加された制御電圧によりオフとなる。
これによって、信号通過経路を形成する第２のスイッチ素子１２に接続された第２のシャントスイッチ素子１５のみがオフとされる一方、第１及び第３のシャントスイッチ素子１４，１６は、オンとされて、第２及び第４の高周波入出力端子１０２，１０４と第１の高周波入出力端子１０１との間での信号漏洩が生じないようになっている。
【００４７】
次に、第１の高周波入出力端子１０１と第４の高周波入出力端子１０４間が信号通過経路として選択された場合、第１のＤＣ信号切替スイッチ素子２２がオンとされるに伴い、第１のシャントスイッチ素子１４もオンとされる。また、第２のＤＣ切替スイッチ素子２３がオフとされるに伴い、第２のシャントスイッチ素子１５もオフとされる。
さらに、第３のシャントスイッチ素子１６は、オフとされるようになっている。
これによって、特に、第２の高周波入出力端子１０２と第１の高周波入出力端子１０１間の信号漏洩が抑圧されることとなる。
【００４８】
この第２の構成例においては、第１及び第２のＤＣ信号切替スイッチ素子２２，２３の制御電圧と、第１及び第２のシャントスイッチ素子１４，１５の制御で電圧が共通化されているため、回路構成が簡素化され、小型化に適するものとなっている。
【００４９】
なお、上述した本発明の実施の形態においては、いわゆるＳＰ３Ｔスイッチの例を示したが、これに限定される必要はなく、他の構成のスイッチにも適用されることは勿論である。
また、負電圧でスイッチ素子の動作を切り替えるようにした場合には、直流電圧阻止用のキャパシタは不要であり、その有無によって、本発明が実質的な何ら変わるものではなく、上述したような効果を得ることができることに変わりはないものである。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態におけるスイッチ半導体集積回路の第１の構成例を示す回路図である。
【図２】本発明の実施の形態におけるスイッチ半導体集積回路の第２の構成例を示す回路図である。
【図３】本発明の実施の形態におけるスイッチ半導体集積回路のスイッチ素子制御電圧の変化に対する通過電力の変化を示した特性線図である。
【図４】従来回路の構成例を示す回路図である。
【符号の説明】
【００５１】
１１…第１のスイッチ素子
１２…第２のスイッチ素子
１３…第３のスイッチ素子
１４…第１のシャントスイッチ素子
１５…第２のシャントスイッチ素子
１６…第３のシャントスイッチ素子
１０１…第１の高周波入出力端子
１０２…第２の高周波入出力端子
１０３…第３の高周波入出力端子
１０４…第４の高周波入出力端子
【図１】
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【図２】
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【図３】
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【図４】
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