(57)【特許請求の範囲】
【請求項１】
基板上に形成された高誘電体ゲート絶縁膜と、
前記高誘電体ゲート絶縁膜上に形成されたメタルゲート電極とを備え、
前記メタルゲート電極は、複数の結晶状態部位と、前記複数の結晶状態部位の間の結晶粒界に位置するアモルファス状態部位とを有するＴｉＮからなり、
前記メタルゲート電極において、前記高誘電体ゲート絶縁膜に近い下部領域における前記ＴｉＮの結晶粒は、前記下部領域よりも前記高誘電体ゲート絶縁膜から遠い上部領域における前記ＴｉＮの結晶粒よりも小さく、
前記ＴｉＮは、ハロゲン元素を含み、
前記ＴｉＮの前記下部領域における前記ハロゲン元素の濃度は、前記上部領域における前記ハロゲン元素の濃度よりも高く、
前記アモルファス状態部位に前記ハロゲン元素が偏析していることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記ハロゲン元素は、塩素及びフッ素のうちの少なくとも一つであることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記ハロゲン元素は、１×１０19atoms/cm3以上偏析していることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか一つにおいて、
前記ハロゲン元素は、厚さ５ｎｍ以下の範囲に偏析していることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか一つにおいて、
前記高誘電体ゲート絶縁膜は、ハフニウムシリケート又はハフニウム酸化膜からなることを特徴とする半導体装置。
【請求項６】
請求項５において、
前記高誘電体ゲート絶縁膜は、Ｌａ、Ｍｇ、Ａｌ及びＴａのうちの少なくとも一つを含んでいることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか一つにおいて、
前記高誘電体ゲート絶縁膜及び前記メタルゲート電極を含むｐチャネルトランジスタが構成されていることを特徴とする半導体装置。
【請求項８】
請求項１〜６のいずれか一つにおいて、
前記高誘電体ゲート絶縁膜及び前記メタルゲート電極をそれぞれ含むｐチャネルトランジスタ及びｎチャネルトランジスタが構成されており、
前記ｐチャネルトランジスタの前記高誘電体ゲート絶縁膜と前記メタルゲート電極との界面における前記メタルゲート電極の側に、ハロゲン元素は１×１０19atoms/cm3 以上偏析しており、
前記ｎチャネルトランジスタの前記高誘電体ゲート絶縁膜と前記メタルゲート電極との界面における前記メタルゲート電極の側において、ハロゲン元素の濃度は１×１０18atoms/cm3 以下であることを特徴とする半導体装置。
【請求項９】
基板上に高誘電体ゲート絶縁膜を形成する工程（ａ）と、
前記高誘電体ゲート絶縁膜上にメタルゲート電極を形成する工程（ｂ）とを備え、
前記工程（ｂ）は、塩化系チタンと窒素ソースとを交互に供給する原子層蒸着法を用いて、複数の結晶状態部位と、前記複数の結晶状態部位の間の結晶粒界に位置するアモルファス状態部位とを有し、且つ、ハロゲン元素を含有するＴｉＮからなる前記メタルゲート電極を形成する工程（ｃ）を含み、
前記工程（ｃ）において、前記高誘電体ゲート絶縁膜に近い下部領域における前記ＴｉＮの結晶粒を、前記下部領域よりも前記高誘電体ゲート絶縁膜から遠い上部領域における前記ＴｉＮの結晶粒よりも小さく形成し、
前記下部領域における前記ハロゲン元素の濃度は、前記上部領域における前記ハロゲン元素の濃度よりも高く、
前記アモルファス状態部位に前記ハロゲン元素が偏析されることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９において、
前記工程（ｃ）は、前記ＴｉＮの膜厚が５ｎｍに達するまでの成膜初期過程と、その後、所定の膜厚に達するまでの後期過程とを含み、
前記成膜初期過程において、前記窒素ソースの反応が飽和状態となる時間の十分の一以下の時間だけ前記窒素ソースを供給することにより前記ＴｉＮ中の残留塩素を増加させる不飽和な反応を繰り返し行ない、
前記後期過程において、前記窒素ソースの反応が飽和状態となる時間まで前記窒素ソースを供給する反応を繰り返し行なうことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９において、
前記ハロゲン元素はフッ素であり、
前記工程（ｃ）において、前記ＴｉＮは、前記塩化系チタンと前記窒素ソースとを交互に供給する原子層蒸着法を用いて形成されると共に、フッ素ソースを供給することにより前記下部領域にフッ素を偏析させることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１において、
前記フッ素ソースは、ＮＦ3 及びＦ2 の少なくとも一つあることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項９〜１２のいずれか一つにおいて、
前記塩化系チタンは四塩化チタンであり、
前記窒素ソースはアンモニアであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、詳細には、高誘電体ゲート絶縁膜を有したゲート電極構造の改良を目的とした半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高速化・高集積化に伴い、トランジスタ形状の微細化が進められている。
【０００３】
半導体装置のうち、相補型ＭＯＳ（ＣＭＯＳ、Complementary Metal Oxide Semiconductor）デバイスでは、ＮＭＯＳ（n-channel MOS）とＰＭＯＳ（p-channel MOS）との二種類のトランジスタが用いられ、ＮＭＯＳトランジスタは電子の移動によって、ＰＭＯＳトランジスタは正孔の移動によって、それぞれ電流のオン・オフを制御する。
【０００４】
従来、ＣＭＯＳデバイスに用いられるゲート絶縁膜は一般的にシリコン酸化膜により形成され、誘電率は３．９程度を示す。しかし、トランジスタの微細化に伴ってゲート絶縁膜が薄膜化されると、リーク電流が増大し、消費電力・待機電力の高いデバイスとなってしまう。そこで、４．０以上の誘電率を有するゲート絶縁膜を用いることにより、実際の膜厚はシリコン酸化膜より厚くても、実効的な膜厚（ＥＯＴ）を薄くできるHigh-k（高誘電体）ゲート絶縁膜の開発が進んでいる。
【０００５】
しかしながら、従来のポリシリコンゲート電極とHigh-kゲート電極とを組み合わせただけでは、ゲート電極の空乏化と呼ばれる現象が生じる。これは、High-kゲート絶縁膜とポリシリコンゲート電極との間に空乏層容量が形成され、ＥＯＴが薄いというHigh-kゲート絶縁膜の利点が失われる現象である。ゲート電極の空乏化を防ぐためには、ポリシリコンゲート電極に代えて金属ゲート電極を組み合わることが必須である。更に、High-kゲート絶縁膜／金属ゲート電極による適正な閾値電圧（Ｖｔ）の制御がＣＭＯＳデバイスを構築する上で重要になっている。
【０００６】
従来のシリコン酸化膜ゲート絶縁膜／ポリシリコンゲート電極の場合、ポリシリコン中にホウ素、リン等の不純物をイオン注入し、熱処理によって活性化することで、ポリシリコンの仕事関数を向上することができる。例えば、ノンドープ状態の仕事関数は４．６５ｅＶであるのに対し、ホウ素をイオン注入することにより、５．１５ｅＶまで向上することができる。これを利用してＮＭＯＳ及びＰＭＯＳのＶｔを制御することが可能であった。
【０００７】
しかし、High-kゲート絶縁膜を用いる場合、High-kゲート絶縁膜中に存在する高密度のトラップにより、フェルミレベルが固定されてしまうフェルミレベルピニング現象が起きる。このため、イオン注入によるドーピングレベルでは仕事関数を変化させることができず、閾値電圧の制御は不可能であった。更に、金属ゲート電極とポリシリコンゲート電極とを組み合わせたＭＩＰＳ（Metal-Inserted-Poly-Si Stack）と呼ばれる構造においても、イオン注入による仕事関数の調整は難しく、ゲート電極に用いられる金属の仕事関数がＶｔ制御に対して支配的になる。
【０００８】
このようなHigh-kゲート絶縁膜と金属ゲート電極との組み合わせにおける仕事関数の研究においては、チタン、タングステン、タンタル、モリブデンの窒化物が用いられている。特に、ＤＲＡＭ電極材料として、従来から用いられてきたチタンやタングステンの窒化物が、ドライエッチング、ウェットエッチング等の加工特性を考える上で、金属ゲート電極材料としては扱いやすい。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−１１００９１号公報
【特許文献２】特開２００８−３０５９５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
チタン窒化膜（ＴｉＮ）の仕事関数は、膜厚に大きく依存する。このため、大きな仕事関数が必要なｐチャネルゲート電極はＴｉＮ膜厚を厚く、小さな仕事関数が必要なｎチャネルではＴｉＮ膜厚を薄く形成することにより、仕事関数を変化させることが可能である。
【００１１】
しかし、膜厚１５ｎｍ付近において仕事関数が飽和するため、ＰＭＯＳ側に要求される４．８ｅＶ以上の高い仕事関数を安定に実現することが難しい。よって、この解決が課題となっている。
【００１２】
また、High-kメタルゲート構造を採用した場合、High-kゲート絶縁膜中の欠陥によって、又は、ＴｉＮメタルゲート電極膜が持つ大きな内部応力によって誘起されうるHigh-kゲート絶縁膜とＳｉ基板と間の界面準位の悪化により、ＮＢＴＩ（Negative Bias Temparature Instability、負バイアス温度不安定性）を悪化させることが懸念される。この点の解決も課題となっている
以上に鑑み、本発明の目的は、ＴｉＮ等のメタルゲート電極を用い、ＰＭＯＳ側の仕事関数を高くする（例えば４．８ｅＶ以上とする）と共に、ＮＢＴＩ等の信頼性が改善したHigh-kゲート絶縁膜を有する半導体素子を提供することにある。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明の半導体装置は、基板上に形成された高誘電体ゲート絶縁膜と、高誘電体ゲート絶縁膜上に形成されたメタルゲート電極とを備え、メタルゲート電極には、結晶状態部位とアモルファス状態部位とが存在し、アモルファス状態部位にハロゲン元素が偏析している。
【００１４】
このような半導体装置によると、メタルゲート電極にハロゲン元素が偏析していることにより、ハロゲン元素を含まない場合に比べて大きな仕事関数を実現することができる。また、ハロゲン元素は、メタルゲート電極が有する結晶状態部位とアモルファス状態部位のうちのアモルファス状態部位に存在している。ハロゲン元素が偏析したメタルゲート電極は、このように実現される。
【００１５】
尚、ハロゲン元素は、塩素及びフッ素のうちの少なくとも一つであることが好ましい。塩素及びフッ素は窒素よりも電気陰性度が高いため、仕事関数をより確実に高めることができる。更に、フッ素を用いる場合、ＮＢＴＩを改善することができる。
【００１６】
また、ハロゲン元素は、１×１０19atoms/cm3 以上偏析していることが好ましい。このような濃度にハロゲン元素が偏析していると、仕事関数がより確実に向上する。
【００１７】
また、ハロゲン元素は、厚さ５ｎｍ以下の範囲に偏析していることが好ましい。メタルゲート電極においてハロゲン元素の偏析した層が厚くなると、抵抗値が増大してしまう。よって、これを避けることが好ましく、特に、厚さ５ｎｍ以下とするのが良い。
【００１８】
また、高誘電体ゲート絶縁膜は、ハフニウムシリケート又はハフニウム酸化膜からなることが好ましい。
【００１９】
また、高誘電体ゲート絶縁膜は、Ｌａ、Ｍｇ、Ａｌ及びＴａのうちの少なくとも一つを含んでいることが好ましい。これにより、閾値電圧を制御することができる。
【００２０】
また、メタルゲート電極は、ＴｉＮからなることが好ましい。
【００２１】
また、高誘電体ゲート絶縁膜及びメタルゲート電極を含むｐチャネルトランジスタが構成されていることが好ましい。これにより、ｐチャネルトランジスタにおいて高い仕事関数を実現することができる。
【００２２】
また、高誘電体ゲート絶縁膜及びメタルゲート電極をそれぞれ含むｐチャネルトランジスタ及びｎチャネルトランジスタが構成されており、ｐチャネルトランジスタの高誘電体ゲート絶縁膜とメタルゲート電極との界面におけるメタルゲート電極の側に、ハロゲン元素は１×１０19atoms/cm3 以上偏析しており、ｎチャネルトランジスタの高誘電体ゲート絶縁膜とメタルゲート電極との界面におけるメタルゲート電極の側において、ハロゲン元素の濃度は１×１０18atoms/cm3 以下であることが好ましい。
【００２３】
このような位置及び濃度にハロゲンを偏析させることにより、ｐチャネルトランジスタにおいて仕事関数を高めると共に、ｎチャネルトランジスタにおいてはｐチャネルトランジスタよりも仕事関数を低く抑えることができる。
【００２４】
前記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に高誘電体ゲート絶縁膜を形成する工程（ａ）と、高誘電体ゲート絶縁膜上にメタルゲート電極を形成する工程（ｂ）とを備え、工程（ｂ）において、メタルゲート電極には、結晶状態部位とアモルファス状態部位とが形成され、アモルファス状態部位にハロゲン元素を偏析させる。
【００２５】
本発明の半導体装置の製造方法によると、メタルゲート電極にハロゲン元素が偏析していることにより仕事関数の高められた半導体装置を製造することができる。また、メタルゲート電極は結晶状態部位とアモルファス状態部位とを有するように形成され、そのうちのアモルファス状態部位にハロゲン元素を局在させる。これにより、ハロゲン元素が偏析したメタルゲート電極を実現することができる。
【００２６】
尚、ハロゲン元素は塩素であり、メタルゲート電極はＴｉＮからなり、工程（ｂ）において、メタルゲート電極は、塩化系チタンと窒素ソースとを交互に供給する原子層蒸着法を用いて形成されることが好ましい。
【００２７】
ハロゲン元素として塩素を用いる場合に、このようにしても良い。
【００２８】
また、工程（ｂ）は、メタルゲート電極の膜厚が５ｎｍに達するまでの成膜初期過程と、その後、所定の膜厚に達するまでの後期過程とを含み、成膜初期過程において、窒素ソースの反応が飽和状態となる時間の十分の一以下の時間だけ窒素ソースを供給することによりＴｉＮ中の残留塩素を増加させる不飽和な反応を繰り返し行ない、後期過程において、窒素ソースの反応が飽和状態となる時間まで窒素ソースを供給する反応を繰り返し行なうことが好ましい。
【００２９】
このようにすると、高誘電体ゲート絶縁膜とメタルゲート電極との界面におけるメタルゲート電極側に、厚さ５ｎｍの範囲に塩素を偏析させることができる。
【００３０】
また、ハロゲン元素はフッ素であり、メタルゲート電極はＴｉＮからなり、工程（ｂ）において、メタルゲート電極は、塩化系チタンと窒素ソースとを交互に供給する原子層蒸着法を用いて形成されると共に、フッ素ソースを供給することにより高誘電体ゲート絶縁膜とメタルゲート電極との界面におけるメタルゲート電極の側にフッ素を偏析させることが好ましい。
【００３１】
ハロゲン元素としてフッ素を用いる場合に、このようにしても良い。
【００３２】
また、工程（ｂ）は、メタルゲート電極の膜厚が５ｎｍに達するまでの成膜初期過程と、その後、所定の膜厚に達するまでの後期過程とを含み、成膜初期過程において、塩化系チタンを供給した後に不活性ガスにより残留ガスを排気する行程と、４００℃以上で且つ５００℃以下、１Torr（１３３Ｐａ）以下の条件下にて０．５秒以下の時間、フッ素ソースを曝露して塩化チタンフッ化物を形成する工程と、窒素ソースを供給することにより塩化チタンフッ化物を窒化してフッ素が残留したＴｉＮを形成する工程とを繰り返し行ない、後期過程において、塩化系チタンと供給と窒素ソースの供給とを繰り返し行なうことが好ましい。
【００３３】
このようにすると、高誘電体ゲート絶縁膜とメタルゲート電極との界面におけるメタルゲート電極側に、厚さ５ｎｍの範囲にフッ素を偏析させることができる。
【００３４】
また、フッ素ソースは、ＮＦ3 及びＦ2 の少なくとも一つあることが好ましい。また、塩化系チタンは四塩化チタンであり、窒素ソースはアンモニアであることが好ましい。
【００３５】
また、高誘電体ゲート絶縁膜及びメタルゲート電極をそれぞれ含むｐチャネルトランジスタ及びｎチャネルトランジスタが形成され、工程（ｂ）において、ハロゲン元素が偏析されたメタルゲート電極を膜厚１０ｎｍ以上で且つ２０ｎｍ以下に形成し、ｎチャネルトランジスタとなる領域において、ハロゲン元素が偏析されたメタルゲート電極を除去した後、ハロゲン元素を含まない他のメタルゲート電極を膜厚５ｎｍ以上で且つ１０ｎｍ以下に形成する工程を備えることが好ましい。
【００３６】
これにより、ｐチャネルトランジスタにおいて仕事関数を高めると共に、ｎチャネルトランジスタにおいてはｐチャネルトランジスタよりも仕事関数を低く抑えられた半導体装置を製造することができる。
【発明の効果】
【００３７】
本発明によると、High-kゲート絶縁膜とＴｉＮ等のメタルゲート電極との界面に、高い電気陰性度を有するフッ素、塩素等のハロゲン元素を偏析させることにより、ハロゲン元素を含まないメタルゲート電極よりも大きな仕事関数を得ることができる。また、フッ素を用いる場合、High-kゲート絶縁膜の界面特性を改善し、High-kゲート絶縁膜／メタルゲート電極構造におけるｐチャネルトランジスタの高機能化・高信頼性化が可能となる。
【図面の簡単な説明】
【００３８】
【図１】図１は、本発明の第１の実施形態に係る例示的半導体装置の概略構成を示す断面図である。
【図２】図２は、ＴｉＮ下部における塩素偏析量と仕事関数との関係を示す図である。
【図３】図３は、膜厚１５ｎｍのＴｉＮ膜における各元素の深さ方向濃度プロファイルを調べたＳＩＭＳの結果を示す図である。
【図４】図４は、本発明の第１の実施形態におけるＴｉＮの成膜シーケンスを例示した図である。
【図５】図５は、ＴｉＣｌ4 とＮＨ3 とについて吸着過程を示した模式図である。
【図６】図６は、ＡＬＤサイクル中のＮＨ3 パージ時間に対する成膜速度と塩素％とを示した図である。
【図７】図７（ａ）及び（ｂ）は、本発明の第１の実施形態に係るＡＬＤサイクルの一例及びそれによって成膜したＭＯＳキャパシタのＳＩＭＳプロファイルである。
【図８】図８（ａ）はAtom Probe顕微鏡によって観察したＴｉＮ中の塩素の分布図、図８（ｂ）はＴＥＭにより観察したＴｉＮの結晶グレイン、図８（ｃ）は、図８（ａ）におけるＣｌの分布について示す模式図である。
【図９】図９（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】図１０は、第１の実施形態に係る半導体製造装置の概略図である。
【図１１】図１１は、第２の実施形態に係る半導体製造装置の概略図である。
【図１２】図１２は、ＴｉＮ下部におけるフッ素偏析量と仕事関数との関係を示す図である。
【図１３】図１３は、本発明の第２の実施形態において形成したＴｉＮ膜における各元素の深さ方向濃度プロファイルである。
【図１４】図１４は、第２の実施形態におけるＴｉＮ成膜のＡＬＤシーケンスを示した図である。
【図１５】図１５は、ＮＢＴＩ劣化による駆動電流の減少を示した図である。
【図１６】図１６は、第２の実施形態において改善したＮＢＴＩの結果である。
【図１７】図１７は、本発明の第３の実施形態に係る半導体装置の概略構成を示す断面図である。
【図１８】図１８（ａ）〜（ｅ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００３９】
（第１の実施形態）
以下、第１の実施形態に係る半導体装置、半導体製造装置及び半導体装置の製造方法について、図面を参照しながら説明する。図１は、本発明の第１の実施形態の例示的半導体装置１００が有するＣＭＯＳ構造の断面を概略として示す図である。
【００４０】
図１に示す通り、半導体装置１００は、シリコン基板１０１を用いて形成されている。シリコン基板１０１の表面部は、ＳＴＩ(Shallow Trench Isolation)形状のシリコン酸化膜からなる素子分離層１０４によって区画され、各区画にはイオン注入によって形成されたｎ型ウェル領域１０２及びｐ型ウェル領域１０３が配置されている。
【００４１】
ｎ型ウェル領域１０２には、ｐチャネルトランジスタ１０５が形成されている。ｐチャネルトランジスタ１０５は、ｎ型ウェル領域１０２上に形成されたHigh-k（高誘電体）ゲート絶縁膜であるゲート絶縁膜１０９と、その上に形成されたＰＭＯＳ用のＴｉＮ電極１１０と、ＴｉＮ電極１１０の両側部分のｎ型ウェル領域１０２にイオン注入により形成されたｐ型拡散層１０７及びｐ型エクステンション層１０８とを有する。更に、ＴｉＮ電極１１０上にホウ素等の不純物がイオン注入されたポリシリコン電極１１１が形成され、ＴｉＮ電極１１０及びポリシリコン電極１１１の側壁を覆うようにシリコン酸化膜又はシリコン窒化膜からなるサイドウォール１１２が形成されている。
【００４２】
また、ｐ型拡散層１０７及びｐ型エクステンション層１０８により形成されるソース・ドレイン領域上と、ポリシリコン電極１１１上とについては、ニッケルシリサイド（ＮｉＳｉ）又はニッケル白金シリサイド（ＮｉＰｔＳｉ）によりシリサイド化されている（図示は省略）。更に、前記ｐ型のソース・ドレイン領域には、ゲルマニウム（Ｇｅ）を１０％〜３０％含んだＳｉＧｅエピタキシャル層（図示省略）が形成されていても良い。
【００４３】
同様に、ｐ型ウェル領域１０３には、ｎチャネルトランジスタ１０６が形成されている。これは、High-kゲート絶縁膜であるゲート絶縁膜１１５と、その上のＮＭＯＳ用のＴｉＮ電極１１６と、ＴｉＮ電極１１６の両側部分のｐ型ウェル領域１０３に形成されたｎ型拡散層１１３及びｎ型エクステンション層１１４とを有する。更に、ＴｉＮ電極１１６上にホウ素等の不純物がイオン注入されたポリシリコン電極１１７が形成され、ＴｉＮ電極１１６及びポリシリコン電極１１７の側壁を覆うように、サイドウォール１１８が形成されている。
【００４４】
また、ｎ型拡散層１１３及びｎ型エクステンション層１１４により形成されたソース・ドレイン領域上と、ポリシリコン電極１１７上とは、ニッケルシリサイド（ＮｉＳｉ）又はニッケル白金シリサイド（ＮｉＰｔＳｉ）によりシリサイド化されている（図示は省略）。更に、前記ｎ型ソース・ドレイン領域には、炭素を１％〜３％含んだカーボンドープＳｉエピタキシャル層（図示省略）が形成されていても良い。
【００４５】
尚、ｐチャネルトランジスタ１０５におけるゲート絶縁膜１０９は、Ｈｆ、Ｓｉ及びＺｒを含む酸化膜により構成されたHigh-k膜中に、仕事関数を制御するためのＡｌ、Ｔａ等を含んでいる。また、ｎチャネルトランジスタのゲート絶縁膜１１５は、Ｈｆ、Ｓｉ及びＺｒを含む酸化膜により構成されたHigh-k膜中に、仕事関数を制御するためのＬａ、Ｍｇ等を含んでいる。
【００４６】
ここで、前述の通り、ＴｉＮゲート電極の技術については特許文献１に記載がある。しかしながら、特許文献１はＴｉＮの物性値について一切言及していない。また、仮にスパッタ等によりＴｉＮゲート電極を形成した場合、膜厚２０ｎｍ程度とすることにより４．７ｅＶ程度の仕事関数を実現可能であるが、それ以上ＴｉＮ膜を厚膜化したとしても仕事関数は変化しない。
【００４７】
これに対し、本実施形態の例示的半導体装置１００における特徴の一つは、ＴｉＮ電極と、High-kゲート絶縁膜との界面に、窒素よりも電気陰性度の高いＣｌ（塩素）を偏析させることにより仕事関数を向上させる点にある。尚、Ｃｌの偏析は、結晶状態部位とアモルファス状態部位とを有するようにメタルゲート電極を形成すると共に、アモルファス状態部位にＣｌを存在させることにより実現される。この点については、後により詳しく述べる。
【００４８】
一つの例として、ＴｉとＮとの組成比Ｎ／Ｔｉを１．０以上で且つ１．２以下に設定し、ＴｉＮを結晶状態として用いた。更に、本願発明者らは、ＡＬＤ（Atomic Layer Deposition ）法により成膜初期段階（例えば、膜厚が５ｎｍ程度となるまでの段階）において塩素含有量を増加させて仕事関数を増加できることを見出し、これをＣＭＯＳトランジスタに適用した。これらのことについて、以下に更に説明する。
【００４９】
図２に、ＴｉＮ電極とHigh-kゲート絶縁膜との界面（より正確には、該界面におけるＴｉＮ電極側）に偏析した塩素の濃度と、仕事関数との関係を示す。当該箇所における塩素濃度が１×１０18atoms/cm3 以下である比較例の場合には仕事関数が４．７ｅＶ付近であるのに対し、塩素濃度を高めて１×１０18atoms/cm3 以上としている本実施形態の場合、４．８ｅＶ以上の仕事関数を得ることができる。
【００５０】
また、図３は、Ｓｉ基板上に形成した膜厚１５ｎｍのＴｉＮ薄膜（塩素の偏析を行なっていない膜）において、深さ方向の塩素の分布を調べたＳＭＩＳ（２次イオン質量分析法）の結果を示す。測定方法について、Ｃｓ+ の一次イオン種を用い、Ｃｌの検出には35Ｃｌを用いた。また、加速エネルギーは５００ｅＶである。
【００５１】
図３の横軸はスパッタリングレートから換算された膜厚であり、横軸の左側から右側に向かってＴｉＮ膜上部側からＴｉＮ膜下部側を示す。また、左の縦軸はＣｌの単位体積あたりの原子の個数（atoms/cm3 ）、右の縦軸はＴｉ、Ｓｉ、Ｏの２次イオン強度（count/sec ）を示す。
【００５２】
図３の通り、塩素を含有しないＴｉＮの場合、Ｓｉ基板と同等である２×１０17atoms/cm3 程度の塩素濃度が検出される。つまり、このＳＭＩＳ定量において、検出限界が２×１０17atoms/cm3 程度であることを示す。
【００５３】
ＡＬＤ法を用いてＴｉＮ膜を形成する場合、図４に示すように、例えば、塩化チタン（ＴｉＣｌ4 ）等のＴｉソースとアンモニア（ＮＨ3 ）等の窒素ソースとを不活性ガスであるＮ2 を介して交互に供給する。言い換えると、Ｔｉソースの供給、不活性ガスの供給、窒素ソースの供給、不活性ガスの供給を１サイクルとして、これを繰り返す。これにより、原子層蒸着を繰り返しながら成膜を行なう。これらの原料ガスを用いてＡＬＤ−ＴｉＮ膜を形成する場合、気相成長を抑え、シート抵抗を実用的な範囲である１００Ω／□以下とするためには、成膜温度帯域を４００℃〜６００℃程度とするのが好ましい。
【００５４】
但し、４００℃〜６００℃では、ＴｉＮ膜中の塩素濃度をダイナミックに変化させることはできない。そこで、塩素濃度を上げるためには、ＴｉＣｌ4 の分解を抑制するようにＡＬＤサイクルを調整する。図４のようなサイクルを行なった場合、図５に示すように、ＴｉＣｌ4 が熱分解されて表面に吸着し、更に、Ｔｉ未結合手と基板表面とが化学反応して化学結合する。
【００５５】
この後、残留ガス（Ｃｌ2 ）をＡｒ、Ｎ2 等の不活性ガスによって排気した後、窒素源となるＮＨ3 を供給する。
【００５６】
このとき、図６に示すように、ＮＨ3 反応が不飽和な状態になるように、ＮＨ3 を供給する時間を調整する。例えば、１秒以下とする。また、反応が飽和領域に達するＮＨ3 パージ時間の十分の一の時間とするのが好ましい。これにより、ＴｉＮ中に残留する塩素濃度を制御することができる。尚、ＮＨ3 ガスの流量を低減することによっても塩素濃度の制御が可能である。
【００５７】
また、成膜チャンバ内の圧力は、膜厚均一性の観点から、０．３Torr〜３Torr（４０Ｐａ〜４００Ｐａ）が最適である。この範囲において圧力条件を変えるだけでは、塩素濃度をダイナミックに変化させることはできない。
【００５８】
図７（ａ）に、ＴｉＮ電極とHigh-kゲート絶縁膜との界面に塩素を偏析させるＡＬＤシーケンスを示す。横軸には成膜のサイクル数（ここでは１５０サイクル）、縦軸にはアンモニアパージを行なう時間を示している。ＡＬＤ−ＴｉＮのデポレートは０．１ｎｍ/cycleと非常に遅いため、例えば、１５ｎｍ成膜する場合には１５０サイクル以上必要となる。
【００５９】
図７（ａ）に示す通り、成膜初期にはＮＨ3 パージ時間を０．２秒にまで短くすることにより、ＴｉＣｌ4 とＮＨ3 との反応を不飽和状態とし、ＴｉＮ膜中に残留する塩素を増加させる。
【００６０】
しかし、塩素濃度の高いＴｉＮを１５ｎｍにまで成膜した場合、メタルゲート電極として必要とされる抵抗値を得ることができない。つまり、ＴｉＮメタルゲート電極としては、シート抵抗にして高くとも１００Ω／□以下の抵抗値であることが必要となる。このため、塩素濃度が高く抵抗の大きい層を厚くすることはできない。そこで、成膜初期の０．５ｎｍ〜５ｎｍ程度の膜厚のＴｉＮ層について、高い塩素濃度を持たせるようにする。
【００６１】
このように、本願発明者らは、成膜初期段階において塩素が偏析するようにＡＬＤシーケンスを工夫することにより、ＴｉＮ電極とHigh-kゲート絶縁膜との界面に塩素を高濃度に偏析できることを見出した。
【００６２】
図７（ｂ）は、Ｓｉ基板上にＨｆＳｉＯＮにより形成したHigh-kゲート絶縁膜上に、上記の方法により膜厚１５ｎｍのＴｉＮ膜を成膜し、更にPoly−Ｓｉを堆積させた後、１０００℃で１秒の活性化アニールを行なったＭＯＳキャパシタのＳＭＩＳ測定結果である。測定方法及び縦軸は、図３の場合と同様である。横軸は、左から右に向かってPoly−Ｓｉ上部からＳｉ基板側を示す。
【００６３】
丸（○）がＳｉ強度、三角（△）がＴｉ強度、バツ（×）が酸素強度を示している。また、黒の実線が塩素の膜中濃度を示している。
【００６４】
黒の実線である塩素の深さ方向プロファイルに注目すると、High-kゲート絶縁膜に由来する酸素ピークが出現するよりも前に、塩素濃度のピークが出現する。このことから、塩素は、ＴｉＮゲート電極とHigh-kゲート絶縁膜との界面におけるＴｉＮゲート電極の側（ＴｉＮゲート電極の下部）に偏析できていることが分かる。また、ＴｉＮゲート電極下部における塩素が偏析した部分におけるピーク濃度が１×１０20atoms/cm3 以上と高濃度であるのに対し、ＴｉＮゲート電極の上部及び中部においては４×１０18atoms/cm3 程度の比較的一定の値を取ることが分かる。このように、ＴｉＮ膜において塩素の深さ方向プロファイルを変化させる方法は、本願発明者らによって実現されたものである。
【００６５】
尚、ＴｉＮ膜の形成方法としては、ＡＬＤの他に、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法、ＰＶＤ（Physical Vapor Deposition）法等も考えられる。しかしながら、膜厚５ｎｍ以下の塩素が偏析した層を制御する目的のためには、原子層の制御が可能であるため、以上に説明したＡＬＤ法が好ましい。
【００６６】
ＴｉＮゲート電極下部における塩素の偏析濃度と仕事関数との関係については、既に図２に示した通りである。
【００６７】
ＴｉＮの仕事関数は膜厚依存性が大きく、また、膜厚１５ｎｍ程度で仕事関数が飽和することが知られている。これに対し、電気陰性度が窒素の３．０４に比べて３．１６と高い塩素をゲート電極とHigh-kゲート絶縁膜との界面に偏析させることにより、（塩素が無い場合には飽和している）仕事関数を更に増加させることができる。
【００６８】
但し、塩素の偏析量も１×１０21atoms/cm3 程度において飽和すると考えられ、また、それ以上過剰に偏析させたとしても、後工程におけるアニール等により拡散してしまうと考えられるため、塩素の偏析量には限度がある。この結果、仕事関数の増加についても限界があるが、４．８５ｅＶ程度までは実現可能と考えられる。
【００６９】
また、図７（ｂ）に示すキャパシタのＳＭＩＳ分析は、ウェハ上に２ｍｍ角に作成したＭＯＳキャパシタを評価しており、仕事関数を評価したＭＯＳキャパシタは同じウェハ上に０．１ｍｍ角に作成したキャパシタである。これは、ＳＩＭＳ分析の場合、２次イオン強度を向上させるためには最小でも１ｍｍ角程度のスポットのサイズを必要とするためである。このため、ゲート長が５０ｎｍ以下のトランジスタにおけるＴｉＮゲート電極をＳＭＩＳ分析により評価するのは難しい。しかし、近年、Atom Probe顕微鏡を用いて、容易にトランジスタ構造中の偏析元素を観察することが可能となっている。
【００７０】
図８（ａ）に、Atom Probe顕微鏡により観察したＴｉＮの平面像を示す。また、図８（ｂ）は、ＴｉＮのＴＥＭによる平面像であり、ＴｉＮが結晶粒界を持つことが分かる。図８（ａ）において、塩素は丸（●）により示され、Ｔｉ及びＮは小さな四角（■）により示されている。Ｔｉ及びＮの色が薄い部分は結晶状態の箇所であり、濃い部分はアモルファス状態である箇所である。塩素はアモルファス状態の部分に局在していることが分かり、結晶粒界に存在することが明らかになった。これについて、図８（ｃ）に模式的に示している。つまり、結晶状態の箇所Ｃとその間のアモルファス状態の箇所Ａとがあり、塩素原子Ｃｌは、結晶粒界であるアモルファス状態の箇所Ａに局在している。
【００７１】
以上から、ＴｉＮ中の塩素の偏析量が増える際には、結晶粒界に塩素が入り込んでいることを示している。また、本実施形態の例のようにアンモニアパージの時間を短縮して塩素の偏析量を増やすことは、ＴｉＮの結晶粒を小さくして、塩素が存在できる結晶粒界を相対的に多くすることと同義である。
【００７２】
以上のように、ＴｉＮゲート電極とHigh-kゲート絶縁膜との界面に塩素を偏析させることにより、塩素を偏析させていないＴｉＮによって実現されていた仕事関数を越える仕事関数を得ることができる。このように高い仕事関数が得られることから、フラットバンドシフト量を増やすことにより、ｐチャネルトランジスタにおける閾値電圧調整が容易になる。
【００７３】
次に、半導体装置１００の製造方法について、その工程断面を模式的に示す図である図９（ａ）〜（ｄ）を参照して説明する。
【００７４】
まず、図９（ａ）に示すように、シリコン基板１０１上に、ＳＴＩ状のシリコン酸化膜からなる素子分離層１０４によって絶縁分離されたｎ型ウェル領域１０２及びｐ型ウェル領域１０３を形成する。更に、ｎ型ウェル領域１０２及びｐ型ウェル領域１０３上にわたって、高誘電体膜１５１及びＴｉＮ膜１５２を順次積層する。
【００７５】
ここで、高誘電体膜１５１は、例えば水蒸気、一酸化窒素雰囲気によりシリコン基板１０１を酸化したシリコン酸化膜上に、High-k材料からなる膜が積層されたHigh-kゲート絶縁膜として形成する。High-k材料としては、例えば、Ｈｆ、Ｚｒ等の４族元素を主成分とした酸化物であってもよい。また、シリケートと称されるＨｆ、Ｚｒ等とＳｉとの酸化物であってもよい。また、アルミネートと称されるＨｆ、Ｚｒ等とＡｌの酸化物であっても良い。更には、以上の材料に、プラズマ窒化、アンモニア窒化等により窒素添加した酸窒化物であっても良い。
【００７６】
また、このようなHigh-k絶縁膜の形成には、ＭＯＣＶＤ法、ＡＬＤ法、ＰＶＤ法等を用いることができる。窒化処理を加えた場合には、１０００℃以上の熱処理を行なうことが好ましい。
【００７７】
尚、ｎチャネル及びｐチャネルのHigh-kゲート絶縁膜中には、閾値電圧を制御するために、それぞれ異なったHigh-k材料を混ぜることが好ましい。例えば、ｎチャネル側にＬａＯ、ＭｇＯ等を、ｐチャネル側にＡｌＯ、ＴａＯ等を混ぜることが好ましい。
【００７８】
次に、ＴｉＮ膜１５２の形成について説明する。ＴｉＮ膜１５２は、図１０に要部を模式的に示すような枚葉式の成膜装置を用いて、ＡＬＤ法により形成する。図１０の枚葉式成膜装置において、複数のガス供給口（２０１及び２０２）を有するシャワープレート２０３が、シリコン基板１０１の備えられたステージヒータ２０４に平行に配置されている。ガス供給口は、Ｔｉソースガスの供給口２０１と窒素ソースガスの供給口２０２とが独立に配置されている。更に、Ｔｉソースガス及び窒素ソースガスの流量を調整するマスフローコントローラー２０８及び２０７と、液体ソースをバブリングするための液体ガスバブラーキャビネット２０９が備えられている。
【００７９】
また、ステージヒータ２０４とシャワープレート２０３との間隔２０６は、例えば５ｍｍから５０ｍｍまで可変であり、この間隔２０６を変更することによりチャンバー内の容積を自在に変えることができる。
【００８０】
各ソースガスの供給については、０．０１秒以上の間隔（例えば、間隔２０６が５ｍｍ〜５０ｍｍの場合に０．０１秒〜０．５秒）で開閉を制御できる差圧調整弁により、ガス流量及びガス供給時間が制御されている。例えば、図４のようなガス供給のサイクルを繰り返すことにより、原子層レベルに制御された成膜を実現することができる。また、非常に速いガスの切替が必要であるから、チャンバー容積はできるだけ小さい方が好ましい。よって、ステージヒータ２０４とシャワープレート２０３との間隔２０６を変えて、膜種等に応じて最適になるように設定する。
【００８１】
ガス供給のためには、例えば、Ｔｉソースとして塩化チタン（ＴｉＣｌ4 ）等の液体ソースをＡｒ等の不活性ガスによってバブリングすることにより気化させる。気化したＴｉＣｌ4 ガスをチャンバー内にｔ１＝０．０５秒だけ供給し（図４）、High-kゲート絶縁膜上にＴｉを吸着させる。
【００８２】
次に、チャンバー内に充満したＴｉＣｌ4 ガスを排出するために、例えば、窒素ガスを１０００sccm（標準状態においてｍｌ／分）の流速にてｔ２＝０．３秒だけ供給する。続いて、窒素ソースガスであるアンモニアを、例えば１０００sccmの流量にてｔ３＝１秒だけ供給する。これにより、既に吸着しているＴｉに結合させる。
【００８３】
その後、チャンバー内に充満しているアンモニアガスを取り除くために、窒素を１０００sccmの流量にてｔ２＝０．３秒だけ供給する。
【００８４】
以上の一連のガス供給１サイクルによって成膜される膜厚を、デポレート（Depo Rate 、成膜速度）と呼ぶ。
【００８５】
図７（ａ）に示すように、ＮＨ3 パージ時間について、成膜開始直後〜３０サイクルまでは０．２秒、３１〜６０サイクルでは１秒、６１サイクル以降は３秒としてＴｉＮ膜を成膜する。これにより、図７（ｂ）に示すようなＴｉＮ中のＣｌプロファイルを有するＴｉＮ膜１５２を形成する。
【００８６】
次に、図９（ｂ）の工程を行なう。まず、ＴｉＮ膜１５２上に形成された自然酸化膜、レジストの塗布・除去により変質したＴｉＮ層等を除去するために、過酸化水素水により表面を洗浄する。続いて、ＴｉＮ膜１５２上に、ポリシリコン電極１１１及び１１７に加工するためのポリシリコン膜を１００ｎｍの膜厚に形成する。ＴｉＮ膜１５２とポリシリコン膜との界面に酸化層が存在すると界面抵抗が上昇するため、前記の過酸化水素水による洗浄を行なった方が良い。
【００８７】
ポリシリコン膜は、例えば、シラン（ＳｉＨ4 ）、ジシラン（Ｓｉ2Ｈ6）を用いて５００℃〜５５０℃の温度にて形成した後、熱処理を加えてポリシリコン化してもよい。また、６００℃〜６３０℃にてポリシリコンを形成する方法もある。更に、シランとゲルマン（ＧｅＨ4 ）を用い、ポリシリコンに代えてシリコンゲルマニウムからなる電極を形成しても良い。
【００８８】
次に、フォトリソグラフィ技術及びエッチング技術を用い、ゲート電極レジストパターン（図示省略）を形成する。続いて、ハロゲン系のエッチングガスを用い、ポリシリコン膜及びＴｉＮ膜について異方性エッチングを行なう。その後、フッ素系洗浄により、ゲート電極のエッチングの際に残ったポリマーと、ゲート電極下方の必要な部分を除く高誘電体膜１５１を除去する。これにより、ｎ型ウェル領域１０２にゲート絶縁膜１０９、ＴｉＮ電極１１０及びポリシリコン電極１１１を形成すると共に、ｐ型ウェル領域１０３にゲート絶縁膜１１５、ＴｉＮ電極１１６及びポリシリコン電極１１７を形成する。
【００８９】
次に、図９（ｃ）の工程を行なう。まず、６００℃以下の成膜温度にて、シリコン窒化膜を形成する（図示省略）。これには、ＡＬＤ法を用いるのが最適であり、例えば、ジクロロシラン（ＳｉＨ2Ｃｌ2）とアンモニアとを交互に供給することにより、５〜１０ｎｍの膜厚に形成する。続いて、ハロゲン系のガスにて異方性のドライエッチングを行ない、ゲート電極の側壁のみにシリコン窒化膜を残す（図示省略）。
【００９０】
その後、ｎ型ウェル領域１０２をレジストにより保護し、ｐ型ウェル領域１０３に、ｎ型の不純物であるリン、ヒ素、アンチモン等をイオン注入する。続いて、ｎ型ウェル領域１０２のレジストを除去する。その後、今度はｐ型ウェル領域１０３をレジストにより保護し、ｎ型ウェル領域１０２に、ｐ型の不純物であるボロン、インジウム等をイオン注入し、１０００℃以上の熱処理によりイオン種を活性化させる。これにより、ｎ型エクステンション層１１４及びｐ型エクステンション層１０８を形成する。
【００９１】
次に、図９（ｄ）の工程を行なう。まず、膜厚５ｎｍ〜１０ｎｍのシリコン酸化膜と、膜厚１０ｎｍ〜３０ｎｍのシリコン窒化膜とを積層する。続いて、異方性のドライエッチングを行なうことにより、ｎ型ウェル領域１０２及びｐ型ウェル領域１０３において、ゲート電極の側壁にサイドウォール１１２及びサイドウォール１１８を形成する。但し、該サイドウォールが２層構造であることは必須ではなく、シリコン酸化膜の一層構造、又は、シリコン窒化膜の一層構造であっても良い。
【００９２】
次に、ｎ型ウェル領域１０２の上部をレジストにより保護し、ｐ型ウェル領域１０３にｎ型不純物であるリン、ヒ素、アンチモン等をイオン注入してｎ型拡散層１１３を形成する。続いて、ｎ型ウェル領域１０２のレジストを除去し、代わってｐ型ウェル領域１０３をレジストにより保護する。この状態にて、ｐ型の不純物であるボロン、インジウム等をイオン注入することによりｐ型拡散層１０７を形成する。この後、９００℃〜１０５０℃にてｎ型拡散層１１３及びｐ型拡散層１０７のイオン種を活性化し、ソース・ドレイン領域を形成する。
【００９３】
この後、ソース・ドレイン領域上部とポリシリコン電極１１１及び１１７上部とについて、Ｎｉ、Ｐｔによるシリサイド化を行なう。また、コンタクトホールエッチングストッパーとなるシリコン窒化膜（図示せず）と、層間絶縁膜（図示せず）となるシリコン酸化膜とを形成し、平坦化処理等の通常の工程を経て、半導体装置１００が形成される。
【００９４】
（第２の実施形態）
以下、第２の実施形態に係る半導体装置、半導体製造装置及び半導体装置の製造方法について、図面を参照しながら説明する。
【００９５】
図１１は、本実施形態にて用いる半導体製造装置の特徴を概略的に示す図である。該半導体製造装置は、図１０に示す半導体製造装置と同様に枚葉式の成膜装置であり、ＮＦ3 、Ｆ2 等のフッ素系ガスを導入可能である点を大きな特徴とする。フッ素系のガスは、シャワープレート２０３の複数のガス供給口２０１及び２０２から供給可能であり、ＴｉＮフッ化物の蒸気圧を考慮した圧力・温度に設定して供給する。尚、図１１では図示していないが、Ｔｉソースガス及び窒素ソースガスについても供給できるようになっている。
【００９６】
本実施形態の場合、ＴｉＮをウェハ一枚に堆積する毎にチャンバ内をフッ素によって満たすことにより、ＴｉＮを成膜する際にチャンバ内に残留しているフッ素をＴｉＮ膜中に取り込む。これにより、High-kゲート絶縁膜とＴｉＮゲート電極との界面に、電気陰性度が塩素よりも更に高い３．９８であるフッ素を導入することができる。結果として、ＴｉＮゲート電極の仕事関数を向上することができる。
【００９７】
図１２に、ＴｉＮ電極とHigh-kゲート絶縁膜との界面に偏析したフッ素の濃度と、仕事関数との関係を示す。当該箇所におけるフッ素濃度が１×１０18atoms/cm3 以下である比較例の場合には仕事関数が４．８ｅＶ以下であるのに対し、フッ素濃度を高めて１×１０18atoms/cm3 以上としている本実施形態の場合、およそ４．９ｅＶの仕事関数を得ることができる。尚、図１２には、第１の実施形態の場合（塩素を偏析した場合）についても示している。
【００９８】
また、図１３は、膜厚１０ｎｍのＴｉＮ薄膜において、深さ方向のフッ素の分布を調べたＳＩＭＳの測定結果である。より詳しくは、シリコン基板上に、High-kゲート絶縁膜を介してＴｉＮ膜が形成され、更にその上にPoly−Ｓｉ膜が形成された構造についてのＳＩＭＳ測定結果である。測定方法について、Ｃｓ+ の一次イオン種を用い、Ｆの検出には19Ｆを用いた。また、加速エネルギーは５００ｅＶである。
【００９９】
図１３の横軸はスパッタリングレートから換算された膜厚であり、横軸の左側から右側に向かってＴｉＮ膜上部側からＴｉＮ膜下部側を示す。また、左の縦軸はフッ素及び酸素について単位体積あたりの原子の個数（atoms/cm3 ）を示す。
【０１００】
酸素は２つのピークを有している。一つは、酸素を含む材料からなるHigh-kゲート絶縁膜に位置している。また、もう一つは、ＴｉＮ膜が自然酸化された際に形成されるPoly−Ｓｉ膜とＴｉＮ膜との界面に位置している。
【０１０１】
また、Ｆについては、Ｆａ、Ｆｂ及びＦｃの３つの場合を示している。High-kゲート絶縁膜における酸素のピーク位置に対し、フッ素の偏析ピーク位置（Ｆａ及びＦｂの場合）がＴｉＮ膜側にずれていることから、フッ素はＴｉＮ下部に偏析していることがわかる。
【０１０２】
Ｆａは、フッ素の導入を行なわず、ＴｉＣｌ4 及びＮＨ3 を用いたＡＬＤ法によって成膜した際のフッ素の深さ方向プロファイルである。この場合、フッ素は１×１０18atoms/cm3 程度しか含有されていないことが分かる。
【０１０３】
Ｆｂは、チャンバ内に２００sccmのＮＦ3 をヒータ温度５５０℃、チャンバ圧力０．３Torr（４０Ｐａ）の条件下にて供給し、チャンバ内をフッ素雰囲気にした後、ＡＬＤ法によってＴｉＮ膜を成膜した際のフッ素の深さ方向プロファイルである。この場合、２×１０19atoms/cm3 程度のフッ素がＴｉＮ膜とHigh-kゲート絶縁膜との界面に偏析していることが分かる。
【０１０４】
Ｆｃは、更にフッ素を高濃度に充填するために、成膜初期段階（例えば、膜厚が５ｎｍ以下の段階が望ましい）である１０サイクル分のみ、図１４に示すようにガスを供給した（つまり、ＴｉＣｌ4 パージ後、Ｎ2 パージとＮＨ3 パージとの間に、ＮＦ3 を０．１秒パージした）場合のフッ素の深さ方向プロファイルである。このとき、チャンバ温度を５００℃、チャンバ圧力を０．３Torr（４０Ｐａ）に制御すると、フッ素はＴｉに吸着するだけであり、Ｔｉフッ化物として気化することは抑制される。このため、残留フッ素層を形成することができる。成膜初期段階の後は、図４に示すサイクルにてＡＬＤ成膜を繰り返している。尚、フッ素を偏析させるためには、図１４に示すタイミングにおいてＮＦ3 をパージするのが望ましいことを本願発明者らが見出している。
【０１０５】
以上のように、ＴｉＮ膜（ＴｉＮ電極）とHigh-kゲート絶縁膜との界面（より正確には、外界面のＴｉＮ電極側）にフッ素を偏析させることにより、仕事関数を向上させることができる。
【０１０６】
更に、本実施形態の半導体装置によると、ＴｉＮ電極が有する大きな内部応力によりHigh-kゲート絶縁膜とＳｉ基板との間の界面準位が悪化することを原因とするＮＢＴＩ劣化を改善することができる。これについて以下に説明する。
【０１０７】
図１５に示すように、ＮＢＴＩは、ＰＭＯＳトランジスタをオン状態にした際に、High-kゲート絶縁膜自身の劣化及びHigh-kゲート絶縁膜とＳｉ基板との界面の劣化に伴い、トランジスタの閾値電圧がマイナス側にずれてしまう減少である。ＮＢＴＩが生じると、閾値電圧のシフトによってＰＭＯＳトランジスタの動作時の駆動電流が減り、性能が劣化することが問題となる。
【０１０８】
ＮＢＴＩは、ゲート絶縁膜にかかる電界及びその電界をかける時間と、温度とに依存することが分かっている。また、これを利用して加速試験を行ない、実動作条件下における劣化量を見積もることでトランジスタの寿命予測が行なわれる。
【０１０９】
特許文献２にある通り、ＳｉＯＮ／Poly−Ｓｉゲート構造において、ＮＢＴＩは、Ｓｉ基板側へのフッ素注入と、Poly−Ｓｉゲート電極へのフッ素注入により改善されていた。しかし、ＴｉＮ等のメタルゲート電極を用いる場合には、ＴｉＮゲート電極上のPoly−Ｓｉゲート電極上からフッ素注入を行なったとしても、メタルゲート電極によってＳｉ基板へのフッ素注入が阻害される。このため、ＮＢＴＩ劣化のフッ素注入による改善効果は、期待されるほどには現れない。
【０１１０】
これに対し、本実施形態の半導体製造装置によると、ＴｉＮ電極とHigh-kゲート絶縁膜との界面に高濃度にフッ素を偏析させることにより、図１６に示すように、ＮＢＴＩ劣化を改善することができる。これは、フッ素の偏析により、High-kゲート絶縁膜中の欠陥、ＴｉＮ電極が有する大きな内部応力によって誘起されるHigh-kゲート絶縁膜とＳｉ基板との間の界面準位の悪化を抑制することができるためである。
【０１１１】
以上のように、本実施形態の半導体製造装置によると、従来のＴｉＮ電極による飽和仕事関数以上の仕事関数を得ると共に、ＮＢＴＩ劣化を改善することができる。
【０１１２】
（第３の実施形態）
以下、第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図１７は、本実施形態の例示的半導体製造１００ａの概略構成を示す断面図である。
【０１１３】
図１７に示す本実施形態の半導体装置１００ａは、図１に示す第１の実施形態の半導体装置１００と類似した構造を有する。よって、以下には相違点を詳しく説明し、同じ構成要素には図１と同じ符号を付すことにより詳しい説明を省略する。
【０１１４】
図１７の半導体装置１００ａが図１の半導体装置１００と異なる点の一つは、ｎ型ウェル領域１０２に設けられたｐチャネルトランジスタ１０５において、ＴｉＮからなるゲート電極が２層構造を有する点である。つまり、ｐチャネルトランジスタ１０５のHigh-kゲート絶縁膜であるゲート絶縁膜１０９上には、下から順に、下層ＴｉＮ電極３０１、上層ＴｉＮ電極３０２、ポリシリコン電極１１１が積層されている。
【０１１５】
上層ＴｉＮ電極３０２は、ｎチャネルトランジスタ１０６におけるＴｉＮ電極３０３とフッ素、塩素を含まない点で同様であり、また、膜厚も同じである。これに対し、下層ＴｉＮ電極３０１は、第１の実施形態及び第２の実施形態において説明したＴｉＮ電極と同様に、下層ＴｉＮ電極３０１とゲート絶縁膜１０９との界面に仕事関数を向上させるハロゲン元素が偏析している。
【０１１６】
このような積層構造のＴｉＮ電極において、ゲート絶縁膜１０９と下層ＴｉＮ電極３０１との界面におけるハロゲン元素の偏析量が仕事関数には大きな影響を有している。
【０１１７】
ｐチャネルトランジスタ１０５とは異なり、ｎチャネルトランジスタ１０６については、仕事関数を下げることが望まれる。このため、ｎチャネルトランジスタ１０６側のＴｉＮ電極はハロゲン元素を含む必要が無く、スパッタ等により形成したＴｉＮ電極を用いるのが適している。
【０１１８】
次に、半導体装置１００ａの製造方法について、その製造工程の断面を模式的に示す図１８（ａ）〜（ｄ）を参照して説明する。
【０１１９】
まず、図１８（ａ）のように、シリコン基板１０１上に素子分離層１０４、ｎ型ウェル領域１０２、ｐ型ウェル領域１０３、高誘電体膜１５１を形成する。これは、第１の実施形態において図９（ａ）を参照して説明した内容と同様である。
【０１２０】
次に、図１８（ｂ）に示すように、高誘電体膜１５１上に膜厚１５ｎｍ以上に第１のＴｉＮ膜３０４を形成する。この際、高誘電体膜１５１と第１のＴｉＮ膜３０４との界面にハロゲン元素が偏析するように、第１及び第２の実施形態にて説明した方法を用いる。
【０１２１】
続いて、図１８（ｃ）の工程を行なう。まず、ｐチャネルトランジスタ１０５側に、レジスト、シリコン酸化膜、シリコン窒化膜等を用いた保護膜（図示省略）を形成し、ｎチャネルトランジスタ１０６側の第１のＴｉＮ膜３０４を除去する。これには、例えば、硫酸と過酸化水素水との混合液によるエッチングを行なう。続いて、保護膜を除去した後、ハロゲン元素を含まない第２のＴｉＮ膜３０５を膜厚５ｎｍ程度に形成する。これには、例えば、反応性スパッタを利用すればよい。
【０１２２】
この後、第１の実施形態において図９（ｂ）〜（ｄ）を参照して説明した内容と同様にして、図１８（ｄ）の構造を得る。尚、ｐチャネルトランジスタ１０５において、高誘電体膜１５１、第１のＴｉＮ膜３０４及び第２のＴｉＮ膜３０５は、順に、ゲート絶縁膜１０９、下層ＴｉＮ電極３０１及び上層ＴｉＮ電極３０２となる。また、ｎチャネルトランジスタ１０６において、高誘電体膜１５１及び第２のＴｉＮ膜３０５が順にゲート絶縁膜１０９及びＴｉＮ電極３０３となる。
【０１２３】
以上に説明した本実施形態の半導体装置１００ａによると、ｎチャネルトランジスタ１０６におけるＴｉＮ電極３０３については仕事関数の増加を抑えながら、ｐチャネルトランジスタ１０５における下層ＴｉＮ電極３０１については仕事関数を増加させた効率の良い構造を実現できる。このような半導体装置１００ａによると、ｐチャネルトランジスタ及びｎチャネルトランジスタの両方について、シリコンバンドエッジ付近に仕事関数を持つことから低域値で動作可能なHigh-kゲート絶縁膜／メタルゲート電極構造を有する高速トランジスタを実現することができる。
【産業上の利用可能性】
【０１２４】
本発明に係る半導体装置及び半導体装置の製造方法は、低域値にて動作可能であり、高速且つ高信頼性の半導体装置として、半導体集積回路を用いる種々の電子機器にも有用である。
【符号の説明】
【０１２５】
１００      半導体装置
１００ａ    半導体装置
１０１      シリコン基板
１０２      ｎ型ウェル領域
１０３      ｐ型ウェル領域
１０４      素子分離層
１０５      ｐチャネルトランジスタ
１０６      ｎチャネルトランジスタ
１０７      ｐ型拡散層
１０８      ｐ型エクステンション層
１０９      ゲート絶縁膜
１１０      ＴｉＮ電極
１１１      ポリシリコン電極
１１２      サイドウォール
１１３      ｎ型拡散層
１１４      ｎ型エクステンション層
１１５      ゲート絶縁膜
１１６      ＴｉＮ電極
１１７      ポリシリコン電極
１１８      サイドウォール
１５１      高誘電体膜
１５２      ＴｉＮ膜
２０１      ガス供給口
２０２      ガス供給口
２０３      シャワープレート
２０４      ステージヒータ
２０６      間隔
３０１      下層ＴｉＮ電極
３０２      上層ＴｉＮ電極
３０３      ＴｉＮ電極
３０４      第１のＴｉＮ膜
３０５      第２のＴｉＮ膜
【図１】
0005285519.tif 000002
【図２】
0005285519.tif 000003
【図３】
0005285519.tif 000004
【図４】
0005285519.tif 000005
【図５】
0005285519.tif 000006
【図６】
0005285519.tif 000007
【図７】
0005285519.tif 000008
【図９】
0005285519.tif 000009
【図１０】
0005285519.tif 000010
【図１１】
0005285519.tif 000011
【図１２】
0005285519.tif 000012
【図１３】
0005285519.tif 000013
【図１４】
0005285519.tif 000014
【図１５】
0005285519.tif 000015
【図１６】
0005285519.tif 000016
【図１７】
0005285519.tif 000017
【図１８】
0005285519.tif 000018
【図８】
0005285519.tif 000019