(57)【特許請求の範囲】
【請求項１】
高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタで構成され、入力端子に入力された、該低耐圧ＭＯＳトランジスタの耐電圧以上であると共に該高耐圧ＭＯＳトランジスタの耐電圧未満の入力電圧を、所定の定電圧に降圧して出力端子から出力する、インダクタを使用した非絶縁方式の降圧型スイッチングレギュレータにおいて、
ゲートに入力された制御信号に応じてスイッチングを行い、前記インダクタに対して前記入力電圧による充電を行う高耐圧のＮＭＯＳトランジスタからなるスイッチング素子と、
該スイッチング素子がオフして前記インダクタへの充電が停止すると、前記インダクタの放電を行う整流素子と、
前記低耐圧ＭＯＳトランジスタの耐電圧以下である所定の第１の電源電圧を生成して出力する電源回路部と、
一端が前記スイッチング素子と前記インダクタとの接続部に接続され、他端に前記第１の電源電圧が入力されるコンデンサと、
入力された制御信号に応じて前記スイッチング素子のオン／オフ制御を行う第１のドライブ回路部と、
前記出力端子から出力される電圧が前記所定の定電圧になるように前記スイッチング素子のスイッチング制御を行う制御信号を生成して該第１のドライブ回路部に出力する制御回路部と、
を備え、
前記第１のドライブ回路部は、前記コンデンサから電源供給され、前記低耐圧ＭＯＳトランジスタで構成され、
前記電源回路部は、
所定の定電圧を生成して出力する定電圧回路と、
該定電圧回路からの出力電圧がゲートに入力されると共にドレインに前記入力電圧が入力され、ソースが前記第１の電源電圧を出力する出力端をなす前記高耐圧ＭＯＳトランジスタのＮＭＯＳトランジスタからなる第１のソースフォロア回路と、
を備えることを特徴とする降圧型スイッチングレギュレータ。
【請求項２】
前記制御回路部から入力された制御信号に応じてスイッチングを行い、前記第１の電源電圧と前記コンデンサとの接続制御を行うスイッチ回路部を備えることを特徴とする請求項１記載の降圧型スイッチングレギュレータ。
【請求項３】
前記第１の電源電圧と前記スイッチ回路部との接続部に負荷回路を接続し、該負荷回路は、前記電源回路部と前記コンデンサから電源供給されることを特徴とする請求項２記載の降圧型スイッチングレギュレータ。
【請求項４】
ゲートに入力された制御信号に応じてスイッチングを行う高耐圧のＮＭＯＳトランジスタからなり、前記整流素子をなす同期整流用スイッチング素子と、
前記制御回路部から入力された制御信号に応じて該同期整流用スイッチング素子のオン／オフ制御を行う第２のドライブ回路部と、
を備え、
前記制御回路部は、前記スイッチ回路部に対して、前記同期整流用スイッチング素子と同期させて前記スイッチング素子と相反するスイッチング動作を行わせ、前記第２のドライブ回路部は、前記電源回路部と前記コンデンサから電源供給されることを特徴とする請求項２記載の降圧型スイッチングレギュレータ。
【請求項５】
前記第２のドライブ回路部は、前記低耐圧ＭＯＳトランジスタで構成されることを特徴とする請求項４記載の降圧型スイッチングレギュレータ。
【請求項６】
前記電源回路部は、前記定電圧回路からの出力電圧がゲートに入力されると共にドレインに前記入力電圧が入力され、ソースが、前記低耐圧ＭＯＳトランジスタの耐電圧以下である所定の第２の電源電圧を出力する出力端をなす前記高耐圧ＭＯＳトランジスタのＮＭＯＳトランジスタからなる第２のソースフォロア回路を備えることを特徴とする請求項１、２、３、４又は５記載の降圧型スイッチングレギュレータ。
【請求項７】
前記第２の電源電圧を電源にして作動し、所定の第２基準電圧を生成して出力する第２基準電圧生成回路部を備え、前記制御回路部は、前記出力端子から出力される電圧に比例した電圧が該第２基準電圧になるように前記制御信号を生成して出力することを特徴とする請求項６記載の降圧型スイッチングレギュレータ。
【請求項８】
前記第２基準電圧生成回路部は、前記低耐圧ＭＯＳトランジスタで構成されることを特徴とする請求項７記載の降圧型スイッチングレギュレータ。
【請求項９】
前記電源回路部は、前記定電圧回路からの出力電圧がゲートに入力されると共にドレインに前記入力電圧が入力され、ソースが、前記低耐圧ＭＯＳトランジスタの耐電圧以下である所定の電源電圧を出力する出力端をなす前記高耐圧ＭＯＳトランジスタのＮＭＯＳトランジスタからなるソースフォロア回路を更に１つ以上備えることを特徴とする請求項６、７又は８記載の降圧型スイッチングレギュレータ。
【請求項１０】
前記定電圧回路は、
所定の第１基準電圧を生成して出力する第１基準電圧発生回路と、
該定電圧回路の出力電圧に比例した電圧を生成して出力する比例電圧生成回路と、
該比例電圧生成回路からの比例電圧が前記第１基準電圧になるように前記定電圧を出力する演算増幅回路と、
を備え、
前記第１基準電圧発生回路及び演算増幅回路は、それぞれ前記高耐圧ＭＯＳトランジスタで構成されることを特徴とする請求項１、２、３、４、５、６、７、８又は９記載の降圧型スイッチングレギュレータ。
【請求項１１】
前記ソースフォロア回路は、高耐圧のディプレッション型ＮＭＯＳトランジスタからなることを特徴とする請求項１、２、３、４、５、６、７、８、９又は１０記載の降圧型スイッチングレギュレータ。
【請求項１２】
前記電源回路部は、出力する前記電源電圧を、前記低耐圧ＭＯＳトランジスタの耐電圧以下になるようにクランプするクランプ回路を備えることを特徴とする請求項１１記載の降圧型スイッチングレギュレータ。
【請求項１３】
前記クランプ回路は、前記電源回路部の出力端と接地電圧との間に接続されたツェナーダイオードで構成されることを特徴とする請求項１２記載の降圧型スイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、降圧型ＤＣ−ＤＣコンバータをなす降圧型スイッチングレギュレータに関し、特に高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタを同一チップに集積することができる半導体により構成された降圧型スイッチングレギュレータに関する。
【背景技術】
【０００２】
従来のスイッチングレギュレータでは、入力電圧が大きい場合、該入力電圧以上の耐圧を備えたトランジスタを使用して回路を構成していた。しかし、このような高耐圧トランジスタは、低耐圧トランジスタに比べて、素子サイズが大きく、電流駆動能力が低く、しかも応答速度が遅いため、高性能のスイッチングレギュレータを構成することが困難であった。
また、スイッチングレギュレータを構成する素子の中で、最も大きな電流が流れ、しかも高速動作が要求されるスイッチング素子には、ＰＭＯＳトランジスタよりも特性の優れたＮＭＯＳトランジスタを使用することにより高効率が得られる。
【０００３】
しかし、降圧型スイッチングレギュレータのスイッチング素子にＮＭＯＳトランジスタを使用すると、該ＮＭＯＳトランジスタのドレインが入力電圧に直接接続され、更に該ＮＭＯＳトランジスタがオンしたときにソース電圧が入力電圧近傍まで上昇するため、該ＮＭＯＳトランジスタをオンさせるためのゲート電圧は入力電圧よりも高い電圧が必要であった。
このような問題を解決するために、ブートストラップコンデンサを用いて入力電圧以上の電圧を生成し、該生成した電圧を用いてスイッチング素子であるＮＭＯＳトランジスタのオン／オフを制御する方法があった（例えば、特許文献１及び２参照。）。
【特許文献１】特開平７−２２２４３９号公報
【特許文献２】特許第３７７５２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、スイッチング素子にＮＭＯＳトランジスタを使用しても、スイッチングレギュレータを構成するトランジスタをすべて高耐圧トランジスタにすると、チップ面積が大きくなり、しかも応答速度の遅さを改善することはできなかった。
【０００５】
本発明は、このような問題を解決するためになされたものであり、高電圧入力が可能で、しかもチップ面積を小さくすることができ、応答速度も速くすることができる降圧型スイッチングレギュレータを得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る降圧型スイッチングレギュレータは、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタで構成され、入力端子に入力された、該低耐圧ＭＯＳトランジスタの耐電圧以上であると共に該高耐圧ＭＯＳトランジスタの耐電圧未満の入力電圧を、所定の定電圧に降圧して出力端子から出力する、インダクタを使用した非絶縁方式の降圧型スイッチングレギュレータにおいて、
ゲートに入力された制御信号に応じてスイッチングを行い、前記インダクタに対して前記入力電圧による充電を行う高耐圧のＮＭＯＳトランジスタからなるスイッチング素子と、
該スイッチング素子がオフして前記インダクタへの充電が停止すると、前記インダクタの放電を行う整流素子と、
前記低耐圧ＭＯＳトランジスタの耐電圧以下である所定の第１の電源電圧を生成して出力する電源回路部と、
一端が前記スイッチング素子と前記インダクタとの接続部に接続され、他端に前記第１の電源電圧が入力されるコンデンサと、
入力された制御信号に応じて前記スイッチング素子のオン／オフ制御を行う第１のドライブ回路部と、
前記出力端子から出力される電圧が前記所定の定電圧になるように前記スイッチング素子のスイッチング制御を行う制御信号を生成して該第１のドライブ回路部に出力する制御回路部と、
を備え、
前記第１のドライブ回路部は、前記コンデンサから電源供給され、前記低耐圧ＭＯＳトランジスタで構成され、
前記電源回路部は、
所定の定電圧を生成して出力する定電圧回路と、
該定電圧回路からの出力電圧がゲートに入力されると共にドレインに前記入力電圧が入力され、ソースが前記第１の電源電圧を出力する出力端をなす前記高耐圧ＭＯＳトランジスタのＮＭＯＳトランジスタからなる第１のソースフォロア回路と、
を備えるものである。
【０００８】
また、前記制御回路部から入力された制御信号に応じてスイッチングを行い、前記第１の電源電圧と前記コンデンサとの接続制御を行うスイッチ回路部を備えるようにした。
【０００９】
この場合、前記第１の電源電圧と前記スイッチ回路部との接続部に負荷回路を接続し、該負荷回路は、前記電源回路部と前記コンデンサから電源供給されるようにしてもよい。
【００１０】
また、ゲートに入力された制御信号に応じてスイッチングを行う高耐圧のＮＭＯＳトランジスタからなり、前記整流素子をなす同期整流用スイッチング素子と、
前記制御回路部から入力された制御信号に応じて該同期整流用スイッチング素子のオン／オフ制御を行う第２のドライブ回路部と、
を備え、
前記制御回路部は、前記スイッチ回路部に対して、前記同期整流用スイッチング素子と同期させて前記スイッチング素子と相反するスイッチング動作を行わせ、前記第２のドライブ回路部は、前記電源回路部と前記コンデンサから電源供給されるようにした。
【００１１】
この場合、前記第２のドライブ回路部は、前記低耐圧ＭＯＳトランジスタで構成されるようにした。
【００１３】
また、前記電源回路部は、前記定電圧回路からの出力電圧がゲートに入力されると共にドレインに前記入力電圧が入力され、ソースが、前記低耐圧ＭＯＳトランジスタの耐電圧以下である所定の第２の電源電圧を出力する出力端をなす前記高耐圧ＭＯＳトランジスタのＮＭＯＳトランジスタからなる第２のソースフォロア回路を備えるようにした
【００１４】
また、前記第２の電源電圧を電源にして作動し、所定の第２基準電圧を生成して出力する第２基準電圧生成回路部を備え、前記制御回路部は、前記出力端子から出力される電圧に比例した電圧が該第２基準電圧になるように前記制御信号を生成して出力するようにした。
【００１５】
この場合、前記第２基準電圧生成回路部は、前記低耐圧ＭＯＳトランジスタで構成されるようにした。
【００１６】
また、前記電源回路部は、前記定電圧回路からの出力電圧がゲートに入力されると共にドレインに前記入力電圧が入力され、ソースが、前記低耐圧ＭＯＳトランジスタの耐電圧以下である所定の電源電圧を出力する出力端をなす前記高耐圧ＭＯＳトランジスタのＮＭＯＳトランジスタからなるソースフォロア回路を更に１つ以上備えるようにしてもよい。
【００１７】
具体的には、前記定電圧回路は、
所定の第１基準電圧を生成して出力する第１基準電圧発生回路と、
該定電圧回路の出力電圧に比例した電圧を生成して出力する比例電圧生成回路と、
該比例電圧生成回路からの比例電圧が前記第１基準電圧になるように前記定電圧を出力する演算増幅回路と、
を備え、
前記第１基準電圧発生回路及び演算増幅回路は、それぞれ前記高耐圧ＭＯＳトランジスタで構成されるようにした。
【００１８】
また、前記ソースフォロア回路は、高耐圧のディプレッション型ＮＭＯＳトランジスタからなるようにした。
【００１９】
この場合、前記電源回路部は、出力する前記電源電圧を、前記低耐圧ＭＯＳトランジスタの耐電圧以下になるようにクランプするクランプ回路を備えるようにした。
【００２０】
具体的には、前記クランプ回路は、前記電源回路部の出力端と接地電圧との間に接続されたツェナーダイオードで構成されるようにした。
【発明の効果】
【００２１】
本発明の降圧型スイッチングレギュレータによれば、スイッチング素子をオン／オフ制御する第１のドライブ回路部の電源電圧を低耐圧トランジスタの耐電圧以下になるようにしたことから、第１のドライブ回路部を低耐圧トランジスタで構成することができ、チップ面積を小さくすることができると共に高速応答を可能にすることができる。
【００２２】
また、前記コンデンサを充電する電源回路部を、定電圧回路の出力電圧を高耐圧ＮＭＯＳトランジスタのソースフォロア回路で出力する構成にしたことから、該定電圧回路の位相補償を簡単に行うことができると共に、電源回路部から出力する電源電圧を容易に増やすことができる。また、ソースフォロア回路に高耐圧のディプレッション型ＮＭＯＳトランジスタを使用することにより、更に定電圧回路の出力電圧と電源回路部から出力される電源電圧をほぼ同じ電圧にすることができる。更に、ソースフォロア回路の出力端にクランプ回路を設けることにより、スタンバイ時等で定電圧回路が作動していない場合においても、電源回路部から出力される電源電圧が上昇し過ぎることを抑制できる。
【００２３】
また、前記コンデンサから電源回路部への逆流防止用にスイッチ回路部を設けたことから、ダイオードを使用した場合よりも効率の向上を図ることができ、スイッチ回路部がオンして導通状態になったときに、短時間であれば電源回路部の出力可能電流以上の負荷であっても駆動することができる。また、前記コンデンサの一端を電源回路部のソースフォロア回路の出力端に直接接続することにより、スイッチング手段を不要にすることができる。
【発明を実施するための最良の形態】
【００２４】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における降圧型スイッチングレギュレータの回路例を示した図である。
図１において、スイッチングレギュレータ１は、入力端子ＩＮに入力された入力電圧ＶＨを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する非同期整流方式の降圧型スイッチングレギュレータであり、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタを同一チップ上に集積した半導体で製造されている。
スイッチングレギュレータ１は、入力電圧ＶＨの出力制御を行うためのスイッチング動作を行うＮＭＯＳトランジスタからなるスイッチングトランジスタＭ１と、整流用のダイオードＤ１とを備えている。
【００２５】
更に、スイッチングレギュレータ１は、出力電圧Ｖｏｕｔが前記所定の定電圧になるようにスイッチングトランジスタＭ１のスイッチング制御を行う、例えばＰＷＭ制御を行うためのＰＷＭパルス信号であるパルス信号ＣＰ１を生成して出力する制御回路２と、制御回路２からのパルス信号ＣＰ１に応じてスイッチングトランジスタＭ１をオン／オフ制御するバッファ回路をなす、低耐圧トランジスタで構成された第１ドライブ回路３と、インダクタＬ１と、出力コンデンサＣｏと、第１電源回路４と、ブートストラップコンデンサＣ１と、ダイオードＤ２とを備えている。
【００２６】
なお、スイッチングトランジスタＭ１はスイッチング素子を、ダイオードＤ１は整流素子を、第１ドライブ回路３は第１のドライブ回路部を、第１電源回路４は電源回路部を、制御回路２は制御回路部をそれぞれなす。また、スイッチングレギュレータ１において、インダクタＬ１及び出力コンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１及び／又はダイオードＤ１、インダクタＬ１並びに出力コンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよい。
【００２７】
入力電圧ＶＨは、高耐圧ＭＯＳトランジスタの耐電圧以下であると共に、低耐圧ＭＯＳトランジスタの耐電圧以上の電圧であるため、スイッチングトランジスタＭ１には高耐圧のＮＭＯＳトランジスタを使用している。入力端子ＩＮとダイオードＤ１のカソードとの間にスイッチングトランジスタＭ１が接続され、ダイオードＤ１のアノードは接地電圧Ｖｓｓに接続されている。スイッチングトランジスタＭ１とダイオードＤ１との接続部をＬＸとすると、接続部ＬＸと出力端子ＯＵＴとの間にインダクタＬ１が接続され、出力端子ＯＵＴと接地電圧Ｖｓｓとの間に出力コンデンサＣｏが接続されている。
【００２８】
第１電源回路４は、低耐圧ＭＯＳトランジスタの耐電圧よりも小さい所定の電源電圧ＶＬを生成して出力し、該電源電圧ＶＬはダイオードＤ２を介して第１ドライブ回路３の正側電源入力端に入力されている。なお、電源電圧ＶＬは第１の電源電圧をなす。ダイオードＤ２のカソードと接続部ＬＸとの間にはブートストラップコンデンサＣ１が接続され、第１ドライブ回路３の負側電源入力端は接続部ＬＸに接続されている。また、第１ドライブ回路３の入力端には制御回路２からのパルス信号ＣＰ１が入力されており、第１ドライブ回路３の出力端はスイッチングトランジスタＭ１のゲートに接続されている。
【００２９】
このような構成において、出力電圧Ｖｏｕｔが０Ｖである場合、ブートストラップコンデンサＣ１は、ダイオードＤ２を介して第１電源回路４からの電源電圧ＶＬによって充電されており、第１ドライブ回路３の正側電源入力端と負側電源入力端との間には、電源電圧ＶＬからダイオードＤ２の順方向電圧を引いた電圧が印加されている。
パルス信号ＣＰ１がハイレベルになると、第１ドライブ回路３の出力信号もハイレベルになり、スイッチングトランジスタＭ１がオンして導通状態になる。このため、接続部ＬＸの電圧が上昇し、インダクタＬ１を介して出力電圧Ｖｏｕｔも上昇する。このとき、ブートストラップコンデンサＣ１における第１ドライブ回路３の正側電源入力端に接続された端部の電圧も上昇して電源電圧ＶＬ以上になることから、ダイオードＤ２はオフする。このため、第１ドライブ回路３への電源供給は、ブートストラップコンデンサＣ１だけから行われることになる。
【００３０】
次に、パルス信号ＣＰ１がローレベルになると、スイッチングトランジスタＭ１はオフして遮断状態になる。このため、インダクタＬ１への電流は、接地電圧ＶｓｓからダイオードＤ１を介して供給され、接続部ＬＸの電圧は接地電圧ＶｓｓよりもダイオードＤ１の順方向電圧分だけ小さい電圧になる。このため、ブートストラップコンデンサＣ１は、再びダイオードＤ２を介して電源電圧ＶＬで充電される。
次に、再度パルス信号ＣＰ１がハイレベルになると、第１ドライブ回路３の出力端がハイレベルになりスイッチングトランジスタＭ１がオンして導通状態になって、接続部ＬＸの電圧を上昇させる。以下、このような動作が繰り返され、第１ドライブ回路３の正側電源入力端に入力される電圧は、電源電圧ＶＬ以上になることはない。
【００３１】
このように、本第１の実施の形態における降圧型スイッチングレギュレータは、第１ドライブ回路３の正側電源入力端に入力される電圧が電源電圧ＶＬ以上にならないようにすることができるため、第１ドライブ回路３を構成するトランジスタに低耐圧トランジスタを使用することができ、チップ面積を小さくすることができると共に高速応答を可能にすることができる。
【００３２】
第２の実施の形態．
前記第１の実施の形態において、第１電源回路４の回路構成によってはダイオードＤ２をなくすことができ、このようにしたものを本発明の第２の実施の形態とする。
図２は、本発明の第２の実施の形態における降圧型スイッチングレギュレータの回路例を示した図である。なお、図２では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図２における図１との相違点は、図１の第１電源回路４の回路を図２のようにしたことによって図１のダイオードＤ２を削除したことにあり、これに伴って、図１の第１電源回路４を第１電源回路４ａに、図１のスイッチングレギュレータ１をスイッチングレギュレータ１ａにした。
【００３３】
図２において、スイッチングレギュレータ１ａは、入力端子ＩＮに入力された入力電圧ＶＨを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する非同期整流方式の降圧型スイッチングレギュレータであり、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタを同一チップ上に集積した半導体で製造されている。
スイッチングレギュレータ１ａは、スイッチングトランジスタＭ１と、整流用のダイオードＤ１と、制御回路２と、第１ドライブ回路３と、インダクタＬ１と、出力コンデンサＣｏと、第１電源回路４ａと、ブートストラップコンデンサＣ１とを備えている。
【００３４】
第１電源回路４ａは、低耐圧ＭＯＳトランジスタの耐電圧よりも小さい所定の電源電圧ＶＬを生成して出力し、該電源電圧ＶＬは第１ドライブ回路３の正側電源入力端に入力されている。出力電圧ＶＬと接続部ＬＸとの間にコンデンサＣ１が接続されている。
第１電源回路４ａは、演算増幅回路１１と、所定の第１基準電圧Ｖｒ１を生成して出力する第１基準電圧発生回路１２と、ＮＭＯＳトランジスタＭ４と、抵抗Ｒ１，Ｒ２とで構成されている。
【００３５】
なお、第１電源回路４ａは電源回路部を、演算増幅回路１１、第１基準電圧発生回路１２及び抵抗Ｒ１，Ｒ２は定電圧回路をそれぞれなし、ＮＭＯＳトランジスタＭ４は第１のソースフォロア回路をなす。また、スイッチングレギュレータ１ａにおいて、インダクタＬ１及び出力コンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１及び／又はダイオードＤ１、インダクタＬ１並びに出力コンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよい。
【００３６】
第１電源回路４ａにおいて、演算増幅回路１１及び第１基準電圧発生回路１２は、それぞれ入力電圧ＶＨを電源にして作動しており、高耐圧ＭＯＳトランジスタでそれぞれ構成されている。第１基準電圧発生回路１２からの第１基準電圧Ｖｒ１は演算増幅回路１１の非反転入力端に入力されており、演算増幅回路１１の出力端は、ＮＭＯＳトランジスタＭ４のゲートに接続されている。また、演算増幅回路１１の出力端と接地電圧Ｖｓｓとの間に抵抗Ｒ１及びＲ２が直列に接続され、抵抗Ｒ１と抵抗Ｒ２との接続部は演算増幅回路１１の反転入力端に接続されている。
【００３７】
ＮＭＯＳトランジスタＭ４は高耐圧ＭＯＳトランジスタであり、ドレインは入力電圧ＶＨに接続されている。演算増幅回路１１、第１基準電圧発生回路１２及び抵抗Ｒ１，Ｒ２は定電圧回路を形成していることから、ＮＭＯＳトランジスタＭ４のゲートには定電圧が入力されており、ＮＭＯＳトランジスタＭ４のドレインから電源電圧ＶＬが出力される。すなわち、第１電源回路４ａは、前記定電圧回路の出力端に高耐圧ＮＭＯＳトランジスタのソースフォロア回路を設けた構成になっている。
【００３８】
このように、本第２の実施の形態における降圧型スイッチングレギュレータは、前記第１の実施の形態と同様の効果を得ることができると共に、図１のダイオードＤ２をなくすことができ、回路面積の縮小化を図ることができる。更に、第１電源回路４ａの出力段を高耐圧ＮＭＯＳトランジスタのソースフォロア回路にしたことから、演算増幅回路１１を周波数特性の劣る高耐圧トランジスタで構成しても、前記定電圧回路の位相補償を簡単にすることができ、応答速度も向上させることができる。
【００３９】
第３の実施の形態．
前記第１及び第２の各実施の形態では、非同期整流方式の降圧型スイッチングレギュレータの場合を例にして示したが、本発明は同期整流方式の降圧型スイッチングレギュレータにも適用することができ、このようにしたものを本発明の第３の実施の形態とする。
図３は、本発明の第３の実施の形態における降圧型スイッチングレギュレータの回路例を示した図である。なお、図３では、図２と同じもの又は同様のものは同じ符号で示している。
【００４０】
図３において、スイッチングレギュレータ１ｂは、入力端子ＩＮに入力された入力電圧ＶＨを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する同期整流方式の降圧型スイッチングレギュレータであり、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタを同一チップ上に集積した半導体で製造されている。
スイッチングレギュレータ１ｂは、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＮＭＯＳトランジスタからなるスイッチングトランジスタＭ１と、ＮＭＯＳトランジスタからなる同期整流用トランジスタＭ２とを備えている。
【００４１】
また、スイッチングレギュレータ１ｂは、出力電圧Ｖｏｕｔが前記所定の定電圧になるようにスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２のスイッチング制御を行うための、例えばＰＷＭ制御を行うためのＰＷＭパルス信号であるパルス信号ＣＰ１〜ＣＰ３をそれぞれ生成して出力する制御回路２ｂと、制御回路２ｂからのパルス信号ＣＰ１に応じてスイッチングトランジスタＭ１をオン／オフ制御するバッファ回路をなす、低耐圧トランジスタで構成された第１ドライブ回路３と、制御回路２ｂからのパルス信号ＣＰ２に応じて同期整流用トランジスタＭ２をオン／オフ制御するバッファ回路をなす、低耐圧トランジスタで構成された第２ドライブ回路２１とを備えている。更に、スイッチングレギュレータ１ｂは、インダクタＬ１と、出力コンデンサＣｏと、第１電源回路４ｂと、所定の第２基準電圧Ｖｒ２を生成して出力する第２基準電圧発生回路２２と、ブートストラップコンデンサＣ１と、制御回路２ｂからのパルス信号ＣＰ３に応じてオン／オフするＰＭＯＳトランジスタＭ３とを備えている。
【００４２】
また、第１電源回路４ｂは、演算増幅回路１１と、所定の第１基準電圧Ｖｒ１を生成して出力する第１基準電圧発生回路１２と、ＮＭＯＳトランジスタＭ４，Ｍ５と、抵抗Ｒ１，Ｒ２とで構成されている。
なお、同期整流用トランジスタＭ２は同期整流用スイッチング素子を、制御回路２ｂ及び第２基準電圧発生回路２２は制御回路部を、第１電源回路４ｂは電源回路部を、第２基準電圧発生回路２２は第２基準電圧発生回路部をそれぞれなし、第２ドライブ回路２１は第２のドライブ回路部を、ＮＭＯＳトランジスタＭ５は第２のソースフォロア回路を、ＰＭＯＳトランジスタＭ３はスイッチ回路部をそれぞれなす。また、スイッチングレギュレータ１ｂにおいて、インダクタＬ１及び出力コンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１及び／又は同期整流用トランジスタＭ２、インダクタＬ１並びに出力コンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよい。
【００４３】
入力端子ＩＮと接地電圧Ｖｓｓとの間にはスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２が直列に接続され、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２との接続部をＬＸとする。接続部ＬＸと出力端子ＯＵＴとの間にインダクタＬ１が接続され、出力端子ＯＵＴと接地電圧Ｖｓｓとの間に出力コンデンサＣｏが接続されている。
第１電源回路４ｂは、低耐圧ＭＯＳトランジスタの耐電圧より小さい所定の電源電圧ＶＬ１及びＶＬ２をそれぞれ生成して出力し、該電源電圧ＶＬ１は第２ドライブ回路２１の正側電源入力端に入力されると共に、ゲートに制御回路２ｂからのパルス信号ＣＰ３が入力されたＰＭＯＳトランジスタＭ３を介して第１ドライブ回路３の正側電源入力端に入力されている。なお、電源電圧ＶＬ１は第１の電源電圧を、電源電圧ＶＬ２は第２の電源電圧をそれぞれなす。
【００４４】
第１ドライブ回路３の正側電源入力端と接続部ＬＸとの間にはブートストラップコンデンサＣ１が接続されており、第１ドライブ回路３の負側電源入力端は接続部ＬＸに、第２ドライブ回路２１の負側電源入力端は接地電圧Ｖｓｓにそれぞれ接続されている。また、第１ドライブ回路３の入力端には制御回路２ｂからのパルス信号ＣＰ１が入力されており、第１ドライブ回路３の出力端はスイッチングトランジスタＭ１のゲートに接続されている。第２ドライブ回路２１の入力端には制御回路２ｂからのパルス信号ＣＰ２が入力されており、第２ドライブ回路２１の出力端は同期整流用トランジスタＭ２のゲートに接続されている。
【００４５】
第１電源回路４ｂにおいて、演算増幅回路１１及び第１基準電圧発生回路１２は、それぞれ入力電圧ＶＨを電源にして作動しており、高耐圧ＭＯＳトランジスタでそれぞれ構成されている。第１基準電圧発生回路１２からの第１基準電圧Ｖｒ１は演算増幅回路１１の非反転入力端に入力されており、演算増幅回路１１の出力端は、ＮＭＯＳトランジスタＭ４及びＭ５の各ゲートにそれぞれ接続されている。また、演算増幅回路１１の出力端と接地電圧Ｖｓｓとの間に抵抗Ｒ１及びＲ２が直列に接続され、抵抗Ｒ１と抵抗Ｒ２との接続部は演算増幅回路１１の反転入力端に接続されている。
【００４６】
ＮＭＯＳトランジスタＭ４及びＭ５はそれぞれ高耐圧ＭＯＳトランジスタであり、各ドレインはそれぞれ入力電圧ＶＨに接続されている。演算増幅回路１１、第１基準電圧発生回路１２及び抵抗Ｒ１，Ｒ２は定電圧回路を形成していることから、ＮＭＯＳトランジスタＭ４及びＭ５の各ゲートにはそれぞれ同じ定電圧が入力されており、ＮＭＯＳトランジスタＭ４のドレインから電源電圧ＶＬ１が、ＮＭＯＳトランジスタＭ５のドレインから電源電圧ＶＬ２がそれぞれ出力される。すなわち、第１電源回路４ｂは、前記定電圧回路の出力端に高耐圧ＮＭＯＳトランジスタのソースフォロア回路を２つ設けた構成になっている。
【００４７】
第１電源回路４ｂの出力段を高耐圧ＮＭＯＳトランジスタのソースフォロア回路にしたことによって、演算増幅回路１１を周波数特性の劣る高耐圧トランジスタで構成しても、前記定電圧回路部分の位相補償を簡単にすることができ、応答速度も向上させることができる。また、高耐圧ＮＭＯＳトランジスタのソースフォロア回路だけを追加することで、図３に示すように、出力する電源電圧を簡単に増やすことができることもこの回路方式の利点である。なお、電源電圧ＶＬ１及びＶＬ２は、それぞれ低耐圧ＭＯＳトランジスタの耐電圧以下になるように設定されている。
【００４８】
第２基準電圧発生回路２２は、電源電圧ＶＬ２を電源にして作動しており、第２基準電圧Ｖｒ２は、スイッチングレギュレータ１ｂの基準電圧として使用されると共に、回路内の各種バイアス電流生成用等に使用される。第２基準電圧発生回路２２を低耐圧トランジスタで構成することができるため、回路面積の縮小化、低消費電流化、及び高速応答等の高性能化を図ることができる。
このような構成において、図４は、パルス信号ＣＰ１〜ＣＰ３の波形例を示したタイミングチャートであり、図４を用いて図３の回路の動作について説明する。
パルス信号ＣＰ１がハイレベルのときは、パルス信号ＣＰ２はローレベルで、パルス信号ＣＰ３はハイレベルである。すなわち、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２は相補的にオン／オフ動作を行うと共に、スイッチングトランジスタＭ１とＰＭＯＳトランジスタＭ３も相補的にオン／オフ動作を行う。
【００４９】
パルス信号ＣＰ１がハイレベルである期間は、スイッチングトランジスタＭ１がオンして導通状態になり、同期整流用トランジスタＭ２とＰＭＯＳトランジスタＭ３はそれぞれオフして遮断状態になっている。このような状態では、ブートストラップコンデンサＣ１における第１ドライブ回路３の正側電源入力端に接続された端部の電圧は電源電圧ＶＬ１以上に上昇し、ブートストラップコンデンサＣ１に蓄積された電荷で第１ドライブ回路３への給電が行われる。
【００５０】
一方、パルス信号ＣＰ１がローレベルである期間は、スイッチングトランジスタＭ１がオフして遮断状態になり、同期整流用トランジスタＭ２とＰＭＯＳトランジスタＭ３がそれぞれオンして導通状態になる。このため、接続部ＬＸの電圧はほぼ接地電圧Ｖｓｓになることから、ブートストラップコンデンサＣ１は第１電源回路４ｂによって電源電圧ＶＬ１まで充電される。図１のダイオードＤ２をＰＭＯＳトランジスタＭ３に置き換えたことにより、ダイオードＤ２で生じていた電圧降下が小さくなり、その分ブートストラップコンデンサＣ１には多くの電荷が蓄積されるため効率を向上させることができる。
【００５１】
パルス信号ＣＰ２がハイレベルになって、第２ドライブ回路２１の出力端がハイレベルに移行する際に、同期整流用トランジスタＭ２のゲート容量を瞬時に充電するため第２ドライブ回路２１の消費電流は一瞬、第１電源回路４ｂの出力可能電流以上になるが、ＰＭＯＳトランジスタＭ３がオンしていることから、ブートストラップコンデンサＣ１からも第２ドライブ回路２１への給電が行われる。このため、第１電源回路４ｂからの電源電圧ＶＬ１の大きな低下を抑制することができる。同様に、第１ドライブ回路３の出力信号がハイレベルに移行する場合においても、第１ドライブ回路３の消費電流が一瞬増加するが、第１ドライブ回路３への給電はもともとブートストラップコンデンサＣ１から供給されているため、第１電源回路４ｂの出力電圧ＶＬ１への影響はない。
【００５２】
このように、本第３の実施の形態における降圧型スイッチングレギュレータは、同期整流型の降圧型スイッチングレギュレータにおいても前記第１の実施の形態の場合と同様の効果を得ることができると共に、ブートストラップコンデンサＣ１の充電用スイッチング手段としてダイオードＤ２に代えてＰＭＯＳトランジスタＭ３を使用するようにしたことから、充電用スイッチング手段がオンしたときの電圧降下が小さくなって効率の向上を図ることができると共に、ブートストラップコンデンサＣ１側から、第１電源回路４ｂ側に電流を供給することができ、第２ドライブ回路２１のような、短時間に第１電源回路４ｂの出力可能電流を上回るような負荷回路を接続することが可能になる。
【００５３】
第４の実施の形態．
図５は、本発明の第４の実施の形態における降圧型スイッチングレギュレータの回路例を示した図であり、同期整流方式の降圧型スイッチングレギュレータの他の回路例を示したものである。なお、図５では、図３と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図３との相違点のみ説明する。
図５における図３との相違点は、ソースフォロアの高耐圧ＮＭＯＳトランジスタＭ４及びＭ５を、高耐圧のディプレッション型ＮＭＯＳトランジスタＭ４ｃ及びＭ５ｃにそれぞれ置き換え、ツェナーダイオードＺＤ１とＺＤ２を追加すると共に第１基準電圧発生回路１２を削除して、第２基準電圧Ｖｒ２を演算増幅回路１１の非反転入力端に入力するようにしたことにある。これに伴って、図３の第１電源回路４ｂを第１電源回路４ｃにし、図３のスイッチングレギュレータ１ｂをスイッチングレギュレータ１ｃにした。
【００５４】
図５において、スイッチングレギュレータ１ｃは、入力端子ＩＮに入力された入力電圧ＶＨを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する同期整流方式の降圧型スイッチングレギュレータであり、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタを同一チップ上に集積した半導体で製造されている。
スイッチングレギュレータ１ｃは、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、制御回路２ｂと、第１ドライブ回路３と、第２ドライブ回路２１と、インダクタＬ１と、出力コンデンサＣｏと、第１電源回路４ｃと、第２基準電圧発生回路２２と、ブートストラップコンデンサＣ１と、ＰＭＯＳトランジスタＭ３とを備えている。
【００５５】
また、第１電源回路４ｃは、演算増幅回路１１と、ディプレッション型のＮＭＯＳトランジスタＭ４ｃ，Ｍ５ｃと、抵抗Ｒ１，Ｒ２と、ツェナーダイオードＺＤ１，ＺＤ２とで構成されている。
なお、第１電源回路４ｃは電源回路部を、ＮＭＯＳトランジスタＭ４ｃは第１のソースフォロア回路を、ＮＭＯＳトランジスタＭ５ｃは第２のソースフォロア回路をそれぞれなし、ツェナーダイオードＺＤ１及びＺＤ２はクランプ回路をなす。また、スイッチングレギュレータ１ｃにおいて、インダクタＬ１及び出力コンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１及び／又は同期整流用トランジスタＭ２、インダクタＬ１並びに出力コンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよい。
【００５６】
第１電源回路４ｃにおいて、演算増幅回路１１は、入力電圧ＶＨを電源にして作動しており、高耐圧ＭＯＳトランジスタで構成されている。第２基準電圧発生回路２２からの第２基準電圧Ｖｒ２は演算増幅回路１１の非反転入力端に入力されており、演算増幅回路１１の出力端は、ＮＭＯＳトランジスタＭ４ｃ及びＭ５ｃの各ゲートにそれぞれ接続されている。また、演算増幅回路１１の出力端と接地電圧Ｖｓｓとの間に抵抗Ｒ１及びＲ２が直列に接続され、抵抗Ｒ１と抵抗Ｒ２との接続部は演算増幅回路１１の反転入力端に接続されている。
【００５７】
ＮＭＯＳトランジスタＭ４ｃ及びＭ５ｃはそれぞれ高耐圧ＮＭＯＳトランジスタであり、各ドレインはそれぞれ入力電圧ＶＨに接続されている。演算増幅回路１１、第２基準電圧発生回路２２及び抵抗Ｒ１，Ｒ２は定電圧回路を形成していることから、ＮＭＯＳトランジスタＭ４ｃ及びＭ５ｃの各ゲートにはそれぞれ同じ定電圧が入力されている。ＮＭＯＳトランジスタＭ４ｃのソースにはツェナーダイオードＺＤ１のカソードが接続され、ツェナーダイオードＺＤ１のアノードは接地電圧Ｖｓｓに接続されている。
【００５８】
ＮＭＯＳトランジスタＭ４ｃのソースとツェナーダイオードＺＤ１のカソードとの接続部から電源電圧ＶＬ１が出力される。また、ＮＭＯＳトランジスタＭ５ｃのソースにはツェナーダイオードＺＤ２のカソードが接続され、ツェナーダイオードＺＤ２のアノードは接地電圧Ｖｓｓに接続されている。ＮＭＯＳトランジスタＭ５ｃのソースとツェナーダイオードＺＤ２のカソードとの接続部から電源電圧ＶＬ２が出力される。すなわち、第１電源回路４ｃは、前記定電圧回路の出力に高耐圧ディプレッション型ＮＭＯＳトランジスタのソースフォロア回路を２つ設けた構成になっている。
【００５９】
第１電源回路４ｃの出力段を高耐圧ディプレッション型ＮＭＯＳトランジスタのソースフォロア回路にしたことによって、前記定電圧回路の出力電圧、すなわち演算増幅回路１１の出力電圧と、該ソースフォロア回路の出力電圧である電源電圧ＶＬ１，ＶＬ２とを近い電圧値に設定することができる。ただし、スタンバイ状態のように演算増幅回路１１が作動していない場合は、高耐圧ディプレッション型ＮＭＯＳトランジスタＭ４ｃ及びＭ５ｃの各ソース電圧である出力電圧ＶＬ１，ＶＬ２が、演算増幅回路１１の出力電圧よりも大きくなる。このため、ツェナーダイオードＺＤ１とＺＤ２を接続して、電源電圧ＶＬ１及びＶＬ２がそれぞれ低耐圧ＭＯＳトランジスタの耐電圧以上に上昇しないようにクランプしている。なお、このようなクランプ回路は、前記のようにツェナーダイオードを使用する以外の回路を用いることも可能である。
【００６０】
また、電源投入時に高耐圧ディプレッション型ＮＭＯＳトランジスタＭ５ｃはオンした状態から作動するため、演算増幅回路１１の非反転入力端に入力されている第２基準電圧Ｖｒ２が０Ｖである状態でも、第２基準電圧発生回路２２への給電が行われるので、第２基準電圧発生回路２２が起動し、第１電源回路４ｃを起動させることができる。この結果、前記定電圧回路の基準電圧として、高性能な基準電圧を使用することができる。なお、その他の動作については、図３の場合と同様であることから、その説明を省略する。
【００６１】
このように、本第４の実施の形態における降圧型スイッチングレギュレータは、前記第３の実施の形態の場合と同様の効果を得ることができると共に、第１基準電圧発生回路１２をなくすことができ、回路面積の縮小化及び低消費電流化を図ることができる。
【００６２】
なお、前記第２の実施の形態において、高耐圧ＮＭＯＳトランジスタＭ４の代わりに高耐圧ディプレッション型ＮＭＯＳトランジスタを使用してもよい。この場合、図５で示したように高耐圧ディプレッション型ＮＭＯＳトランジスタＭ４のソースと接地電圧Ｖｓｓとの間にツェナーダイオードＺＤ１を追加するようにすればよい。
【００６３】
また、前記第２の実施の形態において、前記第３の実施の形態のように、第１ドライブ回路３の正側電源入力端とブートストラップコンデンサＣ１との接続部を、ＰＭＯＳトランジスタＭ３を介してＮＭＯＳトランジスタＭ４のソースに接続するようにしてもよい。この場合においても、ＰＭＯＳトランジスタＭ３のゲートには、図３及び図４で示したパルス信号ＣＰ３が制御回路２から入力されるようにする。このようにした場合、ＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４との接続部に負荷回路を接続して、該負荷回路には第１電源回路４ａとブートストラップコンデンサＣ１から電源供給されるようにしてもよい。
【００６４】
また、前記第３及び第４の各実施の形態において、第１電源回路は、２つの電源電圧ＶＬ１及びＶＬ２を生成して出力するようにしたが、これは一例であり、３つ以上の電源電圧を生成して出力するようにしてもよい。この場合、出力する電源電圧の数に応じた、ソースフォロア回路を構成するＮＭＯＳトランジスタを設けるようにすればよい。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施の形態における降圧型スイッチングレギュレータの回路例を示した図である。
【図２】本発明の第２の実施の形態における降圧型スイッチングレギュレータの回路例を示した図である。
【図３】本発明の第３の実施の形態における降圧型スイッチングレギュレータの回路例を示した図である。
【図４】図３のパルス信号ＣＰ１〜ＣＰ３の波形例を示したタイミングチャートである。
【図５】本発明の第４の実施の形態における降圧型スイッチングレギュレータの回路例を示した図である。
【符号の説明】
【００６６】
１，１ａ，１ｂ，１ｃ  スイッチングレギュレータ
２，２ｂ  制御回路
３  第１ドライブ回路
４，４ａ，４ｂ，４ｃ  第１電源回路
１１  演算増幅回路
１２  第１基準電圧発生回路
２１  第２ドライブ回路
２２  第２基準電圧発生回路
Ｍ１  スイッチングトランジスタ
Ｄ１，Ｄ２  ダイオード
Ｌ１  インダクタ
Ｃｏ  出力コンデンサ
Ｃ１  ブートストラップコンデンサ
Ｒ１，Ｒ２  抵抗
Ｍ２  同期整流用トランジスタ
Ｍ３  ＰＭＯＳトランジスタ
Ｍ４，Ｍ５  ＮＭＯＳトランジスタ
Ｍ４ｃ，Ｍ５ｃ  ディプレッション型ＮＭＯＳトランジスタ
ＺＤ１，ＺＤ２  ツェナーダイオード
【図１】
0005169170.tif 000002
【図２】
0005169170.tif 000003
【図３】
0005169170.tif 000004
【図４】
0005169170.tif 000005
【図５】
0005169170.tif 000006