(57)【特許請求の範囲】
【請求項１】
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続され、１ビットの画素データを記憶するラッチ回路と、前記画素電極と前記ラッチ回路との間に接続され、前記ラッチ回路からの信号によりオン状態になる第１スイッチング素子及び第２スイッチング素子を含むスイッチ回路とを備え、前記第１スイッチング素子を介して前記画素電極と電気的に接続される第１の制御線及び前記第２スイッチング素子を介して前記画素電極と電気的に接続される第２の制御線を有する電気泳動表示装置の駆動方法であって、
前記表示部に表示させる画像データにおける第１の階調の画素データの割合が前記画像データの５０％以上である場合に、
前記画素の前記ラッチ回路に前記画素データを画像信号として入力する画像信号入力期間と、
前記第１及び第２の制御線に略同一電位の制御信号を入力することで、すべての前記画素を第１の階調とする第１の画像表示期間と、
前記第１及び第２の制御線のうち、前記第１の階調とは異なる第２の階調に対応する前記画像信号が入力された前記画素の前記画素電極と接続される制御線に電位を入力し、他方の制御線を電気的に切断することで、前記第２の階調の画像を表示する第２の画像表示期間と、
を含む画像表示ステップを実行することを特徴とする電気泳動表示装置の駆動方法。
【請求項２】
前記画像データにおける前記第２の階調の画素データの割合が５０％以上である場合に、
前記画像信号入力期間と、
前記第１及び第２の制御線に略同一電位の制御信号を入力することで、すべての前記画素を第２の階調とする第１の画像表示期間と、
前記第１及び第２の制御線のうち、前記第１の階調に対応する前記画像信号を入力された前記画素の前記画素電極と接続される制御線に電位を入力し、他方の制御線を電気的に切断することで、前記第１の階調の画像を表示する第２の画像表示期間と、
を含む画像表示ステップを実行することを特徴とする請求項１に記載の電気泳動表示装置の駆動方法。
【請求項３】
前記第１の画像表示期間に先立って、
前記第１及び第２の制御線に略同一電位の制御信号を入力することで、すべての前記画素を前記第１の画像表示期間において表示する前記階調とは異なる階調とする期間を有することを特徴とする請求項１又は２に記載の電気泳動表示装置の駆動方法。
【請求項４】
前記画像信号入力期間において、
前記第１及び第２の制御線と、前記画素電極に前記電気泳動素子を介して対向する電極とを、いずれも電気的に切断することを特徴とする請求項１から３のいずれか１項に記載の電気泳動表示装置の駆動方法。
【請求項５】
前記第１の画像表示期間から前記第２の画像表示期間に移行する際に、前記第１又は第２の制御線のうち一方の前記制御線を電気的に切断する動作を、他方の前記制御線に対して電位を入力する動作よりも先に実行することを特徴とする請求項１から４のいずれか１項に記載の電気泳動表示装置の駆動方法。
【請求項６】
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続され、１ビットの画素データを記憶するラッチ回路と、前記画素電極と前記ラッチ回路との間に接続され、前記ラッチ回路からの信号によりオン状態になる第１スイッチング素子及び第２スイッチング素子を含むスイッチ回路とを備え、前記第１スイッチング素子を介して前記画素電極と電気的に接続される第１の制御線及び前記第２スイッチング素子を介して前記画素電極と電気的に接続される第２の制御線を有する電気泳動表示装置であって、
前記画素を駆動制御する制御部が、
各々の前記画素に前記画素データに対応する画像信号を入力する期間と、すべての前記画素を第１の階調に移行させる期間と、前記第１の階調と異なる第２の階調の画像を前記表示部に表示させる期間とを含む動作モードを備えるとともに、
前記表示部に表示する画像データを構成する画素データの階調ごとの割合を算出する演算部を備えており、
前記演算部の演算結果において前記画像データに占める前記第１の階調の前記画素データの割合が５０％以上である場合に、前記動作モードを選択し、前記第１及び第２の制御線のうち、前記第１の階調とは異なる第２の階調に対応する前記画像信号が入力された前記画素の前記画素電極と接続される制御線に電位を入力し、他方の制御線を電気的に切断することで、前記第２の階調の画像を表示することを特徴とする電気泳動表示装置。
【請求項７】
前記制御部が、第１の動作モードとしての前記動作モードとともに、各々の前記画素に前記画素データに対応する画像信号を入力する期間と、すべての前記画素を第２の階調に移行させる期間と、前記第２の階調と異なる第１の階調の画像を前記表示部に表示させる期間とを含む第２の動作モードを備えており、前記演算部の演算結果において前記画像データに占める前記第２の階調の前記画素データの割合が５０％以上である場合に、前記第２の動作モードを選択することを特徴とする請求項６に記載の電気泳動表示装置。
【請求項８】
請求項６又は７に記載の電気泳動表示装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気泳動表示装置の駆動方法、電気泳動表示装置、電子機器に関するものである。
【背景技術】
【０００２】
アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路とを備えたものが知られている（特許文献１参照）。特許文献１記載の表示装置は、スイッチング用トランジスタや画素電極が形成された基板上に、帯電粒子を内蔵したマイクロカプセルが接着された構成である。そして、マイクロカプセルを挟持する画素電極と共通電極との間に発生させた電界により帯電粒子を制御することで画像を表示するものである。
【特許文献１】特開２００３−８４３１４号公報
【特許文献２】特願２００７−０８７６６６号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明者等は、先の出願において画素内にメモリ回路とスイッチ回路を備えた電気泳動表示装置を提案した（特許文献２参照）。かかる先願に記載の電気泳動表示装置によれば、スイッチ回路に接続された第１及び第２の制御線に入力する電位によって、メモリ回路に保持した画像信号とは独立に画素の表示状態を制御できるという利点が得られる。
しかしながら、かかる先願に記載の電気泳動表示装置においても、その駆動形態によっては画素間リークを生じ、消費電力が増加してしまう場合があった。
【０００４】
図１５は、かかる先願に記載の電気泳動表示装置における画素間リークの説明図である。図１５には、電気泳動表示装置の表示領域に配置された隣接する２つの画素４０Ａ、４０Ｂが示されている。これらの画素４０Ａ、４０Ｂの構成は、後段の実施形態において図２を参照して説明する画素４０と共通であり、各構成要素の詳細は後段の実施形態において説明している。
なお、各構成要素に付した添字「Ａ」「Ｂ」「ａ」「ｂ」は、互いに隣接する画素とそれらに属する構成要素を明確に識別するために付したものであって他意はない。
【０００５】
画素４０Ａ（４０Ｂ）には、駆動用ＴＦＴ４１ａ（４１ｂ）と、ラッチ回路７０ａ（７０ｂ）と、スイッチ回路８０ａ（８０ｂ）と、画素電極３５ａ（３５ｂ）とが設けられている。ラッチ回路７０ａ（７０ｂ）は、ＳＲＡＭ（Static Random Access Memory）方式のラッチ回路であり、スイッチ回路８０ａ（８０ｂ）はそれぞれ２個のトランスミッションゲートを備えた方式である。スイッチ回路８０ａ、８０ｂとそれぞれ接続された画素電極３５ａ、３５ｂ上に、接着剤層３３を介して電気泳動素子３２が設けられており、電気泳動素子３２上に共通電極３７が形成されている。
【０００６】
図１５において、第１の制御線９１の電位Ｓ１はハイレベル電位ＶＨとされ、第２の制御線９２の電位Ｓ２はローレベル電位ＶＬとされている。画素４０Ａの画素電極３５ａには、スイッチ回路８０ａの第１のトランスミッションゲートＴＧ１ａを介して第１の制御線９１のハイレベル電位ＶＨが供給されている。一方、画素４０Ｂの画素電極３５ｂには、スイッチ回路８０ｂの第２のトランスミッションゲートＴＧ２ｂを介して第２の制御線９２のローレベル電位ＶＬが供給されている。
この場合に、隣接する画素電極３５ａ、３５ｂ間の電位差によって生じた横方向の電界により、画素電極３５ａ、３５ｂと電気泳動素子３２とを接着している接着剤層３３を介したリーク電流が生じる。すなわち、第１の制御線９１からスイッチ回路８０ａ、画素電極３５ａ、接着剤層３３、画素電極３５ｂ、スイッチ回路８０ｂを経由して第２の制御線９２に至るリーク経路ＬＰが形成される。
上記のリーク電流は１画素あたりでは微小であるが、表示階調の異なる隣接画素間のすべてで生じるため、表示部全体としては大きくなり消費電力が増大するという問題があった。
【０００７】
本発明は、上記従来技術の問題点に鑑み成されたものであって、画素間のリーク電流を抑制しつつ画像表示を行うことができ、電力消費を抑えることができる電気泳動表示装置とその駆動方法を提供することを目的の一つとする。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決するために、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続され、１ビットの画素データを記憶するラッチ回路と、前記画素電極と前記ラッチ回路との間に接続され、前記ラッチ回路からの信号によりオン状態になる第１スイッチング素子及び第２スイッチング素子を含むスイッチ回路とを備え、前記第１スイッチング素子を介して前記画素電極と電気的に接続される第１の制御線及び前記第２スイッチング素子を介して前記画素電極と電気的に接続される第２の制御線を有する電気泳動表示装置の駆動方法であって、前記表示部に表示させる画像データにおける第１の階調の画素データの割合が前記画像データの５０％以上である場合に、前記画素の前記ラッチ回路に前記画素データを画像信号として入力する画像信号入力期間と、前記第１及び第２の制御線に略同一電位の制御信号を入力することで、すべての前記画素を第１の階調とする第１の画像表示期間と、前記第１及び第２の制御線のうち、前記第１の階調とは異なる第２の階調に対応する前記画像信号が入力された前記画素の前記画素電極と接続される制御線に電位を入力し、他方の制御線を電気的に切断することで、前記第２の階調の画像を表示する第２の画像表示期間と、を含む画像表示ステップを実行することを特徴とする。
【０００９】
この駆動方法における画像表示ステップでは、第１の画像表示期間において表示部全体を第１の階調とし、第２の画像表示期間において第２の階調のパターンを表示する。そして、第１の画像表示期間ではすべての画素の画素電極が同電位となるため画素間リークが生じることはなく、また第２の画像表示期間でも第１又は第２の制御線の一方が電気的に切断されてリーク経路が遮断されるため画素間リークが生じない。したがって、本発明によれば、画素間リークを生じさせることなく画像データに基づく画像を表示することができる。
また、あらかじめ画像データを解析し、画像データに含まれる第１の階調の画素データが多い場合に上記画像表示ステップを実行するので、第１の画像表示期間と第２の画像表示期間の両方で駆動される画素（すなわち第２の階調で表示される画素）の数を少なくすることができる。したがって、表示動作にかかる消費電力も少なくすることができる。
【００１０】
前記画像データにおける前記第２の階調の画素データの割合が５０％以上である場合に、前記画像信号入力期間と、前記第１及び第２の制御線に略同一電位の制御信号を入力することで、すべての前記画素を第２の階調とする第１の画像表示期間と、前記第１及び第２の制御線のうち、前記第１の階調に対応する前記画像信号を入力された前記画素の前記画素電極と接続される制御線に電位を入力し、他方の制御線を電気的に切断することで、前記第１の階調の画像を表示する第２の画像表示期間と、を含む画像表示ステップを実行することが好ましい。
すなわち、第１の階調とは異なる第２の階調の画素データが多い場合には、第１の画像表示期間においてすべての画素を第２の階調で表示させ、続く第２の画像表示期間で第１の階調の画素を表示させる駆動方法とすることが好ましい。このような駆動方法とすることで、画像データを構成する画素データの割合に合わせて適切な表示動作を行うことができ、消費電力をさらに低減することができる。
【００１１】
前記第１の画像表示期間に先立って、前記第１及び第２の制御線に略同一電位の制御信号を入力することで、すべての前記画素を前記第１の画像表示期間において表示する前記階調とは異なる階調とする期間を有する駆動方法としてもよい。
すなわち、第１の画像表示期間の前に表示部の画像を消去する期間を設けてもよい。さらに本発明では、第１の画像表示期間において全面表示される階調とは異なる階調で全面表示を行うこととしているので、効果的に電気泳動粒子を攪拌することができ、残像のない高品質の表示を得ることができる。
【００１２】
前記画像信号入力期間において、前記第１及び第２の制御線と、前記画素電極に前記電気泳動素子を介して対向する電極とを、いずれも電気的に切断することが好ましい。
このような駆動方法とすれば、画像信号入力期間において電気泳動素子が駆動されることがないので、意図しない画像が表示されるのを防止できるとともに、表示部における電力消費を抑えることができる。
【００１３】
前記第１の画像表示期間から前記第２の画像表示期間に移行する際に、前記第１又は第２の制御線のうち一方の前記制御線を電気的に切断する動作を、他方の前記制御線に対して電位を入力する動作よりも先に実行することが好ましい。
このような駆動方法とすることで、電位の異なる第１及び第２の制御線が画素電極と接続されるのを確実に防止できるので、より確実に画素間リークの発生を抑えることができ、電力消費を抑えることができる。
【００１４】
次に、本発明の電気泳動表示装置は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたメモリ回路と、前記画素電極と前記メモリ回路との間に接続されたスイッチ回路とを備え、前記スイッチ回路に接続された第１及び第２の制御線を有する電気泳動表示装置であって、前記画素を駆動制御する制御部が、各々の前記画素に前記画素データに対応する画像信号を入力する期間と、すべての前記画素を第１の階調に移行させる期間と、前記第１の階調と異なる第２の階調の画像を前記表示部に表示させる期間とを含む動作モードを備えるとともに、前記表示部に表示する画像データを構成する画素データの階調ごとの割合を算出する演算部を備えており、前記演算部の演算結果において前記画像データに占める前記第１の階調の前記画素データの割合が５０％以上である場合に、前記動作モードを選択することを特徴とする。
【００１５】
すなわち本発明の電気泳動表示装置は、表示部全体を第１の階調とした後、表示部に第２の階調のパターンを表示する動作モードを備えた電気泳動表示装置である。そして上記の動作モードにおいて、表示部全体を第１の階調とする期間では、すべての画素の画素電極が同電位となるため画素間リークが生じることはない。また、第２の階調の画像を表示する期間では、第１又は第２の制御線の一方が電気的に切断されてリーク経路が遮断されるため画素間リークが生じない。したがって、本発明によれば、画素間リークを生じさせることなく画像データに基づく画像を表示することができる。
また、演算部においてあらかじめ画像データを解析し、画像データに含まれる第１の階調の画素データが多い場合に上記の動作モードを選択するので、かかる動作モードにおいて２回駆動される画素の数を少なくすることができる。したがって、表示動作にかかる消費電力も少なくすることができる。
【００１６】
前記制御部が、第１の動作モードとしての前記動作モードとともに、各々の前記画素に前記画素データに対応する画像信号を入力する期間と、すべての前記画素を第２の階調に移行させる期間と、前記第２の階調と異なる第１の階調の画像を前記表示部に表示させる期間とを含む第２の動作モードを備えており、前記演算部の演算結果において前記画像データに占める前記第２の階調の前記画素データの割合が５０％以上である場合に、前記第２の動作モードを選択する構成であることが好ましい。
このような構成とすることで、画像データを構成する画素データの割合に合わせて適切な表示動作を行うことができ、消費電力をさらに低減することができる電気泳動表示装置となる。
【００１７】
次に、本発明の電子機器は、先に記載の本発明の電気泳動表示装置を備えたことを特徴とする。この構成によれば、低消費電力の表示手段を具備した電子機器を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を用いて本発明における電気泳動表示装置について説明する。本実施形態では、アクティブマトリクス方式により駆動される電気泳動表示装置について説明する。
なお、本実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。
【００１９】
図１は、本実施形態に係る電気泳動表示装置１００の概略構成図である。
電気泳動表示装置１００は、複数の画素４０がマトリクス状に配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路６１、データ線駆動回路６２、コントローラ（制御部）６３、及び共通電源変調回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４は、それぞれコントローラ６３と接続されている。コントローラ６３は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。
【００２０】
表示部５には走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８とが形成されており、これらの交差位置に対応して画素４０が設けられている。
【００２１】
走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１、Ｙ２、…、Ｙｍ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、１行目からｍ行目までの走査線６６を順次選択し、画素４０に設けられた駆動用ＴＦＴ４１（図２参照）のオンタイミングを規定する選択信号を、選択した走査線６６を介して供給する。
【００２２】
データ線駆動回路６２は、ｎ本のデータ線６８（Ｘ１、Ｘ２、…、Ｘｎ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、画素４０の各々に対応する１ビットの画素データを規定する画像信号を画素４０に供給する。
なお、本実施形態では、画素データ「０」を規定する場合にはローレベルの画像信号を画素４０に供給し、画素データ「１」を規定する場合はハイレベルの画像信号を画素４０に供給するものとする。
【００２３】
表示部５にはまた、共通電源変調回路６４から延びる低電位電源線４９、高電位電源線５０、共通電極配線５５、第１の制御線９１、及び第２の制御線９２が設けられており、それぞれの配線は画素４０と接続されている。共通電源変調回路６４は、コントローラ６３の制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス化）を行う。
【００２４】
図２は、画素４０の回路構成図である。
画素４０には、駆動用ＴＦＴ（Thin Film Transistor）４１（画素スイッチング素子）と、ラッチ回路（メモリ回路）７０と、スイッチ回路８０と、電気泳動素子３２と、画素電極３５と、共通電極３７とが設けられている。これらの素子を取り囲むように、走査線６６、データ線６８、低電位電源線４９、高電位電源線５０、第１の制御線９１、及び第２の制御線９２が配置されている。画素４０は、ラッチ回路７０により画像信号を電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成である。
【００２５】
駆動用ＴＦＴ４１は、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタからなる画素スイッチング素子である。駆動用ＴＦＴ４１のゲート端子は走査線６６に接続され、ソース端子はデータ線６８に接続され、ドレイン端子はラッチ回路７０のデータ入力端子Ｎ１に接続されている。
ラッチ回路７０のデータ入力端子Ｎ１及びデータ出力端子Ｎ２は、スイッチ回路８０と接続されている。さらにスイッチ回路８０は、画素電極３５と接続されるとともに第１及び第２の制御線９１、９２と接続されている。画素電極３５と共通電極３７との間に電気泳動素子３２が挟持されている。
【００２６】
ラッチ回路７０は、転送インバータ７０ｔと帰還インバータ７０ｆとを備えている。転送インバータ７０ｔ及び帰還インバータ７０ｆはいずれもＣ−ＭＯＳインバータである。転送インバータ７０ｔと帰還インバータ７０ｆとは、互いの入力端子に他方の出力端子が接続されたループ構造を成しており、それぞれのインバータには、高電位電源端子ＰＨを介して接続された高電位電源線５０と、低電位電源端子ＰＬを介して接続された低電位電源線４９とから電源電圧が供給される。
【００２７】
転送インバータ７０ｔは、それぞれのドレイン端子をデータ出力端子Ｎ２に接続されたＰ−ＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタ７１とＮ−ＭＯＳトランジスタ７２とを有している。Ｐ−ＭＯＳトランジスタ７１のソース端子は高電位電源端子ＰＨに接続され、Ｎ−ＭＯＳトランジスタ７２のソース端子は低電位電源端子ＰＬに接続されている。Ｐ−ＭＯＳトランジスタ７１及びＮ−ＭＯＳトランジスタ７２のゲート端子（転送インバータ７０ｔの入力端子）は、データ入力端子Ｎ１（帰還インバータ７０ｆの出力端子）と接続されている。
【００２８】
帰還インバータ７０ｆは、それぞれのドレイン端子をデータ入力端子Ｎ１に接続されたＰ−ＭＯＳトランジスタ７３とＮ−ＭＯＳトランジスタ７４とを有している。Ｐ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４のゲート端子（帰還インバータ７０ｆの入力端子）は、データ出力端子Ｎ２（転送インバータ７０ｔの出力端子）と接続されている。
【００２９】
上記構成のラッチ回路７０において、ハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶されると、ラッチ回路７０のデータ出力端子Ｎ２からローレベル（Ｌ）の信号が出力される。一方、ラッチ回路７０にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶されると、データ出力端子Ｎ２からハイレベル（Ｈ）の信号が出力される。
【００３０】
スイッチ回路８０は、第１のトランスミッションゲートＴＧ１と、第２のトランスミッションゲートＴＧ２とを備えて構成されている。
第１のトランスミッションゲートＴＧ１は、Ｎ−ＭＯＳトランジスタ８１とＰ−ＭＯＳトランジスタ８２とからなる。Ｎ−ＭＯＳトランジスタ８１及びＰ−ＭＯＳトランジスタ８２のソース端子は第１の制御線９１に接続され、Ｎ−ＭＯＳトランジスタ８１及びＰ−ＭＯＳトランジスタ８２のドレイン端子は画素電極３５に接続されている。また、Ｎ−ＭＯＳトランジスタ８１のゲート端子は、ラッチ回路７０のデータ入力端子Ｎ１（駆動用ＴＦＴ４１のドレイン端子）に接続され、Ｐ−ＭＯＳトランジスタ８２のゲート端子は、ラッチ回路７０のデータ出力端子Ｎ２に接続されている。
【００３１】
第２のトランスミッションゲートＴＧ２は、Ｎ−ＭＯＳトランジスタ８３とＰ−ＭＯＳトランジスタ８４とからなる。Ｎ−ＭＯＳトランジスタ８３及びＰ−ＭＯＳトランジスタ８４のソース端子は第２の制御線９２に接続され、Ｎ−ＭＯＳトランジスタ８３及びＰ−ＭＯＳトランジスタ８４のドレイン端子は、画素電極３５に接続されている。また、Ｎ−ＭＯＳトランジスタ８３のゲート端子は、ラッチ回路７０のデータ出力端子Ｎ２に接続され、Ｐ−ＭＯＳトランジスタ８４のゲート端子は、ラッチ回路７０のデータ入力端子Ｎ１に接続されている。
【００３２】
ここで、ラッチ回路７０にハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶され、データ出力端子Ｎ２からローレベル（Ｌ）の信号が出力された場合、第１のトランスミッションゲートＴＧ１がオン状態となり、第１の制御線９１の電位Ｓ１が画素電極３５に入力される。一方、ラッチ回路７０にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶され、データ出力端子Ｎ２からハイレベル（Ｈ）の信号が出力された場合、第２のトランスミッションゲートＴＧ２がオン状態となり、第２の制御線９２を介して供給される電位Ｓ２が画素電極３５に入力される。
【００３３】
画素電極３５は、Ａｌ（アルミニウム）などにより形成された電気泳動素子３２に電圧を印加する電極である。共通電極３７は、画素電極３５とともに電気泳動素子３２に電圧を印加する電極であり、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。共通電極３７には、共通電極配線５５を介して共通電極電位Ｖcomが供給される。電気泳動素子３２は、画素電極３５と共通電極３７との電位差によって生じる電界により画像を表示させる。
【００３４】
図３は、表示部５における電気泳動表示装置１００の部分断面図である。電気泳動表示装置１００は、素子基板３０と対向基板３１との間に、複数のマイクロカプセル２０を配列してなる電気泳動素子３２を挟持した構成を備えている。表示部５において、素子基板３０の電気泳動素子３２側には複数の画素電極３５が配列形成されており、電気泳動素子３２は接着剤層３３を介して画素電極３５と接着されている。対向基板３１の電気泳動素子３２側には複数の画素電極３５と対向する平面形状の共通電極３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。
【００３５】
素子基板３０は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。図示は省略しているが、画素電極３５と素子基板３０との間には、図１や図２に示した走査線６６、データ線６８、駆動用ＴＦＴ４１、ラッチ回路７０などが形成されている。一方、対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。
【００３６】
なお、電気泳動素子３２は、あらかじめ対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層３３の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板３０（画素電極３５や各種回路などが形成されている）に対して、離型シートを剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は画素電極３５側のみに存在することになる。
【００３７】
図４は、マイクロカプセル２０の模式断面図である。マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とを封入した球状体である。マイクロカプセル２０は、図３に示すように共通電極３７と画素電極３５とで挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置される。
【００３８】
マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアゴムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【００３９】
白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色などを表示することができる。
【００４０】
図５は、電気泳動素子の動作説明図である。図５（ａ）は、画素４０を白表示する場合、図５（ｂ）は、画素４０を黒表示する場合をそれぞれ示している。
図５（ａ）に示す白表示の場合には、共通電極３７が相対的に高電位、画素電極３５が相対的に低電位に保持される。これにより、負に帯電した白色粒子２７が共通電極３７に引き寄せられる一方、正に帯電した黒色粒子２６が画素電極３５に引き寄せられる。その結果、表示面側となる共通電極３７側からこの画素を見ると、白色（Ｗ）が認識される。
図５（ｂ）に示す黒表示の場合、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色（Ｂ）が認識される。
【００４１】
電気泳動表示装置１００では、駆動用ＴＦＴ４１を介してラッチ回路７０のデータ入力端子Ｎ１に画像信号を入力することでラッチ回路７０に画像信号を電位として記憶させる。そして、ラッチ回路７０のデータ入力端子Ｎ１及びデータ出力端子Ｎ２から出力される電位に基づいて動作するスイッチ回路８０によって第１の制御線９１又は第２の制御線９２と画素電極３５とが接続される。これにより、画素電極３５に画像信号に対応する電位が入力され、図５に示したように、画素電極３５と共通電極３７との電位差に基づいて画素４０が黒又は白表示される。
【００４２】
［制御部］
図６は、電気泳動表示装置１００に備えられたコントローラ６３の詳細を示すブロック図である。
コントローラ６３は、ＣＰＵ（Central Processing Unit）としての制御回路１６１と、ＥＥＰＲＯＭ（Electrically-Erasable and Programmable Read-Only Memory；記憶部）１６２と、電圧生成回路１６３と、データバッファ１６４と、フレームメモリ１６５と、メモリ制御回路１６６と、を備えている。
【００４３】
制御回路１６１は、クロック信号ＣＬＫ、水平同期信号Ｈsync、垂直同期信号Ｖsync等の制御信号（タイミングパルス）を生成し、制御回路１６１の周辺に配置された各回路にこれらの制御信号を供給する。また本実施形態の場合、制御回路１６１は演算回路（演算部）１６７を内蔵している。
ＥＥＰＲＯＭ１６２は、制御回路１６１による各回路の動作制御に必要な設定値（モード設定値やボリューム値）等を記憶している。例えば、動作モードごとの駆動シーケンスの設定値をＬＵＴ（Look Up Table）として記憶している。ＥＥＰＲＯＭ１６２に電気泳動表示装置の作動状態等の表示に用いるプリセットの画像データを記憶しておくこともできる。
電圧生成回路１６３は、走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４に駆動電圧を供給する回路である。
データバッファ１６４は、コントローラ６３における上位装置とのインタフェース部であり、上位装置から入力される画像データＤを保持するとともに、制御回路１６１に対して画像データＤを送信する。
【００４４】
フレームメモリ１６５は、表示部５の画素４０の配列に対応する読み書き可能のメモリ空間を有する読み書き自在のメモリである。メモリ制御回路１６６は、制御回路１６１から供給される画像データＤを、制御信号に従って表示部５の画素配列に対応させて展開し、フレームメモリ１６５に書き込む。フレームメモリ１６５は、記憶された画像データＤからなるデータ群を、画像信号として順次データ線駆動回路６２に送信する。
データ線駆動回路６２は、制御回路１６１から供給される制御信号に基づいてフレームメモリ１６５から送信される画像信号を一ライン分ずつラッチする。そして、走査線駆動回路６１による走査線６６の順次選択動作に同期して、ラッチした画像信号をデータ線６８に供給する。
【００４５】
演算回路１６７は、制御回路１６１内に取り込まれた画像データＤの入力を受け、この画像データＤにおける階調ごとの画素データの割合であるパラメータＲを出力する回路である。本実施形態の場合、画像データＤは、白黒２値の画素データ（「１」、「０」）により構成されているので、演算回路１６７は、画像データＤに含まれる画素データ「１」（黒）の数と画素データ「０」（白）の数とをカウントし、画像データＤに対する画素データ「１」（又は画素データ「０」）の割合をパラメータＲとして出力する。
【００４６】
なお、演算回路１６７は、制御回路１６１の周辺回路としてコントローラ６３に実装されていてもよい。また、上位装置から入力される画像データＤが、その内部に予め取得されたパラメータＲを含むものである場合には、コントローラ６３の演算回路１６７は、画像データＤからパラメータＲを抽出して出力する機能を備えて構成される。
また、画像データＤは、３階調以上の階調値の画素データを含むものであってもよい。この場合にも、演算回路１６７は、特定階調（例えば画素データ「１」）の割合や、階調ごとの画素データの割合をパラメータとして出力する。
【００４７】
［駆動方法］
次に、図７は、上記構成を備えた電気泳動表示装置の駆動方法を示すフローチャートである。図７に示すように、本実施形態の駆動方法は、画像データ解析ステップＳ１０１と、動作モード判定ステップＳ１０２と、ステップＳ１０２の結果に基づいて排他的に選択される画像表示ステップＳ１０３、Ｓ１０４と、を有する。
なお、実際の駆動過程では、画像データ解析ステップＳ１０１以前に、データバッファ１６４を介して表示画像の画像データＤが制御回路１６１に供給される。制御回路１６１は、画像データＤをメモリ制御回路１６６に転送し、メモリ制御回路１６６は画像データＤをフレームメモリ１６５のメモリ空間に展開する。これにより、フレームメモリ１６５からデータ線駆動回路６２に対して画像信号を供給可能な状態となる。
【００４８】
まず、画像データ解析ステップＳ１０１では、制御回路１６１内において、演算回路１６７に画像データＤが入力される。演算回路１６７は、入力された画像データＤを構成する画素データ「１」（黒）又は画素データ「０」（白）の数をカウントする。そして、画像データＤ（全画素データ）に占める画素データ「１」の割合を算出し、得られた割合をパラメータＲとして出力する。本実施形態では、パラメータＲとして０（％）〜１００（％）の値が出力されるものとする。
【００４９】
演算回路１６７からパラメータＲが出力されたならば、動作モード判定ステップＳ１０２に移行する。動作モード判定ステップＳ１０２では、制御回路１６１においてパラメータＲの値が評価される。その結果、画素データ「１」（黒）の割合が５０％以上であれば、画像表示ステップＳ１０３に移行する。一方、画素データ「１」（黒）の割合が５０％未満（すなわち画素データ「０」（白）の割合が５０％以上）であれば、画像表示ステップＳ１０４に移行する。
【００５０】
なお、本実施形態では制御回路１６１において画素データ「１」（黒）の割合を判定するものであるとして説明したが、評価対象は演算回路１６７から出力されるパラメータＲに応じて適宜変更することができる。すなわち、パラメータＲとしては、画像データＤに占める画素データ「０」の割合や、画像データＤ中の画素データ「１」「０」それぞれの割合を出力することも可能であり、これらの場合にはパラメータＲの形態に合わせて評価アルゴリズムを変更してすればよい。
【００５１】
動作モード判定ステップＳ１０２における判定結果に基づくモード切替動作は、例えば、画像表示ステップＳ１０３と画像表示ステップＳ１０４においてそれぞれ実行される一連のステップをそれぞれＥＥＰＲＯＭ１６２に記憶しておき、それらを判定結果に基づいて適宜読み出して画像表示に係る駆動シーケンスを切り替えることで行われる。
また、後段に詳述するように（表１等参照）、画像表示ステップＳ１０３と画像表示ステップＳ１０４との差異は、第１及び第２の制御線９１、９２、及び共通電極配線５５の駆動形態のみであり、これらはいずれも共通電源変調回路６４により駆動される配線である。したがって、制御回路１６１からのモード切替信号の入力により共通電源変調回路６４の動作モードを切り替える構成とすることもできる。
【００５２】
画像表示ステップＳ１０３、Ｓ１０４では、表示部５に対する画像表示動作が行われる。すなわち、動作モード判定ステップＳ１０２において選択された動作モード（駆動シーケンス）にしたがって走査線駆動回路６１、データ線駆動回路６２及び共通電源変調回路６４が駆動され、表示部５に画像が表示される。以下、画像表示ステップＳ１０３、Ｓ１０４について、表１及び図７から図１１を参照しつつ詳細に説明する。表１には、画像表示ステップＳ１０３、Ｓ１０４における駆動シーケンスと、駆動シーケンス中の各期間における配線の電位状態が示されている。
【００５３】
【表１】
0005169251.tif 000002
【００５４】
画像表示ステップＳ１０３は、電気泳動表示装置１００における第１の動作モードである。図７及び表１に示すように、画像表示ステップＳ１０３は、画素４０のラッチ回路７０に画像信号を入力する画像信号入力期間ＳＴ１と、表示部５のすべての画素４０を黒表示する第１の画像表示期間ＳＴ２１と、表示部５に白画像パターンを表示する第２の画像表示期間ＳＴ２２とを含む。
一方、画像表示ステップＳ１０４は、電気泳動表示装置１００における第２の動作モードである。画像表示ステップＳ１０４は、画像信号入力期間ＳＴ１と、表示部５のすべての画素４０を白表示する第１の画像表示期間ＳＴ３１と、表示部５に黒画像パターンを表示する第２の画像表示期間ＳＴ３２とを含む。
【００５５】
［第１の動作モード（ステップＳ１０３）］
図８は、第１の動作モードである画像表示ステップＳ１０３におけるタイミングチャートである。
以下では、表示部５に設けられた複数の画素４０のうち、隣接して配置された２つの画素４０Ａ、４０Ｂを挙げて動作を説明する。図９は、図８に示す第１の画像表示期間ＳＴ２１と第２の画像表示期間ＳＴ２２とにおける隣接する２つの画素４０Ａ、４０Ｂの電位関係を示す図である。
なお、図８及び図９において、各符号の「Ａ」「Ｂ」「ａ」「ｂ」の添字は、説明の対象とした２つの画素４０と、それらに属する構成要素を明確に区別するために付したものであって他意はない。
【００５６】
図８には、走査線６６の電位Ｇ、高電位電源線５０の電位Ｖｄｄ、低電位電源線４９の電位Ｖｓｓ、第１の制御線９１の電位Ｓ１、第２の制御線９２の電位Ｓ２、共通電極３７の電位Ｖcom、画素電極３５ａの電位Ｖａ、画素電極３５ｂの電位Ｖｂが示されている。図９には、画素４０Ａ、４０Ｂのそれぞれに属する画素電極３５ａ、３５ｂ、及びスイッチ回路８０ａ、８０ｂが示されている。
【００５７】
表１及び図８、９に示すように、画像表示ステップＳ１０３の画像信号入力期間ＳＴ１では、電気的に切断されたハイインピーダンス状態（Ｈｉ−Ｚ）にある走査線６６（及びデータ線６８）、高電位電源線５０、及び低電位電源線４９が対応する駆動回路において電気的に接続される。具体的には、走査線６６にローレベル（Ｌ）の電位、高電位電源線５０に画像信号入力用のハイレベル電位（ＶＭ）、低電位電源線４９にローレベル電位（ＶＬ）がそれぞれ入力される。
これにより、ラッチ回路７０が電源オン状態となり、データ線６８から入力される画像信号を記憶できる状態となる。このとき、第１の制御線９１、第２の制御線９２、及び共通電極３７は、ハイインピーダンス状態を保持している。
【００５８】
その後、各画素４０のラッチ回路７０に画像信号が入力される。詳しくは、走査線６６に選択信号であるハイレベル（Ｈ）のパルスが入力され、かかる走査線６６に接続された駆動用ＴＦＴ４１がオン状態とされる。これにより、データ線６８とラッチ回路７０とが接続され、ラッチ回路７０に画像信号が入力される。黒表示される画素４０Ａでは、画像信号としてハイレベル（Ｈ）が入力される。一方、白表示される画素４０Ｂでは、画像信号としてローレベル（Ｌ）が入力される。ラッチ回路７０は入力された画像信号を電位として記憶する。
【００５９】
画素４０Ａ、４０Ｂに画像信号が入力されたならば、第１の画像表示期間ＳＴ２１に移行する。第１の画像表示期間ＳＴ２１では、高電位電源線５０の電位Ｖｄｄが、画像信号入力用のハイレベル電位ＶＭから画像表示用のハイレベル電位ＶＨに引き上げられる。低電位電源線５７の電位Ｖｓｓはローレベル電位ＶＬのままである。
また、表１及び図８に示すように、共通電極３７、第１の制御線９１、及び第２の制御線９２が、対応する制御回路において電気的に接続され、信号入力可能な状態とされる。そして、第１の制御線９１及び第２の制御線９２の双方に、画像表示用のハイレベル電位ＶＨが供給される。また、共通電極３７にはローレベル電位ＶＬが供給される。
【００６０】
このとき、図９（ａ）に示すように、画素４０Ａのラッチ回路７０のデータ入力端子Ｎ１ａはハイレベル（Ｈ）、データ出力端子Ｎ２ａはローレベル（Ｌ）となっているので、画素４０Ａのスイッチ回路８０ａでは、第１のトランスミッションゲートＴＧ１ａがオン状態となり、第１の制御線９１の電位Ｓ１が画素電極３５ａに入力される。
一方、画素４０Ｂのラッチ回路７０のデータ入力端子Ｎ１ｂはローレベル（Ｌ）、データ出力端子Ｎ２ｂはハイレベル（Ｈ）となっているので、画素４０Ｂのスイッチ回路８０ｂでは、第２のトランスミッションゲートＴＧ２ｂがオン状態となり、第２の制御線９２の電位Ｓ２が画素電極３５ｂに入力される。
【００６１】
以上の動作により、画素電極３５ａ、３５ｂの双方がハイレベル電位ＶＨとなる。そして、ローレベル電位ＶＬに保持された共通電極３７と画素電極３５ａ、３５ｂの電位差により電気泳動素子３２が駆動される。すなわち、図５（ｂ）に示したように、正に帯電した黒色粒子２６が共通電極３７側に引き寄せられ、負に帯電した白色粒子２７が画素電極３５ａ側に引き寄せられて、画素４０Ａ、４０Ｂの双方が黒表示され、表示部５が全面黒表示の状態となる。
【００６２】
その後、第２の画像表示期間ＳＴ２２に移行する。
第２の画像表示期間ＳＴ２２では、表１及び図８に示すように、第１の制御線９１が電気的に切断されたハイインピーダンス状態とされる一方、第２の制御線９２にローレベル電位ＶＬが入力される。また、共通電極３７にはハイレベル電位ＶＨが入力される。
【００６３】
これにより、図９（ｂ）に示すように、画素４０Ａでは、第１の制御線９１と電気的に接続されている画素電極３５ａがハイインピーダンス状態（Ｈｉ−Ｚ）となる。そのため、画素４０Ａの電気泳動素子３２が駆動されることはなく、黒表示が保持される。
【００６４】
一方、画素４０Ｂでは、画素電極３５ｂに第２の制御線９２の電位Ｓ２（ローレベル電位ＶＬ）が入力される。そして、ハイレベル電位ＶＨである共通電極３７と画素電極３５ｂとの電位差により電気泳動素子３２が駆動され、図５（ａ）に示したように、負に帯電した白色粒子２７が共通電極３７側に引き寄せられ、正に帯電した黒色粒子２６が画素電極３５ａ側に引き寄せられて、画素４０Ｂが白表示される。これにより、ラッチ回路７０に画素データ「０」（白）に対応する画像信号（ローレベル）を保持している画素４０Ｂが選択的に白表示され、表示部５に白黒の画像が形成される。
【００６５】
以上の第１の画像表示期間ＳＴ２１及び第２の画像表示期間ＳＴ２２における一連の動作により、画像データＤに基づく画像を表示部５に表示させることができる。
画像表示動作の後、図８に示すように、第１の制御線９１及び第２の制御線９２、並びに共通電極３７はいずれもハイインピーダンス状態とされる。これにより、第１及び第２の制御線９１、９２と接続された画素電極３５ａ、３５ｂもハイインピーダンス状態となり、電気泳動素子３２が電気的に孤立した状態となる。したがって、電力を消費することなく画像を保持することができる。
【００６６】
ここで、第１の画像表示期間ＳＴ２１及び第２の画像表示期間ＳＴ２２における画素間リークについて説明する。
まず、第１の画像表示期間ＳＴ２１では、図９（ａ）に示すように、画素４０Ａの画素電極３５ａはハイレベル電位ＶＨであり、画素４０Ｂの画素電極３５ｂもハイレベル電位ＶＨである。したがって、隣接する画素電極３５ａ、３５ｂ間に電位差がないため、画素間リークは生じない。
次に、第２の画像表示期間ＳＴ２２では、画素４０Ｂの画素電極３５ｂはローレベル電位ＶＬであるが、画素４０Ａの画素電極３５ａはハイインピーダンス状態であるため、リーク経路が遮断されている。したがって、第２の画像表示期間ＳＴ２２においても画素間リークは生じない。
よって、画像表示ステップＳ１０３でも、画素間リークを生じさせることなく画像データに基づく画像を表示部５に表示させることができる。
【００６７】
［第２の動作モード（ステップＳ１０４）］
図１０は、第２の動作モードである画像表示ステップＳ１０４におけるタイミングチャートである。図１１は、図１０に示す第１の画像表示期間ＳＴ３１と第２の画像表示期間ＳＴ３２とにおける隣接する２つの画素４０Ａ、４０Ｂの電位関係を示す図である。図１０は第１の動作モード（ステップＳ１０３）における図８に対応する図であり、図１１は図９に対応する図である。
なお、第２の動作モードと第１の動作モードとの差異は、第１の画像表示期間における表示色と、第２の画像表示期間においてパターン表示される色のみである。したがって以下では、第１の動作モードと共通の構成、動作については適宜省略しつつ説明する。
【００６８】
表１及び図１０、１１に示すように、画像表示ステップＳ１０４の画像信号入力期間ＳＴ１では、第１の動作モード（ステップＳ１０３）と同様に、画素４０Ａ、４０Ｂのラッチ回路７０にそれぞれ画像信号が入力される。
【００６９】
次に、第１の画像表示期間ＳＴ３１に移行すると、高電位電源線５０の電位Ｖｄｄが画像表示用のハイレベル電位ＶＨに引き上げられ、低電位電源線４９の電位Ｖｓｓが画像表用のローレベル電位ＶＬとされる。また、第１の制御線９１、第２の制御線９２、及び共通電極３７が、対応する駆動回路において電気的に接続され、信号入力可能な状態とされる。
【００７０】
そして、第１の制御線９１及び第２の制御線９２にローレベル電位ＶＬが入力され、共通電極３７にはハイレベル電位ＶＨが入力される。これにより、画素４０Ａでは、第１のトランスミッションゲートＴＧ１ａを介して画素電極３５ａにローレベル電位ＶＬが入力され、画素４０Ｂでは、第２のトランスミッションゲートＴＧ２ｂを介して画素電極３５ｂにローレベル電位ＶＬが入力される。その結果、ハイレベル電位ＶＨに保持されている共通電極３７と、ローレベル電位ＶＬが入力された画素電極３５ａ、３５ｂとの電位差により電気泳動素子３２が駆動され、画素４０Ａ、４０Ｂの双方が白表示される。したがって、表示部５が全面白表示となる。
【００７１】
次に、第２の画像表示期間ＳＴ３２に移行すると、第２の制御線９２がハイインピーダンス状態とされる一方、第１の制御線９１にハイレベル電位ＶＨが入力される。また、共通電極３７にはローレベル電位ＶＬが入力される。
そうすると、画素４０Ａにおいて第１のトランスミッションゲートＴＧ１ａを介して画素電極３５ａにハイレベル電位ＶＨが入力され、共通電極３７との電位差によって画素４０Ａが黒表示される。一方、画素４０Ｂでは、画素電極３５ｂがハイインピーダンス状態となって白表示が維持される。
これにより、ラッチ回路７０に画素データ「１」（黒）に対応する画像信号（ハイレベル）を保持している画素４０Ａが選択的に黒表示され、表示部５に画像データに基づく画像が表示される。
その後は、第１の動作モードと同様に、各配線がハイインピーダンス状態とされ、表示部５の画像を、電力を消費することなく保持する。
【００７２】
ここで、第１の画像表示期間ＳＴ３１及び第２の画像表示期間ＳＴ３２における画素間リークについて説明する。
まず、第１の画像表示期間ＳＴ３１では、図１１（ａ）に示すように、画素４０Ａの画素電極３５ａはローレベル電位ＶＬであり、画素４０Ｂの画素電極３５ｂもローレベル電位ＶＬである。したがって、隣接する画素電極３５ａ、３５ｂ間に電位差がないため、画素間リークは生じない。
次に、第２の画像表示期間ＳＴ３２では、画素４０Ａの画素電極３５ａはハイレベル電位ＶＨであるが、画素４０Ｂの画素電極３５ｂはハイインピーダンス状態であり、画素電極３５ｂによってリーク経路が遮断されている。したがって、第２の画像表示期間ＳＴ３２においても画素間リークは生じない。
よって、画像表示ステップＳ１０４においても、画素間リークを生じさせることなく画像データに基づく画像を表示部５に表示させることができる。
【００７３】
以上詳細に説明したように、本実施形態の駆動方法は、画像表示ステップＳ１０３の第１の画像表示期間ＳＴ２１において表示部５の全面を黒表示し、その後の第２の画像表示期間ＳＴ２２において白画像のパターンを表示する。また、画像表示ステップＳ１０４では、第１の画像表示期間ＳＴ３１において表示部５を全面白表示し、その後の第２の画像表示期間ＳＴ３２において黒画像のパターンを表示する。
そして、上記の第１の画像表示期間ＳＴ２１、３１では、すべての画素電極３５を同電位とすることで画素間リークを防止することができる。また、第２の画像表示ステップＳＴ２２、３２では、白又は黒表示される画素４０のみを駆動し、駆動されない画素４０の画素電極３５をハイインピーダンス状態とすることで画素間リークを防止することができる。
したがって本実施形態ではいずれの期間においても画素間リークが生じることはなく、リークによる消費電力の増大を防止しつつ画像データＤに基づく画像を表示部５に表示することができる。
【００７４】
また本実施形態では、表示部５に表示させる画像データＤに占める画素データ「１」（黒）の割合であるパラメータＲを予め算出し、かかるパラメータＲの評価結果に基づいて第１又は第２の動作モードに切り替えるようになっている。すなわち、黒表示される画素４０が多い場合には、はじめに全黒表示を行う画像表示ステップＳ１０３を実行し、白表示される画素４０が多い場合には、はじめに全白表示を行う画像表示ステップＳ１０４を実行するようになっている。このような駆動方法とすることで、第２の画像表示期間ＳＴ２２、ＳＴ３２で駆動される画素４０の数（２回駆動される画素４０の数）が少なくなるので、表示動作に係る消費電力を抑えることができる。
【００７５】
なお、本実施形態に係る駆動方法では、第１の画像表示期間ＳＴ２１（ＳＴ３１）、及び第２の画像表示期間ＳＴ２２（ＳＴ３２）において、共通電極３７の電位を一定に保持することとしたが、これらの期間において、共通電極３７にハイレベル電位ＶＨとローレベル電位ＶＬとを周期的に繰り返すパルス状の信号を複数周期分入力する駆動方法を採用してもよい。このような駆動方法を、本願においては「コモン振り駆動」と呼ぶ。コモン振り駆動の定義としては、画像表示期間（ＳＴ２１、ＳＴ２２、ＳＴ３１、ＳＴ３２）において、共通電極３７にハイレベル電位ＶＨとローレベル電位ＶＬとを繰り返すパルスが少なくとも１周期以上印加される駆動方法のことである。
なお、コモン振り駆動の周波数及び周期数は、電気泳動素子３２の仕様及び特性に応じて適宜定めることが好ましい。
【００７６】
また、本実施形態の駆動方法において、表示部５の表示画像を消去する画像消去期間を含んでいてもよい。画像消去期間は、第１の画像表示期間ＳＴ２１、ＳＴ３１の前に設けることが好ましい。例えば、画像信号入力期間ＳＴ１と第１の画像表示期間ＳＴ２１、ＳＴ３１との間に設けることができる。あるいは、画像信号入力期間ＳＴ１と同期間、あるいは画像信号入力期間ＳＴ１の直前に設けてもよい。
【００７７】
画像消去期間における具体的動作としては、例えば、表示部５の全面を同一階調（白又は黒）とする動作を１回又は複数回実行する。この場合に、第１の画像表示期間ＳＴ２１で全黒表示を行う画像表示ステップＳ１０３が選択されている場合には、画像消去期間として、第１の画像表示ステップＳＴ２１の直前に全白表示を行う期間を設けることが好ましい。一方、画像表示ステップＳ１０４が選択されている場合には、画像消去期間として、第１の画像表示ステップＳＴ３１の直前に全黒表示を行う期間を設けることが好ましい。
このような駆動方法とすることで、画像消去期間から第１の画像表示期間ＳＴ２１、３１に移行する際に、電気泳動素子３２の黒色粒子２６及び白色粒子２７を効果的に攪拌することができ、残像のない高品質の表示を得ることができる。
【００７８】
また、本実施形態の駆動方法において、第１の画像表示期間ＳＴ２１から第２の画像表示期間ＳＴ２２に移行する際に、第１の制御線９１をハイインピーダンス状態とする動作を、第２の制御線９２にローレベル電位ＶＬを入力する動作よりも先に行うことが好ましい。また第１の画像表示期間ＳＴ３１から第２の画像表示期間ＳＴ３２に移行する際にも、第２の制御線９２をハイインピーダンス状態とする動作を、第１の制御線９１にハイレベル電位ＶＨを入力する動作よりも先に行うことが好ましい。
これは、第１又は第２の制御線９１、９２がハイインピーダンス状態に移行するよりも先に他方の制御線に電位が入力されると、隣接する画素電極３５ａ、３５ｂ間に電位差が生じ、かつこれらの画素電極３５ａ、３５ｂは第１又は第２の制御線９１、９２と接続された状態となっているため、画素間リークが生じて消費電力が増大するからである。
【００７９】
［電子機器］
次に、上記実施形態の電気泳動表示装置１００を、電子機器に適用した場合について説明する。図１２は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
時計ケース１００２の正面には、上記実施形態の電気泳動表示装置１００からなる表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられ、時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
【００８０】
次に、図１３は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記実施形態の電気泳動表示装置１００を表示領域１１０１として備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。
図１４は、電子ノート１２００の構成を示す斜視図である。電子ノート１２００は、図１３に示した電子ペーパー１１００が複数枚束ねられ、カバー１２０１に挟まれているものである。カバー１２０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【００８１】
以上の腕時計１０００、電子ペーパー１１００、及び電子ノート１２００によれば、表示部に本発明に係る電気泳動表示装置１００が採用されているので、省電力性に優れた表示部を備える電子機器となっている。
なお、図１２から図１４に示した電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。
【図面の簡単な説明】
【００８２】
【図１】実施形態に係る電気泳動表示装置の概略構成図。
【図２】図１に示す画素の回路構成図。
【図３】実施形態に係る電気泳動表示装置の部分断面図。
【図４】マイクロカプセルの模式断面図。
【図５】電気泳動素子の動作説明図。
【図６】実施形態に係る電気泳動表示装置のブロック図。
【図７】実施形態に係る駆動方法を示すフローチャート。
【図８】第１の動作モードのタイミングチャート。
【図９】第１の動作モードにおける隣接画素の状態を示す図。
【図１０】第２の動作モードのタイミングチャート。
【図１１】第２の動作モードにおける隣接画素の状態を示す図。
【図１２】電子機器の一例である腕時計を示す図。
【図１３】電子機器の一例である電子ペーパーを示す図。
【図１４】電子機器の一例である電子ノートを示す図。
【図１５】電気泳動表示装置におけるリーク電流についての説明図。
【符号の説明】
【００８３】
１００  電気泳動表示装置、５  表示部、３２  電気泳動素子、３５，３５ａ，３５ｂ  画素電極、３７  共通電極、４０，４０Ａ，４０Ｂ  画素、４９  低電位電源線、５０  高電位電源線、６３  コントローラ（制御部）、７０，７０ａ，７０ｂ  ラッチ回路（メモリ回路）、８０，８０ａ，８０ｂ  スイッチ回路、９１  第１の制御線、９２  第２の制御線、１６１  制御回路、１６２  ＥＥＰＲＯＭ（記憶部）、１６３  電圧生成回路、１６４  データバッファ、１６５  フレームメモリ、１６６  メモリ制御回路、１６７  演算回路（演算部）、Ｄ  画像データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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