(57)【特許請求の範囲】
【請求項１】
基板に形成されたフォトダイオードと、
前記基板に形成された活性領域と、
前記活性領域の上に形成されたセレクトトランジスタのゲート電極及びドライブトランジスタのゲート電極と、
前記セレクトトランジスタのゲート電極とドライブトランジスタのゲート電極との間の前記活性領域内に形成されたＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域と、
前記セレクトトランジスタのゲート電極と前記ドライブトランジスタのゲート電極の間に形成された両者共通のスペーサであって、窒化層、酸化層及び酸化窒化層の一つ以上を含むと共に不純物イオンの注入を遮断するように構成されたスペーサと、
前記活性領域内に形成された複数の高濃度イオン注入領域であって、フローティング拡散領域とオーミックコンタクト領域の双方を含み、前記スペーサの下にはイオン注入されず、前記セレクトトランジスタのゲート電極と前記ドライブトランジスタのゲート電極との間に位置する前記活性領域内には形成されていない複数の高濃度イオン注入領域と、
を備えた、ＣＭＯＳイメージセンサ。
【請求項２】
前記セレクトトランジスタのゲート電極と前記ドライブトランジスタのゲート電極とが、前記スペーサに対応する間隔を有して互いに離隔している、請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】
前記セレクトトランジスタのゲート電極と前記ドライブトランジスタのゲート電極との間隔が５０ｎｍ〜１５０ｎｍの範囲である、請求項２に記載のＣＭＯＳイメージセンサ。
【請求項４】
前記セレクトトランジスタのゲート電極と前記ドライブトランジスタのゲート電極の双方の下方に形成されたウェル領域をさらに備える、請求項１に記載のＣＭＯＳイメージセンサ。
【請求項５】
前記基板上にトランスファートランジスタのゲート電極及びリセットトランジスタのゲート電極をさらに備えた、請求項１に記載のＣＭＯＳイメージセンサ。
【請求項６】
前記トランスファートランジスタのゲート電極と前記リセットトランジスタのゲート電極との第１の間隔が前記セレクトトランジスタのゲート電極と前記ドライブトランジスタのゲート電極との第２の間隔よりも大きい、請求項５に記載のＣＭＯＳイメージセンサ。
【請求項７】
前記スペーサは、前記セレクトトランジスタのゲート電極の一方の側壁と前記ドライブトランジスタのゲート電極の一方の側壁との間に形成され、前記セレクトトランジスタのゲート電極の上面及び前記ドライブトランジスタのゲート電極の上面が露出している、請求項１に記載のＣＭＯＳイメージセンサ。
【請求項８】
基板に活性領域を形成するステップと、
前記活性領域の上にセレクトトランジスタのゲート電極及びドライブトランジスタのゲート電極を形成するステップと、
前記基板の一部にフォトダイオードを形成するステップと、
前記セレクトトランジスタのゲート電極とドライブトランジスタのゲート電極との間の前記活性領域内に、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成するステップと、
不純物イオンの注入を遮断するために、前記セレクトトランジスタのゲート電極と前記ドライブトランジスタのゲート電極との間に両者共通のスペーサを形成するステップであって、前記スペーサが窒化層、酸化層及び酸化窒化層の一つ以上を含む、ステップと、
前記活性領域内に複数の高濃度イオン注入領域を形成するステップであって、前記複数の高濃度イオン注入領域は、フローティング拡散領域とオーミックコンタクト領域の双方を含み、前記スペーサの下にはイオン注入されず、前記セレクトトランジスタのゲート電極と前記ドライブトランジスタのゲート電極との間に位置する前記活性領域内には形成されないように、複数の高濃度イオン注入領域を形成するステップと、
を含む、ＣＭＯＳイメージセンサの製造方法。
【請求項９】
前記セレクトトランジスタのゲート電極と前記ドライブトランジスタのゲート電極とが、前記スペーサに対応する間隔を有して互いに離隔している、請求項８に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１０】
前記セレクトトランジスタのゲート電極と前記ドライブトランジスタのゲート電極との間隔が５０ｎｍ〜１５０ｎｍの範囲である、請求項９に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１１】
前記複数の高濃度イオン注入領域を形成するステップは、イオン注入処理を行って前記複数の高濃度イオン注入領域の少なくとも一つを形成することを含む、請求項８に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１２】
前記基板上にトランスファートランジスタのゲート電極及びリセットトランジスタのゲート電極を形成するステップをさらに含む、請求項８に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１３】
前記トランスファートランジスタのゲート電極と前記リセットトランジスタのゲート電極との第１の間隔が前記セレクトトランジスタのゲート電極と前記ドライブトランジスタのゲート電極との第２の間隔よりも大きい、請求項１２に記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造技術に関し、特に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ及びその製造方法に関する。
【背景技術】
【０００２】
デジタルカメラは、インターネットを利用した映像通信の発展とともに、その需要が爆発的な増加傾向にある。更に、カメラが装着されたＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ＩＭＴ−２０００（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｍｏｂｉｌｅ  Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ−２０００）、ＣＤＭＡ（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）端末器などのような移動通信端末器の普及の増加に伴い、小型カメラモジュールの需要も増えている。
【０００３】
カメラモジュールには、基本的な構成要素となるＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）やＣＭＯＳイメージセンサを用いたイメージセンサモジュールが広く普及し、利用されている。イメージセンサは、カラーイメージを実現するために、外部から光を受け取って光電荷を生成及び蓄積する光感知部の上部にカラーフィルタが整列している。このようなカラーフィルタアレイＣＦＡ（Ｃｏｌｏｒ  Ｆｉｌｔｅｒ  Ａｒｒａｙ）は、レッドＲ（Ｒｅｄ）、グリーンＧ（Ｇｒｅｅｎ）、及びブルーＢ（Ｂｌｕｅ）又はイエロー（Ｙｅｌｌｏｗ）、マゼンタ（Ｍａｇｅｎｔａ）、及びシアン（Ｃｙａｎ）の３つのカラーからなる。通常、ＣＭＯＳイメージセンサのカラーフィルタアレイには、レッドＲ、グリーンＧ、及びブルーＢの３つのカラーが多く用いられる。
【０００４】
このようなイメージセンサは、光学映像を電気信号に変換させる半導体素子であって、前述したように、ＣＣＤ及びＣＭＯＳイメージセンサが開発されて広く商用化されている。ＣＣＤは、個々のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタが互いに非常に近接した位置にあり、かつ電荷キャリアがキャパシタに保存され移送される素子である。それに対し、ＣＭＯＳイメージセンサは、制御回路及び信号処理回路を周辺回路として用いるＣＭＯＳ技術を利用して画素数の分、ＭＯＳトランジスタを製造し、これを用いて順次出力を検出するスイッチング方式を採用した素子である。
【０００５】
しかし、ＣＣＤは、駆動方式が複雑で、電力の消費が多い。また、多くのマスク工程数を必要とするため、工程が複雑であり、シグナルプロセッシング回路をＣＣＤチップ内に実現できず、ワンチップ（ｏｎｅ  ｃｈｉｐ）化が困難であるなど、多くの短所があり、近年は、このようなＣＣＤの短所を克服するために、サブマイクロン（ｓｕｂ−ｍｉｃｒｏｎ）ＣＭＯＳ製造技術を利用したＣＭＯＳイメージセンサの開発に関する研究が積極的に進められている。
【０００６】
ＣＭＯＳイメージセンサは、単位画素内にフォトダイオード及びＭＯＳトランジスタを形成して、スイッチング方式で順に信号を検出することによりイメージを実現するようになるが、ＣＭＯＳ製造技術を利用するため、電力消費も少なく、マスク数も２０個程度で、３０〜４０個のマスクを必要とするＣＣＤの製造工程に比べ工程が極めて単純で、種々の信号処理回路とのワンチップ化が可能であって、次世代イメージセンサとして脚光を浴びている。
【０００７】
通常、ＣＭＯＳイメージセンサは、光を感知する光感知部と、当該光感知部を介して感知された光を電気的信号に処理してデータ化するロジック回路部とから構成されており、光感度を高めるために、イメージセンサ素子全体における光感知部の面積が占める割合（ｆｉｌｌ  ｆａｃｔｏｒ、以下、フィルファクターとする）を大きくする努力が進められている。しかし、根本的にロジック回路部を除去することができないため、制限された面積下において、このような努力には限界がある。
【０００８】
図１は、一般的なＣＭＯＳイメージセンサの単位画素を示した回路図である。
【０００９】
ＣＭＯＳイメージセンサの単位画素は、１つのフォトダイオードと４つのＮＭＯＳトランジスタＴｘ、Ｒｘ、Ｄｘ、Ｓｘとからなる。具体的には、入射される光を受光して光電荷を生成するフォトダイオードと、当該フォトダイオードで集められた光電荷をフローティング拡散領域ＦＤに伝送するトランスファートランジスタＴｘと、所望の値にフローティング拡散領域ＦＤの電位をセットし、電荷を排出してフローティング拡散領域ＦＤをリセットさせるリセットトランジスタＲｘと、フローティング拡散領域ＦＤの電圧がゲートに印加されてソースフォロワーバッファ増幅器（ｓｏｕｒｃｅ  ｆｏｌｌｏｗｅｒ  ｂｕｆｆｅｒ  ａｍｐｌｉｆｉｅｒ）として機能するドライブトランジスタＤｘと、スイッチングによりアドレッシング役割を果たすセレクトトランジスタＳｘとから構成される。
【００１０】
図２は、図１に示された一般的なＣＭＯＳイメージセンサの単位画素を簡略に示した平面図であり、図３は、図２に示された単位画素をＩ−Ｉ’切り取り線に沿って示した断面図である。
【００１１】
図２及び図３を参照して一般的なＣＭＯＳイメージセンサの製造方法を説明すると、次のとおりである。
【００１２】
まず、高濃度のＰ型不純物をドーピングしたＰ＋基板１１上に低濃度Ｐ型不純物をドーピングしたＰ−エピ層１２を成長させた後、当該Ｐ−エピ層１２の所定部分にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を適用して単位画素どうしの隔離のための素子分離膜１３を形成する。
【００１３】
次いで、後続の熱処理による側面拡散を介してドライブトランジスタＤｘ及びセレクトトランジスタＳｘを含めるようにＰ−ウェル１４をＰ−エピ層１２の所定領域に形成する。
【００１４】
続いて、Ｐ−ウェル１４上にドライブトランジスタＤｘ及びセレクトトランジスタＳｘの第３のゲート電極及び第４のゲート電極１７Ｃ、１７Ｄを形成し、Ｐ−エピ層１２上にトランスファートランジスタＴｘ及びリセットトランジスタＲｘの第１のゲート電極及び第２のゲート電極１７Ａ、１７Ｂを形成する。このとき、４つのトランジスタの第１のゲート電極ないし第４のゲート電極１７Ａ、１７Ｂ、１７Ｃ、１７Ｄは、ゲート酸化膜１５及びポリシリコン膜１６からなる。
【００１５】
次に、トランスファートランジスタＴｘの第１のゲート電極１７Ａの一側（フォトダイオードが形成される領域）に露出するＰ−エピ層１２に高いイオン注入エネルギーでＮ型不純物を用いた低濃度イオン注入処理を行ってＮ−拡散層１８を形成する。
【００１６】
次いで、ドライブトランジスタＤｘ及びセレクトトランジスタＳｘの第３のゲート電極及び第４のゲート電極１７Ｃ、１７Ｄの両側壁に露出する基板に、Ｎ型不純物を用いた低濃度イオン注入処理を行って低濃度イオン注入領域であるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１９を形成する。このとき、図示されていないが、このようなＬＤＤ領域は、トランスファートランジスタＴｘ及びリセットトランジスタＲｘの第１のゲート電極及び第２のゲート電極１７Ａ、１７Ｂの両側に露出した基板にも形成することができる。
【００１７】
続いて、イオン注入傾斜角を有し、Ｐ型不純物を用いた低濃度イオン注入処理を行ってＬＤＤ領域１９の間に低濃度イオン注入領域であるハロー（ｈａｌｏ）領域２０を形成する。
【００１８】
上記において、ＬＤＤ領域１９及びハロー領域２０を形成する理由は、トランジスタの単チャンネル化を防止するためである。
【００１９】
次に、トランジスタの第１のゲート電極ないし第４のゲート電極１７Ａ、１７Ｂ、１７Ｃ、１７Ｄを覆うように、全体の構造上にスペーサ用絶縁膜を蒸着した後、エッチバックのような全面エッチング処理を行って第１のゲート電極ないし第４のゲート電極１７Ａ、１７Ｂ、１７Ｃ、１７Ｄの両側壁にそれぞれスペーサ２１を形成する。
【００２０】
続いて、トランスファートランジスタＴｘの一側に露出する基板に低いイオン注入エネルギーでＰ型不純物をイオン注入してＮ−拡散層１８内にＰ０拡散層２２を形成する。これにより、Ｐ０拡散層２２及びＮ−拡散層１８からなる浅いＰＮ接合が形成され、Ｐ−エピ層１２、Ｐ０拡散層２２、及びＮ−拡散層１８からなるＰＮＰ型フォトダイオードが形成される。
【００２１】
次いで、トランジスタの第１のゲート電極ないし第４のゲート電極１７Ａ、１７Ｂ、１７Ｃ、１７Ｄの両側に露出する基板にＮ型不純物を用いた高濃度イオン注入処理を行って第１の高濃度イオン注入領域ないし第４の高濃度イオン注入領域２３Ａ、２３Ｂ、２３Ｃ、２３Ｄを形成する。ここで、第１の高濃度イオン注入領域２３Ａは、フローティング拡散領域ＦＤとなる。
【００２２】
続いて、金属配線、カラーフィルタ及びマイクロレンズ形成処理を行ってイメージセンサを完成する。
【００２３】
図４は、説明の便宜上、図３に示された「Ａ」部のみを拡大して示した断面図である。図３及び図４に示すように、トランスファートランジスタＴｘの第１のゲート電極１７ＡとリセットトランジスタＲｘの第２のゲート電極１７Ｂとの間に形成された第１の高濃度イオン注入領域２３Ａは、フローティング拡散領域ＦＤとして利用される。そして、リセットトランジスタＲｘの第２のゲート電極１７ＢとドライブトランジスタＤｘの第３のゲート電極１７Ｃとの間に形成された第２の高濃度イオン注入領域２３Ｂは、電源電圧源ＶＤＤと接続させるためのオーミックコンタクト層（ｏｈｍｉｃ  ｃｏｎｔａｃｔ  ｌａｙｅｒ）として利用される。そして、セレクトトランジスタＳｘの第４のゲート電極１７Ｄと素子分離膜１３との間に形成された第４の高濃度イオン注入領域２３Ｄは、出力端子Ｖｏｕｔと接続させるためのオーミックコンタクト層として利用される。このように、第１の高濃度イオン注入領域ないし第４の高濃度イオン注入領域２３Ａ、２３Ｂ、２３Ｄは、その機能上、高濃度イオン注入領域として形成されなければならない。しかし、ドライブトランジスタＤｘの第３のゲート電極１７ＣとセレクトトランジスタＳｘの第４のゲート電極１７Ｄとの間に形成された第３の高濃度イオン注入領域２３Ｃは、第２の高濃度イオン注入領域及び第４の高濃度イオン注入領域２３Ｂ、２３Ｄのように、オーミックコンタクト層として利用されないため、敢えて、高濃度イオン注入処理により高濃度イオン注入領域として形成する必要がない。
【００２４】
上述したように、ＣＭＯＳイメージセンサは、ＣＭＯＳ製造技術により製造されるため、ＣＣＤに比べて工程を単純化できるという利点がある。そして、ＣＭＯＳ製造技術に用いられる半導体製造装置が許す範囲内で単位画素の大きさを最小化して高密度画素を実現することができる。
【００２５】
ところが、ＣＭＯＳイメージセンサの競争性を確保するためには、更に高い高密度画素が必要である。このように、高密度画素を実現するためには、画素の大きさを減少させなければならない。しかし、画素の大きさを減少させた場合、相対的にフォトダイオードの大きさが減少することになり、フィルファクターが減少し、結局、素子の特性が低下するという問題が生じる。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、フォトダイオードの大きさを維持して、フィルファクターを減少させずに単位画素の大きさを減少させることができるＣＭＯＳイメージセンサを提供することにある。
【００２７】
本発明の他の目的は、単位画素の大きさを減少させて高密度画素を実現し、これにより、イメージセンサの高集積度を向上させることができるＣＭＯＳイメージセンサを提供することにある。
【００２８】
本発明の更に他の目的は、単位画素を構成する高濃度イオン注入領域から発生する漏れ電流を減少させることができるＣＭＯＳイメージセンサを提供することにある。
【００２９】
本発明の更に他の目的は、単位画素の大きさを増加せずにフォトダイオードの大きさを増加させ、フィルファクターを大きく向上させることができるＣＭＯＳイメージセンサを提供することにある。
【００３０】
本発明の更に他の目的は、上記の特性を有するＣＭＯＳイメージセンサの製造方法を提供することにある。
【課題を解決するための手段】
【００３１】
そこで、上記目的を達成するための本発明によるＣＭＯＳイメージセンサは、基板に形成されたフォトダイオードと、前記基板に形成された活性領域と、前記活性領域の上に形成されたセレクトトランジスタのゲート電極及びドライブトランジスタのゲート電極と、前記セレクトトランジスタのゲート電極とドライブトランジスタのゲート電極との間の前記活性領域内に形成されたＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域と、前記セレクトトランジスタのゲート電極と前記ドライブトランジスタのゲート電極の間に形成された両者共通のスペーサであって、窒化層、酸化層及び酸化窒化層の一つ以上を含むと共に不純物イオンの注入を遮断するように構成されたスペーサと、前記活性領域内に形成された複数の高濃度イオン注入領域であって、フローティング拡散領域とオーミックコンタクト領域の双方を含み、前記スペーサの下にはイオン注入されず、前記セレクトトランジスタのゲート電極と前記ドライブトランジスタのゲート電極との間に位置する前記活性領域内には形成されていない複数の高濃度イオン注入領域と、を備える。
【００３３】
本発明によるＣＭＯＳイメージセンサの製造方法は、基板に活性領域を形成するステップと、前記活性領域の上にセレクトトランジスタのゲート電極及びドライブトランジスタのゲート電極を形成するステップと、前記基板の一部にフォトダイオードを形成するステップと、前記セレクトトランジスタのゲート電極とドライブトランジスタのゲート電極との間の前記活性領域内に、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成するステップと、不純物イオンの注入を遮断するために、前記セレクトトランジスタのゲート電極と前記ドライブトランジスタのゲート電極との間に両者共通のスペーサを形成するステップであって、前記スペーサが窒化層、酸化層及び酸化窒化層の一つ以上を含む、ステップと、前記活性領域内に複数の高濃度イオン注入領域を形成するステップであって、前記複数の高濃度イオン注入領域は、フローティング拡散領域とオーミックコンタクト領域の双方を含み、前記スペーサの下にはイオン注入されず、前記セレクトトランジスタのゲート電極と前記ドライブトランジスタのゲート電極との間に位置する前記活性領域内には形成されないように、複数の高濃度イオン注入領域を形成するステップと、を含む。
【発明を実施するための最良の形態】
【００３５】
以下、添付された図面を参照して本発明の好ましい実施形態を更に詳細に説明する。
【００３６】
また、図面において、層及び領域の厚さは、明確性を期するために誇張されているものであり、層が他の層又は基板上にあると言及された場合、それは、他の層又は基板上に直接形成されるか、又はその間に第３の層が介在し得るものである。
【００３７】
なお、明細書全体にわたり、同じ図面符号（参照番号）で表示された部分は、同じ構成要素を示している。
【００３８】
一般的なＣＭＯＳイメージセンサを用いるとき、単位画素の大きさを減少させることと係る問題を解決する１つの方法として、本発明は、一般的なＣＭＯＳイメージセンサの構造において、ドライブトランジスタＤｘのゲート電極とセレクトトランジスタのゲート電極との間に形成された高濃度イオン注入領域を形成しない代わりに、ゲート電極の間隔を最小化して、単位画素の大きさを一般的なＣＭＯＳイメージセンサの単位画素に比べて減少させる。また、高濃度イオン注入領域を形成せず、ＬＤＤ領域１９のみ設ける場合、ゲート電極の間の抵抗が増加し得るが、このような抵抗の増加は、ゲート電極の間隔をそれだけ減少させることによって十分に補償できる。
【００３９】
図５は、本発明の実施形態に係るＣＭＯＳイメージセンサの構造を説明するために示した断面図であり、図６は、図５に示された「Ｂ」部だけを拡大して示した断面図である。
【００４０】
図５及び図６に示すように、本発明の実施形態に係るＣＭＯＳイメージセンサは、ドライブトランジスタＤｘの第３のゲート電極１１７Ｃと、セレクトトランジスタＳｘの第４のゲート電極１７Ｄとの間が後続の工程を介して形成されるスペーサ１２１により埋め込まれるように近接して配置される。このとき、第３のゲート電極及び第４のゲート電極１１７Ｃ、１１７Ｄの間隔ＳＰ２は、一番小さな値を有するようにし、例えば、線幅が８０ｎｍ級以下の素子では５０ｎｍ〜１５０ｎｍの範囲内にする。また、第３のゲート電極及び第４のゲート電極１１７Ｃ、１１７Ｄの間にはＬＤＤ領域１１９及びハロー領域１２０が形成される。
【００４１】
このような構造を有する本発明の実施形態に係るＣＭＯＳイメージセンサの利点を説明すると、次のとおりである。
【００４２】
本発明は、ドライブトランジスタＤｘの第３のゲート電極１１７ＣとセレクトトランジスタＳｘの第４のゲート電極１１７Ｄとの間の間隔ＳＰ２を最小化することで、一般的なＣＭＯＳイメージセンサに比べて単位画素の大きさを減少させることができる。すなわち、セレクトトランジスタＳｘの第４のゲート電極１１７ＤをドライブトランジスタＤｘの第３のゲート電極１１７Ｃの方向に移動させて第３のゲート電極及び第４のゲート電極１１７Ｃ、１１７Ｄの間隔ＳＰ２を、一般的なＣＭＯＳイメージセンサのドライブトランジスタＤｘのゲート電極とセレクトトランジスタＳｘのゲート電極との間隔ＳＰ１（図４参照）（略２００ｎｍ以上）よりも狭くすることにより、間隔が狭くなった分、一般的なＣＭＯＳイメージセンサに比べて単位画素の大きさを減少させることができる。
【００４３】
本発明は、セレクトトランジスタＳｘの第４のゲート電極１１７ＤをドライブトランジスタＤｘの第３のゲート電極１１７Ｃの方向に移動させて形成することにより、第３のゲート電極１１７Ｃが、移動された分、余裕面積を確保し、このように確保された面積の余裕によりフォトダイオードを拡張してフォトダイオードの大きさを増すことができる。つまり、本発明は、一般的なＣＭＯＳイメージセンサの単位画素と同じ面積を有する単位画素を確保し、かつ、単位画素内のフォトダイオードの大きさを増すことによってフィルファクターを向上させることができる。
【００４４】
本発明は、単位画素の大きさを一般的なＣＭＯＳイメージセンサの単位画素より減少させることによって高密度画素を実現でき、これにより、イメージセンサの高集積度を向上させることができる。
【００４５】
本発明は、ドライブトランジスタＤｘの第３のゲート電極１１７Ｃと、セレクトトランジスタＳｘの第４のゲート電極１１７Ｄとの間の基板内に高濃度イオン注入領域を形成しないことにより、一般的なＣＭＯＳイメージセンサの単位画素より高濃度イオン注入領域の個数又は面積が減少して、それだけ高濃度イオン注入領域で発生する漏れ電流を減少させることができる。
【００４６】
図７Ａ〜図７Ｃは、図５に示された本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示した断面図である。
【００４７】
まず、図７Ａに示すように、Ｐ−エピ層１１２、素子分離膜１１３、Ｐ−ウェル１１４が形成された基板１１１を設ける。
【００４８】
次いで、基板１１１上に予備ゲート酸化膜及び予備ポリシリコン膜を順次形成した後、ドライエッチングして各トランジスタＴｘ、Ｒｘ、Ｄｘ、Ｓｘの第１のゲート電極ないし第４のゲート電極１１７Ａ、１１７Ｂ、１１７Ｃ、１１７Ｄを形成する。このとき、セレクトトランジスタＳｘの第４のゲート電極１１７Ｄは、ドライブトランジスタＤｘの第３のゲート電極１１７Ｃに近接するように形成する。望ましくは、第３のゲート電極及び第４のゲート電極１１７Ｃ、１１７Ｄの間隔（図６の「ＳＰ２」参照）が１５０ｎｍ以下に近接するように形成する。
【００４９】
続いて、トランスファートランジスタＴｘの第１のゲート電極１１７Ａの一側に露出するＰ−エピ層１１２に高いイオン注入エネルギーで低濃度Ｎ型不純物をイオン注入してＮ−拡散層１１８を形成する。
【００５０】
次に、ドライブトランジスタＤｘ及びセレクトトランジスタＳｘの第３のゲート電極及び第４のゲート電極１１７Ｃ、１１７Ｄの両側に露出するＰ−エピ層１１２とＰ−ウェル１１４とに低濃度イオン注入処理を行ってＬＤＤ領域１１９を形成する。このとき、ＬＤＤ領域１１９は、図示されていないが、トランスファートランジスタＴｘ及びリセットトランジスタＲｘの第１のゲート電極及び第２のゲート電極１１７Ａ、１１７Ｂの両側に露出したＰ−エピ層１１２に形成することもできる。
【００５１】
次いで、イオン注入傾斜角を有し、Ｐ型不純物を用いた低濃度イオン注入処理を行ってＬＤＤ領域１１９の間に低濃度イオン注入領域であるハロー領域１２０を形成する。
【００５２】
続いて、図７Ｂに示すように、第１のゲート電極ないし第４のゲート電極１１７Ａ、１１７Ｂ、１１７Ｃ、１１７Ｄを含む全体の構造上の段差に沿ってスペーサ用絶縁膜（図示せず）を蒸着する。このとき、スペーサ用絶縁膜は、ドライブトランジスタＤｘの第３のゲート電極１１７ＣとセレクトトランジスタＳｘのゲート電極１１７Ｄとの間を完全に埋め込むように蒸着され、他の領域は、段差面に沿って蒸着される。その理由は、ドライブトランジスタＤｘのゲート電極１１７ＣとセレクトトランジスタＳｘの第４のゲート電極１１７Ｄとの間隔が１５０ｎｍ以下に維持されるためである。すなわち、スペーサ用絶縁膜の蒸着処理の際、第３のゲート電極及び第４のゲート電極１１７Ｃ、１１７Ｄの間隔が十分に小さいため、この部位で段差面に沿って形成されず、埋め込まれる。
【００５３】
次に、エッチバック又はブランケットのような全面エッチング処理を行って第１のゲート電極ないし第４のゲート電極１１７Ａ、１１７Ｂ、１１７Ｃ、１１７Ｄの両側壁にそれぞれスペーサ１２１を形成する。このとき、第３のゲート電極及び第４のゲート電極１１７Ｃ、１１７Ｄの間にはスペーサ１２１が互いに接続した構造（埋め込み構造）で形成される。このとき、スペーサ１２１は、単一膜又は２層以上の膜で形成することができ、望ましくは、単一膜によって処理を単純化することがよい。更に、第３のゲート電極及び第４のゲート電極１１７Ｃ、１１７Ｄの間隔をできるだけ最小化して、スペーサ１２１を単一膜としても埋め込むことができるようにして処理を単純化することができる。そして、スペーサ１２１は、窒化膜、酸化膜、又は酸化窒化膜のような絶縁物質で形成することができる。
【００５４】
図７Ｃに示すように、トランスファートランジスタＴｘの第１のゲート電極１１７Ａの一側に露出する基板に低いイオン注入エネルギーでＰ型不純物をイオン注入してＮ−拡散層１１８内にＰ０拡散層１２２を形成する。これにより、Ｐ０拡散層１２２及びＮ−拡散層１１８からなる浅いＰＮ接合が形成され、Ｐ−エピ層１１２、Ｐ０拡散層１２２、及びＮ−拡散層１１８からなるＰＮＰ型フォトダイオードＰＤが形成される。
【００５５】
続いて、Ｎ型不純物を用いた高濃度イオン注入処理を行って第１のゲート電極及び第２のゲート電極１１７Ａ、１１７Ｂの間と、第２のゲート電極及び第３のゲート電極１１７Ｂ、１１７Ｃの間と、第４のゲート電極１１７Ｄの一側に露出する基板とに第１の高濃度イオン注入領域ないし第３の高濃度イオン注入領域１２３Ａ、１２３Ｂ、１２３Ｃを形成する。このとき、第３のゲート電極及び第４のゲート電極１１７Ｃ、１１７Ｄの間にはスペーサ１２１が厚く埋め込まれているため、高濃度イオン注入処理の際、不純物イオンが基板内に注入されず、遮断される。つまり、第３のゲート電極及び第４のゲート電極１１７Ｃ、１１７Ｄの間の基板内には高濃度イオン注入領域が形成されなくなる。
【００５６】
その後の処理は、一般的な処理と同じであるから、ここでは、それに対する説明は省略する。
【００５７】
以上で説明したように、本発明によれば、次のような効果を得ることができる。
【００５８】
本発明によれば、一般的なＣＭＯＳイメージセンサに比べて単位画素の大きさを減少させることができる。
【００５９】
本発明によれば、一般的なＣＭＯＳイメージセンサの単位画素と同じ面積を有する単位画素を確保し、かつ、単位画素内のフォトダイオードの大きさを増すことによってフィルファクターを向上させることができる。
【００６０】
本発明によれば、単位画素の大きさを一般的なＣＭＯＳイメージセンサの単位画素よりも減少させることによって高密度画素を実現でき、これにより、イメージセンサの高集積度を向上させることができる。
【００６１】
本発明によれば、一般的なＣＭＯＳイメージセンサの単位画素より高濃度イオン注入領域の個数又は面積が減少し、それだけ高濃度イオン注入領域から発生する漏れ電流を減少させることができる。
【００６２】
本発明によれば、単位画素を構成する高濃度イオン注入領域のうち不要な領域を除去し、これにより、不要な領域が占めていた面積の分、単位画素の大きさを減少させることができる。
【００６３】
本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。特に、本発明の実施形態では、単位画素が４つのトランジスタからなるＣＭＯＳイメージセンサについて記述されたが、本発明は、単位画素が３つのトランジスタからなるＣＭＯＳイメージセンサにも適用することができる。
【図面の簡単な説明】
【００６４】
【図１】一般的なＣＭＯＳイメージセンサの単位画素を示した回路図である。
【図２】図１に示されたＣＭＯＳイメージセンサの単位画素を示した平面図である。
【図３】図２に示された単位画素をＩ−Ｉ’切り取り線に沿って示した断面図である。
【図４】図３に示された「Ａ」部を拡大して示した断面図である。
【図５】本発明の実施形態に係るＣＭＯＳイメージセンサの単位画素を示した断面図である。
【図６】図５に示された「Ｂ」部を拡大して示した断面図である。
【図７Ａ】図５に示されたＣＭＯＳイメージセンサの製造方法を説明するための断面図である。
【図７Ｂ】図５に示されたＣＭＯＳイメージセンサの製造方法を説明するための断面図である。
【図７Ｃ】図５に示されたＣＭＯＳイメージセンサの製造方法を説明するための断面図である。
【符号の説明】
【００６５】
ＦＤ      フローティング拡散領域
Ｔｘ      トランスファートランジスタ
Ｒｘ      リセットトランジスタ
Ｄｘ      ドライブトランジスタ
Ｓｘ      セレクトトランジスタ
１１、１１１      Ｐ＋基板
１２、１１２      Ｐ−エピ層
１３、１１３      素子分離膜
１４、１１４      Ｐ−ウェル
１５、１１５      ゲート酸化膜
１６、１１６      ポリシリコン膜
１７Ａ〜１７Ｄ、１１７Ａ〜１１７Ｄ      ゲート電極
１８、１１８      Ｎ−拡散層
１９、１１９      ＬＤＤ領域
２０、１２０      ハロー領域
２１、１２１      スペーサ
２２、１２２      Ｐ０拡散層
２３Ａ〜２３Ｄ、１２３Ａ〜１２３Ｄ      高濃度イオン注入領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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