(57)【特許請求の範囲】
【請求項１】
リード指令信号に応じて、データストローブ信号と共に前記データストローブ信号に同期してデータ信号を取り込む際、無効な前記データストローブ信号の入力をマスクするデータ取込み回路であって、
前記リード指令信号の入力から前記データストローブ信号の有効エッジまでの応答時間を計測する応答時間計測部と、
前記リード指令信号に基づく待機開始信号に応じて、前記応答時間に基づく時間である待機時間だけ待機した後、前記データストローブ信号のマスクの解除を指令する待機部と、
を備え、
前記データストローブ信号は、前記リード指令信号に応じて、ハイインピーダンスから第１論理レベルに遷移する前記有効エッジを出力し、
前記応答時間計測部は、
前記データストローブ信号の前記ハイインピーダンスから前記第１論理レベルへの遷移を検知する遷移検知部と、
前記リード指令信号の入力から前記遷移検知部の検知結果が出力されるまでの前記応答時間を計測する計測部と、
を備え、
前記遷移検知部は、
反転入力端子に前記データストローブ信号が入力され、非反転入力端子に前記第１論理レベルを検知する第１閾値電圧が入力される第１比較器と、
非反転入力端子に前記データストローブ信号とは相補である反転データストローブ信号が入力され、反転入力端子に前記第１論理レベルとは相補のレベルである第２論理レベルを検知する第２閾値電圧が入力される第２比較器と、
第１比較器および第２比較器の出力の論理積を演算するゲート回路と、
を備えることを特徴とするデータ取込み回路。
【請求項２】
請求項１に記載のデータ取込み回路であって、
前記応答時間計測部は、
前記リード指令信号の入力に応じて、クロック信号の計数が開始される第１カウンタ部と、
前記データストローブ信号の前記有効エッジに応じて前記第１カウンタ部の出力を保持する第１保持部と、
を備えることを特徴とするデータ取込み回路。
【請求項３】
請求項２に記載のデータ読込み回路であって、
前記待機時間を、前記第１保持部の保持内容に応じた時間から、前記クロック信号の一周期だけ遅延した関係にする待機調整部
を備えることを特徴とするデータ取込み回路。
【請求項４】
請求項１に記載のデータ取込み回路であって、
前記待機部は、前記待機開始信号が入力されるディレイラインを備え、
前記応答時間計測部は、
前記応答時間に応じた前記ディレイラインの出力タップを選択する選択部
を備えることを特徴とするデータ取込み回路。
【請求項５】
請求項１に記載のデータ取込み回路であって、
前記応答時間計測部は、
前記応答時間のうち第１時間を計測する第１計測部と、
前記応答時間から前記第１時間を除いた第２時間を計測する第２計測部と
を備え、
前記待機開始信号は前記第１計測部から出力され、前記待機部では前記第２時間に基づく時間だけ待機する
ことを特徴とするデータ取込み回路。
【請求項６】
リード指令信号に応じて、データストローブ信号に同期してデータ信号を出力するメモリ装置と、
前記データストローブ信号に同期して前記データ信号を取り込む際、無効な前記データストローブ信号の入力をマスクするメモリ制御装置とを備え、
前記メモリ制御装置は、
前記リード指令信号の入力から前記データストローブ信号の有効エッジまでの応答時間を計測する応答時間計測部と、
前記リード指令信号に基づく待機開始信号に応じて、前記応答時間に基づく時間だけ待機した後、前記データストローブ信号のマスクの解除を指令する待機部と、
を備え、
前記データストローブ信号は、前記リード指令信号に応じて、ハイインピーダンスから第１論理レベルに遷移する前記有効エッジを出力し、
前記応答時間計測部は、
前記データストローブ信号の前記ハイインピーダンスから前記第１論理レベルへの遷移を検知する遷移検知部と、
前記リード指令信号の入力から前記遷移検知部の検知結果が出力されるまでの前記応答時間を計測する計測部と、
を備え、
前記遷移検知部は、
反転入力端子に前記データストローブ信号が入力され、非反転入力端子に前記第１論理レベルを検知する第１閾値電圧が入力される第１比較器と、
非反転入力端子に前記データストローブ信号とは相補である反転データストローブ信号が入力され、反転入力端子に前記第１論理レベルとは相補のレベルである第２論理レベルを検知する第２閾値電圧が入力される第２比較器と、
第１比較器および第２比較器の出力の論理積を演算するゲート回路と、
を備えることを特徴とするデータ取込みシステム。
【請求項７】
リード指令信号に応じて、データストローブ信号と共に前記データストローブ信号に同期してデータ信号を取り込む際、無効な前記データストローブ信号の入力をマスクするデータ取込み回路の制御方法であって、
前記リード指令信号の入力から前記データストローブ信号の有効エッジまでの応答時間を計測するステップと、
前記リード指令信号に応じて、前記応答時間に基づく時間である待機時間だけ待機した後、前記データストローブ信号のマスクの解除を指令するステップと、
を備え、
前記データストローブ信号は、前記リード指令信号に応じて、ハイインピーダンスから第１論理レベルに遷移する前記有効エッジを出力し、
前記応答時間を計測するステップは、
前記データストローブ信号の前記ハイインピーダンスから前記第１論理レベルへの遷移を検知するステップと、
前記リード指令信号の入力から前記遷移を検知するステップでの検知結果が出力されるまでの前記応答時間を計測するステップと、
を備え、
前記遷移を検知するステップは、
前記データストローブ信号を反転入力として、前記第１論理レベルを検知する第１閾値電圧を非反転入力として、第１の比較をするステップと、
前記データストローブ信号とは相補である反転データストローブ信号を非反転入力として、前記第１論理レベルとは相補のレベルである第２論理レベルを検知する第２閾値電圧を反転入力として、第２の比較をするステップと、
前記第１の比較のステップによる比較結果と、前記第２の比較のステップによる比較結果と、の論理積を演算するステップと、
を備えることを特徴とするデータ取込み回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＤＲ  ＳＤＲＡＭにおけるデータ信号ＤＱに同期して出力されるデータストローブ信号ＤＱＳからハイインピーダンス状態を排除して、データ信号ＤＱの取込みのためのストローブ信号を生成する技術に関する。
【背景技術】
【０００２】
ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のリード動作では、データストローブ信号ＤＱＳのエッジに同期して、ＳＤＲＡＭからメモリバス上にデータが出力される。このとき、３値を取るデータストローブ信号ＤＱＳは、ハイインピーダンス状態からローレベルもしくはハイレベルに遷移する。一方、データの読み出しを行なうデバイスは、データストローブ信号ＤＱＳのエッジに同期して、メモリバス上に出力されたデータを取り込む。さらに、実際にデバイスにおいてデータが取り込まれる際には、データストローブ信号からハイインピーダンスがマスクされた内部データストローブ信号が用いられる。ハイインピーダンス状態にあるデータストローブ信号は、信号レベルが不安定となるためノイズが混入し易くなる。このような状態のデータストローブ信号をデータ取り込みのクロックに使用すると誤取り込みが生じるおそれがあるためである。
【０００３】
データストローブ信号ＤＱＳからハイインピーダンス状態をマスクするための技術としては、図１４に示すＳＤＲＡＭインターフェース回路１００が利用されている。
ＳＤＲＡＭインターフェース回路１００は、リード指令信号ＲＤ、待機クロック数ＲＬおよびクロック信号ＣＫを入力とし、ＢＬカウント開始信号ＢＳＴを出力するＲＬ計数比較部１０１と、ＢＬカウント開始信号ＢＳＴ、バースト長ＢＬおよび取込データストローブ信号ＩＤＱＳを入力とし、マスク信号ＸＭＡＳＫを出力するＢＬ計数比較部１０２と、マスク信号ＸＭＡＳＫおよびデータストローブ信号ＤＱＳを入力とし、取込データストローブ信号ＩＤＱＳを出力するＡＮＤゲート１０３とを備えている。
【０００４】
ＲＬ計数比較部１０１は、リード指令信号ＲＤが入力されると、クロック信号ＣＫの計数を開始し、計数値が待機クロック数ＲＬに達するとＢＬカウント開始信号ＢＳＴを出力する。ここで、待機クロック数ＲＬは、予めその数値が設定されている。
ＢＬ計数比較部１０２は、ＢＬカウント開始信号ＢＳＴが入力されると、マスク信号ＸＭＡＳＫを活性にすると共に、取込データストローブ信号ＩＤＱＳの計数を開始し、計数値がバースト長ＢＬに達するまでマスク信号ＸＭＡＳＫの活性状態を保持する。
【０００５】
上述の構成により、ＳＤＲＡＭインターフェース回路１００では、リード指令信号ＲＤが入力されてから、クロック信号ＣＫの計数を開始し、計数値が待機クロック数ＲＬに達すると、バースト長ＢＬのクロック数だけマスク信号ＸＭＡＳＫが活性化される。データストローブ信号ＤＱＳがハイインピーダンス状態である期間を超えるように、待機クロック数ＲＬが予め設定されている。これにより、データストローブ信号ＤＱＳは、ハイインピーダンスの期間マスクされ、ひいては、データの取込みクロックへのハイインピーダンス状態の入力が防止されることとなる。
【０００６】
なお、ＳＤＲＡＭインターフェース回路に関連するものとして、特許文献１に開示される技術が挙げられる。
【特許文献１】特開２００３−８５９７４
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、プロセスばらつきなどの製造条件や温度および電圧などの動作条件が変化して、ＳＤＲＡＭおよびＳＤＲＡＭインターフェース回路１００の間の遅延時間が大きくなると、ハイインピーダンス状態が待機クロック数ＲＬの期間を上回るおそれが生じる。このような場合には、データストローブ信号ＤＱＳのハイインピーダンスのマスク期間が足りなくなり、ひいては、データの取込みクロックに対しハイインピーダンスが入力されることとなり問題である。
【０００８】
本発明は前記背景技術の課題に鑑みてなされたものであって、製造条件や動作条件が変化したとしても、データストローブ信号のハイインピーダンス状態の伝播を確実に遮断するデータ取込み回路およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
その解決手段は、リード指令信号に応じて、データストローブ信号と共に前記データストローブ信号に同期してデータ信号を取り込む際、無効な前記データストローブ信号の入力をマスクするデータ取込み回路であって、前記リード指令信号の入力から前記データストローブ信号の有効エッジまでの応答時間を計測する応答時間計測部と、前記リード指令信号に基づく待機開始信号に応じて、前記応答時間に基づく時間である待機時間だけ待機した後、前記データストローブ信号のマスクの解除を指令する待機部と、を備え、前記データストローブ信号は、前記リード指令信号に応じて、ハイインピーダンスから第１論理レベルに遷移する前記有効エッジを出力し、前記応答時間計測部は、前記データストローブ信号の前記ハイインピーダンスから前記第１論理レベルへの遷移を検知する遷移検知部と、前記リード指令信号の入力から前記遷移検知部の検知結果が出力されるまでの前記応答時間を計測する計測部と、を備え、前記遷移検知部は、反転入力端子に前記データストローブ信号が入力され、非反転入力端子に前記第１論理レベルを検知する第１閾値電圧が入力される第１比較器と、非反転入力端子に前記データストローブ信号とは相補である反転データストローブ信号が入力され、反転入力端子に前記第１論理レベルとは相補のレベルである第２論理レベルを検知する第２閾値電圧が入力される第２比較器と、第１比較器および第２比較器の出力の論理積を演算するゲート回路と、を備えることを特徴とするデータ取込み回路である。
【００１０】
また、他の解決手段は、リード指令信号に応じて、データストローブ信号と共に前記データストローブ信号に同期してデータ信号を取り込む際、無効な前記データストローブ信号の入力をマスクするデータ取込み回路の制御方法であって、前記リード指令信号の入力から前記データストローブ信号の有効エッジまでの応答時間を計測するステップと、前記リード指令信号に応じて、前記応答時間に基づく時間である待機時間だけ待機した後、前記データストローブ信号のマスクの解除を指令するステップと、を備え、前記データストローブ信号は、前記リード指令信号に応じて、ハイインピーダンスから第１論理レベルに遷移する前記有効エッジを出力し、前記応答時間を計測するステップは、前記データストローブ信号の前記ハイインピーダンスから前記第１論理レベルへの遷移を検知するステップと、前記リード指令信号の入力から前記遷移を検知するステップでの検知結果が出力されるまでの前記応答時間を計測するステップと、を備え、前記遷移を検知するステップは、前記データストローブ信号を反転入力として、前記第１論理レベルを検知する第１閾値電圧を非反転入力として、第１の比較をするステップと、前記データストローブ信号とは相補である反転データストローブ信号を非反転入力として、前記第１論理レベルとは相補のレベルである第２論理レベルを検知する第２閾値電圧を反転入力として、第２の比較をするステップと、前記第１の比較のステップによる比較結果と、前記第２の比較のステップによる比較結果と、の論理積を演算するステップと、を備えることを特徴とするデータ取込み回路の制御方法である。
【００１１】
本発明のデータ取込み回路では、リード指令信号の入力からデータストローブ信号の有効エッジまでの応答時間が計測され、この応答時間が待機部における待機の時間（以後、待機時間とも言う）に設定される。すなわち、プロセスなどの製造条件の変化および温度や電源電圧などの動作条件が変化して、リード指令信号の遅延時間がばらついたとしても、実測された応答時間に基づき待機時間が設定される。これにより、製造条件や動作条件に影響されず、データストローブ信号のハイインピーダンスの伝播を確実にマスクすることができるデータ取込み回路となし得る。
【発明の効果】
【００１２】
本発明を適用することにより、製造条件や動作条件が変化したとしても、データストローブ信号のハイインピーダンス状態の伝播を確実にマスクするデータ取込み回路およびその制御方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施にかかるデータ取込み回路、データ取込みシステムおよびデータ取込み回路の制御方法について具体化した実施形態を図１〜図５を参照しつつ詳細に説明する。
【００１４】
図１は、本発明が適用されるデータ取込みシステムの回路ブロック図である。本システムは、同期型ダイナミックランダムアクセスメモリ（以下、ＳＤＲＡＭを称する。）（Ｒ）と、ＳＤＲＡＭ（Ｒ）を制御するコントローラ（Ｃ）とで構成される。ＳＤＲＡＭ（Ｒ）とコントローラ（Ｃ）との各々は、システムクロック信号ＳＣＫが供給され同期動作が行われる。
【００１５】
コントローラ（Ｃ）から発せられるデータ読出しコマンド信号ＣＭＤは、コントローラ（Ｃ）に備えられるデータ取込み回路１に入力されると共に、外部バスを介してＳＤＲＡＭ（Ｒ）に伝送される。この伝送時間が第１のフライトタイムＦＴ（１）である。コントローラ（Ｃ）から発せられたデータ読出しコマンド信号ＣＭＤが外部バスを伝播する伝送時間をシステムクロック信号ＳＣＫのクロック数で表現した時間である。
【００１６】
ＳＤＲＡＭ（Ｒ）に到達したデータ読出しコマンド信号ＣＭＤは、ＳＤＲＡＭ（Ｒ）内にてデコードされた上で、データ信号ＤＱの読み出し動作が行われる。ＳＤＲＡＭ（Ｒ）内のメモリセル（不図示）からデータ信号ＤＱが読み出されるまでの時間がＣＡＳレイテンシＣＬである。データ読出しコマンド信号ＣＭＤの入力からデータ信号ＤＱの出力までのアクセス時間をシステムクロック信号ＳＣＫのクロック数で表現した時間である。データ読出しコマンド信号ＣＭＤを受けたＳＤＲＡＭ（Ｒ）は、データストローブ信号ＤＱＳの信号レベルをハイインピーダンス状態からローレベルに遷移する。その後、データ信号ＤＱの出力に同期してデータストローブ信号ＤＱＳの信号レベルをローレベルからハイレベルに遷移する。ＳＤＲＡＭ（Ｒ）では、データストローブ信号ＤＱＳのハイインピーダンス状態からローレベルへの遷移タイミングは、ＣＡＳ  レイテンシＣＬの経過時間からリードプリアンブル時間（ｔＲＰＲＥ）逆のぼった時間であると定義されている。例えば、１周期前のタイミングである。
【００１７】
データストローブ信号ＤＱＳ、ＸＤＱＳ、およびデータ信号ＤＱは、コントローラ（Ｃ）に伝送される。ここで、データストローブ信号ＤＱＳ、ＸＤＱＳは互いに相補な信号である。この伝送時間が第２のフライトタイムＦＴ（２）である。ＳＤＲＡＭ（Ｒ）から出力されたデータストローブ信号ＤＱＳ、ＸＤＱＳ、およびデータ信号ＤＱが外部バスを伝播する伝送時間をシステムクロック信号ＳＣＫのクロック数で表現した時間である。
【００１８】
データストローブ信号ＤＱＳ、ＸＤＱＳの、ハイインピーダンス状態から、ローレベル、ハイレベルへの遷移を、有効エッジとしてデータ取込み回路１が検出し、データ読出しコマンド信号ＣＭＤに応じて発せられるリード指令信号ＲＤからの時間を計測することにより、ＳＤＲＡＭ（Ｒ）から伝送されるデータ信号ＤＱを確実に取り込むことができる。
【００１９】
図２は、第１実施形態にかかるＳＤＲＡＭからのデータ信号ＤＱを取り込むデータ取込み回路１Ａの構成を示すブロック図である。データ取込み回路１Ａは、スリーステート状態を取るデータストローブ信号ＤＱＳに同期して出力されるデータ信号ＤＱを取り込む回路の一部であり、データストローブ信号ＤＱＳのハイインピーダンス状態が排除された取込データストローブ信号ＩＤＱＳを生成する回路である。
【００２０】
データ取込み回路１Ａは、リード指令信号ＲＤ、後述する内部データストローブ信号ＥＤＱＳ、およびクロック信号ＣＫを入力とし、レイテンシ計測値ＲＬＢを出力するＲＬ計測部１０と、リード指令信号ＲＤを入力とし、遅延リード指令信号ＲＤＤを出力する遅延部２０とを備えている。
【００２１】
さらに、データ取込み回路１Ａは、遅延リード指令信号ＲＤＤ、レイテンシ計測値ＲＬＢ、およびクロック信号ＣＫを入力とし、ＢＬカウント開始信号ＢＳＴを出力するＲＬ計数比較部３０と、データストローブ信号ＤＱＳ、データストローブ信号ＤＱＳと相補な信号である反転データストローブ信号ＸＤＱＳ、および反転マスク信号ＸＭＡＳＫを入力とし、内部データストローブ信号ＥＤＱＳを出力する遷移検知部４０とを備えている。
【００２２】
またさらに、データ取込み回路１Ａは、ＢＬカウント開始信号ＢＳＴ、バースト長ＢＬおよび取込データストローブ信号ＩＤＱＳを入力とし、反転マスク信号ＸＭＡＳＫを出力するＢＬ計数比較部５０と、反転マスク信号ＸＭＡＳＫおよびデータストローブ信号ＤＱＳを入力とし、取込データストローブ信号ＩＤＱＳを出力するゲート回路６０とを備えている。
【００２３】
図３は、データ取込み回路１Ａの具体例を示す回路図である。ＲＬ計測部１０は、各々の反転クロック端子がクロック信号ＣＫに接続されるフリップフロップ１１Ａ〜１１Ｈと、各々のクロック端子が内部データストローブ信号ＥＤＱＳに接続される１２Ａ〜１２Ｈを備えている。フリップフロップ１１Ａ〜１１Ｈは、シリアル入力端子をフリップフロップ１１Ａのデータ入力端子とするシフトレジスタを構成している。また、フリップフロップ１２Ａ〜１２Ｈは、フリップフロップ１１Ａ〜１１Ｈの出力であるレイテンシ計数値ＲＬＡ０〜７を、内部データストローブ信号ＥＤＱＳに応じて保持するレジスタを構成している。フリップフロップ１２Ａ〜１２Ｈの各々の出力端子は、レイテンシ計測値ＲＬＢ０〜７として、ＲＬ計数比較部３０に接続されている。
【００２４】
遅延部２０は、反転クロック端子がクロック信号ＣＫに接続され、データ入力端子がリード指令信号ＲＤに接続されるフリップフロップで構成されている。これにより、遅延部２０では、リード指令信号ＲＤがクロック信号ＣＫの一周期分だけ遅延されて、遅延リード指令信号ＲＤＤとして出力される。
【００２５】
ＲＬ計数比較部３０は、各々の反転クロック端子にクロック信号ＣＫが接続されるフリップフロップ３１Ａ〜３１Ｈと、フリップフロップ３１Ａ〜３１Ｈから出力されるＲＬ計数値ＲＬＣ０〜７のうちいずれかをレイテンシ計測値ＲＬＢ０〜７の値に応じて選択する比較回路３２とを備えている。フリップフロップ３１Ａ〜３１Ｈは、フリップフロップ３１Ａのデータ入力端子をシリアル入力端子とするシフトレジスタを構成する。遅延リード指令信号ＲＤＤがフリップフロップ３１Ａのデータ入力端子に入力されると、ＲＬ計数値ＲＬＣが順次シフトアップされる。ＲＬ計数値ＲＬＣがレイテンシ計測値ＲＬＢに達すると、ＢＬカウント開始信号ＢＳＴがハイレベルに遷移する。
【００２６】
遷移検知部４０は、互いに相補であるデータストローブ信号ＤＱＳおよび反転データストローブ信号ＸＤＱＳについて、ハイレベル閾値電圧ＶＲＥＦＨおよびローレベル閾値電圧ＶＲＥＦＬとの比較を行なう。これにより、データストローブ信号ＤＱＳのハイインピーダンスからローレベルへの遷移を検知して、内部データストローブ信号ＥＤＱＳを出力する。
【００２７】
図４は、遷移検知部４０の具体例を示す回路図である。遷移検知部４０は、第１比較器４１と、第２比較器４２と、ゲート回路４３，４４とを備えている。第１比較器４１では、非反転入力端子がローレベル閾値電圧ＶＲＥＦＬに、反転入力端子がデータストローブ信号ＤＱＳに、出力がゲート回路４３の他方の入力端子にそれぞれ接続されている。第２比較器４２では、非反転入力端子が反転データストローブ信号ＸＤＱＳに、反転入力端子がハイレベル閾値電圧ＶＲＥＦＨに、出力端子がゲート回路４３の一方の入力端子にそれぞれ接続されている。ゲート回路４４では、一方の入力がゲート回路４３の出力に、他方の負論理入力が反転マスク信号ＸＭＡＳＫに、出力が内部データストローブ信号ＥＤＱＳに接続されている。
【００２８】
データストローブ信号ＤＱＳおよび反転データストローブ信号ＸＤＱＳは、互いに相補な信号レベルをとる。すなわち、データストローブ信号ＤＱＳがハイレベルの場合には、反転データストローブ信号ＸＤＱＳはローレベルとなり、データストローブ信号ＤＱＳがローレベルの場合には反転データストローブ信号ＸＤＱＳはハイレベルとなる。ただし、データストローブ信号ＤＱＳおよび反転データストローブ信号ＸＤＱＳがハイインピーダンス状態となる場合には、それぞれの信号は、外部に接続される不図示の終端抵抗により、ハイレベルおよびローレベルの中間の電圧に設定される。それぞれの信号に対する終端抵抗は、いずれに対しても同様になされるため、それぞれの信号がハイインピーダンス状態となる場合には、略同電位をとることになる。
また、データストローブ信号ＤＱＳおよび反転データストローブ信号ＸＤＱＳに対し、ハイレベル閾値電圧ＶＲＥＦＨはハイレベルを検知する閾値電圧であり、ローレベル閾値電圧ＶＲＥＦＬはローレベルを検知する閾値電圧である。
【００２９】
データストローブ信号ＤＱＳがローレベルであり、反転データストローブ信号ＸＤＱＳがハイレベルである場合には、第１比較器４１ではローレベル閾値電圧ＶＲＥＦＬよりもデータストローブ信号ＤＱＳが低電圧のためハイレベルが出力され、第２比較器４２ではハイレベル閾値電圧ＶＲＥＦＨよりも反転データストローブ信号ＸＤＱＳが高電圧のためハイレベルが出力される。これにより、ゲート回路４３からはハイレベルが出力される。
【００３０】
次いで、データストローブ信号ＤＱＳがハイレベルであるか、反転データストローブ信号ＸＤＱＳがローレベルである場合には、第１比較器４１ではローレベル閾値電圧ＶＲＥＦＬよりもデータストローブ信号ＤＱＳが高電圧のためローレベルが出力されるか、第２比較器４２ではハイレベル閾値電圧ＶＲＥＦＨよりも反転データストローブ信号ＸＤＱＳが低電圧のためローレベルが出力される。これにより、ゲート回路４３からはローレベルが出力される。
【００３１】
最後に、データストローブ信号ＤＱＳおよび反転データストローブ信号ＸＤＱＳがいずれもハイインピーダンスである場合には、それぞれの信号が互いに同電位になるため、第１比較器４１および第２比較器４２の少なくともいずれかの出力がローレベルとなる。これにより、ゲート回路４３からはローレベルが出力される。
【００３２】
以上により、データストローブ信号ＤＱＳがハイインピーダンスおよびローレベルの場合には、ゲート回路４３からローレベルが出力されるため、内部データストローブ信号ＥＤＱＳにはローレベルが出力される。また、データストローブ信号ＤＱＳがハイレベルの場合には、ゲート回路４３からハイレベルが出力されるため、反転マスク信号ＸＭＡＳＫがローレベルとなる期間において、内部データストローブ信号ＥＤＱＳにハイレベルが出力される。
【００３３】
図３に戻り、ＢＬ計数比較部５０について説明する。ＢＬ計数比較部５０は、比較入力端子Ｃにバースト長ＢＬが、計数イネーブル端子ＥＮに反転マスク信号ＸＭＡＳＫが、反転クロック端子に取込データストローブ信号ＩＤＱＳが接続された計数比較器５１と、反転側入力端子に計数比較器５１の出力が、非反転側入力端子に反転マスク信号ＸＭＡＳＫが接続されたゲート回路５２と、データ入力端子がゲート回路５２の出力に、反転クロック端子が取込データストローブ信号ＩＤＱＳに接続されたフリップフロップ５３とを備えている。ここで、取込データストローブ信号ＩＤＱＳは、ゲート回路６０において反転マスク信号ＸＭＡＳＫおよびデータストローブ信号ＤＱＳの論理積がとられた信号である。
【００３４】
なお、計数比較器５１のクリア端子ＣＬＲおよびフリップフロップ５３のプリセット端子ＰＲには、ＢＬカウント開始信号ＢＳＴが接続されている。これにより、ＢＬカウント開始信号ＢＳＴがハイレベルになると、計数比較器５１がリセットされ、フリップフロップ５３がプリセットされて、ＢＬ計数比較部５０が初期化されることとなる。
【００３５】
ＢＬ計数比較部５０では、初期化されると反転マスク信号ＸＭＡＳＫにハイレベルが出力され、計数比較器５１の計数値が０にされる。さらに、計数比較器５１では、取込データストローブ信号ＩＤＱＳの立下りエッジごとに計数され、その計数値がバースト長ＢＬに達すると、ハイレベルが出力される。すると、ゲート回路５２の出力にはローレベルが出力される。さらに、フリップフロップ５３では、次の取込データストローブ信号ＩＤＱＳの立下りエッジにおいて、その出力である反転マスク信号ＸＭＡＳＫがローレベルに遷移することとなる。
【００３６】
次いで、データ取込み回路１Ａの動作について説明する。図５は、第１実施形態にかかるデータ取込み回路１Ａの動作を示すタイミングチャートである。
ここで、クロック信号ＣＫは、システムクロック信号ＳＣＫに対し２倍の周波数の関係を有するデータ取込み回路１Ａのクロック信号である。データ読出しコマンド信号ＣＭＤはコントローラ（Ｃ）（図１、参照）がＳＤＲＡＭ（Ｒ）（図１、参照）に対して動作を指令する信号である。すなわち、データ読出しコマンド信号ＣＭＤは、コントローラ（Ｃ）からＳＤＲＡＭ（Ｒ）に対して発行される。図５において、“ＣＭＤ（コントローラ）”とあるのはコントローラ（Ｃ）からの出力であることを示し、“ＣＭＤ（ＳＤＲＡＭ）”とあるのはＳＤＲＡＭ（Ｒ）への入力であることを示している。また、“（５１内計数値）”とあるのは、計数比較器５１における内部の計数値を示している。他の記号については、図３に記載される信号名に基づく記号である。
【００３７】
また、図５中、“ＦＴ（１）”、“ＦＴ（２）”は、各々、第１および第２のフライトタイムを示し、“ＣＬ”はＣＡＳレイテンシを示している。本例では、フライトタイムＦＴ（１）＝ＦＴ（２）＝１．５とし、ＣＡＳレイテンシＣＬ＝２としている。
【００３８】
コントローラ（Ｃ）において発せられたデータ読出しコマンド信号ＣＭＤは、第１のフライトタイムＦＴ（１）でＳＤＲＡＭ（Ｒ）に到達する。そして、ＳＤＲＡＭ（Ｒ）のリードプリアンブル時間（ｔＲＰＲＥ）をシステムクロック信号ＳＣＫの１周期とすると、ＳＤＲＡＭ（Ｒ）では、データ読出しコマンド信号ＣＭＤを受けてからデータストローブ信号ＤＱＳがハイインピーダンス状態からローレベルに遷移する有効エッジまでのクロック数は、ＣＡＳレイテンシＣＬである２から１を減じた１となる。更に、ＳＤＲＡＭ（Ｒ）においてローレベルに遷移したデータストローブ信号ＤＱＳは第２のフライトタイムＦＴ（２）でコントローラ（Ｃ）に到達する。すなわち、コントローラ（Ｃ）による、データ読出しコマンド信号ＣＭＤ発行（リード指令信号ＲＤのハイレベルへの遷移）からデータストローブ信号ＤＱＳの有効エッジまでのクロック数であるレイテンシＲＬは４．０となる。リード指令信号ＲＤの入力からデータストローブ信号ＤＱＳの有効エッジまでの応答時間ＴＲＬは、４．０×システムクロック信号ＳＣＫの周期で表わされる。
【００３９】
（１）において、データ読出しコマンド信号ＣＭＤとして“Ｒｅａｄ”が発行され、リード指令信号ＲＤがハイレベルに遷移すると、ＲＬ計測部１０では、レイテンシ計数値ＲＬＡの計数が開始される。また、（２）においても、遅延部２０による遅延時間であるクロック信号ＣＫの１周期分だけ遅延後にＲＬ計数値ＲＬＣの計数が開始される。レイテンシ計数値ＲＬＡおよびＲＬ計数値ＲＬＣの計数値はいずれもシフトレジスタによる計数値であるため、最下位ビットから１ビットずつシフトされた値をとる。すなわち、いずれも８進数で、０１、０２、０４、０８、１０、２０、４０、８０の順に計数値が出力されることとなる。
【００４０】
（３）において、データストローブ信号ＤＱＳがハイインピーダンスからローレベルに遷移すると、遷移検知部４０では、この状態遷移が検知されて、内部データストローブ信号ＥＤＱＳにハイレベルが出力される。内部データストローブ信号ＥＤＱＳがハイレベルに遷移すると、ＲＬ計測部１０では、レイテンシ計数値ＲＬＡの値が保持され、レイテンシ計測値ＲＬＢに２０が出力される。このレイテンシ計測値ＲＬＢの値は、リード指令信号ＲＤの入力から、データストローブ信号ＤＱＳがハイインピーダンスからローレベルに遷移する応答時間ＴＲＬに応じた値となる。
【００４１】
（４）において、レイテンシ計測値ＲＬＢの出力値２０と、ＲＬ計数値ＲＬＣの出力値２０とが一致すると、ＲＬ計数比較部３０では、ＲＬ計数値ＲＬＣが２０の値をとる期間だけＢＬカウント開始信号ＢＳＴにハイレベルが出力される。なお、ＲＬ計数比較部３０では、予め遅延部２０による遅延時間であるクロック信号ＣＫの１周期分だけ遅延されてカウントが開始され、レイテンシ計数値ＲＬＡよりもＲＬ計数値ＲＬＣがクロック信号ＣＫの１周期分遅延するため、応答時間ＴＲＬの次のサイクルから、ＢＬカウント開始信号ＢＳＴが出力されることとなる。
【００４２】
そして、ＢＬカウント開始信号ＢＳＴがハイレベルに遷移すると、計数比較器５１における計数値が０に初期化され、ＢＬ計数比較部５０から反転マスク信号ＸＭＡＳＫにハイレベルが出力される。反転マスク信号ＸＭＡＳＫがハイレベルに遷移することにより、ゲート回路６０を介してデータストローブ信号ＤＱＳのレベルが伝播し、取込データストローブ信号ＩＤＱＳにストローブ信号が出力されることとなる。
【００４３】
（５）において、計数比較器５１の計数値がバースト長ＢＬに設定される値（バースト長＝２の場合はＢＬ＝１）に達すると、取込データストローブ信号ＩＤＱＳの立下りで、反転マスク信号ＸＭＡＳＫにローレベルが出力される。これにより、以降のデータストローブ信号ＤＱＳはゲート回路６０で遮断されることとなる。
【００４４】
なお、ＳＤＲＡＭ（Ｒ）には、データ読出しコマンド信号ＣＭＤに対するリード動作が完了しない状態で、さらに、データ読出しコマンド信号ＣＭＤが発行される場合には、Ｂｕｒｓｔ  ＲＥＡＤ  Ｉｎｔｅｒｒｕｐｔ  ｂｙ  ＲＥＡＤモードが実施される。この場合には、データストローブ信号ＤＱＳは、ハイインピーダンスに遷移することなく、２回目のデータ読出しコマンド信号ＣＭＤに対するデータストローブ信号ＤＱＳを出力する。ＲＬ計数比較部３０では、２回目のデータ読出しコマンド信号ＣＭＤに対するリード指令信号ＲＤが発行された時点からＲＬ計数値ＲＬＣの計数を開始し、その計数値が２０に達した時点でＢＬカウント開始信号ＢＳＴを再度出力する。これにより、反転マスク信号ＸＭＡＳＫには２回目のリード指令信号ＲＤに対するレイテンシ（すなわち、４．０）が反映されて、データストローブ信号ＤＱＳの遮断制御が、データストローブ信号ＤＱＳのストローブ信号の出力タイミングに沿って正確に行なわれることとなる。
【００４５】
本実施形態１にかかるデータ取込み回路１Ａでは、リード指令信号ＲＤの入力から、内部データストローブ信号ＥＤＱＳまでの時間を計測したレイテンシ計測値ＲＬＢが、ＲＬ計数比較部３０における応答時間ＴＲＬとして設定される。これにより、フライトタイムＦＴ（１）、ＦＴ（２）が、コントローラ（Ｃ）とＳＤＲＡＭ（Ｒ）とを接続する外部バスの配線長や配線負荷の違い、または／およびプロセスばらつきなどの製造条件、温度や電源電圧などの動作条件が変化したとしても、その変化に応じて、レイテンシを調整してデータストローブ信号の遮断制御を行うことができる。従って、フライトタイムＦＴ（１）、ＦＴ（２）の変化の影響を受けずに、ハイインピーダンス状態の伝播を確実に遮断するデータ取込み回路１Ａとすることができる。
【００４６】
なお、遅延部２０に代わり、後述のレイテンシ計測値ＲＬＢを左シフトしてレイテンシ計測値ＲＬＢ２を出力するシフト部２０Ａを備えたものであってもよい。これにより、フリップフロップ３１Ａ〜３１Ｈは、フリップフロップ１１Ａ〜１１Ｈと同じタイミングでシフトされるが、レイテンシ計測値ＲＬＢ２が左シフトされているため、遅延部２０を用いた場合と同様のタイミングでＢＬカウント開始信号ＢＳＴを出力することができる。
【００４７】
また、シフト部２０Ａについて、シフトビット数が固定であれば、ＲＬ計測部１０からＲＬ計数比較部３０に向うレイテンシ計測値ＲＬＢの結線を、ビットの並びがシフトするように結線することで足りる。これにより、遅延部２０を用いる場合よりも簡易な回路構成にすることができる。また、レイテンシ計測値ＲＬＢの遅延時間を変化させる場合でも、シフト部２０Ａにバレルシフタなどを利用することで容易に実現することができる。
【００４８】
次いで、第２実施形態にかかるデータ取込み回路１Ｂについて説明する。図６は、データ取込み回路１Ｂの構造を示すブロック図である。データ取込み回路１Ｂは、第１実施形態のデータ取込み回路１Ａに対して、計測指令信号ＲＬＥおよびクロック信号ＣＫを入力とし、ＲＬ計測部１０のクロック端子に出力するゲート回路８０を備える部分が異なり、他の構成要素については、データ取込み回路１Ａと同様である。従って、第１実施形態のデータ取込み回路１Ａに対し異なる部分を主要に説明し、他の部分の説明は簡略化または省略する。
【００４９】
ＲＬ計測部１０には、データストローブ信号ＤＱＳにおけるハイインピーダンスからローレベルに遷移後の最初の立ち上がりエッジを示す第１データストローブ信号ＤＱＳ１が入力されている。なお、この第１データストローブ信号ＤＱＳ１は、第１実施形態におけるデータ取込み回路１Ａと同様に遷移検知部４０を備え、データストローブ信号ＤＱＳのハイインピーダンスからローレベルの遷移の検知を遅延するなどして生成することもできる。
【００５０】
ゲート回路８０では、一方に入力される計測指令信号ＲＬＥと、他方に入力されるクロック信号ＣＫとの論理積が演算されて、その結果がＲＬ計測部１０のクロック端子に出力されている。これにより、ＲＬ計測部１０は、計測指令信号ＲＬＥがハイレベルの期間だけ、レイテンシ計測値ＲＬＢが更新されることとなる。レイテンシ計測値ＲＬＢの設定以降の動作については第１実施形態のデータ取込み回路１Ａと同様に動作することとなる。
【００５１】
ここで、計測指令信号ＲＬＥを特定の期間、例えば、電源投入時やシステムの初期設定時などにハイレベルに遷移するように制御することで、レイテンシ計測値ＲＬＢを得るための計数や更新動作などを、データストローブ信号ＤＱＳにおけるハイインピーダンスからローレベルへの遷移ごとに行なわないようにすることができる。これにより、レイテンシ計測値ＲＬＢを得るための計数や更新動作にかかる動作電力を軽減することができ、ひいては、データ取込み回路１Ｂ全体の消費電力を低減することができる。
【００５２】
次に、第３実施形態にかかるデータ取込み回路１Ｃについて説明する。データ取込み回路１Ａ、１Ｂ（第１、第２実施形態）はクロック信号ＣＫをカウントすることにより時間を計測しているのに対して、データ取込み回路１Ｃでは、ディレイラインを使用して時間を計測する。時間計測の精度向上を図っている。
【００５３】
図７は、データ取込み回路１Ｃの構造を示すブロック図である。データ取込み回路１Ｃは、第１実施形態のデータ取込み回路１Ａにおける、ＲＬ計測部１０およびＲＬ計数比較部３０に代えて、ＲＬ計測部１５およびＲＬ計数比較部３５を備えている。また、データ取込み回路１Ａとは異なり、遅延部２０およびシフト部２０Ａは備えられていない。他の構成要素については、データ取込み回路１Ａと同様である。従って、第１実施形態のデータ取込み回路１Ａに対し異なる部分を主要に説明し、他の部分の説明は簡略化または省略する。
【００５４】
ＲＬ計測部１５は、リード指令信号ＲＤ、および内部データストローブ信号ＥＤＱＳを入力とし、リード指令信号ＲＤの入力から内部データストローブ信号ＥＤＱＳの出力までの時間をディレイラインにより計測する。計測された時間として、ディレイラインの遅延時間を設定するコード信号ＣＯＤＥ１を出力する。ＲＬ計数比較部３５は、ディレイラインを備え、入力されるコード信号ＣＯＤＥ１に応じて、ＲＬ計測部１５で計測された時間を待機時間として計時を行い、ＢＬカウント開始信号ＢＳＴを出力する。
【００５５】
尚、ＲＬ計測部１５を計測指令信号ＲＬＥにより制御して、電源投入時やシステムの初期設定時などに限定して計測動作をさせることも可能である。初期化時に計測時間のコード信号ＣＯＤＥ１を取得して保持すれば、その後は、保持されたコード信号ＣＯＤＥ１に応じてＲＬ計数比較部３５のディレイラインを設定することができる。この場合、ＲＬ計測部１５による計測動作が完了しコード信号ＣＯＤＥ１が取得された時点で、計測終了信号ＥＮＤを出力する構成とすることもできる。コード信号ＣＯＤＥ１の取得を報知することができる。
【００５６】
図８は、ＲＬ計数比較部３５の具体例である。ディレイラインＤＬを備えて構成されている。リード指令信号ＲＤがディレイライン入力端子（ＤＬ＿ＩＮ）に入力され、コード信号ＣＯＤＥ１がコード入力端子（ＤＬＩ＿ＣＯＤＥ）に入力されている。ディレイライン出力端子（ＤＬ＿ＯＵＴ）からＢＬカウント開始信号ＢＳＴが出力される。
【００５７】
ディレイラインＤＬは、ディレイライン入力端子（ＤＬ＿ＩＮ）から多段に直列接続された遅延ユニットＤＵ０〜ＤＵＮを備えている。各遅延ユニットＤＵ０〜ＤＵＮは、インバータゲート等の第１の論理反転回路を介して、次段の遅延ユニットに接続されると共に、更にインバータゲート等の第２の論理反転回路を介して出力タップ（Ｔ０）〜（ＴＮ）を備えている。各出力タップ（Ｔ０）〜（ＴＮ）は選択部ＤＬＳに入力される。選択部ＤＬＳでは、コード入力端子（ＤＬＩ＿ＣＯＤＥ）から入力されるコード信号ＣＯＤＥ１に応じて、何れか一つの出力タップ（Ｔ０）〜（ＴＮ）が選択され、ディレイライン出力端子（ＤＬ＿ＯＵＴ）に接続される。
【００５８】
図９に示すＲＬ計測部１５Ａは、第３実施形態のＲＬ計測部１５の第１具体例である。コード信号ＣＯＤＥ１を順次変化させてディレイラインＤＬの遅延時間を順次変更することにより、リード指令信号ＲＤから内部データストローブ信号ＥＤＱＳまでの時間を計測する。
【００５９】
ＲＬ計測部１５Ａは、ＲＬ計数比較部３５に備えられるディレイラインＤＬと同一構成のディレイラインＤＬと、計測判断部１７とを備えている。ディレイライン入力端子（ＤＬ＿ＩＮ）にはリード指令信号ＲＤが入力され、ディレイライン出力端子（ＤＬ＿ＯＵＴ）から出力される遅延信号ＲＤ１が計測判断部１７に入力される。計測判断部１７からは順次変化するコード信号ＣＯＤＥ１がコード入力端子（ＤＬＩ＿ＣＯＤＥ）に入力される。計測判断部１７には、計測指令信号ＲＬＥが入力されると共に内部データストローブ信号ＥＤＱＳが入力される。
【００６０】
計測判断部１７では、計測指令信号ＲＬＥの入力に伴い、コード信号ＣＯＤＥ１が初期化される（Ｓ１）。初期化されたコード信号ＣＯＤＥ１がディレイラインＤＬに送られディレイラインの遅延時間が初期化された後、リード指令信号ＲＤがハイレベルに遷移する。ディレイラインＤＬからは初期化された時間で遅延信号ＲＤ１がハイレベルに遷移する。遅延信号ＲＤ１の遷移に応じて内部データストローブ信号ＥＤＱＳの論理値が確認される（Ｓ２）。内部データストローブ信号ＥＤＱＳの論理値がローレベルであれば（Ｓ２：ＮＯ）、データストローブ信号ＤＱＳが未だハイインピーダンスであると判断される。コード信号ＣＯＤＥ１を“１”増加して（Ｓ３）ステップ（Ｓ２）に移行し、再度リード指令信号ＲＤの入力を行う。内部データストローブ信号ＥＤＱＳの論理値がハイレベルであれば（Ｓ２：ＹＥＳ）、設定されたコード信号ＣＯＤＥ１を保持した上で出力する（Ｓ４）。同時に、計測終了信号ＥＮＤを出力する。
【００６１】
ディレイラインＤＬの遅延ユニット当たりの遅延時間で、リード指令信号ＲＤから内部データストローブ信号ＥＤＱＳまでの時間を計測することができる。計測された時間はコード信号ＣＯＤＥ１として計測判断部１７で保持されるため、保持されたコード信号ＣＯＤＥ１に応じて、ＲＬ計数比較部３５に備えられるディレイラインＤＬが設定され、精度良く待機時間を計測をすることができる。
【００６２】
図１０に示すＲＬ計測部１５Ｂは、第３実施形態のＲＬ計測部１５の第２具体例である。内部データストローブ信号ＥＤＱＳのハイレベル遷移に応じて、リード指令信号ＲＤが伝播するディレイラインＤＬの各出力タップ（Ｔ０）〜（ＴＮ）に出力される信号を取得する。これらの信号のうち、論理レベルがローレベルからハイレベルに切り替わる位置を検出することにより、リード指令信号ＲＤから内部データストローブ信号ＥＤＱＳまでの時間を計測する。
【００６３】
ＲＬ計測部１５Ｂは、ＲＬ計数比較部３５に備えられるディレイラインＤＬと同一構成のディレイラインＤＬと、ディレイラインＤＬの出力タップ（Ｔ０）〜（ＴＮ）ごとに入力端子（Ｄ）が接続されるフリップフロップＦＦ０〜ＦＦＮと、フリップフロップＦＦ０〜ＦＦＮの出力端子（Ｑ）から出力される出力信号Ｑ０〜ＱＮが入力される検出部１８とを備えている。フリップフロップＦＦ０〜ＦＦＮは、内部データストローブ信号ＥＤＱＳのハイレベル遷移で出力タップ（Ｔ０）〜（ＴＮ）から出力される信号を取込み、各出力端子（Ｑ）から出力信号Ｑ０〜ＱＮとして出力する。
【００６４】
ディレイラインＤＬのディレイライン入力端子（ＤＬ＿ＩＮ）にハイレベルのリード指令信号ＲＤが入力されると、ハイレベル信号は、遅延ユニットＤＵ０〜ＤＵＮを順次伝播していき、出力タップ（Ｔ０）〜（ＴＮ）は順次ハイレベルに遷移していく。検出部１８では、内部データストローブ信号ＥＤＱＳがハイレベルに遷移した時点での各出力タップ（Ｔ０）〜（ＴＮ）の出力信号Ｑ０〜ＱＮが取り込まれ、その論理レベルを検出する。出力信号Ｑ０〜ＱＮのうちローレベルとハイレベルとの境界位置を特定する。特定された位置がデコードされ、コード信号ＣＯＤＥ１として出力される。
【００６５】
検出部１８の具体例を図１１に示す。隣接する出力信号が入力されるＡＮＤゲートＡ０〜ＡＮ−１を備えている。各ＡＮＤゲートＡ０〜ＡＮ−１に入力される出力信号Ｑ０〜ＱＮのうち、後段の遅延ユニットから出力される信号は反転して入力される。これにより、リード指令信号ＲＤの入力によるローレベルからハイレベルへの遷移位置を検出することができる。検出されＡＮＤゲートＡ０〜ＡＮ−１から出力される信号は、デコード部１９でデコードされ、コード信号ＣＯＤＥ１が出力される。
【００６６】
第３実施形態のＲＬ計測部１５Ａ、１５Ｂでは、ディレイラインＤＬの遅延ユニット当たりの遅延時間で、リード指令信号ＲＤから内部データストローブ信号ＥＤＱＳまでの時間を計測することができる。計測された時間はコード信号ＣＯＤＥ１として、第１具体例では計測判断部１７で保持される。また、第２具体例では検出部１８で保持することもできる。保持されたコード信号ＣＯＤＥ１に応じて、ＲＬ計数比較部３５に備えられるディレイラインＤＬが設定され、精度良く待機時間を計測をすることができる。
【００６７】
次に、第４実施形態にかかるデータ取込み回路１Ｄについて説明する。データ取込み回路１Ａ、１Ｂ（第１、第２実施形態）におけるクロック信号ＣＫをカウントすることによる粗い時間計測と、データ取込み回路１Ｃ（第３実施形態）におけるディレイラインＤＬによる細かい時間計測とを組み合わせて計測する。計測精度の不要な粗計測にはクロック信号ＣＫのカウントという簡略化された回路を使用し、粗計測された後の高精度の計測が必要な微計測にはディレイラインを使用して高精度に時間計測を行う。高精度の時間計測を、必要とされる時間計測の分解能に応じて最適な計測手段を使用して計測することができる。
【００６８】
図１２は、データ取込み回路１Ｄの構造を示すブロック図である。第３実施形態のデータ取込み回路１Ｃに加えて、ＣＬ計測部９０を備えている。ＣＬ計測部９０は、リード指令信号ＲＤ、ＣＡＳレイテンシＣＬ、およびクロック信号ＣＫを入力とし、ＣＡＳレイテンシ計測値ＣＬＢを出力する。ＲＬ計測部１５およびＲＬ計数比較部３５は、第３実施形態のデータ取込み回路１Ｃと同様の構成であるが、各々の入力には、リード指令信号ＲＤに代えて、ＣＡＳレイテンシ計測値ＣＬＢが入力される。また、ＲＬ計測部１５から出力されＲＬ計数比較部３５に入力される信号は、コード信号ＣＯＤＥ１に代えてコード信号ＣＯＤＥ２である。
【００６９】
ＣＬ計測部９０は、リード指令信号ＲＤのハイレベル遷移に応じて、クロック信号ＣＫのカウント動作を開始する。カウント動作は、ＣＡＳレイテンシＣＬから“１”を減じた回数行われる。この場合は、リードプリアンブル時間（ｔＲＰＲＥ）がクロック信号ＣＫの１周期とされる場合である。データ取込みシステム（図１）において、コントローラ（Ｃ）から発せられるデータ読出しコマンド信号ＣＭＤが、第１のフライトタイムＦＴ（１）を経てＳＤＲＡＭ（Ｒ）に到達し、ＳＤＲＡＭ（Ｒ）において開始されたデータの読み出し動作により、ＳＤＲＡＭ（Ｒ）からデータが出力されるまでの時間がＣＡＳレイテンシＣＬである。ＣＡＳレイテンシＣＬの１周期前のタイミングで、ＳＤＲＡＭ（Ｒ）はデータストローブ信号ＤＱＳをハイインピーダンスからローレベルに遷移する。その後、第２のフライトタイムＦＴ（２）でデータストローブ信号ＤＱＳのローレベル遷移がコントローラ（Ｃ）に伝播する。ＳＤＲＡＭ（Ｒ）がデータ読出しコマンド信号ＣＭＤを受けてからデータストローブ信号ＤＱＳがローレベルに遷移する時間が、ＣＡＳレイテンシから“１”を減じた時間に予め確定しているので、ＣＬ計測部９０では、この時間を計測する。
【００７０】
ＣＬ計測部９０から出力されるＣＡＳレイテンシ計測値ＣＬＢがＲＬ計測部１５に入力され、ＣＡＳレイテンシ計測値ＣＬＢから内部データストローブ信号ＥＤＱＳが出力されるまでの時間がディレイラインＤＬにより計測される。計測された時間はコード信号ＣＯＤＥ２としてＲＬ計数比較部３５に送られる。ＲＬ計数比較部３５では、ＣＡＳレイテンシ計測値ＣＬＢからコード信号ＣＯＤＥ２で設定される遅延時間を待機時間として計測される。
【００７１】
リード指令信号ＲＤから内部データストローブ信号ＥＤＱＳまでの時間のうち、クロック信号ＣＫの周期の分解能で計測可能なＣＡＳレイテンシ計測値ＣＬＢについては、ＣＬ計測部９０によりクロック信号ＣＫの周期をカウントすることにより行われる。コントローラ（Ｃ）とＳＤＲＡＭ（Ｒ）との間で信号伝播する際の遅延時間である第１、第２のフライトタイムＦＴ（１）、ＦＴ（２）は、外部データバスに付加される負荷に応じて連続的に変化する。この連続的に変化する時間をディレイラインＤＬで計測することにより、精度良く時間計測を行うことができる。両者を加算すれば、リード指令信号ＲＤから内部データストローブ信号ＥＤＱＳまでの応答時間を、簡略な回路で精度良く計測することができる。
【００７２】
次に、第５実施形態にかかるデータ取込み回路１Ｅについて説明する。図１３に示すデータ取込み回路１Ｅは、データ取込み回路１Ａ〜１Ｄ（第１〜第３実施形態）のＢＬカウント開始信号ＢＳＴ、データ取込み回路１Ａ、１Ｂ、１Ｄ（第１、第２、第４実施形態）のクロック信号ＣＫ、データ取込み回路１Ｃ（第３実施形態）のコード信号ＣＯＤＥ１、または／およびデータ取込み回路１Ｄ（第４実施形態）のコード信号ＣＯＤＥ２に、遅延時間を付与する遅延調整部９５を備える。
【００７３】
コントローラ（Ｃ）とＳＤＲＡＭ（Ｒ）とが外部バスを介して接続されるデータ取込みシステムにおいては、コントローラ（Ｃ）およびＳＤＲＡＭ（Ｒ）内の信号線や外部バスによって形成される信号経路上の負荷により、または／および外部バスに挿入されるノイズフィルタ等により、信号の伝播に遅延が生ずる場合がある。これらの遅延時間は、信号経路長や信号経路の周辺環境に応じて、またノイズフィルタに応じて信号の伝播遅延時間が変化することが一般的である。こうした、遅延時間を調整するために智延長西部９５が備えられている。遅延調整部９５は、調整信号ＡＤＪにより遅延時間を調整可能とされることが好ましい。これにより、データ取込みシステムのシステム構成に応じて遅延時間の調整をすることができる。
【００７４】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１および第２実施形態において、ＲＬ計測部１０およびＲＬ計数比較部３０にシフトレジスタを用いて計数器を構成しているが、通常のバイナリカウンタを用いて計数器を構成することも可能である。
また、第３、第４実施形態では、ディレイラインＤＬがＲＬ計数比較部３５とは別にＲＬ計測部１５Ａ、１５Ｂにも固有に備えられる場合を示したが、本発明はこれに限定されるものではない。ＲＬ計測部１５Ａ、１５Ｂにおいて時間計測をする場合に、ＲＬ計数比較部３５に備えられているディレイラインＤＬを利用する構成とすることもできる。
【００７５】
なお、ＲＬ計測部１０および遷移検知部４０、ＲＬ計測部１５および遷移検知部４０、およびＣＬ計測部９０、ＲＬ計測部１５および遷移検知部４０は、応答時間計測部の一例、ＲＬ計数比較部３０、ＲＬ計数比較部３５は、待機部の一例、リード指令信号ＲＤ、遅延リード指令信号ＲＤＤ、およびＣＡＳレイテンシ計測値ＣＬＢは、待機開始信号の一例、ＲＬ計測部１０、１５、ＣＬ計測部９０およびＲＬ計測部１５は、計測部の一例、遅延部２０またはシフト部２０Ａは待機調整部の一例である。また、ローレベルは第１論理レベルの一例、ハイレベルは第２論理レベルの一例、ローレベル閾値電圧ＶＲＥＦＬは第１閾値電圧の一例、ハイレベル閾値電圧ＶＲＥＦＨは第２閾値電圧の一例である。また、フリップフロップ１１Ａ〜１１Ｈは、第１カウンタ部の一例、フリップフロップ１２Ａ〜１２Ｈは、第１保持部の一例である。また、計測判断部１７、フリップフロップＦＦ０〜ＦＦＮおよび検出部１８は、選択部の一例である。また、フリップフロップＦＦ０〜ＦＦＮは、ディレイライン信号保持部の一例である。また、ＣＬ計測部９０は、第１計測部の一例、第４実施形態のＲＬ計測部１５は、第２計測部の一例である。また、ＣＡＳレイテンシＣＬから“１”を減じたクロック信号ＣＫの周期、すなわちＳＤＲＡＭ（Ｒ）でのデータの読み出し動作からデータが出力されるまでの時間は、第１時間の一例、コントローラ（Ｃ）とＳＤＲＡＭ（Ｒ）との間で信号伝播する際の遅延時間である第１、第２のフライトタイムＦＴ（１）、ＦＴ（２）は、第２時間の一例である。
【００７６】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）  リード指令信号に応じて、データ信号と共にデータストローブ信号に同期して前記データ信号を取り込む際、無効な前記データストローブ信号の入力をマスクするデータ取込み回路であって、前記リード指令信号の入力から、前記データストローブ信号の有効エッジまでの応答時間を計測する応答時間計測部と、前記リード指令信号に基づく待機開始信号に応じて、前記応答時間に基づく時間である待機時間だけ待機した後、前記データストローブ信号のマスクの解除を指令する待機部と、を備えることを特徴とするデータ取込み回路。
（付記２）  付記１に記載のデータ取込み回路であって、前記データストローブ信号は、前記リード指令信号に応じて、ハイインピーダンスから第１論理レベルに遷移する有効エッジを出力し、前記応答時間計測部は、前記データストローブ信号の前記ハイインピーダンスから前記第１論理レベルへの遷移を検知する遷移検知部と、前記リード指令信号の入力から前記遷移検知部の検知結果が出力されるまでの前記応答時間を計測する計測部と、を備えることを特徴とするデータ取込み回路。
（付記３）  付記２に記載のデータ取込み回路であって、前記遷移検知部は、反転入力端子に前記ストローブ入力信号が入力され、非反転入力端子に前記第１論理レベルを検知する第１閾値電圧が入力される第１比較器と、非反転入力端子に前記データストローブ信号とは相補である反転データストローブ信号が入力され、反転入力端子に前記第２論理レベルを検知する第２閾値電圧が入力される第２比較器と、第１比較器および第２比較器の出力の論理積を演算するゲート回路と、を備えることを特徴とするデータ取込み回路。
（付記４）  付記１に記載のデータ取込み回路であって、前記応答時間計測部は、計測指令信号に応じて、前記応答時間の計測を有効にすることを特徴とするデータ取込み回路。
（付記５）  付記１に記載のデータ取込み回路であって、前記応答時間計測部は、前記リード指令信号の入力に応じて、クロック信号の計数が開始される第１カウンタ部と、前記データストローブ信号の前記有効エッジに応じて前記第１カウンタ部の出力を保持する第１保持部と、を備えることを特徴とするデータ取込み回路。
（付記６）  付記５に記載のデータ読込み回路であって、前記待機時間を、前記第１保持部の保持内容に応じた時間から、前記クロック信号の一周期だけ遅延した関係にする待機調整部を備えることを特徴とするデータ取込み回路。
（付記７）  付記６に記載のデータ取込み回路であって、前記待機調整部は、前記第１保持部の保持内容を左シフトするシフタを備えることを特徴とするデータ取込み回路。
（付記８）  付記６に記載のデータ取込み回路であって、前記待機調整部は、前記リード指令信号を前記クロック信号の一周期だけ遅延させるフリップフロップを備えることを特徴とするデータ取込み回路。
（付記９）  付記５に記載のデータ取込み回路であって、前記第１カウンタ部は、前記リード指令信号をデータ入力とし、前記クロック信号をクロック入力とするシフトレジスタを備えることを特徴とするデータ取込み回路。
（付記１０）  付記１に記載のデータ取込み回路であって、前記待機部は、前記待機開始信号が入力されるディレイラインを備え、前記応答時間計測部は、前記応答時間に応じた前記ディレイラインの出力タップを選択する選択部を備えることを特徴とするデータ取込み回路。
（付記１１）  付記１０に記載のデータ取込み回路であって、前記選択部は、前記ディレイラインまたは前記ディレイラインと同一構成のディレイラインの出力タップを順次切り替えて、該ディレイラインに入力される前記リード指令信号が遅延して出力される時間で前記データストローブ信号の論理レベルを検出することを特徴とするデータ取込み回路。
（付記１２）  付記１０に記載のデータ取込み回路であって、前記選択部は、前記データストローブ信号の有効エッジに応じて、前記リード指令信号が入力される前記ディレイラインまたは前記ディレイラインと同一構成のディレイラインの各出力タップの信号を保持するディレイライン信号保持部と、前記ディレイライン信号保持部に保持された信号から前記リード指令信号の入力タイミングを特定する検出部とを備えることを特徴とするデータ取込み回路。
（付記１３）  付記１１または１２に記載のデータ取込み回路であって、前記応答時間の計測時、前記待機部に備えられる前記ディレイラインに前記リード指令信号を入力することを特徴とするデータ取込み回路。
（付記１４）  付記１に記載のデータ取込み回路であって、前記応答時間計測部は、前記応答時間のうち第１時間を計測する第１計測部と、前記応答時間から前記第１時間を除いた第２時間を計測する第２計測部とを備え、前記待機開始信号は前記第１計測部から出力され、前記待機部では前記第２時間に基づく時間だけ待機することを特徴とするデータ取込み回路。
（付記１５）  付記１４に記載のデータ取込み回路であって、前記第１時間は、前記応答時間のうち固定された時間であり、前記第２時間は、前記応答時間のうち変動する時間であることを特徴とするデータ取込み回路。
（付記１６）  付記１４に記載のデータ取込み回路であって、前記第１計測部は、前記リード指令信号の入力に応じて、クロック信号の計数が開始される第２カウンタ部と、前記データストローブ信号の前記有効エッジに応じて前記第２カウンタ部の出力を保持する第２保持部とを備えることを特徴とするデータ取込み回路。
（付記１７）  付記１に記載のデータ取込み回路であって、前記応答時間計測部または／および前記待機部の、計測タイミングまたは／および計測結果のうち少なくとも何れか一つを可変に遅延する遅延調整部を備えることを特徴とするデータ取込み回路。
（付記１８）  付記１７に記載のデータ取込み回路であって、前記応答時間計測部または／および前記待機部における計測がクロック信号に基づいて行なわれる場合、前記遅延調整部による計測タイミングの遅延は、クロック信号の遅延によることを特徴とするデータ取込み回路。
（付記１９）  リード指令信号に応じて、データストローブ信号に同期してデータ信号を出力するメモリ装置と、前記データストローブ信号に同期して前記データ信号を取り込む際、無効な前記データストローブ信号の入力をマスクするメモリ制御装置とを備え、前記メモリ制御装置は、前記リード指令信号の入力から前記データストローブ信号の有効エッジまでの応答時間を計測する応答時間計測部と、前記リード指令信号に基づく待機開始信号に応じて、前記応答時間に基づく時間だけ待機した後、前記データストローブ信号のマスクの解除を指令する待機部と、を備えることを特徴とするデータ取込みシステム。
（付記２０）  リード指令信号に応じて、データ信号と共にデータストローブ信号に同期して前記データ信号を取り込む際、無効な前記データストローブ信号の入力をマスクするデータ取込み回路の制御方法であって、前記リード指令信号の入力から、前記データストローブ信号の有効エッジまでの応答時間を計測するステップと、前記リード指令信号に応じて、前記応答時間に基づく時間である待機時間だけ待機した後、前記データストローブ信号のマスクの解除を指令するステップと、を備えることを特徴とするデータ取込み回路の制御方法。
（付記２１）  付記２０に記載のデータ取込み回路の制御方法であって、前記データストローブ信号は、前記リード指令信号に応じて、ハイインピーダンスから第１論理レベルに遷移する前記有効エッジを出力し、前記応答時間を計測するステップは、前記データストローブ信号の前記ハイインピーダンスから前記第１論理レベルへの遷移を検知するステップと、前記リード指令信号の入力から前記遷移を検知するステップの検知結果が出力されるまでの前記応答時間を計測するステップと、を備えることを特徴とするデータ取込み回路の制御方法。
（付記２２）  付記２０に記載にデータ取込み回路の制御方法であって、前記応答時間を計数するステップは、計測指令信号に応じて、前記応答時間の計測を有効にするステップを、さらに備えることを特徴とするデータ取込み回路の制御方法。
（付記２３）  付記２０に記載のデータ取込み回路の制御方法であって、前記応答時間を計測するステップは、前記リード指令信号の入力に応じて、クロック信号の計数を開始するステップと、前記データストローブ信号の前記有効エッジに応じて、前記計数を開始するステップの計数結果を保持するステップと、を備えることを特徴とするデータ取込み回路の制御方法。
（付記２４）  付記２０に記載のデータ取込み回路の制御方法であって、前記マスクの解除指令のステップは、前記リード指令信号に応じてディレイラインにより信号を遅延するステップを備え、前記応答時間を計測するステップは、前記応答時間に応じた前記ディレイラインの出力タップを選択するステップを有することを特徴とするデータ取込み回路の制御方法。
（付記２５）  付記２４に記載のデータ取込み回路の制御方法であって、前記選択するステップは、前記ディレイラインまたは前記ディレイラインと同一構成のディレイラインの出力タップを順次切り替えるステップと、順次切り替えの各ステップにおいて、該ディレイラインに入力される前記リード指令信号が遅延して出力される時間で前記データストローブ信号の論理レベルを検出するステップとを有することを特徴とするデータ取込み回路の制御方法。
（付記２６）  付記２４に記載のデータ取込み回路の制御方法であって、前記選択するステップは、前記データストローブ信号の有効エッジに応じて、前記リード指令信号が入力される前記ディレイラインまたは前記ディレイラインと同一構成のディレイラインの各出力タップの信号を保持するステップと、前記保持するステップにより保持された信号から前記リード指令信号の入力タイミングを特定するステップとを有することを特徴とするデータ取込み回路の制御方法。
（付記２７）  付記２０に記載のデータ取込み回路の制御方法であって、前記応答時間を計測するステップは、前記応答時間のうち第１時間を計測するステップと、前記応答時間から前記第１時間を除いた第２時間を計測するステップとを有し、前記マスクの解除指令のステップは、前記第２時間に基づく時間だけ待機することを特徴とするデータ取込み回路の制御方法。
（付記２８）  付記２７に記載のデータ取込み回路の制御方法であって、前記第１時間は、前記応答時間のうち固定された時間であり、前記第２時間は、前記応答時間のうち変動する時間であることを特徴とするデータ取込み回路の制御方法。
（付記２９）  付記２７に記載のデータ取込み回路であって、前記第１時間を計測するステップは、前記リード指令信号の入力に応じて、クロック信号の計数を開始するステップと、前記データストローブ信号の前記有効エッジに応じて、前記第１時時間を計測するステップの計数結果を保持するステップとを有することを特徴とするデータ取込み回路の制御方法。
【図面の簡単な説明】
【００７７】
【図１】本発明が適用されるデータ取込みシステムを示す回路ブロック図である。
【図２】第１実施形態にかかるデータ取込み回路の構造を示すブロック図である。
【図３】データ取込み回路の具体例を示す回路図である。
【図４】遷移検知部の具体例を示す回路図である。
【図５】第１実施形態にかかるデータ取込み回路の動作を示すタイミングチャートである。
【図６】第２実施形態にかかるデータ取込み回路の構造を示すブロック図である。
【図７】第３実施形態にかかるデータ取込み回路の構造を示すブロック図である。
【図８】第３実施形態のＲＬ計測比較部の回路図である。
【図９】第３実施形態の第１具体例に適用されるＲＬ計測部の回路図である。
【図１０】第３実施形態の第２具体例に適用されるＲＬ計測部の回路図である。
【図１１】図１０に示す検出部１８の具体例を示す回路図である。
【図１２】第４実施形態にかかるデータ取込み回路の構造を示すブロック図である。
【図１３】第５実施形態にかかるデータ取込み回路の構造を示すブロック図である。
【図１４】従来技術のデータ取込み回路の構造を示す回路ブロック図である。
【符号の説明】
【００７８】
１、１Ａ〜１Ｅ  データ取込み回路
１０、１５  ＲＬ計測部
１７  計測判断部
１８  検出部
２０  遅延部
２０Ａ  シフト部
３０、３５  ＲＬ計数比較部
４０  遷移検知部
９０  ＣＬ計測部
９５  遅延調整部
Ｃ  コントローラ
ＤＬ  ディレイライン
Ｒ  ＳＤＲＡＭ
ＢＳＴ  ＢＬカウント開始信号
ＣＬＢ  ＣＡＳレイテンシ計測値
ＣＯＤＥ１、ＣＯＤＥ２  コード信号
ＥＤＱＳ  内部データストローブ信号
ＤＱＳ  データストローブ信号
ＸＤＱＳ  反転データストローブ信号
ＲＤ  リード指令信号
ＲＬＢ  レイテンシ計測値
ＲＬＥ  計測指令信号
ＸＭＡＳＫ  反転マスク信号
【図１】
0005157194.tif 000002
【図２】
0005157194.tif 000003
【図３】
0005157194.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005157194.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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