(57)【特許請求の範囲】
【請求項１】
半導体チップであって、
半導体基板と、
前記半導体基板上にある第１ＤＭＯＳデバイスと、
前記半導体基板上にある第２ＤＭＯＳデバイスと、
前記半導体基板の上方にある第１キャパシタと、
前記半導体基板の上方にある、第１端子および第２端子を有するインダクタであって、前記インダクタの前記第１端子は、前記第１ＤＭＯＳデバイスの第１端子および前記第２ＤＭＯＳデバイスの第１端子に結合され、前記インダクタの前記第２端子は、前記第１キャパシタに結合される、インダクタと、
前記第１ＤＭＯＳデバイスの第２端子に結合されたオンチップ・キャパシタと、
を備えている、半導体チップ。
【請求項２】
請求項１記載の半導体チップであって、更に、前記半導体基板の上方にあるパシベーション層を備えており、前記パシベーション層が窒化物層を備えており、前記第１キャパシタが前記パシベーション層の上方にある、半導体チップ。
【請求項３】
請求項２記載の半導体チップにおいて、前記窒化物層が、０．３マイクロメートルよりも大きな厚さを有する窒化シリコン層を備えている、半導体チップ。
【請求項４】
請求項１記載の半導体チップであって、更に、前記半導体基板の上方にあるパシベーション層を備えており、前記パシベーション層が窒化物層を備えており、前記インダクタが前記パシベーション層の上方にある、半導体チップ。
【請求項５】
請求項４記載の半導体チップにおいて、前記窒化物層が、０．３マイクロメートルよりも大きな厚さを有する窒化シリコン層を備えている、半導体チップ。
【請求項６】
請求項１記載の半導体チップであって、更に、前記インダクタの上方にポリマー層を備えている、半導体チップ。
【請求項７】
請求項６記載の半導体チップであって、更に、前記第１キャパシタの底部に錫含有接合部を備えている、半導体チップ。
【請求項８】
請求項１記載の半導体チップにおいて、前記インダクタが、１．５および１５マイクロメートルの間の厚さを有する銅層を備えている、半導体チップ。
【請求項９】
半導体チップであって、
半導体基板と、
前記半導体基板上にある第１ＤＭＯＳデバイスと、
前記半導体基板上にある第２ＤＭＯＳデバイスと、
前記半導体基板の上方にある第１キャパシタと、
前記半導体基板の上方にある、第１端子および第２端子を有するインダクタであって、前記インダクタの前記第１端子は、前記第１ＤＭＯＳデバイスの第１端子および前記第２ＤＭＯＳデバイスの第１端子に結合され、前記インダクタの前記第２端子は前記第１キャパシタに結合される、インダクタと、
前記第１ＤＭＯＳデバイスのゲートおよび前記第２ＤＭＯＳデバイスのゲートに結合されたスイッチ・コントローラと、
前記インダクタの前記第２端子および前記第１キャパシタに結合された第１端子と、前記スイッチ・コントローラに結合された第２端子とを有する電圧フィードバック・デバイスと、
前記第１ＤＭＯＳデバイスの第２端子に結合されたオンチップ・キャパシタと、
を備えている、半導体チップ。
【請求項１０】
請求項９記載の半導体チップであって、更に、前記半導体基板の上方にあるパシベーション層を備えており、前記パシベーション層が窒化物層を備えており、前記第１キャパシタが前記パシベーション層の上方にある、半導体チップ。
【請求項１１】
請求項１０記載の半導体チップにおいて、前記窒化物層が、０．３マイクロメートルよりも大きな厚さを有する窒化シリコン層を備えている、半導体チップ。
【請求項１２】
請求項９記載の半導体チップであって、更に、前記半導体基板の上方にあるパシベーション層を備えており、前記パシベーション層が窒化物層を備えており、前記インダクタが前記パシベーション層の上方にある、半導体チップ。
【請求項１３】
請求項１２記載の半導体チップにおいて、前記窒化物層が、０．３マイクロメートルよりも大きな厚さを有する窒化シリコン層を備えている、半導体チップ。
【請求項１４】
請求項１３記載の半導体チップであって、更に、前記半導体基板の上方にあるパシベーション層を備えており、前記パシベーション層が窒化物層を備えており、前記オンチップ・キャパシタが前記パシベーション層の上方にある、半導体チップ。
【請求項１５】
請求項１４記載の半導体チップにおいて、前記窒化物層が、０．３マイクロメートルよりも大きな厚さを有する窒化シリコン層を備えている、半導体チップ。
【請求項１６】
半導体チップであって、
半導体基板と、
前記半導体基板の上方にあるインダクタと、
前記半導体基板の上方にある第１キャパシタと、
前記半導体基板上にある第１ＤＭＯＳデバイスであって、前記第１ＤＭＯＳデバイスの第１端子は前記インダクタの第１端子に結合される、第１ＤＭＯＳデバイスと、
前記半導体基板上にある第２ＤＭＯＳデバイスであって、前記インダクタの前記第１端子および前記第１ＤＭＯＳデバイスに結合されたゲートと、前記インダクタの前記第１端子、前記第１ＤＭＯＳデバイス、および前記第２ＤＭＯＳデバイスの前記ゲートに結合された前記第２ＤＭＯＳデバイスの第１端子と、前記第１キャパシタに結合された前記第２ＤＭＯＳデバイスの第２端子とを有する、第２ＤＭＯＳデバイスと、
前記第１ＤＭＯＳデバイスのゲートに結合されたスイッチ・コントローラと、
前記第２ＤＭＯＳデバイスの前記第２端子および前記第１キャパシタに結合された第１端子と、前記スイッチ・コントローラに結合された第２端子とを有する電圧フィードバック・デバイスと、
前記第１ＤＭＯＳデバイスの第２端子に結合されたオンチップ・キャパシタと、
を備えている、半導体チップ。
【請求項１７】
請求項１６記載の半導体チップであって、更に、前記半導体基板の上方にあるパシベーション層を備えており、前記パシベーション層が窒化物層を備えており、前記第１キャパシタが前記パシベーション層の上方にある、半導体チップ。
【請求項１８】
請求項１７記載の半導体チップにおいて、前記窒化物層が、０．３マイクロメートルよりも大きな厚さを有する窒化シリコン層を備えている、半導体チップ。
【請求項１９】
請求項１６記載の半導体チップであって、更に、前記半導体基板の上方にあるパシベーション層を備えており、前記パシベーション層が窒化物層を備えており、前記インダクタが前記パシベーション層の上方にある、半導体チップ。
【請求項２０】
請求項１９記載の半導体チップにおいて、前記窒化物層が、０．３マイクロメートルよりも大きな厚さを有する窒化シリコン層を備えている、半導体チップ。
【請求項２１】
請求項１６記載の半導体チップであって、更に、前記半導体基板の上方にあるパシベーション層を備えており、前記パシベーション層が窒化物層を備えており、前記オンチップ・キャパシタが前記パシベーション層の上方にある、半導体チップ。
【請求項２２】
請求項２１記載の半導体チップにおいて、前記窒化物層が、０．３マイクロメートルよりも大きな厚さを有する窒化シリコン層を備えている、半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２００８年１２月２６日に出願した米国仮特許出願第６１／１４０，８９５号の優先権を主張する。この出願をここで引用したことにより、その内容全体が本願にも含まれるものとする。
【従来技術】
【０００２】
従来のプリント回路ボード（「ＰＣＢ」）は、通例、種々のコンポーネントを有し、これらは異なる電圧を必要とする異なる電力入力を有する。多数の電気デバイスを有し、その各々が異なる電圧を必要とする可能性があるＰＣＢでは、異なる出力電圧を有する電源が一般に使用されている。これらの出力電圧は、通例、ＰＣＢの電子デバイスによって用いられる一般的な電圧範囲に対応するように選択される。しかしながら、このような手法は、むしろ大量のエネルギを消費し、回路設計の困難さを増大し、更にかなりの高コストとなる。現在、多くの異なる電圧範囲に対処するために、かなり大きなサイズの電圧レギュレータが用いられており、チップ上のレギュレータは実現されていない。
【０００３】
必要なエネルギ量を低減するために、広く普及している１つの方法では、電気デバイスの必要性に対処するために、多数の電圧レギュレータまたは変換器を用いて１つの電源ユニットからの電圧を変更している。これらの電圧レギュレータまたは変換器は、各電気デバイスに入る電圧が、そのデバイスの動作電圧に対応することを可能にする。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＰＣＢ上にある異なるタイプの電気デバイスが多い程、電気デバイスに入る電源電圧が正しい電圧範囲に入るように、対応する電圧規制デバイスの数も多くなる。しかしながら、このような回路設計は、過度に高品質の高コスト電圧レギュレータ・デバイスを利用する可能性がある。更に、異なる電圧レギュレータ間における電気配線を分離しなければならず、より多くの金属線が必要となり、このため総製造コストが上昇する。言うまでもなく、このような回路設計は、ミクロン規模の電子製品において用いるには適していないか、または非常に経済的ではない場合もある。加えて、多数の電源ユニットの代わりに、多数の電圧レギュレータを用いると、浪費されるリソースの量を効果的に減少させることができるが、異なる電気デバイスを考慮して用いられる多数の電圧レギュレータのために、ＰＣＢ上の回路がむしろ複雑になってしまう。信号は複雑な配線構成を通過するので、信号応答時間は当然長くなり即座であることは不可能であり、同時に電力管理の効率が低下する。また、この回路設計は、ＰＣＢの大きな部分を占め、回路ルーティング(routing)の非効率的な使用となる。
【課題を解決するための手段】
【０００５】
本開示は、既に記載した欠点に取り組む半導体チップおよび応用回路について記載する。本開示の一態様では、半導体チップ構造および関連する応用回路を提供する。チップ製造方法を用いて、スイッチング電圧レギュレータまたは電圧変換器を半導体チップ内に統合し、スイッチング電圧レギュレータまたは電圧変換器および半導体チップが１つの構造体として組み合わされるようにする。
【０００６】
本開示の他の態様では、電源電圧の変動に即座に適応し、過渡応答時間を効率的に短縮する能力を有する半導体チップ構造およびその応用回路を提供する。
本開示の他の態様では、半導体チップ構造およびその応用回路を提供する。このような電圧レギュレータまたは変換器が統合された半導体の使用により、ＰＣＢまたはマザーボード上における回路設計の全体的な困難さを低減し、製造コストを削減し電子製品を微小化するという双方の要望を満たす。
【０００７】
本開示の実施形態例では、多数のデバイスを有するシリコン基板と、１組の外部コンポーネントとを含む半導体チップ構造を提供することができる。このシリコン基板上において、薄型回路構造にはパシベーション層を設けることができる。このパシベーション層は、外部コンポーネントまたは回路からこの薄型回路構造への電気接続のために、多数のパシベーション層開口を有することができる。デバイスには能動型デバイスを含むことができる。能動型デバイスの例には、ｐ−型金属酸化物半導体（ＭＯＳ）デバイス（例えば、ＭＯＳＦＥＴ）、Ｎ−型ＭＯＳデバイス、および／または相補金属酸化物半導体（ＣＭＯＳ）デバイスを含むことができるが、これらに限定されるのではない。本開示の実施形態例は、半導体チップ内において前述の能動型デバイスで作られた電圧フィードバック・デバイスおよび／またはスイッチ・コントローラを含むことができる。同様に、実施形態は、抵抗器、キャパシタ、およびインダクタのような、外部受動型コンポーネントも含むことができる。
【０００８】
本開示の実施形態例は、回路構造を提供することができる。この回路構造は、上から下に、少なくとも１つの第１誘電体層と、第１金属層と、第２誘電体層と、第２金属層とを含む。第１誘電体層は基板上に位置することができ、この第１誘電体層の中に、コンタクト・ウィンドウを設けることができる。第１金属層は、第１誘電体層上に位置することができ、そして対応するコンタクト・ウィンドウを用いて、第１金属層上のあらゆる地点を対応するデバイスに電気的に接続することができる。第２誘電体層は、第１金属層上に位置することができ、多数のビアを内蔵することもできる。第２金属層は、対応するビアを通じて、対応する第１金属層に電気的に接続することができる。パシベーション層の直上または上方に、ポリマー層を設けることができる。このポリマー層は、パシベーション層の開口の上に開口を有することができ、パシベーション層の開口の上に、アンダー・バンプ金属構造またはポスト・パシベーション金属層を設けることができる。また、半導体チップの異なる実施形態によれば、はんだ層、または半田ウエッティング層、またはワイヤ・ボンド可能層、バリア層、金属層、および接着／バリア層を、アンダー・バンプ金属構造の中に設けることができる。半田層の厚さは、半導体チップのパッケージング構造の異なる厚さ、およびその中で用いられる材料に応じて、変化することができる。ポスト・パシベーション金属層は、アンダー・バンプ金属構造と同じ組成を有することもでき、または接着／バリア層および金属層、例えば、銅または金の層を備えている。最後に、ポスト・パシベーション金属層上には、第２ポリマー層を設けることができ、この第２ポリマー層は、ポスト・パシベーション金属層を露出させる開口を内蔵することができる。
【０００９】
また、本開示の実施形態は、半導体チップに合わせた種々の応用回路も含むことができる。応用回路は、内部電気回路および外部電気回路を含む。内部および外部回路は、金属回路を用いて、電気的に接続することができる。内部回路の中に実装されるデバイスは、Ｐ−型ＭＯＳデバイス、Ｎ−型ＭＯＳデバイス、ＣＭＯＳデバイス、電圧フィードバック・デバイス、および／またはスイッチ・コントローラとすることができるが、必ずしもこれらに限定される訳ではない。外部電気回路のコンポーネントは、抵抗器、キャパシタ、およびインダクタを含むことができるが、これらに限定されるのではない。内部電気回路は、シリコン基板内またはその上に位置することができ、一方金属回路および外部回路は、基板上にあり、内部回路と外部回路との間に金属回路がある。本開示による半導体チップおよびチップ・パッケージは、種々のパッケージング技法を利用することができ、以下の技法を含むが、これらに限定されるのではない。パッケージング方法として、薄型スモール・アウトライン・パッケージ（ＴＳＯＰ：thin small outline package）、スモール・アウトラインＪ−リード（ＳＯＪ：small outline J-lead）、クアッド・フラット・パッケージ（ＱＦＰ：quad flat package）、薄型クアッド・フラット・パッケージ（ＴＱＦＰ：thin quad flat package）、およびボール・グリッド・アレイ（ＢＧＡ：ball grid array)。加えて、ワイヤ・ボンディングまたはフリップ・チップ技法を用いると、本開示における半導体チップを外部に電気的に接続することができる。
【００１０】
したがって、本開示の態様および実施形態は、スイッチング電圧規制、ならびに種々のチップ設計および／またはコンポーネントによって要求される様々な電圧に適応する能力を有する半導体チップを提供することができる。この半導体チップは、過渡応答時間を短縮し、ＰＣＢ上で用いられる回路ルーティング・エリアを縮小し、回路接続の複雑さを低減する。これらの改良により、半導体デバイスを製造する全体的なコストの低減に繋げることができる。
【００１１】
本開示の他の特徴および利点は、本明細書において記載する実施形態例の詳細な説明を、図面を参照しながら読みそして理解することによって、理解されよう。
【図面の簡単な説明】
【００１２】
本開示の他の特徴および利点は、本明細書において記載する実施形態例の詳細な説明を、図面を参照しながら読みそして理解することによって、理解されよう。図面において、
【図１】図１は、本開示の実施形態例の回路図を示す。
【図２】図２は、使用周波数と出力インピーダンスとの間の関係を示すグラフである。
【図３】図３は、本開示の第１実施形態による半導体チップの断面の線図を示す。
【図３Ａ】図３Ａは、本開示の第１実施形態による半導体チップの製造プロセスを示す。
【図３Ｂ】図３Ｂは、本開示の第１実施形態による半導体チップの製造プロセスを示す。
【図３Ｃ】図３Ｃは、本開示の第１実施形態による半導体チップの製造プロセスを示す。
【図３Ｄ】図３Ｄは、本開示の第１実施形態による半導体チップの製造プロセスを示す。
【図３Ｅ】図３Ｅは、本開示の第１実施形態による半導体チップの製造プロセスを示す。
【図４】図４は、本開示の第２実施形態による半導体チップの断面の線図を示す。
【図４Ａ】図４Ａは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４Ｂ】図４Ｂは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４Ｃ】図４Ｃは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４Ｄ】図４Ｄは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４Ｅ】図４Ｅは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４Ｆ】図４Ｆは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４Ｇ】図４Ｇは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４Ｈ】図４Ｈは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４Ｉ】図４Ｉは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４Ｊ】図４Ｊは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４Ｋ】図４Ｋは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４Ｌ】図４Ｌは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４Ｍ】図４Ｍは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４Ｎ】図４Ｎは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４Ｏ】図４Ｏは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４Ｐ】図４Ｐは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４Ｑ】図４Ｑは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４Ｒ】図４Ｒは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４Ｓ】図４Ｓは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４Ｔ】図４Ｔは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４Ｕ】図４Ｕは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４ＡＡ】図４ＡＡは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４ＡＢ】図４ＡＢは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４ＡＣ】図４ＡＣは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４ＡＤ】図４ＡＤは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４ＡＥ】図４ＡＥは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４ＡＦ】図４ＡＦは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４ＡＧ】図４ＡＧは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４ＡＨ】図４ＡＨは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４ＡＩ】図４ＡＩは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４ＡＪ】図４ＡＪは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４ＡＫ】図４ＡＫは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４ＡＬ】図４ＡＬは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図４ＡＭ】図４ＡＭは、本開示の第２実施形態による半導体チップの製造プロセスを示す。
【図５】図５は、本開示の第３実施形態による半導体チップの断面の線図を示す。
【図５Ａ】図５Ａは、本開示の第３実施形態による半導体チップの製造プロセスを示す。
【図５Ｂ】図５Ｂは、本開示の第３実施形態による半導体チップの製造プロセスを示す。
【図５Ｃ】図５Ｃは、本開示の第３実施形態による半導体チップの製造プロセスを示す。
【図５Ｄ】図５Ｄは、本開示の第３実施形態による半導体チップの製造プロセスを示す。
【図６】図６は、本開示の第４実施形態による半導体チップの断面の線図を示す。
【図６Ａ】図６Ａは、本開示の第４実施形態による半導体チップの製造プロセスを示す。
【図６Ｂ】図６Ｂは、本開示の第４実施形態による半導体チップの製造プロセスを示す。
【図６Ｃ】図６Ｃは、本開示の第４実施形態による半導体チップの製造プロセスを示す。
【図６Ｄ】図６Ｄは、本開示の第４実施形態による半導体チップの製造プロセスを示す。
【図６Ｅ】図６Ｅは、本開示の第４実施形態による半導体チップの製造プロセスを示す。
【図６Ｆ】図６Ｆは、本開示の第４実施形態による半導体チップの製造プロセスを示す。
【図６Ｇ】図６Ｇは、本開示の第４実施形態による半導体チップの製造プロセスを示す。
【図６Ｈ】図６Ｈは、本開示の第４実施形態による半導体チップの製造プロセスを示す。
【図６Ｉ】図６Ｉは、本開示の第４実施形態による半導体チップの製造プロセスを示す。
【図７Ａ】図７Ａは、本開示の第５実施形態による半導体チップの断面の線図を示す。
【図７Ｂ】図７Ｂは、本開示の第６実施形態による半導体チップの断面の線図を示す。
【図８】図８は、本開示の第４実施形態によるボール・グリッド・アレイ（ＢＧＡ）パッケージ構造を示す。
【図９】図９は、本開示の第４実施形態によるボール・グリッド・アレイ（ＢＧＡ）パッケージ構造を示す。
【図１０】図１０は、本開示の第４実施形態によるボール・グリッド・アレイ（ＢＧＡ）パッケージ構造を示す。
【図１１】図１１は、本開示の第４実施形態によるボール・グリッド・アレイ（ＢＧＡ）パッケージ構造を示す。
【図１２Ａ】図１２Ａは、本開示の第１、第２、第４、および第５実施形態による半導体チップ・パッケージ構造を示す。
【図１２Ｂ】図１２Ｂは、本開示の第１、第２、第４、および第５実施形態による半導体チップ・パッケージ構造を示す。
【図１２Ｃ】図１２Ｃは、本開示の第１、第２、第４、および第５実施形態による半導体チップ・パッケージ構造を示す。
【図１２Ｄ】図１２Ｄは、本開示の第１、第２、第４、および第５実施形態による半導体チップ・パッケージ構造を示す。
【図１２Ｅ】図１２Ｅは、本開示の第１、第２、第４、および第５実施形態による半導体チップ・パッケージ構造を示す。
【図１２Ｆ】図１２Ｆは、本開示の第１、第２、第４、および第５実施形態による半導体チップ・パッケージ構造を示す。
【図１３Ａ】図１３Ａは、本開示の第３実施形態による半導体チップ・パッケージ構造を示す。
【図１３Ｂ】図１３Ｂは、本開示の第３実施形態による半導体チップ・パッケージ構造を示す。
【図１３Ｃ】図１３Ｃは、本開示の第３実施形態による半導体チップ・パッケージ構造を示す。
【図１３Ｄ】図１３Ｄは、本開示の第６実施形態による半導体チップ・パッケージ構造を示す。
【図１３Ｅ】図１３Ｅは、本開示の第６実施形態による半導体チップ・パッケージ構造を示す。
【図１３Ｆ】図１３Ｆは、本開示の第６実施形態による半導体チップ・パッケージ構造を示す。
【図１４】図１４は、本開示の第１実施形態による半導体チップの等価回路の図を示す。
【図１５】図１５は、本開示の第２実施形態による半導体チップの等価回路の図を示す。
【図１６】図１６は、図１５における回路の電圧と時間との間の関係を示すグラフである。
【図１７Ａ】図１７Ａは、本開示の第７実施形態による製造プロセスを示す。
【図１７Ｂ】図１７Ｂは、本開示の第７実施形態による製造プロセスを示す。
【図１７Ｃ】図１７Ｃは、本開示の第７実施形態による製造プロセスを示す。
【図１７Ｄ】図１７Ｄは、本開示の第７実施形態による製造プロセスを示す。
【図１７Ｅ】図１７Ｅは、本開示の第７実施形態による製造プロセスを示す。
【図１７Ｆ】図１７Ｆは、本開示の第７実施形態による製造プロセスを示す。
【図１７Ｇ】図１７Ｇは、本開示の第７実施形態による製造プロセスを示す。
【図１７Ｈ】図１７Ｈは、本開示の第７実施形態による製造プロセスを示す。
【図１７Ｉ】図１７Ｉは、本開示の第７実施形態による製造プロセスを示す。
【図１７Ｊ】図１７Ｊは、本開示の第７実施形態による製造プロセスを示す。
【図１７Ｋ】図１７Ｋは、本開示の第７実施形態による製造プロセスを示す。
【図１７Ｌ】図１７Ｌは、本開示の第７実施形態による製造プロセスを示す。
【図１８Ａ】図１８Ａは、本開示の第８実施形態による製造プロセスを示す。
【図１８Ｂ】図１８Ｂは、本開示の第８実施形態による製造プロセスを示す。
【図１８Ｃ】図１８Ｃは、本開示の第８実施形態による製造プロセスを示す。
【図１８Ｄ】図１８Ｄは、本開示の第８実施形態による製造プロセスを示す。
【図１８Ｅ】図１８Ｅは、本開示の第８実施形態による製造プロセスを示す。
【図１８Ｆ】図１８Ｆは、本開示の第８実施形態による製造プロセスを示す。
【図１８Ｇ】図１８Ｇは、本開示の第８実施形態による製造プロセスを示す。
【図１８Ｈ】図１８Ｈは、本開示の第８実施形態による製造プロセスを示す。
【図１８Ｉ】図１８Ｉは、本開示の第８実施形態による製造プロセスを示す。
【図１８Ｊ】図１８Ｊは、本開示の第８実施形態による製造プロセスを示す。
【図１８Ｋ】図１８Ｋは、本開示の第８実施形態による製造プロセスを示す。
【図１８Ｌ】図１８Ｌは、本開示の第８実施形態による製造プロセスを示す。
【図１８Ｍ】図１８Ｍは、本開示の第８実施形態による製造プロセスを示す。
【図１８Ｎ】図１８Ｎは、本開示の第８実施形態による製造プロセスを示す。
【図１８Ｏ】図１８Ｏは、本開示の第８実施形態による製造プロセスを示す。
【図１８Ｐ】図１８Ｐは、本開示の第８実施形態による製造プロセスを示す。
【図１８Ｑ】図１８Ｑは、本開示の第８実施形態による製造プロセスを示す。
【図１９Ａ】図１９Ｂは、本開示の第９実施形態による製造プロセスの側面図および上面図を示す。
【図１９Ｂ】図１９Ｂは、本開示の第９実施形態による製造プロセスの側面図および上面図を示す。
【図２０Ａ】図２０Ａは、それぞれ、本開示の第１０実施形態による側面図および上面図である。
【図２０Ｂ】図２０Ｂは、それぞれ、本開示の第１０実施形態による側面図および上面図である。
【図２１Ａ】図２１Ａは、本開示の第１１実施形態による製造プロセスを示す。
【図２１Ｂ】図２１Ｂは、本開示の第１１実施形態による製造プロセスを示す。
【図２１Ｃ】図２１Ｃは、本開示の第１１実施形態による製造プロセスを示す。
【図２１Ｄ】図２１Ｄは、本開示の第１１実施形態による製造プロセスを示す。
【図２１Ｅ】図２１Ｅは、本開示の第１１実施形態による製造プロセスを示す。
【図２１Ｆ】図２１Ｆは、本開示の第１１実施形態による製造プロセスを示す。
【図２１Ｇ】図２１Ｇは、本開示の第１１実施形態による製造プロセスを示す。
【図２１Ｈ】図２１Ｈは、本開示の第１１実施形態による製造プロセスを示す。
【図２１Ｉ】図２１Ｉは、本開示の第１１実施形態による製造プロセスを示す。
【図２１Ｊ】図２１Ｊは、本開示の第１１実施形態による製造プロセスを示す。
【図２１Ｋ】図２１Ｋは、本開示の第１１実施形態による製造プロセスを示す。
【図２２】図２２は、本開示の実施形態例による電圧増幅デバイスの回路図を示す。
【図２３】図２３は、本開示の実施形態例による電圧増幅デバイスの回路図を示す。
【図２４】図２４は、本開示の実施形態例によるＮ−型二重拡散ＭＯＳ（ＤＭＯＳ）の断面図を示す。
【図２５】図２５は、本開示の実施形態例によるＮ−型ＤＭＯＳデバイスの上面図を示す。
【図２６Ａ】図２６Ａは、本開示の実施形態例による、オンチップ受動型デバイスを有する電力管理ＩＣチップを含む、システム・イン・パッケージ(system-in package)またはモジュールの側面図を示す。
【図２６Ｂ】図２６Ｂは、本開示の実施形態例による、オンチップ受動型デバイスを有する電力管理ＩＣチップを含む、システム・イン・パッケージ(system-in package)またはモジュールの側面図を示す。
【図２７Ａ】図２７Ａは、本開示の実施形態例による、オンチップ受動型デバイスを有する電力管理ＩＣチップを含む、システム・イン・パッケージまたはモジュールを示す。
【図２７Ｂ】図２７Ｂは、本開示の実施形態例による、オンチップ受動型デバイスを有する電力管理ＩＣチップを含む、システム・イン・パッケージまたはモジュールを示す。
【図２８Ａ】図２８Ａは、本開示の実施形態例による、オンチップ受動型デバイスを有する電力管理ＩＣチップを含む、システム・イン・パッケージまたはモジュールを示す。
【図２８Ｂ】図２８Ｂは、本開示の実施形態例による、オンチップ受動型デバイスを有する電力管理ＩＣチップを含む、システム・イン・パッケージまたはモジュールを示す。
【図２９Ａ】図２９Ａは、本開示の実施形態例による、オンチップ受動型デバイスを有する電力管理ＩＣチップを含む、システム・イン・パッケージまたはモジュールを示す。
【図２９Ｂ】図２９Ｂは、本開示の実施形態例による、オンチップ受動型デバイスを有する電力管理ＩＣチップを含む、システム・イン・パッケージまたはモジュールを示す。
【図３０Ａ】図３０Ａは、本開示の実施形態例による、オンチップ受動型デバイスを有する電力管理ＩＣチップを含む、システム・イン・パッケージまたはモジュールを示す。
【図３０Ｂ】図３０Ｂは、本開示の実施形態例による、オンチップ受動型デバイスを有する電力管理ＩＣチップを含む、システム・イン・パッケージまたはモジュールを示す。
【図３１Ａ】図３１Ａは、本開示の実施形態例による、オンチップ受動型デバイスを有する電力管理ＩＣチップを含む、システム・イン・パッケージまたはモジュールを示す。
【図３１Ｂ】図３１Ｂは、本開示の実施形態例による、オンチップ受動型デバイスを有する電力管理ＩＣチップを含む、システム・イン・パッケージまたはモジュールを示す。
【図３２Ａ】図３２Ａは、本開示の実施形態例による、オンチップ受動型デバイスを有する電力管理ＩＣチップを含む、システム・イン・パッケージまたはモジュールを示す。
【図３２Ｂ】図３２Ｂは、本開示の実施形態例による、オンチップ受動型デバイスを有する電力管理ＩＣチップを含む、システム・イン・パッケージまたはモジュールを示す。
【図３３Ａ】図３３Ａは、本開示の実施形態例による、オンチップ受動型デバイスを有する電力管理ＩＣチップを含む、システム・イン・パッケージまたはモジュールを示す。
【図３３Ｂ】図３３Ｂは、本開示の実施形態例による、オンチップ受動型デバイスを有する電力管理ＩＣチップを含む、システム・イン・パッケージまたはモジュールを示す。
【図３４】図３４は、本開示の実施形態例による、入力電力用オンチップ受動型デバイス、および２つのＮ−型スイッチングＤＭＯＳデバイスを有するスイッチ・コントローラを含む、ステップ・ダウンＤＣ−ＤＣスイッチング電圧レギュレータまたは変換器を示す。
【図３５】図３５は、本開示の実施形態例による、入力電力用オンチップ受動型デバイス、ならびにＰ−型スイッチングＤＭＯＳデバイスおよびＮ−型スイッチングＤＭＯＳデバイスを有するスイッチ・コントローラを含む、ステップ・ダウンＤＣ−ＤＣスイッチング電圧レギュレータまたは変換器を示す。
【図３６】図３６は、本開示の実施形態例による、入力電力用オンチップ受動型デバイス、および２つのＮ−型スイッチングＤＭＯＳデバイスを有するスイッチ・コントローラを含む、ステップ・アップＤＣ−ＤＣスイッチング電圧レギュレータまたは変換器を示す。
【図３７】図３７は、図３４のステップ・ダウン・スイッチング電圧レギュレータまたは変換器の一部の断面図を示す。
【図３８】図３８は、図３６のステップ・アップ・スイッチング電圧レギュレータまたは変換器の一部の断面図を示す。
【図３９】図３９は、本開示の実施形態例による、演算増幅器の回路図を示す。
【図４０】図４０は、図３４の回路図を実現する変換器の機能ブロックを有する回路レイアウトを示す。
【図４１】図４１は、図３５の回路図を実現する変換器の機能ブロックを有する回路レイアウトを示す。
【００１３】
ある種の実施形態を図面において図示するが、図示する実施形態は例示であり、示すものの変形、および本明細書において記載する他の実施形態も、本開示の範囲内において想起し実施することができる。
【発明を実施するための形態】
【００１４】
本開示の態様は、半導体チップ構造、および半導体チップ上に集積された多数の受動型デバイスを有する関連応用回路を対象とする。半導体チップ上に集積された受動型コンポーネントに整合するように異なる機能の半導体チップからの能動型デバイスを用いることによって、特定の電圧範囲内において、即座の電圧適応を達成することができる。
【００１５】
本開示の実施形態は、図１に示す等価回路構造１を有する半導体チップ構造を提供することができる。本開示の実施形態例において用いられる回路構造１の特徴は、この回路構造が、変換器とも呼ばれる電圧レギュレータ１２’を内蔵しており、この電圧レギュレータ１２’が、ＰＣボードの寄生エレメント１４‘およびチップ・パッケージの寄生エレメント１５’の後に製作されることにある。したがって、電圧レギュレータ１２’は寄生エレメント１４‘および１５’の負担を負う必要がないので、１つのチップと共に集積された電圧レギュレータまたは変換器が、より高い周波数の下における回路動作を可能にする。電圧レギュレータまたは変換器１２’をパルス−周波数−変調またはパルス−幅−変調によって制御して、デューティ・サイクルを制御することができる。電圧レギュレータまたは変換器１２’の変調周波数は、１ＫＨｚおよび３００ＭＨｚの間とすることができ、デューティ・サイクル制御には１ＭＨｚおよび１００ＭＨｚの間であることが好ましい。また、この回路構造設計は、製造コストを下げることができ、ＰＣＢ上におけるルーティング設計を簡素化することができる。何故なら、電圧レギュレータ１２’と対応する電気デバイス１６’との間の距離が短くなるからである。ルーティング設計の簡素化によって、信号を配信する速度および効率が高くなり、高周波の使用における大きな電圧変動という問題を解消する。負荷電流周波数とインピーダンス抵抗値との間の関係の一例を図２に示す。
続いて、半導体チップ構造における各構造の好ましい実施形態を最初に提案する。次いで、具体的な実施形態を参照して、応用回路を提案する。
【００１６】
実施形態１
図３は、ある型の半導体基材で作られた基板１００を示す。この基板は、シリコン系、ヒ化ガリウム（ＧａＡｓ）系、シリコン・インジウム系（ＳｉＩｎ）、シリコン・アンチモニ（ＳｉＳｂ）系、インジウム・アンチモニ（ＩｎＳｂ）系、またはシリコン・ゲルマニウム（ＳｉＧｅ）系とすることができ、デバイス１１０、１１２、および１１４のようなデバイスの多くが、基板１００内または基板１００の上方に位置している。これらのデバイス１１０、１１２、および１１４は、主に能動型デバイスとすることができるが、受動型デバイスも含めることができる。能動型デバイスには、電圧フィードバック・デバイス、スイッチ・コントローラ、あるいは、ｐ−チャネルＭＯＳデバイス、ｎ−チャネルＭＯＳデバイス、ｎ−チャネルＤＭＯＳデバイス、ｐ−チャネルＤＭＯＳデバイス、ＬＤＭＯＳ、ＢｉＣＭＯＳデバイス、バイポーラ接合型トランジスタ（ＢＪＴ）、またはＣＭＯＳのような、ＭＯＳデバイスが含まれる。
【００１７】
図３に示すように、基板１００の上に薄型回路構造を配置する、即ち、位置付けることができる。この回路構造は、第１誘電体層１５０、多数の金属層１４０、および少なくとも１つの第２誘電体層１５５を含むことができる。第１誘電体層１５０および第２誘電体層１５５の厚さは、実施形態例では、０．３マイクロメートルおよび２．５マイクロメートルの間とすることができ、第１および第２誘電体層を作るために用いられる材料は、硼素含有シリケート・ガラス、窒化シリコン、酸化シリコン、酸窒化シリコン、および炭素含有低ｋ誘電体材料を含むことができる。金属層１４０の厚さは、実施形態例では、０．１マイクロメートルおよび２マイクロメートルの間とすることができ、金属層を作るために用いられる材料は、銅、アルミニウム−銅合金、タンタル、窒化タンタル、タングステン、およびタングステン合金を含むことができる。デバイス１１０、１１２、１１４は、金属コンタクト１２０および金属ビア１３０を通じて、金属層１４０に電気的に接続することができる。金属コンタクト１２０および金属ビア１３０は、第１誘電体層１５０および第２誘電体層１５５を通過する。金属コンタクト１２０およびビア１３０は、Ｗ−プラグまたはＣｕ−プラグとすることができる。加えて、金属層１４０は、ダマシン・プロセス、電気めっき、ＣＶＤ、およびスパッタリングを含む種々の方法によって形成することができる。例えば、ダマシン・プロセス、電気メッキ、スパッタリング、およびＣＶＤは、銅金属層１４０を形成するために用いることができ、またスパッタリングは、アルミニウム金属層１４０を形成するために用いることができる。第１誘電体層１５０および第２誘電体層１５５は、化学蒸着（ＣＶＤ）によって形成することができ、または炭素ナノチューブ材料によって形成することができる。
【００１８】
第１誘電体層１５０、金属層１４０、および第２誘電体層１５５によって構成される回路構造上に、パシベーション層１６０を配することができる。パシベーション層１６０は、前述のデバイス１１０、１１２、１１４および金属層１４０を、湿気および金属イオン汚染から保護することができる。言い換えると、パシベーション層１６０は、ナトリウム・イオンのような可動イオン、水分、金、銀、および銅のような遷移金属イオン、ならびに他の不純物が、デバイス１１０、１１２、１１４を通過しこれらに損傷を与えるのを防止することができる。デバイス１１０、１１２、１１４は、ＭＯＳデバイス、ｎ−チャネルＤＭＯＳデバイス、ｐ−チャネルＤＭＯＳデバイス、ＬＤＭＯＳ、ＢｉＭＯＳデバイス、バイポーラ・トランジスタ、または電圧フィードバック・デバイス、およびスイッチ・コントローラ、あるいはパシベーション層１６０の下にある金属層１４０の全てとすることができる。加えて、パシベーション層１６０は、通常、酸化シリコン（ＳｉＯ２のような）、フォスフォシリケート・ガラス（ＰＳＧ）、窒化シリコン（Ｓｉ３Ｎ４のような）、または酸窒化シリコンから成る。通例、パシベーション層１６０の厚さは、０．３マイクロメートルおよび２マイクロメートルの間であり、窒化シリコン層を含む場合、この窒化シリコン層の厚さは、通常、０．３マイクロメートルを超過し、２マイクロメートル未満である。
【００１９】
以下に、パシベーション層１６０を製造(manufacture)または製作(fabricate)する１０の方法例について説明する。勿論、本開示によれば、パシベーション層１６０を製造または製作する他の適した方法を利用してもよい。
【００２０】
第１方法では、パシベーション層１６０は、ＣＶＤ法を用いて酸化シリコン層を０．２および１．２μｍの間の厚さに堆積し、この酸化シリコン層上に、ＣＶＤ法を用いて窒化シリコン層を０．３および１．２μｍの間の厚さに堆積することによって、形成することができる。
【００２１】
第２方法では、パシベーション層１６０は、ＣＶＤ法を用いて酸化シリコン層を０．２および１．２μｍの間の厚さに堆積し、次にプラズマ・エンハンスＣＶＤ（ＰＥＣＶＤ）法を用いてこの酸化シリコン層上に酸窒化シリコン層を０．０５および０．３μｍの間の厚さに堆積し、次いでＣＶＤ法を用いて酸窒化シリコン層上に窒化シリコン層を０．２および１．２μｍの間の厚さに堆積することによって形成することができる。
【００２２】
第３方法では、パシベーション層１６０は、ＣＶＤ法を用いて酸窒化シリコン層を０．０５および０．３μｍの間の厚さに堆積し、次にＣＶＤ法を用いてこの酸窒化シリコン層上に酸化シリコン層を０．２および１．２μｍの間の厚さに堆積し、次いでＣＶＤ法を用いて酸化シリコン層上に窒化シリコン層を０．２および１．２μｍの間の厚さに堆積することによって、形成することができる。
【００２３】
第４の方法では、パシベーション層１６０は、ＣＶＤ法を用いて第１酸化シリコン層を０．２および０．５μｍの間の厚さに堆積し、次に、スピン・コーティング法を用いて第１酸化シリコン層の上に第２酸化シリコン層を０．５および１μｍの間の厚さに堆積し、次にＣＶＤ法を用いて第２酸化シリコン層上に第３酸化シリコン層を０．２および０．５μｍの間の厚さに堆積し、次いでＣＶＤ法を用いて第３酸化シリコン上に窒化シリコン層を０．２および１．２μｍの間の厚さに堆積することによって、形成することができる。
【００２４】
第５方法では、パシベーション層１６０は、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法を用いて、酸化シリコン層を例えば０．５および２μｍの間の厚さに堆積することによって形成することができる。この酸化シリコン層上に、ＣＶＤ法を用いて、窒化シリコン層を所望の厚さで、例えば、０．２および１．２μｍに堆積することができる。
【００２５】
第６方法では、パシベーション層１６０は、非ドープ・シリケート・ガラス（ＵＳＧ）層を、例えば、０．２および３μｍの間の所望の厚さに堆積することによって形成することができる。次に、例えば、テトラエチル・オルトシリケート（「ＴＥＯＳ」）、フォスフォシリケート・ガラス（「ＰＳＧ」）、またはボロフォスフォシリケート・ガラス（「ＢＰＳＧ」）の絶縁層を、例えば、０．５および３μｍの厚さの所望の厚さで、ＵＳＧ層の上に堆積することができる。次いで、窒化シリコン層を、例えば、０．２および１．２μｍの間の所望の厚さで、例えば、ＣＶＤ法を用いることによって、絶縁層上に堆積することができる。
【００２６】
第７方法では、パシベーション層１６０は、ＣＶＤ法を用いて、第１酸窒化シリコン層を、０．０５および０．３μｍの間の厚さに任意に体積し、次にＣＶＤ法を用いて第１酸窒化層上に酸化シリコン層を０．２および１．２μｍの間の厚さに堆積し、次いでＣＶＤ法を用いて酸化シリコン層上に第２酸窒化シリコン層を０．０５および０．３μｍの間の厚さに任意に堆積し、次にＣＶＤ法を用いて第２酸窒化シリコン層上または酸化シリコン層上に窒化シリコン層を０．２および１．２μｍの間の厚さに堆積し、次にＣＶＤ法を用いて窒化シリコン層上に第３酸窒化シリコン層を０．０５および０．３μｍの間の厚さに堆積し、そしてＣＶＤ法を用いて第３酸窒化シリコン層上または窒化シリコン層上に酸化シリコン層を０．２および１．２μｍの間の厚さに堆積することによって、形成することができる。
【００２７】
第８方法では、パシベーション層１６０は、ＣＶＤ法を用いて第１酸化シリコン層を０．２および１．２μｍの間の厚さに堆積し、次にスピン・コーティング法を用いて第１酸化シリコン層上に第２酸化シリコン層を０．５および１μｍの間の厚さに堆積し、次にＣＶＤ法を用いて第２酸化シリコン層上に第３酸化シリコン層を０．２および１．２μｍの間の厚さに堆積し、次にＣＶＤ法を用いて第３酸化シリコン層の上に窒化シリコン層を０．２および１．２μｍの間の厚さに堆積し、そしてＣＶＤ法を用いて窒化シリコン層の上に第４酸化シリコン層を０．２および１．２μｍの間の厚さに堆積することによって、形成することができる。
【００２８】
第９方法では、パシベーション層１６０は、ＨＤＰ−ＣＶＤ法を用いて第１酸化シリコン層を０．５および２μｍの間の厚さに堆積し、次にＣＶＤ法を用いて第１酸化シリコン層上に窒化シリコン層を０．２および１．２μｍの間の厚さに堆積し、そしてＨＤＰ−ＣＶＤ法を用いて窒化シリコン上に第２酸化シリコン層を０．５および２μｍの間の厚さに堆積することによって、形成することができる。
【００２９】
第１０方法では、パシベーション層１６０は、ＣＶＤ法を用いて第１窒化シリコン層を０．２および１．２μｍの間の厚さに堆積し、次にＣＶＤ法を用いて第１窒化シリコン層上に酸化シリコン層を０．２および１．２μｍの間の厚さに堆積し、そしてＣＶＤ法を用いて酸化シリコン層上に第２窒化シリコン層を０．２および１．２μｍの間の厚さに堆積することによって、形成することができる。
【００３０】
引き続き図３を参照すると、パシベーション層１６０は、その下にある金属層１４０の一部を露出させるために、１つよりも多いパシベーション層開口１６５を含むことができる。パシベーション層開口１６５は、所望のそして実用的な形状であればいずれでも可能であり、例えば、円、正方形、矩形、またはエッジが５つよりも多い多角形とすることができる。形状が異なれば、異なる開口寸法および特性を有することができる。例えば、円形の開口は、その直径によって規定される寸法を有し、正方形の開口は、その辺の長さによって規定される寸法を有し、エッジが５つよりも多い多角形は、最も長い対角線によって規定される寸法を有する。
【００３１】
パシベーション層１６０におけるパシベーション層開口１６５によって露出される金属層１４０の一部は、パッド１６６、１６７を規定する。パッド１６６、１６７上には、パッド１６６、１６７が酸化によって損傷されることから保護する任意の金属キャップ（図には示されていない）を設けることができる。この金属キャップは、アルミニウム−銅合金、金層、チタン・タングステン合金層、タンタル層、窒化タンタル層、またはニッケル層とすることができる。例えば、パッド１６６、１６７が銅製のパッドである場合、パシベーション層開口１６５によって露出される銅パッドを酸化から保護するためには、アルミニウム−銅合金のような金属キャップである必要がある。酸化は、銅パッドを損傷する可能性がある。また、金属キャップがアルミニウム−銅合金である場合、銅パッドとアルミニウム−銅合金との間に、バリア層を形成する。このバリア層は、チタン、チタン・タングステン合金、窒化チタン、タンタル、窒化タンタル、クロム、またはニッケルを含む。金属キャップがない条件下では以下の方法があるが、当業者であれば、金属キャップが追加された場合における同様の方法を推定することができてしかるべきである。
【００３２】
引き続き図３を参照すると、パシベーション層開口１６５上に、アンダー・バンプ金属（「ＵＢＭ」）構造２５０が配置されている。アンダー・バンプ金属構造２５０の厚さは、所望に応じて選択することができ、実施形態例では、約１マイクロメートルおよび１５マイクロメートルの間である。このアンダー・バンプ金属構造２５０は、はんだ層３００を通じて外部デバイス３１０および３２０に接続することができる。はんだ層３００は、金−錫合金、錫−銀合金、錫−銀−銅合金、またはその他の無鉛合金を含むとよい。錫−銀合金を一例として用いると、必要に応じて錫対銀の比率を調節することができ、最も広く一般的な錫／銀比は、９６．０〜９７／３．０〜４である。はんだ層３００の厚さは、実施形態例では３０マイクロメートルおよび３５０マイクロメートルの間とすることができるが、勿論他の厚さも実現することができる。アンダー・バンプ金属構造２５０は、ＴｉＷ／Ｃｕ／Ｎｉ金属層構造、Ｔｉ／Ｃｕ／Ｎｉ金属構造、Ｔｉ／Ｃｕ金属構造、またはＴｉ／Ｃｕ／Ｎｉ／Ａｕ金属構造とすることができる。
【００３３】
図３Ａから図３Ｅを参照して、ＴｉＷ／Ｃｕ／Ｎｉ／Ａｕアンダー・バンプ金属構造２５０を形成するのに適した方法について説明する。最初に、図３Ａに示すように、スパッタリング・プロセスまたは蒸着プロセスを用いて、ＴｉＷ接着／バリア金属層１６８を、０．０５および０．５マイクロメートルの間の厚さで、パッド１６６、パッド１６７、およびパシベーション層１６０上に形成することができ、次いで、スパッタリング・プロセスを用いて、銅シード層１７０（図３Ｂ）を０．０５および１マイクロメートルの厚さで、ＴｉＷ金属層１６８の上に形成することができる。次に、シード層１７０の上に、パターン化したフォトレジスト層１７２（図３Ｃ）を形成することができる。このパターン化フォトレジスト層１７２は、１つよりも多い開口１７２ａを有し、シード層１７０を暴露することができる。次に、電気めっきまたは無電解めっきプロセスを用いて、１つ以上の金属層を堆積／形成することができる（図３Ｄ）。例えば、以下のものを形成することができる。（ｉ）例えば、３および３０マイクロメートルの間の所望の厚さを有する銅金属層１７４、（ｉｉ）例えば、０．５および５マイクロメートルの間の所望の厚さを有するニッケル層１７６、（ｉｉｉ）例えば、０．０５および１．５マイクロメートルの間、好ましくは０．０５および０．２マイクロメートルの間の所望の厚さを有する金層１７８を、それぞれ、パターン化フォトレジスト層１７２の開口１７２ａの中に形成することができる。最後に、フォトレジスト層１７２、ならびに金層１７８の下にないシード層１７０およびＴｉＷ金属層１６８の部分を除去し（図３Ｅ）、ＴｉＷ／Ｃｕ／Ｎｉ／Ａｕアンダー・バンプ金属構造２５０を完成する。ここで、Ｃｕシード層１７０除去プロセスは、Ｈ２ＳＯ４またはＮＨ４ＯＨを含有するウェット・エッチング溶液を用いて行うことができ、ＴｉＷ接着／バリア金属層１６８除去プロセスは、２０〜４０％のＨ２Ｏ２を含有するウェット・エッチング溶液を用いて行うことができる。尚、ＴｉＷ除去のためのエッチング溶液のＰＨ値は、ＴｉＷ除去中におけるＣｕ腐食を防止するために、６よりも高いことが好ましい場合もある。勿論、本開示の範囲内において、他の適した除去プロセスを用いることができる。
【００３４】
シード層１７０を形成する他の方法には、蒸着法、電気めっき法、または無電解めっき法がある。スパッタリング法が好ましい場合もある。シード層１７０はその上に電気回路を構成するのに重要であるので、シード層１７０に用いられる材料は、後続プロセスにおいて電気回路に用いられる材料に応じて、様々に変更することができる。
例えば、銅材料で作られた金属層１７４を電気めっきによってシード層１７０上に形成する場合、銅もシード層１７０に用いるのに最適な材料となる。同様に、金属層１７４が金材料で作られ電気めっきによってシード層１７０上に形成される場合、シード層１７０に用いるのに最適な材料は金である。同様に、金属層１７４がパラジウム材料で作られ電気めっきによってシード層１７０上に形成される場合、パラジウムもシード層１７０に用いるのに最適な材料となる。金属層１７４がプラチナ材料で作られ電気めっきによってシード層１７０上に形成される場合、プラチナもシード層１７０に用いるのに最適な材料となる。金属層１７４がロジウム材料で作られ電気めっきによってシード層１７０上に形成される場合、ロジウムもシード層１７０に用いるのに最適な材料となる。同様に、金属層１７４がルテニウム材料で作られ電気めっきによってシード層１７０上に形成される場合、ルテニウムもシード層１７０に用いるのに最適な材料となる。金属層１７４がルテニウム材料で作られ、電気めっきによってシード層１７０上に形成される場合、レニウムもシード層１７０に用いるのに最適な材料となる。金属層１７４が銀材料で作られ電気めっきによってシード層１７０上に形成される場合、銀もシード層１７０に用いるのに最適な材料となる。
【００３５】
アンダー・バンプ金属構造２５０の構造は、はんだ層３００（図３）を形成するために用いられる方法に応じて、変化することができる。例えば、はんだ層３００を電気めっき法によってアンダー・バンプ金属構造２５０上に形成する場合、アンダー・バンプ金属構造２５０がＴｉＷ／Ｃｕ／Ｎｉ合金構造、またはＴｉ／Ｃｕ／Ｎｉ合金構造であることが好ましい場合がある。はんだ構造３００は、パッド１６６、１６７上にスパッタリング法で形成されたニッケル層、ＴｉＷ、またはＴｉ金属層、ならびにパシベーション層１６０上に電気めっきすることができ、Ｃｕ／Ｎｉは電気めっきによって堆積することができる。ＴｉＷおよびＴｉ金属層および銅層の間には、スパッタリングによって堆積された銅シード層を設けることができる。
【００３６】
他の例では、はんだ層３００が外部デバイス３１０および３２０またははんだ印刷によって設けられる場合、アンダー・バンプ金属構造２５０は、好ましくは、ＴｉＷ／Ｃｕ／Ｎｉ／ＡｕまたはＴｉ／Ｃｕ／Ｎｉ／Ａｕ構造とするとよい。
【００３７】
はんだ層３００を通じて、パシベーション層開口１６５上にあるアンダー・バンプ金属構造２５０を、外部デバイス３１０および３２０（図では３１０で示されている）に電気的に接続することができる。外部デバイス３１０および３２０も、パシベーション層１６０の下で金属層１４０に電気的に接続されており、したがって外部デバイス３１０および３２０も、デバイス１１０、１１２、および１１４に電気的に接続されている。
【００３８】
外部デバイス３１０および３２０は、受動型デバイス、例えば、インダクタ、キャパシタ、抵抗器、または集積受動型デバイスとすることができる。本開示の実施形態例では、外部デバイス３１０および３２０は、それぞれ、キャパシタおよびインダクタを含む。例えば、外部デバイス３１０はキャパシタとすることができ、一方外部デバイス３２０はインダクタとすることができる。あるいは、外部デバイス３１０は集積受動型デバイスとすることができ、一方外部デバイス３２０はインダクタとすることもできる。外部デバイス３１０および３２０の寸法は、業界標準の寸法１２１０、寸法０６０３、寸法０４０２、または寸法０２０１から選択するとよく、寸法０２０１は０．０２インチ×０．０１インチを表し、寸法１２１０、寸法０６０３、および寸法０４０２は、同じ規格から推定される。一般に、外部デバイス３１０および３２０の長さは、実施形態例では、０．２ｍｍおよび５ｍｍの間、幅は０．１ｍｍおよび４ｍｍの間とすることができる。外部デバイス３１０および３２０は、はんだ層３００の接続を通じて、アンダー・バンプ金属構造２５０上に直接構成することができる。また、外部デバイス３１０および３２０は、基板１００上でダイス鋸引き手順(dice sawing procedure)が行われる前または後のいずれかに実装することができる。
【００３９】
最後に、ダイス鋸引き手順後の半導体チップは、例えば、ワイヤ・ボンディングによって作られた銅ワイヤまたは金ワイヤを通じてあるいははんだによって、外部回路または電源に、フリップ・チップ技法によって電気的に接続することができる。例えば、銅ワイヤまたは金ワイヤをパッド１６７に、ワイヤ・ボンディング技法によって接続することができる。この場合、パッド１６７は銅パッド、アルミニウム・パッド、アルミニウム・キャップ、またはニッケル・キャップである。
【００４０】
実施形態２
図４を参照すると、本開示の第２実施形態（「実施形態２」）によるチップ構造は、前述した第１実施形態（「実施形態１」）のそれと同様であり、したがって、製造プロセスおよび特性(property)の一部について、説明を繰り返さないこととする。実施形態２と実施形態１との間の相違は、パッド１６６ｂの上または上方に構成されたアンダー・バンプ金属構造２６０およびボンディング金属層４００ｃにある。ボンディング金属層４００ｃは、ワイヤ・ボンディングによって形成された銅ワイヤまたは金ワイヤ（図には示されていない）を通じて外部回路に電気的に接続するために用いることができる。
【００４１】
実施形態２の構造は、以下の方法を含む、適した方法によって製造することができる。
実施形態２の製造方法１：
図４Ａを参照すると、集積回路２０は、パシベーション層１６０の下にある全ての構造を表す。また、集積回路２０には、基板１００、デバイス１１０、１１２、１１４、第１誘電体層１５０、金属層１４０、第２誘電体層１５５、金属コンタクト１２０、およびビア１３０（図４には示されていない）が含まれる。回路２０において、多数のパシベーション層開口１６５が、多数のパッド１６６ａおよび１６６ｂを暴露する。
【００４２】
図４Ｂを参照すると、例えば、スパッタリングを用いることによって、パシベーション層１６０ならびにパッド１６６ａおよび１６６ｂ上に接着／バリア層２２を形成する。接着／バリア層２２の厚さは、所望に応じて選択される。実施形態例では、この厚さは約０．１マイクロメートルおよび約１マイクロメートルの間とすることができ、最適な厚さは０．３マイクロメートルおよび０．８マイクロメートルの間である。接着／バリアは、以下の材料、Ｔｉ、ＴｉＷ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｒ、およびＭｏから選択することができ、またはこれらで構成することができる。ＴｉおよびＴｉＷは、接着／バリアに好ましい２種類の材料である。
【００４３】
図４Ｃを参照すると、次に、例えば０．０５マイクロメートルおよび１マイクロメートルの間の所望の厚さ（そして、最適な厚さは、０．１マイクロメートルおよび０．７マイクロメートルの間）を有するシード層２４を、接着／バリア層２２上に形成する。前述したシード層１７０と同様、シード層２４に用いられる材料は、その後に形成される金属層の材料に応じて、様々に変化することができる。シード層の材料は、例えば、Ｃｕ、ＡｕまたはＡｇとすることができる。この実施形態では、Ａｕが好ましいシード層材料である。
【００４４】
図４Ｄを参照すると、シード層２４上にフォトレジスト層２６を形成し、スピン・コーディング、露光、および現像によって、フォトレジスト層２６をパターン化し、フォトレジスト層２６に多数のフォトレジスト層開口２６ａを形成する。これらのフォトレジスト層開口２６ａは、パッド１６６ｂ上にあるシード層２４の部分を暴露する。
【００４５】
図４Ｅを参照すると、電気めっき、無電解めっき、スパッタリング、またはＣＶＤ法によって、シード層２４上にボンディング金属層４００ｃを形成する。ボンディング金属層４００ｃは、フォトレジスト層開口２６ａの中にある。ボンディング金属層４００ｃは、アルミニウム、金、銅、銀、パラジウム、ロジウム、ルテニウム、レニウム、またはニッケルのような材料から成り、単一金属層構造または多重金属層構造を有することができる。ボンディング金属層４００ｃの厚さは、１マイクロメートルおよび１００マイクロメートルの間であり、最適な厚さは、１．５マイクロメートルおよび１５マイクロメートルの間である。ボンディング金属層４００ｃは、多数の金属層構造の組み合わせによって構成することもでき、金属層構造には、Ｃｕ／Ｎｉ／Ａｕ、Ｃｕ／Ａｕ、Ｃｕ／Ｎｉ／Ｐｄ、およびＣｕ／Ｎｉ／Ｐｔが含まれる。この実施形態では、ボンディング金属層４００ｃは金で作られた単一層であることが好ましい。
【００４６】
図４Ｆを参照すると、パターン化フォトレジスト層２６、および金属層４００ｃの下にはないシード層２４の部分に対して、除去プロセスを行うことができる。一例として、シード層２４が金で作られている場合、Ｉ２およびＫＩを含有する溶液を用いて、シード層２４を除去することができる。
【００４７】
図４Ｇを参照すると、接着／バリア層２２および金属層４００ｃの上に、例えば、０．０５マイクロメートルおよび１マイクロメートルの間の適した厚さ（最適な厚さは０．１マイクロメートルおよび０．７マイクロメートルの間である）を有するシード層２８を形成することができる。この実施形態では、シード層２８の材料は、好ましくは、銅（Ｃｕ）である。前述のシード層１７０と同様、シード層２８に用いられる材料は、後に形成される金属層の材料に応じて変化する。
【００４８】
図４Ｈを参照すると、シード層２８上にフォトレジスト層３０を形成することができ、スピン・コーティング、露光、および現像によって、フォトレジスト層３０にパターニングを行い、フォトレジスト層３０に多数のフォトレジスト層開口３０ａを形成する。これらのフォトレジスト層開口３０ａは、パッド１６６ａの上にあるシード層２８の部分を暴露する。
【００４９】
図４Ｉを参照すると、シード層２８上に電気めっきによって金属層３２を形成する。金属層３２は、フォトレジスト層開口３０ａ内にある。金属層３２は、銅で作ることができ、所望の厚さ、例えば、約１マイクロメートルおよび約１００マイクロメートルの間の厚さを有することができる。好ましい厚さは、約１．５マイクロメートルおよび約１５マイクロメートルの間である。
【００５０】
図４Ｊを参照すると、金属層３２上に電気めっき法によって金属層３４を形成することができる。金属層３４は、フォトレジスト層開口３０ａの中にある。金属層３４は、ニッケルで作ることができ、所望の厚さ、例えば、約０．１マイクロメートルおよび約２０マイクロメートルの間の厚さを有することができる。好ましい厚さは、１マイクロメートルおよび５マイクロメートルの間である。
【００５１】
図４Ｋを参照すると、金属層３４上に、電気めっき法によって金属層３００を形成することができる。金属層３００は、フォトレジスト層開口３０ａの中にある。金属層３００は、錫、Ｓｎ／Ａｇ合金、Ｓｎ／Ｉｎ合金、Ｓｎ／Ａｇ／Ｃｕ合金のような材料、および他のあらゆる無鉛はんだ材料から成ることができ、所望の厚さ、例えば、約５マイクロメートルおよび約３００マイクロメートルの間の厚さを有する。好ましい厚さは、２０マイクロメートルおよび１５０マイクロメートルの間である。
【００５２】
図４Ｌは、パターン化フォトレジスト層３０ならびに金属層３００の下にないシード層２８および接着／バリア層２２の部分の除去プロセスを示す。銅で作られたシード層２８を除去するには、銅をエッチングするためにＮＨ３＋またはＳＯ４２＋を用いることができる。そして、接着／バリア層２２を除去するためには、ドライ・エッチングまたはウェット・エッチングを用いることができる。ドライ・エッチングは、反応性イオン・エッチングまたはアルゴン・スパッタ・エッチングを用いることを必要とする。一方、ウェット・エッチングを用いるとき、接着／バリア層２２がＴｉ／Ｗ合金で作られている場合には、この層を除去するために過酸化水素を用いることができる。接着／バリア層２２がＴｉで作られている場合、ＨＦ含有溶液を用いると、この層を除去することができる。一方、金属層３００の下にある、金属層３４、金属層３２、シード層２８、および接着／バリア層２２のような多数の金属層は、図４に示したアンダー・バンプ金属構造２５０であり、金属層４００ｃの下にあるシード層２８および接着／バリア層２４は、それぞれ、図４に示したアンダー・バンプ金属構造２６０である。この実施形態の製造では、アンダー・バンプ金属構造２５０は、ＴｉＷ／Ｃｕ／Ｎｉ構造とすることができ、アンダー・バンプ金属構造２６０はＴｉＷ／Ａｕシード層とすることができる。
【００５３】
図４Ｍを参照すると、２０ｐｐｍ未満の酸素を含有する環境におけるリフロー・プロセスによって、はんだ層３００が半球形状になる(collate)。
図４Ｎを参照すると、はんだ層３００上に、外部デバイス３１０および外部デバイス３２０を実装する。この実施形態では、外部デバイス３１０および３２０は受動型デバイスとすることができ、インダクタ、キャパシタ、抵抗器、および／または集積受動型デバイスを含むことができる。本開示の実施形態例では、外部デバイス３１０および３２０は２つの異なる受動型デバイスである。例えば、外部デバイス３１０はキャパシタとしてもよく、一方外部デバイス３２０はインダクタとしてもよい。または、外部デバイス３１０が集積受動型デバイスであってもよく、一方外部デバイス３２０がインダクタであってもよい。外部デバイス３１０および３２０は、各々、多数のコンタクト・ポイント（図には示されていない）を有することができる。これら多数のコンタクト・ポイントの表面には、金属層３００上に実装するのに適した金属がある。例えば、コンタクト・ポイントの表面は、錫含有層のようなはんだ材料層、または金層のようなはんだウエット・エッチング層を有することができる。
【００５４】
外部デバイス３１０および３２０の寸法は、業界標準の寸法１２１０１、寸法０６０３、寸法０４０２、または寸法０２０１から選択するとよく、例えば、寸法０２０１は０．０２インチ×０．０１インチを表し、寸法１２１０、寸法０６０３、および寸法０４０２は、同じ規格によって推定することができる。一般に、外部デバイス３１０および３２０は、 実施形態例では、 長さが０．２ｍｍおよび５ｍｍの間、幅が０．１ｍｍおよび４ｍｍの間、そして高さが０．０１ｍｍおよび２ｍｍの間とすることができる。
【００５５】
後続のステップは、ダイシング手順を含むことができ、基板１００を最初に多数のチップに鋸引きする。次に、パッド１６６ｂ上にある金属層４００ｃ上においてワイヤ・ボンディングによってワイヤ３７を形成することができ、外部回路または電源に接続するために、ワイヤ３７が用いられる。ワイヤ３７は、銅または金で形成することができる。例えば、銅ワイヤまたは金ワイヤをボンディング金属層４００ｃに、ワイヤ・ボンディング技法によって接続することができる。この場合、ボンディング金属層４００ｃは銅パッド、アルミニウム・パッド、アルミニウム・キャップ、またはニッケル・キャップである。
また、外部デバイス３１０および３２０は、基板１００に対してダイシング手順を行った後に実装することもできる。
【００５６】
実施形態２の製造方法２：
製造方法２が製造方法１と相違するのは、はんだ層３００が外部デバイス３１０および３２０または外部付加(external addition)によって、デバイス３１０および３２０の実装プロセスの間に設けられることである。言い換えると、外部デバイス３１０および３２０を実装する前には、構造はアンダー・バンプ金属構造２５０上にはんだ層３００を有していない。以下に、この製造プロセスの詳細について説明する。
【００５７】
図４Ｂから継続し、更に図４Ｏも参照すると、接着／バリア層２２上に、シード層３８を所望の厚さ、例えば、約０．０５マイクロメートルおよび約１マイクロメートル（好ましい最適な厚さは、０．１マイクロメートルおよび０．７マイクロメートルの間である）の厚さに形成する。この実施形態では、シード層３８は、Ｃｕで作られている。前述のシード層１７０と同様、シード層３８に用いられる材料は、後に形成される金属層の材料にしたがって、変化する。
【００５８】
図４Ｐを参照すると、シード層３８上にフォトレジスト層４０を形成し、スピン・コーティング、露光、および現像によって、フォトレジスト層４０にパターニングを行い、フォトレジスト層４０内に多数のフォトレジスト層開口４０ａを形成する。フォトレジスト層開口４０ａは、パッド１６６ｂおよびパッド１６６ａの上にあるシード層２４の部分を別個に暴露する。
【００５９】
図４Ｑを参照すると、シード層３８上に電気めっき法によって金属層４２を形成する。この金属層４０はフォトレジスト層開口４０ａの中にある。金属層４２は、金、銅、銀、パラジウム、ロジウム、ルテニウム、レニウム、またはニッケルのような材料から成り、単一金属層構造または多重金属層構造を有することができる。金属層４２の厚さは、約１マイクロメートルおよび約１００マイクロメートルの間とすることができ、最適な好ましい厚さは、１．５マイクロメートルおよび１５マイクロメートルの間である。この実施形態では、金属層４２は銅で作ることができる。
【００６０】
図４Ｒを参照すると、金属層４２上に電気めっき法によって金属層４４を形成する。金属層４４は、フォトレジスト層開口４０ａの中にある。金属層４４は、ニッケルで作ることができ、所望の厚さ、例えば、約０．５マイクロメートルおよび約１００マイクロメートルの間の厚さを有することができ、最適な好ましい厚さは１マイクロメートルおよび５マイクロメートルの間である。
【００６１】
図４Ｓを参照すると、電気めっき、非電解めっき、スパッタリング、またはＣＶＤ法によって、金属層４４上に金属層４６を形成する。金属層４６は、フォトレジスト層開口４０ａの中にある。金属層４６は、アルミニウム、金、銀、パラジウム、ロジウム、ルテニウム、またはレニウムのような材料から成ることができ、所望の厚さ、例えば、約０．０３マイクロメートルおよび約２マイクロメートルの間の厚さを有することができる。最適な好ましい厚さは、０．０５マイクロメートルおよび０．５マイクロメートルの間である。この実施形態では、金属層４６の材料は金（Ａｕ）とすることができる。
【００６２】
図４Ｔを参照すると、除去プロセスを用いて、パターン化フォトレジスト層４０、ならびに金属層４６の下にないシード層４４および接着／バリア層２２の部分を除去することができる。銅で作られたシード層２４を除去するには、ＮＨ３＋またはＳＯ４２＋含有溶液を用いて、銅をエッチングすることができる。接着／バリア層２２を除去するためには、ドライ・エッチングまたはウェット・エッチングを用いることができる。ドライ・エッチングは、反応性イオン・エッチングまたはアルゴン・スパッタ・エッチングを用いることを必要とする。一方、ウェット・エッチングを用いるとき、接着／バリア層２２がＴｉ／Ｗ合金で作られている場合には、この層を除去するために過酸化水素を用いることができる。接着／バリア層２２がＴｉで作られている場合、ＨＦ含有溶液を用いると、この層を除去することができる。
【００６３】
図４Ｕを参照すると、外部デバイス３１０および外部デバイス３２０を金属層４６上／に別個に接続することができる。外部デバイス３１０および３２０は、はんだ層３００を含むことができる。または、はんだ層３００をスクリーン・プリンティング法で金属層４６の上に形成することができる。このはんだ層４００を介して、外部デバイス３１０および３２０を金属層４６に実装する。
【００６４】
この実施形態では、外部デバイス３１０および３２０は、受動型デバイス、例えば、インダクタ、キャパシタ、抵抗器、および／または集積受動型デバイスとすることができる。本開示の実施形態例では、外部デバイス３１０および３２０は２つの異なる受動型デバイスである。例えば、外部デバイス３１０はキャパシタとしてもよく、一方外部デバイス３２０はインダクタとしてもよい。または、外部デバイス３１０が集積受動型デバイスであってもよく、一方外部デバイス３２０がインダクタであってもよい。外部デバイス３１０および３２０は、各々、多数のコンタクト・ポイント（図には示されていない）を有することができる。これら多数のコンタクト・ポイントの表面には、金属層３００上に実装するのに適した金属がある。例えば、コンタクト・ポイントの表面は、はんだ材料層、または金層のようなはんだウェッティング層(solder wetting layer)を有することができる。
【００６５】
外部デバイス３１０および３２０の寸法は、業界標準の寸法１２１０１、寸法０６０３、寸法０４０２、または寸法０２０１から選択するとよく、寸法０２０１は０．０２インチ×０．０１インチを表し、寸法１２１０、寸法０６０３、および寸法０４０２は、同じ規格によって推定することができる。一般に、外部デバイス３１０および３２０は、長さが０．２ｍｍおよび５ｍｍの間、幅が０．１ｍｍおよび４ｍｍの間、そして高さが０．０１ｍｍおよび２ｍｍの間とすることができる。
【００６６】
続いて、ダイシング手順を行うことができ、基板１００を最初に鋸引きして多数のチップを得る。次に、パッド１６６ｂ上にある金属層４６上においてワイヤ・ボンディングによってワイヤ４７を導通させる(conduct)ことができ、外部回路または電源に接続するために、ワイヤ４７を用いることができる。ワイヤ４７は、銅または金で形成することができる。例えば、銅ワイヤまたは金ワイヤをボンディング金属層４００ｃに、ワイヤ・ボンディング技法によって接続することができる。この場合、ボンディング金属層４００ｃは銅パッド、アルミニウム・パッド、アルミニウム・キャップ、またはニッケル・キャップである。外部デバイス３１０および３２０は、基板１００に対してダイシング手順を行った後に実装することができる。
【００６７】
実施形態２の製造方法３：
図４ＡＡから図４ＡＭは、実施形態２の第３製造方法を示す。図４ＡＡは、図４ＡＢにおける線２−２に沿って切断した断面図である。集積回路２０は、パシベーション層１６０下にある全ての構造を表す。また、集積回路２０には、基板１００、デバイス１１０、１１２、１１４、第１誘電体層１５０、金属層１４０、第２誘電体層１５５、金属コンタクト１２０、およびビア１３０（図４には示されていない）が含まれる。パシベーション層１６０における、多数のパシベーション層開口１６５ａおよび開口１６５ｂが、多数のパッド１６６ａ、パッド１６６ｂ、および１６６ａｂを暴露する。多数の金属パッド１６６ａおよび１１６ｂを矩形形態に設計することが好ましい。
【００６８】
図４ＡＣを参照すると、スパッタリング法を用いることによって、パシベーション層１６０ならびにパッド１６６ａおよび１６６ｂ上に接着／バリア層２２を形成する。接着／バリア層２２の厚さは、所望に応じて選択される。例えば、この厚さは０．１マイクロメートルおよび１マイクロメートルの間とすることができ、最適な厚さは０．３マイクロメートルおよび０．８マイクロメートルの間である。接着／バリアは、以下の材料、Ｔｉ、ＴｉＷ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｒ、およびＭｏから選択することができ、またはこれらで構成することができる。Ｔｉおよび／またはＴｉＷは、接着／バリアに好ましい材料である。
【００６９】
図４ＡＤを参照すると、次に、例えば約０．０５マイクロメートルおよび約１マイクロメートルの間の所望の厚さ（そして、最適な厚さは、０．１マイクロメートルおよび０．７マイクロメートルの間）を有するシード層３８を、接着／バリア層２２上に形成する。前述したシード層１７０と同様、シード層３８に用いられる材料は、その後に形成される金属層の材料に応じて、様々に変化することができる。シード層３８の材料は、例えば、Ｃｕ、Ａｕ、またはＡｇとすることができる。この実施形態では、Ｃｕが好ましいシード層材料である。
【００７０】
図４ＡＥを参照すると、シード層３８上にフォトレジスト層４０を形成し、スピン・コーティング、露光、および現像によって、フォトレジスト層４０にパターニングを行い、フォトレジスト層４０内に多数のフォトレジスト層開口４０ａを形成する。フォトレジスト層開口４０ａは、パッド１６６ａおよびパッド１６６ｂの上にあるシード層３８の部分を別個に暴露する。
【００７１】
図４ＡＦを参照すると、シード層３８上に電気めっき法によって金属層４２を形成する。この金属層４２はフォトレジスト層開口４０ａの中にある。金属層４２は、金、銅、銀、パラジウム、ロジウム、ルテニウム、またはレニウムのような材料から成ることができる。金属層４２の厚さは、約１マイクロメートルおよび約１００マイクロメートルの間とすることができ、最適な好ましい厚さは、１．５マイクロメートルおよび１５マイクロメートルの間である。この実施形態では、金属層４２は銅の単一層であることが好ましい。
【００７２】
図４ＡＧを参照すると、金属層４２上に電気めっき法によって金属層４４を形成する。金属層４４は、フォトレジスト層開口４０ａの中にある。金属層４４は、ニッケルで構成することができる。金属層４４の厚さは、所望に応じて、例えば、約０．１マイクロメートルおよび約１０マイクロメートルの間の厚さを有することができ、最適な好ましい厚さは０．５マイクロメートルおよび５マイクロメートルの間である。
【００７３】
図４ＡＨを参照すると、電気めっき、非電解めっき、スパッタリング、またはＣＶＤ法によって、金属層４４上に金属層４６を形成する。金属層４６は、フォトレジスト層開口４０ａの中にある。金属層４６は、アルミニウム、金、銀、パラジウム、ロジウム、ルテニウム、またはレニウムのような材料から成ることができる。金属層４６の厚さは、所望に応じて、例えば、約０．０３マイクロメートルおよび約５マイクロメートルの間で選択することができる。最適な好ましい厚さは、０．０５マイクロメートルおよび１．５マイクロメートルの間である。この実施形態では、金属層４６の材料は金の単一層であることが好ましい。
【００７４】
図４ＡＩを参照すると、除去プロセスを用いて、パターン化フォトレジスト層４０、ならびに金属層４６の下にないシード層３８および接着／バリア層２２の部分を除去することができる。銅で作られたシード層３８を除去するには、ＮＨ３＋またはＳＯ４２＋含有溶液を用いて、銅をエッチングすることができる。接着／バリア層２２を除去するためには、ドライ・エッチングまたはウェット・エッチングを用いることができる。ドライ・エッチングは、反応性イオン・エッチングまたはアルゴン・スパッタ・エッチングを用いることを必要とする。一方、ウェット・エッチングを用いるとき、接着／バリア層２２がＴｉ／Ｗ合金で作られている場合には、この層を除去するために過酸化水素を用いることができる。接着／バリア層２２がＴｉで作られている場合、ＨＦ含有溶液を用いると、この層を除去することができる。
【００７５】
図４ＡＪを参照すると、外部デバイス３１０を、パッド１６６ａの上方にある金属層４６上／に別個に接続することができる。外部デバイス３１０は、はんだ層３００を含むことができる。あるいは、はんだ層３００をスクリーン・プリンティング法で金属層４６の上に形成することができる。このはんだ層３００を介して、外部デバイス３１０を金属層４６に実装することができる。
【００７６】
図４ＡＫから図４ＡＭを参照すると、図４ＡＬは図４ＡＫにおける線２−２’に沿って切断した断面図であり、図４ＡＭは図４ＡＫにおける線２−２に沿って切断した断面図である。外部デバイス３２０を、パッド１６６ａｂ上にある金属層４６上に接続することができる。また、外部デバイス３２０は、外部デバイス３１０の上方にある。外部デバイス３２０は、はんだ層３０１を有することができる。あるいは、はんだ層３０１をスクリーン・プリンティング法で金属層４６上に形成することもできる。このはんだ層３０１を介して、外部デバイス３２０を金属層４６上に実装することができる。
【００７７】
図４ＡＭを参照すると、ダイシング・プロセスを実行して各チップを個別化することができる。ここで、基板１００が鋸引きされて、多数のチップが得られる。次に、パッド１６６ｂ上にある金属層４６上においてワイヤ・ボンディングによってワイヤ４７を形成することができ、外部回路または電源に接続するために、ワイヤ４７を用いることができる。ワイヤ４７は、銅または金で形成することができる。例えば、銅ワイヤまたは金ワイヤをボンディング金属層４００ｃ(図４）に、ワイヤ・ボンディング技法によって接続することができる。この場合、ボンディング金属層４００ｃは銅パッド、アルミニウム・パッド、アルミニウム・キャップ、またはニッケル・キャップである。外部デバイス３１０および３２０は、基板１００に対してダイシング手順を行った後に実装することができる。
【００７８】
実施形態３
図５を参照すると、第３実施形態（「実施形態３」）が示されている。第３実施形態は、実施形態２と同様であり、接続金属層４００の材料および厚さが異なる。実施形態３では、はんだ層４００はパッド１６６ａおよび１６６ｂ上に構成される。以下に、実施形態３の構造の形成について説明する。
実施形態３の製造方法：
実施形態３は、実施形態２の製造方法２の図４Ｒから継続することができる。図５Ａを参照すると、電気めっき法によってフォトレジスト層開口４０ａ内において金属層４４上にはんだ層４００を形成する。はんだ層４００の厚さは、所望に応じて、例えば、約３０マイクロメートルおよび約３５０マイクロメートルの間で選択することができる。はんだ層４００に好ましい材料には、錫／銀、錫／銅／銀、および錫／鉛合金が含まれる。
【００７９】
図５Ｂを参照すると、除去プロセスを適用して、パターン化フォトレジスト層４０、ならびにはんだ層４００の下ではないシード層３８および接着／バリア層２２の部分を除去することができる。銅で作られたシード層３８を除去するには、ＮＨ３＋またはＳＯ４２＋含有溶液を用いて、銅をエッチングすることができる。
【００８０】
図５Ｃを参照すると、はんだ層４００が融点に達し、図示のような、半球形状に凝集する(aggregate)ように、図４Ｍについて以前に説明したのと同様のリフロー・プロセスを用いることができる。
【００８１】
図５Ｄを参照すると、外部デバイス３１０および外部デバイス３２０を、パッド１６６ａの上方で、はんだ層４００に別個に実装する。この実施形態では、外部デバイス３１０および３２０は受動型デバイスである。受動型デバイスには、インダクタ、キャパシタ、および集積受動型デバイスが含まれる。本開示では、外部デバイス３１０および３２０は２つの異なる受動型デバイスである。例えば、外部デバイス３１０はキャパシタとしてもよく、一方外部デバイス３２０はインダクタとしてもよい。または、外部デバイス３１０が集積受動型デバイスであってもよく、一方外部デバイス３２０がインダクタであってもよい。
外部デバイス３１０および３２０の寸法は、業界標準の寸法１２１０、寸法０６０３、寸法０４０２、または寸法０２０１から選択するとよく、寸法０２０１は０．０２インチ×０．０１インチを表し、寸法１２１０、寸法０６０３、および寸法０４０２は、同じ規格によって推定することができる。一般に、外部デバイス３１０および３２０は、長さが０．２ｍｍおよび５ｍｍの間、幅が０．１ｍｍおよび４ｍｍの間、そして高さが０．０１ｍｍおよび２ｍｍの間とすることができる。
【００８２】
実施形態４
図６を参照すると、この実施形態によって明らかにされる半導体チップ構造において、パシベーション層１６０上に、第１ポリマー層２００を任意に形成することができる。第１ポリマー層２００は、所望の厚さ、例えば、約３マイクロメートルおよび約２５マイクロメートルの間の厚さを有することができる。このポリマー層は、ポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、パリレン、エポキシ樹脂、エラストマー、および／または多孔性誘電体材料というような、１つ以上の適した材料によって作ることができる。以下に、実施形態４の構造の形成について説明する。
実施形態４の製造方法：
図６Ａを参照すると、パシベーション層１６０の下にある種々の構造を表すために、集積回路２０が用いられている。集積回路２０は、基板１００、デバイス１１０、１１２、１１４、第１誘電体層１５０、金属層１４０、第２誘電体層１５５、金属コンタクト１２０、および金属ビア１３０（図６には示されていない）を含み、パシベーション層１６０は、多数のパッド１６６を暴露する多数の開口１６５を有する。
【００８３】
図６Ｂを参照すると、所望の厚さ、例えば、約３マイクロメートルおよび約２５マイクロメートルの間の厚さを有する感光性ポリマー層２００を、パシベーション層１６０上に形成することができる。スピン・コーティング、露光および現像、ならびにＯ２プラズマ・アッシュまたはエッチングによって、ポリマー層２００にパターニングを行い、ポリマー層２００に多くの開口２００ａを形成する。これらの開口２００ａは、パッド１６６を暴露する。次いで、例えば、約１５０および３９０度Ｃの間の温度にポリマー層２００を加熱して(heat)、ポリマー層２００が硬化する(harden)ように、ポリマー層２００を熱処理する(cure)。ポリマー層２００の材料例は、以下の中から選択することができる。ポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、パリレン、エポキシ樹脂またはスイス国RenensのSotec  Microsystemsによって提供されるフォトエポキシＳＵ−８のようなエポキシ系材料、あるいは、シリコーン、またはAsahi  glass  Co.によって提供されるＡＬ−２０００のようなエラストマー。あるいは、ポリマー層２００は、硬化温度が約１３０および約２００度Ｃの間、または好ましくは１５０および１９０度Ｃの間であるフッ素含有ポリマーであってもよい。
【００８４】
実施形態例では、ポリマー層２００は、所望の厚さ、例えば、約６および約５０マイクロメートルの厚さを有するネガティブ型感光性ポリイミド層を、パシベーション層１６０およびコンタクト・パッド１６６上にスピンオン・コーティングすることによって、形成することができる。次いで、スピンオン・コーティングしたポリイミド層をベーキングし、露光することができる。ベーキングしたポリイミド層の露光は、実施形態例では、水銀蒸気灯からの以下のラインの内少なくとも２つを有する、１Ｘステッパまたは１Ｘコンタクト・アライナを用いることによって行われる。４３４から４３８ｎｍの範囲の波長を有するg線、４０３から４０７ｎｍの範囲の波長を有するh線、および３６３から３６７ｎｍの範囲の波長を有するi線。次に、ベーキングしたポリイミド層に、所望の波長、例えば、g線およびｈ線、g線およびi線、h線およびi線、またはg線、h線、およびi線の照明によって、照明することができる。露光したポリイミド層を現像して、コンタクト・パッド１６６を露出させる多数の開口を形成することができる。次に、現像したポリイミド層を、例えば、１３０および４００°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で加熱即ち熱処理することができる。熱処理したポリイミド層は、実施形態例では、約３および約２５マイクロメートルの間の厚さを有することができる。次に、例えば、Ｏ２プラズマまたは２００ＰＰＭ未満のフッ素および酸素を含有するプラズマによって、残余のポリマー材または他の汚染物をコンタクト・パッド１６６から除去することができる。その結果、パシベーション層１６０の上にポリマー層２００を形成することができ、ポリマー層２００に形成された開口２００ａがコンタクト・パッド１６６を露出させる。
【００８５】
例えば、現像したポリイミド層は、１８０および２５０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で加熱即ち熱処理することができる。あるいは、現像したポリイミド層は、２５０および２９０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で加熱即ち熱処理することができる。あるいは、現像したポリイミド層は、２９０および４００°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で加熱即ち熱処理することができる。あるいは、現像したポリイミド層は、２００および３９０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で加熱即ち熱処理することができる。あるいは、現像したポリイミド層は、１３０および２２０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で加熱即ち熱処理することができる。
【００８６】
他の実施形態では、ポリマー層２００は、約３および約２５マイクロメートルの間の厚さを有するポジティブ型感光性ポリベンゾオキサゾール層を、パシベーション層１６０およびコンタクト・パッド１６６上にスピンオン・コーティングすることによって形成することができる。スピンオン・コーティングしたポリベンゾオキサゾール層は、次いで、ベーキングし露光することができる。ベーキングしたポリベンゾオキサゾール層を露光するには、４３４から４３８ｎｍの範囲の波長を有するg線、４０３から４０７ｎｍの範囲の波長を有するh線、および３６３から３６７ｎｍの範囲の波長を有するi線の内少なくとも２つを有する１Ｘステッパまたは１Ｘコンタクト・アライナを用いることを含むことができる。続くベーキングしたポリベンゾオキサゾール層の照明は、gおよびh線、g線およびi線、h線およびi線、またはg線、h線、およびi線の照明を含むことができる。次に、露光したポリベンゾオキサゾール層を現像して、コンタクト・パッド１６６を露出させる多数の開口を形成することができる。次に、現像したポリベンゾオキサゾール層を、例えば、約１５０および約２５０°Ｃの間の温度、好ましくは１８０および２５０°Ｃの間、または２００および３００°Ｃの間、好ましくは２５０および３５０°Ｃの間の温度で、約５および１８０分の間の時間、好ましくは、３０および１２０分の間の時間、窒素雰囲気または無酸素雰囲気において加熱即ち熱処理することができる。熱処理したポリベンゾオキサゾール層は、約３および約２５μｍの間の厚さを有することが好ましい。例えば、Ｏ２プラズマまたは２００ＰＰＭ未満のフッ素および酸素を含有するプラズマによって、残余のポリマー材または他の汚染物をコンタクト・パッド１６６から除去することができる。その結果、パシベーション層１６０の上にポリマー層２００を形成することができ、コンタクト・パッド１６６を露出させる開口２００ａをポリマー層２００に形成することができる。
【００８７】
図６Ｃを参照すると、スパッタリング法によって、ポリマー層２００およびパッド１６６上に接着／バリア層４８を形成することができる。接着／バリア層４８の厚さは、好ましくは、約０．１マイクロメートルおよび約１マイクロメートルの間であり、最適な厚さは０．２マイクロメートルおよび０．５マイクロメートルの間である。接着／バリア層４８の材料は、Ｔｉ、ＴｉＷ、ＴｉＮ、Ｔａ、ＴａＮ、または以上の材料の複合物とすることができる。
【００８８】
図６Ｄを参照すると、シード層５０が示されている。シード層は、適した厚さ、例えば、約０．０５マイクロメートルおよび約１マイクロメートルの間の厚さ（好ましい厚さは、０．０８マイクロメートルおよび０．５マイクロメートルの間である）を有することができる。シード層(see layer)５０層は、接着／バリア層４８の上に形成される。この実施形態では、シード層５０の材料は、金（Ａｕ）であることが好ましいが、先のシード層１７０の説明におけるように、シード層５０の材料は、後にその上に形成される金属層の材料に応じて、変化することができる。
【００８９】
図６Ｅを参照すると、シード層５０上にフォトレジスト層５２を形成し、スピン・コーティング、露光、および現像によって、パターン化フォトレジスト層５２を形成する。パッド１６６上のシード層５０を暴露する多数のフォトレジスト開口５２ａが、フォトレジスト層５２上にある。
【００９０】
図６Ｆを参照すると、電気めっき、無電解めっき、スパッタリング、またはＣＶＤ法によって、フォトレジスト層開口５２ａ内において、シード層５０上に金属層２２０を形成する。金属層２２０の材料は、アルミニウム、金、銅、銀、パラジウム、プラチナ、ロジウム、ルテニウム、レニウム、またはニッケルを含み、単一金属層構造または多重金属層構造を有することができる。金属層４２の厚さは、約２マイクロメートルおよび約２５マイクロメートルの間とすることができ、最適な好ましい厚さは、３マイクロメートルおよび１０マイクロメートルの間である。金属層２２０の構造は、多重金属層構造として形成される場合、Ｃｕ／Ｎｉ／Ａｕ、Ｃｕ／Ａｕ、Ｃｕ／Ｎｉ／Ｐｄ、およびＣｕ／Ｎｉ／Ｐｔのような組み合わせを含むことができる。この実施形態では、金属層２２０は単一金層であることが好ましい。
【００９１】
図６Ｇを参照すると、パターン化フォトレジスト層５２、ならびに金属層２２０の下ではないシード層５０および接着／バリア層４８の部分に、除去プロセスを適用することができる。シード層５０が金で作られている場合、Ｉ２およびＫＩの溶液を用いることによって、シード層５０を除去することができる。一方、接着／バリア層４８の材料がＴｉＷである場合、過酸化水素（Ｈ２Ｏ２）を用いて接着／バリア層４８を除去することができる。金属層２２０の下にあるシード層５０および接着／バリア層４８の部分は、図６における参照番号２１０に対応する。
【００９２】
図６Ｈを参照すると、所望の厚さ、例えば、約３マイクロメートルおよび約２５マイクロメートルの間の厚さを有する感光性ポリマー層２３０を形成することができる。スピン・コーティング、露光、現像、およびＯ２プラズマ・アッシュまたはエッチングによって、ポリマー層２３０に多くの開口２４０ａを形成することができる。これらの開口２４０ａは、金属層２２０を露出させる。次に、ポリマー層２３０を加熱および熱処理することができる。適した熱処理プロセスは、摂氏約１５０および約３８０度の間の温度で進めることができる。ポリマー層２３０の材料は、ポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、パリレン、エポキシ樹脂またはスイス国RenensのSotec  Microsystemsによって提供されるフォトエポキシＳＵ−８のようなエポキシ系材料、あるいは、シリコーン、またはAsahi  glass  Co.によって提供されるＡＬ−２０００のようなエラストマーから選択することができる。あるいは、ポリマー層２３０は、硬化温度が約１３０および約２００度Ｃの間、または好ましくは１５０および１９０度Ｃの間であるフッ素含有ポリマーであってもよい。
【００９３】
ポリマー層２３０は、６および約５０マイクロメートルの厚さを有するネガティブ型感光性ポリイミド層を、ポリマー層２００および金属層２２０上にスピンオン・コーティングすることによって、形成することができる。次いで、スピンオン・コーティングしたポリイミド層をベーキングし、露光することができる。ベーキングしたポリイミド層を露光するには、４３４から４３８ｎｍの範囲の波長を有するg線、４０３から４０７ｎｍの範囲の波長を有するh線、および３６３から３６７ｎｍの範囲の波長を有するi線の内少なくとも２つを有する、１Ｘステッパまたは１Ｘコンタクト・アライナを用いることを含むことができる。次に、ベーキングしたポリイミド層を照明することができる。ベーキングしたポリイミド層を照明するには、ベーキングしたポリイミド層のg線およびｈ線、g線およびi線、h線およびi線、またはg線、h線、およびi線の照明を含むことができる。次に、露光したポリイミド層を現像して、金属層２２０を露出させる多数の開口を形成することができる。次に、現像したポリイミド層を、例えば、約１３０°Ｃおよび約４００°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で加熱即ち熱処理することができる。熱処理したポリイミド層は、実施形態例では、約３および約２５マイクロメートルの間の厚さを有することができる。次に、例えば、Ｏ２プラズマまたは２００ＰＰＭ未満のフッ素および酸素を含有するプラズマによって、残余のポリマー材または他の汚染物を、露出された金属層２２０から除去することができる。
【００９４】
ポリマー層２３０は、ポリマー層２００および金属層２２０上に形成することができ、ポリマー層２３０に形成された開口２４０ａは、金属層２２０を露出させることができる。例えば、現像したポリイミド層は、１８０および２５０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で加熱即ち熱処理することができる。あるいは、現像したポリイミド層は、２５０および２９０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で熱処理(cure)即ち加熱(heat)することができる。あるいは、現像したポリイミド層は、２９０および４００°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で熱処理即ち加熱することができる。あるいは、現像したポリイミド層は、２００および３９０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で熱処理即ち加熱することができる。あるいは、現像したポリイミド層は、１３０および２２０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で熱処理即ち加熱することができる。
【００９５】
ポリマー層２３０は、３および２５マイクロメートルの間の厚さを有するポジティブ型感光性ポリベンゾオキサゾール層を、ポリマー層２００および金属層２２０上にスピンオン・コーティングすることによって形成することができる。スピンオン・コーティングしたポリベンゾオキサゾール層は、次いで、ベーキングし続いて露光することができる。ベーキングしたポリベンゾオキサゾール層を露光するには、４３４から４３８ｎｍの範囲の波長を有するg、４０３から４０７ｎｍの範囲の波長を有するh線、および３６３から３６７ｎｍの範囲の波長を有するi線の内少なくとも２つを有する１Ｘステッパまたは１Ｘコンタクト・アライナを用いることを含むことができる。次いで、ベーキングした層を照明することができる。ベーキングしたポリベンゾオキサゾール層を照明するには、g線およびh線、g線およびi線、h線およびi線、またはg線、h線、およびi線の照明を含むことができる。次に、露光したポリベンゾオキサゾール層を現像して、金属層２２０を露出させる多数の開口を形成することができる。次に、現像したポリベンゾオキサゾール層の熱処理即ち加熱を、例えば、約１５０および約２５０°Ｃの間の温度、好ましくは１８０および２５０°Ｃの間、または約２００および約４００°Ｃの間、好ましくは２５０および３５０°Ｃの間の温度で、約５および約１８０分の間の時間、好ましくは、３０および１２０分の間の時間、窒素雰囲気または無酸素雰囲気において、行うことができる。実施形態例では、熱処理したポリベンゾオキサゾール層は、約３および約２５μｍの間の厚さを有することができる。適したプロセスによって、残余のポリマー材または他の汚染物を、露出された金属層２２０から除去することができる。例えば、Ｏ２プラズマまたは２００ＰＰＭ未満のフッ素および酸素を含有するプラズマを用いる。その結果、金属層２２０およびポリマー層２００の上にポリマー層２３０を形成することができ、金属層２２０を露出させる開口２４０ａをポリマー層２３０に形成することができる。
【００９６】
更に図６Ｈを参照すると、開口２４０ａによって暴露された金属層２２０は、多数のパッド２２０ａ、および１つのワイヤ・ボンディング・パッド２２０ｂを形成することができる。パッド２２０ａは、外部デバイス３１０および外部デバイス３２０に接続するために用いることができ、ワイヤ・ボンディング・パッド２２０ｂは、ワイヤ結束方法によって形成されたワイヤを通じて、外部回路または電源に接続することができる。この実施形態では、外部デバイス３１０および３２０は、受動型デバイスとするとよい。受動型デバイスには、インダクタ、キャパシタ、および集積受動型デバイスが含まれる。本開示では、外部デバイス３１０および３２０は２つの異なる受動型デバイスである。例えば、外部デバイス３１０はキャパシタとしてもよく、一方外部デバイス３２０はインダクタとしてもよい。または、外部デバイス３１０が集積受動型デバイスであってもよく、一方外部デバイス３２０がインダクタであってもよい。外部デバイス３１０および３２０の寸法は、業界標準の寸法１２１０、寸法０６０３、寸法０４０２、または寸法０２０１から選択するとよく、寸法０２０１は０．０２インチ×０．０１インチを表し、寸法１２１０、寸法０６０３、および寸法０４０２は、同じ規格によって推定することができる。一般に、外部デバイス３１０および３２０は、長さが０．２ｍｍおよび５ｍｍの間、幅が０．１ｍｍおよび４ｍｍの間、そして高さが０．０１ｍｍおよび２ｍｍの間とすることができる。
【００９７】
図６Ｉを参照すると、外部デバイス３１０および外部デバイス３２０をパッド２２０ａに別個に接続することができる。外部デバイス３１０および３２０は、厚さが３０マイクロメートルおよび３５０マイクロメートルの間であるはんだ層４００を含むことができ、Ｓｎ／Ａｇ、Ｓｎ／Ｃｕ／Ａｇ、Ｓｎ／Ａｕ合金、または他の関係する材料というような材料で作ることができる。はんだ層４００は、外部デバイスに含ませる代わりに、スクリーン・プリンティング・プロセスで設けることができる。外部デバイス３１０および３２０は、表面実装技術を用いることによって、はんだ層４００を介してパッド２２０ａに接続することができる。
【００９８】
次のステップは、ダイシング手順を含むことができ、基板１００を鋸引きして多数のチップを得る。次いで、ワイヤ・ボンディング・パッド２２０ｂ上に、ワイヤ・ボンディングによってワイヤ５６を形成し、ワイヤ・ボンディング・パッド２２０ｂを外部回路または電源に接続するために、ワイヤ５６が用いられる。ワイヤ５６は、銅または金で形成することができる。例えば、銅または金のワイヤは、ワイヤ・ボンディング技法によって、ワイヤ・ボンディング・パッド２２０ｂに接続することができる。この場合、ワイヤ・ボンディング・パッド２２０ｂは、銅パッド、アルミニウム・パッド、アルミニウム・キャップ、またはニッケル・キャップである。また、外部デバイス３１０および３２０は、ダイシング手順が基板１００に対して行われた後に、表面実装技術を用いることによって、実装することができる。
実施形態５
図７Ａを参照すると、前述した４つの実施形態における回路構造のパッド金属１６６は、アルミニウムで作ることができる。本開示の第５実施形態（「実施形態５」）では、パッド金属１６６を銅で作ることができる。パッド金属１６６が銅で作られるとき、パシベーション層１６０の開口によって暴露されるパッド１６６を保護して、パッド１６６が酸化によって損傷を受けず、後にワイヤ・ボンディングやフリップ・チップのようなプロセスにおいて持ちこたえることができるように、金属キャップ層１７０を含ませることが望ましい。金属キャップ層１７０は、アルミニウム−銅層、金層、チタン（Ｔｉ）層、チタン・タングステン合金層、タンタル（Ｔａ）層、窒化タンタル（ＴａＮ）層、またはニッケル（Ｎｉ）層とすることができる。金属キャップがアルミニウム−銅層である場合、バリア層（図には示されていない）を銅パッド１６６と金属キャップ層１７０との間に形成することができる。実施形態例では、このバリア層は、チタン、チタン・タングステン合金、窒化チタン、タンタル、窒化タンタル、クロム、またはニッケルとすることができる。
図７Ａにおけるアンダー・バンプ金属構造の製造および外部デバイスの実装は、実施形態４について説明したものと同一とすることができる。
【００９９】
実施形態６
図７Ｂを参照すると、本開示の第６実施形態（「実施形態６」）が示されている。実施形態６と第１ないし第５実施形態との間の相違は、外部デバイスが１つの外部デバイス３３０に統合されたことである。例えば、外部デバイス３３０は、キャパシタおよびインダクタの集積受動型デバイスとすることができる。外部デバイス３３０を除いて、製造プロセスおよび材料は全て第１ないし第５実施形態のそれらと同一である。したがって、同一デバイスの製造プロセスおよび材料については、繰り返さないこととする。
【０１００】
これまでの６つの実施形態において説明した半導体チップ構造は全て、図８から図１１に示すような、ボール・グリッド・アレイ（ＢＧＡ）にパッケージ化することができる。図８から図１１は、１つの半導体デバイスのみを有する半導体チップ・パッケージ構造のパッケージング構造を明らかにする。
【０１０１】
図８は、本開示、例えば、図３に示した実施形態１、図４に示した実施形態２、図６に示した実施形態４、および／または図７Ａに示した実施形態５のチップ構造を収容するまたはパッケージ化するのに有用なパッケージング構造を示す。図８のパッケージング構造は、ワイヤ５１０を通じてＢＧＡ基板５００に電気的に接続されている集積回路２０（１００）を含む。また、図に示すように、前述したチップ・デバイスは、成形材料５２０によって封止することができる。図示するＢＧＡ基板５００は、多数のはんだボール５３０を有し、これらのはんだボール５３０を通じて外部回路に電気的に接続される。
【０１０２】
図９は、図５に示した実施形態３によるチップ・パッケージを保持またはパッケージ化するのに有用な、パッケージング構造の別の実施形態を示す。集積回路２０（１００）は、はんだ層４００ａを通じてＢＧＡ基板５００に電気的に接続されている。次いで、前述のデバイスは、成型材料５２０によって封止され、ＢＧＡ基板５００は、はんだボール５３０を通じて外部回路に電気的に接続される。成形材料５２０は、エポキシ樹脂またはポリイミド複合物のようなポリマーとすることができる。
【０１０３】
図１０および図１１において、図８および図９における外部デバイス３１０および３２０は、集積受動型デバイス３３０（実施形態６におけるような）によって置き換えられている。図１０では、集積回路２０（１００）はワイヤ５１０を通じてＢＧＡ基板５００に電気的に接続されており、図１１では、集積回路２０（１００）ははんだ層４００ａを通じてＢＧＡ基板５００に電気的に接続されている。
【０１０４】
前述したＢＧＡパッケージング構造以外にも、本開示は、薄型スモール・アウトライン・パッケージ（「ＴＳＯＰ」）、スモール・アウトラインＪ−リード（「ＳＯＪ」）、クアッド・フラット・パッケージ（「ＱＦＰ」）、薄型クアッド・フラット・パッケージ（「ＴＱＦＰ」）、または他の広く一般的なリード・フレーム・パッケージング形態というような、共通のパッケージング・フォーマットに対応または適応することができる。図１２Ａから図１２Ｆおよび図１３Ａから図１３Ｆに示すように、集積回路２０（１００）は、リード・フレーム６００上に構成することができる。リード・フレーム６００は、銅または銅合金で作ることができ、約１００マイクロメートルおよび約２０００マイクロメートルの間の厚さを有することができる。
【０１０５】
図１２Ａから図１２Ｃは、図３の実施形態１、図４の実施形態２、図５の実施形態４、および図６Ａの実施形態５によるチップ構造をパッケージ化するのに適したパッケージング構造を示す。図１２Ａから図１２Ｃに示すように、集積回路２０（１００）がワイヤ６１０を通じてリード・フレーム６００に電気的に接続されている。次いで、前述したデバイスが、成形材料６２０によって封止されるが、リード・フレーム６００のリードを露出させる。次いで、これらのリードは外部回路に接続される。
【０１０６】
図１２Ｄから図１２Ｆでは、図１２Ａから図１２Ｃにおける外部デバイス３１０および３２０が、集積デバイス３３０によって置き換えられる(実施形態６におけるように）。
図１３Ａから図１３Ｃには、図５の実施形態３の他のパッケージング構造が示されている。集積回路２０（１００）は、はんだ層４００ｂを通じてリード・フレーム６００に電気的に接続されており、次いで、前述したデバイスは成形材料６２０によって封止されるが、リード・フレーム６００のリードを露出させる。次いで、これらのリードは外部回路に接続される。成形材料６２０は、エポキシ樹脂またはポリイミド複合物のようなポリマーである。
【０１０７】
図１３Ｄから図１３Ｆにおいて、図１４Ａから図１４Ｃにおける外部デバイス３１０および３２０が、集積デバイス３３０によって置き換えられる（実施形態６におけるように）。
【０１０８】
この時点までの説明は、半導体チップ構造についてであった。以下に、半導体チップ構造に対応する応用回路の記載および説明を行う。応用回路は、内部回路、外部回路、および金属接続を含み、これらは１つの半導体チップ上に全て集積されている。
【０１０９】
図１４において、簡略化した等価回路が示されている。電圧フィードバック・デバイス１１１２、ならびにスイッチ・コントローラ１１１４ａおよびスイッチＭＯＳ１１１４ｂ、１１１４ｅを含むスイッチ回路が図１４に示されている。インダクタ１３２０およびキャパシタ１３１０も図１４に示されており、インダクタ１３２０およびキャパシタ１３１０が接続されており、電圧フィードバック・デバイス１１１２が、インダクタ１３２０とキャパシタ１３１０との間に電気的に接続されている。この電圧フィードバック・デバイス１１１２は、インダクタ１３２０とキャパシタ１３１０との間で電圧信号をフィードバックすることができる。
【０１１０】
図１４によって明らかにされた回路では、電源入力１３１１が、半導体チップのコンタクト・パッド上にあるワイヤ・ボンド／リードまたははんだ層を用いて、電力をＭＯＳ１１１４ｂに入力する。ＭＯＳ１１１４ｂは、半導体チップのパシベーション層の下にある。次いで、フィードバック・デバイス１１１２は、インダクタ１３２０とキャパシタ１３１０との間を通過する電圧信号を取り込み、この電圧信号が逆にスイッチ・コントローラ１１１４ａに送信される。次いで、スイッチ・コントローラ１１１４ａは、この信号を用いて、半導体チップ上に位置する２つのＭＯＳ１１１４ｂおよび１１１４ｅのオンおよびオフのタイミングを決定する。これによって、スイッチ・コントローラ１１１４ａは、ＭＯＳ１１１４ｂおよび１１１４ｅのデューティ・サイクルを規制し、したがって出力１３１３における電圧を規制することが可能になる。本開示では、インダクタ１３２０、キャパシタ１３１０、スイッチ・コントローラ１１１４ａ、および電圧フィードバック・デバイス１１１２は、電圧レギュレータまたは変換器を形成する。したがって、半導体チップの異なる動作電圧範囲にしたがって、半導体チップと一体化された電圧レギュレータは、先に説明したメカニズムを用いて電圧を直ちに規制し、最も短い転送経路を用いて電源を半導体チップに転送し、半導体チップの電源の電圧レベルを素早く特定の電圧範囲に規制することが可能となる。ＭＯＳ１１１４ｂは、ＤＭＯＳ、ＬＤＭＯＳ、またはバイポーラ・トランジスタで置き換えることができる。ＭＯＳ１１１４ｅも、ＤＭＯＳ、ＬＤＭＯＳ、またはバイポーラ・トランジスタと置き換えることができる。電圧フィードバック・デバイス１１１２は、動的電圧スケーリング機能(dynamic voltage scaling function)を特徴とすることもできる。スイッチ・コントローラ１１１４ａは、デューティ・サイクルを制御するために、パルス−周波数−変調器またはパルス−幅−変調機を備えるとよく、デューティ・サイクル制御に適したスイッチ・コントローラ１１１４ａの変調周波数は、１ＫＨｚおよび３００ＭＨｚの間であり、好ましくは、１ＭＨｚおよび１００ＭＨｚの間である。
【０１１１】
また、図１４に示す電気回路構造、および本開示によって開示された半導体チップ構造によれば、本開示における受動型コンポーネントは全て、能動型デバイスと共に半導体基板上に集積されているので、したがって、多数の電子デバイスを容易に互いに接続することができる。
【０１１２】
図１５は、互いに接続されている多数の受動型デバイスおよび半導体チップの等価回路を示し、全てのスイッチＭＯＳ１１１４ｆ、１１１４ｈ、１１１４ｊ、１１１４ｇ、１１１４ｉ、１１１４ｋ、ならびにインダクタ１３２０ａ、１３２０ｂ、および１３２０ｃが、キャパシタ１３１０、電圧フィードバック・デバイス１１１２、およびスイッチ・コントローラ１１１４ａに接続する。したがって、入力パッド１１１０が電源を入力したとき、電圧フィードバック・デバイス１１１２は、インダクタ１３２０ａ、１３２０ｂ、１３２０ｃとキャパシタ１３１０との間における電圧信号を取り込み、電圧フィードバック信号をスイッチ・コントローラ１１１４ａに送る。次いで、スイッチ・コントローラ１１１４ａは、ＭＯＳ１１１４ｆ、１１１４ｇ、１１１４ｈ、１１１４ｉ、１１１４ｊ、１１１４ｋをいつオンまたはオフに切り替えるか別個に決定する。スイッチ・コントローラ１１１４ａは、ＭＯＳ１１１４ｆ、１１１４ｇ、１１１４ｈ、１１１４ｉ、１１１４ｊ、１１１４ｋのデューティ・サイクルおよびオン−オフ位相を制御して、出力１３１３における電圧レベルを精細に調整する。スイッチ・コントローラ１１１４ａがＭＯＳ１１１４ｆ、１１１４ｇ、１１１４ｈ、１１１４ｉ、１１１４ｊ、１１１４ｋを制御するとき、少なくとも２つの異なるオン−オフ位相が発生する。
【０１１３】
図１６に示すように、各スイッチＭＯＳに異なるスイッチング位相を設定したときの図１５の回路の出力の結果、出力の電圧リップルが、スイッチングＭＯＳの異なるオン−オフ位相によって、最小となる。したがって、本開示の実施形態は、電源電圧を一層安定にした半導体チップを提供する。ＭＯＳ１１１４ｆ、１１１４ｈ、１１１４ｊ、１１１４ｇ、１１１４ｉ、１１１４ｋの全ては、ＤＭＯＳ、ＬＤＭＯＳ、またはバイポーラ・トランジスタと置き換えることができる。
【０１１４】
実施形態７
図１７Ａから図１７Ｌは、インダクタおよびキャパシタを有するオンチップ・レギュレータまたは変換器の製造プロセスを示し、インダクタは、パシベーション後エンボス・プロセス(Post-Passivation Embossing Process)を用いることによって作られ、キャパシタは、表面実装技術を用いることによって取り付けられる。
【０１１５】
図１７Ａを参照すると、集積回路２０は、パシベーション層１６０の下にある全ての構造を表す。また、半導体回路２０には、基板１００、デバイス１１０、１１２、１１４、第１誘電体層１５０、金属層１４０、第２誘電体層１５５、金属コンタクト１２０、および金属ビア１３０（例えば、図７Ａに示したような）も含まれており、パシベーション層１６０における多数のパシベーション層開口１６５ａが、多数のパッド１６６ａ、１６６ｂ、および１６６ｃを暴露する。
【０１１６】
図１７Ｂを参照すると、スパッタリングによって接着／バリア層４０１を、パシベーション層１６０、ならびにコンタクト・パッド１６６ａ、１６６ｂ、および１６６ｃ上に形成する。接着／バリア層４０１の厚さは、約０．１マイクロメートルおよび約１マイクロメートルの間とすることができ、好ましい最適な厚さは０．３マイクロメートルおよび０．８マイクロメートルの間である。接着／バリア４０１の材料は、ＴｉＷまたはＴｉまたはＴｉ／ＴｉＷであることが好ましい。
【０１１７】
図１７Ｃを参照すると、所望の厚さ、例えば、約０．０５マイクロメートルおよび約１マイクロメートルの間の厚さ（好ましい最適な厚さは、０．０８マイクロメートルおよび０．７マイクロメートルの間である）で、シード層４０２を形成する。シード層４０２は、スパッタリングによって接着／バリア層４０１上に形成することができる。この実施形態では、シード層４０２は、金で作られることが好ましい。しかしながら、前述のように、シード層４０２の材料は、後に形成される金属層の材料にしたがって、変化することができる。
【０１１８】
図１７Ｄを参照すると、フォトレジスト層４０４をシード層４０２上に形成し、スピン・コーティング、露光、および現像によって、フォトレジスト層４０４にパターニングを行い、フォトレジスト層４０４に多数のフォトレジスト層開口４０４ａを形成する。フォトレジスト層開口４０４ａは、パッド１６６ａ、１６６ｂ、および１６６ｃの上にあるシード層４０２の部分を別個に暴露する。
【０１１９】
図１７Ｅを参照すると、電気めっき、非電解めっき、スパッタリング、またはＣＶＤ法によって、シード層４０２上にボンディング金属層４０６を形成する。ボンディング金属層４０６は、フォトレジスト層開口４０４ａの中にある。ボンディング金属層４０６は、アルミニウム、金、銅、銀、パラジウム、ロジウム、ルテニウム、レニウム、またはニッケルのような材料から成り、単一金属層構造または多重金属層構造を有することができる。ボンディング金属層４０６の厚さは、所望に応じて、例えば、約１マイクロメートルおよび約１００マイクロメートルの間で選択され、最適な好ましい厚さは、１．５マイクロメートルおよび１５マイクロメートルの間である。多重金属層構造の組み合わせには、Ｃｕ／Ｎｉ／Ａｕ、Ｃｕ／Ａｕ、Ｃｕ／Ｎｉ／Ｐｄ、およびＣｕ／Ｎｉ／Ｐｔを含むことができる。この実施形態では、ボンディング金属層４０６は、金で作られた単一層であることが好ましい。
【０１２０】
図１７Ｆを参照すると、パターン化フォトレジスト層４０４、ならびに金属層４０６の下ではないシード層４０２および接着／バリア層４０１の部分を除去するために、除去プロセスを適用することができる。金で作られているシード層４０２の部分は、Ｉ２およびＫＩ溶液を含有する溶媒を用いることによって除去することができる。一方、接着／バリア層４０１の材料がＴｉＷである場合、過酸化水素（Ｈ２Ｏ２）を含有する溶媒を用いて接着／バリア層４０１を除去することができる。
【０１２１】
図１７Ｇを参照すると、パターン化フォトレジスト層４０４、ならびに金属層４０６の下ではないシード層４０２および接着／バリア層４０１の部分を除去した後、ボンディング金属層４０６は、１つのインダクタ・デバイス４０８、多数のワイヤ・ボンディング・パッド４１０、および多数のコンタクト・パッド４１２をパシベーション層１６０上に少なくとも形成する。ワイヤ・ボンディング・パッド４１０はパッド１６６ａ上に形成され、一方、コンタクト・パッド４１２はパッド１６６ｃ上に形成され、更に、インダクタ・デバイス４０８はパシベーション層１６０およびパッド１６６ｂ上に形成される。図１７Ｆは、水平線２−２に沿った図１７Ｇの断面図である。図１７Ｈに示すように、多数のインダクタ・デバイス４０８をパシベーション層１６０の上または上方に形成することができるが、図１７Ｆの図では、１つのインダクタ・デバイス４０８のみが示されている。
【０１２２】
図１７Ｉおよび図１７Ｊを参照すると、スピンオン・コーティング・プロセス、積層プロセス、スクリーン・プリンティング・プロセス、またはスプレイ・プロセスを含むプロセスによって、多数のワイヤ・ボンディング・パッド４１０、多数のコンタクト・パッド４１２、パシベーション層１６０、およびインダクタ４０８上にポリマー層４１４を形成することができ、ポリマー層４１４における多数の開口がパッド４１０の上方にあり、パッド４１０および４１２を露出させる。ポリマー層４１４は、所望に応じた厚さ、例えば、約３および約２５マイクロメートルの間の厚さ、そして好ましくは５および１５マイクロメートルの間の厚さを有することができ、ポリマー層４１４の材料には、ベンゾシクロブタン（ＢＣＢ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、またはエポキシ樹脂を含むことができる。
【０１２３】
図１７Ｊを参照すると、スピン・コーティング、露光および現像、エッチング、ならびにＯ２プラズマ・アッシュによってポリマー層４１４を形成し、これにパターニングを行って多くの開口４１４ａを形成する。これらの開口４１４ａは、多数のワイヤ・ボンディング・パッド４１０、多数のコンタクト・パッド４１２を暴露し、インダクタ・デバイス４０８を覆う。次いで、摂氏１５０および３８０度の間の温度にポリマー層４１４を熱処理する。ポリマー層４１４の材料は、ポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、パリレン、エポキシ樹脂またはスイス国RenensのSotec  Microsystemsによって提供されるフォトエポキシＳＵ−８のようなエポキシ系材料、あるいは、シリコーン、またはAsahi  glass  Co.によって提供されるＡＬ−２０００のようなエラストマーから選択することができる。ポリマー層４１４がポリイミドで作られている場合、エステル型ポリイミドであることが好ましい。ポリマー層４１４は、リソグラフィを用いてポリマー層４１４をパターニングすることができるように、感光性であることが好ましい。ポリマー層４１４は、所望の厚さ、例えば、約５マイクロメートルおよび約５０マイクロメートルの間の厚さを有することができ、最適な好ましい厚さは１０マイクロメートルおよび２０マイクロメートルの間である。あるいは、ポリマー層４１４は、硬化温度が約１３０および約２００度Ｃの間、または好ましくは１５０および１９０度Ｃの間であるフッ素含有ポリマーであってもよい。
【０１２４】
用途によっては、６および１５０マイクロメートルの間の厚さを有するネガティブ型感光性ポリイミド層を、ワイヤ・ボンディング・パッド４１０、コンタクト・パッド４１２、パシベーション層１６０、およびインダクタ４０８上にスピンオン・コーティングすることによって、ポリマー層４１４を形成することができることもある。次いで、スピンオン・コーティングしたポリイミド層をベーキングし、露光することができる。ベーキングしたポリイミド層を露光するには、４３４から４３８ｎｍの範囲の波長を有するｇ線、４０３から４０７ｎｍの範囲の波長を有するh線、および３６３から３６７ｎｍの範囲の波長を有するi線の内少なくとも２つを有する、１Ｘステッパまたは１Ｘコンタクト・アライナを用いることを含むことができる。次に、ベーキングしたポリイミド層を照明することができる。ベーキングしたポリイミド層を照明するには、ベーキングしたポリイミド層のｇ線およびh線、ｇ線およびi線、ｈ線およびi線、または、h線、およびi線の照明を含むことができる。次に、露光したポリイミド層を現像して、パッド４１０および４１２を露出させる多数の開口を形成することができる。次に、このポリイミド層を熱処理即ち加熱することができる。現像したポリイミド層の熱処理即ち加熱は、例えば、１３０および４００°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で行うことができる。熱処理したポリイミド層は、実施形態例では、約３および約２５マイクロメートルの間の厚さを有することができる。次に、例えば、Ｏ２プラズマまたは２００ＰＰＭ未満のフッ素および酸素を含有するプラズマによって、残余のポリマー材または他の汚染物をパッド４１０および４１２から除去することができる。
【０１２５】
ポリマー層４１４は、パシベーション層１６０およびインダクタ４０８上に形成することができ、ポリマー層４１４に形成された開口４１４ａは、パッド４１０および４２０を露出させることができる。例えば、現像したポリイミド層は、１８０および２５０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で加熱即ち熱処理することができる。あるいは、現像したポリイミド層は、２５０および２９０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で熱処理即ち加熱することができる。あるいは、現像したポリイミド層は、２９０および４００°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で熱処理即ち加熱することができる。あるいは、現像したポリイミド層は、２００および３９０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で熱処理即ち加熱することができる。あるいは、現像したポリイミド層は、１３０および２２０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で熱処理即ち加熱することができる。
【０１２６】
他の用途では、ポリマー層４１４は、約３および約２５マイクロメートルの間の厚さを有するポジティブ型感光性ポリベンゾオキサゾール層を、ワイヤ・ボンディング・パッド４１０、コンタクト・パッド４１２、パシベーション層１６０、およびインダクタ４０８上にスピンオン・コーティングすることによって形成することができる。スピンオン・コーティングしたポリベンゾオキサゾール層は、次いで、ベーキングし露光することができる。ベーキングしたポリベンゾオキサゾール層を露光するには、４３４から４３８ｎｍの範囲の波長を有するｇ線、４０３から４０７ｎｍの範囲の波長を有するh線、および３６３から３６７ｎｍの範囲の波長を有するi線の内少なくとも２つを有する１Ｘステッパまたは１Ｘコンタクト・アライナを用いることを含むことができる。次いで、ベーキングした層を照明することができる。ベーキングしたポリベンゾオキサゾール層を照明するには、ｇ線およびh線、ｇ線およびi線、h線およびi線、またはg線、h線、およびi線の照明を含むことができる。次に、露光したポリベンゾオキサゾール層を現像して、パッド４１０および４１２を露出させる多数の開口を形成することができる。次に、現像したポリベンゾオキサゾール層を加熱即ち熱処理することができる。例えば、加熱即ち熱処理は、約１５０および約２５０°Ｃの間の温度、好ましくは１８０および２５０°Ｃの間、または２００および４００°Ｃの間、好ましくは２５０および３５０°Ｃの間の温度で、約５および１８０分の間の時間、好ましくは、３０および１２０分の間の時間、窒素雰囲気または無酸素雰囲気において、行うことができる。実施形態例では、熱処理したポリベンゾオキサゾール層は、約３および約２５μｍの間の厚さを有することができる。例えば、Ｏ２プラズマまたは２００ＰＰＭ未満のフッ素および酸素を含有するプラズマによって、残余のポリマー材または他の汚染物をパッド４１０および４１２から除去することができる。その結果、パシベーション層１６０およびインダクタ４０８の上にポリマー層４１４を形成することができ、パッド４１０および４１２を露出させる開口４１４ａをポリマー層４１４に形成することができる。
【０１２７】
図１７Ｋおよび図１７Ｌを参照すると、ダイシング手順を用いて、基板１００、パシベーション層１６０、およびポリマー層４１４を切断して、多数の半導体チップ６００を得ることができる。半導体チップ６００上にある多数のワイヤ・ボンディング・パッド４１０は、ワイヤ・ボンディング・プロセスによって形成されたワイヤ４１６を通じて、外部回路または電源に接続することができる。ワイヤ４１６は、銅または金で形成することができる。例えば、銅または金のワイヤは、ワイヤ・ボンディング技法によって、ワイヤ・ボンディング・パッド４１０に接続することができる。この場合、ワイヤ・ボンディング・パッド４１０は、銅パッド、アルミニウム・パッド、アルミニウム・キャップ、またはニッケル・キャップである。次いで、はんだ層４２０によって、表面実装技法（ＳＭＴ）を用いて、コンタクト・パッド４１２をキャパシタ・デバイス４１８に接続することができ、キャパシタ・デバイス４１８は、集積回路２０内の金属層１４０を通じて、インダクタ・デバイス４０８に接続される。勿論、キャパシタの実装後に、ダイシング手順を行うこともできる。
【０１２８】
実施形態８の製造方法および構造１
図１８Ａから図１８Ｍは、本開示の第８実施形態（「実施形態８」）による、インダクタおよびキャパシタを有する別のオンチップ・レギュレータまたは変換器の製造プロセスを示す。インダクタは、パシベーション後エンボス・プロセスを用いることによって作られ、キャパシタは、表面実装技術を用いることによって取り付けられる。
【０１２９】
図１８Ａを参照すると、集積回路２０は、パシベーション層１６０の下にある全ての構造を表す。また、半導体回路２０には、基板１００、デバイス１１０、１１２、１１４、第１誘電体層１５０、金属層１４０、第２誘電体層１５５、金属コンタクト１２０、およびビア１３０（例えば、図７Ａに示したような）も含まれており、パシベーション層１６０における多数のパシベーション層開口１６５ａが、多数のパッド１６６ａ、１６６ｂ、および１６６ｃを暴露する。
【０１３０】
図１８Ｂを参照すると、パシベーション層１６０ならびにパッド１６６ａ、１６６ｂ、および１６６ｃ上にポリマー層４２１を形成することができる。スピン・コーティング、露光および現像、エッチング、ならびにＯ２プラズマ・アッシュによって、ポリマー層４２１を形成し、これにパターニングを行って多くの開口４２１ａを形成する。これらの開口４２１ａは、多数のパッド１６６ａ、１６６ｂ、および１６６ｃを暴露する。次いで、例えば、摂氏約１５０および３８０度の間の温度下でポリマー層４２１を熱処理する。ポリマー層４２１の材料は、ポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、パリレン、エポキシ樹脂またはスイス国RenensのSotec  Microsystemsによって提供されるフォトエポキシＳＵ−８のようなエポキシ系材料、あるいは、シリコーン、またはAsahi  glass  Co.によって提供されるＡＬ−２０００のようなエラストマーから選択することができる。ポリマー層４２１がポリイミドで作られている場合、エステル型ポリイミドであることが好ましい。ポリマー層４２１は、リソグラフィを用いてポリマー層４２１をパターニングすることができるように、感光性であることが好ましい。ポリマー層４２１は、所望の厚さ、例えば、約５マイクロメートルおよび約５０マイクロメートルの間の厚さを有することができ、最適な好ましい厚さは１０マイクロメートルおよび２５マイクロメートルの間である。あるいは、ポリマー層４２１は、硬化温度が約１３０および約２００度Ｃの間、そして好ましくは１５０および１９０度Ｃの間であるフッ素含有ポリマーであってもよい。
【０１３１】
用途によっては、６および５０マイクロメートルの間の厚さを有するネガティブ型感光性ポリイミド層を、パシベーション層１６０、ならびにパッド１６６ａ、１６６ｂ、および１６６ｃ上にスピンオン・コーティングすることによって、ポリマー層４２１を形成することができることもある。次いで、スピンオン・コーティングしたポリイミド層をベーキングし、露光することができる。ベーキングしたポリイミド層を露光するには、４３４から４３８ｎｍの範囲の波長を有するｇ、４０３から４０７ｎｍの範囲の波長を有するh線、および３６３から３６７ｎｍの範囲の波長を有するi線の内少なくとも２つを有する、１Ｘステッパまたは１Ｘコンタクト・アライナを用いることを含むことができる。次に、ベーキングしたポリイミド層を照明することができる。ベーキングしたポリイミド層を照明するには、ｇ線およびh線、ｇ線およびi線、h線およびi線、またはg線、h線、およびi線の照明を含むことができる。次に、露光したポリイミド層を現像して、パッド１６６ａ、１６６ｂ、１６６ｃを露出させる多数の開口を形成することができる。次に、このポリイミド層を熱処理即ち加熱することができる。現像したポリイミド層の熱処理即ち加熱は、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で、１３０および４００°Ｃの間の温度を用いることを含むことができる。実施形態例では、熱処理したポリイミド層は、約３および約２５マイクロメートルの間の厚さを有することができる。次に、例えば、Ｏ２プラズマまたは２００ＰＰＭ未満のフッ素および酸素を含有するプラズマによって、残余のポリマー材または他の汚染物をパッド１６６ａ、１６６ｂ、１６６ｃから除去することができる。このように、ポリマー層４１２をパシベーション層１６０上に形成することができ、ポリマー層４２１に形成された開口４２１ａはパッド１６６ａ、１６６ｂ、１６６ｃを露出させる。
【０１３２】
実施形態８の熱処理プロセスの一例として、現像したポリイミド層は、１８０および２５０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で加熱即ち熱処理することができる。あるいは、現像したポリイミド層は、２５０および２９０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で熱処理即ち加熱することができる。あるいは、現像したポリイミド層は、２９０および４００°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で熱処理即ち加熱することができる。あるいは、現像したポリイミド層は、２００および３９０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で熱処理即ち加熱することができる。あるいは、現像したポリイミド層は、１３０および２２０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で熱処理即ち加熱することができる。
【０１３３】
他の用途では、ポリマー層４２１は、約３および約２５マイクロメートルの間の厚さを有するポジティブ型感光性ポリベンゾオキサゾール層を、パシベーション層１６０、ならびにパッド１６６ａ、１６６ｂ、および１６６ｃ上にスピンオン・コーティングすることによって形成することができる。スピンオン・コーティングしたポリベンゾオキサゾール層は、次いで、ベーキングすることができる。スピンオン・コーティングしたポリベンゾオキサゾール層をベーキングした後、露光することができる。ベーキングしたポリベンゾオキサゾール層を露光するには、４３４から４３８ｎｍの範囲の波長を有するｇ線、４０３から４０７ｎｍの範囲の波長を有するh線、および３６３から３６７ｎｍの範囲の波長を有するi線の内少なくとも２つを有する１Ｘステッパまたは１Ｘコンタクト・アライナを用いることを含むことができる。次いで、ベーキングした層を照明することができる。ベーキングしたポリベンゾオキサゾール層を照明するには、例えば、水銀灯からの、ｇ線およびｈ線、ｇ線およびi線、h線およびi線、またはg線、h線、およびi線の照明を含むことができる。次に、露光したポリベンゾオキサゾール層を現像して、パッド１６６ａ、１６６ｂ、および１６６ｃを露出させる多数の開口を形成することができる。次に，熱処理を行うことができる。現像したポリベンゾオキサゾール層を加熱即ち熱処理するには、約１５０および約２５０°Ｃの間の温度、好ましくは１８０および２５０°Ｃの間、または２００および３００°Ｃの間、好ましくは２５０および３５０°Ｃの間の温度で、約５および１８０分の間の時間、好ましくは、３０および１２０分の間の時間、窒素雰囲気または無酸素雰囲気において、行うことができる。熱処理したポリベンゾオキサゾール層は、約３および約２５μｍの間の厚さを有することが好ましい。例えば、Ｏ２プラズマまたは２００ＰＰＭ未満のフッ素および酸素を含有するプラズマによって、残余のポリマー材または他の汚染物をパッド１６６ａ、１６６ｂ、および１６６ｃから除去することができる。このプロセスによって、パシベーション層１６０上にポリマー層４２１を形成することができ、パッド１６６ａ、１６６ｂ、および１６６ｃを露出させる開口４２１ａをポリマー層４２１に形成することができる。
【０１３４】
図１８Ｃを参照すると、ポリマー層４２１ならびにパッド１６６ａ、１６６ｂ、１６６ｃ上でスパッタリングを行うことによって、接着／バリア層４２２を形成することができる。接着／バリア層４２２の厚さは、約０．１マイクロメートルおよび約１マイクロメートルの間とすることができ、好ましい最適な厚さは０．３マイクロメートルおよび０．８マイクロメートルの間である。接着／バリア層４２２の材料は、チタン、チタン・タングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、または前述した材料の複合物を含む。接着／バリア４２２の材料は、ＴｉＷまたはＴｉまたはＴｉ／ＴｉＷであることが好ましい。
【０１３５】
図１８Ｄを参照すると、例えば、約０．０５マイクロメートルおよび約１マイクロメートルの間の厚さ（好ましい厚さは、０．０８マイクロメートルおよび０．７マイクロメートルの間である）を有するシード層４２４を、スパッタリングによって接着／バリア層４２２上に次に形成する。この実施形態では、シード層４２４を作る材料は、金であることが好ましい。しかしながら、先に説明したように、シード層４２４の材料は、後にその上に形成される金属層の材料に応じて、変化することができる。
【０１３６】
図１８Ｅを参照すると、シード層４２４上にフォトレジスト層４２６を形成し、スピン・コーティング、露光、および現像によって、フォトレジスト層４２６にパターニングを行い、フォトレジスト層４２６に多数のフォトレジスト層開口４２６ａを形成する。フォトレジスト層開口４２６ａは、パッド１６６ａ、１６６ｂ、および１６６ｃの上にあるシード層４２４の部分を別個に暴露する。
【０１３７】
図１８Ｆを参照すると、電気めっき、無電解めっき、スパッタリング、またはＣＶＤ法によって、フォトレジスト層開口４２６ａ内において、シード層４２４上にボンディング金属層４２８を形成する。ボンディング金属層４２８は、アルミニウム、金、銅、銀、パラジウム、ロジウム、ルテニウム、レニウム、および／またはニッケルから成ることができ、単一金属層構造または多重金属層構造を有することができる。ボンディング金属層４２８の厚さは、例えば、約１マイクロメートルおよび約１００マイクロメートルの間とすることができ、最適な好ましい厚さは、約１．５マイクロメートルおよび約１５マイクロメートルの間である。層４２８は、Ｃｕ／Ｎｉ／Ａｕ、Ｃｕ／Ａｕ、Ｃｕ／Ｎｉ／Ｐｄ、およびＣｕ／Ｎｉ／Ｐｔ等の多重積層構造を形成する多数の金属層の組み合わせで作ることができる。この実施形態では、ボンディング金属層４２８は、金の単一層であることが好ましい。
【０１３８】
図１８Ｇを参照すると、パターン化フォトレジスト層４２６、ならびに金属層４２８の下ではないシード層４２４および接着／バリア層４２２の部分に、除去プロセスを適用することができる。シード層４２４が金で作られている場合、Ｉ２およびＫＩの溶液を用いることによって、シード層４２４を除去することができる。一方、接着／バリア層４２２の材料がＴｉＷを含む場合、過酸化水素（Ｈ２Ｏ２）を含有する溶剤を用いることによって、接着／バリア層４２２を除去することができる。
【０１３９】
図１８Ｈを参照すると、パターン化フォトレジスト層４２６、ならびに金属層４２８の下ではないシード層４２４および接着／バリア層４２２の部分を除去した後、ボンディング金属層４２８は、１つ以上のインダクタ・デバイス４３０（１つのみが示されている）、多数のワイヤ・ボンディング・パッド４３２、および多数のコンタクト・パッド４３４を、ポリマー層４２１上に形成することができる。ワイヤ・ボンディング・パッド４３２はパッド１６６ａ上に形成され、一方、コンタクト・パッド４３４はパッド１６６ｃ上に形成され、更に、インダクタ・デバイス４３０はパシベーション層１６０およびパッド１６６ｂの上または上方に形成される。図１８Ｇは、水平線２−２によって示される切断面の方向における図１８Ｈの断面図である。図１８Ｉに示すように、ポリマー４２１上にも、多数のインダクタ・デバイス４３０を形成することができる。
【０１４０】
図１８Ｊを参照すると、スピン・コーティングを用いることによって、インダクタ・デバイス４３０、多数のワイヤ・ボンディング・パッド４３２、多数のコンタクト・パッド４３４、およびポリマー層４２１の上に、ポリマー層４３６を形成することができる。
【０１４１】
図１８Ｋを参照すると、露光および現像、ならびにＯ２プラズマ・アッシュによって、ポリマー層４３６は多数の開口４３６ａを形成することができる。これらの開口４３６ａは、多数のワイヤ・ボンディング・パッド４３２、多数のコンタクト・パッド４３４を暴露し、インダクタ・デバイス４３０を隠蔽する。次いで、摂氏約１５０および３８０度の間の温度下でポリマー層４３６を熱処理することができる。ポリマー層４３６の材料は、ポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、パリレン、エポキシ樹脂またはスイス国RenensのSotec  Microsystemsによって提供されるフォトエポキシＳＵ−８のようなエポキシ系材料、あるいは、シリコーン、またはAsahi  glass  Co.によって提供されるＡＬ−２０００のようなエラストマーから選択することができる。ポリマー層４３６がポリイミドで作られている場合、エステル型ポリイミドであることが好ましい。ポリマー層４３６は、リソグラフィを用いてポリマー層４３６をパターニングすることができるように、感光性であることが好ましい。ポリマー層４３６は、実施形態例では、約５マイクロメートルおよび約５０マイクロメートルの間の厚さを有することができる。最適な厚さは、１０マイクロメートルおよび２０マイクロメートルの間である。ポリマー層４３６は、硬化温度が約１３０および約２００度Ｃの間、そして好ましくは１５０および１９０度Ｃの間であるフッ素含有ポリマーであってもよい。
【０１４２】
用途によっては、６および１５０マイクロメートルの間の厚さを有するネガティブ型感光性ポリイミド層を、金属層４２８、インダクタ４３０、およびポリマー層４２１上にスピンオン・コーティングすることによって、ポリマー層４３６を形成することができることもある。次いで、スピンオン・コーティングしたポリイミド層をベーキングすることができる。次いで、スピンオン・コーティングしたポリイミド層を露光することができる。ベーキングしたポリイミド層を露光するには、４３４から４３８ｎｍの範囲の波長を有するg線、４０３から４０７ｎｍの範囲の波長を有するｈ線、および３６３から３６７ｎｍの範囲の波長を有するi線の内少なくとも２つを有する、１Ｘステッパまたは１Ｘコンタクト・アライナを用いることを含むことができる。次に、ポリイミド層を照明することができる。ベーキングしたポリイミド層を照明するには、例えば、水銀灯光源からの、g線およびh線、g線およびi線、h線およびi線、またはg線、h線、およびi線の照明を用いることを含むことができる。次に、ベーキングしたポリイミド層を現像し、次いで露光して、パッド４３２および４３４を露出させる多数の開口を形成することができる。次に、熱処理を行うことができる。現像したポリイミド層の熱処理即ち加熱は、例えば、１３０および４００°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で行うことができる。実施形態例では、熱処理したポリイミド層は、約３および約２５マイクロメートルの間の厚さを有することができる。次に、例えば、Ｏ２プラズマまたは２００ＰＰＭ未満のフッ素および酸素を含有するプラズマによって、残余のポリマー材または他の汚染物をパッド４３２および４３４から除去することができる。このように、ポリマー層４３６を金属層４２８、インダクタ４３０、およびポリマー層４２１上に形成することができ、ポリマー層４３６に形成された開口４３６ａはパッド４３２および４３４を露出させる。
【０１４３】
適した熱処理プロセスの一例として、現像したポリイミド層は、１８０および２５０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で加熱即ち熱処理することができる。あるいは、現像したポリイミド層は、２５０および２９０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で熱処理即ち加熱することができる。あるいは、現像したポリイミド層は、２９０および４００°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で熱処理即ち加熱することができる。あるいは、現像したポリイミド層は、２００および３９０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で熱処理即ち加熱することができる。あるいは、現像したポリイミド層は、１３０および２２０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で熱処理即ち加熱することができる。
【０１４４】
他の用途では、ポリマー層４３６は、約３および約２５マイクロメートルの間の厚さを有するポジティブ型感光性ポリベンゾオキサゾール層を、金属層４２８、インダクタ４３０、およびポリマー層４２１上にスピンオン・コーティングすることによって形成することができる。スピンオン・コーティングしたポリベンゾオキサゾール層は、次いで、ベーキングし、露光することができる。ベーキングしたポリベンゾオキサゾール層を露光するには、４３４から４３８ｎｍの範囲の波長を有するg線、４０３から４０７ｎｍの範囲の波長を有するh線、および３６３から３６７ｎｍの範囲の波長を有するi線の内少なくとも２つを有する１Ｘステッパまたは１Ｘコンタクト・アライナを用いることを含むことができる。ベーキングしたポリベンゾオキサゾール層を照明することができる。ベーキングしたポリベンゾオキサゾール層を照明するには、g線およびh線、g線およびi線、h線およびi線、またはg線、h線、およびi線の照明を含むことができる。露光したポリベンゾオキサゾール層を現像して、パッド４３２および４３４を露出させる多数の開口を形成することができる。次いで、現像したポリベンゾオキサゾールに熱処理ステップ／プロセスを適用することができる。現像したポリベンゾオキサゾール層を加熱即ち熱処理するには、約５および１８０分の間の時間、好ましくは、３０および１２０分の間の時間、窒素雰囲気または無酸素雰囲気において、約１５０および約２５０°Ｃの間の温度、好ましくは１８０および２５０°Ｃの間、または２００および４００°Ｃの間、好ましくは２５０および３５０°Ｃの間の温度を用いることを含むことができる。実施形態例では、熱処理したポリベンゾオキサゾール層は、約３および約２５μｍの間の厚さを有することができる。例えば、Ｏ２プラズマまたは２００ＰＰＭ未満のフッ素および酸素を含有するプラズマによって、残余のポリマー材または他の汚染物をパッド４３２および４３４から除去することができる。このようなプロセスによって、金属層４２８、インダクタ４３０、およびポリマー層４２１上にポリマー層４３６を形成することができ、パッド４３２および４３４を露出させる開口４３６ａをポリマー層４３６に形成することができる。
【０１４５】
図１８Ｌおよび図１８Ｍを参照すると、ダイシング手順を用いて、基板１００、パシベーション層１６０、ポリマー層４２１、およびポリマー層４３６を切断して、多数の半導体チップ６００を得ることができる。半導体チップ６００上にある多数のワイヤ・ボンディング・パッド４３２は、ワイヤ・ボンディング・プロセスによって形成されたワイヤ４１６を通じて、外部回路または電源に接続することができる。ワイヤ４１６は、銅または金で形成することができる。例えば、銅または金のワイヤは、ワイヤ・ボンディング技法によって、ワイヤ・ボンディング・パッド４３２に接続することができる。この場合、ワイヤ・ボンディング・パッド４３２は、銅パッド、アルミニウム・パッド、アルミニウム・キャップ、またはニッケル・キャップである。次いで、はんだ層４２０によって、表面実装技法（ＳＭＴ）を用いて、コンタクト・パッド４３４をキャパシタ・デバイス４１８に接続することができ、キャパシタ・デバイス４１８は、集積回路２０内の金属層１４０を通じて、インダクタ・デバイス４３０に接続される。勿論、キャパシタの実装後に、ダイシング手順を行うこともできる。
実施形態８の製造方法および構造２
引き続き図１８Ｋを参照し、更に図１８Ｎおよび図１８Ｏを参照すると、コンタクト・パッド４３４およびパッド１６６ｃの間に、インダクタ４３０およびパッド１６６ｂを配置することができる。
【０１４６】
図１８Ｐおよび図１８Ｑを参照すると、ダイシング手順を用いて、基板１００、パシベーション層１６０、ポリマー層４２１、およびポリマー層４３６を切断して、多数の半導体チップ６００を得ることができる。半導体チップ６００上にある多数のワイヤ・ボンディング・パッド４３２は、ワイヤ・ボンディング・プロセスによって形成されたワイヤ４１６を通じて、外部回路または電源に接続することができる。ワイヤ４１６は、銅または金で形成することができる。例えば、銅または金のワイヤは、ワイヤ・ボンディング技法によって、ワイヤ・ボンディング・パッド４３２に接続することができる。この場合、ワイヤ・ボンディング・パッド４３２は、銅パッド、アルミニウム・パッド、アルミニウム・キャップ、またはニッケル・キャップである。次いで、はんだ層４２０によって、表面実装技法（ＳＭＴ）を用いて、コンタクト・パッド４３４をキャパシタ・デバイス４１８に接続することができ、キャパシタ・デバイス４１８は、金属層４２８または集積回路２０内の金属層１４０を通じて、インダクタ・デバイス４３０に接続される。勿論、キャパシタの実装後に、ダイシング手順を行うこともできる。
【０１４７】
実施形態９
図１９Ａおよび図１９Ｂを参照すると、第９実施形態（「実施形態９」）が示されている。実施形態９は実施形態８に類似しており、主な相違は、ワイヤ・ボンディング・パッド４３２およびパッド１６６ａの位置である。実施形態８では、ワイヤ・ボンディング・パッド４３２は、パッド１６６ａの直接上方に示されていたが、この実施形態（「実施形態９」）では、ワイヤ・ボンディング・パッド４３２は、パッド１６６ａの直接上方にはない。したがって、ワイヤ・ボンディング・パッド４３２の位置は、パッド１６６ａの直接上方のエリアに限定されず、要件にしたがって調節することができる。
【０１４８】
実施形態１０
図２０Ａおよび図２０Ｂを参照すると、第１０実施形態（「実施形態１０」）が示されている。この実施形態は、実施形態８に類似しており、相違は、ポリマー層４３６における多数の開口４３６ａによって暴露されるインダクタ・デバイスの接続パッド４３８にある。接続パッド４３８は、ワイヤ・ボンディング・プロセスによって作られたワイヤ４１６を用いて、外部回路または電源に接続することができる。
【０１４９】
実施形態１１
図２１Ａから図２１Ｋを参照すると、第１１実施形態（「実施形態１１」）が示されている。これらの図では、集積回路２０は、パシベーション層１６０の下にある全ての構造を表す。また、集積回路２０には、基板１００、デバイス１１０、１１２、１１４、第１誘電体層１５０、金属層１４０、第２誘電体層１５５、金属コンタクト１２０、および金属ビア１３０（例えば、図７Ａに示したような）も含まれており、パシベーション層１６０における多数のパシベーション層開口１６５ａが、多数のパッド１６６ａ、１６６ｂ、および１６６ｃを暴露する（パッド１６６ａは示されていない）。
【０１５０】
図２１Ｂを参照すると、パシベーション層１６０ならびにコンタクト・パッド１６６ａ、１６６ｂ、１６６ｃ上でスパッタリングを行うことによって、接着／バリア層４０１を形成することができる。接着／バリア層４０１の厚さは、約０．１マイクロメートルおよび約１マイクロメートルの間であり、最適な厚さは０．３マイクロメートルおよび０．８マイクロメートルの間である。接着／バリア層４０１の材料は、ＴｉＷまたはＴｉまたはＴｉ／ＴｉＷであることが好ましい。
【０１５１】
図２１Ｃを参照すると、例えば、約０．０５マイクロメートルおよび約１マイクロメートルの間の厚さ（好ましい厚さは、０．０８マイクロメートルおよび０．７マイクロメートルの間である）を有するシード層４０２を、スパッタリングによって接着／バリア層４０１上に次に形成することができる。この実施形態では、シード層４０２は、金で作ることが望ましい。しかしながら、シード層４０２の材料は、後にその上に形成される金属層の材料に応じて、変化することができる。
【０１５２】
図２１Ｄを参照すると、シード層４０２上にフォトレジスト層４０４を形成し、スピン・コーティング、露光、および現像によって、フォトレジスト層４０４にパターニングを行い、フォトレジスト層４０４に多数のフォトレジスト層開口４０４ａを形成する。フォトレジスト層開口４０４ａは、パッド１６６ａ、１６６ｂ、および１６６ｃの上にあるシード層４０２の部分を別個に暴露する。
【０１５３】
図２１Ｅを参照すると、電気めっき、無電解めっき、スパッタリング、またはＣＶＤ法によって、シード層４０２上にボンディング金属層４０６を形成する。これは、 フォトレジスト層開口４０４ａ内にある。ボンディング金属層４０６は、アルミニウム、金、銅、銀、パラジウム、ロジウム、ルテニウム、レニウム、および／またはニッケルから成ることができ、単一金属層構造または多重金属層構造を有することができる。ボンディング金属層４０６の厚さは、好ましくは、約１マイクロメートルおよび約１００マイクロメートルの間とすることができ、最適な好ましい厚さは、１．５マイクロメートルおよび１５マイクロメートルの間である。層４０６は、例えば、Ｃｕ／Ｎｉ／Ａｕ、Ｃｕ／Ａｕ、Ｃｕ／Ｎｉ／Ｐｄ、および／またはＣｕ／Ｎｉ／Ｐｔを含む、多重積層構造を形成する多数の金属層の組み合わせで作ることができる。この実施形態では、ボンディング金属層４０６は、金で作られた単一層であることが好ましい。
【０１５４】
図２１Ｆを参照すると、パターン化フォトレジスト層４０４、ならびに金属層４０６の下ではないシード層４０２および接着／バリア層４０１の部分に、除去プロセスを適用することができる。金で作られているシード層４０２の部分は、Ｉ２を含有する溶剤を用いることによって除去することができる。層４０１の材料がＴｉＷである場合、過酸化水素（Ｈ２Ｏ２）を含有する溶剤を用いることによって、接着／バリア層４０１を除去することができる。パターン化フォトレジスト層４０４、ならびにボンディング金属層４０６の下ではないシード層４０２および接着／バリア層４０１の部分を除去した後、ボンディング金属層４０６は、多数のワイヤ・ボンディング・パッド４４０、および多数のコンタクト・パッド４４２を形成することができる。ワイヤ・ボンディング・パッド４４０およびコンタクト・パッド４４２は、ボンディング金属層４０６を通じて接続することができる。
【０１５５】
図２１Ｇを参照すると、例えば、スピン・コーティングを用いることによって、多数のワイヤ・ボンディング・パッド４４０、多数のコンタクト・パッド４４２、およびパシベーション層１６０の上に、ポリマー層４４４を形成することができる。
【０１５６】
図２１Ｈを参照すると、露光および現像、ならびにＯ２プラズマ・アッシュによって、ポリマー層４４４に多数の開口４４４ａをパターニングすることができる。これらの開口４４４ａは、多数のワイヤ・ボンディング・パッド４４０、および多数のコンタクト・パッド４４２を暴露する。次いで、例えば、摂氏約１５０および３８０度の間の温度下でポリマー層４４４を熱処理することができる。ポリマー層４４４の材料は、ポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、パリレン、エポキシ樹脂またはスイス国RenensのSotec  Microsystemsによって提供されるフォトエポキシＳＵ−８のようなエポキシ系材料、あるいは、シリコーン、またはAsahi  glass  Co.によって提供されるＡＬ−２０００のようなエラストマーから選択することができる。ポリマー層４４４がポリイミドで作られている場合、エステル型ポリイミドであることが好ましい。ポリマー層４４４は、リソグラフィを用いてポリマー層４４４をパターニングすることができるように、感光性であることが好ましい（こうすると、エッチング・プロセスが不要となる）。実施形態例では、ポリマー層４４４は約５マイクロメートルおよび約５０マイクロメートルの間の厚さを有することができる。最適な厚さは、１０マイクロメートルおよび２０マイクロメートルの間である。ポリマー層４４４は、硬化温度が約１３０および約２００度Ｃの間、そして好ましくは１５０および１９０度Ｃの間であるフッ素含有ポリマーであってもよい。
【０１５７】
用途によっては、６および１５０マイクロメートルの間の厚さを有するネガティブ型感光性ポリイミド層を、パシベーション層１６０および金属層４０６上にスピンオン・コーティングすることによって、ポリマー層４４４を形成することができることもある。次いで、ポリイミド層をベーキングし、露光することができる。ベーキングしたポリイミド層を露光するには、４３４から４３８ｎｍの範囲の波長を有するg線、４０３から４０７ｎｍの範囲の波長を有するh線、および３６３から３６７ｎｍの範囲の波長を有するi線の内少なくとも２つを有する、１Ｘステッパまたは１Ｘコンタクト・アライナを用いることを含むことができる。次に、ベーキングしたポリイミド層を照明することができる。ベーキングしたポリイミド層を照明するには、例えば、水銀灯光源からの、g線およびh線、g線およびi線、h線およびi線、またはg線、h線、およびi線の照明を利用することを含むことができる。次に、露光したポリイミド層を現像し、パッド４４０および４４２を露出させる多数の開口を形成することができる。次に、熱処理を行うことができる。現像したポリイミド層の熱処理即ち加熱は、約１３０および約４００°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で行うことができる。実施形態例では、熱処理したポリイミド層は、３および２５マイクロメートルの間の厚さを有することができる。次に、例えば、Ｏ２プラズマまたは２００ＰＰＭ未満のフッ素および酸素を含有するプラズマによって、残余のポリマー材または他の汚染物をパッド４４０および４４２から除去することができる。このようなプロセスによって、ポリマー層４４４をパシベーション層１６０、および金属層４０６上に形成することができ、ポリマー層４４４に形成された開口４４４ａはパッド４４０および４４２を露出させる。
【０１５８】
適した熱処理プロセスの例では、現像したポリイミド層は、１８０および２５０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で加熱即ち熱処理することを含むことができる。あるいは、現像したポリイミド層は、２５０および２９０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で熱処理即ち加熱することができる。あるいは、現像したポリイミド層は、２９０および４００°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で熱処理即ち加熱することができる。あるいは、現像したポリイミド層は、２００および３９０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で熱処理即ち加熱することができる。あるいは、現像したポリイミド層は、１３０および２２０°Ｃの間の温度で、２０および１５０分の間の時間、窒素雰囲気または無酸素雰囲気で熱処理即ち加熱することができる。
【０１５９】
他の用途では、ポリマー層４４４は、約３および約２５マイクロメートルの間の厚さを有するポジティブ型感光性ポリベンゾオキサゾール層を、パシベーション層１６０および金属層４０６上にスピンオン・コーティングすることによって形成することができる。スピンオン・コーティングしたポリベンゾオキサゾール層は、次いで、ベーキングし、露光することができる。ベーキングしたポリベンゾオキサゾール層を露光するには、４３４から４３８ｎｍの範囲の波長を有するg線、４０３から４０７ｎｍの範囲の波長を有するh線、および３６３から３６７ｎｍの範囲の波長を有するi線の内少なくとも２つを有する１Ｘステッパまたは１Ｘコンタクト・アライナを用いることを含むことができる。ベーキングした層を照明することができる。ベーキングしたポリベンゾオキサゾール層を照明するには、例えば、水銀灯光源を用いて、g線およびh線、g線およびi線、h線およびi線、またはg線、h線、およびi線の照明を含むことができる。他の放射光源も、勿論、本開示のこの実施形態および他の実施形態に用いることができる。露光したポリベンゾオキサゾール層を現像して、パッド４４０および４４２を露出させる多数の開口を形成することができる。次いで、熱処理プロセスを適用することができる。現像したポリベンゾオキサゾール層を加熱即ち熱処理するには、約５および１８０分の間の時間、好ましくは、３０および１２０分の間の時間、窒素雰囲気または無酸素雰囲気において、約１５０および約２５０°Ｃの間の温度、好ましくは１８０および２５０°Ｃの間、または２００および４００°Ｃの間、好ましくは２５０および３５０°Ｃの間の温度を用いることを含むことができる。実施形態例では、熱処理したポリベンゾオキサゾール層は、約３および約２５μｍの間の厚さを有することができる。例えば、Ｏ２プラズマまたは約２００ＰＰＭ未満のフッ素および酸素を含有するプラズマによって、残余のポリマー材または他の汚染物をパッド４４０および４４２から除去することができる。このようなプロセスによって、パシベーション層１６０および金属層４０６上にポリマー層４４４を形成することができ、パッド４４０および４４２を露出させる開口４４４ａをポリマー層４４４に形成することができる。
【０１６０】
図２１Ｉおよび図２１Ｊを参照すると、ダイシング手順を用いて、基板１００、パシベーション層１６０、ポリマー層４４４を切断して、多数の半導体チップ６００を得ることができる。半導体チップ６００上にある多数のワイヤ・ボンディング・パッド４４０は、ワイヤ・ボンディング・プロセスによって形成されたワイヤ４１６を通じて、外部回路または電源に接続することができる。ワイヤ４１６は、銅または金で形成することができる。例えば、銅または金のワイヤは、ワイヤ・ボンディング技法によって、ワイヤ・ボンディング・パッド４４０に接続することができる。この場合、ワイヤ・ボンディング・パッド４４０は、銅パッド、アルミニウム・パッド、アルミニウム・キャップ、またはニッケル・キャップである。次いで、はんだ層４２０によって、表面実装技法（ＳＭＴ）を用いて、コンタクト・パッド４４０をキャパシタ・デバイス４４６に接続することができ、キャパシタ・デバイス４４６は、集積回路２０内の金属層１４０を通じて、インダクタ・デバイス４４８に接続される。図２１Ｊは、線２−２によって示される切断面に沿った図２１Ｋの断面図を示す。勿論、キャパシタの実装後に、ダイシング手順を行うこともできる。
【０１６１】
実施形態１０および実施形態１１によるデバイスおよび構造は、図２２および図２３の回路図に示すように、電圧を設定するデバイスに用いることができる。図２２では、電源入力２２４０がインダクタ２３２０に接続されており、インダクタ２３２０はトランジスタ２１１４ｄを介してキャパシタ２３１０に接続されており、電圧フィードバック回路２１１２が電力出力２１１０に接続されており、スイッチ・コントローラ２１１４ａが電圧フィードバック・デバイス２１１２およびスイッチ・トランジスタ２１１４ｂに接続されている。動作において、電力が電力入力２２４０を通じて入ると、スイッチ・コントローラ２１１４ａは、電圧フィードバック・デバイス２１１２の電圧信号を受け取り、スイッチ・トランジスタ２１１４ｂのオンおよびオフ・タイミングを制御し、電源出力２１１０の電圧レベルを昇圧する。インダクタ２３２０は、キャパシタ２３１０、電圧フィードバック・デバイス２１１２、スイッチ・トランジスタ２１１４ｂ、およびトランジスタ２１１４ｄと共に、既に説明した製造プロセスによる、オンチップ電圧レギュレータまたは変換器を形成する。ＭＯＳデバイス２１１４ｂを、ＤＭＯＳ、ＬＤＭＯＳ、またはバイポーラ・トランジスタと置き換えることができる。ＭＯＳデバイス２１１４ｄも、ＤＭＯＳ、ＬＤＭＯＳ、またはバイポーラ・トランジスタと置き換えることもできる。電圧フィードバック・デバイス２１１２は、動的電圧スケーリング機能を設けることができる。
【０１６２】
図２３および図２２の間の相違は、図２３の回路図が多数のインダクタ２３２０、キャパシタ２３１０、スイッチ・トランジスタ２１１４ｇ、スイッチ・トランジスタ２１１４ｉ、トランジスタ２１１４ｈ、およびトランジスタ２１１４ｆで作られていることにある。スイッチ・コントローラ２１１４ａは、電圧フィードバック・デバイス２１１２の電圧信号を受け取り、スイッチ・トランジスタ２１１４ｇおよびスイッチ／トランジスタ２１１４ｉのデューティ・サイクルおよび位相を制御するために用いられ、したがって、電力出力２１１０の電圧レベルを昇圧する。図２２の回路図と比較すると、図２３の回路図の方が一層精度高くそして効率的に出力電圧を規制することができる。トランジスタ２１１４ｇを、ＤＭＯＳ、ＬＤＭＯＳ、またはバイポーラ・トランジスタで置き換えることができる。トランジスタ２１１４ｉを、ＤＭＯＳ、ＬＤＭＯＳ、またはバイポーラ・トランジスタで置き換えることができる。トランジスタ２１１４ｆを、ＤＭＯＳ、ＬＤＭＯＳ、またはバイポーラ・トランジスタで置き換えることができる。トランジスタ２１１４ｈをＤＭＯＳ、ＬＤＭＯＳ、またはバイポーラ・トランジスタで置き換えることができる。
【０１６３】
これより図２４および図２５を参照すると、本開示の一実施形態によるＮ−型ＤＭＯＳデバイスが示されている。図２４は、Ｎ−型ＤＭＯＳデバイスの断面図を示し、図２５はＮ−型ＤＭＯＳデバイスの上面図を示す。
【０１６４】
図２４および図２５に示すエレメントについて、以下のように説明する。
３１１０：Ｎ−ウェルまたは低濃度にドープしたＮ−型半導体領域、
３１１５：低濃度にドープしたＰ−型半導体領域、
３１２０：フィールド分離領域、酸化物またはＬＯＣＯＳ分離が充填された浅いトレンチ分離(trench isolation)、
３１２５：ＤＭＯＳのソース、高濃度にドープされたＰ−型半導体領域、
３１３０：ＤＭＯＳのドレイン、高濃度にドープされたＮ−型半導体領域、
３１３５：ＤＭＯＳのソース、高濃度にドープされたＮ−型半導体領域
３１４０：ＤＭＯＳのソース、低濃度にドープされたＮ−型半導体領域
３１４５：ＤＭＯＳのソース上にある金属珪酸塩(metal silicate)であって、Ｎｉ−珪酸塩、Ｃｏ−珪酸塩、またはＴｉ−珪酸塩を含む。
【０１６５】
３１５０：ＤＭＯＳのゲート酸化物。
３１５５：ゲート・スペーサであって、酸化シリコン、窒素ドープ酸化シリコン、または窒化シリコンを含む、
３１６０：ＤＭＯＳのドレイン上にある金属珪酸塩であって、Ｎｉ−珪酸塩、Ｃｏ−珪酸塩、またはＴｉ−珪酸塩を含む、
３１６５：ＤＭＯＳの金属コンタクト・ポイント、
３１７０：ＤＭＯＳのゲートであって、シリコン、Ｎｉ−珪酸塩、Ｃｏ珪酸塩、Ｔｉ−珪酸塩、Ｗ−珪酸塩、Ｍｏ−珪酸塩、ＴｉＮ、Ｔａ、ＴａＮ、Ａｌ、ＡＩＮ、Ｗ、ＷＮ、またはＴｉを含む。
【０１６６】
図２６Ａおよび図２６Ｂは、本開示の実施形態の一例による、オンチップ受動型デバイスを有する電力管理ＩＣチップ３２１０ａまたは３２１０ｂを含む、システム・イン／パッケージまたはモジュールの側面図を示す。
【０１６７】
図２７Ａおよび図２７Ｂは、本開示の実施形態の一例による、オンチップ受動型デバイスを有する電力管理ＩＣチップ３２１０ａまたは３２１０ｂを含む、システム・イン・パッケージまたはモジュールを示す。
【０１６８】
図２８Ａおよび図２８Ｂは、本開示の実施形態の一例による、オンチップ受動型デバイスを有する電力管理ＩＣチップ３２１０ａまたは３２１０ｂを含むシステム・イン・パッケージまたはモジュールを示す。
【０１６９】
図２９Ａおよび図２９Ｂは、本開示の実施形態の一例による、オンチップ受動型デバイスを有する電力管理ＩＣチップ３２１０ａまたは３２１０ｂを含むシステム・イン・パッケージまたはモジュールを示す。
【０１７０】
図３０Ａおよび図３０Ｂは、本開示の実施形態の一例による、オンチップ受動型デバイスを有する電力管理ＩＣチップ３２１０ａまたは３２１０ｂを含むシステム・イン・パッケージまたはモジュールを示す。
【０１７１】
図３１Ａおよび図３１Ｂは、本開示の実施形態の一例による、オンチップ受動型デバイスを有する電力管理ＩＣチップ３２１０ａまたは３２１０ｂを含むシステム・イン・パッケージまたはモジュールを示す。
【０１７２】
図３２Ａおよび図３２Ｂは、本開示の実施形態の一例による、オンチップ受動型デバイスを有する電力管理ＩＣチップ３２１０ａまたは３２１０ｂを含むシステム・イン・パッケージまたはモジュールを示す。
【０１７３】
図３３Ａおよび図３３Ｂは、本開示の実施形態の一例による、オンチップ受動型デバイスを有する電力管理ＩＣチップ３２１０ａまたは３２１０ｂを含むシステム・イン・パッケージまたはモジュールを示す。図２６Ａから図３３Ｂに示すエレメントは、以下を含む。
【０１７４】
３０００：パッケージまたはモジュールの基板。ＢＴ、ＦＲ４、ガラス、シリコン、セラミック、Ｃｕワイヤリング、Ｎｉ／Ａｕパッドまたはポリイミドで作ることができる。
３２１０ａ：オンチップ受動型デバイスと組み合わせた電力管理チップであって、電圧規制、電圧変換、動的電圧スケーリング、バッテリ管理、または充電の機能を備えている。オンチップ受動型デバイスは、インダクタ、キャパシタ、または抵抗器を含む。チップ３２１０ａは、ワイヤ・ボンディング・プロセスに用いることができる。
【０１７５】
３２１０ｂ：オンチップ受動型デバイスと組み合わせた電力管理チップであって、電圧規制、電圧変換、動的電圧スケーリング、バッテリ管理、または充電の機能を備えている。オンチップ受動型デバイスは、インダクタ、キャパシタ、または抵抗器を含む。チップ３２１０ｂは、フリップ・チップ・プロセスに用いることができる。
【０１７６】
３２３０：ワイヤ・ボンディング・プロセスによって形成されたボンディング・ワイヤ。このワイヤは、Ａｕワイヤ、Ｃｕワイヤ、またはＡｌワイヤとするとよい。
３２３５：成形材料、エポキシ、またはポリイミドのような、封入材料。
【０１７７】
３２４０：ロジック・チップ、ＤＲＡＭチップ、ＳＲＡＭチップ、ＦＬＡＳＨチップ、またはアナログ・チップのようなＩＣチップ。
３２４５：ロジック・チップ、ＤＲＡＭチップ、ＳＲＡＭチップ、ＦＬＡＳＨチップ、またはアナログ・チップのようなＩＣチップ。
【０１７８】
３２５０：銀エポキシまたはポリイミドのような接着材
３２５５：錫−鉛合金、錫−銀合金、錫−銀−銅合金、錫−ビスマス合金、または錫−インジウム合金のような、ＢＧＡはんだボール。
【０１７９】
３３１０：電力管理チップ・パッケージの基板であって、リード・フレーム、ＢＴ、ＦＲ４、ガラス、シリコン、セラミック、Ｃｕワイヤリング、Ｎｉ／Ａｕパッド、またはポリイミドを含む。
【０１８０】
３３２０：Ｃｕ層、Ｎｉ層、Ａｕ層、あるいは錫−鉛合金、錫−銀合金、錫−銀−銅合金、錫−ビスマス合金、または錫−インジウム合金のような、はんだ層を備えている金属接続部。
【０１８１】
３３３０：ロジック・チップ、ＤＲＡＭチップ、ＳＲＡＭチップ、ＦＬＡＳＨチップ、またはアナログ・チップのようなＩＣチップ。
３３３５：成形材料、エポキシ、またはポリイミドのような、封入材料。
【０１８２】
３３４０： ロジック・チップ、ＤＲＡＭチップ、ＳＲＡＭチップ、ＦＬＡＳＨチップ、またはアナログ・チップのようなＩＣチップ。
３３５０：エポキシまたはポリイミドを含むアンダー・フィル材料。
【０１８３】
３３６０：厚さが１０および１００マイクロメートルの間である電気めっき銅層、厚さが５および３０マイクロメートルの間である電気めっき金層を有する金層、あるいは１０および３５０マイクロメートルの間の厚さを有する、錫−鉛合金、錫−銀合金、錫−銀−銅合金、錫−ビスマス合金、または錫−インジウム合金のような、はんだ層を備えている金属バンプ。この金属バンプは、上に重なるチップ(overlying chip)上にある、チタン、窒化チタン、またはチタン−タングステン合金のような接着層と、接着層上にある銅シード層と、銅シード層上にあり、厚さが１０および１００マイクロメートルの間の間である電気めっき銅層と、電気めっき銅層およびはんだ層上にある電気めっきまたは無電解めっきニッケル層と、１０および１００マイクロメートルの間の厚さを有し電気めっきまたは無電解めっきニッケル層上にある、錫−鉛合金、錫−銀合金、錫−銀−銅合金、錫−ビスマス合金、または錫−インジウム合金のような、はんだ層とを備えており、はんだ層が下地の基板に接合されている。
【０１８４】
図３４は、本発明の実施形態の一例によるステップ・ダウンＤＣ−ＤＣスイッチング電圧レギュレータまたは変換器を示し、オンチップ・キャパシタ１３１０、オンチップ・インダクタ１３２０、入力電力用オンチップ入力キャパシタ３２ｕ、２つのＮ−型スイッチングＤＭＯＳデバイス３１１４ｂおよび３１１４ｅを有するスイッチ・コントローラ即ち回路１１１４ａを含む。
【０１８５】
前述のように、図３４は、オンチップ・キャパシタ１３１０、オンチップ・インダクタ１３２０、入力電力用オンチップ入力キャパシタ３２ｕ、２つのＮ−型スイッチングＤＭＯＳデバイス３１１４ｂおよび３１１４ｅを有するスイッチ・コントローラ即ち回路１１１４ａを含むステップ・ダウンＤＣ−ＤＣスイッチング電圧レギュレータまたは変換器を示す。図３４に示すエレメントが、図１４に示したのと同じ参照番号を有する場合、図１４に関する先の論述においてこれらを引用することができる。パシベーション層１６０上に形成されたオンチップ・キャパシタ１３１０およびオンチップ・インダクタ１３２０の配列は、図３、図４、図４Ｎ、図４Ｕ、図４ＡＪ、図４ＡＫ、図４ＡＬ、図４ＡＭ、図５、図５Ｄ、図６、図６Ｉ、および図７Ａに示した表面実装キャパシタ３１０およびインダクタ３２０の配列、図７Ｂに示した表面実装集積受動型デバイス３３０の配列、図１７Ｆから図１７Ｌ、図１８Ｍ、図１８Ｑ、図１９Ａ、図２０Ａに示した内蔵インダクタ４１８または４３０および表面実装キャパシタ４１８の配列、ならびに、図２１Ｊに示した表面実装キャパシタ４４６およびインダクタ４４８の配列のように、全ての実施形態において記載した先の論述において引用することができる。図２１Ｈにおけるパッド４４０に対応する出力パッド１３１３は、図２１Ｊにおけるインダクタ４４８に対応するインダクタ１３２０、および 図２１Ｊにおけるインダクタ４４６に対応するキャパシタ１３１０ に、パシベーション層１６０上方にある金属トレース（図２１Ｈおよび図２１Ｊに示した金属層４０１、４０２、および４０６の左側セグメントによって与えられる）を通じて、接続することができる。また、出力パッド１３１３は、インダクタ１３２０およびキャパシタ１３１０に、パシベーション層１６０の下において電気めっきされた銅またはスパッタリングされたアルミニウムで作られた金属トレースを通じて、接続することができる。入力電力用のオンチップ入力キャパシタ３２ｕの配置は、図３、図４、図４Ｎ、図４Ｕ、図４ＡＪ、図４ＡＫ、図４ＡＬ、図４ＡＭ、図５、図５Ｄ、図６、図６Ｉ、および図７Ａに示した表面実装キャパシタ３１０、インダクタ１３２０ならびにキャパシタ１３１０および３２ｕを集積した、図７Ｂに示した表面実装集積受動型デバイス３３０の配置、図１７Ｆから図１７Ｌ、図１８Ｍ、図１８Ｑ、図１９Ａ、図２０Ａに示した表面実装キャパシタ４１８の配置、ならびに図２１Ｊに示した表面実装キャパシタ４４６の配置のような、オンチップ・キャパシタ１３１０の配置として引用することができる。
【０１８６】
図３５は、本発明の実施形態の一例によるステップ・ダウンＤＣ−ＤＣスイッチング電圧レギュレータまたは変換器を示し、オンチップ・キャパシタ１３１０、オンチップ・インダクタ１３２０、入力電力用オンチップ入力キャパシタ３２ｕ、Ｐ−型スイッチングＤＭＯＳデバイス３１１５ｂおよびＮ−型スイッチングＤＭＯＳデバイス３１１５ｅを有するスイッチ・コントローラ即ち回路１１１４ａを含む。
【０１８７】
前述のように、図３５におけるステップ・ダウンＤＣ−ＤＣスイッチング電圧レギュレータまたは変換器は、オンチップ・キャパシタ１３１０、オンチップ・インダクタ１３２０、入力電力用オンチップ入力キャパシタ３２ｕ、Ｐ−型スイッチングＤＭＯＳデバイス３１１５ｂおよびＮ−型スイッチングＤＭＯＳデバイス３１１５ｅを有するスイッチ・コントローラまたは回路１１１４ａを含む。図３５に示すエレメントが、図１４に示したのと同じ参照番号を有する場合、図１４に関する先の論述においてこれらを引用することができる。パシベーション層１６０上に形成されたオンチップ・キャパシタ１３１０およびオンチップ・インダクタ１３２０の配列は、図３、図４、図４Ｎ、図４Ｕ、図４ＡＪ、図４ＡＫ、図４ＡＬ、図４ＡＭ、図５、図５Ｄ、図６、図６Ｉ、および図７Ａに示した表面実装キャパシタ３１０およびインダクタ３２０の配列、図７Ｂに示した表面実装集積受動型デバイス３３０の配列、図１７Ｆから図１７Ｌ、図１８Ｍ、図１８Ｑ、図１９Ａ、図２０Ａに示した内蔵インダクタ４１８または４３０および表面実装キャパシタ４１８の配列、ならびに、図２１Ｊに示した表面実装キャパシタ４４６およびインダクタ４４８の配列のように、全ての実施形態において記載した先の論述において引用することができる。図示の出力パッド１３１３は、図２１Ｈにおけるパッド４４０に対応することができ、図２１Ｊにおけるインダクタ４４８に対応するインダクタ１３２０、および 図２１Ｊにおけるインダクタ４４６に対応するキャパシタ１３１０ に、パシベーション層１６０上方にある金属トレース（図２１Ｈおよび図２１Ｊに示した金属層４０１、４０２、および４０６の左側セグメントによって与えられる）を通じて、接続することができる。また、出力パッド１３１３は、キャパシタ１３１０、およびインダクタ１３２０に、パシベーション層１６０の下において電気めっきされた銅またはスパッタリングされたアルミニウムで作られた金属トレースを通じて、接続することができる。入力電力用のオンチップ入力キャパシタ３２ｕの配置は、図３、図４、図４Ｎ、図４Ｕ、図４ＡＪ、図４ＡＫ、図４ＡＬ、図４ＡＭ、図５、図５Ｄ、図６、図６Ｉ、および図７Ａに示した表面実装キャパシタ３１０、インダクタ１３２０ならびにキャパシタ１３１０および３２ｕを集積した、図７Ｂに示した表面実装集積受動型デバイス３３０の配置、図１７Ｆから図１７Ｌ、図１８Ｍ、図１８Ｑ、図１９Ａ、図２０Ａに示した表面実装キャパシタ４１８の配置、ならびに図２１Ｊに示した表面実装キャパシタ４４６の配置のような、オンチップ・キャパシタ１３１０の配置と同様である（そして、これらの配置として参照することができる）。
【０１８８】
図３６は、本発明の実施形態の一例によるステップ・アップＤＣ−ＤＣスイッチング電圧レギュレータまたは変換器を示し、オンチップ・キャパシタ２３１０、オンチップ・インダクタ２３２０、入力電力用オンチップ入力キャパシタ３２ｕ、２つのＮ−型スイッチングＤＭＯＳデバイス３１１６ｂおよび３１１６ｅを有するスイッチ・コントローラ即ち回路２１１４ａを含む。
【０１８９】
前述のように、図３６におけるステップ・アップＤＣ−ＤＣスイッチング電圧レギュレータまたは変換器は、オンチップ・キャパシタ２３１０、オンチップ・インダクタ２３２０、入力電力用オンチップ入力キャパシタ３２ｕ、２つのＮ−型スイッチングＤＭＯＳデバイス３１１６ｂおよび３１１６ｅを有するスイッチ・コントローラまたは回路２１１４ａを含む。図３６に示したエレメントは、図２２に示したエレメントと同様であり、同じ参照番号を有して示されている。パシベーション層１６０上に形成されたオンチップ・キャパシタ２３１０およびオンチップ・インダクタ２３２０の配列は、図３、図４、図４Ｎ、図４Ｕ、図４ＡＪ、図４ＡＫ、図４ＡＬ、図４ＡＭ、図５、図５Ｄ、図６、図６Ｉ、および図７Ａに示した表面実装キャパシタ３１０およびインダクタ３２０の配列、図７Ｂに示した表面実装集積受動型デバイス３３０の配列、図１７Ｆから図１７Ｌ、図１８Ｍ、図１８Ｑ、図１９Ａ、図２０Ａに示した内蔵インダクタ４１８または４３０および表面実装キャパシタ４１８の配列、ならびに、図２１Ｊに示した表面実装キャパシタ４４６およびインダクタ４４８の配列のように、他の実施形態について先に説明したものとして引用することができる。出力パッド２１１０は、図２１Ｈにおけるパッド４４０に対応し、図２１Ｊにおけるインダクタ４４６に対応するインダクタ２３１０に、パシベーション層１６０の上方にある金属トレース（図２１Ｈおよび図２１Ｊに示した金属層４０１、４０２、および４０６の左側セグメントによって与えられる）を通じて、接続することができる。また、出力パッド２１１０は、キャパシタ２３１０に、パシベーション層１６０の下において電気めっきされた銅またはスパッタリングされたアルミニウムで作られた金属トレースを通じて、接続することができる。入力電力用のオンチップ入力キャパシタ３２ｕの配置は、図３、図４、図４Ｎ、図４Ｕ、図４ＡＪ、図４ＡＫ、図４ＡＬ、図４ＡＭ、図５、図５Ｄ、図６、図６Ｉ、および図７Ａに示した表面実装キャパシタ３１０、インダクタ２３２０ならびにキャパシタ２３１０および３２ｕを集積した、図７Ｂに示した表面実装集積受動型デバイス３３０の配置、図１７Ｆから図１７Ｌ、図１８Ｍ、図１８Ｑ、図１９Ａ、図２０Ａに示した表面実装キャパシタ４１８の配置、ならびに図２１Ｊに示した表面実装キャパシタ４４６の配置のような、オンチップ・キャパシタ１３１０の配置として引用することができる。図３４から図３６に示したＮ−型ＤＯＭＳデバイス３１１４ｂ、３１１４ｅ、３１１５ｅ、３１１６ｂ、および３１１６ｅは、図２４および図２５のＤＭＯＳデバイスと同様である。
【０１９０】
図３７は、図３４に示したステップ・ダウン・スイッチング電圧レギュレータまたは変換器の一部の断面図を示す。図３８は、図３６に示したステップ・アップ・スイッチング電圧レギュレータまたは変換器の一部の断面図を示す。図３７および図３８に示すエレメントは、図２４、図２５、図３４、および図３７に示した参照番号と同じものを有することが示されている。図３７および図３８において記載する追加のエレメントは次の通りである。３１８０：パシベーション層における開口。この開口は、０．１および２０マイクロメートルの間、０．５および３０マイクロメートルの間、または０．１および２００マイクロメートルの間の厚さを有する。
【０１９１】
演算増幅器３２ｇ、３２ｊ、３２ｋ、および３２ｏは、図４０に示す演算増幅器の回路によって実装または実現することができる。この回路については、図４０に関して以下で論ずることにする。
【０１９２】
図３９に示されるエレメントを記載すると、次の通りである。
３３ａ、３３ｂ、３３ｃ、３３ｆ、および３３ｇ：ＰＭＯＳデバイス。
３３ｈ、３３ｉ、および３３ｊ：ＮＭＯＳデバイス。
【０１９３】
３３ｄ：抵抗器。
３３ｅ：シリコン・キャパシタへのゲート。
図４０は、図３４の回路図を実現する変換器の機能ブロック図を示す。図４１は、図３５の回路図を実現する変換器の機能ブロック図を示す。図４０および図４１に示すエレメントは、図２４、図２５、図３４、図３５、および図３７に示すものと同じ参照番号を有して示されている。
【０１９４】
図４０および図４１に示すエレメントを記載すると、次の通りである。
１１４ａ：ＭＯＳＦＥＴドライバ、アンチ・シュート・スルー変換器制御ロジック。
１３１０：出力電力用切断キャパシタ。このキャパシタの容量は、１μＦおよび１００μＦの間、０．１ｐＦおよび５０ｍＨの間、または１ｐＦおよび１ｍＦの間とするとよい。
１３１１：電力段電圧用パッド
１３１３：出力電圧ノード用パッド。
【０１９５】
１３２０：スイッチ・インダクタ。このインダクタのインダクタンスは、０．１ｎＨおよび１０ｍＨの間、１００ｎＨおよび１０ｍＨの間、または１ｎＨおよび１００ｍＨの間とすることができる。
【０１９６】
３１１４ｂ：Ｎ−型ＤＭＯＳデバイス。
３１１４ｅ：Ｎ−型ＤＭＯＳデバイス。
３１１５ｂ：Ｐ−型ＤＭＯＳデバイス。
【０１９７】
３１１５ｅ：Ｎ−型ＤＭＯＳデバイス。
３１ｃ：制御回路用電源のパッド。
ＦＢ：出力からのフィードバック電圧。
【０１９８】
３１ｅ：チップ・イネーブル用パッド。
３１ｆ：電力正常指示用パッド。
３１ｇ：出力電圧追跡入力用パッド。このピンに印加される信号は、基準電圧として用いられ、内部基準電圧が内部０．６Ｖ基準未満になると、これを無視する。
【０１９９】
３１ｈ：回路の接地用パッド。
３１ｉ：固定周波数ＰＷＭ（パルス−幅−変調）動作用パッド、またはデバイスを外部クロック信号に同期させるためのパッド。このピンが高の場合、デバイスを強制的に１．５ＭＨｚ固定周波数ＰＷＭ動作にする。
【０２００】
３１ｊ：変換器の接地用パッド。
３１ｑ：オンチップ・キャパシタ。オンチップ入力キャパシタ３１ｑの配置は、図３、図４、図４Ｎ、図４Ｕ、図４ＡＪ、図４ＡＫ、図４ＡＬ、図４ＡＭ、図５、図５Ｄ、図６、図６Ｉ、および図７Ａに示した表面実装キャパシタ３１０、インダクタ１３２０ならびにキャパシタ１３１０、３２ｕ、３１ｑを集積した、図７Ｂに示した表面実装集積受動型デバイス３３０の配置、図１７Ｆから図１７Ｌ、図１８Ｍ、図１８Ｑ、図１９Ａ、図２０Ａに示した表面実装キャパシタ４１８の配置、ならびに図２１Ｊに示した表面実装キャパシタ４４６の配置のような、オンチップ・キャパシタ１３１０の配置として引用することができる。
【０２０１】
３１ｒ：フィードバック電圧用抵抗器。
３１ｓ：フィードバック電圧用抵抗器。
３２ａ：ＮＭＯＳ
３２ｂ：位相ロック・ループ回路
３２ｃ：鋸波回路。
【０２０２】
３２ｄ：Ｖｏｕｔ発生器。
３２ｅ：高側電流検知。
３２ｆ：加算比較器。
【０２０３】
３２ｇ：誤差増幅器。
３２ｈ：ループ補償。
３２ｉ：アナログ・ソフトスタート(analog softstart)。
【０２０４】
３２ｊ：パルス幅変調比較器、パルス周波数変調回路を備えているパルス変調器。
３２ｋ：パルス周波数／パルス幅変調遷移回路。
３２ｍ：低側電流検知。
【０２０５】
３２ｎ：バンドギャップ不足電圧保護および熱遮断。
３２ｏ：出力電圧追跡。
３２ｐ：ＮＭＯＳデバイス。
【０２０６】
３２ｓ：点線３２ｓによって囲まれているこれらのエレメントは、チップ内に形成される。
３２ｔ：点線３２ｔによって囲まれているこれらのエレメントは、チップのパシベーション層１６０（既に示した）の下に形成される。点線３２ｔの外側にあるエレメントは、チップのパシベーション層１６０(既に示した）の上に形成され、オンチップ・インダクタ１３２０およびオンチップ・キャパシタ１３１０を備えているオンチップ出力フィルタを有するオンチップ・スイッチング・レギュレータまたは変換器の一部を含む。
【０２０７】
３２ｕ：入力電力用オンチップ入力キャパシタ。その容量は、１ｎＦおよび１００μＦの間とするとよい。
３２ｖ：スイッチング回路。
【０２０８】
３２ｗ：出力フィルタ。
インダクタ１３２０は、キャパシタ１３１０および３１ｑならびに抵抗器３１ａに、パシベーション層１６０の上または上方に形成されたＣｕワイヤリングを通じて接続することができる。Ｃｕワイヤリング層は、３および３０マイクロメートルの間または２および５０マイクロメートルの間の厚さを有する電気めっき銅を含有することができる。
【０２０９】
実施形態例：応用回路およびチップ
前述の回路、例えば、  図１４、図１５、図２２、図２３、図３４から図３６、および図３９から図４１について示し説明したもの、ならびに図３、図４、図４Ｎ、図４Ｕ、図４ＡＫ、図４ＡＬ、図４ＡＭ、図５、図６、図６Ｉ、図７Ａ、図７Ｂ、図１７Ｌ、図１８Ｍ、図１８Ｑ、図１９Ａ、図１９Ｂ、図２０Ａ、図２０Ｂ、図２１Ｊ、および図２１Ｋにおいて示した前述の構造は、（オンチップ受動型デバイスを有する電力管理ＩＣチップ３２１０ａまたは３２１０ｂを含むシステム・イン・パッケージまたはモジュールを示す）図２６Ａ、図２６Ｂ、図２７Ａ、図２７Ｂ、図２８Ａ、図２８Ｂ、図２９Ａ、図２９Ｂ、図３０Ａ、図３０Ｂ、図３１Ａ、図３１Ｂ、図３２Ａ、図３２Ｂ、図３３Ａ、および図３３Ｂに示したように、ワイヤ・ボンディング・プロセス用の電力管理ＩＣチップ３２１０ａ、またはフリップ・チップ・ボンディング・プロセス用の電力管理ＩＣチップ３２１０ｂにおいて実装すること、またはこれによって実現することができる。
【０２１０】
例えば、図３に示した構造全体は、オンチップ・キャパシタ３１０およびオンチップ・インダクタ３２０をパシベーション層１６０の上方に備えており、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３２Ａに示したチップ３２１０ａに用いることができ、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示した、ワイヤ・ボンディングしたワイヤ３２３０は、図３に示したパシベーション層１６０における開口１６５によって露出された金属パッドに接合することができる。
【０２１１】
他の例については、図４または図４Ｎに示した構造全体は、オンチップ・キャパシタ３１０およびオンチップ・インダクタ３２０をパシベーション層１６０の上方に備えており、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示したチップ３２１０ａに用いることができ、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示した、ワイヤ・ボンディングしたワイヤ３２３０は、図４または図４Ｎに示したパシベーション層１６０における開口によって露出されたパッド１６６ｂの上方にあるボンディング金属層４００ｃに接合することができ、ワイヤ・ボンディングしたワイヤ３２３０は、図４Ｎに示した、ワイヤ・ボンディングしたワイヤ３７として引用することができる。
【０２１２】
他の例では、図４Ｕまたは図４ＡＭに示した構造全体は、オンチップ・キャパシタ３１０およびオンチップ・インダクタ３２０をパシベーション層１６０の上方に備えており、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示したチップ３２１０ａに用いることができ、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示した、ワイヤ・ボンディングしたワイヤ３２３０は、図４Ｕまたは図４ＡＭにおいて示したパシベーション層１６０における開口によって露出されたパッド１６６ｂの上方にある金属層４６に接合することができ、ワイヤ・ボンディングしたワイヤ３２３０は、図４Ｕまたは図４ＡＭにおいて示した、ワイヤ・ボンディングしたワイヤ４７として引用することができる。
【０２１３】
加えて、図６、図６Ｉ、または図７Ａに示した構造全体は、オンチップ・キャパシタ３１０およびオンチップ・インダクタ３２０をパシベーション層１６０の上方に備えており、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示したチップ３２１０ａに用いることができ、 図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示した、ワイヤ・ボンディングしたワイヤ３２３０は、は、図６、図６Ｉ、または図７Ａに示したポリマー層２３０における開口２４０によって露出された金属層２２０に接合することができ、ワイヤ・ボンディングしたワイヤ３２３０は、図６Ｉにおいて示した、ワイヤ・ボンディングしたワイヤ５６として引用することができる。
【０２１４】
更に、図７Ｂに示した構造全体は、キャパシタおよびインダクタの集積受動型デバイス３３０をパシベーション層１６０の上方に備えており、 図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示したチップ３２１０ａに用いることができ、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示した、ワイヤ・ボンディングしたワイヤ３２３０は、は、ポリマー層２３０における開口によって露出された金属層２２０に接合することができ、ワイヤ・ボンディングしたワイヤ３２３０は、図７Ｂにおいて示した、ワイヤ・ボンディングしたワイヤ５６として引用することができる。
【０２１５】
加えて、図１７Ｌにおいて示した構造全体は、オンチップ・インダクタ４０８およびオンチップ・インダクタ３２０をパシベーション層１６０の上方に備えており、 図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示したチップ３２１０ａに用いることができ、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示した、ワイヤ・ボンディングしたワイヤ３２３０は、図１７Ｌにおいて示したポリマー層４１４における開口によって露出された金属パッド４１０に接合することができ、ワイヤ・ボンディングしたワイヤ３２３０は、ワイヤ・ボンディングしたワイヤ４１６として引用することができる。
【０２１６】
別の例として、図１８Ｍに示した構造全体は、オンチップ・インダクタ４３０およびオンチップ・キャパシタ４１８をパシベーション層１６０の上方に備えており、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示したチップ３２１０ａに用いることができ、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示した、ワイヤ・ボンディングしたワイヤ３２３０は、図１８Ｍにおいて示したポリマー層４３６における開口によって露出されたボンディング金属層４２８に接合することができ、ワイヤ・ボンディングしたワイヤ３２３０は、図１８Ｍにおいて示した、ワイヤ・ボンディングしたワイヤ４１６として引用することができる。
【０２１７】
加えて、図１８Ｑに示した構造全体は、オンチップ・インダクタ４３０およびオンチップ・キャパシタ４１８をパシベーション層１６０の上方に備えており、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示したチップ３２１０ａに用いることができ、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示した、ワイヤ・ボンディングしたワイヤ３２３０は、図１８Ｑに示したポリマー層４３６における開口によって露出されたボンディング金属層４２８に接合することができ、ワイヤ・ボンディングしたワイヤ３２３０は、図１８Ｑにおいて示した、ワイヤ・ボンディングしたワイヤ４１６として引用することができる。
【０２１８】
別の例では、図１９Ａに示した構造全体は、オンチップ・インダクタ４３０およびオンチップ・キャパシタ４１８をパシベーション層１６０の上方に備えており、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示したチップ３２１０ａに用いることができ、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示した、ワイヤ・ボンディングしたワイヤ３２３０は、図１９Ａに示したポリマー層４３６における開口によって露出されたワイヤボンディング・パッド４３２に接合することができ、ワイヤ・ボンディングしたワイヤ３２３０は、図１９Ａにおいて示した、ワイヤ・ボンディングしたワイヤ４１６として引用することができる。
【０２１９】
更に、図２０Ａに示した構造全体は、オンチップ・インダクタ４３０およびオンチップ・キャパシタ４１８をパシベーション層１６０の上方に備えており、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示したチップ３２１０ａに用いることができ、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示した、ワイヤ・ボンディングしたワイヤ３２３０は、図２０Ａに示したポリマー層４３６における開口によって露出されたボンディング金属層４２８に接合することができ、ワイヤ・ボンディングしたワイヤ３２３０は、図２０Ａにおいて示した、ワイヤ・ボンディングしたワイヤ４１６として引用することができる。
【０２２０】
加えて、図２１Ｊに示した構造全体は、オンチップ・インダクタ４４８およびオンチップ・キャパシタ４４６をパシベーション層１６０の上方に備えており、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示したチップ３２１０ａに用いることができ、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ、図３２Ａ、および／または図３３Ａに示した、ワイヤ・ボンディングしたワイヤ３２３０は、図２１Ｊに示したポリマー層４４４における開口によって露出されたボンディング・パッド４４０に接合することができ、ワイヤ・ボンディングしたワイヤ３２３０は、図２１Ｊにおいて示した、ワイヤ・ボンディングしたワイヤ４１６として引用することができる。
【０２２１】
別の例として、図３に示した構造全体は、オンチップ・キャパシタ３１０およびオンチップ・インダクタ３２０をパシベーション層１６０の上方に備えており、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示したチップ３２１０ｂに用いることができ、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示した金属バンプ３３６０は、チップ３２１０ｂを基板３３１０または３０００に接合するために、図３において示したパシベーション層１６０における開口１６５によって露出された金属パッド上に形成することができる。
【０２２２】
また、図４または図４Ｎに示した構造全体は、オンチップ・キャパシタ３１０およびオンチップ・インダクタ３２０をパシベーション層１６０の上方に備えており、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示したチップ３２１０ｂに用いることができ、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示した金属バンプ３３６０は、チップ３２１０ｂを基板３３１０または３０００に接合するために、図４または図４Ｎに示したパシベーション層１６０における開口によって露出されたパッド１６６ｂの上方において、ボンディング金属層４００ｃ上に形成することができる。
【０２２３】
他の例では、図４Ｕまたは図４ＡＭに示した構造全体は、オンチップ・キャパシタ３１０およびオンチップ・インダクタ３２０をパシベーション層１６０の上方に備えており、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示したチップ３２１０ｂに用いることができ、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示した金属バンプ３３６０は、チップ３２１０ｂを基板３３１０または３０００に接合するために、図４Ｕにおいて示したパシベーション層１６０における開口によって露出されたパッド１６６ｂの上方において、金属層４６上に形成することができる。
【０２２４】
加えて、図５または図５Ｄに示した構造全体は、オンチップ・キャパシタ３１０およびオンチップ・インダクタ３２０をパシベーション層１６０の上方に備えており、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示したチップ３２１０ｂに用いることができ、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示した金属バンプ３３６０は、パシベーション層１６０における開口によって露出されたパッド１６６ｂ上に形成することができ、金属バンプ３３６０は、図５または図５Ｄにおいて示したエレメント４００および２６０を含む金属バンプとして、引用することができる。
【０２２５】
他の例では、図６、図６Ｉ、または図７Ａに示した構造全体は、オンチップ・キャパシタ３１０およびオンチップ・インダクタ３２０をパシベーション層１６０の上方に備えており、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３２Ｂに示したチップ３２１０ｂに用いることができ、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示した金属バンプ３３６０は、チップ３２１０ｂを基板３３１０または３０００に接合するために、図６、図６Ｉ、または図７Ａにおいて示したポリマー層２３０における開口２４０によって露出された金属層２２０上に形成することができる。
【０２２６】
更に、図７Ｂに示した構造全体は、キャパシタおよびインダクタの集積受動型デバイス３３０をパシベーション層１６０の上方に備えており、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示したチップ３２１０ｂに用いることができ、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示した金属バンプ３３６０は、チップ３２１０ｂを基板３３１０または３０００に接合するために、ポリマー層２３０における開口によって露出された金属層２２０上に形成することができる。
【０２２７】
加えて、図１７Ｌに示した構造全体は、オンチップ・インダクタ４０８およびオンチップ・キャパシタ４１８をパシベーション層１６０の上方に備えており、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示したチップ３２１０ｂに用いることができ、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示した金属バンプ３３６０は、チップ３２１０ｂを基板３３１０または３０００に接合するために、図１７Ｌにおいて示したポリマー層４１４における開口によって露出された金属パッド４１０上に形成することができる。
【０２２８】
更に別の例では、図１８Ｍに示した構造全体は、オンチップ・インダクタ４３０およびオンチップ・キャパシタ４１８をパシベーション層１６０の上方に備えており、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示したチップ３２１０ｂに用いることができ、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示した金属バンプ３３６０は、チップ３２１０ｂを基板３３１０または３０００に接合するために、図１８Ｍにおいて示したポリマー層４３６における開口によって露出された金属層４２８上に形成することができる。
【０２２９】
別の例は、図１８Ｑに示した構造全体は、オンチップ・インダクタ４３０およびオンチップ・キャパシタ４１８をパシベーション層１６０の上方に備えており、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示したチップ３２１０ｂに用いることができ、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示した金属バンプ３３６０は、チップ３２１０ｂを基板３３１０または３０００に接合するために、図１８Ｑにおいて示したポリマー層４３６における開口によって露出された金属層４２８上に形成することができることを示す。
【０２３０】
更に、図１９Ａに示した構造全体は、オンチップ・インダクタ４３０およびオンチップ・キャパシタ４１８をパシベーション層１６０の上方に備えており、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示したチップ３２１０ｂに用いることができ、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示した金属バンプ３３６０は、チップ３２１０ｂを基板３３１０または３０００に接合するために、図１９Ａにおいて示したポリマー層４３６における開口によって露出されたパッド４３２上に形成することができる。
【０２３１】
更に別の例では、図２０Ａに示した構造全体は、オンチップ・インダクタ４３０およびオンチップ・キャパシタ４１８をパシベーション層１６０の上方に備えており、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示したチップ３２１０ｂに用いることができ、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示した金属バンプ３３６０は、チップ３２１０ｂを基板３３１０または３０００に接合するために、図２０Ａにおいて示したポリマー層４３６における開口によって露出された金蔵層４３２上に形成することができる。
【０２３２】
最後に、図２１Ｊに示した構造全体は、オンチップ・インダクタ４４８およびオンチップ・キャパシタ４４６をパシベーション層１６０の上方に備えており、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示したチップ３２１０ｂに用いることができ、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ、図３２Ｂ、および／または図３３Ｂに示した金属バンプ３３６０は、チップ３２１０ｂを基板３３１０または３０００に接合するために、図２１Ｊにおいて示したポリマー層４３６における開口によって露出されたボンディング・パッド４４４上に形成することができる。
【０２３３】
したがって、以上の説明から、本開示の実施形態および態様は、半導体チップおよび応用回路を提供することができ、受動型および能動型デバイスを半導体チップと共に集積するので、２種類のデバイス間の信号経路が最小の距離を有し、したがって、高速で効果的な電圧規制が可能となり、ＰＣＢ上における回路ルーティング面積を縮小することができる。各デバイスの反応／応答時間が短縮され、コスト上昇を招くことなく、電子デバイスの性能を向上させる。
【０２３４】
以上で論じたコンポーネント、ステップ、特徴、目的、便益、および利点は、単なる例示に過ぎずない。これら、またはこれらに関する論述は、いずれも、保護範囲を限定することは全く意図していない。多数の他の実施形態も考えられる。これらは、コンポーネント、ステップ、特徴、便益、および利点がもっと少ない実施形態、それらがもっと多い実施形態、および／またはそれらが異なる実施形態を含む。また、これらは、コンポーネントおよび／またはステップが異なる配列となっている、および／または異なる順序となっている実施形態も含む。
【０２３５】
本開示を読む際に、当業者であれば、本開示の実施形態は、ハードウェア、ソフトウェア、ファームウェア、またはこのようなもののあらゆる組み合わせでも、そして１系統以上のネットワーク上で実現できることが認められよう。更に、本開示の実施形態は、種々の信号に含めること、または種々の信号によって搬送すること、例えば、ワイヤレスＲＦまたはＩＲ通信リンクを通じて送信し、インターネットからダウンロードすることができる。
【０２３６】
特に述べていない限り、全ての測定値、値、格付け(rating)、位置、大きさ、サイズ、および以下に続く特許請求の範囲を含む本明細書において明記された他の仕様は、近似であり、正確ではない。これらは、これらが関係する機能、およびこれらが関連する技術分野において慣習的であることと一貫性のある正当な範囲を有することを表そうとしている。
【０２３７】
「ための手段」(means for)という句が特許請求の範囲において用いられる場合、記載された対応する構造および材料、ならびにその均等物を包含することを意図しており、そのように解釈されてしかるべきである。同様に、「するステップ」(step for)という句が特許請求の範囲において用いられる場合、記載された対応する行為、およびそれらの均等物を包含する。これらの句がないということは、その請求項が、対応する構造、材料、または行為のいずれにも、あるいはその均等物に限定されることを意図しておらず、そのように解釈すべきでないことを意味する。
【０２３８】
以上、先の特定の実施形態（１つまたは複数）に関して、本開示について説明したが、本開示は、添付した特許請求の範囲の主旨および範囲内の変更を伴って実施することができる、即ち、本開示の主旨および範囲から逸脱することなく、形態および詳細において変更が可能であることが、当業者には認められよう。例えば、好ましい放射光源について、水銀灯によって生成されるある種のラインを用いるというように説明したが、所望の放射波長に適した他の光源も、勿論、本開示の範囲内で用いることができる。したがって、このような変更は全て、本開示の範囲（ｐｕｒｖｉｅｗ）に該当し、本開示は、以下に続く特許請求の範囲の主題を包括的に含むものとする。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
チップ・パッケージであって、
基板と、
前記基板の上方にある第１チップと、
前記基板の上方にある第２チップと、
前記基板の上方にある電圧レギュレータ・デバイスであって、前記第１チップおよび第２チップの異なる電圧の必要性に対処するように構成され配置されている、電圧レギュレータ・デバイスと、
を備えている、チップ・パッケージ。
［Ｃ２］
Ｃ１記載のチップ・パッケージにおいて、前記電圧レギュレータ・デバイスが半導体チップを備えており、この半導体チップが、
シリコン基板と、
前記シリコン基板内またはその上方にある多数の能動型デバイスであって、スイッチ・コントローラおよび電圧フィードバック・デバイスを備えており、前記スイッチ・コントローラおよび電圧フィードバック・デバイスが複数のＭＯＳデバイスを構成する、能動型デバイスと、
前記シリコン基板の上方にある第１誘電体層と、
前記第１誘電体層の上方にあるメタライゼーション構造であって、このメタライゼーション構造が前記能動型デバイスに接続されており、第１金属層と、この第１金属層の上方にある第２金属層とを備えている、メタライゼーション構造と、
前記第１および第２金属層の間にある第２誘電体層と、
前記メタライゼーション構造ならびに前記第１および第２誘電体層の上方にあるパシベーション層であって、このパシベーション層における開口が、前記メタライゼーション構造のパッドおよびコンタクト・パッドを露出させる、パシベーション層と、
第１はんだ層を通じて前記パッドに接続されているインダクタ・コンポーネントおよびキャパシタ・コンポーネントであって、前記インダクタ・コンポーネント、キャパシタ・コンポーネント、スイッチ・コントローラ、および電圧フィードバック・デバイスが前記電圧レギュレータを形成する、インダクタ・コンポーネントおよびキャパシタ・コンポーネントと、
を備えている、チップ・パッケージ。
［Ｃ３］
Ｃ２記載のチップ・パッケージにおいて、前記パシベーション層が、０．３マイクロメートルよりも大きい厚さを有する窒化シリコン層を備えている、チップ・パッケージ。
［Ｃ４］
Ｃ２記載のチップ・パッケージであって、更に、前記パッドと前記インダクタ・コンポーネントおよびキャパシタ・コンポーネントとの間にアンダー・バンプ金属構造を備えており、前記第１はんだ層が前記アンダー・バンプ金属構造の上方にある、チップ・パッケージ。
［Ｃ５］
Ｃ４記載のチップ・パッケージにおいて、前記アンダー・バンプ金属構造が、ニッケル層を備えている、チップ・パッケージ。
［Ｃ６］
Ｃ４記載のチップ・パッケージにおいて、前記アンダー・バンプ金属構造が、銅層を備えている、チップ・パッケージ。
［Ｃ７］
Ｃ１記載のチップ・パッケージにおいて、前記第２チップが前記第１チップの上方にある、チップ・パッケージ。
［Ｃ８］
Ｃ１記載のチップ・パッケージにおいて、前記基板が、ボール・グリッド・アレイ（ＢＧＡ）基板を構成する、チップ・パッケージ。
［Ｃ９］
チップ・パッケージであって、
基板と、
前記基板の上方にある第１チップと、
前記基板の上方にある第２チップと、
前記基板の上方にある電圧変換デバイスであって、前記第１チップおよび第２チップの異なる電圧の必要性に対処するように構成され配置されている、電圧変換デバイスと、
を備えている、チップ・パッケージ。  
［Ｃ１０］
Ｃ９記載のチップ・パッケージにおいて、前記電圧変換デバイスが半導体チップを備えており、この半導体チップが、
シリコン基板と、
前記シリコン基板内またはその上方にある多数の能動型デバイスであって、スイッチ・コントローラおよび電圧フィードバック・デバイスを備えており、前記スイッチ・コントローラおよび電圧フィードバック・デバイスが複数のＭＯＳデバイスを構成する、能動型デバイスと、
前記シリコン基板の上方にある第１誘電体層と、
前記第１誘電体層の上方にあるメタライゼーション構造であって、このメタライゼーション構造が前記能動型デバイスに接続されており、第１金属層と、この第１金属層の上方にある第２金属層とを備えている、メタライゼーション構造と、
前記第１および第２金属層の間にある第２誘電体層と、
前記メタライゼーション構造ならびに前記第１および第２誘電体層の上方にあるパシベーション層であって、このパシベーション層における開口が、前記メタライゼーション構造のパッドおよびコンタクト・パッドを露出させる、パシベーション層と、
第１はんだ層を通じて前記パッドに接続されているインダクタ・コンポーネントおよびキャパシタ・コンポーネントであって、前記インダクタ・コンポーネント、キャパシタ・コンポーネント、スイッチ・コントローラ、および電圧フィードバック・デバイスがオンチップ電圧変換器を形成する、インダクタ・コンポーネントおよびキャパシタ・コンポーネントと、
を備えている、チップ・パッケージ。
［Ｃ１１］
Ｃ１０記載のチップ・パッケージにおいて、前記パシベーション層が、０．３マイクロメートルよりも大きい厚さを有する窒化シリコン層を備えている、チップ・パッケージ。
［Ｃ１２］
Ｃ１０記載のチップ・パッケージであって、更に、前記パッドと前記インダクタ・コンポーネントおよびキャパシタ・コンポーネントとの間にアンダー・バンプ金属構造を備えており、前記第１はんだ層が前記アンダー・バンプ金属構造の上方にある、チップ・パッケージ。
［Ｃ１３］
Ｃ１２記載のチップ・パッケージにおいて、前記アンダー・バンプ金属構造が、ニッケル層を備えている、チップ・パッケージ。
［Ｃ１４］
Ｃ１２記載のチップ・パッケージにおいて、前記アンダー・バンプ金属構造が、銅層を備えている、チップ・パッケージ。
［Ｃ１５］
Ｃ９記載のチップ・パッケージにおいて、前記第２チップが前記第１チップの上方にある、チップ・パッケージ。
［Ｃ１６］
Ｃ９記載のチップ・パッケージにおいて、前記基板が、ボール・グリッド・アレイ（ＢＧＡ）基板を構成する、チップ・パッケージ。
［Ｃ１７］
チップ・パッケージであって、
基板と、
前記基板の上方にある第１チップと、
前記基板の上方にある第２チップと、
前記基板の上方にある電力管理デバイスであって、前記第１チップおよび第２チップの異なる電圧の必要性に対処するように構成され配置されている、電力管理デバイスと、
を備えている、チップ・パッケージ。  
［Ｃ１８］
Ｃ１７記載のチップ・パッケージにおいて、前記電力管理デバイスが半導体チップを備えており、この半導体チップが、
シリコン基板と、
前記シリコン基板内またはその上方にある多数の能動型デバイスであって、スイッチ・コントローラおよび電圧フィードバック・デバイスを備えており、前記スイッチ・コントローラおよび電圧フィードバック・デバイスが複数のＭＯＳデバイスを構成する、能動型デバイスと、
前記シリコン基板の上方にある第１誘電体層と、
前記第１誘電体層の上方にあるメタライゼーション構造であって、このメタライゼーション構造が前記能動型デバイスに接続されており、第１金属層と、この第１金属層の上方にある第２金属層とを備えている、メタライゼーション構造と、
前記第１および第２金属層の間にある第２誘電体層と、
前記メタライゼーション構造ならびに前記第１および第２誘電体層の上方にあるパシベーション層であって、このパシベーション層における開口が、前記メタライゼーション構造のパッドおよびコンタクト・パッドを露出させる、パシベーション層と、
第１はんだ層を通じて前記パッドに接続されているインダクタ・コンポーネントおよびキャパシタ・コンポーネントと、
を備えている、チップ・パッケージ。
［Ｃ１９］
Ｃ１８記載のチップ・パッケージにおいて、前記パシベーション層が、０．３マイクロメートルよりも大きい厚さを有する窒化シリコン層を備えている、チップ・パッケージ。
［Ｃ２０］
Ｃ１８記載のチップ・パッケージであって、更に、前記パッドと前記インダクタ・コンポーネントおよびキャパシタ・コンポーネントとの間にアンダー・バンプ金属構造を備えており、前記第１はんだ層が前記アンダー・バンプ金属構造の上方にある、チップ・パッケージ。
［Ｃ２１］
Ｃ２０記載のチップ・パッケージにおいて、前記アンダー・バンプ金属構造が、ニッケル層を備えている、チップ・パッケージ。
［Ｃ２２］
Ｃ２０記載のチップ・パッケージにおいて、前記アンダー・バンプ金属構造が、銅層を備えている、チップ・パッケージ。
［Ｃ２３］
Ｃ１７記載のチップ・パッケージにおいて、前記第２チップが前記第１チップの上方にある、チップ・パッケージ。
［Ｃ２４］
Ｃ１７記載のチップ・パッケージにおいて、前記基板が、ボール・グリッド・アレイ（ＢＧＡ）基板を構成する、チップ・パッケージ。
【図１】
0005335931.tif 000002
【図２】
0005335931.tif 000003
【図３】
0005335931.tif 000004
【図３Ａ】
0005335931.tif 000005
【図３Ｂ】
0005335931.tif 000006
【図３Ｃ】
0005335931.tif 000007
【図３Ｄ】
0005335931.tif 000008
【図３Ｅ】
0005335931.tif 000009
【図４】
0005335931.tif 000010
【図４Ａ】
0005335931.tif 000011
【図４ＡＡ】
0005335931.tif 000012
【図４ＡＢ】
0005335931.tif 000013
【図４ＡＣ】
0005335931.tif 000014
【図４ＡＤ】
0005335931.tif 000015
【図４ＡＥ】
0005335931.tif 000016
【図４ＡＦ】
0005335931.tif 000017
【図４ＡＧ】
0005335931.tif 000018
【図４ＡＨ】
0005335931.tif 000019
【図４ＡＩ】
0005335931.tif 000020
【図４ＡＪ】
0005335931.tif 000021
【図４ＡＫ】
0005335931.tif 000022
【図４ＡＬ】
0005335931.tif 000023
【図４ＡＭ】
0005335931.tif 000024
【図４Ｂ】
0005335931.tif 000025
【図４Ｃ】
0005335931.tif 000026
【図４Ｄ】
0005335931.tif 000027
【図４Ｅ】
0005335931.tif 000028
【図４Ｆ】
0005335931.tif 000029
【図４Ｇ】
0005335931.tif 000030
【図４Ｈ】
0005335931.tif 000031
【図４Ｉ】
0005335931.tif 000032
【図４Ｊ】
0005335931.tif 000033
【図４Ｋ】
0005335931.tif 000034
【図４Ｌ】
0005335931.tif 000035
【図４Ｍ】
0005335931.tif 000036
【図４Ｎ】
0005335931.tif 000037
【図４Ｏ】
0005335931.tif 000038
【図４Ｐ】
0005335931.tif 000039
【図４Ｑ】
0005335931.tif 000040
【図４Ｒ】
0005335931.tif 000041
【図４Ｓ】
0005335931.tif 000042
【図４Ｔ】
0005335931.tif 000043
【図４Ｕ】
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【図５】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１３Ｆ】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１７Ｆ】
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【図１７Ｇ】
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【図１７Ｈ】
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【図１７Ｉ】
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【図１７Ｊ】
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【図１７Ｋ】
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【図１７Ｌ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１８Ｅ】
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【図１８Ｆ】
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【図１８Ｇ】
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【図１８Ｈ】
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【図１８Ｉ】
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【図１８Ｊ】
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【図１８Ｋ】
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【図１８Ｌ】
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【図１８Ｍ】
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【図１８Ｎ】
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【図１８Ｏ】
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【図１８Ｐ】
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【図１８Ｑ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２１Ｄ】
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【図２１Ｅ】
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【図２１Ｆ】
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【図２１Ｇ】
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【図２１Ｈ】
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【図２１Ｉ】
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【図２１Ｊ】
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【図２１Ｋ】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７Ａ】
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【図２７Ｂ】
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【図２８Ａ】
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【図２８Ｂ】
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【図２９Ａ】
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【図２９Ｂ】
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【図３０Ａ】
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【図３０Ｂ】
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【図３１Ａ】
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【図３１Ｂ】
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【図３２Ａ】
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【図３２Ｂ】
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【図３３Ａ】
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【図３３Ｂ】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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