(57)【特許請求の範囲】
【請求項１】
半導体基板上に複数のパターンを形成するためのデザインデータを準備するデザインデータ準備工程と、
半導体基板上に第１のレジストパターンを形成し、前記第１のレジストパターンを用いて、前記半導体基板上に第１のパターンを形成する第１のパターン形成工程と、
前記第１のパターン形成工程の後に、インプリント装置を用いて前記半導体基板上に第２のレジストパターンを形成し、前記第２のレジストパターンを用いて前記半導体基板上に第２のパターンを形成する第２のパターン形成工程と、を含み、
前記第１のパターン形成工程では、前記デザインデータに対応するデザインパターンより小さい第１のパターンを形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のパターン形成工程では、前記デザインデータを縮小することによって縮小デザインデータを作成し、前記縮小デザインデータに基づいて作製された前記第１のパターンを形成するためのマスクまたはテンプレートを用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のパターン形成工程では、前記デザインパターンに対応するデザインパターンが形成されたマスクまたはテンプレートを縮小することによって作製された縮小マスクまたは縮小テンプレートを用いて前記第１のレジストパターンを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１のパターン形成工程では、前記デザインパターンに対応するデザインパターンが形成されたマスクおよび露光装置を用いて前記デザインパターンより小さい第１のパターンを前記半導体基板上に転写することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第２のパターン形成工程は、前記第２のレジストパターンを形成する際に用いられるテンプレートを前記第１のパターンのパターンサイズに基づいて縮小する縮小工程をさらに含むことを特徴とする請求項１乃至４の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、インプリント装置を用いる半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、レジストパターンの転写方法の１つとして、光ナノインプリントが知られている。光ナノインプリントは、レジストパターン形状を有するテンプレートと被転写基板との間にモノマーのインプリント樹脂を充填し、テンプレートと被転写基板とを接触または近接させた状態で光を照射し、インプリント樹脂を架橋させることによってレジストパターンを転写するものである。光ナノインプリントでは、テンプレートと基板との間に光投影レンズを設置する必要がないので、テンプレートのパターン形状が一対一の大きさで被転写基板上のインプリント樹脂に転写されるという利点がある。
【０００３】
一方、半導体装置を製造するためには、複数回の光ナノインプリントおよび非転写基板の加工を繰り返して行うことによって立体的な回路パターンが作成される。従って、半導体装置の製造において光ナノインプリントを用いて転写されるレジストパターンは、被転写基板の下層に既に形成されているパターン（以下、「下地パターン」という）の位置、大きさおよび形状に合わせて、テンプレートの位置、大きさ、および形状を制御し、下地パターンに合わせたレジストパターンを形成するための動作（以下、「アライメント」という）を行う必要がある。このアライメントにおいて、下地パターンとテンプレートとの間の大きさおよび形状のずれは、半導体装置の性能を劣化させる原因となる。
【０００４】
従来の光ナノインプリントのアライメントでは、テンプレートの外周に力を加えて歪ませることによって、下地パターンとテンプレートに形成されたパターンの大きさおよび形状を合わせる。このとき、下地パターンに対してインプリント装置で補正可能な倍率だけ拡大されたテンプレートを作製する。従って、従来のアライメントでは、このような倍率で拡大されたテンプレートを作製するために、同様の倍率で拡大されたデザインデータが必要となる。
【０００５】
しかし、インプリント装置で補正可能な倍率は最大でも数ｐｐｍ程度の極めて小さな値であるので、このような倍率で拡大されたデザインデータでは、パターンの位置および大きさの変化量はＣＡＤなどで作成されたデザインデータのグリッドサイズより小さい。従って、パターンの大きさが変化せずに、パターンの位置がある程度大きな位置座標になったときに初めて変化する可能性がある。その結果、パターンサイズやパターンの位置に丸め誤差が生じることになる。
【０００６】
このような丸め誤差の影響は、デザインデータのグリッドサイズをより小さくすることによって低減することができる。しかし、テンプレートを作製するパターン描画装置では、このような丸め誤差の影響を低減することができる程度に小さなアドレッシングサイズには対応していない。そして同様に、パターン描画装置が描画または描画のためのデータを生成する際にも丸め誤差が発生してしまう。したがって、そのようなテンプレートを用いた光ナノインプリントにより形成されるレジストパターンは、インプリントにおけるアライメント誤差を多く含むことになってしまう。このアライメント誤差が大きくなるほど、半導体装置の歩留まりは低減する。
【特許文献１】米国特許ＵＳ６，９１６，５８５号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、インプリントにおいて生じるアライメント誤差を低減することである。
【課題を解決するための手段】
【０００８】
本発明の第１態様によれば、
半導体基板上に複数のパターンを形成するためのデザインデータを準備するデザインデータ準備工程と、
半導体基板上に第１のレジストパターンを形成し、前記第１のレジストパターンを用いて、前記半導体基板上に第１のパターンを形成する第１のパターン形成工程と、
前記第１のパターン形成工程の後に、インプリント装置を用いて前記半導体基板上に第２のレジストパターンを形成し、前記第２のレジストパターンを用いて前記半導体基板上に第２のパターンを形成する第２のパターン形成工程と、を含み、
前記第１のパターン形成工程では、前記デザインデータに対応するデザインパターンより小さい第１のパターンを形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、インプリントにおいて生じるアライメント誤差を低減することができ、ひいては、半導体装置の製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。
【実施例１】
【００１１】
はじめに、本発明の実施例１について説明する。本発明の実施例１は、先に形成されるパターン（以下、「第１のパターン」という）を後に形成されるパターン（以下、「第２のパターン」という）より小さくなるように形成する例である。
【００１２】
図１は、本発明の実施例１に係る半導体装置の製造工程を示すフローチャートである。
【００１３】
この製造工程は、デザインデータ準備工程（Ｓ１０１）、露光装置またはインプリント装置（例えば、光ナノインプリント装置）を用いて行われる第１のパターン形成工程（Ｓ１０２）、およびインプリント装置（例えば、光ナノインプリント装置）を用いて行われる第２のパターン形成工程（Ｓ１０３）を含んでいる。
【００１４】
はじめに、デザインデータ準備工程（Ｓ１０１）では、第１のパターン形成工程（Ｓ１０２）において用いられる第１のデザインデータおよび第２のパターン形成工程（Ｓ１０３）において用いられる第２のデザインデータを含むデザインデータを準備する。第１および第２のデザインデータは、製造される半導体装置が動作するように設計されたパターンに対応するデザインデータであり、それらのデザインデータに対応するパターン（以下、「第１のデザインパターン」、「第２のデザインパターン」という）の大きさの関係は、半導体基板上に形成されるべきパターンの大きさの関係に一対一に対応する。
【００１５】
次に、第１のパターン形成工程（Ｓ１０２）では、デザインデータ準備工程（Ｓ１０１）において準備されたデザインデータに含まれる第１のデザインパターンを縮小した形状の第１のパターンを半導体基板上に形成する。ここで、第１のパターンとは、露光装置を用いて形成されるパターンであって、インプリント装置を用いて形成される第２のパターンより先に形成されるパターンである。例えば、第１のパターンは、この製造工程において最初に形成されるパターンである。
【００１６】
図２は、図１の第１のパターン形成工程（Ｓ１０２）を示すフローチャートである。
【００１７】
この第１のパターン形成工程（Ｓ１０２）は、縮小デザインデータ作成工程（Ｓ２０１）、マスク／テンプレート作製工程（Ｓ２０２）、第１のレジストパターン形成工程（Ｓ２０３）、および加工工程（Ｓ２０４）を含んでいる。
【００１８】
はじめに、縮小デザインデータ作成工程（Ｓ２０１）が行われる。縮小デザインデータ作成工程（Ｓ２０１）では、図１のデザインデータ準備工程（Ｓ１０１）において準備されたデザインデータを縮小することによって縮小デザインデータを作成する。このとき、縮小倍率は、図１の第２のパターン形成工程（Ｓ１０３）において用いられるインプリント装置の補正可能な倍率（例えば、±数ｐｐｍ）である。
【００１９】
次に、第１のマスク／テンプレート作製工程（Ｓ２０２）が行われる。第１のマスク／テンプレート作製工程（Ｓ２０２）では、パターン描画装置を用いて、縮小デザインデータ作成工程（Ｓ２０１）において作成された縮小デザインデータに基づいて第１のパターンを形成するためのマスクまたはテンプレート（以下、「第１のマスク等」という）を作製する。
【００２０】
次に、第１のレジストパターン形成工程（Ｓ２０３）が行われる。第１のレジストパターン形成工程（Ｓ２０３）では、第１のマスク／テンプレート作製工程（Ｓ２０２）において作製された第１のマスク等を用いて、第１のパターンを形成するためのレジストパターン（以下、「第１のレジストパターン」という）を半導体基板上に形成する。
【００２１】
次に、転写工程（Ｓ２０４）が行われる。転写工程（Ｓ２０４）では、第１のレジストパターン形成工程（Ｓ２０３）において形成された第１のレジストパターンを介して半導体基板を加工する。その結果、図３に示されるように、第１のデザインパターンより小さい第１のパターンが半導体基板上に形成される。
【００２２】
図１の第１のパターン形成工程（Ｓ１０２）の後に、第２のパターン形成工程（Ｓ１０３）が行われる。第２のパターン形成工程（Ｓ１０３）では、先に形成された第１のパターンに対応する大きさの第２のパターンを半導体基板上に形成する。第２のパターンとは、露光装置を用いて形成される第１のパターンの後にインプリント装置を用いて形成されるパターンである。
【００２３】
図４は、図１の第２のパターン形成工程（Ｓ１０３）を示すフローチャートである。
【００２４】
この第２のパターン形成工程（Ｓ１０３）は、第２のテンプレート作製工程（Ｓ４０１）、アライメント工程（Ｓ４０２）、および第２のレジストパターン形成工程（Ｓ４０３）を含んでいる。
【００２５】
はじめに、第２のテンプレート作製工程（Ｓ４０１）が行われる。第２のテンプレート作製工程（Ｓ４０１）では、パターン描画装置を用いて、図１のデザインデータ準備工程（Ｓ１０１）において準備されたデザインデータに基づいて第２のパターンを形成するための第２のテンプレートを作製する。この第２のテンプレートは、第２のデザインパターンとほぼ同じ大きさのパターンを形成するためのものである。
【００２６】
次に、アライメント工程（Ｓ４０２）が行われる。アライメント工程（Ｓ４０２）では、第２のテンプレート作製工程（Ｓ４０１）において作製された第２のテンプレートに対応するパターンの大きさが第１のパターンとほぼ同じ大きさになるように、この第２のテンプレートの大きさおよび形状を調整する。
【００２７】
次に、第２のレジストパターン形成工程（Ｓ４０３）が行われる。第２のレジストパターン形成工程（Ｓ４０３）では、アライメント工程（Ｓ４０２）において大きさおよび形状が調整された第２のテンプレートを用いて第２のパターンを形成するためのレジストパターン（以下、「第２のレジストパターン」という）を半導体基板上に形成する。この第２のレジストパターンは、第１のレジストパターンとほぼ同じ大きさである。
【００２８】
次に、加工工程（Ｓ４０４）では、第２のレジストパターン形成工程（Ｓ４０３）において形成された第２のレジストパターンを介して半導体基板を加工する。その結果、図５に示されるように、第１のデザインパターンより小さい下層パターンとしての第１のパターンおよび上層パターンとしての第２のパターンが半導体基板上に形成される。なお、第２のパターン以降に形成されるパターンは、図１の第２のパターン形成工程（Ｓ１０３）と同様の方法で形成される。
【００２９】
なお、本発明の実施例１では、第２のパターンは、第１のパターンの上層に形成されるパターンであっても良いし、第１のパターンと同じ層に形成されるパターンであっても良い。
【００３０】
なお、本発明の実施例１の変形例１として、図２の縮小デザインデータ作成工程（Ｓ２０１）においてデザインデータを縮小する代わりに、図２の第１のマスク／テンプレート作製工程（Ｓ２０２）において第１のマスク等を縮小しても良い。
【００３１】
例えば、第１のマスク／テンプレート作製工程（Ｓ２０２）において、第１のデザインデータに基づいて、縮小せずに第１のマスク等を作製した後、第１のレジストパターン形成工程（Ｓ２０３）以前において、第１のマスク／テンプレート作製工程（Ｓ２０２）において作製された第１のマスク等を縮小して縮小マスクまたは縮小テンプレート（以下、「縮小マスク等」という）を作製し、加工工程（Ｓ２０４）において、この縮小マスク等を用いて第１のレジストパターンを形成しても良い。このとき、縮小倍率は、図１の第２のパターン形成工程（Ｓ１０３）において用いられるインプリント装置の補正可能な倍率である。この場合には、縮小デザインデータ作成工程（Ｓ２０１）は省略される。
【００３２】
また、本発明の実施例１の変形例２として、図２の縮小デザインデータ作成工程（Ｓ２０１）においてデザインデータを縮小する代わりに、図２の第１のレジストパターン形成工程（Ｓ２０３）において縮小されたパターンを形成しても良い。
【００３３】
例えば、第１のレジストパターン形成工程（Ｓ２０３）において、第１のデザインデータに対応する第１のマスクを介して所定の縮小倍率で半導体基板に露光装置の光をレジスト膜に露光し、現像処理によりレジストパターンを形成し、レジストパターンをマスクに基板上の被加工膜を加工することによって、第１のデザインデータに対応するパターンより小さい第１のパターンを半導体基板上に転写しても良い。このとき、縮小倍率は、図１の第２のパターン形成工程（Ｓ１０３）において用いられるインプリント装置の補正可能な倍率である。この場合には、縮小デザインデータ作成工程（Ｓ２０１）は省略される。
【００３４】
また、本発明の実施例１の変形例３として、回路パターンを形成するための下地パターンとして第１のパターンを形成する代わりに、アライメントマークを第１のパターンとして形成しても良い。この場合には、図６に示されるように、デザインデータに対応するアライメントマークパターン（デザインマークパターン）に対して縮小されたアライメントマークパターンが形成される。
【００３５】
本発明の実施例１によれば、インプリント装置の補正可能な倍率だけ縮小された第１のパターンを形成し、第２のパターンを第１のパターンとほぼ同じ大きさで形成するので、デザインデータに対応するデザインパターンに対して拡大されたマスクまたはテンプレートを作製する必要がない。その結果、インプリントにおいて生じるアライメント誤差を低減することができ、ひいては、半導体装置の製造歩留まりを向上させることができる。
【００３６】
また、本発明の実施例１の変形例１によれば、図２の第１のマスク／テンプレート作製工程（Ｓ２０２）において縮小を行うので、デザインデータを縮小する際に生じるアライメント誤差の影響を低減することができる。
【００３７】
また、本発明の実施例１の変形例２によれば、一般的な露光装置が縮小投影の倍率の微調整が可能であることを利用して、図２の第１のレジストパターン形成工程（Ｓ２０３）において縮小を行うので、図１の第１のパターン形成工程（Ｓ１０２）を容易に実現することができる。
【００３８】
また、本発明の実施例１の変形例３によれば、アライメントマークをデザインデータに対応するアライメントマークより縮小するので、アライメントマーク形成以降に形成される下地パターンを縮小する必要がない。その結果、下地パターンに対するアライメント誤差の影響を低減することができる。
【００３９】
なお、半導体装置の製造工程における初期段階の製造工程では、半導体ウェルなどの比較的大きなパターンを転写することが多いので、第１のパターンを縮小して形成したとしても、ＣＡＤやパターン描画装置のグリッドサイズに起因するパターンサイズや位置の丸め誤差を無視することができる。すなわち、インプリント装置の補正倍率の許容範囲内に含まれるように、デザインデータに対応するデザインパターンに対して縮小された第１のパターンを形成することが半導体装置の製造歩留まりに影響を及ぼすことはない。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例１に係る半導体装置の製造工程を示すフローチャートである。
【図２】図１の第１のパターン形成工程（Ｓ１０２）を示すフローチャートである。
【図３】第１のパターンと第１のデザインパターンとの関係を示す概略図である。
【図４】図１の第２のパターン形成工程（Ｓ１０３）を示すフローチャートである。
【図５】第１のパターンおよび第２のパターンとデザインパターンとの関係を示す概略図である。
【図６】アライメントマークパターンとデザインマークパターンとの関係を示す概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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