(57)【特許請求の範囲】
【請求項１】
半導体基板上に位置する第１導電型不純物を含む第１半導体層と、
前記第１半導体層の上に位置し、第２導電型不純物を含む第２半導体層と、
前記第２半導体層において所定の間隔を隔てて設けられ、前記第２半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含むソース領域層およびドレイン領域層と、
前記第２半導体層の前記ソース領域層と前記ドレイン領域層との間において、前記第２半導体層の不純物濃度よりも高い濃度の第１導電型不純物を含むゲート領域層と、
前記第２半導体層から前記第１半導体層に達するように設けられる電位固定層と、
前記ゲート領域層と前記ドレイン領域層との間において、前記ゲート領域層から分離するように設けられた第１導電型不純物を含む第３半導体層と、を備え、
前記第３半導体層は、第１導電型不純物を含む第１不純物領域層と、この第１不純物領域層の前記ゲート領域層の側に接し前記第２半導体層の不純物濃度よりも高く、前記第１不純物領域層の不純物濃度よりも高い濃度の第１導電型不純物を含む第２不純物領域層と、を有し、
前記第２不純物領域層に電気的に接触する電位固定電極を更に備え、
前記電位固定層と前記第３半導体層とは、同電位に設定される、横型接合型電界効果トランジスタ。
【請求項２】
前記半導体基板は、ＳｉＣ基板である、請求項１に記載の横型接合型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、横型接合型電界効果トランジスタに関し、より特定的には、良好な耐圧性能を維持したままオン抵抗の低減を可能とする横型接合型電界効果トランジスタの構造に関する。
【背景技術】
【０００２】
スーパージャンクション構造（ＳＪ構造）デバイスに関する理論が下記非特許文献１に開示され、この理論に基づいた、ゲート−ドレイン間にダブルＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）構造を備える、横型の接合型電界効果トランジスタ（以下、ＪＦＥＴ（Junction Field Effect Transistor)と称する)が、下記特許文献１に開示されている。図５を参照して、この横型ＪＦＥＴ３００の構造について説明する。
【０００３】
ｎ+型のＳｉＣ単結晶基板１の上には、ｐ-型エピタキシャル層２が設けられている。このｐ-型エピタキシャル層２の上には、ｐ-型エピタキシャル層２よりも不純物濃度が高い濃度のｎ型エピタキシャル層３が設けられている。このｎ型エピタキシャル層３の上には、ｐ型エピタキシャル層２０が設けられている。
【０００４】
このｐ型エピタキシャル層２０には、所定の間隔を隔てて、ｎ型エピタキシャル層３の不純物濃度よりも高い濃度のｎ+型のソース領域層５、および、ｎ+型のドレイン領域層７が設けられている。また、ソース領域層５、および、ドレイン領域層７の間には、ｎ型エピタキシャル層３の不純物濃度よりも高い濃度のｐ+型のゲート領域層６が設けられている。ソース領域層５、ドレイン領域層７、および、ゲート領域層６のいずれも、下面がｎ型エピタキシャル層３に一部が埋設するように設けられている。また、ソース領域層５の近傍には、ｐ-型エピタキシャル層２にまで達するｐ+型の半導体層４が形成されている。
【０００５】
ソース領域層５、ゲート領域層６、および、ドレイン領域層７の表面には、それぞれソース電極１０、ゲート電極１１、および、ドレイン電極１２が設けられている。ソース電極１０は、半導体層４にも接するように設けられ、ソース領域層５と半導体層４が接するｐ-型エピタキシャル層２とは同電位となるように設けられている。
【０００６】
上記構成からなる横型ＪＦＥＴは、ノーマリオン型となり、通常のＰＮ接合で見られる電界分布ではなく、平行平板型のコンデンサに近い電界分布を実現することを可能としている。
【０００７】
図５に示す横型ＪＦＥＴに採用されるダブルＲＥＳＵＲＦ構造によれば、ｐ型エピタキシャル層２０の電位は、ｐ+型のゲート領域層６に印加される電位に支配される。また、ｐ-型エピタキシャル層２の電位は、ｐ+型のソース領域層５に印加される電位に支配される構成となっている。図６に示すように、ｐ+型のゲート領域層６には、約−２０Ｖ以上の電位が与えられ、ソース領域層５は、接地電位となっている。また、ドレイン領域層７には、数１００Ｖの電位が与えられる。
【０００８】
ここで、ダブルＲＥＳＵＲＦ構造は、上述のＳＪ構造の理論に基づいており、この理論に基づけば、ｎ型エピタキシャル層３を上下方向において挟むｐ-型エピタキシャル層２とｐ型エピタキシャル層２０とは同電位であることが好ましい。しかし、図５に示す構造においては、ｐ-型エピタキシャル層２（接地電位）とｐ型エピタキシャル層２０（約−２０Ｖ程度の電位）との間に電位差が生じる構造となっており、ゲートとドレインとの間の電界分布のバランスが崩れやすい問題がある。
【０００９】
また、図６に示すように、ｐ+型のゲート領域層６とｎ+型のドレイン領域層７との間におけるドリフト領域の高電界が、ｐ+型のゲート領域層６下のチャネル領域に近接して存在しているため、オフ制御時には空乏層Ｄがドリフト領域にまで拡がり、リーク電流（Ｒ）が大きくなりやすい。そのため、チャネル長を長くして、リーク電流が大きくなることを回避する必要が生じるが、チャネル長を長くすることで、横型ＪＦＥＴの装置構成が大きくなるという問題が発生してしまう。
【特許文献１】特開２００３−６８７６２号公報
【非特許文献１】Tatsuhiko FUJIHIRA, "Theory of Semiconductor Super junction Devices", Jpn. J Appl. Phys Vol.36 (1997) pp6254-6262.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって、本発明が解決しようとする課題は、従来の横型接合型電界効果トランジスタにおいては、ゲートとドレインとの間の電界分布のバランスが崩れやすい点、チャネル領域が高電界のドリフト領域に晒されるのを回避するため、装置の小型化が十分に図れていない点である。
【００１１】
よって、本願発明の一つの目的は、理想的なＳＪ理論に基づく構造に近づけることにより、安定した高耐圧の横型接合型電界効果トランジスタを提供することにある。また、本願発明の他の目的は、チャネルのリーク電流の抑制を可能とする構造を採用することで、チャネル長を短くすることを可能とし、低オン低抵抗化を図るとともに、装置構成の小型を可能とする、横型接合型電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【００１２】
この発明に基づいた横型接合型電界効果トランジスタにおいては、半導体基板上に位置する第１導電型不純物を含む第１半導体層と、上記第１半導体層の上に位置する第２導電型不純物を含む第２半導体層と、上記第２半導体層において所定の間隔を隔てて設けられ、上記第２半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含むソース領域層およびドレイン領域層と、上記第２半導体層の上記ソース領域層と上記ドレイン領域層との間において、上記第２半導体層の不純物濃度よりも高い濃度の第１導電型不純物を含むゲート領域層と、上記第２半導体層から上記第１半導体層に達するように設けられる電位固定層と、上記ゲート領域層と上記ドレイン領域層との間において、上記ゲート領域層から分離するように設けられた第１導電型不純物を含む第３半導体層とを備えている。
【発明の効果】
【００１３】
この発明に基づいた横型接合型電界効果トランジスタによれば、第２導電型の第２半導体層のゲート領域層とドレイン領域層との間に、第１導電型の第３半導体層が設けられ、また、第２半導体層から第１導電型の第１半導体層に達するように電位固定層が設けられている。これにより、第２導電型の第２半導体層を上下において挟む第１導電型の第１半導体層と第１導電型の第３半導体層との電位を同電位に設定することが可能となる。これにより、理想的なＳＪ理論に基づく構造に近づけることができ、ゲートとドレインとの間の電界分布のバランスの改善が図られ、安定した高耐圧の横型接合型電界効果トランジスタを提供することが可能となる。
【００１４】
また、第２半導体層のゲート領域層とドレイン領域層との間に、第１導電型の第３半導体層が設けられることで、ゲート領域層の下に形成されるチャネル領域が、高電界のドリフト領域から引き離されることとなり、チャネル領域におけるリーク電流の抑制が可能となる。その結果、チャネル長を長くする必要がなくなり、横型接合型電界効果トランジスタの小型化を図ることが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に基づいた各実施の形態における横型接合型電界効果トランジスタについて、図を参照しながら説明する。なお、各図において同一または相当部分については同一の参照番号を付し、重複する説明は繰り返さないこととする。
【００１６】
（実施の形態１）
以下、図１および図２を参照して、本実施の形態における横型接合型電界効果トランジスタ１００の構造について説明する。なお、図１は、本実施の形態における横型接合型電界効果トランジスタ１００の構造を示す断面図であり、図２は、本実施の形態における横型接合型電界効果トランジスタ１００に電圧を印加した状態での模式断面図である。
【００１７】
まず、図１を参照して、第２導電型としてのｎ+型のＳｉＣ単結晶基板１の上に、第１導電型の第１半導体層としてのｐ-型エピタキシャル層２が設けられている。このｐ-型エピタキシャル層２の上には、ｐ-型エピタキシャル層２よりも不純物濃度が高い濃度の第２半導体層としてのｎ型エピタキシャル層３が設けられている。ｐ-型エピタキシャル層２の厚さは、５μｍ〜１０μｍ程度、不純物濃度は、５×１０１５ｃｍ-3〜２×１０１６ｃｍ-3程度である。ｎ型エピタキシャル層３の厚さは、０．５μｍ〜０．７μｍ程度、不純物濃度は、１×１０１７ｃｍ-3〜３×１０１７ｃｍ-3程度である。
【００１８】
ｎ型エピタキシャル層３には、所定の間隔を隔てて、ｎ型エピタキシャル層３の不純物濃度よりも高い濃度のｎ型不純物を含むソース領域層５およびドレイン領域層７が設けられている。また、ソース領域層５とドレイン領域層７との間には、ｎ型エピタキシャル層３の不純物濃度よりも高い濃度のｐ型不純物を含むゲート領域層６が設けられている。ソース領域層５およびドレイン領域層７の深さは、０．３μｍ〜０．５μｍ程度、不純物濃度は、１×１０１９ｃｍ-3〜１×１０２０ｃｍ-3程度である。ゲート領域層６の深さは、０．３μｍ〜０．６μｍ程度、不純物濃度は、５×１０１８ｃｍ-3〜５×１０１９ｃｍ-3程度である。
【００１９】
ソース領域層５を挟んでゲート領域層６の反対側には、ｎ型エピタキシャル層３からｐ-型エピタキシャル層２に達するようにｐ型の電位固定層４が設けられている。電位固定層４の深さは、０．７μｍ〜１．０μｍ程度、不純物濃度は、５×１０１８ｃｍ-3〜５×１０１９ｃｍ-3程度である。
【００２０】
ｎ型エピタキシャル層３の、ゲート領域層６とドレイン領域層７との間には、ゲート領域層６から分離するようにｐ型の第３半導体層８が設けられている。この第３半導体層８は、本実施の形態においては、ｐ型の不純物を含む第１不純物領域層８ａと、この第１不純物領域層８ａに接しｎ型エピタキシャル層３の不純物濃度よりも高い濃度のｐ型の不純物を含む第２不純物領域層８ｂとを有している。この構成により、良好なオーミックコンタクトを得ることを可能としている。第１不純物領域層８ａの深さは、０．１５μｍ〜０．２５μｍ程度、不純物濃度は、１×１０１７ｃｍ-3〜３×１０１７ｃｍ-3程度である。また、第２不純物領域層８ｂの深さは、０．２μｍ〜０．４μｍ程度、不純物濃度は、５×１０１８ｃｍ-3〜５×１０１９ｃｍ-3程度である。
【００２１】
ソース領域層５、ゲート領域層６、および、ドレイン領域層７の表面には、それぞれソース電極１０、ゲート電極１１、および、ドレイン電極１２が設けられている。また、ソース電極１０は、半導体層４にも接するように設けられ、ソース領域層５と半導体層４が接するｐ-型エピタキシャル層２とは同電位となるように設けられている。また、第３半導体層８の第２不純物領域層８ｂの表面には、電位固定電極１３が設けられている。
【００２２】
上記構成からなる横型接合型電界効果トランジスタ１００は、ノーマリオン型となり、ソース領域層５、ゲート領域層６、および、ドレイン領域層７に所定の電位を与えることで、トランジスタのＯＮ／ＯＦＦが制御されることとなる。
【００２３】
図２は、図１に示す横型接合型電界効果トランジスタ１００に、ＯＦＦ制御の電位を与えた状態を示す模式図である。ｐ+型のゲート領域層６には、約−２０Ｖ以下の電位が与えられ、チャネル領域に空乏層Ｄが形成されている状態を模式的に示している。ソース領域層５、電位固定層４、および、ｐ型エピタキシャル層２は、接地電位となっている。ドレイン領域層７には、数１００Ｖの電位が与えられている。
【００２４】
この横型接合型電界効果トランジスタ１００によれば、ｎ型エピタキシャル層３のゲート領域層６とドレイン領域層７との間に、ｐ型の第３半導体層８が設けられている。これにより、ｎ型エピタキシャル層３を上下において挟むｐ-型エピタキシャル層２とｐ型の第３半導体層８との電位を同電位（接地電位）に設定することを可能とし、理想的なＳＪ理論に基づく構造に近づけることができる。その結果、ゲート領域層６とドレイン領域層７との間の電界分布のバランスの改善が図られ、安定した高耐圧の横型接合型電界効果トランジスタ１００を提供することが可能となる。
【００２５】
また、ｎ型エピタキシャル層３のゲート領域層６とドレイン領域層７との間に、ｐ型の第３半導体層８が設けられることで、ゲート領域層６の下に形成されるチャネル領域が、高電界のドリフト領域から引き離されることとなり（図２参照）、チャネル領域におけるリーク電流Ｒの抑制が可能となる。その結果、チャネル長を長くする必要がなくなり、低オン低抵抗化を図るとともに、横型接合型電界効果トランジスタ１００の小型化を図ることが可能となる。
【００２６】
なお、本実施の形態において、第３半導体層８を、第１不純物領域層８ａと第２不純物領域層８ｂとの２層構造としたが、図３に示すように、深さが、０．１５μｍ〜０．２５μｍ程度、不純物濃度が、１×１０１７ｃｍ-3〜５×１０１７ｃｍ-3程度の不純物層８Ａとすることも可能である。
【００２７】
（実施の形態２）
次に、図４を参照して、本実施の形態における横型接合型電界効果トランジスタ２００の構造について説明する。なお、図４は、本実施の形態における横型接合型電界効果トランジスタ２００の構造を示す断面図である。また、図４において、上記実施の形態における横型接合型電界効果トランジスタ１００と、同一または相当部分については同一の参照番号を付し、重複する説明は繰り返さないこととする。
【００２８】
上記実施の形態における横型接合型電界効果トランジスタ１００の場合、ｐ-型エピタキシャル層２の上にｎ型エピタキシャル層３を形成した後に、通常のフォトリソグラフィ技術およびイオンプランテーション技術を用いて、電位固定層４、ソース領域層５、ゲート領域層６、ドレイン領域層７、および、第３半導体層８が作り込まれている。
【００２９】
一方、本実施の形態における横型接合型電界効果トランジスタ２００の場合、基本的構成は横型接合型電界効果トランジスタ１００と同じであるが、まず、ｎ型エピタキシャル層３Ａを形成した後に、ドレイン領域層７、および、第３半導体層８が形成される領域にのみ、選択的にｐ型の不純物を含む第１不純物領域層８ａを形成し、その後、ｐ型の不純物を含む第２不純物領域層８ｂ、電位固定層４、ソース領域層５、ゲート領域層６、および、ドレイン領域層７を形成している。ｎ型エピタキシャル層３Ａの厚さは、０．３μｍ〜０．５μｍ程度、第１不純物領域層８ａの厚さは、０．１５μｍ〜０．２５μｍ程度である。
【００３０】
以上、本実施の形態における横型接合型電界効果トランジスタ２００においても、上記実施の形態１における横型接合型電界効果トランジスタ１００と同様の作用効果を得ることができる。また、上記したように、ｎ型エピタキシャル層３Ａの上の全面にｐ型エピタキシャル層を形成した後に、不要な部分をエッチングで除去するか、または、選択的なエピタキシャル成長技術により形成するかにより、イオン注入により生じる結晶欠陥を低減することができ、結晶欠陥によるデバイス特性の劣化を抑えることも可能となる。
【００３１】
なお、半導体基板として、ＳｉＣ単結晶基板を用いた場合について説明したが、他の半導体基板を用いることも可能である。
【００３２】
したがって、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００３３】
【図１】この発明に基づいた実施の形態１における横型接合型電界効果トランジスタの構造を示す断面図である。
【図２】この発明に基づいた実施の形態１における横型接合型電界効果トランジスタに電圧を印加した状態での模式断面図である。
【図３】この発明に基づいた実施の形態１における他の形態の横型接合型電界効果トランジスタの構造を示す断面図である。である。
【図４】この発明に基づいた実施の形態２における横型接合型電界効果トランジスタの構造を示す断面図である。
【図５】背景技術における横型接合型電界効果トランジスタの構造を示す断面図である。
【図６】背景技術における横型接合型電界効果トランジスタに電圧を印加した状態での模式断面図である。
【符号の説明】
【００３４】
１  ＳｉＣ単結晶基板、２  ｐ-型エピタキシャル層、３  ｎ型エピタキシャル層、４  電位固定層、５  ソース領域層、６  ゲート領域層、７  ドレイン領域層、８  第３半導体層、８ａ  第１不純物領域層、８ｂ  第２不純物領域層、１０  ソース電極、１１  ゲート電極、１２  ドレイン電極、１３  電位固定電極、１００，２００  横型接合型電界効果トランジスタ。
【図１】
0005168773.tif 000002
【図２】
0005168773.tif 000003
【図３】
0005168773.tif 000004
【図４】
0005168773.tif 000005
【図５】
0005168773.tif 000006
【図６】
0005168773.tif 000007