(57)【特許請求の範囲】
【請求項１】
ＩＧＢＴセルとダイオードセルが、一つの半導体基板に併設されてなる半導体装置であって、
前記半導体基板の主面から裏面近くに至る第１導電型の第１半導体層を、前記ＩＧＢＴセルとダイオードセルのキャリアのドリフト層とし、
前記半導体基板の裏面側の表層部に同じ厚さで隣接して形成された第２導電型の第２半導体層および第１導電型の第３半導体層を、それぞれ、前記ＩＧＢＴセルのコレクタ層および前記ダイオードセルの一方の電極接続層とし、
前記第２半導体層と第３半導体層の基板面内における形状が、短冊形状であり、
前記第３半導体層が、前記半導体基板の裏面側において、
当該半導体基板の主面側の外周部に配置される高電圧領域より内側に配置されてなり、
前記第１半導体層と前記第２半導体層および第３半導体層との間に、第１導電型の第４半導体層が形成されてなり、
前記第１半導体層の抵抗率をρ１［Ωｃｍ］、第１半導体層の厚さをＬ１［μｍ］とし、前記第４半導体層の抵抗率をρ２［Ωｃｍ］、第４半導体層の厚さをＬ２［μｍ］とし、前記第２半導体層の基板面内における最小幅の１／２をＷ２［μｍ］としたとき、
（数１）  （ρ１ ／ρ２）×（Ｌ１・Ｌ２／Ｗ２２）＜１．６
の関係にあり、
前記半導体基板の主面側の表層部に、第２導電型の第１半導体領域が形成され、
前記第１半導体領域内に、第１導電型の第２半導体領域が形成され、
前記第１半導体領域と第２半導体領域に共通接続された共通電極を、前記ＩＧＢＴセルのエミッタ電極および前記ダイオードセルのもう一方の電極とし、
前記半導体基板の主面側の表層部に、前記第１半導体領域と分離して、第２導電型の第３半導体領域が形成され、
前記第３半導体領域に接続する電極が、前記共通電極に接続されてなり、
前記第３半導体領域、第１半導体層、第４半導体層および第３半導体層で、独立ダイオードセルが形成されてなることを特徴とする半導体装置。
【請求項２】
前記半導体装置において、
（数２）  （ρ１ ／ρ２）×（Ｌ１・Ｌ２／Ｗ２２）＜０．４
であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ρ１ ，ρ２，Ｌ１，Ｌ２が、
（数３）  ρ１＞２０、  ρ２＜１．０、  Ｌ１＞４０、  Ｌ２＞０．５
であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ρ１ ，ρ２，Ｌ１，Ｌ２が、
（数４）  ρ１＞４０、  ρ２＜１．０、  Ｌ１＞８０、  Ｌ２＞０．５
であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記Ｌ２ が、
（数５）  Ｌ２＞５．０
であることを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記Ｗ２ が、８０≦Ｗ２≦５００であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２半導体層と第３半導体層が、基板面内において、交互に配置されてなることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第２半導体層と第３半導体層が交互に配置されてなる領域の両端が、第２半導体層で構成されてなることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１半導体領域と第３半導体領域の基板面内における形状が、短冊形状であり、
前記第１半導体領域と第３半導体領域が、基板面内において、交互に配置されてなることを特徴とする請求項７または８に記載の半導体装置。
【請求項１０】
前記第１半導体領域が、基板面内において、前記第２半導体層の直上に配置され、
前記第３半導体領域が、基板面内において、前記第３半導体層の直上に配置されてなることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１導電型が、Ｎ導電型であり、前記第２導電型が、Ｐ導電型であることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記半導体装置が、インバータ回路に用いられる半導体装置であって、
前記ダイオードセルおよび独立ダイオードセルからなるダイオードが、フリーホイールダイオードとして用いられることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記半導体装置が、車載用の半導体装置であることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴセルとダイオードセルが、一つの半導体基板に併設されてなる半導体装置に関する。
【背景技術】
【０００２】
モータ等の負荷を駆動するためのインバータ回路は、直流と交流の交換機であり、直流電圧を交流電圧に変換して、負荷であるモータ等に給電する。誘導性のモータを駆動するためのインバータ回路は、例えば、スイッチング素子である絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ、Insulated Gate BipolarTransistor）とフリーホイールダイオード（ＦＷＤ）で構成される。ここで、ＩＧＢＴは、スイッチング素子として用いられ、ＦＷＤは、ＩＧＢＴのオフ中にモータに流れる電流を迂回還流させ、モータを流れる電流自体がＩＧＢＴのスイッチングにより変化しないようにしている。より具体的には、直流電源とモータを繋ぎ、モータに電圧を印加していたＩＧＢＴがオフすると、モータを流れていた電流がモータのＬに蓄積されているエネルギーによりＦＷＤを通って直流電流を逆流し、モータは、逆の直流電圧が印加されているのと等価な状態となる。これによって、モータの電流はＩＧＢＴのスイッチングにより急激に遮断することがないため、直流電源からスイッチングにより実質的に交流電圧を給電することができる。
【０００３】
上記インバータ回路の構成要素であるＩＧＢＴは、いわゆるパンチスルー（ＰＴ）型ＩＧＢＴ、ノンパンチスルー（ＮＰＴ）型ＩＧＢＴ、および両者の中間的存在で特開２００４−１０３９８２号公報（特許文献１）に開示されているフィールドストップ（ＦＳ）型ＩＧＢＴに大別できる。ＰＴ型ＩＧＢＴは、Ｐ導電型（Ｐ＋）の厚い基板をコレクタ層とし、Ｎ導電型（Ｎ−）のドリフト層との間にＮ導電型（Ｎ＋）のバッファ層を挿入した構造となっている。ＮＰＴ型ＩＧＢＴは、ドリフト層として機能する薄いＮ導電型（Ｎ−）の基板（ボディ層）の裏面にＰ導電型（Ｐ＋）のコレクタ層が形成された構造となっている。また、ＦＳ型ＩＧＢＴは、ＮＰＴ型ＩＧＢＴのドリフト層とコレクタ層の間にフィールドストップ（ＦＳ）層と呼ぶＮ導電型のキャリア濃度を低く設計したバッファ層を挿入して、ドリフト層であるＮ導電型（Ｎ−）の基板（ボディ層）をさらに薄くした構造となっている。
【０００４】
インバータ回路においては、前述したように、ＩＧＢＴとＦＷＤが組み合わせて用いられる。近年では、上記インバータ回路の小型化を目的として、ＩＧＢＴセルとダイオードセルが一つの半導体基板に併設されてなる半導体装置が検討されており、このような半導体装置が、例えば、特開２００５−５７２３５号公報（特許文献２）と特開平６−１９６７０５号公報（特許文献３）に開示されている。特許文献２には、ＮＰＴ型ＩＧＢＴがダイオードと共に形成されてなる半導体装置が開示されており、特許文献３には、それぞれ、ＮＰＴ型ＩＧＢＴおよびＰＴ型ＩＧＢＴがダイオードと共に形成されてなる半導体装置が開示されている。
【特許文献１】特開２００４−１０３９８２号公報
【特許文献２】特開２００５−５７２３５号公報
【特許文献３】特開平６−１９６７０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１４は、特許文献３に開示された半導体装置と同様のＰＴ型ＩＧＢＴがダイオードと共に形成されてなる半導体装置で、従来の半導体装置９０の模式的な断面図である。
【０００６】
図１４に示す半導体装置９０は、ＩＧＢＴセルとダイオードセルが一つの半導体基板１に併設されており、図中に一点鎖線で囲った領域９０ｉがＩＧＢＴセルに相当し、二点鎖線で囲った領域９０ｄがダイオードセルに相当する。図中には、それぞれの領域に対して、等価回路記号を重ねて示してある。ＩＧＢＴ９０ｉは、ＭＯＳトランジスタ９０ｍとバイポーラトランジスタ９０ｂが図のように接続された構成として表され、ＭＯＳトランジスタ９０ｍを流れる電流がバイポーラトランジスタ９０ｂのベース電流となる。
【０００７】
図１４の半導体装置９０において、半導体基板１の主面から裏面近くに至るＮ導電型（Ｎ−）の第１半導体層（ボディ層）１ａは、ＩＧＢＴ９０ｉとダイオード９０ｄのキャリアのドリフト層である。半導体基板１の裏面側の表層部に形成されたＰ導電型（Ｐ＋）の第２半導体層２は、ＩＧＢＴ９０ｉのコレクタ層（バイポーラトランジスタ９０ｂのエミッタ層）である。また、第２半導体層２を覆って形成されたＮ導電型（Ｎ＋）の第３半導体層３は、第２半導体層２に隣接して裏面電極に接続する領域３ａがダイオード９０ｄのカソード電極接続層として機能し、第２半導体層２上の領域３ｂがＩＧＢＴ９０ｉのバッファ層３ｂとして機能する。
【０００８】
図１４の半導体装置９０に形成されているＩＧＢＴは、バッファ層３ｂを有するＰＴ型ＩＧＢＴの構造となっており、キャリアのドリフト層であるＮ−ボディ層１ａを薄くできるため、ＩＧＢＴの基本特性であるオン電圧を低くできるメリットがある。
【０００９】
一方、本出願の発明者らは、図１４の半導体装置９０の特性を分析した結果、ＦＳ層３ｂを有するＩＧＢＴ９０ｉとダイオード９０ｄが一つの半導体基板１に併設された構造の半導体装置９０においては、ＩＧＢＴの基本特性である電流−電圧（Ｉｃ−Ｖｃｅ）特性にスナップバックが発生する問題があることが判明した。
【００１０】
図１５は、上記電流−電圧（Ｉｃ−Ｖｃｅ）特性におけるスナップバック発生の問題を模式的に示した図である。
【００１１】
通常のスナップバックが発生しないＩＧＢＴでは、図中の実線で示したように、電圧ＶＣＥを０Ｖから増加していった時、０．４〜０．８Ｖ程度の閾電圧ＶＣＥ（ｔｈ）で電流Ｉｃが立ち上がる。これに対してスナップバックが発生するＩＧＢＴでは、図中の太い矢印実線で示したように、電圧ＶＣＥを０Ｖから増加していっても数Ｖ〜十数ＶまでＩｃが立ち上がらず、動作点Ａ（ＶＣＥ１，ＩＣ１）に達すると、動作点Ｂまで不連続にジャンプして電圧降下し、急にＩｃが立ち上がる。この不連続な特性がスナップバック現象で、図１５に示す降下電圧ＶＳＢは、スナップバック電圧と呼ばれる。
【００１２】
スナップバックが発生するＩＧＢＴは、制御困難である。例えば、並列接続したＩＧＢＴにスナップバックが発生すると、電流分配がアンバランスになってしまい、並列動作に不具合が生じる。このＩＧＢＴの並列接続系において並列動作に実質的な不具合が生じないようにするためには、スナップバック電圧ＶＳＢを少なくとも閾電圧ＶＣＥ（ｔｈ）より小さくする必要がある。
【００１３】
そこで本発明は、低オン電圧のＦＳ型ＩＧＢＴセルとダイオードセルが一つの半導体基板に併設されてなる小型の半導体装置であって、スナップバックの発生が抑制された半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１４】
請求項１に記載の半導体装置は、ＩＧＢＴセルとダイオードセルが、一つの半導体基板に併設されてなる半導体装置であって、前記半導体基板の主面から裏面近くに至る第１導電型の第１半導体層を、前記ＩＧＢＴセルとダイオードセルのキャリアのドリフト層とし、前記半導体基板の裏面側の表層部に同じ厚さで隣接して形成された第２導電型の第２半導体層および第１導電型の第３半導体層を、それぞれ、前記ＩＧＢＴセルのコレクタ層および前記ダイオードセルの一方の電極接続層とし、前記第２半導体層と第３半導体層の基板面内における形状が、短冊形状であり、前記第３半導体層が、前記半導体基板の裏面側において、当該半導体基板の主面側の外周部に配置される高電圧領域より内側に配置されてなり、前記第１半導体層と前記第２半導体層および第３半導体層との間に、第１導電型の第４半導体層が形成されてなり、前記第１半導体層の抵抗率をρ１［Ωｃｍ］、第１半導体層の厚さをＬ１［μｍ］とし、前記第４半導体層の抵抗率をρ２［Ωｃｍ］、第４半導体層の厚さをＬ２［μｍ］とし、前記第２半導体層の基板面内における最小幅の１／２をＷ２［μｍ］としたとき、
（数１） （ρ１ ／ρ２）×（Ｌ１・Ｌ２／Ｗ２２）＜１．６
の関係にあり、前記半導体基板の主面側の表層部に、第２導電型の第１半導体領域が形成され、前記第１半導体領域内に、第１導電型の第２半導体領域が形成され、前記第１半導体領域と第２半導体領域に共通接続された共通電極を、前記ＩＧＢＴセルのエミッタ電極および前記ダイオードセルのもう一方の電極とし、前記半導体基板の主面側の表層部に、前記第１半導体領域と分離して、第２導電型の第３半導体領域が形成され、前記第３半導体領域に接続する電極が、前記共通電極に接続されてなり、前記第３半導体領域、第１半導体層、第４半導体層および第３半導体層で、独立ダイオードセルが形成されてなることを特徴としている。
【００１５】
上記半導体装置は、ＩＧＢＴセルとダイオードセルが、一つの半導体基板に併設されている。また、ＩＧＢＴセルにおいては、キャリアのドリフト層である第１半導体層（ボディ層）とコレクタ層である第２半導体層の間に、フィールドストップ（ＦＳ）層である第４半導体層が形成されている。従って、上記半導体装置は、低オン電圧のＦＳ型ＩＧＢＴセルとダイオードセルが一つの半導体基板に併設されてなる小型の半導体装置となっている。
第２半導体層と第３半導体層の形状については、第２半導体層を円形状として基板面内において等間隔に配置し、それらを取り囲むように第３半導体層を配置する構成としてもよい。しかしながら、第２半導体層と第３半導体層を上記のように短冊形状とすることで、ＩＧＢＴセルとダイオードセルの配置密度を高め、基板を有効利用することができる。
さらに、上記半導体装置においては、前記第３半導体層が、前記半導体基板の裏面側において、当該半導体基板の主面側の外周部に配置される高電圧領域より内側に配置されてなる構成としている。
これによって、第３半導体層を主面側の外周部に配置される高電圧領域の直下に配置する場合に較べて、基板断面におけるダイオードセルの電流経路の傾きが抑制されて電流経路長が短くなるため、ダイオードセルにおけるスイッチング時の遅延や損失を小さくすることができる。
【００１６】
またシミュレーション結果に基づいて、上記半導体装置においては、ρ１，Ｌ１，ρ２，Ｌ２およびＷ２が、数式１を満たすように設定されている。これによって、上記半導体装置においては、ＩＧＢＴセルにおいて発生するスナップバック電圧ＶＳＢを、一般的な使用環境下での最大値である−４０℃の閾電圧ＶＣＥ（ｔｈ）＝０．８Ｖより小さくすることができる。
【００１７】
以上のようにして、上記半導体装置は、低オン電圧のＦＳ型ＩＧＢＴセルとダイオードセルが一つの半導体基板に併設されてなる小型の半導体装置であって、スナップバックの発生が抑制された半導体装置とすることができる。
また、上記半導体装置における主面側は、前記半導体基板の主面側の表層部に、第２導電型の第１半導体領域が形成され、前記第１半導体領域内に、第１導電型の第２半導体領域が形成され、前記第１半導体領域と第２半導体領域に共通接続された共通電極を、前記ＩＧＢＴセルのエミッタ電極および前記ダイオードセルのもう一方の電極とする構成とし、さらに、前記半導体基板の主面側の表層部に、前記第１半導体領域と分離して、第２導電型の第３半導体領域が形成され、前記第３半導体領域に接続する電極が、前記共通電極に接続されてなり、前記第３半導体領域、第１半導体層、第４半導体層および第３半導体層で、独立ダイオードセルが形成されてなる構成としている。
上記半導体装置におけるダイオードセルは、前半に記載した第１半導体領域、第１半導体層、第４半導体層および第３半導体層で構成され、ＩＧＢＴセルのチャネル形成領域である第１半導体領域を共用した、所謂、ボディダイオードセルと呼ばれる構成だけでなく、後半に記載した独立ダイオードセルが形成されてなる構成を採用するものである。
これによれば、ＩＧＢＴセルとの関係でボディダイオードセルだけでは電流容量が確保できない場合であっても、上記独立ダイオードセルを併設することによって電流容量の不足分を補うことができ、大きな電流容量を確保することができる。尚、上記独立ダイオードセルの第３半導体領域は、ＩＧＢＴセルから離れた位置に形成できると共に不純物濃度を適宜設定することができ、これによって独立ダイオードセルの形成に伴うＩＧＢＴセルのリカバリー特性の悪化を抑制することができる。
【００１８】
上記半導体装置においては、請求項２に記載のように、ρ１，Ｌ１，ρ２，Ｌ２およびＷ２が、
（数２）  （ρ１／ρ２）×（Ｌ１・Ｌ２ ／Ｗ２２）＜０．４
を満たすように設定されることが好ましい。
【００１９】
これによって、ＩＧＢＴセルにおいて発生するスナップバック電圧ＶＳＢが、一般的な使用環境下での最大値である−４０℃の閾電圧ＶＣＥ（ｔｈ）＝０．８Ｖに対して、ほぼ無視できる値（０．１Ｖより小）に抑制することができる。
【００２０】
上記半導体装置において、パラメータρ１，Ｌ１は、ＩＧＢＴセルの耐圧に大きな影響を与え、パラメータρ２，Ｌ２は、ＩＧＢＴセルのスイッチング特性に大きな影響を与える。
【００２１】
このため、請求項３に記載のように、前記ρ１ ，ρ２，Ｌ１，Ｌ２は、
（数３）  ρ１＞２０、ρ２＜１．０、Ｌ１＞４０、Ｌ２＞０．５
であることが好ましい。尚、請求項１に記載の数式を満たす当該半導体装置のＷ２は、３２［μｍ］より大きくなる。
【００２２】
これによって、必要なスイッチング特性を確保すると共に、上記半導体装置の耐圧を６００Ｖ以上にすることができ、例えば自動車用インバータにおいて一般的に要求される基準の６００Ｖの耐圧を確保することができる。
【００２３】
また、請求項４に記載のように、前記ρ１ ，ρ２，Ｌ１，Ｌ２が、
（数４）  ρ１＞４０、ρ２＜１．０、Ｌ１＞８０、Ｌ２＞０．５
である場合には、上記半導体装置の耐圧を１２００Ｖ以上にすることができ、特に高耐圧の自動車用インバータで要求される基準の１２００Ｖの耐圧を確保することができる。尚、請求項１に記載の数式を満たす当該半導体装置のＷ２は、６３［μｍ］より大きくなる。
【００２４】
さらに、請求項５に記載のように、前記Ｌ２ を、
（数５）  Ｌ２＞５．０
とする場合には、Ｌ２ が大きいためρ２を高めに設定することができ、これによって上記半導体装置のサージに対する耐性を高めることができる。
【００２５】
また、前記Ｗ２を大きくするほど（数１）と（数２）の関係を満足し易くなるが、請求項６に記載のように、前記Ｗ２は、８０≦Ｗ２≦５００であることが好ましい。
【００２６】
前記Ｗ２を８０［μｍ］以上の広い範囲に限定することで、ＩＧＢＴセルとダイオードセルの相互干渉を低く抑えて、ＩＧＢＴセルとダイオードセルの各特性を安定化させることができる。また、前記Ｗ２を５００［μｍ］以下の狭い範囲に限定することで、基板断面におけるダイオードセルの電流経路の傾きが抑制されて電流経路長が短くなるため、ダイオードセルにおけるスイッチング時の遅延や損失を小さくすることができる。
【００２９】
上記半導体装置は、例えば請求項７に記載のように、前記第２半導体層と第３半導体層が、基板面内において、交互に配置されてなる構成とすることができる。またこの場合には、請求項８に記載のように、前記第２半導体層と第３半導体層が交互に配置されてなる領域の両端が、第２半導体層で構成されてなることが好ましい。
【００３０】
第２半導体層と第３半導体層を上記のように交互配置することで、ＩＧＢＴセルとダイオードセルの配置密度を高め、基板を有効利用することができる。また、第２半導体層と第３半導体層が交互に配置されてなる領域の両端を第２半導体層で構成することで、ダイオードセルにおけるスイッチング時の遅延や損失を小さくすることができる。
【００３５】
また、基板の裏面側だけでなく、基板の主面側においても、請求項９に記載のように、前記第１半導体領域と第３半導体領域の基板面内における形状が、短冊形状であり、前記第１半導体領域と第３半導体領域が、基板面内において、交互に配置されてなる構成とすることができる。
【００３６】
この場合には請求項１０に記載のように、前記第１半導体領域が、基板面内において、前記第２半導体層の直上に配置され、前記第３半導体領域が、基板面内において、前記第３半導体層の直上に配置されてなることが好ましい。これによって、独立ダイオードセルにおけるスイッチング時の遅延や損失を小さくすることができる。
【００３７】
上記半導体装置の構成要素であるＩＧＢＴに関して良好な特性を得るためには、特に請求項１１に記載のように、前記第１導電型をＮ導電型とし、前記第２導電型をＰ導電型とすることが好ましい。
【００３８】
以上に示した半導体装置は、ＩＧＢＴセルとダイオードセルおよび独立ダイオードセルが一つの半導体基板に併設されてなる小型の半導体装置である。従って、上記半導体装置は、請求項１２に記載のように、ＩＧＢＴとフリーホイールダイオード（ＦＷＤ）の組み合わせで構成されるインバータ回路に用いられる半導体装置であって、前記ダイオードセルおよび独立ダイオードセルからなるダイオードが、前記ＦＷＤとして用いられる場合に好適である。
【００３９】
また、上記半導体装置は、小型の半導体装置であって、前述したように厳しい使用環境下においてもスナップバック電圧ＶＳＢを抑制することができ、高耐圧も確保することができる。従って、上記半導体装置は、請求項１３に記載のように、車載用の半導体装置として好適である。
【発明を実施するための最良の形態】
【００４５】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００４６】
図１は、本発明ではないが基礎とする半導体装置の基本的な構成を説明するための図で、半導体装置１０の模式的な断面図である。
【００４７】
図１に示す半導体装置１０は、ＩＧＢＴセルとダイオードセルが、一つの半導体基板４に併設されてなる半導体装置である。図中に一点鎖線で囲った領域１０ｉがＩＧＢＴセルに相当し、二点鎖線で囲った領域１０ｄがダイオードセルに相当する。図中には、それぞれの領域に対して、等価回路記号を重ねて示してある。ＩＧＢＴ１０ｉは、ＭＯＳトランジスタ１０ｍとバイポーラトランジスタ１０ｂが図のように接続された構成として表され、ＭＯＳトランジスタ１０ｍを流れる電流がバイポーラトランジスタ１０ｂのベース電流となる。
【００４８】
図１の半導体装置１０は、半導体基板４の主面から裏面近くに至るＮ導電型（Ｎ−）の第１半導体層（ボディ層）４ａを、ＩＧＢＴセル１０ｉとダイオードセル１０ｄのキャリアのドリフト層としている。半導体装置１０では、半導体基板４の主面側の表層部に、Ｐ導電型（Ｐ＋）の第１半導体領域８が形成され、第１半導体領域８内に、Ｎ導電型（Ｎ＋）の第２半導体領域が形成されている。また、第１半導体領域８と第２半導体領域９に共通接続された共通電極は、ＩＧＢＴセル１０ｉのエミッタ電極（Ｅ）であると共に、ダイオードセル１０ｄのアノード電極にもなっている。尚、図１の半導体装置１０における符号Ｇ１の部分はゲート酸化膜であり、図１の半導体装置１０におけるＩＧＢＴセル１０ｉは、平面構造のゲート電極（Ｇ）をしている。
【００４９】
また、半導体装置１０では、半導体基板４の裏面側の表層部に隣接して形成されたＰ導電型（Ｐ＋）の第２半導体層５およびＮ導電型（Ｎ＋）の第３半導体層６を、それぞれ、ＩＧＢＴセル１０ｉのコレクタ層およびダイオードセル１０ｄのカソード電極接続層としており、第２半導体層５と第３半導体層６には一体の共通電極（Ｃ）が接続している。また、半導体装置１０では、第１半導体層４ａと第２半導体層５および第３半導体層６との間に、Ｎ導電型（Ｎ）の第４半導体層７が形成されている。
【００５０】
半導体装置１０におけるダイオードセル１０ｄは、第１半導体領域８、第１半導体層４ａ、第４半導体層７および第３半導体層６で構成され、ＩＧＢＴセル１０ｉのチャネル形成領域である第１半導体領域８をアノード領域として共用しており、所謂、ボディダイオードセルと呼ばれるものである。尚、図１では、簡単化のために右に図示した第１半導体領域８のみを二点鎖線で囲ってダイオードセル１０ｄと記述しているが、真ん中や左に図示した第１半導体領域８についても、ダイオードセル１０ｄとして機能する。
【００５１】
図１に示す半導体装置１０は、ＩＧＢＴセル１０ｉとダイオードセル１０ｄが、一つの半導体基板４に併設されている。また、ＩＧＢＴセル１０ｉにおいては、キャリアのドリフト層である第１半導体層４ａとコレクタ層である第２半導体層５の間に、フィールドストップ（ＦＳ）層である第４半導体層７が形成されている。従って、図１の半導体装置１０は、図１４の半導体装置９０と同様に、低オン電圧のＦＳ型ＩＧＢＴセルとダイオードセルが一つの半導体基板に併設されてなる小型の半導体装置となっている。
【００５２】
一方、図１の半導体装置１０は、図１４の半導体装置９０と類似した構造を有しているが、図１４の半導体装置９０と異なり、第１半導体層４ａと第４半導体層７の厚さと抵抗率および第２半導体層５の基板面内における最小幅に、明確な関係が設定される。すなわち、第１半導体層４ａの抵抗率をρ１［Ωｃｍ］、第１半導体層４ａの厚さをＬ１［μｍ］とし、第４半導体層７の抵抗率をρ２［Ωｃｍ］、第４半導体層７の厚さをＬ２［μｍ］とし、第２半導体層５の基板面内における最小幅の１／２をＷ２［μｍ］としたとき、図１の半導体装置１０では、
（数１）  （ρ１ ／ρ２）×（Ｌ１・Ｌ２／Ｗ２２）＜１．６
の関係が満たされている。
【００５３】
数式１の関係は後述するシミュレーション結果に基づくもので、図１の半導体装置１０においては、ρ１，Ｌ１，ρ２，Ｌ２およびＷ２が、数式１を満たすように設定されている。これによって、半導体装置１０においては、ＩＧＢＴセル１０ｉにおいて発生するスナップバック電圧ＶＳＢを、一般的な使用環境下での最大値である−４０℃の閾電圧ＶＣＥ（ｔｈ）＝０．８Ｖより小さくすることができる。
【００５４】
次に、図１の半導体装置１０における数式１の関係が導出された過程を、順を追って説明する。
【００５５】
最初に、ＩＧＢＴセルとダイオードセルが併設されてなる半導体装置において、ＩＧＢＴの電流−電圧特性にスナップバックが発生する理由について、等価回路を用いて説明する。
【００５６】
図２は、図１の半導体装置１０において、図中に示したＩＧＢＴセル１０ｉの等価回路を抜き出した図である。
【００５７】
図１と図２に示すＩＧＢＴセル１０ｉの等価回路では、図１４のＩＧＢＴセル９０ｉの等価回路では示されていない、抵抗Ｒ１が考慮に入れられている。この抵抗Ｒ１は、キャリアのドリフト層である第１半導体層（ボディ層）４ａの縦方向の抵抗値である。また、図１の半導体装置１０では、図中に示した第２半導体層５の基板面内における幅Ｗ２が、図１４の従来の半導体装置９０に較べて、大きく設定される。このため、図１と図２に示すＩＧＢＴセル１０ｉの等価回路では、第４半導体層（フィールドストップ層）７の横方向の抵抗Ｒ２も考慮に入れられている。
【００５８】
最初に、スナップバックについて考察する。
【００５９】
スナップバックとは、図１５において、ＶＣＥを０Ｖから増加させた時、ユニポーラモードの動作点Ａ（ＶＣＥ１，ＩＣ１）からバイポーラモードの動作点Ｂ（ＶＣＥ２，ＩＣ１）にジャンプする現象であり、ＶＣＥの変化量（ＶＣＥ１−ＶＣＥ２）がスナップバック電圧ＶＳＢである。
【００６０】
ユニポーラモード（原点〜動作点Ａ）とは、図２の等価回路図において、ＭＯＳトランジスタ（ＭＯＳＦＥＴ）１０ｍだけが動作して、図中の細い破線で示した電子の流れのみ存在する動作状態である。この動作状態では、バイポーラトンランジスタ１０ｂはまだ動作しておらず、図中の太い破線で示したホールの流れはない。従って、ボディ層４ａの導電率変調は無く、ボディ層４ａの抵抗Ｒ１、フィールドストップ層７の抵抗Ｒ２は、不純物ドーピングによって決まるキャリア濃度で決定された値をとる。このため、ユニポーラモードのＩ−Ｖ特性は、図１５に示すように原点を通る直線を呈し、その傾きは１/（Ｒ１＋Ｒ２）で与えられる。
【００６１】
図２の等価回路図において、抵抗Ｒ２による電圧降下は、バイポーラトランジスタ１０ｂのベース（−エミッタ間）電圧ＶＢＥに等しい。図１５の動作点Ａ（ＶＣＥ１，ＩＣ１）において、図２の抵抗Ｒ２による電圧降下が閾ベース電圧ＶＢＥ（ｔｈ）（室温で約０．６Ｖ）を越えてバイポーラトンランジスタ１０ｂの動作が始まると、バイポーラトンランジスタ１０ｂのエミッタ層である第２半導体層５から、ホールがフィールドストップ層７を経由してボディ層４ａに注入される。このため、ボディ層４ａが導電率変調され、その抵抗Ｒ１が大幅に低下する。この結果、同じコレクタ電流ＩＣ１のもとで、コレクタ電圧がＶＣＥ１からＶＣＥ２に低下する。すなわち、図１５に示したように、動作点Ａから動作点Ｂにジャンプする、いわゆるスナップバックが発生する。
【００６２】
図１５に示す動作点Ｂは、Ｉ−Ｖ特性上においてバイポーラモード上にある点であり、いわゆるＩＧＢＴのオン状態、すなわち図２のバイポーラトンランジスタ１０ｂの動作開始点である。また、上記説明からわかるように、図１５に示すＩＧＢＴの閾電圧ＶＣＥ（ｔｈ）は、上記バイポーラトンランジスタ１０ｂの閾ベース電圧ＶＢＥ（ｔｈ）に等しい。バイポーラトンランジスタ１０ｂの閾ベース電圧ＶＢＥ（ｔｈ）（ＩＧＢＴの閾電圧ＶＣＥ（ｔｈ））は、−４０〜１５０℃の使用環境下では、０．４Ｖ程度で、低温ほど高い値となる。室温では、約０．６Ｖである。
【００６３】
次に、スナップバックの抑制条件を考察する。
スナップバックを抑制するためには、スナップバック電圧ＶＳＢを小さくすることが必要である。
【００６４】
スナップバック電圧ＶＳＢをＲ１、Ｒ２、ＶＢＥ（ｔｈ）で表すと、次の式が得られる。
【００６５】
図１５より、スナップバック電圧ＶＳＢは、
（数７）  ＶＳＢ＝ＶＣＥ１−ＶＣＥ２
である。また、図１５の動作点Ｂにおける図２の分圧関係より、
（数８）  ＶＣＥ１＝ＶＢＥ（ｔｈ）・（Ｒ１＋Ｒ２）／Ｒ２
の関係がある。また、図１５に示したように、動作点Ｂの電圧ＶＣＥ２は、
（数９）  ＶＣＥ２≒ＶＢＥ（ｔｈ）
である。
【００６６】
次に、数式７〜数式９より、スナップバック電圧ＶＳＢが小さい場合には、第１近似で、
（数１０）  ＶＳＢ／ＶＢＥ（ｔｈ）≒Ｒ１／Ｒ２
の関係が得られる。
【００６７】
次に、スナップバック電圧ＶＳＢをバイポーラトンランジスタ１０ｂの閾ベース電圧ＶＢＥ（ｔｈ）より小さくするために、
（数１１）  ＶＳＢ／ＶＢＥ（ｔｈ）＜１
とする。従って数式１０により、この場合には、図２の抵抗Ｒ１と抵抗Ｒ２の間に、
（数１２）  Ｒ１／Ｒ２＜１
の関係が必要である。
【００６８】
ここで、スナップバック電圧ＶＳＢをバイポーラトンランジスタ１０ｂの閾ベース電圧ＶＢＥ（ｔｈ）に較べて小さな値とする数式１１の関係は、以下に示すように、実際にＩＧＢＴを並列動作させる場合においても必要な条件となる。すなわち、スナップバック電圧ＶＳＢが大きくなると、ＩＧＢＴ素子を並列接続して動作させた場合に、電流分配がアンバランスになるという不具合が生じる。
【００６９】
図３は、上記不具合の内容を説明する図で、図３（ａ）は、２つのＩＧＢＴ素子Ｑ１，Ｑ２を並列接続した回路図であり、図３（ｂ）は、図３（ａ）に示す２つのＩＧＢＴ素子Ｑ１，Ｑ２のＩ−Ｖ特性を示す図である。
【００７０】
図３（ｂ）に示すように、２つのＩＧＢＴ素子Ｑ１，Ｑ２のスナップバック電圧をそれぞれＶＳＢ１，ＶＳＢ２とし、ＶＳＢ１＜ＶＳＢ２の場合を例にして以下説明する。
【００７１】
ＶＣＥが０から増加すると、図３（ａ）の各ＩＧＢＴ素子Ｑ１，Ｑ２に流れる電流ＩＣ１，ＩＣ２は、最初は図３（ｂ）に示すラインＡに沿ってＩＣ１＝ＩＣ２で共に増加する。次に、ＶＣＥがＩＧＢＴ素子Ｑ１においてスナップバックが発生する電圧に達すると、各ＩＧＢＴ素子Ｑ１，Ｑ２に流れる電流ＩＣ１，ＩＣ２は、
（数１３）  ＩＣ１＞ＩＣ２
となり、アンバランス状態が生じる。
【００７２】
さらにＶＣＥが大きくなると、全体のＩＣ（≒ＩＣ１）はラインＢに沿って増加し、各ＩＧＢＴ素子Ｑ１，Ｑ２に流れる電流ＩＣ１，ＩＣ２のアンバランスが拡大する。例えば、ＶＣＥが電圧ａまで増加すると、ＩＧＢＴ素子Ｑ１に流れる電流ＩＣ１は電流ｂとなり、ＩＧＢＴ素子Ｑ２に流れる電流ＩＣ２はｃとなって、
（数１４）  ｂ≫ｃ
となる。このアンバランス状態は、ＶＣＥがＩＧＢＴ素子Ｑ２においてスナップバックが発生する電圧に達するまで続く。
【００７３】
上記のように、並列接続されたＩＧＢＴ素子Ｑ１，Ｑ２のようにスナップバック電圧ＶＳＢが異なると、並列動作に不具合が生じる。また、たとえ各ＩＧＢＴ素子Ｑ１，Ｑ２のスナップバック電圧ＶＳＢを近い値に揃えたとしても、スナップバック電圧ＶＳＢに温度依存性があるため、わずかな差で上記不具合が発生してしまう。実際に上記不具合を生じないようにするためには、スナップバック電圧ＶＳＢをＩＧＢＴ素子Ｑ１，Ｑ２のバイポーラトランジスタが動作する時のベース・エミッタ間閾電圧ＶＢＥ（ｔｈ）以下とする必要がある。
【００７４】
次に、数式１２の関係に戻り、図１に示す半導体装置１０のＩ−Ｖ特性をシミュレートするため、抵抗Ｒ１，Ｒ２を図１に示す構造パラメータ（ρ１，Ｌ１，ρ２，Ｌ２，Ｗ２）を用いて書き換える。何故なら、数式１２は図２の集中定数で単純化された等価回路から導かれた式であり、実際の図１に示す半導体装置１０の構造から得られる特性は、分布定数であるρ１，ρ２を用いてより正確に表される。例えば、ユニポーラモードにおいて半導体装置１０の内部を縦方向に流れる電子は、実際には、図１中に点線矢印ｉで示したように連続的に分布しており、第４半導体層７に流れ込んだ電子の受ける抵抗は、流れ込む位置によって異なる。このため、正確にＩ−Ｖ特性の評価には、構造パラメータを考慮したデバイスシミュレーションが必要である。
【００７５】
図１において、第１半導体層４ａの抵抗率をρ１［Ωｃｍ］、第１半導体層４ａの厚さをＬ１［μｍ］とし、第４半導体層７の抵抗率をρ２［Ωｃｍ］、第４半導体層７の厚さをＬ２［μｍ］とし、第２半導体層５の幅をＷ２［μｍ］としたとき、
（数１５）  Ｒ１∝ρ１・Ｌ１／Ｗ２
（数１６）  Ｒ２∝ρ２・Ｌ２／Ｗ２
の関係が成り立つ。尚、後述するデバイスシミュレーションは、図１の半導体装置１０の左端を対称軸として行う。従って、図１に示す第２半導体層５の幅Ｗ２は、任意形状の第２半導体層５において基板面内における最小幅の１／２に相当する。
【００７６】
数式１５，１６を数式１２に代入してＲ１、Ｒ２を消去すると、
（数１７）  ａｆ×（ρ１／ρ２）×｛Ｌ１・Ｌ２／Ｗ２２｝＜１
の関係が得られる。数式１７に導入した因子ａｆは、集中定数であるＲ１，Ｒ２から分布定数であるρ１，ρ２に書き換えたことに伴う形状因子で、１に近い定数である。数式１７を書き換えると、
（数１８）  （ρ１ ／ρ２）×（Ｌ１・Ｌ２／Ｗ２２）＜Ｋ、  Ｋ（＝１／ａｆ）：定数
となり、前述した数式６の関係が導かれる。
【００７７】
数式１８は、等価回路の考察から導き出したスナップバックの抑制条件であり、上記分析によって、図１の半導体装置１０におけるスナップバックの抑制に５個の構造パラメータ（ρ１，Ｌ１，ρ２，Ｌ２，Ｗ２）が関係することがわかった。
【００７８】
数式１８を用いてスナップバックの発生を抑制した半導体装置１０の設計をするにあたって、数式１８の右辺のＫは、許容するスナップバック電圧ＶＳＢに対して定数として取り扱うことができ、このＫの値は、構造パラメータ（ρ１，Ｌ１，ρ２，Ｌ２，Ｗ２）の異なる数個のモデルのスナップバック電圧ＶＳＢをシミュレートすることで、予め決定しておくことができる。一度Ｋを定めてしまえば、構造パラメータ（ρ１，Ｌ１，ρ２，Ｌ２，Ｗ２）の異なる任意の半導体装置について、シミュレーションすることなく、許容するスナップバック電圧ＶＳＢ以下の半導体装置を設計することが可能となる。これによって、設計工数と設計コストを大幅に低減することができる。
【００７９】
次に、構造パラメータ（ρ１，Ｌ１，ρ２，Ｌ２，Ｗ２）の異なるいくつかのモデルについて、図１に示す半導体装置１０の特性をデバイスシミュレートした結果を示す。
【００８０】
図４（ａ）は、シミュレーションに用いた構造パラメータ（ρ１，Ｌ１，ρ２，Ｌ２，Ｗ２）の代表的な数値を示す図である。
【００８１】
５つの構造パラメータ（ρ１，Ｌ１，ρ２，Ｌ２，Ｗ２）のうち、第１半導体層４ａに係る構造パラメータρ１，Ｌ１はＩＧＢＴセルの耐圧に大きな影響を与え、第４半導体層７に関する構造パラメータρ２，Ｌ２は、ＩＧＢＴセルのスイッチング特性に大きな影響を与える。このように、ρ１、Ｌ１はＩＧＢＴセルの耐圧によりほぼ決定され、ρ２、Ｌ２はＩＧＢＴセルのスイッチング特性によりほぼ決定されるため、設計自由度は少なく、第２半導体層５の幅Ｗ２だけが比較的自由に設計できる。
【００８２】
図４（ｂ）には、図１の半導体装置１０を自動車用インバータに適用する場合を想定して、車載用において一般的に要求される、６００Ｖ耐圧と１２００Ｖ耐圧のＩＧＢＴセルとするための構造パラメータ（ρ１、 ρ２、Ｌ１、Ｌ２）の条件を表にして示した。必要なスイッチング特性を確保すると共に自動車用インバータにおいて一般的に要求される基準の６００Ｖの耐圧を確保するためには、ρ１ ，ρ２，Ｌ１，Ｌ２を、ρ１＞２０［Ωｃｍ］、ρ２＜１．０［Ωｃｍ］、Ｌ１＞４０［μｍ］、Ｌ２＞０．５［μｍ］、又は、ρ１＞２０［Ωｃｍ］、ρ２＜１．０［Ωｃｍ］、Ｌ１＞４０［μｍ］、Ｌ２＞５．０［μｍ］とする必要がある。特に、後者の場合には、Ｌ２ が大きいためρ２を高めに設定することができ、これによって半導体装置１０のサージに対する耐性を高めることができる。
【００８３】
また、ρ１ ，ρ２，Ｌ１，Ｌ２が、ρ１＞４０［Ωｃｍ］、ρ２＜１．０［Ωｃｍ］、Ｌ１＞８０［μｍ］、Ｌ２＞０．５［μｍ］、又は、ρ１＞４０［Ωｃｍ］、ρ２＜１．０［Ωｃｍ］、Ｌ１＞８０［μｍ］、Ｌ２＞５．０［μｍ］である場合には、特に高耐圧の自動車用インバータで要求される基準の１２００Ｖの耐圧を確保することができる。この場合においても、特に後者については、Ｌ２ が大きいためρ２を高めに設定することができ、これによって半導体装置１０のサージに対する耐性を高めることができる。
【００８４】
図５は、ρ１＝６５［Ωｃｍ］、ρ２＝０．２［Ωｃｍ］、Ｌ１＝１３５［μｍ］、Ｌ２＝０．８［μｍ］、Ｗ２＝１８０［μｍ］とした場合の代表的なＩ−Ｖ特性のシミュレーション結果を示す図である。
【００８５】
図５には、バイポーラトランジスタの閾ベース電圧ＶＢＥ（ｔｈ）（ＩＧＢＴの閾電圧ＶＣＥ（ｔｈ））が異なる、３つの温度条件でのシミュレーション結果を示した。図中に例示したように、例えば−４０℃でのＩ−Ｖ特性から、シミュレーションにより得られるスナップバック電圧ＶＳＢ＝０．５Ｖを読み取ることができる。
【００８６】
図６（ａ）は、ρ２とＷ２をパラメータとして、シミュレーション結果より得られたスナップバック電圧ＶＳＢをまとめて示した図である。
【００８７】
また、図６（ｂ）と図６（ｃ）は、それぞれ、図６（ａ）においてスナップバック電圧ＶＳＢが一般的な使用環境下での最大値である−４０℃のバイポーラトランジスタの閾ベース電圧ＶＢＥ（ｔｈ）（ＩＧＢＴの閾電圧ＶＣＥ（ｔｈ））の０．８Ｖに等しくなる時、および閾ベース電圧ＶＢＥ（ｔｈ）に較べてほぼ無視（０．１Ｖより小）することができる場合のρ２とＷ２の組み合わせ、および数式１８の左辺である、
（数１９）  ｋ＝（ρ１／ρ２）×（Ｌ１・Ｌ２ ／Ｗ２２）
を計算して、表にした図である。
【００８８】
図６（ｂ）および図６（ｃ）の表からわかるように、許容するスナップバック電圧ＶＳＢをバイポーラトランジスタの閾ベース電圧ＶＢＥ（ｔｈ）に対して所定の値に設定した時、それを満たす構造パラメータ（ρ１，Ｌ１，ρ２，Ｌ２，Ｗ２）から計算される数式１９のｋ値は、ほぼ一定の値をとる。図６（ｂ）に示すように、ＶＳＢ〜ＶＢＥ（ｔｈ）＝０．８Ｖの場合にはｋ＝１．４〜１．５程度の値であり、図６（ｃ）に示すように、ＶＳＢ〜０Ｖの場合はｋ＝０．３９程度の値である。
【００８９】
従って、数式１８の右辺のＫをＫ＝１．６とした、
（数２０）  （ρ１ ／ρ２）×（Ｌ１・Ｌ２／Ｗ２２）＜１．６
を満たす任意の構造パラメータ（ρ１，Ｌ１，ρ２，Ｌ２，Ｗ２）を持った図１に示す半導体装置１０は、許容するスナップバック電圧ＶＳＢが０．８Ｖ以下の半導体装置となる。以上のようにして、先に示した数式１の関係が導出される。
【００９０】
同様に、数式１８の右辺のＫをＫ＝０．４とした、
（数２１）  （ρ１ ／ρ２）×（Ｌ１・Ｌ２／Ｗ２２）＜０．４
を満たす任意の構造パラメータ（ρ１，Ｌ１，ρ２，Ｌ２，Ｗ２）を持った図１に示す半導体装置１０は、許容するスナップバック電圧ＶＳＢをほぼ無視（０．１Ｖより小）することができる。以上のようにして、先に示した数式２の関係が導出される。
【００９１】
図７は、上記シミュレーション結果より得られたスナップバック電圧ＶＳＢと数式１９のｋ値の関係、およびスナップバック電圧ＶＳＢを０．８Ｖ以下または０Ｖとするために設定した数式１９のＫとの関係をまとめて示した図である。
【００９２】
前述したように、スナップバックの発生を抑制した図１の半導体装置１０の設計をするにあたって、数式１９や数式２０のように、許容するスナップバック電圧ＶＳＢに対して幾つかのシミュレーションモデルによりＫの値を定めてしまえば、以後は、構造パラメータ（ρ１，Ｌ１，ρ２，Ｌ２，Ｗ２）の異なる任意の半導体装置について、シミュレーションすることなく、許容するスナップバック電圧ＶＳＢ以下の半導体装置を設計することが可能となる。これによって、設計工数と設計コストを大幅に低減することができる。
【００９３】
また、数式２０より、構造パラメータ（ρ１、ρ２、Ｌ１、Ｌ２）が、例えば図４（ｂ）に示す耐圧６００Ｖの限界値を取った場合には、スナップバック電圧ＶＳＢ〜ＶＢＥ（ｔｈ）＝０．８Ｖとするためには、図１の半導体装置１０において、第２半導体層５の基板面内における最小幅の１／２であるＷ２を、３２［μｍ］より大きくする必要があることがわかる。同様に、耐圧１２００Ｖの限界値を取った場合には、スナップバック電圧ＶＳＢ〜ＶＢＥ（ｔｈ）＝０．８Ｖとするためには、Ｗ２を、６３［μｍ］より大きくしなければならない。従って、数式２０や数式２１を満足する図１に示した半導体装置１０は、図１４に示した従来の半導体装置９０に較べて、ＩＧＢＴセル１０ｉの幅に相当する第２半導体層５の基板面内における最小幅の１／２であるＷ２が、大きな半導体装置となる。
【００９４】
図１に示した半導体装置１０においては、Ｗ２を大きくするほど数式２０や数式２１の関係を満足し易くなるが、Ｗ２は、特に、８０［μｍ］以上で５００［μｍ］以下の範囲に設定することが好ましい。Ｗ２を８０［μｍ］以上の広い範囲に限定することで、ＩＧＢＴセル１０ｉとダイオードセル１０ｄの相互干渉を低く抑えて、ＩＧＢＴセル１０ｉとダイオードセル１０ｄの各特性を安定化させることができる。また、Ｗ２を５００［μｍ］以下の狭い範囲に限定することで、基板断面におけるダイオードセル１０ｄ（特に図１の左や真ん中に図示した第１半導体領域８をアノード領域とするダイオードセル１０ｄ）の電流経路の傾きが抑制されて電流経路長が短くなるため、ダイオードセル１０ｄにおけるスイッチング時の遅延や損失を小さくすることができる。
【００９５】
以上のようにして、数式２０もしくは数式２１を満足する図１に示した半導体装置１０は、低オン電圧のＦＳ型ＩＧＢＴセル１０ｉとダイオードセル１０ｄが一つの半導体基板４に併設されてなる小型の半導体装置であって、スナップバックの発生が抑制された半導体装置とすることができる。また、上述した半導体装置１０の設計方法は、設計工数と設計コストを大幅に低減することができる設計方法となっている。
【００９６】
次に、図１の半導体装置１０における裏面側の第２半導体層５と第３半導体層６について、基板面内における好適な形状および配置について説明する。
【００９７】
図８（ａ），（ｂ）は、それぞれ、第２半導体層５と第３半導体層６の好適な形状および配置の例を示す図で、図１の半導体装置１０が形成されているチップ２０ａ，２０ｂ（半導体基板４）の裏面側を模式的に示した下面図である。また、図８（ｃ）は、図８（ａ），（ｂ）に示すチップ２０ａ，２０ｂの主面側を模式的に示した上面図である。
【００９８】
図８（ｃ）に示すように、自動車用インバータのように高電圧で利用される図１の半導体装置１０の主面側では、一般的に、チップ２０ａ，２０ｂの中央部に、ＩＧＢＴセル１０ｉとダイオードセル１０ｄで共用する第１半導体領域８が形成されたセル領域Ｒｃが配置される。また、チップ２０ａ，２０ｂの外周部には、ガードリング等が形成された高電圧領域Ｒｂが配置される。
【００９９】
本発明に係る半導体装置では、図８（ａ），（ｂ）に示すように、チップ２０ａ，２０ｂの裏面側では、第２半導体層５と第３半導体層６が、点線で示した主面側の外周部に配置される高電圧領域Ｒｂより内側に配置されている。これによって、例えば第２半導体層５を中央部に配置して第３半導体層６を主面側の外周部に配置されている高電圧領域Ｒｂの直下に配置する場合に較べて、先に説明したＷ２を５００［μｍ］以下の狭い範囲に限定する場合と同様に、基板断面におけるダイオードセル１０ｄの電流経路の傾きが抑制されて電流経路長が短くなる。このため、ダイオードセ１０ｄにおけるスイッチング時の遅延や損失を小さくすることができる。
【０１００】
また、図８（ａ），（ｂ）に示すチップ２０ａ，２０ｂでは、第２半導体層５と第３半導体層６の基板面内における形状が短冊形状であり、第２半導体層５と第３半導体層６が基板面内において交互に配置されている。この場合、図８（ａ）に示すように、図１の半導体装置１０におけるＷ２の２倍が、第２半導体層５の最小幅に相当している。また、図８（ｂ）に示すチップ２０ｂでは、特に、第２半導体層５と第３半導体層６が交互に配置された領域の両端が、第２半導体層５ａ，５ｂで構成されている。
【０１０１】
第２半導体層５と第３半導体層６の形状と配置については、第２半導体層５を円形状として基板面内において等間隔に配置し、それらを取り囲むように第３半導体層６を配置する構成としてもよい。しかしながら、第２半導体層５と第３半導体層６を図８（ａ），（ｂ）に示すように短冊形状として交互配置することで、ＩＧＢＴセル１０ｉとダイオードセル１０ｄで共用する第１半導体領域８の配置密度を高め、基板を有効利用することができる。また、図８（ｂ）に示すように、第２半導体層５と第３半導体層６が交互に配置された領域の両端を第２半導体層５ａ，５ｂで構成することで、ダイオードセル１０ｄにおけるスイッチング時の遅延や損失を小さくすることができる。尚、図８（ａ），（ｂ）では上記第２半導体層５と第３半導体層６の配置関係を理解し易くするためにチップ２０ａ，２０ｂの外周部における半導体層の分類が記載されていないが、チップ２０ａ，２０ｂの外周部を第２半導体層５として、第２半導体層５中に短冊形状の第３半導体層６が等間隔に配置された構成とすることが好ましい。
【０１０２】
図９は、本発明に係る半導体装置の例で、半導体装置３０の模式的な断面図である。尚、図９の半導体装置３０において、図１の半導体装置１０と同様の部分については、同じ符号を付した。
【０１０３】
図１の半導体装置１０におけるダイオードセル１０ｄは、ＩＧＢＴセル１０ｉのチャネル形成領域である第１半導体領域８をアノード領域として共用しており、所謂、ボディダイオードセルだけで構成されていた。一方、図９に示す半導体装置３０は、ＩＧＢＴセル１０ｉとボディダイオードセル１０ｄに追加して、図中に破線で囲った以下に示す独立ダイオードセル３０ｄを有している。すなわち、図９の半導体装置３０においては、半導体基板４の主面側の表層部に、第１半導体領域８と分離して、Ｐ導電型（Ｐ＋）の第３半導体領域８ａが形成されている。また、第３半導体領域８ａに接続する電極が、第１半導体領域８と第２半導体領域９に接続する共通電極（Ｅ）に接続されている。これによって、第３半導体領域８ａ、第１半導体層４ａ、第４半導体層７および第３半導体層７からなる、独立ダイオードセル３０ｄが形成されている。
【０１０４】
図９の半導体装置３０においては、ＩＧＢＴセル１０ｉとの関係でボディダイオードセル１０ｄだけでは電流容量が確保できない場合であっても、独立ダイオードセル３０ｄを併設することによって電流容量の不足分を補うことができ、大きな電流容量を確保することができる。尚、独立ダイオードセル３０ｄの第３半導体領域８ａは、ＩＧＢＴセル１０ｄから離れた位置に形成できると共に不純物濃度を適宜設定することができ、これによって独立ダイオードセルの形成に伴うＩＧＢＴセル１０ｉのリカバリー特性の悪化を抑制することができる。
【０１０５】
尚、図９に示した半導体装置３０についても、構造パラメータ（ρ１、ρ２、Ｌ１、Ｌ２、Ｗ２）が数式２０もしくは数式２１を満足するように設定される。従って、図９の半導体装置３０も、低オン電圧のＦＳ型ＩＧＢＴセル１０ｉとダイオードセル１０ｄ，３０ｄが一つの半導体基板４に併設されてなる小型の半導体装置であって、スナップバックの発生が抑制された半導体装置とすることができる。
【０１０６】
次に、図９の半導体装置３０における裏面側の第２半導体層５と第３半導体層６および主面側の第１半導体領域８と第３半導体領域８ａについて、基板面内における好適な形状および配置について説明する。
【０１０７】
図１０（ａ），（ｂ）は、図９の半導体装置３０が形成されているチップ４０（半導体基板４）を模式的に示した図で、図１０（ａ）は、裏面側の第２半導体層５と第３半導体層６の好適な形状および配置の例を示した下面図で、図１０（ｂ）は、主面側の第１半導体領域８と第３半導体領域８ａの好適な形状および配置の例を示した上面図である。尚、図１０に示すチップ４０において、図８に示すチップ２０ａ，２０ｂと同様の部分については、同じ符号を付した。
【０１０８】
図１０（ａ）に示すように、チップ４０の裏面側における第２半導体層５と第３半導体層６の形状および配置は、図８（ａ）に示すチップ２０ａの裏面側における第２半導体層５と第３半導体層６の形状および配置と同じである。一方、図１０（ｂ）に示すように、チップ４０の主面側におけるＩＧＢＴセル１０ｉとダイオードセル１０ｄで共用する第１半導体領域８が形成されたセル領域Ｒｃは、短冊形状（短冊形状の第１半導体領域８が平行に配置されている）である。また、短冊形状のセル領域Ｒｃに対して、同じ短冊形状（短冊形状の第３半導体領域８ａが平行に配置されている）の独立ダイオードセル領域Ｒｄが、交互に配置された構成となっている。図１０（ａ），（ｂ）に示すチップ４０においては、第１半導体領域８からなるセル領域Ｒｃが、第２半導体層２の直上に配置され、第３半導体領域８ａからなる独立ダイオードセル領域Ｒｄが、第３半導体層６の直上に配置されている。これによって、独立ダイオードセル領域Ｒｄ内にある独立ダイオードセル３０ｄについて、スイッチング時の遅延や損失を小さくすることができる。尚、図１０（ａ），（ｂ）では、第２半導体層５（セル領域Ｒｃ）と第３半導体層６（独立ダイオードセル領域Ｒｄ）がほぼ等しい幅の短冊形状となっているが、短冊形状の第２半導体層５（セル領域Ｒｃ）と第３半導体層６（独立ダイオードセル領域Ｒｄ）の各幅は、ＩＧＢＴセル１０ｉとダイオードセル１０ｄおよび独立ダイオードセル３０ｄのそれぞれの要求特性によって、適宜設定される。また、図１０（ａ）においても上記第２半導体層５と第３半導体層６の配置関係を理解し易くするためにチップ４０の外周部における半導体層の分類が記載されていないが、チップ４０の外周部を第２半導体層５として、第２半導体層５中に短冊形状の第３半導体層６が等間隔に配置された構成とすることが好ましい。
【０１０９】
図１１と図１２は、別の半導体装置の例で、それぞれ、本発明ではないが基礎とする半導体装置５０と本発明に係る半導体装置６０の模式的な断面図である。尚、図１１と図１２の半導体装置５０，６０において、図１と図９の半導体装置１０，３０と同様の部分については、同じ符号を付した。
【０１１０】
図１と図９の半導体装置１０，３０では、いずれも、平面構造のゲート電極（Ｇ）を有するＩＧＢＴセル１０ｉが形成されていた。これに対して、図１１と図１２に示す半導体装置５０，６０においては、側壁酸化膜Ｇ２と埋め込み多結晶シリコンＧ３からなるトレンチ構造のゲート電極（Ｇ）を有するＩＧＢＴセル５０ｉが形成されている。半導体装置５０，６０では、半導体基板４の主面側の表層部に連続する第１半導体領域８ａが形成されており、第１半導体領域８ａを共用して、ＩＧＢＴセル５０ｉとボディダイオードセル５０ｄが構成されている。尚、図１１の半導体装置５０は、ＩＧＢＴセル５０ｉとボディダイオードセル５０ｄだけで構成されている。一方、図１２の半導体装置６０では、独立ダイオードセル３０ｄが追加形成されている。
【０１１１】
尚、図１１と図１２に示した半導体装置５０，６０についても、構造パラメータ（ρ１、ρ２、Ｌ１、Ｌ２、Ｗ２）が数式２０もしくは数式２１を満足するように設定される。従って、図１１と図１２の半導体装置５０，６０も、低オン電圧のＦＳ型ＩＧＢＴセル５０ｉとダイオードセル５０ｄ，３０ｄが一つの半導体基板４に併設されてなる小型の半導体装置であって、スナップバックの発生が抑制された半導体装置とすることができる。
【０１１２】
尚、図１に示した半導体装置１０は、Ｎ導電型半導体基板４の裏面側に、Ｐ導電型のＩＧＢＴセル１０ｉのコレクタ層５とダイオードセル１０ｄのＮ導電型のカソード電極接続層６が形成された半導体装置である。半導体装置の構成要素であるＩＧＢＴに関して良好な特性を得るためには、図１に示した半導体装置１０の各部の導電型構成が好ましいが、半導体装置１０における各領域の導電型を全て逆転した半導体装置であってもよい。すなわち、Ｐ導電型半導体基板の裏面側に、Ｎ導電型のＩＧＢＴセルのコレクタ層とＰ導電型のダイオードセルのアノード電極接続層が形成された半導体装置についても、上述した半導体装置１０に対する効果の説明が同様に適用できることは言うまでもない。従って、上記半導体装置１０における各領域の導電型を全て逆転した半導体装置も、低オン電圧のＦＳ型ＩＧＢＴセルとダイオードセルが一つの半導体基板に併設されてなる小型の半導体装置であって、スナップバックの発生が抑制された半導体装置とすることができる。
【０１１３】
図１３に、図１の半導体装置１０における各領域の導電型を全て逆転した半導体装置７０を示す。
【０１１４】
以上に示した半導体装置は、いずれも、ＩＧＢＴセルとダイオードセルおよび独立ダイオードセルが一つの半導体基板に併設されてなる小型の半導体装置である。従って、上記半導体装置は、ＩＧＢＴとフリーホイールダイオード（ＦＷＤ）の組み合わせで構成されるインバータ回路に用いられる半導体装置であって、前記ダイオードセルおよび独立ダイオードセルからなるダイオードが、前記ＦＷＤとして用いられる場合に好適である。
【０１１５】
また、上記半導体装置は、小型の半導体装置であって、前述したように厳しい使用環境下においてもスナップバック電圧ＶＳＢを抑制することができ、高耐圧も確保することができる。従って、上記半導体装置は、車載用の半導体装置として好適である。
【図面の簡単な説明】
【０１１６】
【図１】本発明ではないが基礎とする半導体装置の基本的な構成を説明するための図で、半導体装置１０の模式的な断面図である。
【図２】図１の半導体装置１０において、図中に示したＩＧＢＴセル１０ｉの等価回路を抜き出した図である。
【図３】（ａ）は、２つのＩＧＢＴ素子Ｑ１，Ｑ２を並列接続した回路図であり、（ｂ）は、（ａ）に示す２つのＩＧＢＴ素子Ｑ１，Ｑ２のＩ−Ｖ特性を示す図である。
【図４】（ａ）は、シミュレーションに用いた構造パラメータ（ρ１，Ｌ１，ρ２，Ｌ２，Ｗ２）の代表的な数値を示す図である。（ｂ）は、６００Ｖ耐圧と１２００Ｖ耐圧のＩＧＢＴセルとするための構造パラメータ（ρ１、 ρ２、Ｌ１、Ｌ２）の条件を示した図である。
【図５】代表的なＩ−Ｖ特性のシミュレーション結果を示す図である。
【図６】（ａ）は、ρ２とＷ２をパラメータとして、シミュレーション結果より得られたスナップバック電圧ＶＳＢをまとめて示した図である。（ｂ）と（ｃ）は、それぞれ、スナップバック電圧ＶＳＢが０．８Ｖに等しくなる時および無視（０．１Ｖより小）できる場合について、ρ２とＷ２の組み合わせとｋ＝（ρ１／ρ２）×（Ｌ１・Ｌ２ ／Ｗ２２）の値を示した図である。
【図７】シミュレーション結果より得られたスナップバック電圧ＶＳＢと数式１９のｋ値の関係、およびスナップバック電圧ＶＳＢを０．８Ｖ以下または０Ｖとするために設定した数式１９のＫとの関係をまとめて示した図である。
【図８】（ａ），（ｂ）は、それぞれ、図１の半導体装置１０が形成されているチップ２０ａ，２０ｂの裏面側を模式的に示した下面図である。（ｃ）は、（ａ），（ｂ）に示すチップ２０ａ，２０ｂの主面側を模式的に示した上面図である。
【図９】本発明に係る半導体装置の例で、半導体装置３０の模式的な断面図である。
【図１０】図９の半導体装置３０が形成されているチップ４０を模式的に示した図で、（ａ）は、裏面側の第２半導体層５と第３半導体層６の好適な形状および配置の例を示した下面図で、（ｂ）は、主面側の第１半導体領域８と第３半導体領域８ａの好適な形状および配置の例を示した上面図である。
【図１１】別の半導体装置の例で、本発明ではないが基礎とする半導体装置５０の模式的な断面図である。
【図１２】別の半導体装置の例で、本発明に係る半導体装置６０の模式的な断面図である。
【図１３】図１の半導体装置１０における各領域の導電型を全て逆転した半導体装置７０を示す図である。
【図１４】従来の半導体装置９０の模式的な断面図である。
【図１５】電流−電圧（Ｉｃ−Ｖｃｅ）特性におけるスナップバック発生の問題を模式的に示した図である。
【符号の説明】
【０１１７】
１０，３０，５０，６０，７０，９０  半導体装置
１０ｉ，５０ｉ，９０ｉ  ＩＧＢＴ（セル）
１０ｍ  ＭＯＳトランジスタ
１０ｂ  バイポーラトランジスタ
１０ｄ，５０ｄ，９０ｄ  （ボディ）ダイオード（セル）
３０ｄ  独立ダイオードセル
４  半導体基板
４ａ  第１半導体層（ボディ層、キャリアのドリフト層）
５  第２半導体層（ＩＧＢＴセル１０ｉのコレクタ層）
６  第３半導体層（ダイオードセル１０ｄのカソード電極接続層）
７  第４半導体層（フィールドストップ層、ＦＳ層）
８，８ｂ  第１半導体領域
８ａ  第３半導体領域
９  第２半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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