(57)【特許請求の範囲】
【請求項１】
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、幅に対する深さの比が１よりも大きい第１配線溝と、幅に対する深さの比が１以下の第２配線溝とを形成する工程と、
前記層間絶縁膜上、前記第１配線溝内壁、および第２配線溝内壁に、シード層を形成する工程と、
前記シード層上に、一定の電流である第１電流密度の電流を用いた電解めっき法を用いて、前記第１配線溝が埋まり前記第２配線溝が埋まらない状態にまで、第１銅層を堆積させる工程と、
電流密度が、前記第１電流密度と、前記第１電流密度よりも高い電流密度である第２電流密度とを複数回遷移する電流の電解めっき法を用いて、前記第２配線溝が埋まるまで、前記第１銅層上に第２銅層を形成する工程と、
前記層間絶縁膜上に形成された前記シード層、前記第１銅層、および前記第２銅層を研磨する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記第１銅層および前記第２銅層は、不純物として、硫黄、塩素、酸素、炭素、および窒素の少なくとも何れかを含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２電流密度は、前記第１電流密度の３倍以上の電流密度である、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２電流密度は、前記第１電流密度の５倍以上の電流密度である、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１電流密度は１０ｍＡ／ｃｍ2以下であり、前記第２電流密度は１０ｍＡ／ｃｍ2よりも大きい、請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第１銅層の膜厚は、前記第２銅層の膜厚の４分の１以下の厚さである、請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第１銅層の膜厚は、前記第２銅層の膜厚の１０分の１以下の厚さである、請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。より詳細には、表面が平坦もしくは凹部を有する半導体基板に銅めっきを施して銅配線を形成する半導体装置の製造方法であって、形成する銅配線の形状や大きさに応じて不純物濃度を調整した銅配線を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ・ＬＳＩ（Complementary metal−oxide SEMICONDUCTOR・large-scale integration）用の配線材料として、配線抵抗の低減とエレクトロマイグレーション（ＥＭ）およびストレスマイグレーション（ＳＩＶ）の耐性を高める観点から、銅配線が採用されている。【０００３】
銅（Ｃｕ）は、従来から使われているアルミニウム（Ａｌ）と異なり、ドライエッチングによる配線の加工が困難である。そこで、銅で配線を形成するにあたり、絶縁膜に配線となる溝およびコンタクトとなるビアを形成し、そこへ銅を埋め込んで配線を形成するダマシン法や、配線およびビアとなる溝を形成し、そこへ銅を埋め込んで配線およびプラグを一体で形成するデュアルダマシン法が一般的に採用されている。銅配線層の成膜にあたっては、量産性とコストの面から電解銅めっき法が一般的に採用されている。【０００４】
ダマシン法の電解銅めっき膜には、酸素（Ｏ）、炭素（Ｃ）、硫黄（Ｓ）、塩素（Ｃｌ）、窒素（Ｎ）などの不純物が混入しており、これら配線中の不純物が、ＥＭやＳＩＶ等の耐性に影響を与えることが知られている（例えば、非特許文献１、２を参照。）。【０００５】
一般的なＣｕ／Ｔａ(Ｎ)配線構造の銅配線形成プロセスにおいて、ＥＭとＳＩＶはトレードオフの関係にある。すなわち、配線の幅が細い場合、ＥＭに対する耐性が問題となるが、これは不純物の濃度を低くすることにより解決される。一方、配線の幅が太い場合、ＳＩＶに対する耐性が問題となるが、これは不純物の濃度を高くすることにより解決される。【０００６】
したがって、銅配線を形成するにあたり、配線の幅に応じて不純物の濃度を調整することが望まれる。なお、銅めっき膜中の不純物は、めっき後のアニール工程によって熱拡散するため、この拡散挙動を含めた不純物の濃度の調整も行うことが好ましい。【０００７】
なお、特許文献１には、高電力と低電力とを繰り返しパルス状に印加して銅配線層を形成することにより、高電力を印加して銅配線層を形成した際に生じる不純物濃度の低下によるＥＭ耐性の低下と、低電力を印加して銅配線層を形成した際に生じる銅配線層とシード層との間の空隙の発生と、を解決する技術が記載されている。すなわち、特許文献１に記載の技術は、不純物濃度の低下量と空隙の発生量とのバランスを図ることで、銅配線層の電気的特性を改善している。【０００８】
また、特許文献２には、電解めっき中における電流の大きさを変えることで、めっきされた銅の不純物濃度を調節することが記載されている。
【非特許文献１】Influence. of. Copper Purity on Microstructure and Electromigration.  B. Alers, et al. (IEEE 2004)
【非特許文献２】Design of ECP Additive for 65 nm-node Technology Cu BEOL Reliability , H. Shih, et al., (ITC 2005)
【特許文献１】特開２０００−３５３６７５号公報
【特許文献２】特開２００６−３２５４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
電解銅めっき膜の不純物濃度は、めっき液の組成やめっき条件の変更等によって差が生じることが知られている。しかしながら、形成する配線の幅等に応じて電解銅めっき膜の不純物濃度を調整し、ＥＭやＳＩＶの耐性を改善する技術は確立されていない。【００１０】
そこで、本発明は、不純物濃度が調整された銅配線層を有する半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１１】
本発明は、上記の課題を解決するため、電解銅めっき膜を形成する際の電圧の印加パターンを変化させて不純物ピークを調整することにより、銅配線層の不純物濃度を調整する。【００１２】
詳細には、半導体装置の製造方法であって、半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜に、幅に対する深さの比が１よりも大きい第１配線溝と、幅に対する深さの比が１以下の第２配線溝とを形成する工程と、前記層間絶縁膜上、前記第１配線溝内壁、および第２配線溝内壁に、シード層を形成する工程と、前記シード層上に、第１電流密度の電流を用いた電解めっき法を用いて、前記第１配線溝が埋まり前記第２配線溝が埋まらない状態にまで、第１銅層を堆積させる工程と、電流密度が、前記第１電流密度と、前記第１電流密度よりも高い電流密度である第２電流密度とを複数回遷移する電流の電解めっき法を用いて、前記第２配線溝が埋まるまで、前記第１銅層上に第２銅層を形成する工程と、前記層間絶縁膜上に形成された前記シード層、前記第１銅層、および前記第２銅層を研磨する工程と、を含む。
【発明の効果】
【００１４】
不純物濃度が調整された銅配線層を有する半導体装置の製造方法を提供することが可能になる。
【図面の簡単な説明】
【００１５】
【図１】半導体装置の製造装置の概略構成図。
【図２Ａ】半導体装置の製造方法の処理フローを示す図。
【図２Ｂ】半導体装置の製造方法の処理フローを示す図。
【図３Ａ】半導体基板の断面を示す図。
【図３Ｂ】半導体基板の断面を示す図。
【図３Ｃ】半導体基板の断面を示す図。
【図３Ｄ】半導体基板の断面を示す図。
【図３Ｅ】半導体基板の断面を示す図。
【図３Ｆ】半導体基板の断面を示す図。
【図３Ｇ】半導体基板の断面を示す図。
【図３Ｈ】半導体基板の断面を示す図。
【図３Ｉ】半導体基板の断面を示す図。
【図３Ｊ】半導体基板の断面を示す図。
【図３Ｋ】半導体基板の断面を示す図。
【図３Ｌ】半導体基板の断面を示す図。
【図４Ａ】電解銅めっき膜を形成する際の形成方法を示す図。
【図４Ｂ】電解銅めっき膜を形成する際の形成方法を示す図。
【図４Ｃ】電解銅めっき膜を形成する際の形成方法を示す図。
【図４Ｄ】電解銅めっき膜を形成する際の形成方法を示す図。
【図５Ａ】配線の深さと不純物濃度との関係を示すグラフ。
【図５Ｂ】配線の深さと不純物濃度との関係を示すグラフ。
【符号の説明】
【００１６】
１          半導体装置の製造装置
２          めっき処理槽
３          電極
４          電圧印加ユニット
５          制御ユニット
６          めっき液
７          半導体基板
９          第１シリコン酸化膜
１０          第１シリコン窒化膜
１１、１９    フォトレジスト膜
１２          第１配線用溝
１３          第１シード層
１４          第１バリアメタル層
１５          第１銅層
１６          第１キャップ膜
１７          第２シリコン酸化膜
１８          第２シリコン窒化膜
２０          第２配線用溝
２１          ビア
２２          第２バリアメタル層
２４          第２銅層
２５          第２キャップ膜
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の好適な実施の形態に係る半導体装置の製造方法、および半導体装置の製造装置を説明する。本実施形態は例示であり、本発明はこれらに限定されるものではない。【００１８】
＜構成＞
図１は、本実施形態に係る半導体装置の製造装置１の概略構成図である。図１に示す半導体装置の製造装置１は、半導体基板に銅配線層を形成するための電解銅めっき装置である。図１において示すように、半導体装置の製造装置１は、めっき処理槽２、電極３、電圧印加ユニット４、制御ユニット５を備える。
【００１９】
めっき処理槽２は、めっき液６を保持する槽状に構成されており、被処理媒体である半導体基板７を投入することが可能な大きさを有している。なお、めっき処理槽２には、めっき液６を補充あるいは排出したりするための流入口や流出口を設けてもよい。また、めっき処理槽２の内部には、めっき液６中の不純物の濃度分布のバラつきを改善するための攪拌器や、めっき液６の流れの乱れを軽減するための整流器等を配設してもよい。【００２０】
電極３は、図１において示すように、めっき処理槽２の内部に配設されており、めっき液６に接触するようになっている。電極３は、電圧印加ユニット４と電気的に接続されている。【００２１】
電圧印加ユニット４は、半導体基板７と電極３との間に直流成分の電位差を与える。電圧印加ユニット４は、可変抵抗器のレンジを変更したり、あるいは抵抗値の異なる抵抗器に切り替えたりすることによって、半導体基板７と電極３との間に与える印加電圧を変更することが可能なように構成されている。これにより、半導体基板７に電解銅めっきを施す際のめっき電流を任意に調整することが可能となる。また、電圧印加ユニット４は、半導体基板７と電極３との間に印加する電圧をステップ状に変化させたり、スパイク状の波をパルス状に発生させたり、あるいはランプ状に変化させたりすることが可能なように構成されている。印加電圧をステップ状あるいはスパイク状に変化させるには、抵抗器のレンジを異なるものに切り替えたりすることにより実現可能である。また、印加電圧をランプ状に変化させるには、可変抵抗器のレンジを徐々に変更したりすることにより実現可能である。【００２２】
制御ユニット５は、電圧印加ユニット４を制御する。制御ユニット５は、成膜中の銅配線層の厚みや配線領域の幅に応じて電圧印加ユニット４から出力させる印加電圧を変化させる。電圧印加ユニット４に出力させる印加電圧のパターン（波長や振幅、波形）は、水晶発信器によって生成されるパルスをカウントし、パルス数が所望のカウント値に達したら印加電圧をステップ状に変化させたりすることで印加電圧パターンを生成してもよいし、発生させる印加電圧パターンを配線層の厚み等に応じて予め定めてマップ化しておき、このマップに基づいて印加電圧パターンを生成するようにしてもよい。なお、成膜中の銅配線層の厚さは、電流の積算値と半導体基板の表面積から算出したりすることにより取得することが可能である。【００２３】
＜処理フロー＞
次に、本実施形態に係る半導体装置の製造方法の流れを説明する。図２Ａ〜２Ｂは、本実施形態に係る半導体装置の製造方法の処理フローを示す図である。また、図３Ａ〜３Ｌは、本実施形態に係る半導体装置の製造方法で製造される際の各製造ステップの半導体基板７の断面を示す図である。以下、図２Ａ〜２Ｂのフロー図および図３Ａ〜３Ｌの断面図を参照しながら、本実施形態に係る半導体装置の製造方法を説明する。【００２４】
（ステップＳ１０１）まず、半導体基板７に層間絶縁膜を形成する。そして、層間絶縁膜の上に第１シリコン酸化膜９と第１シリコン窒化膜１０を形成する。図３Ａは、層間絶縁膜の上に第１シリコン酸化膜９および第１シリコン窒化膜１０が形成された状態の半導体基板７の断面を示す。【００２５】
（ステップＳ１０２）次に、第１シリコン窒化膜１０にフォトレジスト膜１１を塗布し、フォトレジスト膜１１に配線のパターニングを施す。図３Ｂは、フォトレジスト膜１１に配線のパターニングが施された状態の半導体基板７の断面を示す。【００２６】
（ステップＳ１０３）次に、第１シリコン窒化膜１０に配線のパターニングを施す。第１シリコン窒化膜１０の配線のパターニングは、フォトレジスト膜１１をマスクにフォトリソグラフィ法で行う。図３Ｃは、第１シリコン窒化膜１０に配線のパターニングが施された状態の半導体基板７の断面を示す。【００２７】
（ステップＳ１０４）次に、第１シリコン酸化膜に配線のパターニングを施す。第１シリコン酸化膜９の配線のパターニングは、フォトレジスト膜１１をマスクにフォトリソグラフィ法で行う。そして、半導体基板７を酸溶液に溶解して洗浄し、フォトレジスト膜１１を除去する。図３Ｄは、第１シリコン酸化膜９に配線のパターニングが施された状態の半導体基板７の断面を示す。図３Ｄに示されているように、Ｓ１０１からＳ１０４のプロセスを経ることにより、第１シリコン酸化膜９と第１シリコン窒化膜１０に第１配線用溝１２が形成される。
【００２８】
（ステップＳ１０５）次に、第１配線用溝１２の中や第１シリコン窒化膜１０の上に、第１バリアメタル層１４と銅めっき用のシード層である第１シード層１３とを形成する。図３Ｅは、第１バリアメタル層１４と第１シード層１３とが形成された半導体基板７の断面を示す。【００２９】
（ステップＳ１０６）次に、第１シード層１３をシードにして電解銅めっきを行い、第１バリアメタル層１４の上に第１銅層１５を形成する。第１銅層１５は、上述した半導体装置の製造装置１を使って電解銅めっきを施すことにより形成する。図３Ｆは、第１銅層１５が形成された半導体基板７の断面を示す。【００３０】
なお、図４Ａ〜４Ｄは、第１配線用溝１２に電解銅めっき膜を形成する際の形成方法を示す図である。第１配線用溝１２に形成される電解銅めっき膜は、以下のようにして形成される。【００３１】
まず、半導体装置の製造装置１のめっき処理槽２にめっき液６を入れる。第１銅層１５を形成する際に使われるめっき液６は、所定量の銅イオン、塩化物イオン、添加剤としてアクセラレーター、サプレッサー、レベラー等が含まれるものを使用する。本実施形態では、めっき液６としてEnthone社のViaform（登録商標）Low Acidを使用している。なお、Ethone社のNExTTM Generation Viaformを使用してもよい。【００３２】
はじめに、半導体基板７をめっき処理槽２内のめっき液６に浸漬する。ここで、第１配線用溝１２は、配線の幅に対する配線の高さの比が１以下の配線である。実際には半導体基板７内に様々な線幅の配線が存在するが、図３Ａ〜３Ｌでは太幅配線だけに着目して図示している。制御ユニット５は、第１配線用溝１２に電解銅めっき膜を形成するにあたり、図４Ｃに示すような印加パターンの電流が流れるように電圧印加ユニット４を制御する。図４Ｃに示すような電流の印加パターンは、配線の幅に応じたマップとして予め用意しておき、形成される銅めっきに含まれる不純物濃度が配線の幅に応じた所望の濃度になるようにすることが好ましい。電流の印加パターンと不純物濃度と配線の幅との関係を示すマップは、実験等により予め作成しておく。
【００３３】
すなわち、第１配線用溝１２に銅めっきを施すにあたって、めっき電圧を変化させ、被めっき部分に低電流と高電流が交互に流れるようにする。一般的に、めっき電流が変化する期間（すなわち、低電流から高電流に遷移する遷移期間、または、高電流から低電流に遷移する遷移期間。）では、形成される銅めっきの不純物濃度が高くなることが知られている。そこで、太幅配線を形成する第１配線用溝１２に銅めっき膜を形成するにあたって、低電流と高電流とが交互に流れるような印加パターンの電流で電解銅めっきを行うことにより、第１配線用溝１２に形成される電解銅めっき膜の不純物濃度を、一定電流で成膜する時の不純物濃度よりも高くすることが可能となる。これにより、ＳＩＶに対する耐性の高い太幅配線が形成される。【００３４】
ここで、低電流状態で形成する銅めっき膜の厚さは、高電流状態で形成する銅めっき膜の厚さの４分の１以下であることが好ましい。低電流条件ではめっき成膜速度が遅いため、この膜厚比を用いることにより実質的な処理速度（成膜速度）を低下させずに、形成する銅めっき膜に適切な濃度の不純物（硫黄、塩素、酸素、炭素、および窒素の少なくとも何れか。）を混ぜることが可能となる。なお、低電流状態で形成する銅めっき膜の厚さが、高電流状態で形成する銅めっき膜の厚さの４分の１以下、より好ましくは１０分の１以下であることが望ましい。これにより、形成する銅めっき膜により適切な濃度の不純物を混ぜることが可能となる。【００３５】
なお、電解銅めっき膜の不純物濃度を高くしたい場合は、低電流状態と高電流状態との電流の差を大きくしたり、低電流状態と高電流状態を合わせた全体の成膜時間に対する、低電流の時間の割合を長くしたりする。反対に、電解銅めっき膜の不純物濃度を低くしたい場合は、低電流状態と高電流状態との電流の差を小さくしたり、低電流状態と高電流状態を合せた全体の成膜時間に対する、低電流の時間の割合を短くしたりする。電圧を調整して電流の印加パターンをこのように変化させることにより、不純物濃度を任意に調整することが可能になる。【００３６】
なお、図４Ｃに示す電流の印加パターンは、スパイク状の波形がパルス状に構成されていたが、３段階以上の電流状態を設定しておき、ステップ状に（段階的に）変化する波形で構成したりしてもよい。また、低電流の一定電流で第１配線用溝１２に電解銅めっき膜を形成してもよいが、この場合は処理時間が長くなる。【００３７】
なお、半導体基板７をめっき液６に浸漬する際は、ホットエントリー（電圧印加ユニット４で電圧を印加させた状態で浸漬を開始する方法。）であってもよいし、コールドエントリー（浸漬したのちに、電圧印加ユニット４で電圧を印加する方法。）であってもよい。また、その他、ランプドエントリー（印加電圧をランプ状に変化させながら浸漬させていく方法。）やポテンショ・スタティックエントリー（印加電圧がウエハの浸漬面積に比例するように変化させながら浸漬させていく方法。）、トリガードエントリー（低い印加電圧をかけた状態で浸漬を開始し、浸漬が完了したら高い印加電圧をかける方法。）であってもよい。【００３８】
制御ユニット５は、第１配線用溝１２の中の電解銅めっき膜の形成が完了したら電圧印加ユニット４を制御し、例えば、電流の印加パターンを図４Ｄに示すような波形に変更す
る。すなわち、高電流状態と低電流状態との遷移を頻繁にすることで、不純物濃度の高いバルク銅（すなわち、第１配線用溝１２や第１バリアメタル層１４の上の部分の電解銅めっき膜。）を形成する。そして、不純物濃度の高いバルク銅を形成したのち、必要に応じてアニール処理を施す。アニール処理を施すことにより、バルク銅内の不純物を第１配線用溝１２内の銅めっき内に拡散させることが可能となる。なお、アニール処理を施す際は、２５０℃以上で行うと、バルク銅内の不純物が第１配線用溝１２内の銅めっき内により良好に拡散する。めっき後のアニール温度が２５０℃以下の場合、不純物の拡散速度が小さいため、めっきによって取り込まれた配線中の不純物は、アニール後でも配線内にそのまま留まることになる。従って、バルク銅を形成する時に制御する電流波形は、従来の低電流でめっきを行いバルク銅の不純物が少なくても良い。このように、バルク銅を形成する時に制御する電流波形は、めっき後のアニール温度に応じて変えることができる。
【００３９】
なお、ここで、低電流状態とは、半導体基板７とめっき液との間を流れる単位面積あたりの電流密度が、ユーザ等によって任意に決定される電流密度で流れている状態であり、例えば、１０ｍＡ／ｃｍ２以下の電流である。また、高電流状態とは、半導体基板７とめっき液との間を流れる単位面積あたりの電流密度が、ユーザ等によって任意に決定される、低電流状態よりも高い電流密度で流れている状態であり、例えば、１０ｍＡ／ｃｍ２以上の電流である。【００４０】
ここで、高電流状態における電流密度は、低電流状態における電流密度の３倍以上の電流密度、より好ましくは５倍以上の電流密度であれば、不純物濃度をより効果的に高めることが可能となる。【００４１】
（ステップＳ１０７）次に、形成した第１銅層１５と第１バリアメタル層１４とをＣＭＰ法（Chemical Mechanical Polishing）で研磨し、第１銅層１５が第１配線用溝１２の中にのみ残るようにする。これにより、第１銅層１５が配線パターン状に形成される。図３Ｇは、ＣＭＰ法で研磨され、第１銅層１５が配線パターン状に形成された半導体基板７の断面を示す。
【００４２】
（ステップＳ１０８）次に、第１銅層１５や第１シリコン窒化膜１０の上に第１キャップ膜１６（ＳｉＣ等によって構成される。）を形成する。図３Ｈは、第１キャップ膜１６が形成された半導体基板７の断面を示す。第１銅層１５の上に第１キャップ膜１６が形成されることにより、銅界面における第１銅層１５内の不純物の拡散が抑制される。【００４３】
（ステップＳ１０９）次に、第１キャップ膜１６の上に第２シリコン酸化膜１７を形成する。図３Ｉは、第２シリコン酸化膜１７が形成された半導体基板７の断面を示す。【００４４】
（ステップＳ１１０）次に、第２シリコン酸化膜１７の上に第２シリコン窒化膜１８を形成し、フォトレジスト膜１９を塗布し、配線パターニングを施したフォトレジスト膜１９をマスクにして、第２シリコン窒化膜１８に配線のパターニングを施す。図３Ｊは、第２シリコン窒化膜１８に配線のパターニングが施された状態の半導体基板７の断面を示す。【００４５】
（ステップＳ１１１）次に、第２シリコン酸化膜１７に配線のパターニングとビアの形成を行う。図３Ｋは、第２シリコン酸化膜１７に第２配線用溝２０とビア２１とが形成された状態の半導体基板７の断面を示す。図３Ｋにおいて示すように、ビア２１の底部は第１銅層１５の上面まで到達しており、第１銅層１５の一部は半導体基板７の上面側に露出している。
【００４６】
（ステップＳ１１２）次に、第２配線用溝２０の中や第２シリコン窒化膜１８の上に、第２バリアメタル層２２と銅めっき用のシードである第２シード層とを形成する。そして、形成した第２シード層をシードにして電解銅めっきを行い、第２バリアメタル層２２の上に第２銅層２４を形成する。そして、第２銅層２４と第２バリアメタル層２２とをＣＭＰ法で研磨し、第２銅層が第２配線用溝２０の中にのみ残るようにする。これにより、第２銅層２４が配線パターン状に形成される。そして、第２銅層２４や第２シリコン窒化膜１８の上に第２キャップ膜２５を形成する。図３Ｌは、第１銅層１５が形成された半導体基板７の断面を示す。
【００４７】
なお、第２配線用溝２０に電解銅めっき膜を形成するにあたっては、第１配線用溝１２内に銅めっきを施した時と同様、半導体基板７をホットエントリー法等でめっき処理槽２内のめっき液６に浸漬する。【００４８】
そして、制御ユニット５は、電圧印加ユニット４を制御して、電解銅めっき膜を形成する。なお、第２配線用溝２０には、太幅配線が形成される部分と細幅配線が形成される部分とが同一平面に混在している。また、一層目の配線層１５と接続するビアも存在する。よって、まず、制御ユニット５は、下側の細幅配線部分とビア部分に電解銅めっき膜を形成するにあたり、図４Ｂに示すように、低電流で一定の電流が流れるようにめっき電圧を印加する。これにより、まず細幅配線部分とビアに不純物濃度の低い銅めっき膜を形成する。これにより、ＥＭに対する耐性の高い細幅配線が形成される。細幅配線部分とビア部分が前述のように銅で埋め込んだ後、引き続き、第２配線用溝２０の太幅配線部分や第２バリアメタル層２２の上に図４Ｃに示す印加パターンの電流で電解銅めっき膜を形成するが、これらの形成方法については、上述した第１配線用溝１２の場合と同様なので省略する。【００４９】
以上、ステップＳ１０１からステップＳ１１２までの一連の処理により、配線の幅に応じて不純物濃度が調整された配線が形成され、ＳＩＶやＥＭに対する耐性の高い半導体装置を製造することが可能となる。【００５０】
なお、本実施形態では第１銅層１５と第２銅層２４との多層配線を形成しているが、本発明はこれに限定されるものではなく、一層配線であってもよい。【００５１】
＜効果＞
図５Ａおよび図５Ｂは、本実施形態に係る半導体装置の製造装置１および半導体製造方法で製造された半導体基板７の、配線の深さと不純物濃度との関係を示すグラフである。【００５２】
図５Ａは、銅めっき膜の厚さが１００ｎｍ以上２００ｎｍ未満の領域においては１Ａの電流が流れるような印加電圧で成膜を行い、銅めっき膜の厚さが２００ｎｍ以上４００ｎｍ未満の領域においては３Ａの電流が流れるような印加電圧で成膜を行い、銅めっき膜の深さが４００ｎｍ以上の領域においては１５Ａの電流が流れるような印加電圧で成膜を行った場合の銅めっき膜の不純物濃度を示している。成膜厚さが２００ｎｍの位置で電流密度を３倍にし、４００ｎｍで電流密度を５倍にしている。このグラフからも判るように、成膜時の電流密度を３倍、または、５倍に変化させた際、銅めっき膜の不純物濃度のピークが高くなっていることが判る。電流密度を５倍にした時の方が、電流密度を３倍にしたときよりも、不純物濃度のピークが特に高くなることが顕著に判る。なお、電流密度の変化を３倍未満にした場合については、不純物濃度のピーク強度は全体的に小さくなると考えられ、不純物濃度の調整を目的にした制御に用いるには適さない値と考えられる。【００５３】
図５Ｂは、低電流状態から高電流状態への遷移を５回行って成膜した銅めっき膜の不純物濃度の分布を示している。低電流状態と高電流状態との遷移回数を増やすことにより、成膜中の銅めっき膜に混入する不純物濃度が高くなることが判る。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【図３Ｋ】
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【図３Ｌ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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