(57)【特許請求の範囲】
【請求項１】
ＳｉＣ部材を準備する工程と、
前記ＳｉＣ部材上にＴａＣ膜を形成する工程と、
前記ＴａＣ膜をマスク形状に成形する工程と、
マスク形状に成形された前記ＴａＣ膜をマスクとして用いて、前記ＳｉＣ部材をエッチングする工程とを備え、
前記ＳｉＣ部材をエッチングする工程では、Ｆを含有するガスとＯを含有するガスとを含む混合ガスを用いたドライエッチングにより前記ＳｉＣ部材がエッチングされ、
前記ＴａＣ膜をマスク形状に成形する工程は、
Ｆを含有するガスを含むエッチングガスを用いて、前記ＴａＣ膜を第１のエッチングレートでエッチングする工程と、
前記第１のエッチングレートでエッチングする工程において用いられるエッチングガスよりも、Ｏを含むガスの体積割合が高いエッチングガスを用いることにより、前記第１のエッチングレートよりも低い第２のエッチングレートで前記ＴａＣ膜をエッチングする工程とを含む、半導体装置の製造方法。
【請求項２】
前記混合ガスは、Ｏを含有するガスを体積割合で３０％以上８０％以下含んでいる、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ＴａＣ膜をマスク形状に成形する工程における前記ＴａＣ膜の膜厚は、３０ｎｍ以上である、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記ＳｉＣ部材をエッチングする工程よりも後に、前記ＴａＣ膜をマスクとして用いて、前記ＴａＣ膜から露出する前記ＳｉＣ部材上にＳｉＣをエピタキシャル成長させる工程をさらに備えた、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、より特定的には、ＴａＣ膜をマスクとして用いる半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、トランジスタ、ダイオードなどの半導体装置の高性能化の要求に対し、半導体装置を構成する材料としてワイドバンドギャップ半導体であるＳｉＣ（炭化珪素）を採用する提案がなされている。一方、半導体装置の製造工程においては、半導体装置の内部に不純物の種類や濃度が周囲の領域とは異なる領域を形成する工程が含まれる。このような工程は、半導体装置を構成する材料としてＳｉＣを採用した半導体装置（ＳｉＣ半導体装置）においては、イオン注入により形成される他、所望の位置に選択的に所望の不純物を含むＳｉＣ層を、エピタキシャル成長などにより形成する方法（選択成長）により実施される。
【０００３】
ＳｉＣ半導体装置の製造工程において上記選択成長を実施するためには、選択成長を行なう所望の領域以外の領域を覆うマスクが必要である。ＳｉＣ半導体装置においては、エピタキシャル成長などにより実施されるＳｉＣの成長が高温で実施されるため、上記マスクは融点が高く、かつＳｉＣの核発生が起こりにくい素材からなることが好ましい。
【０００４】
これに対し、上記ＳｉＣの選択成長のマスクを構成する素材として、高融点であり、かつＳｉＣの核発生が起こりにくいＴａＣ（炭化タンタル）を採用する提案がなされている（たとえば非特許文献１参照）。
【非特許文献１】Ｃ．Ｌｉ  ｅｔ．ａｌ、“Ｓｅｌｅｃｔｉｖｅ  Ｇｒｏｗｔｈ  ｏｆ  ４Ｈ−ＳｉＣ  ｏｎ  ４Ｈ−ＳｉＣ  Ｓｕｂｓｔｒａｔｅｓ  Ｕｓｉｎｇ  ａ  Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｍａｓｋ”、Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ，Ｖｏｌ.４５７−４６０，ｐ．１８５−１８８、２００４年
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＳｉＣ半導体装置の製造工程においては、ＳｉＣ層の一部の領域がエッチングにより除去された上で、当該領域に上記ＳｉＣの選択成長が実施される場合がある。このような場合、エッチングを実施するためのマスクを利用して選択成長を実施することができれば、製造工程の簡略化が可能となる。しかしながら、ＳｉＣのエッチングガスとして一般的なＣＦ４（四フッ化炭素）、ＣＨＦ３（三フッ化メタン）、ＳＦ６（六フッ化硫黄）などのＦ（フッ素）を含むガスを用いたエッチングにおいては、ＳｉＣのエッチングレートとＴａＣのエッチングレートとの差が小さい。そのため、Ｆを含むガスを用いたエッチングにおける、ＴａＣに対するＳｉＣの選択比は小さく、ＴａＣから構成されるマスク用いてＳｉＣのエッチングを行なうことは容易ではない。その結果、上述のように、ＴａＣは高融点であり、かつＳｉＣの核発生が起こりにくいという優れた特性を有するため、ＳｉＣの選択成長のマスクを構成する素材として有望であるにもかかわらず、エッチングを実施するためのマスクを利用して選択成長を実施するという工程が採用できないという問題点があった。
【０００６】
これに対し、まず、ＳｉＣ上にＴａＣ膜およびＳｉＯ２（二酸化珪素）膜を順次形成し、ＴａＣ膜上のＳｉＯ２膜をマスクとしてＳｉＣのエッチングを行なった後、ＴａＣ膜をマスクとしてＳｉＣの選択成長を実施する工程が採用され得る。しかしながら、このような工程を採用した場合、ＳｉＣ半導体装置の製造工程が煩雑になるという問題点がある。
【０００７】
そこで、本発明の目的は、ＴａＣをＳｉＣのエッチングを行なうためのマスクの素材として採用可能とすることにより、製造工程を簡略化することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明に従った半導体装置の製造方法は、ＳｉＣ部材を準備する工程と、ＳｉＣ部材上にＴａＣ膜を形成する工程と、ＴａＣ膜をマスク形状に成形する工程と、マスク形状に成形されたＴａＣ膜をマスクとして用いて、ＳｉＣ部材をエッチングする工程とを備えている。そして、ＳｉＣ部材をエッチングする工程では、Ｆを含有するガスとＯを含有するガスとを含む混合ガスを用いたドライエッチングによりＳｉＣ部材がエッチングされる。
【０００９】
本発明者は、Ｆを含有するガスを含むエッチングガスを用いたエッチングにおけるＳｉＣおよびＴａＣのエッチングレートについて、詳細に検討を行なった。その結果、Ｆを含有するガスを含むエッチングガスにＯ（酸素）を含むガスを添加することにより、ＳｉＣのエッチングレートの変化を抑制しつつ、ＴａＣのエッチングレートを大幅に抑制可能であることを見出した。すなわち、Ｆを含有するガスを含むエッチングガスを用いてＳｉＣをエッチングする際、Ｏを含むガスを添加することにより、ＴａＣに対するＳｉＣの選択比を向上させ、ＴａＣをＳｉＣのエッチングを行なうためのマスクの素材として採用可能とすることができる。
【００１０】
本発明の半導体装置の製造方法では、ＳｉＣ部材をエッチングする工程において、Ｆを含有するガスとＯを含有するガスとを含む混合ガスを用いたドライエッチングによりＳｉＣ部材がエッチングされる。そのため、ＳｉＣ半導体装置の製造工程において作製されるＳｉＣ基板や基板上に形成されたＳｉＣ層などのＳｉＣ部材のエッチングを、ＴａＣから構成されるマスクを用いて実施することができる。その結果、本発明の半導体装置の製造方法によれば、ＴａＣをＳｉＣのエッチングを行なうためのマスクの素材として採用可能とすることにより、製造工程を簡略化することが可能な半導体装置の製造方法を提供することができる。また、本発明の半導体装置の製造方法は、ＴａＣ膜をマスク形状に成形する工程は、Ｆを含有するガスを含むエッチングガスを用いて、ＴａＣ膜を第１のエッチングレートでエッチングする工程と、当該第１のエッチングレートでエッチングする工程において用いられるエッチングガスよりも、Ｏを含むガスの体積割合が高いエッチングガスを用いることにより、第１のエッチングレートよりも低い第２のエッチングレートでＴａＣ膜をエッチングする工程とを含んでいる。
【００１１】
ここで、エッチングレートとは、エッチングにおいて、エッチングされる部材の厚みの単位時間あたりの減少量である。また、Ｆを含有するガスとしては、ＣＦ４、ＣＨＦ３、ＳＦ６の他、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６などのＣｘＦｙ系のガス、ＮＦ３などが挙げられる。さらに、Ｏを含有するガスとしては、Ｏ２（酸素）の他、ＣＯｘ、ＮＯｘなどが挙げられる。
【００１２】
上記半導体装置の製造方法において好ましくは、上記ドライエッチングに用いられる混合ガスは、Ｏを含有するガスを体積割合で３０％以上８０％以下含んでいる。
【００１３】
ドライエッチングに用いられる混合ガスに含まれるＯを含有するガスの体積割合を３０％以上とすることにより、ＴａＣに対するＳｉＣの選択比を２以上とすることが可能となり、ＴａＣをＳｉＣのエッチングを行なうためのマスクの素材として採用することが一層容易となる。一方、ドライエッチングに用いられる混合ガスに含まれるＯを含有するガスの体積割合を８０％以下とすることにより、ＳｉＣのエッチングレートの低下を抑制することができる。
【００１５】
上述のように、Ｆを含有するガスを含むエッチングガスを用いてＴａＣのエッチングを行なう場合、Ｏを含むガスを添加することによりＴａＣのエッチングレートを抑制することができる。上記ＴａＣ膜をマスク形状に成形する工程の構成によれば、まず、Ｏを含むガスの体積割合が低いエッチングガスを用いることにより高いエッチングレートで効率的にＴａＣ膜のエッチングを行なう。その後、Ｏを含むガスの体積割合を上昇させたエッチングガスを用いることにより低いエッチングレートで高い形状精度を確保するようにＴａＣ膜のエッチングを行なう。そして、所望の形状にＴａＣ膜が成形された時点で、エッチングを終了する。これにより、ＴａＣ膜を高い形状精度で、かつ効率的に、マスク形状に成形することができる。
【００１６】
上記半導体装置の製造方法において好ましくは、ＴａＣ膜をマスク形状に成形する工程におけるＴａＣ膜の膜厚は、３０ｎｍ以上である。
【００１７】
これにより、ＴａＣ膜が十分な厚みを有するマスクに成形され、当該マスクを用いてＳｉＣ部材をエッチングする工程において、比較的選択比の小さいエッチングガスを採用することが可能となり、ＳｉＣのエッチングに用いるエッチングガスの選択の幅が広くなる。
【００１８】
上記半導体装置の製造方法において好ましくは、上記ＳｉＣ部材をエッチングする工程よりも後に、ＳｉＣ部材のエッチングにおいてマスクとして用いられたＴａＣ膜をマスクとして用いて、ＴａＣ膜から露出するＳｉＣ部材上にＳｉＣをエピタキシャル成長させる工程をさらに備えている。
【００１９】
耐熱性が高く、ＳｉＣの核発生が起こりにくいＴａＣ膜は、ＳｉＣの選択成長を行なうためのマスクとして好適である。上述のようにＳｉＣのエッチングのマスクとして用いたＴａＣ膜を利用して選択成長を実施することにより、ＳｉＣ半導体の製造工程の簡略化が可能となる。
【発明の効果】
【００２０】
以上の説明から明らかなように、本発明の半導体装置の製造方法によれば、ＴａＣをＳｉＣのエッチングを行なうためのマスクの素材として採用可能とすることにより、半導体装置の製造工程を簡略化することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００２２】
（実施の形態１）
図１は、本発明の一実施の形態である実施の形態１の半導体装置としてのＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；酸化膜電界効果トランジスタ）の構成を示す概略断面図である。図１を参照して、本発明の実施の形態１における半導体装置であるＭＯＳＦＥＴの構成を説明する。
【００２３】
図１を参照して、本実施の形態におけるＭＯＳＦＥＴ１は、ＳｉＣ基板１１と、ｎ型ＳｉＣ層１２と、一対のｐボディ１３と、ｎソース領域１４と、ｎドレイン領域１５とを備えている。ＳｉＣ基板１１は、導電型がｎ型（第１導電型）の４Ｈ−ＳｉＣからなっている。ｎ型ＳｉＣ層１２は、ＳｉＣ基板１１上に形成されており、導電型がｎ型のＳｉＣからなるエピタキシャル層である。一対のｐボディ１３は、導電型がｐ型（第２導電型）のＳｉＣからなるエピタキシャル層であり、ｎ型ＳｉＣ層１２においてＳｉＣ基板１１側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂを含む領域を挟んで互いに対向するように形成されている。ｎソース領域１４およびｎドレイン領域１５は、一対のｐボディ１３においてＳｉＣ基板１１側の面である第１面１３Ａとは反対側の面である第２面１３Ｂを含む領域に形成され、導電型がｎ型のＳｉＣからなっている。
【００２４】
さらに、図１を参照して、ＭＯＳＦＥＴ１は、ゲート酸化膜１６と、ソース電極１７Ａと、ゲート電極１７Ｂと、ドレイン電極１７Ｃと、ソース配線１８Ａと、ゲート配線１８Ｂと、ドレイン配線１８Ｃと、パシベーション膜１９とを備えている。ゲート酸化膜１６は、ｎ型ＳｉＣ層１２の第２の主面１２Ｂおよび一対のｐボディ１３の第２面１３Ｂに接触し、かつｎソース領域１４の上部表面からｎドレイン領域１５の上部表面にまで延在するように形成されている。導電体からなるソース電極１７Ａは、一対のｐボディ１３のうち一方のｐボディ１３１においてＳｉＣ基板１１側の面である第１面１３１Ａとは反対側の面である第２面１３１Ｂのうちｎソース領域１４が形成された領域に接触するように配置されている。
【００２５】
導電体からなるゲート電極１７Ｂは、ｎ型ＳｉＣ層１２の第２の主面１２Ｂ上にゲート酸化膜１６を挟んで配置され、一方のｐボディ１３１の第２面１３１Ｂにおいてｎソース領域１４が形成された領域から他方のｐボディ１３２の第２面１３２Ｂにおいてｎドレイン領域１５が形成された領域にまで延在している。導電体からなるドレイン電極１７Ｃは、一対のｐボディ１３のうち他方のｐボディ１３２においてＳｉＣ基板１１側の面である第１面１３２Ａとは反対側の面である第２面１３２Ｂのうちｎドレイン領域１５が形成された領域に接触するように配置されている。
【００２６】
さらに、導電体からなるソース配線１８Ａ、ゲート配線１８Ｂおよびドレイン配線１８Ｃは、それぞれソース電極１７Ａ、ゲート電極１７Ｂおよびドレイン電極１７Ｃに接触するようにソース電極１７Ａ、ゲート電極１７Ｂおよびドレイン電極１７Ｃ上に配置されている。また、絶縁体からなるパシベーション膜１９は、ソース配線１８Ａ、ゲート配線１８Ｂ、ドレイン配線１８Ｃおよびゲート電極１７Ｂを取り囲むように形成されている。
【００２７】
次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極１７Ｂの電圧が０Ｖの状態すなわちオフ状態では、ゲート酸化膜１６の直下に位置するｎソース領域１４とｎドレイン領域１５との間に逆バイアスとなるｐｎ接合が形成され、非導通状態となる。一方、ゲート電極１７Ｂに正の電圧を印加していくと、ｐボディ１３のゲート酸化膜１６と接触する付近の領域であるチャネル領域１３Ｃにおいて、反転層が形成される。その結果、ｎソース領域１４とｎドレイン領域１５とが電気的に接続され、ｎソース領域１４とｎドレイン領域１５との間に電流が流れる。
【００２８】
次に、本発明に従った半導体装置の製造方法の一実施の形態である実施の形態１におけるＭＯＳＦＥＴの製造方法について説明する。図２は、実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示す流れ図である。また、図３〜図８は、実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【００２９】
図２を参照して、実施の形態１におけるＭＯＳＦＥＴの製造方法においては、まず、工程（Ｓ１０）において、基板準備工程が実施される。具体的には、図３を参照して、４Ｈ−ＳｉＣからなり、ｎ型不純物（導電型がｎ型である不純物）を含むことにより導電型がｎ型（第１導電型）となっているＳｉＣ基板１１が準備される。このＳｉＣ基板１１は、たとえばｎ型不純物であるＮなどを１×１０１８／ｃｍ３〜１×１０２０／ｃｍ３程度の濃度で含み、３００〜５００μｍ程度の厚みを有している。
【００３０】
次に、図２を参照して、工程（Ｓ２０）として、ｎ型ＳｉＣ層形成工程が実施される。具体的には、図３を参照して、工程（Ｓ１０）において準備されたＳｉＣ基板１１の一方の主面上に、ＳｉＣからなり、ｎ型不純物を含むことにより導電型がｎ型となっているｎ型ＳｉＣ層１２がエピタキシャル成長により形成される。このｎ型ＳｉＣ層１２は、ｎ型不純物であるＮなどを１×１０１４〜１×１０１８／ｃｍ３程度の濃度、たとえば１×１０１６／ｃｍ３含み、１〜２００μｍ程度の厚み、たとえば１０μｍの厚みを有している。上記ＳｉＣ基板１１上に形成されたｎ型ＳｉＣ層１２はＳｉＣ部材を構成し、上記工程（Ｓ１０）および（Ｓ２０）はＳｉＣ部材を準備するＳｉＣ部材準備工程を構成する。
【００３１】
次に、図２を参照して、工程（Ｓ３０）として、ｎ型ＳｉＣ層１２上にＴａＣ膜を形成するＴａＣ膜形成工程が実施される。具体的には、図４を参照して、ｎ型ＳｉＣ層１２上に、ＴａＣからなるＴａＣ膜８１がＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；物理蒸着法）、たとえばスパッタリングにより形成される。ＴａＣ膜８１の厚みは、３０ｎｍ以上１０００ｎｍ以下、たとえば２５０ｎｍ程度である。
【００３２】
次に、図２を参照して、工程（Ｓ４０）として、ＴａＣ膜８１をマスク形状に成形するＴａＣマスク形成工程が実施される。具体的には、図４および図５を参照して、まず、工程（Ｓ３０）において形成されたＴａＣ膜８１上にレジスト９１が塗布される。その後、露光および現像が行なわれることにより、所望のｐボディ１３の形状に応じた開口を有するマスクパターンが形成される。そして、マスクパターンが形成されたレジスト９１がマスクとして用いられて、ＴａＣ膜８１がエッチングされる。ＴａＣ膜８１のエッチングは、たとえばＩＣＰ−ＲＩＥ（Ｉｎｄｕｃｔｉｖｅ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ−Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；誘導結合プラズマ−反応性イオンエッチング）により実施することができる。ＩＣＰ−ＲＩＥは、たとえばアンテナパワー：４００Ｗ、バイアス：２０Ｗ、圧力：０．６Ｐａで、エッチングガスであるＳＦ６ガスを５０ｓｃｃｍの流量でエッチング装置内に流入させる条件下にて実施することができる。これにより、ＴａＣ膜８１が所望のｐボディ１３の形状に応じた開口を有するマスクパターンに成形される。
【００３３】
この工程（Ｓ４０）においては、エッチング装置内には、不純物を除いて酸素（Ｏ２）を含まないＳＦ６が供給されていてもよいし、体積分率で９０％以下のＯ２を含むＳＦ６とＯ２との混合ガスが供給されてもよい。また、工程（Ｓ４０）は、レジスト９１にマスクパターンを形成する工程が実施された後、図２に示すように、不純物を除いてＯ２を含まないＳＦ６がエッチング装置内に供給されて高いエッチングレートでＴａＣ膜８１がエッチングされる高レートエッチング工程と、高レートエッチング工程の後に、ＳＦ６とＯ２との混合ガスがエッチング装置内に供給されて高レートエッチング工程よりも低いエッチングレートでＴａＣ膜８１がエッチングされる低レートエッチング工程とを含んでいてもよい。
【００３４】
ＳＦ６、ＣＦ４、ＣＨＦ３などのガスを用いてＴａＣのエッチングを行なう場合、Ｏ２ガスを添加することによりＴａＣのエッチングレートを抑制することができる。上述のように、まず、Ｏ２ガスが不純物を除いて含まれないＳＦ６を用いることにより高いエッチングレートで効率的にＴａＣ膜のエッチングを行ない、その後、ＳＦ６とＯ２との混合ガスを用いることにより低いエッチングレートで高い形状精度を確保するようにＴａＣ膜のエッチングを行なうことにより、ＴａＣ膜８１を高い形状精度で、かつ効率的に、マスク形状に成形することができる。
【００３５】
次に、図２を参照して、工程（Ｓ５０）として、マスク形状に成形されたＴａＣ膜８１をマスクとして用いて、ＳｉＣ基板１１上に形成されたｎ型ＳｉＣ層（ＳｉＣ部材）１２をエッチングするｎ型ＳｉＣ層エッチング工程が実施される。具体的には、図５および図６を参照して、レジスト９１が除去された後、工程（Ｓ４０）においてマスク形状に成形されたＴａＣ膜８１がマスクとして用いられて、所望のｐボディ１３を形成すべきｎ型ＳｉＣ層１２の領域がエッチングにより除去される。工程（Ｓ５０）において除去されるｎ型ＳｉＣ層１２の厚みは、たとえば０．３μｍ以上２μｍ以下、より具体的には０．８μｍ程度である。
【００３６】
ｎ型ＳｉＣ層１２のエッチングは、たとえばＩＣＰ−ＲＩＥにより実施することができる。ＩＣＰ−ＲＩＥは、たとえばアンテナパワー：４００Ｗ、バイアス：２０Ｗ、圧力：０．６Ｐａで、エッチングガスであるＳＦ６ガスおよびＯ２ガスをそれぞれ５０ｓｃｃｍの流量でエッチング装置内に流入させる条件下にて実施することができる。すなわち、工程（Ｓ５０）では、ＳＦ６ガスとＯ２ガスとを含む混合ガスを用いたドライエッチングによりｎ型ＳｉＣ層１２がエッチングされる。
【００３７】
ここで、エッチング装置内におけるＳＦ６ガスとＯ２ガスとを含む混合ガスは、Ｏ２ガスを体積割合で３０％以上８０％以下、具体的には５０％程度含んでいる。その結果、工程（Ｓ５０）のエッチングにおけるＴａＣに対するＳｉＣの選択比は約５となっている。そのため、上述のように、ＴａＣ膜８１の厚みが０．２５μｍであり、工程（Ｓ５０）においてｎ型ＳｉＣ層１２が０．８μｍエッチングされた場合、マスクとして使用されたＴａＣ膜８１は、工程（Ｓ５０）完了後も約０．１μｍの厚みで残存している。
【００３８】
次に、図２を参照して、工程（Ｓ６０）として、工程（Ｓ５０）においてｎ型ＳｉＣ層１２をエッチングするためのマスクとして用いられたＴａＣ膜８１をマスクとして用いて、ＴａＣ膜８１から露出するｎ型ＳｉＣ層１２上にＳｉＣをエピタキシャル成長させる選択成長工程が実施される。具体的には、図６および図７を参照して、ＴａＣ膜８１から露出するｎ型ＳｉＣ層１２上に、ｐ型不純物を含有することにより導電型がｐ型（第２導電型）となっているＳｉＣからなる一対のｐボディ１３（一方のｐボディ１３１および他方のｐボディ１３２）が、エピタキシャル成長により形成される。その結果、工程（Ｓ５０）において除去されたｎ型ＳｉＣ層１２の領域が、一対のｐボディ１３により充填される。一対のｐボディ１３は、ｐ型不純物として、Ａｌ，Ｂなどを１×１０１５／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度、たとえば１×１０１８／ｃｍ３含んでいる。
【００３９】
次に、図２を参照して、工程（Ｓ７０）として、工程（Ｓ６０）において形成された一対のｐボディ１３のそれぞれにｎ型不純物が導入されることにより、ｎソース領域１４およびｎドレイン領域１５が形成されるｎ型不純物導入工程が実施される。具体的には、図７、図８および図１を参照して、まず図７のＴａＣ膜８１が、たとえばフッ硝酸を用いて図８のように除去された上で、図１に示すｎソース領域１４およびｎドレイン領域１５が、一方のｐボディ１３１の第２面１３１Ｂおよび他方のｐボディ１３２の第２面１３２Ｂを含む領域に、たとえばイオン注入により形成される。
【００４０】
次に、図２を参照して、工程（Ｓ８０）として、工程（Ｓ７０）までの工程が完了して形成されたＳｉＣからなる部材が、１４００℃以上１９００℃以下の温度に加熱される活性化アニール工程が実施される。これにより、当該部材に含まれるｎ型不純物およびｐ型不純物が活性化する。さらに、工程（Ｓ９０）として、ゲート酸化膜が形成されるゲート酸化膜形成工程が実施される。具体的には、図１を参照して、まず、ｐボディ１３、ｎソース領域１４およびｎドレイン領域１５の上部表面が露出するｎ型ＳｉＣ層１２の第２の主面１２Ｂが熱酸化されることにより、第２の主面１２Ｂを含む領域に熱酸化膜が形成される。その後、形成された熱酸化膜のうちｎソース領域１４の上部表面からｎドレイン領域１５の上部表面にまで延在する領域が残存するように、たとえばフォトリソグラフィーおよびエッチングにより熱酸化膜の一部が除去される。これにより、ゲート酸化膜１６が形成される。
【００４１】
次に、図２を参照して、工程（Ｓ１００）として、ｎソース領域１４およびｎドレイン領域１５上にｎソース領域１４およびｎドレイン領域１５に接触し、ｎソース領域１４およびｎドレイン領域１５にオーミック接触可能な導電体からなるオーミック電極としてのソース電極１７Ａおよびドレイン電極１７Ｃが形成されるオーミック電極形成工程が実施される。具体的には、図１を参照して、ｎソース領域１４上に、ｎソース領域１４とオーミック接触可能な導電体、たとえばＮｉ（ニッケル）などからなるソース電極１７Ａが蒸着等により形成されるとともに、ｎドレイン領域１５上に、ｎドレイン領域１５とオーミック接触可能な導電体、たとえばＮｉなどからなるドレイン電極１７Ｃが蒸着等により形成される。
【００４２】
次に、図２を参照して、工程（Ｓ１１０）において、ゲート酸化膜１６上に、ゲート酸化膜１６に接触するようにゲート電極が形成されるゲート電極形成工程が実施される。具体的には、図１を参照して、導電体からなり、ゲート酸化膜１６を挟んでｎソース領域１４の上部表面上からｎドレイン領域１５の上部表面上にまで延在するゲート電極１７Ｂが蒸着等により形成される。
【００４３】
次に、図２および図１を参照して、工程（Ｓ１２０）において、ソース電極１７Ａ、ゲート電極１７Ｂおよびドレイン電極１７Ｃ上にＡｌ（アルミニウム）などの金属からなるボンディングの容易な配線としてのソース配線１８Ａ、ゲート配線１８Ｂおよびドレイン配線１８Ｃが形成される配線形成工程が実施される。そして、図２および図１を参照して、工程（Ｓ１３０）において、ソース配線１８Ａ、ゲート配線１８Ｂ、ドレイン配線１８Ｃおよびゲート電極１７Ｂを取り囲むように、絶縁体からなるパシベーション膜１９が形成されるパシベーション工程が実施される。以上の工程により、本実施の形態におけるＭＯＳＦＥＴ１が完成する。
【００４４】
本実施の形態におけるＭＯＳＦＥＴ１の製造方法においては、工程（Ｓ５０）において、ＳＦ６ガスとＯ２ガスとを含む混合ガスを用いたドライエッチングによりｎ型ＳｉＣ層がエッチングされる。そのため、ＭＯＳＦＥＴ１の製造工程において作製されるｎ型ＳｉＣ層１２のエッチングを、ＴａＣ膜８１からなるマスクを用いて実施することができる。その結果、本実施の形態におけるＭＯＳＦＥＴ１の製造方法によれば、ＴａＣをＳｉＣのエッチングを行なうためのマスクの素材として採用することにより、ＭＯＳＦＥＴ１の製造工程を簡略化することが可能となっている。
【００４５】
（実施の形態２）
次に、本発明の一実施の形態である実施の形態２における半導体装置について説明する。図９は、実施の形態２におけるＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；接合型電界効果トランジスタ）の構成を示す概略断面図である。
【００４６】
図９を参照して、実施の形態２における半導体装置としてのＪＦＥＴ３は、ＳｉＣ基板３１と、ＳｉＣ基板３１上に形成された第１ｐ型ＳｉＣ層３２と、第１ｐ型ＳｉＣ層３２上に形成されたｎ型ＳｉＣ層３３と、ｎ型ＳｉＣ層３３上に形成された第２ｐ型ＳｉＣ層３４とを備えている。ＳｉＣ基板３１は、導電型がｎ型（第１導電型）の４Ｈ−ＳｉＣからなっている。第１ｐ型ＳｉＣ層３２および第２ｐ型ＳｉＣ層３４は、導電型がｐ型（第２導電型）のＳｉＣからなるエピタキシャル層である。ｎ型ＳｉＣ層３３は、導電型がｎ型のＳｉＣからなるエピタキシャル層である。
【００４７】
さらにＪＦＥＴ３は、第２ｐ型ＳｉＣ層３４を厚み方向に貫通し、ｎ型ＳｉＣ層３３の内部にまで延在するように形成されたｎソース領域３５、ｐゲート領域３６およびｎドレイン領域３７を備えている。すなわち、ｎソース領域３５、ｐゲート領域３６およびｎドレイン領域３７の底部は、第１ｐ型ＳｉＣ層３２の上部表面（第１ｐ型ＳｉＣ層３２とｎ型ＳｉＣ層３３との境界部）から間隔を隔てて配置されている。ｎソース領域３５およびｎドレイン領域３７は、ｎ型ＳｉＣ層３３よりも高濃度のｎ型不純物を含み、導電型がｎ型のＳｉＣからなるエピタキシャル層である。ｐゲート領域３６は、第２ｐ型ＳｉＣ層３４よりも高濃度のｐ型不純物を含み、導電型がｐ型のＳｉＣからなるエピタキシャル層である。
【００４８】
さらに、ｎソース領域３５、ｐゲート領域３６およびｎドレイン領域３７上には、ｎソース領域３５、ｐゲート領域３６およびｎドレイン領域３７の上部表面に接触するように、ソース電極４１Ａ、ゲート電極４１Ｂおよびドレイン電極４１Ｃが形成されている。ソース電極４１Ａ、ゲート電極４１Ｂおよびドレイン電極４１Ｃは、金属などの導電体からなっている。そして、各電極４１Ａ、４１Ｂ、４１Ｃの間には酸化膜３８が形成されている。これにより、隣り合う各電極４１Ａ、４１Ｂ、４１Ｃの間が絶縁されている。
【００４９】
ソース電極４１Ａ、ゲート電極４１Ｂおよびドレイン電極４１Ｃ上には、ソース電極４１Ａ、ゲート電極４１Ｂおよびドレイン電極４１Ｃの上部表面に接触するように、ソース配線４２Ａ、ゲート配線４２Ｂおよびドレイン配線４２Ｃが形成されている。ソース配線４２Ａ、ゲート配線４２Ｂおよびドレイン配線４２Ｃは、金属などの導電体からなっている。そして、ソース配線４２Ａ、ゲート配線４２Ｂおよびドレイン配線４２Ｃを取り囲むように、絶縁体からなるパシベーション膜４３が形成されている。
【００５０】
次に、ＪＦＥＴ３の動作について説明する。図９を参照して、ゲート電極４１Ｂの電圧が０Ｖの状態では、ｎ型ＳｉＣ層３３において、ｐゲート領域３６と第１ｐ型ＳｉＣ層３２とで挟まれた領域（チャネル領域）は完全には空乏化されておらず、ｎソース領域３５とｎドレイン領域３７とはチャネル領域を介して電気的に接続された状態となっている。そのため、ｎソース領域３５からｎドレイン領域３７に向かって電子が移動することにより電流が流れる。
【００５１】
一方、ゲート電極４１Ｂに負の電圧を印加していくと、上述のチャネル領域の空乏化が進行し、ｎソース領域３５とｎドレイン領域３７とは電気的に遮断された状態となる。そのため、ｎソース領域３５からｎドレイン領域３７に向かって電子が移動することができず、電流は流れない。
【００５２】
次に、本発明に従った半導体装置の製造方法の一実施の形態である実施の形態２におけるＪＦＥＴの製造方法について説明する。図１０は、実施の形態２におけるＪＦＥＴの製造方法の概略を示す流れ図である。また、図１１〜図２１は、実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。
【００５３】
図１０を参照して、実施の形態２におけるＪＦＥＴの製造方法においては、まず、工程（Ｓ２１０）において、基板準備工程が実施される。具体的には、図１１を参照して、実施の形態１の工程（Ｓ１０）と同様に、４Ｈ−ＳｉＣからなり、ｎ型不純物を含むことにより導電型がｎ型となっているＳｉＣ基板３１が準備される。
【００５４】
次に、図１０を参照して、工程（Ｓ２２０）として、第１ｐ型ＳｉＣ層形成工程が実施される。具体的には、図１１を参照して、工程（Ｓ２１０）において準備されたＳｉＣ基板３１の一方の主面上に、ＳｉＣからなり、ｐ型不純物を含むことにより導電型がｐ型となっている第１ｐ型ＳｉＣ層３２がエピタキシャル成長により形成される。この第１ｐ型ＳｉＣ層３２は、ｐ型不純物であるＡｌ，Ｂなどを１×１０１５〜１×１０１８／ｃｍ３程度の濃度、たとえば１×１０１６／ｃｍ３含み、２〜５０μｍ程度の厚み、たとえば１０μｍの厚みを有している。
【００５５】
次に、図１０を参照して、工程（Ｓ２３０）として、ｎ型ＳｉＣ層形成工程が実施される。具体的には、図１１を参照して、工程（Ｓ２２０）において形成された第１ｐ型ＳｉＣ層３２上に、ＳｉＣからなり、ｎ型不純物を含むことにより導電型がｎ型となっているｎ型ＳｉＣ層３３がエピタキシャル成長により形成される。このｎ型ＳｉＣ層３３は、ｎ型不純物であるＮなどを１×１０１６〜２×１０１８／ｃｍ３程度の濃度、たとえば２×１０１７／ｃｍ３含み、０．１〜１．５μｍ程度の厚み、たとえば０．４μｍの厚みを有している。
【００５６】
次に、図１０を参照して、工程（Ｓ２４０）として、第２ｐ型ＳｉＣ層形成工程が実施される。具体的には、図１１を参照して、工程（Ｓ２３０）において形成されたｎ型ＳｉＣ層３３上に、ＳｉＣからなり、ｐ型不純物を含むことにより導電型がｐ型となっている第２ｐ型ＳｉＣ層３４がエピタキシャル成長により形成される。この第２ｐ型ＳｉＣ層３４は、ｐ型不純物であるＡｌ，Ｂなどを１×１０１６〜２×１０１８／ｃｍ３程度の濃度、たとえば２×１０１７／ｃｍ３含み、０．１〜１μｍ程度の厚み、たとえば０．２μｍの厚みを有している。上記ＳｉＣ基板３１上に形成されたｎ型ＳｉＣ層３３および第２ｐ型ＳｉＣ層３４はＳｉＣ部材を構成し、上記工程（Ｓ２１０）〜（Ｓ２４０）はＳｉＣ部材を準備するＳｉＣ部材準備工程を構成する。
【００５７】
次に、図１０を参照して、工程（Ｓ２５０）として、第２ｐ型ＳｉＣ層３４上にＴａＣ膜を形成するＴａＣ膜形成工程が実施される。具体的には、図１２を参照して、第２ｐ型ＳｉＣ層３４上に、ＴａＣからなるＴａＣ膜８１がＰＶＤ、たとえばスパッタリングにより形成される。ＴａＣ膜８１の厚みは、３０ｎｍ以上１０００ｎｍ以下、たとえば２００ｎｍ程度である。
【００５８】
次に、図２を参照して、工程（Ｓ２６０）として、ＴａＣ膜８１をマスク形状に成形するＴａＣマスク形成工程が実施される。具体的には、図１２および図１３を参照して、まず、工程（Ｓ２５０）において形成されたＴａＣ膜８１上にレジスト９１が塗布される。その後、露光および現像が行なわれることにより、所望のｎソース領域３５およびｎドレイン領域３７の形状に応じた開口を有するマスクパターンが形成される。そして、マスクパターンが形成されたレジスト９１がマスクとして用いられて、ＴａＣ膜８１がエッチングされる。ＴａＣ膜８１のエッチングは、実施の形態１の工程（Ｓ４０）と同様に実施することができる。これにより、ＴａＣ膜８１が所望のｎソース領域３５およびｎドレイン領域３７の形状に応じた開口を有するマスクパターンに成形される。
【００５９】
次に、図１０を参照して、工程（Ｓ２７０）として、マスク形状に成形されたＴａＣ膜８１をマスクとして用いて、ＳｉＣ基板３１上に形成されたｎ型ＳｉＣ層３３および第２ｐ型ＳｉＣ層３４（ＳｉＣ部材）をエッチングするＳｉＣ層エッチング工程が実施される。具体的には、図１３および図１４を参照して、工程（Ｓ２７０）においては、レジスト９１が除去された後、工程（Ｓ２６０）においてマスク形状に成形されたＴａＣ膜８１がマスクとして用いられて、所望のｎソース領域３５およびｎドレイン領域３７を形成すべきｎ型ＳｉＣ層３３および第２ｐ型ＳｉＣ層３４の領域がエッチングにより除去される。工程（Ｓ２７０）において除去されるｎ型ＳｉＣ層３３および第２ｐ型ＳｉＣ層３４の厚みは、ｐ型ＳｉＣ層３４の厚み＋０．０５μm以上、ｐ型ＳｉＣ層３４の厚み＋ｎ型ＳｉＣ層３３の厚み−０．０５μｍ程度である。その結果、当該除去される領域は第２ｐ型ＳｉＣ層３４を厚み方向に貫通し、ｎ型ＳｉＣ層３３の内部にまで延在する。ｎ型ＳｉＣ層３３および第２ｐ型ＳｉＣ層３４のエッチングは、実施の形態１の工程（Ｓ５０）と同様の条件下で実施することができる。
【００６０】
次に、図１０を参照して、工程（Ｓ２８０）として、工程（Ｓ２７０）においてｎ型ＳｉＣ層３３および第２ｐ型ＳｉＣ層３４をエッチングするためのマスクとして用いられたＴａＣ膜８１をマスクとして用いて、ＴａＣ膜８１から露出するｎ型ＳｉＣ層３３上に高濃度のｎ型不純物を含むＳｉＣをエピタキシャル成長させるｎ＋領域選択成長工程が実施される。具体的には、図１４および図１５を参照して、ＴａＣ膜８１から露出するｎ型ＳｉＣ層３３上に、高濃度のｎ型不純物を含有することにより導電型がｎ型となっているＳｉＣからなるｎソース領域３５およびｎドレイン領域３７が、エピタキシャル成長により形成される。その結果、工程（Ｓ２７０）において除去された一対のｎ型ＳｉＣ層３３および第２ｐ型ＳｉＣ層３４の領域のうち一方の領域がｎソース領域３５により、他方の領域がｎドレイン領域３７により充填される。ｎソース領域３５およびｎドレイン領域３７は、ｎ型不純物として、Ｎ，Ｐ，Ａｓなどを１×１０１８／ｃｍ３以上１×１０２１／ｃｍ３以下の濃度、たとえば１×１０１９／ｃｍ３含んでいる。
【００６１】
次に、図１０を参照して、工程（Ｓ２９０）として、第２ｐ型ＳｉＣ層３４上にＴａＣ膜を再度形成するＴａＣ膜再形成工程が実施される。具体的には、図１１５〜図１７を参照して、工程（Ｓ２８０）においてマスクとして用いられた図１５に示すＴａＣ膜８１が、たとえばフッ硝酸を用いて図１６のように除去された後、図１７のように、ＴａＣ膜８１が、工程（Ｓ２５０）の場合と同様の手順で再度形成される。
【００６２】
次に、図１０を参照して、工程（Ｓ３００）として、再形成されたＴａＣ膜８１をマスク形状に成形するＴａＣマスク再形成工程が実施される。具体的には、図１７および図１８を参照して、まず、工程（Ｓ２９０）において形成されたＴａＣ膜８１上にレジストが塗布される。その後、露光および現像が行なわれることにより、所望のｐゲート領域３６の形状に応じた開口を有するマスクパターンが形成される。そして、マスクパターンが形成されたレジストがマスクとして用いられて、ＴａＣ膜８１がエッチングされる。ＴａＣ膜８１のエッチングは、実施の形態１の工程（Ｓ４０）と同様に実施することができる。これにより、ＴａＣ膜８１が所望のｐゲート領域３６の形状に応じた開口を有するマスクパターンに成形される。
【００６３】
次に、図１０を参照して、工程（Ｓ３１０）として、マスク形状に成形されたＴａＣ膜８１をマスクとして用いて、ｎソース領域３５およびｎドレイン領域３７が形成されたｎ型ＳｉＣ層３３および第２ｐ型ＳｉＣ層３４（ＳｉＣ部材）をエッチングする第２のＳｉＣ層エッチング工程が実施される。具体的には、図１８および図１９を参照して、工程（Ｓ３００）においてマスク形状に成形されたＴａＣ膜８１がマスクとして用いられて、所望のｐゲート領域３６を形成すべきｎ型ＳｉＣ層３３および第２ｐ型ＳｉＣ層３４の領域がエッチングにより除去される。工程（Ｓ３１０）において除去されるｎ型ＳｉＣ層３３および第２ｐ型ＳｉＣ層３４の厚みは、ｐ型ＳｉＣ層３４の厚み＋０．０５μｍ以上、ｐ型ＳｉＣ層３４の厚み＋ｎ型ＳｉＣ層３３の厚み−０．０５μｍ程度である。その結果、当該除去される領域は第２ｐ型ＳｉＣ層３４を厚み方向に貫通し、ｎ型ＳｉＣ層３３の内部にまで延在する。ｎ型ＳｉＣ層３３および第２ｐ型ＳｉＣ層３４のエッチングは、実施の形態１の工程（Ｓ５０）と同様の条件下で実施することができる。
【００６４】
次に、図１０を参照して、工程（Ｓ３２０）として、工程（Ｓ３１０）においてｎ型ＳｉＣ層３３および第２ｐ型ＳｉＣ層３４をエッチングするためのマスクとして用いられたＴａＣ膜８１をマスクとして用いて、ＴａＣ膜８１から露出するｎ型ＳｉＣ層３３上に高濃度のｐ型不純物を含むＳｉＣをエピタキシャル成長させるｐ＋領域選択成長工程が実施される。具体的には、図１９および図２０を参照して、ＴａＣ膜８１から露出するｎ型ＳｉＣ層３３上に、高濃度のｐ型不純物を含有することにより導電型がｐ型となっているＳｉＣからなるｐゲート領域３６が、エピタキシャル成長により形成される。その結果、工程（Ｓ３１０）において除去されたｎ型ＳｉＣ層３３および第２ｐ型ＳｉＣ層３４の領域が、ｐゲート領域３６により充填される。ｐゲート領域３６は、ｐ型不純物として、Ａｌ、Ｂなどを１×１０１７／ｃｍ３以上２×１０２０／ｃｍ３以下の濃度、たとえば１×１０１８／ｃｍ３含んでいる。
【００６５】
次に、図１０、図２０および図２１を参照して、工程（Ｓ３３０）として、工程（Ｓ３２０）までの工程が完了して形成された図２０に示すＳｉＣからなる部材から、図２１に示すようにＴａＣ膜８１が除去された上で、当該部材が１４００℃以上１９００℃以下の温度に加熱される活性化アニール工程が実施される。これにより、当該部材に含まれるｎ型不純物およびｐ型不純物が活性化する。さらに、工程（Ｓ３４０）として、酸化膜が形成される酸化膜形成工程が実施される。具体的には、図９を参照して、ｎソース領域３５、ｐゲート領域３６およびｎドレイン領域３７の上部表面が露出する第２ｐ型ＳｉＣ層３４の上部表面上に酸化膜３８が形成される。この酸化膜３８は、たとえば熱酸化、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）などにより形成することができる。
【００６６】
次に、図１０を参照して、工程（Ｓ３５０）として、ｎソース領域３５、ｐゲート領域３６およびｎドレイン領域３７上に、ｎソース領域３５、ｐゲート領域３６およびｎドレイン領域３７に接触し、少なくともｎソース領域３５およびｎドレイン領域３７にオーミック接触可能な導電体、たとえばＮｉなどからなるソース電極４１Ａ、ゲート電極４１Ｂおよびドレイン電極４１Ｃが形成される電極形成工程が実施される。
【００６７】
この電極形成工程は、たとえば以下のように実施することができる。まず、酸化膜３８上にフォトリソグラフィーにより所望のソース電極４１Ａ、ゲート電極４１Ｂおよびドレイン電極４１Ｃの形状に応じた開口を有するレジスト膜が形成される。そして、これをマスクとして用いて、たとえばＲＩＥにより酸化膜３８の一部が除去される。その後、ソース電極４１Ａ、ゲート電極４１Ｂおよびドレイン電極４１Ｃを構成するＮｉなどの金属が、レジスト膜上から酸化膜３８に形成された開口の内部にまで蒸着されて金属膜が形成される。その後、レジスト膜が除去されることにより酸化膜３８上の金属膜が除去（リフトオフ）されて、上記開口の内部に残存する金属膜によりソース電極４１Ａ、ゲート電極４１Ｂおよびドレイン電極４１Ｃが形成される。
【００６８】
次に、図１０および図９を参照して、工程（Ｓ３６０）において、ソース電極４１Ａ、ゲート電極４１Ｂおよびドレイン電極４１Ｃ上にボンディングの容易なＡｌなどの金属からなる配線としてのソース配線４２Ａ、ゲート配線４２Ｂおよびドレイン配線４２Ｃが形成される配線形成工程が実施される。そして、図１０および図９を参照して、工程（Ｓ３７０）において、ソース配線４２Ａ、ゲート配線４２Ｂおよびドレイン配線４２Ｃを取り囲むように絶縁体からなるパシベーション膜４３が形成されるパシベーション工程が実施される。以上の工程により、本実施の形態におけるＪＦＥＴ３が完成する。
【００６９】
本実施の形態におけるＪＦＥＴ３の製造方法においては、工程（Ｓ２７０）および（Ｓ３１０）において、ＳＦ６ガスとＯ２ガスとを含む混合ガスを用いたドライエッチングによりＳｉＣ層がエッチングされる。そのため、ＪＦＥＴ３の製造工程において作製されるｎ型ＳｉＣ層３３および第２ｐ型ＳｉＣ層３４のエッチングを、ＴａＣ膜８１からなるマスクを用いて実施することができる。その結果、本実施の形態におけるＪＦＥＴ３の製造方法によれば、ＴａＣをＳｉＣのエッチングを行なうためのマスクの素材として採用することにより、ＪＦＥＴ３の製造工程を簡略化することが可能となっている。
【００７０】
なお、上記実施の形態においては、本発明の半導体装置の製造方法において準備されるＳｉＣ部材として、ＳｉＣ基板上に形成されたエピタキシャル層について説明したが、本発明のＳｉＣ部材はこれに限られず、たとえばＳｉＣ基板であってもよい。
【００７１】
また、上述のように、本発明の半導体装置の製造方法は、特にＳｉＣ部材のエッチングにおいてＴａＣを素材とするマスクを採用可能とする点に特徴を有するものである。したがって、上記実施の形態においては、製造される半導体装置がＭＯＳＦＥＴである場合およびＪＦＥＴである場合について説明したが、本発明の半導体装置の製造方法により製造可能な半導体装置はこれに限られない。本発明の半導体装置の製造方法は、ｐｎダイオードや、バイポーラトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ；絶縁ゲートバイポーラトランジスタ）などの本体部分や、ショットキーダイオード、ｐｎダイオード、バイポーラトランジスタ、ＩＧＢＴなどのガードリングなどの耐圧保持構造を含む種々の半導体装置の製造方法に適用することができる。
【実施例１】
【００７２】
以下、本発明の実施例１について説明する。Ｆを含有するガスを含むエッチングガスにより、ＴａＣ膜をマスクとして用いてＳｉＣをドライエッチングする場合における、当該エッチングガス中のＯを含有するガスの体積割合と、ＳｉＣのエッチングレートおよびＴａＣに対するＳｉＣの選択比との関係を調査する試験を行なった。試験の手順は以下のとおりである。
【００７３】
はじめに、ＳｉＣ基板を準備し、当該ＳｉＣ基板上にＴａＣ膜を形成した。ＴａＣ膜の膜厚は０．３μｍとした。次に、ＴａＣ膜上にレジストを塗布した後、フォトリソグラフィーによりパターニングを行ない、当該レジストをマスクとしてＴａＣ膜をエッチングした。ＴａＣ膜のエッチングには、エッチングガスとしてＳＦ６を使用した。さらに、Ｆを含有するガスであるＳＦ６とＯを含有するガスであるＯ２との混合ガスをエッチングガスとして用いて、ＳｉＣ基板のエッチングを行なった。ＳｉＣ基板のエッチングは、ＩＣＰ−ＲＩＥを用い、パワー４００Ｗ、バイアス２０Ｗ、ＳＦ６のエッチング装置内への流量５０ｓｃｃｍ、圧力０．６Ｐａの条件を固定した上で、Ｏ２のエッチング装置内への流量を変化させる条件で行なった。
【００７４】
そして、Ｏ２のエッチング装置内への流量の変化により変化した混合ガス中のＯ２の各体積割合における、ＳｉＣのエッチングレートおよびＴａＣに対するＳｉＣの選択比を調査した。
【００７５】
次に、本実施例の試験結果について説明する。図２２は、実施例１の試験結果を示す図である。図２２において、丸印はＴａＣに対するＳｉＣの選択比、三角印はＳｉＣのエッチングレートである。また、図２２において、横軸は混合ガス中のＯ２の体積割合、左側縦軸はＳｉＣのエッチングレート、右側縦軸はＴａＣに対するＳｉＣの選択比である。ここで、ＳｉＣのエッチングレートは、１分間あたりのＳｉＣ基板の厚みの減少量を表している。また、ＴａＣに対するＳｉＣの選択比は、単位時間あたりのＴａＣ膜の厚みの減少量に対するＳｉＣ基板の厚みの減少量の比を表している。
【００７６】
図２２を参照して、混合ガス中のＯ２の体積割合が増加するに従って、ＴａＣに対するＳｉＣの選択比が大きくなる傾向が確認される。これに対し、混合ガス中のＯ２の体積割合が増加しても、ＳｉＣのエッチングレートの変化は比較的小さい。このことから、Ｆを含有するガスであるＳＦ６にＯを含有するガスであるＯ２を混合することにより、ＳｉＣのエッチングレートにほとんど影響を与えることなく、ＴａＣに対するＳｉＣの選択比を上昇させることが可能であることが確認された。
【００７７】
さらに、図２２を参照して、酸素の体積割合が８０％を超えるとＴａＣに対するＳｉＣの選択比の上昇が飽和するとともに、ＳｉＣのエッチングレートが低下し始める。このことから、酸素の体積割合は８０％以下とすることが好ましいといえる。また、ＳｉＣのエッチングマスクとしてＴａＣを使用するためには、上記選択比が２以上であることが好ましい。このことから、図２２を参照して、酸素の体積割合は３０％以上とすることが好ましいといえる。さらに、図２２から、酸素の体積割合を５０％以上とすることで選択比が大幅に上昇し、ＳｉＣのエッチングマスクとしてＴａＣを使用することが一層容易となることがわかる。したがって、上記混合ガス中における酸素の体積割合は５０％以上とすることが好ましい。
【００７８】
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００７９】
本発明の半導体装置の製造方法は、ＴａＣ膜をマスクとして用いる半導体装置の製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【００８０】
【図１】実施の形態１のＭＯＳＦＥＴの構成を示す概略断面図である。
【図２】実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示す流れ図である。
【図３】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図５】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図６】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図７】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図８】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図９】実施の形態２におけるＪＦＥＴの構成を示す概略断面図である。
【図１０】実施の形態２におけるＪＦＥＴの製造方法の概略を示す流れ図である。
【図１１】実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。
【図１２】実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。
【図１３】実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。
【図１４】実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。
【図１５】実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。
【図１６】実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。
【図１７】実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。
【図１８】実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。
【図１９】実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。
【図２０】実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。
【図２１】実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。
【図２２】実施例１の試験結果を示す図である。
【符号の説明】
【００８１】
１  ＭＯＳＦＥＴ、３  ＪＦＥＴ、１１，３１  ＳｉＣ基板、１２  ｎ型ＳｉＣ層、１２Ａ  第１の主面、１２Ｂ  第２の主面、１３  ｐボディ、１３Ａ  第１面、１３Ｂ  第２面、１３Ｃ  チャネル領域、１３１  一方のｐボディ、１３１Ａ，１３２Ａ  第１面、１３１Ｂ，１３２Ｂ  第２面、１３２  他方のｐボディ、１４，３５  ｎソース領域、１５，３７  ｎドレイン領域、１６  ゲート酸化膜、１７Ａ，４１Ａ  ソース電極、１７Ｂ，４１Ｂ  ゲート電極、１７Ｃ，４１Ｃ  ドレイン電極、１８Ａ，４２Ａ  ソース配線、１８Ｂ，４２Ｂ  ゲート配線、１８Ｃ，４２Ｃ  ドレイン配線、１９，４３  パシベーション膜、３２  第１ｐ型ＳｉＣ層、３３  ｎ型ＳｉＣ層、３４  第２ｐ型ＳｉＣ層、３６  ｐゲート領域、３８  酸化膜、８１  ＴａＣ膜、９１  レジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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