(57)【特許請求の範囲】
【請求項１】
互いに隣接した少なくとも第１のデバイス領域及び第２のデバイス領域を含む半導体基板と、
前記第１のデバイス領域の上に配置された第１のゲート・スタックであって、下から上に、二酸化シリコンのものに等しいか又はこれより大きい誘電率（ｋ）を有する誘電体材料を含むゲート誘電体層と、金属ゲート導体と、シリコン含有ゲートとを含む前記第１のゲート・スタックと、
前記第２のデバイス領域の上に配置された第２のゲート・スタックであって、下から上に、ゲート誘電体層とシリコン含有ゲート導体とを含む前記第２のゲート・スタックと
を備え、
前記第１のゲート・スタックは、前記ゲート誘電体層の下に配置された界面層と、前記ゲート誘電体層の上又は該ゲート誘電体層内及び前記金属ゲート導体の下に配置された希土類金属含有層又はアルカリ土類金属含有層とをさらに備える、
半導体デバイス。
【請求項２】
前記第１のゲート・スタックは、希土類金属含有層を備える、請求項１に記載の半導体デバイス。
【請求項３】
前記希土類金属含有層は、少なくとも１つの希土類金属の酸化物又は窒化物からなる、請求項２に記載の半導体デバイス。
【請求項４】
前記第１のゲート・スタックは、アルカリ土類金属含有層を備える、請求項１に記載の半導体デバイス。
【請求項５】
Ｍは少なくとも１つのアルカリ土類金属であり、ＡはＯ、Ｓ又はハロゲン化物のうちの１つであり、ｘは１又は２であり、ｙは１、２又は３である場合に、前記アルカリ土類金属含有層は、式ＭｘＡｙを有する化合物を含む、請求項４に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、各々が少なくとも１つのｎ−チャネル電界効果トランジスタ（ｎ−ＦＥＴ）及び少なくとも１つのｐ−チャネル電界効果トランジスタ（ｐ−ＦＥＴ）を含む高性能相補型金属酸化膜半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ、ＣＭＯＳ）回路のような半導体デバイスに関する。より具体的には、本発明は、各々が、ゲート誘電体層及び金属ゲート導体を有する少なくとも１つのｎ−ＦＥＴゲート・スタックと、ゲート誘電体層及びシリコン含有ゲート導体を有する少なくとも１つのｐ−ＦＥＴゲート・スタックとを含むＣＭＯＳ回路に関する。
【背景技術】
【０００２】
標準的なＣＭＯＳ技術においては、ｎ−ＦＥＴデバイスは、半導体酸化物又は半導体酸窒化物のゲート誘電体層の上に付着されるゲート電極として、Ａｓ（又は他のドナー）がドープされたｎ型ポリシリコン層を用いるものである。このｎ−ドープされたポリシリコン層を通してゲート電圧が印加され、ゲート誘電体層の下のｐ型シリコンに反転チャネルが形成される。同様に、ｐ−ＦＥＴデバイスは、同じく半導体酸化物又は半導体酸窒化物のゲート誘電体層の上に付着されるゲート電極として、ホウ素（又は他のドナー）がドープされたｐ型ポリシリコン層を用いるものである。このｐ−ドープされたポリシリコン層を通してゲート電圧が印加され、ゲート誘電体層の下のｎ型シリコンに反転チャネルが形成される。
【０００３】
しかしながら、ポリシリコン・ゲート電極の制限により、ＣＭＯＳデバイス性能のさらなる向上が妨げられる。ゲート電極のための置換え材料を使用するために、次世代のデバイス論理が必要とされる。
【０００４】
具体的には、デバイス性能をさらなる向上を達成するための有望なゲート電極材料として、金属材料が示された。
【０００５】
しかしながら、ＣＭＯＳ回路内に金属ゲート電極を組み込むことには、問題があることが分かった。具体的には、十分に認識される従来のゲート構造体（すなわち、ｐ−ドープ型及びｎ−ドープ型ポリシリコン・ゲート電極を含む）に代わるものとして、ＣＭＯＳ回路のｎ−ＦＥＴデバイス及びｐ−ＦＥＴデバイスが異なる金属を含む必要があり、ｐ−ドープ型ポリシリコン・ゲート電極及びｎ−ドープ型ポリシリコン・ゲート電極と等しい仕事関数を有する相補型金属を同時に組み込んで、それぞれのｎ−ＦＥＴゲート構造体及びｐ−ＦＥＴゲート構造体をＣＭＯＳ回路内に形成しなければならない。ラインの前工程（ｆｒｏｎｔ−ｅｎｄ−ｏｆ−ｌｉｎｅ、ＦＥＯＬ）の論理統合と関連付けられたパターン形成、サーマル・バジェット抑制及びラインの材料の相互作用は、多数の候補金属材料にとって問題を含むものであった。
【０００６】
【特許文献１】米国特許出願公開第２００４／０２５６７００号（米国特許出願番号第１０／２５０，２４１号）明細書
【特許文献２】米国特許出願公開第２００５／００４５９９５号（米国特許出願番号第１０／９３２，９８２号）明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ｐ−ＦＥＴゲート構造体及びｎ−ＦＥＴゲート構造体のための金属についての解決法を見出そうと当業界が奮闘するとき、ＣＭＯＳデバイス性能の連続的な向上を達成するために、異種のｎ−ＦＥＴゲート構造体及びｐ−ＦＥＴゲート構造体を含むＣＭＯＳ回路に対する必要性が存在する。
【課題を解決するための手段】
【０００８】
一態様において、本発明は、
互いに隣接した少なくとも第１のデバイス領域及び第２のデバイス領域を含む半導体基板と、
第１のデバイス領域の上に配置され第１のゲート・スタックであって、少なくとも、下から上に、二酸化シリコンのものに等しいか又はこれより大きい誘電率（ｋ）を有する誘電体材料を含むゲート誘電体層と、金属ゲート導体と、シリコン含有ゲートとを含む第１のゲート・スタックと、
第２のデバイス領域の上に配置された第２のゲート・スタックであって、少なくとも、下から上に、ゲート誘電体層とシリコン含有ゲート導体とを含む第２のゲート・スタックと
を含む半導体デバイスに関する。
【０００９】
ここで用いられる「金属」という用語は、本質的に、元素の形態、合金の形態又は化合物の形態における少なくとも１つの金属を含む導電性材料から形成される構造体又は部品を指す。こうした導電性材料の例は、これらに限られるものではないが、元素金属、金属合金、金属窒化物、金属シリサイド等を含む。第１のゲート・スタックの金属ゲート導体は、ＩＶＢ族又はＶＢ族の金属を含む金属窒化物又は金属窒化シリコンを含むことが好ましい。金属ゲート導体が、ＴｉＮ、ＴａＮ、Ｔｉ−Ｌａ−Ｎの三元合金、Ｔａ−Ｌａ−Ｎの三元合金又はＴｉ−Ｌａ−Ｎ及びＴａ−Ｌａ−Ｎの三元合金を有するスタックを含むことがより好ましい。
【００１０】
必ずしもではないが、第１のゲート・スタックのゲート誘電体層は、酸化ハフニウム、ハフニウム・シリケート、酸窒化ハフニウム・シリコンのような酸窒化ハフニウム半導体、酸化ハフニウム及び酸窒化ジルコニウムの混合物及びそれらの多層構造からなる群から選択されたハフニウム・ベースの誘電体材料を含むことが好ましい。
【００１１】
第１のゲート・スタックの金属ゲート導体は、ＩＶＢ族又はＶＢ族の金属を含む金属窒化物又は金属シリコン窒化物を含むことが好ましい。金属ゲート導体は、ＴｉＮ、ＴａＮ、Ｔｉ−ＲＥ−Ｎ（ＲＥは、希土類金属を表す）の三元合金、Ｔａ−ＲＥ−Ｎの三元合金、Ｔｉ−ＡＥ−Ｎ（ＡＥは、アルカリ土類金属を表す）、Ｔａ−ＡＥ−Ｎの三元合金又はこれらの混合物を含むスタックを含むことがより好ましい。
【００１２】
第１及び第２のゲート・スタックのシリコン含有ゲート導体は、多結晶シリコンを含むことが好ましい。
【００１３】
上述のような第１及び第２のゲート・スタックは、本発明の半導体デバイスのための基本的な異種ゲート構成を構成する。このような第１及び第２のゲート・スタックは、本発明におけるデバイス性能及び製造性をさらに改善するための１つ又は複数の付加的な層を含むことができる。
【００１４】
例えば、第１のゲート・スタックは、ゲート誘電体層の下に配置された界面層と、シリコン含有ゲート導体の上に配置された付加的なシリコン含有ゲート導体とをさらに含むことができ、第２のゲート・スタックは、シリコン含有ゲート導体の上に配置された付加的なシリコン含有ゲート導体をさらに含むことができる。
【００１５】
別の例の場合には、第１のゲート・スタックは、金属ゲート導体の上及びシリコン含有ゲート導体の下に配置された導電性酸素障壁層をさらに含むことができる。
【００１６】
さらに別の例の場合には、第１のゲート・スタックは、ゲート誘電体層の下に配置された界面層と、ゲート誘電体層の上又は該ゲート誘電体層内及び金属ゲート導体の下に配置された希土類金属含有層又はアルカリ土類金属含有層とをさらに含むことができる。第１のゲート・スタックが希土類金属含有層を含む場合には、希土類金属含有層は、少なくとも１つの希土類金属の酸化物又は窒化物を含むことが好ましい。代替的に、第１のゲート・スタックがアルカリ土類金属含有層を含む場合には、アルカリ土類金属含有層は、式ＭｘＡｙを有する化合物を含むことが好ましく、ここで、Ｍは少なくとも１つのアルカリ土類金属であり、ＡはＯ、Ｓ又はハロゲン化物のうちの１つであり、ｘは１又は２であり、ｙは１、２又は３である。
【００１７】
別の態様において、本発明は、
半導体基板の第２のデバイス領域の上に、第１のゲート誘電体層及びシリコン含有ゲート導体を選択的に形成することと、
第２のデバイス領域の上に保護キャップ層を選択的に形成することと、
半導体基板の第１のデバイス領域の上に、二酸化シリコンのものより大きいか又はこれに等しい誘電率（ｋ）を有する誘電体材料を含む第２のゲート誘電体層と金属ゲート導体とを選択的に形成することと、
第２のデバイス領域から保護キャップ層を除去することと、
第１のデバイス領域及び第２のデバイス領域の両方の上にシリコン含有層を付着させることと、
シリコン含有層、金属ゲート導体、第２のゲート誘電体層、シリコン含有ゲート導体及び第１のゲート誘電体層をパターン形成し、第１のゲート・スタック及び第２のゲート・スタックを形成することと
を含む、基本的な異種ゲート構成を有する（すなわち、如何なる付加的な層も用いない）半導体デバイスの形成方法に関する。
【００１８】
さらに別の態様において、本発明は、
前記半導体基板の前記第１のデバイス領域の上に、二酸化シリコンのものより大きいか又はこれに等しい誘電率（ｋ）を有する誘電体材料を含む第１のゲート誘電体層と、金属ゲート導体と、シリコン含有ゲート導体とを選択的に形成することと、
第１のデバイス領域及び第２のデバイス領域の両方の上に第２のゲート誘電体層を形成することと、
第１のデバイス領域及び第２のデバイス領域の両方の上にシリコン含有層を付着させることと、
シリコン含有層、第２のゲート誘電体層及びシリコン含有ゲート導体を平坦化して、第１のデバイス領域からシリコン含有層及び第２のゲート誘電体層の一部を除去し、第１のデバイス領域内のシリコン含有ゲート導体の上面を露出させることであって、第１のデバイス領域内の露出されたシリコン含有ゲート導体が、第２のデバイス領域内のシリコン含有層の除去されていない部分と実質的に同一平面上にあることと、
露出されたシリコン含有ゲート導体、金属ゲート導体、第１のゲート誘電体層並びにシリコン含有層及び第２のゲート誘電体層の除去されていない部分をパターン形成して、第１のゲート・スタック及び第２のゲート・スタックを形成することとを含む、基本的な異種ゲート構成を有する（すなわち、如何なる付加的な層も用いない）半導体デバイスの形成方法に関する。
【００１９】
さらに別の態様において、本発明は、
半導体基板の第１のデバイス領域の上に、二酸化シリコンのものより大きいか又はこれに等しい誘電率（ｋ）を有する誘電体材料を含む第１のゲート誘電体層、金属ゲート導体及びシリコン含有ゲート導体を選択的に形成することと、
第１のデバイス領域及び第２のデバイス領域の両方の上に第２のゲート誘電体層を形成することと、
第１のデバイス領域及び第２のデバイス領域の両方の上にシリコン含有層を付着させることと、
シリコン含有層を選択的にエッチングして、第１のデバイス領域からシリコン含有層の一部を除去することと、
第２のゲート誘電体層を選択的にエッチングして、第１のデバイス領域から第２のゲート誘電体層の一部を除去し、これによりシリコン含有ゲート導体の上面を露出させることと、
露出されたシリコン含有ゲート導体、金属ゲート導体、第１のゲート誘電体層並びにシリコン含有層及び第２のゲート誘電体層の除去されていない部分をパターン形成して、第１のゲート・スタック及び第２のゲート・スタックを形成することとを含む、基本的異種ゲート構成を有する（すなわち、如何なる付加的な層も用いない）半導体デバイスの形成方法に関する。
【００２０】
更に別の態様において、本発明は、半導体デバイスを形成する方法に関し、こうした半導体デバイスの第１のゲート・スタックは、ゲート誘電体層の下に配置された界面層と、シリコン含有ゲート導体の上に配置された付加的なシリコン含有ゲートとをさらに含み、第２のゲート・スタックは、シリコン含有ゲート導体の上に配置された付加的なシリコン含有ゲート導体をさらに含む。この方法は、具体的には、
半導体基板の第２のデバイス領域の上に、第１のゲート誘電体層及びシリコン含有ゲート導体を選択的に形成することと、
第１のデバイス領域及び第２のデバイス領域の両方の上に、界面層、第２の誘電体層、金属層及びシリコン含有層を形成することと、
第２のデバイス領域から、界面層、第２の誘電体層、金属層及びシリコン含有層を選択的に除去して、これにより第２のデバイス領域内のシリコン含有ゲート導体の上面を露出させることと、
第１のデバイス領域及び第２のデバイス領域の両方の上に付加的なシリコン含有層を形成することと、
付加的なシリコン含有層、シリコン含有層、金属層、第２の誘電体層、界面層、シリコン含有ゲート導体及び第１のゲート誘電体層をパターン形成して、第１のゲート・スタック及び第２のゲート・スタックを形成することとを含む。
【００２１】
さらに別の態様において、本発明は、半導体デバイスの形成方法に関し、こうした半導体デバイスの第１のゲート・スタックは、金属ゲート導体の上及びシリコン含有ゲート導体の下に配置された導電性酸素障壁層をさらに含む。この方法は、具体的には、
半導体基板の第１のデバイス領域の上に、第１の誘電体層、金属ゲート導体及び導電性酸素拡散障壁層を選択的に形成することと、
第２のデバイス領域内の半導体基板の露出された上面を酸化させて、第２のゲート誘電体層を形成することであって、導電性酸素拡散障壁層が、第１のデバイス領域を酸化から保護することと、
第１のデバイス領域及び第２のデバイス領域の両方の上にシリコン含有層を付着させることと、
シリコン含有層、導電性酸素拡散障壁層、金属ゲート導体、第１のゲート誘電体層及び第２のゲート誘電体層をパターン形成して、第１のゲート・スタック及び第２のゲート・スタックを形成することとを含む。
【００２２】
さらに別の態様において、本発明は、
半導体基板の第１のデバイス領域の上に、第１の誘電体層、金属ゲート導体及び絶縁酸素拡散障壁層を選択的に形成することと、
第２のデバイス領域内の半導体基板の露出された上面を酸化させて、第２のゲート誘電体層を形成することであって、絶縁酸素拡散障壁層が、第１のデバイス領域を酸化から保護することと、
第１のデバイス領域から絶縁酸素拡散障壁層を除去して、金属ゲート導体の上面を露出させることと、
第１のデバイス領域及び第２のデバイス領域の両方の上に、シリコン含有層を付着させることと、
シリコン含有層、金属ゲート導体、第１のゲート誘電体層及び第２のゲート誘電体層をパターン形成して、第１のゲート・スタック及び第２のゲート・スタックを形成することとを含む、基本的な異種ゲート構成を有する（すなわち、如何なる付加的な層も有していない）半導体デバイスの形成方法に関する。
【００２３】
さらに別の態様において、本発明は、半導体デバイスの形成方法に関し、このような半導体デバイスの第１のゲート・スタックは、ハフニウム・ベースの高ｋ（すなわち、二酸化シリコンのものより大きい誘電率を有する）ゲート誘電体層を含み、さらに、高ｋゲート誘電体層の下に配置された界面層と、高ｋゲート誘電体層の上又は高ｋゲート誘電体層内及び金属ゲート導体の下に配置された希土類金属含有層又はアルカリ土類金属層とを含む。この方法は、具体的には、
半導体基板の第１のデバイス領域の上に、界面層及びハフニウム層を選択的に形成することと、
ハフニウム層を酸化させて、第１のデバイス領域内に酸化ハフニウムを含む高ｋゲート誘電体層を形成することであって、第２のデバイス領域内の半導体基板の上面を同時に酸化させて、第２のデバイス領域内にゲート誘電体層を形成することと、
第１のデバイス領域の上に、希土類金属含有層又はアルカリ土類金属含有層を選択的に形成することと、
第１及び第２のデバイス領域の両方の上に金属層を付着させることと、
第２のデバイス領域から金属層を選択的に除去して、これにより該第２のデバイス領域内のゲート誘電体層の上面を露出させることと、
第１のデバイス領域及び第２のデバイス領域の両方の上にシリコン含有層を付着させることと、
シリコン含有層、金属層、希土類金属含有層又はアルカリ土類金属含有層、高ｋゲート誘電体層、界面層及びゲート誘電体層をパターン形成して、第１のゲート・スタック及び第２のゲート・スタックを形成することとを含む。
【００２４】
本発明の他の態様、特徴及び利点は、次の開示及び添付の特許請求の範囲からより完全に明らかになるであろう。
【発明を実施するための最良の形態】
【００２５】
以下の説明においては、本発明の完全な理解を提供するため、特定の構造体、部品、材料、寸法、処理ステップ及び技術のような多数の細部が示される。しかしながら、これらの特定の詳細なしで本発明を実施できることは、当業者には理解されるであろう。他の例においては、本発明を不明瞭にするのを避けるために、公知の構造体又は処理ステップは詳細に説明していない。
【００２６】
層、領域、又は基板のような要素が、別の要素「上に」又は別の要素「の上に」あるものとして言及されるとき、該要素が他の要素の真上にあってもよく、又は介在する要素が存在してもよい。対照的に、要素が別の要素の「真上に」又は別の要素の「すぐ上に」あるものとして言及されるとき、介在する要素が存在しないことが理解されるであろう。要素が、別の要素の「下に」又は別の要素の「下方に」あるものとして言及されるとき、該要素が他の要素の真下或いは下方にあってもよく、又は介在する要素が存在してもよい。対照的に、要素が別の要素の「真下に」又は「すぐ下方に」あるものとして言及されるとき、介在する要素が存在しないことが理解されるであろう。
【００２７】
本発明は、ｎ−ＦＥＴ及びｐ−ＦＥＴゲート構造体のための統合された異種（又はハイブリッド）ゲート構成を含む、ＣＭＯＳ回路のような改善された半導体デバイスを提供するものである。具体的には、本発明のＣＭＯＳ回路内のｎ−ＦＥＴゲート・スタックは、少なくとも、下から上に、ゲート誘電体層、金属ゲート導体及びシリコン含有ゲート導体を含む。他方、こうしたＣＭＯＳ回路内のｐ−ＦＥＴゲート・スタックは、下から上に、従来のゲート誘電体層及び従来のシリコン含有ゲート導体を含む。必ずしもではないが、ｎ−ＦＥＴゲート・スタックのゲート誘電体層は、二酸化シリコンのものより大きい誘電率を有する高ｋ誘電体材料を含むことが好ましい。代替的に、ｎ−ＦＥＴゲート・スタックのゲート誘電体層は、二酸化シリコンのものに等しい誘電率を有するゲート誘電体材料を含むことができる。
【００２８】
このような異種すなわちハイブリッド・ゲート構成は、一方では、約１４Åの反転厚（Ｔｉｎｖ）及び高い電子移動度を有する、金属ゲートのｎ−ＦＥＴゲート・スタックの帯端を提供し、これは、約１８ÅのＴｉｎｖを有するポリシリコン・ゲートの従来のｎ−ＦＥＴゲート・スタックに優るＣＭＯＳ回路のための性能アップを達成する働きをする。他方、こうした異種又はハイブリッド・ゲート構成は、従来のポリシリコン・ゲートのｐ−ＦＥＴゲート・スタックを提供し、これにより、典型的に、金属ゲートを含むｐ−ＦＥＴゲート・スタックと関連付けられた点欠陥及び熱的不安定の問題が克服される。
【００２９】
さらに、ハイブリッド結晶配向（すなわち、全ての目的のためにこれらの特許の全体が引用として本明細書に組み入れられる、特許文献１として２００４年１２月２３日に発行された「ＨＩＧＨ  ＰＥＲＦＯＲＭＡＮＣＥ  ＣＭＯＳ  ＳＯＩ  ＤＥＶＩＣＥＳ  ＯＮ  ＨＹＢＲＩＤ  ＣＲＹＳＴＡＬ−ＯＲＩＥＮＴＥＤ  ＳＵＢＳＴＲＡＴＥＳ」という名称の、２００３年６月１７日に出願された米国特許出願番号第１０／２５０，２４１号、及び、特許文献２として２００５年３月３日に発行された「ＵＬＴＲＡ−ＴＨＩＮ  ＳＩＬＩＣＯＮ−ＯＮ−ＩＮＳＵＬＡＴＯＲ  ＡＮＤ  ＳＴＲＡＩＮＥＤ−ＳＩＬＩＣＯＮ−ＤＩＲＥＣＴ−ＯＮ−ＩＮＳＵＬＡＴＯＲ  ＯＲＩＥＮＴＡＴＩＯＮＳ」という名称の２００４年９月２日に出願された米国特許出願番号第１０／９３２，９８２号によって説明されるようなＨＯＴ技術）の基板を用いる基板エンジニアリングによって、ｐ−ＦＥＴ性能を改善できるので、適切なハイブリッド結晶配向の基板と共に用いられるときに改善されたデバイス性能を達成するために、本発明によって提案される異種又はハイブリッド・ゲー構成は、特に有用なものである。
【００３０】
互いに隣接した少なくともｎ−ＦＥＴデバイス領域及び少なくとも１つのｐ−ＦＥＴデバイス領域を有する半導体基板１２を含む、本発明の例示的なＣＭＯＳ回路１０が、図１に示される。第１のゲート・スタックすなわちｎ−ＦＥＴゲート・スタックが、ｎ−ＦＥＴデバイス領域内の半導体基板１２の上に配置され、下から上に、ゲート誘電体層１４（高ｋゲート誘電体層であることが好ましい）、金属ゲート導体１６及びシリコン含有ゲート導体１８を含む。第２のゲート・スタックすなわちｐ−ＦＥＴゲート・スタックが、ｐ−ＦＥＴデバイス領域内の半導体基板１２の上に配置され、下から上に、ゲート誘電体層２０及びシリコン含有ゲート導体２２を含む。
【００３１】
縮尺通りに描かれていない図１においては、半導体基板１２上に１つのｎ−ＦＥＴゲート・スタック及び１つのｐ−ＦＥＴゲート・スタックだけが示されていることに留意されたい。こうした実施形態が例示されるが、本発明は、いずれかの特定の数のｎ−ＦＥＴ及びｐ−ＦＥＴゲート・スタックに制限されるものではない。さらに、本発明の半導体デバイスは、ｎ−ＦＥＴ及びｐ−ＦＥＴの他に、抵抗器、ダイオード、プレーナ型キャパシタ、バラクター等といった他の論理回路部品を含むこともできる。
【００３２】
本発明に用いられる半導体基板１２は、これらに限られるものではないが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ及び他の全てのＩＩＩ／Ｖ族又はＩＩ／ＶＩ族化合物半導体を含む任意の半導体材料を含む。半導体基板１２はまた、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）又はＳｉＧｅオン・インシュレータ（ＳＧＯＩ）のような有機半導体又は層状半導体を含むこともできる。本発明の幾つかの実施形態においては、半導体基板１２は、Ｓｉ含有半導体材料、すなわちシリコンを含有する半導体材料からなることが好ましい。
【００３３】
半導体基板１２は、ドープしたものであっても、ドープされていないものであってもよく、或いは内部にドープされた領域及びドープされていない領域の両方を含むことができる。半導体基板１２はまた、第１のドープ（ｎ−又はｐ−）領域と、第２のドープ（ｐ−又はｎ−）領域とを含むこともできる。明瞭にするために、本発明の図面内にドープ領域は具体的に示されていない。第１のドープ領域及び第２のドープ領域は同一のものであってもよいし、又は異なる導電率及び／又はドーピング濃度を有するものであってもよい。これらのドープ領域は、「ウェル」として知られ、種々のデバイス領域を定めるために用いることができる。
【００３４】
本発明の特に好ましい実施形態において、半導体基板１２は、電子の移動度が増大される少なくとも１つの領域（例えば、ｎ−ＦＥＴデバイス領域）と、正孔の移動度が増加される別の領域（例えば、ｐ−ＦＥＴデバイス領域）とを含むハイブリッド基板である。電子移動度が増大される領域内にｎ−ＦＥＴを製造し、正孔移動度が増大される領域内にｐ−ＦＥＴを製造することによって、ｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域におけるそれぞれの荷電キャリア（すなわち、電子又は正孔のいずれか）を同時に増大させることができ、これによりＣＭＯＳデバイスの性能が改善される。
【００３５】
より具体的には、半導体基板１２は、異なる結晶配向の異なる領域を含むハイブリッド基板（ここでは、ハイブリッド結晶配向基板と呼ばれる）である。こうしたハイブリッド結晶配向基板の機能性は、半導体結晶内のキャリア移動度の異方性に基づいている。具体的には、電子及び正孔のような荷電キャリアの移動度は、半導体基板の結晶配向によって変わる。例えば、正孔移動度は、シリコン基板内の（１００）表面と比較して（１１０）表面の場合に増大されるが、電子移動度は、（１１０）表面と比較して（１００）シリコン表面の場合に増大される。したがって、（１００）表面の結晶配向を有するデバイス領域内にｎ−ＦＥＴを製造し、（１１０）表面の結晶配向を有する異なるデバイス領域内にｐ−ＦＥＴを製造することによって、ｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域におけるそれぞれの荷電キャリア（すなわち、電子又は正孔のいずれか）の移動度が、両方とも増大される。こうしたキャリア移動度の異方性は、他のＩＶ族半導体材料並びにＩＩＩ−Ｖ族及びＩＩ−ＶＩ族化合物のような他の半導体材料内にも存在し、よって、ハイブリッド結晶配向技術（一般に、ＨＯＴ技術と呼ばれる）は、このような他の半導体材料からなる基板に容易に適用可能である。例えば、全ての目的のためにその特許の内容全体が引用により本明細書に組み入れられる特許文献１及び特許文献２に説明されるような、例えば、ウェハ接合、選択的エッチング及び半導体層の再成長を含む方法によって、ハイブリッド結晶配向基板を形成することができる。
【００３６】
典型的には、少なくとも１つの分離領域（図示せず）が半導体基板１２内に形成され、隣接したｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域を互いから分離する。分離領域は、トレンチ分離領域とするか又はフィールド酸化物分離領域とすることができる。トレンチ分離領域は、当業者には公知の従来のトレンチ分離プロセスを用いて形成される。例えば、トレンチ分離領域を形成するのに、リソグラフィ、エッチング及びトレンチ誘電体によるトレンチの充填を用いることができる。随意的に、トレンチの充填前に、トレンチ内にライナを形成することができ、トレンチの充填後に緻密化段階を行うことができ、トレンチの充填に続いて平坦化プロセスを行うこともできる。いわゆる局所的シリコン酸化プロセスを用いて、フィールド酸化物を形成することができる。
【００３７】
ｎ−ＦＥＴゲート・スタックのゲート誘電体層１４は、必ずしもではないが、二酸化シリコンのものより大きいか又はこれに等しい誘電率（約４．０）を有する高ｋゲート誘電体材料を含むことが好ましい。ゲート誘電体層１４は、約１０．０より大きい誘電率を有するハフニウム・ベースの高ｋ誘電体材料を含むことがより好ましい。このようなハフニウム・ベースの誘電体材料は、酸化ハフニウム（ＨｆＯ２）、ハフニウム・シリケート（ＨｆＳｉＯｘ）、酸窒化ハフニウム・シリコン（ＨｆＳｉＯＮ）、酸化ハフニウム及び酸化ジルコニウム（ＺｒＯ２）の混合物、又はこれらの多層構造から選択することができる。ｎ−ＦＥＴゲート・スタックのゲート誘電体層１４は、酸化ハフニウム又は窒化ハフニウムを含むことがより好ましい。幾つかの実施形態において、ハフニウム・ベースのゲート誘電体層１４は、約４．０より大きい又はこれに等しい、より典型的には、約７．０より大きいか又はこれに等しい誘電率（ｋ）を有する他の誘電体材料と置き換えるか、或いは、これと共に用いることができる。他の誘電体材料は、例えば、半導体酸化物、半導体酸窒化物、金属酸化物、又は当業者には公知である混合された金属酸化物とすることができ、これらは、ゲート誘電体層１４を形成するための、以下に説明される技術のいずれかを用いて形成することができる。
【００３８】
ハフニウム・ベースのゲート誘電体層１４は、例えば、化学気相成長（ＣＶＤ）、プラズマ強化ＣＶＤ、物理気相成長（ＰＶＤ）、有機金属化学気相成長（ＭＯＣＶＤ）、原子層付着（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液付着及び他の同様の付着プロセスのような付着プロセスによって、半導体基板１２の表面上に形成することができる。ハフニウム・ベースのゲート誘電体層１４は、上述のプロセスのいずれかの組み合わせを用いて形成することもできる。
【００３９】
ハフニウム・ベースのゲート誘電体層１４の物理的厚さは変わり得るが、典型的には、層１４は、約０．５ｎｍから約１０ｎｍまでの厚さを有し、約０．３ｎｍから約３ｎｍまでの厚さがより典型的である。
【００４０】
金属ゲート導体１６は、ＩＶＢ族又はＶＢ族の金属を含有する、金属窒化物又は金属シリコン窒化物のような金属材料を含むことが好ましい。より具体的には、金属ゲート導体１６は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ又はＴａからなる群から選択された金属を含み、Ｔｉ又はＴａが非常に好ましい。例えば、金属ゲート導体１６は、ＴｉＮ又はＴａＮを含むことが好ましい。さらに、本発明の金属ゲート導体１６は、Ｔｉ−ＡＥ−Ｎの三元合金（「ＡＥ」は、アルカリ土類金属を表す）、Ｔａ−ＡＥ−Ｎの三元合金、Ｔｉ−ＲＥ−Ｎの三元合金（「ＲＥ」は、希土類金属を表す）、Ｔａ−ＲＥ−Ｎの三元合金又はそれらの混合物を含有するスタックを含むことができる。
【００４１】
金属ゲート導体１６は、単一の金属層を含むこともでき、或いは、異なる金属組成の多数の金属層を含むことができる。金属ゲート導体１６は、第１の金属層（図示せず）とシリコン含有ゲート導体１８との間のデバイス領域の１つの中に、仕事関数定義金属層（図示せず）をさらに含むことが好ましい。「仕事関数定義金属」とは、ゲート・スタックの仕事関数を調整又は設定するために用いることができる金属層を意味する。ｎ型仕事関数の場合には、仕事関数定義金属は、元素周期表のＩＩＩＢ族、ＩＶＢ族又はＶＢ族からの少なくとも１つの元素を含む（元素の命名法は、ＣＡＳ法に基づいている）。ランタン系列（例えば、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ又はＬｕ）内の元素もここで考慮される。ｎ型仕事関数を導電性電極に提供するのに用いることができる金属の説明に役立つ実例は、これらに限られるものではないが、Ｓｃ、Ｙ、Ｌａ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｔｉ及びランタン系列からの元素を含む。ｎ型仕事関数のシフトをもたらすのに用いられる仕事関数定義金属は、ランタン族からの元素の１つであることが好ましい。ｐ型仕事関数の場合には、仕事関数定義金属は、元素周期表のＶＩＢ族、ＶＩＩＢ族及びＶＩＩＩ族からの少なくとも１つの元素を含む（元素の命名法は、ＣＡＳ法に基づいている）。ｐ型仕事関数を導電性電極に提供するのに用いることができる金属の説明に役立つ実例は、これらに限られるものではないが、Ｒｅ、Ｆｅ、Ｒｕ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐｄ及びＰｔを含む。ｐ型仕事関数のシフトをもたらすのに用いられる仕事関数定義金属は、Ｒｅ、Ｒｕ又はＰｔの１つであることが好ましい。
【００４２】
金属ゲート導体１６は、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング又は蒸着のような従来の付着プロセスを用いて容易に形成することができる。金属ゲート導体１６の物理的厚さは変わり得るが、典型的には、金属ゲート導体１６は、約０．５ｎｍから約２００ｎｍまでの厚さを有し、約５ｎｍから約８０ｎｍまでの厚さがより典型的である。
【００４３】
ｐ−ＦＥＴゲート・スタックのゲート誘電体層２０は、半導体酸化物、半導体酸窒化物、Ａｌ２Ｏ３、ＡｌＯＮ、ＡｌＮなどの金属酸化物及びそれらの組み合わせ並びに多層構造といった従来のゲート誘電体材料を含むことが好ましい。上述のような高ｋ誘電体材料を用いてゲート誘電体層２０を形成することもできる。ゲート誘電体層２０は、例えば、酸化又は酸窒化のような熱成長工程によって形成することができる。代替的に、ゲート誘電体層２０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、蒸着、反応性スパッタリング、化学溶液付着又は他のいずれかの適切な付着プロセスのような付着プロセスによって形成することができる。ゲート誘電体層２０は、上記のプロセスのいずれかの組み合わせを用いて形成することもできる。ゲート誘電体層２０の物理的厚さは変わり得るが、典型的には、ゲート誘電体層２０は、約０．５ｎｍから約１０ｎｍまでの厚さを有し、約０．５ｎｍから約３ｎｍまでの厚さがより典型的である。
【００４４】
ｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックのシリコン・ゲート導体１８及び２２は、多結晶又はアモルファス形態のＳｉ又はＳｉＧｅ合金を含むことができ、多結晶のＳｉ又はＳｉＧｅがより典型的である。例えば、ＣＶＤ、ＰＶＤ又は蒸着のような周知の付着プロセスを用いて、Ｓｉ含有材料の１つ又は複数のブランケット層を付着させることによって、こうしたシリコン・ゲート導体１８及び２２を形成することができる。Ｓｉ含有材料層は、ドープされてもよく又はドープされなくてもよい。ドープされる場合には、その場ドーピング付着プロセスを用いて同じものを形成することができる。代替的に、付着、イオン注入及びアニーリングによって、ドープされたＳｉ含有層を形成することができる。イオン注入及びアニーリングは、材料スタックをパターン形成する次のエッチング・ステップの前又は後に行うことができる。Ｓｉ含有層のドーピングによって、このように形成されたゲート導体の仕事関数がシフトされる。Ｓｉ含有ゲート導体１８及び２２の厚さすなわち高さは、用いられる付着プログラムによって変わり得る。典型的には、Ｓｉ含有ゲート導体１８及び２２の各々は、約２０ｎｍから約１８０ｎｍまでの垂直方向の厚さを有し、約４０ｎｍから約１５０ｎｍまでの厚さがより典型的である。
【００４５】
図１に示されるようなＣＭＯＳ回路１０は、ここで添付の図２−図２０に示される例示的な処理ステップを参照してより詳細に説明される、本発明の種々の方法による統合された方法で容易に形成することができる。
【００４６】
具体的には、本発明の１つの実施形態によると、図２−図１０は、最初にｐ−ＦＥＴデバイス内に半導体酸化物又は半導体酸窒化物のゲート誘電体とポリシリコン・ゲート導体とを形成し、続いて、ｎ−ＦＥＴデバイス領域内に高ｋ誘電体及び金属を付着する際に、ｐ−ＦＥＴデバイス領域を保護キャップ層で覆うことによって、図１のｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す。
【００４７】
まず、互いに隣接して配置され、好ましくは浅いトレンチ分離領域（図示せず）によって互いから分離されるｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域を含む半導体基板１２を示す、図２について説明する。ゲート誘電体層２０及びシリコン含有ゲート導体２２が、ｐ−ＦＥＴデバイス領域上に選択的に形成されるが、ｎ−ＦＥＴデバイス領域上には形成されない。具体的には、最初に、ブランケット・ゲート誘電体層２０が、好ましくは熱酸化付着プロセスによって、ｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域の両方の上に形成され（図示せず）、続いてブランケット・シリコン含有層２２が、ｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域の両方の上に付着される（図示せず）。次に、ソフトマスク／ハードマスク反応性イオン・エッチング（ＲＩＥ）、希塩酸（ＤＨＦ）エッチング溶液を用いる湿式エッチング又は他のいずれかの適切な技術のような１つ又は複数の選択的エッチング・ステップによって、ｎ−ＦＥＴデバイス領域から層２０及び２２の一部が選択的に除去される（図示せず）。
【００４８】
次に、図３に示されるように、ｎ−ＦＥＴデバイス領域が、フォトレジスト材料７４で選択的に覆われ、続いて図４に示されるように、ｐ−ＦＥＴデバイス領域において、シリコン含有ゲート導体２２の上に保護材料層７６が形成される。保護材料層７６は、シリコン含有ゲート導体２２に選択的に結合して、シリコン含有ゲート導体２２への材料の成長又は付着を抑制する保護コーティングを形成する、少なくとも１つのシラン不活性化剤を含む。本発明の実施のために用いることができる適切なシラン不活性化剤は、クロロシラン、有機官能基シラン及びアルキルシランの広範囲のファミリーから選択されたシラン種を含む。シラン不活性化剤の特定の例は、これらに限られるものではないが、ジメチル・ジアセトキシ・シラン、ビス・ジアミノ・ジメチル・シラン、ジメチル・ジクロロ・シラン、ジメチル・アミノ・トリメチル・シラン、トリクロロ・メチル・シラン、オクタデシル・トリクロロ・シラン等を含む。
【００４９】
続いて、図５に示されるように、フォトレジスト材料７４が、ｎ−ＦＥＴデバイス領域から除去され、ゲート誘電体層１４（必ずしもではないが、好ましくは二酸化シリコンのものより大きい誘電率を有する高ｋ誘電体層）が、ｎ−ＦＥＴデバイス領域の上に付着される。高ｋゲート誘電体層１４の上に又は高ｋゲート誘電体層１４の代わりに、ｎ−ＦＥＴデバイス領域の上に希土類金属含有（ＲＥ含有）層及び／又はアルカリ土類金属含有（ＡＥ含有）層（図示せず）を形成することができる。続いて、図６に示されるように、金属層１６が、ｎ−ＦＥＴデバイス領域の上に形成される。保護材料層７６が、ｐ−ＦＥＴデバイス領域内のシリコン含有ゲート導体２２の表面形態を変え、これによりｐ−ＦＥＴデバイス領域における高ｋゲート誘電体層１４、ＲＥ／ＡＥ含有層（図示せず）及び金属層１６の付着が防止される。
【００５０】
ｎ−ＦＥＴデバイス領域の上に金属層１６が付着された後、図７に示されるように、保護材料層７６がｐ−ＦＥＴデバイス領域から除去され、続いて、図８に示されるように、ｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域の両方の上にブランケット・シリコン含有層７８が付着される。
【００５１】
次に、リソグラフィ及びエッチングによって、ブランケット・シリコン含有層７８、金属層１６、高ｋ誘電体層１４、シリコン含有ゲート導体２２及びゲート誘電体層２０がパターン形成され、１つはｎ−ＦＥＴのためのものであり、１つはｐ−ＦＥＴのためのものである２つ又はそれ以上のパターン形成されたゲート・スタックを形成する。具体的には、図９に示されるように、ゲート・レベル・リソグラフィによって、パターン形成された多導体（Ｐｏｌｙｃｏｎｄｕｃｔｏｒ；ＰＣ）レジスト８０及び８２が、それぞれｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域の上に形成される。次に、１つ又は複数の乾式エッチング・ステップを用いて、このようなＰＣレジスト８０及び８２のパターンが、ブランケット・シリコン含有層７８、金属層１６、高ｋ誘電体層１４、シリコン含有ゲート導体２２及びゲート誘電体２０に転写され、図１０に示されるようなパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックが形成される。パターン形成されたゲート・スタックを形成するのに本発明に用いることができる適切な乾式エッチング工程は、これらに限られるものではないが、反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング（ＲＩＥ）、プラズマ・エッチング又はレーザ・アブレーションを含む。エッチングが完了した後、パターン形成されたＰＣレジスト８０及び８２が除去され、図１に示されるようなパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックがもたらされる。
【００５２】
図１１−図１５は、本発明の１つの実施形態による、最初にｎ−ＦＥＴデバイス領域内に高ｋゲート誘電体層、金属ゲート導体及びシリコン含有ゲート導体が形成され、続いて付着及び平坦化によって、ｐ−ＦＥＴデバイス領域内にゲート誘電体層及びシリコン含有ゲート導体が形成される、「金属優先」手法を用いて、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための別の組の例示的な処理ステップを示す。
【００５３】
具体的には、図１１は、互いに隣接して配置され、浅いトレンチ分離領域９によって分離されるｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域を含有する半導体基板１２を示す。図１１に示されるように、高ｋゲート誘電体層１４、金属ゲート導体層１６及びシリコン含有層１８が、ｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域の両方の上に形成される。次に、図１２に示されるように、パターン形成技術によって、高ｋゲート誘電体層１４、金属ゲート導体層１６及びシリコン含有層１８の一部が選択的に除去され、続いてゲート誘電体層２０がｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域の両方の上に付着される。ｎ−ＦＥＴデバイス領域が選択的にブロックされ、層状スタックがｐ−ＦＥＴデバイス領域から除去されるリソグラフィ工程を用いて、パターン形成が行われることが好ましい。
【００５４】
次に、図１３に示されるように、ブランケット・シリコン含有層２２が、ｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域の両方の上に付着され、次に、化学機械研磨ステップのような平坦化ステップが行われて、構造体全体を平坦化し、シリコン含有層２２及びゲート誘電体層２０の一部をｎ−ＦＥＴデバイス領域から除去する。その結果、図１４に示されるように、平坦化されたｎ−ＦＥＴデバイス領域において第１のシリコン含有層１８の上面が露出され、露出されたシリコン含有層１８は、第２のデバイス領域内のシリコン含有層２２の除去されていない部分と実質的に同一平面上になる。
【００５５】
続いて、誘電体ハードマスク層８８が、ｎ−ＦＥＴデバイス領域内のシリコン含有層１８及び第２のデバイス領域内のシリコン含有層２２の除去されていない部分の両方の上に形成され、従来のリソグラフィ技術によって、パターン形成されたフォトレジスト構造体９０及び９２が、誘電体ハードマスク層８８の上面の上に付着される。次に、１つ又は複数の乾式エッチング・ステップを用いて、フォトレジスト構造体９０及び９２のパターンが、誘電体ハードマスク層８８、シリコン含有ゲート導体層１８、金属ゲート導体層１６、高ｋゲート誘電体層１４、シリコン含有層２２及びゲート誘電体層２０に転写され、図１５に示されるようなパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックが形成される。パターン形成されたゲート・スタックを形成するのに本発明に用いることができる適切な乾式エッチング工程は、これらに限られるものではないが、反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング（ＲＩＥ）、プラズマ・エッチング又はレーザ・アブレーションを含む。
【００５６】
したがって、図１５に示されるように、ｎ−ＦＥＴデバイス領域内の第１のパターンのゲート・スタックは、下から上に、高ｋゲート誘電体層１４、金属ゲート導体１６、シリコン含有ゲート導体１８及びパターン形成された誘電体ハードマスク８８Ａを含む。したがって、図１５に示されるように、ｐ−ＦＥＴデバイス領域内の第２のパターンのゲート・スタックは、下から上に、ゲート誘電体層２０、シリコン含有ゲート導体２２及びパターン形成された誘電体ハードマスク８８Ｂを含む。続いて、パターン形成されたゲート・スタックからパターン形成された誘電体ハードマスク８８Ａ及び８８Ｂを除去することができる。
【００５７】
図１６−図２０は、上述の平坦化ステップの代わりに１つ又は複数のエッチング・ステップによって、その後に形成されるシリコン含有層２２及びゲート誘電体層２０がｎ−ＦＥＴデバイス領域から除去される点を除いて、図１１−図１５によって示されるプロセスと類似した「金属優先」手法を同様に用いる、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す。
【００５８】
具体的には、図１６は、ブランケット・シリコン含有層２２の形成後の（すなわち、図１３で示されるステップの後の）、フォトレジスト材料９０によるｐ−ＦＥＴデバイス領域の選択的被覆を示す。次に、図１７に示されるように、１つ又は複数の選択的エッチング・ステップを行い、フォトレジト材料９０によって覆われていない領域（すなわち、ｎ−ＦＥＴデバイス領域及びＳＴＩ領域９）から、シリコン含有層２２及びゲート誘電体層２０の一部を除去する。
【００５９】
最初に、シリコン・エッチング・ステップ（図示せず）を行い、ｎ−ＦＥＴデバイス領域及びＳＴＩ領域９から、シリコン含有層２２の一部を除去することが好ましい。このようなシリコン・エッチング・ステップは、ｎ−ＦＥＴデバイス領域及びＳＴＩ領域９内の下にあるゲート誘電体層２０の一部の上で停止し、これを露出させる。続いて、ｐ−ＦＥＴデバイス領域からフォトレジト材料９０が除去され、続いて、酸化物剥離ステップによって、ｎ−ＦＥＴデバイス領域及びＳＴＩ領域９からゲート誘電体層２０の露出された部分を除去する。ｐ−ＦＥＴデバイス領域におけるゲート誘電体層２０の残りの部分は、シリコン含有層２２の残りの部分によって覆われ、よって酸化物剥離によって除去されない。
【００６０】
図１７に示されるように、ｐ−ＦＥＴデバイス領域内のフォトレジト材料９０が、ｎ−ＦＥＴデバイス領域内のシリコン含有ゲート導体層１８からわずかにオフセットしているので、選択的エッチングにより、ｐ−ＦＥＴデバイス領域内のシリコン含有層２２の残りの部分とｎ−ＦＥＴデバイス領域内のシリコン含有ゲート導体層１８との間にシーム（ｓｅａｍ）又はトレンチ８４がもたらされる。シーム又はトレンチ８４は、ＳＴＩ領域９の上に配置されることが好ましい。
【００６１】
次に、図１８に示されるように、ブランケット・シリコン含有層９４が、ｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域の両方の上に付着される。こうしたブランケット・シリコン含有層９４は、シーム又はトレンチ８４を充填し、ｐ−ＦＥＴデバイス領域内のシリコン含有層２２及びｎ−ＦＥＴデバイス領域内のシリコン含有ゲート導体層１８の両方を組み込む連続的なシリコン含有構造層９４を形成する。上述のようにシーム又はトレンチ８４は、ＳＴＩ領域９の上に配置されるので、ＳＴＩ領域９は、連続的シリコン含有構造層９４を、半導体基板１２のｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域から電気的に絶縁するように働く。
【００６２】
次に、リソグラフィ及びエッチングによって、連続的シリコン含有構造層９４、金属層１６、高ｋゲート誘電体層１４、ゲート誘電体層２０の残りの部分がパターン形成され、１つはｎ−ＦＥＴのためのものであり、１つはｐ−ＦＥＴのためのものである２つ又はそれ以上のパターン形成されたゲート・スタックを形成する。具体的には、ゲート・レベル・リソグラフィによって、図１９に示されるようなパターン形成された多導体（ＰＣ）レジスト９６及び９８が、それぞれｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域の上に形成され、次に、１つ又は複数の乾式及び／又は湿式エッチング・ステップを用いて、ＰＣレジスト９６及び９８のパターンが、連続的シリコン含有構造層９４、金属層１６、高ｋゲート誘電体層１４及びゲート誘電体層２０に転写され、図１９に示されるようなパターン形成されたｎ−ＦＥＴ及びｐ−ＦＥＴゲート・スタックを形成する。パターン形成されたゲート・スタックを形成するのに本発明に用いることができる適切な乾式エッチング工程は、これらに限られるものではないが、反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング（ＲＩＥ）、プラズマ・エッチング又はレーザ・アブレーションを含む。適切な湿式エッチング工程は、こうした層の除去のために特定の構造層と反応することができる１つ又は複数のエッチング溶液を用いる。
【００６３】
次に、図２０に示されるように、エッチングが完了した後、パターン形成されたＰＣレジスト９６及び９８が除去され、ＳＴＩ領域９によって分離された、ｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域内にそれぞれ配置されたパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックがもたらされる。１つ又は複数のエッチング・ステップの間に、ＳＴＩ領域９内に凹部１００が形成される。
【００６４】
図２１は、本発明の１つの実施形態による、半導体基板１２の上に互いに隣り合って配置されパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックの断面図を示す。具体的には、パターン形成されたｎ−ＦＥＴゲート・スタックは、下から上に、界面層１３、高ｋゲート誘電体層１４、金属ゲート導体１６、第１のポリシリコン・ゲート導体１８Ａ及び第２のポリシリコン・ゲート導体１８Ｂを含む。パターン形成されたｐ−ＦＥＴゲート・スタックは、下から上に、半導体酸化物又は半導体酸窒化物のゲート誘電体層２０、第１のポリシリコン・ゲート導体２２Ａ及び第２のポリシリコン・ゲート導体２２Ｂを含む。図２２−図２９で示される少なくともそれらの例示的な処理ステップを含む方法によって、図２１に示されるこうしたパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを容易に形成することができる。上述の２つの別個の処理ステップによって形成されるｎ−ＦＥＴゲート・スタックの第１のポリシリコン・ゲート導体１８Ａ及び第２のポリシリコン・ゲート導体１８Ｂは、同じ特性又は異なる特性のポリシリコン材料を含むことができる。
【００６５】
具体的には、図２２は、ｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域の両方の上への、ブランケット・ゲート誘電体層２０及びブランケット・シリコン含有ゲート導体層２２の形成を示す。次に、図２３に示されるように、フォトレジト材料３０が、ｐ−ＦＥＴデバイス領域の上に形成される。次に、ソフトマスク／ハードマスク反応性イオン・エッチング（ＲＩＥ）、ＤＨＦ湿式エッチング、又は他のいずれかの適切な技術のような１つ又は複数の選択的エッチング・ステップによって、層２０及び２２の一部が、ｎ−ＦＥＴデバイス領域（図２４に示されるような）から選択的に除去される。
【００６６】
続いて、図２５に示されるように、界面層１３、高ｋゲート誘電体層１４、金属ゲート導体１６、シリコン含有材料層１８Ａが、ｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域の両方の上に付着される。
【００６７】
随意的に、化学酸化によって、界面層１３が半導体基板１２の表面上に形成される。任意の界面層１３は、当業者に公知の従来の湿式化学処理技術を用いて形成される。代替的に、熱酸化、酸窒化或いは気相成長によって、界面層１３を形成することができる。基板１２がＳｉ含有半導体であるとき、界面層１３は、湿式処理によって成長される化学酸化物、或いは熱成長又は付着された酸化シリコン、酸窒化シリコン又は窒化された酸化シリコンからなる。基板１２がＳｉ含有半導体以外のものであるとき、界面層１３は、半導体酸化物、半導体酸窒化物又は窒化された半導体酸化物、或いは、例えば、半導体材料を備え低い界面トラップ密度を有するもののような他のいずれかの界面誘電体を含むことができる。界面層１３の厚さは、典型的には、約０．４ｎｍから約１．２ｎｍまでの範囲であり、約０．６ｎｍから約１．０ｎｍまでの厚さがより典型的である。しかしながら、通常、ＣＭＯＳ製造中に必要とされる高温での処理後に、界面層１３の厚さが異なることがある。
【００６８】
本発明の特定の実施形態において、界面層１３は、湿式化学酸化ステップによって形成された、約０．６ｎｍから約１．０ｎｍまでの範囲の厚さを有する半導体酸化物層である。この湿式化学酸化ステップは、６５℃において、水酸化アンモニア、過酸化水素及び水の混合物（１：１：５の比の）で、洗浄された半導体表面を処理するステップを含む。代替的に、オゾン化された水溶液内で半導体表面を処理することによって、界面層１３を形成することもでき、オゾン濃度は、１００万あたり約２部（ｐｐｍ）から約４０ｐｐｍまでの範囲である。
【００６９】
続いて、図２６に示されるように、ｎ−ＦＥＴデバイス領域が、フォトレジト材料３２によって選択的に覆われる。次に、フォトレジト材料３２をマスクとして使用し、ソフトマスク／ハードマスク反応性イオン・エッチング（ＲＩＥ）、湿式エッチング又は他のいずれかの適切な技術のような１つ又は複数の選択的エッチング・ステップを介して、図２７に示されるように、ｐ−ＦＥＴデバイス領域から、シリコン含有ゲート導体層１８Ａ、金属ゲート導体層１６、高ｋゲート誘電体層１４及び界面層１３の一部を選択的に除去する。
【００７０】
次に、図２８に示されるように、ブランケット・シリコン含有材料層３４及び誘電体ハードマスク層３６が、ｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域の両方の上に形成される。
【００７１】
次に、リソグラフィ及びエッチングによって、ブランケット・シリコン含有材料層３４、シリコン含有ゲート導体層１８Ａ、金属ゲート導体層１６、高ｋゲート誘電体層１４、界面層１３、シリコン含有ゲート導体２２、ゲート誘電体層２０及び誘電体ハードマスク３６がパターン形成され、図２１に示されるような、１つはｎ−ＦＥＴ用のものであり、１つはｐ−ＦＥＴ用のものである２つ又はそれ以上のパターン形成されたゲート・スタックを形成する。リソグラフィ・ステップは、フォトレジト（図示せず）を誘電体ハードマスク層３６の上面に適用し、フォトレジトを所望のパターンの放射に露光させ、従来のレジスト現像液を用いて露光されたフォトレジトを現像するステップを含む。次に、図２９に示されるように、フォトレジトのパターンが誘電体マスク層３６に転写され、パターン形成された誘電体ハードマスク１９及び２３を形成する。次に、パターン形成されたフォトレジトが除去され、続いて、１つ又は複数の乾式及び／又は湿式エッチング・ステップを用いて、ハードマスク１９及び２３のパターンが下にある層に転写され、図２１に示されるようなパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成する。パターン形成されたゲート・スタックを形成する際に本発明に用い得る適切な乾式エッチング工程は、これらに限られるものではないが、反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング（ＲＩＥ）、プラズマ・エッチング又はレーザ・アブレーションを含む。パターン形成後、パターン形成されたゲート・スタックからハードマスク１９及び２３が除去される。
【００７２】
図３０は、本発明の１つの実施形態による、互いに隣り合って配置されパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックの断面図である。具体的には、パターン形成されたｎ−ＦＥＴゲート・スタックは、下から上に、高ｋゲート誘電体１４、金属ゲート導体１６、導電性酸素拡散障壁層１７及びポリシリコン・ゲート導体１８を含む。パターン形成されたｐ−ＦＥＴゲート・スタックは、下から上に、半導体酸化物又は半導体酸窒化物のゲート誘電体２０及びポリシリコン・ゲート導体２２を含む。
【００７３】
導電性酸素拡散障壁層１７は、ｐ−ＦＥＴデバイス領域内にゲート誘電体２０を形成するのに用いられる厳しい熱酸化処理条件から、ｎ−ＦＥＴゲート・スタックを保護するように機能する。このような導電性酸素拡散障壁層１７は、ＴａＳｉＮ又はＨｆＳｉＮのようなアモルファス酸素障壁材料を含むことが好ましく、酸素の拡散を防ぎ、ｎ−ＦＥＴゲート・スタックを熱酸化条件から効果的に保護することができる。
【００７４】
図３１−図３７は、図３０のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す。
【００７５】
具体的には、図３１は、ｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域の両方の上への、ブランケット高ｋゲート誘電体層１４、ブランケット金属ゲート導体層１６及びブランケット導電性酸素拡散障壁層１７の形成を示す。次に、図３２に示されるように、フォトレジト材料４２が、導電性酸素拡散障壁層１７の上に形成され、ｎ−ＦＥＴデバイスを選択的に覆う。次に、選択的エッチングを行い、ｐ−ＦＥＴデバイス領域から、高ｋゲート誘電体層１４、金属ゲート導体層１６及び導電性酸素拡散障壁層１７の一部を除去し、これにより、図３３に示されるようにｐ−ＦＥＴデバイス領域内の半導体基板１２の上面が露出される。
【００７６】
次に、熱酸化を行い、ｐ−ＦＥＴデバイス領域内にゲート誘電体層２０を形成し、導電性酸素拡散障壁層１７によってｎ−ＦＥＴデバイス領域を保護する。熱酸化処理は、急速熱酸化（ＲＴＯ）ステップ又は急速熱窒化（ＲＴＮＨ３）／再酸化ステップを含むことが好ましい。
【００７７】
続いて、図３５に示されるように、ブランケット・シリコン含有材料層２２が、ｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域の両方の上に付着される。次に、リソグラフィ及びエッチングによって、ブランケット・シリコン含有材料層２２、導電性酸素拡散障壁層１７、金属ゲート導体層１６、高ｋゲート誘電体層１４及びゲート誘電体２０がパターン形成され、１つはｎ−ＦＥＴ用のものであり、１つはｐ−ＦＥＴ用のものである２つ又はそれ以上のパターン形成されたゲート・スタックを形成する。具体的には、ゲート・レベル・リソグラフィによって、図３６に示されるようなパターン形成された多導体（ＰＣ）レジスト４６Ａ及び４６Ｂが、それぞれｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域の上に形成され、１つ又は複数の乾式及び／又は湿式エッチング・ステップを用いて、ＰＣレジスト４６Ａ及び４６Ｂのパターンが、連続的シリコン含有材料層２２、金属ゲート導体層１６、高ｋゲート誘電体層１４及びゲート誘電体２０に転写され、図３７に示されるようなパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成する。パターン形成されたゲート・スタックを形成する際に本発明に用い得る適切な乾式エッチング工程は、これらに限られるものではないが、反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング（ＲＩＥ）、プラズマ・エッチング又はレーザ・アブレーションを含む。適切な湿式エッチング工程は、こうした層の除去のために特定の構造層と反応することができる１つ又は複数のエッチング溶液を用いる。
【００７８】
次に、エッチングが完了した後、パターン形成されたＰＣレジスト４６Ａ及び４６Ｂが除去され、図３０に示されるようなパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックがもたらされる。
【００７９】
図３１−図３７は、後に最終的なｎ−ＦＥＴゲート構造体内に保持され、その一部になる導電性酸素拡散障壁層１７を用いる、パターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックの形成を示すが、酸素拡散を防ぐことができる絶縁材料を含む絶縁酸素拡散障壁層（図示せず）を用いて、上述のような熱酸化工程中にｎ−ＦＥＴゲート・スタックを保護できることが重要である。熱酸化工程後、こうした絶縁酸素拡散障壁層が除去される。したがって、この代替的な工程によって形成される最終的なｎ−ＦＥＴゲート構造体は、如何なる酸素拡散障壁層も含まず、図１で示されるｎ−ＦＥＴゲート・スタックと実質的に同じ構造を有する。
【００８０】
図３８は、本発明の１つの実施形態による、互いに隣り合って配置されたｎ−ＦＥＴゲート構造体及びｐ−ＦＥＴゲート構造体を示す。具体的には、ｎ−ＦＥＴゲート構造体は、ｐ−ウェル８Ａによって定められたｎ−ＦＥＴデバイス領域の上に配置され、ｐ−ＦＥＴゲート構造体は、ｎ−ウェル８Ｂによって定められたｐ−ＦＥＴデバイス領域の上に配置され、これらは、ＳＴＩ領域９によって互いから分離されている。ｎ−ＦＥＴゲート構造体は、下から上に、パターン形成されていない界面層１３、パターン形成されていないＨｆＯ２ゲート誘電体層１４、パターン形成されていないＲＥ含有層又はＡＥ含有層１５、金属ゲート導体１６及びポリシリコン・ゲート導体１８を含む。ｐ−ＦＥＴゲート構造体は、下から上に、パターン形成されていない半導体酸化物又は半導体酸窒化物のゲート誘電体層２０及びポリシリコン・ゲート導体２２を含む。
【００８１】
本発明の１つの実施形態において、層１５は、例えば、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇａ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ又はこれらの混合物といった、元素周期表のＩＩＩＢ族から選択された少なくとも１つの元素の酸化物又は窒化物を含む、ＲＥ含有（すなわち、希土類金属含有）層である。ＲＥ含有層１５は、Ｌａ、Ｃｅ、Ｙ、Ｓｍ、Ｅｒ及び／又はＴｂの酸化物を含み、Ｌａ２Ｏ３又はＬａＮが最も好ましいものである。ＲＥ含有層１５は、例えば、蒸着、分子線付着、ＭＯＣＶＤ、ＡＬＤ、ＰＶＤ及び他の適切なプロセスを含む従来の付着プロセスを用いて形成される。ＲＥ含有層１５は、典型的には、約０．１ｎｍから約３．０ｎｍまでの厚さを有し、約０．３ｎｍから約１．６ｎｍまでの厚さがより典型的である。
【００８２】
特定の例として、ＲＥ含有層１５は、デバイス構造体全体を分子線付着チャンバのロードロック内に配置し、続いてこのチャンバを１０−５トールから１０−８トールまでの範囲までポンピングすることによって形成される。これらのステップの後、デバイス構造体は、真空を破ることなく成長チャンバ内に挿入され、そこで、希土類金属及び酸素又は窒素の原子／分子線を構造体の表面の上に向けることによって、Ｌａ酸化物のようなＲＥ含有層１５が付着される。具体的には、チャンバの圧力が低いため、放出された原子／分子種は線状であり、構造体に達する前に散乱されない。約３００°Ｃの基板温度が用いられる。Ｌａ２Ｏ３の付着の場合には、Ｌａ蒸着セルが１４００°Ｃから１７００°Ｃまでの温度範囲で保持され、１ｓｃｃｍから３ｓｃｃｍまでの分子状酸素流量が用いられる。代替的に、原子状酸素又は励起酸素を用いることもでき、これは、酸素を５０ワットから６００ワットまでの範囲で励起された無線周波数源を通すことによって生成することができる。付着中、チャンバ内の圧力は、１×１０−５トールから８×１０−５トールまでの範囲とすることができ、Ｌａ酸化物の成長速度は、毎分０．１ｎｍから２ｎｍまでの範囲とすることができ、０．５ｎｍから１．５ｎｍまでの範囲がより典型的である。
【００８３】
本発明の代替的な実施形態において、層１５は、式ＭｘＡｙを有する化合物を含むＡＥ含有（すなわち、アルカリ土類金属含有）層であり、ここで、Ｍはアルカリ土類金属（例えば、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ及び／又はＢａ）であり、ＡはＯ、Ｓ又はハロゲン化物のうちの１つであり、ｘは１又は２であり、ｙは１、２又は３である。本発明は、アルカリ土類金属の混合物及び／又は−ＯＣＩ−２のようなアニオンの混合物を含むＡＥ含有化合物を考慮することに留意されたい。本発明に用い得るＡＥ含有化合物の例は、これらに限定されるものではないが、ＭｇＯ、ＭｇＳ、ＭｇＦ２、ＭｇＣｌ２、ＭｇＢｒ２、ＭｇＩ２、ＣａＯ、ＣａＳ、ＣａＦ２、ＣａＣｌ２、ＣａＢｒ２、ＣａＩ２、ＳｒＯ、ＳｒＳ、ＳｒＦ２、ＳｒＣｌ２、ＳｒＢｒ２、ＳｒＩ２、ＢａＯ、ＢａＳ、ＢａＦ２、ＢａＣｌ２、ＢａＢｒ２及びＢａＩ２を含む。本発明の１つの好ましい実施形態において、ＡＥ含有化合物は、Ｍｇを含む。ＭｇＯは、本発明に用いられる非常に好ましいＡＥ含有材料である。ＡＥ含有材料１５は、例えば、ターゲットからのスパッタリング、酸素プラズマ条件下でのアルカリ土類金属の反応性スパッタリング、電気めっき、蒸着、分子線付着、ＭＯＣＶＤ、ＡＬＤ、ＰＶＤ及び他の同様の付着プロセスを含む従来の付着プロセスを用いて形成される。ＡＥ含有材料１５は、典型的には、約０．１ｎｍから約３．０ｎｍまでの付着された厚さを有し、約０．３ｎｍから約１．６ｎｍまでの厚さがより典型的である。
【００８４】
図３９−図４７は、図３８のｎ−ＦＥＴゲート構造体及びｐ−ＦＥＴゲート構造体を形成するための例示的な処理ステップを示す断面図を示し、図４８は、図４７に示されるそれぞれのゲート構造体を用いる完全なｎ−ＦＥＴデバイス及びｐ−ＦＥＴデバイスの形成をさらに示す。
【００８５】
具体的には、図３９は、ｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域の両方の上への界面層１３及びハフニウム層４８の形成を示す。誘電体ハードマスク５０が、ｎ−ＦＥＴデバイス領域の上に、かつ、選択的にｎ−ＦＥＴデバイス領域の上に形成される。図４０に示されるように、ハードマスク５０を用いて、１つ又は複数の選択的エッチング・ステップを行い、ｐ−ＦＥＴデバイス領域から、界面層１３及びハフニウム層４８の一部を選択的に除去し、これによりｐ−ＦＥＴデバイス領域内の半導体基板１２の上面が露出される。次に、図４１に示されるように、ハードマスク５０が除去され、続いてｎ−ＦＥＴデバイス領域の上にＨｆＯ２ゲート誘電体層１４を形成し、ｐ−ＦＥＴデバイス領域の上に半導体酸化物又は半導体酸窒化物のゲート誘電体層２０を形成する急速熱酸化／硝化ステップが行われる。
【００８６】
続いて、図４２に示されるように、ＲＥ含有層又はＡＥ含有層１５が、ｎ−ＦＥＴデバイス領域の上に選択的に付着される。次に、図４３に示されるように、ブランケット金属ゲート導体層１６が、ｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域の両方の上に形成される。
【００８７】
続いて、図４４及び図４５に示されるように、パターン形成されたハードマスク５２がｎ−ＦＥＴデバイス領域の上に付着され、ｐ−ＦＥＴデバイス領域からブランケット金属ゲート導体層１６を選択的にエッチングすることを可能にする。図４６に示されるように、選択的エッチングの後、パターン形成されたハードマスク５２が除去され、ブランケット・シリコン含有材料層５３が、ｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域の両方の上に付着される。
【００８８】
次に、リソグラフィ及びエッチングによって、ブランケット・シリコン含有材料層５３及びブランケット金属ゲート導体層１６がパターン形成され、図４７に示されるようなｎ−ＦＥＴゲート構造体及びｐ−ＦＥＴゲート構造体を形成する。具体的には、ゲート・レベル・リソグラフィによって、パターン形成された多導体（ＰＣ）レジスト（図示せず）が、それぞれｎ−ＦＥＴデバイス領域及びｐ−ＦＥＴデバイス領域の上に形成され、１つ又は複数の乾式エッチング・ステップを用いて、ＰＣレジストのパターンが、連続的シリコン含有材料層５３及び金属ゲート導体層１６に転写され、図４７のｎ−ＦＥＴゲート構造体及びｐ−ＦＥＴゲート構造体を形成する。パターン形成されたゲート・スタックを形成する際に本発明に用い得る適切な乾式エッチング工程は、これらに限られるものではないが、反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング、プラズマ・エッチング又はレーザ・アブレーションを含む。
【００８９】
次に、従来の相補型金属酸化膜半導体（ＣＭＯＳ）処理ステップを行い、図４７に示されるｎ−ＦＥＴゲート構造体及びｐ−ＦＥＴゲート構造体を用いて完全なｎ−ＦＥＴデバイス及びｐ−ＦＥＴデバイスを形成することができる。このような従来のＣＭＯＳ処理ステップは、一般に、ソース／ドレイン注入部、拡張部、及びハロ注入部、金属シリサイド・コンタクト部及び側壁スペーサ部を形成するために用いられるラインの前工程（ｆｒｏｎｔ−ｅｎｄ−ｏｆ−ｌｉｎｅ、ＦＥＯＬ）ステップ及びラインの後工程（ｂａｃｋ−ｅｎｄ−ｏｆ−ｌｉｎｅ、ＢＥＯＬ）ステップの両方を含むことができる。図４８に示されるように、完全なｎ−ＦＥＴは、ソース及びドレイン注入部５４、ソース／ドレイン金属シリサイド・コンタクト部７０、ゲート金属シリサイド・コンタクト部６６並びに側壁スペーサ部５８及び６０を含むことが好ましい。図４８に示されるように、完全なｐ−ＦＥＴは、ソース及びドレイン注入部５６、ソース／ドレイン金属シリサイド・コンタクト部７２、ゲート金属シリサイド・コンタクト部６８並びに側壁スペーサ部６２及び６４を含むことが好ましい。
【００９０】
図１−図４８は、本発明の特定の実施形態による、幾つかの例示的な半導体デバイス構造体と、そのようなデバイス構造体を形成するのに用い得る例示的な処理ステップとを例証として示すものであるが、当業者であれば、こうしたデバイス構造体及び処理ステップを容易に修正し、上記の説明と合致した特定の用途要件に適合させ得ることが明らかである。例えば、上に示されたようなＣＭＯＳ回路は、金属ゲート導体及び高ｋゲート誘電体を有するｎ−ＦＥＴゲート・スタックと、従来のポリシリコン・ゲート導体及び半導体酸化物又は半導体酸窒化物のゲート誘電体を有するｐ−ＦＥＴゲート・スタックとを含むものであるが、当業者であれば、必要に応じてこうしたＣＭＯＳ回路を容易に修正し、金属ゲート導体及び高ｋゲート誘電体を有するｐ−ＦＥＴゲート・スタックと、従来のポリシリコン・ゲート導体及び半導体酸化物又は半導体酸窒化物のゲート誘電体を有するｎ−ＦＥＴゲート・スタックとを形成できることが明らかである。したがって、本発明は、上に示された特定の実施形態に制限されるものではなく、寧ろ有用性を他のいずれかの修正、変形、用途及び実施形態に拡張するものであり、よって、こうした他の全ての修正、変形、用途及び実施形態は、本発明の趣旨及び範囲内にあると見なされることを理解すべきである。
【図面の簡単な説明】
【００９１】
【図１】本発明の１つの実施形態による、互いに隣接して配置されパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックの断面図を示す。
【図２】本発明の１つの実施形態による、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図３】本発明の１つの実施形態による、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図４】本発明の１つの実施形態による、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図５】本発明の１つの実施形態による、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図６】本発明の１つの実施形態による、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図７】本発明の１つの実施形態による、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図８】本発明の１つの実施形態による、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図９】本発明の１つの実施形態による、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図１０】本発明の１つの実施形態による、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図１１】本発明の１つの実施形態による、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図１２】本発明の１つの実施形態による、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図１３】本発明の１つの実施形態による、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図１４】本発明の１つの実施形態による、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図１５】本発明の１つの実施形態による、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図１６】本発明の１つの実施形態による、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図１７】本発明の１つの実施形態による、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図１８】本発明の１つの実施形態による、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図１９】本発明の１つの実施形態による、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図２０】本発明の１つの実施形態による、図１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図２１】本発明の１つの実施形態による、互いに隣接して配置されパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックの断面図を示す。
【図２２】図２１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図２３】図２１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図２４】図２１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図２５】図２１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図２６】図２１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図２７】図２１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図２８】図２１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図２９】図２１のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図３０】本発明の１つの実施形態による、互いに隣接して配置されパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックの断面図を示す。
【図３１】図３０のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図３２】図３０のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図３３】図３０のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図３４】図３０のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図３５】図３０のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図３６】図３０のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図３７】図３０のパターン形成されたｎ−ＦＥＴゲート・スタック及びｐ−ＦＥＴゲート・スタックを形成するための例示的な処理ステップを示す断面図を示す。
【図３８】本発明の１つの実施形態による、互いに隣接して配置されたｎ−ＦＥＴゲート構造体及びｐ−ＦＥＴゲート構造体の断面図を示す。
【図３９】図３８のｎ−ＦＥＴゲート構造体及びｐ−ＦＥＴゲート構造体を形成し、それぞれのゲート構造体を用いてｎ−ＦＥＴ及びｐ−ＦＥＴをさらに形成するための例示的な処理ステップを示す断面図を示す。
【図４０】図３８のｎ−ＦＥＴゲート構造体及びｐ−ＦＥＴゲート構造体を形成し、それぞれのゲート構造体を用いてｎ−ＦＥＴ及びｐ−ＦＥＴをさらに形成するための例示的な処理ステップを示す断面図を示す。
【図４１】図３８のｎ−ＦＥＴゲート構造体及びｐ−ＦＥＴゲート構造体を形成し、それぞれのゲート構造体を用いてｎ−ＦＥＴ及びｐ−ＦＥＴをさらに形成するための例示的な処理ステップを示す断面図を示す。
【図４２】図３８のｎ−ＦＥＴゲート構造体及びｐ−ＦＥＴゲート構造体を形成し、それぞれのゲート構造体を用いてｎ−ＦＥＴ及びｐ−ＦＥＴをさらに形成するための例示的な処理ステップを示す断面図を示す。
【図４３】図３８のｎ−ＦＥＴゲート構造体及びｐ−ＦＥＴゲート構造体を形成し、それぞれのゲート構造体を用いてｎ−ＦＥＴ及びｐ−ＦＥＴをさらに形成するための例示的な処理ステップを示す断面図を示す。
【図４４】図３８のｎ−ＦＥＴゲート構造体及びｐ−ＦＥＴゲート構造体を形成し、それぞれのゲート構造体を用いてｎ−ＦＥＴ及びｐ−ＦＥＴをさらに形成するための例示的な処理ステップを示す断面図を示す。
【図４５】図３８のｎ−ＦＥＴゲート構造体及びｐ−ＦＥＴゲート構造体を形成し、それぞれのゲート構造体を用いてｎ−ＦＥＴ及びｐ−ＦＥＴをさらに形成するための例示的な処理ステップを示す断面図を示す。
【図４６】図３８のｎ−ＦＥＴゲート構造体及びｐ−ＦＥＴゲート構造体を形成し、それぞれのゲート構造体を用いてｎ−ＦＥＴ及びｐ−ＦＥＴをさらに形成するための例示的な処理ステップを示す断面図を示す。
【図４７】図３８のｎ−ＦＥＴゲート構造体及びｐ−ＦＥＴゲート構造体を形成し、それぞれのゲート構造体を用いてｎ−ＦＥＴ及びｐ−ＦＥＴをさらに形成するための例示的な処理ステップを示す断面図を示す。
【図４８】図３８のｎ−ＦＥＴゲート構造体及びｐ−ＦＥＴゲート構造体を形成し、それぞれのゲート構造体を用いてｎ−ＦＥＴ及びｐ−ＦＥＴをさらに形成するための例示的な処理ステップを示す断面図を示す。
【符号の説明】
【００９２】
９：浅いトレンチ分離領域
１０：相補型金属酸化膜半導体（ＣＭＯＳ）回路
１２：半導体基板
１３：界面層
１４、２０：ゲート誘電体層
１５：希土類金属含有層又はアルカリ土類金属含有層
１６：金属ゲート導体
１７：導電性酸素拡散障壁層
１８、１８Ａ、１８Ｂ、２２、２２Ａ、２２Ｂ：シリコン含有ゲート導体
１９、２３、３６、５０、５２、８８、８８Ａ、８８Ｂ：誘電体ハードマスク
３０、３２、４２、７４、９０：フォトレジト材料
４６Ａ、４６Ｂ、８０、８２、９６、９８：多導体（ＰＣ）レジスト
７６：保護材料層
８４：シーム又はトレンチ
【図１】
0005128121.tif 000002
【図２】
0005128121.tif 000003
【図３】
0005128121.tif 000004
【図４】
0005128121.tif 000005
【図５】
0005128121.tif 000006
【図６】
0005128121.tif 000007
【図７】
0005128121.tif 000008
【図８】
0005128121.tif 000009
【図９】
0005128121.tif 000010
【図１０】
0005128121.tif 000011
【図１１】
0005128121.tif 000012
【図１２】
0005128121.tif 000013
【図１３】
0005128121.tif 000014
【図１４】
0005128121.tif 000015
【図１５】
0005128121.tif 000016
【図１６】
0005128121.tif 000017
【図１７】
0005128121.tif 000018
【図１８】
0005128121.tif 000019
【図１９】
0005128121.tif 000020
【図２０】
0005128121.tif 000021
【図２１】
0005128121.tif 000022
【図２２】
0005128121.tif 000023
【図２３】
0005128121.tif 000024
【図２４】
0005128121.tif 000025
【図２５】
0005128121.tif 000026
【図２６】
0005128121.tif 000027
【図２７】
0005128121.tif 000028
【図２８】
0005128121.tif 000029
【図２９】
0005128121.tif 000030
【図３０】
0005128121.tif 000031
【図３１】
0005128121.tif 000032
【図３２】
0005128121.tif 000033
【図３３】
0005128121.tif 000034
【図３４】
0005128121.tif 000035
【図３５】
0005128121.tif 000036
【図３６】
0005128121.tif 000037
【図３７】
0005128121.tif 000038
【図３８】
0005128121.tif 000039
【図３９】
0005128121.tif 000040
【図４０】
0005128121.tif 000041
【図４１】
0005128121.tif 000042
【図４２】
0005128121.tif 000043
【図４３】
0005128121.tif 000044
【図４４】
0005128121.tif 000045
【図４５】
0005128121.tif 000046
【図４６】
0005128121.tif 000047
【図４７】
0005128121.tif 000048
【図４８】
0005128121.tif 000049