(57)【特許請求の範囲】
【請求項１】
直流電圧を供給するための第１及び第２の直流電源端子と、
１次巻線と該１次巻線に電磁結合された２次巻線とを有するトランスと、
前記トランスの前記１次巻線を介して前記第１及び第２の直流電源端子間に接続され且つオン・オフするための制御電極を有しているスイッチング素子と、
前記トランスの前記２次巻線側の出力電圧を検出する出力電圧検出手段と、
前記出力電圧検出手段と前記スイッチング素子の前記制御電極との間に接続され且つ前記出力電圧を一定に制御するためのオン・オフ制御信号を形成して前記スイッチング素子の前記制御電極に供給する機能を有しているオン・オフ制御信号形成回路と、
前記スイッチング素子を流れる電流を検出するものであって、該電流に対応する電圧値を有している電流検出信号を出力する電流検出手段と、
前記電流検出手段と前記オン・オフ制御信号形成回路とに接続され、前記オン・オフ制御信号形成回路における前記スイッチング素子のオン開始時点を示す信号に応答して前記スイッチング素子のオン時間の経過と共に増大する補正信号を形成し且つ前記電流検出信号から前記補正信号を減算して補正電流検出信号を生成する補正電流検出信号生成手段と、
前記スイッチング素子を流れる電流の過電流レベルを示す過電流しきい値を付与する過電流しきい値付与手段と、
前記補正電流検出信号生成手段に接続された第１の入力端子と前記過電流しきい値付与手段に接続された第２の入力端子と前記オン・オフ制御信号形成回路に接続された出力端子とを有し、前記補正電流検出信号と前記過電流しきい値とを比較して前記補正電流検出信号が前記過電流しきい値に達した時に前記スイッチング素子をオフに制御する出力を前記オン・オフ制御信号形成回路に送る比較手段と
を備えていることを特徴とするスイッチング電源装置。
【請求項２】
前記補正電流検出信号生成手段は、
前記スイッチング素子のオン開始時点に同期して傾斜電圧を発生し、該傾斜電圧の発生を前記スイッチング素子の最大オン期間の終了時点以後まで継続する傾斜電圧発生回路と、
前記電流検出手段と前記傾斜電圧発生回路とに接続され、前記傾斜電圧に比例した補正信号を作成し、前記電流検出信号から前記補正信号を減算して補正電流検出信号を生成する補正回路と、
から成ることを特徴とする請求項１記載のスイッチング電源装置。
【請求項３】
前記補正回路は、前記補正信号が所定値よりも高くなることを制限する手段を有することを特徴とする請求項２記載のスイッチング電源装置。
【請求項４】
前記補正回路は、直流電源端子と、グランド端子と、電圧変換用抵抗と、電流変換用抵抗と、第１、第２、第３、第４及び第５の制御素子とを有し、
前記電圧変換用抵抗は前記電流検出手段に接続された一端と前記比較手段の前記第１の入力端子に接続された他端とを有し、
前記第１、第２、第３、第４及び第５の制御素子のそれぞれは、ソース又はエミッタから成る第１の主電極とドレイン又はコレクタから成る第２の主電極とゲート又はベースから成る制御電極とを有し、
前記第１及び第２の制御素子はｐチャネル型又はｐｎｐ型を有し、
前記第３、第４及び第５の制御素子はｎチャネル型又はｎｐｎ型を有し、
前記第１及び第２の制御素子の前記第１の主電極は前記直流電源端子にそれぞれ接続され、
前記第１及び第２の制御素子の前記制御電極は互いに接続され且つ前記第１の制御素子の前記第２の主電極に接続され、
前記第１の制御素子の前記第２の主電極は前記第３の制御素子の前記第２の主電極に接続され、
前記第３の制御素子の前記第１の主電極は前記電流変換用抵抗を介して前記グランド端子に接続され、
前記第３の制御素子の前記制御電極は前記傾斜電圧発生回路に接続され、
前記第２の制御素子の前記第２の主電極は前記第４の制御素子の前記第２の主電極に接続され、
前記第４の制御素子の前記第１の主電極は直接に又は抵抗を介して前記グランド端子に接続され、
前記第４及び第５の制御素子の前記制御電極は互いに接続され且つ前記第４の制御素子の前記第２の主電極に接続され、
前記第５の制御素子の前記第１の主電極は直接に又は抵抗を介して前記グランド端子に接続され、
前記第５の制御素子の前記第２の主電極は前記電圧変換用抵抗の前記他端に接続されていることを特徴とする請求項２記載のスイッチング電源装置。
【請求項５】
前記補正回路は、更に、第１及び第２の定電流源回路を有し、前記第１の定電流源回路は前記第４の制御素子の前記第１の主電極と前記グランド端子との間に接続され且つ前記第４の制御素子を流れる電流を所定の定電流値に制限する機能を有し、前記第２の定電流源回路は前記第５の制御素子の前記第１の主電極と前記グランド端子との間に接続され且つ前記第５の制御素子を流れる電流を前記所定の定電流値に制限する機能を有していることを特徴とする請求項４記載のスイッチング電源装置。
【請求項６】
直流電圧を供給するための第１及び第２の直流電源端子と、
１次巻線と該１次巻線に電磁結合された２次巻線とを有するトランスと、
前記トランスの前記１次巻線を介して前記第１及び第２の直流電源端子間に接続され且つオン・オフするための制御電極を有しているスイッチング素子と、
前記トランスの前記２次巻線側の出力電圧を検出する出力電圧検出手段と、
前記出力電圧検出手段と前記スイッチング素子の前記制御端子との間に接続され且つ前記出力電圧を一定に制御するためのオン・オフ制御信号を形成して前記制御端子に供給する機能を有しているオン・オフ制御信号形成回路と、
前記スイッチング素子を流れる電流を検出するものであって、該電流に対応する電圧値を有している電流検出信号を出力する電流検出手段と、
前記電流検出手段と前記オン・オフ制御信号形成回路とに接続され、前記スイッチング素子のオン開始時点から所定時間が経過する迄の第１の期間において時間の経過と共に増大する第１の補正信号を形成し、前記第１の期間の終了時点から前記スイッチング素子のオン期間の終了時点迄の第２の期間において前記第１の期間の終了時点における前記第１の補正信号の値から時間の経過と共に減少する第２の補正信号を形成し、且つ前記電流検出信号から前記第１の補正信号及び前記第２の補正信号を順次に減算して補正電流検出信号を生成する補正電流検出信号生成手段と、
前記スイッチング素子を流れる電流の過電流レベルを示す過電流しきい値を付与する過電流しきい値付与手段と、
前記補正電流検出信号生成手段に接続された第１の入力端子と前記過電流しきい値付与手段に接続された第２の入力端子と前記オン・オフ制御信号形成回路に接続された出力端子とを有し、前記補正電流検出信号と前記過電流しきい値とを比較して前記補正電流検出信号が前記過電流しきい値に達した時に前記スイッチング素子をオフに制御する比較出力を前記オン・オフ制御信号形成回路に送る比較手段と
を備えていることを特徴とするスイッチング電源装置。
【請求項７】
直流電圧を供給するための第１及び第２の直流電源端子と、
所定のインダクタンスを有する巻線と、
前記巻線を介して前記第１及び第２の直流電源端子間に接続され且つオン・オフするための制御端子を有しているスイッチング素子と、
前記スイッチング素子に対して並列に接続された整流平滑回路と、
前記整流平滑回路の出力電圧を検出する出力電圧検出手段と、
前記出力電圧検出手段と前記スイッチング素子の前記制御端子との間に接続され且つ前記出力電圧を一定に制御するためのオン・オフ制御信号を形成して前記制御端子に供給する機能を有しているオン・オフ制御信号形成回路と、
前記スイッチング素子を流れる電流を検出するものであって、該電流に対応する電圧値を有している電流検出信号を出力する電流検出手段と、
前記電流検出手段と前記オン・オフ制御信号形成回路とに接続され、前記スイッチング素子のオン開始時点から所定時間が経過する迄の第１の期間において時間の経過と共に増大する第１の補正信号を形成し、前記第１の期間の終了時点から前記スイッチング素子のオン期間の終了時点迄の第２の期間において前記第１の期間の終了時点における前記第１の補正信号の値から時間の経過と共に減少する第２の補正信号を形成し、且つ前記電流検出信号から前記第１の補正信号及び前記第２の補正信号を順次に減算して補正電流検出信号を生成する補正電流検出信号生成手段と、
前記スイッチング素子を流れる電流の過電流レベルを示す過電流しきい値を付与する過電流しきい値付与手段と、
前記補正電流検出信号生成手段に接続された第１の入力端子と前記過電流しきい値付与手段に接続された第２の入力端子と前記オン・オフ制御信号形成回路に接続された出力端子とを有し、前記補正電流検出信号と前記過電流しきい値とを比較して前記補正電流検出信号が前記過電流しきい値に達した時に前記スイッチング素子をオフに制御する比較出力を前記オン・オフ制御信号形成回路に送る比較手段と
を備えていることを特徴とするスイッチング電源装置。
【請求項８】
前記補正電流検出信号生成手段は、
前記スイッチング素子のオン開始時点に同期して傾斜電圧を発生し、該傾斜電圧の発生を前記スイッチング素子の最大オン期間の終了時点以後まで継続する傾斜電圧発生回路と、
前記電流検出手段と前記傾斜電圧発生回路とに接続され、前記スイッチング素子のオン開始時点から所定時間が経過する迄の第１の期間において前記傾斜電圧に比例して時間の経過と共に増大する第１の補正信号を形成し、前記第１の期間の終了時点から前記スイッチング素子のオン期間の終了時点迄の第２の期間において前記第１の期間の終了時点における前記第１の補正信号の値から時間の経過と共に減少する第２の補正信号を形成し、且つ前記電流検出信号から前記第１の補正信号及び前記第２の補正信号を順次に減算して補正電流検出信号を生成する補正回路と
から成ることを特徴とする請求項６又は７記載のスイッチング電源装置。
【請求項９】
前記補正回路は、直流電源端子と、グランド端子と、電圧変換用抵抗と、電流変換用抵抗と、第１、第２、第３、第４、第５及び第６の制御素子と、第１及び第２の定電流源回路とを有し、
前記電圧変換用抵抗は前記電流検出手段に接続された一端と前記比較手段の前記第１の入力端子に接続された他端とを有し、
前記第１、第２、第３、第４、第５及び第６の制御素子のそれぞれは、ソース又はエミッタから成る第１の主電極とドレイン又はコレクタから成る第２の主電極とゲート又はベースから成る制御電極とを有し、
前記第１、第２及び第６の制御素子はｐチャネル型又はｐｎｐ型を有し、
前記第３、第４及び第５の制御素子はｎチャネル型又はｎｐｎ型を有し、
前記第１、第２及び第６の制御素子の前記第１の主電極は前記直流電源端子にそれぞれ接続され、
前記第１、第２及び第６の制御素子の前記制御電極は互いに接続され且つ前記第１の制御素子の前記第２の主電極に接続され、
前記第１の制御素子の前記第２の主電極は前記第３の制御素子の前記第２の主電極に接続され、
前記第３の制御素子の前記第１の主電極は前記電流変換用抵抗を介して前記グランド端子に接続され、
前記第３の制御素子の前記制御電極は前記傾斜電圧発生回路に接続され、
前記第２の制御素子の前記第２の主電極は前記第４の制御素子の前記第２の主電極に接続され、
前記第４の制御素子の前記第１の主電極は前記第１の定電流源回路を介して前記グランド端子に接続され、
前記第４及び第５の制御素子の前記制御電極は互いに接続され且つ前記第４の制御素子の前記第２の主電極に接続され、
前記第５の制御素子の前記第１の主電極は前記第２の定電流源回路を介して前記グランド端子に接続され、
前記第５及び第６の制御素子の前記第２の主電極は互いに接続され且つ前記電圧変換用抵抗の前記他端に接続され、
前記第１の定電流源回路は前記第４の制御素子を流れる電流を所定の定電流値に制限する機能を有し、
前記第２の定電流源回路は前記第５の制御素子を流れる電流を前記所定の定電流値に制限する機能を有していることを特徴とする請求項８記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力電圧を帰還制御によって一定に制御する形式のＤＣ−ＤＣコンバータ等のスイッチング電源装置に関し、更に詳しくは、過電流保護回路を有するスイッチング電源装置に関する。
【背景技術】
【０００２】
従来の過電流保護回路を有するフライバックタイプのスイッチング電源装置は、図１に示すように、整流平滑回路や蓄電池等の直流電源（図示せず）に接続される第１及び第２の直流電源端子１ａ、１ｂ、トランス２、Ｎチャネルの絶縁ゲート型（ＭＯＳ）電界効果トランジスタで示されているスイッチング素子３、出力整流平滑回路４、第１及び第２の出力端子５ａ、５ｂ、出力電圧検出回路６、制御部７´、制御電源用整流平滑回路８、制御電源回路９、電流検出抵抗１０、第１及び第２の入力電圧補正用抵抗１１，１２及び入力電圧補正用コンデンサ１３を備えている。スイッチング素子３と制御部７´と制御電源回路９とは点線で囲って示す１つの集積回路１４´に含まれている。この集積回路１４´は第１、第２、第３、第４及び第５の端子１５，１６，１７，１８，１９を有している。次に、図１の各部を詳しく説明する。
【０００３】
トランス２は、磁気コア２０と、１次巻線Ｎ１と、２次巻線Ｎ２と、３次巻線（制御電源巻線）Ｎ３とから成る。磁気コア２０に巻き回され且つ相互に電磁結合された１次、２次及び３次巻線Ｎ１，Ｎ２，Ｎ３は黒丸で示すような極性を有する。従って、スイッチング素子３のオン期間にトランス２にエネルギーが蓄積され、オフ期間にエネルギーが放出される。
【０００４】
ＦＥＴから成るスイッチング素子３は、ドレイン、ソース及び制御電極としてのゲートを有する。このドレインは１次巻線Ｎ１を介して第１の直流電源端子１ａに接続され、ソースは電流検出抵抗１０を介してグランド側の第２の直流電源端子１ｂに接続され、ゲートは制御部７´に接続されている。
【０００５】
出力整流平滑回路４は整流ダイオード４ａと平滑用コンデンサ４ｂとから成り、平滑用コンデンサ４ｂは整流ダイオード４ａを介して２次巻線Ｎ２に並列に接続されている。整流ダイオード４ａはスイッチング素子３のオフ期間に導通する方向性を有する。平滑用コンデンサ４ｂに接続された第１及び第２の出力端子５ａ、５ｂは負荷２１を接続するためのものである。
トランス２の３次巻線Ｎ３に接続された制御電源用整流平滑回路８は、整流ダイオード８ａと平滑コンデンサ８ｂとから成り、スイッチング素子３がオン・オフ動作を開始した後に制御電源回路９を介して制御部７´に制御用の直流電圧を供給する。
制御電源回路９は集積回路１４´の第５の端子１９を介して制御電源用整流平滑回路８に接続されていると共に第１の端子１５と１次巻線Ｎ１とを介して第１の直流電源端子１ａに接続され且つ制御部７´の電源端子にも接続されている。この制御電源回路９は、３次巻線Ｎ３に電圧が得られる前に第１の直流電源端子１ａの電圧で制御部７´を駆動するための周知の起動回路を含む。３次巻線Ｎ３に電圧が得られた後に制御部７´は制御電源用整流平滑回路８の電圧で駆動される。
【０００６】
出力電圧検出回路６は、出力電圧を帰還制御するための出力電圧検出手段であって、２次側部分２２と１次側部分２３とを有する。出力電圧検出回路６の２次側部分２２は、第１及び第２の出力端子５ａ、５ｂ間に接続された発光ダイオード２２ａと定電圧ダイオード（ツェナーダイオード）２２ｂとの直列回路から成る。発光ダイオード２２ａは第１及び第２の出力端子５ａ、５ｂ間の出力電圧Ｖｏと定電圧ダイオード２２ｂの基準電圧との差の電圧で駆動され、出力電圧Ｖｏに比例した光出力を発生する。出力電圧検出回路６の１次側部分２３は、発光ダイオード２２ａに光結合されたホトトランジスタ２３ａとコンデンサ２３ｂとから成り、発光ダイオード２２ａの光出力に反比例したインピーダンス値になる。即ち、ホトトランジスタ２３ａのインピーダンス値（抵抗値）は出力電圧Ｖｏに反比例的に変化する。
【０００７】
制御部７´は、図２に例示するように大別してＰＷＭ信号形成回路と呼ぶこともできるオン・オフ制御信号形成回路２４と過電流保護回路２５´とローパスフィルタ（ＬＰＦ）２６とを有する。オン・オフ制御信号形成回路２４は、出力電圧検出回路６に含めることもできる抵抗２７を有する。この抵抗２７の一端は制御用直流電圧を供給する直流電源端子２７ａに接続され、この他端は集積回路１４´の第４の端子１８を介して図１のホトトランジスタ２３ａのコレクタに接続されている。従って、直流電源端子２７ａの電圧が抵抗２７とホトトランジスタ２３ａとで分割される。抵抗２７とホトトランジスタ２３ａとの相互接続点Ｐ１とグランドとの間の電圧Ｖ１は、ホトトランジスタ２３ａの両端子間電圧になる。前記電圧Ｖ１は出力電圧Ｖｏに対して反比例的に変化する。相互接続点Ｐ１はフィードバック比較器（コンパレータ）２８の負入力端子に接続され、フィードバック比較器２８の正入力端子にローパスフィルタ（ＬＰＦ）２６の出力ライン２６ａが接続されている。ローパスフィルタ（ＬＰＦ）２６は高周波数のノイズを除去するものであり、図１の集積回路１４´の第３の端子１７と第２の入力電圧補正用抵抗１２とを介して電流検出抵抗１０の一端に接続されている。従って、フィードバック比較器２８の正入力端子に、電流検出抵抗１０から得られた電流検出信号を補正したものに相当する補正電流検出信号が入力する。フィードバック比較器２８は補正電流検出信号とホトトランジスタ２３ａから得られた電圧Ｖ１とを比較してスイッチング素子３のオン期間の修了時点を示すトリガ信号を出力する。
【０００８】
フィードバック比較器２８の正入力端子の補正電流検出信号の振幅が負入力端子の電圧Ｖ１に達すると、フィードバック比較器２８の出力端子は高レベル（論理の１）のパルスが発生し、フィードバック比較器２８の出力端子に接続されたＯＲ回路（論理和回路）２９からも高レベル（論理の１）のパルスが出力される。ＯＲ回路２９の出力端子はＲＳフリップフロップ３０のリセット端子Ｒに接続されているので、ＯＲ回路（論理和回路）２９が高レベル（論理の１）のパルスを出力した時に、ＲＳフリップフロップ３０がリセットされる。ＲＳフリップフロップ３０のセット端子Ｓはクロック発生器３１に接続されている。クロック発生器３１は例えば２０〜１００ｋＨｚでクロック信号を発生する。クロック信号のパルス幅はスイッチング素子３の最低オン時間幅よりも狭い。クロック発生器３１からクロック信号が発生すると、これによってＲＳフリップフロップ３０がトリガされてセット状態になる。ＲＳフリップフロップ３０のＱ-で示す反転出力端子はセット状態の時に低レベル状態（論理の０）になる。ＮＯＲ回路３２の一方の入力端子はＲＳフリップフロップ３０の反転出力端子に接続され、ＮＯＲ回路３２の他方の入力端子はクロック発生器３１に接続されている。従って、クロック信号が発生していないと同時にＲＳフリップフロップ３０がセットされている時に、ＮＯＲ回路３２の出力端子に高レベルのパルス（ＰＷＭパルス）から成るゲート制御信号（オン・オフ制御信号）が得られ、これが駆動回路３３とライン３４を介して図１のスイッチング素子３のゲート（制御電極）に供給される。スイッチング素子３はＮＯＲ回路３２から得られるゲート制御信号が高レベルの時にオン状態になる。
【０００９】
次に、電流検出信号及び補正電流検出信号を詳しく説明する。電流検出抵抗１０はスイッチング素子３に直列に接続されているので、スイッチング素子３に流れる電流を検出する電流検出手段として機能し、電流検出抵抗１０の両端子間にスイッチング素子３に流れる電流に比例した電圧が得られ、これが電流検出信号となる。図１では、第１及び第２の直流電源端子１ａ、１ｂの入力電圧Ｖｉｎの変動による出力電流Ｉｏの最大値即ち最大出力電流の変動を抑制するために、第１の直流電源端子１ａと第２の直流電源端子１ｂとの間に第１の補正用抵抗１１を介して補正用コンデンサ１３が接続され、電流検出抵抗１０が第２の補正用抵抗１２を介して補正用コンデンサ１３に並列に接続されている。これにより、入力電圧Ｖｉｎが高くなる程電流検出抵抗１０の電圧よりも高い電圧が第３の端子１７に得られる。即ち、電流検出抵抗１０から得られた電流検出信号を補正した補正電流検出信号が第３の端子１７に得られる。周知のようにトランス２の１次巻線Ｎ１はインダクタンスを有するので、スイッチング素子３のオン期間にスイッチング素子３を流れる電流は傾斜を有して徐々に増大する。従って、第３の端子１７に得られる補正電流検出信号の振幅もスイッチング素子３のオン期間に傾斜を有して徐々に増大する。
もし、図１の第１及び第２の補正用抵抗１１，１２及び補正用コンデンサ１３が設けられていない場合には、オン・オフ制御信号形成回路２４及び過電流保護回路２５´における遅延の影響によって、図３の実線で示すように入力電圧Ｖｉｎの上昇に応じて負荷２１に供給される出力電流Ｉｏの最大値即ち供給可能な出力電流Ｉｏの最大値（以下、最大出力電流と呼ぶ。）が上昇する。スイッチング電源装置においては、図３の点線で示すように入力電圧Ｖｉｎの変化に無関係に最大出力電流が一定であることが理想である。図１に示すように補正電流検出信号を形成すると、入力電圧Ｖｉｎと最大出力電流との関係を図３の点線に近づけることが可能になる。
【００１０】
制御部７´に含まれている過電流保護回路２５´は、過電流検出比較器（コンパレータ）３５と、この負入力端子に接続された過電流しきい値付与手段としての過電流基準電圧源３６とから成る。過電流検出比較器３５の正入力端子はローパスフィルタ（ＬＰＦ）２６の出力ライン２６ａに接続され、過電流検出比較器３５の出力端子はＯＲ回路２９に接続されている。ローパスフィルタ（ＬＰＦ）２６の出力ライン２６ａの補正電流検出信号が過電流基準電圧源３６の過電流しきい値としての過電流基準電圧Ｖｒを横切ると、過電流検出比較器３５の出力端子からトリガ信号が発生し、このトリガ信号がＯＲ回路２９を介してＲＳフリップフロップ３０のリセット端子Ｒに供給され、ＲＳフリップフロップ３０はリセット状態に転換し、スイッチング素子３がオフに転換する。過電流基準電圧Ｖｒは、負荷２１が正常状態の時に補正電流検出信号が横切らないように設定され、負荷２１が短絡状態又は低インピーダンス状態の時に補正電流検出信号が横切るように設定されている。
【００１１】
図１に示すように第１及び第２の補正用抵抗１１，１２及び補正用コンデンサ１３を設けて補正電流検出信号を形成すると、入力電圧Ｖｉｎと最大出力電流との関係を図３の点線に近づけることが可能になる。しかし、第１及び第２の補正用抵抗１１，１２及び補正用コンデンサ１３が集積回路１４´の外付け部品として設けられているので、部品点数の増大によるコストの増大、スイッチング電源装置の寸法の増大を招く。また、第１の補正用抵抗１１が第１及び第２の直流電源端子１ａ，１ｂ間に接続されているので、ここで電力損失が生じ、特に入力電圧Ｖｉｎが高い時にこの電力損失が大きくなり、スイッチング電源装置の効率低下を招く。この効率低下は、特に入力電圧Ｖｉｎが高く且つ軽負荷の時に特に大きい。
【００１２】
入力電圧Ｖｉｎと最大出力電流との関係を図３の点線に近づける別な方法が、特開２００５−１８４８８２号公報（特許文献１）に記載されている。この特許文献１の方法では、傾斜電圧発生回路（ランプ波形発生部）と矩形波発生回路とを設け、矩形波電圧に傾斜電圧を重畳している。傾斜電圧発生回路（ランプ波形発生部）はスイッチング素子のオン期間に同期して傾斜電圧を発生するように構成されている。矩形波発生回路は、スイッチング素子のオン期間に同期して矩形波を発生すると同時に入力電圧Ｖｉｎを検出し、入力電圧Ｖｉｎに反比例的に矩形波の振幅を変えるように構成されている。これにより、図１のスイッチング電源装置と同様に入力電圧の変化に拘わらず最大出力電流の変化が小さくなる。しかし、矩形波発生回路を設けると、回路装置のスペースの増大を招くのみでなく、矩形波発生回路においても入力電圧Ｖｉｎを直接検出する方式のために、入力電圧Ｖｉｎの２乗に比例した電力損失が生じ、スイッチング電源装置の効率の低下を招く。
【００１３】
スイッチング電源装置は、入力電圧の変化によって最大出力電流が変化するという問題の他に、サブハーモニック現象の問題がある。サブハーモニック現象は、周知のように電流検出信号が外乱などで微小変動すると、スイッチング素子のオン・オフ動作毎にＰＷＭ制御信号のオン期間が変動し、収束せずに発振状態又は不安定状態になる現象である。このサブハーモニック現象はＰＷＭ制御信号のデューティー比が５０％を超えた時に顕著に生じる。このサブハーモニック現象の問題は、特許文献１又は特開２００４−４０８５６号公報（特許文献２）に記載されているように電流検出信号に傾斜電圧（スロープ補正信号）を重畳することで解決できる。
【特許文献１】特開２００５―１８４８８２号公報
【特許文献２】特開２００４―４０８５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明が解決しょうとする第１の課題は、入力電圧の変動による最大出力電流の変動を抑制することができるスイッチング電源装置の高効率化及び小型化が要求されていることである。第２の課題は、入力電圧の変化による最大出力電流の変動を抑制することができ且つサブハーモニック現象を抑制することができるスイッチング電源装置の高効率化と小型化が要求されていることである。
【課題を解決するための手段】
【００１５】
上記第１の課題を解決するための請求項１に従う発明は、  
直流電圧を供給するための第１及び第２の直流電源端子と、
１次巻線と該１次巻線に電磁結合された２次巻線とを有するトランスと、
前記トランスの前記１次巻線を介して前記第１及び第２の直流電源端子間に接続され且つオン・オフするための制御電極を有しているスイッチング素子と、
前記トランスの前記２次巻線側の出力電圧を検出する出力電圧検出手段と、
前記出力電圧検出手段と前記スイッチング素子の前記制御電極との間に接続され且つ前記出力電圧を一定に制御するためのオン・オフ制御信号を形成して前記スイッチング素子の前記制御電極に供給する機能を有しているオン・オフ制御信号形成回路と、
前記スイッチング素子を流れる電流を検出するものであって、該電流に対応する電圧値を有している電流検出信号を出力する電流検出手段と、
前記電流検出手段と前記オン・オフ制御信号形成回路とに接続され、前記オン・オフ制御信号形成回路における前記スイッチング素子のオン開始時点を示す信号に応答して前記スイッチング素子のオン時間の経過と共に増大する補正信号（補正電圧）を形成し且つ前記電流検出信号から前記補正信号（補正電圧）を減算して補正電流検出信号を生成する補正電流検出信号生成手段と、
前記スイッチング素子を流れる電流の過電流レベルを示す過電流しきい値（過電流基準電圧）を付与する過電流しきい値付与手段と、
前記補正電流検出信号生成手段に接続された第１の入力端子と前記過電流しきい値付与手段に接続された第２の入力端子と前記オン・オフ制御信号形成回路に接続された出力端子とを有し、前記補正電流検出信号と前記過電流しきい値とを比較して前記補正電流検出信号が前記過電流しきい値に達した時に前記スイッチング素子をオフに制御する出力を前記オン・オフ制御信号形成回路に送る比較手段と
を備えていることを特徴とするスイッチング電源装置に係わるものである。
上記第２の課題を解決するための請求項６に従う発明は、請求項１の補正電流検出信号生成手段の代わりに、前記電流検出手段と前記オン・オフ制御信号形成回路とに接続され、前記スイッチング素子のオン開始時点から所定時間が経過する迄の第１の期間において時間の経過と共に増大する第１の補正信号（補正電圧）を形成し、前記第１の期間の終了時点から前記スイッチング素子のオン期間の終了時点迄の第２の期間において前記第１の期間の終了時点における前記第１の補正信号（補正電圧）の値から時間の経過と共に減少する第２の補正信号（補正電圧）を形成し、且つ前記電流検出信号から前記第１の補正信号及び前記第２の補正信号を順次に減算して補正電流検出信号を生成する補正電流検出信号生成手段備えたスイッチング電源装置に係わるものである。
【００１６】
なお、請求項７に示すように、請求項６の発明のトランスから２次巻線Ｎ２を省いた昇圧タイプのスイッチング電源装置に本発明を適用することができる。
また、請求項３に示すように、前記補正信号が所定値よりも高くなることを制限する手段を設けることが望ましい。
また、請求項４に示すように、前記補正回路は、直流電源端子と、グランド端子と、電圧変換用抵抗と、電流変換用抵抗と、第１、第２、第３、第４及び第５の制御素子とを有し、前記電圧変換用抵抗は前記電流検出手段に接続された一端と前記比較手段の前記第１の入力端子に接続された他端とを有し、前記第１、第２、第３、第４及び第５の制御素子のそれぞれは、ソース又はエミッタから成る第１の主電極とドレイン又はコレクタから成る第２の主電極とゲート又はベースから成る制御電極とを有し、前記第１及び第２の制御素子はｐチャネル型又はｐｎｐ型を有し、前記第３、第４及び第５の制御素子はｎチャネル型又はｎｐｎ型を有し、前記第１及び第２の制御素子の前記第１の主電極は前記直流電源端子にそれぞれ接続され、前記第１及び第２の制御素子の前記制御電極は互いに接続され且つ前記第１の制御素子の前記第２の主電極に接続され、前記第１の制御素子の前記第２の主電極は前記第３の制御素子の前記第２の主電極に接続され、前記第３の制御素子の前記第１の主電極は前記電流変換用抵抗を介して前記グランド端子に接続され、前記第３の制御素子の前記制御電極は前記傾斜電圧発生回路に接続され、
前記第２の制御素子の前記第２の主電極は前記第４の制御素子の前記第２の主電極に接続され、前記第４の制御素子の前記第１の主電極は直接に又は抵抗を介して前記グランド端子に接続され、前記第４及び第５の制御素子の前記制御電極は互いに接続され且つ前記第４の制御素子の前記第２の主電極に接続され、前記第５の制御素子の前記第１の主電極は直接に又は抵抗を介して前記グランド端子に接続され、前記第５の制御素子の前記第２の主電極は前記電圧変換用抵抗の前記他端に接続されていることが望ましい。
また、請求項５に示すように、前記補正回路は、更に、第１及び第２の定電流源回路を有し、前記第１の定電流源回路は前記第４の制御素子の前記第１の主電極と前記グランド端子との間に接続され且つ前記第４の制御素子を流れる電流を所定の定電流値に制限する機能を有し、前記第２の定電流源回路は前記第５の制御素子の前記第１の主電極と前記グランド端子との間に接続され且つ前記第５の制御素子を流れる電流を前記所定の定電流値に制限する機能を有していることが望ましい。
【発明の効果】
【００１７】
請求項１〜５の発明によれば、入力電圧の変動による最大出力電流の変動を抑制することができるスイッチング電源装置の高効率化及び小型化が可能である。
請求項６〜９の発明によれば、入力電圧の変化による最大出力電流の変動を抑制することができ且つサブハーモニック現象を抑制することができるスイッチング電源装置の高効率化と小型化が可能である。
【発明を実施するための最良の形態】
【００１８】
次に、図面を参照して本発明の実施形態を説明する。
【実施例１】
【００１９】
図４に示す本発明の実施例１に従う過電流保護回路を有するフライバックタイプのスイッチング電源装置は、図１に示す従来のスイッチング電源装置から第１及び第２の入力電圧補正用抵抗１１，１２及び入力電圧補正用コンデンサ１３を省き、且つ図１の制御部７´を変形した制御部７を設けた他は図１と同一に形成したものである。従って、図４において図１と同一の部分には同一の参照符号を付し、その説明を省略する。
【００２０】
図４に示す本発明の実施例１に従うスイッチング電源装置は、図１と同一に構成された、第１及び第２の直流電源端子１ａ、１ｂ、トランス２、スイッチング素子３、出力整流平滑回路４、第１及び第２の出力端子５ａ、５ｂ、出力電圧検出回路６、制御電源用整流平滑回路８、制御電源回路９、及び電流検出抵抗１０を備え、更に変形された制御部７を備えている。図４に示す本発明の実施例１に従う変形された制御部７は、図１の第１及び第２の入力電圧補正用抵抗１１，１２及び入力電圧補正用コンデンサ１３の代わりに本発明に従う図５に示す補正電流検出信号生成手段４０を含んでおり、スイッチング素子３のゲート、出力電圧検出回路６、制御電源回路９及び電流検出抵抗１０に接続されている。図４における集積回路１４は、図１の集積回路１４´の制御部７´を本発明に従う制御部７に置き換えたものである。
【００２１】
図４に示す本発明の実施例１に従う制御部７の詳細が図５に示されている。図５の実施例１に従う制御部７は、図２に示す従来の制御部７´における過電流保護回路２５´を本発明の実施例１に従う過電流保護回路２５に置き換え、この他は図２と同一に形成したものである。従って、図５において図２と同一の部分には同一の参照符号を付し、その説明を省略する。
【００２２】
図４に示す実施例１に従う制御部７は、図５に示すオン・オフ制御信号形成回路２４を有する。図５のオン・オフ制御信号形成回路２４は図２において同一符号で示すものと同一に構成され且つ同一に動作し、図４のスイッチング素子３をオン・オフ制御する。
図５に示す実施例１に従う過電流保護回路２５は、図２に示した過電流検出比較器（コンパレータ）３５と過電流基準電圧源３６との他に本発明の実施例１に従う補正電流検出信号生成手段４０を有する。この補正電流検出信号生成手段４０は図１の第１及び第２の入力電圧補正用抵抗１１，１２及び入力電圧補正用コンデンサ１３と同様に入力電圧Ｖｉｎの変動による最大出力電流の変動を抑制する機能を有し、傾斜電圧発生回路（三角波電圧発生回路）４１と補正回路４２とで構成されている。
【００２３】
傾斜電圧発生回路４１はクロック発生器３１に接続されており、クロック発生器３１から発生する図７（Ａ）及び図８（Ａ）に示すクロック信号に同期して図７（Ｂ）及び図８（Ｂ）に示す三角波電圧から成る傾斜電圧Ｖ２を発生する。なお、クロック発生器３１はスイッチング素子３の最大オン期間よりも長い周期Ｔｃを有してスイッチング素子３のオン期間よりも短いパルス幅のクロック信号を図７（Ａ）及び図８（Ａ）に示すように発生する。このクロック信号はスイッチング素子３のオン開始時点を示す信号として機能する。傾斜電圧発生回路４１はクロック信号に応答してスイッチング素子３のオン開始時点ｔ１からスイッチング素子３の最大オン期間の終了時点よりも後のｔ３時点までの期間Ｔａに正の傾き（第１の傾き）を有する正傾斜電圧Ｖａを連続的に発生し、その後負の傾き（第２の傾き）を有する負傾斜電圧Ｖｂをｔ３時点からｔ５時点まで期間Ｔｂに連続的に発生する。即ち、傾斜電圧発生回路４１はクロック信号の周期Ｔｃを有して三角波電圧からなる傾斜電圧Ｖ２を繰返して発生する。傾斜電圧Ｖ２の発生開始時点はクロック信号の発生時点に完全に一致していなくとも良く、クロック信号の発生時点と所定の時間関係を有して同期していれば良い。なお、本願においてスイッチング素子３の最大オン期間とは、スイッチング素子３が取り得る最大のオン期間を意味している。
【００２４】
傾斜電圧発生回路４１の出力ライン４１ａとローパスフィルタ（ＬＰＦ）２６の出力ライン２６ａに接続された補正回路４２は、図７（Ｄ）及び図８（Ｄ）に示すローパスフィルタ（ＬＰＦ）２６の出力ライン２６ａの電流検出信号Ｖ３から補正電圧Ｖ５を減算した値に相当する補正電流検出信号Ｖ４を形成し、フィードバック比較器（コンパレータ）２８及び過電流検出比較器（コンパレータ）３５に送るように構成されている。
【００２５】
補正回路４２は図６に詳しく示すように、直流電源端子（制御電源導体）４３と、グランド端子（共通導体）４４と、電圧変換用抵抗Ｒａと、電流変換用抵抗Ｒｂと、ｐチャネル型ＭＯＳＦＥＴから成る第１及び第２の制御素子Ｑ１，Ｑ２と、ｎｐｎ型トランジスタから成る第３の制御素子Ｑ３と、ｎチャネル型ＭＯＳＦＥＴから成る第４及び第５の制御素子Ｑ４，Ｑ５と、第１及び第２の定電流源回路４５，４６とを有している。電圧変換用抵抗Ｒａの一端はローパスフィルタ（ＬＰＦ）２６の出力ライン２６ａに接続され、この他端は補正電流検出信号Ｖ４の出力ライン４７に接続されている。即ち、電圧変換用抵抗Ｒａは図５に示すローパスフィルタ（ＬＰＦ）２６と過電流検出比較器３５との間のラインに直列に接続されている。この電圧変換用抵抗Ｒａに流れる電流Ｉ５の値が変化すると、電圧変換用抵抗Ｒａにおける電圧降下値即ち電圧変換用抵抗Ｒａの両端子間電圧Ｖ５が変化する。本実施例では、電圧変換用抵抗Ｒａに流れる電流Ｉ５がスイッチング素子３のオン時間の経過と共に増大する。従って、図７（Ｄ）及び図８（Ｄ）に示すように電流検出信号Ｖ３と補正電流検出信号Ｖ４との振幅差即ち電圧Ｖ５はオン時間の経過と共に増大する。電流検出信号Ｖ３と補正電流検出信号Ｖ４と電圧変換用抵抗Ｒａの電圧Ｖ５とはＶ４＝Ｖ３−Ｖ５の関係を有するので、電圧変換用抵抗Ｒａは減算器として機能する。本実施例では電圧Ｖ５を補正電圧又は補正信号と呼ぶことにする。
【００２６】
図６の第１及び第２の制御素子Ｑ１，Ｑ２の第１の主電極としてのソースは直流電源端子４３にそれぞれ接続され、第１及び第２の制御素子Ｑ１，Ｑ２の制御電極としてのゲートは互いに共通に接続され且つ第１の制御素子Ｑ１の第２の主電極としてのドレインに接続されている。第１の制御素子Ｑ１のドレインはｎｐｎトランジスタから成る第３の制御素子Ｑ３の第２の主電極としてのコレクタに接続されている。第３の制御素子Ｑ３の第１の主電極としてのソースは電流変換用抵抗Ｒｂを介してグランド端子４４に接続されている。第３の制御素子Ｑ３の制御電極としてのベースは傾斜電圧発生回路４１の出力ライン４１ａに接続されている。第２の制御素子Ｑ２の第２の主電極としてのドレインはｎチャネル型ＭＯＳＦＥＴから成る第４の制御素子Ｑ４の第２の主電極としてのドレインに接続されている。第４の制御素子Ｑ４の第１の主電極としてのソースは第１の定電流源回路４５を介してグランド端子４４に接続されている。第４及び第５の制御素子Ｑ４，Ｑ５の制御電極としてのゲートは互いに共通に接続され且つ第４の制御素子Ｑ３のドレインに接続されている。ｎチャネル型ＭＯＳＦＥＴから成る第５の制御素子Ｑ５の第１の主電極としてのソースは第２の定電流源回路４６を介してグランド端子４４に接続され、第５の制御素子Ｑ５の第２の主電極としてのドレインは電圧変換用抵抗Ｒａの他端に接続されている。
【００２７】
第１及び第２の定電流源回路４５、４６は、定電流化回路又は電流制限回路と呼ぶこともできる周知の回路から成り、補正電圧Ｖ５が所定値よりも高くなることを制限する手段として機能する。即ち、第１及び第２の定電流源回路４５、４６は、第５の制御素子Ｑ５のドレイン電流に相当する補正電流Ｉ５が所定電流値（定電流値）Ｉ３、Ｉ４よりも大きくなることを制限する機能を有する。第１の定電流源回路４５の所定電流値（定電流値）Ｉ３は第２の定電流源回路４６の所定電流値（定電流値）Ｉ４と同一に設定されている。第１及び第２の定電流源回路４５、４６は例えばＦＥＴのソースとゲートとの間を抵抗で接続した回路、又はトランジスタのエミッタとベースとの間を抵抗で接続した回路で構成される。
もし、第１及び第２の定電流源回路４５、４６が要求されない場合には、第４及び第５の制御素子Ｑ４，Ｑ５のソースがグランド端子４４に直接に又はソース抵抗を介して接続される。図９の点線Ｂで示す特性は、第１及び第２の定電流源回路４５、４６を省き、第４及び第５の制御素子Ｑ４，Ｑ５のソースをグランド端子４４に直接に接続した場合の特性を示す。
【００２８】
次に、図７及び図８を参照して図４〜図６の回路の動作を説明する。
トランス２の１次巻線N1はインダクタンスを有するので、スイッチグ素子３のオン期間Tonにここを流れる電流は傾斜を有して増大し、この電流に比例した電圧からなる電流検出信号V3が図７（D）及び図８（D）に示すように得られる。なお、図７（D）及び図８（D）の電流検出信号V3は、スイッチング素子３のオン開始直後の振動電流に基づく成分を含んでいる。一定の出力電圧Voを得る時に、入力電圧Vinが例えば１２０Vのように低い場合には図７（D）に示すようにスイッチング素子３のオン期間Tonが長くなり、デューティー比が大きくなる。逆に入力電圧Vinが例えば３７０Vのように高い場合には、図８（D）に示すようにスイッチング素子３のオン期間Tonが短くなり、デューティー比が小さくなる。
【００２９】
既に説明したようにスイッチング素子３をオンにするためのクロック信号が図７（A）及び図８（A）に示すように発生すると、これに同期して図７（B）及び図８（B）に示すように傾斜電圧（三角波電圧）V2が発生する。この傾斜電圧V2は図６に示す第３の制御素子Q3のベースに印加される。これにより、傾斜電圧V2は第３の制御素子Q3のインピーダンスに変換され、第３の制御素子Q3のインピーダンスが傾斜電圧V2に対して反比例的に変化する。この結果、傾斜電圧V2に比例した第１の電流I1が電流変換用抵抗Rｂに流れる。
PチャネルＭＯＳＦＭＴから成る第１及び第２の制御素子Q1、Q2は第１のカレントミラー回路を構成しているので、第２の制御素子Q2のドレインに第１の電流I1と等しい第２の電流I2が流れる。第４及び第５の制御素子Q4、Q5は第２のカレントミラー回路を構成している。従って、傾斜電圧V2に比例した第２の電流I2が第２の制御素子Q2のドレインに流れると、第５の制御素子Q5のドレインにも第２の電流I2に対応した電流I5が流れる。第５の制御素子Q5の電流I５は第２の定電流源回路（電流制限回路）４６の所定電流値（制限値）Ｉ４＝Ｉ３までは傾斜電圧V2に比例して流れるが、所定電流値（制限値）Ｉ４＝Ｉ３で制限される。第５の制御素子Q5の電流I５は、図７ではｔ２〜ｔ４期間で制限され、図８ではｔ２´〜ｔ４期間で制限されている。本願では、電流I5を補正電流と定義する。この補正電流I5は、第１の直流電源端子１a、１次巻線N１、スイッチング素子３、ローパスフイルタ２６、電圧変換用抵抗Ra、第５の制御素子Q5、第２の定電流源回路４６、及びグランド端子４４の経路で流れる。従って、電圧変換用抵抗Raの抵抗値をRaとすれば、電圧変換用抵抗Raの端子間電圧V5はI5×Raになる。この電圧V5を補正電圧又は補正信号と定義する。補正回路４２の出力ライン４７に得られる補正電流検出信号V4は、ローパスフイルタ２６の出力ライン２６aの電流検出信号V3から補正電圧V5を減算した値（V3―V5）になる。
補正電圧V5は、図７（D）及び図８（D）から明らかなようにスイッチング素子３のオン期間Tonにおいて時間の経過と共に増大している。従って、図８に示すように入力電圧Vinが高いためにオン期間Tonが短い時の補正電圧V5の最大値は図７のそれよりも小さい。
【００３０】
図９は本実施例の入力電圧Vinと負荷２１に流れる電流Ioの最大値即ち最大出力電流との関係を示す。図９の入力電圧Vinと最大出力電流との関係は図３においての点線で示す理想特性に近づいている。
本実施例において、入力電圧Vinが低い場合は、スイッチング素子３のオン期間Tonが図７に示すように長いので、補正電圧V5の最大値も高くなり、補正電流検出信号V4のピーク値は電流検出抵抗１０に基づく補正前の電流検出信号V3のピーク値よりも大幅に低くなる。負荷２の短絡又は低インピーダンス状態時過電流において、入力電圧Vinが低いために補正電圧V5によって補正電流検出信号V4が大幅に低められている場合には、過電流検出比較器３５の一方の入力端子に入力する補正電流検出信号V4が過電流しきい値付与手段としての過電流検出基準電圧源３６から付与される過電流しきい値即ち過電流検出基準電圧Vrに達するまでの時間が長くなり、結果として最大出力電流の低下を防ぐことができる。
なお、図７及び図８には負荷２の短絡又は低インピーダンス時の状態が示されている。フィードバック比較器２８に入力するフィードバック制御電圧V1は、負荷２が正常時には図７（D）及び図８（D）で鎖線で示すように過電流検出基準電圧Vrよりも低いV1aであるが、負荷２の短絡又は正常時よりも低いインピーダンス時には過電流検出基準電圧Vrよりも高いV1bである。従って、負荷２が正常の時には、フィードバック比較器２８よりも先に過電流検出比較器３５からオフ・トリガー信号が発生しない。
【００３１】
入力電圧Vinが比較的高い時には、図８に示すようにスイッチング素子３のオン期間Tonが短いために補正前の電流検出信号V3と補正電流検出信号V4との最大電位差即ち最大補正電圧V5が図７の場合よりも大幅に小さい。入力電圧Vinの変化に対する電流検出信号V3の補正を実行しない場合には、図３に示すように入力電圧Vinの高い時に最大出力電流が大きいので、本実施例に従って図８（D）に示すように入力電圧Vinが高い時に補正電圧V5を低減することは、図３で点線で理想特性に近い特性を得るために好都合である。
【００３２】
もし、図６において第１及び第２の定電流源回路４５，４６による補正電流I5の制限が実行されない場合には、図９入力電圧Vinが比較的低い値V11以下の領域において点線Ｂで示すように最大出力電流が増大する。これにより、入力電圧Vinが低く、スイッチング素子３のオン幅が極端に広くなる条件下において、スイッチング素子３のドレイン電流のピーク値が高くなり過ぎて最悪の場合はトランス２が飽和状態になる可能性がある。これに対し、本実施例では、第１及び第２の定電流源回路４５，４６による補正電流I5の制限機能に基づいて入力電圧Vinの低い領域で補正電圧V5が制限されるので、実線Ａで示すように最大出力電流が必要以上に大きくならない。この結果、トランス２の飽和等の問題が生じない。
【００３３】
上述から明らかなように本実施例は次の効果を有する。
（１）  スイッチング素子３のオン期間の経過と共に増大する補正電圧V5を作成し、これを電流検出信号V3から減算するという比較的簡単な構成で補正電流検出信号V4を得ることができる。
（２）  補正電流検出信号生成手段４０は集積回路７に含めて形成されるので、補正電流検出信号生成のために特別な部品が不要であり、スイッチング電源装置の省スペース化（小型化）及び抵コスト化を図ることができる。
（３）  入力電圧Vinの変化に従う最大出力電流の変化を補正するために、図１に示すように特別に入力電圧Vinを検出する回路を設けることが不要になる。これにより、本実施例のスイッチング電源装置では、従来の入力電圧検出回路における電力損失の問題、入力電圧検出回路を設けることによるコストの上昇、スペースの増大の問題を有さない。
（４）  本実施例のスイッチング電源装置は、補正電流検出信号V4を作成するために、特許文献１に示されている矩形波発生回路を使用しないので、矩形波発生回路を設けることによる電力損失の増大及びスペースの増大の問題を有さない。従って、特に軽負荷で効率の良いスイッチング電源装置を提供することができる。
（５）  補正電圧V5の作成及び減算を電流検出信号V3の伝送ライン２６aに直列に接続された電圧変換用抵抗Raを使用して行っているので、補正電流検出信号生成手段４０の低コスト化及び省スペース化を図ることができる。
【実施例２】
【００３４】
次に、実施例２に従うスイッチング電源装置を説明する。但し、実施例２のスイッチング電源装置は、図４に示すスイッチング制御部７を変形した他は図１と同一に形成されている。また、第２の実施例の制御部は、図５の補正回路４２を図１０の補正回路４２aに変形した他は図５と同一に形成されている。従って、実施例２のスイッチング電源装置の補正回路４２a以外の部分の図示を省略する。また、実施例２のスイッチング電源装置の説明において必要に応じて図４〜図９を参照する。
【００３５】
図１０に示す実施例２の補正回路４２aは、図６の補正回路４２にPチャネルMOSFETからなる第６の制御素子Q6を図６の補正回路４２に付加し、この他は図６と同一に構成したものである。従って、図１０において図６と実質的に同一の部分には同一の参照符号を付しその説明を省略する。
【００３６】
図１０に示す補正回路４２ａは、図１１（F）のｔ1〜ｔ2の第１の期間T1に示すようにスイッチング素子３のオンデューティー比が好ましくは５０％以下の時に入力電圧Vinの変動により最大出力電流の変動を抑制するための補正電圧Ｖ５を電流検出信号V3から減算して比較的に傾きの緩やかな第１の補正電流検出信号V4aを作成し、図１１（F）のｔ2〜ｔ3の第２の期間T2に示すようにオンデューティー比が好ましくは５０％よりも大きい時に比較的に傾きの急な第２の補正電流検出信号V4bを形成するものである。即ち、図１０の補正回路４２aは、スイッチング素子３のオン期間Ton中の第１の期間T1に時間の経過と共に増大する補正電圧V5を形成し、第２の期間T2に時間の経過と共に減少する補正電圧V5を形成し、電流検出信号V3から補正信号即ち補正電圧V5を減算して補正電流検出信号V4を形成するものである。
【００３７】
上述の補正電流検出信号V5の形成のために追加されたPチャネル型MOSFETから成る第３の制御素子Q6の第１の主電極としてのソースは直流電源端子４３に接続され、この制御電極としてのゲートは第１の制御素子Q1のドレインに接続され、この第２の主電極としてのドレインは第５の制御素子Q5の第２の主電極としてのドレインに接続されている。図１０に示す補正回路４２ａの第５の制御素子Q5以外の部分は、図６に示す補正回路４２と同一に構成されている。
【００３８】
第６の制御素子Q6のドレイン電流をI6、第５の制御素子Q5 のドレイン電流をI7とすれば、電圧変換用抵抗Raに流れる補正電流Ｉ5はＩ5＝Ｉ6−Ｉ7になる。
【００３９】
次に、図１１を参照して実施例２のスイッチング電源装置の動作を説明する。実施例２のスイッチング電源装置の正常動作時の動作は実施例１と同一であり、図１１（A）に示す図７（A）及び図８（A）と同一のクロック信号に応答して図５のオン・オフ制御回路２４が動作し、スイッチング素子３がオンになり、フィードバック比較器２８から得られるオフ・トリガー信号に基づいてスイッチング素子３がオフになる。
【００４０】
図１１には図７と同様に入力電圧Vinが比較的高く且つオン期間Tonが比較的長い場合において負荷の短絡又は低インピーダンス状態が生じた時の図５及び図１０の各部の状態が示されている。図１１の（Ａ）のクロック信号及び（Ｂ）の傾斜電圧Ｖ２は、図７（Ａ）（Ｂ）及び図８（Ａ）（Ｂ）で示すものと同一である。図１１（Ｄ）のにおける電流検出信号Ｖ３は図７（Ｄ）の電流検出信号Ｖ３と実質的に同一である。従って、これ等の説明を省略する。図１１（Ｃ）には第５の制御素子Ｑ５のドレイン電流Ｉ７が示され、図１１（Ｄ）には第６の制御素子Ｑ６のドレイン電流Ｉ６が示されている。
【００４１】
図１０の補正回路４２aにライン４１aから図１１（B）の傾斜電圧（三角波電圧）V2が入力すると、第１、第２及び第６の制御素子Q1、Q2、Q6から成る第１のカレントミラー回路の動作によって第６の制御素子Q6のドレイン電流I6が図１１（D）に示すように図１１（B）の傾斜電圧Ｖ2に対して比例的に変化するように流れる。即ち、ｔ１〜ｔ４の正傾斜電圧Ｖa及びｔ４〜ｔ６の負傾斜電圧Ｖbに対応した正傾斜と負傾斜とを有する電流I6が流れる。第５の制御素子Q5のドレイン電流Ｉ７は、図１１（D）に示すようにｔ１〜ｔ２期間及びｔ５〜ｔ６期間において図１１（B）の傾斜電圧Ｖ2に対して比例的に変化して流れ、ｔ２〜ｔ５期間においては第２の定電流源回路４６の制限電流値I4に制限されて流れる。電圧変換用抵抗Raには、第６の制御素子Q6のドレイン電流I6から第５の制御素子Q５のドレイン電流I７を減算した値を有する図１１（E）に示す補正電流I5 ＝I6―I７が流れる。図１１（E）に示す補正電流I5は、ｔ１〜ｔ２の第１の期間T1において第１の傾斜（正傾斜）を有した第１の補正電流I５aになり、ｔ２〜ｔ４の期間において第２の傾斜（負傾斜）を有する第２の補正電流I5bになり、ｔ４〜ｔ５の期間において再び正傾斜になり、ｔ５〜ｔ６の期間において再び負傾斜になる。スイッチング素子３のオン期間Tonにおける補正電圧Ｖ５は、図１１（E）に示す補正電流I5に比例して変化する。従って、スイッチング素子３のオン期間Ton中の第１の期間T1では第１の補正信号としての第１の補正電圧Ｖ5ａが図４（C）の補正電圧Ｖ5と同様に時間の経過と共に増大する。このため、第１の期間T1における補正電流検出信号Ｖ4は第１の期間T1に示す比較的緩やかな傾斜を有する第１の補正電流検出信号Ｖ4aになる。もし、スイッチング素子３のオン時間幅が図１１（F）のｔ１〜ｔ２の第１の期間T1よりも短い時には、入力電圧Ｖinの変化による最大出力電流の変化を抑制する効果が実施例１と同様に得られる。
【００４２】
オン期間Tonの第２の期間T2では、電圧変換用抵抗Raに図１１（E）に示す負傾斜の第２の補正電流I5bが流れる。これにより、第２の期間Ｔ2で、電圧変換用抵抗Raの両端子間電圧V5は時間の経過と共に低下し、第２の補正信号即ち第２の補正電圧Ｖ5ｂが得られる。この結果、第２の期間T2の第２の補正電流検出信号V4bは図１１（D）に示すように第１の期間T1の第１の補正電流検出信号V4aよりも急な傾きを有する。この急な傾きはサブハーモニック発振を防止するために寄与する。即ち、第２の期間T2では、サブハーモニック発振防止のための周知のスロープ補正を行ったものと同様な第２の補正電流検出信号V4ｂが得られる。
【００４３】
実施例２において、スイッチング素子３のオン期間Tonがデューティー比が５０％以下の短いとき即ち第１の期間T1において負荷２が短絡又は抵インピーダンス状態になった時には、サブハーモニック発振防止のためのスロープ補正の効果は得られないが、実施例１と同様に入力電圧Vinの変化に依存性の少ない過電流保護の効果は得られる。また、図１１（D）に示すように補正電流検出信号V4のピーク時点t３よりも少し前で補正電流検出信号V4が過電流検出基準電圧Vrを横切った時には、t２時点の最大の補正電圧V5よりは少し低い補正電圧V5が得られる。このため、補正しない場合よりは最大出力電流の入力電圧依存性が少ない。
【００４４】
実施例２は、１つの補正回路４２aによって最大出力電流の入力電圧依存性を低減することができる過電流保護と、サブハーモニック発振を抑制した過電流保護との両方を行うことができる。即ち、１つの補正回路４２aを共用して過電流補正とスロープ補正との両方を行うことができる。この結果、補正回路４２aの省スペース化及び抵コスト化を図ることができる。
【実施例３】
【００４５】
図１２は変形された補正電流検出信号生成回路を示す。図１２の補正電流検出信号生成回路は、傾斜電圧発生回路５１とアナログ減算回路５２とで構成されている。傾斜電圧発生回路５１は図５の傾斜電圧発生回路４１と同様にクロック発生器３１のクロック信号に応答して傾斜電圧を発生する。この実施例３では、図７（B）の傾斜電圧V2ではなく、図７（D）に示す補正電圧V5を発生する。図１２の補正電圧V5の時間と共に増大する振幅値は、図９の特性又は図３の理想特性が得られるように決定される。減算回路５２は、図５に示すものと同一のライン２６aの電流検出信号V3から補正電圧V5を減算してライン４７に補正電流検出信号V4を出力する。図１２のライン４７の補正電流検出信号V4は図５に示す過電流検出比較器３５と同様なものに送られる。
【００４６】
図１２の実施例３の補正電流検出信号生成回路は、実施例１の補正電流検出信号生成手段４０と原理的に同一であるので、同一の効果を得ることができる。
【実施例４】
【００４７】
図１３に示す実施例４に従うスイッチング電源装置は、変形されたトランス２´を設けた他は図４と同一に形成したものである。変形されたトランス２´は図４のトランス２から２次巻線を省いたものに相当する。図１３においては、出力整流平滑回路４の平滑コンデンサ４bがダイオード４aを介してスイッチング素子３と電流検出抵抗１０との直列回路に対して並列に接続されている。なお、出力整流平滑回路４をスイッチング素子３のみに並列接続することもできる。図１３のスイッチング電源装置の主回路は昇圧型DC―DCコンバータ回路であり、スイッチング素子３のオン期間に１次巻線N1に蓄積されたエネルギーはオフ期間に出力側に放出される。
【００４８】
実施例４のスイッチング電源装置の制御部７は図４に示す実施例１で同一符号で示すものと同一に構成されているので、実施例４によっても実施例１と同一の効果を得ることができる。なお、図１３の制御部７には図５に示す補正回路４２と同一のものが含まれているが、この代わりに図１０に示す実施例２の補正回路４２aと同一のものを含めることができる。
【００４９】
本発明は上述の実施例に限定されるものでなく例えば次の変形が可能なものである。
（１）  電流検出抵抗１０の代わりに磁電変換素子等による電流検出手段を設けることができる。
（２）  スイッチング素子３、及び第１〜第６の制御素子Q1〜Q6を別の半導体制御素子に置き換えることができる。例えば、第１、第２、第４、第５及び第６の制御素子Q1、Q2、Q4、Q5、Ｑ６をソース、コレクタ、ベースを有するトランジスタに置き換えることができる。また、第３の制御素子Q3をFETに置き換えることができる。この場合、第１、第２及び第６の制御素子Q1、Q2、Q6はpnp型トランジスタとし、第４及び第５の制御素子Q4、Q5はnpn型トランジスタとする。また、第３の制御端子Q3はｎチャネル型MOSFETとする。
（３）  オン・オフ制御信号形成回路２４を、スイッチング素子３をオン・オフ制御することが可能な別の制御回路に置き換えることができる。例えば、フィードバック比較器２８の正入力端子を補正電流検出信号作成回路４０の出力ライン４７に接続しないでローパスフィルタ２６の出力ライン２６a又は電流検出抵抗１０の上端に接続することができる。
（４）  過電流検出比較器３５の出力をOR回路２９に入力させる代わりに、スイッチング素子３のオン期間を終了させることができる別な部分に供給することができる。また、過電流検出比較器３５の出力に応答してフリップフロップ３０から出力されるPWM制御信号の伝送を遮断して、過電流を保護することができる。  
（５）  図９の入力電圧と最大出力電流との関係が点線Bで示す特性で差し支えない場合は、定電流源４５，４６を省き、第４及び第５の制御素子Ｑ４，Ｑ５のソースをグランド端子４４に直接に又はソース抵抗を介して接続することができる。
（６）  出力電圧検出回路６を周知の別の出力電圧検出回路に置き換えることができる。例えば、差動増幅器を設け、この一方の入力端子に出力電圧Voを入力させ、この他方の入力端子に基準電圧源を接続し、この出力端子に発光ダイオード２２aを接続することができる。また、トランス１次巻線と２次側との絶縁が不要な場合には発光ダイオード２２aとホトトランジスタ２３aとを使用しないで例えば前記差動増幅器の出力をフィードバック比較器２８に供給するように出力電圧検出回路を構成することができる。
（７）  傾斜電圧発生回路４１，５１の入力をクロック発生器３１から得る代わりにフリップフロップ３０の出力から得ることができる。要するに傾斜電圧発生回路４１，５１の入力は、スイッチング素子３のオン開始を示す信号であれば、どのようなものでもよい。
【図面の簡単な説明】
【００５０】
【図１】従来のスイッチング電源装置を示す回路図である。
【図２】図１の制御部を詳しく示す回路図である。
【図３】従来のスイッチング電源装置の特性改善前の入力電圧と最大出力電流との関係及び理想特性を示す特性図である。
【図４】本発明の実施例１に従うスイッチング電源装置を示す回路図である。
【図５】図４の制御部を示す回路図である。
【図６】図５の補正回路を示す回路図である。
【図７】入力電圧が低い時の図４〜図６の各部の状態を示す波形図である。
【図８】入力電圧が高い時の図４〜図６の各部の状態を示す波形図である。
【図９】実施例１における入力電圧と最大出力電流との関係を示す特性図である。
【図１０】実施例２のスイッチング電源装置に含まれている補正回路を示す回路図である。
【図１１】実施例２のスイッチング電源装置の各部の状態を示波形図である。
【図１２】実施例３の補正電流検出信号生成回路を示すブロック図である。
【図１３】実施例４のスイッチング電源装置を示す回路図である。
【符号の説明】
【００５１】
１a、１ｂ  第１及び第２の直流電源端子
２  トランス
３  スイッチング素子
４  出力整流平滑回路
６  出力電圧検出回路
７  制御部
１０  電流検出抵抗
１４  集積回路
２４  オン・オフ制御信号形成回路
２５  過電流保護回路
３５  過電流検出比較器
３６  過電流基準電圧源
４０  補正電流検出信号生成手段
４１  傾斜電圧発発生回路
４２  補正回路
Ra  電圧変換用抵抗
V3  電流検出信号
V4  補正電流検出信号
V5  補正電圧
I5  補正電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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