(57)【特許請求の範囲】
【請求項１】
メモリ領域に高抵抗状態又は低抵抗状態を記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、
抵抗記憶材料よりなる抵抗記憶層と、前記抵抗記憶層を挟むように配置された共通電極及び複数の個別電極とを有し、
前記メモリ領域は、前記複数の個別電極のそれぞれと前記共通電極との間にそれぞれ形成されており、
一個の抵抗記憶素子を形成する前記共通電極及び個別電極のうちの一方は、前記抵抗記憶層の第１の領域に形成された開口部内に埋め込み形成されており、他方は、前記第１の領域とは異なる第２の領域の前記抵抗記憶層上に形成されている
ことを特徴とする抵抗記憶素子。
【請求項２】
メモリ領域に高抵抗状態又は低抵抗状態を記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、抵抗記憶材料よりなる抵抗記憶層と、前記抵抗記憶層を挟むように配置された共通電極及び複数の個別電極とを有し、前記メモリ領域が前記複数の個別電極のそれぞれと前記共通電極との間にそれぞれ形成されており、一個の抵抗記憶素子を形成する前記共通電極及び個別電極のうちの一方は、前記抵抗記憶層の第１の領域に形成された開口部内に埋め込み形成されており、他方は、前記第１の領域とは異なる第２の領域の前記抵抗記憶層上に形成された抵抗記憶素子と、
前記複数の個別電極のそれぞれに接続された複数の選択トランジスタと、
前記共通電極に接続された信号線と
を有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項２記載の不揮発性半導体記憶装置において、
前記個別電極は、前記選択トランジスタに接続されたコンタクトプラグである
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３記載の不揮発性半導体記憶装置において、
前記高抵抗状態と前記低抵抗状態とを切り換える際に、前記共通電極と前記個別電極との間の前記抵抗記憶層内に、前記抵抗記憶層の層方向又は前記抵抗記憶層の層厚方向に対して傾斜した方向に沿って前記メモリ領域を含む電流パスが形成される
ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗記憶素子及びその製造方法に係り、特に、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子及びその製造方法、並びにこのような抵抗記憶素子を用いた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、新たなメモリ素子として、ＲＲＡＭ（Resistance Random Access Memory）と呼ばれる不揮発性半導体記憶装置が注目されている。ＲＲＡＭは、抵抗値が異なる複数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを例えば情報の“０”と“１”とに対応づけることにより、メモリ素子として利用するものである。ＲＲＡＭは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。【０００３】
抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の電極間に挟持したものである。抵抗記憶材料としては、代表的なものとして遷移金属を含む酸化物材料が知られている。【０００４】
抵抗記憶素子を用いた不揮発性半導体記憶装置は、例えば特許文献１及び非特許文献１〜３等に記載されている。
【特許文献１】米国特許第６４７３３３２号明細書
【非特許文献１】A. Beck et al., Appl. Phys. Lett. Vol. 77, p. 139 (2000)
【非特許文献２】W. W. Zhuang et al., Tech. Digest IEDM 2002, p.193
【非特許文献３】I. G. Baek et al., Tech. Digest IEDM 2004, p.587
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＤＲＡＭ、ＳＲＡＭをはじめ、次世代の不揮発性ＲＡＭとして期待されるＦｅＲＡＭ（強誘電体メモリ：Ferroelectric Random Access Memory）等は、データ書き換え前後で読み出しに要求される差を確保するため、ある程度以上の面積が必要であり、高密度化するための阻害要因の一つになっている。また、ＭＲＡＭ（磁気メモリ：Magnetoresistive Random Access Memory）では、素子面積を小さくするほどに磁化反転に必要な電流値が大きくなってしまうため、書き込み電流値等との関係からセルサイズが制限されてしまう。このため、より集積化が容易な不揮発性メモリ材料及びこれを用いた不揮発性記憶装置が求められていた。【０００６】
本発明の目的は、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子において、集積度を向上しうる抵抗記憶素子及びその製造方法、並びにこのような抵抗記憶素子を用いた不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、メモリ領域に高抵抗状態又は低抵抗状態を記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、抵抗記憶材料よりなる抵抗記憶層と、前記抵抗記憶層を挟むように配置された共通電極及び複数の個別電極とを有し、前記メモリ領域は、前記複数の個別電極のそれぞれと前記共通電極との間にそれぞれ形成されており、一個の抵抗記憶素子を形成する前記共通電極及び個別電極のうちの一方は、前記抵抗記憶層の第１の領域に形成された開口部内に埋め込み形成されており、他方は、前記第１の領域とは異なる第２の領域の前記抵抗記憶層上に形成されている抵抗記憶素子が提供される。
【００１３】
本発明の他の観点によれば、メモリ領域に高抵抗状態又は低抵抗状態を記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、抵抗記憶材料よりなる抵抗記憶層と、前記抵抗記憶層を挟むように配置された共通電極及び複数の個別電極とを有し、前記メモリ領域が前記複数の個別電極のそれぞれと前記共通電極との間にそれぞれ形成されており、一個の抵抗記憶素子を形成する前記共通電極及び個別電極のうちの一方は、前記抵抗記憶層の第１の領域に形成された開口部内に埋め込み形成されており、他方は、前記第１の領域とは異なる第２の領域の前記抵抗記憶層上に形成された抵抗記憶素子と、前記複数の個別電極のそれぞれに接続された複数の選択トランジスタと、前記共通電極に接続された信号線とを有する不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１７】
本発明によれば、同一平面上に形成された同一導電層よりなる一対の電極と、これら一対の電極間に設けられた抵抗記憶層とにより、抵抗記憶素子を構成するので、一対の電極を別々に形成する場合と比較して、抵抗記憶素子の製造プロセスを簡略化することができる。また、一対の電極を膜厚方向に積層して抵抗記憶素子を形成する場合と比較して抵抗記憶素子上の平坦性が向上するため、平坦化工程を削減できる等、上層に形成する配線層等の製造プロセスを簡略化することができる。【００１８】
また、抵抗記憶素子の一方の電極は、メモリセルに接続される信号線と一体形成することができる。これにより、抵抗記憶素子の製造プロセスを簡略化することができる。また、抵抗記憶素子の電極とは別々にメモリセルに接続される信号線を形成する場合と比較して抵抗記憶素子上の平坦性が向上するため、平坦化工程を削減できる等、上層に形成する配線層等の製造プロセスを簡略化することができる。【００１９】
また、抵抗記憶素子の一対の電極が平面的なレイアウトにおいて互いに重ならないように配置することにより、一対の電極を平面的なレイアウトにおいて重なるように配置する場合と比較して抵抗記憶層を薄くすることができる。これにより、抵抗記憶素子の製造プロセスを簡略化することができる。【００２０】
また、抵抗記憶素子の一方の電極を、セル選択トランジスタに接続されたコンタクトプラグで兼ねることにより、他方の電極のレイアウト上及び製造上におけるマージンを増加することができる。これにより、抵抗記憶素子の製造プロセスを簡略化することができる。
【図面の簡単な説明】
【００２１】
【図１】双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。
【図２】単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。
【図３】抵抗記憶素子のフォーミング処理を説明する電流−電圧特性のグラフである。
【図４】フォーミングが生じる電圧と抵抗記憶層の膜厚との関係を示すグラフである。
【図５】抵抗記憶素子について低電圧ＴＤＤＢ測定を行った結果を示すグラフである。
【図６】フォーミングのメカニズムの検討に用いた抵抗記憶素子の電流−電圧特性を示すグラフである。
【図７】分割した抵抗記憶素子の各ピースにおける電流−電圧特性を示すグラフである。
【図８】抵抗記憶素子の電極の配置例を示す平面図である。
【図９】抵抗記憶素子の電極の配置例を示す概略断面図である。
【図１０】本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す平面図である。
【図１１】本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。
【図１２】本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
【図１３】本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図１４】本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図１５】本発明の第２実施形態による不揮発性半導体記憶装置の構造を示す平面図である。
【図１６】本発明の第２実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。
【図１７】本発明の第２実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
【図１８】本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図１９】本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図２０】本発明の第３実施形態による不揮発性半導体記憶装置の構造を示す平面図である。
【図２１】本発明の第３実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。
【図２２】本発明の第３実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【符号の説明】
【００２２】
１０…メモリセル
１２…抵抗記憶素子
１４…セル選択トランジスタ
２０…シリコン基板
２２…素子分離膜
２４…ゲート電極
２６，２８…ソース／ドレイン領域
３０，４８…層間絶縁膜
３２，３４，５０…コンタクトプラグ
３６…配線
３８，４４…電極
４０…ソース線
４２…抵抗記憶層
４６…抵抗記憶素子
５２…ビット線
８０…基板
８２，８４…電極
８６…抵抗記憶層
【発明を実施するための最良の形態】
【００２３】
［抵抗記憶素子の基本動作］
本発明の不揮発性半導体記憶装置に用いる抵抗記憶素子の基本動作について図１乃至図９を用いて説明する。【００２４】
図１は双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図２は単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図３は抵抗記憶素子のフォーミング処理を説明する電流−電圧特性のグラフ、図４はフォーミングが生じる電圧と抵抗記憶層の膜厚との関係を示すグラフ、図５は抵抗記憶素子の低電圧ＴＤＤＢ測定結果を示すグラフ、図６はフォーミングのメカニズムの検討に用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図７は分割した抵抗記憶素子の各ピースにおける電流−電圧特性を示すグラフ、図８及び図９は抵抗記憶層を挟持する一対の電極の配置例を示した図である。【００２５】
抵抗記憶素子は、一対の電極間に抵抗記憶材料が狭持されたものである。抵抗記憶材料は、その多くが遷移金属を含む酸化物材料であり、電気的特性の違いから大きく２つに分類することができる。【００２６】
１つは、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために互いに異なる極性の電圧を用いるものであり、クロム（Ｃｒ）等の不純物を微量にドープしたＳｒＴｉＯ３やＳｒＺｒＯ３、或いは超巨大磁気抵抗（ＣＭＲ：Colossal Magneto-Resistance）を示すＰｒ１−ｘＣａｘＭｎＯ３やＬａ１−ｘＣａｘＭｎＯ３等が該当する。以下、抵抗状態の書き換えに極性の異なる電圧を要するこのような抵抗記憶材料を、双極性抵抗記憶材料と呼ぶ。【００２７】
他方は、高抵抗状態と低抵抗状態との間で抵抗値を変化するために、極性の同じ電圧を必要とする材料であり、例えばＮｉＯｘやＴｉＯｘのような単一の遷移金属の酸化物等が該当する。以下、抵抗状態の書き換えに極性が同じ電圧を要するこのような抵抗記憶材料を、単極性抵抗記憶材料と呼ぶ。【００２８】
図１は、双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフであり、非特許文献１に記載されたものである。このグラフは、典型的な双極性抵抗記憶材料であるＣｒドープのＳｒＺｒＯ３を用いた場合である。【００２９】
初期状態において、抵抗記憶素子は高抵抗状態であると考える。【００３０】
印加電圧が０Ｖの状態から徐々に負電圧を増加していくと、その時に流れる電流は曲線ａに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する負電圧が更に大きくなり約−０．５Ｖを超えると、抵抗記憶素子が高抵抗状態から低抵抗状態へスイッチする。これに伴い、電流の絶対値が急激に増加し、電流−電圧特性は点Ａから点Ｂに遷移する。なお、以下の説明では、抵抗記憶素子を高抵抗状態から低抵抗状態へ変化する動作を「セット」と呼ぶ。【００３１】
点Ｂの状態から徐々に負電圧を減少していくと、電流は曲線ｂに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。【００３２】
印加電圧が０Ｖの状態から徐々に正電圧を増加していくと、電流値は曲線ｃに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり約０．５Ｖを超えると、抵抗記憶素子が低抵抗状態から高抵抗状態にスイッチする。これに伴い、電流の絶対値が急激に減少し、電流−電圧特性は点Ｃから点Ｄに遷移する。なお、以下の説明では、抵抗記憶素子を低抵抗状態から高抵抗状態へ変化する動作を「リセット」と呼ぶ。【００３３】
点Ｄの状態から徐々に正電圧を減少していくと、電流は曲線ｄに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。【００３４】
それぞれの抵抗状態は、約±０．５Ｖの範囲で安定であり、電源を切っても保たれる。すなわち、高抵抗状態では、印加電圧が点Ａの電圧の絶対値よりも低ければ、電流−電圧特性は曲線ａ，ｄに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧が点Ｃの電圧の絶対値よりも低ければ、電流−電圧特性は曲線ｂ，ｃに沿って線形的に変化し、低抵抗状態が維持される。【００３５】
このように、双極性抵抗記憶材料を用いた抵抗記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために、互いに異なる極性の電圧を印加するものである。【００３６】
図２は、単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。このグラフは、典型的な単極性抵抗記憶材料であるＴｉＯｘを用いた場合である。【００３７】
初期状態において、抵抗記憶素子は高抵抗状態であると考える。【００３８】
印加電圧を０Ｖから徐々に増加していくと、電流は曲線ａに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加電圧が更に大きくなり約１．６Ｖを超えると、抵抗記憶素子が高抵抗状態から低抵抗状態にスイッチ（セット）する。これに伴い、電流の絶対値が急激に増加し、電流−電圧特性は点Ａから点Ｂに遷移する。なお、図２において点Ｂにおける電流値が約２０ｍＡで一定になっているのは、急激な電流の増加による素子の破壊を防止するために電流制限を施しているためである。【００３９】
点Ｂの状態から徐々に電圧を減少していくと、電流は曲線ｂに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。【００４０】
印加電圧を０Ｖから再度徐々に増加していくと、電流は曲線ｃに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり約１．２Ｖを超えると、抵抗記憶素子が低抵抗状態から高抵抗状態にスイッチ（リセット）する。これに伴い、電流の絶対値が急激に減少し、電流−電圧特性は点Ｃから点Ｄに遷移する。【００４１】
点Ｄの状態から徐々に電圧を減少していくと、電流は曲線ｄに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。【００４２】
それぞれの抵抗状態は、セット、リセットに必要な電圧以下で安定である。すなわち、図２においては約１．０Ｖ以下で両状態ともに安定であり、電源を切っても保たれる。すなわち、高抵抗状態では、印加電圧が点Ａの電圧よりも低ければ、電流−電圧特性は曲線ａに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧が点Ｃの電圧よりも低ければ、電流−電圧特性は曲線ｃに沿って変化し、低抵抗状態が維持される。【００４３】
このように、単極性抵抗記憶材料を用いた抵抗記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために、極性の同じ電圧を印加するものである。【００４４】
上記抵抗記憶材料を用いて抵抗記憶素子を形成する場合、素子形成直後の初期状態では図１及び図２に示すような特性は得られない。抵抗記憶材料を高抵抗状態と低抵抗状態との間で可逆的に変化しうる状態にするためには、フォーミングと呼ばれる処理が必要である。【００４５】
図３は、図２の場合と同じ単極性抵抗記憶材料を用いた抵抗記憶素子のフォーミング処理を説明する電流−電圧特性である。【００４６】
素子形成直後の初期状態では、図３に示すように、高抵抗であり且つ絶縁耐圧は８Ｖ程度と非常に高くなっている。この絶縁耐圧は、セットやリセットに必要な電圧と比較して極めて高い値である。初期状態では、セットやリセットというような抵抗状態の変化は生じない。【００４７】
初期状態においてこの絶縁耐圧よりも高い電圧を印加すると、図３に示すように、素子に流れる電流値が急激に増加し、すなわち抵抗記憶素子のフォーミングが行われる。このようなフォーミングを行うことにより、抵抗記憶素子は図２に示すような電流−電圧特性を示すようになり、低抵抗状態と高抵抗状態とを可逆的に変化することができるようになる。一度フォーミングを行った後は、抵抗記憶素子がフォーミング前の初期状態に戻ることはない。【００４８】
フォーミング前の初期状態における抵抗記憶素子は、高い抵抗値を有しており、フォーミング後の高抵抗状態と混同する虞がある。そこで、本願明細書において高抵抗状態というときはフォーミング後の抵抗記憶素子の高抵抗状態を表すものとし、低抵抗状態というときはフォーミング後の抵抗記憶素子の低抵抗状態を表すものとし、初期状態というときはフォーミングを行う前の抵抗記憶素子の状態を表すものとする。【００４９】
次に、フォーミングのメカニズムに関して本願発明者が検討を行った結果について図４乃至図７を用いて説明する。なお、検討に用いた試料は、膜厚１５０ｎｍのＰｔよりなる下部電極と、ＴｉＯｘよりなる抵抗記憶層と、膜厚１００ｎｍのＰｔよりなる上部電極とを有する抵抗記憶素子である。【００５０】
図４は、フォーミングが生じる電圧と抵抗記憶層の膜厚との関係を示すグラフである。図４に示すように、フォーミングが生じる電圧は、抵抗記憶層の膜厚が厚くなるほどに増加する。これら測定点は線形近似することができ、回帰直線は原点を通る。このことは、フォーミングが生じる電圧が、膜厚ゼロの極限でゼロになることを意味している。つまり、フォーミングの現象は、電極と抵抗記憶層との界面で生じている現象ではなく、抵抗記憶層の膜内において厚さ方向に生じる現象であると考えられる。【００５１】
図５は、フォーミング処理前の試料について低電圧ＴＤＤＢ測定を行った結果を示すグラフである。なお、測定は室温で行い、印加電圧は７Ｖ、抵抗記憶層の膜厚は３０ｎｍとした。図５に示すように、約５００秒の時間経過後に急激に電流値が増加しており、絶縁破壊が生じていることが判る。絶縁破壊が生じた後の抵抗記憶素子のＩ−Ｖ測定を行った結果、図６に示すようなＲＲＡＭ特性が確認され、フォーミング処理が完了した状態であることが確認できた。【００５２】
図４乃至図６の結果を考え合わせると、フォーミングの現象は絶縁破壊と等価な現象であり、絶縁破壊によって電流経路となる変質領域が形成されるものと考えられる。【００５３】
次に、図６に示すようなＲＲＡＭ特性がこの変質領域で生じていることを示す。【００５４】
まず、上部電極の直径を５００μｍとした抵抗記憶素子を形成し、フォーミング処理を行った。次いで、この抵抗記憶素子を、高抵抗状態から低抵抗状態にセットした。このときの抵抗記憶素子の電流−電圧特性を、図７に○印で示した。【００５５】
この後、この抵抗記憶素子を２つに割り、分割後のそれぞれのピースについて電流−電圧特性を再度測定した。各ピースの電流−電圧特性は、図７に点線及び実線でそれぞれ示している。【００５６】
この結果、一方のピース（点線）は低抵抗状態にあり、電極分割前のセット後の低抵抗状態における測定データともよく一致していた。これに対し、他方のピース（実線）はフォーミング処理前の状態のままであった。これらのことから、フォーミングによって生じた電流パスは前記一方のピース側のみに含まれており、且つこのピースのみが電極分割前の抵抗状態を記憶していることが判る。前記他方のピースは、抵抗状態の記憶にまったく寄与していない。【００５７】
以上の結果から、フォーミングにより形成される変質領域は、極めて狭い局所的な領域に生じているものと考えられる。そして、図４の結果と考え合わせると、この変質領域は、抵抗記憶層の膜厚方向に伸びるフィラメント状であるものと考えられる。【００５８】
そして、抵抗記憶素子のＲＲＡＭ特性は、フォーミングにより生じたフィラメント状の変質領域で生じているものと考えられる。それゆえＦｅＲＡＭやＭＲＡＭとは異なり、スイッチング前後での電気的応答の変化が電極面積に殆ど依存することはなく、電極面積を大幅に縮小することが可能である。また、一対の電極は、必ずしもキャパシタのような平行平板状に配置する必要はない。【００５９】
フィラメント状の変質領域によりＲＲＡＭ特性が得られるメカニズムは明らかではないが、本願発明者は例えば以下のようであると推察している。【００６０】
抵抗記憶素子を形成してフォーミング処理を行い絶縁破壊を引き起こすと、抵抗記憶層内にフィラメント状の変質領域が形成され、この変質領域が電流パスとなる。この状態が、抵抗記憶素子の低抵抗状態である。【００６１】
低抵抗状態の抵抗記憶素子に電圧を印加すると、上記電流パスを介して電流が流れる。この電流値が大きくなると、電流パス内において陽極酸化に類似の酸化反応が生じ、変質領域を元に戻すように作用する。そして、変質領域が減少することにより電流パスが狭くなり、或いはパスの電極界面近傍を中心に酸化が進むことにより電流パスが塞がれ、高抵抗となる。この状態が、抵抗記憶素子の高抵抗状態である。なお、電流パスが塞がれる領域が、高抵抗状態又は低抵抗状態を記憶するメモリ領域と考えられる。【００６２】
高抵抗状態の抵抗記憶素子に所定値以上の電圧を印加すると、電流パスを塞いでいる酸化領域で絶縁破壊が生じ、再び電流パスが形成される。これにより、抵抗記憶素子は低抵抗状態に戻る。【００６３】
図８及び図９は抵抗記憶層を挟持する一対の電極の配置例を示したものである。図８が平面図であり、図９が断面図である。なお、各図において点線は、フォーミングにより形成される典型的な電流パスを示したものである。但し、実際には、結晶粒界等の影響を受けて曲がりくねった形状の電流パスであったり、複数の電流パスが同時に存在したりすることも想定される。【００６４】
図８（ａ）の配置図は、一対の電極８２，８４の対向する辺が平行となるように配置された場合である。図８（ｂ）の配置図は、一対の電極８２，８４が角部で対向するように配置された場合である。図８（ｃ）の配置図は、一対の電極８２，８４の対向する辺が非平行となるように配置された場合である。【００６５】
図９（ａ）の配置図は、一対の電極８２，８４が基板８０の同一平面上に形成され、電極８２，８４の間に抵抗記憶層８６が形成された場合である。この場合、電流パスの方向は、抵抗記憶層８６の層方向に沿って形成される。なお、本願明細書において電流パスの方向とは、電流パスの始点と終点とを結ぶ直線に沿った方向であるものとする。また、層方向とは、抵抗記憶層８６が形成された面に沿った方向であるものとする。【００６６】
図９（ｂ）の配置図は、一対の電極８２，８４が抵抗記憶層８６を挟んで異なる平面上に形成された場合である。図９（ｃ）の配置図は、一対の電極８２，８４のうちの一方の電極８２が抵抗記憶層８６の側壁部分（例えばコンタクトホール内）に形成され、他方の電極８４が抵抗記憶層８６上に形成された場合である。これらの場合、電流パスの方向は、抵抗記憶層８６の層厚方向に沿って形成される。【００６７】
図８に示す平面レイアウトと、図９に示す断面レイアウトとは、任意に組み合わせることができる。【００６８】
抵抗記憶層８６を狭持する電極８２，８４は、必ずしも１：１で対応している必要はなく、１つの共通電極に対して複数の個別電極を設けるようにしてもよい。【００６９】
［第１実施形態］
本発明の第１実施形態による不揮発性半導体記憶装置及びその製造方法について図１０乃至図１４を用いて説明する。【００７０】
図１０は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図１１は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図、図１２は本実施形態による不揮発性半導体記憶装置の構造を示す回路図、図１３及び図１４は本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。【００７１】
はじめに、本実施形態による不揮発性半導体記憶装置の構造について図１０乃至図１２を用いて説明する。なお、図１１は図１０のＡ−Ａ′線断面図である。【００７２】
図１０及び図１１に示すように、シリコン基板２０には、素子領域を画定する素子分離膜２２が形成されている。シリコン基板２０の素子領域には、ゲート電極２４及びソース／ドレイン領域２６，２８を有するセル選択トランジスタが形成されている。【００７３】
ゲート電極２４は、図１０に示すように、列方向（図面縦方向）に隣接するセル選択トランジスタのゲート電極２４を共通接続するワード線ＷＬとしても機能する。【００７４】
セル選択トランジスタが形成されたシリコン基板２０上には、ソース／ドレイン領域２６に電気的に接続されたコンタクトプラグ３２と、ソース／ドレイン領域２８に電気的に接続されたコンタクトプラグ３４とが埋め込まれた層間絶縁膜３０が形成されている。層間絶縁膜３０上には、コンタクトプラグ３２を介してソース／ドレイン領域２６に電気的に接続された配線３６と、コンタクトプラグ３４を介してソース／ドレイン領域２８に電気的に接続された電極３８と、隣接する電極３８間に設けられたソース線４０とが形成されている。電極３８は、コンタクトプラグ３４に対応して１つずつ形成されている。ソース線４０は、図１０に示すように、列方向に延在して形成されている。【００７５】
配線３６、電極３８及びソース線４０が形成された層間絶縁膜３０上には、抵抗記憶材料よりなる抵抗記憶層４２が形成されている。この抵抗記憶材料は、双極性抵抗記憶材料及び単極性抵抗記憶材料の何れであってもよい。これにより、電極３８とソース線４０とは、抵抗記憶層４２を介して側面部が対向配置され、電極３８とソース線４０とを一対の電極とする抵抗記憶素子４６を構成している（図中、点線で囲った部分）。ソース線４０は、図１０に示すように、ソース線４０を挟んで隣接する２つの抵抗記憶素子４６と、この２つの抵抗記憶素子に対して列方向に並ぶ複数の抵抗記憶素子４６の一方の電極を兼ねる共通電極として機能する。【００７６】
抵抗記憶層４２には、配線３６に電気的に接続されたコンタクトプラグ５０が埋め込まれている。コンタクトプラグ５０が埋め込まれた抵抗記憶層４２上には、コンタクトプラグ５０、配線３６、コンタクトプラグ３２を介してソース／ドレイン領域２６に電気的に接続され、ワード線ＷＬと直行する行方向（図面横方向）に延在するビット線５２が形成されている。【００７７】
このように、本実施形態による不揮発性半導体記憶装置は、同一平面上に形成された同一導電層よりなる一対の電極（電極３８及びソース線４０）と、これら一対の電極間に設けられた抵抗記憶層４２とにより、抵抗記憶素子４６が構成されていることに主たる特徴がある。【００７８】
上述の通り、フォーミングにより形成される抵抗記憶層の変質領域は、極めて狭い局所的な領域に生じる。したがって、抵抗記憶層４６を挟む一対の電極の電極面積はＤＲＡＭやＦｅＲＡＭ等の場合と比較して大幅に小さくすることができ、本実施形態による抵抗記憶素子のように配線層の側面部を電極面として利用することもできる。【００７９】
このようにして抵抗記憶素子を構成することにより、一対の電極を、同一面上に同時に形成された同一の導電層により形成することができる。これにより、抵抗記憶素子の製造プロセスを簡略化することができる。また、一対の電極を膜厚方向に積層して抵抗記憶素子を形成する場合と比較して抵抗記憶素子上の平坦性が向上するため、平坦化工程を削減できる等、上層に形成する配線層等の製造プロセスを簡略化することができる。【００８０】
本実施形態による不揮発性半導体記憶装置では、フォーミングにより形成される電流パスは、電極３８とソース線４０との間の抵抗記憶層４２に、抵抗記憶層４２の層方向に沿って形成されることとなる（図９（ａ）参照）。【００８１】
なお、配線３６と電極３８とは、抵抗記憶素子４６のデータ書き換え時に配線３６と電極３８との間の抵抗記憶層４２においてフォーミングが生じない間隔で配置する必要がある。すなわち、配線３６と電極３８との間の抵抗記憶層４２においてフォーミングが生じる電圧が、抵抗記憶素子４６のデータ書き換え時に電極３８とソース線４０との間に印加される最大の電圧差よりも大きくなるように、配線３６と電極３８との間隔を規定する。【００８２】
抵抗記憶素子４６のデータ書き換え時に電極３８とソース線４０との間に印加される最大の電圧差が抵抗記憶素子４６の書き込み電圧（セット電圧）の場合、例えば図６に示す特性の抵抗記憶素子４６では、およそ１．７Ｖとなる。フォーミングが生じる電圧が１．７Ｖのときの抵抗記憶層４２の膜厚を図４に示すグラフから算出すると、およそ９ｎｍとなる。つまり、配線３６と電極３８との間隔を９ｎｍよりも多く確保すれば、下部電極３８間にセット電圧或いはリセット電圧に相当する電圧が印加されても、配線３６と電極３８との間の抵抗記憶層４２においてフォーミングが生じることはない。【００８３】
また、配線３６と電極３８との間隔を、電極３８とソース線４０との間隔よりも大きくすることも有効である。こうすることにより、配線３６と電極３８との間の抵抗記憶層４２においてフォーミングが生じる電圧が、電極３８とソース線４０との間の抵抗記憶層４２でフォーミングが生じる電圧よりも大きくなるので、抵抗記憶素子４６のデータ書き換え時やフォーミング時に配線３６と電極３８との間の抵抗記憶層４２においてフォーミングが生じることを効果的に防止することができる。【００８４】
配線３６と電極３８との間隔は、抵抗記憶素子４６の構造や構成材料、データ書き換え時の電圧印加方法等に応じて適宜設定することが望ましい。【００８５】
図１０及び図１１に示す本実施形態による不揮発性半導体記憶装置のメモリセル１０は、図１２に示すように、抵抗記憶素子１２と、セル選択トランジスタ１４とを有している。抵抗記憶素子１２は、その一端がソース線ＳＬに接続され、他端がセル選択トランジスタ１４のソース端子に接続されている。セル選択トランジスタ１４のドレイン端子はビット線ＢＬに接続され、ゲート端子はワード線ＷＬに接続されている。そして、このようなメモリセル１０が、列方向（図面縦方向）及び行方向（図面横方向）に隣接して形成されている。【００８６】
列方向には、複数のワード線ＷＬ１，／ＷＬ１，ＷＬ２，／ＷＬ２…が配されており、列方向に並ぶメモリセル１０に共通の信号線を構成している。また、列方向には、ソース線ＳＬ１，ＳＬ２…が配され、列方向に並ぶメモリセル１０に共通の信号線を構成している。なお、ソース線ＳＬは、ワード線ＷＬ２本に１本づつ設けられている。【００８７】
行方向（図面横方向）には、複数のビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４…が配されており、行方向に並ぶメモリセル１０に共通の信号線を構成している。【００８８】
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図１０を用いて説明する。なお、抵抗記憶素子のフォーミングは完了しているものとする。【００８９】
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。【００９０】
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。【００９１】
次いで、ビット線ＢＬ１に、抵抗記憶素子１２をセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する。例えば図６に示す特性を有する抵抗記憶素子の場合、例えば約２Ｖ程度のバイアス電圧を印加する。【００９２】
これにより、ビット線ＢＬ１、セル選択トランジスタ１４及び抵抗記憶素子１２を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値ＲＨ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳに応じてそれぞれに分配される。【００９３】
このとき、抵抗記憶素子１２の抵抗値ＲＨは、セル選択トランジスタのチャネル抵抗ＲＣＳに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、高抵抗状態から低抵抗状態に変化する。【００９４】
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、ワード線ＷＬ１に印加する電圧をオフにし、セットの動作を完了する。【００９５】
本実施形態による不揮発性半導体記憶装置では、図１２に示すように、ワード線ＷＬとソース線ＳＬとが列方向に配されており、一のワード線（例えばワード線ＷＬ１）に接続されたメモリセル１０は、同じソース線ＳＬ（例えばＳＬ１）に接続されている。したがって、上記セット動作において複数のビット線（例えばＢＬ１〜ＢＬ４）を同時に駆動すれば、選択ワード線（例えばワード線ＷＬ１）に連なる複数のメモリセル１０を一括してセットすることも可能である。【００９６】
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。【００９７】
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが、抵抗記憶素子１２の低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。【００９８】
次いで、ビット線ＢＬ１に、抵抗記憶素子１２をリセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する。例えば図６に示す特性を有する抵抗記憶素子の場合、例えば約１．２Ｖ程度のバイアス電圧を印加する。【００９９】
これにより、ビット線ＢＬ１、セル選択トランジスタ１４及び抵抗記憶素子１２を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値ＲＬ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳに応じてそれぞれに分配される。【０１００】
このとき、セル選択トランジスタ１４のチャネル抵抗ＲＣＳは、抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、低抵抗状態から高抵抗状態に変化する。【０１０１】
リセット過程では、抵抗記憶素子１２が高抵抗状態に切り換わった瞬間、ほぼ全バイアス電圧が抵抗記憶素子１２に配分されるため、このバイアス電圧によって抵抗記憶素子１２が再度セットされることを防止する必要がある。このためには、ビット線ＢＬに印加するバイアス電圧は、セットに要する電圧よりも小さくしなければならない。【０１０２】
つまり、リセット過程では、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さくなるように、これらトランジスタのゲート電圧を調整するとともに、ビット線ＢＬに印加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。【０１０３】
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、ワード線ＷＬに印加する電圧をオフにし、リセットの動作を完了する。【０１０４】
本実施形態による不揮発性半導体記憶装置では、図１２に示すように、ワード線ＷＬとソース線ＳＬとが列方向に配されており、一のワード線（例えばＷＬ１）に接続されたメモリセル１０は、同じソース線ＳＬ（例えばＳＬ１）に接続されている。したがって、上記リセット動作において複数のビット線ＢＬ（例えばＢＬ１〜ＢＬ４）を同時に駆動すれば、選択ワード線（例えばＷＬ１）に連なる複数のメモリセル１０を一括してリセットすることも可能である。【０１０５】
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について図１２を用いて説明する。読み出し対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。【０１０６】
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが、抵抗記憶素子１２の低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。【０１０７】
次いで、ビット線ＢＬ１に、所定のバイアス電圧を印加する。このバイアス電圧は、抵抗記憶素子１２がいずれの抵抗状態にあるときも印加電圧によってセットやリセットが生じないように設定する。例えば抵抗記憶素子１２が図２に示す電流−電圧特性を有する場合、バイアス電圧が約１．２Ｖ程度未満ではセットやリセットは生じない。したがって、読み出し用のバイアス電圧は、１．２Ｖ未満の電圧で十分にマージンが確保できる電圧、例えば０．５Ｖに設定する。【０１０８】
ビット線ＢＬ１にこのようなバイアス電圧を印加すると、ビット線ＢＬ１には抵抗記憶素子１２の抵抗値に応じた電流が流れる。したがって、ビット線ＢＬ１に流れるこの電流値を検出することにより、抵抗記憶素子１２がどのような抵抗状態にあるかを読み出すことができる。【０１０９】
次に、本実施形態による不揮発性半導体装置の製造方法について図１３及び図１４を用いて説明する。【０１１０】
まず、シリコン基板２０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離膜２２を形成する。【０１１１】
次いで、シリコン基板２０の素子領域上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極２４及びソース／ドレイン領域２６，２８を有するセル選択トランジスタを形成する（図１３（ａ））。【０１１２】
次いで、セル選択トランジスタが形成されたシリコン基板２０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜３０を形成する。【０１１３】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜３０に、ソース／ドレイン領域２６，２８に達するコンタクトホールを形成する。【０１１４】
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール内に、ソース／ドレイン領域２６，２８に電気的に接続されたコンタクトプラグ３２、３４を形成する（図１３（ｂ））。【０１１５】
次いで、コンタクトプラグ３２，３４が埋め込まれた層間絶縁膜３０上に、例えばＣＶＤ法により、プラチナ（Ｐｔ）膜を堆積する。【０１１６】
次いで、フォトリソグラフィ及びドライエッチングによりプラチナ膜をパターニングし、コンタクトプラグ３２を介してソース／ドレイン領域２６に電気的に接続された配線３６と、コンタクトプラグ３４を介してソース／ドレイン領域２８に電気的に接続された電極３８と、電極３８間に形成されたソース線４０とを形成する（図１３（ｃ））。【０１１７】
次いで、配線３６、電極３８及びソース線４０が形成された層間絶縁膜３０上に、レーザアブレーション、ゾルゲル、スパッタ、ＭＯＣＶＤ等によりＴｉＯｘ膜を堆積し、ＴｉＯｘ膜よりなる抵抗記憶層４２を形成する。抵抗記憶層４２上に、シリコン酸化膜等の絶縁膜を更に堆積してもよい。【０１１８】
次いで、フォトリソグラフィ及びドライエッチングにより、抵抗記憶層４２に、配線３６に達するコンタクトホールを形成する。【０１１９】
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール内に、配線３６に電気的に接続されたコンタクトプラグ５０を形成する（図１４（ａ））。【０１２０】
次いで、コンタクトプラグ５０が埋め込まれた抵抗記憶層４２上に導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ５０、配線３６及びコンタクトプラグ３２を介してソース／ドレイン領域２６に電気的に接続されたビット線５２を形成する（図１４（ｂ））。【０１２１】
この後、必要に応じて更に上層の配線層を形成し、不揮発性半導体装置を完成する。【０１２２】
このように、本実施形態によれば、同一平面上に形成された同一導電層よりなる一対の電極と、これら一対の電極間に設けられた抵抗記憶層とにより、抵抗記憶素子を構成するので、一対の電極を別々に形成する場合と比較して、抵抗記憶素子の製造プロセスを簡略化することができる。また、一対の電極を膜厚方向に積層して抵抗記憶素子を形成する場合と比較して抵抗記憶素子上の平坦性が向上するため、平坦化工程を削減できる等、上層に形成する配線層等の製造プロセスを簡略化することができる。【０１２３】
また、抵抗記憶素子の一方の電極は、メモリセルに接続される信号線（ソース線）と一体形成することができる。これにより、抵抗記憶素子の製造プロセスを簡略化することができる。また、抵抗記憶素子の電極とは別々にメモリセルに接続される信号線を形成する場合と比較して抵抗記憶素子上の平坦性が向上するため、平坦化工程を削減できる等、上層に形成する配線層等の製造プロセスを簡略化することができる。【０１２４】
［第２実施形態］
本発明の第２実施形態による不揮発性半導体記憶装置及びその製造方法について図１５乃至図１９を用いて説明する。なお、図１０乃至図１４に示す第１実施形態による不揮発性半導体記憶装置及びその書き込み方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。【０１２５】
図１５は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図１６は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図、図１７は本実施形態による不揮発性半導体記憶装置の構造を示す回路図、図１８及び図１９は本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。【０１２６】
はじめに、本実施形態による不揮発性半導体記憶装置の構造について図１５乃至図１７を用いて説明する。なお、図１６は図１５のＡ−Ａ′線断面図である。【０１２７】
図１５及び図１６に示すように、シリコン基板２０には、素子領域を画定する素子分離膜２２が形成されている。シリコン基板２０の素子領域には、ゲート電極２４及びソース／ドレイン領域２６，２８を有するセル選択トランジスタが形成されている。【０１２８】
ゲート電極２４は、図１５に示すように、列方向（図面縦方向）に隣接するセル選択トランジスタのゲート電極２４を共通接続するワード線ＷＬとしても機能する。【０１２９】
セル選択トランジスタが形成されたシリコン基板２０上には、ソース／ドレイン領域２６に電気的に接続されたコンタクトプラグ３２と、ソース／ドレイン領域２８に電気的に接続されたコンタクトプラグ３４とが埋め込まれた層間絶縁膜３０が形成されている。層間絶縁膜３０上には、コンタクトプラグ３２を介してソース／ドレイン領域２６に電気的に接続されたソース線４０と、コンタクトプラグ３４を介してソース／ドレイン領域２８に電気的に接続された電極３８とが形成されている。ソース線４０は、図１５に示すように、列方向に延在して形成されている。電極３８は、コンタクトプラグ３４に対応して１つずつ形成されている。【０１３０】
電極３８及びソース線４０が形成された層間絶縁膜３０上には、抵抗記憶材料よりなる抵抗記憶層４２が形成されている。この抵抗記憶材料は、双極性抵抗記憶材料及び単極性抵抗記憶材料の何れであってもよい。抵抗記憶層４２上には、電極４４が形成されている。電極４４は、素子分離領域を挟んで行方向（図面横方向）に隣接する２つの電極３８の間に位置するように、また平面的なレイアウトにおいて電極３８と重ならないように、配置されている。こうして、層間絶縁膜３０上には、電極３８、抵抗記憶層４２及び電極４４よりなる抵抗記憶素子４６が形成されている（図中、点線で囲った部分）。【０１３１】
電極４４が形成された抵抗記憶層４２上には、層間絶縁膜４８が形成されている。層間絶縁膜４８には、電極４４に電気的に接続されたコンタクトプラグ５０が埋め込まれている。コンタクトプラグ５０が埋め込まれた層間絶縁膜４８上には、コンタクトプラグ５０を介して電極４４に電気的に接続され、ワード線ＷＬと直行する行方向（図面横方向）に延在するビット線５２が形成されている。【０１３２】
このように、本実施形態による不揮発性半導体記憶装置は、行方向に隣接する抵抗記憶素子４６の上部電極（電極４４）が共用されていることに主たる特徴がある。抵抗記憶素子４６の電気特性は、抵抗記憶層４２内に形成されるフィラメント状の変質領域によって規定される。したがって、１つの上部電極（電極４４）に対して２つの下部電極（電極３８）を設けた場合には、上部電極と２つの下部電極との間にそれぞれフィラメント状の変質領域が形成されてメモリ領域となるため、２つの抵抗記憶素子４６として機能させることができる。【０１３３】
抵抗記憶層４２内に形成されるフィラメント状の変質領域は極めて微小であるため、電極３８，４４は、デザインルール上の最小加工寸法まで縮小することができる。これにより、素子を微細化することができる。【０１３４】
なお、一の電極４４に対応する２つの電極３８は、抵抗記憶素子４６のデータ書き換え時に電極３８間の抵抗記憶層４２においてフォーミングが生じない間隔で配置する必要がある。すなわち、電極３８間の抵抗記憶層４２においてフォーミングが生じる電圧が、抵抗記憶素子４６のデータ書き換え時に電極３８間に印加される最大の電圧差よりも大きくなるように、電極３８間の間隔を規定する。【０１３５】
抵抗記憶素子４６のデータ書き換え時に電極３８間に印加される最大の電圧差が抵抗記憶素子４６の書き込み電圧（セット電圧）の場合、例えば図６に示す特性の抵抗記憶素子４６では、およそ１．７Ｖとなる。フォーミングが生じる電圧が１．７Ｖのときの抵抗記憶層４２の膜厚を図４に示すグラフから算出すると、およそ９ｎｍとなる。つまり、電極３８の間隔を９ｎｍよりも多く確保すれば、電極３８間にセット電圧或いはリセット電圧に相当する電圧が印加されても、電極３８間の抵抗記憶層４２においてフォーミングが生じることはない。【０１３６】
電極３８間の間隔は、抵抗記憶素子４６の構造や構成材料、データ書き換え時の電圧印加方法等に応じて適宜設定することが望ましい。【０１３７】
電極３８と電極４４とは平面的なレイアウトにおいて互いに重ねて配置することもできるが、本実施形態による不揮発性半導体記憶装置では積極的に、電極３８と電極４４とが平面的なレイアウトにおいて互いに重ならないようにしている。電極３８と電極４４とが平面的なレイアウトにおいて互いに重ならないように配置した場合、フォーミングによって電極３８，４４間に形成される変質領域（メモリ領域）は、例えば図９（ａ）〜（ｃ）に示すように、抵抗記憶層４２の層厚方向（深さ方向）に対して傾斜した方向に伸びるように形成される。つまり、抵抗記憶層４２の膜厚が同じであると仮定すると、電極３８と電極４４とが平面的なレイアウトにおいて互いに重ならないように配置した場合の方が、平面的なレイアウトにおいて互いに重なるように配置した場合よりも、変質領域の長さ（電極３８，４４間の距離）を長くできる。換言すれば、同じ長さの変質領域を形成しようとした場合、電極３８と電極４４とが平面的なレイアウトにおいて互いに重ならないように配置した方が、抵抗記憶層４２の膜厚を薄くすることができる。したがって、このように電極３８，４４を配置することにより、製造プロセスを簡略化することができる。【０１３８】
本実施形態による不揮発性半導体記憶装置では、フォーミングにより形成される電流パスは、電極３８と電極４４との間の抵抗記憶層４２に、抵抗記憶層４２の層厚方向に対して傾斜した方向に沿って形成されることとなる（図９（ｂ）参照）。【０１３９】
図１５及び図１６に示す本実施形態による不揮発性半導体記憶装置のメモリセル１０は、図１７に示すように、抵抗記憶素子１２と、セル選択トランジスタ１４とを有している。抵抗記憶素子１２は、その一端がビット線ＢＬに接続され、他端がセル選択トランジスタ１４のドレイン端子に接続されている。セル選択トランジスタ１４のソース端子はソース線ＳＬに接続され、ゲート端子はワード線ＷＬに接続されている。そして、このようなメモリセル１０が、列方向（図面縦方向）及び行方向（図面横方向）に隣接して形成されている。【０１４０】
列方向には、複数のワード線ＷＬ１，／ＷＬ１，ＷＬ２，／ＷＬ２…が配されており、列方向に並ぶメモリセル１０に共通の信号線を構成している。また、列方向には、ソース線ＳＬ１，ＳＬ２…が配され、列方向に並ぶメモリセル１０に共通の信号線を構成している。なお、ソース線ＳＬは、ワード線ＷＬ２本に１本づつ設けられている。【０１４１】
行方向（図面横方向）には、複数のビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４…が配されており、行方向に並ぶメモリセル１０に共通の信号線を構成している。【０１４２】
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図１７を用いて説明する。なお、抵抗記憶素子のフォーミングは完了しているものとする。【０１４３】
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。【０１４４】
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。【０１４５】
次いで、ビット線ＢＬ１に、抵抗記憶素子１２をセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する。例えば図６に示す特性を有する抵抗記憶素子の場合、例えば約２Ｖ程度のバイアス電圧を印加する。【０１４６】
これにより、ビット線ＢＬ１、抵抗記憶素子１２及びセル選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値ＲＨ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳに応じてそれぞれに分配される。【０１４７】
このとき、抵抗記憶素子１２の抵抗値ＲＨは、セル選択トランジスタのチャネル抵抗ＲＣＳに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、高抵抗状態から低抵抗状態に変化する。【０１４８】
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、ワード線ＷＬ１に印加する電圧をオフにし、セットの動作を完了する。【０１４９】
本実施形態による不揮発性半導体記憶装置では、図１７に示すように、ワード線ＷＬとソース線ＳＬとが列方向に配されており、一のワード線（例えばワード線ＷＬ１）に接続されたメモリセル１０は、同じソース線ＳＬ（例えばＳＬ１）に接続されている。したがって、上記セット動作において複数のビット線（例えばＢＬ１〜ＢＬ４）を同時に駆動すれば、選択ワード線（例えばワード線ＷＬ１）に連なる複数のメモリセル１０を一括してセットすることも可能である。【０１５０】
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。【０１５１】
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが、抵抗記憶素子１２の低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。【０１５２】
次いで、ビット線ＢＬ１に、抵抗記憶素子１２をリセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する。例えば図６に示す特性を有する抵抗記憶素子の場合、例えば約１．２Ｖ程度のバイアス電圧を印加する。【０１５３】
これにより、ビット線ＢＬ１、抵抗記憶素子１２及びセル選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値ＲＬ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳに応じてそれぞれに分配される。【０１５４】
このとき、セル選択トランジスタ１４のチャネル抵抗ＲＣＳは、抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、低抵抗状態から高抵抗状態に変化する。【０１５５】
リセット過程では、抵抗記憶素子１２が高抵抗状態に切り換わった瞬間、ほぼ全バイアス電圧が抵抗記憶素子１２に配分されるため、このバイアス電圧によって抵抗記憶素子１２が再度セットされることを防止する必要がある。このためには、ビット線ＢＬに印加するバイアス電圧は、セットに要する電圧よりも小さくしなければならない。【０１５６】
つまり、リセット過程では、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さくなるように、これらトランジスタのゲート電圧を調整するとともに、ビット線ＢＬに印加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。【０１５７】
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、ワード線ＷＬに印加する電圧をオフにし、リセットの動作を完了する。【０１５８】
本実施形態による不揮発性半導体記憶装置では、図１７に示すように、ワード線ＷＬとソース線ＳＬとが列方向に配されており、一のワード線（例えばＷＬ１）に接続されたメモリセル１０は、同じソース線ＳＬ（例えばＳＬ１）に接続されている。したがって、上記リセット動作において複数のビット線ＢＬ（例えばＢＬ１〜ＢＬ４）を同時に駆動すれば、選択ワード線（例えばＷＬ１）に連なる複数のメモリセル１０を一括してリセットすることも可能である。【０１５９】
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について図１７を用いて説明する。読み出し対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。【０１６０】
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが、抵抗記憶素子１２の低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。【０１６１】
次いで、ビット線ＢＬ１に、所定のバイアス電圧を印加する。このバイアス電圧は、抵抗記憶素子１２がいずれの抵抗状態にあるときも印加電圧によってセットやリセットが生じないように設定する。例えば抵抗記憶素子１２が図２に示す電流−電圧特性を有する場合、バイアス電圧が約１．２Ｖ程度未満ではセットやリセットは生じない。したがって、読み出し用のバイアス電圧は、１．２Ｖ未満の電圧で十分にマージンが確保できる電圧、例えば０．５Ｖに設定する。【０１６２】
ビット線ＢＬ１にこのようなバイアス電圧を印加すると、ビット線ＢＬ１には抵抗記憶素子１２の抵抗値に応じた電流が流れる。したがって、ビット線ＢＬ１に流れるこの電流値を検出することにより、抵抗記憶素子１２がどのような抵抗状態にあるかを読み出すことができる。【０１６３】
次に、本実施形態による不揮発性半導体装置の製造方法について図１８及び図１９を用いて説明する。【０１６４】
まず、例えば図１３（ａ）〜（ｂ）に示す第１実施形態による不揮発性半導体記憶装置の製造方法と同様にして、シリコン基板２０上に、素子分離膜２２と、ゲート電極２４及びソース／ドレイン領域２６，２８を有するセル選択トランジスタと、層間絶縁膜３０と、コンタクトプラグ３２，３４とを形成する（図１８（ａ））。【０１６５】
次いで、コンタクトプラグ３２，３４が埋め込まれた層間絶縁膜３０上に、例えばＣＶＤ法により、プラチナ（Ｐｔ）膜を堆積する。【０１６６】
次いで、フォトリソグラフィ及びドライエッチングによりプラチナ膜をパターニングし、コンタクトプラグ３２を介してソース／ドレイン領域２６に電気的に接続されたソース線４０と、コンタクトプラグ３４を介してソース／ドレイン領域２８に電気的に接続された電極３８とを形成する（図１８（ｂ））。【０１６７】
次いで、電極３８及びソース線４０が形成された層間絶縁膜３０上に、レーザアブレーション、ゾルゲル、スパッタ、ＭＯＣＶＤ等によりＴｉＯｘ膜を堆積し、ＴｉＯｘ膜よりなる抵抗記憶層４２を形成する。【０１６８】
次いで、抵抗記憶層４２上に、例えばＣＶＤ法により、プラチナ膜を堆積する。【０１６９】
次いで、フォトリソグラフィ及びドライエッチングによりプラチナ膜をパターニングし、プラチナ膜よりなる電極４４を形成する（図１８（ｃ））。【０１７０】
電極４４は、素子分離領域を挟んでビット線の延在方向（図面、横方向）に隣接する２つの電極３８間に位置するように形成する。これにより、電極４４を共通とする２つの抵抗記憶素子４６が、ビット線の延在方向に素子分離領域を挟んで隣接して形成される。【０１７１】
次いで、例えばＣＶＤ法によりシリコン酸化膜を堆積した後、例えばＣＭＰ法によりその表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜４８を形成する。【０１７２】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜４８に、抵抗記憶素子４６の電極４４に達するコンタクトホールを形成する。【０１７３】
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール内に、抵抗記憶素子４６の電極４４に電気的に接続されたコンタクトプラグ５０を形成する（図１９（ａ））。【０１７４】
次いで、コンタクトプラグ５０が埋め込まれた層間絶縁膜４８上に導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ５０を介して抵抗記憶素子４６の電極４４に接続されたビット線５２を形成する（図１９（ｂ））。【０１７５】
この後、必要に応じて更に上層の配線層を形成し、不揮発性半導体装置を完成する。【０１７６】
このように、本実施形態によれば、抵抗記憶素子の一対の電極が平面的なレイアウトにおいて互いに重ならないように配置するので、一対の電極を平面的なレイアウトにおいて重なるように配置する場合と比較して抵抗記憶層を薄くすることができる。これにより、抵抗記憶素子の製造プロセスを簡略化することができる。【０１７７】
［第３実施形態］
本発明の第３実施形態による不揮発性半導体記憶装置及びその製造方法について図２０乃至図２３を用いて説明する。なお、図１０乃至図１９に示す第１及び第２実施形態による不揮発性半導体記憶装置及びその書き込み方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。【０１７８】
図２０は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図２１は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図、図２２は本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。【０１７９】
はじめに、本実施形態による不揮発性半導体記憶装置の構造について図２０及び図２１を用いて説明する。なお、図２１は図２０のＡ−Ａ′線断面図である。【０１８０】
図２０及び図２１に示すように、シリコン基板２０には、素子領域を画定する素子分離膜２２が形成されている。シリコン基板２０の素子領域には、ゲート電極２４及びソース／ドレイン領域２６，２８を有するセル選択トランジスタが形成されている。【０１８１】
ゲート電極２４は、図２０に示すように、列方向（図面縦方向）に隣接するセル選択トランジスタのゲート電極２４を共通接続するワード線ＷＬとしても機能する。【０１８２】
セル選択トランジスタが形成されたシリコン基板２０上には、層間絶縁膜３０と、抵抗記憶材料よりなる抵抗記憶層４２とが形成されている。層間絶縁膜３０及び抵抗記憶層４２には、ソース／ドレイン領域２６に電気的に接続されたコンタクトプラグ３２と、ソース／ドレイン領域２８に電気的に接続されたコンタクトプラグ３４とが埋め込まれている。【０１８３】
抵抗記憶層４２上には、コンタクトプラグ３２を介してソース／ドレイン領域２６に電気的に接続されたソース線４０と、素子分離膜２２を挟んで行方向（図面横方向）に隣接するコンタクトプラグ３４間の領域に形成された電極４４とが形成されている。ソース線４０は、図１５に示すように、列方向に延在して形成されている。電極４４は、素子分離膜２２を挟んで行方向に隣接する一対のコンタクトプラグ３４に対応して１つずつ形成されている。こうして、層間絶縁膜３０上には、コンタクトプラグ３４、抵抗記憶層４２及び電極４４よりなる抵抗記憶素子４６が形成されている（図中、点線で囲った部分）。【０１８４】
ソース線４０及び電極４４が形成された抵抗記憶層４２上には、層間絶縁膜４８が形成されている。層間絶縁膜４８には、電極４４に電気的に接続されたコンタクトプラグ５０が埋め込まれている。コンタクトプラグ５０が埋め込まれた層間絶縁膜４８上には、コンタクトプラグ５０を介して電極４４に電気的に接続され、ワード線ＷＬと直行する行方向（図面横方向）に延在するビット線５２が形成されている。【０１８５】
このように、本実施形態による不揮発性半導体記憶装置は、第２実施形態による不揮発性半導体記憶装置と同様、行方向に隣接する抵抗記憶素子４６の上部電極（電極４４）が共用されているとともに、コンタクトプラグ３４によって下部電極を兼ねていることに主たる特徴がある。抵抗記憶素子４６の電気特性は、抵抗記憶層４２内に形成されるフィラメント状の変質領域によって規定される。したがって、１つの上部電極（電極４４）に対して２つの下部電極（コンタクトプラグ３４）を設けた場合には、上部電極と２つの下部電極との間にそれぞれフィラメント状の変質領域が形成されてメモリ領域となるため、２つの抵抗記憶素子４６として機能させることができる。【０１８６】
また、下部電極をコンタクトプラグ３４により構成することで、第２実施形態による不揮発性半導体記憶装置の場合と比較して、上部電極（電極４４）のレイアウト上及び製造上におけるマージンを増加することができる。これにより、製造プロセスを簡略化することができる。【０１８７】
本実施形態による不揮発性半導体記憶装置では、フォーミングにより形成される電流パスは、コンタクトプラグ３４と電極４４との間の抵抗記憶層４２に、抵抗記憶層４２の層厚方向に対して傾斜した方向に沿って形成されることとなる（図９（ｃ）参照）。【０１８８】
なお、一の上部電極（電極４４）に対応する２つの下部電極（コンタクトプラグ３４）は、抵抗記憶素子４６のデータ書き換え時にコンタクトプラグ３４間の抵抗記憶層４２においてフォーミングが生じない間隔で配置する必要がある。但し、本実施形態による不揮発性半導体記憶装置の場合、コンタクトプラグ３４間には電極４４又はソース線４０が配置されるレイアウトとなるため、コンタクトプラグ３４間におけるフォーミングは実際上問題にならないと考えられる。コンタクトプラグ３４間の間隔は、抵抗記憶素子４６の構造や構成材料、データ書き換え時の電圧印加方法等に応じて適宜設定することが望ましい。【０１８９】
本実施形態による不揮発性半導体記憶装置の回路図、並びに書き込み方法及び読み出し方法は、第２実施形態の場合と同様である。【０１９０】
次に、本実施形態による不揮発性半導体装置の製造方法について図２２を用いて説明する。【０１９１】
まず、例えば図１３（ａ）に示す第１実施形態による不揮発性半導体記憶装置の製造方法と同様にして、シリコン基板２０上に、素子分離膜２２と、ゲート電極２４及びソース／ドレイン領域２６，２８を有するセル選択トランジスタとを形成する。【０１９２】
次いで、セル選択トランジスタが形成されたシリコン基板２０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜３０を形成する。【０１９３】
次いで、層間絶縁膜３０上に、レーザアブレーション、ゾルゲル、スパッタ、ＭＯＣＶＤ等によりＴｉＯｘ膜を堆積し、ＴｉＯｘ膜よりなる抵抗記憶層４２を形成する。【０１９４】
次いで、フォトリソグラフィ及びドライエッチングにより、抵抗記憶層４２及び層間絶縁膜３０に、ソース／ドレイン領域２６，２８に達するコンタクトホールを形成する。【０１９５】
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール内に、ソース／ドレイン領域２６に接続されたコンタクトプラグ３２と、ソース／ドレイン領域２８に接続されたコンタクトプラグ３４とを形成する（図２２（ａ））。【０１９６】
次いで、コンタクトプラグ３２，３４が埋め込まれた層間絶縁膜３０上に、例えばＣＶＤ法により、プラチナ（Ｐｔ）膜を堆積する。【０１９７】
次いで、フォトリソグラフィ及びドライエッチングによりプラチナ膜をパターニングし、コンタクトプラグ３２を介してソース／ドレイン領域２６に電気的に接続されたソース線４０と、素子分離膜２２を挟んで行方向に隣接するコンタクトプラグ３４間に配置された電極４４とを形成する。これにより、電極４４を共通とする２つの抵抗記憶素子４６が、ビット線の延在方向に素子分離領域を挟んで隣接して形成される。【０１９８】
この際、コンタクトプラグ３４の上面もプラチナ膜のエッチングとともにわずかにエッチングされ、コンタクトプラグ３４上面の高さは抵抗記憶素子４２の表面の高さよりも低くなる（図２２（ｂ））。【０１９９】
なお、コンタクトプラグ３２，３４、ソース線４０及び電極４４は、同時に形成することもできる。コンタクトプラグ３２，３４となる導電膜をエッチバックする際、ソース線４０及び電極４４を形成する領域にレジストパターン等を形成しておくことにより、コンタクトホールへのコンタクトプラグ３２，３４の埋め込みと同時にソース線４０及び電極４４を形成することができる。これにより、製造プロセスを簡略化することができる。【０２００】
次いで、例えばＣＶＤ法によりシリコン酸化膜を堆積した後、例えばＣＭＰ法によりその表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜４８を形成する。【０２０１】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜４８に、抵抗記憶素子４６の電極４４に達するコンタクトホールを形成する。【０２０２】
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール内に、抵抗記憶素子４６の電極４４に電気的に接続されたコンタクトプラグ５０を形成する。【０２０３】
次いで、コンタクトプラグ５０が埋め込まれた層間絶縁膜４８上に導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ５０を介して抵抗記憶素子４６の電極４４に接続されたビット線５２を形成する（図２２（ｃ））。【０２０４】
この後、必要に応じて更に上層の配線層を形成し、不揮発性半導体装置を完成する。【０２０５】
このように、本実施形態によれば、抵抗記憶素子の一方の電極を、セル選択トランジスタに接続されたコンタクトプラグで兼ねるので、他方の電極のレイアウト上及び製造上におけるマージンを増加することができる。これにより、抵抗記憶素子の製造プロセスを簡略化することができる。【０２０６】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。【０２０７】
例えば、上記実施形態では、抵抗記憶層がＴｉＯｘよりなる抵抗記憶素子４２を用いたが、抵抗記憶素子の抵抗記憶層はこれに限定されるものではない。本願発明に適用可能な抵抗記憶材料としては、ＴｉＯｘ、ＮｉＯｘ、ＹＯｘ、ＣｅＯｘ、ＭｇＯｘ、ＺｎＯｘ、ＺｒＯｘ、ＨｆＯｘ、ＷＯｘ、ＮｂＯｘ、ＴａＯｘ、ＣｒＯｘ、ＭｎＯｘ、ＡｌＯｘ、ＶＯｘ、ＳｉＯｘ等が挙げられる。或いは、Ｐｒ１−ｘＣａｘＭｎＯ３、Ｌａ１−ｘＣａｘＭｎＯ３、ＳｒＴｉＯ３、ＹＢａ２Ｃｕ３Ｏｙ、ＬａＮｉＯ等の複数の金属や半導体原子を含む酸化物材料を用いることもできる。これら抵抗記憶材料は、単体で用いてもよいし積層構造としてもよい。【０２０８】
また、上記実施形態では、上部電極及び下部電極をプラチナにより構成したが、電極の構成材料はこれに限定されるものではない。本願発明に適用可能な電極材料としては、例えば、Ｉｒ、Ｗ、Ｎｉ、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｚｎ、Ｃｒ、Ａｌ、Ｍｎ、Ｔａ、Ｓｉ、ＴａＮ、ＴｉＮ、Ｒｕ、ＩＴＯ、ＮｉＯ、ＩｒＯ、ＳｒＲｕＯ、ＣｏＳｉ２、ＷＳｉ２、ＮｉＳｉ、ＭｏＳｉ２、ＴｉＳｉ２、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ等が挙げられる。
【産業上の利用可能性】
【０２０９】
本発明による抵抗記憶素子は、一対の電極が平面的なレイアウトにおいて互いに重ならないように配置することにより製造プロセスを大幅に簡略化するものである。したがって、本発明による抵抗記憶素子及びその製造方法は、高集積の不揮発性半導体記憶装置を安価に製造するために極めて有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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