(57)【特許請求の範囲】
【請求項１】
基板の第１アクティブ領域上に形成され、第１方向に延長される第１ゲートラインを含むトランジスタと、
前記基板の第２アクティブ領域上に形成され、前記トランジスタに接続されたダミートランジスタと、
前記トランジスタに接続されたパッドユニットと、
前記第１方向に延長される第２ゲートラインと、
を備え、
前記ダミートランジスタは、複数個形成され、前記第２アクティブ領域上に形成され前記第１ゲートラインと接続されるダミーゲートラインを含み、
前記第２ゲートラインは、前記第１方向に対して実質的に垂直である第２方向に延長された第１導電性ラインによって前記第１ゲートラインと接続される半導体装置のテスト構造物。
【請求項２】
複数個の前記第２ゲートラインは、前記第２方向に前記第１ゲートラインと一定の間隔で離隔して形成されることを特徴とする請求項１記載の半導体装置のテスト構造物。
【請求項３】
前記トランジスタは、複数個形成されることを特徴とする請求項１記載の半導体装置のテスト構造物。
【請求項４】
前記トランジスタは、前記第１ゲートラインに隣接した前記第１アクティブ領域の上部に形成されたソース領域及びドレイン領域を備え、
前記基板は、ウェル領域が形成された第３アクティブ領域をさらに含み、
前記パッドユニットは、前記第１ゲートライン、前記ソース領域、前記ドレイン領域、及び前記ウェル領域に各々接続されたゲートパッド、ソースパッド、ドレインパッド、及びバルクパッドを含むことを特徴とする請求項１記載の半導体装置のテスト構造物。
【請求項５】
前記ダミートランジスタは、前記トランジスタが受けるプラズマダメージを減少させる機能を有することを特徴とする請求項１記載の半導体装置のテスト構造物。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のテスト構造物、その形成方法に関する。より詳しくは、本発明はダミー（ｄｕｍｍｙ）トランジスタを有する半導体装置のテスト構造物、その形成方法に関する。
【背景技術】
【０００２】
半導体装置を製造するにあたって、フォトリソグラフィー（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）技術は必須的である。前記フォトリソグラフィー技術は、プラズマエッチング工程、反応性イオンエッチング工程などのエッチング工程を含む。半導体装置が高集積化されることにより、狭い線幅を有する各種構造物を形成するために、高密度プラズマエッチング工程のようなプラズマエッチング工程が幅広く使われている。しかし、高密度プラズマの使用により、基板とゲートの間に強い電界が形成され、これはゲート絶縁膜に深刻なダメージを発生させる。これによって、前記ゲート絶縁膜を含む半導体装置の信頼性が低下される。
【０００３】
他方、半導体装置のスレッショルド電圧、トランスコンダクタンス、漏洩電流などの各種の特性を評価するために、前記半導体装置が形成される基板のスクライブレーン（ｓｃｒｉｂｅ  ｌａｎｅ）領域にテスト素子グループ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ：ＴＥＧ）パターンのようなテスト構造物を形成している。前記ＴＥＧパターンも、やはりプラズマエッチング工程を通じて形成され、これにより前記ＴＥＧパターンに含まれたゲート絶縁膜もプラズマダメージ（ｐｌａｓｍａ  ｉｎｄｕｃｅｄ  ｄａｍａｇｅ）を受けることになる。
【０００４】
特に、半導体装置のスレッショルド電圧を測定するためのＴＥＧパターンの場合、複数のゲートラインの内、１つのゲートラインにトランジスタが形成され、これによって前記ゲートライン形成の後、遂行されるプラズマを使用する各種エッチング工程によりプラズマダメージが前記トランジスタに集中される。これは前記半導体装置のスレッショルド電圧測定の正確度を落とすことになる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、トランジスタが減少されたプラズマダメージを受けるように設計された半導体装置のテスト構造物を提供することである。
【０００６】
本発明の他の目的は、トランジスタが減少されたプラズマダメージを受けるように設計された半導体装置のテスト構造物の形成方法を提供することである。
【課題を解決するための手段】
【０００９】
前述の本発明の目的を達成するために、本発明の態様による半導体装置のテスト構造物は、トランジスタ、ダミートランジスタ、及びパッドユニットを備える。前記トランジスタは、基板の第１アクティブ領域上に形成される。前記ダミートランジスタは、前記基板の第２アクティブ領域上に形成され、前記トランジスタに接続される。前記パッドユニットは、前記トランジスタに接続される。
【００１０】
本発明の一態様によると、前記ダミートランジスタは複数個形成される。
【００１１】
本発明の一態様によると、前記ダミートランジスタは、前記第２アクティブ領域上に形成されたダミーゲートラインを含むことができる。このとき、前記トランジスタは第１ゲートラインを備え、前記ダミーゲートラインは前記第１ゲートラインと接続されることができる。
【００１２】
本発明の一態様によると、前記第１ゲートラインは第１方向に延長され、前記半導体装置のテスト構造物は前記第１方向に延長され、前記第１方向と実質的に垂直である第２方向に前記第１ゲートラインと一定の間隔で離隔し、形成された１つ以上の第２ゲートラインをさらに含むことができる。このとき、前記第２ゲートラインは、前記第１方向に対して実質的に垂直である第２方向に延長された第１導電性ラインによって前記第１ゲートラインと接続されることができる。
【００１３】
本発明の一態様によると、前記トランジスタは複数個形成されることができる。
【００１４】
本発明の一態様によると、前記トランジスタは、前記第１アクティブ領域上に形成されたゲートライン、前記ゲートラインに隣接した前記第１アクティブ領域の上部に形成されたソース領域及びドレイン領域を備え、前記基板はウェル領域が形成された第３アクティブ領域をさらに含み、前記パッドユニットは前記ゲートライン、前記ソース領域、前記ドレイン領域、及び前記ウェル領域に各々接続されたゲートパッド、ソースパッド、ドレインパッド、及びバルクパッドを含むことができる。このとき、前記半導体装置のテスト構造物は、前記ゲートパッド、前記ソースパッド、前記ドレインパッド、及び前記バルクパッドに電気的信号を印加して前記トランジスタのスレッショルド電圧を測定することができる。
【００１５】
本発明の一態様によると、前記ダミートランジスタは、前記トランジスタが受けるプラズマダメージ（ｐｌａｓｍａ  ｉｎｄｕｃｅｄ  ｄａｍａｇｅ）を減少させることができる。
【００１６】
前述の本発明の他の目的を達成するために、本発明の態様による半導体装置テスト構造物の形成方法においては、基板に第１アクティブ領域及び第２アクティブ領域が形成される。前記第１アクティブ領域上にトランジスタが形成され、前記第２アクティブ領域上に前記トランジスタと接続されるダミートランジスタが形成される。前記トランジスタに接続されるパッドユニットが形成される。
【００１７】
本発明の一態様によると、前記ダミートランジスタは複数個形成されることができる。
【００１８】
本発明の一態様によると、前記ダミートランジスタを形成する時、前記第２アクティブ領域上にダミーゲートラインが形成されることができる。前記トランジスタを形成するとき、前記第１アクティブ領域上に第１ゲートラインが形成されることができ、前記ダミーゲートラインは前記第１ゲートラインに接続されるように形成されることができる。
【００１９】
本発明の一態様によると、前記第１ゲートラインは第１方向に延長して形成され、前記第１方向に延長されて前記第１方向と実質的に垂直する第２方向に前記第１ゲートラインと一定の間隔で離隔されるように１つ以上の第２ゲートラインがさらに形成されることができる。この時、前記第２ゲートラインは前記第１ゲートラインと接続されるように形成されることができる。
【００２０】
本発明の一態様によると、前記トランジスタは複数個形成されることができる。
【００２１】
本発明の一態様によると、前記第１アクティブ領域及び第２アクティブ領域を形成するとき、前記基板に第３アクティブ領域が形成されることができ、前記第３アクティブ領域を形成した後、前記第３アクティブ領域にウェル領域が形成されることができ、前記トランジスタを形成するとき、前記第１アクティブ領域上にゲートラインが形成され、前記ゲートラインに隣接する前記アクティブ領域上部にソース領域及びドレイン領域が形成されることができる。
【００２２】
本発明の一態様によると、前記パッドユニットを形成するとき、前記ゲートライン、前記ソース領域、前記ドレイン領域、及び前記ウェル領域に各々接続されたゲートパッド、ソースパッド、ドレインパッド、及びバルクパッドが形成されることができる。
【００２３】
前述の本発明のさらに他の目的を達成するために、本発明の態様による半導体装置は、トランジスタ及びダミートランジスタを具備する。前記トランジスタは、基板の第１アクティブ領域上に形成される。前記ダミートランジスタは前記基板の第２アクティブ領域上に形成され、前記トランジスタに接続される。
【００２４】
本発明の一態様によると、前記ダミートランジスタは複数個形成されることができる。
【００２５】
本発明の一態様によると、前記ダミートランジスタは、前記第２アクティブ領域上に形成されたダミーゲートラインを含むことができる。このとき、前記トランジスタはゲートラインを備え、前記ダミーゲートラインは前記ゲートラインと接続されることができる。
【００２６】
本発明の一態様によると、前記ダミートランジスタは前記トランジスタが受けるプラズマダメージを減少させることができる。
【００２７】
前述の本発明のさらに他の目的を達成するために、本発明の態様による半導体装置の製造方法においては、基板に第１アクティブ領域及び第２アクティブ領域が形成される。前記第１アクティブ領域上にトランジスタを形成し、前記第２アクティブ領域上に前記トランジスタと接続されるダミートランジスタが形成される。
【００２８】
本発明の一態様によると、前記ダミートランジスタは複数個形成されることができる。
【００２９】
本発明の一態様によると、前記ダミートランジスタを形成する時、前記第２アクティブ領域上にダミーゲートラインが形成されることができる。
【００３０】
本発明の一態様によると、前記トランジスタを形成するとき、前記第１アクティブ領域上にゲートラインが形成され、前記ダミーゲートラインは前記ゲートラインに接続されるように形成されることができる。
【発明の効果】
【００３１】
本発明によると、半導体装置のテスト構造物は、スレッショルド電圧のような素子特性を測定するトランジスタのみでなく、ダミートランジスタを共に具備している。これにより、プラズマを使用するエッチング工程により前記トランジスタのゲートラインが受けるプラズマダメージが前記ダミートランジスタのダミーゲートラインに分散される。従って、前記半導体装置のテスト構造物は前記トランジスタのスレッショルド電圧などの素子特性がより正確に測定できる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態を図面に基づいて説明する。本発明の実施の形態による半導体装置のテスト構造物、その形成方法、半導体装置、及びこれの製造方法について詳細に説明するが、本発明が後述の実施例に制限されることはなく、本発明が属する技術分野において通常の知識を有するものであれば本発明の技術的思想の範囲内で、本発明が多様な形態で具現できる。添付図面において、基板、層（膜）、領域、パターン、又は構造物のサイズは本発明の明確性を期するために実際より拡大して図示したものである。本発明において、各層（膜）、領域、電極、パターン、又は構造物が基板、各層（膜）、領域、電極、構造物、又はパターンの「上に」、「上部に」、又は「下部に」形成されることと言及される場合には各層（膜）、領域、電極、パターン、又は構造物が直接的に基板、各層（膜）、領域、構造物、又はパターンの上に形成されるか或いは下に位置することを意味するか、他の層（膜）、他の領域、他の電極、他のパターン、又は他の構造物が基板上に追加的に形成されることができる。また、物質、層（膜）、領域、電極、パターン、又は構造物が「予備」、「第１」、「第２」、「第３」、及び／又は「第４」と言及される場合、このような部材を限定するためではなく、ただ各物質、層（膜）、領域、電極、パターン、又は構造物を区分するためである。よって、「予備」、「第１」、「第２」、「第３」、及び／又は「第４」は、各層（膜）、領域、電極、パターン、又は構造物について各々選択的に、又は交換可能に使用されることができる。
【００３４】
図１は本発明の一実施形態による半導体装置のテスト構造物を説明するための平面図で、図２は図１でＩ−Ｉ’線に沿って切断した断面図である。
【００３５】
図１及び図２を参照すると、半導体装置のテスト構造物は、基板１００のスクライブレーン（ｓｃｒｉｂｅ  ｌａｎｅ）領域１１０上に形成されたトランジスタ１５０、ダミートランジスタ１６０及びパッドユニットを具備する。また、前記半導体装置のテスト構造物は複数個の第２ゲートライン１７２をさらに含むことができる。
【００３６】
基板１００は、半導体装置を製造するための半導体基板、或いは、平板表示装置用集積回路を製造するためのガラス基板を含む。前記半導体基板は、シリコン基板、ゲルマニウム基板、シリコン・ゲルマニウム基板、ＳＯＩ（ｓｉｌｉｃｏｎ-ｏｎ-ｉｎｓｕｌａｔｏｒ）基板、ＧＯＩ（ｇｅｒｍａｎｉｕｍ-ｏｎ-ｉｎｓｕｌａｔｏｒ）基板などを含むことができる。基板１００は、各種回路パターンを有する図示しないネットダイ（ｎｅｔｄｉｅ）領域及び前記テスト構造物を具備し、前記ネットダイ領域の間に形成されたスクライブレーン領域１１０に区分される。スクライブレーン領域１１０には、アライン（ａｌｉｇｎ）パターン及びオーバーレイ（ｏｖｅｒｌａｙ）パターンがさらに形成されることができる。
【００３７】
基板１００は、また素子分離膜１０５が形成されたフィールド領域とアクティブ領域に区分されることができる。素子分離膜１０５は、シリコン酸化物を含む。前記アクティブ領域は、第１アクティブ領域１２０、第２アクティブ領域１３０及び第３アクティブ領域１４０を含む。
【００３８】
トランジスタ１５０は、第１アクティブ領域１２０上に形成された第１ゲートライン１５５と、第１ゲートライン１５５に隣接する第１アクティブ領域１２０の上部に形成された第１ソース領域１５６及び第１ドレイン領域１５８とを含む。
【００３９】
第１ゲートライン１５５は、第１ゲート絶縁膜１５１及び第１ゲート電極１５３を具備する。第１ゲート絶縁膜１５１は、シリコン酸化物或いは金属酸化物を含むことができ、第１ゲート電極１５３は不純物がドーピングされたポリシリコン、金属及び／又は金属シリサイドを含むことができる。他方、第１ゲートライン１５５の側壁には、シリコン窒化物或いはシリコン酸化物を含む図示しないゲートスペーサーがさらに形成されることができる。本発明の一実施形態によると、第１ゲートライン１５５は、第１方向に延長され、第１アクティブ領域１２０の外側にも一部形成されることができる。
【００４０】
第１ソース領域１５６及び第１ドレイン領域１５８は、ホウ素、ガリウム、インジウムなどのＰ型不純物、或いは、リン、ヒ素、アンチモンなどのＮ型不純物を含むことができる。
【００４１】
トランジスタ１５０は、前記ネットダイ領域に形成されたセルトランジスタと実質的に同一又は類似の構成を有することができ、トランジスタ１５０のスレッショルド電圧などの特性を測定することで、前記セルトランジスタの特性が推定できる。
【００４２】
他方、図１及び図２にはトランジスタ１５０が１つのみの形成されているが、場合によって複数個形成されることができる。また、トランジスタ１５０は各第２ゲートライン１７３の間のどこにも形成されることができ、場合によって第２ゲートライン１７３の外側にも形成されることができる。
【００４３】
第２ゲートライン１７３は、第２ゲート絶縁膜１７１及び第２ゲート電極１７２を具備する。第２ゲート絶縁膜１７１及び第２ゲート電極１７２は、各々第１ゲート絶縁膜１５１及び第１ゲート電極１５３と実質的に同一物質を含むことができる。また、第２ゲートライン１７３の各側壁には図示しないゲートスペーサーがさらに形成されることができる。第２ゲートライン１７３は、前記ネットダイ領域に形成されたゲートラインアレーと実施的に同一又は類似の構成を有するように形成されることができる。本発明の一実施形態によると、第２ゲートライン１７３、各々は前記第１方向に延長され、前記第１方向と実質的に垂直である第２方向に一定の間隔で離隔して形成される。
【００４４】
他方、第２ゲートライン１７３は、前記第２方向に延長された第１導電性ライン１７４によって互いに接続されることができる。このとき、第１ゲートライン１６５も第１導電性ライン１７４により第２ゲートライン１７３に接続されることができる。第１導電性ライン１７４は、第１ゲートライン１５５及び第２ゲートライン１７３と実質的に同一の物質を含むことができる。図１においては、前記第１方向に延長された第２ゲートライン１７３の各両端に第１導電性ライン１７４が形成されているが、第１導電性ライン１７４はいずれの片側の端部のみに形成されることができるか或いは全く形成されないこともできる。
【００４５】
ダミートランジスタ１６０は、第２アクティブ領域１３０上に形成されたダミーゲートライン１６５と、ダミーゲートライン１６５とに隣接する第２アクティブ領域１３０の上部に形成された第２ソース領域１６６及び第２ドレイン領域１６８を含む。
【００４６】
ダミーゲートライン１６５は、ダミーゲート絶縁膜１６１及びダミーゲート電極１６３を具備する。ダミーゲート絶縁膜１６１及びダミーゲート電極１６３は、各々第１ゲート絶縁膜１５１及び第１ゲート電極１５３と実質的に同一物質を含むことができる。また、ダミーゲートライン１６５の各側壁には図示しないゲートスペーサーがさらに形成されることができる。本発明の一実施形態によると、ダミーゲートライン１６５は、前記第１方向に延長され、第２アクティブ領域１３０の外側にも一部形成されることができる。
【００４７】
第２ソース領域１６６及び第２ドレイン領域１６８は、第１ソース領域１５６及びドレイン領域１５８と実質的に同一の不純物を含むことができる。
【００４８】
ダミートランジスタ１６０は、トランジスタ１５０と実質的に同一又は類似の構成を有することができるが、後述のソースパッド１９２、ドレインパッド１９４、及びバルクパッド１９８には接続されない。即ち、ソースパッド１９２、ドレインパッド１９４、ゲートパッド１９６、及びバルクパッド１９８に接続されることで、一定の電気的信号が印加されるトランジスタ１５０とは違ってスレッショルド電圧などのトランジスタの特性が測定されない。
【００４９】
他方、図１及び図２にはダミートランジスタ１６０が２つに形成されているが、場合によっては１つのみ形成されるか或いは３つ以上の複数個に形成されることができる。また、１つの第２アクティブ領域１３０に２つ以上のダミーゲートライン１６５を形成して、ダミーゲートライン１６５をさらに含むダミートランジスタ１６０が複数個形成できる。また、ダミートランジスタ１６０は第２ゲートライン１７３の外側に形成されるのみでなく、各第２ゲートライン１７３の間にも形成されることができる。
【００５０】
ダミートランジスタ１６０は、トランジスタ１５０と接続され、本発明の一実施形態によると、ダミーゲートライン１６５が第１ゲートライン１５５と接続される。図１において、ダミーゲートライン１６５と第１ゲートライン１５５とは第１導電性ライン１７４、第２導電性ライン１７６、及び第３導電性ライン１７８により互いに接続されている。このとき、第２導電性ライン１７６及び第３導電性ライン１７８は、第１導電性ライン１７４と実質的に同一物質を含むことができる。
【００５１】
これにより、後続工程で発生するプラズマダメージがトランジスタ１５０のみでなく、ダミートランジスタ１６０にも影響を及ぼし、これは結局トランジスタ１５０が受けるプラズマダメージを分散させる効果を有する。
【００５２】
前記パッドユニットは、ソースパッド１９２、ドレインパッド１９４、ゲートパッド１９６、及びバルクパッド１９８を含む。ソースパッド１９２、ドレインパッド１９４、ゲートパッド１９６、及びバルクパッド１９８は、金属及び／又は金属窒化物のような導電性物質を含むことができる。ソースパッド１９２、ドレインパッド１９４、ゲートパッド１９６、及びバルクパッド１９８は、層間絶縁膜１８０上に形成される。
【００５３】
層間絶縁膜１８０は、トランジスタ１５０、ダミートランジスタ１６０、第２ゲートライン１７３、第１導電性ライン１７４、第２導電性ライン１７６、及び第３導電性ライン１７８を覆いつつ基板１００上に形成される。層間絶縁膜１８０は、酸化物、窒化物及び／又は酸窒化物を含むことができる。
【００５４】
ソースパッド１９２は、層間絶縁膜１８０上に形成されたソースパッド接続ライン１９１及び層間絶縁膜１８０を貫通する第１プラグ１８２を通じて第１ソース領域１５６と接続される。ドレインパッド１９４は、層間絶縁膜１８０上に形成されたドレインパッド接続ライン１９３及び層間絶縁膜１８０を貫通する第２プラグ１８４を通じて第１ドレイン領域１５８と接続される。ゲートパッド１９６は、層間絶縁膜１８０を貫通する第３プラグ１８６を通じて第２導電性ライン１７６と接続され、第１ゲートライン１５５と接続される。バルクパッド１９８は、層間絶縁膜１８０上に形成されたバルクパッド接続ライン１９７及び層間絶縁膜１８０を貫通する第４プラグ１８８を通じて第３アクティブ領域１４０と接続される。このとき、ソースパッド接続ライン１９１、ドレインパッド接続ライン１９３、バルクパッド接続ライン１９７、第１プラグ１８２、第２プラグ１８４、第３プラグ１８６、及び第４プラグ１８８は、金属及び／又は金属窒化物のような導電性物質を含むことができる。
【００５５】
第３アクティブ領域１４０は、スクライブレーン領域１１０の一部に形成される。本発明の一実施形態によると、第３アクティブ領域１４０は、第１アクティブ領域１２０の周辺に形成される。第３アクティブ領域１４０は、基板１００の一部に形成されたウェル（ｗｅｌｌ）領域１０７に電気的信号を印加する一種の通路の役割ができる。即ち、バルクパッド１９８に印加された電気的信号は、バルクパッド接続ライン１９７、第４プラグ１８８、及び第３アクティブ領域１４０を経てウェル領域１０７に印加できる。ウェル領域１０７は、Ｐ型或いはＮ型不純物を含むことができる。
【００５６】
他方、ソースパッド１９２、ドレインパッド１９４、ゲートパッド１９６、及びバルクパッド１９８の順番又は位置は変更が可能である。
【００５７】
図示はしていないが、前述の各種パターン以外に、ビットライン或いはコンデンサー、各種配線がさらに形成できる。
【００５８】
前述の構成を有する半導体装置のテスト構造物は、スレッショルド電圧のような素子特性を測定して前記ネットダイ領域に形成された素子特性を推定するためのトランジスタ１５０のみでなく、ダミートランジスタ１６０を共に具備している。これによって、プラズマを使用するエッチング工程によりトランジスタ１５０の第１ゲートライン１５５が受けるプラズマダメージがダミートランジスタ１６０のダミーゲートライン１６５に分散されて、前記半導体装置のテスト構造物はトランジスタ１５０のスレッショルド電圧などの素子特性がより正確に測定できる。
【００５９】
図１及び図２において、前記半導体装置のテスト構造物はスクライブレーン領域１１０に形成されると図示されているが、前記ネットダイ領域に形成されることができ、この場合、前述の本発明の特徴を含む半導体装置のテスト構造物であるならば、本発明の範囲に属することは当業者にとって自明な事実である。
【００６０】
図３は、本発明の他の実施形態による半導体装置のテスト構造物を説明するための平面図である。図３に図示された半導体装置のテスト構造物は、図１に図示された半導体装置のテスト構造物と比較した場合、第３導電性ラインがないということを除いては実質的に同一であるか類似である。これによって同一の構成要素には同一の参照符号を付け、重複説明を避けるために異なる点についてのみ説明する。
【００６１】
図３を参照すると、ダミートランジスタ１６０のダミーゲートライン１６５は、第１導電性ライン１７４によってトランジスタ１５０の第１ゲートライン１５５に接続される。このとき、ダミーゲートライン１６５は、第２ゲートライン１７３にも接続される。この場合には、図１に図示された半導体装置のテスト構造物とは異なり、第１導電性ライン１７４は１つ以上形成され、形成されない場合はない。但し、ダミートランジスタ１６０はトランジスタ１５０のみに接続されればよいため、第１導電性ライン１７４はダミーゲートライン１６５と第１ゲートライン１５５とを接続するように形成されれば十分である。即ち、第２方向に順次に第１ゲートライン１５５、ダミーゲートライン１６５、及び第２ゲートライン１７３が形成される場合、第１導電性ライン１７４は第１ゲートライン１５５とダミーゲートライン１６５の両端或いは一端のみに形成されればよく、第２ゲートライン１７３の各両端或いは一端に必ず形成される必要はない。
【００６２】
図４〜図７は、本発明の一実施形態による半導体装置のテスト構造物形成方法を説明するための平面図である。図４〜図７において、図１に図示したように実質的に同一の構造を有する半導体装置のテスト構造物の形成方法を例示的に説明するが、図４〜図７を参照しつつ、説明する半導体装置のテスト構造物形成方法がこれに限定されるとは限らない。
【００６３】
図４を参照すると、図示しない基板のスクライブレーン領域１１０に第１アクティブ領域１２０、第２アクティブ領域１３０、及び第３アクティブ領域１４０を定義する素子分離膜１０５を形成する。素子分離膜１０５は、シャロートレンチ工程（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）或いはシリコン部分酸化（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）工程などの素子分離工程を通じて形成されることができる。その後、前記基板にイオン注入工程を遂行してスクライブレーン領域１１０にウェル領域１０７を形成する（図２参照）。
【００６４】
他方、図４には第１アクティブ領域１２０が１つに形成されているが、場合によって複数個形成されることができる。また、第２アクティブ領域１３０は２つに形成されているが、場合によって１つ或いは３つ以上に形成されることができる。第３アクティブ領域１４０は第１アクティブ領域１２０の周辺に逆コ字状に形成されているが、他にも多様な形状を有することもできる。
【００６５】
図５を参照すると、第１アクティブ領域１２０及び第２アクティブ領域１３０上に各々トランジスタ１５０及びダミートランジスタ１６０が形成される。また、複数個の第２ゲートライン１７３、第１導電性ライン１７４、第２導電性ライン１７４、及び第３導電性ライン１７８が形成される。
【００６６】
具体的には、スクライブレーン領域１１０上に図示しない絶縁膜を形成する。前記絶縁膜は、酸化物、窒化物及び／又は酸窒化物を使用して形成されることができる。また、前記絶縁膜は、化学気象蒸着工程、低圧化学気象蒸着工程、プラズマ増大化学気象蒸着工程、高密度プラズマ化学気象蒸着工程などを通じて形成されることができる。
【００６７】
前記絶縁膜上に不純物がドーピングされたポリシリコン、金属及び／又は金属シリサイドを使用して第１導電膜を形成する。前記第１導電膜は、化学気象蒸着工程、原子層積層工程、高密度プラズマ化学気象蒸着工程などを利用して形成されることができる。
【００６８】
前記第１導電膜上に図示しないフォトレジストパターンを形成して、前記フォトレジストパターンをエッチングマスクを使用するエッチング工程を通じて前記第１導電膜及び前記絶縁膜の一部を除去することで、第１ゲートライン１５５、ダミーゲートライン１６５、第２ゲートライン１７３、第１導電性ライン１７４、第２導電性ライン１７４、及び第３導電性ライン１７８を形成する。第１ゲートライン１５５は第１ゲート絶縁膜１５１及び第１ゲート電極１５３を具備し、ダミーゲートライン１６５はダミーゲート絶縁膜１６１及びダミーゲート電極１６３を具備し、第２ゲートライン１７３は第２ゲート絶縁膜１７１及び第２ゲート電極１７２を具備する（図２参照）。
【００６９】
その後、イオン注入工程を通じて第１アクティブ領域１２０及び第２アクティブ領域１３０に不純物を注入する。これにより、第１ゲートライン１５５に隣接する第１アクティブ領域１２０上部に第１ソース領域１５６及び第１ドレイン領域１５８が形成され、ダミーゲートライン１６５に隣接する第２アクティブ領域１３０上部に第２ソース領域１６６及び第２ドレイン領域１６８が形成される。第１ゲートライン１５５、第１ソース領域１５６、及び第１ドレイン領域１５８はトランジスタ１５０を形成し、ダミーゲートライン１６５、第２ソース領域１６６、及び第２ドレイン領域１６８はダミートランジスタ１６０を形成する。
【００７０】
本発明の一実施形態によると、第１ゲートライン１５５、ダミーゲートライン１６５、及び第２ゲートライン１７３は、各々第１方向に延長されるように形成される。また、本発明の一実施形態によると、第１ゲートライン１６５及び第２ゲートライン１７３は、前記第１方向に実質的に垂直する第２方向に延長された第１導電性ライン１７４により互いに接続される。他方、第１ゲートライン１５５とダミーゲートライン１６５は、第２導電性ライン１７６及び第３導電性ライン１７８により互いに接続される。
【００７１】
図６を参照すると、トランジスタ１５０、ダミートランジスタ１６０、第２ゲートライン１７３、第１導電性ライン１７４、第２導電性ライン１７４、及び第３導電性ライン１７８を覆いつつ、スクライブレーン領域１１０上に層間絶縁膜１８０を形成する（図２参照）。層間絶縁膜１８０は、酸化物、窒化物、及び／又は酸窒化物を使用して形成できる。層間絶縁膜１８０は、化学気象蒸着工程、低圧化学気象蒸着工程、プラズマ増大化学気象蒸着工程、高密度プラズマ化学気象蒸着工程などを通じて形成されることができる。
【００７２】
その後、層間絶縁膜１８０を貫通する第１プラグ１８２、第２プラグ１８４、第３プラグ１８６、及び第４プラグ１８８を第１ソース領域１５６、第１ドレイン領域１５８、第２導電性ライン１７６、及び第３アクティブ領域１４０上に各々形成される。
【００７３】
具体的に、第１ソース領域１５６、第１ドレイン領域１５８、第２導電性ライン１７６、及び第３アクティブ領域１４０を部分的に露出させる図示しない開口部を層間絶縁膜１８０に形成する。その後、金属及び／又は金属窒化物を使用する化学気象蒸着工程、原子層積層工程、高密度プラズマ化学気象蒸着工程などを遂行して前記開口部を埋めるように層間絶縁膜１８０上に第２導電膜を形成する。化学的、機械的研磨工程及び／又はエッチバック工程を使用して層間絶縁膜１８０上の前記第２導電膜部分を除去することで、第１ソース領域１５６、第１ドレイン領域１５８、第２導電性ライン１７６、及び第３アクティブ領域１４０と接続された第１プラグ１８２、第２プラグ１８４、第３プラグ１８６、及び第４プラグ１８８を形成する。
【００７４】
図７を参照すると、ソースパッド１９２、ドレインパッド１９４、ゲートパッド１９６、及びバルクパッド１９８を形成して、各々第１ソース領域１５６、第１ドレイン領域１５８、第１ゲートライン１６５、及び第３アクティブ領域１４０と接続する。
【００７５】
具体的には、層間絶縁膜１８０及び第１プラグ１８２、第２プラグ１８４、第３プラグ１８６、及び第４プラグ１８８上に第３導電膜を形成する。前記第３導電膜は、金属及び／又は金属窒化物を使用する化学気象蒸着工程、原子層積層工程、高密度プラズマ化学気象蒸着工程などを遂行して形成できる。その後、図示しないフォトレジストパターンを使用する写真エッチング工程を通じて前記第３導電膜をパターニングして、第３プラグ１８６と接続するゲートパッド１９６を形成し、ゲートパッドと前記第１方向に一定間隔で離隔されるようにソースパッド１９２、ドレインパッド１９４、及びバルクパッド１９８を形成する。このとき、ソースパッド１９２、ドレインパッド１９４、ゲートパッド１９６、及びバルクパッド１９８は互いに位置が換わってもいい。また、ソースパッド１９２と第１プラグ１８２とを接続するソースパッド接続ライン１９１、ドレインパッド１９４と第２プラグ１８４とを接続するドレインパッド接続ライン１９３、及びバルクパッド１９８と第４プラグ１８８とを接続するバルクパッド接続ライン１９７も共に形成する。これにより、ソースパッド１９２、ドレインパッド１９４、ゲートパッド１９６、及びバルクパッド１９８は各々第１ソース領域１５６、第１ドレイン領域１５８、第１ゲートライン１６５、及び第３アクティブ領域１４０と接続されることができ、バルクパッド１９８は第３アクティブ領域１４０を通じてウェル領域１０７と接続できる。
【００７６】
前述の工程を通じて、本発明の実施形態による半導体装置のテスト構造物が形成される。図示はしていないが、前述の各種パターン以外に、ビット或いはコンデンサー、各種配線がさらに形成できる。この時、発生するプラズマダメージは、トランジスタ１５０のみでなく、ダミートランジスタ１６０にも加わるため、結果的にトランジスタ１５０に加わるプラズマダメージの量が減少することになる。
【００７７】
図８は、本発明の実施例による半導体装置を説明するための平面図である。
【００７８】
図８を参照すると、半導体装置は、図示しない基板のネットダイ領域２１０上に形成されたトランジスタ２４０及びダミートランジスタ２５０を具備する。
【００７９】
前記基板は、シリコン基板、ゲルマニウム基板、シリコン・ゲルマニウム基板、ＳＯＩ基板、ＧＯＩ基板などを含むことができる。前記基板は各種回路パターンを具備するネットダイ領域２１０及び前記ネットダイ領域の間に形成されて、各種テスト構造物、アラインパターン及びオーバーレイパターンを具備する図示しないスクライブレーン領域に区分される。
【００８０】
また、前記基板は、素子分離膜２０５が形成されたフィールド領域とアクティブ領域に区分できる。素子分離膜２０５は、シリコン酸化物を含む。前記アクティブ領域は、第１アクティブ領域２２０及び第２アクティブ領域２３０を含む。本発明の一実施形態によると、第１アクティブ領域２２０は、複数個形成され、アレーを成す。他方、第２アクティブ領域２３０は、１つ或いは２つ以上に形成されることができる。
【００８１】
トランジスタ２４０は、第１アクティブ領域２２０上に形成されたゲートライン２４５と、ゲートライン２４５に隣接する第１アクティブ領域２２０の上部に形成された第１ソース領域２４６及び第１ドレイン領域２４８を含む。
【００８２】
ゲートライン２４５は、図示しないゲート絶縁膜及び図示しないゲート電極を具備する。前記ゲート絶縁膜はシリコン酸化物或いは金属酸化物を含むことができ、前記ゲート電極は不純物がドーピングされたポリシリコン、金属及び／又は金属シリサイドを含むことができる。他方、ゲートライン２４５の側壁にはシリコン窒化物或いはシリコン酸窒化物を含む図示しないゲートスペーサーがさらに形成されることもできる。
【００８３】
本発明の一実施形態によると、ゲートライン２４５は第１方向に延長され、１つのゲートライン２４５は複数個の第１アクティブ領域２２０上に形成されることができる。また、ゲートライン２４５は複数個形成されることができ、各ゲートライン２４５は前記第１方向と実質的に垂直する第２方向に一定の間隔で離隔して形成されることができる。本発明の一実施形態によると、１つの第１アクティブ領域２２０上に２つのゲートライン２４５が形成される。
【００８４】
第１ソース領域２４６及び第１ドレイン領域２４８は、ホウ素、ガリウム、インジウムなどのＰ型不純物、或いは、リン、ヒ素、アンチモンなどのＮ型不純物を含むことができる。図８に図示されたのと違って、第１ソース領域２４６及び第１ドレイン領域２４８は、互いに位置が換わってもいい。
【００８５】
ダミートランジスタ２５０は、第２アクティブ領域２３０上に形成されたダミーゲートライン２５５と、ダミーゲートライン２５５に隣接する第２アクティブ領域２３０の上部に形成された第２ソース領域２５６及び第２ドレイン領域２５８とを含む。
【００８６】
ダミーゲートライン２５５は、図示しないダミーゲート絶縁膜及び図示しないダミーゲート電極を具備する。前記ダミーゲート絶縁膜及び前記ダミーゲート電極は、各々前記ゲート絶縁膜及び前記ゲート電極と実質的に同一物質を含むことができる。また、ダミーゲートライン２５５の各側壁には図示しないゲートスペーサーがさらに形成されることができる。
【００８７】
本発明の一実施形態による、ダミーゲートライン２５５は前記第１方向に延長されて、１つのダミーゲートライン２５５は１つ或いは複数個の第２アクティブ領域２３０上に形成されることができる。また、ダミーゲートライン２５５は複数個形成されることができ、各ダミーゲートライン２５５は前記第１方向と実質的に垂直する第２方向に一定の間隔で離隔して形成されることができる。このとき、各ダミーゲートライン２５５は、後述する導電性ライン２５９により互いに接続されることができる。本発明の一実施形態によると、１つの第２アクティブ領域２３０上に２つのダミーゲートライン２５５が形成される。
【００８８】
他方、ダミーゲートライン２５５は、ゲートライン２４５と接続される。本発明の一実施形態によると、前記第２方向に延長された導電性ライン２５９によりダミーゲートライン２５５とゲートライン２４５が接続される。導電性ライン２５９は、ゲートライン２４５及びダミーゲートライン２５５と実質的に同一物質を含むことができる。
【００８９】
第２ソース領域２５６及び第２ドレイン領域２５８は、第１ソース領域２４６及び第１ドレイン領域２４８と実質的に同一の不純物を含むことができる。
【００９０】
ダミートランジスタ２５０は、トランジスタ２４０と実質的に同一であるか類似の構成を有することができるが、後述するビットライン２７０には接続されない。即ち、トランジスタ２４０とは違って、ビットライン２７０に接続されないため、ダミートランジスタ２５０には一定の電気的信号が印加されない。
【００９１】
しかし、ダミーゲートライン２５５がゲートライン２４５と接続されることで、後続工程において発生するプラズマダメージがトランジスタ２４０のみでなくダミートランジスタ２５０にも影響を及ぼし、これにより、トランジスタ２４０が受けるプラズマダメージを分散させる効果をもたらす。
【００９２】
図示はしていないが、層間絶縁膜は、トランジスタ２４０、ダミートランジスタ２５０及び導電性ライン２５９を覆いつつ前記基板上に形成される。前記層間絶縁膜は、酸化物、窒化物及び／又は酸窒化物を含むことができる。
【００９３】
ビットライン２７０は、前記層間絶縁膜を貫通するプラグ２６０を通じて第１ドレイン領域２４８と接続される。ビットライン２７０及びプラグ２６０は、金属及び／又は金属窒化物のような導電性物質を含むことができる。
【００９４】
他方、ビットライン２７０及び前記層間絶縁膜上に第１ソース領域２４６と接続される図示しないコンデンサー構造物及び各種配線がさらに形成できる。
【００９５】
前述の構成を有する半導体装置は、スイッチング素子として使用されるトランジスタ２４０のみでなく、ダミートランジスタ２５０を共に具備している。これにより、プラズマを使用するエッチング工程によりトランジスタ２４０のゲートライン２４５が受けるプラズマダメージがダミートランジスタ２５０のダミーゲートライン２５５に分散される。結果的にトランジスタ２４０を含む前記半導体装置は高い信頼性及び優秀な電気的特性を有することができる。
【００９６】
図９〜図１１は、本発明の実施形態による半導体装置の製造方法を説明するための平面図である。図９〜図１１において、図８に図示したように実質的に同一の構造を有する半導体装置の製造方法を例示的に説明するが、図９〜図１１を参照して説明する半導体装置の製造方法がこれに限定されるとは限らない。
【００９７】
図９を参照すると、図示しない基板のネットダイ領域２１０に第１アクティブ領域２２０及び第２アクティブ領域２３０を定義する素子分離膜２０５を形成する。素子分離膜２０５は、シャロートレンチ工程或いはシリコン部分酸化工程などの素子分離工程を通じて形成されることができる。
【００９８】
本発明の一実施形態によると、第１アクティブ領域２２０は、複数個に形成されてアレーを成す。他方、第２アクティブ領域２３０は、１つ或いは２つ以上に形成されることができる。
【００９９】
図１０を参照すると、第１アクティブ領域２２０及び第２アクティブ領域２３０上に各々トランジスタ２４０及びダミートランジスタ２５０が形成される。
【０１００】
具体的に、ネットダイ領域２１０上に図示しない絶縁膜を形成する。前記絶縁膜は、酸化物、窒化物、及び／又は酸窒化物を使用して形成されることができる。また、前記絶縁膜は、化学気象蒸着工程、低圧化学気象蒸着工程、プラズマ増大化学気象蒸着工程、高密度プラズマ化学気象蒸着工程などを通じて形成されることができる。
【０１０１】
前記絶縁膜上に不純物がドーピングされたポリシリコン、金属及び／又は金属シリサイドを使用して、第１導電膜を形成する。前記第１導電膜は、化学気象蒸着工程、原子層積層工程、高密度プラズマ化学気象蒸着工程などを利用して形成されることができる。
【０１０２】
前記第１導電膜上に図示しないフォトレジストパターンを形成し、前記フォトレジストパターンをエッチングマスクを使用するエッチング工程を通じて前記第１導電膜及び前記絶縁膜の一部を除去することで、ゲートライン２４５、ダミーゲートライン２５５、及び導電性ライン２５９を形成する。ゲートライン２４５は図示しないゲート絶縁膜及びゲート電極を具備し、ダミーゲートライン２５５は図示しないダミーゲート絶縁膜及び図示しないダミーゲート電極を具備する。
【０１０３】
本発明の一実施形態によると、ゲートライン２４５は、複数個形成される。このとき、各ゲートライン２４５は、第１方向に延長され、前記第１方向と実質的に垂直する第２方向に一定の間隔で離隔されるように形成される。他方、ダミーゲートライン２５５は、１つ或いは複数個形成されることができる。ダミーゲートライン２５５は、導電性ライン２５９によりゲートライン２４５に接続される。本発明の一実施形態によると、ダミーゲートライン２５５は、前記第１方向に延長され、１つの第２アクティブ領域２３０上に２つのダミーゲートライン２５５が形成される。このとき、各ダミーゲートライン２５５も導電性ライン２５９により互いに接続される。
【０１０４】
この後、イオン注入工程を通じて第１アクティブ領域２２０及び第２アクティブ領域２３０に不純物を注入する。これにより、第１ゲートライン２４５に隣接する第１アクティブ領域２２０上部に第１ソース領域２４６及び第１ドレイン領域２４８が形成され、ダミーゲートライン２５５に隣接する第２アクティブ領域２３０上部に第２ソース領域２５６及び第２ドレイン領域２５８が形成される。ゲートライン２４５、第１ソース領域２４６、及び第１ドレイン領域２４８はトランジスタ２４０を形成し、ダミーゲートライン２５５、第２ソース領域２５６及び第２ドレイン領域２５８はダミートランジスタ２５０を形成する。
【０１０５】
図１１を参照すると、トランジスタ２４０、ダミートランジスタ２５０、及び導電性ライン２５９を覆いつつ、ネットダイ領域２１０上に図示しない層間絶縁膜を形成する。前記層間絶縁膜は、酸化物、窒化物、及び／又は酸窒化物を使用して形成されることができる。また、前記層間絶縁膜は、化学気象蒸着工程、低圧化学気象蒸着工程、プラズマ増大化学気象蒸着工程、高密度プラズマ化学気象蒸着工程などを通じて形成されることができる。
【０１０６】
その後、前記層間膜を貫通するプラグ２６０を第１ドレイン領域２４８上に形成する。
【０１０７】
具体的に、第１ドレイン領域２４８を部分的に露出させる図示しない開口部を前記層間絶縁膜に形成する。その後、金属及び／又は金属窒化物を使用する化学気象蒸着工程、原子層積層工程、高密度プラズマ化学気象蒸着工程などを遂行して前記開口部を埋めるように前記層間絶縁膜上に第２導電膜を形成する。化学的、機械的研磨工程及び／又はエッチバック工程を使用して前記層間絶縁膜上の前記第２導電膜部分を除去することで、第１ドレイン領域２４８と接続されたプラグ２６０を形成する。プラグ２６０は第１ドレイン領域２４８の個数に対応して、複数個形成される。
【０１０８】
その後、ビットライン２７０を形成して、第１ドレイン領域２４８と接続される。
【０１０９】
具体的には、前記層間絶縁膜及びプラグ２６０上に第３導電膜を形成する。前記第３導電膜は金属及び／又は、金属窒化物を使用する化学気象蒸着工程、原子層積層工程、高密度プラズマ化学気象蒸着工程などを遂行して形成することができる。その後、図示しないフォトレジストパターンを使用する写真エッチング工程を通じて前記第３導電膜をパターニングして、プラグ２６０と接続されるビットライン２７０とを形成する。本発明の一実施形態によると、ビットライン２７０は、前記第２方向に延長するように形成される。
【０１１０】
他方、ビットライン２７０及び前記層間絶縁膜上に第１ソース領域２４６と接続される図示しないコンデンサー構造物及び各種配線をさらに形成することができる。
【産業上の利用可能性】
【０１１１】
本発明によると、半導体装置のテスト構造物でプラズマを使用するエッチング工程によってトランジスタが受けるプラズマダメージがダミートランジスタに分散される。これによって、前記半導体装置のテスト構造物は、前記トランジスタのスレッショルド電圧などの素子特性をより正確に測定できる。
【０１１２】
また、半導体装置は、スイッチング素子として使用されるトランジスタのみでなく、プラズマを使用するエッチング工程により発生するプラズマダメージを分散させるダミートランジスタを共に具備している。これによって、前記トランジスタを含む前記半導体装置は高い信頼性及び優秀な電気的特性を有することができる。
【０１１３】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正又は変更できる。
【図面の簡単な説明】
【０１１４】
【図１】本発明の一実施形態による半導体装置のテスト構造物を説明するための平面図である。
【図２】図１でＩ−Ｉ’線に沿って切断した断面図である。
【図３】本発明の他の実施形態による半導体装置のテスト構造物を説明するための平面図である。
【図４】本発明の一実施形態による半導体装置のテスト構造物の形成方法を説明するための平面図である。
【図５】本発明の一実施形態による半導体装置のテスト構造物の形成方法を説明するための平面図である。
【図６】本発明の一実施形態による半導体装置のテスト構造物の形成方法を説明するための平面図である。
【図７】本発明の一実施形態による半導体装置のテスト構造物の形成方法を説明するための平面図である。
【図８】本発明の一実施形態による半導体装置を説明するための平面図である。
【図９】本発明の一実施形態による半導体装置の製造方法を説明するための平面図である。
【図１０】本発明の一実施形態による半導体装置の製造方法を説明するための平面図である。
【図１１】本発明の一実施形態による半導体装置の製造方法を説明するための平面図である。
【符号の説明】
【０１１５】
１００：基板、１０５、２０５：素子分離膜、１１０：スクライブレーン領域、１２０、２２０：第１アクティブ領域、１３０、２３０：第２アクティブ領域、１４０：第３アクティブ領域、１５０、２４０：トランジスタ、１５５：第１ゲートライン、１６０、２５０：ダミートランジスタ、１６５、２２５：ダミーゲートライン、１７３：第２ゲートライン、１７４：第１導電性ライン、１７６：第２導電性ライン、１７８：第３導電性ライン、１８２：第１プラグ、１８４：第２プラグ、１８６：第３プラグ、１８８：第４プラグ、１９２：ソースパッド、１９４：ドレインパッド、１９６：ゲートパッド、１９８：バルクパッド、２１０：ネットダイ領域、２４５：ゲートライン、２６０：プラグ、２７０：ビットライン、２５９：導電性ライン
【図１】
0005379418.tif 000002
【図２】
0005379418.tif 000003
【図３】
0005379418.tif 000004
【図４】
0005379418.tif 000005
【図５】
0005379418.tif 000006
【図６】
0005379418.tif 000007
【図７】
0005379418.tif 000008
【図８】
0005379418.tif 000009
【図９】
0005379418.tif 000010
【図１０】
0005379418.tif 000011
【図１１】
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