(57)【特許請求の範囲】
【請求項１】
第１、第２配線層と、前記第１、第２の配線層の間に設けられた絶縁層と、を有する半導体装置であって、
前記第１配線層に形成された第１電極と、前記第１電極とオーバーラップするよう前記第２配線層に形成された第２電極と、を有するキャパシタを備え、
前記第１電極および前記第２電極には、それぞれ２つの接続用配線が接続され、
前記第１電極に接続される２つの接続用配線間は、実質的に前記第１電極を介してのみ直流的に低インピーダンスで接続され、前記第２電極に接続される２つの接続用配線間は、実質的に前記第２電極を介してのみ直流的に低インピーダンスで接続され、
前記第１、第２電極は長方形であり、前記第１電極に接続される２つの接続用配線は、前記第１電極の共通の一辺から、当該一辺と垂直な第１の方向に引き出されており、前記第２電極に接続される２つの接続用配線は、前記第２電極の共通の一辺から当該一辺と垂直な第２の方向に引き出され、
前記キャパシタは、
前記第２電極の一辺に沿って配置されたビアホールと、
前記ビアホールを介して前記第２電極と接続される、前記第１配線層に形成された第３電極と、
をさらに有し、
前記第２電極に接続される２つの接続用配線は前記第１配線層に形成され、前記第３電極から引き出されることを特徴とする半導体装置。
【請求項２】
前記第１の方向と前記第２の方向は反対であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の方向と前記第２の方向は垂直であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１配線層は最上層の配線層であり、前記第２配線層は前記第１配線層より下層の配線層であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にキャパシタの不良検出のための技術に関する。
【背景技術】
【０００２】
半導体装置は、シリコンやガリウムヒ素等の半導体基板上に、トランジスタや抵抗、キャパシタなどの回路素子を形成し、各素子間を配線で結線することによって構成される。こうした半導体装置を簡易に検査する場合、直流試験、すなわち半導体装置に形成される集積回路の所定箇所に直流の電圧・電流を印加し、その結果生じる電気的特性を測定し、良否判定や回路特性を測定するのが一般的である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
いま、半導体集積回路上に、キャパシタが形成される場合を考える。キャパシタは直流成分に対しては、本質的にオープン（インピーダンスが無限大）である。したがって直流試験を行う場合、キャパシタは直流成分に対して存在しないものと考えられる。その結果、直流試験ではキャパシタやそれに接続される配線の切断や製造不良によるキャパシタの予期しないオープン（つまり高周波的なオープン不良）を検出できないという問題がある。
【０００４】
本発明はかかる状況においてなされたものであり、その目的は、キャパシタの製造不良によるオープンの検出を容易化するための技術の提供にある。
【課題を解決するための手段】
【０００５】
本発明のある態様は、第１、第２配線層と、第１、第２の配線層の間に設けられた絶縁層と、を有する半導体装置に関する。この半導体装置は、第１配線層に形成された第１電極と、第１電極とオーバーラップするよう第２配線層に形成された第２電極と、を有するキャパシタを備える。第１電極および第２電極には、それぞれ２つの接続用配線が接続される。
【０００６】
この態様によると、キャパシタの電極、もしくはそれに接続される２つの接続用配線に断線などの不良が生じた場合、その電極および２つの接続用配線を含む経路の直流インピーダンスが、不良が生じない場合に比べて高くなる。したがって、直流インピーダンスの変化にもとづいて、キャパシタの不良を直流試験によって検出することが可能となる。
【０００７】
第１電極に接続される２つの接続用配線間は、実質的に第１電極を介してのみ直流的に低インピーダンスで接続され、第２電極に接続される２つの接続用配線間は、実質的に第２電極を介してのみ直流的に低インピーダンスで接続されてもよい。
この場合、不良が発生しない場合、２つの接続用配線がそれぞれ接続される２つのノード間のインピーダンスは実質的に０となるのに対して、不良が発生すると、２つのノード間が実質的に直流的にオープン状態となるため、直流試験による不良検出を、より簡易化できる。
【０００８】
第１、第２電極は長方形であり、第１電極に接続される２つの接続用配線は、第１電極の共通の一辺から、当該一辺と垂直な第１の方向に引き出されており、第２電極に接続される２つの接続用配線は、第２電極の共通の一辺から当該一辺と垂直な第２の方向に引き出されてもよい。なお、長方形は正方形も含む。
第１の方向と第２の方向は反対であってもよい。また、第１の方向と前記第２の方向は垂直であってもよい。
【０００９】
第１配線層は最上層の配線層であり、第２配線層は第１配線層より下層の配線層であり、キャパシタは、第２電極の一辺に沿って配置されたビアホールと、ビアホールを介して第２電極と接続される、第１配線層に形成された第３電極と、をさらに有してもよい。第２電極に接続される２つの接続用配線は第１配線層に形成され、第３電極から引き出されてもよい。
この場合、第３電極やビアホールに断線不良や接触不良が発生した場合にも、直流試験による不良検出が可能となる。
【００１０】
本発明の別の態様もまた、第１、第２配線層と、第１、第２の配線層の間に設けられた絶縁層と、を有する半導体装置に関する。この半導体装置は、第１配線層に形成された第１電極と、第１電極とオーバーラップするよう第２配線層に形成された第２電極と、を有するキャパシタを備える。キャパシタが、集積回路内の第１ノードと第２ノード間を接続する第１配線と、集積回路内の第３ノードと第４ノード間を接続する第２配線と、の間に設けられるとき、キャパシタの第１電極が第１配線の一部として機能し、キャパシタの第２電極が第２配線の一部として機能する。
【００１１】
この態様によると、キャパシタに不良が生じると、第１、第２ノード間の直流インピーダンスが高くなり、もしくは第３、第４ノード間の直流インピーダンスが高くなるため、直流試験による不良検出が可能となる。
【００１２】
第１ノードと第２ノード間は、実質的に第１電極のみを介して直流的に低インピーダンスで接続されており、第３ノードと第４ノード間は、実質的に第２電極のみを介して直流的に低インピーダンスで接続されていてもよい。
この場合、キャパシタに不良が発生すれば、第１ノードと第２ノード間がオープンとなり、もしくは第３、第４ノード間がオープンとなるため、より簡易に不良を検出できる。
【００１３】
本発明のさらに別の態様もまた、半導体装置である。この半導体装置は、第１配線層に形成された第１電極と、第１配線層と絶縁層を介して配置される第２配線層に、第１電極とオーバーラップするよう形成された第２電極と、第１電極に接続された２つの接続用配線と、第２電極に接続された２つの接続用配線と、を有する単位キャパシタを単位セル（基本セル）とし、この単位セルを配置することにより構成される。
【００１４】
この態様によると、キャパシタの電極に接続される２つの接続用配線、あるいはその電極に断線不良が生じない場合に比べて、断線不良が生じた場合は、２つの接続用配線およびその電極を含む経路が直流的に高インピーダンスとなる。したがって、直流インピーダンスの変化にもとづいて、キャパシタの不良を直流試験によって検出することが可能となる。
【００１５】
半導体装置上に形成されるすべてのキャパシタは、単位キャパシタを単位セルとして構成されてもよい。すべてのキャパシタを、上記単位セルを用いて構成することにより、すべてのキャパシタの不良を検出することができる。
【００１６】
本発明のさらに別の態様は、半導体装置の設計方法である。この方法は、第１配線層に形成された第１電極と、第１配線層と絶縁層を介して配置される第２配線層に、第１電極とオーバーラップするよう形成された第２電極と、第１電極に接続された２つの接続用配線と、第２電極に接続された２つの接続用配線と、を有する単位キャパシタを単位セルとしてライブラリに記録するステップと、集積回路内の第１ノードと第２ノード間を接続する第１配線と、集積回路内の第３ノードと第４ノード間を接続する第２配線と、の間にキャパシタを配置する際、ライブラリから単位セルを読み出して集積回路に配置するステップと、第１、第２ノードを、第１電極に接続された２つの接続用配線とそれぞれ結線し、第３、第４ノードを、第２電極に接続された２つの接続用配線とそれぞれ結線するステップと、を備える。
【００１７】
なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置、システムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明のある態様によれば、キャパシタの製造不良によるオープンの検出を容易化できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２０】
本明細書において、「部材Ａが部材Ｂに接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に本質的な影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に本質的な影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２１】
図１（ａ）〜（ｃ）は、実施の形態に係るキャパシタ２を備える半導体装置１００の構成を示す図である。図１（ａ）は、半導体基板を上面から見た平面図、同図（ｂ）は、同図（ａ）のｂ−ｂ’線断面図である。図１（ｃ）は、本明細書における図１（ａ）、（ｂ）のキャパシタ２の回路シンボルである。
【００２２】
図１（ｂ）に示すように半導体装置１００は、基板４、第１配線層Ｌ１、第２配線層Ｌ２、絶縁層Ｌ３を備え、これらを利用したトランジスタや抵抗、キャパシタなどの回路素子およびそれらを結線する配線によって半導体集積回路が形成される。
【００２３】
基板４は、シリコン、シリコンゲルマニウム、ガリウムヒ素などの半導体基板、あるいはガラスなどの絶縁基板である。第１配線層Ｌ１は最上層の配線層である。第１配線層Ｌ１の上層には図示しないパシベーション膜が形成される。第２配線層Ｌ２は、第１配線層Ｌ１より下層の配線層である。絶縁層Ｌ３は、第１配線層Ｌ１と第２配線層Ｌ２の間に設けられる。第２配線層Ｌ２とキャパシタ２の間には、図示しないトランジスタなどが形成される。本実施の形態では説明の簡略化および理解の容易化のため、２つの配線層のみを示すが、実際にはさらに多くの配線層および絶縁層が設けられてもよい。第１配線層Ｌ１や第２配線層Ｌ２には、回路素子間を接続するための配線が形成される。これらの配線には、たとえばアルミ配線や銅配線が利用される。このような半導体装置１００の構成は一般的なものであるから、詳細な説明は省略する。
【００２４】
キャパシタ２は、第１電極１０、第２電極１２を有する。第１電極１０は第１配線層Ｌ１に形成される。第２電極１２は、第１電極１０とオーバーラップするように第２配線層Ｌ２に形成される。図１（ａ）に示すように、第１電極１０には、２つの接続用の引き出し配線（以下、接続用配線という）１６ａ、１６ｂが接続される。同様に、第２電極１２からは、２つの接続用配線１８ａ、１８ｂが接続される。
【００２５】
キャパシタ２は、ビアホール２０と第３電極１４をさらに備える。ビアホール２０は、第２電極１２の一辺に沿って配置される。第３電極１４は、第１配線層Ｌ１に形成されており、ビアホール２０を介して第２電極１２と接続される。第２電極１２に接続される２つの接続用配線１８ａ、１８ｂは第１配線層Ｌ１に形成され、第３電極１４から引き出されている。図１（ｃ）の回路シンボルは第３電極１４が設けられている側の電極を２重線で示し、第１電極１０側と区別している。
【００２６】
第１電極１０、第２電極１２は長方形である。第１電極１０に接続される２つの接続用配線１６ａ、１６ｂは、第１電極１０の共通の一辺（図１（ａ）の左辺）から、当該一辺と垂直な第１の方向（Ｘ軸と反対方向）に引き出されている。また、第２電極１２に接続される２つの接続用配線１８ａ、１８ｂは、第２電極１２の共通の一辺（図１（ａ）の右辺）から当該一辺と垂直な第２の方向（Ｘ軸方向）に引き出されてもよい。図１（ａ）の場合、第１の方向と第２の方向は反対である。
【００２７】
以上がキャパシタ２を備えた半導体装置１００の構成である。次に、接続用配線１６ａ、１６ｂ、１８ａ、１８ｂを利用したキャパシタ２の接続態様について説明する。図２（ａ）、（ｂ）は、図１（ａ）〜（ｃ）のキャパシタ２の接続形態を示す図である。いま、図２（ａ）に示すようにキャパシタＣ１が、集積回路内の第１ノードＮ１と第２ノードＮ２の間を接続する第１配線Ｗ１と、集積回路内の第３ノードＮ３と第４ノードＮ４の間を接続する第２配線Ｗ２と、の間に設けられる場合を考える。
【００２８】
キャパシタＣ１として図１（ａ）のキャパシタ２を利用する場合、好ましい態様では、図２（ｂ）に示すようにキャパシタ２の第１電極１０が第１配線Ｗ１の一部として機能するよう接続され、第２電極１２が第２配線Ｗ２の一部として機能するよう接続される。
【００２９】
図２（ｂ）の接続態様を別の観点からみれば、第１電極１０に接続される２つの接続用配線１６ａ、１６ｂの間は、実質的に第１電極１０を介してのみ直流的に低インピーダンスで接続される。また、第３電極１４を介して第２電極１２に接続される２つの接続用配線１８ａ、１８ｂ間は、実質的に第２電極１２を介してのみ直流的に低インピーダンスで接続されている。「直流的に低インピーダンス」とは、第１ノードＮ１と第２ノードＮ２間を直接接続する配線が第１電極１０を含む経路以外に存在しないこと、あるいは第３ノードＮ３と第４ノードＮ４間を直接接続する配線が第２電極１２を含む経路以外に存在しないことを意味する。第１ノードＮ１と第２ノードＮ２間、もしくは第３ノードＮ３と第４ノードＮ４間に、配線以外の回路素子、たとえば抵抗やトランジスタ、つまり有意なインピーダンスを有する素子が設けられていてもよい。
【００３０】
図１（ａ）〜（ｃ）のキャパシタ２を利用すれば、キャパシタ２の第１電極１０、もしくはそれに接続される２つの接続用配線１６ａ、１６ｂに断線などの不良が生じた場合、２つの接続用配線１６ａ、１６ｂおよび第１電極１０を含む経路（Ｗ１）の直流インピーダンスが高くなる。したがって、キャパシタ２を含む回路の直流的な動作に何らかの影響が現れるため不良を検出できる。第２電極１２、もしくはそれに接続される２つの接続用配線１８ａ、１８ｂに不良が生じた場合も同様である。
【００３１】
特に、図２（ｂ）に示すようにキャパシタ２の第１電極１０が第１配線Ｗ１の一部として機能するよう接続され、第２電極１２が第２配線Ｗ２の一部として機能するよう接続した場合、キャパシタ２に不良が発生すれば、第１配線Ｗ１もしくは第２配線Ｗ２が切断されることになるため回路が動作しなくなる。したがって、キャパシタ２の不良をより簡易かつ確実に検出することが可能となる。
【００３２】
好ましい接続形態について、より具体的な回路を例として説明する。図３（ａ）〜（ｄ）は、キャパシタの接続形態を示す回路図およびマスクレイアウトである。
図３（ａ）、（ｂ）は、実施の形態に係る等価回路図およびマスクレイアウト、図３（ｃ）、（ｄ）は、従来のキャパシタを利用した等価回路図およびマスクレイアウトである。図３（ａ）〜（ｄ）は、ＮＰＮ型のバイポーラトランジスタＱ１のベースコレクタ間に、キャパシタＣ１を設ける場合を示している。
【００３３】
はじめに、従来のキャパシタＣ２を用いた場合の接続形態について、図３（ｃ）、（ｄ）を参照して説明する。図３（ｃ）に示すように、従来のキャパシタＣ２の２つの電極には、それぞれ１つづつの接続用配線が接続されている。キャパシタＣ２の一方の電極はトランジスタＱ１のベースと接続され、キャパシタＣ２の他方の電極はトランジスタＱ１のコレクタと接続される。図３（ｄ）に示すように、キャパシタＣ２は第１電極１０、第２電極１２、第３電極１４を有しているが、第１電極１０、第２電極１２にはそれぞれひとつづつの接続用配線６、８が接続されている。一方の接続用配線６は、トランジスタＱ１のベース電極に接続される。また他方の接続用配線８はトランジスタＱ１のコレクタ電極に接続される。
【００３４】
これに対して、図３（ａ）では、トランジスタＱ１のベースとコレクタ間に設けられるキャパシタＣ１として、図１（ａ）〜（ｃ）で説明したキャパシタ２が利用される。図３（ｃ）の等価回路において、第１ノードＮ１は入力端子ＩＮに対応し、第２ノードＮ２はトランジスタＱ１のベースに対応する。また、第３ノードＮ３は出力端子ＯＵＴに対応し、第４ノードＮ４はトランジスタＱ１のコレクタに対応する。また、第１ノードＮ１と第２ノードＮ２を結ぶ配線が第１配線Ｗ１に、第３ノードＮ３と第４ノードＮ４を結ぶ配線が第２配線Ｗ２に対応し、キャパシタＣ１は第１配線Ｗ１と第２配線Ｗ２の間に設けられる。
【００３５】
したがって、本実施の形態に係るキャパシタ２を用いる場合、図３（ａ）に示すように、接続用配線１６ａは第１ノードＮ１に接続され、接続用配線１６ｂは第２ノードＮ２に接続される。つまり、キャパシタ２の第１電極１０が、第１ノードＮ１と第２ノードＮ２を結ぶ第１配線Ｗ１の一部として利用されている。また接続用配線１８ａは第３ノードＮ３に接続され、接続用配線１８ｂは第４ノードＮ４に接続されており、キャパシタ２の第２電極１２が、第３ノードＮ３と第４ノードＮ４を結ぶ第２配線Ｗ２の一部として利用されている。図３（ｂ）は図３（ａ）に対応するマスクレイアウト図である。
【００３６】
なお、図１（ａ）では、接続用配線１６ａ、１６ｂの方向と、接続用配線１８ａ、１８ｂの方向が反対の場合を説明したが、図３（ｂ）のマスクレイアウト図では、接続用配線１６ａ、１６ｂが引き出される第１方向と、接続用配線１８ａ、１８ｂが引き出される第２方向とが、垂直となっている点に留意されたい。つまり、接続用配線１６と接続用配線１８の向きは、他の回路素子との位置関係および配線効率を考慮した上で決定すればよい。
【００３７】
本実施の形態に係る半導体装置１００の効果は、図３（ａ）と図３（ｃ）の比較によって明らかとなる。従来のキャパシタを用いた場合、キャパシタの第１電極１０や第２電極１２あるいは接続用配線６、８に断線などの不良が発生した場合であっても、直流試験を行う限り、それらの不良は試験結果に影響を及ぼさないため、キャパシタの不良を検出することができなかった。これに対して、実施の形態に係るキャパシタ２を利用して、図３（ａ）のように接続することにより、キャパシタ２に不良が発生すれば、トランジスタＱ１のベースもしくはコレクタがオープンとなり、トランジスタが機能しなくなるため、直流試験によって、キャパシタの異常、不良を検出可能となる。
【００３８】
このように、本実施の形態に係るキャパシタ２を用いることにより、コストや試験時間の面で不利な交流試験を行わなくても、直流試験のみでキャパシタの不良を検出できる。
【００３９】
図４（ａ）、（ｂ）は、図１（ａ）のキャパシタの変形例を示すマスクレイアウト図である。図４（ａ）のキャパシタ２ａは、第３電極１４が設けられておらず、接続用配線１８ａがビアホール２０ａを介して第２電極１２と接続されており、接続用配線１８ｂがビアホール２０ｂを介して第２電極１２と接続される。図４（ｂ）のキャパシタ２ｂは、接続用配線１８ａ、１８ｂが第２配線層Ｌ２に設けられ、ビアホール２０を介さずに直接第２電極１２と接続される。
キャパシタ２ａ、２ｂによっても、上述のように直流試験によってキャパシタの不良を検出できる。
【００４０】
半導体集積回路を設計する場合、単位セル（基本セル）という概念が利用される。単位セルとは、回路素子の最も小さな設計単位である。単位セルを複数個接続することにより、所望の回路定数（抵抗値や容量値、エミッタ面積など）を得ることができる。
【００４１】
ある実施の形態において、上述したキャパシタ２、２ａ、２ｂの少なくとも一つを単位セルとし、集積回路内の任意のキャパシタを、単位セルを利用して構成してもよい。好ましくは、半導体装置上に形成されるすべてのキャパシタを、単位セルを利用して構成する。すべてのキャパシタを単位セルを用いて構成することにより、すべてのキャパシタの不良を直流試験によって検出することができる。
【００４２】
単位セルとして実施の形態に係るキャパシタ２、２ａ、２ｂを用いる場合、以下のステップによって半導体装置を設計することが好ましい。
１．  マスク設計ツールのライブラリに、キャパシタ２、２ａ、２ｂ等を単位セルとして登録する。
２．  集積回路内の第１ノードＮと第２ノードＮ２間を接続する第１配線Ｗ１と、集積回路内の第３ノードＮ３と第４ノードＮ４間を接続する第２配線Ｗ２と、の間にキャパシタを配置する際、ライブラリから単位セルを読み出して集積回路に配置する。
３．  第１ノードＮ１、第２ノードＮ２を、第１電極１０に接続された２つの接続用配線１６ａ、１６ｂとそれぞれ結線し、第３ノードＮ３、第４ノードＮ４を、第２電極１２に接続された２つの接続用配線１８ａ、１８ｂとそれぞれ結線する。
【００４３】
接続用配線１６ａ、１６ｂ、１８ａ、１８ｂを単位セルから除外してもよい。すなわち、単位セルは、第１電極１０、第２電極１２、さらに必要に応じて第３電極１４とビアホール２０を含む。
この場合、以下のステップによって半導体装置を設計することが好ましい。
１．  マスク設計ツールのライブラリに、キャパシタ２、２ａ、２ｂ等を単位セルとして登録する。
２．  集積回路内の第１ノードＮと第２ノードＮ２間を接続する第１配線Ｗ１と、集積回路内の第３ノードＮ３と第４ノードＮ４間を接続する第２配線Ｗ２と、の間にキャパシタを配置する際、ライブラリから単位セルを読み出して集積回路に配置する。
３．  第１ノードＮ１を第１電極１０のいずれかの箇所と結線し、第２ノードＮ２を第１電極１０の異なる箇所と結線する。同様に第３ノードＮ３を第２電極１２（もしくは第３電極１４）のいずれかの箇所に結線し、第４ノードＮ４を第２電極１２（もしくは第３電極１４）の異なる箇所と結線する。
【００４４】
この設計方法によって設計された半導体装置は、直流試験によってキャパシタの異常を簡易に検出できる。
【００４５】
なお、２つの設計方法におけるステップ２、３は、設計者が自ら行ってもよいが、好ましくは自動レイアウトツールの機能もしくはモジュールとして用意しておく。自動レイアウトツールは、回路のネットリストを読み出し、各素子の接続関係を判定する。そして、キャパシタとして、ライブラリに登録されたキャパシタを用い、基板上の適切な位置に配置する。自動レイアウトツールはさらに、キャパシタの電極ごとに設けられた２つの引き出し配線を、ステップ３の手順に従って他の回路素子と結線する。
この設計方法によって設計された半導体装置は、直流試験によってキャパシタの異常を簡易に検出できる。
【００４６】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００４７】
実施の形態では、キャパシタの電極から引き出される２つの接続用配線を、電極の共通の辺に接続する場合を説明したが、本発明はこれに限定されない。つまり２つの接続用配線を、異なる辺にそれぞれ接続してもよい。
【図面の簡単な説明】
【００４８】
【図１】図１（ａ）〜（ｃ）は、実施の形態に係るキャパシタを備える半導体装置の構成を示す図である。
【図２】図２（ａ）、（ｂ）は、図１（ａ）、（ｂ）のキャパシタの接続形態を示す図である。
【図３】図３（ａ）〜（ｄ）は、キャパシタの好ましい接続形態を示す回路図およびマスクレイアウトである。
【図４】図４（ａ）、（ｂ）は、図１（ａ）のキャパシタの変形例を示すマスクレイアウト図である。
【符号の説明】
【００４９】
２…キャパシタ、４…基板、１０…第１電極、１２…第２電極、１４…第３電極、１６…接続用配線、１８…接続用配線、２０…ビアホール、Ｌ１…第１配線層、Ｌ２…第２配線層、Ｌ３…絶縁層、１００…半導体装置、Ｎ１…第１ノード、Ｎ２…第２ノード、Ｎ３…第３ノード、Ｎ４…第４ノード、Ｗ１…第１配線、Ｗ２…第２配線。
【図１】
0005249542.tif 000002
【図２】
0005249542.tif 000003
【図３】
0005249542.tif 000004
【図４】
0005249542.tif 000005