(57)【特許請求の範囲】
【請求項１】
第１の接続間ピッチの回路が形成されたシリコン基板を具備したダイと、
ソルダ・パンプによって上記ダイに取り付けられた第１の表面とこれと反対側の第２の表面を有するシリコンーベースのインターポーザと、
ソルダ・ボールによって上記第２の表面に取り付けられた、上記第１の接続間ピッチより大きい第２の接続間ピッチの回路基板と
から構成され、
上記インターポーザは上記第１の接続間ピッチを上記第２の接続間ピッチに変換する変換機能を具備するとともに、
高誘電率材料を含む減結合キャパシタ（１３４）を有する回路エレメントを含み、
さらに、上記減結合キャパシタが、上記シリコンーベースのインターポーザのダイ側に設けられているとともに
上記ダイが第１の電気的特性を有する第１の絶縁ゲート電界効果トランジスタを含み、上記インターポーザが上記第１の電気的特性とは異なる第２の電気的特性を有する第２の絶縁ゲート電界効果トランジスタを含み、
さらに、前記第１の電気的特性が第１のゲート誘電体降伏電圧を有し、前記第２の電気的特性が前記第１のゲート誘電体降伏電圧より大きい第２のゲート誘電体降伏電圧を有することを特徴とする電子アセンブリ。
【請求項２】
請求項１記載の電子アセンブリにおいて、
前記インターポーザが、さらに、受動回路エレメント（１３０）を含むことを特徴とする電子アセンブリ。
【請求項３】
請求項１記載の電子アセンブリにおいて、
前記インターポーザが、さらに、受動回路エレメント（１３０）および能動回路エレメント（１４０）を含むことを特徴とする電子アセンブリ。
【請求項４】
請求項３記載の電子アセンブリにおいて、
能動回路エレメントが少なくとも一つのＦＥＴを、受動回路エレメントが少なくとも一つのキャパシタを含むことを特徴とする電子アセンブリ。
【発明の詳細な説明】
【０００１】  （発明の背景）
（発明の分野）
本発明は、集積回路とプリント回路ボード等の支持基板の間における接続に関する。より詳細に述べれば、本発明は集積回路を支持基板に結合するためのインターポーザに関する。
【０００２】  （背景）
集積回路は、長年にわたって作られてきた。従来より、この種の製造には、ダイと呼ばれる半導体材料片に対する各種の能動ならびに受動回路エレメントの集積が伴い、ダイは、セラミクスまたはプラスチックのパッケージにカプセル化される。これらのパッケージは、通常その後、パッケージの周縁部に沿って配置された接続ピンによって、プリント回路ボードに取り付けられる。電子システムは、各種の集積回路パッケージをプリント回路ボードに接続することによって構成することができる。
【０００３】  半導体製造テクノロジにおける進歩に従って、各集積回路上のトランジスタ数が実質的に増加し、それに応じて各集積回路の機能が向上した。その一方、機能の向上によって、集積回路と、その集積回路が一部を構成する電子システムの残りの部分との間の接続に多数の入力／出力（Ｉ／Ｏ）接続を増加する必要が生じた。増大したＩ／Ｏ接続の要求を解決するために設計された１つの例は、単純に新しいピンをパッケージ上に追加するだけというものであった。残念ながら、パッケージに対するピンの追加は、パッケージによって消費される面積を増加させることになった。許容不能なまでに大きな面積を消費することなく増大したＩ／Ｏ接続の要求を解決するために設計された別の例は、ピン・グリッド・アレイ（ＰＧＡ）パッケージおよびボール・グリッド・アレイ（ＢＧＡ）パッケージの開発である。この種のパッケージにおいては、多数のＩ／Ｏ接続端子が、パッケージの主表面の実質的な部分にわたって２次元アレイとして配置される。ＰＧＡパッケージおよびＢＧＡパッケージは、通常、集積回路ダイを含み、かつプリント回路ボード等の支持基板に取り付けられる。
【０００４】  ＰＧＡパッケージおよびＢＧＡパッケージは、多数のＩ／Ｏ接続を必要としている集積回路に空間節約の一つの解を与えるが、それらの製造に使用される材料と集積回路ダイに使用される材料は、それぞれの熱膨張係数という点において良好な整合性を持っていない。
【０００５】  今必要とされていることは、支持基板に対する集積回路の電気的かつ機械的な結合に適した構造であって、集積回路と良好に整合する熱膨張特性を有する構造である。さらには、その種の構造を製造する方法も必要とされている。
【０００６】  （発明の要約）
端的に述べれば、支持基板に対する集積回路の電気的かつ機械的な結合に適した構造であって、集積回路と良好に整合する熱膨張特性を有する構造は、インターポーザである。集積回路およびインターポーザは、実質的に類似の熱膨張係数を有するボディから構成される。インターポーザは、集積回路に対する電気的かつ機械的な結合に適合された第１の表面を有する。またこのインターポーザは、支持基板に対する電気的かつ機械的な結合に適合された第２の表面を有する。インターポーザの第１の表面と第２の表面の間における信号パスとして、電気伝導性を有するビアが設けられている。
【０００７】  本発明のさらに別の側面においては、各種の回路エレメントをインターポーザ内に組み込むことができる。これらの回路エレメントは、能動エレメント、受動エレメント、もしくは能動エレメントおよび受動エレメントの組み合わせとすることができる。
【０００８】  （詳細な説明）
（全般）
シリコン集積回路とプリント回路ボードの間における接続を構成するための最近のアプローチは、パッケージまたはインターポーザの使用を伴う。これらのパッケージならびにインターポーザは、とりわけ空間変換機能を提供する。つまり、集積回路およびプリント回路ボードを製造するために使用されるプロセスが、結果として実質的に異なる内部接続ピッチをもたらすことから、集積回路が有するピッチの狭いＩ／Ｏ接続端子を、比較的ピッチの広いプリント回路ボードのＩ／Ｏ接続端子に接続するために、パッケージならびにインターポーザが必要になる。通常のパッケージならびにインターポーザは、シリコン集積回路を構成する材料と実質的に異なる材料から構成される。従来のパッケージならびにインターポーザの接続スキームに関連した問題に、集積回路および基板に対する接続に必要な内部接続ピッチおける相違、および集積回路と基板の間の接続がパッケージまたはインターポーザを通過する際の、それらの接続上におけるキャパシタンス、抵抗ならびにインダクタンスの配置に関する制約である。内部接続ピッチに関しては、今日の製造に関する代表的な要件に、集積回路とインターフェースするための、一般に２００μｍに満たない狭いピッチ、およびプリント回路ボード等の基板とインターフェースするための、約１ｍｍに及ぶ粗いピッチが含まれる。
【０００９】  現在使用可能なテクノロジを用いた場合、有機ランド・グリッド・アレイ（ＯＬＧＡ）パッケージを使用してトランジスタを作ることはできない。それに加えて、ＯＬＧＡパッケージの温度的な制約が、たとえばバリウム・ストロンチウム・チタネート（ＢａＳｒＴｉＯ3）等の高い誘電率を有する誘電体の形成の助けとならない。バリウム・ストロンチウム・チタネートはＢＳＴとも呼ばれる。高い誘電率を有する材料を用いて形成されるキャパシタは、良好な減結合キャパシタとして使用することができる。またＯＬＧＡパッケージは、達成可能な内部接続ピッチにおいても制限を受ける。ＯＬＧＡパッケージ基板にシリコン集積回路ダイを取り付けるときには、それぞれの熱膨張係数の不整合から、２００μｍを超えるＣ４バンプ・ピッチが必要とされている。本発明に従って集積回路ダイおよびインターポーザの両方にシリコン・ウェーファを使用すれば、この相違が実質的に狭められ、その結果、それを行わなければＣ４バンプが受けたはずの機械的ストレスが低減される。この機械的ストレスの低減は、より小さいバンプならびにより密なピッチの使用を可能にする。今日の製造テクニックに関して言えば、ＯＬＧＡパッケージ上の内部接続ピッチが、約２２５μｍもしくはそれ以上に制限されている。
【００１０】  本発明を例示する実施形態においては、シリコン−ベースの内部接続テクノロジが使用されてインターポーザが作られ、それがＯＬＧＡもしくはそのほかのタイプのパッケージに代えて使用されて、シリコン−ベースの集積回路とプリント回路ボード等の基板が接続される。本発明に従ったインターポーザは、密および粗の内部接続ピッチを容易に達成できるだけでなく、インターポーザ上もしくはその中に抵抗、キャパシタンス、およびインダクタンスを形成する要件を容易に達成することができる。チップにおける狭い内部接続ピッチからプリント回路ボードもしくはそのほかのタイプの支持基板、または回路基板における比較的粗い内部接続ピッチへの空間変換機能は、ファンアウトと呼ばれることもある。なお上記に加えて、本発明の実施形態は、インターポーザ内に回路エレメントを組み込むことを可能にする。
【００１１】  インターポーザを形成するためのシリコン基板の使用は、キャパシタ等の受動回路エレメント、およびトランジスタ等の能動エレメントをインターポーザ上に集積することを可能にする。これらの回路エレメントは、集積回路上において使用されている回路エレメントを強化することが可能であり、さらに重要なこととして集積回路のエレメントとは独立して最適化できることが挙げられる。インターポーザに集積されるキャパシタは、減結合キャパシタとして使用することができる。
【００１２】  （用語）
この分野においては、チップ、集積回路、モノリシック・デバイス、半導体デバイス、およびマイクロエレクトロニック・デバイスという用語が、しばしば相互に交換可能な形で使用される。本発明は、一般にこの分野において理解されているように、これらのすべてに適用することができる。
【００１３】  金属ライン、トレース、ワイヤ、導体、信号パス、およびシグナリング・メディアという用語はすべて同族である。これらの同族用語は、一般に相互に交換可能であり、上記は、特定目的から一般的表現に向かう順序に記載されている。この分野においては、金属ラインが、トレース、ワイヤ、ライン、内部接続あるいは単にメタルと呼ばれることもある。金属ラインは、一般にアルミニウム（Ａｌ）、銅（Ｃｕ）またはＡｌとＣｕの合金が用いられ、電気回路に結合または内部接続のための信号パスを提供する導体である。マイクロエレクトロニック・デバイスにおいては、金属以外の導体を使用することができる。そのほかの導体の例としては、ドープ・ポリシリコン、ドープ単結晶シリコン（この種のドーピングが熱拡散によって達成されているか、あるいはイオン・インプランテーションによって達成されているかよらず、しばしば単純に拡散と呼ばれる）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ならびにタングステン（Ｗ）等の材料および高融点金属シリサイドを挙げることができる。
【００１４】  コンタクトおよびビアという用語は、ともに、異なる内部接続レベルからの導体の電気接続を得るための構造をいう。この分野においては、これらの用語は、当該構造が完成されることになる絶縁体の開口、および完成された当該構造自体の両方を記述するためにしばしば用いられる。この開示の目的から、ここではコンタクトおよびビアは完成した構造を指すものとする。
【００１５】  低誘電率の材料といった表現は、シリコン酸化物より低い誘電率を有する材料を指す。たとえば、有機ポリマ、ナノフォーム、有機ポリマを包含するシリコン−ベースの絶縁体、およびシリコン酸化物を含むフッ素は、シリコン酸化物より誘電率が低い。
【００１６】  英文字ｋは、しばしば誘電率を表すために使用される。同様に、高−ｋおよび低−ｋが、この分野においては、それぞれ高誘電率および低誘電率の意味で使用される。
【００１７】  層内誘電体という用語は、この分野において使用されているように、所定の内部接続レベル上の内部接続ライン間に配置される誘電体材料を指すものと理解する。つまり、層内誘電体は、内部接続ラインの垂直方向に上また下においてではなく、隣接する内部接続ラインの間において見られる。
【００１８】  エピタキシャル層は、単結晶半導体材料の層を指す。
【００１９】  「ゲート」という用語は、前後関係からの影響を受けやすく、集積回路について記述するときには、２とおりの方法で使用することができる。ここでの使用に関して言えば、トランジスタ回路構成についての内容において使用されていれば、ゲートが３端子ＦＥＴの絶縁されたゲート端子を指し、ロジック・ゲートの内容において使用されていれば、任意のロジック関数を実現するための回路を指してゲートと言う。ＦＥＴは、半導体ボディを考慮すると、４端子デバイスと見ることができる。
【００２０】  多結晶シリコンは、ランダムな方向に向けられたクリスタライトまたはドメインからなる無孔フォームのシリコンである。多結晶シリコンは、しばしばシリコンのソースガスからの化学蒸着法によって、あるいはそのほかの方法によって形成され、広角グレイン境界、ツイン境界、またはその両方を含む構造を有する。この分野においては、しばしば多結晶シリコンをポリシリコンまたは単にポリと呼ぶことがある。
【００２１】  ソース／ドレイン端子は、ＦＥＴの端子を指し、ゲート端子間に電圧が印加された結果として導かれる電界の影響の下に生じる半導体表面の反転に続いて、それらの間において、電界の影響の下に伝導が得られる。一般にソースならびにドレイン端子は、それらが幾何学的に対称となるように作られる。幾何学的に対称なソースおよびドレイン端子は、単純にソース／ドレイン端子と一般的に呼ばれ、ここでもこの呼び方を用いることにする。しばしば設計者は、回路内においてＦＥＴを動作させるとき、個々のソース／ドレイン端子に印加される電圧に基づいて、それぞれを「ソース」または「ドレイン」と呼んで区別している。
【００２２】  ここでは、垂直という用語を、物体の表面に対して実質的に垂直であるという意味で用いる。
【００２３】  図１を参照すると、従来の構成が示されており、それにおいては、シリコン−ベースの集積回路ダイ１０２がＯＬＧＡパッケージ１０４に取り付けられている。集積回路ダイ１０２とＯＬＧＡパッケージ１０４の間を電気的に接続するためにソルダ・バンプ１０６が使用されている。ソルダ・バンプ１０６は、しばしばＣ４バンプと呼ばれることもあり、それは、このスタイルの内部接続が、つぶれをコントロールしたチップ接合（つまり、Ｃ４の元になった英語Ｃｏｎｔｒｏｌｌｅｄ  Ｃｏｌｌａｐｓｅ  Ｃｈｉｐ  Ｃｏｎｎｅｃｔｉｏｎ）パッケージングに使用されることによる。ＯＬＧＡパッケージ１０４は、ソルダ・ボール１１０によってプリント回路ボード１０８に取り付けられる。ソルダ・ボール１０８は、ＯＬＧＡパッケージ１０４とプリント回路ボード１０８の間における電気的な接続を提供する。このようにして、集積回路ダイ１０２とプリント回路ボード１０８の間の電気的な接続が、ＯＬＧＡパッケージ１０４を介して構成される。
【００２４】  図２は、ＯＬＧＡ  １０４の断面を示した概要図である。この図から、ソルダ・バンプ１０６が内部接続１１２によってソルダ・ボール１１０と電気的に接続されていることがわかる。内部接続１１２は、一般に１ないしは複数の内部接続レベル上の金属ラインである。複数の内部接続レベルが使用される場合には、異なる層上の金属ラインの間の接続が、通常はビアの使用を通じて達成される。
【００２５】  図３は、本発明に従ったインターポーザ１１５の一実施形態の断面を示した概要図である。インターポーザ１１５は、ボディ部分１１６、ソルダ・バンプ１０６、ソルダ・ボール１１０、内部接続１１８、絶縁材料１２０、および深いビア１２２を含む。例示したこの実施形態におけるボディ部分１１６は、シリコン基板である。通常、このシリコン基板は、このインターポーザ１１５に取り付けられることになる集積回路ダイ１０２の製造に使用される基板に類似である。内部接続１１８は、銅等の金属から形成され、ダマスク・プロセス、デュアル・ダマシン金属プロセス、減法ミール・プロセス、あるいはその他の導電性内部接続の形成に適した任意の方法によって形成することができる。ソルダ・バンプ１０６は、集積回路ダイ１０２に対する接続に適合されている。ソルダ・ボール１１０は、プリント回路ボード１０８に対する接続に適合されている。深いビア１２２は、インターポーザ１１５の第１のサイドと第２のサイドの間における電気的伝導性を有する通路である。インターポーザ１１５の、ソルダ・バンプ１０６が備えられているサイドは、チップ−サイド、またはそれに代えてトップ−サイドもしくはフロント−サイドと呼ばれることもある。インターポーザ１１５の、ソルダ・ボール１１０が備えられるサイドは、ボード−サイド、またはそれに代えてボトム−サイドもしくはバック−サイドと呼ばれることもある。
【００２６】  図４は、本発明に従ったインターポーザ１１５の断面を示した別の概要図である。この図を参照すると、複数のソルダ・ボールが、インターポーザ１１５の一部として含められることがよくわかる。それに加えて、ボード−サイドの内部接続ピッチに比べてチップ−サイドの内部接続ピッチがより密になっていることもわかる。本発明においてチップ−サイドとボード−サイドの内部接続ピッチの間に特定の関係が求められることはないが、一般的には、ボード−サイドの内部接続のピッチよりチップ−サイドの内部接続のピッチの方が密に、すなわちピッチが小さくなる。
【００２７】  図５は、本発明に従ったインターポーザ１１５の断面を示した別の概要図である。この図を参照すると、インターポーザ１１５にキャパシタ１３０および１３４が組み込まれていることがわかる。キャパシタ１３０は、一対の金属プレートおよび誘電体層１３２を含む。金属プレートは、基本的に金属内部接続１１８と同一である。この金属は、任意の形状に形作ることが可能であるが、通常、キャパシタ１３０は矩形プレートを有する。誘電体材料１３２は、バリウム・ストロンチウム・チタネート等の高誘電率材料とすることができる。キャパシタ１３４は、基板、またはボディ部分１１６を一方のプレートとして含み、また限定する意図ではないが、金属またはドープ・ポリシリコン等の導電性材料から形成することができる第２のプレートを含む。誘電体層１３６は、高誘電率材料またはシリコン酸化物とすることができる。しかしながら、本発明によって特定の誘電体材料ないしは誘電体の厚さが求められることはない。従来のパッケージならびにインターポーザにおいて可能であった位置より集積回路に近づけて減結合キャパシタを配置することによって、従来の構成のリードに関連した望ましくない寄生インダクタンスが実質的に抑えられる。
【００２８】  図６は、本発明に従ったインターポーザ１１５の断面を示した別の概要図である。この図を参照すると、インターポーザ１１５にトランジスタ１４０が組み込まれていることがわかる。トランジスタ１４０は、絶縁ゲート電界効果トランジスタ（ＦＥＴ）であり、図６に示されるように、ソース／ドレイン端子１４２、ゲート電極１４４、およびゲート誘電体１４５を含む。トランジスタ１４０は、ｎ−チャンネルＦＥＴまたはｐ−チャンネルＦＥＴとすることができる。この開示から恩典を受ける当業者であれば認識されようが、ｎ−チャンネルおよびｐ−チャンネルのＦＥＴの組み合わせを基板１１６上に作成することもできる。なお、本発明が、ＦＥＴ  １４０に関して、特定の電気的性質ないしは物理的寸法を求めることはない。本発明は、受動ならびに能動回路エレメントをインターポーザ１１５内に組み込むことを可能にする。
【００２９】  各種の能動ならびに受動回路エレメントをインターポーザ内に組み込むことによって、インターポーザに回路機能を含ませることが可能になる。たとえば、静電放電（ＥＳＤ）保護回路をインターポーザ内に含めれば、それによって、インターポーザに取り付けられる集積回路ダイの、その種の保護回路をすべて組み込む負担が軽減される。同様に、そのほかの回路機能をインターポーザ内に組み込むこともできる。例を挙げれば、限定する意図ではないが、キャッシュ・メモリ回路、Ｉ／Ｏバッファ回路、電源調整回路、電圧レベル・シフト回路がある。この開示から恩典を受ける当業者であれば認識されようが、本発明の各種実施形態に従って多くの回路機能をインターポーザに組み込み、能動ならびに受動回路エレメントを形成することができる。
【００３０】  インターポーザに組み込まれるトランジスタは、必須ではないが、集積回路ダイ上に形成されるトランジスタの製造に使用される製造プロセスと同じ製造プロセスを用いて形成することができる。たとえば、集積回路ダイ上のトランジスタおよびそれらとともに形成される回路を第１の電圧範囲において動作するように設計し、インターポーザ上のトランジスタおよびそれらとともに形成される回路を第２の電圧範囲において動作するように設計することが考えられる。同様に、インターポーザ上の回路エレメントの各種電気的特性が、集積回路ダイ上の回路エレメントの電気的特性と異なるようにすることもできる。インターポーザと集積回路ダイの間において異なるものとすることができる電界効果トランジスタの電気的特性の例として、スレッショルド電圧、ゲート誘電体の降伏電圧、キャリア移動度、オフ状態漏れ電流、接合漏れ電流、および接合キャパシタンスが挙げられるが、これらに限定する意図はない。この種の電気的特性が、トランジスタの物理的な設計の強い関数となることから、集積回路ダイおよびインターポーザの回路エレメントを互いに分離して製造することが可能になる。たとえば、インターポーザ上の回路が集積回路ダイ上の回路より高い電圧において動作するように設計することができる。
【００３１】  図７〜１０を参照して、本発明を使用するプロセスについて説明する。例示したこの実施形態においては、トップ−サイド（つまりチップ−サイド）のメタライザーション・オペレーションに先行して基板を通る深いビアが形成される。
【００３２】  図７に示されるように、シリコン基板２０２は、互いに反対側となる表面に形成された二酸化ケイ素（ＳｉＯ2）層２０４およびＳｉＯ2層２０６を有する。この特定の実施形態においては、約０．５μｍの厚さとなるまでＳｉＯ2 層２０４および２０６の熱成長が行われる。続いてＳｉＯ2 層２０６の上側に、通常は約０．２μｍの厚さの窒化シリコン（Ｓｉ3Ｎ4）層２０８が形成される。Ｓｉ3Ｎ4層２０８は、プラズマ増速化学蒸着法（ＰＥＣＶＤ）オペレーションによって形成することができる。次に、ＳｉＯ2 層２０４の露出した表面の上に深いビアのエッチングを行うためのマスキング層が形成され、パターンが作られる。ＳｉＯ2 層２０４の露出された部分は、その後エッチングが行われ、シリコン基板２０２の対応する部分が露出される。さらにその後、シリコン基板２０２の露出された部分のエッチングが行われて深いビア開口２０９が図７に示すように形成される。図７においては、説明を目的とすることから単一の深いビア開口のみが示されているが、通常は、本発明に従ったインターポーザの製造時に、この種の複数の深いビア開口が形成される。深いビア開口２０９のエッチングは、ＳｉＯ2 層２０６に到達して停止する。言い換えるとＳｉＯ2 層２０６は、深いビア開口２０９の形成時にエッチングのストップ層として機能する。
【００３３】  図８を参照するが、深いビア開口２０９の形成に続いて、ＳｉＯ2 層２０６の、深いビア開口２０９の上にある部分のエッチングが行われる。ＳｉＯ2 層２０６のエッチングについては、Ｓｉ3Ｎ4層２０８がストップ層として機能する。その後、深いビア開口２０９の内表面に対する酸化物層２１０の成長が行われる。図８との関連から説明した本発明を例示する実施形態においては、酸化物層２１０の厚さが約０．５μｍである。酸化物層２１０は、サイドウォール酸化物層と呼ばれることもある。酸化物層２１０の形成に続いて、深いビア開口２０９内にバリア層および銅のシード層のスパッタ堆積が行われる。スパッタリングされるバリア層は、１０〜５０ｎｍの範囲の厚さを持たせたＴａまたはＴａＮとすることができる。スパッタリングされるシード層は銅であり、１００〜３００ｎｍの範囲の厚さを有する。これに代えて、銅のシード層を化学蒸着法（ＣＶＤ）により形成することもできる。銅のシード層を形成については、ＣＶＤオペレーションによって、より良好なサイドウォールの被覆範囲がもたらされることがある。
【００３４】  銅層２１２は、続いて電気メッキが施されて、その結果、深いビア２０９内に銅が実質的に充填され、さらにインターポーザのバック・サイドが銅層によって覆われる。プロセスのこの段階におけるインターポーザのバック・サイドは、ＳｉＯ2層２０４、およびＳｉＯ2層２０４上に形成されたバリア層および銅のシード層をはじめ、それらの上に電気メッキされた銅を含んでいる。
【００３５】  ここで図９を参照すると、窒化シリコン層２０８の上に約５μｍの厚さのＳｉＯ2 層２１４が堆積される。その後、通常はフォトレジストからなるマスキング層（図示せず）が形成され、ＳｉＯ2 層２１４の上にパターンが形成される。使用されたパターンは、ダマシン銅のメタライザーション・オペレーションを容易にするための、酸化物層２１４ならびに窒化物層２０８内に形成されるトレンチに対応する。マスキング層のパターン形成が完了すると、酸化物層２１４の露出部分に対するエッチングが行われる。続いてこのエッチングが、窒化物層２０８を露出させる。その後は、フォトレジスト・マスキング層を除去することができる。次に、窒化物層２０８の露出部分に対するエッチングが行われる。その後、上記のように酸化物層２１４ならびに窒化物層２０８によって形成されたトレンチ内に入り込むように、インターポーザのチップ−サイド表面に銅のバリア層および銅のシード層の堆積が行われる。銅のシード層の上には銅層２１５の電気メッキが行われる。銅層２１５は、実質的にトレンチを満たし、酸化物層２１４の上に堆積されたバリア層の表面を覆う。さらに銅層２１５の平坦化／研磨オペレーションが実施され、その結果、過剰な銅およびその下にあるバリア層の対応する部分が酸化物層２１４の表面から除去される。平面化／研磨オペレーションは、一般に化学機械研磨法（ＣＭＰ）によって達成される。研磨オペレーションを最適化するために、別のスラリー・ケミストリを使用して銅ならびにバリア層の研磨が行われることもある。続いて、図９に示されるように、銅層２１５および酸化物層２１４の上から窒化シリコン層２１６の堆積が行われる。窒化シリコン層２１６は、一般にＰＥＣＶＤオペレーションによって約０．１μｍの厚さまで形成される。
【００３６】  図１０は、追加の絶縁層ならびにデュアル・ダマシン導体層が形成され、インターポーザのトップ−サイド上にパターンが形成された後の図９の構造を示している。まず窒化シリコン層２１６の上に、酸化物層２１８が堆積される。酸化物層２１８は、層間誘電体（ＩＬＤ）を形成し、例示した実施形態においては、それが約１０μｍの厚さに形成される。次に、従来のデュアル・ダマスク・プロセッシングに従って、ＩＬＤビア開口用のマスキング層のパターン形成が行われ、それに続いて酸化物層２１８内にＩＬＤビア開口のエッチングが行われる。その後、ＩＬＤビア開口用のマスキング層が除去される。続いてメタル−２（Ｍ２）トレンチのためのマスキング層のパターン形成が行われ、酸化物層２１８内にＭ２トレンチのエッチングが行われる。さらにその後、Ｍ２トレンチ用のマスキング層が除去され、それに続いて窒化シリコン層２１６の、ＩＬＤビア開口のボトムに露出した部分のエッチングが行われて、その下にある銅の層が露出される。次に、Ｍ２トレンチおよびＩＬＤビア開口内への、銅のバリア層ならびに銅のシード層のスパッタリングが行われる。この銅のシード層に対して、銅層２２０の電気メッキが行われる。銅層２２０は、ＩＬＤビア開口およびＭ２トレンチを満たし、さらに酸化物層２１８の上に形成される。
【００３７】  図１１〜１４を参照すると、本発明のプロセスの別の実施形態が示されている。ここに例示した実施形態においては、トップ−サイド（つまりチップ−サイド）のメタライザーション・オペレーションに続いて、基板を通る深いビアが形成される。
【００３８】  図１１に示されるように、シリコン基板２０２は、互いに反対側となる表面に形成された二酸化ケイ素（ＳｉＯ2）層２０４および二酸化ケイ素（ＳｉＯ2）層２０６を有する。この特定の実施形態においては、ＳｉＯ2 層２０４および２０６の熱成長が、約０．５μｍの厚さとなるまで行われる。続いてＳｉＯ2 層２０６の上側に、通常は約０．２μｍの厚さの室化シリコン（Ｓｉ3Ｎ4）層２０８が形成される。Ｓｉ3Ｎ4層２０８は、プラズマ増速化学蒸着法（ＰＥＣＶＤ）オペレーションによって形成することができる。次に、層間誘電体としてＳｉＯ2 層２１４を形成することができる。例示したこの実施形態においては、Ｓｉ3Ｎ4層２０８の上から、約５μｍの厚さとなるまでＳｉＯ2 層２１４の堆積が行われる。その後、通常はフォトレジスト層がＳｉＯ2 層２１４の上に形成されてパターンが作られ、その結果、ＳｉＯ2 層２１４の、ダマシン金属プロセス用のトレンチを形成するために除去される部分が露出される。フォトレジストのパターン形成の後、露出されたＳｉＯ2 層２１４の部分に対するエッチングが行われる。窒化物層２０８は、このＳｉＯ2 エッチング・プロセスにおけるエッチングのストップ層として機能する。ＳｉＯ2 のエッチング・プロセスに続いて、フォトレジストが除去される。それに続き、インターポーザのチップ−サイド表面に対する、銅のバリア層および銅のシード層の堆積が行われる。バリア層は、通常、電気的伝導性を有するＴａまたはＴａＮ等の材料であり、銅のマイグレーションに対するバリアとなり、銅のための接着層として機能する。その後、シード層の上から銅の電気メッキが行われ、その結果、トレンチが銅によって満たされるが、さらにチップ−サイド表面の残りの部分にわたっても銅層が形成される。トレンチの外側に形成された銅の部分は、過剰と見なされる。そのため、化学機械研磨オペレーションが実施されて過剰な銅の除去が行われる。この結果、図１１の概略断面図に示されるような独立した銅の内部接続ライン２１５が得られる。その後、インターボーザのチップ−サイド表面にわたって、Ｓｉ3Ｎ4層２１６の堆積が行われる。Ｓｉ3Ｎ4層２１６は、通常、ＰＥＣＶＤオペレーションによって形成され、一般に約０．１μｍの厚さに形成される。Ｓｉ3Ｎ4層２１６は、続くビア形成オペレーションのためのストップ層として機能し、また銅のマイグレーションに対するバリアとしても機能する。
【００３９】  前述した過剰な銅の除去に関して言えば、過剰な銅が、可能性としては異なる化学的および機械的特性を有するバリア層の上に配置されることから、限定する意図ではないが、スラリー・ケミストリ、ダウン−フォース、ローテーション・シード、熱等を含む望ましい結果を達成するためのＣＭＰ条件が、銅層とバリア層の間において変えられることがある。
【００４０】  図１２は、さらにプロセッシング・オペレーションを実施し、追加のレベルの金属内部接続ラインを構成した後の図１１の構造を示している。ここに図示した実施形態においては、デュアル・ダマシンのメタライザーション・プロセスが使用されて追加の内部接続ラインおよび内部接続レベル間のビアが形成される。この開示から恩典を受ける当業者であれば認識されようが、この形態において数レベルの相互接続を作成することができる。例示したこの実施形態においては、Ｓｉ3Ｎ4層２１６の上に、厚さ約１０μｍのＳｉＯ2 層２１８の堆積が行われ、層間誘電体（ＩＬＤ）が形成される。その後、ＳｉＯ2 層２１８の上から、通常はフォトレジスト層となる第１のマスキング層（図示せず）が形成され、ＳｉＯ2 層２１８の、デュアル・ダマシンの金属プロセス用のビア開口を形成するために除去される部分が露出するようにパターンが形成される。フォトレジストのパターン形成の後、露出されたＳｉＯ2 層２１８の部分に対するエッチングが行われる。窒化物層２１６は、このＳｉＯ2 のエッチング・プロセスにおけるエッチングのストップ層として機能する。ＳｉＯ2 のエッチング・オペレーションに続いて、フォトレジストが除去される。次に、ＳｉＯ2 層２１８の上から第２のマスキング層（図示せず）が形成され、ＳｉＯ2 層２１８の、金属の内部接続ライン用のトレンチを形成するためにエッチングを行う部分が露出するようにパターンが形成される。このトレンチのエッチングは、金属の内部接続ラインに希望される厚さと実質的に対応する深さまで、ＳｉＯ2 の露出した部分を除去する。その後、第２のマスキング層が除去される。続いてビア開口のボトムに露出している窒化シリコン層２１６の部分のエッチングが行われ、それによって、その下にある銅の内部接続ライン２１５が露出される。次に、インターポーザのチップ−サイド表面に、銅のバリア層および銅のシード層のスパッタ堆積が行われる。その後、シード層に対する銅の電気メッキが行われ、その結果、ビアおよびトレンチが銅によって埋められるが、さらにチップ−サイド表面の残りの部分にわたっても銅層が形成される。トレンチの外側に形成された銅の部分は、過剰と見なされる。
【００４１】  図１３は、さらに深いビア開口２０９を形成するためのプロセッシング・オペレーションが実施された後の図１２の構成を示している。まず、フォトレジスト等のマスキング層（図示せず）が形成され、酸化物層２０４の、深いビア開口２０９の形成のために除去される部分が露出するようにパターンが形成される。続いて、酸化物層２０４の露出された部分に対するエッチングが行われ、それによってインターポーザのシリコン基板、またはボディ２０２の対応部分が露出される。次に、シリコン基板２０２を通る深いビア開口２０９のエッチングが行われるが、この場合は、酸化物層２０６がエッチングのストップ層として機能する。ここに断面図が示されてはいるが、深いビア開口２０９が特定の形状に拘束されることはなく、バック−サイド表面から開口を見たときの形状が円形、矩形、または何らかの複雑な多角形となることもあり得る。深いビア開口２０９の形成に続いて、深いビア開口２０９の露出した内側表面、呼び方を変えればサイドウォール上にＳｉＯ2 層２１０が形成される。例示の実施形態においては、ＳｉＯ2 層２１０が約０．５μｍの厚さを有し、化学蒸着法（ＣＶＤ）プロセスによってその堆積を行うことができる。その後、酸化物層２０６の、深いビア開口２０９によって露出された部分のエッチングが行われる。図１３からわかるように、酸化物層２０６の露出された部分を除去することによって、窒化シリコン層２０８の対応する部分が露出される。さらに、この窒化シリコン層２０８の露出された部分のエッチングが行われて、銅層２１５の対応する部分が露出される。
【００４２】  図１４は、銅層２１２を形成するプロセッシング・オペレーションが実施された後の図１３の構造を示しており、その結果、深いビア開口２０９が銅によって満たされ、さらにインターポーザのバック−サイド上の酸化物層２０４がそれによって覆われている。図１４に示されているように、まず、窒化シリコン層２０８の、深いビア開口２０９によって露出された部分が、エッチングによって除去される。それに続いて、深いビア開口２０９内に銅のバリア層ならびに銅のシード層のスパッタ堆積が行われる。その後、深いビア開口２０９内およびインターポーザのバック−サイド表面に対する銅の電気メッキが行われる。
【００４３】  図１５および１６は、図７〜１０（最初に深いビアを加工する）および図１１〜１４（最後に深いビアを加工する）に図示し、それを参照して説明したプロセスの両方に共通するプロセッシング・オペレーションを図示している。
【００４４】  図１５を参照すると、インターポーザのボード−サイドの過剰な銅が、ＣＭＰによって除去されている。当業者であれば認識されようが、２ステップのＣＭＰプロセスの使用が考えられ、その第１のステップは、銅を除去するスラリー・ケミストリを使用し、第２のステップは、バリア層を除去するスラリー・ケミストリを使用する。同様に、インターポーザのチップ−サイド上の過剰な銅をはじめ、バリア層の不要部分がＣＭＰによって除去される。その後、残された露出している銅に対して無電解Ｎｉ／Ａｕメッキ・オペレーションが行われ、その結果、Ｎｉ／Ａｕ層２２４がインターポーザのチップ−サイドならびにボード−サイドの両方に形成される。無電解ケミストリは、露出した金属表面に対する選択的な堆積を提供する。
【００４５】  図１６は、集積回路ダイをインターポーザに取り付けるため、およびインターポーザを回路基板に取り付けるために使用されるスクリーン・プリント共晶ソルダを生成する、いくつかの追加のプロセッシング・オペレーションが実施された後の図１５の構造を示している。より詳細を述べれば、図１５に示した構造は、そのバック−サイド、つまりボード−サイドに対してＰｂ／Ｓｎスパッタ堆積オペレーションが行われる。このスパッタリングによって形成されるＰｂ／Ｓｎ層は、従来のリソグラフ方法を用いてパターン形成され、ソルダ・ボール先駆物質構造２２６が形成される。続いて、図１６に示されるように、インターポーザのチップ−サイド上にポリイミド層２２８が形成される。次に、従来のリソグラフ方法を用いてポリイミド層２２８のパターン形成が行われ、Ｎｉ／Ａｕ層２２４が部分的に露出される。その後、別のＰｂ／Ｓｎスパッタ堆積オペレーションが行われて、インターポーザのトップ−サイド、つまりチップ−サイドを覆うＰｂ／Ｓｎ層が形成される。チップ−サイドのＰｂ／Ｓｎ層は、さらにパターン形成されて、図１６に示されるように、ソルダ・バンプ先駆物質構造２３０が形成される。この開示から恩典を受ける当業者であれば認識されようが、特定のプロセス・オペレーションの順序が入れ替えられることもあり、その場合にも所望の構造を達成することができる。プロセス・オペレーションの順序におけるこの種の変形は、すべて本発明の範囲内に含まれると見なす。
【００４６】  図１７に、本発明に従ったプロセスのフローチャートを示す。集積回路およびインターポーザは、３０２において結合される。本発明の原理によれば、インターポーザおよび集積回路は、実質的に類似の熱膨張係数を有している。特定の実施形態においては、インターポーザおよび集積回路が実質的に同一の材料から作られた基板、言い換えればボディを有する。一例としては、インターポーザおよび集積回路をともにシリコン基板から作ることができる。インターポーザがシリコン等の材料から作られる場合においては、従来の半導体製造方法によって、限定する意図ではないが、キャパシタおよびトランジスタ等の各種の回路エレメントをその中に形成することができる。３０４においては、回路基板、たとえばプリント回路ボードとインターポーザが結合される。インターポーザは、集積回路と回路基板の間における機械的な接続を提供する。それに加えて、インターポーザは、そのボディの中を通る導体信号パスを提供し、それにより集積回路と回路基板を電気的に結合する。
【００４７】  次に、図１８〜２１参照して、本発明の別の実施形態について説明するが、これらの図は、シリコン−ベースのインターポーザを製造する各種の段階を示しており、それにおいては２段階プロセスを用いて深いビアが形成され、その結果、深いビアの第１のポジションに傾斜付きサイドウォールがもたらされる。このインターポーザ構造を形成するプロセスは、図７〜１０に示した実施形態との関連から説明したプロセスに類似であるが、これは、傾斜がつけられたサイドウォールに深いビアが形成され、実質的に垂直であった前の例と異なる。
【００４８】  図１８を参照すると、傾斜がつけられたサイドウォールを伴う深いビア開口のエッチングが行われた後のインターポーザの概略断面図が示されている。より詳細を述べれば、シリコン基板２０２は、その各主表面に熱成長された、厚さが約０．５μｍの二酸化ケイ素層２０４、２０６を有する。次に、酸化物層２０６の上に、厚さが約０．１μｍの窒化シリコンの層の堆積が行われる。続いて深いビアのマスキング層のパターン形成が行われ、深いビア開口を形成するためにエッチングが行われる部分を除いた残りの酸化物層２０４がコーティングされる。その後、酸化物層２０４の露出された部分に対するエッチングが行われ、基板２０２の対応部分が露出される。さらに、シリコン基板２０２に対する等方性エッチングが実施されて、図１８に示されるようなシリコン基板２０２を部分的に通る傾斜のあるサイドウォールが作られる。さらにその後、異方性エッチングが実施されて、図１８に示されるような深いビア開口４０９が完成される。異方性エッチングおよび等方性エッチングの組み合わせは、酸化物のオーバーハングした部分４１０を形成する。
【００４９】  図１９は、深いビアのサイドウォール上に絶縁層が形成され、かつ深いビア内に電気的伝導性を有する材料が形成された後の図１８のインターポーザを示している。オーバーハング４１０は、酸化物層２０４の厚さの２分の１が除去されるように設計したウェット・エッチングによって除去される。オーバーハング４１０の両側がウェット・エッチングにさらされるため、実質的に酸化物層２０４の２倍のレートでオーバーハングのエッチングが行われる。オーバーハング４１０を除去した後、深いビアサイドウォールの傾斜付きの部分および垂直部分の上に、厚さが約０．５μｍになるまでサイドウォール酸化物２１０の成長が行われる。その後、深いビア開口４０９内における銅の拡散バリアおよびシード層のスパッタ堆積が行われる。続いて、銅の電気メッキが行われ、深いビア開口４０９の実質的に垂直のサイドウォールを有する部分が実質的に満たされ、深いビア開口４０９の傾斜付きサイドウォールの上に導体コーティングが施され、さらに酸化物層２０４の上に導体層がもたらされる。銅が深いビア開口４０９の傾斜付きサイドウォールを流れることから、図１９に示されるように、グルーブ・タイプの構造が形成される。
【００５０】  図２０および２１は、２つの金属層および２つのビアの層の形成を示している。これらの金属とビアの対のそれぞれは、図９〜１０および図１３〜１４との関連から説明したデュアル・ダマシンの金属プロセスによって形成される。
【００５１】  （結論）
本発明の実施形態は、基板に対する集積回路ダイの電気的かつ機械的な結合に適したインターポーザを提供し、さらにその一方で、熱膨張係数の良好な整合、密度の高い内部接続ピッチ、およびインターポーザ内における能動ならびに受動回路エレメントの集積を提供する。
【００５２】  本発明の特定の実施形態における利点に、インターポーザ内に容易に高誘電率材料を組み込みできることが挙げられる。これは、特に減結合キャパシタとして使用することができるキャパシタの形成を容易にする。
【００５３】  また本発明の特定の実施形態における利点として、インターポーザ内に電界効果トランジスタを容易に組み込みできることも挙げられる。
【００５４】  この開示から恩典を受ける当業者であれば理解されようが、本発明の範囲内において多くの設計上の選択肢が可能である。たとえば、集積回路ダイならびにインターポーザのボディを、シリコン以外の材料から形成することも考えられる。同様に、銅以外の導体材料を使用して、インターポーザもしくは集積回路上の各種の内部接続を形成することもできる。別の変形には、トランジスタが組み込まれていないか、トランジスタ間に大きな空間を有するインターポーザ上の銅のバリア層を接着層に代えることが含まれる。この種の接着層材料の例としては、限定する意図ではないが、ＴｉおよびＴｉＮが挙げられる。さらに別の変形の例においては、ＳｉＯ2 に代えて、限定する意図ではないが、フッ素ドープしたシリコン酸化物を含めた低−ｋ材料を層間誘電体として使用する。
【００５５】  ここに図示し、説明した詳細、材料および部品ならびにステップの構成について、付随する特許請求の範囲に示される本発明の原理ならびに範囲から逸脱することなく、このほかの各種の変更がこの開示から恩典を受ける当業者にとっては可能であることを理解されるであろう。
【図面の簡単な説明】
【図１】  ソルダ・バンプによってＯＬＧＡパッケージに結合されるシリコン−ベースの集積回路ダイ、およびソルダ・ボールによってプリント回路ボードに結合されるＯＬＧＡパッケージの概略の側面図である。
【図２】  ＯＬＧＡパッケージの概略の断面図である。
【図３】  本発明に従ったシリコン−ベースのインターポーザの概略の断面図である。
【図４】  多数の接続端子を示した、シリコン−ベースのインターポーザの概略の断面図である。
【図５】  集積化される減結合キャパシタを示した、本発明に従ったシリコン−ベースのインターポーザの概略の断面図である。
【図６】  集積化されるトランジスタを示した、本発明に従ったシリコン−ベースのインターポーザの概略の断面図である。
【図７】  図７〜図１０は本発明の第１の例とする実施形態に従ったシリコン−ベースのインターポーザの製造であって、チップ−サイドの内部接続の形成に先行して深いビアの形成が行われるインターポーザの製造における各種の段階を示し、図７は深いビアが形成された後のインターポーザの概略の断面図である。
【図８】  深いビアのサイドウォールに絶縁層が形成され、さらに深いビアが電気的伝導性を有する材料によって満たされた後の図７のインターポーザを示した概略の断面図である。
【図９】  さらにメタライザーション・オペレーションが行われた後の図８のインターポーザを示した概略の断面図である。
【図１０】  さらに別のメタライザーション・オペレーションが行われた後の図９のインターポーザを示した概略の断面図である。
【図１１】  図１１〜図１４は本発明の第２の例とする実施形態に従ったシリコン−ベースのインターポーザの製造であって、チップ−サイドの内部接続の形成に続いて深いビアの形成が行われるインターポーザの製造における各種の段階を示し、図１１はインターポーザのチップ−サイド上にメタライザーションの第１の層を伴うインターポーザの概略の断面図である。
【図１２】  チップ−サイドのメタライザーションの追加の層が形成された後の図１１のインターポーザを示した概略の断面図である。
【図１３】  インターポーザのボディを通って深いビアが形成され、さらに深いビアのサイドウォール上に絶縁層が形成された後の図１２のインターポーザを示した概略の断面図である。
【図１４】  深いビアが電気的伝導性を有する材料によって満たされた後の図１３のインターポーザを示した概略の断面図である。
【図１５】  図１５〜図１６は図７〜１０に示したプロセスおよび図１１〜１４に示したプロセスの両方に共通するプロセスを示し、図１５は本発明に従った、チップ−サイドおよびボード−サイドのメタライザーション層の研磨およびメッキが行われた後のインターポーザの概略の断面図である。
【図１６】  チップ−サイドのソルダ・バンプおよびボード−サイドのソルダ・ボールに使用されるＰｂ／Ｓｎパターンが形成された後の図１５のインターポーザを示した概略の断面図である。
【図１７】  本発明に従ったプロセスを示したフローチャートである。
【図１８】  図１８〜２１は、深いビアの第１の部分に傾斜付きのサイドウォールをもたらす２段階プロセスを用いて深いビアが形成される、本発明の第３の例とする実施形態に従ったシリコン−ベースのインターポーザの各種製造段階を示し、図１８は傾斜付きのサイドウォールを伴う深いビアのエッチングが行われた後のインターポーザの概略の断面図である。
【図１９】  深いビアのサイドウォール上に絶縁層が形成され、さらに深いビア内に電気的伝導性を有する材料が形成された後の図１８のインターポーザを示した概略の断面図である。
【図２０】  さらにメタライザーション・オペレーションが行われた後の図１９のインターポーザを示した概略の断面図である。
【図２１】  さらに別のメタライザーション・オペレーションが行われた後の図２０のインターポーザを示した概略の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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