(57)【特許請求の範囲】
【請求項１】
半導体基板の表面層に備えられたチャネル領域及び前記チャネル領域を挟むソース領域及びドレイン領域としての一対の不純物拡散領域と、前記チャネル領域上に備えられた単層のゲート絶縁膜及び前記ゲート絶縁膜をチャネル長方向で挟む一対の電荷保持膜と、前記ゲート絶縁膜及び前記一対の電荷保持膜上に備えられた単一層からなるゲート電極とを含むメモリセルを、チャネル長方向及びチャネル幅方向のそれぞれに少なくとも２つずつ隣接して有し、
前記チャネル長方向に隣接するメモリセル間の不純物拡散領域が、前記隣接するメモリセルで共有され、
前記チャネル長方向に隣接するメモリセルのゲート電極上に、前記チャネル長方向に隣接するメモリセルで共有されるワード線を備え、
前記一対の不純物拡散領域が、前記チャネル幅方向で隣接するメモリセルにおいてそれぞれビット線として共有されており、
１つのメモリセルを構成するゲート電極が、隣接する他のメモリセルを構成するゲート電極から独立して設けられ、
前記ゲート電極が、前記ワード線と直接接し、
前記電荷保持膜のチャネル長に占める割合が５０〜６５％である
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ビット線及び前記ワード線が、前記チャネル長方向及びチャネル幅方向のそれぞれに少なくとも２つずつ隣接するメモリセルの形成領域外に延在し、前記延在したビット線及びワード線上に更にコンタクトを備える請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記電荷保持膜が、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体である請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置の製造方法であって、
半導体基板の全面にチャネル幅方向に伸びる一対の絶縁膜とゲート電極膜とをこの順で堆積する工程と、
前記絶縁膜を等方性エッチングすることで、前記一対のゲート電極膜の周縁部下側に位置する前記絶縁膜を横方向から除去してゲート絶縁膜とする工程と、
前記一対のゲート電極膜の周縁部下側の前記絶縁膜がエッチング除去された後の間隙部に電荷保持膜を充填する工程と、
前記一対のゲート電極膜をマスクにして前記半導体基板に不純物を注入することで、前記一対のゲート電極膜間及び外側の前記半導体基板の表面層にチャネル幅方向に伸びるソース領域及びドレイン領域となる不純物拡散領域を形成する工程と、
前記ゲート電極膜をパターニングすることで、チャネル長方向及びチャネル幅方向のそれぞれに少なくとも２つずつ隣接するようにゲート電極を形成する工程と、
前記チャネル長方向に隣接するメモリセルのゲート電極上に、前記チャネル長方向に隣接するメモリセルで共有されるワード線を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記一対のゲート電極膜の周縁部下側の前記絶縁膜がエッチング除去された後の間隙部に電荷保持膜を充填する工程が、前記間隙部を含む前記ゲート電極膜の全面に電荷保持膜形成用膜を堆積した後、前記ゲート電極膜の側面の前記電荷保持膜形成用膜を除去することで、間隙部に電荷保持膜を充填する工程である請求項４に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記電荷保持膜形成用膜が、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体であり、前記ゲート電極膜の側面の前記電荷保持膜形成用膜を構成する前記シリコン酸化膜がフッ酸により、前記シリコン窒化膜が熱燐酸により除去される請求項５に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。更に詳しくは、本発明は、不揮発性半導体記憶装置を構成するメモリセル当たり２ビットを記憶可能な不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の需要が益々増えてきている。ＭＯＳトランジスタ構造を備える不揮発性半導体記憶装置のメモリセルは、大別してシリコン酸化膜（ＳｉＯ2）−シリコン窒化膜（ＳｉＮ）−シリコン酸化膜（ＳｉＯ2）の３層膜（以下、「ＯＮＯ膜」と略称する）のような電荷保持膜に電荷をトラップさせる電荷トラップ型と、フローティングゲートに電荷を保持するフローティングゲート（ＦＧ）型がある。電荷トラップ型メモリセルでは、ゲート電極の左右に記憶サイトがあり夫々独立に書き込みできるのでメモリセル当たり２ビットを記憶できる。近年記憶するデータが、文書から静止画、更に動画となるに従い、必要な記憶容量が飛躍的に増大している。そのため、不揮発性半導体記憶装置も安価で大容量のものが求められている。そのため、１セルで２ビット記憶できる電荷トラップ型の不揮発性半導体記憶装置に対する需要も高まっている。
【０００３】
従来の最も簡単な構造の電荷トラップ型メモリセルの製造工程（第１従来例）を、図２０（ａ）〜（ｄ）に示し、その製造工程を順に説明する。図２０（ａ）に示すように、半導体基板（シリコン基板）１上にシリコン酸化膜２１（膜厚：３ｎｍ〜１０ｎｍ）、シリコン窒化膜２２（膜厚：５ｎｍ〜１２ｎｍ）、シリコン酸化膜２３（膜厚：８ｎｍ〜１５ｎｍ）を堆積する。次に、図２０（ｂ）に示すように、ゲート電極膜３（例えば、多結晶シリコン膜等）を堆積する。引き続き、図２０（ｃ）に示すように、ゲート電極膜３をメモリセルトランジスタに必要な形状及び寸法に加工してゲート電極４を形成する。引き続き、図２０（ｄ）に示すように、ゲート電極４をマスクにして、不純物注入によりゲート電極４の左右に不純物拡散領域７を形成して、電荷トラップ型メモリセルが完成する。
【０００４】
電荷トラップ型メモリセルの記憶原理は、図２１に示す。図２１において、左右に分離して形成された記憶サイト２４の破線楕円で示している部分にチャネルホットエレクトロンで注入された電子が、当該記憶サイト２４内のシリコン窒化膜２２中に捕獲され保持されることである。消去は半導体基板１と不純物拡散領域７間に所定の正電圧（例えば、＋５Ｖ）を印加し、ゲート電極４に所定の負電圧（例えば、−５Ｖ）を印加することにより、バンドベンディングによるバンド間トンネリングで発生するホール−電子対のホールが記憶サイト２４に注入されることにより保持されている電荷が消去される。しかし、図２１に示す第１従来例の製造方法で作製された電荷トラップ型メモリセルでは、微細化が進むと左右の記憶サイト間の距離が短くなり、両記憶サイト間にあるシリコン窒化膜中を電子がドリフト移動して保持電荷である電子が分散してしまうため、記憶保持が困難となる問題がある。
【０００５】
この問題を改善すべく、幾つかの改良方法が報告されており、例えば、特開２００３−３１８２９０号公報（特許文献１）及び特開２００３−１６３２９２号公報（特許文献２）に記載の方法（第２従来例）がある。
これらの改良法を図２２（ａ）〜（ｉ）を用いて説明する。
【０００６】
まず、図２２（ａ）に示すように、上記の第１従来例と同様に、半導体基板（シリコン基板）１上にＯＮＯ膜２１，２２，２３を堆積する。次に、図２２（ｂ）に示すように、シリコン窒化膜２５を堆積する。引き続き、図２２（ｃ）に示すように、シリコン窒化膜２５をゲート電極とはネガポジ逆のマスクで加工する。ここで、ＯＮＯ膜２１，２２，２３の上２層のシリコン酸化膜２１とシリコン窒化膜２２までエッチングし、下層のシリコン酸化膜２３は残しておく。引き続き、図２２（ｄ）に示すように、下層のシリコン酸化膜２３をＨＦ溶液で除去洗浄して、熱酸化を行う。これにより、シリコン基板１の露出表面上にシリコン酸化膜２７が形成され、シリコン窒化膜２５上にシリコン酸化膜２６が形成される。次に、図２２（ｅ）に示すように、ゲート電極材料を堆積して、シリコン窒化膜２５を加工してできた溝を充填した後に、化学機械研磨（ＣＭＰ）法で余分な部分を研磨して除去し、ゲート電極２８を形成する。次に、図２２（ｆ）に示すように、ウェットエッチングでシリコン酸化膜２６とシリコン窒化膜２５をエッチングする。引き続き、図２２（ｇ）に示すように、第２ゲート電極材料を堆積した後、エッチバックして側壁にゲート電極スペーサ２９を形成する。次に、図２２（ｈ）に示すように、ゲート電極２８とゲート電極スペーサ２９をマスクにして、不純物を注入して不純物拡散層７を形成する。最後に、図２２（ｉ）に示すように、ゲート電極２８とゲート電極スペーサ２９をマスクにして、ＯＮＯ膜２１，２２，２３をエッチングして、電荷トラップ型メモリセルが完成する。
【０００７】
【特許文献１】特開２００３−３１８２９０号公報
【特許文献２】特開２００３−１６３２９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記第２従来例に示されているＯＮＯ膜の記憶サイトの分離方法には、以下に示す２つの課題がある。
第１の課題は、メモリセルの形成に複雑なエッチング工程と堆積工程を繰り返す必要がある点である。第２従来例に示したように、堆積とエッチバック又はＣＭＰが数回繰り返されている。上記第２従来例以外にも幾つかの改良発明が提案されているが、全て堆積とエッチングを繰り返す必要がある。そのため製造工程が長くなり製造コストが高騰する。
第２の課題は、記憶領域又は記憶領域に挟まれた中央のチャネル部分のシリコン基板上をドライエッチングする必要がある点である。そのため、シリコン基板表面へのエッチングダメージが避けられなかった。
【課題を解決するための手段】
【０００９】
かくして本発明によれば、半導体基板の表面層に備えられたチャネル領域及び前記チャネル領域を挟むソース領域及びドレイン領域としての一対の不純物拡散領域と、前記チャネル領域上に備えられた単層のゲート絶縁膜及び前記ゲート絶縁膜をチャネル長方向で挟む一対の電荷保持膜と、前記ゲート絶縁膜及び前記一対の電荷保持膜上に備えられた単一層からなるゲート電極とを含むメモリセルを、チャネル長方向及びチャネル幅方向のそれぞれに少なくとも２つずつ隣接して有し、
前記チャネル長方向に隣接するメモリセル間の不純物拡散領域が、前記隣接するメモリセルで共有され、
前記チャネル長方向に隣接するメモリセルのゲート電極上に、前記チャネル長方向に隣接するメモリセルで共有されるワード線を備え、
前記一対の不純物拡散領域が、前記チャネル幅方向で隣接するメモリセルにおいてそれぞれビット線として共有されており、
１つのメモリセルを構成するゲート電極が、隣接する他のメモリセルを構成するゲート電極から独立して設けられ、
前記ゲート電極が、前記ワード線と直接接し、
前記電荷保持膜のチャネル長に占める割合が５０〜６５％である
ことを特徴とする不揮発性半導体記憶装置が提供される。
【００１０】
更に、本発明によれば、上記不揮発性半導体記憶装置の製造方法であって、
半導体基板の全面にチャネル幅方向に伸びる一対の絶縁膜とゲート電極膜とをこの順で堆積する工程と、
前記絶縁膜を等方性エッチングすることで、前記一対のゲート電極膜の周縁部下側に位置する前記絶縁膜を横方向から除去してゲート絶縁膜とする工程と、
前記一対のゲート電極膜の周縁部下側の前記絶縁膜がエッチング除去された後の間隙部に電荷保持膜を充填する工程と、
前記一対のゲート電極膜をマスクにして前記半導体基板に不純物を注入することで、前記一対のゲート電極膜間及び外側の前記半導体基板の表面層にチャネル幅方向に伸びるソース領域及びドレイン領域となる不純物拡散領域を形成する工程と、
前記ゲート電極膜をパターニングすることで、チャネル長方向及びチャネル幅方向のそれぞれに少なくとも２つずつ隣接するようにゲート電極を形成する工程と、
前記チャネル長方向に隣接するメモリセルのゲート電極上に、前記チャネル長方向に隣接するメモリセルで共有されるワード線を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、メモリセル当たりに２つの記憶サイトを有する電荷トラップ型メモリセルを複数備えた不揮発性半導体記憶装置に好適な構造が提供できる。
また、本発明によれば、チャネル長方向に隣接するメモリセル間で不純物拡散領域が共有され、チャネル幅方向に隣接するメモリセル間で不純物拡散領域がビット線として共有され、チャネル長方向に隣接するメモリセル間で共有されるワード線がゲート電極上に形成されているため、セル面積を縮小できる。
更に、本発明によれば、半導体基板表面へのダメージを抑制して記憶サイトを簡便に分離可能な製造方法が提供できる。
【発明を実施するための最良の形態】
【００１２】
本発明の不揮発性半導体記憶装置は、チャネル長方向及びチャネル幅方向のそれぞれに少なくとも２つずつ隣接するメモリセルを有している。言い換えるとチャネル長方向に２つ及びチャネル幅方向に２つの少なくとも４つのメモリセルを有する。このような位置関係のメモリセルを少なくとも備えさえすれば、５つ以上のメモリセルを備えていてもよく、メモリセル以外のロジックトランジスタ、キャパシタ、抵抗等の他の半導体装置が混載されていてもよい。
【００１３】
各メモリセルは、半導体基板の表面層に備えられたチャネル領域及びチャネル領域を挟むソース領域及びドレイン領域としての一対の不純物拡散領域と、チャネル領域上に備えられたゲート絶縁膜及びゲート絶縁膜をチャネル長方向で挟む一対の電荷保持膜と、ゲート絶縁膜及び一対の電荷保持膜上に備えられたゲート電極とを含んでいる。
【００１４】
半導体基板としては、不揮発性半導体記憶装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＳｉＧｅ、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板、ＳＯＩ基板等が挙げられる。この内、シリコン基板が製造の容易性の観点から好ましい。
半導体基板は、所定の濃度でｐ型又はｎ型の不純物が拡散されていてもよい。
【００１５】
半導体基板の表面層に備えられたソース領域及びドレイン領域としての一対の不純物拡散領域は、ｐ型又はｎ型の導電型を有する。不純物拡散領域の不純物濃度は、例えば、不純物としてＡｓを使用した場合、１０20〜１０21ｃｍ-3程度である。また、不純物拡散領域の深さは、例えば、１００〜２００ｎｍとできる。
ソース領域とドレイン領域との間にはチャネル領域が位置する。チャネル領域の幅は、例えば９０〜１８０ｎｍとでき、長さは、例えば、１００〜２５０ｎｍとできる。
【００１６】
チャネル領域上のゲート絶縁膜としては、通常、不揮発性半導体記憶装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜等の高誘電体膜の単層膜又は積層膜を使用できる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とできる。
【００１７】
ゲート絶縁膜は、チャネル領域上のチャネル長方向において、一対の電荷保持膜に挟まれている。電荷保持膜は、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。具体的には、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造が挙げられる。なかでも、シリコン窒化膜を含む絶縁膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じにくいため保持特性が良好であり、好ましい。
【００１８】
シリコン窒化膜を含む絶縁膜としては、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体（ＯＮＯ膜）が、電荷保持特性と工程の容易さの観点から特に好ましい。このような積層体を有する不揮発性半導体記憶装置は、一般にＭＯＮＯＳ型メモリセルと称される。ここで、シリコン窒化膜を含む絶縁膜の厚さは、ゲート絶縁膜と同程度であり、この絶縁膜中、シリコン窒化膜の厚さが占める割合は、良好な電荷保持性を確保する観点から、２５〜３５％程度とできる。
ゲート絶縁膜及び一対の電荷保持膜上にはゲート電極が位置する。本発明では、ゲート電極は１つのメモリセルに１つとできる。従って、図２２に示すような複数のゲート電極を有する従来の装置に比べて、セル面積を縮小できる。
【００１９】
ゲート電極としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、コバルト、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の厚さは、例えば５０〜４００ｎｍ程度とできる。
【００２０】
なお、ゲート電極下において、電荷保持膜がチャネル長方向に占める割合（左右合計値）は、電荷保持膜への電荷の蓄積を確保し、電荷保持膜間の電荷の移動を防止する観点から、５０％以上であることが好ましく、５０〜６５％であることがより好ましい。具体的には、２００〜２５０ｎｍのチャネル長の場合、個々の電荷保持膜の幅を５０〜８０ｎｍとできる。
【００２１】
更に、本発明では、チャネル長方向に隣接するメモリセル間の不純物拡散領域が、隣接するメモリセルで共有されている。このため、１つのメモリセルごとにソース領域及びドレイン領域を設ける必要がなく、不純物拡散領域を１つ省略できるので、セル面積を縮小できる。なお、このような複数のセルを備えた構造は、通常、仮想接地型の構造と称される。
【００２２】
また、本発明では、チャネル長方向に隣接するメモリセルのゲート電極上に、チャネル長方向に隣接するメモリセルで共有されるワード線を備えている。それぞれのメモリセルのゲート電極には、ワード線を介して電圧が印加される。このようなワード線を備えることで、個々のメモリセルのゲート電極毎に電圧を印加するためのコンタクトを形成する必要がないため、セル面積を縮小できる。
なお、隣接するゲート電極間で、ワード線下には、通常、層間絶縁膜が形成されている。層間絶縁膜の厚さは、ワード線と層間絶縁膜と不純物拡散層との間で寄生容量が生じない程度であることが好ましい。
【００２３】
更に、本発明では、一対の不純物拡散領域が、チャネル幅方向で隣接するメモリセルにおいてそれぞれビット線として共有されている。それぞれのメモリセルのソース領域及びドレイン領域には、ビット線を介して電圧が印加される。このようなビット線を備えることで、個々のメモリセルのソース領域及びドレイン領域毎に電圧を印加するためのコンタクトを形成する必要がないため、セル面積を縮小できる。
【００２４】
ビット線及びワード線へのコンタクトは、メモリセルの形成領域外に位置することが、セル面積を縮小する観点から好ましい。例えば、ビット線及びワード線を、メモリセルの形成領域外に延在させ、延在したビット線及びワード線上にコンタクトを形成する構成が挙げられる。
【００２５】
次に、上記本発明の不揮発性半導体記憶装置の製造方法の一例を説明する。
まず、半導体基板の全面にチャネル幅方向に伸びる一対の絶縁膜とゲート電極膜とをこの順で堆積する。絶縁膜はゲート絶縁膜の形成用の膜であり、ゲート電極膜はゲート電極の形成用の膜である。絶縁膜の形成方法は、特に限定されず、熱酸化法、ＣＶＤ法等が挙げられる。ゲート電極膜の形成方法は、特に限定されず、ＣＶＤ法、蒸着法等が挙げられる。一対の絶縁膜とゲート電極膜への成形は、公知のフォトリソグラフィ法及びエッチング法により行うことができる。
【００２６】
次いで、絶縁膜を等方性エッチングすることで、一対のゲート電極膜の周縁部下側に位置する絶縁膜を横方向から除去して、残存する絶縁膜をゲート絶縁膜とできる。等方性エッチングに使用されるエッチャントとしては、例えばフッ酸が挙げられる。
【００２７】
更に、一対のゲート電極膜の周縁部下側の絶縁膜がエッチング除去された後の間隙部に電荷保持膜が充填される。充填方法は、電荷保持膜の種類に応じて適宜選択できる。例えば、電荷保持膜が、ＯＮＯ膜の場合、シリコン窒化膜を挟む１対のシリコン酸化膜を、ＣＶＤ法、熱酸化法等の気相成長法により形成できる。特に、８００〜８５０℃の比較的高い雰囲気下で行う高温ＣＶＤ法が、間隙部の上面、下面及び側面へのシリコン酸化膜の形成容易性から好ましい。次に、シリコン窒化膜をシリコン酸化膜で囲まれた間隙部に充填することで、ＯＮＯ膜が形成できる。
【００２８】
電荷保持膜は、ゲート電極下にのみ位置するように、間隙部に充填された電荷保持膜以外のゲート電極膜の側面に位置する電荷保持膜を除去してもよい。除去方法としては、シリコン酸化膜についてはフッ酸、シリコン窒化膜については熱燐酸が使用できる。ここで、熱燐酸とは、１３０〜１７０℃に加温した燐酸を意味する。
【００２９】
次いで、一対のゲート電極膜をマスクにして半導体基板に不純物を注入することで、一対のゲート電極膜間及び外側の半導体基板の表面層にチャネル幅方向に伸びるソース領域及びドレイン領域となる不純物拡散領域を形成できる。この不純物拡散領域は、チャネル幅方向に延在しており、ビット線として機能する。
【００３０】
更に、ゲート電極膜をパターニングしてチャネル幅方向に分割することで、チャネル長方向及びチャネル幅方向のそれぞれに少なくとも２つずつ隣接するようにゲート電極を形成できる。
次に、チャネル長方向に隣接するメモリセルのゲート電極上に、チャネル長方向に隣接するメモリセルで共有されるワード線を形成する。ワード線の形成方法は、特に限定されず、公知の方法をいずれも使用できる。例えば、隣接するゲート電極間を、ＣＶＤ法、塗布焼成法等により層間絶縁膜で埋めた後、ワード線形成用の導電膜を積層し、公知のフォトリソグラフィ法及びエッチング法によりパターニングすることで形成できる。
以上の工程により、本発明の不揮発性半導体記憶装置が得られる。
【００３１】
更に、本発明の不揮発性半導体記憶装置では、ビット線及びワード線を、チャネル長方向及びチャネル幅方向のそれぞれに少なくとも２つずつ隣接するメモリセルの形成領域外に延在させ、延在したビット線及びワード線上にコンタクトを形成できる。コンタクトを構成する材料としては、例えば、アルミニウム、銅、シリコン等が挙げられる。
【００３２】
以下、本発明の不揮発性半導体記憶装置を、図面を参照しつつ以下の実施形態で更に詳細に説明する。但し、以下の実施形態における各層の材料、膜厚、成膜条件等は、好適な一例を示したものであって、本発明は、これら実施の形態に限定されず、適宜変更可能である。
【００３３】
（第１実施形態）
図１〜５に、本発明の不揮発性半導体記憶装置の概略説明図を示す。図１は不揮発性半導体記憶装置の概略斜視図であり、図２は図１の回路図であり、図３は図１の概略平面図であり、図４は図３のＡ−Ａ’線の概略断面図であり、図５は図３のＢ−Ｂ’線の概略断面図である。図１〜５では、９つのメモリセルが３×３で整列し、アレイ状となっている。個々のメモリセルは、この実施形態では、２つの記憶サイトを有するＭＯＮＯＳ型メモリセル（以下、単に「メモリセル」と称す）である。
【００３４】
図４に示すように、メモリセルの基本構造は、シリコン基板（半導体基板）１上に形成されたシリコン酸化膜からなるゲート絶縁膜２と、ゲート電極４と、ゲート電極４を挟んだ両側のシリコン基板１表面に形成された不純物拡散領域７からなるソース及びドレイン領域を備えたＭＯＳトランジスタ構造である。
【００３５】
更に、メモリセルは、ゲート電極４の周縁部下側部分のゲート絶縁膜２がエッチング除去された後に間隙部が形成され、その間隙部の上面、側面、下面（それぞれ、ゲート電極４の周縁部の下面、ゲート絶縁膜２の側面、シリコン基板１表面に相当）に沿って、間隙部内が全て充填されない膜厚でシリコン酸化膜５ａと５ｂが形成され、そのシリコン酸化膜５ａと５ｂに挟まれた領域にシリコン窒化膜６が形成されている。言い換えると、ゲート絶縁膜２の両側に位置する２個所の間隙部内に夫々、シリコン酸化膜５ａ−シリコン窒化膜６−シリコン酸化膜５ｂからなる３層のＯＮＯ膜（電荷蓄積膜）が形成されている。従って、メモリセルは、ゲート電極４の２個所の周縁部においてＭＯＮＯＳ構造が形成されている。そのため、各ＯＮＯ膜内に形成される２つの記憶サイトがゲート絶縁膜２で分離されている。この結果、メモリセル当たり２つの記憶サイトを有するＭＯＮＯＳ型メモリセルとなっている。更に、ゲート電極４間は、シリコン酸化膜からなる層間絶縁膜８で分離されている。
【００３６】
図１〜５では、
（１）チャネル長方向に隣接するメモリセル間の不純物拡散領域７は、隣接するメモリセルで共有され、
（２）チャネル長方向に隣接するメモリセルのゲート電極４上に、チャネル長方向に隣接するメモリセルで共有されるワード線９を備え、
（３）一対の不純物拡散領域７は、チャネル幅方向で隣接するメモリセルにおいてそれぞれビット線７ｂｉｔとして共有されている。
【００３７】
なお、図１〜５では、不純物拡散領域７の不純物濃度を２×１０20ｃｍ-3（不純物種Ａｓ）とし、チャネル幅を１１０ｎｍ、チャネル長を２００ｎｍとし、ゲート絶縁膜２の厚さを１５ｎｍ、ゲート絶縁膜２のチャネル長方向の幅を１００ｎｍとし、シリコン酸化膜５の厚さを５ｎｍとし、シリコン窒化膜６の厚さを５ｎｍとし、一方の膜５及び６からなるＯＮＯ膜のチャネル長方向の幅を５０ｎｍとし、ゲート電極４の厚さを２５０ｎｍ、幅を２２０ｎｍとし、層間絶縁膜８の厚さを２５０ｎｍ、チャネル長方向の幅を１１０ｎｍとしている。
【００３８】
次に、不揮発性半導体記憶装置の製造方法を図６〜１４を参照して説明する。
まず、図６に示すように、シリコン基板１上に、熱酸化によりゲート絶縁膜２を形成する。引き続き、図７に示すように、ゲート電極４となるゲート電極膜３（例えば、多結晶シリコン膜）を全面に堆積する。次に、図８に示すように、ゲート電極膜３がチャネル幅方向に分離されるようにエッチング加工する。現在の微細加工技術では、ゲート長は２００ｎｍ程度であるが、勿論今後の微細加工技術の発展により更に縮小可能である。
【００３９】
次に、図９に示すように、等方性エッチチングによりゲート絶縁膜２のゲート電極膜３の周縁部下側部分を横方向にエッチングする。ゲート絶縁膜２の等方性エッチングは、例えば、２３℃〜２５℃の１％ＨＦ溶液中に浸し、横方向エッチング量を液に浸す時間で制御するウェットエッチングにより行う。ゲート絶縁膜２の横方向エッチング量は、左右合わせて、ゲート電極膜３のゲート長の５０％以下程度に制御している。ゲート電極膜３の周縁部下側部分のゲート絶縁膜２がエッチング除去された後に、ゲート絶縁膜２の膜厚と同じ高さ１５ｎｍの間隙部２ａが形成される。
【００４０】
次に、図１０に示すように、シリコン酸化膜５を全面に堆積する。例えば、高温ＣＶＤ酸化膜（ＨＴＯ）を５ｎｍ程度の膜厚で堆積する。１５ｎｍあった間隙部２ａの上面、側面及び下面に夫々シリコン酸化膜５ａと５ｂが堆積し、高さが５ｎｍ程度の間隙部２ｂが残る。
【００４１】
なお、シリコン酸化膜５ａと５ｂの他の堆積方法として、熱酸化により、シリコン酸化膜５を６ｎｍ程度の膜厚で堆積する。熱酸化法の場合は、シリコン基板１とゲート電極膜３のＳｉが夫々約３ｎｍずつ消費されてシリコン酸化膜が成長し、高さが９ｎｍ程度の間隙部２ｂが残る。またＣＶＤ法（化学気相堆積法）と熱酸化法を組み合わせて、シリコン酸化膜５ａと５ｂを堆積することも可能である。
【００４２】
次に、図１１に示すように、シリコン窒化膜６をＣＶＤ法により全面に堆積する。シリコン窒化膜６を堆積すると、図１１に示す間隙部２ｂにシリコン窒化膜６が充填される結果、ゲート電極膜３の両方の周縁部下側にＯＮＯ膜（記憶サイト）が形成される。このＯＮＯ膜をＭＯＮＯＳの記憶サイトとして利用する。全面に堆積するシリコン窒化膜６の膜厚は、間隙部２ｂの高さの半分以上が必要である。
【００４３】
次に、図１２に示すように、ゲート電極膜３をマスクにして、シリコン基板１と逆の導電型の不純物を注入して不純物拡散領域７を形成する。これにより、ゲート電極膜３のチャネル長方向の両側のシリコン基板１表面にソース及びドレイン領域が形成される。
【００４４】
次に、図１３に示すように、シリコン酸化膜５ａ、５ｂとシリコン窒化膜６を、ゲート電極膜３をマスクにして異方性エッチングによりエッチバックする。これにより、ゲート電極膜３の周縁部下側部分の間隙部２ａ内のＯＮＯ膜、及び、ゲート電極膜３の両側壁部分のシリコン酸化膜５ａ、５ｂとシリコン窒化膜６がエッチングされずに残存し、ゲート電極膜３及び不純物拡散領域７の上面のシリコン酸化膜５ａ、５ｂとシリコン窒化膜６がエッチング除去される。
【００４５】
次に、図１４に示すように、ＣＶＤ法によりシリコン酸化膜を全面に堆積し、化学機械研磨（ＣＭＰ）法によりゲート電極膜３の表面が露出するまでシリコン酸化膜を研磨することで、層間絶縁膜８を得る。
最後に、図４に示すように、全面にポリシリコン膜を堆積し、公知のフォトリソグラフィ法及びエッチング法により整形して、ワード線９を形成する。このエッチング時にゲート電極膜３が、チャネル幅方向に分離されて、ゲート電極４となる。
【００４６】
以上の工程において、不揮発性半導体記憶装置と共に通常のＭＯＳトランジスタも形成可能である。例えば、ゲート絶縁膜２の等方性エッチング及びシリコン酸化膜５ａ、５ｂとシリコン窒化膜６の堆積の各処理をレジストパターン等でマスクして行わなければ、通常のＭＯＳトランジスタを、不揮発性半導体記憶装置と同時に形成できる。
【００４７】
ここで、不揮発性半導体記憶装置及び通常のＭＯＳトランジスタのゲート電極４及び不純物拡散領域７の露出面に対して、高融点金属（例えば、タングステン、チタン、コバルト等）をスパッタリング等で堆積し、熱処理を施し、周辺の未反応金属膜を除去して、ゲート電極４及び不純物拡散領域７の露出面のみを選択的にシリサイド化するようにしてもよい。なお、通常のＭＯＳトランジスタは、不揮発性半導体記憶装置とは別工程で形成しても構わない。
【００４８】
次いで、層間絶縁膜（シリコン酸化膜）８を堆積し、所定個所に、不揮発性半導体記憶装置の形成領域外のビット線及びワード線上に電気的接続用のコンタクトホール１０を形成して、その中にコンタクトプラグ金属（タングステン等）を充填し、層間絶縁膜８及びコンタクトプラグ金属の上面に金属配線１１を形成することにより、図１〜５の不揮発性半導体記憶装置が得られる。
【００４９】
次に、個々のメモリセルの基本的なメモリ動作について、図１５（ａ）〜（ｄ）を参照して簡単に説明する。まず、書き込み動作について説明する。図１５（ａ）に示すように、シリコン基板１と第１の不純物拡散領域（ソース領域）７ａの各電位を接地電位（０Ｖ）とし、第２の不純物拡散領域（ドレイン領域）７ｂに３〜５Ｖの電位を、ゲート電極４に４〜６Ｖの電位を印加する。これにより、ソース領域７ａからドレイン領域７ｂへ矢示するような電子の流れ（逆方向はチャネル電流）が生じ、ドレイン領域７ｂとチャネル領域の境界近傍でチャネルホットエレクトロン（ＣＨＥ）が発生し、その一部がドレイン領域７ｂ側のＯＮＯ膜のシリコン酸化膜５ａの電位障壁を乗り越えてシリコン窒化膜６の捕獲領域に捕獲され電荷が保持されることでデータが書き込まれる。第１及び第２拡散領域（ソース及びドレイン領域）７ａ、７ｂに印加する電位を入れ替えると、チャネル電流の向きが反転して、ソース領域７ａとチャネル領域の境界近傍でチャネルホットエレクトロン（ＣＨＥ）が発生し、その一部がソース領域７ａ側のＯＮＯ膜のシリコン酸化膜５ａの電位障壁を乗り越えてシリコン窒化膜６の捕獲領域に捕獲され電荷が保持されることでデータが書き込まれる。これにより、メモリセル当たり２ビットのデータを書き込みできる。
【００５０】
次に、消去動作について説明する。図１５（ｂ）に示すように、シリコン基板１の電位を接地電位（０Ｖ）とし、第１及び第２拡散領域（ソース及びドレイン領域）７ａ、７ｂの消去したいＯＮＯ膜側の何れか一方又は両方に４Ｖ〜６Ｖの電位を印加する。消去しない側ＯＮＯ膜側の電位は、接地電位（０Ｖ）とする。図１５（ｂ）は、ドレイン領域７ｂ側のＯＮＯ膜を消去する場合を示している。これにより、ドレイン領域７ｂ（又はソース領域７ａ）の端部のゲート電極４と重なる部分でバンド−バンド間トンネリング現象によりホール・電子対が発生し、ホールの一部がＯＮＯ膜のシリコン酸化膜５の電位障壁を越えてシリコン窒化膜６中の捕獲領域に入り、捕獲されている電子と打ち消しあって、シリコン窒化膜６中の捕獲電子による記憶データが消去される。以上、本発明メモリセルでは、メモリセル単位又は記憶サイト単位での消去動作が可能である。
【００５１】
次に、読み出し動作について説明する。図１５（ｃ）に示すように、ドレイン領域７ｂ側のＯＮＯ膜（記憶サイト）のデータを読み出す場合には、シリコン基板１と第２の不純物拡散領域（ドレイン領域）７ｂの各電位を接地電位（０Ｖ）とし、第１の不純物拡散領域（ソース領域）７ａに１〜２Ｖの電位を、ゲート電極４に２〜４Ｖの電位を印加する。これにより、ドレイン領域７ｂ側のＯＮＯ膜に電子が捕獲されている書き込み状態では、当該捕獲電子による電界の影響でトランジスタの閾値電圧が高くなり、ソース領域７ａ側からドレイン領域７ｂ側へ電流が流れない。また、ドレイン領域７ｂ側のＯＮＯ膜に電子が捕獲されていない消去状態では、ソース領域７ａがドレイン領域７ｂより高電位であるため、ソース領域７ａ側のＯＮＯ膜の電子の捕獲状態に関係なく、トランジスタの閾値電圧が低くなり、ソース領域７ａ側からドレイン領域７ｂ側へ電流が流れる。従って、ドレイン領域７ｂ側のＯＮＯ膜の電子の捕獲状態による記憶データの読み出しが可能となる。逆に、第１及び第２拡散領域（ソース及びドレイン領域）７ａ、７ｂに印加する電位を入れ替えれば、ソース領域７ａ側のＯＮＯ膜（記憶サイト）のデータを読み出すことができる。
【００５２】
本発明メモリセルは、図４に示すように、ゲート絶縁膜２を挟んで左右２つのＯＮＯ膜内に夫々形成される記憶サイトは、ゲート絶縁膜２で電気的に分離されているので、左右の記憶サイト間で電荷の干渉がない。左右の記憶サイトに対して独立に書き込み動作を行うため、一方の記憶サイトが消去状態で、他方の記憶サイトが書き込み状態の場合も有り得る。この場合、消去状態が必ずしも中性とは限らず、消去動作時に注入されるホールが過剰な場合、捕獲電子と中和されなかった余剰ホールがＯＮＯ膜内に保持されている場合がある。図１５（ｄ）に示すように、第２の不純物拡散領域（ドレイン領域）７ｂ側に電子１３が捕獲され、第１の不純物拡散領域（ソース領域）７ａ側にホール１４が捕獲されている場合、ソース領域７ａ側の記憶サイトの正電位に引き寄せられて、ドレイン領域７ｂ側の記憶サイトに捕獲された電子１３が拡散する場合、従来の図２１に示すＭＯＮＯＳ型メモリセルでは、当該捕獲電子の拡散によってデータが消失してしまう虞があったが、本発明メモリセルでは、２つの記憶サイト間にゲート酸化膜２が介在するため捕獲電子の拡散が防止され、記憶データの保持特性が向上する。
【００５３】
更に、複数のメモリセルを備える不揮発性半導体記憶装置において、特定の電荷保持膜へ情報を書き込み、消去し及び読み出す方法を図１６を用いて説明する。図１６は、２列×２行（２×２ブロック）でメモリセルが４つ並んだ不揮発性半導体記憶装置の回路図である。この回路図において、右下のメモリセル中の左側の電荷保持膜へ情報を書き込み、消去し及び読み出す方法を説明する。
この場所の電荷保持膜へ情報を書き込み、消去し及び読み出すために、ビット線１〜３と、ワード線１及び２とに印加する電圧の一例を表１に示す。
【００５４】
【表１】
0005358121.tif 000002
【００５５】
書込み時には、右下のメモリセルでは、図１５（ａ）の原理により左側の電荷保持膜に電子が注入されることで、情報が書き込まれる。このメモリセル以外のメモリセルでは、ワード線に電圧が印加されていない又は両側のビット線の電圧が同電位であることから、チャネル領域を電子が移動しないため、電荷保持膜に電子は注入されない。
なお、左側の電荷保持膜への情報の書き込みは、ビット線２に０Ｖ、ビット線３に５Ｖを印加することにより行うことができる。
上記消去では、２×２ブロック全体の情報が一括して消去（ブロック消去）されている。消去は図１５（ｂ）の原理により行われる。
【００５６】
読み出しは、図１５（ｃ）に原理を示すように、電荷保持膜に電子が注入されないビット線及びワード線に電圧を印加し、チャネル領域を電子が流れるか否かで行われる。情報が書き込まれたメモリセル以外のメモリセルでは、ワード線に電圧が印加されていない又は両側のビット線の電圧が同電位であることから、チャネル領域を電子が移動しないため、読み出しはされない。
なお、左側の電荷保持膜への情報の読み出しは、ビット線２に１Ｖ、ビット線３に０Ｖを印加することにより行うことができる。
【００５７】
（第２実施形態）
第２実施形態を、図１７を参照して説明する。第２の実施形態は、周辺ＭＯＳトランジスタの側壁スペーサをメモリセルの製造に調和させた製造例を示す。
第１実施形態では、図１３に示すシリコン酸化膜５ａ、５ｂとシリコン窒化膜６を、ゲート電極４をマスクにしてエッチバックしている。第２実施形態では、上記工程に代えて、次の工程を行う。まず、図１１に示すシリコン窒化膜６を堆積し、周辺ＭＯＳトランジスタの不純物拡散領域より先に、メモリセルの不純物拡散領域７を、ゲート電極４をマスクにして形成する。この後に、周辺ＭＯＳトランジスタのゲート電極の側壁スペーサ１２となるスペーサ用絶縁膜を堆積し、図１７に示すように、スペーサ用絶縁膜を異方性エッチングによりエッチバックする。この時、スペーサ用絶縁膜の異方性エッチングと共に、シリコン酸化膜５ａ、５ｂとシリコン窒化膜６のエッチバックも行われる。
なお、上記メモリセルでは、不純物拡散領域をゲート電極をマスクとして行なっているが、ゲート電極及び側壁スペーサをマスクとして行ってもよい
【００５８】
（第３実施形態）
第３実施形態について、概略工程断面図である図１８（ａ）〜（ｇ）を参照して説明する。
第３実施形態では、図１８（ａ）に示すように、ゲート絶縁膜２の等方性エッチングの終了までは、第１実施形態と同じである。
図１８（ａ）は、図９と同様に、ゲート電極４の周縁部下側部分のゲート絶縁膜２がエッチング除去された後の状態を示している。間隙部２ａは、ゲート絶縁膜２の膜厚と同じ高さ１５ｎｍの高さである。
【００５９】
次に、図１８（ｂ）に示すように、犠牲酸化膜１５を熱酸化によって形成する。熱酸化では、成長膜厚の約半分の膜厚分のＳｉを消費する。例えば、８ｎｍの膜厚の犠牲酸化膜１５では、シリコン基板１側のＳｉを４ｎｍ、ゲート電極４側のＳｉを４ｎｍ、夫々消費し、上下合わせて８ｎｍのＳｉを消費する。
【００６０】
引き続き、図１８（ｃ）に示すように、ウェットエッチングにより犠牲酸化膜１５を除去する。具体的には、犠牲酸化膜１５を除去するに必要な時間、２３〜２４℃１％ＨＦ溶液中に浸す。例えば、膜厚８ｎｍの犠牲酸化膜１５に対しては、８〜１０ｎｍの酸化膜をウェットエッチングするのに十分な時間、ＨＦ溶液に浸す。これにより、シリコン基板１とゲート電極４の間の犠牲酸化膜１５を除去後の間隙部２ｃの高さは、犠牲酸化前の１５ｎｍより、犠牲酸化膜１５が消費したＳｉ分（例えば、８ｎｍ）広がるので、ゲート酸化膜２の膜厚より大きくできる。
【００６１】
次に、図１８（ｄ）に示すように、シリコン酸化膜５ａと５ｂを、例えば熱酸化法あるいはＣＶＤ法を用いて、間隙部２ｂが残る程度の膜厚（例えば、６〜８ｎｍ）で全面に堆積する。シリコン酸化膜５ａと５ｂの堆積は、ＣＶＤ法でシリコン酸化膜を形成後に、熱酸化を行い形成できる。シリコン酸化膜５ａと５ｂの堆積は、第１実施形態（図１０参照）と同じである。
【００６２】
次に、図１８（ｅ）に示すように、シリコン窒化膜６をＣＶＤ法により全面に堆積する。その膜厚は、間隙部２ｂの高さの半分以上が必要である。図１０に示す間隙部２ｂにシリコン窒化膜６が充填される結果、ゲート電極４の両方の周縁部下側にＯＮＯ膜（記憶サイト）が形成される。一例として、ゲート絶縁膜２の膜厚を１５ｎｍとし、犠牲酸化膜１５の膜厚を８ｎｍとし、シリコン酸化膜５ａと５ｂの膜厚を６ｎｍとすると、間隙部２ｂの高さは１１ｎｍとなる。シリコン窒化膜を８ｎｍ堆積すると間隙部２ｂの高さ（１１ｎｍ）が埋まり、結果として６ｎｍ、１１ｎｍ、６ｎｍ（合計２３ｎｍ）のＯＮＯ膜が形成され、容量から見た換算膜厚は１７．５ｎｍのシリコン酸化膜とほぼ等価な膜厚になる。犠牲酸化膜厚を調整することで、ゲート絶縁膜２の膜厚より薄い換算膜厚から厚い換算膜厚まで調整が可能で、要求されるトランジスタ特性に容易に適合可能となる。
【００６３】
次に、図１８（ｆ）に示すように、ゲート電極４をマスクにして、シリコン基板１と逆の導電型の不純物を注入して不純物拡散領域７を形成する。これにより、ゲート電極４の両側のシリコン基板１表面にソース及びドレイン領域が形成される。不純物拡散領域７の形成は、第１実施形態（図１２参照）と同じである。
【００６４】
次に、図１８（ｇ）に示すように、シリコン酸化膜５ａ、５ｂとシリコン窒化膜６を、ゲート電極４をマスクにして異方性エッチングによりエッチバックする。これにより、ゲート電極４の周縁部下側部分の犠牲酸化膜１５除去後の間隙部２ｃ内のＯＮＯ膜、及び、ゲート電極４の両側壁部分のシリコン酸化膜５ａ、５ｂとシリコン窒化膜６がエッチングされずに残存し、ゲート電極４及び不純物拡散領域７の上面のシリコン酸化膜５ａ、５ｂとシリコン窒化膜６がエッチング除去され、本発明メモリセルが完成する。シリコン酸化膜５とシリコン窒化膜６の異方性エッチングは、第１実施形態（図１３参照）と同じである。
この後は、第１実施形態と同様にして、不揮発性半導体記憶装置が得られる。
【００６５】
（第４実施形態）
第４実施形態を、図１９を参照して説明する。第４実施形態は、周辺ＭＯＳトランジスタの側壁スペーサをメモリセルの製造に調和させた製造例を示す。
第３実施形態では、図１８（ｇ）に示すシリコン酸化膜５ａ、５ｂとシリコン窒化膜６を、ゲート電極４をマスクにしてエッチバックしている。第２実施形態では、上記工程に代えて、次の工程を行う。まず、図１８（ｅ）に示すシリコン窒化膜６を堆積し、周辺ＭＯＳトランジスタの不純物拡散領域より先に、メモリセルの不純物拡散領域７を、ゲート電極４をマスクにして形成する。この後に、周辺ＭＯＳトランジスタのゲート電極の側壁スペーサ１２となるスペーサ用絶縁膜を堆積し、図１９に示すように、スペーサ用絶縁膜を異方性エッチングによりエッチバックする。この時、スペーサ用絶縁膜の異方性エッチングと共に、シリコン酸化膜５ａ、５ｂとシリコン窒化膜６のエッチバックも行われる。
【００６６】
なお、上記メモリセルでは、不純物拡散領域をゲート電極をマスクとして行なっているが、ゲート電極及び側壁スペーサをマスクとして行ってもよい。
この実施形態では、電荷保持膜であるＯＮＯ膜の物理的な膜厚と、ゲート絶縁膜の膜厚とを独立に制御できる。そのため、電荷保持特性の最適なＯＮＯ膜を形成できる。
【図面の簡単な説明】
【００６７】
【図１】本発明の不揮発性半導体記憶装置の概略斜視図である。
【図２】本発明の不揮発性半導体記憶装置の回路図である。
【図３】本発明の不揮発性半導体記憶装置の概略平面図である。
【図４】本発明の不揮発性半導体記憶装置の概略断面図である。
【図５】本発明の不揮発性半導体記憶装置の概略断面図である。
【図６】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図７】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図８】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図９】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１０】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【００６８】
【図１１】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１２】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１３】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１４】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１５】本発明の不揮発性半導体記憶装置のメモリ動作の概略説明図である。
【図１６】本発明の不揮発性半導体記憶装置の動作方法の概略説明図である。
【図１７】本発明の不揮発性半導体記憶装置の概略断面図である。
【図１８】本発明の不揮発性半導体記憶装置の概略工程断面図である。
【図１９】本発明の不揮発性半導体記憶装置の概略断面図である。
【図２０】従来の不揮発性半導体記憶装置の概略工程断面図である。
【図２１】従来の不揮発性半導体記憶装置の概略断面図である。
【図２２】従来の不揮発性半導体記憶装置の概略工程断面図である。
【符号の説明】
【００６９】
１：半導体基板、２：ゲート絶縁膜、２ａ、２ｂ、２ｃ：間隙部、
３：ゲート電極膜、４、２８：ゲート電極、
５ａ、５ｂ、２１、２３、２６、２７：シリコン酸化膜
６、２２、２５：シリコン窒化膜、７：不純物拡散領域
７ａ：第１の不純物拡散領域（ソース領域）、
７ｂ：第２の不純物拡散領域（ドレイン領域）
７ｂｉｔ：ビット線、８：層間絶縁膜、９：ワード線、
１０：コンタクトホール、１１：金属配線
１２：側壁スペーサ（スペーサ用絶縁膜）、１３：電子、１４：ホール
１５：犠牲酸化膜、２４：記憶サイト、２９：ゲート電極スペーサ
【図１】
0005358121.tif 000003
【図２】
0005358121.tif 000004
【図３】
0005358121.tif 000005
【図４】
0005358121.tif 000006
【図５】
0005358121.tif 000007
【図６】
0005358121.tif 000008
【図７】
0005358121.tif 000009
【図８】
0005358121.tif 000010
【図９】
0005358121.tif 000011
【図１０】
0005358121.tif 000012
【図１１】
0005358121.tif 000013
【図１２】
0005358121.tif 000014
【図１３】
0005358121.tif 000015
【図１４】
0005358121.tif 000016
【図１５】
0005358121.tif 000017
【図１６】
0005358121.tif 000018
【図１７】
0005358121.tif 000019
【図１８】
0005358121.tif 000020
【図１９】
0005358121.tif 000021
【図２０】
0005358121.tif 000022
【図２１】
0005358121.tif 000023
【図２２】
0005358121.tif 000024