(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の第１主面にトレンチを形成するトレンチ形成工程と、
前記トレンチ形成工程によって形成された前記トレンチに第２導電型の不純物を導入する導入工程と、
前記導入工程で前記トレンチに導入された前記第２導電型の不純物を、前記半導体基板に形成された第１導電型の第１の半導体領域と、前記第１の半導体領域よりも比抵抗が高く、前記半導体基板の第１主面側の前記トレンチが形成された部分の第１導電型の第２の半導体領域との境界付近の深さまで拡散させる拡散工程と、
前記拡散工程後、少なくとも前記トレンチの側壁および底部に絶縁体を形成する絶縁体形成工程と、
前記絶縁体形成工程後、前記トレンチを覆うように前記第１主面に第１電極を形成し、前記半導体基板の第２主面に第２電極を形成する電極形成工程と、
を含んだことを特徴とする縦型ツェナーダイオードの製造方法。
【請求項２】
前記拡散工程では、前記第１の半導体領域と前記第２の半導体領域との境界に達する領域に、前記第２導電型の不純物を拡散させることを特徴とする請求項１に記載の縦型ツェナーダイオードの製造方法。
【請求項３】
前記拡散工程では、前記第１の半導体領域と前記第２の半導体領域との境界に達しないように、前記第２導電型の不純物を拡散させることを特徴とする請求項１に記載の縦型ツェナーダイオードの製造方法。
【請求項４】
前記トレンチ形成工程は、第１導電型の半導体基板の第１主面に複数のトレンチを形成するものであり、
前記導入工程は、前記トレンチ形成工程によって形成された前記複数のトレンチから、前記第２導電型の不純物を導入し、
前記拡散工程は、前記複数のトレンチが形成された一定の領域に第２導電型の半導体領域を形成することを特徴とする請求項１に記載の縦型ツェナーダイオードの製造方法。
【請求項５】
前記導入工程は、イオン注入により前記第２導電型の不純物を導入することを特徴とする請求項１または４に記載の縦型ツェナーダイオードの製造方法。
【請求項６】
前記導入工程は、気相拡散により前記第２導電型の不純物を導入することを特徴とする請求項１〜４のいずれか一つに記載の縦型ツェナーダイオードの製造方法。
【請求項７】
前記絶縁体形成工程後、前記トレンチを埋設する埋設工程を含み、
前記電極形成工程は、前記埋設工程によって埋設されたトレンチを覆うように前記第１主面に第１電極を形成するとともに、前記半導体基板の第２主面に第２電極を形成することを特徴とする請求項１〜６のいずれか一つに記載の縦型ツェナーダイオードの製造方法。
【請求項８】
前記埋設工程は、前記トレンチを絶縁体により埋設することを特徴とする請求項７に記載の縦型ツェナーダイオードの製造方法。
【請求項９】
前記埋設工程は、前記トレンチを金属により埋設することを特徴とする請求項７に記載の縦型ツェナーダイオードの製造方法。
【請求項１０】
前記埋設工程は、前記トレンチをポリシリコンにより埋設することを特徴とする請求項７に記載の縦型ツェナーダイオードの製造方法。
【請求項１１】
第１導電型の半導体基板の第１主面にトレンチを形成するトレンチ形成工程と、
前記トレンチ形成工程によって形成されたトレンチに第２導電型の不純物を導入することにより、前記トレンチが形成された一定の領域に第２導電型の半導体領域を形成する第１の導入工程と、
前記第１の導入工程後、少なくとも前記トレンチの側壁および底部に絶縁体を形成する絶縁体形成工程と、
前記絶縁体形成工程後、前記第２導電型の半導体領域の表面に第１導電型の不純物を導入する第２の導入工程と、
前記絶縁体形成工程によって前記絶縁体が形成されたトレンチを覆うように、前記第２の導入工程によって前記第１導電型の不純物が導入された前記第１主面に第１電極を形成し、前記半導体基板の第２主面に第２電極を形成する電極形成工程と、
を含んだことを特徴とする縦型ツェナーダイオードの製造方法。
【請求項１２】
前記トレンチ形成工程は、複数のトレンチを形成するものであり、
前記第１の導入工程は、前記トレンチ形成工程によって形成された前記複数のトレンチから、前記第２導電型の不純物を導入することにより、前記トレンチが形成された一定の領域に、前記第２導電型の半導体領域を形成することを特徴とする請求項１１に記載の縦型ツェナーダイオードの製造方法。
【請求項１３】
前記第１の導入工程は、イオン注入により前記第２導電型の不純物を導入することを特徴とする請求項１１または１２に記載の縦型ツェナーダイオードの製造方法。
【請求項１４】
前記絶縁体形成工程によって前記絶縁体が形成されたトレンチを埋設する埋設工程を含み、
前記第２の導入工程は、前記埋設工程により埋設されたトレンチを除く前記第１主面に前記第１導電型の不純物を導入することを特徴とする請求項１１〜１３のいずれか一つに記載の縦型ツェナーダイオードの製造方法。
【請求項１５】
前記埋設工程は、前記トレンチを絶縁体により埋設することを特徴とする請求項１４に記載の縦型ツェナーダイオードの製造方法。
【請求項１６】
前記埋設工程は、前記トレンチをポリシリコンにより埋設することを特徴とする請求項１４に記載の縦型ツェナーダイオードの製造方法。
【請求項１７】
半導体基板の第２主面側に形成された第１導電型の第１の半導体領域と、
前記半導体基板の第１主面側に前記第１の半導体領域に接して形成され、前記第１の半導体領域よりも比抵抗が高く、前記半導体基板の第１主面に少なくとも一つのトレンチが形成された前記第１導電型の第２の半導体領域と、
少なくとも前記トレンチの側壁および底面に形成された絶縁体と、
前記トレンチを内包するように前記第２の半導体領域に形成された、不純物濃度が略均一の第２導電型の半導体領域と、
前記第２導電型の半導体領域の表面に接続された第１電極と、
前記半導体基板の第２の主面に設けられた第２電極と、
を備え、
前記第２導電型の半導体領域の深さは、前記第１の半導体領域と前記第２の半導体領域との境界付近の深さまで達していることを特徴とする縦型ツェナーダイオード。
【請求項１８】
前記第２導電型の半導体領域は、前記半導体基板の第１主面から深さ方向に不純物濃度が一定な領域と、当該不純物濃度が一定な領域から前記第１の半導体領域と前記第２の半導体領域との境界付近に向かって不純物濃度が減少する領域と、を有することを特徴とする請求項１７に記載の縦型ツェナーダイオード。
【請求項１９】
前記第２導電型の半導体領域は、前記半導体基板の第２の主面側の端部が前記第１の半導体領域と前記第２の半導体領域との境界に達していることを特徴とする請求項１７または１８に記載の縦型ツェナーダイオード。
【請求項２０】
前記第２導電型の半導体領域は、前記半導体基板の第２の主面側の端部が前記第１の半導体領域と前記第２の半導体領域との境界に達していないことを特徴とする請求項１７または１８に記載の縦型ツェナーダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＥＳＤからパワーＩＣを保護する縦型ツェナーダイオードの製造方法および縦型ツェナーダイオードに関する。
【背景技術】
【０００２】
近年、半導体装置は、その制御性、高効率性、高信頼性から多くの産業分野において利用されている。その中でも、自動車の分野においては、従来は機械式であった制御装置の多くが電子式に移行しつつある。自動車に利用される半導体装置であるパワーＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）は、一般ユーザが非絶縁部分にふれる可能性が高いため、耐サージ性能が要求される。特に、ＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）は、ＨＢＭ（Ｈｕｍａｎ  Ｂｏｄｙ  Ｍｏｄｅｌ）が２５ｋＶとされており、一般的なＩＣと比較すると、１０倍以上の耐サージ性能が要求される。
【０００３】
上述したような、高いＥＳＤからパワーＩＣを保護するために、たとえば、縦型ツェナーダイオード（ＶＺＤ（Ｖｅｒｔｉｃａｌ  Ｚｅｎｅｒ  Ｄｉｏｄｅ））などのＥＳＤ保護素子をＩＣに内蔵する構造が提案されている。このような構造では、ＶＺＤは、ＥＳＤから保護したいＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などのスイッチングデバイスと並列に接続され、ＥＳＤが印加された時に発生する電圧をＭＯＳＦＥＴの耐圧以下に保持することによって、ＭＯＳＦＥＴを保護することができる。
【０００４】
従来のＶＺＤの製造方法では、接合部分の形成を基板表面からのイオン注入と、イオン注入後の熱処理によっておこなっている。図８は、従来のＶＺＤとＭＯＳＦＥＴを示す断面図である。ＭＯＳＦＥＴなどの入出力デバイスおよび回路デバイスは、そのデバイスを構成し、デバイス特性を決定する不純物拡散層の濃度を高い精度で制御するために高比抵抗のエピタキシャル層８０１上に形成される。
【０００５】
特願２００５−０７１３０７では、ＶＺＤを形成するために基板表面からイオン注入し、たとえば、エピタキシャル層８０１の膜厚が１５μｍの素子では、１１５０℃で約２０時間の熱処理をおこなっている。このような熱処理によって形成されたＶＺＤは、接合付近の高比抵抗領域が少なく、ＥＳＤ印加時の動作抵抗が低くなる事から、ＥＳＤ保護素子としては比較的良好な特性となる。
【０００６】
また、Ｕ字型断面形状で平面パターンがリング状の溝と、その溝を含むシリコン基板の表面層にｐ型ベース領域が形成され、このベース領域とシリコン基板によるｐｎ接合を有する半導体装置が知られている（たとえば、下記特許文献１参照。）。
【０００７】
また、基板の厚さが１５０μｍ以下の逆阻止型絶縁ゲート形バイポーラトランジスタにおいて、第一主面側に形成した分離拡散領域形成用トレンチ溝を利用して分離拡散領域が形成されている逆阻止型絶縁ゲート形バイポーラトランジスタが知られている（たとえば、下記特許文献２参照。）。
【０００８】
また、複雑な分離構造を必要とせず、より小さいチップ面積で高ＥＳＤ耐量および高サージ耐量を具えた横型ＭＯＳＦＥＴを有する半導体装置が知られている（たとえば、下記特許文献３参照。）。
【０００９】
【特許文献１】特開２００３−２４９６６３号公報
【特許文献２】特開２００４−３３６００８号公報
【特許文献３】特開２００３−３３８６０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した従来技術では、長時間の熱処理をおこなっているため、製品の製造にかかる時間も長くなってしまう。さらに、長時間にわたり装置を使用するため、他の製品の製造にも影響を及ぼしてしまうという問題点が一例として挙げられる。
【００１１】
また、長時間の熱処理により、接合付近の濃度勾配がゆるやかになり、動作抵抗を十分に低くすることができないため、保護したい保護対象素子の耐圧以上に電圧が上昇する場合もあり、保護対象素子を破壊してしまうという問題点が一例として挙げられる。
【００１２】
また、熱処理を低温あるいは短時間でおこなうと、比較的厚いエピタキシャル層上に不純物拡散層を形成した場合に、接合付近の高比抵抗領域を少なくして動作抵抗を下げるためには、半導体基板の表面からイオン注入のドーズ量を極端に増加させる必要があり、製造にかかる時間が長くなるという問題点が一例として挙げられる。
【００１３】
この発明は、上述した従来技術による問題点を解消するため、短時間の熱処理により、縦型ツェナーダイオードの接合位置を半導体基板の表面から深い位置に形成できる縦型ツェナーダイオードの製造方法および縦型ツェナーダイオードを提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決し、目的を達成するため、この発明にかかる縦型ツェナーダイオードの製造方法は、第１導電型の半導体基板の第１主面にトレンチを形成するトレンチ形成工程と、前記トレンチ形成工程によって形成された前記トレンチに第２導電型の不純物を導入する導入工程と、前記導入工程で前記トレンチに導入された前記第２導電型の不純物を、前記半導体基板に形成された第１導電型の第１の半導体領域と、前記第１の半導体領域よりも比抵抗が高く、前記半導体基板の第１主面側の前記トレンチが形成された部分の第１導電型の第２の半導体領域との境界付近の深さまで拡散させる拡散工程と、前記拡散工程後、少なくとも前記トレンチの側壁および底部に絶縁体を形成する絶縁体形成工程と、前記絶縁体形成工程後、前記トレンチを覆うように前記第１主面に第１電極を形成し、前記半導体基板の第２主面に第２電極を形成する電極形成工程と、を含んだことを特徴とする。また、この発明にかかる縦型ツェナーダイオードの製造方法は、上述した発明において、前記拡散工程では、前記第１の半導体領域と前記第２の半導体領域との境界に達する領域に、前記第２導電型の不純物を拡散させることを特徴とする。また、この発明にかかる縦型ツェナーダイオードの製造方法は、上述した発明において、前記拡散工程では、前記第１の半導体領域と前記第２の半導体領域との境界に達しないように、前記第２導電型の不純物を拡散させることを特徴とする。
【００１５】
この発明にかかる縦型ツェナーダイオードの製造方法は、上述した発明において、前記トレンチ形成工程は、第１導電型の半導体基板の第１主面に複数のトレンチを形成するものであり、前記導入工程は、前記トレンチ形成工程によって形成された前記複数のトレンチから、前記第２導電型の不純物を導入し、前記拡散工程は、前記複数のトレンチが形成された一定の領域に第２導電型の半導体領域を形成することを特徴とする。
【００１８】
この発明にかかる縦型ツェナーダイオードの製造方法は、上述した発明において、前記導入工程は、イオン注入により前記第２導電型の不純物を導入することを特徴とする。
【００１９】
この発明にかかる縦型ツェナーダイオードの製造方法は、上述した発明において、前記導入工程は、気相拡散により前記第２導電型の不純物を導入することを特徴とする。
【００２０】
この発明にかかる縦型ツェナーダイオードの製造方法は、上述した発明において、前記絶縁体形成工程後、前記トレンチを埋設する埋設工程を含み、前記電極形成工程は、前記埋設工程によって埋設されたトレンチを覆うように前記第１主面に第１電極を形成するとともに、前記半導体基板の第２主面に第２電極を形成することを特徴とする。
【００２１】
この発明にかかる縦型ツェナーダイオードの製造方法は、上述した発明において、前記埋設工程は、前記トレンチを絶縁体により埋設することを特徴とする。
【００２２】
この発明にかかる縦型ツェナーダイオードの製造方法は、上述した発明において、前記埋設工程は、前記トレンチを金属により埋設することを特徴とする。
【００２３】
この発明にかかる縦型ツェナーダイオードの製造方法は、上述した発明において、前記埋設工程は、前記トレンチをポリシリコンにより埋設することを特徴とする。
【００２５】
また、この発明にかかる縦型ツェナーダイオードの製造方法は、第１導電型の半導体基板の第１主面にトレンチを形成するトレンチ形成工程と、前記トレンチ形成工程によって形成されたトレンチに第２導電型の不純物を導入することにより、前記トレンチが形成された一定の領域に第２導電型の半導体領域を形成する第１の導入工程と、前記第１の導入工程後、少なくとも前記トレンチの側壁および底部に絶縁体を形成する絶縁体形成工程と、前記絶縁体形成工程後、前記第２導電型の半導体領域の表面に第１導電型の不純物を導入する第２の導入工程と、前記絶縁体形成工程によって前記絶縁体が形成されたトレンチを覆うように、前記第２の導入工程によって前記第１導電型の不純物が導入された前記第１主面に第１電極を形成し、前記半導体基板の第２主面に第２電極を形成する電極形成工程と、を含んだことを特徴とする。
【００２６】
この発明にかかる縦型ツェナーダイオードの製造方法は、上述した発明において、前記トレンチ形成工程は、複数のトレンチを形成するものであり、前記第１の導入工程は、前記トレンチ形成工程によって形成された前記複数のトレンチから、前記第２導電型の不純物を導入することにより、前記トレンチが形成された一定の領域に、前記第２導電型の半導体領域を形成することを特徴とする。
【００２９】
この発明にかかる縦型ツェナーダイオードの製造方法は、上述した発明において、前記第１の導入工程は、イオン注入により前記第２導電型の不純物を導入することを特徴とする。
【００３１】
この発明にかかる縦型ツェナーダイオードの製造方法は、上述した発明において、前記絶縁体形成工程によって前記絶縁体が形成されたトレンチを埋設する埋設工程を含み、前記第２の導入工程は、前記埋設工程により埋設されたトレンチを除く前記第１主面に前記第１導電型の不純物を導入することを特徴とする。
【００３２】
この発明にかかる縦型ツェナーダイオードの製造方法は、上述した発明において、前記埋設工程は、前記トレンチを絶縁体により埋設することを特徴とする。
【００３４】
この発明にかかる縦型ツェナーダイオードの製造方法は、上述した発明において、前記埋設工程は、前記トレンチをポリシリコンにより埋設することを特徴とする。
【００３６】
また、この発明にかかる縦型ツェナーダイオードは、半導体基板の第２主面側に形成された第１導電型の第１の半導体領域と、前記半導体基板の第１主面側に前記第１の半導体領域に接して形成され、前記第１の半導体領域よりも比抵抗が高く、前記半導体基板の第１主面に少なくとも一つのトレンチが形成された前記第１導電型の第２の半導体領域と、少なくとも前記トレンチの側壁および底面に形成された絶縁体と、前記トレンチを内包するように前記第２の半導体領域に形成された、不純物濃度が略均一の第２導電型の半導体領域と、前記第２導電型の半導体領域の表面に接続された第１電極と、前記半導体基板の第２の主面に設けられた第２電極と、を備え、前記第２導電型の半導体領域の深さは、前記第１の半導体領域と前記第２の半導体領域との境界付近の深さまで達していることを特徴とする。また、この発明にかかる縦型ツェナーダイオードは、上述した発明において、前記第２導電型の半導体領域は、前記半導体基板の第１主面から深さ方向に不純物濃度が一定な領域と、当該不純物濃度が一定な領域から前記第１の半導体領域と前記第２の半導体領域との境界付近に向かって不純物濃度が減少する領域と、を有することを特徴とする。また、この発明にかかる縦型ツェナーダイオードは、上述した発明において、前記第２導電型の半導体領域は、前記半導体基板の第２の主面側の端部が前記第１の半導体領域と前記第２の半導体領域との境界に達していることを特徴とする。また、この発明にかかる縦型ツェナーダイオードは、上述した発明において、前記第２導電型の半導体領域は、前記半導体基板の第２の主面側の端部が前記第１の半導体領域と前記第２の半導体領域との境界に達していないことを特徴とする。
【００３７】
上述した発明によれば、縦型ツェナーダイオードの接合位置を任意の深さに形成することができ、基板表面から深い位置に縦型ツェナーダイオードの接合位置を形成することができる。また、トレンチに高濃度リンドープドポリシリコンが埋設された低抵抗な層を介して電流を流すことができる。
【００３８】
また、上述した発明によれば、縦型ツェナーダイオードの接合位置を任意の深さに形成することができ、半導体基板表面から深い位置に縦型ツェナーダイオードの接合位置を形成することができる。また、順方向、逆方向の双方向に耐圧を持った縦型ツェナーダイオードを製造することができる。また、トレンチに高濃度リンドープドポリシリコンが埋設された低抵抗な層を介して電流を流すことができる。
【００３９】
また、上述した発明によれば、第２導電型の不純物領域内の不純物濃度が略均一であり、ｐｎ接合近傍での不純物濃度の濃度勾配が急峻となるため、アバランシュ降伏後の動作抵抗が低くなる。そのため、ＥＳＤ保護能力が優れている。
【発明の効果】
【００４０】
本発明にかかる縦型ツェナーダイオードの製造方法および縦型ツェナーダイオードによれば、従来技術と比較して短時間の熱処理により、任意の深さに接合位置を形成することができる。そのため、熱処理条件の自由度が増し、接合部の濃度勾配の制御性が増すことにより、ＥＳＤ保護能力の高い縦型ツェナーダイオードを製造することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４１】
以下に添付図面を参照して、この発明にかかる縦型ツェナーダイオードの製造方法および縦型ツェナーダイオードの好適な実施の形態を詳細に説明する。
【００４２】
（実施の形態１）
まず、図１−１〜図１−６に、本発明の実施の形態１にかかる縦型ツェナーダイオードの製造方法に従って製造中の縦型ツェナーダイオードの断面構成を順に示す。図１−１〜図１−６は、本発明の実施の形態１による製造途中の縦型ツェナーダイオードの概略を示す断面図である。まず、図１−１に示すように、ｐ型の低比抵抗基板（ｐ+基板）１０１は、基板上に、たとえば５Ωｃｍ／１５μｍのｐ-エピタキシャル層１０２を有している。このシリコンウェハ１０３の表面に、たとえばドライエッチングによって深さ約５μｍのトレンチ１０４を複数形成する。
【００４３】
つぎに、図１−２に示すように、トレンチ１０４の側壁１０４ａ、底部１０４ｂ、およびシリコンウェハ１０３の表面にリン（Ｐ）イオンを、たとえば３×１０15ｃｍ-2程度のドーズ量でイオン注入し、ｎ型不純物拡散層１０５を形成する。つづいて、たとえば、１１５０℃で約３時間の熱処理をおこなって不純物を十分に活性化させるとともに、トレンチ１０４を内包しているｎ型不純物拡散層１０５の不純物を均一に拡散させる。この結果、トレンチ１０４にはさまれた部分を含め、複数のトレンチ１０４を内包するようにｎ型不純物拡散層１０５が形成される。
【００４４】
つぎに、熱酸化によってトレンチ１０４の側壁１０４ａと底部１０４ｂに酸化シリコンを成膜後に、図１−３に示すように、ポリシリコン１０６によって酸化シリコン内部（トレンチ１０４）の内部を埋設する。続いて図１−４に示すように、縦型ツェナーダイオードのコンタクトとなる部分の周辺にフィールド酸化膜（素子間絶縁膜）１０７を形成する。
【００４５】
そして、後述する金属電極と、良好なコンタクトを形成するために、シリコンウェハ１０３の表面にたとえば、高濃度のヒ素（Ａｓ）を、たとえば、３×１０15ｃｍ-2のドーズ量でイオン注入し、図１−５に示すようにｎ++不純物拡散層１０８を形成する。その後、たとえば、９７０℃で２０分の熱処理をする。これにより、結晶性の回復、および不純物を活性化させる。
【００４６】
そして、図１−６に示すように、シリコンウェハ１０３の表面に、たとえばＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）などの層間絶縁膜１０９を形成する。そして、コンタクト部１１０のみエッチングし、シリコンウェハ１０３の表面を露出させる。そして、図１−６に示すように、コンタクト部を覆うように、金属電極１１１を形成する。また、図示は省略するが、シリコンウェハ１０３の裏面（ｐ型の低比抵抗基板１０１側の面）にも、金属電極を形成する。なお、上述した例では、トレンチ１０４にポリシリコン１０６を埋設したが、トレンチ１０４に絶縁体を埋設してもよい。
【００４７】
つぎに、上述した縦型ツェナーダイオードの製造方法により製造された縦型ツェナーダイオードについて説明する。図２−１は、本発明の実施の形態１の縦型ツェナーダイオードの製造方法により製造された縦型ツェナーダイオードを示す平面図である。また、図２−２は、本発明の実施の形態１の縦型ツェナーダイオードの製造方法により製造された縦型ツェナーダイオードを示す断面図である。図２−１および図２−２において、シリコンウェハ１０３の表面に金属電極（カソード電極）１１１が形成されており、図示しないシリコンウェハ１０３裏面にアノード電極が形成されている。シリコンウェハ１０３の表面に形成されたｎ型不純物拡散層（カソード層）１０５は、高濃度のｐ+基板１０１付近の深さまで形成されている。
【００４８】
また、ｎ型不純物拡散層１０５の底面は、ｐ+基板１０１と、ｐ-エピタキシャル層１０２との境界上に形成されることが好ましい。ｎ型不純物拡散層１０５は、トレンチ１０４の内壁へのイオン注入により形成されているため、基板表面からの濃度プロファイルは、高濃度かつ均一となっている。さらに、ｎ型不純物拡散層１０５とｐ+基板１０１とにより形成されるｐｎ接合は、イオン注入後の熱処理によって最適な濃度勾配を持つ。つぎに、実施の形態１の縦型ツェナーダイオードの製造方法によって製造された縦型ツェナーダイオードの濃度プロファイルについて説明する。
【００４９】
図３は、縦型ツェナーダイオードの濃度プロファイルを示すグラフである。図３のグラフにおいて、縦軸が不純物濃度（ｃｍ-3）を示しており、横軸が基板表面からの深さ（μｍ）を示している。また、図中の点線３０１は従来の縦型ツェナーダイオードの濃度プロファイルを示しており、実線３０２は実施の形態１の製造方法により製造された縦型ツェナーダイオードの濃度プロファイルを示している。点線３０１により示されている従来の縦型ツェナーダイオードの濃度プロファイルは、シリコン基板の表面からの深さが増すと、すぐに不純物濃度が低くなっている。
【００５０】
また、ｐｎ接合近傍の濃度勾配が緩やかである。このことは、高温かつ長時間ドライブ（熱処理）により形成しているためである。従来の縦型ツェナーダイオードでは、濃度プロファイルの濃度勾配が過剰に緩やかであるため、逆バイアス時に電界が広がりやすくなる。そのため、アバランシェ降伏後の動作抵抗が高くなる。ここで、動作抵抗とは、電流の微少変化に対する降伏電圧の変化の割合である。
【００５１】
図４は、縦型ツェナーダイオードのアバランシェ降伏後の電流−電圧特性を示すグラフである。図４のグラフにおいて、縦軸が電流（Ａ）を示しており、横軸が電圧（Ｖ）を示している。また、図中点線４０１は、従来の縦型ツェナーダイオードの電流−電圧を示しており、実線４０２は、実施の形態１の製造方法により製造された縦型ツェナーダイオードの電流−電圧特性を示している。図４において、円４０３は、アバランシェ降伏の起こる電圧を示しており、電圧が円４０３の値よりも大きい領域（アバランシェ降伏後）では、大きな電流が流れるようになっている。
【００５２】
また、アバランシェ降伏後の領域では、点線４０１、実線４０２の傾きが小さいほど動作抵抗は大きくなる。具体的には、例えば、点線４０１と実線４０２とでは、点線４０１の方が傾きは小さいため、動作抵抗が大きい。このように、動作抵抗が高い場合は、ＥＳＤが印加された際に生ずる大電流を流すために、電圧が上昇する。そのため、ＥＳＤによる破壊を保護したい保護対象素子の耐圧以上に電圧が上昇し、保護対象素子を破壊してしまうこともある。
【００５３】
図３の説明に戻って、実線３０２により示されている濃度プロファイルでは、シリコン基板の表面からの深さが増しても不純物濃度は一定となっており、所定の深さを越えると、不純物濃度は、従来の縦型ツェナーダイオードの濃度勾配に比べて急峻であり、アバランシェ降伏後の動作抵抗は低くなる（図４参照）。これは、実施の形態１の製造方法により製造された縦型ツェナーダイオードは、トレンチ１０４の内側（側壁１０４ａ、底部１０４ｂ）からイオン注入をしており、最適な熱処理をおこなっているためである。
【００５４】
また、ここで、最適な熱処理について説明する。濃度勾配が急峻すぎると、電流密度が高い場合に、負性抵抗特性（電圧を上げると電流が減る性質）を示す原因となる。このため、熱処理を最適におこない、濃度勾配を緩やか過ぎず、急峻過ぎないようにしている。従来技術の熱処理条件は、接合形成の位置を制御することを第１の目的として決定しているが、実施の形態１の上述した熱処理条件は、動作抵抗の制御を第１の目的として決定している。
【００５５】
上述したように、実施の形態１の縦型ツェナーダイオードの製造方法によれば、従来技術では、１１５０℃で２０時間かかっていたカソード層（ｎ型不純物拡散層１０５）のドライブ時間を３時間に短縮することができる。また、従来技術と比較して短時間の熱処理によりｐｎ接合を形成しているため、ｐｎ接合近傍の濃度プロファイルが急峻となる。
【００５６】
また、ＥＳＤを印加した場合に、アバランシェ降伏後のｐｎ接合から広がる電界は、キャリア濃度が約１×１０17ｃｍ-3の領域まで広がる。従来の縦型ツェナーダイオードの濃度プロファイルでは、キャリア濃度が、１×１０17ｃｍ-3以下の領域の幅は、約４μｍであったのに対し、実施の形態１の縦型ツェナーダイオードの製造方法によって製造された縦型ツェナーダイオードでは、約１．５μｍとなっており、電界の広がりが小さくなっている。そのため、アバランシュ降伏後の電圧の上昇が少なく動作抵抗が低いため、ＥＳＤ保護能力が優れている。
【００５７】
（実施の形態２）
図５−１〜図５−６は、実施の形態２にかかる縦型ツェナーダイオードの製造方法により製造される縦型ツェナーダイオードの製造途中の構造を示す断面図である。実施の形態１では、ｎ型不純物拡散層が金属電極とコンタクトしていたが、実施の形態２では、ｎ型不純物拡散層内にｐ型不純物拡散層を形成し、ｐ型不純物拡散層が金属電極とコンタクトしている。
【００５８】
まず、図５−１に示すように、ｐ型の低比抵抗基板（ｐ+基板）５０１は、基板上に、たとえば５Ωｃｍ／１５μｍのｐ-エピタキシャル層５０２を有している、この、シリコンウェハ５０３の表面に、たとえばドライエッチングによって深さ約５μｍのトレンチ５０４を形成する。つづいて、トレンチ５０４の側壁５０４ａ、底部５０４ｂ、およびシリコンウェハ５０３の表面にリン（Ｐ）を、たとえば３×１０15ｃｍ-2程度のドーズ量でイオン注入し、ｎ型不純物拡散層５０５を形成する。
【００５９】
つぎに、図５−２に示すように、たとえば、１１５０℃で約３時間の熱処理をおこなって不純物を十分に活性化させるとともに、トレンチ５０４を内包しているｎ型不純物拡散層５０５の不純物を均一に拡散させる。つづいて、熱酸化によってトレンチ５０４の側壁５０４ａと底部５０４ｂに酸化シリコンを成膜後、図５−３に示すように、ポリシリコン５０６によって酸化シリコン（トレンチ５０４）の内部を埋める。
【００６０】
そして、図５−４に示すように、シリコンウェハ５０３の表面にボロン（Ｂ）をイオン注入し、ｎ型不純物拡散層５０５の内側にｐ型不純物拡散層５０７を形成する。続いて図５−４に示すように、縦型ツェナーダイオードのコンタクトとなる部分の周辺にフィールド酸化膜（素子間絶縁膜）５０８を形成する。そして、図５−５に示すように、後述する金属電極と良好なコンタクトを形成するために、シリコンウェハ５０３の表面に高濃度のボロン（Ｂ）をイオン注入し、ｐ++不純物拡散層５０９を形成する。
【００６１】
その後、熱処理をおこなって結晶性の回復、および不純物を活性化させる。そして、図５−６に示すように、基板５０３の表面にＢＰＳＧなどの層間絶縁膜５１０を形成する。そして、層間絶縁膜５１０をコンタクト部５１１のみエッチングし、基板５０３の表面を露出させる。そして、コンタクト部５１１を覆うように、金属電極５１２を形成する。また、図示は省略するが、シリコンウェハ５０３の裏面（ｐ型の低比抵抗基板５０１側の面）にも、金属電極を形成する。
【００６２】
以上説明したように、実施の形態２よれば、ｎ型不純物拡散層内にｐ型不純物拡散層を形成することができ、ｐ型不純物拡散層と金属電極がコンタクトする構造にすることができる。そのため、順方向、逆方向の双方向に耐圧を持たせることができる。
【００６３】
（実施の形態３）
図６−１〜図６−６は、実施の形態３にかかる縦型ツェナーダイオードの製造方法により製造される縦型ツェナーダイオードの製造途中の構造を示す断面図である。実施の形態１では、トレンチにポリシリコンを埋設したが、実施の形態３では、トレンチに高濃度リンドープドポリシリコンを埋設する。そして、埋設された高濃度リンドープドポリシリコンが金属電極とコンタクトしている。
【００６４】
まず、図６−１に示すように、ｐ型の低比抵抗基板（ｐ+基板）６０１は、基板上に、たとえば５Ωｃｍ／１５μｍのｐ-エピタキシャル層６０２を有している。このシリコンウェハ６０３の表面に、たとえばドライエッチングによって深さ約５μｍのトレンチ６０４を形成する。
【００６５】
つぎに、図６−２に示すように、高濃度のリン（Ｐ）がドープされたポリシリコン（高濃度リンドープドポリシリコン）６０５によってトレンチ６０４を埋める。つぎに、熱処理をおこない、高濃度リンドープドポリシリコン６０５からトレンチ内壁へリン（Ｐ）の固層拡散をおこなう。この固層拡散により、図６−３に示すように、ｎ型不純物拡散層６０７を形成する。
【００６６】
そして、熱処理をおこなって、不純物を十分に活性化させて、ｎ型不純物拡散層６０７全体に不純物を均一に拡散させる。つぎに、図６−４に示すように、縦型ツェナーダイオードのコンタクト部となる部分の周辺にフィールド酸化膜６０８を形成する。そして、シリコンウェハ６０３とポリシリコン６０５との表面に高濃度のヒ素（Ａｓ）をイオン注入し、図６−５に示すように、ｎ++不純物拡散層６０９を形成する。その後、熱処理によって結晶性の回復および活性化させる。これは、後述する金属電極と良好なコンタクトを形成するためである。
【００６７】
そして、図６−５に示すように、シリコンウェハ６０３の表面にＢＰＳＧなどの層間絶縁膜６１０を形成する。そして、層間絶縁膜６１０のコンタクト部６１１のみをエッチングして、コンタクト部６１１を覆うように金属電極６１２を形成する。また、図示は省略するが、シリコンウェハ６０３の裏面（ｐ型の低比抵抗基板６０１側の面）に、金属電極を形成する。
【００６８】
以上説明したように、実施の形態３によれば、トレンチ６０４が高濃度リンドープドポリシリコンにより埋設されており、高濃度リンドープドポリシリコンが金属電極とコンタクトをとっている。そのため、ＥＳＤ印加時に発生する大電流をｎ型不純物拡散層だけでなく、より低抵抗であるトレンチ６０４に埋設された高濃度リンドープドポリシリコンを介して電流を流すことができる。また、電流導通部が低抵抗であるため、発熱量が少なくなる。さらに、発熱量が少ないため、従来の構造よりも面積を少なくすることができる。また、実施の形態１の製造方法により製造された縦型ツェナーダイオードに比べて、電流導通部の断面積が大きいため、ＥＳＤ導通時の動作抵抗が低くなっている。さらに、従来技術と比べて、電流導通部が低抵抗であるため、動作抵抗が低くなる。
【００６９】
（実施の形態４）
図７−１〜図７−５は、実施の形態４にかかる縦型ツェナーダイオードの製造方法により製造される縦型ツェナーダイオードの製造途中の構造を示す断面図である。実施の形態１では、トレンチにポリシリコンを埋設したが、実施の形態４では、トレンチに金属を埋設している。
【００７０】
まず、図７−１に示すように、ｐ型の低比抵抗基板（ｐ+基板）７０１上に、たとえば５Ωｃｍ／１５μｍのｐ-エピタキシャル層７０２を有している。このシリコンウェハ７０３の表面に、たとえばドライエッチングによって深さ約５μｍのトレンチ７０４を形成する。
【００７１】
つぎに、たとえば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物を含んだ不活性キャリアガスを用いた気相拡散によって、図７−２に示すようなｎ型不純物拡散層７０５を形成する。そして、熱処理によって不純物を十分に活性化させて、ｎ型不純物拡散層７０５全体に不純物を均一に拡散させる。そして、図７−３に示すように、後述するコンタクトとなる部分にフィールド酸化膜７０６を形成する。
【００７２】
つぎに、金属と良好なコンタクトを形成するために、シリコンウェハ７０３の表面およびトレンチ内壁７０４ａに高濃度のヒ素（Ａｓ）をイオン注入し、図７−４に示すように、トレンチ７０４の周囲（ｎ型不純物拡散層７０５の内部）にｎ++不純物拡散層７０７を形成する。そして、熱処理により結晶性の回復および活性化をさせる。そして、図７−５に示すように、シリコンウェハ７０３の表面にＢＰＳＧなどの層間絶縁膜７０８を形成する。
【００７３】
そして、コンタクト部７０９およびトレンチ７０４の上部の層間絶縁膜７０８をエッチングし、シリコンウェハ７０３の表面を露出させる。なお、図７−５には、エッチング後の層間絶縁膜７０８を示している。そして、トレンチ７０４をタングステン（Ｗ）、あるいはアルミニウム（Ａｌ）などの金属により埋め込み、コンタクト部７０９を覆うように、金属電極７１０を形成する。また、図示は省略するが、シリコンウェハ７０３の裏面（ｐ型の低比抵抗基板７０１側の面）に、金属電極を形成する。
【００７４】
以上説明したように、実施の形態４によれば、電流導通部として利用するトレンチ７０４が金属により埋設されているため、動作抵抗を低くすることができる。また、放熱性にも優れており、さらに小面積化が可能である。
【００７５】
以上説明したように、縦型ツェナーダイオードの製造方法および縦型ツェナーダイオードによれば、従来技術と比較して短時間の熱処理により、任意の深さに接合位置を形成することができる。そのため、熱処理条件の自由度が増し、接合部の濃度勾配の制御性が増すことにより、ＥＳＤ保護能力の高い縦型ツェナーダイオードを製造することができる。
【産業上の利用可能性】
【００７６】
以上のように、本発明にかかる縦型ツェナーダイオードの製造方法および縦型ツェナーダイオードは、自動車などに利用されるパワーＩＣに有用であり、特に、半導体素子を過電圧による破壊から保護する保護素子に適している。
【図面の簡単な説明】
【００７７】
【図１−１】本発明の実施の形態１による製造途中の縦型ツェナーダイオードの概略を示す断面図（その１）である。
【図１−２】本発明の実施の形態１による製造途中の縦型ツェナーダイオードの概略を示す断面図（その２）である。
【図１−３】本発明の実施の形態１による製造途中の縦型ツェナーダイオードの概略を示す断面図（その３）である。
【図１−４】本発明の実施の形態１による製造途中の縦型ツェナーダイオードの概略を示す断面図（その４）である。
【図１−５】本発明の実施の形態１による製造途中の縦型ツェナーダイオードの概略を示す断面図（その５）である。
【図１−６】本発明の実施の形態１による製造途中の縦型ツェナーダイオードの概略を示す断面図（その６）である。
【図２−１】本発明の実施の形態１の縦型ツェナーダイオードの製造方法により製造された縦型ツェナーダイオードを示す平面図である。
【図２−２】本発明の実施の形態１の縦型ツェナーダイオードの製造方法により製造された縦型ツェナーダイオードを示す断面図である。
【図３】縦型ツェナーダイオードの濃度プロファイルを示すグラフである。
【図４】縦型ツェナーダイオードのアバランシェ降伏後の電流−電圧特性を示すグラフである。
【図５−１】実施の形態２にかかる縦型ツェナーダイオードの製造方法により製造される縦型ツェナーダイオードの製造途中の構造を示す断面図（その１）である。
【図５−２】実施の形態２にかかる縦型ツェナーダイオードの製造方法により製造される縦型ツェナーダイオードの製造途中の構造を示す断面図（その２）である。
【図５−３】実施の形態２にかかる縦型ツェナーダイオードの製造方法により製造される縦型ツェナーダイオードの製造途中の構造を示す断面図（その３）である。
【図５−４】実施の形態２にかかる縦型ツェナーダイオードの製造方法により製造される縦型ツェナーダイオードの製造途中の構造を示す断面図（その４）である。
【図５−５】実施の形態２にかかる縦型ツェナーダイオードの製造方法により製造される縦型ツェナーダイオードの製造途中の構造を示す断面図（その５）である。
【図５−６】実施の形態２にかかる縦型ツェナーダイオードの製造方法により製造される縦型ツェナーダイオードの製造途中の構造を示す断面図（その６）である。
【図６−１】実施の形態３にかかる縦型ツェナーダイオードの製造方法により製造される縦型ツェナーダイオードの製造途中の構造を示す断面図（その１）である。
【図６−２】実施の形態３にかかる縦型ツェナーダイオードの製造方法により製造される縦型ツェナーダイオードの製造途中の構造を示す断面図（その２）である。
【図６−３】実施の形態３にかかる縦型ツェナーダイオードの製造方法により製造される縦型ツェナーダイオードの製造途中の構造を示す断面図（その３）である。
【図６−４】実施の形態３にかかる縦型ツェナーダイオードの製造方法により製造される縦型ツェナーダイオードの製造途中の構造を示す断面図（その４）である。
【図６−５】実施の形態３にかかる縦型ツェナーダイオードの製造方法により製造される縦型ツェナーダイオードの製造途中の構造を示す断面図（その５）である。
【図６−６】実施の形態３にかかる縦型ツェナーダイオードの製造方法により製造される縦型ツェナーダイオードの製造途中の構造を示す断面図（その６）である。
【図７−１】実施の形態４にかかる縦型ツェナーダイオードの製造方法により製造される縦型ツェナーダイオードの製造途中の構造を示す断面図（その１）である。
【図７−２】実施の形態４にかかる縦型ツェナーダイオードの製造方法により製造される縦型ツェナーダイオードの製造途中の構造を示す断面図（その２）である。
【図７−３】実施の形態４にかかる縦型ツェナーダイオードの製造方法により製造される縦型ツェナーダイオードの製造途中の構造を示す断面図（その３）である。
【図７−４】実施の形態４にかかる縦型ツェナーダイオードの製造方法により製造される縦型ツェナーダイオードの製造途中の構造を示す断面図（その４）である。
【図７−５】実施の形態４にかかる縦型ツェナーダイオードの製造方法により製造される縦型ツェナーダイオードの製造途中の構造を示す断面図（その５）である。
【図８】従来のＶＺＤとＭＯＳＦＥＴを示す断面図である。
【符号の説明】
【００７８】
１０１  ｐ型の低比抵抗基板
１０２  ｐ-エピタキシャル層
１０３  シリコンウェハ
１０４  トレンチ
１０４ａ  トレンチの側壁
１０４ｂ  トレンチの底部
１０５  ｎ型不純物拡散層
１０６  ポリシリコン
１０７  フィールド酸化膜
１０８  ｎ++不純物拡散層
１０９  層間絶縁膜
１１０  コンタクト部
１１１  金属電極
【図１−１】
0005168765.tif 000002
【図１−２】
0005168765.tif 000003
【図１−３】
0005168765.tif 000004
【図１−４】
0005168765.tif 000005
【図１−５】
0005168765.tif 000006
【図１−６】
0005168765.tif 000007
【図２−１】
0005168765.tif 000008
【図２−２】
0005168765.tif 000009
【図３】
0005168765.tif 000010
【図４】
0005168765.tif 000011
【図５−１】
0005168765.tif 000012
【図５−２】
0005168765.tif 000013
【図５−３】
0005168765.tif 000014
【図５−４】
0005168765.tif 000015
【図５−５】
0005168765.tif 000016
【図５−６】
0005168765.tif 000017
【図６−１】
0005168765.tif 000018
【図６−２】
0005168765.tif 000019
【図６−３】
0005168765.tif 000020
【図６−４】
0005168765.tif 000021
【図６−５】
0005168765.tif 000022
【図６−６】
0005168765.tif 000023
【図７−１】
0005168765.tif 000024
【図７−２】
0005168765.tif 000025
【図７−３】
0005168765.tif 000026
【図７−４】
0005168765.tif 000027
【図７−５】
0005168765.tif 000028
【図８】
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