(57)【特許請求の範囲】
【請求項１】
そのうちの１つの層がフォトダイオードを含む一連の半導体層と、
集積回路内で電気的な機能を実行する電気デバイスと、
前記フォトダイオードと前記電気デバイスとを接続する活動化回路とを含み、
前記電気デバイスに前記電気的な機能を実行させるために前記フォトダイオードの活動化が使用される集積回路構造であって、
前記活動化回路が、
前記フォトダイオードにリセット信号を所与の周波数で加えて、前記フォトダイオードを所与の電圧までチャージするための手段と、
前記電気デバイスと直列に配置され、オンおよびオフ状態を有するプログラム・トランジスタと、
前記フォトダイオードと前記プログラム・トランジスタの間に直列に配置されたしきい値トランジスタであって、前記プログラム・トランジスタが前記オフ状態から前記オン状態に切り替わる電圧レベルを決定するためのしきい値トランジスタとを含み、
前記フォトダイオードの電圧がしきい値レベルよりも低下したときに、前記しきい値トランジスタが活性化されて前記プログラム・トランジスタに前記オン状態に切り替わる電圧が供給され、前記プログラム・トランジスタが前記オン状態に切り替わって前記電気デバイスに電流が流れることができるようにし、それによって前記電気デバイスに前記電気的な機能を実行させる、集積回路構造。
【請求項２】
前記フォトダイオードへの外部光の入射光量に応じて前記フォトダイオードの電圧の低下速度が変化する、請求項１に記載の集積回路構造。
【請求項３】
前記電気デバイスが、不良回路素子を良品回路素子に置き換えることに使用されるヒューズ・デバイスである、請求項１に記載の集積回路構造。
【請求項４】
前記電気デバイスが、ＥＳＤ保護デバイスを入力パッドから切り離すことに使用される静電放電装置である、請求項１に記載の集積回路構造。
【請求項５】
前記フォトダイオードを含む層の上方の別の１つの層が、周囲光が前記フォトダイオードを活動化することを防ぐためのカラーフィルタを含む、請求項１に記載の集積回路構造。
【請求項６】
前記光フィルタを含む層の上方に、選択された光を前記フォトダイオード上に集束させるためのレンズを含む、請求項５に記載の集積回路構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に集積回路に関し、詳細には、集積回路内でヒュージング操作などの電気的な機能を実行すること、および集積回路の製造方法に関する。
【背景技術】
【０００２】
ヒューズおよびアンチヒューズは、さまざまな回路応用において使用されるプログラム可能な電子デバイスである。ヒューズは通常は閉じており、ヒューズがとばされる、またはプログラムされると、ヒューズは「開き」、または抵抗が増大する。アンチヒューズはプログラムが可能である点でヒューズと同様である。しかし、アンチヒューズは通常は開いており、コンデンサに似た構造を有する。アンチヒューズがとばされ、またはプログラムされると、短絡または抵抗の低下が起こる。
【０００３】
ヒューズおよびアンチヒューズには多くの応用がある。集積回路における特定の１つの応用は、冗長性を使用して歩留りを向上させることである。例えばメモリ・チップ上に冗長メモリ・セルを配置することによって、欠陥のある回路またはモジュールあるいは必要のない回路またはモジュールを回路動作から排除することができ、これにより歩留りを向上させることができる。これは、能動セルまたは回路を変更し、切り離しまたはバイパスし、機能していないセルの代わりに冗長メモリ・セルを使用することを可能にするように、ヒューズまたはアンチヒューズをプログラムすることによって達成することができる。同様に、ヒューズまたはアンチヒューズあるいはその両方を使用して、情報を別ルートで送ることもできる。
【０００４】
ヒューズおよびアンチヒューズの例示的な他の応用は、製造後に集積回路（ＩＣ）をカスタマイズすることである。ヒューズまたはアンチヒューズあるいはその両方をプログラムして（例えば選択されたヒューズおよびアンチヒューズをとばしまたは破断して）回路経路を非活動化／選択することによって、１つのＩＣ構成を複数の応用に使用することができる。したがって、単一の集積回路設計を経済的に製造し、これを、さまざまなカスタム使用に合わせて適合させることができる。
【０００５】
ヒューズおよびアンチヒューズを使用して、集積回路を製造した後にチップ識別（ＩＤ）をプログラムすることもできる。ＩＣを識別するために一連の１および０を中にプログラムすることができ、そのため、ユーザは、例えばＩＣのプログラミング特性およびデバイス特性を知ることができる。
【０００６】
一般に、ヒューズまたはヒュージブル・リンクは集積回路設計に組み込まれおり、次いでこれらのヒューズまたはヒュージブル・リンクが選択的にプログラムされる。例えば接続を溶かし破壊するのに十分な大きさの電流を選択されたヒューズに通すことによってヒューズがとばされまたは破断される。
【０００７】
したがって、製造後検査後にチップ上の特定のいくつかの不良回路または不良素子の代わりに使用することができる冗長素子を含めることによって、集積チップの歩留りを高めることが望ましい。チップのいくつかの欠陥部分を冗長素子に置き換えることによって通常のフィールド操作中に欠陥チップを修復する手段を有し、これにより全体的な信頼性およびサービサビリティを実質的に向上させることも同じように重要である。
【０００８】
光イメージング・センサを使用する技術では、光検出に関する技術の特徴を組み込むことによって歩留りおよび信頼性の向上を達成することができる。光イメージング技術に関する特定の１つの例は、電荷集積に対するコンデンサの広範囲の使用である。これらのコンデンサは、大きな量で、歩留りおよび信頼性に対する効果を有することができ、したがって顧客へ出荷する前にハードウェアに実装することができる冗長コンデンサ回路を有し、使用中に修復を提供することは非常に有益であろう。歩留りおよび信頼性ためのこのような冗長素子の実装は通常、パッケージ・レベルに追加のピンを必要とし、修復の実施を実行するためにこのパッケージ・レベルにプログラミングを実行することができる。多くの応用および設計において、このような実装のためにパッケージ・レベルにピンを追加することは不都合であり、または不可能である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、集積回路において使用されるヒュージング操作などの実行可能な電気的な機能を改良することにある。
【００１０】
本発明の他の目的は、集積回路内で、歩留り／性能または信頼性のための機能を、光センサ技術を使用して、単純なコマンドによって実行することにある。
【００１１】
本発明の他の目的は、スペクトルに基づいて選択された(spectrally selected)外部光活動化によるチップに埋め込まれたフォトダイオードの活動化を通して、集積回路内で、ヒュージング操作などの電気的な機能を実行することにある。
【００１２】
本発明の他の目的は、前記フォトダイオードのスペクトルに基づいて選択された外部光活動化によって電気的な機能を実行するチップに埋め込まれたフォトダイオードを有する集積回路および集積回路を製造する方法を提供することにある。
【課題を解決するための手段】
【００１３】
これらの目的およびその他の目的は、スペクトルに基づいて選択された外部光活動化によるチップに埋め込まれたフォトダイオードの活動化を通してヒュージング操作などの電気的な機能を実行する方法、ならびに対応する構造および回路によって達成される。本発明は、集積回路への追加の回路素子に関連して、特定の強度／波長特性を有する入射光が、修復の実施を実行するようにする、すなわち歩留りまたは信頼性あるいはその両方のために欠陥回路素子を冗長回路素子に置き換えるようにすることに基づく。パッケージ上の追加のピンは不要である。
【００１４】
本発明の他の利益および利点は、本発明の好ましい実施形態を具体的に説明し示した添付図面に関して書かれた以下の詳細な説明を検討することによって明らかとなろう。
【発明を実施するための最良の形態】
【００１５】
次に、添付図を参照して本発明を説明する。本発明をより明確に説明し示すため、これらの図では、構造のさまざまな態様が単純化されて示され、概略的に表現されている。例えば、これらの図は一様な尺度では描かれていない。さらに、構造のさまざまな態様は特定の形状を有するものとして示されるが、当業者には理解されるように、本発明は特定の形状の構造に限定されない。
【００１６】
前述のとおり、本発明は一般に集積回路または半導体構造に関し、図１は、本発明の好ましい実施形態の機能の実行に関連した集積回路１０のプロセス・レベルの断面を示している。集積回路１０は一般に、従来のプロセッシング・レベルを含むことができ、Ｐ＋基板１４のｐエピ領域１２にはＮ＋不純物を有するフォトダイオードＮ１が形成されている。ＰＳＧ（リンケイ酸塩ガラス）１６、レベル間誘電層（ＩＬＤ）２０、２２、２４および金属レベルＭ１、Ｍ２、Ｍ３からなる後続のプロセス・レベルは、集積回路プロセッシングを用いた従来のプロセス・レベルである。上部プロセス層は、酸化物および窒化物の最終パッシベーション層２６、３０、次いでカラー・フィルタ・レベル３２、続いて平坦化層３４およびマイクロ・レンズ３６を含む。本発明の機能の実行に関して、後に詳述するヒューズ操作を実行するために使用される赤色にだけ感度を持つように、カラー・フィルタは赤色カラー・フィルタが選択される。したがって、ヒューズ操作が実行されないとき、本発明において使用される好ましい回路は、存在する通常の光を感受しない。
【００１７】
構造１０は適当な任意の方法で製造することができる。下部基板１４は適当な任意の材料からなることができ、例えばバルク・シリコン基板とすることができる。前述のとおり層２６は酸化物材料からなることが好ましく、層２６は適当な任意の方法で付着される。半導体領域１２は、適当な基板を用意し、次いでＰ型ドーパントを注入してＰエピ層を形成し、Ｎ形ドーパントを注入してフォトダイオードＮ１を形成することによって形成することができる。これらのＮおよびＰ領域の形成には適当な任意のドーパントを使用することができ、例えばＮ型ドーパントはリンまたはヒ素イオン、Ｐ型ドーパントはホウ素イオンとすることができる。また、領域１２の所望のエリアにＮ型およびＰ型ドーパントを注入するのには、適当な任意のマスキング技法または他の適当なターゲテッド・イオン注入プロセスを使用することができる。
【００１８】
図２に、フォトダイオード拡散Ｎ１および本発明の機能の実行に関連した好ましい１つの回路を示す。フォトダイオードＮ１は、例えばヒューズ操作を実行するために設計された入射光を受け取る。トランジスタＮＦＥＴ１はフォトダイオードのリセット機能を実行する。リセット入力（ＲＳＴ）が高レベルのとき、ＮＦＥＴ１は「オン」になり、Ｎ１は電圧Ｖｄｄにチャージされる。ＲＳＴが低レベルに移行すると、拡散Ｎ１上の電圧は減衰し始め、Ｎ１の近傍における発生−再結合過程および入射光量に従って、時間の経過とともに減衰する。Ｎ１の両端の電圧（ＶＰＤ）が、Ｖｄ２よりも低いしきい電圧である検出レベルに達すると、トランジスタＰＦＥＴ１が「オン」になり、トランジスタＮＦＥＴ２のゲート（Ｖｇ）が、トランジスタＮＦＥＴ２のしきい電圧よりも高いＶｄ２となり、したがってＮＦＥＴ２は「オン」となって、電子ヒューズ（ｅ−ｆｕｓｅ）においてヒュージング操作が実行される。明瞭にするため、図２には、ヒュージング操作によって不良回路素子が良品回路素子に置き換えられる方法の詳細、またはパッケージングされたチップをシステム内に配置した後にＥＳＤ保護デバイスを入力パッドから切り離す方法の詳細は示されていないことに留意されたい。当技術分野ではこれらの詳細がよく知られており、理解されている。
【００１９】
ヒュージング操作のタイミング図の詳細を図３に示す。フォトダイオードＮ１のリセット信号ＲＳＴは幅ＷＲＳＴおよび周期ＴＲＳを有する。ＲＳＴは適当な任意の方法で発生させることができる。例えば、ＲＳＴはピクセル・クロックから発生させることができる。ピクセル・クロックは、チップの通常のピクセル機能を実行するために多くの集積チップが有するクロックの一型であり、通常はＲＳＴよりも高い周波数を有する。
【００２０】
図２および３を参照する。ＲＳＴが加えられると、Ｎ１はＮＦＥＴ１によって電圧Ｖｄｄにチャージされ、ＲＳＴがゼロになると、Ｎ１は下式に従って減衰し始める。
Ｃ（Ｖ）×ｄＶ（ｔ）／ｄｔ＝−（Ｉｇｒ＋ＩＰ）                    （１）
【００２１】
上式で、Ｃ（Ｖ）はＮ１の接合容量、Ｖ（ｔ）＝ＶＰＤはＮ１の両端の電圧、Ｉｇｒは、Ｎ１の空乏層に関連した発生−再結合電流、ＩＰは光電流である。電圧ＶＰＤが、Ｖｄ２よりも低いしきい電圧である検出限界に達すると、ＰＦＥＴ１が「オン」になる。ＶＰＤが下降し始めてからＰＦＥＴ１が導通するまでに要する時間がＴＤＴである。ＰＦＥＴ１の一方の側に接続された電圧Ｖｄ２は、ＲＳＴと同じ周波数を有し、パルス幅Ｔｄ２を有し、ＲＳＴが降下すると開始される信号である。ＰＦＥＴ１のもう一方の側の拡散の電圧Ｖｇは、Ｖｄ２と同じ周波数を有し、時間ＴＤＴだけＶｄ２から変位し、パルス幅ＴＰを有する。幅ＴＰは、Ｖｄ１（プログラミング・バイアス）によって供給された電流ＩＦがＴＰの間流れると仮定した場合に、トランジスタＮＦＥＴ２によってヒュージング操作を実行するのに十分な大きさであることが好ましい。
【００２２】
本発明の好ましい動作を傾斜接合を使用して論じる。接合容量Ｃ（Ｖ）は下式によって与えられる。
Ｃ（Ｖ）＝ＡＰＤ×（Ｑ×ａ×εＳＩ２／１２）１／３×Ｖ（ｔ）−１／３        （２）
【００２３】
ＡＰＤはフォトダイオードＮ１の面積、Ｑは電子の電荷であり、１．６０２１×１０−１９クーロン、ａは、Ｎ１の接合部における正味のドーピング勾配、εＳＩはシリコンの誘電率であり、１．０４４８×１０−１０ファラド／ｍである。電流Ｉｇｒは下式によって与えられる。
Ｉｇｒ＝［ＡＰＤ×Ｑ×ＮＩ／（２×τ）］×Ｗ                    （３）
【００２４】
上式で、ＮＩは、室温２７℃における固有キャリア濃度であり、１．６×１０１６／ｍ３に等しく、τは、空間電荷領域における有効寿命、Ｗは空間電荷幅であり、Ｗは下式によって与えられる。
Ｗ＝［１２×εＳＩ／（Ｑ×ａ）］１／３×Ｖ（ｔ）１／３                    （４）
【００２５】
光電流ＩＰは下式によって与えられる。
ＩＰ＝Ｉ×ＡＰＤ×Ｈ                    （５）
【００２６】
上式で、Ｉはｐ−ｎ構造の光感度、Ｈは照明レベル（ｆｔ．ｃｄ）である。
例えば以下の値が割り当てられる。
τ＝１．６マイクロ秒、ａ＝３×１０２９ｍ−４、Ｉ＝０．０５Ａ／ｍ２・ｆｃ、およびＡＰＤ＝１０ｍｉｌ２＝６．２５×１０−１０ｍ２
【００２７】
式（２）、（３）、（４）および（５）を式（１）に代入すると、以下の微分方程式が得られる。
｛Ｖ（ｔ）−２／３×［ｄＶ（ｔ）／ｄｔ］｝＋｛Ｉ×Ｈ×［１２／（Ｑ×ａ×εＳＩ）１／３］×Ｖ（ｔ）−１／３｝＋｛［ＮＩ／（２×τ）］×［１４４×Ｑ／（ａ２×εＳＩ）１／３］｝＝０                    （６）
【００２８】
式（６）の明白な解は存在しないが、この式は、電圧Ｖ（ｔ）は段階的に増分し、対応するｄ（ｔ）を計算する数値技法によって最もうまく解かれる。図４に、Ｎ１の両端の初期電圧Ｖｄｄが２．５Ｖである場合のフォトダイオードＮ１の両端の電圧Ｖ（ｔ）についての式（６）の解を、照明レベルＨをパラメータとして時間の関数として示す。図５に、検出レベルＶＤＴが０．５Ｖである場合のＴＤＴを、初期電圧をパラメータとして照明レベルに対して示す。ＴＤＴは、前述のとおり、ＶＰＤが、電圧Ｖｄ２よりも低いＰＦＥＴ１の１つのしきい電圧である検出レベルＶＤＴに達するまでの時間である。
【００２９】
図５は、非常に低い照明レベルに関して検出時間ＴＤＴが１秒近くに達し、またはそれ以上に達することを示している。また、予想されるとおり、初期電圧Ｖｄｄが低下するにつれてＴＤＴは低下する。
【００３０】
図２のトランジスタＮＦＥＴ２に関連付けられた電子ヒューズは、適当な任意の電子ヒューズまたは従来の電子ヒューズとすることができ、例えば以下の動作条件を有することができる。
プログラミング電圧Ｖｄ１：３．３Ｖ
プログラミングＮＦＥＴ２最大電流ＩＯＮ：１０ｍＡ＜ＩＯＮ＜１５ｍＡ
プログラミング時間ＴＰ：０．２ミリ秒≦ＴＰ＜１．５ｍｓ
【００３１】
本発明の動作は、例えば値ＴＰ＝０．３ｍｓを動作点(operating point)として示すことができる。この動作点に関して、ＮＦＥＴ１のゲート（ＲＳＴ）への入力電圧ＶＲＳＴはＮＦＥＴ１のしきい電圧よりも高く、３．３Ｖに設定される。初期電圧Ｖｄｄは０．７Ｖから３．３Ｖの値を有することができ、動作点の電圧は２．５Ｖである。ＰＦＥＴ１をオンにするためにＶＰＤが到達する必要がある検出レベルＶＤＴは０．５Ｖである。Ｖｄ２は、ＶＤＴよりも高いしきい電圧（ＰＦＥＴ１のＶｔ＝−０．５Ｖ）である１．０Ｖ（Ｖ２）に設定される。さらに、Ｖｄ２＝１．０Ｖにおいて、ＮＦＥＴ２のゲートの電圧Ｖｇ（Ｖ１）は、ＮＦＥＴ２のＶｔ（０．５Ｖ）よりも高い１．０Ｖである。図５から、検出レベル０．５Ｖ、初期電圧２．５Ｖにおいて、ＴＤＴは、照明レベル（Ｈ）１０ｆｔ．ｃｄ（約１０７６．３９ルクス）で約１．４×１０−３秒、照明レベル１００ｆｔ・ｃｄ（約１０７６３．９ルクス）で約１０−４秒である。照明レベル（ＨＭ）１０ｆｔ．ｃｄ（約１０７６．３９ルクス）は、本発明によって与えられたヒュージング操作を始動させる（実行する）ことなくフォトダイオードＮ１に存在することができる、すなわちフォトダイオードＮ１に入射することができる最大背景照明であると考えられる。入射照明レベル１００ｆｔ．ｃｄ（約１０７６３．９ルクス）（Ｈ０）は、この技術によって与えられたヒューズ操作を実行するのに必要なレベルである。さらに、背景光によってヒューズ操作が偶然に実行される確率を最小化するため、Ｎ１が赤色光に対してだけ選択的であるように図１の４０に示されたフィルタが選択されて、フォトダイオードＮ１の上に配置される。
【００３２】
歩留り向上（ウエーハ・レベル）または信頼性（パッケージ・レベル）のためのヒューズ操作の実行、すなわち不良素子の良品冗長素子への置換えは、フォトダイオードＮ１のところで下式によって与えられる照明レベル（ＨＥ）を有する赤色光を１秒間使用して実行することができる。
ＨＥ＝Ｈ０×ＱＥ                    （７）
【００３３】
上式で、ＱＥは、一般に約０．３５である系の量子効率である。
【００３４】
図３を参照すると、この操作に対する上記の条件は、信号Ｖｄ２の幅Ｔｄ２の幅１．６×１０−３秒で満たされる。信号ＲＳＴの周期ＴＲＳは１．８ミリ秒に設定され、信号ＲＳＴの幅ＷＲＳＴは０．０１ミリ秒に設定される。図４および５を使用して異なる動作条件を利用することもできる。
【００３５】
図６に、歩留りおよび信頼性のために多くのヒューズ６２、６４、６６がいくつかの欠陥素子を置き換えることができる場合の本発明の応用を示す。デマルチプレクサ６８を使用してヒューズを一度に１つずつ選択して、不良素子を冗長素子に置き換える。
【００３６】
図７に本発明の第２の応用を示す。この応用は、高速Ｉ／Ｏ用の静電放電デバイス（ＥＳＤ）を、前述の光学手段を使用して切り離すためのものである。高速Ｉ／Ｏは例えば、光センサと同じチップ上に配置されたＡＳＩＣなどの高性能回路の部分である。ＥＳＤダイオードのサイズは、低オン抵抗(lowon-resistance)および高破壊電流(high failure current)の達成に基づいて、ＥＳＤパルスを安全に放電するように決定される。ＥＳＤ保護デバイスの目標は以下のとおりである。
Ｉ／Ｏパッド電圧（Ｖｐａｄ）を、ＮＦＥＴ／ＰＦＥＴドライバのドライバ・トリガ電圧（Ｖｔ１）よりも低く保ち、
ゲート・ノードにおける電圧（Ｖｇａｔｅ）を、レシーバのゲート酸化物破壊の破壊電圧（Ｖｏｘ、ｂｖ）よりも低く保つ。
【００３７】
しかし、ＥＳＤダイオードはＩ／Ｏパッドにかなりの容量を追加し、このことは高速Ｉ／Ｏの性能に不利な影響を与える。本発明の解決法は、高速Ｉ／Ｏへの影響を排除するためにパッケージング後にＩ／ＯパッドからＥＳＤダイオードを切り離すことである。これは、ＥＳＤ放電経路上に適切な数の電子ヒューズを使用し、パッケージング後にこれらの電子ヒューズを光学手段を使用してとばすことによって達成することができる。
【００３８】
本発明の好ましい実施形態はいくつかの重要な利点を有する。例えば、本発明を効果的に使用して、集積回路パッケージ上にピンを追加する必要なしに、冗長性または電気的な機能のフィールド・プログラミング、あるいはその両方を提供することができる。さらに、既存の多くの集積回路設計は光センサ技術を含んでおり、本発明は、このような回路設計に組み込むのに非常によく適している。
【００３９】
本明細書に開示された発明が前述の目的を果たすために十分に検討されていることは明らかだが、多数の変更および多数の実施形態が当業者によって考案されること、ならびに、添付の請求項は、このような変更および実施形態の全てを、本発明の真の趣旨および範囲に含まれるものとしてカバーすることを理解されたい。
【図面の簡単な説明】
【００４０】
【図１】光センサ・マスク・レベルを有する集積回路の断面図である。
【図２】光学的に活動化される電子ヒューズを示す回路図である。
【図３】図２の回路の動作において各種電圧が時間の経過とともにどのように変化するのかを示すタイミング図である。
【図４】時間の経過に伴うフォトダイオード電圧の減衰を示すグラフである。
【図５】フォトダイオードが検出レベルまたはしきい値レベルに達するまでの時間を、フォトダイオードの照明レベルに対して示したグラフである。
【図６】本発明を多ヒューズ応用に対して使用する方法を示す回路図である。
【図７】ダイオードに基づくＥＳＤ保護を備えたＩ／Ｏ回路の概略図である。このＥＳＤ保護デバイスをヒュージング操作によって入力パッドから切り離すことができる。
【符号の説明】
【００４１】
１０  集積回路
１２  ｐエピ領域
１４  Ｐ＋基板
１６  ＰＳＧ（リンケイ酸塩ガラス）
２０  レベル間誘電層（ＩＬＤ）
２２  レベル間誘電層（ＩＬＤ）
２４  レベル間誘電層（ＩＬＤ）
２６  パッシベーション層
３０  パッシベーション層
３２  カラー・フィルタ・レベル
３４  平坦化層
３６  マイクロ・レンズ
４０  赤色カラー・フィルタ
Ｎ１  フォトダイオード
Ｍ１  金属レベル
Ｍ２  金属レベル
Ｍ３  金属レベル
６２  ヒューズ
６４  ヒューズ
６６  ヒューズ
６８  デマルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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