(57)【特許請求の範囲】
【請求項１】
入力端子と出力端子との間に、入力される差動入力信号を、あらかじめ定めた一定の遅延時間ずつ、順次、遅延させる複数の遅延回路と、入力される差動入力信号をあらかじめ指定したタップ係数それぞれと乗算する複数の乗算回路と、入力される差動入力信号を加算した結果を出力する複数の加算回路と、を少なくとも備え、複数の前記遅延回路、複数の前記乗算回路、複数の前記加算回路により演算された演算結果を、差動出力信号として、前記出力端子から出力する電気分散等化回路において、
複数の前記遅延回路、複数の前記乗算回路、複数の前記加算回路の各回路のうち、少なくとも一部の回路について、当該回路に内包される差動対からの差動出力信号を次段の回路に内包される差動対に直接入力する構成とし、
複数の前記遅延回路それぞれが、複数の遅延用バッファを多段に縦列接続して構成されており、複数の前記遅延回路のうち、いずれか１または複数の遅延回路について、それぞれの遅延回路を構成する複数の前記遅延用バッファの少なくとも一部の遅延用バッファが、差動入力信号を利得１で増幅する差動対のみからなる第２の遅延用バッファにより構成され、残りの遅延用バッファが、差動入力信号を利得１で増幅する差動対と該差動対からの差動出力信号を出力するための出力用のエミッタフォロアとからなる第１の遅延用バッファにより構成され、
前記第１の遅延用バッファは、出力回路を構成する前記出力用のエミッタフォロアの出力端子として、出力用トランジスタのエミッタ端子位置から第１の差動出力信号を取り出す第１の差動出力端子ｑｔ１，ｑｃ１と、前記出力用トランジスタのエミッタ端子にコレクタ端子とベース端子が接続されエミッタ端子が電流源に接続されるレベルシフト用トランジスタのエミッタ端子位置から第２の差動出力信号を取り出す第２の差動出力端子ｑｔ２，ｑｃ２との双方を備えて構成され、
前記第１の遅延用バッファと前記第２の遅延用バッファとから構成される前記１または複数の遅延回路において、前記第１の遅延用バッファの次段に前記第２の遅延用バッファを接続する構成では、前記第１の遅延用バッファの前記第２の差動出力端子ｑｔ２，ｑｃ２を出力端子として接続し、前記第１の遅延用バッファの次段に他の前記第１の遅延用バッファを接続する構成では、前記第１の遅延用バッファの前記第１の差動出力端子ｑｔ１，ｑｃ１を出力端子として接続していることを特徴とする電気分散等化回路。
【請求項２】
請求項１に記載の電気分散等化回路において、次段の回路に内包される差動対に前記差動出力信号を直接入力する当該回路に内包される差動対の回路構成は、コレクタ側電源電圧端子と増幅用トランジスタそれぞれの負荷抵抗との間に、レベルシフト用トランジスタをそれぞれ接続していることを特徴とする電気分散等化回路。
【請求項３】
請求項１または２に記載の電気分散等化回路において、複数の前記乗算回路のうち、少なくとも一部の乗算回路が、差動入力信号とあらかじめ指定したタップ係数とを乗算する乗算用双差動対のみにより構成され、残りの乗算回路が、差動入力信号とあらかじめ指定したタップ係数とを乗算する乗算用双差動対と該乗算用双差動対からの差動出力信号を出力するための出力用のエミッタフォロアとにより構成されていることを特徴とする電気分散等化回路。
【請求項４】
請求項１ないし３のいずれかに記載の電気分散等化回路において、複数の前記加算回路のうち、少なくとも一部の加算回路が、２つの差動入力信号を加算する２入力の加算用双差動対のみにより構成され、残りの加算回路が、２つの差動入力信号を加算する加算器用双差動対と該加算用双差動対からの差動出力信号を出力するための出力用のエミッタフォロアとにより構成されていることを特徴とする電気分散等化回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気分散等化回路に関し、光ファイバ中を伝搬する光信号を光電変換した後に、電気的に信号処理を施すことによって、信号波形を整形する電気回路の分野に属する。
【背景技術】
【０００２】
近年、光ファイバアクセスやＡＤＳＬ（Asymmetrical  Digital  Subscriber  Line）等の技術を利用した高速インターネットの普及に伴い、光ファイバにより構築された基幹回線において、より広帯域・長距離に亘り信号を確実に伝送することを可能とする技術が求められている。
【０００３】
一般に、基幹回線においては、波長多重化された光信号が用いられており、光信号が減衰した際に、光ファイバアンプを用いて、まとめて増幅することによって、何千ｋｍにも亘る伝送を、光電変換して電気信号に戻してから信号再生を行うことなく、光信号のままで、効率的な長距離伝送を行うように構成している。
【０００４】
しかしながら、伝送距離の延伸、ＷＤＭ（Wavelength  Division  Multiplexing：波長分割多重）方式による波長の高密度化、１チャネル当たりの伝送速度の増加に従い、信号波形の劣化が激しくなってくるため、減衰した光強度を光ファイバアンプで増幅するだけでは、十分に低いＢＥＲ（Bit  Error  Ratio：ビット誤り率）を確保することができなくなってくる。
【０００５】
信号波形の主な劣化要因としては、ＣＤ（Chromatic  Dispersion：波長分散）、ＰＭＤ（Polarization  Mode  Dispersion：偏波モード分散）等がある。ここで、ＣＤは、波長によって光ファイバを伝搬する速度が異なることを意味している。一般に、変調された光信号の波長は、完全に単一の波長ではなく、変調速度に応じた波長幅を有しているため、光ファイバ中を信号パルスが伝搬するにつれて、ＣＤによって、信号パルスが次第に歪んできて、パルス幅が広がってきてしまう。
【０００６】
また、ＰＭＤは、光ファイバ中を伝搬する光信号の２つの偏光モードの伝搬速度が異なることを意味しているが、該ＰＭＤによっても、ＣＤによる信号波形の劣化と類似した波形の劣化が生じてしまう。光ファイバ中を伝搬する光信号は、一般に、或る偏光の向きを有しているが、光信号が光ファイバを伝搬する際に、この偏光が２つの偏光モードに分離して伝搬する。しかし、ＰＭＤのために、長い距離を伝搬すると、両者の偏光モードのずれ量により、パルス幅が広がったり、さらには、１つのパルスが２つに分離したりするなどの波形の乱れが生じてしまう。
【０００７】
信号のビットレートが低いときには、ＣＤによるパルス幅の広がりやＰＭＤによる偏光モードのずれ量は、信号の１ビット当たりの時間幅と比べて小さく、隣のビットと干渉し合うＩＳＩ（Inter-Symbol  Interference：符号間干渉）が発生する頻度は少ないので、ＢＥＲ（ビット誤り率）に対する影響は小さい。しかし、信号のビットレートが高くなればなるほど、隣接するビットと干渉し易くなり、通信エラーが増加するという問題が生じる。
【０００８】
ＣＤ，ＰＭＤ以外にも、信号波形の劣化要因として、例えば、帯域制限光フィルタによる波形劣化、非線形効果などが挙げられる。
【０００９】
これらの信号波形の劣化を抑制する方法として、例えば、ＣＤについて言えば、光学的に波長分散を補償する分散補償ファイバを光ファイバとして用いる方法などの、光学的な方法も提案されている。しかし、光学的な方法だけを用いて改善することが可能な波長分散の量としては限界があり、また、補償することができる波形劣化の要因についても限定されてしまう。
【００１０】
一方、最近は、基幹回線で用いられる１０Ｇｂｉｔ／ｓ，４０Ｇｂｉｔ／ｓ程度にも及ぶ高速の信号に関する信号劣化を改善する別の方法として、ＥＥ（Electronic  Equalizer：電気等化回路）を用いた手法が注目されている。ＥＥ（電気等化回路）を用いた手法が注目されるのは、光学的な方法を用いる場合に比べて、小型、低価格、かつ、応答が高速であり適応等化が比較的し易く、また、種々の波形劣化要因に適用し易いというメリットがあるためである。
【００１１】
ここに、ＥＥ（電気等化回路）は、乱れた信号波形を電気的に等化するための回路であり、主に、以下の３種類の回路構成が用いられている。
【００１２】
すなわち、ＦＦＥ（Feed  Forward  Equalizer：フィード・フォワード型等化回路）、ＤＦＥ（Decision  Feedback  Equalizer：判定帰還型等化回路）、ＭＬＳＥ（Maximum  Likelihood  Sequence  Estimation：最尤系列推定法）型の等化回路の３種である。このうち、前２者はアナログ等化回路であり、最後のＭＬＳＥ型の等化回路はデジタル等化回路である。
【００１３】
なかでも、ＦＦＥ型の等化回路は、構成が比較的容易であることのみならず、各種のＩＳＩ（符号間干渉）の中でも、或るビットの波形が後ろのビットに影響を与えているＩＳＩについてのみ等化し、それ以外については等化することができないというＤＦＥ型の等化回路とは異なり、ビットの前・後ろの両方の信号（つまり両方のビット）のＩＳＩを等化することができる。また、ＭＬＳＥ型の等化回路では、信号のレートと同程度以上の速度のＡ／Ｄ変換器が必要になり、１０Ｇｂｉｔ／ｓクラスの高速の信号を取り扱うためには、精度や消費電力の面から、まだ実用上の困難が伴う点が多い技術であるのに対して、ＦＦＥ型の等化回路は、高速信号に対しても、実用性が高く、現状でも最も広く用いられている。
【００１４】
従来技術におけるＦＦＥ型の等化回路（タップ数が３の場合）の構成は、図８のような構成になっていて、入力バッファ１と出力バッファ５との間には、タップ数Ｎ（Ｎ：２以上の整数）に応じた複数個の遅延回路（タップ数がＮ個の場合、（Ｎ−１）個の遅延回路。図８の３タップ構成の場合、第１の遅延回路２１、第２の遅延回路２２の２個）、複数個の乗算回路（タップ数がＮ個の場合、Ｎ個の乗算回路。図８の場合、第１の乗算回路３１、第２の乗算回路３２、第３の乗算回路３３の３個）、および、複数個の加算回路（タップ数がＮ個の場合、（Ｎ−１）個の加算回路。図８の場合、第１の加算回路４１、第２の加算回路４２の２個）が必要である。
【００１５】
遅延回路（第１の遅延回路２１、第２の遅延回路２２）は、縦列接続され、入力バッファ１からの入力信号を、あらかじめ決められた一定の遅延時間ずつ順次遅延させて出力する機能を有する。
【００１６】
乗算回路（第１の乗算回路３１、第２の乗算回路３２、第３の乗算回路３３）は、入力バッファ１および各遅延回路（第１の遅延回路２１、第２の遅延回路２２）からそれぞれの乗算回路に入力される入力信号に対して、各乗算回路ごとに指定された一定のタップ係数（それぞれ、タップ係数ａ１，ａ２，ａ３）を乗じた信号を出力する機能を有する。通常、タップ係数（タップ係数ａ１，ａ２，ａ３）の値としては、−１〜１の範囲内の値を採るように設計される。
【００１７】
また、加算回路（第１の加算回路４１、第２の加算回路４２）は、２つの入力信号を足し合わせた信号を出力する機能を有し、まず、第１の乗算回路３１、第２の乗算回路３２からの入力信号を加算し、しかる後、第１の乗算回路３１、第２の乗算回路３２からの入力信号の加算結果と第３の乗算回路３３からの入力信号とを加算することによって、各乗算回路（第１の乗算回路３１、第２の乗算回路３２、第３の乗算回路３３）からの入力信号を順次加算する機能を有する。
【００１８】
なお、ＦＦＥ型の等化回路を構成する各遅延回路、各乗算回路、各加算回路は、全て線形の演算回路である。したがって、最終段の出力バッファ５にリミッタアンプを用いる場合の出力バッファを除けば、図８のＦＦＥ型の等化回路全体は、線形の信号処理を行う回路となる。つまり、入力されてくる信号をあらかじめ定めた一定の遅延時間ずつ遅延させながら、あらかじめ定めた或る係数を乗じて、足し合わせることによって、ＰＭＤ等の波形劣化要因が加わったとき、該波形劣化要因を打ち消すような特性を生み出すことができる。
【００１９】
図８のような構成を利用した既存技術としては、例えば、非特許文献１のM．Nakamuraによる“Electrical  PMD  equalizer  ICs  for  a  40-Gbit/s  transmission”，TuG4  OFC2005，（2005）が挙げられる。該非特許文献１に記載の図８のような既存技術においては、各タップ係数ａ１，ａ２，ａ３を入力するためのタップが接続されている乗算回路（第１の乗算回路３１、第２の乗算回路３２、第３の乗算回路３３）それぞれを入力信号が通過していく場合について、ＦＦＥ型の等化回路（ＩＣ）の信号通過経路すなわち入力バッファ１から出力バッファ５に至るまでに通過する各演算回路の経路を記述すると、以下のようになる。
【００２０】
第１の乗算回路３１を通過する場合、つまり、タップ１スルーの経路の場合、  入力バッファ１→第１の乗算回路３１→第１の加算回路４１→第２の加算回路４２→出力バッファ５の経路である。
【００２１】
第２の乗算回路３２を通過する場合、つまり、タップ２スルーの経路の場合、  入力バッファ１→第１の遅延回路２１→第２の乗算回路３２→第１の加算回路４１→第２の加算回路４２→出力バッファ５の経路である。
【００２２】
第３の乗算回路３３を通過する場合、つまり、タップ３スルーの経路の場合、  入力バッファ１→第１の遅延回路２１→第２の遅延回路２２→第３の乗算回路３３→第２の加算回路４２→出力バッファ５の経路である。
【００２３】
すなわち、タップ係数ａ１を乗算する第１の乗算回路３１のタップ１を経由する場合と、タップ係数ａ２を乗算する第２の乗算回路３２のタップ２を経由する場合との信号の遅延時間の差（タップ遅延時間ＤＴ１２）は、ほぼ、第１の遅延回路２１を経由する時間で決定されることがわかる。また、タップ係数ａ２を乗算する第２の乗算回路３２のタップ２を経由する場合と、タップ係数ａ３を乗算する第３の乗算回路３３のタップ３を経由する場合との信号の遅延時間の差（タップ遅延時間ＤＴ２３）は、ほぼ、第１の加算回路４１を経由する時間と第２の遅延回路２２を経由する時間との差で与えられることがわかる。
【００２４】
タップ遅延時間（つまりタップ遅延時間ＤＴ１２，ＤＴ２３）の設定としては、伝送ビット間隔と同じ時間に設定する整数型の場合と、伝送ビット間隔の半分の時間に設定する場合との２種類が広く使用されている。前と後ろの双方のビット干渉を取り除く機能のみを有する図８のような３タップ構成のＦＥＥ型の等化回路の場合には、タップ遅延時間ＤＴ１２，ＤＴ２３のいずれについても、伝送ビット間隔と同じ時間に設定する整数型の構成が用いられる。
【００２５】
タップ遅延時間（つまりタップ遅延時間ＤＴ１２，ＤＴ２３）は、前述のように、主に、遅延回路（第１の遅延回路２１、第２の遅延回路２２）の遅延時間によって決定される。遅延回路（第１の遅延回路２１、第２の遅延回路２２）の具体的な実現方法としては、基板上の配線を用い、該配線上を信号を伝搬させることによってあらかじめ定めた一定時間だけ遅延させるものと、利得（ゲイン）が“１”のバッファを用いて、該バッファを１ないし複数段遅延段として縦列接続することにより、あらかじめ定めた一定時間分だけ遅延させるものとの２種類が用いられている。
【００２６】
遅延回路の実現方法として基板上の配線を用いる方法は、バッファを用いる場合に比べて、消費電力が低いという利点があり、例えば、非特許文献２のS．Wada（NEC）らによる“Compensation  for  PMD-induced  time-variant  waveform  distortions  in  43-Gbit/s  NRZ  transmission  by  ultra-wideband  electrical  equalizer  module”，IEEE  OFC，OWE2（2006）にも提案されている。
【００２７】
しかしながら、非特許文献２に記載のような配線を用いる方法の場合、信号の伝送レートが十分に高速の場合でない限り、基板上に長い配線が必要となり、ＦＦＥ型の等化回路のＩＣチップサイズが大きくなってしまうという問題がある。
【００２８】
例えば、伝送レートが１０Ｇｂｉｔ／ｓの場合、図８に示すような３タップで、かつ、整数型の回路構成を実現しようとする場合には、第１の遅延回路２１、第２の遅延回路２２の遅延時間として、それぞれ、１００ｐｓが必要となる。１００ｐｓの遅延時間を配線によって実現しようとすると、比誘電率１０のＩｎＰの基板上に配線する場合には、約１０ｍｍの長さの配線が必要になる。この結果、ＦＦＥ型の等化回路として数ｍｍ角のＩＣチップの中で実現しようとしても、ＩＣチップサイズの増大を招いてしまう。
【００２９】
これに対して、利得（ゲイン）が“１”のバッファを遅延段として用いる方式の場合、基板上の配線を用いる場合に比較して、より多くの消費電力を要するという課題はあるものの、配線を長く引き回さなくても、遅延段を構成するバッファの遅延時間を利用して、所要の遅延時間を得ることができるため、チップサイズを小さくすることができるという利点が得られる。
【非特許文献１】M．Nakamura  etal．，“Electrical  PMD  equalizer  ICs  for  a  40-Gbit/s  transmission”，TuG4  OFC2005，（2005）
【非特許文献２】S．Wada（NEC）  etal．，“Compensation  for  PMD-induced  time-variant  waveform  distortions  in  43-Gbit/s  NRZ  transmission  by  ultra-wideband  electrical  equalizer  module”，IEEE  OFC，OWE2（2006）
【発明の開示】
【発明が解決しようとする課題】
【００３０】
利得（ゲイン）が“１”のバッファを遅延回路の構成要素として用いる電気分散等化回路としては、例えば、前記非特許文献１に記載されている構成例が存在している。
【００３１】
該非特許文献１においては、４０Ｇｂｉｔ／ｓの光信号を等化するために、ＩｎＰ  ＨＢＴ（Hetero-junction  Bipolar  Transistor：ヘテロ接合バイポーラトランジスタ）を用いて、ＥＥ（電気等化回路）を構成している。このようなＩｎＰ  ＨＢＴを用いた回路の場合、前記非特許文献１には明示されていないが、利得（ゲイン）が“１”のバッファを用いた遅延回路として、例えば、図９のような回路構成を用いることが一般的である。
【００３２】
図９は、従来のＦＦＥ（フィード・フォワード型等化回路）を構成する遅延回路の構成を示すブロック構成図であり、図９（Ａ）は、図８の第１の遅延回路２１、第２の遅延回路２２のいずれにも適用される遅延回路２のブロック構成を示し、図９（Ｂ）は、遅延回路２を構成する遅延用バッファＢＵＦＡの回路構成を示す回路図である。
【００３３】
図９（Ａ）に示すように、遅延回路２は、あらかじめ定めた一定の遅延時間を得るために、１ないし複数個の遅延用バッファＢＵＦＡが縦列接続されて構成されている。各遅延用バッファＢＵＦＡは、利得（ゲイン）が“１”であり、図９（Ｂ）に示すように、差動入力端子ｄｔ，ｄｃからの差動入力信号を増幅用トランジスタＴ１１，Ｔ１２に対して相補的に入力する差動対ＤＡ１と、該差動対ＤＡ１の出力正／補端子それぞれにベース端子が接続される出力用トランジスタＴ３１，Ｔ４１を有する２つの出力用のエミッタフォロアＥＦ１Ａ，ＥＦ２Ａとが内包されて構成されている。２つのエミッタフォロアＥＦ１Ａ，ＥＦ２Ａそれぞれからは、差動入力端子ｄｔ，ｄｃからの差動入力信号に対して、差動対ＤＡ１によって決定される或る遅延時間だけ遅延した差動出力信号として差動出力端子ｑｔ，ｑｃから出力される。
【００３４】
なお、図９（Ｂ）において、ＶＣＣ，ＶＥＥは、それぞれ、コレクタ側電源電圧端子、エミッタ側電源電圧端子であり、ＶＣＳは、定電流用トランジスタＴ１３，Ｔ３２，Ｔ４２を共通にオン・オフ制御するための定電流源制御用電圧端子である。また、レベルシフト用トランジスタＴ１４，Ｔ３３，Ｔ４３は、いずれも整流用のダイオードとして機能する。
【００３５】
しかしながら、図９（Ａ）に示すように、利得（ゲイン）“１”の遅延用バッファＢＵＦＡを多段に縦列接続して、遅延回路２として用いる場合、遅延用バッファＢＵＦＡの接続段数が増加するにつれて、差動出力端子ｑｔ，ｑｃから出力される差動出力信号の信号特性に対して各遅延用バッファＢＵＦＡの回路構成に伴う影響が順次蓄積していき、差動出力端子ｑｔ，ｑｃから出力される差動出力信号の信号特性に悪影響を及ぼすという問題が生じる。
【００３６】
特に、差動出力端子ｑｔ，ｑｃから出力される差動出力信号の信号特性として重要な群遅延時間の平坦性については、遅延用バッファＢＵＦＡがわずかでも平坦ではない群遅延時間特性を有している場合には、かくのごとき遅延用バッファＢＵＦＡを多段に接続すると、各遅延用バッファＢＵＦＡにおける群遅延時間の非平坦性が順次蓄積していき、群遅延時間の平坦性が次第に劣化してくるという問題が生じる。
【００３７】
つまり、ＦＦＥ型の等化回路として、群遅延時間の偏差が劣悪な遅延回路を用いると、以下のような問題が生じる。例えば、ＦＦＥ型の等化回路に、ＰＲＢＳ（Pseudo  Random  Bit  Stream：擬似ランダムビット列）からなるデジタル信号（差動入力信号）を入力した場合、このデジタル信号（差動入力信号）には広い範囲の周波数成分が含まれている。群遅延時間偏差が劣悪な遅延回路においては、周波数によって（デジタル信号の場合、ビット列によって）、遅延時間が変動してしまう。
【００３８】
例えば、光ファイバ中に２０Ｇｂｉｔ／ｓ（つまり１ｂｉｔ当たりの時間間隔５０ｐｓ）の差動信号を伝搬する場合には、ほぼ０〜２０ＧＨｚの周波数範囲において、群遅延時間の偏差が１ｂｉｔ当たりの時間間隔５０ｐｓに比して、十分に小さいことが必要である。
【００３９】
ＦＦＥ型の等化回路からなるＥＤＣ（Electric  Dispersion  Compensation：電気分散補償）回路の後段に接続されるＣＤＲ（Clock  and  Data  Recovery：クロック・データ再生）回路においては、周期的なクロック信号として再生されたタイミングに基づいて、ＥＤＣ回路の出力信号を識別してデジタル信号に変換するため、ＥＤＣ回路における群遅延時間の偏差に伴い、遅延時間に乱れが生じてしまった場合には、ＥＤＣ回路の出力信号をデジタル信号として再生する際に、識別エラーが発生し、ＢＥＲ（Bit  Error  Ratio）が劣化するという問題が発生する。
【００４０】
例として、非特許文献１のように、ＩｎＰ  ＨＢＴを用いて、図９（Ｂ）のような遅延用バッファＢＵＦＡを多段に接続して、図９（Ａ）のような遅延回路２を構成した場合には、群遅延時間の平坦性の劣化は、各遅延用バッファＢＵＦＡの出力用として接続したエミッタフォロアＥＦ１Ａ，ＥＦ２Ａの段数に比例して、顕著になってくる。ＩｎＰ  ＨＢＴを用いたエミッタフォロアＥＦ１Ａ，ＥＦ２Ａは、それ自体が、群遅延時間の平坦性を劣化させる性質を持っている。このため、何らかの手法を用いて、この劣化した群遅延時間の平坦性を補償しない限り、エミッタフォロアＥＦ１Ａ，ＥＦ２Ａの段数が増加すればするほど、群遅延時間の平坦性は劣化していく。
【００４１】
図８に示すＦＦＥ型の等化回路を、ＩｎＰ  ＨＢＴを用いて構成した場合に、１ＧＨｚに比して十分に低い周波数帯域（つまりほぼ０ＧＨｚ近傍の低周波数帯域）における群遅延時間の値を基準にして０ｐｓと設定した場合の群遅延偏差の周波数依存性（ほぼ０ＧＨｚを基準とした群遅延時間の変化）について図１０に示している。
【００４２】
図１０において、タップ１スルーが示す曲線（実線）は、図８に示すように、第１の乗算回路３１のタップ係数ａ１を“１”に設定し、他の第２の乗算回路３２、第３の乗算回路３３それぞれのタップ係数ａ２，ａ３を“０”に設定した場合の群遅延時間特性を示している。この場合は、信号は、３つの第１の乗算回路３１、第２の乗算回路３２、第３の乗算回路３３のうち、第１の乗算回路３１のみを経由して出力される。
【００４３】
タップ２スルーまたはタップ３スルーも、同様であり、それぞれ、第２の乗算回路３２のタップ係数ａ２または第３の乗算回路３３のタップ係数ａ３を“１”に設定し、他の第１の乗算回路３２、第３の乗算回路３３それぞれのタップ係数ａ１，ａ３または他の第１の乗算回路３１、第２の乗算回路３２それぞれのタップ係数ａ１，ａ２を“０”に設定した場合の群遅延時間特性を示し、それぞれ、第２の乗算回路３２または第３の乗算回路３３のみを経由して出力される場合を示している。
【００４４】
ここで、図８に示すように、タップ１スルー、タップ２スルー、タップ３スルーの順に、経由する遅延回路の個数が、“０”，“１”，“２”と増加してくる。つまり、タップ１スルー、タップ２スルー、タップ３スルーの順に、図８のＦＦＥ型の等化回路から出力される信号に対して遅延回路の回路特性が次第に蓄積していき、群遅延時間の特性が次第に劣化し、群遅延時間の平坦性が喪失していくことになり、図１０のような周波数特性を示すことになる。
【００４５】
つまり、最も遅延回路の個数が多くなるタップスルー３の場合、群遅延時間の偏差が周波数に応じて大きく変動して、最大約４０ｐｓにも及んでしまうため、例えば、高速信号として１チャネル当たりのレートが２０Ｇｂ／ｓ（つまり１ｂｉｔ当たりの時間間隔５０ｐｓ）のＲＺ−ＤＱＰＳＫ（Ｒeturn  to  Zero−Differential  Quadrature  Phase  Shift  Keying：ＲＺ型差動４相位相偏移変調）信号を用いた場合には、この入力信号の信号波形は、ジッタを多く含んだものになり、ＢＥＲ特性が劣化して、ＥＤＣ（電気分散補償）回路の波形整形効果が十分には得られないという問題が生じる。
【００４６】
以上のように、従来の電気分散等化回路において、ＦＦＥ型の等化回路として、遅延回路に遅延用バッファを用いる場合、多段に接続された遅延用バッファの群遅延時間の偏差が順次蓄積していき、これによって、遅延用バッファの段数が増加すればするほど、群遅延時間の平坦性が劣化していき、信号のジッタとなって、出力信号のＱ値特性が劣化するという問題があった。また、ＦＦＥ型の等化回路においては、信号が高速化するにつれて、遅延回路のみに限らず、乗算回路や加算回路においても、信号の群遅延時間の平坦性の劣化が問題になってくる。
【００４７】
本発明は、以上のような課題を解決するためになされたものであり、入力信号の波形を歪ませることなく、高速信号の波形整形が可能な電気分散等化回路を提供することを、その目的としている。
【課題を解決するための手段】
【００４８】
本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。
【００４９】
第１の技術手段は、入力端子と出力端子との間に、入力される差動入力信号を、あらかじめ定めた一定の遅延時間ずつ、順次、遅延させる複数の遅延回路と、入力される差動入力信号をあらかじめ指定したタップ係数それぞれと乗算する複数の乗算回路と、入力される差動入力信号を加算した結果を出力する複数の加算回路と、を少なくとも備え、複数の前記遅延回路、複数の前記乗算回路、複数の前記加算回路により演算された演算結果を、差動出力信号として、前記出力端子から出力する電気分散等化回路において、
複数の前記遅延回路、複数の前記乗算回路、複数の前記加算回路の各回路のうち、少なくとも一部の回路について、当該回路に内包される差動対からの差動出力信号を次段の回路に内包される差動対に直接入力する構成とし、
複数の前記遅延回路それぞれが、複数の遅延用バッファを多段に縦列接続して構成されており、複数の前記遅延回路のうち、いずれか１または複数の遅延回路について、それぞれの遅延回路を構成する複数の前記遅延用バッファの少なくとも一部の遅延用バッファが、差動入力信号を利得１で増幅する差動対のみからなる第２の遅延用バッファにより構成され、残りの遅延用バッファが、差動入力信号を利得１で増幅する差動対と該差動対からの差動出力信号を出力するための出力用のエミッタフォロアとからなる第１の遅延用バッファにより構成され、
前記第１の遅延用バッファは、出力回路を構成する前記出力用のエミッタフォロアの出力端子として、出力用トランジスタのエミッタ端子位置から第１の差動出力信号を取り出す第１の差動出力端子ｑｔ１，ｑｃ１と、前記出力用トランジスタのエミッタ端子にコレクタ端子とベース端子が接続されエミッタ端子が電流源に接続されるレベルシフト用トランジスタのエミッタ端子位置から第２の差動出力信号を取り出す第２の差動出力端子ｑｔ２，ｑｃ２との双方を備えて構成され、  
前記第１の遅延用バッファと前記第２の遅延用バッファとから構成される前記１または複数の遅延回路において、前記第１の遅延用バッファの次段に前記第２の遅延用バッファを接続する構成では、前記第１の遅延用バッファの前記第２の差動出力端子ｑｔ２，ｑｃ２を出力端子として接続し、前記第１の遅延用バッファの次段に他の前記第１の遅延用バッファを接続する構成では、前記第１の遅延用バッファの前記第１の差動出力端子ｑｔ１，ｑｃ１を出力端子として接続していることを特徴とする電気分散等化回路。
【００５０】
第２の技術手段は、前記第１の技術手段に記載の電気分散等化回路において、次段の回路に内包される差動対に前記差動出力信号を直接入力する当該回路に内包される差動対の回路構成は、コレクタ側電源電圧端子と増幅用トランジスタそれぞれの負荷抵抗との間に、レベルシフト用トランジスタをそれぞれ接続していることを特徴とする電気分散等化回路。
【００５１】
第３の技術手段は、前記第１または２の技術手段に記載の電気分散等化回路において、複数の前記乗算回路のうち、少なくとも一部の乗算回路が、差動入力信号とあらかじめ指定したタップ係数とを乗算する乗算用双差動対のみにより構成され、残りの乗算回路が、差動入力信号とあらかじめ指定したタップ係数とを乗算する乗算用双差動対と該乗算用双差動対からの差動出力信号を出力するための出力用のエミッタフォロアとにより構成されていることを特徴とする電気分散等化回路。
【００５２】
第４の技術手段は、前記１ないし３の技術手段のいずれかに記載の電気分散等化回路において、複数の前記加算回路のうち、少なくとも一部の加算回路が、２つの差動入力信号を加算する２入力の加算用双差動対のみにより構成され、残りの加算回路が、２つの差動入力信号を加算する加算器用双差動対と該加算用双差動対からの差動出力信号を出力するための出力用のエミッタフォロアとにより構成されていることを特徴とする電気分散等化回路。
【発明の効果】
【００５３】
本発明の電気分散等化回路によれば、差動入力信号の電気的な等化を行う際に、群遅延時間の平坦性の劣化要因となる出力用のエミッタフォロアの段数を低減させる回路構成を採用している。
【００５４】
したがって、各差動対ごとに必ずエミッタフォロアペアを用いている従来の回路構成の場合に比して、群遅延時間の平坦性を改善し、もって、高速信号であっても、乱れた信号波形を確実に電気的に等化して、波形整形し、ＢＥＲ（ビット誤り率）を低減することができるという効果を奏することができる。
【発明を実施するための最良の形態】
【００５５】
以下に、本発明に係る電気分散等化回路の最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。
【００５６】
（本発明の概要）
本発明は、光ファイバ通信において、波長分散および偏波モード分散によって信号波形が劣化した信号を、光電変換後の電気信号において補償する電気分散等化回路に関するものである。本発明による電気分散等化回路は、ＦＦＥ型の等化回路であり、当該等化回路を構成する遅延回路として、利得（ゲイン）が“１”の遅延用バッファ（バッファ回路）を、１ないし複数、多段に縦列接続した構成を用いている。
【００５７】
ここで、本発明においては、各遅延用バッファが差動対ＤＡ１とエミッタフォロアＥＦ１Ａ，ＥＦ２Ａとが常にペアになって構成される図９に示したような従来の回路構成に代えて、少なくとも一部の遅延用バッファについて、差動対からの差動出力信号を出力するための出力用のエミッタフォロアを削除した回路構成とし、当該遅延用バッファに内包される差動対からの差動出力信号を、次段の回路に内包される差動対に直接入力する構成としている。
【００５８】
この結果、遅延回路内の出力用のエミッタフォロアの段数を削減することが可能な構成とし、もって、群遅延時間の平坦性を確保することを可能としている。
【００５９】
また、遅延回路を構成する１ないし複数の遅延用バッファについて、少なくとも群遅延時間の平坦性の劣化状況を勘案しつつ、少なくとも一部の遅延用バッファを利得が“１”の差動対のみからなる第２の遅延用バッファによって構成し、残りの遅延用バッファを利得が“１”の差動対と該差動対からの差動出力信号を出力するための出力用の２つのエミッタフォロアからなる第１の遅延用バッファによって構成しても良い。
【００６０】
あるいは、前記第２の遅延用バッファの後段には前記第１の遅延用バッファを縦列接続させて、２組の差動対と２つのエミッタフォロアとからなる回路構成としても良いし、あるいは、前記第２の遅延用バッファの後段に前記第１の遅延用バッファを縦列接続させた回路構成単位を、遅延ブロックとして、前記第２の遅延用バッファを適用する際の最小構成単位とするようにしても良い。
【００６１】
つまり、前段の遅延用バッファには出力用エミッタフォロアが存在していない構成からなる２段の遅延用バッファを、１組の遅延ブロックとして用いるものであり、２段の遅延用バッファの一方の遅延用バッファの出力用のエミッタフォロアを削除した結果、２つの差動対と２つの出力用のエミッタフォロアとによって、２段の遅延用バッファを、出力用のエミッタフォロアを削除する場合の最小の構成単位として構成することになる。
【００６２】
例えば、本発明による電気分散等化回路における遅延回路を構成する遅延バッファの回路の一例を図１に例示する。図１に示すように、遅延ブロックＢＬＯＣＫは、２つの差動対ＤＡ１，ＤＡ２と２つのエミッタフォロアＥＦ１，ＥＦ２とが内包されて構成される。
【００６３】
図１において、後段側の差動対ＤＡ１は、図９の従来の遅延用バッファＢＵＦＡに適用される差動対と同様の回路構成であり、前段の回路（図１の場合、差動対ＤＡ２）からの差動入力信号を入力する増幅用トランジスタＴ１１，Ｔ１２それぞれのエミッタ側の挿入抵抗と定電流源の定電流用トランジスタＴ１３とをレベルシフト用トランジスタＴ１４を介して接続している。
【００６４】
一方、前段側の差動対ＤＡ２は、ＨＢＴ（Hetero-junction  Bipolar  Transistor）を用いた場合の入出力特性として、その入力レベルが、出力レベルよりも低くなるため、前段の回路からの差動入力信号を入力する増幅用トランジスタＴ２１，Ｔ２２のエミッタ側の挿入抵抗と定電流源の定電流用トランジスタＴ２３とはレベルシフト用トランジスタを介することなく直結し、その代わり、コレクタ側電源電圧端子ＶＣＣと増幅用トランジスタＴ２１，Ｔ２２それぞれの負荷抵抗との間に、レベルシフト用トランジスタＴ２４，Ｔ２５を接続することによって、差動対ＤＡ２の動作をコレクタ側電源電圧ＶＣＣよりも１段低い電圧レベルとしている。
【００６５】
当該遅延ブロックＢＬＯＣＫへの差動正／補入力端子ｄｔ，ｄｃからの差動正／補入力信号は、差動対ＤＡ２の増幅用トランジスタＴ２１，Ｔ２２のベース端子に対して相補的に入力され、差動対ＤＡ２の差動出力端子つまり増幅用トランジスタＴ２１，Ｔ２２のコレクタ端子から、差動補／正出力信号として出力される。差動対ＤＡ２の差動出力端子からの差動補／正出力信号は、次段の差動対ＤＡ１の増幅用トランジスタＴ１１，Ｔ１２のベース端子に対して相補的に入力され、差動対ＤＡ１の差動出力端子つまり増幅用トランジスタＴ１１，Ｔ１２のコレクタ端子から、差動正／補出力信号として出力される。
【００６６】
一方、出力用のエミッタフォロアＥＦ１，ＥＦ２の回路構成は、図９のエミッタフォロアＥＦ１Ａ，ＥＦ２Ａと同様、出力用トランジスタＴ３１，Ｔ４１と定電流源用の定電流用トランジスタＴ３２，Ｔ４２とを、レベルシフト用トランジスタＴ３３，Ｔ４３を介して接続し、差動対ＤＡ１の差動出力端子からの差動正／補出力信号を、それぞれ、出力用トランジスタＴ３１，Ｔ４１のベース端子に入力している。
【００６７】
しかし、次段への差動出力信号を取り出す差動出力端子位置としては、図９の場合とは異なり、第１の差動出力信号を取り出すための出力用トランジスタＴ３１，Ｔ４１のエミッタ端子位置の第１の差動出力端子ｑｔ１，ｑｃ１のみならず、第２の差動出力信号を取り出すためのレベルシフト用トランジスタＴ３３，Ｔ４３のエミッタ端子（つまり整流用ダイオードとしてのカソード端子）位置の第２の差動出力端子ｑｔ２，ｑｃ２も用いている。すなわち、当該遅延ブロックＢＬＯＣＫの次段に接続する回路の如何によって、第１の差動出力信号を取り出す出力用トランジスタＴ３１，Ｔ４１のエミッタ端子位置の第１の差動出力端子ｑｔ１，ｑｃ１か、あるいは、若干動作レベルが低い第２の差動出力信号を取り出すレベルシフト用トランジスタＴ３３，Ｔ４３のエミッタ端子位置の第２の差動出力端子ｑｔ２，ｑｃ２かを使い分けることとしている。
【００６８】
つまり、出力用のエミッタフォロアＥＦ１，ＥＦ２の出力端子を接続する次段の回路を、入力差動信号の信号レベルが低くなる差動対ＤＡ２とする場合は、出力用トランジスタＴ３１，Ｔ４１のエミッタ端子ではなくレベルシフト用トランジスタＴ３３，Ｔ４３のエミッタ端子を出力端子として用い、一方、差動対ＤＡ１などの差動対ＤＡ２以外の回路とする場合は、出力用トランジスタＴ３１，Ｔ４１のエミッタ端子を出力端子として用いる。
【００６９】
以上のように、図１の遅延ブロックＢＬＯＣＫにおいては、整流用ダイオードＴ２４，Ｔ２５の下に接続する回路構成の差動対ＤＡ２の出力端子を、図９（Ｂ）に示した従来と同様の回路構成の次段差動対ＤＡ１の入力端子に接続し、この２つの差動対ＤＡ１，ＤＡ２とエミッタフォロアＥＦ１，ＥＦ２のエミッタフォロアペアとを１つの遅延ブロックＢＬＯＣＫとし、２段分の遅延用バッファを形成している。
【００７０】
該遅延ブロックＢＬＯＣＫは、ＦＦＥ型の等化回路を構成する遅延回路に内包される１ないし複数の遅延用バッファの少なくとも一部に用いられる（場合によっては、所要の遅延時間が得られる限り、遅延回路に内包される全ての遅延用バッファについて、該遅延ブロックＢＬＯＣＫを用いて構成するようにしても良い）。この結果、群遅延時間の平坦性の劣化要因となる出力用のエミッタフォロアの接続段数を削減することが可能になる。
【００７１】
なお、図１に示す遅延ブロックＢＬＯＣＫを用いる構成のみならず、第２の遅延用バッファを単独に用いて、出力用のエミッタフォロアを削除して、遅延用バッファに内包される差動対を、次段の回路に内包される差動対に直接接続するような回路構成を採用することにしても良い。いずれの場合であっても、図９のような各差動対ごとにエミッタフォロアペアを用いる従来の回路構成の場合に比して、群遅延時間の平坦性を劣化させるエミッタフォロアの段数を削減することを可能とし、もって、群遅延時間の平坦性を改善することを可能としている。
【００７２】
なお、本発明による電気分散等化回路においては、差動対からの差動出力信号の出力用のエミッタフォロアを削減する対象の要素回路として、遅延回路（すなわち、該遅延回路を構成する遅延用バッファ）のみに限って適用するものではなく、場合によっては、ＦＦＥ型の等化回路を構成する他の要素回路、例えば、乗算回路や加算回路に適用するようにしても良い。
【００７３】
また、電気分散等化回路の入力バッファ、出力バッファ、遅延回路、乗算回路、加算回路の各回路を形成する半導体素子として、ＨＢＴ（Hetero-junction  Bipolar  Transistor）を用いることが望ましく、以下の説明においては、一例として、ＩｎＰの半導体材料をベースとするＨＢＴを用いる場合について説明する。しかし、本発明による電気分散等化回路を構成する各回路をＨＢＴによって構成する場合、該ＨＢＴを形成する半導体材料については、前述のようなＩｎＰのみならず、ＩｎＧａＰ，ＧａＮ，ＧａＡｓ，ＡｌＧａＡｓであっても良いし、ＳｉＧｅであっても良く、如何なる半導体材料を用いてもかまわない。
【００７４】
（第１の実施形態）
次に、本発明による電気分散等化回路に適用する遅延回路において用いられる遅延用バッファに関して、図１に一例を示した遅延用バッファをより一般的にどのように構成するかについて、図２を用いてさらに説明する。
【００７５】
図２は、本発明による電気分散等化回路の遅延回路に内包される各遅延用バッファの具体的な回路構成の一例を説明するためのブロック構成図である。
【００７６】
なお、本発明による電気分散等化回路のブロック構成の一例については、図３として第２の実施形態において後述する。
【００７７】
ここで、図２（Ａ）は、本発明による電気分散等化回路の遅延回路２Ｒの具体的なブロック構成を示し、所要の遅延時間を得るために、１ないし複数の遅延用バッファを多段に縦列接続する際に、図１にて説明した遅延ブロックＢＬＯＣＫを、遅延回路２Ｒ内の少なくとも一部に適用している例を示している。さらに、遅延ブロックＢＬＯＣＫは、第１の遅延用バッファＢＵＦＡと第２の遅延用バッファＢＵＦＢとを備え、第２の遅延用バッファＢＵＦＢを第１の遅延用バッファＢＵＦＡの前段側に配置して縦列接続して構成している。
【００７８】
また、図２（Ｂ）は、遅延回路２Ｒや該遅延回路２Ｒに内包される遅延ブロックＢＬＯＣＫを構成する第１の遅延用バッファＢＵＦＡの回路図を示し、図２（Ｃ）は、遅延回路２Ｒに内包される遅延ブロックＢＬＯＣＫを構成する第２の遅延用バッファＢＵＦＢの回路図を示している。
【００７９】
図２（Ｂ）に示すように、第１の遅延用バッファＢＵＦＡは、図９（Ｂ）の遅延用バッファＢＵＦＡと同様の回路構成であるものの、図１にて説明したように、出力回路を構成する出力用のエミッタフォロアＥＦ１，ＥＦ２の出力端子として、出力用トランジスタＴ３１，Ｔ４１のエミッタ端子位置から第１の差動出力信号を取り出す第１の差動出力端子ｑｔ１，ｑｃ１と、レベルシフト用トランジスタＴ３３，Ｔ４３のエミッタ端子位置から第２の差動出力信号を取り出す第２の差動出力端子ｑｔ２，ｑｃ２との双方を備えて構成されている。
【００８０】
一方、図２（Ｃ）に示すように、第２の遅延用バッファＢＵＦＢは、図２（Ｂ）の第１の遅延用バッファＢＵＦＡから出力用のエミッタフォロアを削除して、差動対ＤＡ２のみで構成することにより、信号強度（振幅）に関する周波数帯域は多少劣化するものの、群遅延時間の周波数特性に関しては大幅な改善を図ることを可能とする回路構成としている。
【００８１】
ただし、差動対ＤＡ２の回路構成においては、図１にて説明したように、増幅用トランジスタＴ２１，Ｔ２２の差動対ＤＡ２は、差動入力端子ｄｔ２，ｄｃ２からの差動入力信号を入力する増幅用トランジスタＴ２１，Ｔ２２のエミッタ側の挿入抵抗と定電流源の定電流用トランジスタＴ２３とをレベルシフト用トランジスタを介することなく直結し、その代わり、コレクタ側電源電圧端子ＶＣＣと増幅用トランジスタＴ２１，Ｔ２２それぞれの負荷抵抗との間に、レベルシフト用トランジスタＴ２４，Ｔ２５をそれぞれ接続している。
【００８２】
かくのごとき図２（Ｂ）の第１の遅延用バッファＢＵＦＡと図２（Ｃ）の第２の遅延用バッファＢＵＦＢとを用いて、図２（Ａ）に示すように、遅延ブロックＢＬＯＣＫを構成することによって、本実施形態における遅延回路２Ｒは、第１の遅延用バッファＢＵＦＡと第２の遅延用バッファＢＵＦＢとを、所要の遅延時間を得られる段数分、例えば、交互に縦列接続した構成としている。なお、図２の遅延回路２Ｒにおいては、先頭に、第１の遅延用バッファＢＵＦＡを配置し、その後段には第２の遅延用バッファＢＵＦＢと第１の遅延用バッファＢＵＦＡとを２段に縦列接続した遅延ブロックＢＬＯＣＫを順次接続していき、最終段には、第１の遅延用バッファＢＵＦＡを配置した場合を示している。
【００８３】
ここで、図１にて説明したように、ＩｎＰ  ＨＢＴを用いた場合における第２の遅延用バッファＢＵＦＢの差動対ＤＡ２の入出力特性として、その入力レベルが、出力レベルよりも低くなっているため、前述のごとく、コレクタ側電源電圧端子ＶＣＣと増幅用トランジスタＴ２１，Ｔ２２それぞれの負荷抵抗との間に、レベルシフト用トランジスタＴ２４，Ｔ２５を接続して、コレクタ側電源電圧ＶＣＣから１段下げて差動対ＤＡ２を動作させるようにしている。
【００８４】
したがって、第２の遅延用バッファＢＵＦＢの差動対ＤＡ２の入力レベルは、第１の遅延用バッファＢＵＦＡの差動対ＤＡ１の入力レベルと比較して１段低くなっているため、第２の遅延用バッファＢＵＦＢの前段に接続される第１の遅延用バッファＢＵＦＡからの差動出力端子としては、図２（Ａ）に示すように、第１の差動出力信号を取り出す第１の差動出力端子ｑｔ１，ｑｃ１ではなく、第２の差動出力信号を取り出すレベルシフト用トランジスタＴ３３，Ｔ４３のエミッタ端子位置の第２の差動出力端子ｑｔ２，ｑｃ２を用いている。つまり、レベルシフト用トランジスタＴ３３，Ｔ４３のダイオード機能によってコレクタ側電源電圧ＶＣＣから１段下がった出力レベルとなる第２の差動出力端子ｑｔ２，ｑｃ２からの第２の差動出力信号を差動対ＤＡ２の増幅用トランジスタＴ２１，Ｔ２２のベース端子に入力するように接続する。
【００８５】
一方、第２の遅延用バッファＢＵＦＢの差動対ＤＡ２の差動出力端子ｑｔ１，ｑｃ１からの差動出力信号は、通常の出力レベルであるので、そのまま、次段に接続される第１の遅延用バッファＢＵＦＡの差動対ＤＡ１の増幅用トランジスタＴ１１，Ｔ１２のベース端子に入力するように接続する。
【００８６】
なお、本発明は、遅延回路２Ｒの先頭や最終段に配置する遅延用バッファとして、前述のような第１の遅延用バッファＢＵＦＡを配置する場合に限るものではなく、場合によっては、第１の遅延用バッファＢＵＦＡの代わりに、遅延ブロックＢＬＯＣＫを先頭に配置し、第２の遅延用バッファＢＵＦＢを先頭のバッファとして用いたり、あるいは、第２の遅延用バッファＢＵＦＢを最終段のバッファとして用いたりすることも可能である。
【００８７】
また、遅延ＢＬＯＣＫの構成として、第２の遅延用バッファＢＵＦＢを第１の遅延用バッファＢＵＦＡの前段に配置した場合を示しているが、場合によっては、逆に、第１の遅延用バッファＢＵＦＡを第２の遅延用バッファＢＵＦＢの前段に配置して縦列接続するようにしても良い。
【００８８】
また、本発明における遅延回路２Ｒは、第１の遅延用バッファＢＵＦＡと第２の遅延用バッファＢＵＦＢとを交互に縦列接続して構成する場合のみに限るものではない。
【００８９】
つまり、遅延回路２Ｒとして、あらかじめ定めた遅延時間を得るために、第１の遅延バッファＢＵＦＡを多段に縦列接続しようとする場合に、少なくとも、差動入力信号の群遅延時間の平坦性の劣化状況に応じた頻度で、任意の位置の第１の遅延バッファＢＵＦＡを、出力用のエミッタフォロアを削除した構成の第２の遅延用バッファＢＵＦＢに変更して用いることとしても良く、この結果として、利得の周波数帯域を確保しつつ、群遅延時間
の平坦性に関する特性を改善することも可能になる。遅延回路２Ｒにおける群遅延時間の劣化程度は、ＳＰＩＣＥ（Simulation  Program  with  Integrated  Circuit  Emphasis）などの回路シミュレーションを用いてあらかじめ予測することができるので、遅延回路２Ｒに導入すべき第２の遅延用バッファＢＵＦＢの個数も前以って設計することが可能である。
【００９０】
さらに、図１や図２のような回路構成を用いることによって、エミッタフォロアの個数を削減することができるので、電気分散等化回路の消費電力を減少することが可能であり、かつ、電気分散等化回路の所要面積や素子数もより少なくすることが可能であるという効果も得られる。
【００９１】
さらに、電気分散等化回路つまりＥＤＣ（Electric  Dispersion  Compensation：電気分散補償）回路においては、図８の従来の回路構成に示したように、一本の線のように順番に接続された回路構成ではなく、網の目のようにメッシュ状の回路構成になっているため、高速信号が通過する高周波配線に着目して、該高周波配線の配線長を短くしたレイアウトとすることは一般に難しい。したがって、電気分散等化回路の各要素回路をどのように配置して、いかに高周波配線を引き回すかが重要な課題になる。
【００９２】
本発明による電気分散等化回路の一例を示す図１，２のごとき遅延回路２Ｒにおいては、出力用のエミッタフォロアの個数を減らすことができるものの、エミッタフォロアを皆無にするものではない。つまり、遅延回路２Ｒの各遅延用バッファを構成する構成要素としては、差動対とエミッタフォロアとの２種類があるが、長い高周波配線を、例えば、第２の遅延用バッファＢＵＦＢのように、差動対ＤＡ２の後ろに直接接続することも、また、第１の遅延用バッファＢＵＦＡのように、出力用のエミッタフォロアＥＦ１，ＥＦ２の後ろに接続することも可能である。
【００９３】
しかしながら、後ろに長い高周波配線を引き回すような場合、差動対よりも、エミッタフォロアの方が、出力インピーダンスが遥かに低いので、後段に接続した配線の影響を受け難い。配線パターンは、一般に、モデリングが１種類で済むトランジスタ等の回路デバイスとは異なり、屈曲があったり、周囲の影響を受けたりするなど、種類が複雑で精密なモデリングが難しく、かつ、製造プロセスに対する依存性も高い。
【００９４】
一般に、配線の影響を受け難くし、かつ、製造プロセス感度を下げた方が、回路設計における設計性を向上させ、設計時に予測した特性に近い電気分散等化回路をより容易に製作することが可能になる。このため、トランジスタ回路等の要素回路のデバイス容量と比較することが可能なオーダの１０ｆＦ程度以上の容量になる可能性が高い２００μｍ以上の配線については、差動対の後ろではなく、エミッタフォロアの後ろに接続するようにすることが得策である。この結果、電気分散等化回路の回路設計における設計性を向上させ、また、製造プロセスによるばらつきも抑えることが可能になる。
【００９５】
（第２の実施形態）
図３は、本発明による電気分散等化回路のブロック構成の一例を示すブロック構成図であり、遅延回路として、図９に示す遅延回路２の代わりに、図２に示す遅延回路２Ｒを用いている場合を示している。
【００９６】
ここで、図３の電気分散等化回路全体のブロック構成は、従来技術における図８の電気分散等化回路の場合と同様であり、３タップ構成のＦＦＥ型の等化回路を例にとって示している。
【００９７】
図３に示すように、入力バッファ１と出力バッファ５との間には、タップ数Ｎ（Ｎ：２以上の整数）に応じた複数個の遅延回路（タップ数がＮ個の場合、（Ｎ−１）個の遅延回路）、複数個の乗算回路（タップ数がＮ個の場合、Ｎ個の乗算回路）、および、複数個の加算回路（タップ数がＮ個の場合、（Ｎ−１）個の加算回路）が配置されている。
【００９８】
つまり、入力バッファ１と出力バッファ５との間に、タップ数Ｎ（Ｎ:２以上の整数。図３の場合、Ｎ＝３）に応じて、（Ｎ−１）個縦列接続され、前記入力バッファからの差動入力信号を、あらかじめ定めた一定の遅延時間ずつ、順次、遅延させる第１ないし第（Ｎ−１）の遅延回路（図３の場合、第１の遅延回路２１Ｒ、第２の遅延回路２２Ｒの２個）と、入力バッファ１および前記第１ないし第（Ｎ−１）の遅延回路（図３の場合、第１の遅延回路２１Ｒ、第２の遅延回路２２Ｒの２個）それぞれから入力される差動入力信号を、あらかじめ指定したＮ個のタップ係数ａ１，ａ２，ａ３，…（図３の場合、タップ係数ａ１，ａ２，ａ３の３個）それぞれと乗算する第１ないし第Ｎの乗算回路（図３の場合、第１の乗算回路３１、第２の乗算回路３２、第３の乗算回路３３の３個）と、第１ないし第Ｎの乗算回路から入力される差動入力信号を順次加算した結果を出力する２入力の第１ないし第（Ｎ−１）の加算回路（図３の場合、第１の加算回路４１、第２の加算回路４２Ｒの２個）と、を備え、最終段の演算部である第（Ｎ−１）の加算回路（図３の場合、第２の加算回路４２Ｒ）から出力される加算結果を出力バッファ５を介して外部に出力する。
【００９９】
ここで、第１の遅延回路２１Ｒ、第２の遅延回路２２Ｒは、前述のように、図２に示す遅延回路２Ｒを用いて構成され、さらに、すべての信号経路において共通に通過することになる第２段目の加算回路つまり第２の加算回路４２Ｒについては、詳細は後述するが、図８の従来技術の場合とは異なる回路構成を用いている。
【０１００】
遅延回路（第１の遅延回路２１Ｒ、第２の遅延回路２２Ｒ）は、図８の場合の遅延回路（第１の遅延回路２１、第２の遅延回路２２）と回路構成が異なるものの、図８の場合と同様に、縦列接続され、入力バッファ１からの入力信号を、あらかじめ決められた一定の遅延時間ずつ順次遅延させて出力する機能を有する。ここで、第１の遅延回路２１Ｒ、第２の遅延回路２２Ｒのいずれも、前述のように、利得（ゲイン）が“１”の遅延用バッファを、１ないし複数、縦列接続して構成している。
【０１０１】
乗算回路（第１の乗算回路３１、第２の乗算回路３２、第３の乗算回路３３）は、前述のように、図８の場合と同様、入力バッファ１および各遅延回路（第１の遅延回路２１Ｒ、第２の遅延回路２２Ｒ）からそれぞれの乗算回路に入力される入力信号に対して、各乗算回路ごとに定められた一定のタップ係数（それぞれ、タップ係数ａ１，ａ２，ａ３）を乗じた信号を出力する機能を有する。通常、タップ係数（タップ係数ａ１，ａ２，ａ３）の値としては、−１〜１の範囲内の値を採るように設計される。
【０１０２】
また、加算回路（第１の加算回路４１、第２の加算回路４２Ｒ）は、図８の場合とは、２段目の第２の加算回路４２Ｒの回路構成が異なるものの、図８の場合と同様、２つの入力信号を足し合わせた信号を出力する機能を有し、まず、第１の乗算回路３１、第２の乗算回路３２からの入力信号を第１の加算回路４１にて加算し、しかる後、第１の乗算回路３１、第２の乗算回路３２からの入力信号の加算結果と第３の乗算回路３３からの入力信号とを第２の加算回路４２Ｒにて加算することによって、各乗算回路（第１の乗算回路３１、第２の乗算回路３２、第３の乗算回路３３）からの入力信号を順次加算する機能を有する。
【０１０３】
なお、図３のＦＦＥ型の等化回路を構成する各遅延回路、各乗算回路、各加算回路は、全て線形の演算回路である。したがって、最終段の出力バッファ５にリミッタアンプを用いる場合の出力バッファを除けば、図３のＦＦＥ型の等化回路全体は、図８の場合と同様、線形の信号処理を行う回路となる。つまり、入力されてくる信号をあらかじめ定めた一定の遅延時間ずつ遅延させながら、あらかじめ定めた或る係数を乗じて、足し合わせることによって、ＰＭＤ等の波形劣化要因が加わったとき、該波形劣化要因を打ち消すような特性を生み出すことができる。
【０１０４】
以上のように、図３に示すＦＦＥ型の等化回路は、第１の遅延回路２１Ｒ、第２の遅延回路２２Ｒおよび第２の加算回路４２Ｒの回路部以外については、図８に示す従来のＦＦＥ型等化回路と全く同一の回路からなっている。
【０１０５】
ここで、第１の遅延回路２１Ｒ、第２の遅延回路２２Ｒは、いずれも、前述したように、図１、図２に示した遅延回路２Ｒによって構成されている。つまり、より具体的には、第１の遅延回路２１Ｒ、第２の遅延回路２２Ｒは、図２に示す第１の遅延用バッファＢＵＦＡ（利得“１”で増幅整形する差動対ＤＡ１と該差動対ＤＡ１からの差動出力信号を出力するための出力用のエミッタフォロアＥＦ１，ＥＦ２とからなる遅延用バッファ）と第
２の遅延用バッファＢＵＦＢ（利得“１”で増幅整形する差動対ＤＡ２のみからなる遅延用バッファ）とのいずれかを用いた遅延用バッファを、所要の遅延時間が得られるように、１ないし複数縦列接続して構成されている。さらに、第２の遅延用バッファＢＵＦＢについては、群遅延時間の平坦性の劣化状況や信号波形の劣化状況を勘案しつつ、遅延回路２Ｒ内の少なくとも一部の遅延用バッファに適用するように構成する。
【０１０６】
一方、第２の加算回路４２Ｒは、第１の遅延回路２１Ｒや第２の遅延回路２２Ｒを経由する信号経路における群遅延時間の更なる低減を図るのみならず、第１の遅延回路２１Ｒおよび第２の遅延回路２２Ｒを経由しない信号経路つまりタップ１スルーの場合についても、群遅延時間の低減を図る目的から導入されている。
【０１０７】
この第２の加算回路４２Ｒは、第１の遅延回路２１Ｒ、第２の遅延回路２２Ｒの場合と同様に、第１の加算回路４１や図８における従来の第２の加算回路４２と比べて、差動対からの差動出力信号の出力用のエミッタフォロアを削除した構成とすることにより、群遅延時間の低減を可能としている。
【０１０８】
図４は、本発明による電気分散等化回路の第２の加算回路４２Ｒの回路構成の一例を説明するための回路図である。また、図５は、本発明による電気分散等化回路の第１の加算回路４１の回路構成の一例を説明するための回路図である。ここで、図５の第１の加算回路４１は、回路構成そのものについては、図８における従来技術の第１の加算回路４１や第２の加算回路４２と全く同様の回路構成であるが、図５の第１の加算回路４１における出力端子の配置が、従来技術の第１の加算回路４１や第２の加算回路４２とは異なっている。
【０１０９】
つまり、図５の第１の加算回路４１の場合、加算結果を示す差動対ＤＡ３，ＤＡ４からの差動出力信号を、出力用トランジスタＴ７１，Ｔ８１のエミッタ端子位置の第１の差動出力端子ｑｔ１，ｑｃ１から第１の差動出力信号として出力することが可能であるのみならず、レベルシフト用トランジスタＴ７３，Ｔ８３のエミッタ端子位置の第２の差動出力端子ｑｔ２，ｑｃ２から第２の差動出力信号として出力することも可能である。
【０１１０】
以下に、従来の第２の加算回路４２の回路構成について図５の回路図を用いてまず説明する。図５に示すように、本発明の第１の加算回路４１と類似した回路構成からなる従来の第２の加算回路４２は、第１の差動入力端子ｄｔ１，ｄｃ１からの第１の差動入力信号と第２の差動入力端子ｄｔ２，ｄｃ２からの第２の差動入力信号との２つの差動入力信号を加算するための２つの差動対ＤＡ３，ＤＡ４（つまり２入力の加算用双差動対）と２つの出力用のエミッタフォロアＥＦ３，ＥＦ４とが内包されて構成されている。
【０１１１】
差動対ＤＡ３および差動対ＤＡ４は、それぞれ、加算用トランジスタＴ５１，Ｔ５２および加算用トランジスタＴ６１，Ｔ６２、定電流用トランジシタＴ５３および定電流用トランジシタＴ６３、レベルシフト用トランジスタＴ５４およびレベルシフト用トランジスタＴ６４から構成されており、第１の差動入力端子ｄｔ１，ｄｃ１からの第１の差動入力信号および第２の差動入力端子ｄｔ２，ｄｃ２からの第２の差動入力信号を加算して、加算結果の差動出力信号を、加算用トランジスタＴ５２と加算用トランジスタＴ６２および加算用トランジスタＴ５１と加算用トランジスタＴ６１をそれぞれ共通接続したコレクタ端子から出力する。
【０１１２】
また、出力用のエミッタフォロアＥＦ３，ＥＦ４は、出力用トランジスタＴ７１，Ｔ８１、定電流用トランジシタＴ７２，Ｔ８２、レベルシフト用トランジスタＴ７３，Ｔ８３から構成されており、加算結果を示す差動対ＤＡ３，ＤＡ４からの差動出力信号を、出力用トランジスタＴ７１，Ｔ８１のエミッタ端子位置の差動出力端子ｑｔ１，ｑｃ１から次段の回路へ出力する差動出力信号として出力する。
【０１１３】
一方、図４に示す第２の加算回路４２Ｒは、図５の第１の加算回路４１から出力用のエミッタフォロアＥＦ３，ＥＦ４を削除して、第１の差動入力端子ｄｔ１，ｄｃ１からの第１の差動入力信号と第２の差動入力端子ｄｔ２，ｄｃ２からの第２の差動入力信号との２つの差動入力信号を加算するための２つの差動対ＤＡ３Ｒ，ＤＡ４Ｒ（つまり２入力の加算用双差動対）のみが内包されて構成されている。
【０１１４】
差動対ＤＡ３Ｒ，ＤＡ４Ｒは、図５の場合の差動対ＤＡ３，ＤＡ４の回路構成とは異なり、図２に示した第２の遅延用バッファＢＵＦＢの場合と同様に、加算用トランジスタＴ５１，Ｔ５２、加算用トランジスタＴ６１，Ｔ６２それぞれのエミッタ側の挿入抵抗と定電流用トランジスタＴ５３，Ｔ６３とを、レベルシフト用トランジスタを介することなく、直結して接続し、その代わり、コレクタ側電源電圧端子ＶＣＣと加算用トランジスタＴ５１，Ｔ６１および加算用トランジスタＴ５２，Ｔ６２のそれぞれの負荷抵抗との間に、レベルシフト用トランジスタＴ５５，Ｔ５６を接続している。
【０１１５】
差動対ＤＡ３Ｒ，ＤＡ４Ｒの差動出力端子は、図５の場合と同様に、共通接続されており、加算用トランジスタＴ５２と加算用トランジスタＴ６２、加算用トランジスタＴ５１と加算用トランジスタＴ６１とをそれぞれ共通接続したコレクタ端子から出力される加算結果は、差動出力端子ｑｔ１，ｑｃ１からの差動出力信号として、そのまま、外部に出力される。
【０１１６】
ここで、図４に示す加算回路は、図５に示す加算回路と比較して、入力レベルが低いため、図４に示す加算回路を、図３の第２の加算回路４２Ｒとして、第１の加算回路４１、第３の乗算回路３３と接続する際には、従来技術に示した図８の場合と比べて、第１の加算回路４１、第３の乗算回路３３の出力レベルを低くして接続する。例えば、図５の加算回路を図３、図８の第１の加算回路４１として用いる場合、従来技術の図８の構成の場合には、図５の加算回路の第１の差動出力端子ｑｔ１，ｑｃ１からの第１の差動出力信号を出力信号として用いるが、一方、図３の構成の場合には、図５の加算回路の第２の差動出力端子ｑｔ２，ｑｃ２からの第２の差動出力信号を出力信号として用いて、図４に示す加算回路により構成される第２の加算回路４２Ｒの入力端子に接続する。
【０１１７】
以上のように、図３の電気分散等化回路においては、第１の遅延回路２１Ｒ、第２の遅延回路２２Ｒの一部に内包される第２の遅延用バッファＢＵＦＢにより、さらに、第２の加算回路４２Ｒにより、出力用のエミッタフォロアを用いない回路構成を導入している。ここで、例えば、第１の遅延回路２１Ｒ、第２の遅延回路２２Ｒとして、それぞれに、図２の第２の遅延用バッファＢＵＦＢが１個のみ用いられている構成を採用した場合には、次の通り、信号が通過する出力用のエミッタフォロアの個数を削減することが可能となる。
【０１１８】
つまり、図３の電気分散等化回路において、第１の乗算回路３１のみを通過するタップ１スルーの場合は、第２の加算回路４２Ｒを経由するので、図８の従来の回路に比し、出力用のエミッタフォロアを１個削減することが可能であり、第２の乗算回路３２のみを通過するタップ２スルーの場合は、第１の遅延回路２１Ｒと第２の加算回路４２Ｒとを経由するので、図８の従来の回路に比し、出力用のエミッタフォロアを２個削減することが可能であり、また、第３の乗算回路３３のみを通過するタップ３スルーの場合は、第１の遅延回路２１Ｒと第２の遅延回路２２Ｒと第２の加算回路４２Ｒとを経由するので、図８の従来の回路に比し、出力用のエミッタフォロアを３個削減することが可能である。
【０１１９】
その結果、タップ１，２，３スルーの群遅延時間の平坦性は、図８の場合よりも大幅に改善されて、図６のようになる。図６は、本発明による電気分散等化回路の群遅延偏差の周波数特性を示す特性図である。図６に示すように、信号が通過するエミッタフォロアの個数を削減することにより、最大の群遅延時間の変動幅を示すタップ３スルーにおいても、１０ｐｓ程度と、群遅延時間は僅かに変化するものの、図１０に示す従来技術の場合に比し、群遅延時間の平坦性を大幅に改善することができる。
【０１２０】
ここで、所要の遅延時間を得るための第１の遅延回路２１Ｒ、第２の遅延回路２２Ｒそれぞれの遅延時間そのものについては、差動対ＤＡ１，ＤＡ２によって、その大半が決定されるものであり、第２の遅延用バッファＢＵＦＢのエミッタフォロアを削減したことによって変化する遅延時間の変化分としては極めて小さい値になっている。
【０１２１】
（その他の実施形態）
前述した実施形態においては、第１の遅延回路２１Ｒおよび第２の遅延回路２２Ｒは、同一の回路構成を用いている場合を説明したが、群遅延時間の劣化状況、および、遅延時間を適切な値に調節する目的から、第１の遅延回路２１Ｒ、第２の遅延回路２２Ｒそれぞれについて、第１の遅延用バッファＢＵＦＡおよび第２の遅延用バッファＢＵＦＢの接続個数を適当に変化させるようにしても良い。
【０１２２】
さらには、前述のような第１の遅延回路２１Ｒ、第２の遅延回路２２Ｒ、第２の加算回路４２Ｒを用いて構成するようにしても、電気分散等化回路における群遅延時間の平坦性が、所要の改善状況に至らなかった揚合には、例えば、図７のような第３の遅延用バッファＢＵＦＣを、３段の遅延用バッファ（つまり遅延ブロック）として用いるようにしても良い。図７は、本発明による電気分散等化回路の遅延回路に適用する遅延用バッファの異なる構成例を説明するための回路図であり、第３の遅延用バッファＢＵＦＣの回路構成の一例を示している。
【０１２３】
つまり、図７の第３の遅延用バッファＢＵＦＣは、図１に示す遅延ブロックＢＬＯＣＫにおける出力用のエミッタフォロアＥＦ１，ＥＦ２（すなわち、図２（Ｂ）の第１の遅延用バッファＢＵＦＡにおける出力用のエミッタフォロアＥＦ１，ＥＦ２）を削除するとともに、図１の差動対ＤＡ２（すなわち、図２の第２の遅延用バッファＢＵＦＢ）の前段にさらに差動対ＤＡ９を接続した構成であり、エミッフォロアを一切用いることなく、３段の差動対ＤＡ９，ＤＡ２，ＤＡ１を縦列接続した構成としている。
【０１２４】
図７において新たに追加した差動対ＤＡ９は、利得（ゲイン）が“１”で増幅整形する増幅用トランジスタＴ９１，Ｔ９２と、定電流用トランジスタＴ９３と、レベルシフト用トランジスタＴ９４〜Ｔ９７とからなっており、入力レベルの補正を行うために、コレクタ側電源電圧端子ＶＣＣと増幅用トランジスタＴ９１，Ｔ９２それぞれの負荷抵抗との間には、レベルシフト用トランジスタＴ９４，Ｔ９５およびレベルシフト用トランジスタＴ９６，Ｔ９７を、２段直列に接続して構成しており、差動対ＤＡ２の場合の１段のみの場合よりもさらに１段増加させて構成している。
【０１２５】
なお、以上に説明した各実施形態においては、遅延回路および／または加算回路について、群遅延時間の平坦性に関する改善技術を導入している場合を説明したが、電気分散等化回路を構成するその他の回路例えば乗算回路などに関しても、エミッタフォロアを削除するための同様の技術を適用することが可能である。
【０１２６】
例えば、乗算回路に関して、第１ないし第Ｎの乗算回路のうち、少なくとも一部の乗算回路を、差動入力信号とあらかじめ指定したタップ係数とを乗算する乗算用双差動対のみにより構成し、残りの乗算回路を、差動入力信号とあらかじめ指定したタップ係数とを乗算する乗算用双差動対と該乗算用双差動対からの差動出力信号を出力するための出力用のエミッタフォロアとにより構成するようにしても良い。
【０１２７】
また、加算回路に関しても、前述の実施形態においては、出力バッファに接続される最終段の第（Ｎ−１）の加算回路（つまり、図３の第２の加算回路４２Ｒ）のみを、２つの差動入力信号を加算する２入力の加算用双差動対のみにより構成する例について説明したが、本発明は、かかる場合に限るものではなく、第１ないし第（Ｎ−１）の加算回路のうち、任意の位置にあるいずれか１ないし複数の加算回路を、つまり、少なくとも一部の加算回路を、２つの差動入力信号を加算する２入力の加算用双差動対のみにより構成し、残りの加算回路を、２つの差動入力信号を加算する加算器用双差動対と該加算用双差対からの差動出力信号を出力するための出力用のエミッタフォロアとにより構成するようにしても良い。
【０１２８】
すなわち、電気分散等化回路を構成する入力バッファ、遅延回路、乗算回路、加算回路、出力バッファのうち、いずれか１ないし複数の任意の回路部において、エミッタフォロアを削除するような回路構成を適用するようにしても良いし、遅延回路、乗算回路、加算回路などのように、複数の回路からなっている場合、エミッタフォロアを削除する対象とする回路として、複数の回路のうち、いずれか１ないし複数の回路について、エミッタフォロアを削除するようにしても良いし、さらには、遅延回路のように、さらに複数の遅延用バッファからなっている場合、エミッタフォロアを削除する対象とする回路として、複数の遅延用バッファのうち、いずれか１ないし複数の遅延用バッファについて、エミッタフォロアを削除するようにしても良い。かくのごとき回路構成の電気分散等化回路を採用することによって、群遅延時間の変動を所望のレベルまで改善することが可能になる。
【０１２９】
なお、入力バッファ、遅延回路、乗算回路、加算回路、出力バッファのいずれの場合であっても、第１の実施形態において説明したように、エミッタフォロアを削除する対象とする回路は、後ろに接続される配線の配線長が２００μｍ未満に収まる場合に限ることが望ましく、後ろに接続される配線が２００μｍ以上の配線長に及ぶ場合には、出力用のエミッタフォロアを削除することなく、該エミッタフォロアの出力端子に、２００μｍ以上の長い配線を接続するように構成することが望ましい。
【０１３０】
また、入力バッファ、遅延回路、乗算回路、加算回路、出力バッファのいずれの場合であっても、出力用のエミッタフォロアを削除するか否かについては、少なくとも、群遅延時間の平坦性の劣化状況に応じて決定することが望ましい。
【０１３１】
また、本発明による電気分散等化回路の入力バッファ、遅延回路、乗算回路、加算回路、出力バッファの各回路を実現する半導体素子として、前述したように、ＨＢＴを適用した半導体チップを用いることにより、群遅延時間の平坦性を確保し、信号波形の歪みを抑制した形で、信号波形を電気的に整形することを可能にしつつ、回路を小型化し、かつ、低消費電力化を図ることが可能となる。
【０１３２】
また、以上に説明した実施形態では、差動対、もしくは、エミッタフォロアの電流源として、図１の定電流用トランジスタＴ２３，Ｔ１３，Ｔ３２，Ｔ４２のようなトランジスタと抵抗との組み合わせを用いる場合を示したが、電流源としては、単一の抵抗のみ、もしくは、直流を流す２端子の任意の回路を用いて構成しても良い。
【０１３３】
また、レベルシフト用として、ベース端子とコレクタ端子とを短絡接続したレベルシフト用トランジスタを用いる場合を示したが、抵抗素子、ショットキーダイオード、ｐｎ接合ダイオード、さらには、これらの組み合わせ、もしくは、直流を流す２端子の任意の回路を用いて構成しても良いし、出力端子を取り出していない部分については、省くこともできる。
【０１３４】
また、全体の回路構成として、図３のような電気分散等化回路を用いて説明したが、遅延回路が乗算回路の後ろに配置した回路構成としたり、遅延回路が乗算回路の前と後ろとの両方に配置されたり、また、加算回路の接続順序が異なるものであったり、加算回路として３つ以上の信号を同時に加える回路であったりしても良い。さらに、前述の図３の実施例においては、タップ数が３の場合の電気分散等化回路であったが、任意のタップ数について適用することができる。
【図面の簡単な説明】
【０１３５】
【図１】本発明による電気分散等化回路における遅延回路を構成する遅延バッファの回路構成の一例を示す回路図である。
【図２】本発明による電気分散等化回路の遅延回路に内包される各遅延用バッファの具体的な回路構成の一例を説明するためのブロック構成図である。
【図３】本発明による電気分散等化回路のブロック構成の一例を示すブロック構成図である。
【図４】本発明による電気分散等化回路の第２の加算回路の回路構成の一例を説明するための回路図である。
【図５】本発明による電気分散等化回路の第１の加算回路の回路構成の一例を説明するための回路図である。
【図６】本発明による電気分散等化回路の群遅延偏差の周波数特性を示す特性図である。
【図７】本発明による電気分散等化回路の遅延回路に適用する遅延用バッファの異なる構成例を説明するための回路図である。
【図８】従来のＦＦＥ（フィード・フォワード型等化回路）のブロック構成を示すブロック構成図である。
【図９】従来のＦＦＥ（フィード・フォワード型等化回路）を構成する遅延回路の構成を示すブロック構成図である。
【図１０】従来のＦＦＥ（フィード・フォワード型等化回路）の群遅延偏差の周波数特性を示す特性図である。
【符号の説明】
【０１３６】
１…入力バッファ、２，２Ｒ…遅延回路、２１，２１Ｒ…第１の遅延回路、２２，２２Ｒ…第２の遅延回路、３１…第１の乗算回路、３２…第２の乗算回路、３３…第３の乗算回路、４１…第１の加算回路、４２，４２Ｒ…第２の加算回路、５…出力バッファ、ＢＬＯＣＫ…遅延ブロック、ＢＵＦＡ…遅延用バッファ（第１の遅延用バッファ）、ＢＵＦＢ…第２の遅延用バッファ、ＢＵＦＣ…第３の遅延用バッファ、ＤＡ１，ＤＡ２，ＤＡ３，ＤＡ３Ｒ，ＤＡ４，ＤＡ４Ｒ，ＤＡ９…差動対、ｄｔ，ｄｃ…差動入力端子、ｄｔ１，ｄｃ１…第１の差動入力端子、ｄｔ２，ｄｃ２…第２の差動入力端子、ＥＦ１，ＥＦ２，ＥＦ１Ａ，ＥＦ２Ａ，ＥＦ３，ＥＦ４…エミッタフォロア、ｑｔ，ｑｃ…差動出力端子、ｑｔ１，ｑｃ１…第１の差動出力端子、ｑｔ２，ｑｃ２…第２の差動出力端子、Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２…増幅用トランジスタ、Ｔ３１，Ｔ４１…出力用トランジスタ、Ｔ１３，Ｔ２３，Ｔ３２，Ｔ４２…定電流用トランジスタ、Ｔ１４，Ｔ２４，Ｔ２５，Ｔ３３，Ｔ４３…レベルシフト用トランジスタ、Ｔ５１，Ｔ５２，Ｔ６１，Ｔ６２…加算用トランジスタ、Ｔ５３，Ｔ６３…定電流用トランジシタ、Ｔ５４，Ｔ５５，Ｔ５６，Ｔ６４…レベルシフト用トランジスタ、Ｔ７１，Ｔ８１…出力用トランジスタ、Ｔ７２，Ｔ８２…定電流用トランジシタ、Ｔ７３，Ｔ８３…レベルシフト用トランジスタ、Ｔ９１，Ｔ９２…増幅用トランジスタ、Ｔ９３…定電流用トランジスタ、Ｔ９４，Ｔ９５，Ｔ９６，Ｔ９７…レベルシフト用トランジスタ、ＶＣＣ…コレクタ側電源電圧端子、ＶＣＳ…定電流源制御用電圧端子、ＶＥＥ…エミッタ側電源電圧端子。
【図１】
0005214011.tif 000002
【図２】
0005214011.tif 000003
【図３】
0005214011.tif 000004
【図４】
0005214011.tif 000005
【図５】
0005214011.tif 000006
【図６】
0005214011.tif 000007
【図７】
0005214011.tif 000008
【図８】
0005214011.tif 000009
【図９】
0005214011.tif 000010
【図１０】
0005214011.tif 000011