(57)【特許請求の範囲】
【請求項１】
細線チャネルを有すると共に１つのゲートを有する第１の電界効果トランジスタと、
細線チャネルを有すると共に前記第１の電界効果トランジスタのゲートとは別に形成された１つのゲートを有する第２の電界効果トランジスタと、
この第２の電界効果トランジスタの細線チャネルと接続され、かつ前記第１の電界効果トランジスタの細線チャネルと容量を介して接続された導体からなる電荷蓄積部と、
前記第１の電界効果トランジスタの出力を微分する微分回路と、
この微分回路の出力をクロック入力とするフリップフロップとを備えることを特徴とする乱数発生素子。
【請求項２】
細線チャネルを有すると共に１つのゲートを有する第１の電界効果トランジスタと、
真性半導体からなる細線チャネルを有すると共に前記第１の電界効果トランジスタのゲートとは別に形成された２つのゲートを有する第２の電界効果トランジスタと、
この第２の電界効果トランジスタの細線チャネルと接続され、かつ前記第１の電界効果トランジスタの細線チャネルと容量を介して接続された導体からなる電荷蓄積部と、
前記第１の電界効果トランジスタの出力を微分する微分回路と、
この微分回路の出力をクロック入力とするフリップフロップとを備えることを特徴とする乱数発生素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素電荷のランダムな振る舞いを利用した乱数発生素子および乱数発生方法に関するものである。
【背景技術】
【０００２】
乱数列は、予測不可能なランダムな数の並びであり、計算シミュレーションや暗号化技術で重要な要素である。そのランダムさに規則性が無く、予測不可能なものほど質が良い乱数と言え、計算シミュレーションや暗号化技術には質の高い乱数列が必要とされる。
【０００３】
乱数列を発生する方法は、計算アルゴリズムを利用したものと物理現象を利用したものがある。計算アルゴリズムを利用する方法は、計算機を利用して手軽に乱数を発生することができるメリットがあるが、規則性が生じてしまうため、乱数としての質が悪い。計算アルゴリズムを利用する方法で生成される乱数は、擬似乱数と称される。擬似乱数は精密な計算アルゴリズムを利用すれば質は高くなるが、それだけ計算機の高い能力が必要とされる。
【０００４】
物理現象を利用する方法は、放射性崩壊、宇宙線、抵抗やダイオードのノイズといった本質的にランダムな現象を利用したもので、質の良い乱数を発生することができる。この物理現象を利用する方法で生成される乱数は、物理乱数と称される。しかし、物理乱数は、それらの信号を計算機で利用できるような信号に変換する回路が必要となる。例えば、ダイオードのノイズを利用する場合、信号増幅器、アナログ−デジタル変換回路や閾値素子などが必要となる。そのため、物理乱数自体は高品質な乱数を発生していても、回路処理された信号が質の良い乱数であることは保障されない。更に高速な乱数発生を試みても回路の性能に律則されてしまう。このような乱数の質以外にも、回路全体の消費電力やサイズが大きくなるという利用上のデメリットもある。
【０００５】
これらの物理乱数のデメリットを解決する素子として、単一電子を利用した素子が報告されている（例えば非特許文献１参照）。図１９（Ａ）は非特許文献１に開示された乱数発生素子の平面図、図１９（Ｂ）は図１９（Ａ）のＡ−Ａ’線断面図、図１９（Ｃ）は乱数発生素子のＡ−Ａ’線に沿った方向のエネルギ−バンド図、図１９（Ｄ）は乱数発生素子の電気的特性である伝導チャネル抵抗の時間変化を示す図である。図１９（Ａ）〜図１９（Ｄ）において、１００は絶縁体層、１０１は半導体層、１０２は伝導チャネル、１０３はエネルギーポケット、１０４は伝導チャネル１０２のポテンシャル、１０５はエネルギーポケット１０３のポテンシャル、１０６は電子、Ｒ１はエネルギーポケット１０３に電子１０６がないときの伝導チャネル抵抗、Ｒ２はエネルギーポケット１０３に電子１０６があるときの伝導チャネル抵抗である。
【０００６】
非特許文献１に開示された乱数発生素子は、図１９（Ａ）、図１９（Ｂ）のように絶縁体層１００上に凸凹な表面の半導体層１０１を有する素子で、電子１０６が流れる微小な伝導チャネル１０２が半導体層１０１にランダムに形成される。また、伝導チャネル１０２の近くに単一の電子１０６をトラップするエネルギーポケット１０３も形成される。エネルギーポケット１０３が伝導チャネル１０２に隣接しているとき、図１９（Ｃ）に示すように伝導チャネル１０２からエネルギーポケット１０３に電子１０６が出入りするため、図１９（Ｄ）に示すように伝導チャネル１０２の抵抗が変化し、その変化を乱数として利用することができる。単一電子がエネルギーポケット１０３に出入りするタイミングは完全にランダムなので、質の高い乱数を発生することができる。また、素子構造もシンプルなので、乱数発生素子の消費電力やサイズを小さくすることが可能となる。
【０００７】
【非特許文献１】K.Uchida,T.Tanamoto,R.Ohba,S.Yasuda,S.Fujita,“Single-Electron Random-Number Generator(RNG) for Highly Secure Ubiquitous Computing Applications”,IEDM Tech.Dig.,2002,p.177-180
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、非特許文献１に開示された乱数発生素子では、伝導チャネルやエネルギーポケットをランダムに形成する必要があるので、素子作製の制御性に難があるという問題点があった。また、乱数生成の制御や高速動作が難しいという問題点があった。以上のように、非特許文献１に開示された乱数発生素子では、単一電子のランダムな振る舞いを乱数として利用することで高品質な乱数を発生することが可能となるが、素子作製の容易さや、乱数生成の高制御性、高速動作が求められている。
【０００９】
本発明は、このような課題を解決するためになされたものであり、その目的は、素子作製の容易さや乱数生成の高制御性、高速動作が実現可能な乱数発生素子および乱数発生方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の乱数発生素子は、細線チャネルを有すると共に１つのゲートを有する第１の電界効果トランジスタと、細線チャネルを有すると共に前記第１の電界効果トランジスタのゲートとは別に形成された１つのゲートを有する第２の電界効果トランジスタと、この第２の電界効果トランジスタの細線チャネルと接続され、かつ前記第１の電界効果トランジスタの細線チャネルと容量を介して接続された導体からなる電荷蓄積部と、前記第１の電界効果トランジスタの出力を微分する微分回路と、この微分回路の出力をクロック入力とするフリップフロップとを備えることを特徴とするものである。
また、本発明の乱数発生素子は、細線チャネルを有すると共に１つのゲートを有する第１の電界効果トランジスタと、真性半導体からなる細線チャネルを有すると共に前記第１の電界効果トランジスタのゲートとは別に形成された２つのゲートを有する第２の電界効果トランジスタと、この第２の電界効果トランジスタの細線チャネルと接続され、かつ前記第１の電界効果トランジスタの細線チャネルと容量を介して接続された導体からなる電荷蓄積部と、前記第１の電界効果トランジスタの出力を微分する微分回路と、この微分回路の出力をクロック入力とするフリップフロップとを備えることを特徴とするものである。
従来の乱数発生素子と異なる点は、ＦＥＴを利用して素電荷の動きを制御および検出する点、既存のＦＥＴ作製技術を利用できる点、それによる高制御性や、高速動作化が可能となる点、素子構造が簡単である点、である。
【発明の効果】
【００１４】
本発明によれば、ナノメートルオーダーの微細な第１のＦＥＴと第２のＦＥＴを利用し、第２のＦＥＴのゲート電圧制御によって電荷蓄積部に素電荷を注入し、電荷蓄積部にランダムに出入りする素電荷を第１のＦＥＴの電気的特性の変化で検出することで、素電荷が電荷蓄積部に出入りするタイミングを乱数列とすることができ、高度にランダムな（高品質な）乱数を発生することができる。また、本発明では、乱数発生のスピードも容易に制御することができ、高速動作も可能となる。さらに、本発明では、乱数発生素子の作製技術や材料などにシリコントランジスタと同じものが使えるので、作製が容易であるだけでなく、低消費電力化、電子放出素子の縮小化、駆動素子との混載化が期待できる。
【００１５】
また、本発明では、２つのゲートを持つ第２のＦＥＴを利用することにより、第２のＦＥＴの細線チャネルに真性半導体を使用することができるので、電荷蓄積部に出入りする素電荷の動きをより緻密に制御することができる。
【００１７】
また、本発明では、第１のＦＥＴの出力を微分する微分回路と、この微分回路の出力をクロック入力とするフリップフロップとを設けることにより、２値の乱数を発生することが可能となる。
【発明を実施するための最良の形態】
【００１８】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係る乱数発生素子の構成を示す等価回路図、図２（Ａ）は図１の乱数発生素子の平面図、図２（Ｂ）は図２（Ａ）のＡ−Ａ’線断面図、図２（Ｃ）は図２（Ａ）のＢ−Ｂ’線断面図である。なお、図２（Ａ）では、絶縁膜の下のコントロールゲートや細線チャネル等を透視している。
【００１９】
本実施の形態の乱数発生素子は、電界効果トランジスタ（以下、ＦＥＴとする）１と、ＦＥＴ２と、ＦＥＴ２のソース電極Ｓ２に接続された電子溜め部３と、ＦＥＴ２のドレイン電極Ｄ２に接続され、かつＦＥＴ１の細線チャネルＣＨ１と容量的に接続された電荷蓄積部４とを有する。本実施の形態では、電荷蓄積部４に蓄積される電荷やＦＥＴ１，２に流れる電荷を電子としているが、後述する第９の実施の形態のように印加する電圧の正負を反転させて、蓄積される電荷や流れる電荷として正孔を用いても良い。
【００２０】
図１に示した回路構成は、図２（Ａ）〜図２（Ｃ）に示すように、例えばシリコン基板８と、シリコン基板８上の酸化シリコン等からなる絶縁膜９と、絶縁膜９上のシリコン膜とからなるＳＯＩ（Silicon On Insulator）基板を利用して作製される。ＦＥＴ１の細線チャネルＣＨ１、ＦＥＴ１のドレイン電極Ｄ１、ＦＥＴ１のソース電極Ｓ１、電子溜め部３、ＦＥＴ２の細線チャネルＣＨ２、ＦＥＴ２のドレイン電極Ｄ２、ＦＥＴ２のソース電極Ｓ２および電荷蓄積部４は、絶縁膜９上のシリコン膜を加工して形成される。ＦＥＴ１の細線チャネルＣＨ１とドレイン電極Ｄ１とソース電極Ｓ１とは一体成形され、電子溜め部３とＦＥＴ２のソース電極Ｓ２と細線チャネルＣＨ２とドレイン電極Ｄ２と電荷蓄積部４とは一体成形される。
【００２１】
ＦＥＴ１の細線チャネルＣＨ１の上部には、例えば酸化シリコンからなる絶縁膜１０を挟んでゲート電極（ここではコントロールゲートＣＧ１と呼ぶ）が形成される。なお、コントロールゲートＣＧ１をＦＥＴ１の上部に形成することは必須ではなく、ＦＥＴ１と同一平面内に形成してもよい。
ＦＥＴ２の細線チャネルＣＨ２の上部には、絶縁膜１０を挟んでＦＥＴ２のゲート電極（ここではコントロールゲートＣＧ２と呼ぶ）が形成される。コントロールゲートＣＧ１，ＣＧ２は、金属、アモルファスシリコン、ポリシリコンなどの導体を用いて形成すればよい。電荷蓄積部４は、ＦＥＴ２の細線チャネルＣＨ２と一体の細線シリコンのうち、コントロールゲートＣＧ２の位置からＦＥＴ１の細線チャネルＣＨ１側に突き出た部分に形成される。
【００２２】
電荷蓄積部４は、絶縁膜１０によって構成される容量５を介してＦＥＴ１の細線チャネルＣＨ１と接続される。また、コントロールゲートＣＧ１は、絶縁膜１０によって構成される容量６を介してＦＥＴ１の細線チャネルＣＨ１と接続され、さらに絶縁膜１０によって構成される容量７を介して電荷蓄積部４と接続される。
【００２３】
電荷蓄積部４およびＦＥＴ２の設計サイズとしては、電荷蓄積部４および細線チャネルＣＨ２の幅（図２（Ｃ）左右方向）と厚さ（図２（Ｃ）上下方向）が共に１０ｎｍ以上６０ｎｍ以下であることが望ましい。また、細線チャネルＣＨ２と一体の細線シリコンがコントロールゲートＣＧ２からＦＥＴ１の細線チャネルＣＨ１側に突き出た部分の長さ（図２（Ｂ）においてＣＧ２の右端から電荷蓄積部４の右端までの長さ）は、１０ｎｍ以上１μｍ以下である。
【００２４】
コントロールゲートＣＧ２の断面寸法は、幅（図２（Ｂ）左右方向）と厚さ（図２（Ｂ）上下方向）が共に数十ｎｍである。コントロールゲートＣＧ２は、図２（Ｃ）に示すようにＦＥＴ２の細線チャネルＣＨ２を囲むように形成されている場合もある。細線チャネルＣＨ２を囲むようにすることで、ＦＥＴ２を利用した素電荷の動きの制御を効果的に行うことができるようになる。ここで、素電荷とは、１個の電子または正孔を意味する。
【００２５】
ＦＥＴ１の設計サイズとしては、細線チャネルＣＨ１の幅（図２（Ｂ）左右方向）と厚さ（図２（Ｂ）上下方向）が共に１０ｎｍ以上６０ｎｍ以下、細線チャネルＣＨ１の長さ（図２（Ａ）上下方向）が１０ｎｍ以上５００ｎｍ以下であることが望ましい。ただし、このＦＥＴ１のサイズは必須ではない。ＦＥＴ１の細線チャネルＣＨ１と電荷蓄積部４の距離は、１ｎｍ以上１００ｎｍ以下が望ましい。
【００２６】
次に、ＦＥＴ１を利用した、電荷蓄積部４に蓄積される電子の検出方法を説明する。電子は後述する方法で電子溜め部３から電荷蓄積部４にＦＥＴ２を通って蓄積され、この電子の蓄積に伴い、ＦＥＴ１のドレイン電流Ｉdの特性は、図３のようにコントロールゲートＣＧ１の電圧Ｖcg1に対して正の方向に電荷量に応じてシフトする。このとき、コントロールゲートＣＧ１の電圧Ｖcg1を固定してドレイン電流Ｉdを図示しない検出回路で検出すると、電子数に応じて電流が変わるので、電荷蓄積部４内の電子数を検出することができる。
【００２７】
図３から明らかなように、コントロールゲートＣＧ１に印加する電圧Ｖcg1によって、電子数とＦＥＴ１を流れる検出電流との関係を調整することができる。正確に電子数を検出するには、ＦＥＴ１のトランスコンダクタンス（Ｉd／Ｖcg1の微分値）が大きくなる電圧Ｖcg1に設定すればよい。コントロールゲートＣＧ１を用いずにシリコン細線の形状やその中にドープする不純物の濃度によって、電子数とＦＥＴ１を流れる検出電流との関係を調整することもできる。
【００２８】
次に、単一電子が電荷蓄積部４に出入りする原理を説明する。図４（Ａ）は乱数発生素子の平面図、図４（Ｂ）〜図４（Ｄ）は電子が電荷蓄積部４に出入りする様子を示す図、図５は乱数発生素子の乱数発生特性である、ＦＥＴ１のドレイン電流Ｉdの時間変化を示す図である。なお、図４（Ｂ）〜図４（Ｃ）は図４（Ａ）のＡ−Ａ’線に沿った方向の電子の振る舞いを示し、縦軸はエネルギーを示している。４０は電子、４１はエネルギーバリアを示している。
【００２９】
図４（Ａ）に示すように、電荷蓄積部４は、ＦＥＴ２の細線チャネルＣＨ２に接続された構造となる。
図示しないゲート電圧印加回路からコントロールゲートＣＧ２に印加する電圧Ｖcg2によってＦＥＴ２をオフの状態にすると、コントロールゲートＣＧ２下部のＦＥＴ２の細線チャネルＣＨ２には、図４（Ｂ）に示すようにエネルギーバリア４１が形成される。これにより、電荷蓄積部４と電子溜め部３とが電気的に切断された状態となる。
【００３０】
ゲート電圧印加回路からコントロールゲートＣＧ２に印加する電圧Ｖcg2によってＦＥＴ２をオンの状態にすると、電子４０が電子溜め部３から電荷蓄積部４に供給され、電子溜め部３と電荷蓄積部４のフェルミ・エネルギーが揃う。次に、もう一度ＦＥＴ２をオフの状態にすると、電荷蓄積部４と電子溜め部３は電気的に切断され、電荷蓄積部４に電子４０が蓄積される。このとき、電子４０が周りの熱エネルギーによって細線チャネルＣＨ２のエネルギーバリア４１を越えて電荷蓄積部４と電子溜め部３を往復する。この電子４０の往復運動は、完全にランダムなタイミングで起こるので、電荷蓄積部４の電子数はランダムに変化することになる。このランダムな電子数の時間変化を上記で説明したようにＦＥＴ１で検出することにより、本実施の形態の素子は乱数発生素子として機能する。
【００３１】
電荷蓄積部４の電子数の変化量は単一の電子が電荷蓄積部４に蓄積されたときのエネルギー変化量Ｅｃと熱エネルギーＥｔで決まり、おおよそ１＋４Ｅｔ／Ｅｃ程度となる。なお、Ｅｃはｅ2／２Ｃ（ｅは素電荷量、Ｃは電荷蓄積部４の全静電容量）、ＥｔはｋＴ（ｋはボルツマン常数、Ｔは絶対温度）となる。よって、電荷蓄積部４の全静電容量Ｃを構造的に制御することで、電子数変化量を制御することができる。また、コントロールゲートＣＧ２に印加する電圧Ｖcg2によって形成する、細線チャネルＣＨ２のエネルギーバリア４１の高さによっても、電子数変化量を制御することができる。電子数変化量は１であると回路構成を簡単にできるので望ましいが、必須ではない。
【００３２】
図５に本実施の形態の乱数発生素子の動作例を示す。図５によれば、ＦＥＴ１のドレイン電流Ｉdが２値で変化しており、これは単一の電子が電荷蓄積部４を出入りしていることを意味している。また、電子が電荷蓄積部４に出入りするタイミングがランダムであることから、乱数発生素子として動作していることが分かる。電子が電荷蓄積部４に出入りするタイミングは、コントロールゲートＣＧ２を利用して細線チャネルＣＨ２のエネルギーバリア４１を低くすることで早くすることが可能なので、その制御性や高速動作化が容易である。
【００３３】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図６は本発明の第２の実施の形態に係る乱数発生素子の構成を示す回路図である。本実施の形態の乱数発生素子は、第１の実施の形態の乱数発生素子に対して、電流源１１と、１つの入力端子がＦＥＴ１のソース電極Ｓ１と接続され、別の入力端子が電流源１１と接続された電流コンパレータ１２とを追加したものである。図７（Ａ）はＦＥＴ１のドレイン電流Ｉdの時間変化を示す図、図７（Ｂ）は乱数発生特性である、電流コンパレータ１２の出力Ｏｕｔの時間変化を示す図である。
【００３４】
第１の実施の形態で説明した方法で電荷蓄積部４へ電子を出入りさせたとき、図７（Ａ）のように複数の電子が電荷蓄積部４に出入りする場合がある。電荷蓄積部４に出入りする電子数が奇数のとき、ＦＥＴ１のドレイン電流Ｉdの平均値をＩcとすると、電流源１１は電流コンパレータ１２に対して、基準信号となる電流Ｉcを供給する。電流コンパレータ１２は、ＦＥＴ１のドレイン電流Ｉdと電流源１１の電流Ｉcとを比較し、Ｉd＞Ｉcのとき「Ｈ」レベルの出力Ｏｕｔを出力し、Ｉd＜Ｉcのとき「Ｌ」レベルの出力Ｏｕｔを出力する。こうして、図７（Ｂ）に示すように、電流コンパレータ１２の出力Ｏｕｔが２値の乱数を発生することが可能となる。
【００３５】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図８は本発明の第３の実施の形態に係る乱数発生素子の構成を示す回路図である。本実施の形態の乱数発生素子は、第１の実施の形態の乱数発生素子に対して、電流源１３，１４と、１つの入力端子がＦＥＴ１のソース電極Ｓ１と接続され、別の入力端子が電流源１３と接続され、さらに別の入力端子が電流源１４と接続された電流コンパレータ１５とを追加したものである。図９（Ａ）はＦＥＴ１のドレイン電流Ｉdの時間変化を示す図、図９（Ｂ）は電流コンパレータ１５の内部出力値Ｏｕｔc1の時間変化を示す図、図９（Ｃ）は電流コンパレータ１５の内部出力値Ｏｕｔc2の時間変化を示す図、図９（Ｄ）は乱数発生特性である、電流コンパレータ１５の出力Ｏｕｔの時間変化を示す図である。
【００３６】
第１の実施の形態で説明した方法で電荷蓄積部４へ電子を出入りさせたとき、図９（Ａ）のように偶数個の電子が電荷蓄積部４に出入りする場合がある。電流源１３は、電荷蓄積部４に出入りする電子数が偶数のときに電子１個の出入りで変化する電流量をδＩdとしたとき、０＜ＩC1−Ｉd＜δＩdを満たす基準信号となる電流ＩC1を電流コンパレータ１５に対して供給する。また、電流源１４は、０＜Ｉd−Ｉc2＜δＩdを満たす基準信号となる電流Ｉc2を電流コンパレータ１５に対して供給する。
【００３７】
電流コンパレータ１５は、ＦＥＴ１のドレイン電流Ｉdと電流源１３の電流ＩC1とを比較し、Ｉd＞ＩC1のとき「Ｈ」レベルとなり、Ｉd＜ＩC1のとき「Ｌ」レベルとなる内部出力値Ｏｕｔc1を生成し（図９（Ｂ））、またＦＥＴ１のドレイン電流Ｉdと電流源１４の電流Ｉc2とを比較し、Ｉd＞Ｉc2のとき「Ｈ」レベルとなり、Ｉd＜Ｉc2のとき「Ｌ」レベルとなる内部出力値Ｏｕｔc2を生成し（図９（Ｃ））、内部出力値Ｏｕｔc1とＯｕｔc2との排他的論理和（ＸＯＲ）の結果を出力Ｏｕｔとして出力する。このようにして、図９（Ｄ）に示すように、電流コンパレータ１５の出力Ｏｕｔが２値の乱数を発生することが可能となる。
【００３８】
なお、第２、第３の実施の形態では、電流コンパレータ１２，１５を利用しているが、ＦＥＴ１のドレイン電流Ｉdを電圧信号に変換し、電流源１１，１３，１４を電圧源に置き換えることで、電流コンパレータ１２，１５の代わりに電圧コンパレータを利用して同様の動作を実現することができる。
【００３９】
上述したダイオードのノイズなどを利用する従来技術においてもコンパレータを利用するが、それらのノイズは、寄与する電子数が極めて多く、ノイズ振幅の分布（ボルツマン分布）が広く広がっているため、質の高い乱数を得ることが難しい。これに対して、第２、第３の実施の形態では、電荷蓄積部４に出入りする電子の数が少なく、また電子数が多いほど、電荷蓄積部４に出入りする頻度が急激に減少するので、高品質な乱数を得ることができる。
【００４０】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図１０は本発明の第４の実施の形態に係る乱数発生素子の構成を示す回路図である。本実施の形態の乱数発生素子は、第１の実施の形態の乱数発生素子に対して、入力端子がＦＥＴ１のソース電極Ｓ１と接続された微分回路１６と、微分回路１６の出力をクロック入力とするＤフリップフロップ１７とを追加したものである。図１１（Ａ）はＦＥＴ１のドレイン電流Ｉdの時間変化を示す図、図１１（Ｂ）は微分回路１６の出力の時間変化を示す図、図１１（Ｃ）は乱数発生特性である、Ｄフリップフロップ１７の出力Ｏｕｔの時間変化を示す図である。
【００４１】
ＦＥＴ１のソース電極Ｓ１に、ＦＥＴ１のドレイン電流Ｉdの時間微分に比例した信号を出力する微分回路１６を接続すると、微分回路１６は、図１１（Ｂ）に示したようにドレイン電流Ｉdが増えた瞬間に正の信号を出力し、ドレイン電流Ｉdが減少した瞬間に負の信号を出力する。
【００４２】
微分回路１６の出力を図１０のようにＤフリップフロップ１７のクロック入力とし、Ｄフリップフロップ１７の出力バーＱを入力Ｄに接続すると、微分回路１６の出力が正になる瞬間にＤフリップフロップ１７の出力バーＱが反転する。このようにして、図１１（Ｃ）に示すように、Ｄフリップフロップ１７の出力バーＱは、２値の乱数を発生することになる。
【００４３】
［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図１２は本発明の第５の実施の形態に係る乱数発生素子の構成を示す回路図である。本実施の形態の乱数発生素子は、第４の実施の形態の乱数発生素子に対して、入力端子が微分回路１６の出力に接続されたＮＯＴ回路１８と、ＮＯＴ回路１８の出力をクロック入力とするＤフリップフロップ１９とを追加したものである。図１３（Ａ）はＦＥＴ１のドレイン電流Ｉdの時間変化を示す図、図１３（Ｂ）は微分回路１６の出力の時間変化を示す図、図１３（Ｃ）は乱数発生特性である、Ｄフリップフロップ１９の出力Ｏｕｔの時間変化を示す図である。
【００４４】
本実施の形態では、Ｄフリップフロップ１９を追加し、微分回路１６の出力をＮＯＴ回路１８で論理反転した信号をＤフリップフロップ１９のクロック入力とし、Ｄフリップフロップ１７の入力Ｄおよび出力バーＱとＤフリップフロップ１９の入力Ｄおよび出力バーＱとを接続している。これにより、微分回路１６の出力が変化する瞬間に、すなわちＦＥＴ１のドレイン電流Ｉdが変化する瞬間にＤフリップフロップ１９の出力バーＱが反転する（図１３（Ｃ））。こうして、本実施の形態では、動作速度を２倍にすることができると共に、質の高い乱数の発生を保証することができる。
【００４５】
［第６の実施の形態］
次に、本発明の第６の実施の形態として、電荷蓄積部４に多数の電子が入る場合を利用した乱数発生の原理を図１４（Ａ）〜図１４（Ｄ）を用いて説明する。本実施の形態においても、乱数発生素子の構成は第１の実施の形態と同じである。
まず第１の実施の形態と同様に、ＦＥＴ２を利用して電子溜め部３と電荷蓄積部４を電気的に切断する（図１４（Ａ））。この時、電荷蓄積部４内の電子数はゼロが望ましいが、必須ではない。
【００４６】
次に、図示しないゲート電圧印加回路からコントロールゲートＣＧ２に印加する電圧Ｖcg2によって細線チャネルＣＨ２のエネルギーバリア４１を下げると、図１４（Ｂ）に示すように熱エネルギーによって電子４０が電子溜め部３から電荷蓄積部４に入る。電子４０は、電荷蓄積部４のフェルミエネルギーが電子溜め部３のフェルミエネルギーと同じ程度になるまで次々に溜まる（図１４（Ｃ））。そして、図１４（Ｄ）に示すように電荷蓄積部４に電子４０が一杯に溜まったときに、コントロールゲートＣＧ２に印加する電圧Ｖcg2によってＦＥＴ２をオンの状態にし、電子溜め部３の電圧を増やすことで電荷蓄積部４の電子４０を追い出すことができる。この電子４０が電荷蓄積部４に入る様子をＦＥＴ１を利用して検出する。
【００４７】
その動作結果の一例を図１５に示す。図１５において、１５０は細線チャネルＣＨ２のエネルギーバリア４１を高くして電子を電荷蓄積部４に入り難くしたときの特性、１５１はエネルギーバリア４１を低くして電子を電荷蓄積部４に入り易くしたときの特性を示している。図１５によれば、ＦＥＴ１のドレイン電流Ｉdが同じ変化量で減少しており、これは単一の電子が電荷蓄積部４に入っていることを意味する。電子が入るタイミングδｔは常にランダムで、その平均値はコントロールゲートＣＧ２で形成するエネルギーバリアの高さで制御できる（図１５の２本の線）。
【００４８】
［第７の実施の形態］
次に、本発明の第７の実施の形態について説明する。図１６は本発明の第７の実施の形態に係る乱数発生素子の構成を示す回路図である。本実施の形態の乱数発生素子は、第６の実施の形態の乱数発生素子に対して、入力端子がＦＥＴ１のソース電極Ｓ１と接続された微分回路１６と、入力端子が微分回路１６の出力に接続されたＮＯＴ回路２０と、ＮＯＴ回路２０の出力をクロック入力とするＤフリップフロップ１７とを追加したものである。
【００４９】
ＦＥＴ１の出力に、第４の実施の形態のように微分回路１６とＤフリップフロップ１７とを組み合わせることで、Ｄフリップフロップ１７の出力Ｏｕｔが２値の乱数を発生することが可能となる。なお、ＮＯＴ回路２０は必須ではない。
【００５０】
［第８の実施の形態］
次に、本発明の第８の実施の形態について説明する。図１７は本発明の第８の実施の形態に係る乱数発生素子の構成を示す等価回路図、図１８（Ａ）は図１７の乱数発生素子の平面図、図１８（Ｂ）は図１８（Ａ）のＡ−Ａ’線断面図、図１８（Ｃ）は図１８（Ａ）のＢ−Ｂ’線断面図である。なお、図１８（Ａ）では、絶縁膜の下のコントロールゲートや細線チャネル等を透視している。図１７において、２１は絶縁膜１０によって構成される容量である。
【００５１】
本実施の形態は、第１〜第７の実施の形態の乱数発生素子において、ＦＥＴ２に更に１つのゲート電極を追加した場合を示すものである。本実施の形態では、ＦＥＴ２の細線チャネルＣＨ２およびコントロールゲートＣＧ２の上にコントロールゲートＣＧ３を形成し、コントロールゲートＣＧ３の下部にあるＦＥＴ２の細線チャネルＣＨ２を真性半導体とする。
【００５２】
図示しないゲート電圧印加回路からコントロールゲートＣＧ３に正の電圧Ｖcg3を印加することにより、真性半導体チャネルＣＨ２を反転させることができるので、第１〜第７の実施の形態と同様の動作が可能となる。本実施の形態では、ＦＥＴ２の細線チャネルＣＨ２を真性半導体とすることで、電子溜め部３と電荷蓄積部４の間を出入りする素電荷の動きを、より緻密に制御することができる。また、コントロールゲートＣＧ３とＣＧ１を同一のゲートで共有することもできる。
【００５３】
なお、図１７では第１の実施の形態に対応する構成のみを示しているが、図１７の構成に第２〜第７の実施の形態で付加した回路を追加することにより、第２〜第７の実施の形態と同様の構成および動作を実現できることは言うまでもない。
【００５４】
［第９の実施の形態］
第１〜第８の実施の形態において、電荷蓄積部４に蓄積される電荷やＦＥＴ１，２に流れる電荷として正孔を用いてもよい。電荷として正孔を用いるには、ＦＥＴ１，２に印加する電圧の正負を反転させればよい。
なお、第１〜第９の実施の形態では、電荷蓄積部４に例えばシリコンからなる半導体を用いたが、金属などの導体を用いてもよい。
【産業上の利用可能性】
【００５５】
本発明は、素電荷のランダムな振る舞いを利用した乱数発生技術に適用することができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施の形態に係る乱数発生素子の構成を示す等価回路図である。
【図２】本発明の第１の実施の形態に係る乱数発生素子の平面図、および断面図である。
【図３】本発明の第１の実施の形態における第１の電界効果トランジスタのドレイン電流特性を示す図である。
【図４】本発明の第１の実施の形態に係る乱数発生素子の平面図、および電子が電荷蓄積部に出入りする様子を示す図である。
【図５】本発明の第１の実施の形態に係る乱数発生素子の乱数発生特性を示す図である。
【図６】本発明の第２の実施の形態に係る乱数発生素子の構成を示す回路図である。
【図７】本発明の第２の実施の形態に係る乱数発生素子の第１の電界効果トランジスタのドレイン電流の時間変化を示す図、および乱数発生素子の乱数発生特性を示す図である。
【図８】本発明の第３の実施の形態に係る乱数発生素子の構成を示す回路図である。
【図９】本発明の第３の実施の形態に係る乱数発生素子の第１の電界効果トランジスタのドレイン電流の時間変化を示す図、電流コンパレータの内部出力値の時間変化を示す図、および乱数発生素子の乱数発生特性を示す図である。
【図１０】本発明の第４の実施の形態に係る乱数発生素子の構成を示す回路図である。
【図１１】本発明の第４の実施の形態に係る乱数発生素子の第１の電界効果トランジスタのドレイン電流の時間変化を示す図、微分回路の出力の時間変化を示す図、および乱数発生素子の乱数発生特性を示す図である。
【図１２】本発明の第５の実施の形態に係る乱数発生素子の構成を示す回路図である。
【図１３】本発明の第５の実施の形態に係る乱数発生素子の第１の電界効果トランジスタのドレイン電流の時間変化を示す図、微分回路の出力の時間変化を示す図、および乱数発生素子の乱数発生特性を示す図である。
【図１４】本発明の第６の実施の形態において電子が電荷蓄積部に出入りする様子を示す図である。
【図１５】本発明の第６の実施の形態に係る乱数発生素子の第１の電界効果トランジスタのドレイン電流の時間変化を示す図である。
【図１６】本発明の第７の実施の形態に係る乱数発生素子の構成を示す回路図である。
【図１７】本発明の第８の実施の形態に係る乱数発生素子の構成を示す等価回路図である。
【図１８】本発明の第８の実施の形態に係る乱数発生素子の平面図、および断面図である。
【図１９】従来の乱数発生素子の平面図、断面図、エネルギ−バンド図、および電気的特性を示す図である。
【符号の説明】
【００５７】
１，２…電界効果トランジスタ、３…電子溜め部、４…電荷蓄積部、５〜７，２１…容量、８…シリコン基板、９，１０…絶縁膜、１１，１３，１４…電流源、１２，１５…電流コンパレータ、１６…微分回路、１７，１９…Ｄフリップフロップ、１８，２０…ＮＯＴ回路、ＣＨ１，ＣＨ２…細線チャネル、ＣＧ１，ＣＧ２，ＣＧ３…コントロールゲート、Ｄ１，Ｄ２…ドレイン電極、Ｓ１，Ｓ２…ソース電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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