(57)【特許請求の範囲】
【請求項１】
複数のメモリ・セルから成るメモリ装置において、
各メモリ・セルは、
強誘電性材料により対（ペア）状態で隔てられて配置され、それにより各対の電極と前記対の電極間の前記強誘電性材料がそれぞれコンデンサーを形成する、３個またはそれ以上の積層電極を有する、コンデンサー構造を備え、
前記コンデンサーが互いに電気的に並列に接続され、
互いに向き合う構成で配置された前記強誘電性材料の２個またはそれ以上のシート(薄板状の面)から成り、
複数のワード線とビット線が前記シートに渡っており、
各メモリ・セルは、１個またはそれ以上のワード線と１個またはそれ以上のビット線の交差点に配置されており、前記コンデンサー構造の前記電極が前記ワード線と前記ビット線の部分である
メモリ装置。
【請求項２】
強誘電性材料の前記シートは分離層により分離されている請求項１に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に関係する。特に、本発明はコンデンサー構造を有するメモリ装置に関する。
【背景技術】
【０００２】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のような半導体メモリ装置の容量は、１８カ月おきにチップ上のトランジスターの数が倍になるというムーアの法則に従って安定に増加している。製造メーカは、この改善率を維持するために多大な努力をしている。主な課題のひとつは、確実なデータ読み出しを得るために大きな静電容量が必要とされるので、その静電容量を減じることなく、より小さい面積の中にいかにコンデンサーを製造するかである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
解決策のひとつは、シリコン基板に深い溝を形成し、その中にコンデンサーを製造する、それにより静電容量に比例する表面積が増加する。この構造を、図１（ａ）に例示し、等価回路図を図１（ｂ）に示す。トランジスター（通常１の印をつけた領域）は、それぞれワード線５とビット線６に接続された２個の端子を有して基板７上に形成されている。トランジスターの第三の端子は、誘電体層４を挟む一対の電極２，３の１つである電極３に電気的に接続されている。電極２，３は基板５の溝の表面を覆う。残念ながら、この構造はその製造コストを押し上げる複雑な製造過程を必要とする。
【０００４】
別々の進展で、強誘電性ランダム・アクセス・メモリ（ＦｅＲＡＭ）は、その不揮発性を利用する製品のあるカテゴリーのために利用が始まっている。蓄積データを維持するためにいかなる電力も必要としないので、ＲＦタグやＩＣカードなどの受動装置の利用に適している。単一のメモリ・セルは、強誘電性材料の薄膜と、前記強誘電性の薄膜のそれぞれ上面と底面に配置される一対の電極で構成されている。情報は、強誘電性膜内で誘発された分極の方向として記憶される。強誘電性材料それ自身は、有機的あるいは無機的でありえる。一般的に、有機強誘電性材料は、製造のしやすさと安価な利点がある。しかしながら、有機材料の残留分極が無機材料のものより大きくはない、それゆえ読み出し信号は低い。読み出し信号を上げることは、さらに確実なデータ読み出しを得るために有利である。
【０００５】
本発明は、新しくかつ有用なメモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、一般請求項において、対の電極がそれぞれコンデンサー層を形成するように、強誘電性材料により対(ペア)状態で隔てて配置された３個またはそれ以上の積層電極から構成されるメモリ装置を提案する。コンデンサーは、それぞれ電気的に並列に接続される。
【０００８】
さらに、本発明のメモリ装置は、ワード及びビット線それ自体が電極としての役割を果たす、いわゆる交差点構造を持ちえる。この場合、メモリ装置は、互いに向きあう構造に配置された２個またはそれ以上の強誘電性材料のシート（薄板状の面）を備える。強誘電性材料の各シートは、ワード線の集合及びビット線の集合の間にあり、各メモリ・セルは、ワード線及びビット線の間の交差点によって構成される。随意に、強誘電性材料のシートは、分離層によって分離し得る。
【発明の効果】
【０００９】
本発明によれば、１個のみのコンデンサーを持つメモリよりも単位面積あたり大量の電荷（または双極子）を蓄積させることが可能である。それにより読み出し信号を高くし得る。
【発明を実施するための最良の形態】
【００１０】
まず、図２を参照して、本発明の第一の実施例であるメモリ・セルが概略的に示される。図１の構造のそれらと同じ図２の構造の要素（エレメント）には同じ添え字を与える。図１と対比して、単層のコンデンサーは、誘電体層２７で隔たれて配置された２個の相互に電気的に絶縁された導電構造２３，２５を有する構造によって置き換えられる。導電構造２３は、縦に重ねて配置され、縦に伸びる導電壁部分２８によって互いに電気的に結合される３個の電極層から成る。導電構造２５は、導電壁部分２９によって互いに電気的に接続された２個の導電層から成る。導電構造２３，２５の電極層は互いに互い違いであって、それにより縦方向の隣接電極層の各対はコンデンサーを形成する。このように、事実上４個のコンデンサーがあり、ここで各コンデンサーは、誘電体層２７の部分である絶縁層によって隔たれて配置された１対の電極で構成される。電極は壁２８，２９によって交互に接続され、それによりそれらは４個の並列コンデンサーの集合を形成する。各コンデンサーは、電極のひとつの上部分、その直上の誘電体の区分、及びその直上の電極の下部分、から構成されるコンデンサーとして考えられる。ＴｉＮ（窒化チタン）、Ｗ（タングステン）、Ａｌ（アルミ）あるいはＣｕ（銅）などの導電金属材料を導電構造２３，２５の電極層のために用いることができる。Ｔａ２Ｏ５（酸化タンタル）またはＺｒＯ２（酸化ジルコン）などの高誘電率を有する材料を誘電体層２７として用いることがふさわしい。
【００１１】
図３は、図２の等価回路を示す。小さな面積に数個のコンデンサーを積み重ねるので、単一のコンデンサーを用いる場合に比べて数倍の静電容量が得られる。このように十分な静電容量が深い溝なくして達成される。
【００１２】
書き込み及び読み込み過程は、従来のＤＲＡＭと同じである。書き込み過程は次のようである。情報「１」をメモリ・セルに記憶させたいとき、「高」レベルの電圧が対応のワード線５及びビット線６の双方に印加される。この作業により、正の電荷が並列コンデンサーのすべてに蓄積される。情報「０」をメモリ・セルに記憶させたいとき、「高」レベルの電圧がワード線５に印加され、「低」レベルの電圧がビット線６に印加される。この作業により、並列コンデンサーのすべての電荷が放電される。読み出し過程は次のようである。メモリ・セルに蓄積された情報が「１」の場合、高レベル電圧がワード線５に印加され低レベル電圧がビット線６に印加されている間に、並列コンデンサーの放電によって誘発された電流がビット線６で検出される。メモリ・セルに蓄積された情報が「０」の場合、高レベル電圧がワード線５に印加され低レベル電圧がビット線６に印加されている間に、ビット線６に電流は誘発されない。
【００１３】
尚、コンデンサー層の数は４個に限定されない。２個かそれ以上のコンデンサー層がある限り、単一コンデンサーの場合に比べて、コンデンサー層の数に比例する静電容量の増加がある。
【００１４】
図４は、本発明の第二の実施例である強誘電体メモリ装置の模式図である。図１のそれらと同じ図２の構造の要素には同じ添え字を与える。この場合、コンデンサー構造は、第一の導電構造の縦壁部分によって接続された電極層３３，３５を有する第一の導電構造から成る。コンデンサー構造は、更に、電極層３４から成る第二の導電構造から成る。電極層３３，３４は、強誘電体層３４によって隔たれ配置される、そして電極層３４，３５は、強誘電体層３７によって隔たれ配置される。これにより２個のコンデンサー層があり、それぞれは、強誘電コンデンサーである。強誘電体層３４，４７は、折り畳み構成を有する単一の強誘電牲体の一部である。例えば、フッ化ビニリデンとトリフルオロエチレンの共重合体(Ｐ(ＶＤＦ／ＴｒＦＥ))が、強誘電体層用に適した材料である、あるいは、代わりに、ＰｂＺｒＴｉＯ３(ＰＺＴ)あるいはＳｒＢｉ２Ｔａ２Ｏ９(ＳＢＴ)がある。電極３３，３４，３５は、それらが並列コンデンサーの集合を形成するように交互に接続される。強誘電性材料の抗電場（Ｅｃ）以上のある電界（Ｅ）が２個の導電構造の間に印加される場合、図４の矢印で示されるように交番分極が誘発される。図５は、図４の等価回路を示す。この構造を用いることによって、単一の平坦な強誘電コンデンサーのみがある場合に比べて、電極面の有効面積が増倍され、それゆえ読み出し信号が高められる。
【００１５】
蓄積及び回復の機構は次のようである。強誘電薄膜の抗電場（Ｅｃ）以上のあるレベルの正の電界（Ｅ）が２個の導電構造の間に印加されるとき(例えば、Ｅ＞Ｅｃ)、強誘電薄膜３４，３７の自発分極は、印加された電界に整列する。この状態を「１」とする。一方、−Ｅｃより強い負の電界（−Ｅ）が印加されるとき(例えば、｜Ｅ｜＞｜Ｅｃ｜)、自発分極は、負の向きに整列し、それは状態「１」に関する方向に対して反対向きである。この状態を「０」とする。これにより複数のコンデンサーから成る単一メモリ・セルは、１ビット・データ、つまり状態「１」及び「０」を記憶できる。
【００１６】
読み出し手順は次のようである。情報「１」がメモリ・セルに蓄積されたとする。このセルの電極間に負の電界−Ｅが印加されるとき、電界は自発分極を反転する。このとき、分極の反転により生じた電気的変位電流が、１個の電極グループに取り付けられた取り出し線で観察できる。もし、電気的変異電流が観察されたら、それは蓄積された情報が「１」であったと考えられる。今度は、情報「０」がメモリ・セルに蓄積されていたとする。その場合、負の電界−Ｅが２個の電極グループの間に印加されたとき、分極はすでに負の方向に向いているので、自発分極が電界−Ｅによって反転することはない。従って、状態「０」において電気的変位電流を観察することはできない。このように、蓄積データが「１」あるいは「０」であるかが判断される。
【００１７】
第二実施例のコンデンサー層の数は２個には限定されない。１層以上のコンデンサー層がある限り、この構造は、コンデンサー層の数に比例して読み出し信号を改善する。
【００１８】
図６は、いわゆる交差点構造を基礎とした強誘電メモリ装置である本発明の第三の実施例を示す。メモリ装置は、向かい合う構造の互いに接触して配置された平坦強誘電体層６１を２個並列に備える。層６１の各々のそれぞれの外面上に、複数の平行ワード線６５が形成される。各ワード線は、強誘電体層６１の他の外面上で対応するワード線とともに登録される。それぞれのワード線６５の各対は、交差接続６２によって電気的に接続される。２個の強誘電体層６１の間は、ワード線６５を横切るビット線６４である。各メモリ・セルは、ビット線６４のひとつと１対のワード線６５のひとつの交差点にある。１個のみのメモリ・セルを備える構造の部分を上面図（すなわち、層６１のひとつに向かって見ること）で図６（ｂ）に示し、図６（ｂ）は、更にビット線６４の位置（上面図において、通常、層６１間に隠されている）をも示している。図６（ａ）は図６（ｂ）上で印をした面Ａ−Ａ’の断面である。ビット線６４の上面（図６（ａ））、それに面する上側ワード線６５の部分及び互いの間の強誘電性材料は、第一の強誘電コンデンサーを構成する。同様に、ビット線６４の下面（図６（ａ））、それに面する下側ワード線６５の部分及び互いの間の強誘電性材料は、第二の強誘電コンデンサーを構成する。これら強誘電コンデンサーの双方は、図６（ａ）上で円によって印された領域内にある。情報は、１対のワード線６５とビット線６４との間に強誘電体層の抗電界（Ｅｃ）以上の電界（Ｅ）を印加することにより、このメモリ・セルに蓄積される（すなわち、Ｅ＞Ｅｃ）。この構造は、各メモリ・セルにトランジスターを必要としない、それゆえその製造過程は図１、図２及び図４の構造より簡単である。
【００１９】
尚、コンデンサー層の数は、強誘電体層の数を増やすことにより増やすことが出来る。各強誘電体層は、一方の側に並列ビット線を、他方の側に並列ワード線を有する。異なる強誘電体層に隣接するワード線は、互いに登録され、異なる強誘電体層に隣接するビット線もそのようである。このように各メモリ・セルは、強誘電体層の数に等しいコンデンサーの数を備える。
【００２０】
図７は、第三の実施例の変形である本発明の第四の実施例を示す。図６と同じ意味の要素には同じ参照番号を与える。第三の実施例に対比すると、追加の分離層７１が隣接コンデンサー間に置かれている。絶縁層は、強誘電体層を塗布するために溶剤を用いる場合に便利である。それらは、上部層を製造している間、下の層の損傷を防ぐ。ＳｉＯ２のような無機材料あるいは、強誘電体層を塗布するために用いられる溶剤で溶解しない有機材料が、分離層にふさわしい。また、分離層は、ビット線の下の代わりにビット線の上に置くことが出来る。
【００２１】
図８は、図６及び図７のメモリ・セルに対する等価回路を示す。強誘電コンデンサーは６５−１及び６５−２として記されている。
【００２２】
図９は、２個のヒステリシス・ループを比較した実験結果である。事実、双方のループは、図６から図８で例示されるような装置を用いて得られた。小さいループは、図８の電極６４と６５−１間で計測されたものであり、したがって単層構造を有する既知のコンデンサーに本質的に等価である、単層構造に対する結果を示す。大きいループは、電極６４と６５間で観察されたものである。図９は、多層構造を用いることにより、記録された分極（すなわち、０ｍＶ／ｍの電界での分極）を、強誘電体層の数に比例して増倍できることを示している。
【００２３】
ここでは、本発明の４つの実施例のみを詳細に記述したが、発明の趣旨の範囲で多くの変形が可能である。例えば、図２と図４で同じ誘電性材料が全てのコンデンサー構造を通して連続して曲げられるように示されているが、代わりに異なる絶縁材料をコンデンサー構造の異なる絶縁部分を形成するために使うことが出来る。例えば、図４で、電極３３，３４，３５の側面の横にある（つまり、電極３３，３４，３５の１つと基板７上に同じ高さにある）絶縁材料は、それら電極の対の間に配置されたものと同じ強磁性材料である必要はない。いくつかの製造技術で、絶縁材料の２つの異なる区分が異なる時間で形成されていてもよく、そしてこの場合、異なる製造段階で異なる材料を用いると便利であろう。
【００２４】
上述の実施例のコンデンサー層は本質的に平坦に、基板面の平面にあるが、更なる例として、本発明は、どちらのこの点にも制限されず、本発明と溝コンデンサーの概念とを結合し、基板内に形成された溝の１個またはそれ以上の側面に多層コンデンサー層を積み上げた実施例を生み出すことは可能である。
【図面の簡単な説明】
【００２５】
【図１】図１(ａ)と図１(ｂ)から成り、それぞれ溝コンデンサー及び等価回路を有する従来のＤＡＭメモリ・セル構造の模式的断面図である。
【図２】４層コンデンサーから成る本発明の第一の実施例であるメモリ・セルの模式的断面図である。
【図３】図２のメモリ・セルへの等価回路を示す。
【図４】２層コンデンサーから成る本発明の第二の実施例であるメモリ・セルの模式的断面図である。
【図５】図４のメモリ・セルへの等価回路を示す。
【図６】図６(ａ)と図６(ｂ)から成り、交差点メモリ・セルを有する強誘電メモリ装置である本発明の第三の実施例を模式的に示す。
【図７】分離層を有する強誘電メモリ装置の第四の実施例を示す。
【図８】図６及び図７のメモリ・セルの等価回路図を示す。
【図９】本発明の実施例である多層構造と単層コンデンサー構造を比較する実験結果を示す。
【符号の説明】
【００２６】
２３，２５：導電構造、２７：誘電体層、２８，２９：壁、３３，３４, ３５：電極層、６４：ビット線、６５：ワード線、６１：強誘電体層、７１：分離層
【図１】
0005125150.tif 000002
【図２】
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【図３】
0005125150.tif 000004
【図４】
0005125150.tif 000005
【図５】
0005125150.tif 000006
【図６】
0005125150.tif 000007
【図７】
0005125150.tif 000008
【図８】
0005125150.tif 000009
【図９】
0005125150.tif 000010