(57)【特許請求の範囲】
【請求項１】
シリコンから成る半導体基板上に、同基板面に平行な第１方向に延伸する素子分離のためのトレンチを前記第１方向と直交する第２方向に並列して複数列形成する工程と、
前記トレンチ内に埋め込み絶縁膜を形成することで、前記トレンチ外を前記第１方向に延伸する活性領域を前記第２方向に並列して複数列形成する工程と、
前記活性領域上に、前記第１方向に延伸する第１電極膜をゲート酸化膜を介して前記第２方向に並列して複数列形成する工程と、
前記第１電極膜の上層に、ゲート間絶縁膜を介して第２電極膜を形成後、前記第２電極膜、前記ゲート間絶縁膜、前記第１電極膜、前記ゲート酸化膜からなる積層構造を前記第２方向にパターニングすることで、前記第２方向に延伸するコントロールゲート電極とマトリクス状のフローティングゲート電極とを前記ゲート間絶縁膜を介して上下に形成する工程と、
前記コントロールゲート電極及び前記フローティングゲート電極の外側壁にサイドウォール絶縁膜を形成する工程と、
前記第２方向に並列した複数の前記活性領域を横切るソース形成予定領域内に係る前記トレンチ内に形成された前記埋め込み絶縁膜を除去する工程と、
前記コントロールゲート電極をマスクとして不純物イオン注入を行って、前記ソース形成予定領域内にソース拡散領域を、前記ソース拡散領域外の前記活性領域内にドレイン拡散領域を夫々形成する工程と、
前記半導体基板の全面にイオン注入を行うことで非晶質化する工程と、
非晶質化された前記半導体基板の全面にコバルト膜、チタン膜、窒化チタン膜をこの順に成膜した後、アニール処理を行って、前記コントロールゲート電極、前記ソース拡散領域、及び前記ドレイン拡散領域と前記コバルト膜との接触領域をシリサイド化する工程と、を有し、
成膜時における前記コバルト膜に対する前記チタン膜の膜厚比率が１．０以上１．４以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にトランジスタのソース／ドレイン拡散領域上やゲート電極上に自己整合的に遷移金属シリサイド膜を形成する工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の微細化の進んだ半導体装置、特に高速ランダムアクセスを目的としたＮＯＲ型フラッシュメモリにおいては、素子の寄生抵抗を低減するために、ソース／ドレイン拡散領域およびゲート電極の表面に自己整合的にコバルトなどの高融点金属を形成する（シリサイド化）方法が一般的に利用される。高融点金属シリサイド膜としては、コバルトシリサイド（ＣｏＳｉ２）が主に用いられている。
【０００３】
以下、図面を参照しながら従来のシリサイド技術を用いたフラッシュメモリの製造方法について説明する。図７は、従来の方法を用いてフラッシュメモリを製造する際の製造工程を示す概略の工程断面図であり、工程毎に図７（ａ）〜（ｇ）に分けて図示している。
【０００４】
まず、図７（ａ）に示すように、半導体基板１上にＳＴＩ（Shallow Trench Isolation）法を用いて活性領域２と素子分離領域３に分け、活性領域２上に、ゲート酸化膜４、フローティングゲート電極５、酸化膜・窒化膜・酸化膜から成る三層膜（ＯＮＯ膜）６、コントロールゲート電極７を順次形成する。そして、このフローティングゲート電極５及びコントロールゲート電極７を含む積層構造の外側壁にサイドウォール絶縁膜８を形成する。
【０００５】
次に、図７（ｂ）に示すように、活性領域２内に不純物イオン注入を行った後、熱拡散を施してソース／ドレイン拡散領域９を形成する。この際、Ｎチャネルトランジスタを形成する領域にはＮ型イオン（例えばＡｓ＋）、Ｐチャネルトランジスタを形成する領域にはＰ型イオン（例えばＢＦ２＋）を注入する。
【０００６】
次に、図７（ｃ）に示すように、半導体基板１の全面に非晶質化を行うためにイオン注入（例えばＡｒ＋）を行い、非晶質層１６を形成する。
【０００７】
次に、図７（ｄ）に示すように、半導体基板１の全面にコバルト（Ｃｏ）膜１０、及び窒化チタン（ＴｉＮ）膜１２をスパッタ法により順次堆積する。このＴｉＮ膜１２は、後に行われる熱処理において、Ｃｏ膜１０が酸化されるのを防止する役目を担っている。
【０００８】
次に、図７（ｅ）に示すように、ランプアニール法により４７５〜５５０℃で６０秒間、第１の熱処理を行う。この工程により、コントロールゲート電極７及びソース／ドレイン拡散領域９上において、半導体基板１を構成するＳｉとＣｏ膜１０が反応してＣｏＳｉ膜１４が形成される。
【０００９】
次に、図７（ｆ）に示すように、硫酸過水溶液を用いてＴｉＮ膜１２、及び未反応のＣｏ膜１０を除去する。
【００１０】
次に、図７（ｇ）に示すように、ランプアニール法により７５０〜８５０℃で３０秒間、第２の熱処理を行う。この工程により、ＣｏＳｉ膜１４を低抵抗のＣｏＳｉ２膜１５に相転移させる。以上の工程より、コントロールゲート電極７及びソース／ドレイン拡散領域９を、ＭＯＳ型半導体装置の高速化に必要なシート抵抗１０〔Ω／□〕以下に低抵抗化することができる。
【００１１】
しかし、上記工程を、マトリクス状にメモリセルが配置される不揮発性半導体記憶装置の製造に適用した場合に以下のような問題を生じる。
【００１２】
図８は、典型的なＮＯＲ型フラッシュメモリの構造を示す平面図である（下記特許文献１参照）。フラッシュメモリ３０のメモリセルアレイには、図面上Ｘ方向に延伸する活性領域２と素子分離領域３とが、Ｙ方向に交互に複数並列して形成される。又、活性領域２の一部が、複数の素子分離領域３を横切るようにＹ方向に延伸して形成される。
【００１３】
又、複数の活性領域２及び素子分離領域３を横切るように、コントロールゲートとして機能するワード線７がＹ方向に延伸して形成される。
【００１４】
そして、ワード線７と活性領域２とが交差する領域において、ワード線（コントロールゲート電極）７の下層に、ＯＮＯ膜６、フローティングゲート電極５、ゲート酸化膜４が上から順に積層されており（図８内では不図示）、これによってメモリセル３１が構成される。
【００１５】
又、活性領域２の内、メモリセル３１のドレイン拡散領域９ａとして使用される部分には、電気的接続のためのドレインコンタクト２１が形成されている。そして、ワード線７を介してドレイン拡散領域９ａの反対側には、複数の素子分離領域３を横切るようにＹ方向に延伸したソース拡散領域９ｂが形成されている。そして、このソース拡散領域９ｂには電気的接続のためのソースコンタクト２２が形成されている。
【００１６】
図８に示すように、複数の素子分離領域３を横切るように形成されるソース拡散領域９ｂを形成するに際しては、予めＸ方向に延伸する活性領域２及び素子分離領域３をＹ方向に交互に並列して形成した後、所定のソース形成予定領域内の素子分離領域（素子分離絶縁膜）３を除去することで、ソース形成予定領域内においてＹ方向に連続した活性領域を形成する。その後に不純物イオン注入を行うことでソース拡散領域９ｂを形成することとなる。
【００１７】
即ち、素子分離領域３を形成するためにトレンチ内に埋め込まれた絶縁膜が除去されることで、トレンチ外の高さ位置の高い活性領域とトレンチ内に係る高さ位置の低い活性領域とが連絡され、かかる状態の下で不純物イオン注入されることでソース拡散領域９ｂが形成される。つまり、ソース拡散領域９ｂは、高さ位置の異なる段差形状をＹ方向に連続して有する構成である。
【００１８】
図７で参照した方法に基づいて図８に示すフラッシュメモリ３０を製造した場合、ドレイン拡散領域９ａ、ソース拡散領域９ｂ、及びワード線７の表面に対してシリサイド化を行うこととなる。このとき、前記のようにソース拡散領域９ｂが段差形状を有するため、平坦なドレイン拡散領域９ａよりも高抵抗化しやすいという問題がある。
【００１９】
例えば、平坦なドレイン拡散領域９ａを、半導体装置の高速化可能に低抵抗化（１０Ω／□）するためには、同領域内にＣｏＳｉ２膜１５を４００Å成膜することで実現可能である。しかし、段差形状を有するソース拡散領域９ｂは、平坦な形状を有するドレイン拡散領域９ａと比べて約１０％程度のカバレッジであるため、前記の膜厚条件の下では、段差形状のソース拡散領域９ｂ内にはＣｏＳｉ２膜１５が４０Å程度しか形成されない。このため、ソース拡散領域９ｂ内が十分に低抵抗化できない（６０００Ω／□程度）。ソース抵抗が４０００Ω／□を超えると半導体装置のアクセスタイムに遅延問題が生じることが分かっており、量産時のバラツキを考慮すれば、それよりも更に低抵抗に設定する必要がある。即ち、前記従来方法ではアクセス時の遅延時間に問題が生じる。
【００２０】
従って、ソース拡散領域９ｂを十分低抵抗化するためには、当該領域が形成されている段差部内に十分な膜厚のＣｏＳｉ２膜１５を形成する必要がある。しかしながら、前述のように、段差形状を有するソース拡散領域９ｂはドレイン拡散領域９ａと比べて約１０％程度のカバレッジであるため、低抵抗（１０Ω／□）を実現するために必要な膜厚分のＣｏＳｉ２膜１５（例えば１００Å）を形成するには、平坦なドレイン拡散領域９ａ内に１０００Å以上のシリサイド膜を形成する必要がある。即ち、シリサイド膜を形成するに際して必要なＣｏ膜１０を十分厚く成膜する必要があり、このＣｏ膜１０とＳｉ（半導体基板）１とを反応させて厚膜のＣｏＳｉ膜１４を形成する必要がある。
【００２１】
しかしながら、厚膜のＣｏＳｉ膜１４の形成に伴って、消費されるＳｉの量が増大すると、基板上のｐｎ接合を破壊してリーク電流を発生させる恐れがある。このため、形成可能なシリサイド膜の膜厚値には上限がある。
【００２２】
即ち、図８に示すような段差形状を有する活性領域を備える構造の場合には、当該段差部分の低抵抗化とリーク電流の発生の回避とを両立することが可能な膜厚条件でシリサイド膜を形成することが困難であるという問題を有している。
【００２３】
従来、シリサイド膜の成長を抑制し、リーク電流の発生を回避する方法として、Ｃｏ膜とＴｉ膜を順次成膜した後にシリサイド化を行う方法が開示されている（下記特許文献２、３参照）。
【００２４】
【特許文献１】特開２００６−５４２８３号公報
【特許文献２】特開平８−２８８２４１号公報
【特許文献３】特開２００１−１５４５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
特許文献１では、Ｃｏ膜を膜厚１０〜３０ｎｍ、Ｔｉ膜を膜厚１０ｎｍで形成した後にシリサイド化を行う実施例が示されている。又、特許文献２では、Ｃｏ膜を膜厚１０ｎｍ、Ｔｉ膜を膜厚２０ｎｍで形成した後にシリサイド化を行う実施例が示されている。しかし、両文献で開示された膜厚条件で図８に示される構造のフラッシュメモリ３０を製造した場合であっても、やはり上述した問題点を解消することができなかった。
【００２６】
本発明は、上記の問題点に鑑み、段差形状を有する拡散領域を含む半導体装置を製造するに際し、リーク電流の発生の回避と拡散領域内の低抵抗化との両立が可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２７】
上記目的を達成するための本発明に係る半導体装置の製造方法は、シリコンから成る半導体基板上に、同基板面に平行な第１方向に延伸する素子分離のためのトレンチを前記第１方向と直交する第２方向に並列して複数列形成する工程と、前記トレンチ内に埋め込み絶縁膜を形成することで、前記トレンチ外を前記第１方向に延伸する活性領域を前記第２方向に並列して複数列形成する工程と、前記活性領域上に、前記第１方向に延伸する第１電極膜をゲート酸化膜を介して前記第２方向に並列して複数列形成する工程と、前記第１電極膜の上層に、ゲート間絶縁膜を介して第２電極膜を形成後、前記第２電極膜、前記ゲート間絶縁膜、前記第１電極膜、前記ゲート酸化膜からなる積層構造を前記第２方向にパターニングすることで、前記第２方向に延伸するコントロールゲート電極とマトリクス状のフローティングゲート電極とを前記ゲート間絶縁膜を介して上下に形成する工程と、前記コントロールゲート電極及び前記フローティングゲート電極の外側壁にサイドウォール絶縁膜を形成する工程と、前記第２方向に並列した複数の前記活性領域を横切るソース形成予定領域内に係る前記トレンチ内に形成された前記埋め込み絶縁膜を除去する工程と、前記コントロールゲート電極をマスクとして不純物イオン注入を行って、前記ソース形成予定領域内にソース拡散領域を、前記ソース拡散領域外の前記活性領域内にドレイン拡散領域を夫々形成する工程と、前記半導体基板の全面にイオン注入を行うことで非晶質化する工程と、非晶質化された前記半導体基板の全面にコバルト膜、チタン膜、窒化チタン膜をこの順に成膜した後、アニール処理を行って、前記コントロールゲート電極、前記ソース拡散領域、及び前記ドレイン拡散領域と前記コバルト膜との接触領域をシリサイド化する工程と、を有し、成膜時における前記コバルト膜に対する前記チタン膜の膜厚比率が１．０以上１．４以下であることを特徴とする。
【発明の効果】
【００２８】
本発明の構成によれば、平坦なドレイン拡散領域内と、段差形状を有するソース拡散領域内とを同時に低抵抗にしつつ、リーク電流の発生を抑制することができる。
【発明を実施するための最良の形態】
【００２９】
以下において、本発明に係る半導体装置の製造方法（以下、適宜「本発明方法」と称する）の実施形態について図面を参照して説明する。
【００３０】
本発明方法は、図８に概略的に示される平面形状を有する半導体装置を製造する方法を想定している。以下では、工程毎の概略平面図及び概略断面図を参照して説明を行う。
【００３１】
尚、以下に示す各概略平面図及び概略断面図は、模式的に図示されたものであり、図面上の寸法比と実際の寸法比とは必ずしも一致するものではない。又、以下の各図面上において、図７及び図８と同一の構成要素については同一の符号を付している。
【００３２】
図１は、本発明方法によって半導体装置を製造する際の製造工程を示す概略平面図であり、工程毎に図１（ａ）〜（ｅ）に分けて図示している。図２及び図３は、本発明方法によって半導体装置を製造する際の製造工程を示す概略断面図であり、工程毎に図２（ａ）〜（ｄ）、図３（ａ）〜（ｃ）に分けて図示している（紙面の都合上２図面に分けている）。又、図４は、本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップ＃１〜＃１７は図４に示されるフローチャートの各ステップを表すものとする。
【００３３】
まず、半導体基板１上の基板面に平行な所定の第１方向（図面ではＸ方向）に延伸するトレンチを、この第１方向に直交する第２方向（図面ではＹ方向）に並列して複数列形成する（ステップ＃１）。次に、このトレンチ内に埋め込み絶縁膜を形成することでＸ方向に複数延伸する素子分離領域３を形成し、これによって、トレンチ外をＸ方向に複数延伸する活性領域２を形成する（ステップ＃２）。これにより、図１（ａ）に示すように、Ｘ方向に延伸する活性領域２と素子分離領域３とが、Ｙ方向にストライプ状に交互に配列される。尚、図面では、後の工程でソースコンタクトを形成するために、そのコンタクト領域確保のために一部の活性領域２の形成幅を拡げているが、各活性領域２とも同程度の幅で形成しても良い。
【００３４】
次に、半導体基板１の表面を熱酸化してゲート酸化膜４を成膜後（ステップ＃３、図１内では不図示）、全面に、フローティングゲート電極となる第１電極膜（ポリシリコン膜）５を成膜する（ステップ＃４）。その後、図１（ｂ）に示すように、活性領域２上においてＸ方向に延伸するように、第１電極膜５及びゲート酸化膜４をパターニングする（ステップ＃５）。これにより、Ｘ方向に延伸する第１電極膜５と素子分離領域３とがＹ方向にストライプ状に交互に配列される。
【００３５】
次に、全面にゲート間絶縁膜（ＯＮＯ膜）６を成膜後（ステップ＃６、図１内では不図示）、全面に、コントロールゲート電極（ワード線）となる第２電極膜（ポリシリコン膜）７を成膜する（ステップ＃７）。その後、図１（ｃ）に示すように、第２電極膜７、ゲート間絶縁膜６、第１電極膜５、ゲート酸化膜４からなる積層構造をＹ方向にパターニングする（ステップ＃８）。これによって、Ｙ方向に延伸する第２電極膜（コントロールゲート電極）７が、複数の活性領域２及び素子分離領域３を横切るように形成される。又、ドレインコンタクト形成予定領域以外において、コントロールゲート電極７と活性領域２との交差部に、ゲート間絶縁膜６を介してコントロールゲート電極７の下層にマトリクス状に第１電極膜（フローティングゲート電極）５が形成される。
【００３６】
次に、シリコン酸化膜成膜工程及びエッチバック工程を経て、フローティングゲート電極５及びコントロールゲート電極７の外側壁にサイドウォール絶縁膜８を成膜する（ステップ＃９、図１内では不図示）。
【００３７】
次に、Ｙ方向に形成される所定のソース形成予定領域９ｂｆ内に係るトレンチ内の素子分離領域（埋め込み絶縁膜）３を除去する（ステップ＃１０）。これにより、ソース形成予定領域９ｂｆ内において、トレンチ外の高さ位置の高い活性領域とトレンチ内に係る高さ位置の低い活性領域とが連絡され、Ｙ方向に連続した段差形状を示す活性領域２が形成される（図１（ｄ）、図２（ａ））。尚、図２及び図３は、図１（ｄ）中のＸ１−Ｘ２断面図、Ｙｓ１−Ｙｓ２断面図、Ｙｄ１−Ｙｄ２断面図に分けて夫々工程毎に図示している。
【００３８】
次に、コントロールゲート電極７をマスクとして不純物イオン注入を行う（ステップ＃１１）。このとき、Ｎチャネルトランジスタを形成する領域にはＮ型イオン（例えばＡｓ＋）、Ｐチャネルトランジスタを形成する領域にはＰ型イオン（例えばＢＦ２＋）を注入する。
【００３９】
図１（ｅ）及び図２（ｂ）に示すように、ステップ＃１１によって、ソース形成予定領域９ｂｆ内には、Ｙ方向に連続した段差を有するソース拡散領域９ｂが形成される。又、コントロールゲート電極７を挟んでソース拡散領域９ｂと反対側の活性領域２には、ドレイン拡散領域９ａが形成される。
【００４０】
次に、図２（ｃ）に示すように、半導体基板１の全面に非晶質化を行うためにイオン注入（例えばＡｒ＋）を行い、非晶質層１６を形成する（ステップ＃１２）。尚、ステップ＃１２の後においても、当然にＹｓ１−Ｙｓ２断面にはソース拡散領域９ｂが、Ｙｄ１−Ｙｄ２断面にはドレイン拡散領域９ｂが夫々形成されているが、図２（ｃ）では、図面の煩雑化を回避すべく両断面図においては拡散領域の図示を省略している。以後の工程断面図においても、同様の理由によりＹｓ１−Ｙｓ２断面内のソース拡散領域９ｂ、Ｙｄ１−Ｙｄ２断面内のドレイン拡散領域９ａの図示を省略する。
【００４１】
次に、図２（ｄ）に示すように、半導体基板１の全面にＣｏ膜１０を膜厚１０〜３０ｎｍ、Ｔｉ膜１１を膜厚１０〜４０ｎｍ、ＴｉＮ膜１２を３５〜４５ｎｍ、スパッタ法により順次成膜する（ステップ＃１３）。尚、本ステップ＃１３では、Ｃｏ膜１０に対するＴｉ膜１１の膜厚比率を所定の範囲内となるように設定して成膜する。この膜厚比率については後述する。
【００４２】
次に、図３（ａ）に示すように、ランプアニール法により４７５〜５５０℃程度で約６０秒間に亘って第１の熱処理を行う（ステップ＃１４）。本ステップ＃１４により、コントロールゲート電極７、ソース／ドレイン拡散領域９上において、半導体基板１（Ｓｉ）とＣｏ膜１０が反応してＣｏＳｉ膜１４が形成される。
【００４３】
次に、図３（ｂ）に示すように、硫酸過水溶液を用いてＴｉＮ膜１２及びＴｉ膜１１を除去し（ステップ＃１５）、更にアンモニア過水溶液を用いて、ステップ＃１４の過程で生成されたＴｉ−Ｃｏ合金並びに未反応のＣｏ膜１０を除去する（ステップ＃１６）。
【００４４】
次に、図３（ｃ）に示すように、ランプアニール法により８００℃程度で約３０秒間に亘って第２の熱処理を行う（ステップ＃１７）。本ステップ＃１６により、ＣｏＳｉ膜１４が、より低抵抗のＣｏＳｉ２膜１５に相転移し、当該膜が膜厚４０〜６０ｎｍ程度で形成される。
【００４５】
その後は、全面に層間絶縁膜を成膜後、ドレイン拡散領域９ａと電気的接続を形成するためのドレインコンタクト２１、ソース拡散領域９ｂと電気的接続を形成するためのソースコンタクト２２を夫々形成した後、層間絶縁膜の上層に配線層を形成する。このようにしてメモリセルをマトリクス状に複数備えた不揮発性半導体記憶装置が製造される。
【００４６】
図５は、ステップ＃１３において成膜するＣｏ膜１０とＴｉ膜１１の膜厚比率以外の条件を同一としてステップ＃１〜＃１６を経て製造された半導体装置の各特性と、前記の膜厚比率の関係を示すグラフである。図５（ａ）は、膜厚比率とソース拡散領域９ｂ内の抵抗との関係を示している。図５（ｂ）は、膜厚比率とドレイン拡散領域９ａ内の耐圧（ドレイン拡散領域９ｂ内に一定電流を流したときの耐圧）との関係を示している。又、図５（ｃ）は、膜厚比率とチャージロス発生確率（ドレイン拡散領域９ａ内に一定電圧を印加したときのフローティングゲート電極５からのチャージロス発生確率）との関係を示している。尚、図６は、図５に示すグラフを表形式で記載したものである。
【００４７】
図５（ａ）によれば、Ｃｏ膜１０に対するＴｉ膜１１の膜厚比率（以下、単に「Ｔｉ／Ｃｏ膜厚比率」と略記）を増加させていくと、Ｔｉ／Ｃｏ膜厚比率が１．４以上になったときにソース拡散領域９ｂ内の抵抗の上限値である２５００Ω／□以上となり、更に、膜厚比率が１．５以上ではソース９ｂ内の抵抗値が急激に上昇することが分かる。ソース抵抗が４０００Ω／□を超えると半導体装置のアクセスタイムに遅延問題が生じることが分かっており、量産時のバラツキを考慮すれば、遅延時間の問題を発生させないためにはシート抵抗を２５００Ω／□以下にすることが望ましい。
【００４８】
図５（ｂ）によれば、Ｔｉ／Ｃｏ膜厚比率を減少させていくと、１．０以下においてドレイン拡散領域９ａ内の耐圧が急激に低下することが分かる。これにより、リーク電流が発生する傾向が見られる。このことは、図５（ｃ）において、Ｔｉ／Ｃｏ膜厚比率を減少させていくと、１．０以下においてチャージロス発生確率が急激に増加していることからも見て取れる。尚、Ｔｉ／Ｃｏ膜厚比率が１．０以下では、チャージロス発生確率の上限値である１５．０％を超える値を示す。１５．０％を超えるチャージロス発生確率を示す半導体装置は市場不良が発生することが産業上経験的に分かっており、市場不良を発生させないようにするにはチャージロス発生確率を１５．０％以下に抑制することが望ましい。
【００４９】
即ち、ソース拡散領域９ｂ内の抵抗値を、上限値である２５００Ω／□以下に抑えるためには、Ｔｉ／Ｃｏ膜厚比率を１．４以下とする必要があることが分かる。更に、リーク電流を抑制して、チャージロス発生確率を上限値である１５．０％以下に抑えるためには、Ｔｉ／Ｃｏ膜厚比率を１．０以上とする必要があることが分かる。以上より、ステップ＃１３において、Ｃｏ膜１０に対するＴｉ膜１１の膜厚比率が１．０以上１．４以下になるように制御してＣｏ膜１０及びＴｉ膜１１を成膜することにより、平坦なドレイン拡散領域９ａ及び段差形状の有するソース拡散領域９ｂ内を低抵抗状態に維持しながら、リーク電流の発生を抑えた半導体装置を実現することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明方法によって半導体装置を製造する際の製造工程を示す概略平面図
【図２】本発明方法によって半導体装置を製造する際の製造工程の一部を示す概略断面図
【図３】本発明方法によって半導体装置を製造する際の製造工程の他の一部を示す概略断面図
【図４】本発明方法を用いて半導体装置を製造する際の製造工程を工程順に示すフローチャート
【図５】Ｃｏ膜とＴｉ膜の膜厚比率と製造された半導体装置の各特性との関係を示すグラフ
【図６】Ｃｏ膜とＴｉ膜の膜厚比率と製造された半導体装置の各特性との関係を示す表
【図７】従来の方法を用いてフラッシュメモリを製造する際の製造工程を示す概略の工程断面図
【図８】典型的なＮＯＲ型フラッシュメモリの構造を示す平面図
【符号の説明】
【００５１】
１：    半導体基板
２：    活性領域
３：    素子分離領域
４：    ゲート酸化膜
５：    フローティングゲート電極
６：    ＯＮＯ膜（ゲート間絶縁膜）
７：    コントロールゲート電極、ワード線
８：    サイドウォール絶縁膜
９：    ソース／ドレイン拡散領域
９ａ：    ドレイン拡散領域
９ｂ：    ソース拡散領域
９ｂｆ：    ソース形成予定領域
１０：    Ｃｏ膜
１１：    Ｔｉ膜
１２：    ＴｉＮ膜
１４：    ＣｏＳｉ膜
１５：    ＣｏＳｉ２膜
１６：    非晶質層
２１：    ドレインコンタクト
２２：    ソースコンタクト
３０：    フラッシュメモリセルアレイ
３１：    メモリセル 
【図１】
0005129591.tif 000002
【図２】
0005129591.tif 000003
【図３】
0005129591.tif 000004
【図４】
0005129591.tif 000005
【図５】
0005129591.tif 000006
【図６】
0005129591.tif 000007
【図７】
0005129591.tif 000008
【図８】
0005129591.tif 000009