(57)【特許請求の範囲】
【請求項１】
基板上に半導体層を形成する段階と、
前記半導体層上に第１のゲート絶縁膜、第２のゲート絶縁膜、及び金属膜を順次に形成する段階と、
前記金属膜上に形成された感光膜パターンをエッチングマスクとして前記金属膜をパターニングしてゲート電極を形成する段階と、
前記感光膜パターンをエッチングマスクとして前記第２のゲート絶縁膜をパターニングして前記ゲート電極よりも幅の広い第２のゲート絶縁膜パターンを形成する段階と、
前記感光膜パターンを除去した後、前記ゲート電極と前記ゲート電極よりも幅の広い第２のゲート絶縁膜パターンをイオン注入マスクとして使用して一回の不純物イオン注入工程にて、前記半導体層の前記ゲート電極の下部に対応する領域にはチャネル領域を、前記パターニングされた第２のゲート絶縁膜のうち前記ゲート電極によって被覆されていない部分の下部に対応する前記半導体層の領域には低濃度ドーピング領域を、前記パターニングされた第２のゲート絶縁膜に覆われていない下部に対応する前記半導体層の領域には、ソース領域及びドレーン領域を形成する段階と、
前記ゲート電極、前記第１のゲート絶縁膜、及び前記第２のゲート絶縁膜上に層間絶縁膜を形成する段階と、
第１のコンタクトホールを通じて前記ソース領域に電気的に連結されたソース電極を形成する段階と、
第２のコンタクトホールを通じて前記ドレーン領域に電気的に連結されたドレーン電極を形成する段階とを有し、
前記一回の不純物イオン注入にて、前記チャネル領域、前記低濃度ドーピング領域、前記ソース領域及びドレーン領域を形成する段階は、前記不純物イオンである高濃度ｎ型不純物イオンの注入を相対的に低エネルギーで行うことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項２】
前記パターニングされた第２のゲート絶縁膜は、前記ゲート電極から遠くなるほどその厚さが縮小されるように形成されることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項３】
前記第２のゲート絶縁膜がパターニングされた後、前記第１のゲート絶縁膜の両側壁を前記パターニングされた第２のゲート絶縁膜の両側壁に実質的に整列する段階をさらに含むことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項４】
前記第１のゲート絶縁膜は酸化珪素を含み、前記第２のゲート絶縁膜は窒化珪素を含むことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板の製造方法に係り、より詳しくは、性能低下がなく、工程効率が良い薄膜トランジスタ基板の製造方法に関するものである。
【背景技術】
【０００２】
最近、ノートパソコンや携帯機器などの表示装置として用いられる液晶表示装置において、その駆動方式は、単純マトリックス方式からアクティブマトリックス方式に移行し、特にガラス基板上に多くの薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）を形成した薄膜トランジスタアクティブマトリックス駆動方式が主流を構成している。
【０００３】
薄膜トランジスタは、ゲート線の一部であるゲート電極、チャネルを形成する半導体層、データ線の一部であるソース電極、半導体層を挟んでソース電極と対向するドレーン電極などからなる。
薄膜トランジスタは、ゲート線を通じて伝達される走査信号に応じて、データ線を通じて伝達される画像信号を画素電極に伝達又は遮断するスイッチング素子である。
【０００４】
この時、半導体層は非晶質珪素又は多結晶珪素からなり、半導体層とゲート電極との相対的な位置によって、薄膜トランジスタは、トップゲート方式とボトムゲート方式に分けることができる。
多結晶珪素薄膜トランジスタの場合、ゲート電極が半導体層の上部に設けられるトップゲート方式が主に用いられる。
【０００５】
多結晶珪素薄膜トランジスタの駆動速度は、非晶質珪素薄膜トランジスタよりはるかに速いので、画素の薄膜トランジスタと共にこれを動作させるための駆動回路を同時に形成できるという長所がある反面、パンチスルーなどの問題が発生する。
そこで半導体層のチャネル領域とソース領域及びドレーン領域の間に低濃度ドーピング領域を形成することが好ましい。
【０００６】
従来技術による低濃度ドーピング領域の形成方法は、先ず半導体層上にゲート電極を二重の導電膜としてパターニング形成し、一つの導電膜は低濃度ドーピング領域を限定するマスクとして使用し、他の導電膜は低濃度ドーピング領域を形成した後、ソース領域とドレーン領域とを形成する限定するマスクとして使用する。
しかしながら、一回のフォトエッチング工程において、二つの導電膜を異なるパターンに形成しなければならないなど工程が複雑であり、低濃度ドーピング領域の幅を精度よく限定し難い。
また、それにより工程時間が長くなり製造収率が低下する。
【特許文献１】特開第２００１−２７４４１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の他の技術的課題は、性能低下がなく、工程効率が良い薄膜トランジスタ基板の製造方法を提供するところにある。
【課題を解決するための手段】
【００１２】
前述した他の技術的課題を達成するための本発明による薄膜トランジスタ基板の製造方法は、基板上に半導体層を形成する段階と、前記半導体層上に第１のゲート絶縁膜、第２のゲート絶縁膜、及び金属膜を順次に形成する段階と、前記金属膜上に形成された感光膜パターンをエッチングマスクとして前記金属膜をパターニングしてゲート電極を形成する段階と、前記感光膜パターンをエッチングマスクとして前記第２のゲート絶縁膜をパターニングして前記ゲート電極よりも幅の広い第２のゲート絶縁膜パターンを形成する段階と、前記感光膜パターンを除去した後、前記ゲート電極と前記ゲート電極よりも幅の広い第２のゲート絶縁膜パターンをイオン注入マスクとして使用して一回の不純物イオン注入工程にて、前記半導体層の前記ゲート電極の下部に対応する領域にはチャネル領域を、前記パターニングされた第２のゲート絶縁膜のうち前記ゲート電極によって被覆されていない部分の下部に対応する前記半導体層の領域には低濃度ドーピング領域を、前記パターニングされた第２のゲート絶縁膜に覆われていない下部に対応する前記半導体層の領域には、ソース領域及びドレーン領域を形成する段階と、前記ゲート電極、前記第１のゲート絶縁膜、及び前記第２のゲート絶縁膜上に層間絶縁膜を形成する段階と、第１のコンタクトホールを通じて前記ソース領域に電気的に連結されたソース電極を形成する段階と、第２のコンタクトホールを通じて前記ドレーン領域に電気的に連結されたドレーン電極を形成する段階とを有し、前記一回の不純物イオン注入にて、前記チャネル領域、前記低濃度ドーピング領域、前記ソース領域及びドレーン領域を形成する段階は、前記不純物イオンである高濃度ｎ型不純物イオンの注入を相対的に低エネルギーで行うことを特徴とする。
【００１４】
その他実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
【発明の効果】
【００１５】
本発明によれば、一つの感光膜パターンによってゲート電極及び二重のゲート絶縁パターンをパターニングし、一回の不純物イオン注入工程によってソース領域及びドレーン領域と低濃度ドーピング領域を同時に形成することによって、製造工程を単純化して工程効率を高めながらも、漏洩電流が抑制されて性能低下がない薄膜トランジスタの製造方法を提供できる。
【発明を実施するための最良の形態】
【００１６】
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。
しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものである。
即ち、本実施形態は単に、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものである。
従って、本発明の権利範囲は、本実施形態ではなく特許請求の範囲の記載に基づいて決められなければならない。
なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。
【実施例１】
【００１７】
以下、添付した図１〜図３を参照して本発明の第１の実施形態による薄膜トランジスタ基板を詳細に説明する。
【００１８】
図１を参照して、本発明の第１の実施形態による薄膜トランジスタ基板について説明する。
図１は、本発明の第１の実施形態による薄膜トランジスタ基板の概略構成図である。
薄膜トランジスタ基板は、図１に示されているように、画素部１０と、ゲート駆動部２０及びデータ駆動部３０と、を含む。
【００１９】
画素部１０は、多数のゲート線（Ｇ１〜Ｇｎ）と多数のデータ線（Ｄ１〜Ｄｍ）に連結されている多数の画素を含み、各画素は多数のゲート線（Ｇ１〜Ｇｎ）と多数のデータ線（Ｄ１〜Ｄｍ）に連結されたスイッチング素子（Ｍ）とこれに連結された液晶キャパシタ（Ｃｌｃ）及びストレージキャパシタ（Ｃｓｔ）を含む。
【００２０】
行方向に形成されている多数のゲート線（Ｇ１〜Ｇｎ）は、スイッチング素子（Ｍ）に走査信号を伝達し、列方向に形成されている多数のデータ線（Ｄ１〜Ｄｍ）は、スイッチング素子（Ｍ）に画像信号に該当される階調電圧を伝達する。
そして、スイッチング素子（Ｍ）は三端子素子として、制御端子はゲート線（Ｇ１〜Ｇｎ）に連結されており、入力端子はデータ線（Ｄ１〜Ｄｍ）に連結されており、出力端子は液晶キャパシタ（Ｃｌｃ）及びストレージキャパシタ（Ｃｓｔ）の一つの端子に連結されている。
液晶キャパシタ（Ｃｌｃ）は、スイッチング素子（Ｍ）の出力端子と共通電極（図示せず）との間に連結され、ストレージキャパシタ（Ｃｓｔ）はスイッチング素子（Ｍ）の出力端子と共通電極との間に連結（独立配線方式）されるか、或いはスイッチング素子（Ｍ）の出力端子と真上の（直近に隣接する）ゲート線（Ｇ１〜Ｇｎ）との間に連結（前端（前段）ゲート方式）できる。
【００２１】
ゲート駆動部２０は、多数のゲート線（Ｇ１〜Ｇｎ）に連結されており、スイッチング素子（Ｍ）を活性化させる走査信号を多数のゲート線（Ｇ１〜Ｇｎ）に提供し、データ駆動部３０は多数のデータ線（Ｄ１〜Ｄｍ）に連結されている。
【００２２】
ここで、スイッチング素子（Ｍ）は、ＭＯＳトランジスタが用いられ、このようなＭＯＳトランジスタは多結晶珪素をチャネル領域とする薄膜トランジスタに実現できる。
そして、ゲート駆動部２０やデータ駆動部３０もＭＯＳトランジスタから構成され、このようなＭＯＳトランジスタは多結晶珪素をチャネル領域とする薄膜トランジスタで実現できる。
【００２３】
図２及び図３を参照して、多結晶珪素をチャネル領域とする薄膜トランジスタ基板について説明する。
図２は、本発明の第１の実施形態による薄膜トランジスタ基板の画素部の構造を示したレイアウト図であり、図３は図２の薄膜トランジスタ基板をＩＩＩ−ＩＩＩ’線に沿って切って示した断面図である。
【００２４】
図２及び図３に示すように、透明な絶縁基板１１０上に酸化珪素又は窒化珪素からなる遮断層１１１が形成されており、遮断層１１１上には、例えばｎ型不純物イオンが高濃度に注入されているソース領域及びドレーン領域１５３、１５５及びこれらの間に設けられ、不純物イオンが注入されないチャネル領域１５４が含まれた薄膜トランジスタの多結晶珪素からなる半導体層１５０が形成されている。
そして、ソース領域１５３とチャネル領域１５４の間、ドレーン領域１５５とチャネル領域１５４との間には、例えばｎ型不純物イオンが低濃度に注入されている低濃度ドーピング領域１５２がそれぞれ形成されている。
ここで、遮断層１１１は、基板１１０から半導体層１５０に不純物などが拡散することを防止するためのものであり、省略する場合もある。
【００２５】
多結晶珪素からなる半導体層１５０を含む基板１１０上には、ゲート絶縁膜パターン１４０ｄ、１４０ｑが形成されている。ゲート絶縁膜パターン１４０ｄ、１４０ｑは各々、酸化珪素からなる第１のゲート絶縁膜４０１と窒化珪素からなる第２のゲート絶縁膜４０２を含んでいる。
多結晶珪素からなる半導体層を含む薄膜トランジスタのスレッショルド電圧（Ｖｔｈ）を減少するためにはゲート絶縁膜パターンの厚さを薄くすることが必要である。
従来、酸化珪素膜の単一膜によりゲート絶縁膜パターンを形成する場合、酸化珪素膜の誘電定数は３．９程度に過ぎないので、Ｖｔｈの減少に限界があり、さらにＶｔｈを減少するためにゲート絶縁膜パターンの厚さを縮小すると降伏電圧が減少するので、静電気による不良の増加の恐れがあった。
これに対して本発明の一実施形態による薄膜トランジスタでは、ゲート絶縁パターンとして二重膜構造、すなわち第１のゲート絶縁膜４０１として酸化珪素膜を、第２のゲート絶縁膜４０２として酸化珪素膜の誘電定数の約２倍値を有する窒化珪素膜を、各々使用することによってスレッショルド電圧（Ｖｔｈ）の減少及び薄膜トランジスタの性能向上が可能である。
【００２６】
第１のゲート絶縁膜４０１は、多結晶珪素からなる半導体層１５０が形成されている透明絶縁基板１１０全面に第１の絶縁膜の形態で形成される。
この時、第１のゲート絶縁膜４０１には、半導体層１５０のソース領域１５３及びドレーン領域１５５と、後述するソース電極及びドレーン電極をそれぞれ電気的に連結するための通路としての第１及び第２のコンタクトホール１４１、１４２が形成されている。
また、第２のゲート絶縁膜４０２は、両側壁が各々、半導体層１５０の低濃度ドーピング領域１５２とソース領域及びドレーン領域１５３、１５５の境界部に実質的に整列して形成される。
このようにして、各々、第１、第２のゲート絶縁膜４０１、４０２からなるゲート絶縁膜パターン１４０ｄ、１４０ｑが形成される。
第２のゲート絶縁膜４０２は、多結晶珪素からなる半導体層１５０とゲート電極１２４及び維持電極１３３をそれぞれ絶縁する役割を果たす。
また第２のゲート絶縁膜４０２は、後述するソース領域及びドレーン領域を形成するための不純物イオンの注入の際のイオン注入マスクの役割も果たす。
従って、第２のゲート絶縁膜４０２の両側壁を境界として半導体層１５０の低濃度ドーピング領域１５２とソース領域及びドレーン領域１５３、１５５が分けられるので、工程上必然的に第２のゲート絶縁膜４０２の両側壁が半導体層１５０の低濃度ドーピング領域１５２とソース領域及びドレーン領域１５３、１５５の境界部に実質的に整列して形成される。
【００２７】
ゲート絶縁膜パターン１４０ｄ上には、一方向（図２では横方向）に長いゲート線１２１が形成されており、ゲート線１２１の一部が延長されて多結晶珪素からなる半導体層１５０のチャネル領域１５４と重畳されており、重畳されたゲート線１２１の一部分は、薄膜トランジスタ基板のゲート電極１２４として使用される。
また、ゲート絶縁膜パターン１４０ｑ上には、画素の維持容量を増加させるための維持電極線１３１が、ゲート線１２１と同一の層において同一の材質から、ゲート線１２１と概ね平行に形成されている。
多結晶珪素からなる半導体層１５０と重畳する維持電極線１３１の一部分は、維持電極１３３になり、維持電極１３３と重畳する多結晶珪素からなる半導体層１５０は、維持電極領域１５７になり、維持電極領域１５７の両側にも低濃度ドーピング領域１５２がそれぞれ形成されており、維持電極領域１５７の一側には高濃度ドーピング領域１５８が設けられる。
ゲート線１２１の一側端部分（図示せず）は、外部回路と連結するためにゲート線１２１（の図示した部分の）幅より広く形成され、ゲート駆動部２０の出力端に直接連結され、図１のゲート線Ｇ１〜Ｇｎとなる。
【００２８】
ゲート線１２１、維持電極線１３１、ゲート電極１２４、維持電極１３３が形成されているゲート絶縁膜パターン１４０ｄ、１４０ｑ及び半導体層１５０上には、第１の層間絶縁膜６０１が形成されている。
第１の層間絶縁膜６０１は、ソース領域及びドレーン領域１５３、１５５をそれぞれ露出する第１及び第２のコンタクトホール１４１、１４２を含んでいる。
【００２９】
第１の層間絶縁膜６０１上には、ゲート線１２１と交差して画素領域を限定するデータ線１７１が形成されている。
データ線１７１の一部分又は分枝形部分（本実施例（図２）は、分枝形がない場合である）は、第１のコンタクトホール１４１を通じてソース領域１５３と連結されており、ソース領域１５３と連結されている部分は、薄膜トランジスタ基板のソース電極１７３として使用される。
データ線１７１の一側端部分（図示せず）は、外部回路と連結するためにデータ線１７１（の図示した部分の）幅より広く形成され、データ駆動部３０の出力端に直接連結され、図１のデータ線Ｄ１〜Ｄｍとなる。
【００３０】
そして、データ線１７１と同一の層には、同一の材質からなり、第２のコンタクトホール１４２を通じてドレーン領域１５５と連結されているドレーン電極１７５が、ソース電極１７３と一定距離離れて形成されている。
【００３１】
ソース電極１７３、ドレーン電極１７５及びデータ線１７１を含む第１の層間絶縁膜６０１上に第２の層間絶縁膜６０２が形成されている。
第２の層間絶縁膜６０２は、ドレーン電極１７５を露出する第３のコンタクトホール１４３を有する。
第２の層間絶縁膜６０２上には、第３のコンタクトホール１４３を通じてドレーン電極１７５と連結されている画素電極１９０がそれぞれの画素領域に形成されている。
【実施例２】
【００３２】
次に、図４を参照して本発明の第２の実施形態による薄膜トランジスタ基板について説明する。
図４は、本発明の第２の実施形態による薄膜トランジスタ基板の断面図である。
本発明の第２の実施形態による薄膜トランジスタ基板は、第２のゲート絶縁膜４０２の両側壁の上部がゲート電極１２４の両側壁に実質的に整列され、両側壁の下部が各々、半導体層１５０の低濃度ドーピング領域１５２とソース領域及びドレーン領域１５３、１５５の境界部、低濃度ドーピング領域１５２と高濃度ドーピング領域１５８の境界部に実質的に整列されていることを除外すると、本発明の第１の実施形態による薄膜トランジスタ基板と同一であるので、重複する部分については便宜上説明を省略する。
前述したように、第２のゲート絶縁膜４０２の両側壁の上部１２４は、ゲート電極１２４の両側壁に実質的に整列され、両側壁の下部は各々、低濃度ドーピング領域１５２とソース領域及びドレーン領域１５３、１５５の境界部、低濃度ドーピング領域１５２と高濃度ドーピング領域１５８の境界部に実質的に整列されることによって、第２のゲート絶縁膜４０２の両側壁の上部と下部とを連結する面は傾斜を成す。
このような傾斜面を含む傾斜部の下部に対応する半導体層１５０領域である低濃度ドーピング領域１５２の不純物イオンの濃度は、低濃度ドーピング領域１５２とチャネル領域１５４の境界部から、低濃度ドーピング領域１５２とソース領域、ドレーン領域１５３、１５５の境界部に向かって、及び、低濃度ドーピング領域１５２とチャネル領域（維持電極領域１５７）の境界部から、低濃度ドーピング領域１５２とドレーン領域１５５、高濃度ドーピング領域１５８の境界部に向かって、各々、漸進的に増加する。
これについては、後述の薄膜トランジスタ基板の製造方法で詳しく説明する。
【実施例３】
【００３３】
次に、図５を参照して本発明の第３の実施形態による薄膜トランジスタ基板について説明する。
図５は、本発明の第３の実施形態による薄膜トランジスタ基板の断面図である。
本発明の第３の実施形態による薄膜トランジスタ基板は、第２のゲート絶縁膜４０２の両側壁が各々、半導体層１５０の低濃度ドーピング領域１５２とソース領域及びドレーン領域１５３、１５５の境界部、低濃度ドーピング領域１５２と高濃度ドーピング領域１５８の境界部に実質的に整列され、第１のゲート絶縁膜４０１の両側壁が第２のゲート絶縁膜４０２の両側壁に実質的に整列されていることを除外すると、本発明の第１の実施形態による薄膜トランジスタ基板と同一であるので、重複する部分については便宜上説明を省略する。
【実施例４】
【００３４】
次に、図６を参照して本発明の第４の実施形態による薄膜トランジスタ基板について説明する。
図６は、本発明の第４の実施形態による薄膜トランジスタ基板を含む薄膜トランジスタ基板の断面図である。
本発明の第４の実施形態による薄膜トランジスタ基板は、第２のゲート絶縁膜４０２の両側壁の上部がゲート電極１２４の両側壁に実質的に整列され、両側壁の下部が各々、半導体層１５０の低濃度ドーピング領域１５２とソース領域及びドレーン領域１５３、１５５の境界部、低濃度ドーピング領域１５２と高濃度ドーピング領域１５８の境界部に実質的に整列され、第１のゲート絶縁膜４０１の両側壁が第２のゲート絶縁膜４０２の両側壁の下部に実質的に整列されていることを除外すると、本発明の第１の実施形態による薄膜トランジスタ基板と同一であるので、重複する部分については便宜上説明を省略する。
【実施例５】
【００３５】
次に、図７を参照して本発明の第５の実施形態による薄膜トランジスタ基板について説明する。
図７は、本発明の第５の実施形態による薄膜トランジスタ基板の断面図である。
本発明の第５の実施形態による薄膜トランジスタ基板は、第２のゲート絶縁膜４０２の両側壁が各々、半導体層１５０の低濃度ドーピング領域１５２とソース領域及びドレーン領域１５３、１５５の境界部、低濃度ドーピング領域１５２と高濃度ドーピング領域１５８の境界部に実質的に整列され、第１のゲート絶縁膜４０１の両側壁が第２のゲート絶縁膜４０２の両側壁に実質的に整列され、さらに、このような構造上にキャッピング膜５０１がさらに形成されていることを除外すると、本発明の第１の実施形態による薄膜トランジスタと同一であるので、重複される部分については便宜上説明を省略する。
キャッピング膜５０１は、第１の層間絶縁膜６０１の第１及び第２のコンタクトホール１４１、１４２が形成されている位置と実質的に同一な位置に形成されているコンタクトホールを含む。
キャッピング膜の役割についても、後述の薄膜トランジスタ基板の製造方法で詳しく説明する。
【００３６】
以下には、前述した本発明の各実施形態による薄膜トランジスタ基板について、それらの製造方法を添付した図面を参照して詳細に説明する。
【実施例６】
【００３７】
図８、図１１、図１７、図１９及び図２１は、図２及び図３に示した本発明の第１の実施形態に係る薄膜トランジスタ基板の画素部を製造する方法の、中間段階でのレイアウト図を工程順序通り羅列したものである。
一方、図９及び図１０は図８の薄膜トランジスタ基板をＩＸ−ＩＸ’線に沿って切って示した断面図であり、図１２〜図１６は、図１１の薄膜トランジスタ基板をＸＩＩ−ＸＩＩ’線に沿って切って示した断面図であり、図１８は図１７の薄膜トランジスタ基板をＸＶＩＩＩ−ＸＶＩＩＩ’線に沿って切って示した断面図であり、図２０は図１９の薄膜トランジスタ基板をＸＸ−ＸＸ’線に沿って切って示した断面図であり、図２２は図２１の薄膜トランジスタ基板をＸＸＩＩ−ＸＸＩＩ’線に沿って切って示した断面図である。
【００３８】
最初に、図８及び図９に示すように、透明な絶縁基板１１０上に遮断層１１１を形成する。
この時使用される透明絶縁基板１１０としてはガラス、石英又はサファイアなどを使用し、遮断層１１１は酸化珪素（ＳｉＯ２）又は窒化珪素（ＳｉＮｘ）を蒸着して形成する。このような遮断層１１１は、基板１１０から半導体層１５０に不純物などが拡散することを防止するためのものであり、省略する場合もある。
そして遮断層１１１上に非晶質珪素を蒸着して非晶質珪素膜を形成する。
【００３９】
次に、非晶質珪素膜をレーザー熱処理、炉熱処理又は固相結晶化工程によって非晶質珪素を結晶化した後、写真エッチング方法にパターニングして多結晶珪素からなった半導体層１５０を形成する。
【００４０】
次に、図１０に示すように、多結晶珪素からなる半導体層１５０が形成されている基板１１０上部に酸化珪素及び窒化珪素の絶縁物質を順次に蒸着して第１のゲート絶縁膜４０１と第２のゲート絶縁膜４０２とを形成する。
そして第２のゲート絶縁膜４０２上にアルミニウム、クロム、モリブデン又はこれらの合金からなる単一膜又は多層膜を蒸着してゲート用金属膜１２０を形成する。
この時、第１のゲート絶縁膜４０１と第２のゲート絶縁膜４０２及びゲート用金属膜１２０の厚さは特に限定されておらず、素子特性によって多様な厚さを有することができる。
次に、ゲート用金属膜１２０上に感光膜を形成し、フォトマスクを用いてフォトリソグラフィにより、感光膜を選択的に露光及び現像して感光膜パターン５３、５４を形成する。
このような感光膜パターン５３、５４は、ゲート用金属膜１２０をゲート電極にパターニングするためのエッチングマスクとして使用されるだけではなく、後述するように、第２のゲート絶縁膜又は第１のゲート絶縁膜を各々パターニングするためのエッチングマスクとして使用できる。
感光膜パターン５３、５４は、例えば感光膜を所定の形状にパターニングした後、加熱収縮してその断面が梯形になるようにしてもよく、また、溶融形感光膜を使用して加過熱してその断面が半球形とするなど目的に沿って多様な形状を有するように形成できる。
【００４１】
ゲート電極１２４を形成するためのゲート用金属膜１２０は、物理的性質が異なる二つの膜を含むことができる。
一つの膜は、走査信号の遅延や電圧降下を減らすことができるように低い比抵抗の金属、アルミニウム（Ａｌ）やアルミニウム合金、例えばアルミニウム−ネオジム（ＡｌＮｄ）合金などのアルミニウム系列の金属にすることができるが、これに限定されない。
これとは違って、他の膜は異なる物質、酸化インジウム亜鉛（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ；ＩＺＯ）又は酸化インジウム錫（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ；ＩＴＯ）との物理的、化学的、電気的接触特性に優れた物質、モリブデン（Ｍｏ）、モリブデン合金、例えばモリブデン−タングステン（ＭｏＷ）合金、クロム（Ｃｒ）などにすることができるが、これに限定されない。
例えば、アルミニウム−ネオジム（ＡｌＮｄ）の金属膜は、アルミニウムについて側面傾斜を形成できるエッチングができるアルミニウムエッチング液であるＣＨ３ＣＯＯＨ（８％〜１５％）／ＨＮＯ３（５％〜８％）／Ｈ３ＰＯ４（５０％〜６０％）／Ｈ２Ｏ（残り）を使用した湿式エッチングにより処理できる。
このようなエッチング液は、モリブデン−タングステン（ＭｏＷ）の導電膜についても同一なエッチング条件で側面傾斜を形成できるエッチングができるので、二つの導電膜を連続して側面傾斜を形成しながらエッチングできる。
【００４２】
次に、図１１及び図１２に示すように、感光膜パターン５３、５４をマスクとしてゲート用金属膜１２０を、等方性エッチングによりアンダーカット構造になるようにパターニングして、ゲート電極１２４を有するゲート線１２１及び維持電極１３３を有する維持電極線１３１を形成する。
ゲート線１２１及び維持電極線１３１の切断面側壁は、以後に形成される上部層との密着性を増加させるために傾斜するように形成することが好ましい。
【００４３】
次に、図１３に示すように、感光膜パターン５３、５４をエッチングマスクとして、図１２の第２のゲート絶縁膜４０２を異方性エッチングによりパターニングして、ゲート電極１２４及び維持電極１３３の幅より各々少し広い幅を有する第２のゲート絶縁膜４０２を形成する。
この時、第２のゲート絶縁膜４０２は、多結晶珪素からなる半導体層１５０とゲート電極１２４及び維持電極１３３の間にそれぞれ設けられて、多結晶珪素からなる半導体層１５０とゲート電極１２４及び維持電極１３３をそれぞれ絶縁する役割を果たすと同時に、後述するように、ソース領域及びドレーン領域を形成するための不純物イオンを注入する場合のイオン注入マスクの役割も果たす。
【００４４】
次に、半導体層１５０内に低濃度ドーピング領域、ソース領域及びドレーン領域を形成する。
これらは一回の不純物イオン注入によって形成してもよく、低濃度不純物イオン注入と高濃度不純物イオン注入とを順次に行って形成してもよい。
【００４５】
第１に、一回の不純物イオン注入によって低濃度ドーピング領域、ソース領域及びドレーン領域を形成する場合について説明する。
図１４に示すように、感光膜パターン５３、５４を除去した後、ゲート電極１２４、維持電極１３３及びゲート絶縁膜パターン１４０ｄ、１４０ｑをマスクとして例えば、プラズマイマージョン方法を使用して例えば、ｎ型不純物イオン注入を実施する。
ドーズ量は、例えば単位ｃｍ２当たり１．０×１０１５〜５．０×１０１５粒子にすることができるが、これに限定されずゲート絶縁膜の厚さ、素子の特性などによってドーズ量を変えることができる。
これにより一回のイオン注入のみで、低濃度ドーピング領域１５２、ソース領域及びドレーン領域１５３、１５５を含む薄膜トランジスタ構造を形成できる。
すなわち、第２のゲート絶縁膜４０２のうちゲート電極１２４又は維持電極１３３によって被覆されていない部分の下の半導体層１５０には、イオン注入が部分的に防止される結果、低濃度ドーピング領域１５２が形成される。
そして、第２のゲート絶縁膜４０２によって覆われない部分の半導体層１５０には、酸化珪素膜からなる第１のゲート絶縁膜４０１を突き抜き、投射されたイオンの大部分がされるので、ソース領域及びドレーン領域１５３、１５５と高濃度ドーピング領域１５８が形成される。
また、ゲート電極１２４及び維持電極１３３の下の半導体層１５０には不純物イオンが注入されないので、チャネル領域１５４と維持電極領域１５７が形成されて、それぞれソース領域１５３、ドレーン領域１５５及び高濃度ドーピング領域１５８を分離する。
前述したように一回の不純物イオン注入のみで、低濃度ドーピング領域１５２と、ソース領域及びドレーン領域１５３、１５５を含む薄膜トランジスタ構造を形成することは、高濃度ｎ型不純物イオン注入が比較的低エネルギーの場合に可能である。
【００４６】
第２に、低濃度不純物イオン注入と高濃度不純物イオン注入によって、低濃度ドーピング領域と、ソース領域及びドレーン領域を別個に形成する場合について説明する。
図１５に示すように、感光膜パターン５３、５４を除去した後、ゲート電極１２４、維持電極１３３及びゲート絶縁パターン１４０ｄ、１４０ｑをマスクとして例えば、ｎ型不純物イオンをスキャニング設備又はイオンビーム設備を用いて半導体層１５０に低濃度（ｎ−）に注入して低濃度ドーピング領域１５２及びチャネル領域１５４、１５７を形成する。
すなわち、ゲート電極１２４又は維持電極１３３によって覆われた部分の半導体層１５０には、イオンが注入されないので、それぞれチャネル領域１５４と維持電極領域１５７が形成され、第２のゲート絶縁膜４０２のうちゲート電極１２４及び維持電極１３３によって覆われていない部分の下の半導体層１５０には、第２、第１のゲート絶縁膜４０２、４０１を突き抜き、投射されたイオンが部分的に注入されて低濃度ドーピング領域１５２が形成される。
この時、ドーズ量は、例えば単位ｃｍ２当たり５．０×１０１２〜１．０×１０１３粒子にすることができるが、これに限定されずゲート絶縁膜の厚さ、素子の特性によってドーズ量を変えることができる。
【００４７】
続いて、図１６に示すように、ゲート電極１２４、維持電極１３３及びゲート絶縁膜パターン１４０ｄ、１４０ｑをマスクとして例えば、ｎ型不純物イオンをスキャニング設備又はイオンビーム設備を用いて半導体層１５０に高濃度（ｎ＋）に注入してソース領域及びドレーン領域１５３、１５５、高濃度ドーピング領域１５８を形成する。
すなわち、第２のゲート絶縁膜４０２によって覆われない部分の半導体層１５０には、酸化珪素膜からなる第１のゲート絶縁膜４０１を突き抜き、投射されたイオンの大部分が注入されるので、ソース領域及びドレーン領域１５３、１５５と高濃度ドーピング領域１５８が形成される。
この時、ドーズ量は、例えば単位ｃｍ２当たり１．０×１０１５〜３．０×１０１５粒子にすることができるが、これに限定されずゲート絶縁膜の厚さ、素子の特性によってドーズ量を変えることができる。
【００４８】
以上第１又は第２のいずれかの方法により半導体層１５０内に低濃度ドーピング領域、ソース領域及びドレーン領域を形成した後、図１７及び図１８に示すように、多結晶珪素からなる半導体層１５０を覆うように基板１１０の全面上部に絶縁物質を積層して第１の層間絶縁膜６０１を形成する。
次に第１の層間絶縁膜６０１を、マスクを用いたフォトエッチング工程によりパターニングして、ソース領域及びドレーン領域１５３、１５５を露出する第１、第２のコンタクトホール１４１、１４２を形成する。
【００４９】
その次に、図１９及び図２０に示すように、第１の層間絶縁膜６０１の全面上部にデータ用金属膜を形成した後、マスクを用いたフォトエッチング工程によりパターニングして、データ線１７１、ドレーン電極１７５、及びソース電極１７３を形成する。
ソース電極１７３は、第１のコンタクトホール１４１を通じてソース領域１５３とそれぞれ連結し、ドレーン電極１７５は第２のコンタクトホール１４２を通じてドレーン領域１５５とそれぞれ連結する。
【００５０】
データ線１７１は、アルミニウム又はアルミニウム合金などのアルミニウム含有金属、又はモリブデン又はモリブデン合金の単一層、もしくはアルミニウム合金層とクロム（Ｃｒ）、モリブデン（Ｍｏ）合金層などからなる複数層、の導電物質を蒸着してデータ用金属膜を形成した後パターニングして形成する。
この時、データ用金属膜もゲート用金属膜と同一の導電物質及び同一のエッチング方法によりパターニングし、データ線１７１及びドレーン電極１７５の断面は、上部層との密着性のために一定した傾斜を有するテーパー構造に形成することが好ましい。
【００５１】
次に、図２１及び図２２に示すように、データ線１７１及びドレーン電極１７５が形成された第１の層間絶縁膜６０１上に、さらに、平坦化特性に優れ、感光性を有する有機物質を積層して第２の層間絶縁膜６０２を形成する。
そして第２の層間絶縁膜６０２を、マスクを用いたフォトエッチング工程によりパターニングして、ドレーン電極１７５を露出する第３のコンタクトホール１４３を形成する。
【００５２】
最後に、図２及び図３に示すように、第３のコンタクトホール１４３内部を含む第２の層間絶縁膜６０２上に透明な物質である酸化インジウム錫又は酸化インジウム亜鉛を全面蒸着した後、これをパターニングして画素電極１９０と多数の信号線を電気的に連結するための連結部材（図示せず）を形成する。
画素電極１９０は、第３のコンタクトホール１４３を通じてドレーン電極１７５と連結する。
コンタクト補助部材は、第１及び第２の層間絶縁膜６０１、６０２にかけて形成されている第４のコンタクトホール（図示せず）、第１及び第２の層間絶縁膜６０１、６０２とゲート絶縁膜１４０にかけて形成されている第５のコンタクトホール（図示せず）を通じてそれぞれデータ線１７１及びゲート線１２１に電気的に連結されている連結部と連結する。
【００５３】
以上説明したように、本実施例（実施例６）に係る薄膜トランジスタ基板の製造方法では、ゲート電極をパターニングするための感光膜パターンを用いて絶縁膜をパターニングしてゲート絶縁膜パターンを形成する。
さらに別途のフォトエッチング工程を追加せず、このゲート絶縁膜パターンを、低濃度ドーピング領域と、ソース及びドレーン領域を限定するためのイオン注入マスクとして用いて一回の高濃度イオン注入を通じて、低濃度ドーピング領域と、ソース及びドレーン領域を同時に形成する。
これによって製造工程を単純にすることができ、製造コストを最小化できる。
【実施例７】
【００５４】
次に本実施例では、本発明の第２の実施形態（図４）に係る薄膜トランジスタ基板の製造方法について説明する。
図２３は、本発明の第７の実施形態による薄膜トランジスタ基板の製造方法の、中間段階における断面図である。
図２３に示すように本発明の第２の実施形態に係る薄膜トランジスタ基板の製造方法では、ゲート電極１２４及び維持電極１３３のエッチングマスクとして使用した感光膜パターン５４、５３により第２のゲート絶縁膜４０２をパターニングする。
その際、第２のゲート絶縁膜４０２の両側壁において、ゲート電極１２４又は維持電極１３３によって被覆された部分から外側に離隔するにつれて、第２のゲート絶縁膜４０２の厚さが縮小されるように形成することを除外すると、本発明の第６の実施形態による製造方法と同一である。
すなわち本実施形態では、ゲート電極１２４及び維持電極１３３を形成するためのエッチングマスクとして使用した感光膜パターン５４、５３を用いて第２のゲート絶縁膜４０２をパターニングする際に、ゲート電極１２４（又は維持電極１３３）によって被覆されていない領域を例えば、エッチング気体としてＳＦ６＋Ｏ２を使用する異方性エッチング工程によってゲート電極１２４（又は維持電極１３３）が形成された領域の外側に傾斜面を形成する。
【００５５】
第２のゲート絶縁膜４０２は、前述したように低濃度ドーピング領域１５２、ソース領域及びドレーン領域１５３、１５５と高濃度ドーピング領域１５８とを形成するためのイオン注入マスクの役割を果たす。
このような第２のゲート絶縁膜４０２の傾斜した両側壁に対応する半導体層１５０に注入される不純物イオン濃度は、傾斜部の厚さの差によって第２のゲート絶縁膜４０２の両側壁の外側に行くほど濃度が高くなり、このような不純物イオンの濃度変化は、傾斜部の形状によって決定される。
両側壁の傾斜による厚さの変化によって低濃度ドーピング領域１５２に注入される不純物イオンの濃度が漸進的に変化する。
本実施形態による製造方法によって製造される薄膜トランジスタ基板は、前述したように漸進的な濃度変化を有する低濃度ドーピング領域１５２を含むことによって、漏洩電流が抑制されて薄膜トランジスタの性能が低下しない。
【００５６】
以上説明した第７の実施形態では、二重のゲート絶縁膜のうち一つの絶縁膜のみをエッチングして、ソース及びドレーン領域と、低濃度ドーピング領域を限定するイオン注入マスクとして使用したが、二重のゲート絶縁膜の双方をパターニングしてゲート絶縁膜パターンを形成することができるので、これについて説明する。
【実施例８】
【００５７】
本実施形態では、本発明の第３の実施形態（図５）に係る薄膜トランジスタ基板の製造方法について説明する。
図２４は、本発明の第８の実施形態による薄膜トランジスタ基板の製造方法の、中間段階における断面図である。
図２４に示すように本発明の第３の実施形態に係る薄膜トランジスタ基板の製造方法では、ゲート電極１２４及び維持電極１３３のエッチングマスクとして使用した感光膜パターン５４、５３により第２のゲート絶縁膜４０２をパターニングする。
その際、ゲート電極１２４及び維持電極１３３の幅より各々少し広い幅を有する第２のゲート絶縁膜４０２を形成し、次に同一な感光膜パターン５４、５３をエッチングマスクとして第１の絶縁膜をパターニングして第２のゲート絶縁膜４０２の両側壁に第１のゲート絶縁膜４０１の両側壁が実質的に整列された第１のゲート絶縁膜４０１を形成することを除外すると、本発明の第６の実施形態による製造方法と同一である。
すなわち、本実施形態によって製造された薄膜トランジスタ基板は、第１のゲート絶縁膜４０１を第２のゲート絶縁膜４０２と同じく、チャネル領域１５４と低濃度ドーピング領域１５２上にのみ形成することによって、低濃度ドーピング領域１５２の不純物イオン濃度を目的の濃度に制御することがより容易になり、結局、漏洩電流を抑制して薄膜トランジスタの性能を向上できる。
【実施例９】
【００５８】
次に、本発明の第４の実施形態（図６）に係る薄膜トランジスタ基板の製造方法について説明する。
図２５は、本発明の第９の実施形態による薄膜トランジスタ基板の製造方法の、中間段階における断面図である。
図２５に示すように本発明の第４の実施形態に係る薄膜トランジスタ基板の製造方法では、ゲート電極１２４及び維持電極１３３のエッチングマスクとして使用した感光膜パターン５４、５３により第２の絶縁膜をパターニングする。
その際、第２のゲート絶縁膜４０２の両側壁において、ゲート電極１２４又は維持電極１３３によって被覆された部分から外側に離隔するにつれて、第２のゲート絶縁膜４０２の厚さが縮小されるように形成し、同一の感光膜パターン５４、５３をエッチングマスクとして第１のゲート絶縁膜４０１をパターニングして、その両側壁を第２のゲート絶縁膜４０２の両側壁の下部に実質的に整列させることを除外すると、本発明の第６の実施形態による製造方法と同一である。
本実施形態による製造方法によって製造された薄膜トランジスタ基板では、第２のゲート絶縁膜４０２の両側壁が傾斜し、かつ第１のゲート絶縁膜４０１がチャネル領域１５４と低濃度ドーピング領域１５２上にのみ存在するように形成されるので、低濃度ドーピング領域１５２の不純物イオン濃度を目的の濃度に制御することがより容易になり、漏洩電流を抑制できて薄膜トランジスタの性能を向上できる。
【実施例１０】
【００５９】
次に、本発明の第５の実施形態（図７）に係る薄膜トランジスタ基板の製造方法について説明する。
図２６及び図２７は、本発明の第１０の実施形態による薄膜トランジスタ基板の製造方法の、中間段階における断面図である。
最初に、本発明の第６の実施形態による製造方法と同一の方法により、ゲート電極１２４及び維持電極１３３を形成する（図１２参照）。
続いて、図２６に示すようにゲート電極１２４及び維持電極１３３のエッチングマスクとして使用した感光膜パターン（図１２の５４、５３）により、第１及び第２の絶縁膜をパターニングして第１及び第２のゲート絶縁膜４０１、４０２をゲート電極１２４及び維持電極１３３の幅より少し広い幅に形成した後、ゲート電極１２４及び維持電極１３３をイオン注入マスクとして、例えば、スキャニング設備又はイオンビーム設備を用いて低濃度不純物イオンを注入して低濃度ドーピング領域１５２を形成する。
この時、ドーズ量は、例えば単位ｃｍ２当たり５．０×１０１２〜１．０×１０１３粒子にすることができるが、これに限定されずゲート絶縁膜パターンの厚さ、素子の特性によってドーズ量を変えることができる。
次に、このようにして得られた半導体層１５０を含む基板１１０の全体上にキャッピング膜５０１を形成する。
このようなキャッピング膜は例えば化学気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）法によって形成できるが、これに限定されない。
キャッピング膜５０１を形成することによって、後述する高濃度不純物イオン注入時に、低濃度ドーピング領域１５２に高濃度不純物イオンが注入されることを十分に防止すると同時に、ソース領域及びドレーン領域１５３、１５５、１５８に目的とする濃度の不純物イオン注入が可能になる。
従って、ソース領域及びドレーン領域と電気的にそれぞれ連結されるソース電極及びドレーン電極とのコンタクト抵抗が増加することを抑制できる。
このようなキャッピング膜５０１は、例えば窒化珪素膜又は酸化珪素膜からなることができるが、これに限定されることではない。
また、キャッピング膜の厚さは素子の特性によって多様に変更できる。
【００６０】
次に、図２７に示すように、キャッピング膜５０１が形成されている状態でゲート電極１２４、維持電極１３３及びゲート絶縁膜パターン１４０ｄ、１４０ｑをマスクとして例えば、スキャニング設備又はイオンビーム設備を用いて約５０ｅＶ〜８０ｅＶのエネルギーで高濃度不純物イオンを注入して、第１及び第２のゲート絶縁膜４０１、４０２によって覆われない半導体層に、ソース領域及びドレーン領域１５３、１５５と高濃度ドーピング領域１５８を形成する。
残りの工程は本発明の第６の実施形態による製造方法と同一の方法により、図７に示すように、本発明の第５の実施形態による薄膜トランジスタを製造する。
この時、ドーズ量は、例えば単位ｃｍ２当たり１．０×１０１５〜３．０×１０１５粒子にすることができるが、これに限定されずゲート絶縁膜パターンの厚さ、素子の特性によってドーズ量を変えることができる。
【００６１】
以上の実施例１〜１０は、前述したように、ｎ型不純物イオンドーピングによって形成された薄膜トランジスタについて説明したが、ｐ型不純物イオンを用いる場合についても本発明が適用可能なことは勿論である。
【００６２】
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態を実施できることを容易に理解できるであろう。
したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
【産業上の利用可能性】
【００６３】
本発明は、ノートパソコンや携帯機器などの表示装置として用いられる液晶表示装置などの基板として使用される薄膜トランジスタ基板及びその製造方法に適用できる。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態による薄膜トランジスタ基板の概略構成図である。
【図２】本発明の第１の実施形態による薄膜トランジスタ基板の画素部の構造を示すレイアウト図である。
【図３】図２の薄膜トランジスタ基板をＩＩＩ−ＩＩＩ’線に沿って切って示す断面図である。
【図４】本発明の第２の実施形態による薄膜トランジスタ基板の断面図である。
【図５】本発明の第３の実施形態による薄膜トランジスタ基板の断面図である。
【図６】本発明の第４の実施形態による薄膜トランジスタ基板の断面図である。
【図７】本発明の第５の実施形態による薄膜トランジスタ基板の断面図である。
【図８】本発明の第６の実施形態により、第１の実施形態に係る薄膜トランジスタ基板を製造する方法の、第１の中間段階におけるレイアウト図である。
【図９】図８の薄膜トランジスタ基板をＩＸ−ＩＸ’線に沿って切って示す断面図である。
【図１０】図８の薄膜トランジスタ基板をＩＸ−ＩＸ’線に沿って切って示す断面図である。
【図１１】本発明の第６の実施形態により、第１の実施形態に係る薄膜トランジスタ基板を製造する方法の、第２の中間段階におけるレイアウト図である。
【図１２】図１１の薄膜トランジスタ基板をＸＩＩ−ＸＩＩ’線に沿って切って示す断面図である。
【図１３】図１１の薄膜トランジスタ基板をＸＩＩ−ＸＩＩ’線に沿って切って示す断面図である。
【図１４】図１１の薄膜トランジスタ基板をＸＩＩ−ＸＩＩ’線に沿って切って示す断面図である。
【図１５】図１１の薄膜トランジスタ基板をＸＩＩ−ＸＩＩ’線に沿って切って示す断面図である。
【図１６】図１１の薄膜トランジスタ基板をＸＩＩ−ＸＩＩ’線に沿って切って示す断面図である。
【図１７】本発明の第６の実施形態により、第１の実施形態に係る薄膜トランジスタ基板を製造する方法の、第３の中間段階におけるレイアウト図である。
【図１８】図１７の薄膜トランジスタ基板をＸＶＩＩＩ−ＸＶＩＩＩ’線に沿って切って示す断面図である。
【図１９】本発明の第６の実施形態により、第１の実施形態に係る薄膜トランジスタ基板を製造する方法の、第４の中間段階におけるレイアウト図である。
【図２０】図１９の薄膜トランジスタ基板をＸＸ−ＸＸ’線に沿って切って示す断面図である。
【図２１】本発明の第６の実施形態により、第１の実施形態に係る薄膜トランジスタ基板を製造する方法の、第５の中間段階におけるレイアウト図である。
【図２２】図２１の薄膜トランジスタ基板をＸＸＩＩ−ＸＸＩＩ’線に沿って切って示す断面図である。
【図２３】本発明の第７の実施形態により、第２の実施形態に係る薄膜トランジスタ基板を製造する方法の、第２の中間段階における断面図である。
【図２４】本発明の第８の実施形態により、第３の実施形態に係る薄膜トランジスタ基板を製造する方法の、第２の中間段階における断面図である。
【図２５】本発明の第９の実施形態により、第４の実施形態に係る薄膜トランジスタ基板を製造する方法の、第２の中間段階における断面図である。
【図２６】本発明の第１０の実施形態により、第５の実施形態に係る薄膜トランジスタ基板を製造する方法の、第２の中間段階における断面図である。
【図２７】本発明の第１０の実施形態により、第５の実施形態に係る薄膜トランジスタ基板を製造する方法の、第２の中間段階における断面図である。
【符号の説明】
【００６５】
１０：画素部
２０：ゲート駆動部
３０：データ駆動部
５３、５４：感光膜パターン
１１０：基板
１１１：遮断層
１２０：ゲート用金属膜
１２１：ゲート線
１２４：ゲート電極
１３１：維持電極線
１３３：維持電極
１４０ｄ、１４０ｑ：ゲート絶縁膜パターン
１４１：第１のコンタクトホール
１４２：第２のコンタクトホール
１４３：第３のコンタクトホール
１５０：半導体層
１５２：低濃度ドーピング領域
１５３：ソース領域
１５４：チャネル領域
１５５：ドレーン領域
１５７：維持電極領域
１５８：高濃度ドーピング領域
１７１：データ線
１７３：ソース電極
１７５：ドレーン電極
１９０：画素電極
４０１：第１のゲート絶縁膜
４０２：第２のゲート絶縁膜
６０１：第１の層間絶縁膜
６０２：第２の層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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