(57)【特許請求の範囲】
【請求項１】
複数ビットの乱数データを発生する乱数発生回路と、
前記乱数発生回路から順次出力される乱数データが格納される第１の制御レジスタと、
前記第１の制御レジスタに格納された乱数データに応じて、出力信号の立上り時間及び立下り時間が可変制御される出力回路と、を備え、
前記出力回路は、出力トランジスタと、前記第１の制御レジスタに格納された乱数データに応じて前記出力トランジスタに印加される信号を遅延させる遅延回路と、を備え、
前記遅延回路は、同じ容量値を持った複数の容量素子と、前記第１の制御レジスタに格納された乱数データに応じてスイッチングし、前記出力トランジスタの入力端子に前記容量素子を選択的に接続させる複数のスイッチング素子と、を備えることを特徴とする半導体集積回路。
【請求項２】
複数ビットの乱数データを発生する乱数発生回路と、
前記乱数発生回路から順次出力される乱数データが格納される第１の制御レジスタと、
前記第１の制御レジスタに格納された乱数データに応じて、出力信号の立上り時間及び立下り時間が可変制御される出力回路と、を備え、
前記出力回路は、出力トランジスタと、前記第１の制御レジスタに格納された乱数データに応じて前記出力信号を遅延させる遅延回路と、を備え、
前記遅延回路は、同じ容量値を持った複数の容量素子と、前記第１の制御レジスタに格納された乱数データに応じてスイッチングし、前記出力トランジスタの出力端子に前記容量素子を選択的に接続させる複数のスイッチング素子と、を備えることを特徴とする半導体集積回路。
【請求項３】
前記第１の制御レジスタに格納された乱数データに応じて可変制御される、前記出力信号の立上り時間及び立下り時間の幅を制御するための制御データが格納される第２の制御レジスタと、を備えることを特徴とする請求項１又は２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
一般に半導体集積回路は、内部回路と出力回路を備えており、内部回路で作成された各種制御信号は出力回路を介して、出力信号として半導体集積回路の外に設けられた外部機器に送出される。出力回路はスイッチング回路で構成されるので、出力信号はハイレベルとロウレベルとを繰り返す信号である。ロウレベルとハイレベルの間で遷移する部分はステップパルスを形成し、ラプラス変換やフーリエ変換の観点から見ると、様々な周波数成分（高調波成分）を含むものである。このようなステップパルスの持つ周波数成分は、出力回路の出力インピーダンスとの関係で電磁輻射ノイズを誘発させるため、出力回路の出力インピーダンスを適切な値に作り込むような回路設計が行われていた。
【０００３】
尚、特許文献１には、スイッチングノイズによる電磁輻射ノイズを減少させたスイッチングレギュレータ回路が記載されている。
【特許文献１】特開２００３−１５３５２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述のような出力回路の出力インピーダンスの作り込み制御では、出力信号の立上り、立下り時間は一定となる。言い換えれば、出力信号の立上り、立下りの傾きが一定となる。すると、出力信号のステップパルスは、結局は特定の周波数成分を持つことになり、これが電磁輻射ノイズ（電源ノイズ、信号輻射ノイズ）を引き起こすことになる。
【０００５】
一方、チューナー、映像システム等のアプリケーションにおいては、周波数ドリフトの少ない基準クロックが必要とされる。そのような基準クロックが、出力回路の出力信号（ステップパルス）に伴う電磁輻射ノイズによって影響を受けて、アプリケーション上問題となるおそれがあった。
【課題を解決するための手段】
【０００６】
本発明の半導体集積回路は、上述した従来技術の課題に鑑みてなされたものであり、複数ビットの乱数データを発生する乱数発生回路と、前記乱数発生回路から順次出力される乱数データが格納される第１の制御レジスタと、前記第１の制御レジスタに格納された乱数データに応じて、出力信号の立上り時間及び立下り時間が可変制御される出力回路と、を備え、前記出力回路は、出力トランジスタと、前記第１の制御レジスタに格納された乱数データに応じて前記出力トランジスタに印加される信号を遅延させる遅延回路と、を備え、前記遅延回路は、同じ容量値を持った複数の容量素子と、前記第１の制御レジスタに格納された乱数データに応じてスイッチングし、前記出力トランジスタの入力端子に前記容量素子を選択的に接続させる複数のスイッチング素子と、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、出力信号のステップパルスに伴う、不要な電磁輻射ノイズを低減することができる。特に、チューナー、映像システム等のアプリケーションで使用される基準クロックと、出力回路の出力信号（ステップパルス）との干渉現象を防止し、アプリケーション上の問題を解決することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態による半導体集積回路について図面を参照して説明する。図１は本発明の実施形態による半導体集積回路の構成を示す図である。以下、半導体集積回路はその一例としてマイクロコンピュータであるとして説明する。乱数発生回路１０は、ｎビットの乱数データを順次発生する回路である。
【０００９】
前記乱数データは、ランダムに発生された数に対応したｎビットのデータである。例えば、８ビットの乱数データが発生される場合、２５６個の異なる数が発生される。つまり、（００００００００）〜（１１１１１１１１）である。これらの２５６個の数は、８ビットデータとしてランダムに発生される。
【００１０】
乱数制御レジスタ１１は、乱数発生回路からの乱数データの出力のスタート（開始）、スタンバイ（待機）、ストップ（停止）、出力のタイミング等を制御するためのレジスタである。
【００１１】
乱数発生回路１０から出力された乱数データは、立上り／立下り時間可変データレジスタ１２（本発明の第１の制御レジスタの一例）に格納される。立上り／立下り時間可変データレジスタ１２に格納されるデータは、乱数発生回路１０から順次発生される乱数データによって更新される。
【００１２】
尚、乱数発生回路１０からの乱数データは、シリアル出力、又はパラレル出力により、立上り／立下り時間可変データレジスタ１２に格納することができ、このようなシリアル出力、パラレル出力は任意に選択可能に構成されている。
【００１３】
また、出力回路１３は、マイクロコンピュータの内部回路１４からの信号φを外部機器に出力するための回路であり、出力回路１３の出力信号の立上り／立下り時間は、立上り／立下り時間可変データレジスタ１２に格納された乱数データに応じて、可変制御されるようになっている。
【００１４】
また、立上り／立下り時間可変データレジスタ１２に格納された乱数データに応じて可変制御される、出力信号の立上り時間及び立下り時間の幅を制御するための制御データが格納される立上り／立下り時間可変幅制御レジスタ１５（本発明の第２の制御レジスタの一例）が設けられている。
【００１５】
ここで、出力信号の立上り時間及び立下り時間が、前記乱数データに応じてどのように可変制御されるかについて説明する。１つの実施例では、上記のように説明した８ビットの乱数データにおいて、乱数そのものが使われるのではなく、８ビットの乱数データの中に存在する「１」の数が幾つあるかが判定される。例えば、（００００００００）には「１」が存在しない。（１１１１１１１１）には「１」が８個存在する。この場合、４個の「１」が出現する頻度が最も高い。即ち、（０１０１０１０１）、（１１１１００００）等である。例えば、１０００ビットの乱数データのように、ビット数が多くなると、データの中に存在する「１」の個数によって区分された乱数データの分布は、正規分布になる。したがって、正規分布を持つように、大きなビット数の乱数データを用いることが望ましい。
【００１６】
このように、乱数データそのものではなく、乱数データ中に現れる「１」の個数を用いることが、出力信号の立上り時間及び立下り時間を制御するための基礎になっており、その結果、図３に示すように、発生された立上り時間及び立下り時間は正規分布を持つことになる。特に、この実施例では、図２に示された出力信号の立上り時間及び立下り時間は、出力回路１３によって乱数データ中の「１」の個数に比例するように制御される。
【００１７】
更に、立上り／立下り時間可変幅制御レジスタ１５は、この実施例において、出力信号の立上り時間及び立下り時間発生のための正規分布の幅を格納する。例えば、それが２σを持っているとすると、出力回路１３は、乱数データ中の「１」の個数によって決定された２σの分布部分のみを用いる。σは正規分布の標準偏差である。その結果、出力信号の立上り時間及び立下り時間の２σの分布部分のみが発生されることになる。
【００１８】
他の実施例として、出力回路１３は、出力信号の立上り時間及び立下り時間を制御するために、データ中の「１」の個数ではなく、乱数そのものを用いることができる。この場合、乱数データの分布はフラットになり、そのため、出力信号の立上り時間及び立下り時間の分布もフラットになる。８ビットの乱数データの場合、数の分布の中心値は１２８＝（１０００００００）であり、数はその中心地の回りに均等に分布する。その結果、立上り時間及び立下り時間の分布も同じ分布を持つことになる。
【００１９】
図２に示すように、出力信号の立上り時間とは、出力信号がロウレベルからハイレベルに遷移するまでの時間であり、出力信号の立下り時間とは、出力信号がハイレベルからロウレベルに遷移するまでの時間であると定義される。ただし、他の定義を用いてもよい。例えば、出力信号の立上り時間とは、出力信号がロウレベルからハイレベルの９０％のレベルに遷移するまでの時間であり、出力信号の立下り時間とは、出力信号がハイレベルから、その１０％のレベルに遷移するまでの時間と定義してもよい。また、出力信号の立上り／立下り時間は、出力信号の傾きという等価な概念で置き換えてもよい。
【００２０】
上述の回路構成によれば、出力信号の立上り時間（出力信号の傾き）は乱数データに応じて可変制御され、従来のように一定ではなく、分布を有するようになる。その分布の仕方は、乱数発生回路１０が発生する乱数データによって調整される。これにより、出力信号のステップパルスは、分散された周波数成分を持つことになり、電磁輻射ノイズが低減される。また、チューナー、映像システム等のアプリケーションで使用される基準クロックと、出力回路の出力信号（ステップパルス）との干渉現象を防止することができる。
【００２１】
出力信号の立上り／立下り時間の分布は、図３に示すように、正規分布であることが好ましい。この場合、立上り／立下り時間は、中心値（目標値）に対して分布するが、その可変幅（分布の幅）は、立上り／立下り時間可変幅制御レジスタ１５によって制御される。例えば、可変幅は３σによって決定される。
【００２２】
図４は出力回路の具体的な構成を示す回路図である。出力バッファは、Ｐチャネル型ＭＯＳトランジスタ１６とＮチャネル型ＭＯＳトランジスタ１７からなるインバータで構成されている。Ｐチャネル型ＭＯＳトランジスタ１６とＮチャネル型ＭＯＳトランジスタ１７のゲート（前記出力バッファの入力端子）には、内部回路１４からの信号φが印加される。
【００２３】
また、前記ゲートには、立上り／立下り時間可変データレジスタ１２のビット（ｎビット）に対応して、スイッチング制御用のＮチャネル型ＭＯＳトランジスタＴ１〜Ｔｎのドレインが接続されている。スイッチング制御用のＮチャネル型ＭＯＳトランジスタＴ１〜Ｔｎのゲートには、立上り／立下り時間可変データレジスタ１２に格納された乱数データＤ１〜Ｄｎ（Ｄ１は最下位ビットデータ、Ｄｎは最上位ビットデータである）に応じたレベルが印加されるようになっている。また、スイッチング制御用のＮチャネル型ＭＯＳトランジスタＴ１〜Ｔｎのソースと接地の間には、ｎ個のキャパシタＣ１〜Ｃｎが接続されている。つまり、スイッチング制御用のＮチャネル型ＭＯＳトランジスタＴ１〜Ｔｎとｎ個のキャパシタＣ１〜Ｃｎは、遅延時間が可変な遅延回路である。
【００２４】
図４に示された出力回路１３は、出力信号の立上り／立下り時間を以下のように制御する。立上り／立下り時間可変データレジスタ１２に格納された乱数の各ビットに対応した電圧が対応するＭＯＳトランジスタＴｘのゲートに印加される。この実施例では、すべてのキャパシタＣ１〜Ｃｎは、同じ容量値を持っている。従って、遅延回路の全体の容量値は、乱数データの中の「１」の個数によって決定される。例えば、（０１０１０１０１）と（１１１１００００）は立上り／立下り時間を発生する限りにおいて等価である。従って、図３に示されたような正規分布が発生される。
【００２５】
一方、キャパシタＣ１〜Ｃｎがビットの重みによって重み付けされている時、遅延回路の容量値は、乱数データの中の「１」の個数ではなく、乱数データそのものによって決定される。その結果、上述したように立上り／立下り時間のフラットな分布が得られる。
【００２６】
例えば、乱数データＤ１が「１」の場合には、ハイレベルがＮチャネル型ＭＯＳトランジスタＴ１に印加され、Ｎチャネル型ＭＯＳトランジスタＴ１はオンする。乱数データＤ１が「０」の場合には、ロウレベル（接地レベル）がＮチャネル型ＭＯＳトランジスタＴ１に印加され、Ｎチャネル型ＭＯＳトランジスタＴ１はオフする。
【００２７】
このような構成によれば、立上り／立下り時間可変データレジスタ１２に格納された乱数データに応じて、入力信号φの立上り、立下りを遅延させることにより、出力バッファの出力端子Ｐから出力される出力信号の立上り／立下り時間を可変制御することができる。
【００２８】
例えば、乱数データＤ１〜Ｄｎが全て「１」の場合には、スイッチング制御用のＮチャネル型ＭＯＳトランジスタＴ１〜Ｔｎは全てオンして、全てのキャパシタＣ１〜ＣｎはＰチャネル型ＭＯＳトランジスタ１６とＮチャネル型ＭＯＳトランジスタ１７からなる出力バッファの入力端子に接続される。この時、容量負荷は最大になるので、出力信号の立上り／立下り時間は最も大きくなる。
【００２９】
一方、乱数データＤ１〜Ｄｎが全て「０」の場合には、スイッチング制御用のＮチャネル型ＭＯＳトランジスタＴ１〜Ｔｎは全てオフし、キャパシタＣ１〜Ｃｎはいずれも出力バッファの入力端子に接続されない。この時、容量負荷は最小になるので、出力信号の立上り／立下り時間は最も小さくなる。
【００３０】
また、スイッチング制御用のＮチャネル型ＭＯＳトランジスタＴ１〜Ｔｎとｎ個のキャパシタＣ１〜Ｃｎからなる遅延回路は、出力バッファの入力側に設けられているが、出力バッファの出力側に設けても、同様に、出力信号の立上り／立下り時間を可変制御することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態による半導体集積回路の構成を示す図である。
【図２】出力信号の立上り／立下り時間を説明する図である。
【図３】出力信号の立上り／立下り時間の分布を示す図である。
【図４】出力回路の回路図である。
【符号の説明】
【００３２】
１０  乱数発生回路
１１  乱数制御レジスタ
１２  立上り／立下り時間可変データレジスタ
１３  出力回路
１４  内部回路
１５  立上り／立下り時間可変幅制御レジスタ
１６  Ｐチャネル型ＭＯＳトランジスタ
１７  Ｎチャネル型ＭＯＳトランジスタ
【図１】
0005319230.tif 000002
【図２】
0005319230.tif 000003
【図３】
0005319230.tif 000004
【図４】
0005319230.tif 000005