(57)【特許請求の範囲】
【請求項１】
データを記憶する複数のメモリセルが二次元配置された複数のメモリセルアレイと、
前記メモリセルに接続され、第１の方向へ配列された複数のワード線と、
前記メモリセルに接続され、前記第１の方向と交差する第２の方向へ交互に配列された複数の第１のビット線および複数の第２のビット線と、
前記複数のメモリセルアレイの配列の第１の間隙に配置された第１のセンスアンプであって、前記第１のセンスアンプの両側にある２つの前記メモリセルアレイのそれぞれの前記第１のビット線に接続され、該２つのメモリセルアレイのうち一方の前記メモリセルアレイからの基準データに基づいて他方の前記メモリセルアレイ内からのデータを検出する第１のセンスアンプと、
前記複数のメモリセルアレイの配列の第２の間隙に配置された第２のセンスアンプであって、前記第２のセンスアンプの両側にある２つの前記メモリセルアレイのそれぞれの前記第２のビット線に接続され、該２つのメモリセルアレイのうち一方の前記メモリセルアレイ内からの基準データに基づいて他方の前記メモリセルアレイ内からのデータを検出する第２のセンスアンプと、
前記複数のメモリセルアレイの配列の両端に設けられ、前記基準データのみを生成する前記末端アレイと、
前記複数のメモリセルアレイの配列と前記末端アレイとの間に設けられた末端センスアンプとを備え、
前記末端センスアンプは、前記末端アレイからの基準データに基づいて前記メモリセルアレイの配列のうち一端にあるメモリセルアレイからのデータを検出し、
前記第１のセンスアンプは、該第１のセンスアンプの両側に接続された２本の前記第１のビット線に電流を流し、該２本の第１のビット線に生じた電位差によってデータを検出し、
前記第２のセンスアンプは、該第２のセンスアンプの両側に接続された２本の前記第２のビット線に電流を流し、該２本の第２のビット線に生じた電位差によってデータを検出し、
前記末端センスアンプは、前記メモリセルアレイの配列のうち一端にあるメモリセルアレイの前記第１または前記第２のビット線、および、前記末端アレイに設けられた末端ビット線に電流を流し、該２本のビット線に生じた電位差によってデータを検出し、
前記末端センスアンプは、
前記末端センスアンプの両側に接続された２本のビット線のデータを伝播する２本のセンスノードと、
前記２本のセンスノード間に接続された短絡スイッチとを含み、
前記短絡スイッチは、前記末端センスアンプが前記末端センスアンプの両側に接続された２本のビット線に電流を流しはじめてから該２本のビット線の電位がほぼ定常状態に達する時点まで、前記２本のセンスノード間を短絡していることを特徴とする半導体記憶装置。
【請求項２】
前記末端アレイに設けられた末端ビット線は、前記第１および第２のビット線と比べて短いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のセンスアンプは、前記第１のセンスアンプの両側に接続された２本のビット線のデータを伝播する２本のセンスノードと、前記２本のセンスノード間に接続された短絡スイッチとを含み、
前記第２のセンスアンプは、前記第２のセンスアンプの両側に接続された２本のビット線のデータを伝播する２本のセンスノードと、前記２本のセンスノード間に接続された短絡スイッチとを含み、
前記短絡スイッチは、前記第１または前記第２のセンスアンプが前記センスアンプの両側に接続された２本のビット線に電流を流しはじめてから該２本のビット線の電位がほぼ定常状態に達する時点まで、前記２本のセンスノード間を短絡していることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、例えば、フローティングボディ内のキャリア数によってデータを記憶するＦＢＣ（Floating Body Cell）メモリ装置に関する。
【背景技術】
【０００２】
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。
【０００３】
例えば、Ｎ型ＦＥＴからなるＦＢＣにおいて、ボディに蓄積されているホール数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。データ“０”を格納するメモリセルを“０”セルと呼び、データ“１”を格納するメモリセルを“１”セルと呼ぶ。
【０００４】
一般に、１Ｔ（Transistor）−１Ｃ(Capacitor)で構成されるＤＲＡＭは、ビット線とワード線との交点毎にメモリセルを配置したクロスポイント型に構成されている。このようなＤＲＡＭを、１ｃｅｌｌ／ｂｉｔモードで動作をさせる場合、メモリセルアレイは、オープンビット線方式で構成しなければならない。この場合、センスアンプの配置は、いわゆる、ダブルエンド配置を採用せざるを得ない。ダブルエンド配置の最端メモリセルアレイは、片側のセンスアンプにしか接続されないので、最端メモリセルアレイにおいて記憶容量が低下するという問題があった。
【０００５】
ＦＢＣの場合であっても、メモリセルアレイがクロスポイント型に構成され、かつ、１ｃｅｌｌ／ｂｉｔモードで動作をさせる場合には、センスアンプの配置は、ダブルエンド配置を採用せざるを得ない。従って、上記ＤＲＡＭと同様の問題を抱えていた。
【特許文献１】特開２００５−３０２２３４号公報（米国特許第７１４５８１１号明細書）
【非特許文献１】T. Ohsawa et al., "An 18.5ns 128Mb SOI DRAM with a Floating Body Cell", ISSCC Dig. Tech. Papers, pp.458-459, Feb., 2005
【非特許文献２】Tsugio Takahashi et al., “A Multigigabit DRAM Technology With 6F2 Open-Bitline Cell, Distributed Overdriven Sensing, and Stacked-Flash Fuse”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 36, NO. 11, November 2001, pp.1721-1727
【発明の開示】
【発明が解決しようとする課題】
【０００６】
末端メモリセルアレイの記憶容量の低下を抑制した半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、データを記憶する複数のメモリセルが二次元配置された複数のメモリセルアレイと、メモリセルに接続され、第１の方向へ配列された複数のワード線と、メモリセルに接続され、第１の方向と交差する第２の方向へ交互に配列された複数の第１のビット線および複数の第２のビット線とを備える。第１のセンスアンプは、複数のメモリセルアレイの配列の第１の間隙に配置されている。第１のセンスアンプは、第１のセンスアンプの両側にある２つのメモリセルアレイのそれぞれの第１のビット線に接続され、該２つのメモリセルアレイのうち一方のメモリセルアレイからの基準データに基づいて他方のメモリセルアレイ内からのデータを検出する。第２のセンスアンプは、複数のメモリセルアレイの配列の第２の間隙に配置されている。第２のセンスアンプは、第２のセンスアンプの両側にある２つのメモリセルアレイのそれぞれの第２のビット線に接続され、該２つのメモリセルアレイのうち一方のメモリセルアレイ内からの基準データに基づいて他方のメモリセルアレイ内からのデータを検出する。末端アレイは、複数のメモリセルアレイの配列の両端に設けられ、基準データのみを生成する。末端センスアンプは、複数のメモリセルアレイの配列と末端アレイとの間に設けられている。
末端センスアンプは、末端アレイからの基準データに基づいてメモリセルアレイの配列のうち一端にあるメモリセルアレイからのデータを検出する。
第１のセンスアンプは、該第１のセンスアンプの両側に接続された２本の第１のビット線に電流を流し、該２本の第１のビット線に生じた電位差によってデータを検出する。
第２のセンスアンプは、該第２のセンスアンプの両側に接続された２本の第２のビット線に電流を流し、該２本の第２のビット線に生じた電位差によってデータを検出する。
末端センスアンプは、メモリセルアレイの配列のうち一端にあるメモリセルアレイの第１または第２のビット線、および、末端アレイに設けられた末端ビット線に電流を流し、該２本のビット線に生じた電位差によってデータを検出する。
末端センスアンプは、末端センスアンプの両側に接続された２本のビット線のデータを伝播する２本のセンスノードと、２本のセンスノード間に接続された短絡スイッチとを含む。
短絡スイッチは、末端センスアンプが末端センスアンプの両側に接続された２本のビット線に電流を流しはじめてから該２本のビット線の電位がほぼ定常状態に達する時点まで、２本のセンスノード間を短絡している。
【発明の効果】
【０００８】
本発明による半導体記憶装置は、末端メモリセルアレイの記憶容量の低下を抑制することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、本発明に係る第1の実施形態に従ったＦＢＣメモリの構成を示すブロック図である。ＦＢＣメモリは、メモリセルアレイＭＣＡと、センスアンプＳ／Ａとを備えている。メモリセルアレイＭＣＡは、マトリクス状に二次元配置された多数のメモリセルから構成されている。ワード線ＷＬおよびソース線ＳＬは、第２の方向としての行（ロウ（row））方向に配列されたメモリセルに接続されている。ビット線ＢＬは、行方向に対して直交する第１の方向としての列（カラム）方向に配列されたメモリセルに接続されている。
【００１１】
センスアンプＳ／Ａは、ビット線ＢＬに接続されている。センスアンプＳ／Ａは、ビット線ＢＬを介してメモリセルのデータを読み出し、あるいは、ビット線ＢＬを介してメモリセルへデータを書き込むように構成されている。センスアンプＳ／Ａは、ビット線ＢＬあるいは、ビット線対に対応して設けられている。
【００１２】
ロウアドレスバッファＲＡＢは外部からロウアドレス信号ＲＡＳを受け取り、これを一時的に格納し、ロウデコーダＲＤへ出力する。ロウデコーダＲＤは、ロウアドレス信号ＲＡＳに応じて、ワード線ＷＬを選択する。カラムアドレスバッファＣＡＢは外部からカラムアドレス信号ＣＡＳを受け取り、これを一時的に格納し、カラムデコーダＣＤへ出力する。カラムデコーダＣＤは、カラムアドレス信号ＣＡＳに応じて、メモリセルアレイＭＣＡのビット線を選択する。
【００１３】
ＤＱバッファＤＱＢは、センスアンプＳ／Ａと入出力部Ｉ／Ｏとの間に接続されている。ＤＱバッファＤＱＢは、センスアンプＳ／Ａからの読出しデータを外部へ出力するために一時的に格納し、あるいは、外部からの書込みデータをセンスアンプＳ／Ａへ送るために一時的に格納する。ＤＱバッファＤＱＢにおける外部へのデータ出力は、出力イネーブル信号ＯＥによって制御される。ＤＱバッファＤＱＢにおける外部からのデータ書込みは、書込みイネーブル信号ＷＥによって制御される。
【００１４】
尚、図１では、便宜上、センスアンプＳ／Ａの片側にのみメモリセルアレイＭＣＡが表示されているが、実際には、図２に示すようにメモリセルアレイＭＣＡは、センスアンプＳ／Ａの両側に配置されている。センスアンプＳ／Ａは、その両側のメモリセルアレイＭＣＡのそれぞれに対して設けられた２つのビット線ＢＬに接続されている。
【００１５】
図２は、第１の実施形態によるメモリセルアレイＭＣＡとセンスアンプＳ／Ａとの配置関係を示す図である。メモリセルＭＣは、マトリクス状に二次元配置され、メモリセルアレイＭＣＡ１〜ＭＣＡ３（以下、ＭＣＡともいう）を構成している。ワード線ＷＬは、ロウ（row）方向に延伸し、第１の方向としてのカラム方向に配列されている。ワード線ＷＬは、メモリセルＭＣのゲートに接続されている。図２において、ワード線ＷＬは、センスアンプＳ／Ａの左右に２本ずつ示されているが、通常、ワード線ＷＬは、より多く設けられている。例えば、ワード線ＷＬは、センスアンプＳ／Ａの左右に２５６本ずつ設けられている。
【００１６】
複数の第１のビット線ＢＬ１および複数の第２のビット線ＢＬ２（以下、まとめてビット線ＢＬともいう）は、カラム方向に延伸し、第２の方向としてのロウ方向へ交互に配列されている。ビット線ＢＬは、メモリセルＭＣのソースまたはドレインに接続されている。本実施形態では、ビット線ＢＬは、メモリセルＭＣのドレインに接続されている。図２では、ビット線ＢＬは、センスアンプＳ／Ａの左右に８本ずつ示されているが、通常、ビット線ＢＬは、より多く設けられている。例えば、ビット線ＢＬは、センスアンプＳ／Ａの左右に１０２４本ずつ設けられている。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。
【００１７】
リファレンスセルＲＣ０およびリファレンスセルＲＣ１は、リファレンスワード線ＲＷＬの延伸する方向（ロウ方向）に向かって２つずつ交互に配列されている。即ち、リファレンスセルＲＣ０およびリファレンスセルＲＣ１は、ロウ方向へ、ＲＣ０、ＲＣ０、ＲＣ１、ＲＣ１、ＲＣ０、ＲＣ０、ＲＣ１、ＲＣ１・・・のように配列されている。基準電流Ｉｒｅｆを生成するために、リファレンスセルＲＣ０およびリファレンスセルＲＣ１は同数ずつ設けられている。リファレンスワード線ＲＷＬは、ロウ方向に延伸し、リファレンスセルＲＣ０、ＲＣ１のゲートに接続されている。リファレンスワード線ＲＷＬは、センスアンプＳ／Ａの左右に１本ずつ設けられている。
【００１８】
データの読出し／書込み動作に先立って、リファレンスセルＲＣ０およびＲＣ１は互いに逆極性のデータ“０”およびデータ“１”をそれぞれ記憶する。リファレンスセルＲＣ０およびＲＣ１へのデータ書込みは、通常、電源投入直後に行う。その後、メモリ外部へのデータ読出し動作、メモリ外部から受け取ったデータの書込み動作、リフレッシュ動作などでリファレンスセルが活性化されるたびに再度、ＲＣ０およびＲＣ１への書込みを行い、データを記憶し続ける。極性とは、データの論理値“０”または“１”を示す。リファレンスセルＲＣ０およびＲＣ１は、メモリセルＭＣのデータを検出するときに基準電流Ｉｒｅｆを生成するために用いられる。基準電流Ｉｒｅｆは、 “０”セルに流れる電流と“１”セルに流れる電流とのほぼ中間の電流である。センスアンプＳ／Ａ内の電流負荷回路（図５参照）がビット線ＢＬを介して電流をメモリセルＭＣへ流す。これにより、メモリセルＭＣのデータに応じた電流がセンスアンプＳ／Ａ内のセンスノードを流れる。センスノードを流れる電流が基準電流Ｉｒｅｆよりも高いか、低いかによって、センスアンプＳ／Ａはデータの論理値“１”または“０”を識別することができる。
【００１９】
平均化信号線ＡＶＥ０〜ＡＶＥ３（以下、ＡＶＥともいう）のいずれかが基準電流Ｉｒｅｆを生成するために平均化トランジスタＴＡＶＥを活性化させる。平均化トランジスタＴＡＶＥがオンすると、隣接するビット線が短絡する。これにより、リファレンスセルＲＣ０のデータとＲＣ１のデータとが平均化され、基準電流Ｉｒｅｆが生成される。
【００２０】
本実施形態において、メモリセルアレイＭＣＡ１〜ＭＣＡ３は、カラム方向に配列されており、隣接するメモリセルアレイ間の間隙には、センスアンプＳ／Ａが設けられている。第１のセンスアンプとしてのセンスアンプＳ／Ａは、その両側にある２つのメモリセルアレイＭＣＡのそれぞれの第１のビット線ＢＬ１に接続されている。第２のセンスアンプとしてのセンスアンプＳ／Ａは、その両側にある２つのメモリセルアレイＭＣＡのそれぞれの第２のビット線ＢＬ２に接続されている。
【００２１】
本実施形態によるメモリは、１セル／ビット方式を採用している。第１のセンスアンプＳ／Ａは、一方の第１のビット線ＢＬ１のデータを基準データとして、他方の第１のビット線ＢＬ１に伝達される情報データを検出する。あるいは、第１のセンスアンプＳ／Ａは、一方の第１のビット線ＢＬ１の情報データを、他方の第１のビット線ＢＬ１に伝達されるデータを基準として検出することもできる。このとき、基準電流Ｉｒｅｆは一方の第１のビット線ＢＬ１に流れる。第２のセンスアンプＳ／Ａは、一方の第２のビット線ＢＬ２のデータを基準として、他方の第２のビット線ＢＬ２に伝達される情報データを検出する。あるいは、第２のセンスアンプＳ／Ａは、一方の第２のビット線ＢＬ２の情報データを、他方の第２のビット線ＢＬ２に伝達されるデータを基準として検出する。このとき、基準電流Ｉｒｅｆは一方の第２のビット線ＢＬ２に流れる。
【００２２】
第１および第２のセンスアンプＳ／Ａは、メモリセルアレイＭＣＡの配列の複数の間隙に交互に設けられる。例えば、第１のセンスアンプＳ／Ａは、或る２つのメモリセルアレイＭＣＡ間の第１の間隙に設けられており、第２のセンスアンプＳ／Ａは、第１の間隙に隣接する第２の間隙に設けられている。
【００２３】
センスアンプＳ／Ａは、メモリセルアレイＭＣＡの両側に配置され、各ビット線ＢＬのそれぞれに対して交互に接続されている。例えば、図２のメモリセルアレイＭＣＡ２に着目した場合、１つおきに配列された第１のビット線ＢＬ１は、メモリセルアレイＭＣＡ２の右側に配置された第１のセンスアンプＳ／Ａに接続されている。また、第１のビット線ＢＬ１の間に１つおきに配列された第２のビット線ＢＬ２は、メモリセルアレイＭＣＡ２の左側に配置された第２のセンスアンプＳ／Ａに接続されている。換言すると、或るメモリセルアレイＭＣＡ内にロウ方向に配列されたビット線ＢＬは、左右に配置されたセンスアンプＳ／Ａに交互に接続されている。このようなセンスアンプＳ／Ａおよびビット線ＢＬの接続関係は、メモリセルアレイＭＣＡ１およびＭＣＡ３についても同様である。
【００２４】
さらに、本実施形態では、末端アレイＡＥ１およびＡＥ２がメモリセルアレイＭＣ１〜ＭＣ３の配列の両端に設けられている。末端アレイＡＥ１およびＡＥ２は、それぞれ基準データのみを生成するために設けられている。末端アレイＡＥ１およびＡＥ２において生成された基準データは、それぞれメモリセルアレイＭＣＡ１およびＭＣＡ３からの情報データを検出するために用いられる。
【００２５】
末端アレイＡＥ１およびＡＥ２は、リファレンスセルＲＣ０およびＲＣ１を他のメモリセルアレイＭＣＡ１〜ＭＣＡ３と同様に備えているが、通常のメモリセルＭＣを備えていない。リファレンスセルＲＣ０およびＲＣ１は、末端ビット線ＢＬＥおよび末端リファレンスワード線ＲＷＬＥ１、ＲＷＬＥ２に接続されている。末端リファレンスワード線ＲＷＬＥ１、ＲＷＬＥ２は、ロウ方向に延伸し、末端アレイＡＥ１、ＡＥ２のそれぞれに１本ずつ設けられている。末端ビット線ＢＬＥは、カラム方向に延伸し、ロウ方向へ配列されている。末端ビット線ＢＬＥは、リファレンスセルＲＣ１またはＲＣ０のソースまたはドレインに接続されている。本実施形態では、末端ビット線ＢＬＥは、リファレンスセルＲＣ１またはＲＣ０のドレインに接続されている。
【００２６】
図２では、末端ビット線ＢＬＥは、末端センスアンプＳ／ＡＥ１、Ｓ／ＡＥ２（以下、まとめて末端センスアンプＳ／ＡＥともいう）のそれぞれの片側に４本示されているが、通常、末端ビット線ＢＬＥは、より多く設けられている。例えば、末端ビット線ＢＬＥは、末端センスアンプＳ／ＡＥ１、Ｓ／ＡＥ２のそれぞれに５１２本設けられている。末端リファレンスワード線ＲＷＬＥ１、ＲＷＬＥ２と末端ビット線ＢＬＥとは、互いに直交しており、その各交点にリファレンスセルＲＣ０またはＲＣ０が設けられている。
【００２７】
末端センスアンプＳ／ＡＥは、メモリセルアレイＭＣＡ１〜ＭＣＡ３の配列と末端アレイＡＥ１またはＡＥ２との間に設けられている。末端センスアンプＳ／ＡＥは、センスアンプＳ／Ａと同様の構成を有し、その基本的な動作もセンスアンプＳ／Ａと同様である。しかし、末端センスアンプＳ／ＡＥが末端アレイＡＥ１またはＡＥ２から受け取るデータは必ず基準データであり、末端センスアンプＳ／ＡＥがメモリセルアレイＭＣＡ１またはＭＣＡ３から受け取るデータは必ず検出対象のデータである。即ち、末端センスアンプＳ／ＡＥは、末端アレイＡＥ１またはＡＥ２からの基準データに基づいて、メモリセルアレイＭＣＡ１〜ＭＣＡ３の配列のうち一端にあるメモリセルアレイＭＣＡ１またはＭＣＡ３からのデータを検出する。従って、末端センスアンプＳ／ＡＥ１と末端アレイＡＥ１との間には、平均化トランジスタＴＡＶＥおよび平均化信号線ＡＶＥＥ１が設けられている。レイアウトの対象性および規則性のために、末端センスアンプＳ／ＡＥ１とメモリセルアレイＭＣＡ１との間には、平均化トランジスタＴＡＶＥｘおよび平均化信号線ＡＶＥｘが設けられている。末端センスアンプＳ／ＡＥ２と末端アレイＡＥ２との間には、平均化トランジスタＴＡＶＥおよび平均化信号線ＡＶＥＥ２が設けられている。レイアウトの対象性および規則性のために、末端センスアンプＳ／ＡＥ２とメモリセルアレイＭＣＡ３との間には、平均化トランジスタＴＡＶＥｘおよび平均化信号線ＡＶＥｘが設けられている。
【００２８】
平均化トランジスタＴＡＶＥｘおよび平均化信号線ＡＶＥｘは、レイアウトの対象性および規則性のために設けられているので、実際には駆動されない。平均化信号線ＡＶＥｘは接地電位に固定されている。平均化トランジスタＴＡＶＥｘおよび平均化信号線ＡＶＥｘは、省略可能である。
【００２９】
末端アレイＡＥ１およびＡＥ２は、リファレンスセルＲＣ０、ＲＣ１の他に、ダミーセルＤＣを有する。ダミーセルＤＣは、リファレンスセルＲＣ０、ＲＣ１が読出し対象のメモリセルＭＣとほぼ同一の平面的かつ立体的構造に形成されるように、ダミーとして設けられたセルである。即ち、ダミーセルＤＣは、リファレンスセルＲＣ０、ＲＣ１のために製造上必要なだけであり、実際の動作には関係しない。末端ダミーセルＤＣは、通常のメモリセルＭＣと同様の構成でよい。
【００３０】
ここで、１本のビット線ＢＬ１、ＢＬ２には、ワード線ＷＬの本数と同じ個数のメモリセルＭＣが接続されている。即ち、１本のビット線ＢＬ１、ＢＬ２に接続されるセル数は数百個〜数千個である。よって、ビット線ＢＬ１およびＢＬ２は、或る程度の長さが必要である。しかし、１本の末端ビット線ＢＬＥには、リファレンスセルＲＣ０またはＲＣ１およびダミーセルＤＣのみが接続されている。即ち、１本の末端ビット線ＢＬＥに接続されるセル数はせいぜい数個〜数十個である。従って、末端アレイＡＥ１およびＡＥ２に設けられた末端ビット線ＢＬＥは、メモリセルアレイＭＣＡ１〜ＭＣＡ３に設けられたビット線ＢＬ１およびＢＬ２と比べて短くてよい。その結果、末端アレイＡＥ１およびＡＥ２は、メモリセルアレイＭＣＡ１〜ＭＣＡ３と比べて非常に小さい領域（面積）に形成することができる。
【００３１】
図３は、メモリセルＭＣの構造を示す断面図である。尚、リファレンスセルＲＣ０、ＲＣ１およびダミーセルＤＣは、メモリセルＭＣと同様の構成を有する。メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ５０は、ソース６０とドレイン４０との間のＳＯＩ層３０に形成される。ボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。ボディ５０は、ソース６０、ドレイン４０、ＢＯＸ層２０、ゲート絶縁膜７０およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって、その一部または全部が囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、ボディ５０内の多数キャリアの数によって論理データ（バイナリデータ）を記憶することができる。
【００３２】
メモリセルＭＣにデータを書き込む方法の一例を以下に説明する。データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。
【００３３】
データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ５０−ドレイン４０間のｐｎ接合が大きく順方向にバイアスされる。ボディ５０に蓄積されていたホールはドレイン４０へ排出され、データ“０”がメモリセルＭＣに記憶される。
【００３４】
メモリセルＭＣからデータを読み出す方法の一例を以下に説明する。データの読出し動作では、ワード線ＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬをデータ“１”の書込み時と比べて低く設定する。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。メモリセルＭＣを線形領域で動作させる。データ“０”を記憶するメモリセルＭＣとデータ“１”を記憶するメモリセルＭＣとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読み出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化によりデータ“０”がデータ“１”に変化してしまう危険性があるからである。
【００３５】
図４は、メモリセルＭＣ、ビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬの接続関係を示す回路図である。メモリセルＭＣのゲートは、ワード線ＷＬに接続されている。メモリセルＭＣのドレインまたはソースの一方は、ビット線ＢＬに接続され、他方は、ソース線ＳＬに接続されている。
【００３６】
図５は、センスアンプＳ／Ａの構成の一例を示す回路図である。末端センスアンプＳ／ＡＥ１、Ｓ／ＡＥ２は、センスアンプＳ／Ａと同様の構成でよい。
【００３７】
本実施形態では、オープンビット線構成を採用しているので、センスアンプＳ／Ａは、左右に設けられたビット線ＢＬＬおよびＢＬＲに接続されている。ビット線ＢＬＬおよびＢＬＲは、第１のビット線ＢＬ１または第２のビット線ＢＬ２である。末端センスアンプＳ／ＡＥ１、Ｓ／ＡＥ２においては、ビット線ＢＬＬまたはＢＬＲの一方は、末端ビット線ＢＬＥである。
【００３８】
センスアンプＳ／Ａは、その両側に接続された２本のビット線に電流を流し、該２本のビット線に生じた電位差によってデータを検出するように構成されている。センスアンプＳ／ＡＥ１、Ｓ／Ｅ２もまた、それらの両側に接続された２本のビット線に電流を流し、該２本のビット線に生じた電位差によってデータを検出するようにそれぞれ構成されている。即ち、本実施形態によるセンスアンプおよび末端センスアンプは、ＦＢＣに電流を流してデータの信号差（電位差）を検出する電流センスアンプ方式を採用している。
【００３９】
センスアンプＳ／Ａは、一対のセンスノードＳＮＬ、ＳＮＲを含む。センスノードＳＮＬは、トランスファゲートＴＧＬ１を介して左側のビット線ＢＬＬに接続され、トランスファゲートＴＧＲ２を介して右側のビット線ＢＬＲに接続されている。センスノードＳＮＲは、トランスファゲートＴＧＬ２を介してビット線ＢＬＬに接続され、トランスファゲートＴＧＲ１を介してビット線ＢＬＲに接続されている。
【００４０】
トランスファゲートＴＧＬ１およびＴＧＲ１は、信号ΦＴによってオン／オフ制御される。トランスファゲートＴＧＬ２は、信号ＦＢＬおよびｂＦＢＬによってオン／オフ制御される。トランスファゲートＴＧＲ２は、信号ＦＢＲおよびｂＦＢＲによってオン／オフ制御される。尚、信号ｂ＊＊は、トランスファゲート等を低レベル電位で活性化させる信号の名称として用いている。
【００４１】
例えば、データ読出し動作では、センスアンプＳ／Ａは、メモリセルＭＣのデータを読み出し、ＤＱバッファ（図示せず）を介してこのデータを外部へ出力するとともに、このデータをメモリセルＭＣへ書き戻す。ビット線ＢＬＬに接続された“１”セルからデータを読み出す場合、トランスファゲートＴＧＬ１、ＴＧＲ１がオン状態になり、トランスファゲートＴＧＬ２、ＴＧＲ２はオフ状態になる。“１”セルの閾値電圧は比較的低いので、センスノードＳＮＬから“１”セルへ流れる電流はＩｒｅｆよりも多くなる。センスノードＳＮＲからビット線ＢＬＲへ流れる電流はＩｒｅｆであるので、センスノードＳＮＬの電位は、センスノードＳＮＲの電位よりも低くなる。ラッチ回路ＬＣが、センスノードＳＮＬとＳＮＲとの電位差を増幅し、このデータをセンスノードＳＮＬ、ＳＮＲにラッチする。センスアンプＳ／Ａに含まれるラッチ回路ＬＣは、例えば、クロスカップル型ダイナミックラッチ回路でよい。一方、データ“１”をメモリセルＭＣへ書き戻すためには、ビット線ＢＬＬへ高電位を与えなければならない。そこで、トランスファゲートＴＧＬ１をオフにし、トランスファゲートＴＧＬ２をオンさせることによって、高電位であるセンスノードＳＮＲをビット線ＢＬＬに接続する。
【００４２】
センスアンプＳ／Ａは、Ｐ型トランジスタＴＰ１〜ＴＰ４から成るカレントミラー型電流負荷回路（以下、負荷回路という）ＣＬＣをさらに含む。トランジスタＴＰ１およびＴＰ２は、信号ＢＬＯＡＤＯＮによって制御され、メモリセルＭＣへの電流負荷を開始または終了させるスイッチング素子としての機能を果たす。トランジスタＴＰ３およびＴＰ４は、基準データに基づいた電流をメモリセルＭＣへ流すように電流を制御する。ここで、ＶＢＬＨは、データ“１”をメモリセルＭＣに書き込むときにビット線ＢＬに与える高電位を示す。負荷回路ＣＬＣは、このようなミラー回路に限定されない。例えば、ラッチ回路ＬＣに電流負荷回路としての機能を追加してもよい。この場合、負荷回路ＣＬＣは不要となる。また、本実施形態では、負荷回路ＣＬＣをｐ型ＦＥＴで構成しているが、負荷回路ＣＬＣは、ｎ型ＦＥＴまたは線形抵抗素子で構成してもよい。この場合には、負荷回路ＣＬＣは、ｂＬＯＡＤＯＮに代えてその反転信号であるＬＯＡＤＯＮを受けて動作する。
【００４３】
センスアンプＳ／Ａは、センスノードＳＮＲとＳＮＬとの間に接続された短絡スイッチとしてのトランジスタＴｓｈｏｒｔをさらに備えている。トランジスタＴｓｈｏｒｔは、メモリの外部へデータを読み出す動作、メモリの外部から受け取ったデータをメモリへ書き込む動作およびリフレッシュ動作（以下、通常動作ともいう）の前のプリチャージ期間に、センスノードＳＮＬとＳＮＲとの電位を等しくするために設けられている。従って、通常動作においては、トランジスタＴｓｈｏｒｔはオフ状態である。ただし、第２の実施形態にように、通常動作の或る時点までトランジスタＴｓｈｏｒｔをオン状態に保持しておく場合もある。
【００４４】
図６（Ａ）および図６（Ｂ）は、本実施形態によるＦＢＣメモリのデータ読出し動作の一例を示す概略的なタイミング図である。この読出し動作は、メモリの外部へデータを読み出す動作、メモリの外部から受け取ったデータをメモリへ書き込む動作、リフレッシュ動作に適用することができる。
【００４５】
外部からのデータをメモリへ書き込む動作では、センスアンプＳ／Ａは、一旦、メモリセルＭＣのデータを読み出し、センスアンプＳ／Ａにラッチされたデータを書込み対象のデータで更新し、さらに、更新後のデータをメモリセルＭＣへ書き戻す。
【００４６】
リフレッシュ動作とは、メモリセルＭＣからデータを一旦読み出し、このデータをセンスアンプＳ／Ａにラッチし、このデータと同一論理データを同じメモリセルへ書き戻す動作をいう。リフレッシュ動作は、活性化されたワード線ＷＬに接続された非選択の“１”セルがチャージポンピング現象によって“０”セルに変化することを防止するために実行される。チャージポンピング現象は、シリコン基板およびゲート絶縁膜の界面に存在する界面準位(surface state)にトラップされた電子とボディ内の正孔とが再結合する結果、正孔がボディから消滅する現象である。
【００４７】
また、活性とは素子または回路をオンまたは駆動させることを意味し、不活性とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。
【００４８】
本実施形態では、図６（Ａ）に示すようにセンスアンプ列ＳＡＬからデータを読み出した後、図６（Ｂ）に示すようにセンスアンプ列ＳＡＲからデータを読み出す。また、以下の読出し動作では、図２に示すメモリセルアレイＭＣＡ２内のメモリセルＭＣの情報データを読み出す。尚、図６（Ａ）は、読出し対象あるいは書込み対象のメモリセルの動作を示す。図６（Ａ）の破線は、書込み動作において、データを反転して書き込むときの動作を示す。
【００４９】
まず、図２に示すセンスアンプ列ＳＡＬを活性化する（ｔ１）。より詳細には、図５に示す信号ΦＴをハイレベルに活性化し、トランスファゲートＴＧＬ１、ＴＧＲ２をオンにする。さらに、負荷回路ＣＬＣを活性化させる。これと同時に、図２の平均化信号線ＡＶＥ０およびリファレンスワード線ＲＷＬ１を活性化することにより、基準電流Ｉｒｅｆがセンスアンプ列ＳＡＬの左側の第１のビット線ＢＬ１Ｌに流れる。一方、図２のワード線ＷＬ２を活性化させることにより、情報データがセンスアンプ列ＳＡＬの右側の第１のビット線ＢＬ１Ｒに伝播する。このとき、図６（Ａ）のｔ２に示すように、情報データの極性によって、センスノードＳＮＬとＳＮＲとの間に信号差が生じる。図６（Ａ）では、第１のビット線ＢＬ１Ｒに接続されたメモリセルは、“１”セルである。
【００５０】
ｔ３において、センスノードＳＮＬとＳＮＲとの間の信号差が充分に発展したときに、センスアンプＳ／Ａは、図５に示すラッチ回路ＬＣを駆動させる。これにより、ラッチ回路ＬＣは、センスノードＳＮＬとＳＮＲとの間の信号差を増幅し、ラッチする。このように、ｔ１〜ｔ３において、センスアンプ列ＳＡＬ内の各センスアンプＳ／Ａは、図２のメモリセルアレイＭＣＡ２における第１のビット線ＢＬ１Ｒを介して情報データを検出する。
【００５１】
ここで、ｔ１〜ｔ３のデータ読出し期間（初期センス期間）において、図６（Ｂ）に示すセンスアンプ列ＳＡＲは第２のビット線ＢＬ２の電圧を電位ＶＢＬＬに固定した状態にしている。電位ＶＢＬＬは、データ“０”の書込み時におけるビット線電位であり、ソース線電位ＶＳＬ（例えば、接地電位）に等しい。図２に示すメモリセルアレイＭＣＡ２において、第１のビット線ＢＬ１Ｒが情報データを伝達している読出し期間中、各第１のビット線ＢＬ１のロウ方向に隣接する第２のビット線ＢＬ２の電圧は固定されている。即ち、ビット線ＢＬは１つ置きに（間欠的に）駆動され、駆動されていない他のビット線の電圧は固定されている。さらに換言すると、ビット線ＢＬの電圧は、１つ置きに（間欠的に）固定され、その他のビット線が駆動される。従って、データ読出し時に、第１のビット線ＢＬ１に伝達する情報データは、第１のビット線ＢＬ１と第２のビット線ＢＬ２との容量カップリングの影響を受けない。即ち、データ読出し時に、第１のビット線ＢＬ１に伝達する情報データは、第２のビット線ＢＬ２からノイズの影響を受けない。また、第２のビット線ＢＬ２がシールドの役割を果たすので、第１のビット線ＢＬ１に伝達する情報データは、他の第１のビット線ＢＬ１からの影響を受け難くなる。その結果、本実施形態によるＦＢＣメモリは、読出し対象となる情報データを、隣接するビット線の影響を受けることなく正確に検出することができる。
【００５２】
図６（Ａ）では、破線で示すようにデータを反転して書き込む場合がある。特に、“０”セルに対してデータ“１”を書き込む際には時間がかかる。このため、書込み動作では、書込み対象のメモリセルへデータを書き込むために、比較的長時間が必要となる。一方、図６（Ｂ）に示すように、書込み対象でない第2のビット線ＢＬ２に接続されたメモリセルには、データをリストアするだけである。即ち、データの反転書込みを伴わないため、実質的には、チャージポンピング現象で失った数個の正孔の補充を行えばよい。従って、図６（Ａ）に示す書込み時間に比較すると、第２のビット線ＢＬ２に接続されたメモリセルへのリストア時間は短くて良い。つまり、第２のビット線ＢＬ２に接続されたメモリセルからの読出し動作は、第1のビット線ＢＬ１に接続されたメモリセルからの読出し動作よりも遅延して開始されるが、第２のビット線ＢＬ２に接続されたメモリセルへの書込み動作は、第１のビット線ＢＬ１に接続されたメモリセルへの書込み動作と同じ時点（ｔ５）に合わせて終了させることができる。これにより、本実施形態は、外部からのデータ書込み動作においては、サイクルタイムをほとんど長期化しない。
【００５３】
次に、ｔ４以降、センスアンプ列ＳＡＬは、読み出したデータをメモリセルＭＣへ書き戻すリストア動作（リフレッシュ動作）を実行する。このとき、図５に示すフィードバック線ＦＢＲ、ｂＦＢＲが活性化され、トランスファゲートＴＧＲ２がオン状態になる。これにより、高電位レベルをラッチしていたセンスノードＳＮＬが第１のビット線ＢＬ１Ｒに接続される。その結果、データ“１”が第１のビット線ＢＬ１Ｒに接続されたメモリセルＭＣへ書き戻される。
【００５４】
活性化されたワード線ＷＬ２と第２のビット線ＢＬ２との交点に配置されたメモリセルＭＣは、非選択メモリセルであるが、上述のチャージポンピング現象の影響を受ける。従って、図６（Ｂ）に示すように、センスアンプ列ＳＡＲは、ワード線ＷＬ２と第２のビット線ＢＬ２との交点に配置されたメモリセルＭＣについてリフレッシュ動作を実行する。リフレッシュ動作では、図６（Ａ）で示したセンスアンプ列ＳＡＬと同様に、センスアンプ列ＳＡＲがデータを一旦読み出して、このデータをメモリセルＭＣへ書き戻す。このとき、第１のビット線ＢＬ１Ｒは、リストア動作の期間中であり、第１のビット線ＢＬ１Ｒは、リストア動作時のビット線電位に固定される。本実施形態では、このとき、第１のビット線ＢＬ１Ｒは、“１”書き用の高レベル電位（ＶＢＬＨ）に固定されている。即ち、第２のビット線ＢＬ２を駆動する場合も、ビット線ＢＬは１つ置きに（間欠的に）駆動され、駆動されていない他のビット線ＢＬ１の電圧は固定されていると言える。さらに換言すると、ビット線ＢＬの電圧は、１つ置きに（間欠的に）固定され、その他のビット線ＢＬ２が駆動される。従って、第２のビット線ＢＬ２に接続されたメモリセルＭＣのリフレッシュ動作において、第２のビット線ＢＬ２に伝達する情報データは、第１のビット線ＢＬ１Ｒからノイズの影響を受けない。また、第１のビット線ＢＬ１Ｒがシールドの役割を果たすので、第２のビット線ＢＬ２に伝達する情報データは、他のビット線ＢＬ２からの影響を受け難くなる。その結果、本実施形態によるＦＢＣメモリは、リフレッシュ動作時にデータを誤って検出することがない。
【００５５】
尚、第１のビット線ＢＬ１の電位または第２のビット線ＢＬ２の電位が固定されるとき、固定電位の値は任意でよい。従って、固定電位の値は、ＶＢＬＬ、ＶＢＬＨ、ＶＳＬ以外の電位であっても差し支えない。
【００５６】
図６（Ａ）および図６（Ｂ）を参照して分かるように、第１のビット線ＢＬ１の初期センス期間と第２のビット線ＢＬ２の初期センス期間とが時間的にずれているため、全体としてのサイクルタイムがほぼ初期センス期間だけ長くなる。しかし、第２のビット線ＢＬ２のリフレッシュは、第１のビット線ＢＬ１のリストア期間内に実行されるので、かつ、通常、データを検出する期間（初期センス期間）は、データを書き戻す期間（リストア期間）に比べて非常に短い。従って、サイクルタイムの増加はほとんど無視できる程度である。初期センス期間は、データの電位差をセンスノード対ＳＮＬ、ＳＮＲにおいて発展させる期間と言ってもよい。
【００５７】
尚、従来の１Ｔ−１Ｃ型ＤＲＡＭや強誘電体メモリにおいて、初期センスはすべてのビット線がメモリセルと接続された状態でフローティングになる。もし、ビット線の電位を一本置きに、或るビット線は“１”書きの電位、他のビット線は“０”書きの電位というようにランダムに固定した場合、そのビット線に接続されたメモリセルのデータが破壊されてしまう。一方、ビット線の電位をフローティングのままとすると、隣接ビット線との容量カップリングの影響を受けて、正確なデータ検出が実行できなくなってしまう。従って、従来の１Ｔ−１Ｃ型ＤＲＡＭや強誘電体メモリに本実施形態による手段は適用することはできない。
【００５８】
ところで、図６（Ａ）および図６（Ｂ）に示すように、第１のビット線ＢＬ１の初期センス期間と第２のビット線ＢＬ２の初期センス期間とを時間的にずらすためには、第１のビット線ＢＬ１または第２のビット線ＢＬ２のいずれかを選択するアドレスが必要となる。以下、第１のビット線ＢＬ１または第２のビット線ＢＬ２のいずれかを選択するアドレスを“ＬＲ識別アドレス”という。
【００５９】
従来では、１本のワード線ＷＬには、１つのロウアドレスが割当てられていた。しかし、本実施形態では、同一ワード線ＷＬが選択された場合であっても、第１のビット線ＢＬ１の初期センス期間と第２のビット線ＢＬ２の初期センス期間とを時間的にずらす必要がある。従って、ＬＲ識別アドレスによって、第１のビット線ＢＬ１と第２のビット線ＢＬとを識別する。
【００６０】
このＬＲ識別アドレスは、ワード線ＷＬを選択するためのロウアドレスに追加する。例えば、ロウアドレスの最下位に１ビットを追加し、この追加ビットをＬＲ識別アドレスとする。例えば、ＬＲ識別アドレスが“０”である場合、センスアンプ列ＳＡＬ、即ち、第１のビット線ＢＬ１を選択する。ＬＲ識別アドレスが“１”である場合、センスアンプ列ＳＡＲ、即ち、第２のビット線ＢＬ２を選択する。
【００６１】
ロウアドレスは、カラムアドレスよりも時間的に早く活性化されるので、読出し対象が含まれるセンスアンプ列をより早く活性化することができる。よって、本実施形態は、アクセスタイムを遅延させることがない。
【００６２】
次に、終端センスアンプＳ／ＡＥ１、Ｓ／ＡＥ２の動作について説明する。
【００６３】
図７は、センスアンプＳ／Ａの読出し動作を示すシミュレーション結果である。図８は、終端センスアンプＳ／ＡＥ１またはＳ／ＡＥ２の読出し動作を示すシミュレーション結果である。尚、比較のために、図７には、センスアンプＳ／Ａの読出し動作を示している。図６（Ａ）および図６（Ｂ）は、図７のシミュレーション結果を概略的に示したものであり、図７と実質的に同一の内容を示している。図７および図８において、ＳＮＬ“０”がデータ“０”を伝播するセンスノードＳＮＬの電位を示し、ＳＮＬ“１”がデータ“１”を伝播するセンスノードＳＮＬの電位を示す。
【００６４】
図７および図８に示すように、約７ｎｓの時点で、信号ΦＴが活性化され、トランスファゲートＴＧＬ１およびＴＧＲ１がオン状態になる。これとほぼ同時に信号ＳＨＯＲＴが不活性化され、トランジスタＴｓｈｏｒｔがオフ状態になる。トランジスタＴｓｈｏｒｔがオフ状態になることによって、センスノードＳＮＲおよびＳＮＬが電気的に分離される。図示していないが、このとき、或るアドレスのワード線ＷＬが選択され、負荷回路ＣＬＣが信号ＢＬＯＡＤＯＮによって活性化される。これにより、図７および図８に示すように、初期センス期間において、センスノードＳＮＲとＳＮＬとの間に電位差が生じる。
【００６５】
例えば、図７および図８では、センスノードＳＮＲが基準データを伝播し、センスノードＳＮＬがデータ“０”またはデータ“１”を伝播するものとする。 “０”セルは、“１”セルよりも閾値電圧が高いので、データ“０”を伝播するセンスノードＳＮＬ“０”の電位は、データ“１”を伝播するセンスノードＳＮＬ“１”の電位よりも高くなる。ラッチ回路ＬＣは、基準データを伝播するセンスノードＳＮＲとセンスノードＳＮＬ“０”またはＳＮＬ“１”との電位差を増幅し、これの電位差をラッチする。これにより、センスアンプＳ／Ａ、終端センスアンプＳ／ＡＥ１またはＳ／ＡＥ２は、データ“０”またはデータ“１”を検出することができる。
【００６６】
本実施形態では、末端アレイＡＥ１、ＡＥ２は、リファレンスセルＲＣ１、ＲＣ０、および、リファレンスセルＲＣ１、ＲＣ０の製造に必要な少数のダミーセルＤＣしか含まない。従って、末端アレイＡＥ１、ＡＥ２の面積は、メモリセルアレイＭＣＡ１〜ＭＣＡ３に比べてほとんど無視できるほど小さい。
【００６７】
従来の１Ｔ（Transistor）−１Ｃ（Capacitor）から成るＤＲＡＭでは、読出し対象側のビット線容量とリファレンス側のビット線容量とがアンバランスになると、読出し時にセンスアンプがデータを誤って検出するという問題が生じた。従って、１Ｔ−１Ｃから成るＤＲＡＭでは、読出し対象側のビット線の長さとリファレンス側のビット線の長さは、ほぼ等しくなければならなかった。
【００６８】
これに対し、本実施形態によるＦＢＣでは、初期センス期間に負荷回路ＣＬＣが電流をメモリセルＭＣに流し、これにより、センスノードＳＮＲ、ＳＮＬにおいて信号差を発展させる。このようなメモリセルＭＣに電流を流す電流センスアンプ方式では、読出し対象側のビット線容量とリファレンス側のビット線容量とがアンバランスであっても、初期センス期間が異なるだけであって、センスノードＳＮＲ、ＳＮＬの電位差は充分に大きくなり得る。
【００６９】
例えば、図８に示す末端センスアンプＳ／ＡＥ１、Ｓ／ＡＥ２では、基準データを伝播する末端ビット線ＢＬＥの容量は、情報データを伝播するビット線ＢＬ１またはＢＬ２の容量に比べて小さい。このため、末端センスアンプＳ／ＡＥ１、Ｓ／ＡＥ２での初期センス期間（約１２ｎｓ）は、図７に示すセンスアンプＳ／Ａの初期センス期間（約６ｎｓ）に比べて長い。しかし、初期センス期間の経過後、末端センスアンプＳ／ＡＥ１、Ｓ／ＡＥ２におけるセンスノードＳＮＬとＳＮＲとの電位差は、センスアンプＳ／Ａにおけるそれとほぼ等しい。従って、末端センスアンプＳ／ＡＥ１、Ｓ／ＡＥ２は、両側のビット線容量がアンバランスであるものの、センスアンプＳ／Ａと同様に、正確にデータを検出することができる。
【００７０】
図７および図８に示す読出し動作は、メモリの外部へデータを読み出す動作、メモリの外部から受け取ったデータをメモリセルＭＣへ書き込む動作、および、リフレッシュ動作に適用することができる。
【００７１】
本実施形態では、データ読出し時に、第１のビット線ＢＬ１に伝達する情報データは、第１のビット線ＢＬ１と第２のビット線ＢＬ２との容量カップリングの影響を受けない。第２のビット線ＢＬ２がシールドの役割を果たすので、第１のビット線ＢＬ１に伝達する情報データは、他の第１のビット線ＢＬ１からの影響を受け難くなる。末端センスアンプＳ／ＡＥ１、Ｓ／ＡＥ２は、両側のビット線容量がアンバランスであるものの、データを正確に検出することができる。
【００７２】
（第２の実施形態）
図９および図１０は、本発明に係る第２の実施形態による末端センスアンプＳ／ＡＥ１、Ｓ／ＡＥ２の読出し動作を示すシミュレーション結果である。第２の実施形態は、信号ＳＨＯＲＴの不活性化のタイミングを遅延させている点で第１の実施形態と異なる。第２の実施形態の構成およびその他の動作は、第１の実施形態の構成および動作と同様である。
【００７３】
第１の実施形態では、末端センスアンプＳ／ＡＥ１、Ｓ／ＡＥ２における初期センス期間がセンスアンプＳ／Ａにおけるそれよりも長くなる。その理由を、図５に示す末端センスアンプＳ／ＡＥ２を参照して説明する。末端センスアンプＳ／ＡＥ２では、センスノードＳＮＬ側に第１のビット線ＢＬ１が接続され、センスノードＳＮＲ側に末端ビット線ＢＬＥが接続されている。よって、センスノードＳＮＲ側に接続されたビット線容量（基準データを伝達するビット線の容量）がセンスノードＳＮＬ側に接続されたビット線容量（読出し対象の情報データを伝達するビット線の容量）に比べて小さい。センスノードＳＮＲ側に接続されたビット線容量が小さいので、読出し動作において、負荷回路ＣＬＣの動作とほぼ同時、あるいは、それ以前に短絡トランジスタＴｓｈｏｒｔがオフ状態になると、センスノードＳＮＲの電位は、基準データの電位（データ“０”とデータ“１”との中間電位）から低下することなく、図８に示すように短時間で基準データの電位に安定してしまう。センスノードＳＮＲの電位が基準データの電位から低下することなく短時間で安定すると、負荷回路ＣＬＣを構成するトランジスタＴＰ３およびＴＰ４に流れる電流が少なくなるので、センスノードＳＮＬ側に接続された第１のビット線ＢＬ１の電位（センスノードＮＳＬ“０”の電位）を上昇させるのに時間が掛かってしまう。このため、第１の実施形態では、末端センスアンプＳ／ＡＥ２における初期センス期間が比較的長くなる。同様の理由で、末端センスアンプＳ／ＡＥ１における初期センス期間も比較的長くなる。
【００７４】
一方、センスノードＳＮＲ側に接続された末端ビット線ＢＬＥの容量がセンスノードＳＮＬ側に接続された第１のビット線ＢＬ１の容量と等しければ、センスノードＳＮＲの電位は、図７に示すようにセンスノードＳＮＬの電位と同様に基準データの所定電位から一旦低下してから基準データの電位へ上昇する。この場合、負荷回路ＣＬＣから供給される電流量が大きくなるので、センスノードＳＮＬ側に接続された第１のビット線ＢＬ１の電位（センスノードＮＳＬ“０”の電位）は比較的短時間で上昇する。
【００７５】
このように、第１の実施形態による末端センスアンプでは、初期センス期間が長期化する。これに対し、第２の実施形態では、図９および図１０に示すように、末端センスアンプＳ／ＡＥ１およびＳ／ＡＥ２における初期センス期間を短縮するために、信号ＳＨＯＲＴの活性化を遅延させている。短絡スイッチＴｓｈｏｒｔは、末端センスアンプＳ／ＡＥ１（またはＳ／ＡＥ２）がその両側に接続された２本のビット線ＢＬＥ、ＢＬ１（またはＢＬＥ、ＢＬ２）に電流を流しはじめてからこの２本のビット線ＢＬＥ、ＢＬ１に生じた電位差によってデータを検出するまでの期間のうち任意の時点まで、センスノードＳＮＬとＳＮＲとの間を短絡している。
【００７６】
より詳細には、図９および図１０では、約７ｎｓの時点で、信号ΦＴが活性化され、トランスファゲートＴＧＬ１およびＴＧＲ１がオン状態になる。このとき、或るアドレスのワード線ＷＬが選択され、負荷回路ＣＬＣが信号ＢＬＯＡＤＯＮによって活性化される。
【００７７】
しかし、この時点では、信号ＳＨＯＲＴは活性状態（高レベル電位）を維持している。即ち、短絡トランジスタＴｓｈｏｒｔは、プリチャージ時と同様にセンスノードＳＮＲとＳＮＬとを短絡している。このように、センスノードＳＮＲとＳＮＬとを短絡することによって、センスノードＳＮＲとＳＮＬとの電位は等しくなる。これにより、センスノードＳＮＲとＳＮＬとが短絡している期間、負荷回路ＣＬＣからの電流は、容量の低い末端ビット線ＢＬＥの電位（センスノードＳＮＲの電位）を、容量の高いビット線ＢＬ１（またはＢＬ２）の電位（センスノードＳＮＬの電位）よりも速く上昇させることなく、短絡トランジスタＴｓｈｏｒｔを介してセンスノードＳＮＬの電位をＳＮＲの電位とともに同時に上昇させる。その結果、図１０に示すように、末端センスアンプＳ／ＡＥ１、Ｓ／ＡＥ２の初期センス期間は、センスアンプＳ／Ａのそれと同様に短期間になる。
【００７８】
その後、約９ｎｓの時点において、信号ＳＨＯＲＴを不活性にする。これにより、センスノードＳＮＲとＳＮＬとの間に信号差（電位差）が発展する。信号ＳＨＯＲＴを不活性にする時点は、トランスファゲートＴＧＬ１、ＴＧＲ１および負荷回路ＣＬＣがオンした時点後、ラッチ回路が駆動される時点以前の任意の時点でよい。ただし、センスノードＳＮＲとＳＮＬとの間の信号差を検出するために充分な大きさに発展させる必要があるので、信号ＳＨＯＲＴを不活性にしてからラッチ回路が駆動されるまでの期間は或る程度の長さが必要である。よって、信号ＳＨＯＲＴを不活性にする時点は、例えば、読出しセルおよびリファレンスセルの接続されているビット線電位がほぼ定常状態に達した時点が最適ポイントの一つである。この時点より大幅に早い時点で信号ＳＨＯＲＴを不活性化することは、本実施形態の効果を充分に発揮し得ないおそれがある。逆に、この時点より大幅に遅い時点で信号ＳＨＯＲＴを不活性化することは、読出し速度を遅くすることになるので好ましくない。
【００７９】
第２の実施形態では、末端センスアンプＳ／ＡＥ１、Ｓ／ＡＥ２の動作速度がセンスアンプＳ／Ａのそれと同等である。よって、メモリセルアレイの配列の両端にあるメモリセルアレイＭＣＡ１、ＭＣＡ３へのアクセススピードが他のメモリセルアレイＭＣＡ２へのアクセススピードと同等である。さらに、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００８０】
ＦＢＣメモリが低速動作製品である場合には、第１の実施形態を適用することができる。ＦＢＣメモリが高速動作を要するデバイスの場合には、第２の実施形態を適用することが好ましい。
【００８１】
（変形例）
上記実施形態においては、初期センス時にメモリセルアレイ内のビット線を一本置きに活性化し、該メモリセルアレイ内におけるそれ以外のビット線は、非活性状態に固定し、もしくは、リストア時の電位に固定していた。
【００８２】
しかし、本変形例のように、隣接するビット線ＢＬ間の容量カップリングがデータの誤検出を引き起こすほど大きくない場合、センスアンプは、該メモリセルアレイ内における全ビット線ＢＬを活性化してもよい。即ち、読出し対象のワード線ＷＬに接続された全メモリセルからデータを読み出してもよい。この場合、出し対象のワード線ＷＬに接続された全メモリセルから短時間でデータを読み出すことができる。つまり、或るワード線ＷＬのデータを読み出し、プリチャージ後、再度読み出すまでのサイクル時間が短縮される。
【００８３】
本変形例の構成およびその他の動作は、第１または第２の実施形態と同様でよい。ただし、本変形例において、メモリセルアレイの配列の末端以外の中間アレイでは、読出し対象のビット線ＢＬは、全て同時に充電される。一方、リファレンス側のビット線ＢＬは、一本置き毎に（間欠的に）充電され、その他のビット線の電位は固定されている。このため、第１の実施形態と同様に、初期センス動作の開始と同時に短絡スイッチＴｓｈｏｒｔを切断した場合、読出し対象のビット線ＢＬの電位は比較的短時間で変化するが、リファレンス側のビット線ＢＬの電位の変化は比較的遅い。図１１（Ａ）および図１１（Ｂ）は、初期センス動作の開始と同時に短絡スイッチＴｓｈｏｒｔを切断した場合のセンスアンプＳ／Ａの読出し動作を示すシミュレーション結果である。
【００８４】
リファレンス側のビット線ＢＬの電位変化の遅延に対処するために、メモリセルアレイの配列の末端以外の中間アレイにおいても、第２の実施形態と同様に、信号ＳＨＯＲＴの活性化を遅延させることが好ましい。
【００８５】
図１２（Ａ）および図１２（Ｂ）は、初期センス動作の開始後に短絡スイッチＴｓｈｏｒｔを切断した場合のセンスアンプＳ／Ａの読出し動作を示すシミュレーション結果である。短絡スイッチＴｓｈｏｒｔは、センスアンプＳ／Ａがその両側に接続された２本のビット線に電流を流しはじめた後、この２本のビット線に生じた電位差によってデータを検出するまでの期間のうち任意の時点まで、センスノードＳＮＬとＳＮＲとの間を短絡している。これにより、第２の実施形態で説明した理由と同様の理由により、中間アレイにおいて、初期センス期間を短縮させることができる。
【００８６】
この変形例は、第１および第２の実施形態のいずれにも適用することができる。
【図面の簡単な説明】
【００８７】
【図１】本発明に係る第1の実施形態に従ったＦＢＣメモリの構成を示すブロック図。
【図２】第１の実施形態によるメモリセルアレイＭＣＡとセンスアンプＳ／Ａとの配置関係を示す図。
【図３】メモリセルＭＣの構造を示す断面図。
【図４】メモリセルＭＣ、ビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬの接続関係を示す回路図。
【図５】センスアンプＳ／Ａの構成の一例を示す回路図。
【図６】本実施形態によるＦＢＣメモリのデータ読出し動作の一例を示す概略的なタイミング図。
【図７】センスアンプＳ／Ａの読出し動作を示すシミュレーション結果。
【図８】終端センスアンプＳ／ＡＥ１またはＳ／ＡＥ２の読出し動作を示すシミュレーション結果。
【図９】本発明に係る第２の実施形態による末端センスアンプＳ／ＡＥ１、Ｓ／ＡＥ２の読出し動作を示すシミュレーション結果。
【図１０】本発明に係る第２の実施形態による末端センスアンプＳ／ＡＥ１、Ｓ／ＡＥ２の読出し動作を示すシミュレーション結果。
【図１１】初期センス動作の開始と同時に短絡スイッチＴｓｈｏｒｔを切断した場合のセンスアンプＳ／Ａの読出し動作を示すシミュレーション結果。
【図１２】初期センス動作の開始後に短絡スイッチＴｓｈｏｒｔを切断した場合のセンスアンプＳ／Ａの読出し動作を示すシミュレーション結果。
【符号の説明】
【００８８】
Ｓ／Ａ…センスアンプ
Ｓ／ＡＥ…末端センスアンプ
ＭＣＡ…メモリセルアレイ
ＡＥ１、ＡＥ２…末端アレイ
ＢＬ…ビット線
ＷＬ…ワード線
ＢＬＥ…末端ビット線
ＲＷＬＥ１、ＲＷＬＥ２…末端リファレンスワード線
ＲＣ０，ＲＣ１…リファレンスセル
ＤＣ…ダミーセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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