(57)【特許請求の範囲】
【請求項１】
絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有する電極間間隙部と、を備え、所定の低抵抗状態から所定の高抵抗状態へ移行させるために第１電圧値の電圧パルスが印加され、前記高抵抗状態から前記低抵抗状態へ移行させるために前記第１電圧値よりも低い第２電圧値の電圧パルスが印加されるナノギャップスイッチング素子の駆動方法において、
前記高抵抗状態から前記低抵抗状態へ移行させる際、前記第１電圧値と前記第２電圧値との間の中間電圧値の電圧パルスを印加し、その後、前記第２電圧値の電圧パルスを印加することを特徴とするナノギャップスイッチング素子の駆動方法。
【請求項２】
請求項１に記載のナノギャップスイッチング素子の駆動方法において、
前記高抵抗状態から前記低抵抗状態へ移行させる際、
前記第２電圧値の電圧パルスを印加する第１印加ステップと、
前記第２電圧値の電圧パルスの印加によって、前記高抵抗状態から前記低抵抗状態へ移行したか否かを判断する判断ステップと、
前記判断ステップで前記高抵抗状態から前記低抵抗状態へ移行していないと判断された場合に、前記中間電圧値の電圧パルスを印加し、その後、前記第２電圧値の電圧パルスを印加する第２印加ステップと、
を備えることを特徴とするナノギャップスイッチング素子の駆動方法。
【請求項３】
請求項２に記載のナノギャップスイッチング素子の駆動方法において、
前記中間電圧値の電圧パルス及び前記第２電圧値の電圧パルスの印加によって、前記高抵抗状態から前記低抵抗状態へ移行したか否かを判断する第２判断ステップと、
前記第２判断ステップで前記高抵抗状態から前記低抵抗状態へ移行していないと判断された場合に、印加回数を前回の前記中間電圧値の電圧パルスの印加回数よりも多くして、前記中間電圧値の電圧パルスを印加し、その後、前記第２電圧値の電圧パルスを印加する第３印加ステップと、
を備え、
前記第２判断ステップで前記高抵抗状態から前記低抵抗状態へ移行したと判断されるまで、前記第２判断ステップ及び前記第３印加ステップを繰り返して行うことを特徴とするナノギャップスイッチング素子の駆動方法。
【請求項４】
請求項１に記載のナノギャップスイッチング素子の駆動方法において、
前記高抵抗状態から前記低抵抗状態へ移行させる際、
前記中間電圧値の電圧パルスを印加し、その後、前記第２電圧値の電圧パルスを印加する第１印加ステップと、
前記中間電圧値の電圧パルス及び前記第２電圧値の電圧パルスの印加によって、前記高抵抗状態から前記低抵抗状態へ移行したか否かを判断する判断ステップと、
前記判断ステップで前記高抵抗状態から前記低抵抗状態へ移行していないと判断された場合に、印加回数を前回の前記中間電圧値の電圧パルスの印加回数よりも多くして、前記中間電圧値の電圧パルスを印加し、その後、前記第２電圧値の電圧パルスを印加する第２印加ステップと、
を備え、
前記判断ステップで前記高抵抗状態から前記低抵抗状態へ移行したと判断されるまで、前記判断ステップ及び前記第２印加ステップを繰り返して行うことを特徴とするナノギャップスイッチング素子の駆動方法。
【請求項５】
絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有する電極間間隙部と、を備え、所定の低抵抗状態から所定の高抵抗状態へ移行させるために第１電圧値の電圧パルスが印加され、前記高抵抗状態から前記低抵抗状態へ移行させるために前記第１電圧値よりも低い第２電圧値の電圧パルスが印加されるナノギャップスイッチング素子の駆動方法において、
前記高抵抗状態から前記低抵抗状態へ移行させる際、
印加回数を１回として、前記第２電圧値の電圧パルスを印加する第１印加ステップと、
前記第２電圧値の電圧パルスの印加によって、前記高抵抗状態から前記低抵抗状態へ移行したか否かを判断する第１判断ステップと、
前記第１判断ステップで前記高抵抗状態から前記低抵抗状態へ移行していないと判断された場合に、印加回数を１回として、前記第１電圧値と前記第２電圧値との間の中間電圧値の電圧パルスを印加し、その後、印加回数を１回として、前記第２電圧値の電圧パルスを印加する第２印加ステップと、
前記中間電圧値の電圧パルス及び前記第２電圧値の電圧パルスの印加によって、前記高抵抗状態から前記低抵抗状態へ移行したか否かを判断する第２判断ステップと、
前記第２判断ステップで前記高抵抗状態から前記低抵抗状態へ移行していないと判断された場合に、印加回数を前回の前記中間電圧値の電圧パルスの印加回数よりも多くして、前記中間電圧値の電圧パルスを印加し、その後、印加回数を１回として、前記第２電圧値の電圧パルスを印加する第３印加ステップと、
を備え、
前記第２判断ステップで前記高抵抗状態から前記低抵抗状態へ移行したと判断されるまで、前記第２判断ステップ及び前記第３印加ステップを繰り返して行うことを特徴とするナノギャップスイッチング素子の駆動方法。
【請求項６】
絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有する電極間間隙部と、を備え、所定の低抵抗状態から所定の高抵抗状態へ移行させるために第１電圧値の電圧パルスが印加され、前記高抵抗状態から前記低抵抗状態へ移行させるために前記第１電圧値よりも低い第２電圧値の電圧パルスが印加されるナノギャップスイッチング素子の駆動方法において、
前記高抵抗状態から前記低抵抗状態へ移行させる際、
印加回数を１回として、前記第１電圧値と前記第２電圧値との間の中間電圧値の電圧パルスを印加し、その後、印加回数を１回として、前記第２電圧値の電圧パルスを印加する第１印加ステップと、
前記中間電圧値の電圧パルス及び前記第２電圧値の電圧パルスの印加によって、前記高抵抗状態から前記低抵抗状態へ移行したか否かを判断する判断ステップと、
前記判断ステップで前記高抵抗状態から前記低抵抗状態へ移行していないと判断された場合に、印加回数を前回の前記中間電圧値の電圧パルスの印加回数よりも多くして、前記中間電圧値の電圧パルスを印加し、その後、印加回数を１回として、前記第２電圧値の電圧パルスを印加する第２印加ステップと、
を備え、
前記判断ステップで前記高抵抗状態から前記低抵抗状態へ移行したと判断されるまで、前記判断ステップ及び前記第２印加ステップを繰り返して行うことを特徴とするナノギャップスイッチング素子の駆動方法。
【請求項７】
請求項１〜６の何れか一項に記載のナノギャップスイッチング素子の駆動方法で前記ナノギャップスイッチング素子を前記高抵抗状態から前記低抵抗状態へ移行させる、前記ナノギャップスイッチング素子を備える記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノギャップスイッチング素子の駆動方法及びナノギャップスイッチング素子を備える記憶装置に関する。
【背景技術】
【０００２】
現在、デバイスの小型化、高密度化に伴い、電気素子の一層の微細化が望まれている。その一例として、微細な間隙（ナノギャップ）を隔てた２つの電極間に電圧を印加することによって、スイッチング動作が可能なスイッチング素子が知られている。
具体的には、例えば、酸化シリコンと金という安定な材料からなり、傾斜蒸着という簡便な製造方法により製造され、スイッチング動作を安定的に繰り返し行うことができるスイッチング素子が開発されている（例えば、特許文献１参照）。
【０００３】
このようなナノギャップを有するスイッチング素子（以下、「ナノギャップスイッチング素子」という。）においては、書き込み又は消去のために、所定の電圧値の電圧パルスを印加して、高抵抗状態（ＯＦＦ状態）から低抵抗状態（ＯＮ状態）へ移行させたり、低抵抗状態（ＯＮ状態）から高抵抗状態（ＯＦＦ状態）へ移行させたりするようになっている。
しかしながら、特に高抵抗状態から低抵抗状態へ移行させる際、電圧パルスを印加しても、所望の抵抗状態（低抵抗状態）へ移行する確率が低いという問題があった。そこで、高抵抗状態から低抵抗状態へ移行する確率を向上させるために、パルス幅（すなわち、１回の電圧パルスの印加時間）を大きくする等の方法が考えられた。しかしながら、パルス幅を大きくする方法は、１回の電圧パルスの印加時間が長くなる分、時間がかかるという問題がある。また、パルス幅を大きくしても、高抵抗状態から低抵抗状態へ移行する確率がまだ十分でないという問題がある。
【０００４】
例えば、フローティングゲートを有するメモリセルを複数有するメモリセルアレイにおいて、多値記憶の読み出し及び書き込みを実現する方法（例えば、特許文献２参照）、強誘電体キャパシタの分極状態によってデータを記憶するメモリセルを有する半導体記憶装置において、ビット線を充放電することなく所望のセルにデータを書き込むとともに、ビット線を高電圧で充放電することなくデータ書き込みの全過程を行う方法（例えば、特許文献３参照）、磁気トンネル接合構造体を有するメモリセルを備える磁気ラム素子において、集積度を低下させることなく書き込みマージンを改善させるとともに、集積度を低下させることなく書き込み電流を減少させる方法（例えば、特許文献４参照）などが提案されている。
【特許文献１】特開２００５−７９３３５号公報
【特許文献２】特開２０００−２００８９１号公報
【特許文献３】特開２００４−３１０９７１号公報
【特許文献４】特開２００６−５４０４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献２〜４に記載のメモリ素子（メモリセル）はナノギャップスイッチング素子でないため、特許文献２〜４に記載の方法を適用しても、ナノギャップスイッチング素子における、高い確率で低抵抗状態へ移行させることができないという上記問題を解決することはできない。
【０００６】
本発明の課題は、高い確率で高抵抗状態から低抵抗状態へ移行させることができるナノギャップスイッチング素子の駆動方法及び当該駆動方法でナノギャップスイッチング素子を高抵抗状態から低抵抗状態へ移行させることができる記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、請求項１に記載の発明は、
絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有する電極間間隙部と、を備え、所定の低抵抗状態から所定の高抵抗状態へ移行させるために第１電圧値の電圧パルスが印加され、前記高抵抗状態から前記低抵抗状態へ移行させるために前記第１電圧値よりも低い第２電圧値の電圧パルスが印加されるナノギャップスイッチング素子の駆動方法において、
前記高抵抗状態から前記低抵抗状態へ移行させる際、前記第１電圧値と前記第２電圧値との間の中間電圧値の電圧パルスを印加し、その後、前記第２電圧値の電圧パルスを印加することを特徴とする。
【０００８】
請求項２に記載の発明は、
請求項１に記載のナノギャップスイッチング素子の駆動方法において、
前記高抵抗状態から前記低抵抗状態へ移行させる際、
前記第２電圧値の電圧パルスを印加する第１印加ステップと、
前記第２電圧値の電圧パルスの印加によって、前記高抵抗状態から前記低抵抗状態へ移行したか否かを判断する判断ステップと、
前記判断ステップで前記高抵抗状態から前記低抵抗状態へ移行していないと判断された場合に、前記中間電圧値の電圧パルスを印加し、その後、前記第２電圧値の電圧パルスを印加する第２印加ステップと、
を備えることを特徴とする。
【０００９】
請求項３に記載の発明は、
請求項２に記載のナノギャップスイッチング素子の駆動方法において、
前記中間電圧値の電圧パルス及び前記第２電圧値の電圧パルスの印加によって、前記高抵抗状態から前記低抵抗状態へ移行したか否かを判断する第２判断ステップと、
前記第２判断ステップで前記高抵抗状態から前記低抵抗状態へ移行していないと判断された場合に、印加回数を前回の前記中間電圧値の電圧パルスの印加回数よりも多くして、前記中間電圧値の電圧パルスを印加し、その後、前記第２電圧値の電圧パルスを印加する第３印加ステップと、
を備え、
前記第２判断ステップで前記高抵抗状態から前記低抵抗状態へ移行したと判断されるまで、前記第２判断ステップ及び前記第３印加ステップを繰り返して行うことを特徴とする。
【００１０】
請求項４に記載の発明は、
請求項１に記載のナノギャップスイッチング素子の駆動方法において、
前記高抵抗状態から前記低抵抗状態へ移行させる際、
前記中間電圧値の電圧パルスを印加し、その後、前記第２電圧値の電圧パルスを印加する第１印加ステップと、
前記中間電圧値の電圧パルス及び前記第２電圧値の電圧パルスの印加によって、前記高抵抗状態から前記低抵抗状態へ移行したか否かを判断する判断ステップと、
前記判断ステップで前記高抵抗状態から前記低抵抗状態へ移行していないと判断された場合に、印加回数を前回の前記中間電圧値の電圧パルスの印加回数よりも多くして、前記中間電圧値の電圧パルスを印加し、その後、前記第２電圧値の電圧パルスを印加する第２印加ステップと、
を備え、
前記判断ステップで前記高抵抗状態から前記低抵抗状態へ移行したと判断されるまで、前記判断ステップ及び前記第２印加ステップを繰り返して行うことを特徴とする。
【００１１】
請求項５に記載の発明は、
絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有する電極間間隙部と、を備え、所定の低抵抗状態から所定の高抵抗状態へ移行させるために第１電圧値の電圧パルスが印加され、前記高抵抗状態から前記低抵抗状態へ移行させるために前記第１電圧値よりも低い第２電圧値の電圧パルスが印加されるナノギャップスイッチング素子の駆動方法において、
前記高抵抗状態から前記低抵抗状態へ移行させる際、
印加回数を１回として、前記第２電圧値の電圧パルスを印加する第１印加ステップと、
前記第２電圧値の電圧パルスの印加によって、前記高抵抗状態から前記低抵抗状態へ移行したか否かを判断する第１判断ステップと、
前記第１判断ステップで前記高抵抗状態から前記低抵抗状態へ移行していないと判断された場合に、印加回数を１回として、前記第１電圧値と前記第２電圧値との間の中間電圧値の電圧パルスを印加し、その後、印加回数を１回として、前記第２電圧値の電圧パルスを印加する第２印加ステップと、
前記中間電圧値の電圧パルス及び前記第２電圧値の電圧パルスの印加によって、前記高抵抗状態から前記低抵抗状態へ移行したか否かを判断する第２判断ステップと、
前記第２判断ステップで前記高抵抗状態から前記低抵抗状態へ移行していないと判断された場合に、印加回数を前回の前記中間電圧値の電圧パルスの印加回数よりも多くして、前記中間電圧値の電圧パルスを印加し、その後、印加回数を１回として、前記第２電圧値の電圧パルスを印加する第３印加ステップと、
を備え、
前記第２判断ステップで前記高抵抗状態から前記低抵抗状態へ移行したと判断されるまで、前記第２判断ステップ及び前記第３印加ステップを繰り返して行うことを特徴とする。
【００１２】
請求項６に記載の発明は、
絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有する電極間間隙部と、を備え、所定の低抵抗状態から所定の高抵抗状態へ移行させるために第１電圧値の電圧パルスが印加され、前記高抵抗状態から前記低抵抗状態へ移行させるために前記第１電圧値よりも低い第２電圧値の電圧パルスが印加されるナノギャップスイッチング素子の駆動方法において、
前記高抵抗状態から前記低抵抗状態へ移行させる際、
印加回数を１回として、前記第１電圧値と前記第２電圧値との間の中間電圧値の電圧パルスを印加し、その後、印加回数を１回として、前記第２電圧値の電圧パルスを印加する第１印加ステップと、
前記中間電圧値の電圧パルス及び前記第２電圧値の電圧パルスの印加によって、前記高抵抗状態から前記低抵抗状態へ移行したか否かを判断する判断ステップと、
前記判断ステップで前記高抵抗状態から前記低抵抗状態へ移行していないと判断された場合に、印加回数を前回の前記中間電圧値の電圧パルスの印加回数よりも多くして、前記中間電圧値の電圧パルスを印加し、その後、印加回数を１回として、前記第２電圧値の電圧パルスを印加する第２印加ステップと、
を備え、
前記判断ステップで前記高抵抗状態から前記低抵抗状態へ移行したと判断されるまで、前記判断ステップ及び前記第２印加ステップを繰り返して行うことを特徴とする。
【００１３】
請求項７に記載の発明は、
前記ナノギャップスイッチング素子を備える記憶装置において、
請求項１〜６の何れか一項に記載のナノギャップスイッチング素子の駆動方法で前記ナノギャップスイッチング素子を前記高抵抗状態から前記低抵抗状態へ移行させることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、絶縁性基板と、絶縁性基板に設けられた第１電極及び第２電極と、第１電極と第２電極との間に設けられ、第１電極と第２電極との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有する電極間間隙部と、を備え、所定の低抵抗状態から所定の高抵抗状態へ移行させるために第１電圧値の電圧パルスが印加され、高抵抗状態から低抵抗状態へ移行させるために第１電圧値よりも低い第２電圧値の電圧パルスが印加されるナノギャップスイッチング素子の駆動方法及び当該ナノギャップスイッチング素子を備える記憶装置において、ナノギャップスイッチング素子を高抵抗状態から低抵抗状態へ移行させる際、第１電圧値と第２電圧値との間の中間電圧値の電圧パルスを印加し、その後、第２電圧値の電圧パルスを印加するようになっている。
したがって、中間電圧値の電圧パルスを印加することによって、高抵抗状態から低抵抗状態へと移行するきっかけを与えることができるため、従来よりも高い確率で高抵抗状態から低抵抗状態へ移行させることができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明について、図面を用いて具体的な態様を説明する。ただし、発明の範囲は、図示例に限定されない。
【００１６】
＜ナノギャップスイッチング素子を備える記憶装置＞
まず、記憶装置１０００の構成について、図１〜図３を参照して説明する。
記憶装置１０００は、複数のメモリ素子をアレイ状に配置したメモリ素子アレイを備えた、データの記憶を行う装置である。ここで、本発明の記憶装置１０００においては、メモリ素子は、ナノギャップスイッチング素子１０であり、メモリ素子アレイは、ナノギャップスイッチング素子アレイ１００である。
具体的には、記憶装置１０００は、例えば、図１に示すように、ナノギャップスイッチング素子アレイ１００と、電圧印加部２００と、読み出し部３００と、制御部４００と、などを備えて構成される。
【００１７】
（ナノギャップスイッチング素子アレイ）
ナノギャップスイッチング素子アレイ１００は、例えば、複数のナノギャップスイッチング素子１０をアレイ状（例えば、２次元アレイ状）に配置した高密度メモリである。
【００１８】
（ナノギャップスイッチング素子）
ナノギャップスイッチング素子１０は、例えば、ナノギャップ電極間（電極間間隙部４の間隙）の抵抗をスイッチさせて、データの記憶を行うメモリ素子である。
具体的には、ナノギャップスイッチング素子１０は、例えば、図２に示すように、絶縁性基板１と、絶縁性基板１の一面（上面）に設けられた第１電極２及び第２電極３と、第１電極２と第２電極３との間に設けられた電極間間隙部４と、などを備えて構成される。
【００１９】
絶縁性基板１は、例えば、ナノギャップスイッチング素子１０の２つの電極（第１電極２と第２電極３）を隔てて設けるための支持体として機能する。
絶縁性基板１の構造及び材質は、特に限定されるものではない。具体的には、例えば、絶縁性基板１の表面の形状は、平面であっても良いし、凹凸を有していても良い。また、絶縁性基板１は、例えば、Ｓｉ等の半導体基板の表面に酸化膜等を設けたものであっても良いし、基板そのものが絶縁性とされたものであっても良い。
絶縁性基板１の材質としては、例えば、ガラス、酸化珪素（ＳｉＯ２）などの酸化物、窒化珪素（ＳｉＮ）などの窒化物等が好ましく、このうち、酸化珪素（ＳｉＯ２）が、第１電極２及び第２電極３との密着性と、その製造における自由度と、が大きい点で好適となっている。
【００２０】
第１電極２は、例えば、第２電極３と対になって、ナノギャップスイッチング素子１０のスイッチング動作を行うためのものである。
第１電極２の形状は、特に限定されるものではなく、適宜任意に変更することができる。
第１電極２の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン、及びこれらの合金から選ばれる少なくとも１つであることが好ましい。ここで、第１電極２は、絶縁性基板１との接着性を強化するために、例えば、異なる金属を２層以上重ねて用いても良い。具体的には、例えば、第１電極２は、クロム及び金の積層（多層）構造としても良い。
【００２１】
第２電極３は、例えば、第１電極２と対になって、ナノギャップスイッチング素子１０のスイッチング動作を行うためのものである。
第２電極３の形状は、特に限定されるものではなく、適宜任意に変更することができる。
第２電極３の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン、及びこれらの合金から選ばれる少なくとも１つであることが好ましい。ここで、第２電極３は、絶縁性基板１との接着性を強化するために、例えば、異なる金属を２層以上重ねて用いても良い。具体的には、例えば、第２電極３は、クロム及び金の積層（多層）構造としても良い。
【００２２】
電極間間隙部４は、例えば、第１電極２と第２電極３との間に形成され、ナノギャップスイッチング素子１０のスイッチング現象を発現する役割を具備している。
具体的には、電極間間隙部４は、例えば、第１電極２と第２電極３との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有するものである。すなわち、第１電極２と第２電極３との間（ナノギャップ電極間）の距離（間隔）Ｇは、ナノメートルオーダーとなるよう設定されている。
【００２３】
なお、第１電極２と第２電極３との間の最近接部位（電極間間隙部４の間隙）は、例えば、第１電極２と第２電極３とが対向する領域に１若しくは複数箇所形成されていても良い。
また、第１電極２と第２電極３との間には、例えば、当該第１電極２と第２電極３の構成材料などからなる島部分（中州部分）が形成されていても良い。この場合には、例えば、第１電極２と島部分との間、第２電極３と島部分との間に所定の間隙（電極間間隙部４の間隙）が形成されて、第１電極２と第２電極３とが短絡していなければ良い。
【００２４】
（電圧印加部）
電圧印加部２００は、例えば、ナノギャップスイッチング素子アレイ１００が有する複数のナノギャップスイッチング素子１０と、制御部４００と、などに接続されている。電圧印加部２００は、例えば、制御部４００から入力される制御信号に従って、ナノギャップスイッチング素子１０の第１電極２と第２電極３との間に電圧（電圧パルス）を印加することによって、ナノギャップスイッチング素子１０にデータを書き込んだり、ナノギャップスイッチング素子１０からデータを消去したりする。
【００２５】
具体的には、電圧印加部２００には、例えば、制御部４００から、電圧パルスを印加するナノギャップスイッチング素子１０の所在に関するアドレス情報と、印加する電圧パルスの電圧値に関する電圧値情報と、などが入力されるようになっている。そして、これらの情報が入力されると、電圧印加部２００は、例えば、ナノギャップスイッチング素子アレイ１００が有する複数のナノギャップスイッチング素子１０のうちの、アドレス情報で指定されたナノギャップスイッチング素子１０に、電圧値情報に基づく電圧値の電圧パルスを印加するようになっている。
【００２６】
（読み出し部）
読み出し部３００は、例えば、ナノギャップスイッチング素子アレイ１００が有する複数のナノギャップスイッチング素子１０と、制御部４００と、などに接続されている。読み出し部３００は、例えば、制御部４００から入力される制御信号に従って、ナノギャップスイッチング素子１０からデータを読み出して、当該読み出し結果を制御部４００に出力する。
【００２７】
具体的には、読み出し部３００には、例えば、制御部４００から、データを読み出すナノギャップスイッチング素子１０の所在に関するアドレス情報などが入力されるようになっている。そして、この情報が入力されると、読み出し部３００は、例えば、ナノギャップスイッチング素子アレイ１００が有する複数のナノギャップスイッチング素子１０のうちの、アドレス情報で指定されたナノギャップスイッチング素子１０のナノギャップ電極間（電極間間隙部４の間隙）の抵抗値を測定することによって、そのナノギャップスイッチング素子１０からデータを読み出すようになっている。
【００２８】
（制御部）
制御部４００は、例えば、図３に示すように、ＣＰＵ（Central Processing Unit）４１０と、ＲＡＭ（Random Access Memory）４２０と、記憶部４３０と、などを備えて構成される。
【００２９】
ＣＰＵ４１０は、例えば、記憶部４３０に記憶された記憶装置１０００用の各種処理プログラムに従って各種の制御動作を行う。
【００３０】
ＲＡＭ４２０は、例えば、ＣＰＵ４１０によって実行される処理プログラムなどを展開するためのプログラム格納領域や、入力データや上記処理プログラムが実行される際に生じる処理結果などを格納するデータ格納領域などを備える。
【００３１】
記憶部４３０は、例えば、記憶装置１０００で実行可能なシステムプログラム、当該システムプログラムで実行可能な各種処理プログラム、これら各種処理プログラムを実行する際に使用されるデータ、ＣＰＵ４１０によって演算処理された処理結果のデータなどを記憶する。なお、プログラムは、コンピュータが読み取り可能なプログラムコードの形で記憶部４３０に記憶されている。
【００３２】
具体的には、記憶部４３０は、例えば、図３に示すように、電圧印加制御プログラム４３１と、判断プログラム４３２と、などを記憶している。
【００３３】
電圧印加制御プログラム４３１は、例えば、電圧印加部２００に制御信号（アドレス情報や電圧値情報など）を入力して、ナノギャップスイッチング素子１０に所定のパルス幅の電圧パルスを印加させる機能を、ＣＰＵ４１０に実現させる。
ここで、所定のパルス幅としては、例えば、数ナノ秒〜数百マイクロ秒が好ましい。
【００３４】
具体的には、ＣＰＵ４１０は、例えば、ナノギャップスイッチング素子１０を低抵抗状態（ＯＮ状態）から高抵抗状態（ＯＦＦ状態）へ移行させる際、電圧印加部２００に制御信号を入力して、第１電圧値の電圧パルスを印加させるようになっており、ナノギャップスイッチング素子１０を高抵抗状態（ＯＦＦ状態）から低抵抗状態（ＯＮ状態）へ移行させる際、電圧印加部２００に制御信号を入力して、第２電圧値の電圧パルスを印加させるようになっている。
さらに、ＣＰＵ４１０は、例えば、ナノギャップスイッチング素子１０を高抵抗状態（ＯＦＦ状態）から低抵抗状態（ＯＮ状態）へ移行させる際、第２電圧値の電圧パルスを印加する前に、中間電圧値の電圧パルスを印加するようになっている。
ここで、第２電圧値は、第１電圧値よりも低くなるよう設定されており、中間電圧値は、第１電圧値と第２電圧値との間となるよう設定されている。
【００３５】
なお、ナノギャップスイッチング素子１０にデータを書き込む際に、ナノギャップスイッチング素子１０を高抵抗状態（ＯＦＦ状態）から低抵抗状態（ＯＮ状態）へ移行させて、ナノギャップスイッチング素子１０からデータを消去する際に、ナノギャップスイッチング素子１０を低抵抗状態（ＯＮ状態）から高抵抗状態（ＯＦＦ状態）へ移行させても良いし、ナノギャップスイッチング素子１０にデータを書き込む際に、ナノギャップスイッチング素子１０を低抵抗状態（ＯＮ状態）から高抵抗状態（ＯＦＦ状態）へ移行させて、ナノギャップスイッチング素子１０からデータを消去する際に、ナノギャップスイッチング素子１０を高抵抗状態（ＯＦＦ状態）から低抵抗状態（ＯＮ状態）へ移行させても良い。
また、ナノギャップスイッチング素子１０が低抵抗状態である場合のナノギャップ電極間（電極間間隙部４の間隙）の抵抗値、ナノギャップスイッチング素子１０が高抵抗状態である場合のナノギャップ電極間（電極間間隙部４の間隙）の抵抗値は、判断プログラム４３２を実行したＣＰＵ４１０が、読み出し部３００からの読み出し結果に基づいて相対的に判断して、低抵抗状態と高抵抗状態とを区別することができる範囲内にあるのであれば任意である。
【００３６】
より具体的には、例えば、ＣＰＵ４１０は、ナノギャップスイッチング素子１０を高抵抗状態から低抵抗状態へ移行させる際、まず、第２電圧値の電圧パルスを印加させる。
そして、第２電圧値の電圧パルスの印加によって、ナノギャップスイッチング素子１０が高抵抗状態から低抵抗状態へ移行していないと判断されると、ＣＰＵ４１０は、中間電圧値の電圧パルスを印加させ、その後、第２電圧値の電圧パルスを印加させる。
そして、中間電圧値の電圧パルス及び第２電圧値の電圧パルスの印加によって、ナノギャップスイッチング素子１０が高抵抗状態から低抵抗状態へ移行していないと判断されると、ＣＰＵ４１０は、印加回数を前回の中間電圧値の電圧パルスの印加回数よりも多くして、中間電圧値の電圧パルスを印加させ、その後、第２電圧値の電圧パルスを印加させる。
【００３７】
ここで、第２電圧値は、例えば、５Ｖであり、第２電圧値の電圧パルスの印加回数は、１回であるとする。また、中間電圧値は、例えば、第１電圧値（例えば、１０Ｖ）と第２電圧値（例えば、５Ｖ）との間の任意の値であり、中間電圧値の電圧パルスの印加回数は、最初が１回で、ナノギャップスイッチング素子１０が高抵抗状態から低抵抗状態へ移行していないと判断されるにつれて１回ずつ増加させることとする。中間電圧値の電圧パルスの印加回数が複数回であるときは、中間電圧値を徐々に低くして印加することとする。すなわち、中間電圧値の電圧パルスの印加回数が１回のときは、例えば、７Ｖの電圧パルス（中間電圧値の電圧パルス）を１回印加し、その後、５Ｖの電圧パルス（第２電圧値の電圧パルス）を１回印加して、高抵抗状態から低抵抗状態へ移行したか否かを再度判断させる。中間電圧値の電圧パルスの印加回数が２回のときは、例えば、８Ｖの電圧パルス（中間電圧値の電圧パルス）を１回印加した後、６Ｖの電圧パルス（中間電圧値の電圧パルス）を１回印加し、その後、５Ｖの電圧パルス（第２電圧値の電圧パルス）を１回印加して、高抵抗状態から低抵抗状態へ移行したか否かを再度判断させる。中間電圧値の電圧パルスの印加回数が３回のときは、例えば、８Ｖの電圧パルス（中間電圧値の電圧パルス）、７Ｖの電圧パルス（中間電圧値の電圧パルス）、６Ｖの電圧パルス（中間電圧値の電圧パルス）を順次１回ずつ印加し、その後、５Ｖの電圧パルス（第２電圧値の電圧パルス）を１回印加して、高抵抗状態から低抵抗状態へ移行したか否かを再度判断させる。
【００３８】
また、例えば、ＣＰＵ４１０は、ナノギャップスイッチング素子１０を低抵抗状態から高抵抗状態へ移行させる際、第１電圧値の電圧パルスを印加させる。
ここで、第１電圧値は、例えば、１０Ｖであり、第１電圧値の電圧パルスの印加回数は、１回であるとする。
【００３９】
判断プログラム４３２は、例えば、ナノギャップスイッチング素子１０が高抵抗状態から低抵抗状態へ移行したか否かを判断する機能を、ＣＰＵ４１０に実現させる。
【００４０】
具体的には、ＣＰＵ４１０は、例えば、第２電圧値の電圧パルスが印加されると、読み出し部３００に制御信号（アドレス情報など）を入力して、ナノギャップスイッチング素子１０からデータを読み出させ、そして、当該読み出し結果に基づいて、ナノギャップスイッチング素子１０か高抵抗状態から低抵抗状態へ移行したか否かを判断する。
【００４１】
＜ナノギャップスイッチング素子の駆動方法＞
ナノギャップスイッチング素子１０の駆動方法として、記憶装置１０００による、ナノギャップスイッチング素子１０を高抵抗状態から低抵抗状態へ移行させる処理について、図４のフローチャートを参照して説明する。
【００４２】
まず、ＣＰＵ４１０は、電圧印加制御プログラム４３１を実行して、第２電圧値の電圧パルスを１回印加する（ステップＳ１１）。
【００４３】
次いで、ＣＰＵ４１０は、判断プログラム４３２を実行して、ナノギャップスイッチング素子１０が高抵抗状態から低抵抗状態へ移行したか否かを判断する（ステップＳ１２）。
【００４４】
ステップＳ１２で、ナノギャップスイッチング素子１０が高抵抗状態から低抵抗状態へ移行したと判断すると（ステップＳ１２；Ｙｅｓ）、ＣＰＵ４１０は、本処理を終了する。
【００４５】
一方、ステップＳ１２で、ナノギャップスイッチング素子１０が高抵抗状態から低抵抗状態へ移行していないと判断すると（ステップＳ１２；Ｎｏ）、ＣＰＵ４１０は、ＲＡＭ４２０内の「ｎ」記憶領域に「１」を設定する（ステップＳ１３）。
【００４６】
次いで、ＣＰＵ４１０は、電圧印加制御プログラム４３１を実行して、ナノギャップスイッチング素子１０に、中間電圧値の電圧パルスをｎ回印加して（ステップＳ１４）、第２電圧値の電圧パルスを１回印加する（ステップＳ１５）。
【００４７】
次いで、ＣＰＵ４１０は、判断プログラム４３２を実行して、ナノギャップスイッチング素子１０が高抵抗状態から低抵抗状態へ移行したか否かを判断する（ステップＳ１６）。
【００４８】
ステップＳ１６で、ナノギャップスイッチング素子１０が高抵抗状態から低抵抗状態へ移行していないと判断すると（ステップＳ１６；Ｎｏ）、ＣＰＵ４１０は、ＲＡＭ４２０内の「ｎ」記憶領域に「ｎ＋１」を設定して（ステップＳ１７）、ステップＳ１４以降の処理を繰り返して行う。
【００４９】
一方、ステップＳ１６で、ナノギャップスイッチング素子１０が高抵抗状態から低抵抗状態へ移行したと判断すると（ステップＳ１６；Ｙｅｓ）、ＣＰＵ４１０は、本処理を終了する。
【００５０】
ここで、ステップＳ１１が請求項２又は請求項５の第１印加ステップとなり、ステップＳ１２が請求項２の判断ステップ又は請求項５の第１判断ステップとなる。ＲＡＭ４２０内の「ｎ」記憶領域に“１”が設定されている場合、ステップＳ１４及びステップＳ１５が請求項２又は請求項５の第２印加ステップとなり、ステップＳ１６が請求項３又は請求項５の第２判断ステップとなる。ＲＡＭ４２０内の「ｎ」記憶領域に“１以上の値”が設定されている場合、ステップＳ１４及びステップＳ１５が請求項３又は請求項５の第３印加ステップとなり、ステップＳ１６が請求項３又は請求項５の第２判断ステップとなる。
【００５１】
＜実施例＞
以下に、具体的な実施例によって本発明を更に詳細に説明するが、本発明はこれらに限定されるものではない。
【００５２】
（実施例１）
本発明の記憶装置１０００が備えるナノギャップスイッチング素子１０に対する中間電圧値の電圧パルス及び第２電圧値の電圧パルスの印加を繰り返し行い、そのナノギャップスイッチング素子１０のナノギャップ電極間（電極間間隙部４の間隙）の抵抗値を、電圧パルスの印加前後に測定した。中間電圧値を７Ｖ、第２電圧値を５Ｖとし、中間電圧値の電圧パルス及び第２電圧値の電圧パルスをそれぞれ１回印加し、中間電圧値の電圧パルス及び第２電圧値の電圧パルスのパルス幅（１回の電圧パルスの印加時間）をそれぞれ１０ナノ秒（１００ＭＨｚ）とした。
すなわち、まず、ナノギャップスイッチング素子１０を低抵抗状態から高抵抗状態へ移行させて、そのナノギャップスイッチング素子１０のナノギャップ電極間の抵抗値を測定し、次いで、そのナノギャップスイッチング素子１０に対して、７Ｖの電圧パルス（中間電圧値の電圧パルス）を１０ナノ秒のパルス幅で１回印加し、その後、５Ｖの電圧パルス（第２電圧値の電圧パルス）を１０ナノ秒のパルス幅で１回印加し、次いで、そのナノギャップスイッチング素子１０のナノギャップ電極間の抵抗値を測定するという一連の処理を繰り返し行った。
その結果を、図５（ａ）に示す。
【００５３】
比較のために、比較例１として、パルス幅を大きくする方法（従来法）で、本発明の記憶装置１０００が備えるナノギャップスイッチング素子１０に対する第２電圧値の電圧パルスの印加を繰り返し行い、そのナノギャップスイッチング素子１０のナノギャップ電極間（電極間間隙部４の間隙）の抵抗値を、電圧パルスの印加前後に測定した。第２電圧値を５Ｖとし、第２電圧値の電圧パルスを１回印加し、第２電圧値の電圧パルスのパルス幅（１回の電圧パルスの印加時間）を５００ナノ秒（２ＭＨｚ）とした。
すなわち、まず、ナノギャップスイッチング素子１０を低抵抗状態から高抵抗状態へ移行させて、そのナノギャップスイッチング素子１０のナノギャップ電極間の抵抗値を測定し、次いで、そのナノギャップスイッチング素子１０に対して、５Ｖの電圧パルス（第２電圧値の電圧パルス）を５００ナノ秒のパルス幅で１回印加し、次いで、そのナノギャップスイッチング素子１０のナノギャップ電極間の抵抗値を測定するという一連の処理を繰り返し行った。
その結果を、図５（ｂ）に示す。
【００５４】
図５の横軸は繰り返し回数、縦軸はナノギャップ電極間の抵抗値であり、三角プロット（▲）は電圧パルス印加前、丸プロット（●）は電圧パルス印加後の結果を示す。
比較例１の結果（図５（ｂ））から、パルス幅を大きくしても、第２電圧値の電圧パルスのみの印加では、三角プロットが分布する範囲と丸プロットが分布する範囲とを区別するのが困難であり、高抵抗状態から低抵抗状態へ移行し難いことが分かった。
一方、実施例１の結果（図５（ａ））から、中間電圧値の電圧パルス及び第２電圧値の電圧パルスの印加によって、三角プロットが分布する範囲と丸プロットが分布する範囲とを区別するのが容易になり、比較例１（従来法）と比較して、高抵抗状態から低抵抗状態へ移行する確率が格段に向上することが分かった。さらに、高抵抗状態から低抵抗状態へ移行させるために、電圧パルスを２回（中間電圧値の電圧パルスを１回及び第２電圧値の電圧パルスを１回）印加しているが、各電圧パルスのパルス幅は１０ナノ秒と短く、電圧パルス印加時間は２０ナノ秒（中間電圧値の電圧パルスを１０ナノ秒及び第２電圧値の電圧パルスを１０ナノ秒）であり、電圧パルス印加時間が５００ナノ秒である比較例１（従来法）と比較して、電圧パルス印加時間を短縮できることが分かった。
以上の結果から、中間電圧値の電圧パルス及び第２電圧値の電圧パルスを印加することによって、従来よりも高速かつ高確率でナノギャップスイッチング素子１０を高抵抗状態から低抵抗状態へ移行させることができることが分かった。
【００５５】
以上説明した本発明のナノギャップスイッチング素子１０の駆動方法及びナノギャップスイッチング素子１０を備える記憶装置１０００によれば、ナノギャップスイッチング素子１０は、絶縁性基板１と、絶縁性基板１に設けられた第１電極２及び第２電極３と、第１電極２と第２電極３との間に設けられ、第１電極３と第２電極３との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有する電極間間隙部４と、を備え、このナノギャップスイッチング素子１０に、所定の低抵抗状態から所定の高抵抗状態へ移行させるために第１電圧値の電圧パルスを印加し、高抵抗状態から低抵抗状態へ移行させるために第１電圧値よりも低い第２電圧値の電圧パルスを印加し、さらに、高抵抗状態から低抵抗状態へ移行させる際、第２電圧値の電圧パルスを印加する前に、第１電圧値と第２電圧値との間の中間電圧値の電圧パルスを印加するようになっている。
したがって、中間電圧値の電圧パルスを印加することによって、高抵抗状態から低抵抗状態へと移行するきっかけを与えることができるため、従来よりも高い確率でナノギャップスイッチング素子１０を高抵抗状態から低抵抗状態へ移行させることができる。
さらに、中間電圧値の電圧パルスを印加することによって、電圧パルスを２回印加することになるが、各電圧パルスのパルス幅を従来のパルス幅よりも十分に短くすることによって電圧パルス印加時間を従来よりも短くしても、高抵抗状態から低抵抗状態へ移行させることができるため、従来よりも高速でナノギャップスイッチング素子１０を高抵抗状態から低抵抗状態へ移行させることができる。
【００５６】
また、本発明のナノギャップスイッチング素子１０の駆動方法及びナノギャップスイッチング素子１０を備える記憶装置１０００によれば、中間電圧値の電圧パルス及び第２電圧値の印加によって、ナノギャップスイッチング素子１０が高抵抗状態から低抵抗状態へ移行していないと判断すると、印加回数を前回の中間電圧値の電圧パルスの印加回数よりも多くして、中間電圧値の電圧パルスを印加し、その後、第２電圧値の電圧パルスを印加するようになっている。
したがって、中間電圧値の電圧パルスを複数回印加することによって、高抵抗状態から低抵抗状態へと移行するきっかけをより多く与えることができるため、より高い確率でナノギャップスイッチング素子１０を高抵抗状態から低抵抗状態へ移行させることができる。
【００５７】
なお、本発明は、上記した実施の形態のものに限るものではなく、その要旨を逸脱しない範囲で適宜変更可能である。
【００５８】
＜変形例１＞
ナノギャップスイッチング素子１０を高抵抗状態から低抵抗状態へ移行させる際、まず、第２電圧値の電圧パルスのみを印加し、高抵抗状態から低抵抗状態へ移行していないと判断すると、中間電圧値の電圧パルス及び第２電圧値の電圧パルスを印加するようにしたが、第２電圧値の電圧パルスのみの印加は省略しても良い。
【００５９】
すなわち、例えば、電圧印加制御プログラム４３１を実行したＣＰＵ４１０は、ナノギャップスイッチング素子１０を高抵抗状態から低抵抗状態へ移行させる際、まず、中間電圧値の電圧パルスを印加させ、その後、第２電圧値の電圧パルスを印加させる。
そして、中間電圧値の電圧パルス及び第２電圧値の電圧パルスの印加によって、ナノギャップスイッチング素子１０が高抵抗状態から低抵抗状態へ移行していないと判断されると、ＣＰＵ４１０は、印加回数を前回の中間電圧値の電圧パルスの印加回数よりも多くして、中間電圧値の電圧パルスを印加させ、その後、第２電圧値の電圧パルスを印加させる。
【００６０】
この場合の、ナノギャップスイッチング素子１０の駆動方法として、記憶装置１０００による、ナノギャップスイッチング素子１０を高抵抗状態から低抵抗状態へ移行させる処理について、図６のフローチャートを参照して説明する。
【００６１】
まず、ＣＰＵ４１０は、ＲＡＭ４２０内の「ｎ」記憶領域に「１」を設定する（ステップＳ２１）。
【００６２】
次いで、ＣＰＵ４１０は、電圧印加制御プログラム４３１を実行して、ナノギャップスイッチング素子１０に、中間電圧値の電圧パルスをｎ回印加して（ステップＳ２２）、第２電圧値の電圧パルスを１回印加する（ステップＳ２３）。
【００６３】
次いで、ＣＰＵ４１０は、判断プログラム４３２を実行して、ナノギャップスイッチング素子１０が高抵抗状態から低抵抗状態へ移行したか否かを判断する（ステップＳ２４）。
【００６４】
ステップＳ２４で、ナノギャップスイッチング素子１０が高抵抗状態から低抵抗状態へ移行していないと判断すると（ステップＳ２４；Ｎｏ）、ＣＰＵ４１０は、ＲＡＭ４２０内の「ｎ」記憶領域に「ｎ＋１」を設定して（ステップＳ２５）、ステップＳ２２以降の処理を繰り返して行う。
【００６５】
一方、ステップＳ２４で、ナノギャップスイッチング素子１０が高抵抗状態から低抵抗状態へ移行したと判断すると（ステップＳ２４；Ｙｅｓ）、ＣＰＵ４１０は、本処理を終了する。
【００６６】
ここで、ＲＡＭ４２０内の「ｎ」記憶領域に“１”が設定されている場合、ステップＳ２２及びステップＳ２３が請求項４又は請求項６の第１印加ステップとなり、ステップＳ２４が請求項４又は請求項６の判断ステップとなる。ＲＡＭ４２０内の「ｎ」記憶領域に“１以上の値”が設定されている場合、ステップＳ２２及びステップＳ２３が請求項４又は請求項６の第２印加ステップとなり、ステップＳ２４が請求項４又は請求項６の判断ステップとなる。
【００６７】
変形例１によれば、中間電圧値の電圧パルスを早い段階から印加することによって、高抵抗状態から低抵抗状態へと移行するきっかけをより早く与えることができるため、より高速かつ高確率でナノギャップスイッチング素子１０を高抵抗状態から低抵抗状態へ移行させることができる。
【００６８】
なお、ナノギャップスイッチング素子１０の構成や各部の形状などについて、上記実施形態に例示したものは、一例であり、これらに限定されるものではない。
【００６９】
例えば、絶縁性基板１の上面に、ナノギャップ電極として第１電極２と第２電極３とをナノメートルオーダーの間隙を空けて横方向に並ぶように配設したが、これに限ることはなく、例えば、第１電極２と第２電極３とを縦方向に並ぶように配設しても良い。これにより、記憶装置１０００の集積度を向上させることができる。
【００７０】
また、例えば、記憶装置１０００の一部（例えば、ナノギャップスイッチング素子アレイ１００）又は全部を、所定の封止部材で封止することによって、電極間間隙部４を大気や水分に接触しないようにしても良い。これにより、ナノギャップスイッチング素子１０をさらに安定的に動作させることができる。さらに、所定の封止部材で封止することによって、電極間間隙部４を任意の雰囲気中に配置した状態を保つことができ、ナノギャップスイッチング素子１０を任意の雰囲気中で使用することができる。
【００７１】
高抵抗状態から低抵抗状態へ移行したか否かを判断するだけでなく、低抵抗状態から高定常状態へ移行したか否かも判断するようにしても良い。そして、低抵抗状態から高抵抗状態へ移行していないと判断すると、第１電圧値の電圧パルスを複数回印加するようにしても良い。
【００７２】
この場合、第１電圧値の電圧パルスの印加回数は、ナノギャップスイッチング素子１０が低抵抗状態から高抵抗状態へ移行していないと判断されるにつれて１回ずつ増加させることとする。第１電圧値の電圧パルスの印加回数が複数であるときは、第１電圧値を徐々に高くして印加することとする。
すなわち、第１電圧値の電圧パルスの印加回数が２回のときは、例えば、第２電圧値よりも高い第１電圧値の電圧パルス（１回目の第１電圧値の電圧パルス）を印加し、その後、１回目の第１電圧値の電圧パルスの電圧値よりも高い第１電圧値の電圧パルス（２回目の第１電圧値の電圧パルス）を印加して、低抵抗状態から高抵抗状態へ移行したか否かを再度判断させることとする。第１電圧値の電圧パルスの印加回数が３回のときは、例えば、第２電圧値よりも高い第１電圧値の電圧パルス（１回目の第１電圧値の電圧パルス）を印加した後、１回目の第１電圧値の電圧パルスの電圧値よりも高い第１電圧値の電圧パルス（２回目の第１電圧値の電圧パルス）を印加し、その後、２回目の第１電圧値の電圧パルスの電圧値よりも高い第１電圧値の電圧パルス（３回目の第１電圧値の電圧パルス）を印加して、低抵抗状態から高抵抗状態へ移行したか否かを再度判断させることとする。
なお、第１電圧値の電圧パルスの印加回数が複数回であるとき、第１電圧値は、第２電圧値よりも高く、かつ、徐々に高くなっていくのであれば任意である。すなわち、第１電圧値の電圧パルスの印加回数が２回のときは、１回目の第１電圧値の電圧パルスの電圧値は、第２電圧値よりも高ければ任意であり、２回目の第１電圧値の電圧パルスの電圧値は、１回目の第１電圧値の電圧パルスの電圧値よりも高ければ任意である。
【００７３】
また、ナノギャップスイッチング素子１０が低抵抗状態から高抵抗状態へ移行していないと判断されるにつれて、第１電圧値を徐々に高くして、第１電圧値の電圧パルスを１回印加させるようにしても良い。
具体的には、例えば、第１電圧値の電圧パルス（例えば、１０Ｖの電圧パルス）を１回印加して、低抵抗状態から高抵抗状態へ移行しているか否か判断させ、低抵抗状態から高抵抗状態へ移行していないと判断されると、前回の第１電圧値の電圧パルスの電圧値（１０Ｖ）よりも高い第１電圧値の電圧パルス（例えば、１２Ｖの電圧パルス）を１回印加して、低抵抗状態から高抵抗状態へ移行しているか否か再度判断させるという動作を、低抵抗状態から高抵抗状態へ移行したと判断されるまで繰り返し行っても良い。
【００７４】
第１電圧値及び第２電圧値は、上記実施の形態のものに限られるものではなく、第２電圧値が第１電圧値よりも低ければ任意である。また、中間電圧値は、上記実施の形態のものに限られるものではなく、第１電圧値と第２電圧値との間の値であれば任意である。
また、第１電圧値及び第２電圧値の印加回数は、上記実施の形態のものに限られるものではなく、任意である。また、中間電圧値の印加回数は、上記実施の形態のものに限られるものではなく、高抵抗状態から低抵抗状態へ移行していないと判断されるにつれて増加するのであれば任意である。
【図面の簡単な説明】
【００７５】
【図１】本発明の記憶装置の機能的構成を示すブロック図である。
【図２】本発明の記憶装置が備えるナノギャップスイッチング素子の要部を模式的に示す断面図である。
【図３】本発明の記憶装置が備える制御部の機能的構成を示すブロック図である。
【図４】本発明のナノギャップスイッチング素子の駆動方法を説明するためのフローチャートである。
【図５】実施例１における電圧パルスの印加を繰り返し行った際の抵抗値変化の結果を示す図（ａ）と、比較例１における電圧パルスの印加を繰り返し行った際の抵抗値変化の結果を示す図（ｂ）である。
【図６】本発明のナノギャップスイッチング素子の駆動方法の変形例を説明するためのフローチャートである。
【符号の説明】
【００７６】
１  絶縁性基板
２  第１電極
３  第２電極
４  電極間間隙部
１０  ナノギャップスイッチング素子
１０００  記憶装置
【図１】
0005312782.tif 000002
【図２】
0005312782.tif 000003
【図３】
0005312782.tif 000004
【図４】
0005312782.tif 000005
【図５】
0005312782.tif 000006
【図６】
0005312782.tif 000007