(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置された画素を有する表示パネルであって、
各画素は、
一端がデータラインに接続されたカップリング容量と、
このカップリング容量の他端に一端が接続され、ゲートが選択ラインに接続された選択トランジスタと、
この選択トランジスタの他端がゲートに接続され、ゲート電位に応じた電流を流す駆動トランジスタと、
この駆動トランジスタのドレインに接続され、駆動トランジスタに流れる電流を流して発光する発光素子と、
この駆動トランジスタと発光素子の接続点に一端が接続され、他端が前記カップリング容量と選択トランジスタの接続点に接続され、ゲートがリセットラインに接続されたリセットトランジスタと、
一端が駆動トランジスタのゲートに接続され、他端がスイープラインに接続される保持容量と、
を含み、
リセットトランジスタと、選択トランジスタをオンすることで駆動トランジスタをダイオード接続して電流を流してカップリング容量に駆動トランジスタの特性に応じた電圧を書き込み、その後リセットトランジスタをオフした状態で選択トランジスタをオンして、データラインの電圧をカップリング容量を介し保持容量に書き込むとともに、スイープラインに上りフェーズと、下りフェーズを交互に繰り返す三角波を供給することで、駆動トランジスタのオン期間をゲート電圧に応じて制御して、発光を制御することを特徴とする表示パネル。
【請求項２】
請求項１に記載の表示パネルであって、
前記駆動トランジスタのドレインとリセットトランジスタの接続点と、発光素子との間に発光制御トランジスタを配置し、
前記リセットトランジスタをオンする際に、発光制御トランジスタをオフすることを特徴とする表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリクス状に画素を配置した表示パネルに関する。
【背景技術】
【０００２】
有機ＥＬディスプレイは自発光型であることから、コントラストが高く、応答が早いため、自然画などを表示するテレビなどの動画アプリケーションに適している。一般に、有機ＥＬ素子は、トランジスタなどの制御素子を用いて駆動され、トランジスタをデータに応じた定電流で駆動して多階調化したり、トランジスタを定電圧で駆動して発光期間を変えるなどして多階調化したりしている。
【０００３】
ここで、定電流で駆動すると、トランジスタを飽和領域で用いるため、トランジスタの閾値や移動度などの特性がばらつくとその違いが電流変化として有機ＥＬ素子に流れることになり、表示ムラが発生する。このため、特許文献１には、トランジスタを線形領域で用いて定電圧でデジタル駆動し、表示ムラを改善する方法が開示されている。
【０００４】
【特許文献１】特開２００７−７９５９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に開示されている例では、有機ＥＬ素子に直列に接続された駆動トランジスタは、ゲート端子とドレイン端子がリセットトランジスタによってダイオード接続されるが、リセットトランジスタがオフしていても、そのリーク電流で駆動トランジスタのゲート電位が変化してしまう。特許文献１ではリセットトランジスタとして、Ｎチャネルトランジスタを用いたり、リセットトランジスタのみにＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）を導入したりすることでリーク電流を改善する例が示されている。しかし、このような手段をとると、トランジスタの製造プロセスが複雑になり、低コスト化が難しいという問題がある。
【課題を解決するための手段】
【０００７】
本発明は、マトリクス状に配置された画素を有する表示パネルであって、各画素は、一端がデータラインに接続されたカップリング容量と、このカップリング容量の他端に一端が接続され、ゲートが選択ラインに接続された選択トランジスタと、この選択トランジスタの他端がゲートに接続され、ゲート電位に応じた電流を流す駆動トランジスタと、この駆動トランジスタのドレインに接続され、駆動トランジスタに流れる電流を流して発光する発光素子と、この駆動トランジスタと発光素子の接続点に一端が接続され、他端が前記カップリング容量と選択トランジスタの接続点に接続され、ゲートがリセットラインに接続されたリセットトランジスタと、一端が駆動トランジスタのゲートに接続され、他端がスイープラインに接続される保持容量と、を含み、リセットトランジスタと、選択トランジスタをオンすることで駆動トランジスタをダイオード接続して電流を流してカップリング容量に駆動トランジスタの特性に応じた電圧を書き込み、その後リセットトランジスタをオフした状態で選択トランジスタをオンして、データラインの電圧をカップリング容量を介し保持容量に書き込むとともに、スイープラインに上りフェーズと、下りフェーズを交互に繰り返す三角波を供給することで、駆動トランジスタのオン期間をゲート電圧に応じて制御して、発光を制御することを特徴とする。
【０００８】
また、前記駆動トランジスタのドレインとリセットトランジスタの接続点と、発光素子との間に発光制御トランジスタを配置し、前記リセットトランジスタをオンする際に、発光制御トランジスタをオフすることが好適である。
【発明の効果】
【０００９】
本発明によれば、発光期間を制御することができ、映像データに基づき、効果的な電流制御を行うことができる。また、リセットトランジスタのドレインを選択トランジスタを介し駆動トランジスタのゲートに接続するため、駆動トランジスタのゲート電圧に対するリセットトランジスタのリーク電流の影響を抑制することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について、図面に基づいて説明する。
【００１１】
図１には、実施形態に係るディスプレイにおける画素１５の構成例が示されている。画素１５には、有機ＥＬ素子１、駆動トランジスタ２、選択トランジスタ３、リセットトランジスタ４、発光制御トランジスタ５、保持容量６、カップリング容量７が設けられている。なお、トランジスタには、すべてＰ型の薄膜トランジスタが採用されている。
【００１２】
駆動トランジスタ２のソース端子は、全画素共通の電源ライン１３、ドレイン端子は発光制御トランジスタ５のソース端子及びリセットトランジスタ４のソース端子に接続され、ゲート端子は、一端がスイープライン１２に接続された保持容量６の他端と選択トランジスタ３のソース端子に接続されている。選択トランジスタ３のゲート端子は選択ライン９、ドレイン端子は一端がデータライン８に接続されたカップリング容量７の他端とリセットトランジスタ４のドレイン端子に接続されている。リセットトランジスタ４のゲート端子はリセットライン１０、発光制御トランジスタ５のゲート端子は発光制御ライン１１、ドレイン端子は有機ＥＬ素子１のアノードに接続されている。有機ＥＬ素子１のカソードは、全画素共通のカソード電極１４へ接続されている。
【００１３】
図２には画素１５を駆動するために、データライン８、選択ライン９、リセットライン１０、発光制御ライン１１に入力される信号波形が示されている。まず、データライン８に黒レベル電位Ｖｂが供給され、選択ライン９がＬｏｗ、リセットライン４がＬｏｗとされると、選択トランジスタ３がオン、リセットトランジスタ４がオンとなり、駆動トランジスタ２のゲート端子とドレイン端子が接続（ダイオード接続）されて、発光制御トランジスタ５を介し、有機ＥＬ素子１に電流が流れる。次に、発光制御ライン１１がＨｉｇｈとされると、発光制御トランジスタ５がオフする。これによって、有機ＥＬ素子１に流れていた電流がリセットトランジスタ４を介してカップリング容量７、さらに選択トランジスタ３を介して保持容量６へ流れ込み、駆動トランジスタ２のゲート電位を電流が流れない方向（電圧が上昇する方向）へ変化させる。これによって、駆動トランジスタ２のゲート電位が電源ライン１３の電源電位ＶｄｄよりＶｔｈ低い電位Ｖｄｄ−Ｖｔｈ付近に収束する。
【００１４】
次に、リセットライン１０をＨｉｇｈとすると、駆動トランジスタ２のゲート電位は保持容量６及びカップリング容量７により、Ｖｄｄ−Ｖｔｈに維持され、この状態でデータライン８に白レベル電位Ｖｗ（＜Ｖｂ）を供給すると、駆動トランジスタ２のゲート電位ＶｇはＶｇ＝Ｖｄｄ−Ｖｔｈ−Ｃｃ／（Ｃｃ＋Ｃｓ）＊（Ｖｂ−Ｖｗ）となる。ここで、Ｃｃはカップリング容量７の容量、Ｃｓは保持容量６の容量である。ＣｃがＣｓより十分に大きいものとするとＶｇ＝Ｖｄｄ−Ｖｔｈ−（Ｖｂ−Ｖｗ）と表すことができ、駆動トランジスタ２のゲート電位には白レベルと黒レベルの差に自動的にＶｔｈがオフセットとして印加される。
【００１５】
データの書き込みが終了すると、選択ライン９はＨｉｇｈとされ、次に選択されるまで、保持容量６にゲート電位が保持される。
【００１６】
非選択期間の間、選択トランジスタ３及びリセットトランジスタ４はオフであるが、リセットトランジスタ４にはリーク電流が発生しやすい。なぜなら、画素１５に映像データとして黒レベルＶｂを書き込んだ場合、ゲート電位Ｖｇ＝Ｖｄｄ−Ｖｔｈとなり、有機ＥＬ素子１にはほとんど電流が流れず、リセットトランジスタ４のソース端子はカソード電位ＶＳＳに近くまで低下するが、そのドレイン電位はＶｄｄ−Ｖｔｈのままであり、リセットトランジスタのソース・ドレイン間電位差が大きいためである。
【００１７】
画素１５では、駆動トランジスタ２のゲート端子とリセットトランジスタ４のドレイン端子の間に選択トランジスタ３が配置されているため、リセットトランジスタ４のリーク電流によりドレイン電位が低下しても駆動トランジスタ２のゲート電位には反映されず、書き込まれたゲート電位が維持される。
【００１８】
図３には、映像データの書き込み後にスイープライン１２に印加されるスイープパルスが示されている。データ書き込み後、図３に示すようにスイープライン１２に三角波が入力される。これによって、保持容量６を介して駆動トランジスタ２のゲート電位がスイープライン１２と同様に変化する。仮にデータ書き込みの際、スイープライン１２にＶｄｄが供給されていれば、保持容量６にはＶｔｈ＋（Ｖｂ−Ｖｗ）の電位差が書き込まれていることになり、駆動トランジスタ２のゲート電位Ｖｇはスイープライン１２の電位（スイープ電位）をＶｓｗとするとＶｇ＝Ｖｓｗ−Ｖｔｈ−（Ｖｂ−Ｖｗ）で変化する。スイープ電位ＶｓｗがＶｄｄ＋（Ｖｂ−Ｖｗ）のとき、駆動トランジスタ２のゲート電位はＶｄｄ−Ｖｔｈとなり消灯するため、（Ｖｂ−Ｖｗ）が大きいほど消灯期間が短く（発光期間が長く）、小さいほど消灯期間が長い（発光期間が短い）。すなわち、入力される白レベルと黒レベルのデータ差（Ｖｂ−Ｖｗ）により発光期間を制御することができる。
【００１９】
従って、白レベルＶｗとして、画素の輝度に対応するデータ電圧を供給すれば、そのデータに応じた時間だけその画素が発光することになる。すなわち、輝度データによって、発光時間を制御するＰＷＭ制御が行われ、この際に駆動トランジスタ２のＶｔｈについての補償もなされている。また、デジタル駆動の場合は、データ電圧として、黒レベルＶｂと、白レベルＶｗの２つが供給され、白レベルＶｗは一定であるが、この場合にも各駆動トランジスタ２のＶｔｈを補償することが可能となる。
【００２０】
図４には、画素１５のデータライン８、選択ライン９、リセットライン１０、発光制御ライン１１に制御信号を供給する周辺回路の例が示されている。通常、各ラインに対応して少なくとも１つのシフトレジスタ１６が備えられ、最上ラインから順に下のラインへ選択データがシフトされる。シフトレジスタ１６の出力は選択イネーブル回路１７、リセットイネーブル回路１８、発光イネーブル回路１９の１入力に接続され、選択イネーブル回路１７の他の１入力は選択イネーブルラインＳＥ、リセットイネーブル回路１８の他の１入力はリセットイネーブルラインＲＥ、発光イネーブル回路１９の他の１入力は発光イネーブルラインＬＥに接続されている。
【００２１】
シフトレジスタ１６にＨｉｇｈの選択データが格納されているときに、選択イネーブルラインＳＥをＨｉｇｈとすると選択ライン９がＬｏｗとなって選択される。このときに、リセットイネーブルラインＲＥをＨｉｇｈとするとリセットライン１０がＬｏｗとなり、駆動トランジスタ２のゲート端子とドレイン端子が接続されることで電流が有機ＥＬ素子１に流れこむ。
【００２２】
その後、データライン８にデータドライバ２５より黒レベル電位Ｖｂを供給して、発光イネーブルラインＬＥをＨｉｇｈとすると発光制御ライン１１がＨｉｇｈとなり、有機ＥＬ素子１へ流れる電流が遮断され、保持容量６及びカップリング容量７にＶｔｈが書き込まれる。リセットイネーブルラインＲＥをＬｏｗとするとリセットライン１０はＨｉｇｈとなり、Ｖｔｈが保持容量６及びカップリング容量７に保持される。その後、データライン８にデータドライバ２５より映像データＶｗを供給することで、駆動トランジスタ２のゲート端子に前述のＶｔｈが補正されたデータが書き込まれる。
【００２３】
続いて、シフトレジスタ１６に格納されているＨｉｇｈの選択データが次の段へシフトされ、ここにＬｏｗデータが格納されると、選択イネーブル回路１７、リセットイネーブル回路１８、発光イネーブル回路１９により、選択イネーブルラインＳＥ、リセットイネーブルラインＲＥ、発光イネーブルラインＬＥの状態に関わらず、当該ラインの選択ライン９はＨｉｇｈ、リセットライン１０はＨｉｇｈ、発光制御ライン１１はＬｏｗとなって画素１５に書き込まれたデータは保持される。
【００２４】
この書き込み動作の際、選択ライン９が選択され、Ｌｏｗとされると、スイッチ２２によりスイープライン１２はＶｒｅｆ（Ｖｄｄ）が供給された基準電位ライン２３に接続される。同時にインバータ２０によって選択ライン９のＬｏｗ電位は反転され、スイッチ２１をオフするため、スイープライン１２は、スイープ電位Ｖｓｗが供給されるスイープ電位ライン２４から切り離される。
【００２５】
書き込みが終了すると、選択ライン９はＨｉｇｈとなり、スイープライン１２はスイッチ２２がオフすることにより基準電位ライン２３から切り離され、インバータ２０により反転された信号によりスイッチ２１がオンする。このため、スイープ電位ライン２４に接続される。すなわち、書き込みの際のみスイープライン１２は固定され、書き込みが終わるとスイープが再開される動作が繰り返される。
【００２６】
本実施形態では、スイープパルスによって発光期間を制御する。駆動トランジスタ２が飽和領域にある場合、駆動トランジスタ２の電流量はアナログのデータ電圧とスイープパルスによる発光期間で制御されるが、駆動トランジスタ２が線形領域にある場合には発光期間の制御はデジタル駆動であり、トランジスタの特性の影響が少なくなる。従って、この意味でも表示むらを抑制することができる。
【００２７】
スイープによる発光制御は、図５Ａに示されるように、図４の周辺回路を用いることで１フレーム期間にまたがって行ってもよいし、図５Ｂに示されるように１フレーム期間を２つに分割し、書き込み期間とスイープによる発光期間を別々に設けてもよい。すなわち、図５Ｂの例では、データ書き込みを行っている書き込み期間は、スイープパルスはＨｉｇｈを維持しており、書き込み期間が終了した後にスイープパルスが立ち下がるようにしている。このようにする理由は、書き込み期間に画素を発光させないためである。書き込み期間に、データライン８に供給するデータ電位Ｖｗ’として白レベルＶｗにスイープパルスの振幅ΔＶｓｗをオフセットとして加算してＶｗ＋ΔＶｓｗとしておくと、駆動トランジスタ２のゲート電位ＶｇはＶｇ＝Ｖｄｄ−Ｖｔｈ−（Ｖｂ−Ｖｗ）＋ΔＶｓｗとなる。ΔＶｓｗが（Ｖｂ−Ｖｗ）より大きいと書き込み期間の間、画素は発光しない。発光期間にスイープパルスが立ち下がるにつれて発光が開始され、発光期間は（Ｖｂ−Ｖｗ）に比例するように制御される。この図５Ｂのように、書き込み期間とスイープ期間を分割する場合には、図４のスイッチ２１，２２、インバータ２０、基準電位ライン２３は図６のように省略できる。つまり書き込み期間ではスイープ電位をＶｒｅｆ（Ｖｄｄ）一定にしておいて、発光期間で三角波を生成すればよい。
【００２８】
また、図６の画素１５のように発光制御トランジスタ５を省略してもよい。その場合には、発光制御ライン１１、発光イネーブル回路１９、発光イネーブルラインＬＥも省略でき、画素回路及び周辺回路が簡略化される。ただし、発光制御トランジスタ５を省略すると、選択トランジスタ３及びリセットトランジスタ４がオンした際に、保持容量６、カップリング容量７に書き込まれる電位は駆動トランジスタ２のＶｔｈではなく、ダイオード接続された駆動トランジスタ２と有機ＥＬ素子１で分圧されたリセット電位となる。なお、このリセット電位も駆動トランジスタ２の特性に応じた電位であり、上述と場合のとほぼ同様の効果が得られる。
【００２９】
また、リセット電位を書き込んだ後、映像データを書きこみ、スイープライン１２をスイープして発光させる手順は同じであり、スイッチ２１，２２、インバータ２０を用いてライン選択時と発光時でスイープライン１２を接続する電位を切替えて、図５Ａのように１フレーム期間でスイープパルスを制御し、発光させてもよい。
【００３０】
さらに、スイープパルスは、完全な三角波である必要はなく、上りフェーズと、下りフェーズを繰り返せばよく、傾きは必ずしも行ってでなくてもよく、上りフェーズと、下りフェーズで傾きが異なっていてもよい。さらに頂点付近で電圧一定の期間があってもよい。また、下側に向けて凸にすれば、発光期間と非発光期間を反転できる。
【００３１】
図７は、表示パネルの全体構成を示す図である。データ信号やタイミング信号をデータドライバ２５に供給され、画素に対応して１本ずつ配置された列方向のデータライン８に適宜供給される。垂直ドライバ２６は、シフトレジスタ１６を内蔵し選択ライン９、リセットライン１０の電圧をタイミングに応じて制御する。選択ライン９およびリセットライン１０は各画素行に対応して１本ずつ設けられている。また、スイープパルスは、スイープパルス発生回路２７において発生され、各画素に供給される。なお、画素がマトリクス用に配置されたエリアが表示領域２８である。
【００３２】
なお、上述の例では、発光素子として有機ＥＬ素子を採用したが、他の電流駆動型の発光素子を用いることもできる。
【図面の簡単な説明】
【００３３】
【図１】画素回路の構成を示す図である。
【図２】データ書き込みの際の各ラインの状態を示す図である。
【図３】スイープを説明する図である。
【図４】スイープパルスを印加するための回路を示す図である。
【図５Ａ】スイープパルスのタイミングの一例を示す図である。
【図５Ｂ】スイープパルスのタイミングの他の一例を示す図である。
【図６】スイープパルスを印加するための回路の他の例を示す図である。
【図７】表示パネルの構成を示す図である。
【符号の説明】
【００３４】
１  有機ＥＬ素子、２  駆動トランジスタ、３  選択トランジスタ、４  リセットトランジスタ、５  発光制御トランジスタ、６  保持容量、７  カップリング容量、８  データライン、９  選択ライン、１０  リセットライン、１１  発光制御ライン、１２  スイープライン、１３  電源ライン、１４  カソード電極、１５  画素、１６  シフトレジスタ、１７  選択イネーブル回路、１８  リセットイネーブル回路、１９  発光イネーブル回路、２０  インバータ、２１，２２  スイッチ、２３  基準電位ライン、２４  スイープ電位ライン、２５  データドライバ、２６  垂直ドライバ、２７  スイープパルス発生回路、２８  表示領域。
【図１】
0005352101.tif 000002
【図２】
0005352101.tif 000003
【図３】
0005352101.tif 000004
【図４】
0005352101.tif 000005
【図５Ａ】
0005352101.tif 000006
【図５Ｂ】
0005352101.tif 000007
【図６】
0005352101.tif 000008
【図７】
0005352101.tif 000009