(57)【特許請求の範囲】
【請求項１】
絶縁体層上にシリコン膜層を形成し，熱処理工程を経た前記シリコン膜層上に形成する半導体装置の製造方法において，
シリコン膜層を形成した基板を非酸化性雰囲気中において，前記シリコン膜層の膜厚をｔ［ｎｍ］としたときに１０ｔ＋５３０［℃］で表される保護膜で保護されていない状態でのシリコン膜層の凝集温度以上でイオン注入された不純物を活性化するための前記熱処理を行う前に，シリコン膜層表面に対し，前記熱処理において下層のシリコン膜を凝集させないための保護膜を形成させる
ことを特徴とする半導体装置の製造方法。
【請求項２】
絶縁体層上にシリコン膜層を形成し，熱処理工程を経た前記シリコン膜層上に形成する半導体装置の製造方法において，
シリコン膜層を形成した基板において，イオン注入された不純物を活性化するための前記熱処理を行う際に，熱処理初期の昇温過程で徴量の酸素を導入し，前記シリコン膜層表面に対し，前記熱処理において下層のシリコン膜を凝集させないための保護膜として熱酸化膜を形成させた後に，非酸化性雰囲気にし，前記シリコン膜層の膜厚をｔ［ｎｍ］としたときに１０ｔ＋５３０［℃］で表される前記保護膜で保護されていない状態でのシリコン膜層の凝集温度以上で前記活性化するための前記熱処理を行う
ことを特徴とする半導体装置の製造方法。
【請求項３】
絶縁体層上にシリコン膜層を形成し，熱処理工程を経た前記シリコン膜層上に形成する半導体装置の製造方法において，
前記シリコン膜層を形成した基板上に前記シリコン膜層を凝集させない非凝集領域と前記シリコン膜層を凝集させる凝集領域とを予め設けておき，前記非凝集領域及び前記凝集領域のそれぞれを互いに異なる半導体装置の領域とし，
基板表面全面に前記熱処理において下層のシリコン膜を凝集させないための保護膜を形成し，前記非凝集領域及び前記凝集領域内において凝集させたくない領域表面上にのみ前記保護膜を残して他の前記保護膜を除去した後に，非酸化性雰囲気中において，前記凝集領域における前記シリコン膜層の膜厚をｔ［ｎｍ］としたときに１０ｔ＋５３０［℃］で表される前記保護膜で保護されていない状態でのシリコン膜層の凝集温度以上でイオン注入された不純物を活性化するための前記熱処理を行うことにより，前記非凝集領域と前記凝集領域とのそれぞれに，凝集していない前記シリコン膜層と選択的に凝集した前記シリコン膜層とを，一度の前記熱処理で形成する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法であって，
絶縁体層上にシリコン膜層を形成する際，前記凝集領域におけるシリコン膜層を，前記非凝集領域におけるシリコン膜層よりも薄く形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
シリコン膜層を形成した基板において，熱処理工程を経た前記シリコン膜層上に形成する半導体装置の製造方法において，
絶縁体層上に単結晶シリコン膜層を形成してなる第１の領域と非晶質シリコン膜層又は多結晶シリコン膜層を形成してなる第２の領域とを有する基板を形成し，
基板表面全面に前記熱処理において下層のシリコン膜を凝集させないための保護膜を形成し，前記第１の領域及び前記第２の領域内において凝集させたくない領域表面上にのみ前記保護膜を残して他の前記保護膜を除去した後に，非酸化性雰囲気中において，前記第１の領域における前記単結晶シリコン膜層の膜厚をｔ［ｎｍ］としたときに１０ｔ＋５３０［℃］で表される前記保護膜で保護されていない状態でのシリコン膜層の凝集温度以上でイオン注入された不純物を活性化するための前記熱処理を行うことにより，前記第１の領域と前記第２の領域とのそれぞれに，凝集させない領域と凝集させる領域とを，一度の前記熱処理で形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法であって，
シリコン膜層を形成する際，前記第２の領域におけるシリコン膜層を，前記第１の領域におけるシリコン膜層よりも薄く形成する
ことを特徴とする半導体装置の製造方法。
【請求項７】
少なくともシリコン膜層と半導体膜層とを絶縁体層上の互いに異なる領域に形成した基板上に形成する半導体装置の製造方法において，
前記絶縁体層上に前記シリコン膜層を形成してなるシリコン膜層領域と前記シリコン膜層よりも低温で凝集する前記半導体膜層を形成してなる半導体膜層領域とを有する基板を形成し，
基板表面全面に前記熱処理において下層のシリコン膜及び半導体膜を凝集させないための保護膜を形成し，前記シリコン膜層領域及び前記半導体膜層領域内において凝集させたくない領域表面上にのみ前記保護膜を残して他の前記保護膜を除去した後に，非酸化性雰囲気中において，前記シリコン膜層の膜厚をｔ［ｎｍ］としたときに１０ｔ＋５３０［℃］で表される前記保護膜で保護されていない状態でのシリコン膜層の凝集温度以上でイオン注入された不純物を活性化するための前記熱処理を行うことにより，前記シリコン膜層領域と前記半導体膜層領域とのそれぞれに，凝集させない領域と凝集させる領域とを，一度の前記熱処理で形成する
ことを特徴とする半導体装置の製造方法。
【請求項８】
少なくともシリコン膜層と金属膜層とを絶縁体層上の互いに異なる領域に形成した基板上に形成する半導体装置の製造方法において，
前記絶縁体層上にシリコン膜層を形成してなるシリコン膜層領域と前記シリコン膜層よりも低温で凝集する前記金属膜層からなる金属膜層領域とを有する基板を形成し，
基板表面全面に前記熱処理において下層のシリコン膜を凝集させないための保護膜を形成し，前記シリコン膜層領域及び前記金属膜層領域内において凝集させたくない領域表面上にのみ前記保護膜を残して他の前記保護膜を除去した後に，非酸化性雰囲気中において，前記シリコン膜層の膜厚をｔ［ｎｍ］としたときに１０ｔ＋５３０［℃］で表される前記保護膜で保護されていない状態でのシリコン膜層の凝集温度以上でイオン注入された不純物を活性化するための前記熱処理を行うことにより，前記シリコン膜層領域と前記金属膜層領域とのそれぞれに，凝集させない領域と凝集させる領域とを，一度の前記熱処理で形成する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項３〜請求項８のいずれかに記載の半導体装置の製造方法であって，
非酸化性雰囲気として希ガス雰囲気中において前記熱処理を行う
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項３〜請求項８のいずれかに記載の半導体装置の製造方法であって，
非酸化性雰囲気として還元性ガス雰囲気中において前記熱処理を行う
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は，シリコン膜層などに形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】  近年では，従来のバルク半導体基板に代わり，ＳＯＩ(Silicon on insulator)基板上に電界効果トランジスタ(ＦＥＴ)などの半導体装置を形成することが行われている。これは，ＳＯＩ基板（シリコン基板）上に形成した絶縁体層である埋込み酸化膜（ＢＯＸ層）の上に形成したシリコン膜層（ＳＯＩ層）にＦＥＴなどを形成するものである。これによれば，接合容量の低減による動作速度の高速化や素子分離の容易化などにメリットがある。中でも，シリコン膜層である薄膜ＳＯＩ層上に形成した完全空乏型のＳＯＩ−ＦＥＴは，前述した寄生容量が小さくＳ係数(Subthreshold Swing)がバルク基板に較べて小さい(急峻である)ため，低消費電力デバイスとして注目されている。【０００３】  この完全空乏型のＳＯＩ−ＦＥＴは，上記シリコン薄膜層にドレイン領域及びソース領域を形成し，ＬＯＣＯＳ（LOCal Oxidation of Silicon）法など素子分離により各素子は島状の完全分離構造となる。ドレインとソースに挟まれた領域はボディ領域と呼ばれ，このボディ領域が常時空乏化された状態で動作する。
【発明が解決しようとする課題】
【０００４】  このような完全空乏型のＳＯＩ−ＦＥＴでは，チャネル空乏層幅がＳＯＩ膜層（シリコン膜層）の膜厚で決まるので，デバイスの微細化に伴って，より一層ＳＯＩ層厚を薄膜化することが要望されている。
【０００５】  このような極めて薄いＳＯＩ層（シリコン膜層）にＦＥＴを形成する場合，例えば第４７回応用物理学関係連合講演会の講演予稿集(p884(30p‐YK‐9))によるように，製造工程に含まれる熱処理により，厚さ１０ｎｍ程度のＳＯＩ層を超高真空中で９００℃以上の温度で加熱すると熱凝集によりＳＯＩ層（シリコン膜層）に穴が開き，埋込酸化膜層(ＢＯＸ層)表面が露出してしまう問題があった。
【０００６】  この状態で例えばドライエッチングによりコンタクトホールを開口するなどの処理が行われると，露出している埋込酸化膜層(ＢＯＸ層)を貫通してしまい，ＳＯＩ支持基板まで欠損(穴)が形成されるおそれがある。このような熱凝集による欠損がＦＥＴの端部に形成されるとＦＥＴの電流駆動能力を劣化させるという問題があった。
【０００７】  また，埋込酸化膜層(ＢＯＸ層)及びＳＯＩ支持基板にまで欠損(穴)が形成されると，上述のコンタクトホールに金属を埋め込んで配線層を形成した際に，その金属が上記欠損(穴)にまで入り込み，シリコン膜層（ＳＯＩ層）とシリコン基板であるＳＯＩ支持基板が電気的に短絡してしまう。
【０００８】  そこで，本発明は，このような問題に鑑みてなされたもので，その目的とするところは，熱処理を行う際におけるシリコン膜層の凝集による不具合，例えばシリコン膜層や絶縁体層に欠損が生じるなどの不具合を防止でき，ＦＥＴなどの半導体装置の端部や拡散層内にシリコン欠損のない半導体装置の量産を可能とすることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】  上記課題を解決するために，本発明の第１の観点によれば，シリコン膜層を形成した基板を非酸化性雰囲気中において熱処理する際に，その熱処理温度をシリコン膜層の凝集温度未満にすることを特徴とする半導体装置の製造方法が提供される。これによれば，シリコン膜層（ＳＯＩ層）表面が露出した状態での熱処理温度を凝集温度未満にすることができるので，極めて薄いシリコン膜層（ＳＯＩ層）の熱凝集が加熱処理時間内に起こることを防止できる。
【００１０】  また，本発明の第２の観点によれば，シリコン膜層を形成した基板を非酸化性雰囲気中においてシリコン膜層の凝集温度以上で熱処理を行う前に，シリコン膜層表面に保護膜を形成させることを特徴とする半導体装置の製造方法が提供される。これによれば，熱処理を行う前に，シリコン膜層表面に例えば１ｎｍ以上のＳｉＯ2の膜又はＳｉ3Ｎ4の膜からなる保護膜を形成し，非酸化性雰囲気中での熱処理時にシリコン膜層表面が露出しないようにすることができる。このため，たとえその後に凝集温度以上で熱処理を行っても，シリコン膜層の熱凝集が起こることを防止できる。
【００１１】  また，本発明の第３の観点によれば，シリコン膜層を形成した基板上にシリコン膜層を凝集させない非凝集領域とシリコン膜層を凝集させる凝集領域とを予め設けておき，少なくとも非凝集領域に保護膜を形成した後に，非酸化性雰囲気中においてシリコン膜層の凝集温度以上で熱処理を行うことにより，非凝集領域と凝集領域とにそれぞれ異なる半導体装置を同時に形成することを特徴とする半導体装置の製造方法が提供される。これによれば，シリコン膜層の熱凝集現象を同一チップ内で選択的に起こさせることができるので，例えば熱凝集を防止する必要のある薄膜電界効果トランジスタと熱凝集によって形成する量子効果デバイスとを同一チップ内に集積することができる。
【００１２】  さらに，シリコン膜層の凝集温度はシリコン膜の膜厚により異なるため，非凝集領域と凝集領域に別々の半導体装置を同時に形成する場合には各領域のシリコン膜層の膜厚によって凝集温度を合わせる必要があるが，凝集領域に半導体装置を形成した後，非凝集領域に別の半導体装置を形成することにより，各領域のシリコン膜層の膜厚によって凝集温度を合わせる手間を省くことができる。
【発明を実施するための形態】
【００１３】  以下，本発明の第１の実施の形態を図１乃至図３を参照しながら説明する。ここでは，薄膜電界効果トランジスタを製造する工程を例に挙げ，従来との比較において説明する。
【００１４】  薄膜電界効果トランジスタ製造工程においては，ＳＯＩ支持基板（シリコン基板）１０１ａ上に埋込み酸化膜層（ＢＯＸ層）１０１ｂが形成されたＳＯＩ基板１０１上に、フィールド酸化膜１０２を形成する。このフィールド酸化膜１０２に形成したアクティブ領域にＦＥＴを形成する。図１（ａ）は，ゲート電極１０５ａ、１０５ｂ，サイドウオール１０７ａ、１０７ｂを形成した後，イオン注入などによりシリコン膜層である高濃度拡散層１０８ａ，１０８ｂを形成した状態である。
【００１５】  従来は，図１（ａ）の状態で，イオン注入した不純物の活性化のために高温での熱処理を行っていた。従って，この熱処理においてＳＯＩ基板におけるシリコン膜層の凝集温度以上になると，図１（ｂ）に示すように高濃度拡散層１０８ａ，１０８ｂが次第に凝集し，アクティブ領域１０３ａ，１０３ｂ内で埋込酸化膜層(ＢＯＸ層)１０１ｂの表面が部分的に露出してしまう。
【００１６】  この状態で，その後の処理，すなわち図１（ｃ）に示すようにサリサイド法により高融点金属シリサイド１０９ａ、１０９ｂが形成され，図２に示すように配線が行われると，以下のような不具合が生じる。
例えば図２（ａ）に示すようにコンタクト開口部以外をマスクして中間絶縁膜１１０を形成し，図２（ｂ）に示すようにドライエッチングによって異方性エッチングすることにより、拡散層及びゲート電極上にコンタクトホール１１１ａ，１１１ｂを開口する際，埋込酸化膜層(ＢＯＸ層)１０１ｂが露出しているため，この埋込酸化膜層(ＢＯＸ層)１０１ｂを貫通し，ＳＯＩ支持基板１０１ａにまで欠損(穴)１１３が形成されるおそれがある。このような熱凝集による欠損がＦＥＴの端部に形成されるとＦＥＴの電流駆動能力を劣化させるという問題があった。
【００１７】  また，埋込酸化膜層(ＢＯＸ層)１０１ｂ及びＳＯＩ支持基板１０１ａにまで欠損(穴)１１３が形成されると，図２（ｃ）に示すようにコンタクトホール１１１ａ，１１１ｂに金属を埋め込んで配線層１１２を形成した際に，その金属が上記欠損(穴)１１３にまで入り込み，シリコン膜層（ＳＯＩ層）１０８ａとシリコン基板であるＳＯＩ支持基板１０１ａが電気的に短絡してしまうという問題もあった。
【００１８】  従って，このような熱凝集による問題を解決するためには，上記熱処理をシリコン膜層の凝集が起らない温度で行えばよいものと考えられる。
そのためには，先ず，シリコン膜層の凝集が起こり始める温度(以下，凝集温度)を把握する必要がある。そこで，熱処理温度とＳＯＩ膜厚を変えて凝集の有無を評価を行った。図３は，水素雰囲気中２６６Ｐａの減圧下で熱処理を５分間行った場合の実験結果を示す。横軸にはＳＯＩ膜厚（ｎｍ）をとり，縦軸には温度（℃）をとっている。シリコン膜層が凝集した場合は白三角でプロットし，シリコン膜層が凝集しなかった場合は白丸でプロットした。
【００１９】  ここで，シリコン膜層が凝集しなかった場合は白丸を直線で結ぶと，Ｔ＝１０ｔ＋５３０の直線が引ける。すなわち，凝集温度Ｔは，実験的にはＳＯＩ膜厚ｔの関数として表されるので，ＳＯＩ膜厚ｔによって変化することがわかる。例えばＳＯＩ膜厚ｔ＝３０ｎｍの場合にはシリコン膜層は８３０℃以上で凝集するので，この場合におけるシリコン膜層の凝集温度は８３０℃となる。また，ＳＯＩ膜厚ｔ＝１０ｎｍの場合にはシリコン膜層は６３０℃以上で凝集するので，この場合におけるシリコン膜層の凝集温度は６３０℃となる。
【００２０】  そこで，第１の実施の形態においては，薄膜電界効果トランジスタを製作する工程において，非酸化性雰囲気中における熱処理を行う際従来のように９００℃以上の高温で行わず，上述した凝集温度未満で熱処理を行う。これにより，シリコン膜層の凝集を防止することができる。具体的には，例えばシリコン膜層である高濃度拡散層１０８ａ，１０８ｂの凝集を防止できるので，例えばアクティブ領域１０３ａ，１０３ｂ内で埋込酸化膜層(ＢＯＸ層)１０１ｂの表面が露出することを防止できる。
【００２１】  従って，上記熱処理終了後に，サリサイド法により高融点金属シリサイドを形成し，ＣＶＤ法により中間絶縁膜を形成し，ホトリソグラフィー技術によってコンタクト開口部以外をマスクして中間絶縁膜を異方性エッチングすることにより，拡散層及びゲート電極上にコンタクトホールを開口しても，埋込酸化膜層(ＢＯＸ層)が露出していないため，従来の図２（ｂ）に示すような埋込酸化膜層(ＢＯＸ層)及びＳＯＩ支持基板の欠損(穴)が形成される不具合を防止できる。よって，従来の図２（ｃ）に示すようなシリコン膜層（ＳＯＩ層）とシリコン基板であるＳＯＩ支持基板が電気的に短絡することを防止できる。
【００２２】  このように，第１の実施の形態においては，薄膜電界効果トランジスタを製作する工程において，非酸化性雰囲気中における熱処理を行う際，凝集温度未満で熱処理を行うことにより，シリコン膜層（ＳＯＩ層）表面が露出した状態での熱処理温度を凝集温度未満にすることができるので，極めて薄いシリコン膜層（ＳＯＩ層）の熱凝集が加熱処理時間内に起こることを防止できる。このため，ＦＥＴの端部や拡散層内にシリコン欠損のないＦＥＴの量産が可能になる。
【００２３】  次に，本発明の第２の実施の形態を図４乃至図５を参照しながら説明する。第１の実施の形態では，熱処理の工程において凝集温度未満で熱処理を行うことによりシリコン膜層の凝集を防止するようにしたが，第２の実施の形態では熱処理の工程において非酸化性雰囲気中で凝集温度以上の熱処理を行う場合であっても，シリコン膜層の凝集を防止できる半導体装置の製造方法を説明する。
【００２４】  ここでは，ＳＯＩ基板上に形成する完全空乏型の薄膜電界効果トランジスタ（完全空乏型のＳＯＩ−ＦＥＴ）の製造方法を説明する。
図４（ａ）に示すように，ＳＯＩ支持基板（シリコン基板）１１ａ上に埋込み酸化膜層（ＢＯＸ層）１１ｂが形成されたＳＯＩ基板１１上に，例えばＬＯＣＯＳ法などを用いてフィールド酸化膜１２を形成し素子分離酸化膜で囲まれたアクティブ領域（ＦＥＴが形成される領域）１３ａ，１３ｂを形成する。続いて，通常のＣＭＯＳ工程に従って，このアクティブ領域１３ａ，１３ｂに形成するＦＥＴのしきい値制御のために，Ｎ型，Ｐ型の不純物をイオン注入（ボロン（Ｂ）イオン注入，リン（Ｐ）イオン注入）により選択的に行い，熱処理によって活性化しておく。
【００２５】  次いで，図４（ｂ）に示すように，電気炉などでゲート酸化膜１４を形成し，ＣＶＤ装置などにより後述するゲート電極１５ａ，１５ｂとなる多結晶シリコン１６を形成する。さらに，図４（ｃ）に示すように単一ドレイン構造のＦＥＴを形成する場合には，ホトリソグラフィー技術によりゲート電極１５ａ，１５ｂを形成する領域上をマスクし，多結晶シリコン１６をドライエッチング（ＲＩＥ：反応性イオンエッチング）によって異方性エッチングすることによりゲート電極１５ａ，１５ｂを形成する。
【００２６】  引き続いて，Ｓi０2薄膜やＳi3Ｎ4薄膜をＣＶＤ法により堆積させ，異方性エッチングにより，サイドウオール１７ａ，１７ｂを形成する。続いて図４（ｄ）に示すように，Ｐ型ＦＥＴを形成する領域のゲート電極１５ｂをレジストによりマスクした状態で，Ｎ型ＦＥＴを形成する領域のソース/ドレイン領域へＡ6イオン注入を行うことにより，例えばシリコン膜層である高濃度拡散層１８ａを形成し，マスクしたレジストを除去する。同様にして，図４（ｅ）に示すようにＮ型ＦＥＴを形成する領域のゲート電極１５ａをレジストによりマスクした状態で，Ｐ型ＦＥＴを形成する領域のソース/ドレイン領域へＢＦ2イオン注入を行うことにより，例えばシリコン膜層である高濃度拡散層１８ｂを形成し，マスクしたレジストを除去する。
【００２７】  ここで，従来はイオン注入した不純物の活性化するため，熱処理を電気炉やＲＴＡ（Rapid Thermal Anneal）によりＮ2などの非酸化性雰囲気中で９００℃以上で熱処理を行っていた。ところが，このまま高温で熱処理を行うと，例えばシリコン膜層である高濃度拡散層１８ａ，１８ｂの表面が露出した状態で熱処理が行われるため，上記高濃度拡散層１８ａ，１８ｂが凝集してしまう。
【００２８】  この点，一般にイオン注入した不純物の活性化のために行う熱処理工程において，非酸化性雰囲気中での高温熱処理時には，通常，シリコン膜層（ＳＯＩ層）表面は洗浄工程で形成された１ｎｍよりも薄い化学酸化膜などが付いた状態で処理されるため，シリコン膜層（ＳＯＩ層）表面が露出した状態で熱処理されることはないとも考えられる。
【００２９】  しかし，JAPANESE.JOURNAL.OF.APPLIED.PHYSICS(VOL.29,1004(1990))によるように，洗浄工程で形成される化学酸化膜は８００℃以上でＳiにより還元され，ＳiＯとして昇華し，超高真空中で清浄なシリコン膜層表面が露出してしまう。このため，上述した欠損などの不具合が生じる。
【００３０】  そこで，第２の実施の形態では，この熱処理を行うのに先立って，図５（ａ）に示すようにＣＶＤ法により保護膜３０として例えばＳｉＯ2の膜又はＳｉ3Ｎ4の膜を１ｎｍ以上の膜厚まで堆積する。そして，この状態で，ＲＴＡ法によりＮ2雰囲気中で１０００℃の熱処理を行い，イオン注入した不純物の活性化を行う。これにより，例えばシリコン膜層である高濃度拡散層１８ａ，１８ｂの表面は保護膜３０により被覆された状態で高温の熱処理が行われるため，例えばシリコン膜層である高濃度拡散層１８ａ，１８ｂが凝集することはない。このため，例えばアクティブ領域１３ａ，１３ｂ内で埋込酸化膜層(ＢＯＸ層)１１ｂの表面が露出することもない。
【００３１】  その後，上記保護膜３０を除去してから，図５（ｂ）に示すようにサリサイド法により高融点金属シリサイド１９ａ，１９ｂを形成し，ＣＶＤ法により中間絶縁膜２０を形成する。そして，ホトリソグラフィー技術によってコンタクト開口部以外をマスクして中間絶縁膜２０をドライエッチング（ＲＩＥ：反応性イオンエッチング）によって異方性エッチングすることにより，拡散層及びゲート電極上にコンタクトホール２１ａ，２１ｂを開口する。そして，コンタクトホール２１ａ，２１ｂにＷ（タングステン）などの金属を埋め込んだ後，配線層２２を形成する。これにより図５（ｃ）に示すような完全空乏型のＳＯＩ−ＦＥＴが形成される。
【００３２】  このように，第２の実施の形態においては，薄膜電界効果トランジスタを製作する工程において，非酸化性雰囲気中における熱処理を行う前に，シリコン膜層表面に保護膜３０を形成し，非酸化性雰囲気中での熱処理時にシリコン膜層表面が露出しないようにしてあるため，たとえその後に凝集温度以上で熱処理を行っても，シリコン膜層の熱凝集が起こらない。このため，埋込酸化膜層(ＢＯＸ層)が露出することもないため，この状態で拡散層及びゲート電極上にコンタクトホールを開口しても，埋込酸化膜層(ＢＯＸ層)及びＳＯＩ支持基板の欠損(穴)が形成されることはない。よって，シリコン膜層（ＳＯＩ層）とシリコン基板であるＳＯＩ支持基板が電気的に短絡することを防止できる。
【００３３】  第２の実施の形態によれば，図５（ｃ）に示すようなＦＥＴの端部や拡散層内にシリコン欠損のないＦＥＴの量産が可能になることに加えて，イオン注入残留結晶欠陥を回復させるために十分な温度の熱処理を行うことが可能となる。これにより，接合リークのより少ないＦＥＴなどの半導体装置の形成が可能となる。
【００３４】  なお，本実施の形態において保護膜３０を形成するのは，非酸化性雰囲気中における熱処理の工程を行う前であってもよく，また熱処理工程中の初期段階，すなわち昇温過程であって未だ凝集温度に至ってない段階であってもよい。後者の場合，熱処理工程中の初期段階において微量の酸素を導入することによってシリコン膜層表面に保護膜３０としての熱酸化膜を１ｍｍ以上の厚みをもって形成させてもよい。これにより，熱処理工程内で保護膜３０の形成も行ってしまうので，工程が簡略される。また，例えばシリコン膜層である高濃度拡散層１８ａ，１８ｂの表面に酸化膜が形成されると同時にゲート電極１５ａ，１５ｂを構成する多結晶シリコン膜層表面にも酸化膜が形成されるがその膜厚を薄くすることができ，サリサイド工程に先立って行う保護膜（酸化膜）３０の除去時間を短く設定することができ，全体の製造工程にかかる時間を短くすることができる。
【００３５】  次に，本発明の第３の実施の形態を図６を参照しながら説明する。第２の実施の形態では，ＳＯＩ基板上にシリコン膜層を凝集させないようにする必要のある薄膜電界効果トランジスタを形成する場合について説明したが，第３の実施の形態においては同じＳＯＩ基板上に，シリコン膜層を凝集させないようにする必要のある半導体装置の他に，別の半導体装置としてシリコン膜層を凝集させて形成する量子効果デバイスを形成する。
【００３６】  ここでは，同じＳＯＩ基板上に，薄膜電界効果トランジスタと単電子メモリとを同時に形成する製造方法を説明する。
図６（ａ）に示すようにＳＯＩ基板５１は，ＳＯＩ支持基板（シリコン基板）５１ａ上に埋込み酸化膜層（ＢＯＸ層）５１ｂを形成してなる。このＳＯＩ基板５１上に，各処理工程を行うのに先立って，先ずシリコン膜層を凝集させない領域（非凝集領域）と凝集させる領域（凝集領域）を決めておく。第３の実施の形態では例えば図６（ａ）において中央から左側を非凝集領域Ａとし，中央から右側を凝集領域Ｂとする。この非凝集領域Ａには薄膜電界効果トランジスタを形成し，凝集領域Ｂには単電子メモリを形成する。
【００３７】  このようなＳＯＩ基板５１上に，例えばＬＯＣＯＳ法などを用いてフィールド酸化膜５２を形成し素子分離酸化膜で囲まれたアクティブ領域５３ａ，５３ｂを形成する。続いて，通常のＣＭＯＳ工程に従って，このアクティブ領域５３ａに形成するＦＥＴのしきい値制御のために，Ｎ型又はＰ型の不純物をイオン注入（ボロン（Ｂ）イオン注入又はリン（Ｐ）イオン注入）により行い，熱処理によって活性化しておく。
【００３８】  次いで，電気炉などでゲート酸化膜を形成し，ＣＶＤ装置などにより後述するゲート電極５５となる多結晶シリコンを形成する。さらに，単一ドレイン構造のＦＥＴを形成する場合には，ホトリソグラフィー技術によりゲート電極５５を形成する領域上をマスクし，多結晶シリコンをドライエッチング（ＲＩＥ：反応性イオンエッチング）によって異方性エッチングすることによりゲート電極５５を形成する。引き続いて，Ｓi０2薄膜やＳi3Ｎ4薄膜をＣＶＤ法により堆積させ，異方性エッチングにより，サイドウオール５７を形成する。
【００３９】  続いて図６（ｂ）に示すように凝集領域Ｂをレジストによりマスクした状態で，ＦＥＴを形成する領域のソース/ドレイン領域へ拡散層形成イオンの注入を行うことにより，例えばシリコン膜層である高濃度拡散層５８を形成し，マスクしたレジストを除去する。
【００４０】  次に，熱処理を行うのに先立ってＣＶＤ法により全体に例えばＳｉＯ2の膜又はＳｉ3Ｎ4の膜を１ｎｍ以上の膜厚まで堆積する。そして，薄膜電界効果トランジスタを形成する領域（非凝集領域Ａ）及びシリコンの量子ドット７２を形成する領域以外の領域のＳｉＯ2の膜又はＳｉ3Ｎ4の膜を除去する。これにより，図６（ｃ）に示すように非凝集領域Ａには保護膜７０が形成され，凝集領域Ｂには微細なシリコン島からなる量子ドット７２を形成するための膜７１が形成される。すなわち，凝集領域ＢではＳｉＯ2の膜又はＳｉ3Ｎ4の膜が形成された領域の下にシリコン膜層が凝集する性質を利用する。
【００４１】  そして，この状態で，ＲＴＡ法によりＮ2雰囲気中で８００℃以上の熱処理を行い，イオン注入した不純物の活性化を行う。これにより，薄膜電界効果トランジスタを形成する非凝集領域Ａでは例えばシリコン膜層である高濃度拡散層５８の表面は保護膜７０により被覆された状態で高温の熱処理が行われるため，図６（ｄ）に示すように例えばシリコン膜層である高濃度拡散層５８が凝集することはない。このため，例えばアクティブ領域５３ａ内で埋込酸化膜層(ＢＯＸ層)５１ｂの表面が露出することもない。
【００４２】  また，このように非凝集領域ＡでＦＥＴのソース/ドレイン領域にイオン注入した不純物の活性化が行われると同時に，図６（ｄ）に示すように量子効果デバイスを形成する凝集領域Ｂでは熱凝集が起こり，膜７１を形成した量子ドット領域のみに選択的に微細なシリコン島からなる量子ドット７２が形成される。
【００４３】  上記熱処理終了後，保護膜７０及び膜７１を除去して，図６（ｅ）に示すようにサリサイド法により高融点金属シリサイド５９を形成する。その後，図示はしないが，薄膜電界効果トランジスタを形成する非凝集領域Ａでは，ＣＶＤ法により中間絶縁膜を形成し，ホトリソグラフィー技術によってコンタクト開口部以外をマスクして中間絶縁膜をドライエッチング（ＲＩＥ：反応性イオンエッチング）によって異方性エッチングすることにより，拡散層及びゲート電極上にコンタクトホールを開口してＷ（タングステン）などの金属を埋め込んだ後，配線層を形成する。これにより，薄膜電界効果トランジスタを形成する非凝集領域Ａには，完全空乏型のＳＯＩ−ＦＥＴが形成される。
【００４４】  このように，第３の実施の形態においては，ＳＯＩ基板５１上に予め薄膜電界効果トランジスタを形成する非凝集領域Ａと量子効果デバイスを形成する凝集領域Ｂとを決めておき（パターンニングしておき），熱処理を行う前に少なくとも非凝集領域Ａに保護膜を形成し，その後にシリコン膜層の凝集温度以上の熱処理を行うようにしたため，シリコン膜層の熱凝集現象を同一チップ内で選択的に起こさせることができる。
【００４５】  すなわち，非凝集領域Ａにおいてはシリコン膜層の凝集を防止することができ，上記第１の実施の形態と同様の効果を奏することができる。また，凝集領域Ｂでは保護膜が形成された領域の下にシリコン膜層が凝集して微細なシリコン島からなる量子ドット７２を形成することができるので，量子効果デバイスと薄膜電界効果トランジスタを同一チップ内に集積することができる。
【００４６】  しかも，熱凝集から保護するためでなく，熱凝集させて量子ドット７２を形成させるために形成する膜（ＳｉＯ2の膜又はＳｉ3Ｎ4の膜）を保護膜７０と同様の膜質にするとともに，これらの膜７０，７１を同時に形成するため，薄膜電界効果トランジスタを形成する領域と量子効果デバイスとを同時に形成することができる。
【００４７】  また，第３の実施の形態では，薄膜電界効果トランジスタと量子効果デバイスとを同時に形成する場合について説明したが，必ずしもこれに限定されるものではなく，凝集領域に例えば量子効果デバイスのような半導体装置を形成した後，非凝集領域に例えば薄膜電界効果トランジスタのような別の半導体装置を形成するようにしてもよい。シリコン膜層の凝集温度はシリコン膜の膜厚により異なるため，非凝集領域と凝集領域に別々の半導体装置を同時に形成する場合には各領域のシリコン膜層の膜厚によって凝集温度を合わせる必要があるが，このように凝集領域に半導体装置を形成した後，非凝集領域に別の半導体装置を形成することにより，各領域のシリコン膜層の膜厚によって凝集温度を合わせる手間を省くことができる。各領域において異なる膜厚のシリコン膜層を形成する場合には特に本発明を適用する効果が大きい。また，例えば量子効果デバイスと薄膜電界効果トランジスタという異なるデバイスの製造工程における温度設定が容易になり，製造工程における自由度も増加する。
【００４８】  また，第３の実施の形態において，絶縁体層上にシリコン膜層を形成する際，量子効果デバイスなどを形成する凝集領域Ｂにおけるシリコン膜層を，薄膜電界効果トランジスタなどを形成する非凝集領域Ａにおけるシリコン膜層よりも薄く形成するようにしてもよい。これにより，前者が後者より，より低温で凝集するため，熱凝集工程の低温化が可能になる。このため，不純物の拡散が抑えられ微細なＦＥＴなどの製造が容易になり，さらにスループットを向上させることもできる。
【００４９】  また，第３の実施の形態において，第１の領域としての非凝集領域Ａは絶縁体層上に単結晶シリコン膜層を形成し，第２の領域としての凝集領域Ｂは工程内で形成できる非晶質シリコン膜層又は多結晶シリコン膜層を形成してもよい。これにより，量子ドットや量子細線などの量子効果デバイスを単結晶シリコン膜層から形成しないため，集積回路を形成したバルク基板上やガラス基板上にも量子効果デバイスを形成できる。さらに，量子効果デバイスをチップの任意の場所に設けるなどレイアウト上並びにデバイスの製造工程における自由度を増加させることができる。
【００５０】  また，第３の実施の形態において量子ドットや量子細線などの量子効果デバイスを形成する領域をシリコン膜層に変わってシリコン膜層よりも低温で熱凝集する例えば非結晶ゲルマニウム（Ｇｅ），多結晶ゲルマニウムなどの半導体膜層又はアルミニウム（Ａｌ），銅（Ｃｕ）などの金属膜層を用いてもよい。これにより，量子デバイスを形成する領域の凝集温度を低温にすることができる。従って，デバイスの製造工程における温度設定が容易になり，製造工程における自由度も増加する。
【００５１】  また，第３の実施の形態において，非酸化性雰囲気として例えばアルゴン（Ａｒ）などの希ガス雰囲気中においてシリコン膜層の凝集温度以上で熱処理を行うようにしてもよい。例えば，Ｎ2雰囲気などで高温熱処理を行うとシリコン膜層表面のシリコンや保護膜として用いられるＳi０2などとの境界面表面に室化Ｓiが形成されてしまうため，これを除去する工程が必要となるが，アルゴン（Ａｒ）ガスなどの希ガス雰囲気中において上記熱処理を行うことにより，シリコン膜層表面のシリコンや保護膜として用いられるＳi０2などとの境界面での反応を回避することが可能になり，清浄なシリコン膜層表面を化学処理だけで形成できる。
【００５２】  また，第３の実施の形態において，非酸化性雰囲気として水素（Ｈ2）ガスなどの還元性ガス雰囲気中においてシリコン膜層の凝集温度以上で熱処理を行うようにしてもよい。これにより，電子効果デバイスを形成する領域のシリコン膜層の凝集を起りやすくすることができる。
【００５３】  なお，第３の実施の形態において，凝集領域Ｂにおけるシリコン膜層を凝集させるための膜７１を線状に微細加工しておけば，量子効果デバイスとして量子細線の形成も可能となる。その他，量子効果デバイスとして単電子メモリ，共鳴トンネルデバイスなども形成できる。
【００５４】  また，以上記載してきた第１〜第３の実施の形態では，シリコン膜層を凝集させない領域に形成する半導体装置として完全空乏型のＳＯＩ−ＦＥＴに適用した場合について説明したが，必ずしもこれに限定されるものではなく，いずれの実施の形態においても半導体装置としてシリコンボディを薄くするDouble Gateのデバイス構造や絶縁膜基板上に形成した薄膜ＦＥＴなどの製造方法に適用してもよい。
【００５５】  以上，添付図面を参照しながら本発明に係る好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【発明の効果】
【００５６】  以上詳述したように本発明によれば，シリコン膜層（ＳＯＩ層）表面が露出した状態での熱処理温度を凝集温度未満にすることにより，極めて薄いシリコン膜層（ＳＯＩ層）の熱凝集が加熱処理時間内に起こることを防止できる。このため，ＦＥＴの端部や拡散層内にシリコン欠損のないＦＥＴの量産が可能になる。
【００５７】  また，非酸化性雰囲気中における熱処理を行う前に，シリコン膜層表面に保護膜を形成することにより，非酸化性雰囲気中での熱処理時にシリコン膜層表面が露出しないようにすることができるので，たとえその後に凝集温度以上で熱処理を行っても，シリコン膜層の熱凝集が起こることを防止でき，ＦＥＴの端部や拡散層内にシリコン欠損のないＦＥＴの量産が可能になる。
【００５８】  さらに，熱処理初期の昇温過程で徴量の酸素を導入してシリコン膜層表面に保護膜として熱酸化膜を形成させることにより，熱処理工程内で保護膜の形成も行ってしまうので，工程を簡略することができる。
【００５９】  また，非凝集領域に保護膜を形成した後に，非酸化性雰囲気中においてシリコン膜層の凝集温度以上で熱処理を行うことにより，例えば熱凝集を防止する必要のある薄膜電界効果トランジスタと熱凝集によって形成する量子効果デバイスとを同一チップ内に集積することができる。
【００６０】  さらに，凝集領域に半導体装置を形成した後，非凝集領域に別の半導体装置を形成することにより，各領域のシリコン膜層の膜厚によって凝集温度を合わせる手間を省くことができる。また，異なるデバイスの製造工程における温度設定が容易になり，製造工程における自由度も増加する。
【００６１】  また，絶縁体層上の凝集領域におけるシリコン膜層を，非凝集領域におけるシリコン膜層よりも薄く形成することにより，前者が後者より，より低温で凝集するため，熱凝集工程の低温化が可能になる。これにより，不純物の拡散が抑えられ微細なＦＥＴなどの製造が容易になるとともに，スループットを向上させることもできる。
【００６２】  また，シリコン膜層を形成する際，第２の領域におけるシリコン膜層を，第１の領域におけるシリコン膜層よりも薄く形成することにより，量子ドットや量子細線などの量子効果デバイスを単結晶シリコン膜層から形成しないため，集積回路を形成したバルク基板上やガラス基板上にも量子効果デバイスを形成できる。さらに，量子効果デバイスをチップの任意の場所に設けるなどレイアウト上並びにデバイスの製造工程における自由度を増加させることができる。
【００６３】  また，量子効果デバイスを形成する領域をシリコン膜層に変わってシリコン膜層よりも低温で熱凝集する例えば非結晶ゲルマニウム（Ｇｅ），多結晶ゲルマニウムなどの半導体膜層又はアルミニウム（Ａｌ），銅（Ｃｕ）などの金属膜層で構成する。これにより，量子デバイスを形成する領域の凝集温度を低温にすることができる。従って，デバイスの製造工程における温度設定が容易になり，製造工程における自由度も増加する。
【００６４】  また，上記非酸化性雰囲気として例えばアルゴン（Ａｒ）などの希ガス雰囲気中においてシリコン膜層の凝集温度以上で熱処理を行うことにより，シリコン膜層表面のシリコンや保護膜として用いられるＳi０2などとの境界面での反応を回避することが可能になり，清浄なシリコン膜層表面を化学処理だけで形成できる。
【００６５】  また，上記非酸化性雰囲気として水素ガスなどの還元性ガス雰囲気中においてシリコン膜層の凝集温度以上で熱処理を行うことにより，電子効果デバイスを形成する領域のシリコン膜層の凝集を起りやすくすることができる。
【図面の簡単な説明】
【図１】  従来の半導体装置の製造工程中における要部断面図。
【図２】  図１に続く半導体装置の製造工程中における要部断面図。
【図３】  本発明の第１の実施の形態にかかるシリコン膜層の膜厚と凝集温度との関係を示す図。
【図４】  本発明の第２の実施の形態における半導体装置の製造工程中における要部断面図。
【図５】  図４に続く半導体装置の製造工程中における要部断面図。
【図６】  本発明の第３の実施の形態にかかる半導体装置の製造工程中における要部断面図。
【符号の説明】  １１…ＳＯＩ基板
１１ａ…ＳＯＩ支持基板
１１ｂ…埋込み酸化膜層（ＢＯＸ層）
１２…フィールド酸化膜
１８ａ，１８ｂ…例えばシリコン膜層である高濃度拡散層
５１…ＳＯＩ基板
５１ａ…ＳＯＩ支持基板
５１ｂ…埋込み酸化膜層（ＢＯＸ層）
５２…フィールド酸化膜
５８ａ，５８ｂ…例えばシリコン膜層である高濃度拡散層
３０，７０…保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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