(57)【特許請求の範囲】
【請求項１】
繰り返しロジック入力信号を測定するロジック信号測定装置であって、
遅延機能が付加され所定の時間間隔で遅延時間がスィープされたサンプリングクロックを生成出力するＰＬＬ回路と、このＰＬＬ回路から生成出力されるサンプリングクロックの遅延時間毎に設けられ、これらサンプリングクロックでサンプリングされた測定データが遅延時間毎に格納される複数のメモリ区間を有するメモリと、これらメモリ区間に格納された測定データを読み出してサンプリングクロックの遅延時間に基づいてソートすることにより等価的にオーバーサンプリングを行うデータ処理部とを備え、
前記ＰＬＬ回路の遅延時間設定手段として高分解能電流出力Ｄ／Ａ変換器を用いるとともに、サンプリングクロックを共用して同時に複数のロジック入力信号を測定する
ことを特徴とするロジック信号測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ロジック信号測定装置に関し、詳しくは、時間測定分解能の改善に関するものである。
【０００２】
従来から、ミックスドシグナルオシロスコープ(ＭＳＯ)やロジックアナライザ(ＬＡ)などの繰り返し波形の測定装置では、ロジック入力信号をサンプリングして２値化し、データ変化点をシステムクロック基準で測定することにより、パルス幅や繰り返し周期などの時間パラメータの測定を行っている。
【０００３】
このような測定装置では、被測定信号の高速化に伴い、時間測定の高分解能が求められているが、時間測定を高分解能化するためにはサンプリングクロック周波数を高くすることが必要であり、技術およびコストの両面で実現は困難になりつつある。
【０００４】
図４は従来のロジック信号測定装置の一例を示すブロック図である。図４において、システムクロック源１から出力されるシステムクロックＳＹＣＫは、位相比較器２の一方の入力端子に入力されるとともに、メモリ４にも入力されている。位相比較器２の出力端子には電圧制御発振器(ＶＣＯ)３が接続されている。電圧制御発振器３の出力端子は、位相比較器２の他方の入力端子に接続されるとともに、メモリ４およびサンプリング素子として用いるＤ型フリップフロップ５のクロック端子に接続されている。
【０００５】
位相比較器２と電圧制御発振器３は位相同期回路(ＰＬＬ；Phase Locked Loop）を構成するものであり、低速のシステムクロックＳＹＣＫを逓倍して高速なサンプリングクロックＳＰＣＫを生成し、メモリ４およびＤ型フリップフロップ５にクロックとして供給している。図４の例では、２５ＭＨｚのシステムクロックＳＹＣＫをＰＬＬで１０逓倍することにより２５０ＭＨｚのサンプリングクロックＳＰＣＫを生成している。
【０００６】
Ｄ型フリップフロップ５のＤ端子には被測定信号源６の出力端子が接続されていて、被測定信号源６から被測定信号としてロジック信号ＣＨ［ｎ］が入力されている。
【０００７】
これにより、Ｄ型フリップフロップ５は入力されるロジック信号ＣＨ［ｎ］について直接サンプリングを行い、サンプリングしたデータを時系列にメモリ４に格納する。なお、この場合のサンプリング周期は４ｎｓ(１／２５０ＭＨｚ)である。
【０００８】
ここで、システムクロックＳＹＣＫとサンプリングクロックＳＰＣＫはＰＬＬにより同期化されているので、システムクロックＳＹＣＫを基準として、メモリ４に格納されている各サンプリングデータに対する時間パラメータ測定が行える。
【０００９】
ところが、図４の構成によれば、図５のタイミングチャートに示すように、サンプリングクロックＳＰＣＫの周期内にロジック入力信号ＣＨ［ｎ］に変化があった場合でも、次のサンプリングクロックＳＰＣＫが入力されるまでロジック入力信号ＣＨ［ｎ］の変化はサンプリングされないため、ロジック入力信号ＣＨ［ｎ］の時間測定結果には最大でサンプリングクロックＳＰＣＫの周期分(図４の場合は４ｎｓ)の誤差が発生することになる。      
【００１０】
すなわち、図４の構成における時間測定の分解能はサンプリング周期で決まるので、時間測定を高分解能化するためにはサンプリングクロックＳＰＣＫの周波数を高くしなければならないが、サンプリングクロックＳＰＣＫの周波数を高くすることは技術的にもコスト的にも困難である。
【００１１】
これに対し、図６に示すように、図４と同様に低速のシステムクロックＳＹＣＫをＰＬＬで逓倍した高速サンプリングクロックＳＰＣＫを用いてオーバーサンプリングすることにより、高い時間分解能を得る構成が提案されている。
【００１２】
図６において、図４と共通する部分には同一の符号を付けている。図７のタイミングチャートに示すように、２５ＭＨｚのシステムクロックＳＹＣＫをＰＬＬで１０逓倍した２５０ＭＨｚのサンプリングクロックＳＰＣＫを基準とし、５００ｐｓの遅延時間を有する遅延素子７１〜７７の直列回路で５００ｐｓずつ遅延させたクロックを対応する各Ｄ型フリップフロップ５２〜５８のクロック端子に供給することでオーバーサンプリングを行う。
【００１３】
図６の構成によれば、Ｄ型フリップフロップ５１〜５８でサンプリングしたデータをラッチ８を介してメモリ４に取り込み、時系列にソートすることにより、オーバーサンプリングデータが得られる。５００ｐｓの遅延素子７１〜７７の直列回路を用いることで、４ｎｓ／５００ｐｓ＝８倍(≡２ＧＨｚ)のオーバーサンプリングを行い、時間分解能を高めている。このような構成におけるロジック入力信号ＣＨ［ｎ］の時間測定結果の最大誤差は、サンプリングクロックＳＰＣＫの周期分４ｎｓの１／８である５００ｐｓに圧縮されることになる。
【００１４】
特許文献１には、図６のようなオーバーサンプリング方式を用いたロジックアナライザが記載されている。
【特許文献１】特開平７−２４４０７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
このように時間分解能向上のためオーバーサンプリング手法を用いることにより、一度のサンプリングクロックＳＰＣＫで高分解能の時間測定が行えるものの、時間分解能が遅延素子の遅延時間に依存するため、さらに高分解能を実現のためには遅延時間の小さい高速素子を用いなければならず、高速半導体プロセス素子などの高価な実現手段を必要とする。
【００１６】
また、測定可能範囲は遅延素子で得られる遅延時間×遅延素子数で決まるため、高時間分解能を得るためには多段の遅延素子が必要になり、回路が大規模になるという問題もある。
【００１７】
本発明は、これらの課題を解決するものであり、その目的は、繰り返しロジック入力信号の高分解能時間測定を、比較的安価で小規模な回路で実現するとともに、複数のロジック入力信号の測定を行う場合にも高分解能が得やすいロジック信号測定装置を実現することにある。
【課題を解決するための手段】
【００１８】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
繰り返しロジック入力信号を測定するロジック信号測定装置であって、
遅延機能が付加され所定の時間間隔で遅延時間がスィープされたサンプリングクロックを生成出力するＰＬＬ回路と、このＰＬＬ回路から生成出力されるサンプリングクロックの遅延時間毎に設けられ、これらサンプリングクロックでサンプリングされた測定データが遅延時間毎に格納される複数のメモリ区間を有するメモリと、これらメモリ区間に格納された測定データを読み出してサンプリングクロックの遅延時間に基づいてソートすることにより等価的にオーバーサンプリングを行うデータ処理部とを備え、
前記ＰＬＬ回路の遅延時間設定手段として高分解能電流出力Ｄ／Ａ変換器を用いるとともに、サンプリングクロックを共用して同時に複数のロジック入力信号を測定することを特徴とする。
【発明の効果】
【００２１】
本発明によれば、繰り返しロジック入力信号の高分解能時間測定を、比較的安価で小規模な回路で実現するとともに、複数のロジック入力信号の測定を行う場合にも高分解能が得られるロジック信号測定装置を実現できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明について、図面を用いて詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図４と共通する部分には同一の符号を付けている。図１において、ＰＬＬ回路を構成する位相比較器２と電圧制御発振器３の間には、加算器９が設けられている。この加算器９の一方の入力端子には位相比較器２の出力信号が入力され、他方の入力端子には可変直流電流源１０が接続されている。
【００２３】
この可変直流電流源１０は、ＰＬＬ回路から出力されるサンプリングクロックＳＰＣＫに対して出力電流値に応じた所定の遅延時間を与えるものであり、本実施例ではたとえば１００ｐｓ間隔で最大３９００ｐｓの遅延時間を周期的に繰り返して与えるように設定されている。このような可変直流電流源１０としては、たとえば高分解能電流出力Ｄ／Ａ変換器を用いる。
【００２４】
図１のＰＬＬ回路は、たとえば２５ＭＨｚのシステムクロックＳＹＣＫを１０逓倍して２５０ＭＨｚとし、さらに、１００ｐｓ間隔で最大３９００ｐｓの遅延時間を周期的に繰り返すことによりサンプリングクロックＳＰＣＫのスイープを行い、スイープされたサンプリングクロックＳＰＣＫをＤ型フリップフロップ５のクロック端子に出力する。すなわち、図１のＰＬＬ回路には、遅延機能が付加されている。
【００２５】
Ｄ型フリップフロップ５のＤ端子には、被測定信号源６から被測定信号としてロジック信号ＣＨ［ｎ］が入力されている。Ｄ型フリップフロップ５の出力端子Ｑには、サンプリングクロックＳＰＣＫの遅延時間毎に設けられた複数のメモリ区間４１〜４ｎが並列に接続されている。なお、これらメモリ区間４１〜４ｎはたとえば１個の大容量メモリのメモリ領域を複数に分割して割り当てられていて、各メモリ区間４１〜４ｎにはそれぞれ対応した遅延時間が与えられたサンプリングクロックＳＰＣＫでサンプリングされた測定データが格納される。
【００２６】
このように遅延時間１００ｐｓをスイープすることで、遅延させない場合のサンプリングクロック間のサンプリングを行うことができて等価的にオーバーサンプリングが実現でき、高分解能の時間測定が行える。ただし、１システムクロックに対し１回の遅延設定しかできないため、ロジック入力信号ＣＨ［ｎ］は繰り返し波形とする。
【００２７】
サンプリングクロックＳＰＣＫのスイープが終了した後、遅延時間が異なるようにスイープされたサンプリングクロックＳＰＣＫでサンプリングされてメモリ区間４１〜４ｎにそれぞれ格納されたサンプリングデータをたとえばパラレル／シリアル（Ｐ/Ｓ）変換部１１に入力し、サンプリングクロックＳＰＣＫの遅延時間に基づいてソートすることにより、等価的にオーバーサンプリングを行うことができ、時間測定における時間分解能を高めることができる。
【００２８】
図１の動作について、図２のタイミングチャートを用いて説明する。図２の例では、４ｎｓ(１／２５０ＭＨｚ)のサンプリングクロックを用いて、１００ｐｓ毎に３９回サンプリングを行い、サンプリングデータについて１００ｐｓの時間分解能を得ている。
【００２９】
これらのサンプリングデータは、
０）遅延時間０のサンプリングデータをメモリ４１に格納
１）遅延時間１００ｐｓのサンプリングデータをメモリ４２に格納
・
・
ｎ）遅延時間３９００ｐｓのサンプリングデータをメモリ４ｎに格納
のように、１００ｐｓ間隔で３９００ｐｓまで遅延時間をスイープすることにより得たサンプリングデータ＃０〜＃３９を、それぞれの遅延時間に対応したメモリ４１〜４ｎに格納する。
【００３０】
これらのメモリ４１〜４ｎに格納されたサンプリングデータ＃０〜＃３９をＰ/Ｓ変換部１１に入力し、サンプリングクロックＳＰＣＫの遅延時間に基づいて時系列的に並べ変えることにより、等価的に１０ＧＨｚでオーバーサンプリングしたサンプリングデータが得られ、１００ｐｓの時間分解能が得られる。つまり、２５０ＭＨｚサンプリングを１０ＧＨｚでオーバーサンプリングし、時間分解能を４ｎｓから１００ｐｓまで４０倍に高めることができる。
【００３１】
図３は本発明の他の実施例を示すブロック図である。図３の例によれば、サンプリングクロックを共用することにより、同時に複数のロジック入力信号ＣＨ［０］〜ＣＨ［ｎ］について高い時間分解能での時間測定を行うことができる。
【００３２】
このように構成することにより、ＰＬＬ回路は直流回路であるため高速素子は必要とせず、低速半導体プロセスなど比較的安価な素子で高い時間分解能が実現できる。
【００３３】
また、測定分解能(遅延時間分解能)はＰＬＬチャージポンプ出力電流と可変直流電流源１０として用いる高分解能電流出力Ｄ／Ａ変換器の出力電流を設定するＬＳＢの比で決まることから分解能だけ遅延素子を多段接続する必要はなく、比較的小さな回路規模で実現できる。
【００３４】
以上説明したように、本発明によれば、繰り返しロジック入力信号の高分解能時間測定を、比較的安価で小規模な回路で実現するとともに、複数のロジック入力信号の測定を行う場合にも高分解能が得やすいロジック信号測定装置が実現できる。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の動作を説明するタイミングチャートである。
【図３】本発明の一実施例を示すブロック図である。
【図４】従来のロジック信号測定装置の一例を示すブロック図である。
【図５】図４の動作を説明するタイミングチャートである。
【図６】従来のロジック信号測定装置の他の例を示すブロック図である。
【図７】図６の動作を説明するタイミングチャートである。
【符号の説明】
【００３６】
１  システムクロック源
２  位相比較器
３  電圧制御発振器
４  メモリ
５  Ｄ型フリップフロップ
６  被測定信号源
７  遅延素子
８  レジスタ
９  加算器
１０  可変直流電流源
１１  パラレル／シリアル（Ｐ/Ｓ）変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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