(57)【特許請求の範囲】
【請求項１】
差動アンプと、
ＣＭＯＳ出力回路と、
前記差動アンプの出力端と前記ＣＭＯＳ出力回路との間に設けられた位相補償用コンデンサと、
前記差動アンプの出力端に、前記位相補償用コンデンサを充電するための充電用電圧を供給する電源と前記位相補償用コンデンサとの間に設けられ、入力されたスイッチング信号が前記差動アンプのパワーダウン状態を示す場合には前記電源から前記充電用電圧を印加し、定常動作状態を示す場合には前記充電用電圧の印加を停止するスイッチング素子と、
を備え、
前記ＣＭＯＳ出力回路は、ゲート端子が前記差動アンプの出力端に接続されると共にドレイン端子が前記充電用電圧と異なる出力用電圧を出力する側及び前記位相補償用コンデンサの前記ＣＭＯＳ出力回路側に接続され、前記パワーダウン状態の場合は、オフ状態になり、前記定常動作状態の場合は、オン状態になる出力用スイッチ素子を含み、
前記充電用電圧が前記出力用電圧よりも低いことを特徴とするオペアンプ回路。
【請求項２】
差動アンプと、
ＣＭＯＳ出力回路と、
前記差動アンプの出力端と前記ＣＭＯＳ出力回路との間に設けられた位相補償用コンデンサと、
前記差動アンプの出力端に、前記位相補償用コンデンサを充電するための充電用電圧を供給する電源と前記位相補償用コンデンサとの間に設けられ、入力されたスイッチング信号が前記差動アンプのパワーダウン状態を示す場合には前記電源から前記充電用電圧を印加し、定常動作状態を示す場合には前記充電用電圧の印加を停止するスイッチング素子と、
を備え、
前記ＣＭＯＳ出力回路は、ゲート端子が前記差動アンプの出力端に接続されると共にドレイン端子が出力用電圧を出力する側及び前記位相補償用コンデンサの前記ＣＭＯＳ出力回路側に接続され、前記パワーダウン状態の場合は、オフ状態になり、前記定常動作状態の場合は、オン状態になる出力用スイッチ素子を含み、
前記位相補償用コンデンサと前記差動アンプとの間に抵抗が接続され、前記充電用電圧と前記出力用電圧とが同一であることを特徴とするオペアンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オペアンプ回路及びオペアンプ回路の制御方法に関し、特にパワーダウン（低消費電力）機能を備えたＣＭＯＳオペアンプ回路及びＣＭＯＳオペアンプ回路の駆動方法に関する。
【背景技術】
【０００２】
一般に、消費電力を削減する目的で、待機状態やスリープモード等の場合に低消費電力状態で動作するパワーダウン機能を備えたＣＭＯＳオペアンプ回路が知られている（例えば、特許文献１及び特許文献２参照）。
【０００３】
一般的なＣＭＯＳオペアンプ回路にパワーダウン機能を持たせたものの一例の構成図を図１１に、当該ＣＭＯＳオペアンプ回路を用いた増幅回路の一例を図１２に示す。図１１に示したＣＭＯＳオペアンプ回路では、ｅｎａｂｌｅ信号の入力値が「Ｈ」レベルで定常動作し、ｅｎａｂｌｅ信号の入力値が「Ｌ」レベルでパワーダウン状態となる。定常動作時は、差動入力Ｖｉｎ−、Ｖｉｎ＋、及びｂｉａｓの入力値に応じて差動アンプが動作し、パワーダウン時は、差動アンプへの電源供給がカットされ、出力値はＶＤＤ１のレベルに固定される。
【特許文献１】特開平５−３２４１３９号公報
【特許文献２】特開平１０−２６２３３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記図１１のＰＭＯＳ差動型ＣＭＯＳオペアンプ回路５０において、ｅｎａｂｌｅ信号の入力値を「Ｌ」レベルから「Ｈ」レベルに変化させて、パワーダウン状態を解除する際、オペアンプは差動入力Ｖｉｎ−、Ｖｉｎ＋の状態に応じて動作を開始するが、大容量の負荷（図１２大容量負荷５６）を駆動する場合には、オペアンプが安定した状態になるまでに多大な時間を要することになり、安定状態になるまでの時間を短縮し高速化を図るためには、トランジスタのディメンジョン（大きさ）を非常に大きくする必要があった。
【０００５】
本発明は、上記問題点を解消するためになされたもので、ＣＭＯＳオペアンプ回路において、パワーダウン状態の解除後に定常状態に安定するまでの動作速度を高速化することができるオペアンプ回路及びオペアンプ回路の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１に記載のオペアンプ回路は、差動アンプと、ＣＭＯＳ出力回路と、前記差動アンプの出力端と前記ＣＭＯＳ出力回路との間に設けられた位相補償用コンデンサと、前記差動アンプの出力端に、前記位相補償用コンデンサを充電するための充電用電圧を供給する電源と前記位相補償用コンデンサとの間に設けられ、入力されたスイッチング信号が前記差動アンプのパワーダウン状態を示す場合には前記電源から前記充電用電圧を印加し、定常動作状態を示す場合には前記充電用電圧の印加を停止するスイッチング素子と、を備え、前記ＣＭＯＳ出力回路は、ゲート端子が前記差動アンプの出力端に接続されると共にドレイン端子が前記充電用電圧と異なる出力用電圧を出力する側及び前記位相補償用コンデンサの前記ＣＭＯＳ出力回路側に接続され、前記パワーダウン状態の場合は、オフ状態になり、前記定常動作状態の場合は、オン状態になる出力用スイッチ素子を含み、前記充電用電圧が前記出力用電圧よりも低いことを特徴とする。
【０００８】
請求項２に記載のオペアンプ回路は、差動アンプと、ＣＭＯＳ出力回路と、前記差動アンプの出力端と前記ＣＭＯＳ出力回路との間に設けられた位相補償用コンデンサと、前記差動アンプの出力端に、前記位相補償用コンデンサを充電するための充電用電圧を供給する電源と前記位相補償用コンデンサとの間に設けられ、入力されたスイッチング信号が前記差動アンプのパワーダウン状態を示す場合には前記電源から前記充電用電圧を印加し、定常動作状態を示す場合には前記充電用電圧の印加を停止するスイッチング素子と、を備え、前記ＣＭＯＳ出力回路は、ゲート端子が前記差動アンプの出力端に接続されると共にドレイン端子が出力用電圧を出力する側及び前記位相補償用コンデンサの前記ＣＭＯＳ出力回路側に接続され、前記パワーダウン状態の場合は、オフ状態になり、前記定常動作状態の場合は、オン状態になる出力用スイッチ素子を含み、前記位相補償用コンデンサと前記差動アンプとの間に抵抗が接続され、前記充電用電圧と前記出力用電圧とが同一であることを特徴とする。
【発明の効果】
【００１０】
請求項１に記載の本発明によれば、ＣＭＯＳオペアンプ回路において、パワーダウン状態の解除後に定常状態に安定するまでの時間を短縮することができるので、動作速度を高速化することができる、という効果が得られる。
【００１１】
請求項２に記載の本発明によれば、接続された抵抗を通過することにより充電用電圧の電圧値が小さくなるので位相補償用コンデンサの両電極に電位差を生じさせることができるため、充電用電圧と出力用電圧とを同一にすることができる。
【発明を実施するための最良の形態】
【００１２】
［第１の実施の形態］
以下、図面を参照して本発明の実施の形態を詳細に説明する。図１は、本実施の形態に係るオペアンプ回路１０の概略構成の一例を示す構成図である。なお、本実施の形態ではオペアンプ回路１０がＰＭＯＳ差動型ＣＭＯＳオペアンプ回路である場合について説明する。
【００１３】
まず、本実施の形態のＰＭＯＳ差動型ＣＭＯＳオペアンプ回路１０の構成について説明する。図１に示すように、本実施の形態のＰＭＯＳ差動型ＣＭＯＳオペアンプ回路１０は、差動アンプ１２、出力回路１４、スイッチング素子ＳＷ１、抵抗Ｒ１、及び位相補償用コンデンサＣ１を備えて構成されている。
【００１４】
差動アンプ１２は、Ｐチャネル型差動ＭＯＳトランジスタＴＰ１、ＴＰ２、Ｎチャネル型ＭＯＳトランジスタＴＮ１、ＴＮ２、バイアス設定用ＭＯＳトランジスタＴＰ４、及びグランド（ＧＮＤ）設定用ＭＯＳトランジスタＴＮ４を含んで構成されている。
【００１５】
出力回路１４は、Ｐチャネル型出力用トランジスタＴＰ３、ＴＰ５、Ｎチャネル型出力用トランジスタＴＮ３（出力用スイッチ素子）、及びＮチャネル型出力用トランジスタＴＮ５を含んで構成されている。
【００１６】
スイッチング素子ＳＷ１は、「Ｈ」レベル信号が入力するとＯＮし、Ｐチャネル型ＭＯＳトランジスタＴＰ２とＮチャネル型ＭＯＳトランジスタの接続点であるノードＮ１に電圧ＶＤＤ１よりも小さな電圧ＶＤＤ２（充電用電圧）を印加する。なお、電圧ＶＤＤ２は、Ｎチャネル型ＭＯＳトランジスタＴＮ３のスレッショルド値よりも高い電圧（駆動電圧）であり、電圧ＶＤＤ１と別途に設けられた電源より供給するようにしてもよいし、ＰＭＯＳ差動型ＣＭＯＳオペアンプ回路１０内部で電圧ＶＤＤ１により生成するようにしてもよい。
【００１７】
また、スイッチング素子ＳＷ１は、「Ｌ」レベル信号が入力するとＯＦＦする。スイッチング素子ＳＷ１の具体的な一例としては、カップリングトランジスタ等が挙げられる。
【００１８】
抵抗Ｒ１と位相補償用コンデンサＣ１とは直列に接続されており、差動アンプ１２の出力端ＯＵＴ１と出力回路１４のノードＮ２との間に設けられている。
【００１９】
次に、本実施の形態のＰＭＯＳ差動型ＣＭＯＳオペアンプ回路１０の動作について説明する。
【００２０】
本実施の形態のＰＭＯＳ差動型ＣＭＯＳオペアンプ回路１０はｅｎａｂｌｅ信号（パワーダウン制御信号）が「Ｌ」レベルの場合にパワーダウン（低消費電力モード）状態になり、ｅｎａｂｌｅ信号が「Ｈ」レベルの場合に定常状態で動作する。なお、ｂｉａｓ電圧は、パワーダウン時は「Ｈ」レベルであり、定常動作時は「Ｌ」（Ｐチャネル型ＭＯＳトランジスタＴＰ３、ＴＰ４の駆動電圧）となる。
【００２１】
まず、パワーダウン時の動作について説明する。パワーダウン時は、「Ｌ」レベルのｅｎａｂｌｅ信号が入力し、Ｐチャネル型ＭＯＳトランジスタＴＰ６がＯＮ、Ｐチャネル型ＭＯＳトランジスタＴＰ４がＯＦＦ、Ｎチャネル型ＭＯＳトランジスタＴＮ４がＯＦＦするため、差動アンプ１２は動作しない。また、インバータＩＮＶ１で反転出力された信号（「Ｈ」レベル信号）により、Ｎチャネル型ＭＯＳトランジスタＴＮ５がＯＮし、Ｎチャネル型ＭＯＳトランジスタＴＮ３がＯＦＦする。Ｐチャネル型ＭＯＳトランジスタＴＰ３はＯＦＦする。Ｐチャネル型ＭＯＳトランジスタＴＰ５はＯＮし、Ｎチャネル型ＭＯＳトランジスタＴＮ６はＯＦＦする。
【００２２】
これにより、パワーダウン時は、出力端ＯＵＴ２から電圧ＶＤＤ１が出力される。
【００２３】
スイッチング素子ＳＷ１はインバータＩＮＶ１により反転出力された「Ｈ」レベル信号によりＯＮし、電圧ＶＤＤ２をノードＮ１に印加する。印加された電圧ＶＤＤ２は、出力端ＯＵＴ１から出力され、抵抗Ｒ１を経て、位相補償用コンデンサＣ１の電極に印加される。このとき、抵抗Ｒ１を経たことにより、位相補償用コンデンサＣ１の電極に印加される電圧（ノードＮ３の電圧）はＶＤＤ２よりも小さくなる。一方、ノードＮ２側の電極の電位は出力値ＶＤＤ１になっているため、位相補償用コンデンサＣ１の両電極間に電位差が生じ、電荷が蓄積される。
【００２４】
次に、定常動作時の動作について説明する。定常動作時は、「Ｈ」レベルのｅｎａｂｌｅ信号が入力し、Ｐチャネル型ＭＯＳトランジスタＴＰ６がＯＦＦ、Ｐチャネル型ＭＯＳトランジスタＴＰ４がＯＮ、Ｎチャネル型ＭＯＳトランジスタＴＮ４がＯＮするため、差動アンプ１２が動作する。また、インバータＩＮＶ１で反転出力された信号（「Ｌ」レベル信号）により、Ｎチャネル型ＭＯＳトランジスタＴＮ５がＯＦＦし、Ｎチャネル型ＭＯＳトランジスタＴＮ３がＯＮする。Ｐチャネル型ＭＯＳトランジスタＴＰ３はＯＮする。Ｐチャネル型ＭＯＳトランジスタＴＰ５はＯＦＦし、Ｎチャネル型ＭＯＳトランジスタＴＮ６はＯＮする。
【００２５】
これにより、定常動作時は、出力端ＯＵＴ２からＶｉｎ＋及びＶｉｎ−に応じた電圧値が出力される。
【００２６】
スイッチング素子ＳＷ１はインバータＩＮＶ１により反転出力された「Ｌ」レベル信号によりＯＦＦする。位相補償用コンデンサＣ１の出力端ＯＵＴ１側の電極への電圧の印加が停止し、蓄積されていた電荷が放電される。パワーダウン状態から定常動作状態に切替える瞬間は位相補償用コンデンサＣ１には、両電極間に印加されていた電圧に応じた電荷が蓄積されているため、当該電荷が放電され、Ｎチャネル型ＭＯＳトランジスタＴＮ３のゲートに流れる。Ｎチャネル型ＭＯＳトランジスタＴＮ３のゲートが瞬時にＯＮし、急速に出力端ＯＵＴ２の出力値をグランドレベルに向けて引き下げる。
【００２７】
本実施の形態のＰＭＯＳ差動型ＣＭＯＳオペアンプ回路１０のパワーダウン状態と定常動作状態との切り替えの際における、ｅｎａｂｌｅ信号、出力端ＯＵＴ２の出力値、ｂｉａｓ電圧、ノードＮ３の電圧、及びＶｉｎ＋電圧値の関係の具体的一例を図２及び図３に示す。ここでは、具体的一例として、電圧ＶＤＤ１を８Ｖ、電圧ＶＤＤ２を３Ｖとしている。なお、電圧ＶＤＤ２は３Ｖとしているが、抵抗Ｒ１により、パワーダウン時のノードＮ３の電圧は１．２Ｖになる。これにより位相補償用コンデンサＣ１に電荷が蓄積される。
【００２８】
図２及び図３に示すように、出力端ＯＵＴ２の出力値は、パワーダウン状態から定常動作状態に切り替わった直後に、急激に降下し、その後、出力端ＯＵＴ２からＶｉｎ＋及びＶｉｎ−に応じた電圧値が出力される。
【００２９】
ここで、従来のＰＭＯＳ差動型ＣＭＯＳオペアンプ回路５０（図１１参照）のパワーダウン状態と定常動作状態との切り替えの際における、ｅｎａｂｌｅ信号、出力端ＯＵＴ２の出力値、ｂｉａｓ電圧、ノードＮ３の電圧、及びＶｉｎ＋電圧値の関係の具体的一例を図４及び図５に示す。図４及び図５に示すように、出力端ＯＵＴ２の出力値は、パワーダウン状態から定常動作状態に切り替わると、しばらくした後に、ゆっくりと降下し、出力端ＯＵＴ２からＶｉｎ＋及びＶｉｎ−に応じた電圧値になる。
【００３０】
本実施の形態の出力端ＯＵＴ２の出力値と従来の出力端ＯＵＴ２の出力値との関係を図６に示す。図６に示すように、本実施の形態のＰＭＯＳ差動型ＣＭＯＳオペアンプ回路１０の方が、従来に比べて、定常動作状態に切り替わった後、出力（ＯＵＴ２出力値）が安定状態になるのが早いことがわかる。
【００３１】
なお、定常動作状態に切り替わった後、出力が安定状態になるまでの時間（パワーダウン解除後の動作速度）は、電圧ＶＤＤ２の値により調整することができる。
【００３２】
なお、本実施の形態では、抵抗Ｒ１を設けているが、電圧ＶＤＤ２が電圧ＶＤＤ１よりも小さいため、抵抗Ｒ１を設けない構成としてもよい。
【００３３】
以上説明したように、本実施の形態のＰＭＯＳ差動型ＣＭＯＳオペアンプ回路１０によれば、パワーダウン時にＳＷ１により電圧ＶＤＤ２を印加しているため、位相補償用コンデンサＣ１の両電極に電位差が生じ、電荷が蓄積され、定常状態に切り替わると蓄積されていた電荷が放電され、Ｎチャネル型ＭＯＳトランジスタＴＮ３のゲートがＯＮするため、瞬時に出力端ＯＵＴ２の出力値が引き下げられた後、安定状態に落ち着くため、パワーダウン状態の解除後に定常状態に安定するまでの時間を短縮することができるので、動作速度を高速化することができる。
【００３４】
［第２の実施の形態］
以下、図面を参照して本発明の実施の形態を詳細に説明する。図７は、本実施の形態に係るオペアンプ回路１０の概略構成の一例を示す構成図である。本実施の形態は、第１の実施の形態のスイッチング素子ＳＷ１がＰチャネル型差動ＭＯＳトランジスタＴＰ１〜ＴＰ６のソース電圧である電圧ＶＤＤ１を印加するよう制御（ＯＮ、ＯＦＦ）するものであり、スイッチング素子ＳＷ１から印加される電圧値が電圧ＶＤＤ１である以外は、第１の実施の形態と略同様の構成及び動作であるので、同一部分には、同一符号を付して詳細な説明を省略する。
【００３５】
なお、本実施の形態では、スイッチング素子ＳＷ１から印加するＶＤＤ１電圧の電源とＰチャネル型差動ＭＯＳトランジスタＴＰ１〜ＴＰ６のソース電圧の電源とを同一電源とすることができる。
【００３６】
本実施の形態では、パワーダウン時には、スイッチング素子ＳＷ１はインバータＩＮＶ１により反転出力された「Ｈ」レベル信号によりＯＮし、電圧ＶＤＤ１をノードＮ１に印加する。印加された電圧ＶＤＤ１は、出力端ＯＵＴ１から出力され、抵抗Ｒ１を経て、位相補償用コンデンサＣ１の電極に印加される。このとき、抵抗Ｒ１を経たことにより、位相補償用コンデンサＣ１の電極に印加される電圧（ノードＮ３の電圧）はＶＤＤ１よりも小さくなる。一方、ノードＮ２側の電極の電位は出力値ＶＤＤ１になっているため、位相補償用コンデンサＣ１の両電極間に電位差が生じ、電荷が蓄積される。
【００３７】
このように、位相補償用コンデンサＣ１のノードＮ２側の電極の電位と同じ値（電圧ＶＤＤ１）をスイッチング素子から印加しても、抵抗Ｒ１を経ることにより、ノードＮ３の電圧はＶＤＤ１よりも小さくなるため、両電極間に電位差を生じさせることができるので、電荷を蓄積することができる。
【００３８】
定常動作時は、スイッチング素子ＳＷ１はインバータＩＮＶ１により反転出力された「Ｌ」レベル信号によりＯＦＦする。位相補償用コンデンサＣ１の出力端ＯＵＴ１側の電極への電圧の印加が停止し、蓄積されていた電荷が放電される。パワーダウン状態から定常動作状態に切替える瞬間は位相補償用コンデンサＣ１には、両電極間に印加されていた電圧に応じた電荷が蓄積されているため、当該電荷が放電され、Ｎチャネル型ＭＯＳトランジスタＴＮ３のゲートに流れる。Ｎチャネル型ＭＯＳトランジスタＴＮ３のゲートが瞬時にＯＮし、急速に出力端ＯＵＴ２の出力値をグランドレベルに向けて引き下げ、その後、出力端ＯＵＴ２からＶｉｎ＋及びＶｉｎ−に応じた電圧値が出力される。
【００３９】
本実施の形態の出力端ＯＵＴ２の出力値、第１の実施の形態の出力端ＯＵＴ２の出力値、及び従来の出力端ＯＵＴ２の出力値との関係を図８に示す。図８に示すように、第１の実施の形態に比べて、本実施の形態の方が、定常動作状態に切り替わった後、出力端ＯＵＴ２の出力値が大きく下がり、早く安定状態になるのが早いことがわかる。
【００４０】
このように、本実施の形態では、第１の実施の形態の電圧ＶＤＤ２に比べ、大きな電圧ＶＤＤ１により、位相補償用コンデンサＣ１に電荷を蓄積しているため、パワーダウン状態から定常動作状態に切り替わった直後に、第１の実施の形態よりも急激に降下し、早く安定状態になる。
【００４１】
なお、このように、定常動作状態に切り替わった後、出力が安定状態になるまでの時間（パワーダウン解除後の動作速度）は、スイッチング素子ＳＷ１により印加する電圧の電圧値（ノードＮ３の電圧値）により調整することができる。
【００４２】
以上説明したように、本実施の形態のＰＭＯＳ差動型ＣＭＯＳオペアンプ回路１０によれば、パワーダウン時にＳＷ１により電圧ＶＤＤ１を印加しており、抵抗Ｒ１によりノードＮ３の電圧値が電圧ＶＤＤ１よりも降下しているため、位相補償用コンデンサＣ１の両電極に電位差が生じ、電荷が蓄積され、定常状態に切り替わると蓄積されていた電荷が放電され、Ｎチャネル型ＭＯＳトランジスタＴＮ３のゲートがＯＮするため、瞬時に出力端ＯＵＴ２の出力値が引き下げられた後、安定状態に落ち着くため、パワーダウン状態の解除後に定常状態に安定するまでの時間を短縮することができるので、動作速度を高速化することができる。
【００４３】
また、電圧ＶＤＤ１を印加しているため、より定常状態に安定するまでの時間を短縮することができ、動作速度をより高速化することができる。
【００４４】
［第３の実施の形態］
以下、図面を参照して本発明の実施の形態を詳細に説明する。図９は、本実施の形態に係るオペアンプ回路２０の概略構成の一例を示す構成図である。なお、本実施の形態ではオペアンプ回路２０がＮＭＯＳ差動型ＣＭＯＳオペアンプ回路である場合について説明する。
【００４５】
まず、本実施の形態のＮＭＯＳ差動型ＣＭＯＳオペアンプ回路２０の構成について説明する。図９に示すように、本実施の形態のＮＭＯＳ差動型ＣＭＯＳオペアンプ回路２０は、差動アンプ２２、出力回路２４、スイッチング素子ＳＷ１、抵抗Ｒ１、及び位相補償用コンデンサＣ１を備えて構成されている。
【００４６】
差動アンプ２２は、Ｎチャネル型差動ＭＯＳトランジスタＴＮ１、ＴＮ２、Ｐチャネル型ＭＯＳトランジスタＴＰ１、ＴＰ２、バイアス設定用ＭＯＳトランジスタＴＰ４、及びグランド（ＧＮＤ）設定用ＭＯＳトランジスタＴＮ４を含んで構成されている。
【００４７】
出力回路２４は、Ｐチャネル型出力用トランジスタＴＰ３、ＴＰ５、Ｎチャネル型出力用トランジスタＴＮ３（出力用スイッチ素子）、及びＮチャネル型出力用トランジスタＴＮ５を含んで構成されている。
【００４８】
スイッチング素子ＳＷ１は、「Ｈ」レベル信号が入力するとＯＮし、Ｐチャネル型ＭＯＳトランジスタＴＰ２とＮチャネル型ＭＯＳトランジスタの接続点であるノードＮ１にＧＮＤ電圧（充電用電圧）を印加する。また、「Ｌ」レベル信号が入力するとＯＦＦする。スイッチング素子ＳＷ１の具体的な一例としては、カップリングトランジスタ等が挙げられる。
【００４９】
抵抗Ｒ１と位相補償用コンデンサＣ１とは直列に接続されており、差動アンプ１２の出力端ＯＵＴ１と出力回路２４のノードＮ２との間に設けられている。
【００５０】
次に、本実施の形態のＮＭＯＳ差動型ＣＭＯＳオペアンプ回路２０の動作について説明する。
【００５１】
本実施の形態のＮＭＯＳ差動型ＣＭＯＳオペアンプ回路２０はｅｎａｂｌｅ信号（パワーダウン制御信号）が「Ｌ」レベルの場合にパワーダウン（低消費電力モード）状態になり、ｅｎａｂｌｅ信号が「Ｈ」レベルの場合に定常状態で動作する。なお、ｂｉａｓ電圧は、パワーダウン時は「Ｌ」レベルであり、定常動作時は「Ｈ」（Ｎチャネル型ＭＯＳトランジスタＴＮ３、ＴＮ４の駆動電圧）となる。
【００５２】
まず、パワーダウン時の動作について説明する。パワーダウン時は、「Ｌ」レベルのｅｎａｂｌｅ信号が入力し、Ｐチャネル型ＭＯＳトランジスタＴＰ５はＯＮ、Ｐチャネル型ＭＯＳトランジスタＴＰ３はＯＦＦする。また、インバータＩＮＶ１で反転出力された信号（「Ｈ」レベル信号）により、Ｐチャネル型ＭＯＳトランジスタＴＰ４がＯＦＦし、Ｎチャネル型ＭＯＳトランジスタＴＮ６はＯＮする。ｂｉａｓ電圧が「Ｌ」レベルであり、Ｎチャネル型ＭＯＳトランジスタＴＮ４がＯＦＦするため、差動アンプ２２は動作しない。また、Ｐチャネル型ＭＯＳトランジスタＴＰ６がＯＦＦし、Ｎチャネル型ＭＯＳトランジスタＴＮ５がＯＮし、Ｎチャネル型ＭＯＳトランジスタＴＮ３がＯＦＦする。
【００５３】
これにより、パワーダウン時は、出力端ＯＵＴ２の出力はＧＮＤ電圧となる。
【００５４】
スイッチング素子ＳＷ１はインバータＩＮＶ１により反転出力された「Ｈ」レベル信号によりＯＮし、ＧＮＤ電圧をノードＮ１に印加する。印加されたＧＮＤ電圧は、出力端ＯＵＴ１から出力され、抵抗Ｒ１を経て、位相補償用コンデンサＣ１の電極に印加される。このとき、抵抗Ｒ１を経たことにより、位相補償用コンデンサＣ１の電極に印加される電圧はＧＮＤ電圧よりも小さくなる。一方、ノードＮ２側の電極の電位は出力値ＧＮＤになっているため、位相補償用コンデンサＣ１の両電極間に電位差が生じ、電荷が蓄積される。
【００５５】
次に、定常動作時の動作について説明する。定常動作時は、「Ｈ」レベルのｅｎａｂｌｅ信号が入力し、Ｐチャネル型ＭＯＳトランジスタＴＰ５はＯＦＦし、Ｐチャネル型ＭＯＳトランジスタＴＰ３はＯＮする。また、インバータＩＮＶ１で反転出力された信号（「Ｌ」レベル信号）により、Ｐチャネル型ＭＯＳトランジスタＴＰ４がＯＮし、Ｎチャネル型ＭＯＳトランジスタＴＮ６はＯＦＦする。ｂｉａｓ電圧が「Ｈ」レベルであり、Ｎチャネル型ＭＯＳトランジスタＴＮ４がＯＮするため、差動アンプ２２が動作する。また、Ｐチャネル型ＭＯＳトランジスタＴＰ６がＯＮし、Ｎチャネル型ＭＯＳトランジスタＴＮ５がＯＦＦし、Ｎチャネル型ＭＯＳトランジスタＴＮ３がＯＮする。
【００５６】
これにより、定常動作時は、出力端ＯＵＴ２からＶｉｎ＋及びＶｉｎ−に応じた電圧値が出力される。
【００５７】
スイッチング素子ＳＷ１はインバータＩＮＶ１により反転出力された「Ｌ」レベル信号によりＯＦＦする。位相補償用コンデンサＣ１の出力端ＯＵＴ１側の電極への電圧の印加が停止し、蓄積されていた電荷が放電される。パワーダウン状態から定常動作状態に切替える瞬間は位相補償用コンデンサＣ１には、両電極間に印加されていた電圧に応じた電荷が蓄積されているため、当該電荷が放電され、Ｐチャネル型ＭＯＳトランジスタＴＰ３のゲートに流れる。Ｐチャネル型ＭＯＳトランジスタＴＰ３のゲートが瞬時にＯＮし、急速に出力端ＯＵＴ２の出力値をＶＤＤ１レベルに向けて引き上げる。
【００５８】
本実施の形態の出力端ＯＵＴ２の出力値と従来のＮＭＯＳ差動型ＣＭＯＳオペアンプ回路（スイッチング素子ＳＷ１によりＧＮＤ電圧を印加しない場合の回路、図示省略）出力端ＯＵＴ２の出力値との関係を図１０に示す。図１０に示すように、本実施の形態のＮＭＯＳ差動型ＣＭＯＳオペアンプ回路２０の方が、従来に比べて、定常動作状態に切り替わった後、出力（ＯＵＴ２出力値）が安定状態になるのが早いことがわかる。
【００５９】
以上説明したように、本実施の形態のＮＭＯＳ差動型ＣＭＯＳオペアンプ回路２０によれば、パワーダウン時にＳＷ１によりＧＮＤ電圧を印加しているため、位相補償用コンデンサＣ１の両電極に電位差が生じ、電荷が蓄積され、定常状態に切り替わると蓄積されていた電荷が放電され、Ｐチャネル型ＭＯＳトランジスタＴＰ３のゲートがＯＮするため、瞬時に出力端ＯＵＴ２の出力値が引き上げられた後、安定状態に落ち着くため、パワーダウン状態の解除後に定常状態に安定するまでの時間を短縮することができるので、動作速度を高速化することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施の形態に係るＰＭＯＳ差動型ＣＭＯＳオペアンプ回路の概略構成の一例を示す構成図である。
【図２】本発明の第１の実施の形態に係るＰＭＯＳ差動型ＣＭＯＳオペアンプ回路のパワーダウン状態と定常動作状態との切り替えの際における、ｅｎａｂｌｅ信号、出力端ＯＵＴ２の出力値、ｂｉａｓ電圧、出力端ｏｕｔ１の出力値、及びＶｉｎ＋電圧値の関係の具体的一例を説明するための説明図である。
【図３】本発明の第１の実施の形態に係るＰＭＯＳ差動型ＣＭＯＳオペアンプ回路のパワーダウン状態と定常動作状態との切り替えの際における、ｅｎａｂｌｅ信号、出力端ＯＵＴ２の出力値、ｂｉａｓ電圧、出力端ｏｕｔ１の出力値、及びＶｉｎ＋電圧値の関係の具体的一例を説明するための説明図である。
【図４】従来のＰＭＯＳ差動型ＣＭＯＳオペアンプ回路のパワーダウン状態と定常動作状態との切り替えの際における、ｅｎａｂｌｅ信号、出力端ＯＵＴ２の出力値、ｂｉａｓ電圧、出力端ｏｕｔ１の出力値、及びＶｉｎ＋電圧値の関係の具体的一例を説明するための説明図である。
【図５】従来のＰＭＯＳ差動型ＣＭＯＳオペアンプ回路のパワーダウン状態と定常動作状態との切り替えの際における、ｅｎａｂｌｅ信号、出力端ＯＵＴ２の出力値、ｂｉａｓ電圧、出力端ｏｕｔ１の出力値、及びＶｉｎ＋電圧値の関係の具体的一例を説明するための説明図である。
【図６】本発明の第１の実施の形態の出力端ＯＵＴ２の出力値と従来の出力端ＯＵＴ２の出力値との関係の一例を説明するための説明図である。
【図７】本発明の第２の実施の形態に係るＰＭＯＳ差動型ＣＭＯＳオペアンプ回路の概略構成の一例を示す構成図である。
【図８】本発明の第１の実施の形態及び第２の実施の形態の出力端ＯＵＴ２の出力値と従来の出力端ＯＵＴ２の出力値との関係の一例を説明するための説明図である。
【図９】本発明の第３の実施の形態に係るＮＭＯＳ差動型ＣＭＯＳオペアンプ回路の概略構成の一例を示す構成図である。
【図１０】本発明の第３の実施の形態の出力端ＯＵＴ２の出力値と従来の出力端ＯＵＴ２の出力値との関係の一例を説明するための説明図である。
【図１１】従来のＰＭＯＳ差動型ＣＭＯＳオペアンプ回路の概略構成の一例を示す構成図である。
【図１２】ＣＭＯＳオペアンプ回路を用いた増幅回路の一例を示す構成図である。
【符号の説明】
【００６１】
１０  ＰＭＯＳ差動型ＣＭＯＳオペアンプ回路
１２  差動アンプ
１４  出力回路
２０  ＮＭＯＳ差動型ＣＭＯＳオペアンプ回路
２２  差動アンプ
２４  出力回路
Ｃ１  位相補償用コンデンサ
Ｒ１  抵抗
ＳＷ１  スイッチング素子
ＴＰ１、ＴＰ２、ＴＰ３、ＴＰ４、ＴＰ５、ＴＰ６  Ｐチャネル型ＭＯＳトランジスタ
ＴＮ１、ＴＮ２、ＴＮ３、ＴＮ４、ＴＮ５、ＴＮ６  Ｎチャネル型ＭＯＳトランジスタ
【図１】
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【図２】
0005144308.tif 000003
【図３】
0005144308.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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