(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の一方の端に隣接して形成された第２導電型のソース層と、前記ソース層の側から前記ゲート電極の下方へ延びた第１導電型のボディ層と、前記ゲート電極の他方の端から離れて形成された第２導電型の第１のドリフト層と、前記第１のドリフト層より深く前記半導体層中に拡散され、前記第１のドリフト層の下方から前記ゲート電極の下方へ延びて、このゲート電極の下方で前記ボディ層と接合を形成する第２の導電型の第２のドリフト層と、前記ゲート電極の一部上から前記第1のドリフト層の一部上に延びる第1のフィールドプレートと、を備え、
前記第１のドリフト層の端が前記ゲート電極の他方の端と前記第１のフィールドプレートの前記第１のドリフト層上の端とのほぼ中央に配置されており、前記第２のドリフト層の下部に凹部が形成されていることを特徴とする記載の半導体装置。
【請求項２】
前記第１のフィールドプレートの一部上から前記第１のドリフト層上に延びた第２のフィールドプレートを備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の一部上から前記第１のドリフト層上に延びる第１のフィールドプレートと、前記第１のフィールドプレートの一部上から前記第１のドリフト層上に延びた第２のフィールドプレートとを備え、
前記第２のドリフト層の凹部は、前記第１のフィールドプレート及び前記第２のフィールドプレートの前記第１のドリフト層上の端の間に対応する領域に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のドリフト層及び前記第２のドリフト層と接触したドレイン層を備えることを特徴とする請求項１、２、３のいずれかに記載の半導体装置。
【請求項５】
前記半導体層は、第２導電型の単結晶半導体基板上にエピタキシャル成長されたエピタキシャル半導体層であり、前記単結晶半導体基板と前記半導体層の界面に前記半導体層より高濃度の第１導電型の埋め込み半導体層が形成されていることを特徴とする請求項１、２、３、４のいずれかに記載の半導体装置。
【請求項６】
前記第１のフィールドプレート及び前記第２のフィールドプレートが前記ソース層と同電位に設定されていることを特徴とする請求項２又は３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、ＤＭＯＳ型(Diffused MOS-type)の高耐圧ＭＯＳトランジスタの構造及びその製造方法に関する。
【背景技術】
【０００２】
高耐圧ＭＯＳトランジスタは、高いソース・ドレイン耐圧、あるいは高いゲート耐圧を有しており、ＬＣＤドライバー等の各種ドライバーや電源回路等に広く用いられている。特に、近年では高いソース・ドレイン耐圧Ｂｖｄｓを有するとともに、低いオン抵抗を有した高耐圧ＭＯＳトランジスタが求められている。
【０００３】
図１９に従来のＰチャネル型高耐圧ＭＯＳトランジスタ（以下、従来ＨＶ−ＰｃｈＭＯＳという）の構造を示す。Ｐ型の単結晶半導体基板５０上にＮ型のエピタキシャル半導体層５１がエピタキシャル成長され、単結晶半導体基板５０とエピタキシャル半導体層５１との界面にＮ＋型の埋め込み半導体層５２が形成されている。エピタキシャル半導体層５１上にはゲート絶縁膜５３を介してゲート電極５４が形成されている。ゲート電極５４の右側にはＰ＋型のソース層（ＰＳＤ）５５が形成され、ソース層５５側からゲート電極５４の下方にＮ型ウエル層（Ｎ＋Ｗ）５６が延びている。
【０００４】
一方、ゲート電極５４の左側にはＰ型のドリフト層５７が形成され、その右側の端はゲート電極５４の下方に延びている。このドリフト層５７とソース層５５の間のＮ型ウエル層５６の表面領域がチャネル領域ＣＨ１であり、このチャネル領域ＣＨ１の長さが実効チャネル長Ｌeff1となる。ドリフト層５７は、キャリアのドリフト領域であるが、ドレイン層５８に高電圧（この場合はソース層５５に対して負の高電圧）が印加されたときに、空乏化してドレイン電界を緩和する働きをする。
【０００５】
ドリフト層５７の左側には、このドリフト層５７と接触してＰ型のドレイン層５８が形成されている。ドレイン層５８は３つのＰ型層（ＰＳＤ層、ＳＰ＋Ｄ層、Ｐ＋Ｄ層）からなり、表面のＰＳＤ層が最も高濃度であり、その下方のＳＰ＋Ｄ層が次に高濃度であり、その下方のＰ＋Ｄ層が最も低濃度である。このようにドレイン層５８に濃度勾配をつけることにより、ドレイン層５８の空乏層の拡がりを大きくして高耐圧化を図っている。
【０００６】
また、ゲート電極５４の一部上から第１の層間絶縁膜５９を介してドリフト層５７上に延びる第１のフィールドプレート６０と、第１のフィールドプレート６０の一部上から第２の層間絶縁膜６１を介してドリフト層５７上に延びた第２のフィールドプレート６２が形成されている。第１及び第２のフィールドプレート６０，６２はソース層５５と同電位に設定されている。第１及び第２のフィールドプレート６０，６２は、ドリフト層５７の空乏層を広げ、ドレイン電界を緩和する働きをする。
【０００７】
なお、高耐圧ＭＯＳトランジスタについては特許文献１に記載されている。
【特許文献１】特開２００４−３９７７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述の従来ＨＶ−ＰｃｈＭＯＳでは、３００Ｖ程度のソースドレイン耐圧Ｂｖｄｓを得ることができるが、オン抵抗が高いという問題があった。そこで、本発明者はこのＨＶ−ＰｃｈＭＯＳをＤＭＯＳ化することを検討したが、ＤＭＯＳ化によりソースドレイン耐圧Ｂｖｄｓが低下するという問題を生じた。
【０００９】
そこで、本発明は、３００Ｖ程度の高いソース・ドレイン耐圧Ｂｖｄｓを有するとともに、低いオン抵抗を有した高耐圧ＭＯＳトランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の主な特徴は、第１導電型の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の一方の端に隣接して形成された第２導電型のソース層と、前記ソース層の側から前記ゲート電極の下方へ延びた第１導電型のボディ層と、前記ゲート電極の他方の端から離れて形成された第２導電型の第１のドリフト層と、前記第１のドリフト層より深く前記半導体層中に拡散され、前記第１のドリフト層の下方から前記ゲート電極の下方へ延びて、このゲート電極の下方で前記ボディ層と接合を形成する第２の導電型の第２のドリフト層と、前記ゲート電極の一部上から前記第１のドリフト層の一部上に延びる第１のフィールドプレートと、を備え、前記第１のドリフト層の端が前記ゲート電極の他方の端と前記第１のフィールドプレートの前記第１のドリフト層上の端とのほぼ中央に配置されており、前記第２のドリフト層の下部に凹部が形成されていることである。
【００１１】
本発明によれば、高耐圧ＭＯＳトランジスタをＤＭＯＳ化したことにより低オン抵抗化することができる。また、ＤＭＯＳ化したことにより生じたソース・ドレイン耐圧Ｂｖｄｓの低下を第１のドリフト層をゲート電極の端から離すことにより克服したものである。
【発明の効果】
【００１４】
本発明によれば、３００Ｖ程度の高いソース・ドレイン耐圧Ｂｖｄｓを有するとともに、低いオン抵抗を有した高耐圧ＭＯＳトランジスタを提供することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の形態について説明する前に、図１９の従来の高耐圧ＭＯＳトランジスタ（従来ＨＶ−ＰｃｈＭＯＳ）をＤＭＯＳ化した参考例の高耐圧ＭＯＳトランジスタについて図２０を用いて説明する。この高耐圧ＭＯＳトランジスタでは、ソース層５５の側からゲート電極５４の下方へ延びたＮ型のボディ層（Ｎ＋Ｄ）６３が形成されている。また、第１のドリフト層５７より深く半導体層５１の中に拡散され、第１のドリフト層５７の下方からゲート電極５４の下方へ延びて、このゲート電極５４の下方でボディ層６３とＰＮ接合を形成するＰ型の第２のドリフト層（ＳＰ＋Ｌ）６４が形成されている。この第２のドリフト層６４とソース層５５との間のボディ層６３の表面がチャネル領域ＣＨ２となる。そして、チャネル領域ＣＨ２の長さが実効チャネル長Ｌeff2となる。
【００１６】
このＤＭＯＳ構造によれば、従来ＨＶ−ＰｃｈＭＯＳ（図１９）に比して実効チャネル長Ｌeff2が短くなり（Ｌeff2＜Ｌeff1）、第１のドリフト層５７に加えて、第２のドリフト層６４がその下方に深く形成されているので、キャリアのドリフト通路が広くなることから、オン抵抗を下げることができる。実験によれば、第２のドリフト層６４のイオン注入によるボロンdose量が増加するとともに、ソースドレイン電流Ids0及びトランスコンダクタンスgmが増加する。（図１６，図１７の□の測定点を結んだ線を参照）しかしながら、ボロンdose量が２．５Ｅ＋１２／ｃｍ２（＝２．５×１０１２／ｃｍ２）以上になると、ソース・ドレイン耐圧Ｂｖｄｓが急激に低下してしまうという問題がある。（図１８の□の測定点を結んだ線を参照）
【００１７】
その原因はボロンdose量の増加に伴い、ゲート電極５４の左端に近い第１のドリフト層５７の端部Ｐの濃度が高くなり、その端部Ｐで電界集中が生じ、ブレークダウンが生じることによるものである。
【００１８】
（第１の実施の形態）
そこで、本実施の形態では、図１０に示すように、第１のドリフト層６５を電界集中が生じやすいゲート電極５４の左端Ｅ１から離して形成した。第１のドリフト層６５の右端Ｅ３とゲート電極５４の左端Ｅ１との距離がオフセット長ＯＦである。第１のドリフト層６５の右端Ｅ３は、ゲート電極５４の左端Ｅ１と第１のフィールドプレート６０の左端Ｅ２の間に配置されることが好ましい。第１のドリフト層６５の右端Ｅ３が第１のフィールドプレート６０の左端Ｅ２より左に離れる（オフセット長ＯＦが大）と、オン抵抗が高くなり過ぎるためである。一方、第１のドリフト層６５の右端Ｅ３がゲート電極５４の左端Ｅ１に近づき過ぎると（オフセット長ＯＦが小）と、ソース・ドレイン耐圧Ｂｖｄｓの低下が生じる。
【００１９】
そこで、第１のドリフト層６５の右端Ｅ３は、ゲート電極５４の左端Ｅ１と第１のフィールドプレート６０の左端Ｅ２との中央の位置に配置されることが好ましい。例えば、ゲート電極５４の左端Ｅ１と第１のフィールドプレート６０の左端Ｅ２の間が１２μｍであれば、第１のドリフト層６５の右端Ｅ３をその中央に配置することにより、オフセット長ＯＦは６μｍとなる。
【００２０】
このような設計によれば、ソースドレイン電流Ids0及びトランスコンダクタンスgmは、オフセット長ＯＦが０μｍであるＤＭＯＳ構造（図２０）に比して減少する。（図１６，図１７の△の測定点を結んだ線を参照）しかしながら、それは許容できる範囲内であり、ボロンdose量を増加させることにより補償することができる。また、ボロンdose量が２．５Ｅ＋１２／ｃｍ２以下であれば、ソース・ドレイン耐圧Ｂｖｄｓの低下は生じない。（図１８の△の測定点を結んだ線を参照）
【００２１】
次に、本実施の形態の高耐圧ＭＯＳトランジスタの製造方法について図面を参照しながら説明する。図１に示すように、Ｐ型の単結晶半導体基板（例えば、シリコン単結晶基板）５０の表面にＮ型不純物を高濃度にイオン注入し、その表面にＮ型のエピタキシャル半導体層５１をエピタキシャル成長させる。すると、単結晶半導体基板５０とエピタキシャル半導体層５１の界面にＮ＋型の埋め込み半導体層５１が形成される。エピタキシャル半導体層５１の表面には熱酸化によるダミー酸化膜７０が形成される。
【００２２】
次に、図２に示すように、ダミー酸化膜７０上にホトレジスト層７１を選択的に形成し、このホトレジスト層７１をマスクとして、高耐圧ＭＯＳトランジスタの形成領域にボロン（B+）のイオン注入により第２のドリフト層６４を形成する。次に、図３に示すように、ホトレジスト層７１及びダミー酸化膜７０を除去した後に、熱酸化により、約９０ｎｍの膜厚を有するゲート絶縁膜５３を形成し、このゲート絶縁膜５３上に約４００ｎｍの膜厚を有するゲート電極５４を形成する。ゲート電極５４はポリシリコン、高融点金属シリサイド等で形成される。
【００２３】
次に、図４に示すように、ゲート電極５４の一部上からゲート電極５４の左側の第２のドリフト層６４上を覆うようにホトレジスト層７２を形成し、ゲート電極５４及びホトレジスト層７２をマスクとして、ゲート電極５４の右側のエピタキシャル半導体層５１の表面にリン（P+）をイオン注入してＮ型のボディ層６３を形成する。リン（P+）のdose量は約１×１０１３／ｃｍ２である。ゲート電極５４の右側の第２のドリフト層６４はリン（P+）によってコンペンセートされる。次に、図５に示すように、ホトレジスト層７２を除去し、図１０のドレイン層５８の形成領域に対応する開口を有するホトレジスト層７３を形成する。このホトレジスト層７３をマスクとして、ボロン（B+）のイオン注入によりドレイン層５８のＰ＋Ｄ層を形成する。ボロン（B+）のdose量は約１×１０１３／ｃｍ２である。
【００２４】
次に、図６に示すように、１１８０℃の温度で、Ｎ２雰囲気中で４時間の熱拡散を行う。これにより、第２のドリフト層６４、ボディ層６３及びＰ＋Ｄ層が深く拡散され、ボディ層６３と２のドリフト層６４はゲート電極５４の下方でＰＮ接合を形成する。次に、図７に示すように、ボディ層６３上からゲート電極５４の左側の第２のドリフト層６４の一部上にかけてホトレジスト層７４を形成し、このホトレジスト層７４をマスクとして、ボロン（B+）のイオン注入により第１のドリフト層６５を形成する。第１のドリフト層６５の右端Ｅ３とゲート電極５４の左端Ｅ１の間がオフセット長ＯＦとなる。次に、図８に示すように、ホトレジスト層７４を除去した後に、ホトレジスト層７５を形成し、このホトレジスト層７５をマスクとして、ボロン（B+）のイオン注入により、Ｐ＋Ｄ層の中にＳＰ＋Ｄ層を形成する。そして、ホトレジスト層７５を除去し、１０５０℃の温度で５時間の熱拡散を行う。
【００２５】
次に、図９に示すように、ドレイン層５８のＰＳＤ層の形成領域、ソース層５５の形成領域に対応する開口を有するホトレジスト層７６を形成し、このホトレジスト層７６をマスクとしてボロン（B+）のイオン注入により、ドレイン層５８のＰＳＤ層、ソース層５５を形成する。ボロン（B+）のdose量は約１×１０１５／ｃｍ２である。
【００２６】
次に、図１０に示すように、ホトレジスト層７６を除去した後に、ゲート電極５４の一部上から第１の層間絶縁膜５９を介して第１のドリフト層６５上に延びる第１のフィールドプレート６０と、第１のフィールドプレート６０の一部上から第２の層間絶縁膜６１を介して第１のドリフト層６５上に延びた第２のフィールドプレート６２を形成する。第１及び第２の層間絶縁膜５９、６１の膜厚は約１０００ｎｍである。また、第１及び第２のフィールドプレート６０、６２はアルミニウム又はアルミニウム合金のような導電材料で形成される。
【００２７】
（第２の実施の形態）
第１の実施の形態によれば、ＤＭＯＳ構造において、第１のドリフト層６５をゲート電極５４の左端Ｅ１から離して配置したことにより、ソース・ドレイン耐圧Ｂｖｄｓを向上することができる。しかしながら、図１８に示すように、第２のドリフト層６４を形成するためのイオン注入におけるボロンdose量が３．０Ｅ＋１２／ｃｍ２（＝３．０×１０１２／ｃｍ２）以上になると、ソース・ドレイン耐圧Ｂｖｄｓの低下が生じる。その原因は第１のフィールドプレート６０の左端Ｅ２と第２のフィールドプレート６２の左端Ｅ４の間に対応する領域で、ＰＮ接合のブレークダウンが生じるためであることがわかった。第１の実施の形態では、第１のドリフト層６５をゲート電極５４の左端Ｅ１から離しているのでゲート電極５４の端でのブレークダウンは生じないが、その代わりに、第１のフィールドプレート６０の左端Ｅ２と第２のフィールドプレート６２の左端Ｅ４の間に対応する領域で第２のドリフト層６４の濃度が高まることにより空乏層が拡がりにくくなり、ＰＮ接合のブレークダウンが生じるものと考えられる。
【００２８】
そこで、本実施の形態では、図１５に示すように、第１のフィールドプレート６０の左端Ｅ２と第２のフィールドプレートの左端Ｅ４の間に対応する領域で第２のドリフト層６４Ａの下部に凹部Ｒを形成することにより、ソース・ドレイン耐圧Ｂｖｄｓを向上させたものである。これは、第２のドリフト層６４Ａの凹部Ｒにおいて、Ｐ型不純物濃度が局所的に低下するとともに、第２のドリフト層６４Ａの凹部Ｒとエピタキシャル半導体層５１とのＰＮ接合面積も大きくなるので、ドレイン電圧が印加されたときに空乏層の広がりが大きくなるためである。
【００２９】
第２のドリフト層６４Ａの凹部Ｒは以下のように形成される。まず、図１１に示すように、第２のドリフト層６４Ａをイオン注入で形成する際に、ホトレジスト片７１Ａを形成しておくことにより、そのホトレジスト片７１Ａの下方にそのホトレジスト幅に応じたスリットＳＬが形成される。その後は、第１の実施の形態と同じ工程を行えばよい。すなわち、図１２に示すように、ゲート電極５４を形成し、図１３に示すように、ボディ層６３を形成する。その後、Ｐ＋Ｄ層を形成した後に、図１４に示すように、前述のように、１１８０℃の温度で、Ｎ２雰囲気中で４時間の熱拡散を行う。この熱拡散により、ボロンの横方向拡散が起こってスリットＳＬの幅が狭まっていき、最終的にはスリットＳＬの上部がボロンで埋められて、第２のドリフト層６４Ａの下部に凹部Ｒが形成される。
【００３０】
この高耐圧ＭＯＳトランジスタによれば、ソースドレイン電流Ids0及びトランスコンダクタンスgmは、オフセット長ＯＦが６μｍである第１の実施の形態（図１０）に比して減少する。図１６，図１７において、×の測定点はオフセット長ＯＦが６μｍ、スリットＳＬの長さが４μｍ、○の測定点はオフセット長ＯＦが６μｍ、スリットＳＬの長さが６μｍであることを示している。しかしながら、ソースドレイン電流Ids0及びトランスコンダクタンスgmの低下は許容できる範囲内であり、ボロンdose量を増加させることにより補償することができる。また、図１８に示すように、ボロンdose量が３．５Ｅ＋１２／ｃｍ２まで、ソース・ドレイン耐圧Ｂｖｄｓの低下は生じないことが確認された。（図１８の×、○の測定点を結んだ線を参照）
【００３１】
また、第２のドリフト層６４Ａの下部に凹部Ｒの位置は、第１のフィールドプレート６０の左端Ｅ２と第２のフィールドプレートの左端Ｅ４の間に対応する領域にあれば、ソース・ドレイン耐圧Ｂｖｄｓは３００Ｖから低下しないことも確認された。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施の形態による半導体装置の製造方法を説明する断面図である。
【図２】本発明の第１の実施の形態による半導体装置の製造方法を説明する断面図である。
【図３】本発明の第１の実施の形態による半導体装置の製造方法を説明する断面図である。
【図４】本発明の第１の実施の形態による半導体装置の製造方法を説明する断面図である。
【図５】本発明の第１の実施の形態による半導体装置の製造方法を説明する断面図である。
【図６】本発明の第１の実施の形態による半導体装置の製造方法を説明する断面図である。
【図７】本発明の第１の実施の形態による半導体装置の製造方法を説明する断面図である。
【図８】本発明の第１の実施の形態による半導体装置の製造方法を説明する断面図である。
【図９】本発明の第１の実施の形態による半導体装置の製造方法を説明する断面図である。
【図１０】本発明の第１の実施の形態による半導体装置の製造方法を説明する断面図である。
【図１１】本発明の第２の実施の形態による半導体装置の製造方法を説明する断面図である。
【図１２】本発明の第２の実施の形態による半導体装置の製造方法を説明する断面図である。
【図１３】本発明の第２の実施の形態による半導体装置の製造方法を説明する断面図である。
【図１４】本発明の第２の実施の形態による半導体装置の製造方法を説明する断面図である。
【図１５】本発明の第２の実施の形態による半導体装置の製造方法を説明する断面図である。
【図１６】ソースドレイン電流Ids0と第２のドリフト層形成用のイオン注入のボロンdose量との関係を示す図である。
【図１７】トランスコンダクタンスｇｍと第２のドリフト層形成用のイオン注入のボロンdose量との関係を示す図である。
【図１８】ソース・ドレイン耐圧Ｂｖｄｓと第２のドリフト層形成用のイオン注入のボロンdose量との関係を示す図である。
【図１９】従来例の半導体装置の断面図である。
【図２０】参考例の半導体装置の断面図である。
【符号の説明】
【００３３】
５０  単結晶半導体基板        ５１  エピタキシャル半導体層
５２  埋め込み半導体層        ５３  ゲート絶縁膜          ５４  ゲート電極
５５  ソース層                ５６  Ｎ型ウエル層          ５７  ドリフト層
５８  ドレイン層              ５９  第１の層間絶縁膜
６０  第１のフィールドプレート            ６１  第２の層間絶縁膜
６２  第２のフィールドプレート            ６３  ボディ層
６４，６４Ａ  第２のドリフト層            ６５  第１のドリフト層
７０  ダミー酸化膜      ７１，７２，７３，７４，７５，７６  ホトレジスト層
７１Ａ  ホトレジスト片        ＣＨ１，ＣＨ２  チャネル領域
Ｌｅｆｆ１，Ｌｅｆｆ２  実効チャネル長
ＯＦ  オフセット長            Ｒ  凹部                    ＳＬ  スリット
【図１】
0005307973.tif 000002
【図２】
0005307973.tif 000003
【図３】
0005307973.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0005307973.tif 000008
【図８】
0005307973.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
0005307973.tif 000013
【図１３】
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【図１４】
0005307973.tif 000015
【図１５】
0005307973.tif 000016
【図１６】
0005307973.tif 000017
【図１７】
0005307973.tif 000018
【図１８】
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【図１９】
0005307973.tif 000020
【図２０】
0005307973.tif 000021