(57)【特許請求の範囲】
【請求項１】
複数のワードラインのうちいずれか一つと複数のメインビットライン対のうちいずれか一つとの第１交差領域に配列される複数のメインセルと、
複数のワードラインのうちいずれか一つと複数のフラッグビットライン対のうちいずれか一つとの第２交差領域に配列される複数のフラッグセルと、を含み、
前記複数のフラッグセルは各々ページ情報を記憶し、
前記ページ情報は、前記複数のメインビットライン対のうちいずれか一つに対応するメインセルに関連する情報であり、一つ以上の前記フラッグビットライン対に対応するフラッグセルに記憶され、
第１ページ情報と第２ページ情報は、前記複数のメインビットライン対のうちいずれか一つに結合する、第１のメインメモリセルと第２のメインメモリセルに対応し、
第１のフラッグビットラインと結合する第１のフラッグセルと、第２のフラッグビットラインと結合する第２のフラッグセルに、前記第１ページ情報と第２ページ情報はそれぞれ記憶され、
前記メインセルの領域の前記メインビットライン対に１対ｎ（ｎ＞１）で対応する前記複数のフラッグビットライン対をフラッグセルの領域に備え、前記複数のフラッグビットライン対を用いて、フラッグセル間に発生するＦ−ポリカップリングを最小化するような位置関係で順次プログラムされることを特徴とする不揮発性メモリ装置。
【請求項２】
前記複数のメインビットライン対のうちいずれか一つに接続された複数の第１ページバッファと、
前記複数のフラッグビットライン対のうちいずれか一つに接続された複数の第２ページバッファと、
前記複数のフラッグセルに記憶された前記ページ情報のために、前記複数の第２ページバッファを制御する制御ロジックブロックと、を含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記複数のワードラインは二つのページを含み、
前記複数のフラッグビットライン対は、第１及び第２フラッグビットライン対を含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記複数のワードラインのうち偶数ワードラインに関連する第１ページ情報は前記第１フラッグビットライン対の偶数フラッグビットラインに接続されたフラッグセルにプログラミングされ、
前記偶数ワードラインに関連する第２ページ情報は、前記第１フラッグビットライン対の奇数フラッグビットラインに接続されたフラッグセルにプログラミングされ、
前記奇数及び前記偶数は、ビットライン対の異なるビットライン間で区別されることを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項５】
前記複数のワードラインのうち奇数ワードラインに関連する第１ページ情報は前記第２フラッグビットライン対の偶数フラッグビットラインに接続されたフラッグセルにプログラミングされ、
前記奇数ワードラインに関連する第２ページ情報は、前記第２フラッグビットライン対の奇数フラッグビットラインに接続されたフラッグセルにプログラミングされることを特徴とする請求項４に記載の不揮発性メモリ装置。
【請求項６】
前記複数のワードラインのうち奇数ワードラインに関連する第１ページ情報は前記第２フラッグビットライン対の偶数フラッグビットラインに接続されたフラッグセルにプログラミングされ、
前記奇数ワードラインに関連する第２ページ情報は、前記第２フラッグビットライン対の奇数フラッグビットラインに接続されたフラッグセルにプログラミングされ、
前記偶数及び前記奇数は、ビットライン対の異なるビットライン間で区別されることを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項７】
前記複数のワードラインのうち偶数ワードラインに関連する第１ページ情報は前記第１フラッグビットライン対の偶数フラッグビットラインに接続されたフラッグセルにプログラミングされ、
前記偶数ワードラインに関連する第２ページ情報は、前記第２フラッグビットライン対の奇数フラッグビットラインに接続されたフラッグセルにプログラミングされ、
前記偶数及び前記奇数は、ビットライン対の異なるビットライン間で区別されることを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項８】
前記複数のワードラインのうち奇数ワードラインに関連する第１ページ情報は前記第２フラッグビットライン対の偶数フラッグビットラインに接続されたフラッグセルにプログラミングされ、
前記奇数ワードラインに関連する第２ページ情報は、前記第１フラッグビットライン対の奇数フラッグビットラインに接続されたフラッグセルにプログラミングされることを特徴とする請求項７に記載の不揮発性メモリ装置。
【請求項９】
前記複数のワードラインのうち奇数ワードラインに関連する第１ページ情報は前記第２フラッグビットライン対の偶数フラッグビットラインに接続されたフラッグセルにプログラミングされ、
前記奇数ワードラインに関連する第２ページ情報は、前記第１フラッグビットライン対の奇数フラッグビットラインに接続されたフラッグセルにプログラミングされ、
前記偶数及び前記奇数は、ビットライン対の異なるビットライン間で区別されることを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項１０】
前記複数のワードラインは各々二つのページを含み、
前記複数のフラッグビットラインは、第１乃至第４フラッグビットライン対を含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１１】
前記複数のワードラインのうち偶数ワードラインに関連する第１ページ情報は前記第１フラッグビットライン対の偶数フラッグビットラインに接続されたフラッグセルにプログラミングされ、
前記偶数ワードラインに関連する第２ページ情報は、前記第３フラッグビットライン対の奇数フラッグビットラインに接続されたフラッグセルにプログラミングされ、
前記偶数及び前記奇数は、ビットライン対の異なるビットライン間で区別されることを特徴とする請求項１０に記載の不揮発性メモリ装置。
【請求項１２】
前記複数のワードラインのうち奇数ワードラインに関連する第１ページ情報は前記第２フラッグビットライン対の偶数フラッグビットラインに接続されたフラッグセルにプログラミングされ、
前記奇数ワードラインに関連する第２ページ情報は、前記第４フラッグビットライン対の奇数フラッグビットラインに接続されたフラッグセルにプログラミングされることを特徴とする請求項１１に記載の不揮発性メモリ装置。
【請求項１３】
読出動作のときに、所定の長さを有するユニットで前記第１ページバッファを選択する列選択回路と、
前記列選択回路により選択された第１ページバッファのうち一つまたはそれ以上の出力を選択するように、前記制御ロジックブロックにより制御されるマルチプレクサと、
前記マルチプレクサの出力を出力する入出力インターフェースと、をさらに含むことを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項１４】
複数のワードラインのうちいずれか一つが選択される場合、前記第２ページバッファは、前記制御ロジックブロックの制御によって前記選択されたワードラインのフラッグセルからページ情報を読出し、前記制御ロジックブロックは、前記マルチプレクサを制御して前記読出ページの情報が前記入出力インターフェースに出力されるようにすることを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項１５】
前記複数のフラッグビットライン対の欠陥のあるフラッグビットラインを代替するための少なくとも一つのリダンダンシービットライン対と、
前記制御ロジックブロックにより制御され、前記リダンダンシービットライン対に接続されたリダンダンシーページバッファと、を含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１６】
前記不揮発性メモリ装置はフラッシュメモリ装置であることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１７】
前記フラッシュメモリ装置はＮＡＮＤフラッシュメモリ装置であることを特徴とする請求項１６に記載の不揮発性メモリ装置。
【請求項１８】
不揮発性メモリ装置の動作方法において、
複数のワードラインのうち一つと複数のメインビットライン対のうち一つの第１交差領域に複数のメインセルを各々配列するステップと、
複数のフラッグセルのうち少なくとも一つにページ情報を記憶させ、前記複数のフラッグセルは各々前記複数のワードラインのうち一つと前記複数のフラッグビットライン対のうち一つの第２交差領域に配列され、前記メインビットライン対の一つに対応するメインセルに関連するページ情報は、一つ以上の前記複数のフラッグビットライン対に対応するフラッグセルに記憶されるステップと、を含み、
第１ページ情報と第２ページ情報は、前記複数のメインビットライン対のうちいずれか一つに結合する、第１のメインメモリセルと第２のメインメモリセルに対応し、
第１のフラッグビットラインと結合する第１のフラッグセルと、第２のフラッグビットラインと結合する第２のフラッグセルに、前記第１ページ情報と第２ページ情報はそれぞれ記憶され、
前記メインセルの領域の前記メインビットライン対に１対ｎ（ｎ＞１）で対応する前記複数のフラッグビットライン対をフラッグセルの領域に備え、前記複数のフラッグビットライン対を用いて、フラッグセル間に発生するＦ−ポリカップリングを最小化するような位置関係で順次プログラムされることを特徴とする不揮発性メモリ装置の動作方法。
【請求項１９】
前記記憶ステップは、二つの前記フラッグビットライン対に関連するフラッグセルに前記ページ情報を記憶させることを特徴とする請求項１８に記載の不揮発性メモリ装置の動作方法。
【請求項２０】
前記記憶ステップは、四つの前記フラッグビットライン対に関連するフラッグセルに前記ページ情報を記憶させることを特徴とする請求項１８に記載の不揮発性メモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、さらに詳細には、不揮発性メモリ装置及びその動作方法に関する。
【背景技術】
【０００２】
近年、揮発性メモリと不揮発性メモリのような記憶装置の応用が、ＭＰ３プレーヤー、ＰＭＰ、携帯電話、ノートブックコンピュータ、ＰＤＡなどのモバイル機器に急速に広がっている。上記のようなモバイル機器は、様々な機能（例えば、動画像プレイ機能）を提供するために、次第に大容量の記憶装置を必要としている。そのような要求を充足させるための試みの一つとして、一つのメモリセルに２ビットデータまたはそれより多いデータビットを記憶させるマルチビットメモリ装置が提案されている。一つのメモリセルにマルチビットデータを記憶させる例示的なマルチビットメモリ装置が、特許文献１に「ＮＯＮ−ＶＯＬＡＴＩＬＥ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＨＡＶＩＮＧ  ＭＵＬＴＩ−ＢＩＴ  ＣＥＬＬ  ＳＴＲＵＣＴＵＲＥ  ＡＮＤ  Ａ  ＭＥＴＨＯＤ  ＯＦ  ＰＲＯＧＲＡＭＭＩＮＧ  ＳＡＭＥ」という名称で、特許文献２に「ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＦＯＲ  ＳＴＯＲＩＮＧ  Ａ  ＭＵＬＴＩ−ＢＩＴ  ＤＡＴＡ  ＡＮＤ  Ａ  ＭＥＴＨＯＤ  ＦＯＲ  ＲＥＡＤＩＮＧ  ＳＴＯＲＥＤ  ＤＡＴＡ  ＩＮ  ＴＨＥ  ＳＡＭＥ」という名称で、そして特許文献３に「ＭＵＬＴＩ−ＢＩＴ  ＭＥＭＯＲＹ  ＣＥＬＬ  ＡＲＲＡＹ  ＯＦ  Ａ  ＮＯＮ−ＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＡＮＤ  ＭＥＴＨＯＤ  ＦＯＲ  ＤＲＩＶＩＮＧ  ＴＨＥ  ＳＡＭＥ」という名称で、各々開示されており、本出願の先行文献参照として含まれる。
【０００３】
一つのメモリセルに１ビットデータを記憶させる場合、メモリセルは二つの閾値電圧分布のうちいずれか一つに属する閾値電圧を有する。すなわち、メモリセルは、データ「１」と「０」を各々示す二つの状態のうち一つを有する。一方、一つのメモリセルに２ビットデータを記憶させる場合、メモリセルは四つの閾値電圧分布のうちいずれか一つに属する閾値電圧を有する。すなわち、一つのメモリセルは、データ「１１」、データ「１０」、データ「００」、及びデータ「０１」を各々示す四つの状態のうち一つを有する。図１には、四つの状態に対応する閾値電圧分布が図示されている。
【０００４】
四つの状態に対応する閾値電圧分布が各々決まっている閾値電圧ウィンドー内に存在するためには、閾値電圧分布を稠密に制御する必要がある。そのために、ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍｍｉｎｇ）スキームを用いるプログラミング方法が提案されている。ＩＳＰＰスキームによれば、閾値電圧がプログラミングループの繰り返しによってプログラミング電圧の増加分移動する。プログラミング電圧の増加分を小さく設定することで、閾値電圧分布をより稠密に制御することができる。これは、状態間のマージンを十分に確保することができることを意味する。一方、プログラミング電圧の増加分を小さく設定する場合、メモリセルを求める状態にプログラミングするために必要な時間が増加する。よって、プログラミング時間を考慮してプログラミング電圧の増加分が決定される。
【０００５】
そのようなＩＳＰＰスキームにもかかわらず、各状態の閾値電圧分布は、様々な原因により、求めるウィンドーより広く形成される。例えば、図２の点線で示されたように、プログラミングの際、閾値電圧分布は隣接するメモリセル間のカップリングにより広くなる。そのようなカップリングは「電界カップリング（ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ  ｃｏｕｐｌｉｎｇ）」または「Ｆ−ポリカップリング（Ｆ−Ｐｏｌｙ ｃｏｕｐｌｉｎｇ） 」と称される。例えば、図２に示すように、メモリセルＭＣＡは、四つの状態のうちいずれか一つの状態を有するようにプログラミングされたセルであって、メモリセルＭＣＢは、四つの状態のうちいずれか一つの状態を有するようにプログラミングされるセルと仮定する。このような仮定によれば、メモリセルＭＣＢがプログラミングされて、フローティングゲートＦＧには電荷が蓄積される。このとき、隣接するメモリセルＭＣＡのフローティングゲートＦＧの電位は、メモリセルＭＣＢをプログラミングするとき、メモリセルＭＣＢのフローティングゲートＦＧとのカップリングにより高くなる。その増加した閾値電圧は、プログラミングの後も、フローティングゲート間のカップリングにより継続的に維持される。ここで、メモリセルＭＣＢはメモリセルＭＣＡに対してワードライン方向及び／またはビットライン方向に位置するメモリセルを含む。そのようなカップリングにより、プログラミングされたメモリセルＭＣＡの閾値電圧が高くなり、その結果閾値電圧分布が図２の点線で示されたように広くなる。
【０００６】
一般的なフラッシュメモリ装置は、行（またはページ）に関する情報（以下、「フラッグ情報」と称する）を記憶させるためのセル（以下、「フラッグセル」と称する）を含む。前記フラッグ情報は、同一の行／ページに属するメインセルと同一の条件でフラッグセルにプログラミングされる。例えば、図３に示すように、一つの行が二つのページで構成されると仮定する。このような仮定によれば、任意の行（例えば、ＷＬ０）に属する偶数ページのメモリセル（「１」で表記される）（ＢＬｅとＷＬ０の交差領域に位置する）がプログラミングされるとき、フラッグセル領域に属するメモリセル（「１」で表記される）（ＦＢＬｅとＷＬ０の交差領域に位置する）が選択的にプログラミングされる。任意の行（例えば、ＷＬ０）に属する奇数ページのメモリセル（「２」で表記される）（ＢＬｏとＷＬ０の交差領域に位置する）がプログラミングされるとき、フラッグセル領域に属するメモリセル（「２」で表記される）（ＦＢＬｏとＷＬ０の交差領域に位置する）が選択的にプログラミングされる。同様に、次の行（例えば、ＷＬ１）に属する偶数ページのメモリセル（「３」で表記される）（ＢＬｅとＷＬ１の交差領域に位置する）がプログラミングされるとき、フラッグセル領域が属するメモリセル（「３」で表記される）（ＦＢＬｅとＷＬ１の交差領域に位置する）が選択的にプログラミングされる。行（例えば、ＷＬ１）に属する奇数ページのメモリセル（「４」で表記される）（ＢＬｏとＷＬ１の交差領域に位置する）がプログラミングされるとき、フラッグセル領域に属するメモリセル（「４」で表記される））（ＦＢＬｏとＷＬ１の交差領域に位置する）が選択的にプログラミングされる。
【０００７】
図３で、矢印は、任意のセルが現在プログラミングされるとき、先にプログラミングされたセルが受けるＦ−ポリカップリングを表す。例えば、「２」で表記されたフラッグセルがプログラミングされるとき、「１」で表記されたフラッグセルは「２」で表記されたフラッグセルによるＦ−ポリカップリングを受ける。
【０００８】
マルチビットフラッシュメモリ装置の場合、フラッグセルは、最上位閾値電圧分布内に属する閾値電圧を有するようにプログラミングされる。このような場合、Ｆ−ポリカップリングにより次のような問題点が生じる恐れもある。
【０００９】
フラッグセルが最上位閾値電圧分布に属する閾値電圧を有するようにプログラミングされるため、隣接するフラッグセルをプログラミングするとき、先にプログラミングされたセルの閾値電圧は、Ｆ−ポリカップリングにより高くなる。特に、図３から分かるように、「１」で表記されたセルは「２」、「３」及び「４」で表記されたフラッグセルを各々プログラミングするとき、Ｆ−ポリカップリングを受けるようになる。これは、「１」で表記されたフラッグセルの閾値電圧を増加させる。同様に、「２」及び「３」で表記されたフラッグセルも、上述したＦ−ポリカップリングを受け、その結果、フラッグセル（「２」及び「３」）の閾値電圧も増加する。フラッグセルの閾値電圧の増加によって、読出動作の際フラッグセルのストリングを介して流れるオン−セル電流が減少する。これは、フラッグセルに対する読出エラーの原因となる。
【特許文献１】米国特許第６，１２２，１８８号
【特許文献２】米国特許第６，０７５，７３４号
【特許文献３】米国特許第５，９２３，５８７号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、前記のような従来の問題点を解消するためのものであって、その目的は、ページ情報を記憶させるためのフラッグセル間に発生するＦ−ポリカップリングを最小化することができるマルチビットフラッシュメモリ装置及びそれのプログラミング方法を提供することにある。
【課題を解決するための手段】
【００１１】
前記のような目的を達成すべく、本発明のフラッシュメモリ装置は、複数のワードラインと複数のメインビットライン対の交差領域に配列されたメインセルと、前記複数のメインビットライン対に各々接続された第１ページバッファと、前記複数のワードラインと複数のフラッグビットライン対の交差領域に配列されたフラッグセルと、前記複数のフラッグビットライン対に各々接続される第２ページバッファと、Ｆ−ポリカップリングを最小化するために、前記各ワードラインのページ情報が前記複数のフラッグビットライン対に接続されたフラッグセルに分散的にプログラミングされるよう、前記第２ページバッファを制御する制御ロジックブロックと、を含む。
【００１２】
例示的な実施形態において、前記各ワードラインは二つのページで構成され、前記複数のフラッグビットライン対は、第１及び第２フラッグビットライン対を含む。前記ワードラインのうち偶数ワードライン各々の第１ページ情報は、前記第１フラッグビットライン対に属する偶数フラッグビットラインに接続されたフラッグセルにプログラミングされ、前記偶数ワードライン各々の第２ページ情報は、前記第１フラッグビットライン対に属する奇数フラッグビットラインに接続されたフラッグセルにプログラミングされる。前記ワードラインのうち奇数ワードライン各々の第１ページ情報は、前記第２フラッグビットライン対に属する偶数フラッグビットラインに接続されたフラッグセルにプログラミングされ、前記奇数ワードライン各々の第２ページ情報は、前記第２フラッグビットライン対に属する奇数フラッグビットラインに接続されたフラッグセルにプログラミングされる。前記ワードラインのうち偶数ワードライン各々の第１ページ情報は、前記第１フラッグビットライン対に属する偶数フラッグビットラインに接続されたフラッグセルにプログラミングされ、前記偶数ワードライン各々の第２ページ情報は、前記第２フラッグビットライン対に属する奇数フラッグビットラインに接続されたフラッグセルにプログラミングされる。前記奇数ワードライン各々の第１ページ情報は、前記第２フラッグビットライン対に属する偶数フラッグビットラインに接続されたフラッグセルにプログラミングされ、前記奇数ワードライン各々の第２ページ情報は、前記第１フラッグビットライン対に属する奇数フラッグビットラインに接続されたフラッグセルにプログラミングされる。
【００１３】
例示的な実施形態において、前記各ワードラインは二つのページで構成され、前記複数のフラッグビットライン対は、第１乃至第４フラッグビットライン対を含む。前記ワードラインのうち偶数ワードライン各々の第１ページ情報は、前記第１フラッグビットライン対に属する偶数フラッグビットラインに接続されたフラッグセルにプログラミングされ、前記偶数ワードライン各々の第２ページ情報は、前記第３フラッグビットライン対に属する奇数フラッグビットラインに接続されたフラッグセルにプログラミングされる。前記ワードラインのうち奇数ワードライン各々の第１ページ情報は、前記第２フラッグビットライン対に属する偶数フラッグビットラインに接続されたフラッグセルにプログラミングされ、前記奇数ワードライン各々の第２ページ情報は、前記第４フラッグビットライン対に属する奇数フラッグビットラインに接続されたフラッグセルにプログラミングされる。
【００１４】
例示的な実施形態において、フラッシュメモリ装置は、読出動作時に所定単位で前記第１ページバッファを選択する列選択回路と、前記制御ロジックブロックにより制御され、前記列選択回路により選択された第１ページバッファの出力を選択するマルチプレクサと、前記マルチプレクサの出力を外部に出力する入出力インターフェースと、をさらに含む。
【００１５】
例示的な実施形態において、前記ワードラインのうち一つが選択されるとき、前記第２ページバッファは、前記制御ロジックブロックの制御により前記選択されたワードラインのフラッグセルからページ情報を読出し、前記制御ロジックブロックは、前記読出されたページ情報が前記マルチプレクサ及び前記入出力インターフェースを介して外部に出力されるように前記マルチプレクサを制御する。
【００１６】
例示的な実施形態において、フラッシュメモリ装置は、前記複数のフラッグビットライン対のうち欠陥のあるフラッグビットライン対を代替するための少なくとも一つのリダンダンシービットライン対と、前記制御ロジックブロックにより制御され、前記リダンダンシービットライン対に接続されるリダンダンシーページバッファと、をさらに含む。
【発明の効果】
【００１７】
Ｆ−ポリカップリングによるフラッグセルの閾値電圧の増加を最小化することで、フラッシュメモリ装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
上記の一般的な説明及び後述の詳細な説明は例示的なものであって、本願発明はこれらの説明により限定的に解釈されるべきではない。
【００１９】
参照符号は本発明の好ましい実施形態に詳細に示されており、その例が参照図面に示されている。同一の参照番号は、同一のまたは類似する部分を参照するために、説明及び図面に使用されうる。
【００２０】
以下、ＮＡＮＤフラッシュメモリ装置などの不揮発性メモリ装置が本発明の特徴及び機能を説明するための一例として使用される。しかし、当業者であれば、ここに記載される内容によって本発明の他の利点及び性能を容易に理解できるであろう。本発明は、他の実施形態を通じて具現及び適用されうる。さらに、詳細な説明は、本発明の範囲、技術的思想及び他の目的から逸脱しない限り、他の観点及び応用によって改良または変更されうる。
【００２１】
図４は、本発明の好適な実施の形態に係るフラッシュメモリ装置を示すブロック図である。
【００２２】
図４に示すように、本発明の好適な実施の形態に係るフラッシュメモリ装置１０００は、マルチビットデータ情報を記憶させるためのメモリセルアレイ１００を含む。メモリセルアレイ１００には、複数のビットライン対（Ｂｌｅ０、ＢＬｏ０）−（ＢＬｅｉ、ＢＬｏｉ）が配列される。各対のビットライン（またはメインビットラインと称する）には、ストリング１０１が接続されている。各行のストリング１０１は、メモリブロックを構成する。メモリブロックの各ストリング１０１は、図５に図示されたように、ストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、及びメモリセルＭＣ３１−ＭＣ０を含む。各々のメモリセルは、フローティングゲートトランジスタで構成される。ストリング選択トランジスタＳＳＴは、ストリング選択ラインＳＳＬにより制御され、対応するビットラインに接続されるドレインを有する。接地選択トランジスタＧＳＴは、接地選択ラインＧＳＬにより制御され、共通ソースラインＣＳＬに接続されるソースを有する。メモリセルＭＣ３１−ＭＣ０は、ストリング選択トランジスタＳＳＴのソースと接地選択トランジスタＧＳＴのドレインとの間に直列接続され、対応するワードラインＷＬ３１−ＷＬ０により各々制御される。複数のビットライン対（ＢＬｅ０、ＢＬｏ０）−（ＢＬｅｉ、ＢＬｏｉ）がワードラインＷＬ３１−ＷＬ０と交差するように配列されている。読出／プログラミング動作の際、各ビットライン対のうちいずれか一つのビットラインが図４のページバッファブロック３００により選択される。
【００２３】
また図４を参照すると、メモリセルアレイ１００は、複数のフラッグビットライン対（ＦＢＬｅｊ、ＦＢＬｏｊ）をさらに含む。例えば、メモリセルアレイ１００には、少なくとも２対のフラッグビットラインが提供される。上述したのと同様に、フラッグビットラインＦＢＬｅｊ、ＦＢＬｏｊの各々には、ストリング１０１が接続されている。フラッグビットラインＦＢＬｅｊ、ＦＢＬｏｊに接続されたストリングは、図５と同様に構成される。フラッグビットラインＦＢＬｅｊ、ＦＢＬｏｊに接続された各ストリングを構成する選択トランジスタ及びメモリセルは、同一の行に属するストリングと共に行選択回路２００により制御される。すなわち、各ワードラインにはビットラインＢＬｅ０、ＢＬｏ０−ＢＬｅｉ、ＢＬｏｉのメモリセルだけでなく、フラッグビットラインＦＢＬｅｊ、ＦＢｌｏｊのメモリセルが接続される。上述したように、フラッグビットラインＦＢＬｅｊ、ＦＢＬｏｊに接続された各行のメモリセルは、同一の行のページ情報を記憶し、図１に図示された最上位の状態ＳＴ４にプログラミングされる。本発明の好適な実施の形態に係るフラッシュメモリ装置１０００の場合、フラッグビットラインＦＢＬｅｊ、ＦＢＬｏｊに接続されたメモリセルをプログラミングする方法は、メインセルをプログラミングする方法とは異なり、これは以下に詳細に説明する。
【００２４】
ページバッファブロック３００は、制御ロジックブロック８００により制御され、複数のビットライン対（ＢＬｅ０、ＢＬｏ０）−（ＢＬｅｉ、ＢＬｏｉ）に接続されたページバッファ３０１を含む。各ページバッファ３０１は、動作モードによって書き込みドライバまたは感知増幅器として動作する。ページバッファブロック３００は、フラッグビットライン対（ＦＢＬｅｊ、ＦＢＬｏｊ）に各々接続されたページバッファ３０２をさらに含む。ページバッファ３０２の各々は、プログラミング動作の際、制御ロジックブロック８００によりプログラミングデータに設定される。プログラミング動作時に、選択されたワードラインに接続されたフラッグビットラインＦＢＬｅｊまたはＦＢＬｏｊのメモリセルのうちいずれか一つには、制御ロジックブロック８００の制御の下で選択されたワードライン、すなわち、選択されたページの情報が記憶される。これは、以下に詳細に説明される。書き込み動作の際、ページバッファ３０２により読出されたページ情報は、制御ロジックブロック８００に提供される。制御ロジックブロック８００は、読出動作の際、選択信号ＳＥＬを発生するように構成される。例えば、ページバッファ３０１により読出されたデータを出力しようとする場合、制御ロジックブロック８００は、選択信号ＳＥＬをハイに活性化する。一方、ページバッファ３０２により読出されたページ情報を出力しようとする場合、制御ロジックブロック８００は選択信号ＳＥＬをローレベルに非活性化する。前者の場合、制御ロジックブロック８００は、入力されたページ情報を用いて次に行われる動作を制御する。後者の場合、制御ロジックブロック８００は、入力されたページ情報を選択回路（マルチプレクサ）６００に出力する。
【００２５】
上述したように、一つの行／ワードラインは、少なくとも二つのページ（例えば、偶数及び奇数ページ）接続されている。これは、一つのページバッファに少なくとも二つのビットラインＢＬｅ、ＢＬｏが電気的に接続されていることを意味する。この場合、一つのページ、すなわち、偶数ページが選択されるとき、偶数ページに対応するビットラインＢＬｅに対応するページバッファにより選択される。同様に、一つのページ、すなわち、奇数ページが選択されるとき、奇数ページに対応するビットラインＢＬｏに対応するページバッファにより選択される。
【００２６】
続いて図４を参照すると、本発明の好適な実施の形態に係るフラッシュメモリ装置１０００は、リダンダンシーアレイ４００とリダンダンシーページバッファブロック４１０をさらに含む。リダンダンシーアレイ４００は、フラッグビットライン対（ＢＬｅｊ、ＢＬｏｊ）のうち一つを代替するための一つのリダンダンシービットライン対またはフラッグビットライン対（ＢＬｅｊ、ＢＬｏｊ）を各々代替するための複数のリダンダンシービットライン対を含む。フラッグビットラインを代替するための情報は、制御ロジックブロック８００内に予めプログラミングされることができる。または、フラッグビットラインを代替するための情報は、図４には図示されていないが、よく知られているヒューズボックス（図示せず）内に予めプログラミングされることができる。しかしながら、本発明はこられに限定されない。リダンダンシービットラインには、図４には図示されていないが、上述したように構成されたストリングが接続される。リダンダンシーページバッファブロック４１０は、少なくとも一つのリダンダンシービットライン対に接続されたリダンダンシーページバッファを含む。
【００２７】
列選択回路５００は、制御ロジックブロック８００により制御され、ページバッファブロック３００のページバッファ３０１を、予め定められた所定の単位（例えば、ｘ８、ｘ１６、ｘ３２などのユニット）で選択する。選択されたページバッファ３０１のデータビットは、選択回路６００に出力される。選択回路６００は、選択信号ＳＥＬに応答して列選択回路５００の出力を選択するか、又は制御ロジックブロック８００から出力されるページ情報を選択する。例えば、選択信号ＳＥＬがローレベルに非活性化した場合、選択回路６００は、制御ロジックブロック８００から提供されるページ情報を選択する。選択信号ＳＥＬがハイレベルに活性化した場合、選択回路６００は列選択回路５００の出力を選択する。
【００２８】
入出力インターフェース７００は、外部（例えば、メモリコントローラ）とのインターフェースを提供する。電圧発生回路９００は、制御ロジックブロック８００により制御され、フラッシュメモリ装置１００のプログラミング／消去／読出動作に必要な電圧（例えば、ワードライン電圧、バルク電圧、読出電圧、パス電圧などを含む）を発生するように構成される。
【００２９】
本発明の好適な実施の形態に係るフラッシュメモリ装置１０００によれば、フラッグセル間に発生するＦ−ポリカップリングを最小化するために、フラッグセル領域に配置されたフラッグセルには、図３に図示されたものと異なる方式でページ情報がプログラミングされる。本発明の好適な実施の形態に係るフラッシュメモリ装置１０００は、フラッグセル間に発生するＦ−ポリカップリングを最小化するための様々なプログラミング方法を提供し、これについて、以下の図６〜図８を参照して詳細に説明する。
【００３０】
図６に示すように、フラッグセル領域には二つのフラッグビットライン対（ＦＢＬｅ０、ＦＢＬｏ０）（ＦＢＬｅ１、ＦＢＬｏ１）が提供されると仮定する。このような仮定によれば、フラッグビットライン対（ＦＢＬｅ０、ＦＢＬｏ０）（ＦＢＬｅ１、ＦＢＬｏ１）には、対応するページバッファ３０１ａ、３０２ｂが各々接続される。図６に図示されたように、フラッグセルは、メインセルとは異なる方式でプログラミングされることが分かる。上述したように、一つの行／ワードラインは二つのページ（例えば、偶数ページ及び奇数ページ）で構成される。ここで、偶数ページは一つのワードライン（例えば、ＷＬ０）と偶数ビットラインＢＬｅの交差領域に配置されたメインセルで構成され、奇数ページは一つのワードライン（例えば、ＷＬ０）と奇数ビットラインＢＬｏの交差領域に配置されたメインセルで構成される。フラッグビットランＦＢＬｅ０、ＦＢＬｏ０はページバッファ３０２ａに接続され、フラッグビットラインＦＢＬｅ１、ＦＢＬｏ１はページバッファ３０２ｂに接続される。
【００３１】
ワードラインＷＬ０と偶数ビットラインＢＬｅにより定義されたメインセル「１」（偶数ページに属する）をプログラミングするとき、偶数ページに関する情報は制御ロジックブロック８００により対応するページバッファ３０２ａ内に設定され、その次に最上位状態（図１のＳＴ４）を有するように、ワードラインＷＬ０とフラッグビットラインＦＢＬｅ０により定義されたフラッグセル「１」がプログラミングされる。図３に図示されたように、ワードラインＷＬ０とビットラインＢＬｏにより定義されたメインセル「２」（奇数ページに属する）をプログラミングするとき、奇数ページに関する情報は、制御ロジックブロック８００により対応するページバッファ３０２ａ内に設定され、その次に最上位状態（図１のＳＴ４）を有するように、ワードラインＷＬ０とフラッグビットラインＦＢＬｏ０により定義されたフラッグセル「２」がプログラミングされる。
【００３２】
図３に説明されたものとは異なり、次のワードラインＷＬ１に関するページ情報は、他の対のフラッグビットライン（ＦＢＬｅ１、ＦＢＬｏ１）に接続されたフラッグセルに記憶される。より具体的には、ワードラインＷＬ１とビットラインＢＬｅにより定義されたメインセル「３」（偶数ページに属する）をプログラミングするとき、偶数ページに関する情報は、制御ロジックブロック８００により対応するページバッファ３０２ｂ内に設定され、その次に最上位状態（図１のＳＴ４）を有するワードラインＷＬ１とフラッグビットラインＦＢＬｅ１により定義されたフラッグセル「３」がプログラミングされる。ワードラインＷＬ１とビットラインＢＬｏにより定義されたメインセル「４」（奇数ページに属する）をプログラミングするとき、奇数ページに関する情報は、制御ロジックブロック８００により対応するページバッファ３０２ｂ内に設定され、その次に最上位状態（図１のＳＴ４）を有するようにワードラインＷＬ１とフラッグビットラインＦＢＬｏ１により定義されたフラッグセル「４」がプログラミングされる。
【００３３】
このようなプログラミング方法によれば、フラッグセル「１」、「２」、「３」は、ただ一回のＦ−ポリカップリングを受けるようになる。ワードラインＷＬ２に関するページ情報をプログラミングするとき、フラッグセル「３」はフラッグセル（ＷＬ２とＦＢＬｏ０により定義される）をプログラミングするときに発生するＦ−ポリカップリングを受ける。このようなところを除いて、フラッグセルをプログラミングするときに発生するＦ−ポリカップリングは全体的に減少する。これは、Ｆ−ポリカップリングによるフラッグセルの閾値電圧の増加が最小化できることを意味する。したがって、オン−セル電流の減少によるフラッグセルに対する読出エラーを防止することができる。すなわち、本発明の好適な実施の形態に係るフラッシュメモリ装置の信頼性を向上させることができる。
【００３４】
Ｆ−ポリカップリングを最小化するための他の方法を示す図７を参照すると、フラッグセル領域には二つのフラッグビットライン対（ＦＢＬｅ０、ＦＢＬｏ０）（ＦＢＬｅ１、ＦＢＬｏ１）が提供されると仮定する。このような仮定によれば、フラッグビットライン対（ＦＢＬｅ０、ＦＢＬｏ０）（ＦＢＬｅ１、ＦＢＬｏ１）には、対応するページバッファ３０２ａ、３０２ｂが各々接続される。
【００３５】
ワードラインＷＬ０とビットラインＢＬｅにより定義されたメインセル「１」（偶数ページに属する）をプログラミングするとき、偶数ページに関する情報は制御ロジックブロック８００により対応するページバッファ３０２ａ内に設定され、その次に最上位状態（図１のＳＴ４）を有するように、ワードラインＷＬ０とフラッグラインＦＢＬｅ０により定義されたフラッグセル「１」がプログラミングされる。ワードラインＷＬ０とビットラインＢＬｏにより定義されたメインセル「２」（奇数ページに属する）をプログラミングするとき、奇数ページに関する情報は、制御ロジックブロック８００により対応するページバッファ３０２ｂ内に設定され、その次に最上位状態（図１のＳＴ４）を有するように、ワードラインＷＬ０とフラッグビットラインＦＢＬｏ１により定義されたフラッグセル「２」がプログラミングされる。
【００３６】
ワードラインＷＬ１とビットラインＢＬｅにより定義されたメインセル「３」（偶数ページに属する）をプログラミングするとき、偶数ページに関する情報は、制御ロジックブロック８００により対応するページバッファ３０２ｂ内に設定され、その次に最上位状態（図１のＳＴ４）を有するように、ワードラインＷＬ１とフラッグビットラインＦＢＬｅ１により定義されたフラッグセル「３」がプログラミングされる。ワードラインＷＬ１とビットラインＢＬｏにより定義されたメインセル「４」（奇数ページに属する）をプログラミングするとき、奇数ページに関する情報は、制御ロジックブロック８００により対応するページバッファ３０２ａ内に設定され、その次に最上位状態（図１のＳＴ４）を有するように、ワードラインＷＬ１とフラッグビットラインＦＢＬｏ０により定義されたフラッグセル「４」がプログラミングされる。
【００３７】
このようなプログラミング方法によれば、フラッグセル「１」、「２」、「３」は一回だけＦ−ポリカップリングを受けるようになる。ワードラインＷＬ２に関するページ情報をプログラミングするとき、フラッグセル「３」、「４」はフラッグセル（ＷＬ２とＦＢＬｅ０及びＦＢＬｏ１により定義される）により発生するＦ−ポリカップリングを受ける。このようなところを除いて、フラッグセルをプログラミングするときに発生するＦ−ポリカップリングは全体的に減少する。これは、Ｆ−ポリカップリングによるフラッグセルの閾値電圧の増加が最小化することを意味する。したがって、オン−セル電流の減少によるフラッグセルに対する読出エラーを防止することができる。すなわち、本発明の好適な実施の形態に係るフラッシュメモリ装置１０００の信頼性を向上させることができる。
【００３８】
Ｆ−ポリカップリングを最小化するためのまた他の方法を示す図８を参照すると、フラッグセル領域には四つのフラッグビットライン対（ＦＢＬｅ０−ＦＢＬｏ０）、（ＦＢＬｅ１−ＦＢＬｏ１）、（ＦＢＬｅ２−ＦＢＬｏ２）、（ＦＢＬｅ３、ＦＢＬｏ３）が提供されると仮定する。このような仮定によれば、フラッグビットライン対（ＦＢＬｅ０−ＦＢＬｏ０）、（ＦＢＬｅ１−ＦＢＬｏ１）、（ＦＢＬｅ２−ＦＢＬｏ２）、（ＦＢＬｅ３、ＦＢＬｏ３）には、対応するページバッファ３０２ａ、３０２ｂ、３０２ｃ、３０２ｄが各々接続される。
【００３９】
ワードラインＷＬ０とビットラインＢＬｅにより定義されたメインセル「１」（偶数ページに属する）をプログラミングするとき、偶数ページに関する情報は制御ロジックブロック８００により対応するページバッファ３０２ａ内に設定され、その次に最上位状態（図１のＳＴ４）を有するように、ワードラインＷＬ０とフラッグビットラインＦＢＬｅ０により定義されたフラッグセル「１」がプログラミングされる。ワードラインＷＬ０とビットラインＢＬｏにより定義されたメインセル「２」（奇数ページに属する）をプログラミングするとき、奇数ページに関する情報は制御ロジックブロック８００により対応するページバッファ３０２ｃ内に設定され、その次に最上位状態（図１のＳＴ４）を有するように、ワードラインＷＬ０とフラッグビットラインＦＢＬｏ２により定義されたフラッグセル「２」がプログラミングされる。
【００４０】
ワードラインＷＬ１とビットラインＢＬｅにより定義されたメインセル「３」（偶数ページに属する）をプログラミングするとき、偶数ページに関する情報は制御ロジックブロック８００により対応するページバッファ３０２ｂ内に設定され、その次に最上位状態（図１のＳＴ４）を有するように、ワードラインＷＬ１とフラッグビットラインＦＢＬｅ１により定義されたフラッグセル「３」がプログラミングされる。ワードラインＷＬ１とビットラインＢＬｏにより定義されたメインセル「４」（奇数ページに属する）をプログラミングするとき、奇数ページに関する情報は、制御ロジックブロック８００により対応するページバッファ３０２ｄ内に設定され、その次に最上位状態（図１のＳＴ４）を有するように、ワードラインＷＬ１とフラッグビットラインＦＢＬｏ３により定義されたフラッグセル「４」がプログラミングされる。
【００４１】
このようなプログラミング方法によれば、フラッグセル間に発生するＦ−ポリカップリングを除去することができる。これは、Ｆ−ポリカップリングによるフラッグセルの閾値電圧の増加を防止することができることを意味する。
【００４２】
上述した方法によってプログラミングされたページ情報は、制御ロジックブロック８００の制御によってページバッファ３０２により読出され、読出されたページ情報は、制御ロジックブロック８００に提供される。制御ロジックブロック８００は、入力されたページ情報を選択回路６００を介して外部に出力する。これは、フラッグセルに対する欠陥の有無を判断するときに有用に使用される。このような場合、欠陥の有無によってフラッグビットラインがリダンダンシービットラインに代替される。
【００４３】
例えば、ページバッファ３０１により読出されたデータを出力しようとする場合、制御ロジックブロック８００は選択信号ＳＥＬをハイレベルに活性化する。選択信号ＳＥＬがハイに活性化することで、制御ロジックブロック８００から伝達されたページ情報は選択回路６００及び入出力インターフェース７００を介して外部に出力される。以降、欠陥情報は、フラッシュメモリ装置１０００のヒューズボックス（図示せず）または制御ロジックブロック８００内にプログラミングされ、プログラミング欠陥情報は欠陥のあるフラッグビットラインのアクセスを禁止するために、そして代替されたリダンダンシーフラッグビットラインをアクセスするために使用される。したがって、損傷のある場合、致命的な動作エラーをもたらすフラッグセルに記憶された情報の信頼性を向上させることができる。
【００４４】
本発明の範囲または技術的思想から逸脱しない限り、本発明の構造は多様に修正または変更されうる。上述した内容を考慮すると、本発明の修正及び変更は、特許請求の範囲に記載された発明と均等なものに属するものであれば、本発明はその変更及び修正をも含む。
【図面の簡単な説明】
【００４５】
【図１】電界カップリング／Ｆ−ポリカップリングにより閾値電圧分布が広がることを説明する図である。
【図２】メモリセル間に発生する電界カップリング／Ｆ−ポリカップリングを説明する図である。
【図３】一般的なフラッグセルのプログラミング方式を説明する図である。
【図４】本発明の好適な実施の形態に係るフラッシュメモリ装置を示すブロック図である。
【図５】図４に図示されたメモリセルアレイの一部を示す回路図である。
【図６】本発明の好適な実施の形態に係るフラッシュメモリ装置によるフラッグセルプログラミング方法を説明する図である。
【図７】本発明の好適な実施の形態に係るフラッシュメモリ装置によるフラッグセルプログラミング方法を説明する図である。
【図８】本発明の好適な実施の形態に係るフラッシュメモリ装置によるフラッグセルプログラミング方法を説明する図である。
【符号の説明】
【００４６】
１００：メモリセルアレイ
２００：行選択回路
３００：ページバッファブロック
４００：リダンダンシーアレイ
４１０：リダンダンシーページバッファブロック
５００：列選択回路
６００：選択回路
７００：入出力インターフェース
８００：制御ロジックブロック
９００：電圧発生回路
【図１】
0005336053.tif 000002
【図２】
0005336053.tif 000003
【図３】
0005336053.tif 000004
【図４】
0005336053.tif 000005
【図５】
0005336053.tif 000006
【図６】
0005336053.tif 000007
【図７】
0005336053.tif 000008
【図８】
0005336053.tif 000009