(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上面に配された前記第１導電型とは反対導電型である第２導電型の光電変換領域と、
前記光電変換領域に蓄積された信号電荷を移送するために前記光電変換領域の上面の一部に設けられた第２導電型の高不純物濃度領域と、
前記光電変換領域の上面であって、前記高不純物濃度領域を除く領域に配置されたフィールド酸化膜と、
前記フィールド酸化膜と前記第２導電型の光電変換領域との間に配置された第１導電型のシールド層と、
前記光電変換領域とは離間されて、前記半導体基板上面に配置された、内部に第１導電型のＭＯＳトランジスタを備えている第２導電型のウェル領域と、
前記高不純物濃度領域の下方を除いた前記光電変換領域の下方を覆うように前記半導体基板の内部に形成され、前記ウェル領域とは離間して設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の埋め込み層とを備えることを特徴とするイメージセンサ。
【請求項２】
前記埋め込み層と前記光電変換領域とが、隙間を介して配されていることを特徴とする請求項１に記載のイメージセンサ。
【請求項３】
第１導電型の半導体基板の上面に酸化膜を形成する工程と、
前記第１導電型の半導体基板の上面側に、内部に第１導電型のＭＯＳトランジスタを設けるための、第２導電型のウェル領域を形成する工程と、
前記第１導電型の半導体基板の上面側に前記ウェル領域と離間した第２導電型の光電変換領域を形成する工程と、
前記光電変換領域の上面の一部を含む、第１導電型の高不純物濃度領域あるいは第２導電型の高不純物濃度領域を形成するための能動素子形成領域の上にのみ窒化シリコン膜を形成する工程と、
前記窒化シリコン膜を残したまま、前記ウェル領域を含む第１導電型の不純物がイオン注入されない領域を画定するフォトレジストを配置する工程と、
前記酸化膜の下となる前記半導体基板の表面近傍に第１導電型のシールド層を前記窒化シリコン膜もしくは前記フォトレジストと自己整合的に形成する工程と、
前記フォトレジストをマスクとして第１導電型の埋め込み層をイオン注入により前記光電変換領域および露出している窒化シリコン膜の下方に形成する工程と、
前記フォトレジストを除去してからフィールド酸化膜を形成し、前記窒化シリコン膜および前記窒化シリコン膜下方の前記酸化膜を除去する工程と、
前記能動素子形成領域のうち前記光電変換領域の上面の前記一部には第2導電型の拡散層を形成し、その他の部分には第１導電型あるいは第２導電型の拡散層を形成する工程と、
からなるイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置、イメージセンサ、及び、光電変換装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳイメージセンサには、シリコン基板等の半導体基板に、画素としての光電変換素子を多数配列してなる光電変換装置、及び、光電変換装置からの信号電荷を処理するＣＭＯＳ回路を設けたものがある（例えば、特許文献１参照。）。
上記光電変換装置を構成する各画素は、例えば第１導電型であるＰ+型の半導体基板上に、半導体基板よりも第１導電型の不純物濃度が低い第１導電型層（例えばＰ型層）を形成しておき、この第１導電型層の上側位置に第２導電型からなる光電変換素子としての光電変換領域（例えばＮ型領域）を形成して構成される。すなわち、半導体基板及び光電変換領域によって画素となるフォトダイオードが構成されることになる。なお、上記第１導電型層はエピタキシャル層によって形成されている。
【０００３】
上記構成の場合には、第１導電型層で発生した光電子のうち、半導体基板に向けて拡散する電子は、半導体基板において再結合されて消滅するため、隣接画素への電荷のクロストークや、緩和時間の長い電子が１フレームの読み出し時間を過ぎてから画素に到達し、次のフレームの読み出し時に読み出されることによって起こる画質の劣化（イメージラグ）を低減することができるようになっている。
また、ＣＭＯＳ回路は、例えば第１導電型あるいは第２導電型のＭＯＳトランジスタを含んで構成されるが、特に、上記半導体基板に第１導電型のＭＯＳトランジスタ（例えばＰＭＯＳトランジスタ）を設ける場合には、第１導電型層の表面から半導体基板の表面まで到達する第２導電型のウェル（例えばＮウェル）が形成されることになる。
【特許文献１】特開２００２−１７０９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体基板上に形成される第１導電型層はエピタキシャル層からなるため、光電変換装置の製造コストが高くなるという問題がある。
また、ＭＯＳトランジスタを構成する第２導電型のウェルは、第１導電型層よりも第１導電型の不純物濃度が高い半導体基板とＰＮ接合されるため、このＰＮ接合の相対的な不純物濃度が高くなり、第２導電型のウェルの電気的な耐圧が低下するという問題もある。
【０００５】
この発明は、上述した事情に鑑みてなされたものであって、クロストークやイメージラグの低減を図りながら、製造コストの削減を図ることができる光電変換装置及びその製造方法、並びに光電変換装置を備えるイメージセンサを提供することを目的としている。
また、ＭＯＳトランジスタを構成する第２導電型のウェルの電気的な耐圧の向上を図ることができる光電変換装置の製造方法を提供することも目的としている。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、この発明は以下の手段を提案している。
本発明の光電変換装置は、第１導電型の半導体基板と、該半導体基板上に配された前記第１導電型とは反対導電型である第２導電型の光電変換領域と、該光電変換領域の下方を覆うように前記半導体基板の内部に形成され、前記半導体基板よりも不純物濃度の高い前記第１導電型の埋め込み層とを備えることを特徴とする。
この光電変換装置においては、埋め込み層よりも半導体基板の下方側で発生した光電子は、埋め込み層において再結合することで消滅させることができる。
【０００７】
また、本発明の光電変換装置は、前記埋め込み層と前記光電変換領域とが、隙間を介して配されていることを特徴とする。
さらに、本発明のイメージセンサは、前記光電変換装置と、前記半導体基板上に設けられる前記第１導電型のＭＯＳトランジスタとを備え、該ＭＯＳトランジスタを構成する前記第２導電型のウェルが前記埋め込み層から離間して配置されることを特徴とする。
【０００８】
このイメージセンサによれば、ＭＯＳトランジスタを構成する第２導電型のウェルは、電荷のクロストークやイメージラグを低減するための埋め込み層から離間した位置に配置されると共に、上記埋め込み層よりも第１導電型の不純物濃度の低い半導体基板とＰＮ接合されているため、従来と比較して、上記ＰＮ接合の相対的な不純物濃度を低く設定することができる。
【０００９】
また、本発明の光電変換装置の製造方法は、第１導電型の半導体基板上に、前記第１導電型とは反対導電型である第２導電型の光電変換領域を形成する光電変換領域形成工程と、前記光電変換領域の下方を覆うように前記半導体基板の内部に、前記半導体基板よりも不純物濃度の高い前記第１導電型の埋め込み層を形成する埋め込み層形成工程とを備えることを特徴とする。
【００１０】
この光電変換装置の製造方法では、光電変換領域形成工程において、光電変換領域の形成領域を規定するフォトレジストのパターンを半導体基板上に形成した状態でイオン注入等を行うことにより、半導体基板上の所定位置に光電変換領域を形成することができる。そして、光電変換領域形成工程が終了した後に、上記フォトレジストのパターンを残した状態で埋め込み層形成工程を行うことにより、埋め込み層を光電変換領域の下方のみに形成することができる。
また、埋め込み層を光電変換領域の下方のみに形成することができるため、同一の半導体基板上に第１導電型のＭＯＳトランジスタを構成する第２導電型のウェルを形成しても、このウェルが埋め込み層に接触することがない。すなわち、第２導電型のウェルは埋め込み層よりも第１導電型の不純物濃度が低い半導体基板とＰＮ接合されるため、従来と比較して、上記ＰＮ接合の相対的な不純物濃度を低く設定することができる。
このように製造された光電変換装置においては、埋め込み層よりも半導体基板の下方側で発生した光電子は、埋め込み層において再結合することで消滅させることができる。
【００１１】
さらに、本発明の光電変換装置の製造方法は、前記光電変換領域上に、前記半導体基板と電気的に導通される前記第２導電型のシールド層を形成するシールド層形成工程を備え、該シールド層形成工程が、前記埋め込み層形成工程の直前に行われることを特徴とする。
【００１２】
このように製造された光電変換装置においては、電気的なノイズが外方からシールド層に到達した際に、上記ノイズを半導体基板に逃がすことができるようになっている。すなわち、このシールド層は、電気的なノイズが外方から光電変換領域内に侵入することを防ぐ役割を果たしている。
また、シールド層形成工程においては、シールド層の形成領域を規定するフォトレジストのパターンを半導体基板上に形成した状態でイオン注入等を行うことにより、光電変換領域上の所定位置にシールド層を形成することができる。そして、シールド層形成工程が終了した後に、上記フォトレジストのパターンを残した状態で埋め込み層形成工程を行うことにより、埋め込み層を光電変換領域の下方のみに形成することができる。
【発明の効果】
【００１３】
この発明によれば、埋め込み層よりも半導体基板の下方側で発生した光電子を埋め込み層において消滅させることができるため、光電変換領域に隣接する他の光電変換領域への電荷のクロストークや、所定時間以上の時間差をおいて同一画素に上記光電子が到達するイメージラグを低減することができる。
また、半導体基板に直接光電変換領域を形成することができる、すなわち、従来のように、エピタキシャル層を形成する必要もないため、光電変換装置の製造コスト削減を図ることもできる。
【００１４】
さらに、光電変換領域と埋め込み層との間に隙間を形成することにより、光電変換領域の下面全体が半導体基板と接合するため、光電変換領域と半導体基板とにより光電変換効率の高いフォトダイオードを構成することが可能となる。
また、上記光電変換装置に加えてＭＯＳトランジスタを備える場合には、第１導電型の半導体基板と第２導電型のウェルとのＰＮ接合の相対的な不純物濃度を低く設定することができるため、上述したクロストークやイメージラグを低減しながら、第２導電型のウェルの電気的な耐圧も向上させることができる。
【００１５】
さらに、光電変換領域形成工程若しくはシールド層形成工程の直後に埋め込み層形成工程を行うことにより、光電変換領域やシールド層と同一のフォトレジストのパターンを用いて埋め込み層を形成することができるため、光電変換装置の製造効率の向上を図ることができる。
また、光電変換領域上にシールド層を形成しておくことにより、電気的なノイズが外方から光電変換領域内に侵入することを防ぐことができるため、ノイズに基づく画質の低下を防止することができる。
【発明を実施するための最良の形態】
【００１６】
図１から図６は本発明に係る第１実施形態を示しており、図１に示すように、この実施の形態に係るイメージセンサは、第１導電型であるＰ型の半導体基板３（以下、Ｐ-型半導体基板３と呼ぶ。）上に多数の画素５を多数配列して構成される光電変換装置１を備えている。
この光電変換装置１の各画素５は、Ｐ-型半導体基板３上に第２導電型であるＮ型の光電変換領域７を配して構成されており、これらＰ-型半導体基板３及びＮ型の光電変換領域７によりフォトダイオードが構成されている。Ｐ-型半導体基板３の不純物濃度は、例えば１×１０15個／ｃｍ3となっており、Ｎ型の光電変換領域７の不純物濃度は、例えば、５×１０15個／ｃｍ3となっている。
【００１７】
この光電変換領域７上に位置するＰ-型半導体基板３の上面には、光電変換領域７よりも不純物濃度の高いＮ+層９と、Ｎ+層９から上方に延びるアルミ配線等の金属配線１１とが形成されており、金属配線１１は光電変換装置１の外側に配されるＣＭＯＳ回路（不図示）に繋げられている。すなわち、これらＮ+層９及び金属配線１１は、光電変換領域７に蓄積された信号電荷をＣＭＯＳ回路に移送する役割を果たしている。なお、上記ＣＭＯＳ回路は、例えばＰ-型半導体基板３の上面に設けられるようになっている。
【００１８】
また、各画素５は、上記Ｎ+層９の形成領域を除くＮ型の光電変換領域７上に、Ｐ型のシールド層１３及びフィールド酸化膜１５を順次積層して構成されている。
Ｐ型のシールド層１３はＰ-型半導体基板３と電気的に導通されており、電気的なノイズが外方からシールド層１３に到達した際に、上記ノイズをＰ-型半導体基板３に逃がすようになっている。すなわち、上記シールド層１３は、電気的なノイズが光電変換領域７内に侵入することを防ぐ役割を有している。また、上記シールド層１３は、Ｐ-型半導体基板３上面におけるリーク電流の低減の役割も果たすようになっている。なお、Ｐ型のシールド層１３の不純物濃度は、Ｐ-型半導体基板３の不純物濃度よりも高く、例えば８×１０16個／ｃｍ3となっている。
【００１９】
さらに、各画素５は、光電変換領域７の下方を覆うようにＰ-型半導体基板３の内部にＰ型の埋め込み層１７を形成して構成されている。Ｐ型の埋め込み層１７は、光電変換領域７と間に隙間を介して配置されている。このＰ型の埋め込み層１７の不純物濃度は、Ｐ-型半導体基板３の不純物濃度よりも高く、例えば５×１０16個／ｃｍ3となっている。
以上のように構成された各画素５の周囲に位置するＰ-型半導体基板３上面には、相互に隣接する画素５を電気的に分離するＰ型のＰ+分離領域１９と、Ｎ+層９から上方に延びるアルミ配線等の環状金属配線２１とが形成されている。
【００２０】
Ｐ+分離領域１９はＰ-型半導体基板３の他にシールド層１３とも電気的に接続されており、その不純物濃度はシールド層１３の不純物濃度よりも高い。環状金属配線２１は、例えばアルミから形成され、図示しない電源に接続されて所定の電位に保持されている。また、この環状金属配線２１は、画素５の領域を区画すると共に遮光の役割も果たしている。
なお、上述したフィールド酸化膜１５やＮ+層９、Ｐ+分離領域１９を含むＰ-型半導体基板３の上面全体には、電気的な絶縁材料からなる層間絶縁膜２３及び絶縁保護膜２５が順次積層されている。Ｎ+層９に接続された金属配線１１やＰ+分離領域１９に接続された環状金属配線２１は、上記層間絶縁膜２３の上面から突出しており、その突出部分が上記絶縁保護膜２５によって被覆されている。
【００２１】
次に、上記光電変換装置１の製造方法について以下に説明する。
この光電変換装置１を製造する際には、はじめに、図２に示すように、Ｐ-型半導体基板３の上面に厚さが３００Åのシリコン酸化膜３１を形成する（酸化膜形成工程）。次いで、シリコン酸化膜３１の上面に光電変換領域７の形成領域を規定するパターンのフォトレジスト３３を形成した状態で、燐イオンをイオン注入してＰ-型半導体基板３の上面側にＮ型の光電変換領域７を形成する（光電変換領域形成工程）。
そして、図３に示すように、上記フォトレジスト３３を残した状態で、ホウ素イオンを例えば１．２ＭｅＶのエネルギーでイオン注入して、Ｐ型の埋め込み層１７を光電変換領域７の下方に形成する（埋め込み層形成工程）。この工程においては、光電変換領域７用のフォトレジスト３３のパターンにより埋め込み層１７を形成しているため、埋め込み層１７が光電変換領域７の下方のみに形成されることになる。また、上述した所定のエネルギーでイオン注入を行うことで、光電変換領域７との間に隙間を介して埋め込み層１７が形成されることになる。
【００２２】
上記埋め込み層形成工程の終了後には、光電変換領域７用のフォトレジスト３３を除去する。
その後、図４に示すように、シリコン酸化膜３１の上面のうち、能動素子形成領域（Ｎ+層９やＰ+分離領域１９を形成する領域）に窒化シリコン膜３５を形成する。さらに、シリコン酸化膜３１の上面にシールド層１３の形成領域をさらに規定するパターンのフォトレジスト３７を形成した状態で、２フッ化ホウ素イオンをイオン注入して、Ｎ型の光電変換領域７上にＰ型のシールド層１３を形成する（シールド層形成工程）。このシールド層１３の形成領域は、上記フォトレジスト３７及び窒化シリコン膜３５によって規定されている。
なお、この工程においては、上記フォトレジスト３７にＣＭＯＳ回路のＭＯＳトランジスタを構成する素子分離（Ｐ型フィールドドープ）の形成領域を規定するパターンも形成しておくことで、上記イオン注入によりシールド層及びＰ型フィールドドープを同時に形成することができる。
【００２３】
上記シールド層形成工程の終了後には、上記フォトレジスト３７を除去する。そして、窒化シリコン膜３５に被覆されていないシリコン酸化膜３１を成長させて、図５に示すように、厚さが５０００Åのフィールド酸化膜１５を形成する（フィールド酸化膜形成工程）。フィールド酸化膜１５の形成終了後には、窒化シリコン膜３５及びこれに被覆されたシリコン酸化膜３１を除去する。
次いで、ＣＭＯＳ回路を構成するＭＯＳトランジスタのゲート酸化膜（不図示）を形成しておく。その後、トランジスタのゲート電極（不図示）を形成し、図６に示すように、フィールド酸化膜１５が形成されていない光電変換領域７上にＮ+層９を形成すると共に、フィールド酸化膜１５の周囲に位置するＰ-型半導体基板３の上面にＰ+分離領域１９を形成する（導電層形成工程）。この工程においては、Ｎ+層９やＰ+分離領域１９の形成と同時に、ＭＯＳトランジスタのソース領域やドレイン領域となるＮ+拡散層、Ｐ+拡散層を形成することができる。
【００２４】
そして、図１に示すように、フィールド酸化膜１５やＮ+層９、Ｐ+分離領域１９を含むＰ-型半導体基板３の上面全体に層間絶縁膜２３を形成し、この層間絶縁膜２３にＮ+層９、Ｐ+分離領域１９や、ＭＯＳトランジスタのゲート領域、ソース領域及びドレイン領域の配線を取り出すコンタクトホールを形成する。最後に、層間絶縁膜２３の上面から突出するように上記コンタクトホールにアルミ等からなる金属配線１１や環状金属配線２１、ゲート領域、ソース領域及びドレイン領域の配線を形成すると共に、これら金属配線１１や環状金属配線２１を被覆する絶縁保護膜２５を形成する。以上により、光電変換装置１の製造が完了する。
【００２５】
上記のように製造された光電変換装置１においては、埋め込み層１７よりもＰ-型半導体基板３の下方側で発生した光電子は、埋め込み層１７において再結合することで消滅させることができるため、光電変換領域７に隣接する他の光電変換領域への電荷のクロストークや、所定時間以上の時間差をおいて同一の画素５に上記光電子が到達するイメージラグを低減することができる。
また、光電変換装置１及びその製造方法によれば、Ｐ-型半導体基板３に直接光電変換領域７を形成することができる、すなわち、従来のように、エピタキシャル層を形成する必要もないため、光電変換装置１の製造コスト削減を図ることもできる。
【００２６】
さらに、光電変換領域７と埋め込み層１７との間に隙間を形成することにより、光電変換領域７の下面全体がＰ-型半導体基板３と接合するため、光電変換領域７とＰ-型半導体基板３とにより光電変換効率の高いフォトダイオードを構成することが可能となる。
また、光電変換領域形成工程の直後に埋め込み層形成工程を行うことにより、光電変換領域７と同一のフォトレジスト３３を用いて埋め込み層１７を形成することができるため、光電変換装置１の製造効率の向上を図ることができる。
【００２７】
さらに、光電変換領域７上にシールド層１３を形成しておくことにより、電気的なノイズが外方から光電変換領域７内に侵入することを防ぐことができるため、ノイズに基づく画質の低下を防止することができる。
また、上記製造方法によれば、同一のＰ-型半導体基板３に光電変換装置１と同時にＣＭＯＳ回路のＭＯＳトランジスタを設けることもできるため、光電変換装置１及びＣＭＯＳ回路からなるイメージセンサの製造効率の向上を図ることもできる。
【００２８】
次に、本発明に係る第２実施形態について図７から図１２を参照して説明する。なお、第１実施形態の光電変換装置１と同一の構成要素については同一符号を付して、その説明を省略する。
図７に示すように、この光電変換装置４１の各画素４３においては、Ｐ型の埋め込み層１７がＮ+層９とＰ-型半導体基板３の厚さ方向に重ならない位置に形成されている。すなわち、Ｐ型の埋め込み層１７はＮ+層９の形成領域を除く光電変換領域７の下方に形成されている。また、埋め込み層１７は、光電変換領域７の周縁よりも外側まで形成されており、その周縁はＰ+分離領域１９や後述するＰ型フィールドドープ４７の下方に位置している。
【００２９】
また、Ｐ-型半導体基板３上にはＣＭＯＳ回路を構成するＰＭＯＳトランジスタ（第１導電型のＭＯＳトランジスタ）４５が、Ｐ+分離領域１９及びこれに隣接して形成されたＰ型の素子分離であるＰ型フィールドドープ４７を介して、光電変換装置４１の画素４３に隣り合って設けられている。
ＰＭＯＳトランジスタ４５は、Ｐ-型半導体基板３の上面に形成されるＮ型のＮウェル（第２導電型のウェル）４９内に、ソース領域やドレイン領域となるＰ+拡散層（不図示）を形成して構成される。このＮウェル４９は、埋め込み層１７やＰ型フィールドドープ４７から離間した位置に配されている。
これら光電変換装置４１及びＰＭＯＳトランジスタ４５を含むＣＭＯＳ回路によってイメージセンサが構成されている。
【００３０】
以上のように構成されたイメージセンサを製造する際には、はじめに、図８に示すように、第１実施形態と同様の酸化膜形成工程を行ってシリコン酸化膜３１を形成し、Ｎウェル４９を形成する。次いで、第１実施形態と同様の光電変換領域形成工程を行って光電変換領域７を形成して、フォトレジスト３３を除去する。
そして、図９に示すように、シリコン酸化膜３１の上面のうち、能動素子形成領域（Ｎ+層９やＰ+分離領域１９を形成する領域）に窒化シリコン膜３５を形成する。その後、第１実施形態と同様のシールド層形成工程を行ってシールド層１３を形成する。
【００３１】
なお、この実施形態のシールド層形成工程においては、Ｎウェル４９上に位置するシリコン酸化膜３１の上面にもフォトレジスト３７を形成しておき、また、このフォトレジスト３７には、Ｐ型フィールドドープ４７の形成領域を規定するパターンを形成しておく。これにより、上記工程における２フッ化ホウ素イオンのイオン注入によって、シールド層１３と同時にＰ型フィールドドープ４７を形成することができる。
その後、図１０に示すように、上記フォトレジスト３７を残した状態で、第１実施形態と同様の埋め込み層形成工程を行ってＰ型の埋め込み層１７を光電変換領域７の下方に形成する。この工程のイオン注入では、ホウ素イオンが窒化シリコン膜３５を貫通するため、埋め込み層１７はフォトレジスト３７のパターンのみで形成されることになる。すなわち、埋め込み層１７は、フォトレジスト３７と重ならない光電変換領域７の下方に形成されることになる。
【００３２】
上記埋め込み層形成工程の終了後には、上記フォトレジスト３７を除去する。そして、窒化シリコン膜３５に被覆されていないシリコン酸化膜３１を成長させるフィールド酸化膜形成工程を行い、図１１に示すように、フィールド酸化膜１５を形成する。フィールド酸化膜１５の形成終了後には、窒化シリコン膜３５及びこれに被覆されたシリコン酸化膜３１を除去する。
次いで、ＣＭＯＳ回路を構成するＰＭＯＳトランジスタ４５やＮＭＯＳトランジスタ（不図示）のゲート酸化膜（不図示）を形成しておく。その後、第１実施形態と同様の導電層形成工程を行って、図１２に示すように、Ｎ+層９及びＰ+分離領域１９を形成する。
【００３３】
この工程においては、Ｎ+層９やＰ+分離領域１９の形成と同時に、上記ＭＯＳトランジスタのソース領域やドレイン領域となるＮ+拡散層、Ｐ+拡散層を形成することができる。すなわち、ＰＭＯＳトランジスタ４５のソース領域やドレイン領域となるＰ+拡散層をＰ+分離領域１９と同時に形成することができる。
最後に、図７に示すように、第１実施形態と同様にＰ-型半導体基板３の上面全体に層間絶縁膜２３及び絶縁保護膜２５を積層すると共に、金属配線１１や環状金属配線２１、ゲート領域、ソース領域及びドレイン領域の配線を形成することで、光電変換装置４１及びＣＭＯＳ回路を含むイメージセンサの製造が完了する。
【００３４】
上記イメージセンサの製造方法によれば、第１実施形態と同様の効果を奏する。
また、シールド層形成工程の直後に埋め込み層形成工程を行うことにより、シールド層１３と同一のフォトレジスト３７のパターンを用いて埋め込み層１７を形成することができるため、光電変換装置１の製造効率の向上を図ることができる。
【００３５】
さらに、上記のように製造されたイメージセンサによれば、ＰＭＯＳトランジスタ４５を構成するＮウェル４９は、クロストークやイメージラグを低減するための埋め込み層１７から離間した位置に配置されると共に、埋め込み層１７よりも不純物濃度の低いＰ-型半導体基板３とＰＮ接合されているため、従来と比較して、上記ＰＮ接合の相対的な不純物濃度を低く設定することができる。したがって、クロストークやイメージラグを低減しながら、Ｎウェル４９の電気的な耐圧も向上させることができる。
【００３６】
なお、イメージセンサを製造する製造工程は、上記第２実施形態の順番に限らず、少なくとも埋め込み層形成工程の直前にシールド層形成工程を行えばよい。すなわち、イメージセンサの製造工程は、例えば下記の順番で行われるとしても良い。
はじめに、図１３に示すように、第１実施形態と同様に、酸化膜形成工程を行ってシリコン酸化膜３１を形成した後に、光電変換領域形成工程を行って光電変換領域７を形成して、フォトレジスト３３を除去する。次いで、図１４に示すように、シリコン酸化膜３１の上面のうち、能動素子形成領域に窒化シリコン膜３５を形成した状態で、フィールド酸化膜形成工程を行ってフィールド酸化膜１５を形成する。そして、上記窒化シリコン膜３５及びこれに被覆されたシリコン酸化膜（不図示）を除去してから、Ｎウェル４９を形成する。なお、これらフィールド酸化膜１５及びＮウェル４９を形成する順番は、上述のものと逆でも構わない。
【００３７】
これらフィールド酸化膜１５及びＮウェル４９の形成後には、第２実施形態と同様に、図１５に示すように、フォトレジスト５１を用いてシールド層形成工程を行ってシールド層１３を形成すると共に、同一のフォトレジスト５１を用いてＰ型フィールドドープ４７を同時に形成する。
さらに、上記同一のフォトレジスト５１を残した状態で、埋め込み層形成工程を行ってＰ型の埋め込み層１７を光電変換領域７の下方に形成する。そして、この工程の終了後にフォトレジスト５１を除去する。
【００３８】
その後は、全て第２実施形態と同様に、ＭＯＳトランジスタのゲート酸化膜（不図示）を形成して導電層形成工程を行って、図１２に示すように、Ｎ+層９及びＰ+分離領域１９を形成すると共に、上記ＭＯＳトランジスタのソース領域やドレイン領域となるＮ+拡散層、Ｐ+拡散層を形成する。最後に、図７に示すように、Ｐ-型半導体基板３の上面全体に層間絶縁膜２３及び絶縁保護膜２５を積層すると共に、金属配線１１や環状金属配線２１、ゲート領域、ソース領域及びドレイン領域の配線を形成することで、イメージセンサの製造が完了する。
【００３９】
なお、上述した全ての実施形態において、Ｐ型の埋め込み層１７は、Ｎ型の光電変換領域７と間に隙間を介して配置されるとしたが、これに限ることはなく、少なくともＮ型の光電変換領域７の下方を覆うようにＰ-型半導体基板３の内部に形成されていればよい。すなわち、Ｐ型の埋め込み層１７はＮ型の光電変換領域７と接合する位置に配置されるとしても構わない。
また、上記実施形態における各層の導電型を反転させても良い。すなわち、例えば、Ｐ-型半導体基板３、Ｎ型の光電変換領域７、Ｐ型の埋め込み層１７を、それぞれＮ-型半導体基板、Ｐ型の光電変換領域、Ｎ型の埋め込み層に代えてもよい。
【００４０】
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【図面の簡単な説明】
【００４１】
【図１】この発明の第１実施形態に係る光電変換装置を示す概略断面図である。
【図２】図１に示す光電変換装置の製造方法を示す概略断面図である。
【図３】図１に示す光電変換装置の製造方法を示す概略断面図である。
【図４】図１に示す光電変換装置の製造方法を示す概略断面図である。
【図５】図１に示す光電変換装置の製造方法を示す概略断面図である。
【図６】図１に示す光電変換装置の製造方法を示す概略断面図である。
【図７】この発明の第２実施形態に係るイメージセンサの光電変換装置及びＰＭＯＳトランジスタを示す概略断面図である。
【図８】図７に示すイメージセンサの第１の製造方法を示す概略断面図である。
【図９】図７に示すイメージセンサの第１の製造方法を示す概略断面図である。
【図１０】図７に示すイメージセンサの第１の製造方法を示す概略断面図である。
【図１１】図７に示すイメージセンサの第１の製造方法を示す概略断面図である。
【図１２】図７に示すイメージセンサの第１の製造方法を示す概略断面図である。
【図１３】図７に示すイメージセンサの第２の製造方法を示す概略断面図である。
【図１４】図７に示すイメージセンサの第２の製造方法を示す概略断面図である。
【図１５】図７に示すイメージセンサの第２の製造方法を示す概略断面図である。
【図１６】図７に示すイメージセンサの第２の製造方法を示す概略断面図である。
【符号の説明】
【００４２】
１，４１  光電変換装置
３        Ｐ-型半導体基板
７        光電変換領域
１７      埋め込み層
４５      ＰＭＯＳトランジスタ（第１導電型のＭＯＳトランジスタ）
４９      Ｎウェル（第２導電型のウェル）
【図１】
0005199545.tif 000002
【図２】
0005199545.tif 000003
【図３】
0005199545.tif 000004
【図４】
0005199545.tif 000005
【図５】
0005199545.tif 000006
【図６】
0005199545.tif 000007
【図７】
0005199545.tif 000008
【図８】
0005199545.tif 000009
【図９】
0005199545.tif 000010
【図１０】
0005199545.tif 000011
【図１１】
0005199545.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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