(57)【特許請求の範囲】
【請求項１】
熱アシストスイッチング（ＴＡＳ）式書き込み手順にもとづき磁気ランダムアクセスメモリ（ＭＲＡＭ）セルにデータを書き込むための方法であって、このメモリセルが、少なくとも第一の磁気レイヤ、第二の磁気レイヤ及び第一の磁気レイヤと第二の磁気レイヤの間に配置された絶縁レイヤを有する磁気トンネル接合部を備えるとともに、更に、ワードラインによって制御される選択トランジスタと、接合部と電気的に接続された電流ラインとを備えている方法において、
この電流ラインが、
・接合部を加熱するための加熱電流を流す第一の機能と、
・接合部が好適な高い方の温度閾値に達した場合に、第一の磁気レイヤの磁化を切り換える磁場を発生させるためのフィールド電流を流す第二の機能と、
有し、この方法が、
ａ）接合部を加熱するために、電流ラインを介して接合部に加熱電流を流す工程と、
ｂ）ストレッジレイヤの磁化を切り換えるために、電流ラインにフィールド電流を流す工程と、
ｃ）接合部が好適な高い方の温度閾値に達した後、接合部を冷却するために、加熱電流を停止する工程と、
ｄ）接合部が低い方の温度閾値にまで冷却された後、フィールド電流を停止する工程と、
を有し、
前記の加熱電流を流す工程が、前記のフィールド電流を流す工程を開始する前に開始され、前記の加熱電流を停止する工程が、前記のフィールド電流を流す工程を開始した後で、前記のフィールド電流を停止する工程を開始する前に開始される、
ことを特徴とする方法。
【請求項２】
当該のフィールド電流が、第一の磁気レイヤの磁化を切り換えることが可能な磁場を発生させるフィールド電流であるか、或いは第一の磁気レイヤの磁化の切り換えを誘導するスピン偏極された書き込み電流であることを特徴とする請求項１に記載の方法。
【請求項３】
選択トランジスタを導通モード（ＯＮ）で動作させて、当該の加熱電流を主にワードラインの電圧によって制御することを特徴とする請求項１に記載の方法。
【請求項４】
当該の電流ラインが有限な抵抗を有し、その抵抗をフィールド電流の制限又は調節のために使用することを特徴とする請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の対象は、２００７年１０月９日に提出した米国非暫定特許出願第１１／８６９，６３２号と関連しており、そのため、その開示内容の全体をここに参照して明確に組み入れるものである。
【０００２】
本発明は、概して、ランダムアクセスメモリに関し、排他的ではないが詳しくは、磁気トンネル接合にもとづくメモリセルに関する。
【背景技術】
【０００３】
磁気メモリＭＲＡＭは、室温において大きな磁気抵抗を有する磁気トンネル接合（ＭＴＪ）の発見に伴い新たな関心の的となっている。これらの磁気ランダムアクセスメモリは、速度（書き込みと読み出しが数ナノ秒の時間）、非揮発性及び電離放射に対する無感応性などの多くの利点を提供する。従って、それらは、益々コンデンサの荷電状態にもとづく従来技術をより多く使用するメモリに取って代わりつつある。
【０００４】
熱アシストスイッチング磁気トンネル接合（ＴＡＳ−ＭＴＪ）にもとづくＭＲＡＭセルは、特許文献１と２に記載されている。それらの典型的な実施形態は、それぞれ磁場発生用とセル接合部の加熱又はセル状態の読み出し用に二つの専用の線を使用している。
【０００５】
図１ａは、そのような従来のＴＡＳ−ＭＴＪにもとづくＭＲＡＭセル１の単一のメモリセル１の第一の実施形態を図示しており、セル１は、頁面に対して平行に表示されている、選択ＣＭＯＳトランジスタ３とビットライン４の間に配置された接合部２を有する。また、ビットライン４に対して垂直には、フィールド（書き込み）ライン５が接合部２の下に配置されている。この構成では、接合部２の底部と選択トランジスタ３の間にストラップ７が必要である。詳しくは、フィールドライン５は、Ｍ２のＣＭＯＳメタルレベルを使用しており、選択トランジスタのソース／ドレイン（Ｓ／Ｄ）ノードを接続するために、二つのＭ１メタルレベルが必要である。ビットライン４は、Ｍ３のＣＭＯＳメタルレベル内に有る。図１ａのセル構成では、Ｍ２メタルレベルにおいて、フィールドライン５とセルストラップ７の間に最小限の間隔ｄが必要であり、セル１のサイズを増大させている。接合部２の底部をストラップ７として使用することは、当該の隣接する二つのストラップ７の間に必要な最小限の間隔のために、隣接する二つのセル１の間の距離を一層増大させる可能性が有る。
【０００６】
ＴＡＳ−ＭＴＪにもとづくＭＲＡＭセル１の書き込み手順は、ビットライン４を介して接合部２を流れる加熱電流３１により接合部２を加熱することによって実行される。加熱は、トランジスタ３が導通モード（ＯＮ）となった場合に完了する。同時に、或いは短時間の遅延後に、接合部２が好適な温度閾値に達したら、フィールド電流４１をフィールドライン５に流して、（図示されていない）ソフト磁気レイヤ又はストレッジレイヤの磁化を適切な向きに切り換えることによって、接合部２をアドレス指定することができる磁場４２を発生させる。次に、選択トランジスタ３を遮断モード（ＯＦＦ）に設定するか、或いはトランジスタのソース・ドレインバイアスを解除することによって、加熱電流３１を停止する。フィールド電流４１は、接合部２を冷却している間維持され、次に、接合部２が、ストレッジレイヤの磁化を書き込まれた状態に固定するための温度に到達したら停止される。
【０００７】
図１ｂは、代替構成による従来のＴＡＳ−ＭＴＪにもとづくＭＲＡＭセル１を図示しており、フィールドライン５が、磁気セル１の上に配置されている。図１ｂの構成では、フィールドライン５は、Ｍ３のＣＭＯＳメタルレベルを使用している。ビットライン４は、Ｍ２のＣＭＯＳメタルレベルに配置されており、接合部２は、Ｍ１とＭ２のメタルレベルの間に配置されている。この構成によって、図１ａの構成のストラップ７がもはや不要となり、セル１をトランジスタ３の上に重ねることができるので、密度の増大又はセルサイズの低減が可能となる。図１ｂのセル１の書き込み手順は、図１ａのセル１の手順と似ている。しかし、典型的には、図１ａの構成のセル１に書き込むために使用される電流の少なくとも二倍の大きさとなる、図１ｂの構成のセル１に書き込むためのフィールド電流４１を使用するには、Ｍ３のメタルレベルと接合部２の間の距離ｈを大きくする必要が有る。図１ａと図１ｂのセル構成は、両方とも少なくとも三つのＣＭＯＳメタルレベルを必要とする。
【０００８】
電力消費量が少ないＴＡＳ−ＭＴＪにもとづくＭＲＡＭセルに対する需要と、セル密度が高く製造コストの低いＴＡＳ−ＭＴＪにもとづくＭＲＡＭセルアレイを備えたメモリデバイスに対する需要とが存在する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第６９５０３３５号明細書
【特許文献２】米国特許公開第２００６２９１２７６号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以上のことから、本発明の課題は、従来技術の少なくとも幾つかの制約を克服した磁気ランダムアクセスメモリ（ＭＲＡＭ）セルを提案することである。
【課題を解決するための手段】
【００１１】
本課題は、本発明にもとづき、独立請求項の特徴を有するシステム及び方法によって解決され、好ましい実施形態は、従属請求項と明細書に記載されている。
【００１２】
また、本課題は、少なくとも第一の磁気レイヤ、第二の磁気レイヤ及び第一の磁気レイヤと第二の磁気レイヤの間に配置された絶縁レイヤを有する磁気トンネル接合部を備えた、熱アシストスイッチング式書き込み手順にもとづく磁気ランダムアクセスメモリ（ＭＲＡＭ）セルであって、このメモリセルが、更に、選択トランジスタと、接合部と電気的に接続された電流ラインとを備えているメモリセルにおいて、この電流ラインが、接合部を加熱するための第一の電流成分を流すための第一の機能と、第一の磁気レイヤの磁化を切り換えるための第二の電流成分を流すための第二の機能とを有することを特徴とするメモリセルによって解決される。
【００１３】
本発明の実施形態では、第二の電流成分は、第一の磁気レイヤの磁化を切り換えることが可能な磁場を発生させるフィールド電流である。
【００１４】
本発明の別の実施形態では、第二の電流成分は、第一の磁気レイヤの磁化の切り換えを誘導するスピン偏極された書き込み電流である。
【００１５】
また、本課題は、本発明の磁気メモリセルにデータを書き込むための方法において、
ａ）接合部を加熱するために、電流ラインを介して接合部に第一の電流成分を流す工程と、
ｂ）ストレッジレイヤの磁化を切り換えるために、電流ラインに第二の電流成分を流す工程と、
ｃ）接合部が好適な高い方の温度閾値に達した後、接合部を冷却するために、第一の電流成分を停止する工程と、
ｄ）接合部が低い方の温度閾値にまで冷却された後、第二の電流成分を停止する工程と、
を有する方法によって解決される。
【００１６】
本発明の実施形態では、第二の電流成分は、第一の磁気レイヤの磁化を切り換えることが可能な磁場を発生させるフィールド電流である。
【００１７】
本発明の別の実施形態では、第二の電流成分は、第一の磁気レイヤの磁化の切り換えを誘導するスピン偏極された書き込み電流である。
【００１８】
従来技術のセル構成と異なり、本発明のセルは、二つのＣＭＯＳメタルレベルしか必要とせず、その結果製造の複雑さとコストが削減されることとなる。更に、電流ラインが、接合部と隣接して配置されており、フィールド電流による磁場の発生効率を向上させるとともに、電力消費量の少ないセルが得られる。
【００１９】
図面に図示し、例として挙げた実施形態の記述によって、本発明は、より良く理解される。
【図面の簡単な説明】
【００２０】
【図１ａ】従来技術の第一の構成による熱アシストスイッチング式磁気トンネル接合にもとづく磁気ランダムアクセスメモリ（ＴＡＳ−ＭＴＪ  ＭＲＡＭ）セルの図
【図１ｂ】従来技術の第二の構成によるＴＡＳ−ＭＴＪ  ＭＲＡＭセルの図
【図２】本発明の実施形態によるシングルラインのＴＡＳ−ＭＴＪ  ＭＲＡＭセルの図
【図３ａ】本発明の異なる実施形態によるシングルラインのＴＡＳ−ＭＴＪ  ＭＲＡＭセル内を流れるフィールド電流及び加熱電流のパルスシーケンス図
【図３ｂ】本発明の異なる実施形態によるシングルラインのＴＡＳ−ＭＴＪ  ＭＲＡＭセル内を流れるフィールド電流及び加熱電流のパルスシーケンス図
【図３ｃ】本発明の異なる実施形態によるシングルラインのＴＡＳ−ＭＴＪ  ＭＲＡＭセル内を流れるフィールド電流及び加熱電流のパルスシーケンス図
【図３ｄ】本発明の異なる実施形態によるシングルラインのＴＡＳ−ＭＴＪ  ＭＲＡＭセル内を流れるフィールド電流及び加熱電流のパルスシーケンス図
【発明を実施するための形態】
【００２１】
図面は、縮尺通りに図示されておらず、分かり易くするために、図面を通して同様の構造又は機能の構成要素を全般的に同じ符号で表示していることに留意されたい。また、図面は、好ましい実施形態の記述を容易にするためだけを目的としていることに留意されたい。図面は、本発明の開示内容の全ての特徴を図示しておらず、開示内容の範囲を制限するものではない。
【００２２】
以下の記述でＳＬ−ＴＡＳセル１と称する、本発明によるシングルライン（ＳＬ）の熱アシストスイッチング（ＴＡＳ）式磁気トンネル接合（ＭＴＪ）にもとづく磁気ランダムアクセスメモリ（ＭＲＡＭ）セルの実施形態が、図２に図示されている。ＳＬ−ＴＡＳセル１は、少なくとも第一の磁気レイヤ（ここでは磁気ストレッジレイヤ２３）と、第二の磁気レイヤ（ここではリファレンス磁気レイヤ２１）と、（リファレンスレイヤ２１とストレッジレイヤ２３の間に挿入された）絶縁レイヤ２２とから成る磁気トンネル接合部２を備えている。接合部２は、そのリファレンスレイヤ２１の側における選択トランジスタ３、例えば、ＣＭＯＳトランジスタと、そのストレッジレイヤ２３の側における接合部２と電気的に接続された電流ライン８との間に配置されている。制御電流ライン又はワードライン６は、トランジスタ３の開閉を制御して、メモリセル１を個別にアドレス指定するために使用される。
【００２３】
図２で頁面に対して平行に表示された電流ライン４は、加熱電流３１を流すためのビットラインとしての第一の機能と、接合部２のストレッジレイヤ２３の磁化を切り換えることが可能な磁場４２を発生させるためのフィールド電流４１を流すためのフィールドラインとしての第二の機能との両方の機能を果たしている。
【００２４】
磁気メモリデバイス（図示されていない）は、本発明による複数のメモリセル１から成るアレイを組み立てて、各メモリセル１の各接合部２のストレッジレイヤ２３の側を電流ライン８と接続し、その逆側を電流ライン８に対して垂直に配置されたワードライン６と接続することによって構成することができる。
【００２５】
本発明の実施形態では、ＳＬ−ＴＡＳセル１の書き込みプロセスは、第一の電流成分（ここでは接合部２を流れる加熱電流３１）で接合部２を加熱することによって実行される。加熱は、トランジスタ３が導通モード（ＯＮ）となった場合に完了する。接合部２が好適な温度に達したら、第二の電流成分（ここではフィールド電流４１）を電流ライン８に流して、ストレッジレイヤ２３の磁化を適切な向きに切り換えることによって接合部２をアドレス指定することが可能な磁場４２を発生させる。次に、選択トランジスタ３を遮断モード（ＯＦＦ）に設定するか、或いはトランジスタのソース・ドレインバイアスを解除することによって、加熱電流３１を停止する。フィールド電流４１は、接合部２を冷却している間は維持され、次に、接合部２が、磁化を書き込み状態に固定するための温度に達したら停止される。
【００２６】
本発明の別の実施形態（図示されていない）では、ＳＬ−ＴＡＳセル１の書き込みプロセスは、選択トランジスタ３の中の一つがＯＮの時に電流ライン８と接合部２を流れるスピン偏極された書き込み電流を用いて、ストレッジレイヤ２３の磁化を切り換えることによって実行される。そのようなＴＡＳアシスト書き込み手順と組み合わせた電流誘導式磁気スイッチングにもとづく書き込み動作は、特許文献１のＭＲＡＭにもとづくメモリの実施例に記載されている。本発明では、バイアス磁場は、スピン偏極された書き込み電流の一部を電流ライン８に流して、ストレッジレイヤ２３の磁化の切り換えに必要なスピン偏極された書き込み電流の大きさを最小化することによって発生させることができる。
【００２７】
読み出し手順の間に、トランジスタ３をＯＮに切り換えて、センス電流３２を電流ライン８を介して接合部２に流し、接合部２に加わる電圧を測定する。この電圧測定により、それに対応する接合部２の抵抗Ｒが得られる。磁場４２を加えられたストレッジレイヤ２３の磁化の向きがリファレンスレイヤ２１の磁化の向きと平行である場合、接合部の測定された第一の抵抗Ｒは低い。それと逆に、ストレッジレイヤ２３の第一の磁化の向きがリファレンスレイヤ２１の磁化の向きと逆平行である場合、接合部の高い方の抵抗Ｒが測定されることとなる。
【００２８】
それに代わって、接合部２にバイアス電圧を加えて、それに対応する電流を測定することによって、接合部の抵抗Ｒを求めることができる。
【００２９】
本発明による加熱電流３１とフィールド電流の考えられるパルスシーケンスが、図３ａ〜３ｄに図示されており、電流ライン８を流れる全電流Ｉblが、時間ｔに関してプロットされている。詳しくは、グラフ（ｂ）が、加熱電流３１のパルスシーケンスを表し、グラフ（ａ）が、加熱電流３１とフィールド電流４１の合計のパルスシーケンスを表し、その上のグラフが、それらに対応する書き込み時間（ＷＲＴ）のシーケンスを表している。
【００３０】
本発明の図３ａに図示されている実施形態では、フィールド電流４１と同時に、加熱電流３１が、電流ライン８を介して接合部２を流れる。ここで、大きさＩf のフィールド電流４１と大きさＩh の加熱電流３１が、時間ｔ0 に電流ライン８に加えられる。加熱電流３１は、接合部２が好適な高い方の温度閾値に達した時間ｔ1 で停止される。フィールド電流４１は、接合部２を冷却している間維持され、次に、時間ｔ2 で停止される。ここで、時間間隔ｔ2 −ｔ1 は、ストレッジレイヤの磁化がフィールド電流４１によって書き込まれた状態に固定される低い方の温度閾値に到達するのに十分な長さとしなければならない。図３ａの上のグラフ（ａ）では、Ｉbl＝Ｉf ＋Ｉh の電流の大きさとなる、加熱電流３１とフィールド電流４１の重畳した部分が時間ｔ0 とｔ1 の間の時間間隔に見える。
【００３１】
本発明の図３ｂに図示されている好ましい実施形態では、加熱電流３１が、最初に時間ｔ0 で電流ライン８に加えられ、次に、接合部２が、フィールド電流４１により発生した磁場によってストレッジレイヤ２３の磁化を容易に切り換えることが可能な程十分に加熱された後、フィールド電流４１が、時間ｔ1 で同じライン８に加えられる。再び、フィールド電流は、書き込まれた状態に磁化を固定するための温度に接合部２が達した場合にフィールド電流が停止される時間ｔ3 まで維持される。ここで、加熱電流３１は、時間ｔ1 の後で時間ｔ3 の前の時間ｔ2 まで維持される。
【００３２】
図３ａのフィールド電流４１及び加熱電流３１のパルスシーケンスは、フィールド電流及び加熱電流のパルスの同期がより簡単であるので、図３ｂのパルスシーケンスよりも実現が容易である。しかし、図３ｂのパルスシーケンスにより、フィールド電流４１のパルスの継続時間が短くなるので、平均的な電力消費量が低減される。
【００３３】
本発明の図３ｃに図示されている別の実施形態では、フィールド電流４１が、最初に時間ｔ0 で電流ライン８に加えられ、次に、加熱電流３１が、時間ｔ1 で同じライン８に加えられる。加熱電流は、時間ｔ2 で停止され、フィールド電流４１は、書き込まれた状態に磁化を固定するための温度に接合部２が到達した時間ｔ3 で停止される。ここで、ストレッジレイヤ２３の磁化は、接合部２が加熱されている、時間ｔ1 とｔ2 の間の時間間隔の間に切り換えられる。図３ｃのパルスシーケンスは、フィールド電流４１が加えられているが接合部２が未だ加熱されていない、時間ｔ0 とｔ1 の間の時間間隔の間にエネルギーが散逸する可能性が有るため、前記の図３ａと３ｂのパルスシーケンスよりも平均的な電力消費量が増大する傾向が有る。
【００３４】
本発明による図３ｄに図示されている更に別の実施形態では、加熱電流３１が、最初に時間ｔ0 で電流ライン８に加えられて、接合部２が十分に加熱された時間ｔ1 でトランジスタ３をＯＦＦ状態にすることによって停止される。同じ時間ｔ1 において、フィールド電流４１は、接合部２を冷却している間ライン８に同時に加えられ、次に、時間ｔ2 で停止される。図３ｄのパルスシーケンスは、ストレッジレイヤ２３の磁化の切り換えと加熱電流３１のパルス時間の間に大きな時間的な制約を課す可能性がある。実際には、フィールド電流４１は、加熱電流３１が停止されている時にのみ加えられるので、ストレッジレイヤ２３の磁化を容易に切り換えるのに十分な程度に接合部２が加熱される時間間隔は、図３ａ〜３ｃのパルスシーケンスの場合と比べて短い。
【００３５】
図２のセル構成では、接合部２を流れる加熱電流３１は、接合部２の加熱過多又は加熱不足を防止するように効果的に制御されなければならない。しかし、加熱電流３１及び／又はフィールド電流４１がライン８を流れた場合の有限な抵抗を持つ金属製電流ライン８の抵抗損のために、トランジスタ３のドレインバイアスは、電流ライン８に沿って変化する。ここで、ワードライン６へのバイアスを調整することによって、加熱電流３１を制御することができる。例えば、加熱電流３１が主にワードライン６の電圧によって制御され、トランジスタ３のドレインバイアスでは副次的にしか制御されない導通モード（ＯＮ）で選択トランジスタ３を動作させることによって、加熱電流３１を制御することができる。また、そのようにして加熱電流３１を制御することは、害を及ぼす可能性の有る電圧に接合部を曝すことから保護することとなる。更に、電流ライン８の抵抗は、フィールド電流４１の制限又は調整のために使用される。
【００３６】
トランジスタ３の電流を電流ライン８に沿ったアレイの物理的な位置に関わらず比較的一定に保つためには、例えば、前述したアレイ内において、電流ライン８を周期的に分割する必要が有る。しかし、そのようなアレイの分割は、アレイの効率を低下させる可能性が有る。分割する必要性は、フィールド電流４１を低下することによって、例えば、電流ライン８を被覆することによって軽減することができる。
【００３７】
本発明によるセル１によって、フィールドライン５を省くとともに、図１ｂのセル構成の通り、トランジスタ３の上に完全又は部分的にセル１を積み重ねることが可能となるために、従来のセルと比べて大幅に低減された効率的なセルサイズが得られる。例えば、１３０ｎｍ技術の場合、単純な設計レイアウトにより、所与のフィールド電流４１及び加熱電流３１に対する有効セルサイズが１／２に低減される。従って、本発明によるセル１を容易に小型化するとともに、セル密度を向上させた磁気メモリデバイスを実現することが可能となる。
【００３８】
従来技術のセル構成と比べて、図２のセル構成は、Ｍ１とＭ２の二つのＣＭＯＳメタルレベルしか必要としない。メタルレベルの数が低減された結果、マスクを製造する工程数が削減されるため、製造の複雑さとコストが低下する。
【００３９】
更に、電流ライン８が接合部２と電気的に接続されて、電流ライン８がストレッジレイヤ２３に近付くため、電流ライン８を流れるフィールド電流４１が、図１ａと１ｂのセル構成の各々と比べて最大の磁場４２を発生させる。そのため、図２のセル構成によって、より小さいフィールド電流４１を使用して、セルの電力消費量を低減することが可能になるとともに、フィールド電流４１による磁場４２の発生効率を増大させることが可能となる。
【００４０】
前述したセル１には、様々な修正と変更を加えることが可能であり、その特別な実施例を一例として図面に図示して、それにもとづき詳しく説明した。しかし、本開示は、ここで説明した特別な構成又は方法に限定されるものではなく、その逆に、本開示は、如何なる修正、同等物及び変更をも包含するものであると理解すべきである。
【符号の説明】
【００４１】
１    ＳＬ−ＴＡＳセル
２    磁気トンネル接合部
２１  ストレッジレイヤ（第一の磁気レイヤ）
２２  絶縁レイヤ
２３  リファレンスレイヤ（第二の磁気レイヤ）
３    選択トランジスタ
３１  加熱電流（第一の電流成分）
３２  センス電流
４    ビットライン
４１  フィールド電流（第二の電流成分）
４２  磁場
５    フィールドライン
６    ワードライン
７    ストラップ
８    電流ライン
ｄ    フィールドラインとセルストラップの間の間隔
ｈ    フィールド電流の大きさ
Ｉbl  電流ラインを流れる全電流
Ｉf   フィールド電流の大きさ
Ｉh   加熱電流の大きさ
Ｒ    接合部の抵抗
ＷＲＴ  書き込み時間
【図１ａ】
0005319369.tif 000002
【図１ｂ】
0005319369.tif 000003
【図２】
0005319369.tif 000004
【図３ａ】
0005319369.tif 000005
【図３ｂ】
0005319369.tif 000006
【図３ｃ】
0005319369.tif 000007
【図３ｄ】
0005319369.tif 000008