(57)【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセルに接続されてデータの読み出しおよび書き込みのための電位を伝達するビット線と、
読み出しおよび書き込み動作に先立ち前記ビット線の電位をモニターしてそのモニター結果に応じた中継降圧制御信号を生成するビット線電位モニター回路と、
前記中継降圧制御信号に基づいてビット線の降圧を行う降圧回路と、
を具備し、
前記ビット線電位モニター回路は、前記ビット線それぞれに対応して設けられ、
前記降圧回路は、前記ビット線電位モニター回路から出力される複数の前記中継降圧制御信号のＡＮＤまたはＯＲ論理の出力に基づいて前記ビット線それぞれの降圧を行う、
ことを特徴とする半導体記憶装置。
【請求項２】
メモリセルと、
前記メモリセルに接続されてデータの読み出しおよび書き込みのための電位を伝達するビット線と、
読み出しおよび書き込み動作に先立ち前記ビット線の電位をモニターしてそのモニター結果に応じた中継降圧制御信号を生成するビット線電位モニター回路と、
前記中継降圧制御信号に基づいてビット線の降圧を行う降圧回路と、
を具備し、
前記ビット線電位モニター回路は、前記ビット線それぞれに対応して設けられ、
前記降圧回路は、複数の前記ビット線で前記中継降圧制御信号を共有したうえで、当該共有する前記中継降圧制御信号に基づいて前記ビット線それぞれの降圧を行う、
ことを特徴とする半導体記憶装置。
【請求項３】
メモリセルと、
前記メモリセルに接続されてデータの読み出しおよび書き込みのための電位を伝達するビット線と、
読み出しおよび書き込み動作に先立ち前記ビット線の電位をモニターしてそのモニター結果に応じた中継降圧制御信号を生成するビット線電位モニター回路と、
前記中継降圧制御信号に基づいてビット線の降圧を行う降圧回路と、
データ記憶に用いられないレプリカメモリセルと、
前記レプリカメモリセルに接続されたレプリカビット線と、
を具備し、
前記ビット線電位モニター回路は、前記レプリカビット線の電位をモニターしてそのモニター結果に基づいて前記中継降圧制御信号を生成する、
ことを特徴とする半導体記憶装置。
【請求項４】
メモリセルと、
前記メモリセルに接続されてデータの読み出しおよび書き込みのための電位を伝達するビット線と、
読み出しおよび書き込み動作に先立ち前記ビット線の電位をモニターしてそのモニター結果に応じた中継降圧制御信号を生成するビット線電位モニター回路と、
前記中継降圧制御信号に基づいてビット線の降圧を行う降圧回路と、
前記メモリセルを選択するための電位を伝達するワード線と、
前記ワード線を起動させるワード線起動回路と、
前記ビット線の降圧が不十分な状態において前記ワード線起動回路が前記ワード線を起動させることを防止するワード線起動制御回路と、
を具備し、
前記ワード線起動制御回路は、前記中継降圧制御信号に基づいて制御される、
ことを特徴とする半導体記憶装置。
【請求項５】
メモリセルと、
前記メモリセルに接続されてデータの読み出しおよび書き込みのための電位を伝達するビット線と、
読み出しおよび書き込み動作に先立ち前記ビット線の電位をモニターしてそのモニター結果に応じた中継降圧制御信号を生成するビット線電位モニター回路と、
前記中継降圧制御信号に基づいてビット線の降圧を行う降圧回路と、
前記メモリセルを選択するための電位を伝達するワード線と、
前記ワード線を起動させるワード線起動回路と、
前記ワード線起動回路による前記ワード線の起動の傾きを調整するワード線起動傾き調整回路と、
を具備し、
前記ワード線起動傾き調整回路は、前記中継降圧制御信号に基づいて制御される、
ことを特徴とする半導体記憶装置。
【請求項６】
メモリセルと、
前記メモリセルに接続されてデータの読み出しおよび書き込みのための電位を伝達するビット線と、
読み出しおよび書き込み動作に先立ち前記ビット線の電位をモニターしてそのモニター結果に応じた中継降圧制御信号を生成するビット線電位モニター回路と、
前記中継降圧制御信号に基づいてビット線の降圧を行う降圧回路と、
データ記憶に用いられないレプリカメモリセルと前記レプリカメモリセルに接続されたレプリカビット線とを有するレプリカカラムと、
前記メモリセルと前記ビット線とを有する複数のデータ記憶ビット線カラムと、
前記メモリセルを選択するための電位を伝達するワード線と、
前記ワード線を起動させるワード線起動回路と、
前記ビット線の降圧が不十分な状態において前記ワード線起動回路が前記ワード線を起動させることを防止するワード線起動制御回路と、
を具備し、
前記降圧回路と前記ワード線起動制御回路とは、前記レプリカビット線の電位に基づいて、前記ビット線の降圧または前記ワード線の起動を制御する、
ことを特徴とする半導体記憶装置。
【請求項７】
メモリセルと、
前記メモリセルに接続されてデータの読み出しおよび書き込みのための電位を伝達するビット線と、
読み出しおよび書き込み動作に先立ち前記ビット線の電位をモニターしてそのモニター結果に応じた中継降圧制御信号を生成するビット線電位モニター回路と、
前記中継降圧制御信号に基づいてビット線の降圧を行う降圧回路と、
データ記憶に用いられないレプリカメモリセルと前記レプリカメモリセルに接続されたレプリカビット線とを有するレプリカカラムと、
前記メモリセルと前記ビット線とを有する複数のデータ記憶ビット線カラムと、
前記メモリセルを選択するための電位を伝達するワード線と、
前記ワード線を起動させるワード線起動回路と、
前記ワード線起動回路による前記ワード線の起動の傾きを調整するワード線起動傾き調整回路と、
を具備し、
前記降圧回路と前記ワード線起動傾き調整回路とは、前記レプリカビット線の電位に基づいて、前記ビット線の降圧または前記ワード線の起動の傾きを制御する、
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルと、前記メモリセルに接続されたビット線と、前記メモリセルからのデータ読み出しに先立って前記ビット線を前記電源電圧よりも低い所定の電圧レベルまで降圧する降圧回路とを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置において、データの読み出し速度の向上を図るために、読み出し動作に先立って電源電圧プリチャージのビット線を電源電圧よりも低い所定の電圧レベルまで降圧しておき、ビット線が電源電圧レベルからグランドレベルへ変化する時間を早めるという技術がある。ビット線の電源電圧レベルからグランドレベルへの変化は次段ゲートのＰＭＯＳトランジスタで検出されるが、ビット線の降圧レベルを検出用のトランジスタの動作領域以下にすると、貫通電流や誤読み出しが発生する。ビット線にセンスアンプやＰＭＯＳのクロスドライバが接続されている場合にも、同様に誤読み出しが発生する。したがって、ビット線の降圧レベルはＰＭＯＳトランジスタの閾値付近に設定する必要がある。
【０００３】
また、ビット線が電源電圧レベルにプリチャージされているＳＲＡＭ回路において、読み出し時または書き込み時の非選択カラムにおいて、ワード線起動と同時に、ビット線の電源電圧レベルの電荷がＳＲＡＭの“Ｌ”データを保持しているノードに流入する。この際、流入する電荷が多いと誤書き込みが発生する。誤書き込みに対する耐性のレベルを示す指標としてスタティックノイズマージン（Static Noise Margin）という指標がある。近年では、微細化によりスタティックノイズマージンが減少してきている。その対策として、ビット線の電源電圧レベルの電位を降圧して、ワード線起動時にビット線からメモリセルの“Ｌ”データを記憶しているノードに流入する電流を減らす技術がある。その際、ビット線降圧の程度が少ないと、上記原理により誤書き込みが発生する。逆に、降圧の程度が大きすぎると、ＳＲＡＭの“Ｈ”データを保持しているノードに流入するビット線の“Ｌ”レベルの電荷により、誤書き込みが発生する。したがって、ビット線をスタティックノイズマージンを確保できるレベル以下で、かつ、データ破壊が起こらないレベル以上という範囲で降圧する必要がある。
【０００４】
以下に図２４を参照して従来の半導体記憶装置におけるビット線降圧の技術について説明する。図２４（ａ）は従来の技術における半導体記憶装置の構成を示す回路図であり、図２４（ｂ）はその動作を示すタイミングチャートである。
【０００５】
図２４（ａ）において、１１はＳＲＡＭのメモリセルであり、１２はプリチャージ回路であり、１３は読み出し回路であり、１４は降圧回路であり、ＢＬ／ＢＬ￣は相補型のビット線であり、ＷＬはワード線であり、ＰＣはプリチャージ制御信号であり、ＤＣは降圧制御信号であり、ＱＰ５１，ＱＰ５２，ＱＰ５３はプリチャージ回路１２を構成するＰＭＯＳトランジスタであり、ＱＮ５１，ＱＮ５２は降圧回路１４を構成するＮＭＯＳトランジスタであり、ＱＰ５４はＰＭＯＳトランジスタであり、Ｉｎｖはインバータである。
【０００６】
降圧回路１４は、ワード線ＷＬの起動に先立ってビット線ＢＬ／ＢＬ￣を降圧するために設けられる。降圧トランジスタＱＮ５１，ＱＮ５２のドレインはビット線ＢＬ／ＢＬ￣に直接に接続され、ソースはグランドに接続され、ゲートはインバータＩｎｖを介してイコライズトランジスタＱＰ５４のゲートに接続される。このゲートは降圧制御信号ＤＣでドライブされる。
【０００７】
図２４（ｂ）に示すように、ワード線ＷＬの起動に先立ち、まずタイミングｔ５１において、プリチャージ制御信号ＰＣがネゲートされて“Ｈ”レベルとなりプリチャージトランジスタＱＰ５１，ＱＰ５２およびイコライズトランジスタＱＰ５３がオフし、ビット線ＢＬ／ＢＬ￣がフローティング状態になる。
【０００８】
次にタイミングｔ５２において、降圧制御信号ＤＣがアサートされて“Ｈ”レベルとなり、降圧回路１４における降圧トランジスタＱＮ５１，ＱＮ５２がオンになるとともに、イコライズトランジスタＱＰ５４がオンになり、ビット線ＢＬ／ＢＬ￣の電荷がディスチャージされ、ビット線ＢＬ／ＢＬ￣の電位が所定の電圧レベルに降圧される。所定の電圧レベルとしては、例えば、（ＶＤＤ−Ｖth）が考えられる。ここで、ＶＤＤはプリチャージに用いられる電源電圧であり、ＶthはＭＯＳトランジスタのしきい値電圧である。
【０００９】
次にタイミングｔ５３において、降圧制御信号ＤＣがネゲートされ“Ｌ”レベルになると、降圧トランジスタＱＮ５１，ＱＮ５２がオフになるとともに、イコライズトランジスタＱＰ５４がオフになり、ビット線ＢＬ／ＢＬ￣の降圧とイコライズが止まる。
【００１０】
次にタイミングｔ５４において、ワード線ＷＬがアサートされ、メモリセル１１からデータの読み出しが行われる。メモリセル１１に“０”が記憶されているときは、ビット線ＢＬからメモリセル１１へ電流が流れ込み、ビット線ＢＬの電位が低下し、相補ビット線ＢＬ￣は電位降下しない。このビット線ＢＬ＝“Ｌ”レベル、相補ビット線ＢＬ￣＝“Ｈ”レベルが読み出し回路１４によって読み出されて、“０”データと判断される。一方、メモリセル１１に“１”が記憶されているときは、相補ビット線ＢＬ￣からメモリセル１１へ電流が流れ込み、相補ビット線ＢＬ￣の電位が低下し、ビット線ＢＬは電位降下しない。このビット線ＢＬ＝“Ｈ”レベル、相補ビット線ＢＬ￣＝“Ｌ”レベルが読み出し回路１４によって読み出されて“１”データと判断される。図２４（ｂ）において、ビット線ＢＬ／ＢＬ￣の電位の破線は、ビット線ＢＬであるか相補ビット線／ＢＬであるかに関係なく、電位が低下している様子を表している。
【００１１】
次にタイミングｔ５５において、ワード線ＷＬが“Ｌ”レベルとされ、データ読み出しが終了する。さらにタイミングｔ５６において、プリチャージ制御信号ＰＣがアサートされて“Ｌ”レベルに変化し、プリチャージトランジスタＱＰ５１，ＱＰ５２およびイコライズトランジスタＱＰ５３がオンとなるので、ビット線ＢＬ／ＢＬ￣が電源電圧にプリチャージされる。
【００１２】
上記半導体記憶装置の起動において、ビット線ＢＬ／ＢＬ￣の降圧のレベルは、降圧制御信号ＤＣのパルス幅に応じて調整される。降圧レベルをΔＶ、降圧制御信号ＤＣのパルス幅をＴｗとすると、ΔＶ∝Ｔｗである。すなわち、降圧レベルΔＶは降圧制御信号ＤＣのパルス幅Ｔｗにほぼ比例する。
【非特許文献１】2006 VLSI [Wordline & Bitline Pulsing Schemes for Improving SRAM Cell Stability in Low-Vcc 65nm CMOS Design]
【発明の開示】
【発明が解決しようとする課題】
【００１３】
一般的に、ビット線の降圧は、動作サイクルの始めにワード線の起動に先立って行われる。サイクルの始まりからワード線の起動までの時間は短いため、降圧トランジスタは微小なパルス幅を有する降圧制御信号に基づいて制御される。従来の技術においては、ビット線の降圧レベルΔＶは降圧トランジスタＱＮ５１，ＱＮ５２に入力される降圧制御信号ＤＣのパルス幅Ｔｗに基づいて設定される。そのため、動作条件やデバイスばらつきに起因して降圧制御信号ＤＣのパルス幅Ｔｗが変動すると、降圧レベルΔＶに大きな差が生じて誤動作を引き起す。
【００１４】
半導体記憶回路の微細化に伴い、相対的にみて、ビット線の負荷容量のばらつきや降圧制御信号のパルス幅のばらつきが増大しており、ビット線の降圧レベルを補償することが益々困難となってきている。
【００１５】
また、ビット線の降圧回路とそのための制御回路による回路占有面積が大きくなる結果、回路レイアウト面積の増大や読み出し速度の増大を招くという問題がある。
【００１６】
本発明は、このような事情に鑑みて創作したものであって、デバイスばらつきや動作条件の変化の影響されることなくビット線を最適なレベルに降圧することを目的とする。
【課題を解決するための手段】
【００１７】
本発明は、
メモリセルと、
前記メモリセルに接続されデータの読み出しおよび書き込みのための電位を伝達するビット線と、
を備える半導体記憶装置において、
読み出しおよび書き込み動作に先立って前記ビット線の電位をモニターしそのモニター結果に基づいて前記ビット線の降圧量を調整するビット線電位モニター降圧回路、
さらに具備する。
【００１８】
または同様の半導体記憶装置において、
読み出しおよび書き込み動作に先立ち前記ビット線の電位をモニターしてそのモニター結果に応じた中継降圧制御信号を生成するビット線電位モニター回路と、
前記中継降圧制御信号に基づいてビット線の降圧を行う降圧回路と、
さらに具備する。
【発明の効果】
【００１９】
ビット線の電位（電荷量）に応じて降圧量を調整するので、降圧制御信号のパルス幅のばらつきやビット線ごとの負荷容量などのばらつきに影響を受けず、どのビット線も同じレベルに降圧することが可能となる。
【００２０】
また、モニター回路をメモリセルアレイの周辺に配置した光学ダミーパターンのトランジスタを用いることにより、周辺回路に降圧回路が不要で回路レイアウト面積の縮小が可能となる。
【００２１】
さらに、ビット線電位モニター回路で発行される中継降圧制御信号により、ワード線の起動を禁止することにより、降圧レベルが不完全な状態でワード線が起動してメモリセルのデータが破壊されるのを防止できる。或いは、降圧レベルが不完全な状態のときはワード線の起動能力を弱めることにより、一気にメモリセルにビット線電流が流入することを防止しメモリセルのデータが破壊されるのを防止できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明にかかわる半導体記憶装置の実施の形態を、図面を参照して詳細に説明する。
【００２３】
（実施の形態１）
図１は本発明の実施の形態１における半導体記憶装置の回路構成を示す。本実施形態の半導体記憶装置は、ＳＲＡＭ（Static Random Access Memory）からなりワード線ＷＬからのアクセスによって起動されるメモリセル１と、メモリセル１に接続されてデータの読み出しおよび書き込みのための電位を伝達するビット線ＢＬ／ＢＬ￣と、ビット線ＢＬ／ＢＬ￣の電位をモニターしてビット線ＢＬ／ＢＬ￣の電位に応じてビット線ＢＬ／ＢＬ￣の降圧量の調整を行うビット線電位モニター降圧回路４とを備える。
【００２４】
図２に具体的な回路の一例とタイミングチャートを示す。図２（ａ）に示すように、プリチャージ回路２は、プリチャージ用スイッチング素子であってＰＭＯＳトランジスタからなるスイッチングトランジスタＱＰ１，ＱＰ２とイコライズトランジスタＱＰ３とを備える。プリチャージトランジスタＱＰ１は、ドレインがビット線ＢＬに接続される。プリチャージトランジスタＱＰ２は、ドレインがビット線ＢＬ￣に接続される。プリチャージトランジスタＱＰ１のゲートとプリチャージトランジスタＱＰ２のゲートとイコライズトランジスタＱＰ３のゲートとは互いに接続される。これらのゲートにプリチャージ制御信号ＰＣの供給源（図示省略）に接続される。プリチャージトランジスタＱＰ１のソースとプリチャージトランジスタＱＰ２のソースは高電位側電源（ＶＤＤ）に接続される。
【００２５】
ビット線電位モニター降圧回路４は、降圧制御信号ＤＣによって制御される回路であって、ビット線ＢＬ／ＢＬ￣と降圧制御ノードＮＤとの間に接続されたビット線電位モニタートランジスタＱＰ１１，ＱＰ１２と、ＮＭＯＳ型の降圧トランジスタＱＮ１１とを備える。降圧トランジスタＱＮ１１は、降圧制御ノードＮＤとグランドとの間に接続されており、降圧制御ノードＮＤからゲート信号が入力される。
【００２６】
次に、上記のように構成された本実施の形態の半導体記憶装置の動作を図２（ｂ）のタイミングチャートを参照して説明する。タイミングｔ０において、ロウアクティブのプリチャージ制御信号ＰＣはアサート状態にあり、降圧制御信号ＤＣはネゲート状態にある。プリチャージ制御信号ＰＣが“Ｌ”レベルであるので、プリチャージトランジスタＱＰ１，ＱＰ２およびイコライズトランジスタＱＰ３はオン状態にある。したがって、ビット線ＢＬ／ＢＬ￣は、電源電圧ＶＤＤが印加されてプリチャージされる。その際、降圧制御ノードＮＤの電圧は、通常ＮＭＯＳの閾値レベルで安定している。
【００２７】
ワード線ＷＬの起動（タイミングｔ３）に先立ち、まずタイミングｔ１において、プリチャージ制御信号ＰＣがネゲートされて“Ｈ”レベルとなり、プリチャージトランジスタＱＰ１，ＱＰ２およびイコライズトランジスタＱＰ３がオフするために、ビット線ＢＬ／ＢＬ￣がフローティング状態になる。
【００２８】
次にタイミングｔ２において、降圧制御信号ＤＣがアサートされて“Ｈ”レベルから“Ｌ”レベルとなるために、ビット線電位モニター降圧回路４におけるビット線電位モニタートランジスタＱＰ１１，ＱＰ１２がオンして、降圧制御ノードＮＤにビット線ＢＬ／ＢＬ￣のチャージ電荷（電源電圧レベル）が流入する。このとき、ビット線ＢＬ／ＢＬ￣の電位が高いほど、またビット線ＢＬ／ＢＬ￣の負荷容量が大きいほど、大きな電荷が降圧制御ノードＮＤに流入する。流入した電荷により降圧制御ノードＮＤの電位が上昇し、降圧トランジスタＱＮ１１がオンする。降圧トランジスタＱＮ１１がオンすることによって降圧制御ノードＮＤが降圧されて、ビット線電位モニタートランジスタＱＰ１１，ＱＰ１２を介してビット線ＢＬ／ＢＬ￣が降圧される。ビット線ＢＬ／ＢＬ￣の電位が降圧されて下がってくると、降圧トランジスタＱＮ１１で引き抜かれる電荷が減少する。
【００２９】
次にタイミングｔ３において、降圧制御信号ＤＣが“Ｈ”レベルとなり、ビット線電位モニタートランジスタＱＰ１１，ＱＰ１２がオフしてグランドとの接続が断たれるので、ビット線ＢＬ／ＢＬ￣の降圧が止まる。
【００３０】
次にタイミングｔ４において、ワード線ＷＬが起動されて“Ｈ”レベルとなり、メモリセル１のデータの読み出しが行われる。この読み出し動作については、従来技術の場合と同様である。
【００３１】
次にタイミングｔ５において、ワード線ＷＬが“Ｌ”レベルとなってデータ読み出しが終了する。さらにタイミングｔ６において、プリチャージ制御信号ＰＣが“Ｌ”レベルに変化し、プリチャージトランジスタＱＰ１，ＱＰ２およびイコライズトランジスタＱＰ３がオンとなるので、ビット線ＢＬ／ＢＬ￣が電源電圧にプリチャージされる。
【００３２】
以上のように、本実施の形態においては、ビット線ＢＬ／ＢＬ￣の電位や、ビット線ＢＬ／ＢＬ￣の負荷容量に応じて、ビット線ＢＬ／ＢＬ￣が降圧されるため、ビット線ＢＬ／ＢＬ￣の負荷容量のばらつきや動作電圧変化の影響を受けずに、最適な降圧制御が可能になる。また、回路を流用して容量の異なる半導体記憶装置を設計する際、調整が容易なために設計工数の削減が可能になる。
【００３３】
さらに、降圧能力が降圧の経過とともにビット線ＢＬ／ＢＬ￣の電位に応じて変化（減少）するため、降圧制御信号ＤＣのパルス幅のばらつきの影響を受けにくい。さらには、ビット線電位モニタートランジスタＱＰ１１，ＱＰ１２がＰＭＯＳトランジスタで構成されることにより、ビット線ＢＬ／ＢＬ￣の降圧に伴って降圧制御ノードＮＤへ流入する電荷量が精度良く絞り込まれるため、降圧制御を感度良く行うことができる。
【００３４】
また、本実施の形態の回路構成では、自己制御で降圧動作を停止させることができるので微小パルス幅を有するパルスが必ずしも必要にならない。そのため、設計上、閾値の高いトランジスタの使用が要求されるためや、回路構成上、降圧制御の期間が少なくならざるを得ないために、微小なパルス幅の生成が困難になってしまっても、降圧制御を感度良く行うことができる。
【００３５】
さらに、ビット線電位モニタートランジスタＱＰ１１，ＱＰ１２のサイズをメモリセル１のアクセストランジスタと同じサイズとし、降圧制御信号ＤＣのドライバをワード線ドライバと同じサイズにすることにより、降圧制御信号ＤＣの電圧変化の傾きをワード線ＷＬの電圧変化の傾きに近づけることが可能になる。そのため、ワード線ＷＬの起動時にメモリセル１に流入する電源電圧チャージ電荷を精度高く再現することができる。これにより、流入するビット線ＢＬ／ＢＬ￣の電荷に応じてビット線ＢＬ／ＢＬ￣を精度高く降圧制御することが可能になって、ＳＲＡＭのビット線ＢＬ／ＢＬ￣をスタティックノイズマージンが確保できるレベルにまで降圧することが可能になる。
【００３６】
さらに、ビット線電位モニタートランジスタＱＰ１１，ＱＰ１２、降圧トランジスタＱＮ１１を、メモリセル１のアレイの周辺に配置された光学ダミーパターンのトランジスタを用いて構成することにより、回路レイアウト面積の増加を招くことなく降圧機能を実現できる。また、メモリセル１と同じデバイスでこれらのトランジスタＱＰ１１，ＱＰ１２，ＱＮ１１を構成することにより、メモリセル１のトランジスタのばらつきに則した降圧制御を行うことが可能になる。
【００３７】
さらに、通常、光学ダミートランジスタはビット線ＢＬ／ＢＬ￣の最上端と最下端に配置されるため、それぞれでビット線電位モニター回路を構成し、それらを併用することにより、メモリセル１のトランジスタのばらに対する信頼性をさらに向上させることができる。
【００３８】
（実施の形態２）
図３は本発明の実施の形態２における半導体記憶装置の回路構成を示す。図３において、実施の形態１の図２におけるのと同じ符号は同一構成要素を示している。本実施の形態で特有となる構成は、イコライズトランジスタＱＰ１３である。このイコライズトランジスタＱＰ１３はＰＭＯＳトランジスタで構成され、そのゲートが降圧制御ノードＮＤに接続され、そのソース・ドレインがビット線ＢＬ／ＢＬ￣に接続される。このイコライズトランジスタＱＰ１３は、降圧制御信号ＤＣが“Ｌ”レベルのときに導通するため、ビット線ＢＬ／ＢＬ￣の降圧期間において、ビット線ＢＬ／ＢＬ￣の電位を同一にすることができる。その他の構成および動作については、実施の形態１と同様であるので説明を省略する。
【００３９】
（実施の形態３）
図４（ａ）は本発明の実施の形態３における半導体記憶装置の回路構成を示し、図４（ｂ）はその動作を示すタイミングチャートを示す。本実施の形態で特有となる構成は、図３におけるビット線電位モニター降圧回路４にプリチャージ回路２を合体したものに相当するプリチャージ兼ビット線電位モニター降圧回路５を設けたことである。この構成では、降圧制御ノードＮＤとグランドとの間に、図３の降圧トランジスタＱＮ１１に代えて直列２段のＮＭＯＳ型の降圧トランジスタＱＮ１２，ＱＮ１３が接続されている。また、降圧制御ノードＮＤと電源電圧との間にＰＭＯＳ型のプリチャージトランジスタＱＰ１４が接続されている。降圧トランジスタＱＮ１２には降圧制御ノードＮＤが入力され、降圧トランジスタＱＮ１３とプリチャージトランジスタＱＰ１４とにはプリチャージ・降圧制御信号ＰＤＣが入力される。
【００４０】
次に、上記のように構成された本実施の形態の半導体記憶装置の動作を図４（ｂ）のタイミングチャートを参照して説明する。
【００４１】
ワード線ＷＬの起動（タイミングｔ２）前は、プリチャージ・降圧制御信号ＰＤＣが“Ｌ”レベルになっており、プリチャージトランジスタＱＰ１４がオンし、降圧トランジスタＱＮ１３がオフして、降圧制御ノードＮＤが電源電圧にプリチャージされている。このとき、イコライズ制御信号ＥＱは“Ｌ”レベルになっており、そのために、ビット線電位モニタートランジスタＱＰ１１，ＱＰ１２がオンしてビット線ＢＬ／ＢＬ￣を電源電圧にプリチャージしている。
【００４２】
次に、ワード線ＷＬの起動に先立ち、タイミングｔ１において、プリチャージ・降圧制御信号ＰＤＣが“Ｌ”レベルから“Ｈ”レベルに変化する。これにより、降圧制御ノードＮＤが降圧トランジスタＱＮ１２，ＱＮ１３によってグランドレベルに降圧される。これにより、ビット線電位モニタートランジスタＱＰ１１，ＱＰ１２がビット線ＢＬ／ＢＬ￣を降圧させる。ビット線ＢＬ／ＢＬ￣の電位が降圧すると、徐々に降圧制御ノードＮＤが“Ｌ”レベルに近づき、降圧トランジスタＱＮ１２を通る電流が減少して降圧速度が緩まる。次に、イコライズ制御信号ＥＱが“Ｌ”レベルから“Ｈ”レベルに変化し、ビット線ＢＬ／ＢＬ￣の降圧が完全に止まる。
【００４３】
本実施の形態によれば、プリチャージ回路の機能を取り込んだプリチャージ兼ビット線電位モニター降圧回路５を構成しているので、回路レイアウト面積の縮小が可能になる。また、ビット線ＢＬ／ＢＬ￣に付く負荷容量が減少するため、処理速度の高速化が可能になる。
【００４４】
図４では、プリチャージ兼ビット線電位モニター降圧回路５でプリチャージを行う例を示したが、別途プリチャージ回路を設け、ビット線電位モニター降圧回路４でプリチャージの補助をすることも可能である。
【００４５】
（実施の形態４）
図５（ａ）は本発明の実施の形態５における半導体記憶装置の回路構成を示し、図５（ｂ）はその動作を示すタイミングチャートを示す。本実施の形態は、電位調整トランジスタＱＮ１４を設けたことに特徴を有する。この電位調整トランジスタＱＮ１４は、そのソースがグランドＶＳＳに接続され、そのドレインが降圧制御ノードＮＤに接続され、そのゲートが電源電位ＶＤＤに接続されて常時ＯＮとなるように制御される。このように構成された電位調整トランジスタＱＮ１４のトランジスタ長やトランジスタ幅を調整することにより、降圧制御ノードＮＤの電位を調整することができる。また、降圧制御が完了すると降圧制御ノードＮＤを確実に“Ｌ”レベルにすることができるため、高周波動作の場合において、降圧制御ノードＮＤを常に定常電位に設定することを容易に実現できる。なお、図５（ｂ）にそのタイミングチャートが示される本実施の形態の動作は、基本的に図２（ｂ）に示す実施の形態１と同一のため説明を省略する。
【００４６】
（実施の形態５）
図６は、本発明の実施の形態５における半導体記憶装置の回路構成を示す。本実施の形態は、初期化トランジスタＱＮ１５を設けたことに特徴を有する。この初期化トランジスタＱＮ１５は、ＮＭＯＳトランジスタで構成され、そのソースがグランドに接続され、そのドレインが降圧制御ノードＮＤに接続され、そのゲートが降圧制御信号ＤＣによって制御される。この構成では、初期化トランジスタＱＮ１５は降圧制御信号ＤＣが“Ｈ”レベルになったときだけオンするので、降圧動作以外の期間に降圧制御ノードＮＤが初期化され、かつ降圧動作において貫通電流が流れないというメリットがある。
【００４７】
（実施の形態６）
図７は、本発明の実施の形態６における半導体記憶装置の回路構成を示す。本実施の形態は、図５に示す構成（実施の形態４）において、その降圧制御信号ＤＣの出力回路に着目するものであって、ビット線電位モニター降圧回路４には、ＰＭＯＳトランジスタに代えて、ＮＭＯＳトランジスタのビット線電位モニタートランジスタＱＰ１６，ＱＰ１７が設けられる。なお、図７において、ＮＡはＮＡＮＤゲートであり、Ｉｎｖはインバータであり、ＱＮ１８，ＱＮ１９はＮＭＯＳのスイッチトランジスタである。
【００４８】
降圧制御信号ＤＣは“Ｈ”レベルドライブであり、これをＮＭＯＳのスイッチトランジスタＱＮ１８，ＱＮ１９で生成ししかも低振幅動作させることで、ビット線電位モニタートランジスタＱＰ１６，ＱＰ１７の電流量を制限する。この構成により、ビット線電位モニター降圧回路４においてＰＭＯＳトランジスタが不要となって回路レイアウト面積の縮小を図ることができる。
【００４９】
（実施の形態７）
図８は、本発明の実施の形態７における半導体記憶装置の回路構成を示す。本実施の形態で特有となる構成は、ビット線電位モニター回路４ａと降圧回路４ｂとを分離したことである。
【００５０】
本実施の形態における半導体記憶装置は、メモリセル１と、メモリセル１に接続されデータの読み出しおよび書き込みのための電位を伝達するビット線ＢＬ／ＢＬ￣と、ビット線ＢＬ／ＢＬ￣の電位をモニターしてその電位がある一定の電位以下になると中継降圧制御信号ＤＣ′を発行するビット線電位モニター回路４ａと、ビット線電位モニター回路４ａからの中継降圧制御信号ＤＣ′に応じてビット線ＢＬ／ＢＬ￣の降圧を行う降圧回路４ｂとを含む。
【００５１】
このように、ビット線電位モニター降圧回路４を、ビット線電位モニター回路４ａと降圧回路４ｂとを分離することで、以下に説明する各実施の形態で述べるように、ビット線電位モニター回路４ａと降圧回路４ｂとの様々な組み合わせが実現できる。
【００５２】
（実施の形態８）
図９（ａ），図９（ｂ）は、ビット線電位モニター回路４ａを、データ記憶に用いないレプリカのメモリセル１′から構成した本発明の実施の形態８の回路構成とそのタイミングチャートとを示す。ビット線ＢＬ／ＢＬ￣の電位を降圧しすぎると逆にメモリセル１の保持特性が悪化する。図９（ａ）において、レプリカのメモリセル１′としてビット線ＢＬ／ＢＬ￣が“Ｌ”レベルになった際に反転しやすいメモリセル１を用いることにより、降圧のしすぎの検知が可能となり、過剰な降圧を防止できる。また、光学ダミーパターンとして配置されているトランジスタを用いることにより、回路レイアウト面積の縮小を図ることができる。
【００５３】
本実施の形態の半導体記憶装置の動作を図９（ｂ）を参照して説明する。非動作時は、降圧制御信号ＤＣは“Ｌ”レベルで、トランジスタＱＰ２１によりノードＮｄは“Ｈ”レベルに、ノード／Ｎｄは“Ｌ”レベルに初期化されている。
【００５４】
ワード線ＷＬの起動（タイミングｔ２）に先立ち、タイミングｔ１において、降圧制御信号ＤＣが“Ｌ”レベルから“Ｈ”レベルに変化し、ビット線電位モニター回路４ａ（トランジスタＱＮ２１）がオンし、降圧制御ノードＮＤが“Ｌ”レベルから“Ｈ”レベルになることにより、降圧回路４ｂ（トランジスタＱＮ２５，ＱＮ２６）がオンして降圧が開始される。ビット線ＢＬ／ＢＬ￣の電位が降圧されて下がってくると、トランジスタＱＰ２２がオンし、トランジスタＱＮ２４がオフして、ビット線電位モニタ回路４ａのトランジスタＱＮ２３がオンする。これにより、ノードＮｄが“Ｌ”レベルに変化し、降圧制御信号ＤＣ′が“Ｌ”レベルになり、降圧が止まる。このとき、ビット線電位モニター回路４ａのトランジスタＱＰ２２の能力とトランジスタＱＮ２４の能力とを最適に設定することにより、トランジスタＱＮ２３,ＱＮ２４がオンするタイミングを調整することが可能になる。
【００５５】
（実施の形態９）
図１０は、図９と同様にビット線電位モニター回路４ａを、データ記憶に用いないレプリカのメモリセル１′から構成する本発明の実施の形態９の回路構成を示す。
【００５６】
本実施の形態が図７の構成（実施の形態６）と異なるのは、降圧制御信号ＤＣから降圧制御信号ＤＣ￣を生成するインバータＩｎｖ２を設けたうえで、このインバータＩｎｖ２によって生成される降圧制御信号ＤＣ￣をビット線電位モニター回路４ａのトランジスタＱＮ２４（ノード／Ｎｄをドライブする）に入力する点である。これにより、初期化の速度を速めることができる。また、ビット線ＢＬ／ＢＬ￣の降圧を受けてトランジスタＱＮ２４がオンするタイミングを早めることができる。
【００５７】
（実施の形態１０）
図１１に本発明の実施の形態１０の半導体記憶装置の回路構成を示す。本実施形態において、ビット線電位モニター回路４ａとして、ビット線ＢＬ／ＢＬ￣と降圧制御ノードＮＤとの間に、降圧制御信号ＤＣを入力とするビット線電位モニター回路４ａ（トランジスタＱＰ１１，ＱＰ１２）を接続する。さらに、降圧制御ノードＮＤとグランドとの間に常時オン状態のトランジスタＱＮ２７を接続する。
【００５８】
本実施形態の動作を説明する。ワード線ＷＬの起動に先立ち、降圧制御信号ＤＣが“Ｈ”レベルから“Ｌ”レベルに変化する。これにより、ビット線電位モニター回路４ａ（トランジスタＱＰ１１，ＱＰ１２）がオンし、降圧制御ノードＮＤにビット線ＢＬ／ＢＬ￣の電源電圧レベルの電荷が流入する。この電荷と、トランジスタＱＮ２７を通して降圧制御ノードＮＤに供給されるグランドレベルの電荷とにより、降圧制御ノードＮＤの電位レベルが調整される。流入した電源電圧レベルの電荷により降圧制御ノードＮＤが“Ｈ”レベルに近づき、降圧回路（トランジスタＱＮ２５，ＱＮ２６）がオンして、ビット線ＢＬ／ＢＬ￣が降圧される。ビット線ＢＬ／ＢＬ￣が降圧されるとビット線電位モニタートランジスタＱＰ１１，ＱＰ１２を介して降圧制御ノードＮＤに流入する電荷が減少する結果、降圧制御ノードＮＤが“Ｌ”レベルに近づく。そうすると、降圧回路４ｂ（トランジスタＱＮ２５，ＱＮ２６）のディスチャージが弱まり、ある電位に達するとトランジスタＱＮ２５，ＱＮ２６がオフする。
【００５９】
ビット線ＢＬ／ＢＬ￣の負荷が大きいために大きいサイズの降圧トランジスタを必要とする場合がある。このような場合、本実施形態の構成では、光学ダミーパターンのトランジスタを用いた構成に比べ、広い範囲で降圧トランジスタのサイズを調整することができる。
【００６０】
（実施の形態１１）
図１２に、実施の形態１０とは異なる別の具体的な回路例である実施の形態１１の回路構成を示す。本実施形態が図１１（実施の形態１０）と異なるのは、降圧制御ノードＮＤに常時オンのトランジスタＱＮ２７に代わって、降圧制御信号ＤＣによって制御される降圧制御ノード初期化トランジスタＱＮ２８を降圧制御ノードＮＤとグランドとの間に接続していることである。このような構成であっても、実施の形態１０と同様の効果を得ることができる。
【００６１】
（実施の形態１２）
図１３に本発明の実施の形態１２の回路構成を示す。図１３において、メモリセル１と、メモリセル１に接続されデータの読み出しおよび書き込みのための電位を伝達するビット線ＢＬ／ＢＬ￣と、ビット線ＢＬ／ＢＬ￣の電位をモニターしてビット線ＢＬ／ＢＬ￣の電位がある一定の電位以下になると中継降圧制御信号ＤＣ′Ｓ１を発行するビット線電位モニター回路４ａと、複数のビット線電位モニター回路４ａから出力される中継降圧制御信号ＤＣ′Ｓ１のＡＮＤまたはＯＲを取る降圧制御回路６と、降圧制御回路６の出力に応じて降圧を行う降圧回路４ｂとを備える。
【００６２】
降圧制御回路６は、中継降圧制御信号ＤＣ′Ｓ１のＡＮＤを取る場合、どれか１つのモニター回路４ａからの出力である中継降圧制御信号ＤＣ′Ｓ１が、“Ｈ”レベルから“Ｌ”レベルに変化することを検知することになる、降圧回路４ｂは、このような降圧制御回路４ａの検知結果に基づいて降圧を停止させるため、モニター回路４ａの特性がばらついた場合に生じる過剰な降圧制御を抑制することができる。
【００６３】
また、降圧制御回路６は、中継降圧制御信号ＤＣ′Ｓ１のＯＲを取る場合、すべてのモニター回路４ａからの出力である中継降圧制御信号ＤＣ′Ｓ１が、“Ｈ”レベルから“Ｌ”レベルに変化することを検知することになる。降圧回路４ｂは、このような降圧制御回路４ａの検知結果に基づいて降圧を停止させるため、モニター回路４ａの特性がばらついた場合に生じる過小な降圧制御を抑制することができる。
【００６４】
（実施の形態１３）
図１４は、本発明の実施の形態１３における回路構成を示す。本実施形態では、ビット線電位モニター回路４ａを複数のビット線ＢＬ／ＢＬ￣で共用し、共用したビット線電位モニター回路４ａから出力される中継降圧制御信号ＤＣ′Ｓ１によって各ビットに接続される降圧回路４ｂを制御している。これにより、ビット線電位モニター回路４ａの数を減らすことができて、回路レイアウト面積の縮小を図ることができる。
【００６５】
（実施の形態１４）
図１５は、本発明の実施の形態１４における回路構成を示す。本実施形態では、光学ダミーパターンとして配置されたトランジスタが接続されるレプリカのビット線ＲＢに、ビット線電位モニター回路４ａと降圧回路４ｂとが接続される。このビット線電位モニター回路４ａから出力される中継降圧制御信号ＤＣ′Ｓ１によって、ビットごとに設けられている降圧回路４ｂが制御される。この構成では、ビットごとにビット線電位モニター回路４ａを設けることが不要になって、回路レイアウト面積の縮小を図ることができる。
【００６６】
（実施の形態１５）
図１６に本発明の実施の形態１５の回路構成を示す。図１６において、ワード線ＷＬの起動ＰＭＯＳトランジスタＱＰ４１と電源電圧との間に、ワード線ＷＬの起動制御回路であるＰＭＯＳトランジスタＱＰ４２を接続し、ビット線電位モニター回路４ａの出力信号降圧制御ノードＮＤをＰＭＯＳトランジスタＱＰ４２のゲートに接続する。
【００６７】
本実施の形態の動作を説明する。ワード線ＷＬの起動に先立って、降圧制御信号ＤＣが“Ｈ”レベルから“Ｌ”レベルに変化すると、ビット線電位モニター回路４ａ（トランジスタＱＰ１１，ＱＰ１２）がオンする。これにより、降圧制御ノードＮＤにビット線ＢＬ／ＢＬ￣の電荷が流入して降圧制御ノードＮＤが“Ｌ”レベルから“Ｈ”レベルに変化する。すると、降圧回路（トランジスタＱＮ２５，ＱＮ２６）がオンしてビット線ＢＬ／ＢＬ￣が降圧される。ビット線ＢＬ／ＢＬ￣が降圧されると、降圧ごとに降圧制御ノードＮＤは“Ｈ”レベルから“Ｌ”レベルになる。これに伴い、降圧回路（トランジスタＱＮ２５，ＱＮ２６）が徐々にオフする。ビット線ＢＬ／ＢＬ￣の電位がＰＭＯＳトランジスタの閾値レベルまで降圧されると、ワード線起動制御回路（ＰＭＯＳトランジスタＱＰ４２）がオンする。これにより、デコード結果に基づいて選択されたワード線ＷＬがオンする。
【００６８】
本実施の形態には次の効果がある。すなわち、ビット線ＢＬ／ＢＬ￣の降圧途中であって降圧が不十分な状態においてワード線ＷＬが起動してしまうと、メモリセル１のデータが破壊されてしまう。上記動作を行う本実施の形態では、このような不都合を、起動制御回路（ＰＭＯＳトランジスタＱＰ４２）を設けることで防止する。また、本実施の形態は、ビット線電位モニター回路４ａの出力信号を流用して主要な構成を設けることができるため、新たに制御回路を追加する必要がなく、回路レイアウト面積の拡大を最小源に抑えることができる。
【００６９】
（実施の形態１６）
実施の形態１５（図１６）ではワード線ＷＬを駆動するドライバ８のＰＭＯＳにワード線起動制御回路（トランジスタＱＰ４２）を直列に接続したが、より前段のワード線ＷＬを“Ｌ”レベルから“Ｈ”レベルにする論理に関連する回路にワード線起動制御回路（トランジスタＱＰ４２）を設けることも可能である。本実施の形態は、このような構成の具体例である。図１７に本実施の形態の回路例が示される。
【００７０】
（実施の形態１７）
また、図１８に示すように、降圧制御ノードＮＤの負論理をとる降圧制御ノードＮＤ￣を、ワード線ＷＬ駆動ドライバ８の前段のインバータのソースとグランドの間に接続されたトランジスタＱＮ４１に入力すれば、このトランジスタＱＮ４１からワード線起動制御回路を構成することも可能である。
【００７１】
（実施の形態１８）
図１９は、実施の形態１８の回路構成を示す。本実施の形態では、実施の形態１６（図１７）の構成において、さらに降圧制御信号ＤＣ′をワード線ＷＬの起動トランジスタＱＰ４１の基板に接続している。本実施の形態では、ビット線ＢＬ／ＢＬ￣の降圧期間ではビット線ＢＬ／ＢＬ￣の降圧によって降圧制御ノードＮＤが“Ｈ”レベルから“Ｌ”レベルに変化してワード線ＷＬの起動トランジスタＱＰ４１にフォワードバイアスがかかる。そのため、ビット線ＢＬ／ＢＬ￣が降圧されて電位が下がるほど、ワード線ＷＬの起動能力が向上する。これにより、ビット線ＢＬ／ＢＬ￣の降圧が不十分なときにおいて急激にワード線ＷＬが起動することがなくなってメモリセル１に流入する電荷が抑制される結果、メモリセル１のデータ破壊が防止される。
【００７２】
（実施の形態１９）
図２０に本発明の実施の形態１９の回路構成を示す。本実施の形態は、実施の形態１８の変形例であって、本実施の形態（図２０）において、ワード線ＷＬ最終出力段のＮＭＯＳトランジスタに並列に、ワード線起動傾き調整回路（ＮＭＯＳトランジスタＱＮ５１）を接続し、ビット線電位モニター回路４ａの出力信号降圧制御ノードＮＤによりＮＭＯＳトランジスタＱＮ５１を制御している。
【００７３】
ビット線ＢＬ／ＢＬ￣の降圧期間において降圧制御ノードＮＤが“Ｈ”レベルの時には、ワード線起動傾き調整回路（ＮＭＯＳトランジスタＱＮ５１）がオンしている。このときデコードがなされても、ワード線起動回路（トランジスタＱＰ４１）とワード線起動傾き調整回路（ＮＭＯＳトランジスタＱＮ５１）とが同時にオンするため、ワード線ＷＬの起動の傾き（メモリセル１を選択するための電位の上昇速度）は緩やかになり、かつその電位も電源電圧レベルまでは上昇しない。降圧制御信号ＤＣ′が“Ｌ”レベルに近づくごとに、トランジスタＱＮ５１が徐々にオフするため、ワード線ＷＬの起動の傾きが向上し（緩やかになり）、ワード線ＷＬの電位が電源電圧レベルになる。これにより、ビット線ＢＬ／ＢＬ￣の降圧が不十分な状態でワード線ＷＬが急激にオンすることで、メモリセル１内のデータが破壊されることが防止される。
【００７４】
（実施の形態２０）
図２１に本発明の実施の形態２０の回路構成を示す。本実施の形態の半導体記憶装置はレプリカカラム９を備える。レプリカカラム９は、データ記憶に用いないレプリカのメモリセル１′と、レプリカメモリセル１′が複数接続されたレプリカのビット線ＲＢと、レプリカのビット線ＲＢと降圧制御ノードＮＤとの間に接続された電位モニター回路４ａと、降圧制御ノードＮＤとグランドとの間に接続され常時オンのＮＭＯＳトランジスタＱＮ３２とを具備する。以上の構成を備えた本実施の形態の半導体記憶装置では、データ記憶用ビット線ＢＬ／ＢＬ￣に接続された降圧回路４ｂは、降圧制御ノードＮＤの電圧によって制御される。降圧制御ノードＮＤは、図１６〜図２０参照して前述の各実施の形態で説明したワード線起動制御回路もしくはワード線起動傾き調整回路に入力される。
【００７５】
以上説明した本実施の形態の半導体記憶装置では、レプリカのメモリセル１′を、メモリアレイ周辺に配置された光学ダミーパターンのトランジスタを使って構成できるため、回路レイアウト面積の増加を招くことなく、ビット線降圧制御回路やワード線起動傾き調整回路を実現することができる。
【００７６】
（実施の形態２１）
図２２に本発明の実施の形態２１の回路構成を示す。本実施の形態の半導体記憶装置は、レプリカカラム９（データ記憶には用いられないレプリカメモリセル１′とレプリカメモリセル１′に接続されたレプリカのビット線ＲＢとからなる）と、データ記憶に用いるメモリセル１と、複数のデータ記憶ビット線カラム（メモリセル１に接続されデータの読み出しおよび書き込みのための電位を伝達するビット線ＢＬ／ＢＬ￣からなる）と、ワード線ドライバ８（ワード線ＷＬの起動回路）と、トランジスタＱＰ４１からなるワード線起動傾き調整回路（ワード線ドライバ８に設けられる）とを備える。以上の構成を備える本実施の形態の半導体記憶装置では、降圧回路４ｂがレプリカのビット線ＲＢによって制御される。そのうえ、ワード線起動傾き調整回路（トランジスタＱＰ４１）もレプリカのビット線ＲＢによって制御されるために、ビット線ＢＬ／ＢＬ￣の降圧速度が緩やかな場合においてワード線ＷＬの起動動作が遅れることを防止することができる。
【００７７】
また、レプリカのビット線ＲＢからデータ記憶用のビット線ＢＬ／ＢＬ￣に設けられた降圧回路４ｂまでの回路段数と、レプリカのビット線ＲＢからワード線ＷＬの出力までの回路段数とを比較して、両者を同じにするかもしくは前者を後者より多くすることにより、ビット線ＢＬ／ＢＬ￣の降圧が完了してからワード線ＷＬが起動するという順番をより確実に行うことが可能になる。
【００７８】
また、レプリカのメモリセル１′は、メモリアレイ周辺に配置された光学ダミーパターンのトランジスタを使って構成できるため、回路レイアウト面積の増加を招くことなく、ビット線降圧制御回路とワード線起動傾き調整回路とを実現することができる。
【００７９】
（実施の形態２２）
図２３に本発明の実施の形態２２の回路構成を示す。本実施形態の半導体記憶装置は、データ記憶には用いられないレプリカメモリセル１′と、レプリカカラム９（レプリカメモリセル１′に接続されたレプリカのビット線ＲＢからなる）と、データ記憶に用いるメモリセル１と、メモリセル１に接続された複数のデータ記憶ビット線カラム（データの読み出しおよび書き込みのための電位を伝達するビット線ＢＬ／ＢＬ￣からなる）と、ワード線ＷＬの起動回路（ドライバ８）と、トランジスタＱＰ４２からなるワード線起動傾き調整回路（ワード線ドライバ８に設けられる）とを備える。以上の構成を備える本実施の形態の半導体記憶装置では、実施の形態２１と同様に、降圧回路４ｂがレプリカのビット線ＲＢによって制御される。そのうえ、ワード線起動傾き調整回路もレプリカのビット線ＲＢによって制御されるために、ビット線ＢＬ／ＢＬ￣の降圧速度が緩やかな場合においてワード線ＷＬの起動動作が遅れることを防止することができる。
【００８０】
（実施の形態２３）
上述した実施の形態では、ワード線ＷＬの起動に先立ってビット線ＢＬ／ＢＬ￣を降圧する際に、降圧が完了したことを検出してワード線ＷＬの起動を許可する、または起動の傾きを調整することで、メモリセル１内のデータを保護した。本実施形態では、ワード線ＷＬの起動に先立ってメモリセル１の電源電圧を昇圧している。これによってもメモリセル１内のデータを保護することができる。
【図面の簡単な説明】
【００８１】
【図１】本発明の請求項１である半導体記憶装置の構成を示すブロック図である。
【図２】実施の形態１の回路図の一例とタイミングチャートとを示す。
【図３】実施の形態２の回路図の一例を示す。
【図４】実施の形態３の回路図の一例とタイミングチャートとを示す。
【図５】実施の形態４の回路図の一例とタイミングチャートとを示す。
【図６】実施の形態５の回路図の一例を示す。
【図７】実施の形態６の回路図の一例を示す。
【図８】実施の形態７の回路図の一例を示す。
【図９】実施の形態８の回路図の一例とタイミングチャートとを示す。
【図１０】実施の形態９の回路図の一例を示す。
【図１１】実施の形態１０の回路図の一例を示す。
【図１２】実施の形態１１の回路図の一例を示す。
【図１３】実施の形態１２の回路図の一例を示す。
【図１４】実施の形態１３の回路図の一例を示す。
【図１５】実施の形態１４の回路図の一例を示す。
【図１６】実施の形態１５の回路図の一例を示す。
【図１７】実施の形態１６の回路図の一例を示す。
【図１８】実施の形態１７の回路図の一例を示す。
【図１９】実施の形態１８の回路図の一例を示す。
【図２０】実施の形態１９の回路図の一例を示す。
【図２１】実施の形態２０の回路図の一例を示す。
【図２２】実施の形態２１の回路図の一例を示す。
【図２３】実施の形態２２の回路図の一例を示す。
【図２４】従来のビット線ＢＬ／ＢＬ￣降圧回路４ｂとタイミングチャートとを示す。
【符号の説明】
【００８２】
１  メモリセル
４  ビット線電位モニター降圧回路
４ａ  ビット線電位モニター回路
４ｂ  降圧回路
２  プリチャージ回路
３  読み出し回路
ＷＬ  ワード線
ＤＣ  降圧制御信号
１０７  降圧信号
ＰＣ  プリチャージ制御信号
２０５  降圧・イコライズ制御信号
２０６  プリチャージ・イコライズ制御信号
５０１  プリチャージ兼・ビット線電位モニター降圧回路４ｂ４
５０６  降圧・プリチャージ制御信号
５０８  イコライズ制御信号
１４０９  ＡＮＤ回路
１７０９  ワード線ドライバ
１７１０  デコーダ
１６０９  レプリカのビット線ＲＢ
１６１０  レプリカカラム
１６１１  レプリカメモリ
【図１】
0005144219.tif 000002
【図２】
0005144219.tif 000003
【図３】
0005144219.tif 000004
【図４】
0005144219.tif 000005
【図５】
0005144219.tif 000006
【図６】
0005144219.tif 000007
【図７】
0005144219.tif 000008
【図８】
0005144219.tif 000009
【図９】
0005144219.tif 000010
【図１０】
0005144219.tif 000011
【図１１】
0005144219.tif 000012
【図１２】
0005144219.tif 000013
【図１３】
0005144219.tif 000014
【図１４】
0005144219.tif 000015
【図１５】
0005144219.tif 000016
【図１６】
0005144219.tif 000017
【図１７】
0005144219.tif 000018
【図１８】
0005144219.tif 000019
【図１９】
0005144219.tif 000020
【図２０】
0005144219.tif 000021
【図２１】
0005144219.tif 000022
【図２２】
0005144219.tif 000023
【図２３】
0005144219.tif 000024
【図２４】
0005144219.tif 000025