(57)【特許請求の範囲】
【請求項１】
チップセレクトごとにＯＤＴ（On Die Termination）を制御する機能を備えたＤＤＲ（Double Data Rate）メモリシステムであって、
メモリコントローラと、
前記メモリコントローラに接続された、第１のデータバス及び第２のデータバスと、
前記第１のデータバスに接続された第１のチップセレクトと、
前記第１データバス及び前記第２のデータバスに接続された第２のチップセレクトと、
を備え、
書き込み時における、前記第１のチップセレクト及び前記第２のチップセレクトのＯＤＴ抵抗は、前記第１のチップセレクトまたは前記第２のチップセレクトのいずれか一方のチップセレクトのみが接続される場合に設定されるＯＤＴ抵抗と等しくなるように制御されている
ことを特徴とするＤＤＲメモリシステム。
【請求項２】
請求項１に記載のＤＤＲメモリシステムであって、
前記第１のチップセレクトのＯＤＴ抵抗は、
前記第２のチップセレクトの前記第２のデータバスに接続されたＤＤＲチップについての標準値として予め定められているＯＤＴ抵抗と等しくなるように制御されている
ことを特徴とするＤＤＲメモリシステム。
【請求項３】
請求項２に記載のＤＤＲメモリシステムであって、
前記第２のチップセレクトの前記第１のデータバスに接続されたＤＤＲチップのＯＤＴ抵抗は、前記第２のチップセレクトの前記第２のデータバスに接続されたＤＤＲチップのＯＤＴ抵抗と等しく、
前記第１のチップセレクトのＯＤＴ抵抗は、
当該第１のチップセレクトの前記第１のデータバスに接続されたＤＤＲチップのＯＤＴ抵抗と、前記第２のチップセレクトの前記第１のデータバスに接続されたＤＤＲチップのＯＤＴ抵抗と、の合成抵抗が、
前記第１のチップセレクトの前記第１のデータバスに接続されたＤＤＲチップについて標準値として予め定められたＯＤＴ抵抗と等しくなるように制御されている
ことを特徴とするＤＤＲメモリシステム。
【請求項４】
請求項１〜３のいずれか一項に記載のＤＤＲメモリシステムであって、
前記第１のチップセレクトへのデータ書込み時のＯＤＴ抵抗は、
前記第２のチップセレクトへのデータ書込み時のＯＤＴ抵抗と等しくなるように制御されている
ことを特徴とするＤＤＲメモリシステム。
【請求項５】
請求項１〜４のいずれか一項に記載のＤＤＲメモリシステムであって、
前記各ＯＤＴ抵抗の制御値は、前記メモリシステムに備えられるレジスタに格納されている
ことを特徴とするＤＤＲメモリシステム。
【請求項６】
請求項１〜５のいずれか一項に記載のＤＤＲメモリシステムであって、
前記第１のチップセレクトは、
基板に予め搭載されたＤＤＲチップからなり、
前記第２のチップセレクトは、
基板上のスロットに装着された着脱可能なＤＤＲチップからなる
ことを特徴とするＤＤＲメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＯＤＴ（On Die Termination）を制御する機能を備えたＤＤＲ（Double Data Rate）メモリシステムに関する。
【背景技術】
【０００２】
ＪＥＤＥＣ（Joint Electron Device Engineering Council）が規定するＤＤＲ２システムでは、各端子（ＤＱ：データ入出力、ＤＱＳ，／ＤＱＳ：ディファレンシャルデータストローブ、ＤＭ：ライトデータマスク）に対してＯＮ／ＯＦＦできる終端抵抗をＤＲＡＭ内部に持ち、それをＯＤＴ信号で制御することによって信号反射の低減を行い信号品質を確保して、ＤＤＲ２の高速データ転送を実現している。終端抵抗のインピーダンス値は、ＯＤＴ非選択（ｏｆｆ：無限大）、ＯＤＴ選択（５０Ω）、ＯＤＴ選択（７５Ω）、ＯＤＴ選択（１５０Ω）から１種類を選択できる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、ＪＥＤＥＣにより標準化された制御方式では、チップセレクト毎（データ領域毎）において同一のデータバス幅のシステムでしか規定されていない。一方、ＯＤＴ信号は、チップセレクト信号と連動する信号であり、１つのチップセレクトにつき１つである。したがって、チップセレクトによってデータバス幅の変わるシステムでは、ＯＤＴ制御によるＤＲＡＭ内部の終端抵抗のＯＮ／ＯＦＦがうまくいかず、信号反射の影響により信号品質に問題が起こる。高速データ転送システムでは、品質の高い信号が必要で、些細なノイズでも、そのシステムにとっては大きな問題となる。
【０００４】
本願発明は、データバス幅が異なるチップセレクトで構成されるＤＤＲメモリシステムにおいて、簡易な方法で、信号反射を最低限に抑えることを目的とする。
【課題を解決するための手段】
【０００５】
本願発明の第１の態様は、例えば、チップセレクトごとにＯＤＴ（On Die Termination）を制御する機能を備えたＤＤＲ（Double Data Rate）メモリシステムであって、メモリコントローラと、前記メモリコントローラに接続された、第１のデータバス及び第２のデータバスと、前記第１のデータバスに接続された第１のチップセレクトと、前記第１データバス及び前記第２のデータバスに接続された第２のチップセレクトと、を備えている。そして、前記第１のチップセレクトのＯＤＴ抵抗は、前記第２のチップセレクトのＯＤＴ抵抗（標準値）に合わせて制御されている。
また、本願発明の第２の態様は、チップセレクトごとにＯＤＴ（On Die Termination）を制御する機能を備えたＤＤＲ（Double Data Rate）メモリシステムであって、メモリコントローラと、前記メモリコントローラに接続された、第１のデータバス及び第２のデータバスと、前記第１のデータバスに接続された第１のチップセレクトと、前記第１データバス及び前記第２のデータバスに接続された第２のチップセレクトと、を備えている。そして、前記第１のチップセレクトに属する前記第１のデータバスに接続するＤＤＲチップのＯＤＴ抵抗と、前記第２のチップセレクトに属する前記第１のデータバスに接続するＯＤＴチップのＯＤＴ抵抗との合成抵抗（擬似的な終端抵抗）が、標準値として定められたＯＤＴ抵抗に等しくなるように、各チップセレクトのＯＤＴ制御を行う。
【発明の効果】
【０００６】
本願発明によれば、データバス幅が異なるチップセレクトで構成されるＤＤＲメモリシステムにおいて、簡易な方法で、信号反射を最低限に抑えることができる。
【発明を実施するための最良の形態】
【０００７】
本願発明の一実施形態について図１及び図２を用いて説明する。
【０００８】
図１は、本発明の一実施形態が適用されたＤＤＲメモリシステムの構成を示す図である。
図２（表１）は、データ書込み時のＯＤＴ制御マトリクスを示す表である。
【０００９】
図１に示すように、本実施形態のＤＤＲメモリシステムは、ＤＤＲコントローラ３０と、スロット１と、スロット２と、データバス３１（データバスグループＡ、データバスグループＢ）とからなる。
【００１０】
スロット１は、ＤＤＲコントローラ３０からのチップセレクト信号ＣＳ＿１で選択されるチップセレクトに相当する。スロット２は、ＤＤＲコントローラ３０からのチップセレクト信号ＣＳ＿２で選択されるチップセレクトに相当する。
【００１１】
スロット１には、ＯＤＴ機能を備えたＤＤＲチップ（ＤＤＲ  ＳＤＲＡＭ）１１が搭載されている。スロット２には、ＯＤＴ機能を備えたＤＤＲチップ２１に加えて、ＯＤＴ機能を備えたＤＤＲチップ２２が搭載されている。いずれのＤＤＲチップ１１、２１、２２も、データバス幅は、１６ビットである。すなわち、スロット１とスロット２とはデータバス幅が異なり、スロット２の方がデータバス幅が大きい。
【００１２】
データバス３１は、データバスグループＡと、データバスグループＢとからなる。データバスグループＡは、ＤＤＲコントローラ３０と、スロット２のＤＤＲチップ２１と、スロット１のＤＤＲチップ１１とを接続する。一方、データバスグループＢは、ＤＤＲコントローラ３０と、スロット２のＤＤＲチップ２１とを接続し、スロット１には接続されていない。
【００１３】
ＤＤＲコントローラ３０は、ＣＰＵなどの不図示の制御装置から指示に従って、ＤＤＲチップ１１、２１、２２に対するデータ書込み及びデータ読み込みを行う。そのため、チップセレクト信号ＣＳ＿１、ＣＳ＿２を、スロット１、２に送る。ＯＤＴ制御のためのＯＤＴ信号は、チップセレクト信号ＣＳ＿１、ＣＳ＿２に連動している。したがって、ＤＤＲコントローラ３０は、スロット単位で、ＯＤＴ制御を行う。すなわち、同一のスロットに属するＤＤＲチップは、同じＯＤＴ制御がなされる。
【００１４】
ＤＤＲチップ１１、２１、２２は、それぞれ、スロット１又はスロット２から着脱可能であり、交換可能である。
【００１５】
かかる構成において、本実施形態では、メモリコントローラ３０は、各チップセレクトに対して、ＯＤＴ制御を行う。
【００１６】
ここで、本実施形態の制御の方法を説明する前に、理解容易のため、まず、従来の問題点について具体例を挙げて説明する。
【００１７】
図３（表２）は、ＪＥＤＥＣにより規定されているリード／ライトデータ送信時におけるＯＤＴ制御マトリクスを示す。表２は、ＤＤＲメモリシステムの構成（configuration）ごとに、ＯＤＴ抵抗の標準値（規定値）を示している。
【００１８】
なお、「ＳＲ（シングルランク）」は、フロントサイドにメモリチップを搭載した構成を意味する。「ＤＲ（デュアルランク）」は、フロントサイド及びバックサイドにメモリチップを搭載した構成を意味する。
【００１９】
図４は、メモリシステムの構成の例を示す図である。
【００２０】
図４（Ａ）のメモリシステムは、ＤＤＲコントローラ（表２の「ＡＳＩＣ」）３０と、スロット１と、スロット２と、データバス３１とからなる。
【００２１】
スロット１及びスロット２には、ＯＤＴ機能を備えたＤＤＲチップ１１、１２がそれぞれ搭載されている。
【００２２】
スロット１は、ＤＤＲコントローラ３０からのチップセレクト信号ＣＳ＿１で選択されるチップセレクトに相当する。スロット２は、ＤＤＲコントローラ３０からのチップセレクト信号ＣＳ＿２で選択されるチップセレクトに相当する。
【００２３】
データバス３１は、データの送受信の伝送経路であり、ＤＤＲコントローラ３０と、スロット２と、スロット１と、を接続する。
【００２４】
かかる構成において、スロット２からのデータ読取り時のＯＤＴ制御を考える。
【００２５】
ＤＤＲコントローラ３０は、スロット１及びスロット２へＯＤＴ信号を送ることにより、ＯＤＴ制御を行う。表２のＪＥＤＥＣ規定のＯＤＴ制御を行うと（太線枠Ｆ１参照）、スロット１のＤＤＲチップ１１のＯＤＴ抵抗（終端抵抗のインピーダンス値）は「７５Ω」となり、スロット２のＤＤＲチップ２１のＯＤＴ抵抗は「ｏｆｆ（非選択）」となる。
【００２６】
図４（Ｂ）のメモリシステムは、図４（Ａ）と似た構成をとるが、スロット１にＤＤＲチップは存在しない。かかる構成において、スロット２からのデータの読み取り時のＯＤＴ制御を考える。
【００２７】
ＤＤＲコントローラ３０は、スロット２へＯＤＴ信号を送ることにより、ＯＤＴ制御を行う。表２のＪＥＤＥＣ規定のＯＤＴ制御を行うと（太線枠Ｆ２参照）、スロット２のＤＤＲチップ２１のＯＤＴ抵抗は「ｏｆｆ」となる。
【００２８】
次に、図５のように、データバス幅の異なるチップセレクトからなるメモリシステムを考える。図５の構成は、図１の構成と同じである。
【００２９】
図５のメモリシステムは、図４（Ａ）のＤＤＲメモリシステムと図４（Ｂ）のＤＤＲメモリシステムとを合わせた構成と考えることができる。
【００３０】
かかる構成において、スロット２からのデータの読取り時のＯＤＴ制御を考える。
【００３１】
ＤＤＲコントローラ３０は、スロット１及びスロット２へＯＤＴ信号を送ることにより、ＯＤＴ制御を行う。ただし、ＯＤＴ信号は、チップセレクト信号に連動した信号であるので、スロットごとに送られる。すなわち、同一スロットに搭載されたＤＤＲチップは、同一のＯＤＴ制御がなされる。
【００３２】
表２のＪＥＤＥＣの仕様は、チップセレクト毎（データ領域毎）において同一のデータバス幅のシステムを前提としており、異なるデータバス幅のシステムを想定していない。そこで、データバスグループごとに、適用すべきＯＤＴ制御を考える。
【００３３】
データバスグループＡについて着目すると、図４（Ａ）の構成と同じである。そこで、図４（Ａ）の構成に対する規定通りのＯＤＴ制御をしたとする。
【００３４】
表２のＪＥＤＥＣ規定のＯＤＴ制御を行うと（太線枠Ｆ１参照）、スロット１のＤＤＲチップ１１のＯＤＴ抵抗は「７５Ω」となり、スロット２のＤＤＲチップ２１のＯＤＴ抵抗は「ｏｆｆ」となる。このとき、ＯＤＴ制御はスロットごとになされるので、スロット２のＤＤＲチップ２２のＯＤＴ抵抗も「ｏｆｆ」となる。
【００３５】
一方、データバスグループＢについて着目すると、図４（Ｂ）の構成と同じであり、ＤＤＲチップ２２については、図４（Ｂ）の構成と同様のＯＤＴ制御がされるべきである。
【００３６】
この点、図４（Ｂ）の構成のＯＤＴ制御では、ＤＤＲチップ２２のＯＤＴ抵抗は「ｏｆｆ」となるべきである。
【００３７】
すなわち、ＤＤＲチップ２２のＯＤＴ抵抗は、図３（Ａ）の構成に適用すべきＯＤＴ制御を行っても、図４（Ｂ）の構成に適用すべき制御を行った場合と同じになる。
【００３８】
上記の通り、データ読み取りの場合は、データバス幅の小さいスロットの接続するデータバスグループに着目し、ＪＥＤＥＣ規定のＯＤＴ制御をすればよいことが分かる。
【００３９】
次に、図６及び図７を用いて、データ書込みの場合を考える。
【００４０】
図６（Ａ）及び図６（Ｂ）のＤＤＲメモリシステムは、それぞれ、図４（Ａ）及び図４（Ｂ）のＤＤＲメモリシステムに相当する。図７のＤＤＲメモリシステムは、図５のＤＤＲメモリシステムに相当する。
【００４１】
図６（Ａ）の構成において、スロット２へのデータ書込み時のＯＤＴ制御を考える。
【００４２】
ＤＤＲコントローラ３０は、スロット１及びスロット２へＯＤＴ信号を送ることにより、ＯＤＴ制御を行う。表２のＪＥＤＥＣ規定のＯＤＴ制御を行うと（太線枠Ｆ３参照）、スロット１のＤＤＲチップ１１のＯＤＴ抵抗は「７５Ω」となり、スロット２のＤＤＲチップ２１のＯＤＴ抵抗は「ｏｆｆ」となる。
【００４３】
図６（Ｂ）の構成において、表２のＪＥＤＥＣ規定のＯＤＴ制御を行うと（太線枠Ｆ３参照）、スロット２のＤＤＲチップ２１のＯＤＴ抵抗は「１５０Ω」となる。
【００４４】
次に、図７のように、データバス幅の異なるチップセレクトからなるメモリシステムを考える。データバスグループＡについて着目すると、図６（Ａ）の構成と同じである。そこで、図６（Ａ）の構成に適用すべき規定通りのＯＤＴ制御をしたとする。
【００４５】
表２のＪＥＤＥＣ規定のＯＤＴ制御を行うと（太線枠Ｆ３参照）、スロット１のＤＤＲチップ１１のＯＤＴ抵抗は「７５Ω」となり、スロット２のＤＤＲチップ２１のＯＤＴ抵抗は「ｏｆｆ」となる。このとき、ＯＤＴ制御はスロットごとになされるので、スロット２のＤＤＲチップ２２のＯＤＴ抵抗も「ｏｆｆ」となる。
【００４６】
一方、データバスグループＢについて着目すると、図６（Ｂ）の構成と同じであり、ＤＤＲチップ２２については、図６（Ｂ）の構成と同様のＯＤＴ制御がされるべきである。
【００４７】
しかしながら、図６（Ａ）の構成に適用すべきＯＤＴ制御を行った場合、ＤＤＲチップ２２のＯＤＴ抵抗は、図５（Ｂ）の構成に適用すべき制御を行った場合のＯＤＴ抵抗（１５０Ω）ならない。これでは、信号反射を十分に抑えることができない。
【００４８】
上記の通り、データ書込みの場合は、データバスグループＡに着目したＯＤＴ制御を行っても、データバスグループＢの信号反射を抑えることができない。
【００４９】
本実施形態は、かかる問題点を解決すべくなされたものである。
【００５０】
本実施形態では、データ書込み時のＯＤＴ制御を、図２（表１）のＯＤＴ制御マトリクスに従って行う。
【００５１】
表１において、表２と異なる部分は、「＊」で示した。
【００５２】
ＪＥＤＥＣ規定の標準値を表１のように変更する理由を、以下に説明する。
【００５３】
図１の構成において、スロット２への書込み時のＯＤＴ制御を考える。
【００５４】
データバスグループＢに着目すると、「スロット１：Ｅｍｐｔｙ、スロット２：ＳＲ」の構成であるので、ＪＥＤＥＣの表２を参照すると、スロット２に対して、ＯＤＴ抵抗が「１５０Ω」になるように制御されるべきである。
【００５５】
したがって、表１の、スロット２のデータバスグループＢに接続するＤＤＲチップ２２のＯＤＴ抵抗（Ｒ１）は、ＪＥＤＥＣ規定のまま、「１５０Ω」とする。
【００５６】
そのように制御するために、スロット２にＯＤＴ信号を送ると、スロット２のデータバスグループＡに接続するＤＤＲチップ２１のＯＤＴ抵抗（Ｒ２）も、「１５０Ω」に制御される。
【００５７】
ここで、データバスグループＡに着目すると、ＪＥＤＥＣの規定（表２）によると、終端抵抗として「７５Ω」が確保されるべきである。
【００５８】
既に、スロット２のＤＤＲチップ２１において「１５０Ω」がセットされているので、スロット１のＤＤＲチップ１１のＯＤＴ抵抗を「１５０Ω」に制御すれば、並列接続のよる全体の合成抵抗は「７５Ω」となり、ＪＥＤＥＣの規定に合う。
【００５９】
そこで、メモリコントローラ３０は、スロット１にＯＤＴ信号を送り、ＤＤＲチップ１１のＯＤＴ抵抗（Ｒ３）を「１５０Ω」に制御する。そして、２つのＤＤＲチップ１１、２１の内部終端抵抗により、擬似的に「７５Ω」の終端抵抗を作り出す。
【００６０】
以上の通り、スロット２へのデータ書込み時のＯＤＴ抵抗（Ｒ１〜Ｒ３）は、表１に示す通りとなる。
【００６１】
次に、スロット１へのデータ書込みの場合を考える。
【００６２】
スロット１へのデータ書込みの場合と、スロット２へのデータ書込みの場合とで、ＯＤＴ制御をその都度変更するのは現実的ではない。そこで、データ１へのデータ書込みのＯＤＴ制御を、データ２へのデータ書込み時のＯＤＴ制御と合わせる。
【００６３】
すなわち、スロット２へのデータ書込み時のスロット１のＯＤＴ抵抗（Ｒ３）は「１５０Ω」であるので、スロット１へのデータ書込み時のスロット１のＯＤＴ抵抗（Ｒ４）も「１５０Ω」に制御される。
【００６４】
また、スロット２へのデータ書込み時のスロット２のＯＤＴ抵抗（Ｒ２）は「１５０Ω」であるであるので、スロット１へのデータ書込み時のスロット２のＯＤＴ抵抗（Ｒ５）も「１５０Ω」に制御される。
【００６５】
以上より、スロット２へのデータ書込み時のＯＤＴ制御は、以下のようになる。
（１）スロット２のデータバスグループＡに接続するＤＤＲチップ２１のＯＤＴ抵抗（Ｒ２）は、スロット２のデータバスグループＢに接続するＤＤＲチップ２２のＪＥＤＥＣ規定のＯＤＴ抵抗（Ｒ１）に等しくなるように制御される。
（２）スロット１のデータバスグループＡに接続するＤＤＲチップ１１のＯＤＴ抵抗（Ｒ３）は、当該ＯＤＴ抵抗（Ｒ３）と、スロット２のデータバスグループＡに接続するＤＤＲチップ２１のＯＤＴ抵抗（Ｒ２）との合成抵抗が、スロット２のデータバスグループＢに接続するＤＤＲチップ２２のＪＥＤＥＣ規定のＯＤＴ抵抗（Ｒ１）と等しくなるように制御される。
【００６６】
また、スロット１へのデータ書込み時のＯＤＴ制御は、以下のようになる。
（１）スロット１のデータバスグループＡに接続するＤＤＲチップ２１のＯＤＴ抵抗（Ｒ４）は、スロット１のデータバスグループＡに接続するＤＤＲチップ１１のスロット２への書込み時のＯＤＴ抵抗（Ｒ３）と等しくなるように制御される。
（２）スロット２のデータバスグループＡに接続するＤＤＲチップ２１のＯＤＴ抵抗（Ｒ４）は、スロット２のデータバスグループＡに接続するＤＤＲチップ２１のスロット２への書込み時のＯＤＴ抵抗（Ｒ２）と等しくなるように制御される。
【００６７】
すなわち、ＯＤＴ抵抗Ｒ２〜Ｒ５は、ＪＥＤＥＣ規定のＯＤＴ抵抗（Ｒ１）に基づいて制御されることになる。
【００６８】
なお、メモリ構成にデュアルランク（ＤＲ）を含む場合も同様の考え方により、ＯＤＴ制御がなされる。そして、データ書込み時のＯＤＴ制御は、表１のようになる。
【００６９】
メモリコントローラ３０は、メモリシステムの構成に応じて、表１に示したＯＤＴ制御が行われるように、ＯＤＴ信号を各スロット（チップセレクト）に属するＤＤＲチップに送る。なお、表１の制御値は予めレジスタ等に格納されているものとする。
【００７０】
以上、本発明の一実施形態について説明した。
【００７１】
上記実施形態によれば、データバス幅の異なるチップセレクトで構成されるメモリシステムにおいても、ソフトウエア的な手法によるＯＤＴ制御により、信号反射を低減させることができる。
【００７２】
上記実施形態は、本願発明の要旨の範囲内で様々な変形が可能である。
【００７３】
例えば、スロットを介さずにＤＤＲチップ１１、２１、２２がマザーボードに搭載されていてもよい。例えば、ＤＤＲチップ１１は、スロット１を介することなく、予めマザーボードに搭載されていてもよい。
【００７４】
例えば、データバス幅が小さいチップセレクト（ＤＤＲチップ１１）については、予めマザーボードに搭載済みとする。一方、データバス幅が大きいチップセレクト（ＤＤＲチップ２１、２２）については、後から装着可能なように、スロット２を設ける。
【００７５】
このようにすれば、予め必要最小限の容量のメモリを搭載しつつ、ユーザが自由にメモリ容量を拡張可能な製品とすることができる。このように、搭載済みのメモリチップのデータバス幅と、拡張用の市販品のメモリチップのデータバス幅が異なる場合でも、本実施形態によれば、信号反射を抑えることができる。
【００７６】
なお、チップセレクトの数、１つのチップセレクトに属するＤＤＲチップの数、データバス幅に制限はない。
【００７７】
本願発明のメモリシステムは、インクジェットプリンタ、レーザプリンタなどの印刷装置、スキャナ装置、ファクシミリ装置、並びに、これらの複合機などに適用することができる。
【図面の簡単な説明】
【００７８】
【図１】本願発明の一実施形態にかかるＤＤＲメモリシステムの概略構成図。
【図２】本実施形態におけるＯＤＴ制御マトリクス（表１）。
【図３】ＪＥＤＥＣ規定のＯＤＴ制御マトリクス（表２）。
【図４】ＪＥＤＥＣの規定通りのＯＤＴ制御を示す図。
【図５】ＪＥＤＥＣの規定通りのＯＤＴ制御を示す図。
【図６】ＪＥＤＥＣの規定通りのＯＤＴ制御を示す図。
【図７】ＪＥＤＥＣの規定通りのＯＤＴ制御を示す図。
【符号の説明】
【００７９】
１１、２１、２２…ＤＤＲメモリチップ、
３０…ＤＤＲコントローラ
３１…データバス
ＣＳ＿１、ＣＳ＿２…チップセレクト信号
【図１】
0005145880.tif 000002
【図２】
0005145880.tif 000003
【図３】
0005145880.tif 000004
【図４】
0005145880.tif 000005
【図５】
0005145880.tif 000006
【図６】
0005145880.tif 000007
【図７】
0005145880.tif 000008