(57)【特許請求の範囲】
【請求項１】
同一絶縁基板上に第１及び第２のトランジスタが形成された半導体装置において、
前記第１のトランジスタは、第１のゲート電極下部に形成された第１の絶縁膜と、拡散層領域上に形成された第２の絶縁膜とを備え、
前記第２のトランジスタは、第２のゲート電極下部及び拡散層領域上に形成された前記第２の絶縁膜を備え、
これら第１の絶縁膜及び第２の絶縁膜より上層に前記第１及び第２のゲート電極がそれぞれ配置され、
前記第１の絶縁膜が前記第２の絶縁膜よりも薄く形成されており、かつ、前記第１のトランジスタの前記第２の絶縁膜は、前記第１のゲート電極の下面縁部から内側まで入り込んで形成されていることにより、上辺の角部の直下部分に切欠き部が形成された前記第１のゲート電極の前記上辺の角部の直下部分における前記第２の絶縁膜の膜厚と、前記第２のゲート電極の上辺の角部の直下部分における前記第２の絶縁膜の膜厚とが等しいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の絶縁膜と前記第２の絶縁膜との接続部の下面が平坦に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置において、
前記第１の絶縁膜と前記第２の絶縁膜との接続部の基板表面に対する傾斜角度が５度〜５０度の範囲内のいずれかの角度であることを特徴とする半導体装置。
【請求項４】
請求項１から請求項３までのいずれか１項に記載の半導体装置において、
前記トランジスタに形成された１つの拡散層領域は、当該トランジスタのチャネル領域の電位を固定するための配線または当該トランジスタのチャネル領域の電位を固定するための配線からコンタクトを取るボディーコンタクト領域であることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記ボディーコンタクト領域がＮ型拡散層であることを特徴とする半導体装置。
【請求項６】
請求項１から請求項３までのいずれか１項に記載の半導体装置において、
前記トランジスタの拡散層領域がソース領域及びドレイン領域であることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記トランジスタがＮ型トランジスタであることを特徴とする半導体装置。
【請求項８】
請求項１から請求項７までのいずれか１項に記載の半導体装置において、
前記第１及び第２の絶縁膜がシリコン酸化膜を含み、かつ、どちらか一方または両方の絶縁膜がさらにシリコン窒化膜層を含むことを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記シリコン酸化膜が前記シリコン窒化膜の上下に形成されていることを特徴とする半導体装置。
【請求項１０】
請求項８または請求項９に記載の半導体装置において、
前記第１または第２の絶縁膜のうちどちらか一方のＥＯＴ（等価酸化膜厚）が薄く形成されていることを特徴とする半導体装置。
【請求項１１】
請求項８から請求項１０のいずれか１項に記載の半導体装置において、
前記トランジスタをメモリとして用いることを特徴とする半導体装置。
【請求項１２】
請求項８から請求項１１のいずれか１項に記載の半導体装置のトランジスタをアレイ状に配置したことを特徴とするＴＦＴ(Thin-Film Transistor)基板。
【請求項１３】
請求項１２記載のＴＦＴ基板を備えたことを特徴とする表示装置。
【請求項１４】
請求項１３記載の表示装置において、
前記メモリには、ＴＦＴ対向基板の電圧補正値や表示用ガンマ補正値が記憶されていることを特徴とする表示装置。
【請求項１５】
請求項１４記載の表示装置を備えたことを特徴とする携帯機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、この半導体装置を備えるＴＦＴ基板、このＴＦＴ基板を用いた表示装置（液晶ディスプレイ、有機ＥＬディスプレイ等）、及びこの表示装置を搭載した携帯機器（ノート型パソコン、携帯電話、携帯情報端末等）に関する。
【背景技術】
【０００２】
通常、半導体デバイスプロセスにおいて、活性化は８００℃以上の高温で行われる。しかし、液晶表示装置の場合、基板としてガラス板を用いるため、最大６００℃程度の温度までしか加熱することができず、半導体デバイスに比べて低温でシリコン層を活性化する必要がある。
【０００３】
低温で活性化を行う場合、プロセスとして現実的な時間内で活性化が生じるためには、再結晶の核となる領域が必要となる。このため、イオン注入される（イオンが打ち込まれる）ソース領域及びドレイン領域の底部に核が残るようにイオン注入（イオン打ち込み）のプロファイルを制御することが重要となる。
【０００４】
しかしながら、この注入プロファイルは、イオンが通過する半導体層上に形成される絶縁膜の膜厚に大きく依存する。このため、特開平１１−９７６９６号公報には、以下に記載するような方法が開示されている。以下、その方法について図１８を参照して説明する。
【０００５】
まず、絶縁基板１８１０表面に形成された溝１８１２内にポリシリコンからなる半導体層１８１４を形成する。溝１８１２は、チャネル領域１８１４ａが形成された第１部分１８１２ａと、ソース領域１８１４ｂ及びドレイン領域１８１４ｃが形成された第２部分１８１２ｂとを有し、第２部分１８１２ｂは第１部分１８１２ａよりも深く形成されている。一方、半導体層１８１４全体の上面は、絶縁基板１８１０の表面と同一平面上に位置している。
【０００６】
このように、イオン注入されるソース領域及びドレイン領域のみの半導体層の厚さを厚くすることで、半導体層の底部に再結晶化させるための核が残る領域を容易に作成できる。従って、半導体層上の絶縁膜の厚さが、多少変わった場合においても、イオン注入後のシリコン層の活性化不良を防止でき、これにより拡散層の抵抗値の変動を抑制できるようになっている。
【０００７】
因みに、半導体層１８１４及び絶縁基板１８１０の表面上にはゲート絶縁膜１８１６が形成され、さらに、ゲート絶縁膜１８１６上には、チャネル領域１８１４ａと対向してゲート電極１８１８が形成されている。また、このゲート電極１８１８に重ねて層間絶縁膜１８２０が形成されている。層間絶縁膜１８２０上には、ソース領域１８１４ｂ及びドレイン領域１８１４ｃにそれぞれ対向してソース電極１８２２及びドレイン電極１８２４が形成されている。そして、ソース電極１８２２及びドレイン電極１８２４は、コンタクトホール１８２６、１８２７を介してソース領域１８１４ｂ及びドレイン領域１８１４ｃにそれぞれ接続されている。また、ドレイン電極１８２４は、層間絶縁膜１８２０上に形成されたＩＴＯからなる画素電極１８２８に接続されているとともに、ソース電極１８２２及びドレイン電極１８２４を覆ってパシベーション１８３０が形成された構造となっている。
【特許文献１】特開平１１−９７６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このように、上記した絶縁基板にポリシリコンを埋め込むプロセスでは、半導体層上の絶縁膜の厚さを変えることで、再結晶化させるための核が残せるため、活性化不良になることを防止できる。しかし、注入プロファイルの変化によりイオン注入される量が変化することは避けられない。このため、拡散層領域上の絶縁膜の膜厚によって拡散層の抵抗値が変化する。
【０００９】
すなわち、同一基板上に半導体層上の絶縁膜の厚さの異なる２つのＴＦＴを形成する場合において、イオン注入を行うと、厚さの異なる絶縁膜の影響により半導体層に対してイオン注入される量が異なる。このため、絶縁膜の厚さによって拡散層の抵抗値が変化する。この拡散層の抵抗値の変化を防止するためには、イオン注入を行う時に絶縁膜厚の違うトランジスタごとにイオン注入を分けて実施する必要があり、イオン注入の工程が増加するといった問題があった。
【００１０】
本発明はかかる問題点を解決すべく創案されたもので、その目的は、同一絶縁基板上に形成された２つのトランジスタの拡散層の抵抗値を同じにすることのできる新構造のトランジスタを搭載した半導体装置、この半導体装置を備えるＴＦＴ基板、このＴＦＴ基板を用いた表示装置、及びこの表示装置を搭載した携帯機器を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明の半導体装置は、同一絶縁基板上に第１及び第２のトランジスタが形成された半導体装置において、前記第１のトランジスタは、第１のゲート電極下部に形成された第１の絶縁膜と、拡散層領域上に形成された第２の絶縁膜とを備え、
前記第２のトランジスタは、第２のゲート電極下部及び拡散層領域上に形成された前記第２の絶縁膜を備え、これら第１の絶縁膜及び第２の絶縁膜より上層に前記第１及び第２のゲート電極がそれぞれ配置され、前記第１の絶縁膜が前記第２の絶縁膜よりも薄く形成されており、かつ、前記第１のトランジスタの前記第２の絶縁膜は、前記第１のゲート電極の下面縁部から内側まで入り込んで形成されていることにより、上辺の角部の直下部分に切欠き部が形成された前記第１のゲート電極の前記上辺の角部の直下部分における前記第２の絶縁膜の膜厚と、前記第２のゲート電極の上辺の角部の直下部分における前記第２の絶縁膜の膜厚とが等しいことを特徴としている。
【００１２】
このように、ゲート電極下部の絶縁膜の厚さが異なる第１及び第２のトランジスタにおいて、拡散層領域上の絶縁膜の厚さを同じにする構造を取ることにより、注入プロファイル及びイオン注入される量が同じになる。このため、イオン注入をトランジスタごとに打ち分けなくとも、１回のイオン注入で第１と第２のトランジスタの拡散層の抵抗値を同じにすることができる。したがって、イオン注入工程の増加といった製造コストの上昇を抑えることができる。また、第１のトランジスタは、第２のトランジスタよりゲート電極下の絶縁膜が薄いことから、第２のトランジスタより低い電圧で駆動することに適した構造を得ることができる。
【００１３】
また、厚い第２の絶縁膜をゲート電極の下までオーバーラップさせる構造とすることで、第１及び第２の絶縁膜を形成した後に形成されるゲート電極が位置ズレしても、第１のゲート電極下部から、薄い第１の絶縁膜がはみ出すことを抑制できる。
【００１７】
また、本発明の半導体装置によれば、前記第１の絶縁膜と前記第２の絶縁膜との接続部の下面が平坦に接続されていることを特徴とする。
【００１８】
このように、絶縁膜の接続部の下面に段差及び傾斜が無いことで、絶縁膜下に形成される拡散層、または反転層、または蓄積層においても平坦になるため、これらに電流を流す場合において電荷の散乱を抑え、スムーズに電流を流すことができる。
【００１９】
また、本発明の半導体装置によれば、前記第１の絶縁膜と前記第２の絶縁膜との接続部の基板表面に対する傾斜角度が５度〜５０度の範囲内のいずれかの角度であることを特徴とする。
【００２０】
このように、厚さの異なる絶縁膜の接続部の基板表面に対する傾斜角度が５０度以下の緩い傾斜角度にする構造を取ることにより、その絶縁膜上に電極を形成した場合に、絶縁膜角部に対する電界集中を緩和し絶縁膜破壊を抑制することができる。また、傾斜角度を５度以上にすることにより傾斜部の面積が大きくなりすぎることを抑制できる。
【００２１】
また、本発明の半導体装置によれば、前記トランジスタに形成された１つの拡散層領域は、当該トランジスタのチャネル領域の電位を固定するための配線または当該トランジスタのチャネル領域の電位を固定するための配線からコンタクトを取るボディーコンタクト領域であることを特徴とする。すなわち、製造コストを抑えた拡散層を、配線またはコンタクトを取る領域において適用することができるので、製造コストを抑えることができる。
【００２２】
また、本発明の半導体装置によれば、前記ボディーコンタクト領域がＮ型拡散層であることを特徴とする。
【００２３】
Ｎ型拡散層は、形成する場合にリン、砒素、アンチモンといった原子量が３０以上の大きな元素を用いて形成されている。このようなＮ型拡散層を形成する大きな元素は、イオン注入を行った場合に半導体層の結晶を破壊する確立が非常に高く、活性化不良を起こす可能性が高いため抵抗値の制御が難しい。従って、拡散層がＮ型の場合に、上記トランジスタ構造を取ることによって、効果的に抵抗値の変化を抑制できる。
【００２４】
また、本発明の半導体装置によれば、前記トランジスタの拡散層領域がソース領域及びドレイン領域であることを特徴とする。すなわち、製造コストを抑えた拡散層を、ソース領域及びドレイン領域において適用することで、製造コストを抑えることができる。
【００２５】
また、本発明の半導体装置によれば、前記トランジスタがＮ型トランジスタであることを特徴とする。
【００２６】
Ｎ型トランジスタを構成するＮ型拡散層は、形成する場合にリン、砒素、アンチモンといった原子量が３０以上の大きな元素を用いて形成されている。このようなN型拡散層を形成する大きな元素は、イオン注入を行った場合に半導体層の結晶を破壊する確立が非常に高く、活性化不良を起こす可能性が高いため抵抗値の制御が難しい。従って、拡散層がＮ型の場合に、上記トランジスタ構造を取ることによって、効果的に抵抗値の変化を抑制できる。
【００２７】
また、本発明の半導体装置によれば、前記第１及び第２の絶縁膜がシリコン酸化膜を含み、かつ、どちらか一方または両方の絶縁膜がさらにシリコン窒化膜層を含むことを特徴とする。このように、絶縁膜にシリコン酸化膜より誘電率の高いシリコン窒化膜層が含まれることで、ゲート電極の電界をチャネル領域に効率的に与えることが可能となる。
【００２８】
また、本発明の半導体装置によれば、前記シリコン酸化膜が前記シリコン窒化膜の上下に形成されていることを特徴とする。このように、比較的膜中や界面の準位が多いシリコン窒化膜をシリコン酸化膜で挟持することで、電解により上下から不用な電荷が進入し、シリコン窒化膜または界面に捕獲されることを抑制できる。
【００２９】
また、本発明の半導体装置によれば、前記第１または第２の絶縁膜のうちどちらか一方のＥＯＴ（等価酸化膜厚）が薄く形成されていることを特徴とする。これにより、ＥＯＴが薄いトランジスタを低電圧駆動トランジスタとして用いることができる。
【００３０】
また、本発明の半導体装置によれば、前記トランジスタをメモリとして用いてもよい。すなわち、準位の多いシリコン窒化膜に意図的に電荷を注入捕獲させることができるので、この現象を用いてメモリとして用いることができる。
【００３１】
また、本発明のＴＦＴ基板は、上記各構成の半導体装置のトランジスタをアレイ状に配置したことを特徴とする。これにより、ＴＦＴ基板にメモリ機能を持たせることができる。また、低電圧トランジスタによる回路を混載することも可能となる。
【００３２】
また、本発明の表示装置は、上記構成のＴＦＴ基板を備えたことを特徴とする。これにより、液晶ディスプレイ等の表示装置にメモリ機能を持たせることができる。また、低電圧トランジスタによる回路を混載できるので、低消費電力化が可能となる。
【００３３】
また、本発明の表示装置は、上記構成のＴＦＴ基板を備えた構成において、前記メモリに、ＴＦＴ対向基板の電圧補正値や表示用ガンマ補正値が記憶されていることを特徴とする。このように、表示装置特有の補正値を記憶させることで、液晶ディスプレイのメモリの部品点数を削減できる。
【００３４】
また、本発明の携帯機器は、上記構成の表示装置を備えたことを特徴とする。すなわち、表示装置は部品点数が削減されているため、省スペース（スリム）な携帯機器を製造することができる。
【発明の効果】
【００３５】
本発明は上記のように構成したので、ゲート電極下部の絶縁膜の厚さが異なる第１及び第２のトランジスタにおいて、拡散層領域上の絶縁膜の厚さを同じにする構造を取ることにより、注入プロファイル及びイオン注入される量を同じにすることができる。すなわち、イオン注入をトランジスタごとに打ち分けなくとも、１回のイオン注入で第１と第２のトランジスタの拡散層の抵抗値を同じにすることができる。したがって、イオン注入工程の増加といった製造コストの上昇を抑えることができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態について、図面を参照して説明する。ただし、以下で説明する内容及び図面はあくまで一例であり、本発明の範囲は、これら図面や以下の説明内容に限定されるものではない。
【００３７】
＜実施形態１＞
図１及び図１７を用いて本実施形態１の半導体装置について説明する。ただし、図１７は、本実施形態１の半導体装置と対比するための基本構造を有する半導体装置の断面図であり、拡散層の抵抗値が変化する構造を例示している。また、図１は、図１７に示す基本構造の抵抗値の変化を改善させるべく設計した実施形態１に係わる半導体装置の断面図である。図１及び図１７ともに、図面左側のトランジスタ（以下、第１のトランジスタという。）は、低電圧で駆動させるトランジスタであるため電圧に対応させてゲート電極下の絶縁膜の厚さを薄く設計し、図面右側のトランジスタ（以下、第２のトランジスタという。）は、高電圧で駆動させるトランジスタであるためゲート電極下の絶縁膜（ゲート絶縁膜）を厚く設計している。
【００３８】
まず、図１７に示す半導体装置の製造方法について説明する。
【００３９】
まず、絶縁基板となるガラス基板１７０１を用意する。そして、この上にＮ型のＭＯＳトランジスタを形成する。ここでは、絶縁基板としてガラス基板を用いているが、プラスティック基板(透明なアクリル、ポリカーボネート、ポリイミド等の樹脂基板)でも可能である。また、このガラス基板１７０１上に作成されたトランジスタを液晶ディスプレイ等のディスプレイ基板に用いる場合は、透明な基板であることが好ましい。また、フレキシブルなディスプレイを製造する場合には、プラスティック基板（樹脂基板）を用いるのが良い。
【００４０】
次に、ガラスからの不純物汚染を防止するために、ガラス基板（絶縁基板）１７０１上にシリコン酸化膜（ＳｉＯ）を１００ｎｍ形成する(図示省略)。このシリコン酸化膜の下(ガラス基板とシリコン酸化膜との間)に、シリコン窒化膜（ＳＩＮ）やシリコン酸窒化膜（ＳｉＯＮ）を形成してもよい。
【００４１】
次に、そのシリコン酸化膜上に半導体層１７０２となるポリシリコン膜を５０ｎｍ形成する。今回は、アモルファスシリコンにエキシマレーザーを照射してポリシリコン膜としたが、ポリシリコン膜をＬＰ−ＣＶＤ（Low Pressure Chemical vapor. deposition）法により直接形成する方法や、アモルファスシリコンを高温（６００度以上）でアニールして形成する方法、ＣＬＣ（CW Lateral Crystallization）やＳＬＳ（Sequential Lateral Solidification）法によりポリシリコン膜を形成する方法、などでも実施可能である。
【００４２】
次に、この半導体層１７０２を必要な領域１７０２ａ，１７０２ｂに島状にリソグラフィーとエッチングを用いて加工する。この島状に加工した半導体層１７０２ａ，１７０２ｂは、台形形状になるように加工することで、上層部に形成される絶縁膜１７０３が平坦になりやすく、その結果、半導体層の鋭角部からのリーク電流や絶縁膜の破壊を防止することができる。従って、この半導体層１７０２ａ，１７０２ｂは台形にする方が好ましい。
【００４３】
次に、チャネル領域を形成するために半導体層１７０２ａ，１７０２ｂ全体にイオン注入を行い、半導体層をＰ型にする。ここでは、このイオン注入にボロンを用いているが、ボロンに限らず、Ｐ型の半導体層を形成できるものであればよい。この工程は、絶縁膜１７０３を形成する後に行ってもよい。すなわち、絶縁膜形成後から絶縁膜を２つの厚さに作り分ける工程前までにイオン注入することで、半導体層１７０２に不用な不純物が入り込むことを防止できる他、絶縁膜越しに注入できることから、注入エネルギーや注入量のコントロールが容易となる。ただし、絶縁膜を２つの厚さに作り分ける工程の後にイオン注入を行ってもよいが、この場合には絶縁膜の厚さが場所によって異なるので、イオン注入により抵抗値を同じにすることが難しくなる。
【００４４】
次に、絶縁膜（ゲート絶縁膜）８０ｎｍを全面に堆積する。この絶縁膜は、今回はシリコン酸化膜を用いているが、これに限らず、シリコン窒化膜でも可能であり、さらには、ハフニウムシリケート，窒素添加ハフニウムアルミネート，イットリウムなどの高誘電率膜と称される膜等を用いることも可能である。
【００４５】
その後、ゲート絶縁膜の厚さを薄くしたい部分の領域１７０３ａＷを、リソグラフィーとフッ化水素酸を含む薬液で所望の厚さ３０ｎｍ（ｔ１）になるまでエッチングする。このことにより、薄い絶縁膜１７０２ａと厚い絶縁膜１７０３ｂを形成することができる。薄い絶縁膜１７０３ａは３０ｎｍ（ｔ１）であり、厚い絶縁膜１７０３ｂは、８０ｎｍ（ｔ２）である。今回は、エッチング方法として、ウエットエッチング法を用いフッ化水素酸を利用しているが、これに限らず、絶縁膜に対してエッチングレートの得られる他の薬液でも可能であり、また、反応性の気体や、イオン、ラジカルを用いるドライエッチングでも可能である。
【００４６】
このようにして、２つの厚さの絶縁膜１７０３ａ，１７０３ｂを同一基板上に製造することができる。
【００４７】
次に、ゲート電極１７０４ａ，１７０４ｂとなるタングステンを４００ｎｍ堆積し、リソグラフィー及びエッチングを用いてパターニングする。ここで用いたタングステン（W）の他に、Ｔｉ（チタン），Ｃｒ（クロム），Ｔａ（タンタル）及びＰｄ （パラジウム）等の高融点金属を用いることも可能である。金属膜は、成膜以降の工程の熱処理に対応できる融点をもつ金属を選択する方が好ましい。また、成膜以降の工程の熱処理温度が低い場合には、低抵抗な金属である、Ａｌ、Ａｕ、Ｃｕ、Ａｇを用いることもできる。ここで挙げた高融点金属、低抵抗な金属などは、必要に応じて、他の金属や不純物を配合し、合金として用いることもできる。また、今回用いたタングステンは、酸化膜上で膜剥がれが起きやすいため、剥がれ防止のために酸化膜とタングステンの間にＴａＮやＴｉＮを形成してもよい。
【００４８】
次に、ゲート電極１７０４ａ，１７０４ｂをマスクとして、イオン注入法を用いて拡散層１７０２ａ２，１７０２ａ３，１７０２ｂ２，１７０２ｂ３を形成する。ゲート電極下の領域１７０２ａ１，１７０２ｂ１は、ゲート電極１７０４ａ，１７０４ｂがマスクとなり、イオン注入されないため、Ｐ型の半導体層のままであり、この領域がチャネル領域となる。今回は注入イオンとしてリンを用いているが、砒素やアンチモンでもよく、またこれらに限らず、Ｎ型の半導体層を形成できるものであればよい。リン注入の条件は、注入エネルギー４５Ｋｅｖで、注入量を５×１０15／ｃｍ3である。
【００４９】
次に、注入されたイオンを活性化するために、不活性ガスとなる窒素ガス雰囲気中で５５０℃の温度で３０分のアニール処理を行う。このアニール温度は、高ければ短時間でイオンが活性化するため、なるべく高温で処理するのがよいが、基板や他の材料の耐熱温度も加味しながら温度を決める必要がある。また、低温での処理では、現実的な時間内に活性化できないこともあるため、温度を下げすぎるのも注意が必要である。今回の基板や材料を用いた場合としては、５００℃から６００℃の範囲がよい。活性化が正常にできない場合は、拡散層の抵抗値が高くなる影響がでる。また、この活性化処理についてはランプアニールによる処理でも可能で、さらに活性化中の雰囲気は、不活性ガスの窒素やアルゴンやヘリウムにとらわれず、酸素や水素や大気中でも実施可能であり、結果的に活性化できればよい。
【００５０】
このようにして、トランジスタの素子が完成される。
【００５１】
−測定評価の説明−
次に、上記構成の（図１７に示す）半導体装置の測定評価について説明する。
【００５２】
すなわち、先に図１７の半導体装置の測定評価を行って、拡散層の抵抗値が変化することを確認する。
【００５３】
この測定評価では、図１７に示すトランジスタ素子及び拡散層の抵抗値を測定するために、層間絶縁膜を堆積し、それにコンタクトホールを開けて配線を引き出している。なお、このような配線の引き出しは、以下に説明する他の実施形態においても同様に行っている。
【００５４】
ここでは、拡散層の抵抗値についてケルビン法を用いて評価した。その結果、それぞれのシート抵抗値は以下のようになった。
拡散層１７０２ａ２，１７０２ａ３  ：  ２２５０Ω／□
拡散層１７０２ｂ２，１７０２ｂ３  ：  ６１０Ω／□
この結果より、拡散層の抵抗値は、３．５〜４倍異なっている。
【００５５】
４５Ｋｅｖの注入エネルギーでは、半導体層１７０２ｂ２，１７０２ｂ３の上側に注入の狙いが設定されている。一方、半導体層１７０２ａ２，１７０２ａ３側では上部の絶縁膜厚さが薄いため、注入の狙いが半導体層１７０２ｂより深く注入(半導体層１７０２ａ２，１７０２ａ３の中心付近に注入)される。このため、半導体層１７０２ｂ２，１７０２ｂ３では、膜の下側に再結晶化に必要な結晶核が残っているため、十分活性化し抵抗値を低くすることができる。一方、半導体層１７０２ａ２，１７０２ａ３では、半導体層の結晶核の殆どがリンイオンに破壊され、活性化のときに半導体層の結晶核が少ないことに起因して、活性化が進まなかったことを示している。この問題は、背景技術で示した従来の方法を用いることにより、結晶核の殆どが破壊されることを防止できるが、注入の狙い位置（深さ方向）が違うという問題点があるため、結果的に注入量が異なってしまう。すなわち、半導体中心に注入位置がある場合は殆どのイオンが注入されて抵抗値が低くなるが、半導体層上部に注入位置がある場合は比較的注入される量が減ってしまう。このため、活性化してもイオンの数の影響で拡散層の抵抗値に違いが出る。
【００５６】
以上のことから、半導体層上の絶縁膜の厚さを同じにすると拡散層の抵抗値を同じにできると予測することができる。この予測に従った実施形態を以下に説明する。
【００５７】
図１は、本実施形態１の半導体装置の構造であり、この半導体装置の製造方法は、上記した図１７に示す半導体装置の製造方法と同じ方法を用いている。異なる点は、絶縁膜を薄くする領域である。すなわち、図１７では領域１７０３ａｗであったのが、図１では領域１０３ａｗとゲート電極に対応した領域のみとなっている点である。要は、絶縁膜をゲート電極下の部分だけ薄くしている。
【００５８】
より具体的に説明すると、図１７では、半導体層１７０２ａの全てが厚さの薄い(ｔ１)絶縁膜１７０３ａで覆われていたのに対して、図1の左側の第１のトランジスタの半導体層１０２ａは、イオン注入時に影になるゲート電極の下のみが厚さの薄い（ｔ１）絶縁膜１０３ａで覆われている点である。一方、拡散層領域１０２ａ２，１０２ａ３では、厚さの厚い（ｔ２）絶縁膜１０３ｂとなっている。この厚い絶縁膜１０３ｂは、右側の第２のトランジスタの絶縁膜１０３ｂと同じ膜厚になっている。このため、イオン注入がおこなわれる領域においては、半導体層上の絶縁膜の厚さがすべて同じであるため、同一量のイオンが注入され、拡散層の抵抗値が同じになる。
【００５９】
このような構造の試料を作成し、上記測定評価と同じようにして拡散層の抵抗値（シート抵抗値）を評価した結果、
拡散層１０２ａ２，１０２ａ３  ：  ６１０Ω／□
拡散層１０２ｂ２，１０２ｂ３  ：  ６２０Ω／□
とほぼ同じ抵抗値になった。
【００６０】
これにより、絶縁膜の厚さを変える場合には、図１に示す絶縁膜構造が有効であることが証明された。
【００６１】
すなわち、本実施形態１の半導体装置は、同一絶縁基板１０１上に第１及び第２のトランジスタが形成された半導体装置において、第１のトランジスタ（図１左側のトランジスタ）は、第１のゲート電極１０４ａ下部に形成された第１の絶縁膜１０３ａと、拡散層１０２ａ２，１０２ａ３領域上に形成された第２の絶縁膜１０３ｂとを備え、第２のトランジスタ（図１右側のトランジスタ）は、第２のゲート電極１０４ｂ下部及び拡散層１０２ｂ２，１０２ｂ３領域上に形成された第２の絶縁膜１０３ｂを備え、これら第１の絶縁膜１０３ａ及び第２の絶縁膜１０３ｂより上層に第１及び第２のゲート電極１０４ａ，１０４ｂがそれぞれ配置されており、かつ、第１の絶縁膜１０３ａ（ｔ１）が第２の絶縁膜１０３ｂ（ｔ２）よりも薄く形成（ｔ１＜ｔ２）された構造となっている。
【００６２】
このように、ゲート電極下部の絶縁膜の厚さが異なる第１及び第２のトランジスタにおいて、拡散層領域上の絶縁膜の厚さを同じにする構造を取ることにより、注入プロファイル及びイオン注入される量が同じになる。このため、イオン注入をトランジスタごとに打ち分けなくとも、１回のイオン注入で第１と第２のトランジスタの拡散層の抵抗値を同じにすることができる。したがって、イオン注入工程の増加といった製造コストの上昇を抑えることができる。また、第１のトランジスタは、第２のトランジスタよりゲート電極下の絶縁膜が薄いことから、第２のトランジスタより低い電圧で駆動することに適した構造を得ることができる。
【００６３】
なお、本実施形態１では、第１の絶縁膜１０３ａ及び第２の絶縁膜１０３ｂより上層に第１及び第２のゲート電極１０４ａ，１０４ｂがそれぞれ配置されていると表現しているが、これは、ここでいう第１及び第２の絶縁膜が層間絶縁膜と混在しないようにするために用いた表現である。
【００６４】
ここで、層間絶縁膜について、図１６を参照して説明する。
【００６５】
この図１６は、図１に対して層間絶縁膜１６１０を追加した構造となっている。例えば、第１及び第２の絶縁膜１０３ａ，１０３ｂ上に層間絶縁膜１６１０が形成された場合、どこからが第１若しくは第２の絶縁膜であるのかがあいまいになる。本発明で言うところの絶縁膜（第１及び第２の絶縁膜）はゲート電極より下層に形成されているものをいう。従って、ゲート電極より上の層となる、後から成膜されたものである層間絶縁膜１６１０は本発明とは関係が無い。このため、ゲート電極と絶縁膜（第１及び第２の絶縁膜）の位置関係を限定している。限定の仕方としては、「絶縁膜はゲート電極より下側の層に形成されている。」という表現も可能であるが、本明細書では、「第１及び第２の絶縁膜より上層に第１及び第２のゲート電極がそれぞれ配置されている。」という表現を採用している。
【００６６】
なお、図１に示す拡散層は、ソース／ドレイン領域である。この拡散層は、Ｎ型拡散層でもＰ型拡散層でも可能である。また、拡散層は、ソース／ドレイン領域に用いる他、後述するボディーコンタクト領域の拡散層（実施形態７）として用いることも可能である。この場合の拡散層は、チャネル領域を挟む必要は無く、どちらか一方（片方）の配置でもよい。
【００６７】
＜変形例１＞
上記実施形態１では、図１に示すように、注入を行う部分の絶縁膜の厚さを、ゲート絶縁膜の厚い側の第２のトランジスタ（図１右側のトランジスタ）の絶縁膜厚さに合わせた構造とした。これに対し、本変形例１では、図２に示すように、注入を行う部分の絶縁膜の厚さを、ゲート絶縁膜の薄い側の第１のトランジスタ（図２左側のトランジスタ）の絶縁膜厚さに合わせる絶縁膜構造とすることで、同様に抵抗値の変化を防止する構造となっている。
【００６８】
本変形例１の半導体装置の製造方法は、上記した図１７に示す半導体装置の製造方法と同じ方法を用いている。異なる点は、絶縁膜を薄くする領域である。すなわち、図１７では領域１７０３ａｗであったのが、図２では領域２０３ａｗと第２のゲート電極２０４ｂ下を除く他の領域全体となっている点である。要は、絶縁膜を第２のゲート電極２０４ｂ下の部分だけ厚くしており、他の領域２０３ａｗが薄くなっている。
【００６９】
絶縁膜の厚さは、領域２０３ａが３０ｎｍ（ｔ１）であり、領域２０３ｂが８０ｎｍ（ｔ２）である。
【００７０】
すなわち、上記実施形態１のイオン注入を行う領域の絶縁膜１０３ｂの厚さ８０ｎｍ（ｔ２）より、本実施形態２でイオン注入を行う領域の絶縁膜２０３ａの厚さ３０ｎｍ（ｔ１）の方が薄くなるため、イオン注入のエネルギーを４５Ｋｅｖから１０Ｋｅｖへと変更している。このことにより、半導体層の上部に狙いがくるようにイオン注入が行われるため、半導体層の結晶核が全て破壊されることを防止できる。また、イオン注入される領域の絶縁膜厚さが統一（ｔ１）されていることから、拡散層となる領域２０２ａ２，２０２ａ３，２０２ｂ２，２０２ｂ３の拡散層の抵抗値を同一にすることができる。
【００７１】
このような構造の試料を作成し、上記測定評価と同じようにして拡散層の抵抗値（シート抵抗値）を評価した結果、
拡散層２０２ａ２，２０２ａ３  ：  ６００Ω／□
拡散層２０２ｂ２，２０２ｂ３  ：  ５９０Ω／□
とほぼ同じ抵抗値になった。
【００７２】
したがって、絶縁膜の厚さを変える場合には、図２に示す絶縁膜構造でも有効であることが証明された。
【００７３】
すなわち、本変形例１の半導体装置は、同一絶縁基板２０１上に第１及び第２のトランジスタが形成された半導体装置において、第１のトランジスタ（図２左側のトランジスタ）は、第１のゲート電極２０４ａ下部及び拡散層２０２ａ２，２０２ａ３領域上に形成された第１の絶縁膜２０３ａを備え、第２のトランジスタ（図２右側のトランジスタ）は、第２のゲート電極２０４ｂ下部に形成された第２の絶縁膜２０３ｂと、拡散層２０２ｂ２，２０２ｂ３領域上に形成された第１の絶縁膜２０３ａとを備え、これら第１の絶縁膜２０３ａ及び第２の絶縁膜２０３ｂより上層に第１及び第２のゲート電極２０４ａ，２０４ｂがそれぞれ配置されており、かつ、第１の絶縁膜２０３ａ（ｔ１）が第２の絶縁膜２０３ｂ（ｔ２）よりも薄く形成（ｔ１＜ｔ２）された構造となっている。
【００７４】
このように、ゲート電極下部の絶縁膜の厚さが異なる第１及び第２のトランジスタにおいて、拡散層領域上の絶縁膜の厚さを同じにする構造を取ることにより、注入プロファイル及びイオン注入される量が同じになる。このため、イオン注入をトランジスタごとに打ち分けなくとも、１回のイオン注入で第１と第２のトランジスタの拡散層の抵抗値を同じにすることができる。したがって、イオン注入工程の増加といった製造コストの上昇を抑えることができる。また、第２のトランジスタは、第１のトランジスタよりゲート電極下の絶縁膜が厚いことから、第１のトランジスタより高い電圧で駆動することに適した構造を得ることができる。
【００７５】
＜実施形態２＞
本実施形態２は上記実施形態１において生産性を高めるために改良を加えたものである。以下、本実施形態２について、図３（ａ），（ｂ）を参照して説明する。
【００７６】
製造工程では、位置合わせズレが必ず起こるため、上記実施形態１と同じ構造のものを生産しようとしても、図３（ａ）に示すように、第１のゲート電極３０４ａが位置ズレを起こす場合がある。このため、イオン注入を行う領域を膜厚の厚い第２の絶縁膜３０３ｂで覆っていたにも係わらず、第１のゲート電極３０４ａが位置ズレを起こしたために、膜厚の薄い絶縁膜領域３０５ａが発生し、この状態でイオン注入を行う結果、抵抗値の変化をもたらすことになる。この場合は、膜厚の薄い絶縁膜領域３０５ａに対応する第１の半導体層（第１の拡散層）３０２ａ２の部分のイオン注入の狙いが、第１の半導体層３０２ａ２の表面から膜の中心部にずれているため、上述した通り抵抗が高くなると予測できる。
【００７７】
この問題を解決するための構造が、本実施形態２に係わる図３（ｂ）の構造である。図３（ｂ）に示すように、拡散層領域上の膜厚の厚い第２の絶縁膜３０３ｂの一部３０６ａが第１のゲート電極３０４ａの下までオーバーラップしている。絶縁膜をこのように形成することで、第１のゲート電極３０４ａが位置ズレを起こしても、図３（ａ）のように膜厚の薄い絶縁膜領域３０５ａができることはない。本実施形態２では、このオーバーラップ量を２μｍとしているが、使用する半導体製造装置の位置合わせ精度に依存することであるため、装置性能に合わせたオーバーラップ量をとる必要がある。しかし、オーバーラップ量を大きくとり過ぎると、トランジスタの面積が大きくなるため、集積化や微細化の妨げになるため、２μｍ以下であることが望ましい。集積化や微細化に捉われない場合には、この２μｍ以下が当てはまらない。それらを考慮してもＴＦＴを製作する上で上限値としての限界は、１００μｍ以下にする必要がある。下限値としての制限は、位置合わせ出来れば特にないが、基板（ガラスなどの絶縁基板）や材料（レジストなど）の材料面精度や半導体プロセスの精度を加味すると５nmまでが限界である。
【００７８】
すなわち、本実施形態２の半導体装置は、同一絶縁基板３０１上に第１及び第２のトランジスタが形成された半導体装置において、第１のトランジスタ（図３左側のトランジスタ）は、第１のゲート電極３０４ａ下部に形成された第１の絶縁膜３０３ａと、拡散層３０２ａ２，０３０２ａ３領域上に形成された第２の絶縁膜３０３ｂとを備え、第２のトランジスタ（図３右側のトランジスタ）は、第２のゲート電極３０４ｂ下部及び拡散層３０２ｂ２，３０２ｂ３領域上に形成された第２の絶縁膜３０３ｂを備え、これら第１の絶縁膜３０３ｂ及び第２の絶縁膜３０３ａより上層に第１及び第２のゲート電極３０４ａ，３０４ｂがそれぞれ配置されており、かつ、第１の絶縁膜３０３ａ（ｔ１）が第２の絶縁膜３０３ｂ（ｔ２）よりも薄く形成（ｔ１＜ｔ２）されているとともに、第１のトランジスタの第２の絶縁膜３０３ａは、第１のゲート電極３０４ａの下面縁部から内側まで入り込んで（オーバーラップして）形成（領域３０６ａ）された構造となっている。別言すれば、図３（ｂ）から明らかなように、上辺の角部の直下部分に切欠き部が形成された第１のゲート電極３０４ａの前記上辺の角部の直下部分（イオン注入に影響する部分）における第２の絶縁膜３０６ａの膜厚と、第２のゲート電極３０４ｂの上辺の角部の直下部分（イオン注入に影響する部分）における第２の絶縁膜３０３ｂの膜厚とが等しい構造としている。
【００７９】
このように、膜厚の厚い第２の絶縁膜３０３ｂを第１のゲート電極３０４ａの下までオーバーラップさせる構造を取ることで、第１及び第２の絶縁膜３０３ａ，３０６ａ，３０３ｂを形成した後に形成される第１のゲート電極３０４ａが位置ズレを起こしても、第１のゲート電極３０４ａ下部から膜厚の薄い第１の絶縁膜３０３ａがはみ出すことを抑制できるものである。
【００８０】
＜変形例２＞
本変形例２は上記変形例１において生産性を高めるために改良を加えたものである。以下、本変形例２について、図４（ａ），（ｂ）を参照して説明する。
【００８１】
製造工程では、位置合わせズレが必ず起こるため、上記変形例１と同じ構造のものを生産しようとしても、図４（ａ）に示すように、第２のゲート電極４０４ｂが位置ズレを起こす場合がある。このため、高い電圧を印加するゲート電極下を膜厚の厚い第２の絶縁膜４０３ｂで覆っていたにも係わらず、第２のゲート電極４０４ｂが位置ズレを起こしたために、第２のゲート電極４０４ｂ下部に膜厚の薄い絶縁膜領域４０５ｂが発生している。その結果、膜厚の厚い第２の絶縁膜４０３ｂ上に形成される第２のゲート電極４０４ｂが、膜厚の薄い絶縁膜領域４０５ｂ上にも形成されている。すなわち、薄い絶縁膜に対して高い電圧が印加される領域４０５ｂを含む構造となっている。そのため、膜厚の薄い絶縁膜領域４０５ｂが破壊されて、第２のゲート電極４０４ｂにリーク電流が流れる可能性が出てくる。
【００８２】
この問題を解決するための構造が、本変形例２に係わる図４（ｂ）の構造である。第２のゲート電極４０４ｂ下の厚い第２の絶縁膜４０３ｂを、拡散層領域４０２ｂ２，４０２ｂ３上の領域までオーバーラップ（領域４０６ｂ）させている。これにより、第２のゲート電極４０４ｂが位置ズレを起こしても、膜厚の薄い第１の絶縁膜４０３ａ上に第２のゲート電極４０４ｂが形成されることを防止できる。本実施形態４では、オーバーラップ量を上記実施形態３と同様、２μｍとしているが、使用する半導体製造装置の位置合わせ精度に依存することであるため、装置性能に合わせたオーバーラップ量をとる必要がある。しかし、オーバーラップ量を大きくとり過ぎると、トランジスタの面積が大きくなるため、集積化や微細化の妨げになるため、２μｍ以下であることが望ましい。集積化や微細化に捉われない場合には、この２μｍ以下が当てはまらない。それらを考慮してもＴＦＴを製作する上で上限値としての限界は、１００μｍ以下にする必要がある。下限値としての制限は、位置合わせ出来れば特にないが、基板（ガラスなどの絶縁基板）や材料（レジストなど）の材料面精度や半導体プロセスの精度を加味すると５nmまでが限界である。
【００８３】
すなわち、本変形例２の半導体装置は、同一絶縁基板４０１上に第１及び第２のトランジスタが形成された半導体装置において、第１のトランジスタ（図４左側のトランジスタ）は、第１のゲート電極４０４ａ下部及び拡散層４０２ａ２，４０２ａ３領域上に形成された第１の絶縁膜４０３ａを備え、第２のトランジスタ（図４右側のトランジスタ）は、第２のゲート電極４０４ｂ下部に形成された第２の絶縁膜４０３ｂと、拡散層４０２ｂ２，４０２ｂ３領域上に形成された第１の絶縁膜４０３ａとを備え、これら第１の絶縁膜４０３ａ及び第２の絶縁膜４０３ｂより上層に第１及び第２のゲート電極４０４ａ，４０４ｂがそれぞれ配置されており、かつ、第１の絶縁膜４０３ａ（ｔ１）が第２の絶縁膜４０３ｂ（ｔ２）よりも薄く形成（ｔ１＜ｔ２）されているとともに、第２のトランジスタの第２の絶縁膜４０３ｂは、第２のゲート電極４０４ｂの下面縁部から拡散層４０２ｂ２，４０２ｂ３領域上まで拡大して形成（領域４０６ｂ）された構造となっている。
【００８４】
このように、膜厚の厚い第２の絶縁膜４０３ｂを、拡散層４０２ｂ２，４０２ｂ３領域の上までオーバーラップさせる構造を取ることで、第１及び第２の絶縁膜４０３ａ，４０３ｂを形成した後に形成される第２のゲート電極４０４ｂが位置ズレを起こしても、膜厚の厚い第２の絶縁膜４０３ｂ上から第２のゲート電極４０４ｂがはみ出すことを抑制できるものである。
【００８５】
＜実施形態３＞
本実施形態３は、上記各実施形態及び変形例で作成される膜厚の厚い第２の絶縁膜と膜厚の薄い第１の絶縁膜との接続部の下面の段差を無くし平坦に接続した構造としたものである。以下、この接続部下面の段差構造とその製造方法について説明する。ここで、絶縁膜接続部下面とは絶縁膜と半導体層（拡散層）との界面のことである。
【００８６】
具体的には、膜厚の厚い第２の絶縁膜と膜厚の薄い第１の絶縁膜との接続部は、図３（ｂ）に○を付して示す部分３０７である。本実施形態５では、この部分３０７の中でも、半導体層と絶縁膜との接触面について、図５（ａ），（ｂ）を用いて説明する。図５は、図３（ｂ）の○で示した部分３０７および、図４（ｂ）の○で示した部分４０７の拡大図である。
【００８７】
上記実施形態１では、絶縁膜の厚い部分と薄い部分の作り分けは、薄くする部分を目的となる膜厚になるまでエッチングする方法を用いている。他の方法としては、薄くする部分を全て取り除いて、全面に２回目の絶縁膜を体積する方法もある。この方法では、膜厚をデポのみで決定しているため（すなわち、デポとエッチング量の両方で決定しているのとは違うため）、膜厚等の安定性が良い。本実施形態では、このような方法で試作を行っている。
【００８８】
まず、図５（ａ）を参照して段差構造について説明する。
【００８９】
絶縁膜の形成方法としては、半導体層を酸化して絶縁膜を形成する方法がある。しかし、薄膜の半導体層を用いるデバイスでは、低電圧化が進んでおらず、ゲート絶縁膜が厚い。このため、半導体層を選択的に酸化する方法を用いると、確実に半導体層が減る（酸化された部分が薄くなる）ことになる。ここで言う選択的に酸化する方法とは、シリコン窒化膜などの耐酸化膜をマスクとして酸化雰囲気中（酸素や水蒸気）で酸化する方法や、レジストをマスクとして酸素をイオン注入法で注入する方法である。このため、図５（ａ）に示す半導体層５０２ａ１のように、酸化された部分が半導体層に食い込み、段差ができる。そして、この部分では符号５０３ａｂで示すような絶縁膜が形成される。その後、全面に絶縁膜をＣＶＤ法により堆積若しくは酸化して絶縁膜５０３ａｕを形成しても、半導体層にできた段差は解消されることはない。このため、半導体層５０２ａ１と絶縁膜５０３ａｂの界面が凸凹形状となり、符号５０２ａｄで示すように、スムーズに電流を流すことができない。
【００９０】
そこで、このような選択酸化で起こる問題を解決できるのが、以下に説明する本実施形態５に係わる接続部構造である。図５（ｂ）を参照して接続構造について説明する。
【００９１】
絶縁膜の形成方法としては、上記実施形態１で示したＣＶＤ法などで絶縁膜を堆積する方法である。全面に膜を堆積した後、不用部分を選択的にエッチングする場合において、半導体層と選択性のあるエッチング方法でエッチングすれば、半導体層の表面は、平坦性を保つことができる。このエッチング方法も上記実施形態１で示したフッ化水素酸を用いてエッチングする方法などが挙げられる。この方法でも、半導体層を減らすことが無いため、図５（ｂ）に示すように、半導体層５０２ａ１と絶縁膜５０３ａｂとの界面の平坦性を保つことができる。その後、全面に絶縁膜５０３ａｕを堆積しても、半導体層５０２ａ１と絶縁膜５０３ａｂ，５０３ａｕとの界面は平坦であることに変わりない。このため符号５０２ａｄで示すように、電流の流れる経路を直線的に短縮化し、スムーズに電流を流すことができるものである。
【００９２】
このように、絶縁膜の接続部の下面に段差（または傾斜）が無いことで、絶縁膜下に形成される拡散層、または反転層、または蓄積層においても平坦になるため、これらに電流を流す場合において電荷の散乱を抑え、スムーズに電流を流すことができる。
【００９３】
＜実施形態４＞
本実施形態４は、上記実施形態３の絶縁膜の接続部の下面と異なり、絶縁膜の上面に関する実施形態である。ここで、絶縁膜上面とは、絶縁膜とゲート電極との界面のことである。以下、図６を参照して本実施形態６について説明する。なお、図６は、図３（ｂ）の○で示した部分３０７および、図４（ｂ）に○を付して示す部分４０７の拡大図である。図４（ｂ）に○を付して示す部分４０７では、上部にゲート電極が存在しないが、上部にゲート電極を配置させることも出来る。本実施例では、この○部分４０７にゲート電極が配置されている場合においての説明である。この場合に、絶縁膜破壊の危険性があるのでそれを考慮して半導体層とゲート電極を設計する必要がある。
【００９４】
本実施形態４でも、膜厚の厚い絶縁膜と薄い絶縁膜の作成方法は、上記実施形態３の絶縁膜の堆積を２回行う方法を用いている。本実施形態６では、１回目の絶縁膜（第１の絶縁膜）の堆積を行った後にエッチングする方法として、フッ化水素酸を用いたウエットエッチング方法を用いて行っている。ただし、下地の半導体層に対して選択的にエッチングできる方法であれば他の方法でもよく、例えばドライエッチング方法もある。ドライエッチング方法では、エッチングガスによっては下地の半導体層に対しても選択性を出すことは容易であり、また、ウエットエッチング方法と異なり横方向の制御(線幅制御)がしやすい。なかでも異方性エッチングではその効果が大きい。しかしながら、エッチング後のエッジ部の形状が垂直な形状になる問題がある。以下この問題について、図６（ａ）を参照して説明する。
【００９５】
図６（ａ）の符号６０３ａｂで示す部分が１回目の絶縁膜の堆積を行った後に異方性エッチングを行った場合の絶縁膜の形状であり、エッジ部６０３ａｂ１の形状が垂直形状の段差部となっている。この状態で、２回目の絶縁膜（第２の絶縁膜）６０３ａｕの堆積を行っても、エッジ部６０３ａｂ１の垂直段差形状を改善することはできず、２回目の絶縁膜６０３ａｕにもエッジ部（段差部）６０３ａｕ１が残ることになる。そして、この部分にゲート電極６０４ａを作成すると、ゲート電極６０４ａに突起６０４ａｂが形成される。そのため、このゲート電極６０４ａに電圧を印加すると、その突起６０４ａｂ部分に電界集中が起こり絶縁膜破壊の要因となる。そのため、絶縁膜に形成されるエッジ部が垂直段差形状となることは避けた方がよい。
【００９６】
そこで、本実施形態４では、上記したように、フッ化水素酸含む薬液を用いるといったウエットエッチング方法を用いている。また、ドライエッチング方法の場合には、等方性エッチングを用いるのがよい。これらの方法では、エッジ部の形状を垂直段差形状ではなく傾斜形状（基板表面に対して傾斜した形状、より正確には半導体層表面に対して傾斜した形状）に容易に制御することができる。
【００９７】
図６（ｂ）は、これらの方法で作成された絶縁膜の形状を示しており、１回目の絶縁膜６０３ａｂのエッジ部６０３ａｂ２の形状が、傾斜角度略４０度の傾斜形状とっなっている。そして、この上に２回目の絶縁膜６０３ａｕを堆積させると、２回目の絶縁膜６０３ａｕのエッジ部６０３ａｕ２も傾斜角度略４０度の傾斜形状となり、垂直段差形状となることはない。従って、この絶縁膜６０３ａｕの上部にゲート電極６０４ａを形成しても、ゲート電極６０４ａに突起ができることを抑制でき、絶縁膜の破壊を抑制することができる。
【００９８】
なお、傾斜角度については、平坦に近い５度から垂直に近い５０度の範囲内の任意の傾斜角度が理想的である。なかでも、傾斜角度は平坦に近い（０度に近い）方が良いが、少ない角度の場合は、膜厚が厚い部分から薄い部分までの傾斜している距離が長くなり、集積化の妨げになる。従って、集積化を考慮すると、傾斜角度は５度以上の角度が理想的である。
【００９９】
なお、上記１回目の絶縁膜のエッチング方法として異方性エッチングを用いることも可能である。すなわち、上記１回目の絶縁膜のエッチング時に、レジストマスクでエッチングするとき、レジストに対して選択性を下げることでレジストマスクを共にエッチングできる。これにより、絶縁膜がエッチングされながらレジストパターンも横方向に後退していき、その結果、後退した部分の絶縁膜も遅れてエッチングされる。このようにすれば、エッジ部が垂直な段差形状になることを抑制できる。従って、このエッチング方法でも実施は可能である。
【０１００】
すなわち、本実施形態４の半導体装置は、第１の絶縁膜６０３ａｂと第２の絶縁膜６０３ａｕとの接続部６０３ａｂ２の基板表面（ここでは、半導体層６０２ａ１の表面）に対する傾斜角度を５度〜５０度の範囲内のいずれかの角度に形成したものである。
【０１０１】
このように、厚さの異なる絶縁膜の接続部の傾斜角度を５０度以下の緩い傾斜角度にする構造を取ることにより、その絶縁膜上に電極を形成した場合に、絶縁膜角部に対する電界集中を緩和し絶縁膜破壊を抑制することができる。また、傾斜角度を５度以上にすることにより傾斜部の面積が大きくなりすぎることを抑制できる。
【０１０２】
＜実施形態５＞
本実施形態５は、上記手法で実施可能となった厚い絶縁膜と薄い絶縁膜と拡散層とを用いてボディーコンタクト領域を有するＰ型トランジスタとＮ型トランジスタを形成する実施例である。以下、図７及び図８を参照して本実施形態７を説明する。ただし、図７はＰ型トランジスタの上面図、図８（ａ）は図７のＡ−Ａ線に沿う断面図、図８（ｂ）は図７のＢ−Ｂ線に沿う断面図である。
【０１０３】
図８（ｂ）に示す左側の絶縁膜７０５ａ構造（拡散層７０６ａ領域の絶縁膜が厚い構造）でＰ型トランジスタのボディーコンタクト領域を形成し、図８（ａ）で示す右側の絶縁膜７０３ｂ１構造（ゲート電極７０４ｂ下の領域も拡散層７０２ｂ２，７０２ｂ３領域上も厚い絶縁膜７０３ｂで、左側のＰ型トランジスタの厚い絶縁膜７０５ａと同じ絶縁膜になっている構造）でＮ型トランジスタのソース領域７０２ｂ２及びドレイン領域７０２ｂ３を形成する。すなわち、Ｐ型トランジスタのゲート電極７０４ａ下の絶縁膜（ゲート絶縁膜）７０３ａ１はＮ型トランジスタのゲート絶縁膜７０３ｂ１より薄い構造である。さらに、図８（ｂ）の右側のＮ型トランジスタと同じ絶縁膜構造でＰ型トランジスタ（第三のトランジスタ）も形成している（図示無し）。このトランジスタは、図８（ｂ）の右側のＮ型トランジスタとは、トランジスタのタイプがＮ型かＰ型かの違いのみでその他は同じである。
【０１０４】
本実施形態５のボディーコンタクト領域を、図７及び図８を用いてさらに詳しく説明すると、逆Ｔ字形状に形成された半導体層７０２ａの上全面に絶縁膜（図７では図示を省略している）が形成され、その上にゲート電極７０４ａが形成されている。そして、このゲート電極７０４ａから左右にはみ出している半導体層部分にＰ型のイオン注入がされてソース領域７０２ａ２及びドレイン領域７０２ａ３となり、このソース領域７０２ａ２とドレイン領域７０２ａ３とで挟まれたゲート電極７０４ａ下の半導体層部分がチャネル領域７０２ａ１となる。また、ゲート電極７０４ａから後方（図７では上部側）にはみ出している半導体層部分７０６ａは、Ｎ型イオン注入がされていてＮ型拡散層となり、ボディーコンタクト領域となる。このボディーコンタクト領域７０６ａは、厚い絶縁膜７０５ａで被覆されていて、他方のＮ型トランジスタ（図８（ａ）の右側のＮ型トランジスタ）のソース領域７０２ｂ２及びドレイン領域７０２ｂ３も同じ厚さの絶縁膜７０３ｂで被覆されている。このため、右側のＮ型トランジスタのＮ型イオン注入と同時にボディーコンタクト領域７０６ａのイオン注入が行える。これにより、それぞれの拡散層の抵抗値も同じにできる。
【０１０５】
このボディーコンタクト領域７０６ａは、チャネル領域７０２ａ１の電位を固定することや、チャネル領域７０２ａ１に電圧を印加することに用いることができる。また、このボディーコンタクト領域７０６ａは、拡散層で形成されているため、そのままパターンを延長して配線として用いることも可能である。また、ボディーコンタクト領域７０６ａに別途配線を接続してもよい。
【０１０６】
ボディーコンタクト領域７０６ａ以外の領域である、ゲート電極７０４ａの下部やソース領域７０２ａ２及びドレイン領域７０２ａ３の上部では絶縁膜の厚さが薄い。それぞれの膜厚は、上記実施形態１での薄い膜厚と同じである。この薄い絶縁膜越しのイオン注入条件は、P型拡散層を形成するためボロンを、注入エネルギー４０Ｋｅｖで注入量を９×１０15／ｃｍ3の条件でイオン注入している。これは、上記第三のトランジスタにおいて深さの狙いは厚い絶縁膜越しに注入して半導体層の上側（厚い絶縁膜との界面）を狙っている。したがって、図８（ｂ）の左側トランジスタにおいては、薄い膜越しのイオン注入となり、注入深さが半導体層の膜中央部に狙いが定まっている。
【０１０７】
（Ｐ型拡散層のコントロールについて）
ソース領域７０２ａ２及びドレイン領域７０２ａ３を形成する領域は、絶縁膜厚さが薄いため、もう一方（図８（ａ）に示す右側）のＮ型トランジスタと同じ構造の第三のトランジスタ（Ｐ型トランジスタ）にソース・ドレイン領域となるＰ型拡散層を形成する場合に、同時にイオン注入すると拡散層の抵抗値に変化が出る。すなわち、絶縁膜の厚さによって抵抗値が変化する。
【０１０８】
しかし、注入するイオンがボロンであることから原子量は１１と小さいため、半導体層の結晶の破壊が少ないので、活性化不良を起こすことはない。すなわち、ボロンは活性化不良を起こさないため、半導体層の下側を狙いとして注入もできる。つまり、狙い位置は自由であるため、狙い深さを絶縁膜厚さに合わせて数回に分けて注入する方法をとることができる。そのため、厚い絶縁膜下も薄い絶縁膜下もほぼ同等の抵抗値を得ることが可能となる。しかしながら、活性化不良を起こさずとも、注入されるイオンの量が異なるようなイオン注入を行う場合には、拡散層の抵抗値が変化する問題は発生する。
【０１０９】
しかし、注入されるイオン量が異なることによる抵抗値の変化量は、活性化不良で抵抗値が変化する変化量に比べて少ない。具体的には、薄い絶縁膜では、半導体膜中が狙いとなるため、膜中に多くのボロンが注入される。このため、濃度が高くなり抵抗が低くなる。一方、絶縁膜の厚さが厚い側では、半導体層の上側（厚い絶縁膜との界面）が狙いとなっているため、半導体膜中が狙いとなっているより注入される量が少なくなり抵抗値が高くなる。
【０１１０】
この構造の試料を作成して、半導体層（拡散層）の抵抗値（シート抵抗値）を測定評価した。結果は以下の通りであった。
厚い膜厚の半導体層  ：  １．８ＫΩ／□
薄い膜厚の半導体層  ：  ０．７ＫΩ／□
この測定結果では、抵抗値の差が２．５倍ほどであったが、この程度の差は致命的な抵抗値の変化をもたらすものではなかった。因みに、図１７の「測定評価」のところでは、２２５０Ω／□と６１０Ω／□となっており、約３．５倍の差となっている。
【０１１１】
一方、ボロンの注入量の違いによる抵抗値の変化を改善したい場合には、４０ＫｅＶで１回で注入するのではなく、注入量を半分に分けて薄膜用３０Ｋｅｖと厚膜用５０Ｋｅｖに分けて２回注入する方を用いると、抵抗値をほぼ同等にできる。それを実施した結果を以下に示す。
厚い膜厚の半導体層  ：  １０．ＫΩ／□
薄い膜厚の半導体層  ：  ０．９ＫΩ／□
以上の結果から、Ｐ型拡散層を形成する場合には、活性化不良により大幅に抵抗値が変化することもなく、さらにイオン注入を２回に分けて注入することが可能であり、それによって抵抗値を厚い膜厚の半導体層と薄い膜厚の半導体層とである程度同じ値にすることができる。
【０１１２】
（Ｎ型拡散層のコントロールについて）
また、Ｎ型拡散層の形成には、リン、砒素、アンチモンといった原子量が３０以上の大きな元素を用いて形成されている。Ｎ型拡散層を形成する大きな元素は、イオン注入を行った場合に半導体層の結晶を破壊する確立が非常に高く、活性化不良を起こす可能性が高いため、抵抗値の制御が難しい。
【０１１３】
例えば、イオン注入の狙いの深さを半導体層の下側に設定すると、半導体層内の殆どの結晶が破壊される。これは、注入量を半分にしてイオン注入を行っても同じ結果となる。従って、半導体層の上側に注入するほか方法が無い。この場合、上記したように、絶縁膜の厚さが異なるところにイオン注入する場合に、２回に分けてそれぞれの膜厚に合わせてイオン注入する方法をもってしても、活性化不良を抑制することはできない。すなわち、原子量が大きいため、半導体層の結晶を破壊する程度が大きく、そのため、半分の量のイオン注入を行っても問題を解決することはできない。従って、厚い絶縁膜用に深く注入することで、薄い絶縁膜下の半導体層がより深く注入され、その結果、薄い絶縁膜下の半導体層内の結晶の大部分が破壊されることとなり、活性化不良を引き起こして、抵抗値が高くなる。逆に、薄い絶縁膜に対応した注入深さだけでは、厚い絶縁膜（拡散層）に十分な注入が行えず、その結果、注入量が少ないことで抵抗値が高くなる。
【０１１４】
以上をまとめると次のようになる。
【０１１５】
Ｎ型とＰ型の拡散層を持つ（ボディーコンタクト領域を持つ）トランジスタを作成する場合において、Ｎ型拡散層を形成する領域の絶縁膜厚さは、もう一方のトランジスタの絶縁膜の厚さに合わせるほか方法が無い。さらに言えば、もう一方のトランジスタのＮ型拡散層の上の絶縁膜の膜厚に合わせるのがベストである。
【０１１６】
一方、Ｐ型拡散層に関しては、抵抗値が膜厚によって変化するが、許容の範囲内であれば、本実施形態５で挙げたトランジスタによって絶縁膜の厚さがことなる構造でもよく、また、ソース・ドレイン上の絶縁膜の厚さをボディーコンタクト領域上のように厚くする手法を用いてもよい。さらに、Ｐ型拡散層に関しては、上述した注入を２回に分けて行う方法でも抵抗値を合わせることは可能である。
【０１１７】
すなわち、本実施形態５の半導体装置は、Ｐ型トランジスタに形成された１つの拡散層領域が、当該トランジスタのチャネル領域の電位を固定するための配線または当該トランジスタのチャネル領域の電位を固定するための配線からコンタクトを取るボディーコンタクト領域であることを特徴とする。すなわち、製造コストを抑えた拡散層を、配線またはコンタクトを取る領域において適用することができるので、製造コストを抑えることができる。
【０１１８】
また、本実施形態５の半導体装置は、ボディーコンタクト領域がＮ型拡散層で形成されている。そのため、以下の効果を得ることができる。すなわち、Ｎ型拡散層を形成する場合に、リン、砒素、アンチモンといった原子量が３０以上の大きな元素を用いて形成されている。Ｎ型拡散層を形成する大きな元素は、イオン注入を行った場合に半導体層の結晶を破壊する確立が非常に高く活性化不良を起こす可能性が高いため抵抗値の制御が難しい。従って、拡散層は、N型の場合に上記トランジスタ構造（特に、拡散層の上の絶縁膜構造）を取ることによって、効果的に抵抗値の変化を抑制できる。
【０１１９】
＜実施形態６＞
本実施形態６は、上記実施形態５のボディーコンタクト領域がなく、かつ、トランジスタをＮ型トランジスタとした実施例である。すなわち、左側のトランジスタも右側のトランジスタも共にＮ型トランジスタとなっている。以下、図９（ａ），（ｂ）を参照して説明する。ただし、図９（ａ）は左側のトランジスタの上面図、図９（ｂ）は断面図である。
【０１２０】
図中の符号８０２ａは右側のトランジスタの半導体層で、その上全面に絶縁膜（図９（ａ）では図示を省略している）が形成され、その上にゲート電極８０４ａが形成されている。半導体層８０２ａのうち８０２ａ２と８０２ａ３で示す領域はソース領域とドレイン領域でＮ型拡散層になっている。そして、ソース領域８０２ａ２とドレイン領域８０２ａ３とで挟まれたゲート電極８０４ａの下部領域がチャネル領域８０２ａ１となっている。半導体層８０２ａ上の絶縁膜８０３ａの構造は、ゲート電極８０４ａの下部が薄膜８０３ａ１であり、ソース領域及びドレイン領域の上部が厚膜８０３ａ２となっている。すなわち、図１の左側の構造と同じである。この厚膜の絶縁膜８０３ａ２は、図９（ｂ）に示すように、右側のＮ型トランジスタの絶縁膜８０３ｂと同じになっている。この点も、図１と同じである。このため、右側のトランジスタのＮ型拡散層のイオン注入をするときに同時にイオン注入ができ、かつ、拡散層の抵抗も同じにできる。また、製造方法においても、実施形態１と同じである。
【０１２１】
Ｎ型トランジスタを形成する場合には、Ｎ型拡散層の形成が必須であるため、上記実施形態７で述べたように、絶縁膜の厚さを同等になるように調整する必要がある。そうしないと、拡散層の抵抗値を同じにすることができない。
【０１２２】
すなわち、本実施形態６の半導体装置は、第１のトランジスタ（左側のトランジスタ）の拡散層領域がソース領域及びドレイン領域であることを特徴とする。すなわち、製造コストを抑えた拡散層を、ソース領域及びドレイン領域において適用することで、製造コストを抑えることができる。
【０１２３】
また、本実施形態６の半導体装置は、第１のトランジスタがＮ型トランジスタであることを特徴とする。すなわち、Ｎ型トランジスタを構成するＮ型拡散層を形成する場合、リン、砒素、アンチモンといった原子量が３０以上の大きな元素を用いて形成されている。Ｎ型拡散層を形成する大きな元素は、イオン注入を行った場合に半導体層の結晶を破壊する確立が非常に高く、活性化不良を起こす可能性が高いため、抵抗値の制御が難しい。従って、拡散層がＮ型の場合には、上記トランジスタ構造を取ることによって、効果的に抵抗値の変化を抑制できる。
【０１２４】
＜実施形態７＞
本実施形態７は、上記各実施形態及び変形例で説明している薄い絶縁膜と厚い絶縁膜の膜構造について説明する。以下、図１０に示す断面図を用いて説明する。ただし、図１０では、絶縁膜のみを表し、ゲート電極やソース電極、ドレイン領域といった部分は図示を省略している。この図１０では、左側を薄い絶縁膜とし右側を厚い絶縁膜として説明する。
【０１２５】
（誘電率の高い膜を導入する実施例）
近年、ＴＦＴデバイスにおいても微細化や低電圧化が進められている。このため、ゲート絶縁膜の薄膜化は必須である。しかし、ゲート絶縁膜を薄膜化すると、ばらつきの要因となり安定した生産が行えない。そこで、絶縁膜の物理厚さを変えないで電気的な厚さを変える方法がある。それは、現状のシリコン酸化膜より誘電率の高い膜を使うことで、同じ膜厚であっても効果的にチャネル領域に電圧を与えることができる方法である。その身近な材料としてシリコン窒化膜があり、シリコン酸化膜より誘電率が約２倍高い。このため、ゲート絶縁膜を全てシリコン窒化膜に換えた場合には、同じ膜厚と同じゲート電圧である場合に、電圧をチャネル領域に与える効率が約２倍となり、ＥＯＴ（等価酸化膜厚）を約１／２にできる。すなわち、ゲート絶縁膜を約１／２に薄膜化したことと同じ効果を得ることができる。従って、本実施例では、厚い絶縁膜と薄い絶縁膜のうち、少なくとも薄い絶縁膜にシリコン窒化膜を用いることとする。
【０１２６】
以下、図１０（ａ）を参照して本実施例を説明する。
【０１２７】
薄い絶縁膜と厚い絶縁膜の製造方法は、本実施例においても上記実施形態４と同様、実施形態３の絶縁膜の堆積を２回行う方法を用いている。
【０１２８】
すなわち、半導体層９０２の上に絶縁膜となる５０ｎｍのシリコン酸化膜９０３１を形成し、その上全面に１０ｎｍのシリコン酸化膜９０３２と２０ｎｍのシリコン窒化膜９０３３を連続的に成膜している。これらの成膜は、プラズマＣＶＤ法を用いて成膜を行った。このような構造にすることで、薄い絶縁膜にシリコン窒化膜９０３３を含ませることができる。このような構造にした結果、薄い側の絶縁膜をＥＯＴ（等価酸化膜厚）で２０nmにすることができ、厚い方の絶縁膜は、ＥＯＴ（等価酸化膜厚）で７０ｎｍとすることができた。
【０１２９】
また、本実施例では、薄い方の絶縁膜を全てシリコン窒化膜９０３３にせずに、下層にシリコン酸化膜９０３２を形成した。これは、半導体層９０２とシリコン窒化膜９０３３との界面に準位が発生しやすいため、界面処理という意味合いからシリコン酸化膜９０３２を半導体層９０２とシリコン窒化膜９０３３との間に入れている。また、半導体層９０２の近くにシリコン窒化膜が存在すると、シリコン窒化膜の界面準位や膜中の準位に電荷がトラップされる可能性がある。このため、本実施例のように、例えば１０ｎｍといった距離を空けてシリコン窒化膜９０３３を形成するとよい。
【０１３０】
ここでは、シリコン酸化膜９０３２の膜厚については適宜変更可能である。例えば、１ｎｍのシリコン酸化膜９０３２を形成するだけでも効果はある。シリコン窒化膜との比率の変更も可能である。
【０１３１】
また、図１０（ａ）では、全体にシリコン窒化膜９０３３を形成しているが、厚いほうの絶縁膜は、高電圧で駆動させるＴＦＴに用いることが多いため、高電圧により、シリコン窒化膜９０３３中に電荷が注入される場合も考えられる。このため、図１０（ｂ）に示すように、厚い方の絶縁膜については、上部のシリコン窒化膜を取り除いた構造（取り除いた部分を破線で示す）としてもよい。
【０１３２】
また、シリコン酸化膜より誘電率の高い膜として、シリコン窒化膜を例示しているが、高誘電率絶縁膜（ｈｉｇｈ−Ｋ）と称される絶縁膜でも実施可能である。
【０１３３】
すなわち、本実施例の半導体装置は、第１及び第２の絶縁膜がシリコン酸化膜を含み、かつ、どちらか一方または両方の絶縁膜がさらにシリコン窒化膜層を含むことを特徴とする。このように、絶縁膜にシリコン酸化膜より誘電率の高いシリコン窒化膜層が含まれることで、ゲート電極の電界をチャネル領域に効率的に与えることが可能となる。
【０１３４】
（シリコン窒化膜をシリコン酸化膜で挟持する実施例）
上述したように、シリコン窒化膜は多くの準位を持っているため、その部分に電荷がトラップされる可能性が高い。このため、下層にシリコン酸化膜を形成するだけでなく、上層にもシリコン酸化膜を形成すると良い。図１０（ｃ）はこの状態を示している。図１０（ａ）との違いは、シリコン窒化膜９０３３の上にさらにシリコン酸化膜９０３４を全面に１０ｎｍの厚さに形成している点である。このような構造にすることで、ゲート電極側からの電荷の注入を防止できる。
【０１３５】
また、厚い絶縁膜は、高電圧で駆動させるＴＦＴに用いることが多い。図１０（ｃ）では、シリコン窒化膜９０３３上のシリコン酸化膜９０３４は、１０ｎｍと薄い。このため、高電圧（例えば、1６Ｖ以上の電圧）により、薄いシリコン酸化膜９０３４をトンネルしてシリコン窒化膜９０３３中に電荷が注入される場合も考えられる。このため、図１０（ｄ）に示すように、厚い絶縁膜の上部のシリコン酸化膜９０３３およびシリコン窒化膜９０３４を取り除いた構造（取り除いた部分を破線で示す）としてもよい。
【０１３６】
すなわち、本実施例の半導体装置は、シリコン酸化膜９０３２，９０３４がシリコン窒化膜９０３３の上下に形成されていることを特徴とする。このように、比較的膜中や界面の準位が多いシリコン窒化膜９０３３をシリコン酸化膜９０３２，９０３４で挟持することで、電解により上下から不用な電荷が進入し、シリコン窒化膜または界面に捕獲されることを抑制できる。
【０１３７】
（ＥＯＴ（等価酸化膜厚）に差をつける実施例）
ＴＦＴトランジスタを用いて回路を構成し動作させる場合には、低電圧で駆動させる方が消費電力は少なくなる。このため、全てのＴＦＴを低消費電力化できれば良いが、入出力部などでは、低電圧化できない場合が多い。
【０１３８】
一方、ＴＦＴを形成する場合、従来は、ゲート絶縁膜を複数の膜厚として用意できなかったため、全てのＴＦＴのゲート絶縁膜が高電圧用に設計されていた。このため、高電圧用に設計されたゲート絶縁膜を備えるＴＦＴを全て共通で利用するしかなく、低消費電力化を実現できなかった。しかし、本発明により、ＥＯＴで膜厚が２つ以上違う絶縁膜を容易に形成できるようになった。
【０１３９】
例えば、同じシリコン酸化膜で厚い膜厚と薄い膜厚を形成したときに、ＥＯＴもそれにしたがって、厚い膜厚と薄い膜厚となる。また、本実施例の図１０（ｂ）や図１０（ｄ）のように、薄いＥＯＴを実現したい絶縁膜領域に誘電率の高い膜を導入することによっても、ＥＯＴが厚い絶縁膜と薄い絶縁膜とに分けることができる。従って、このようにすることで、ＴＦＴで構成する回路を低電圧化することが可能となる。
【０１４０】
すなわち、本実施例の半導体装置は、第１または第２の絶縁膜のうちどちらか一方のＥＯＴ（等価酸化膜厚）が薄く形成されていることを特徴とする。これにより、ＥＯＴが薄いトランジスタを低電圧駆動トランジスタとして用いることができる。
【０１４１】
（メモリを形成する実施例）
ここで言うメモリとは不揮発性メモリである。メモリを形成するためには、電荷保持膜とその膜に書き込み・消去ができる高い電圧を印加できるトランジスタが必要である。これらの材料は、すでに上述した内容に全て含まれている。
【０１４２】
電荷保持膜には、準位の多いシリコン窒化膜を用いることができる。そして、この準位によって不用な電荷が捕獲されることを、逆に書き込みや消去として利用できる。また、これら書き込みや消去は、意図的に行うため、短い時間（例えば1秒以下）で行わなければ、利用性が低くなるので、高い電圧を印加する必要がある。高い電圧を印加するためには、メモリ部よりゲート絶縁膜が厚いトランジスタが必要となるが、これらの構造も上記した各実施形態で達成できるため、それを用いればよい。
【０１４３】
メモリ部については、図１０（ｃ）や図１０（ｄ）に示すように、リコン窒化膜をシリコン酸化膜で挟持させた構造の物が最適であり、書き込みや消去動作によって捕獲した電荷が外部へ逃げることを防止できる。
【０１４４】
また、メモリの書き込み消去動作をさせる場合には、チャネル領域に電圧を印加できると効率的に書き込み消去動作できる場合が多い。例えば、ＦＮ注入によって電荷を出し入れする場合、また、チャネル領域とソース・ドレイン領域とに逆接合電流を発生させて電荷を注入する場合、などがある。これらを実施する場合には、チャネル領域に電圧を印加できるようにする必要があり、図７及び図８に示すようなボディーコンタクト領域７０６ａを備えたメモリ構造にするのが最適である。
【０１４５】
すなわち、準位の多いシリコン窒化膜に意図的に電荷を注入捕獲させることができるので、この現象を用いてメモリとして用いることができる。
【０１４６】
＜実施形態８＞
本実施形態８は、上記実施例で実現可能となったＥＯＴが異なるＴＦＴを用いて製造されたＴＦＴ基板に関する実施形態である。以下、図１１を参照して本実施形態８のＴＦＴ基板について説明する。ただし、図１１はＴＦＴ基板の上面図である。
【０１４７】
ＴＦＴがアレイ状に形成されたＴＦＴ基板は、液晶表示パネルや有機ＥＬパネルなどに用いられ、需要が高まっている。また、低コスト化が重要であり、部品点数の削減も行われている。さらに、環境問題から低消費電力化も重要視されている。
【０１４８】
このＴＦＴ基板は、ガラス基板１００１上に、ＴＦＴによって画素をコントロールするＴＦＴアレイが形成された画素領域１００２と、画素ＴＦＴのゲート電圧をコントロールするゲートドライバー領域１００３と、画素ＴＦＴのソース電圧をコントロールするソースドライバー領域１００４と、表示補正データを保持する不揮発性メモリ部（貼り付け部品）１００６とから形成されている。
【０１４９】
本実施形態８では、低電圧ＴＦＴが形成可能となったため、出力部の画素ＴＦＴへ送信する信号データの演算を行うＴＦＴに、低電圧ＴＦＴを用いることで、ＴＦＴ基板の低消費設計が可能となる。また、上記したように不揮発性メモリを形成できるようになったので、別途貼り付けていた不揮発性メモリ部１００６の部品が不要となり、空きスペースに不揮発性メモリ１００７をＴＦＴにより作り込むことができる。このため、ＴＦＴ基板のコスト削減が可能となる。
【０１５０】
＜実施形態９＞
本実施形態９は、上記実施例で実現可能となったＥＯＴが異なるＴＦＴを用いて製造されたＴＦＴ基板を搭載した液晶パネルに関する実施形態である。図１２ないし図１４を参照して本実施形態の液晶パネルについて説明する。ただし、図１２は液晶パネルの断面図である。
【０１５１】
本実施形態９の液晶パネルは、上記実施形態８で作成されたＴＦＴ基板１１０１とカラーフィルタ基板１１０２との間に、シール材１１０４を介して液晶１１０３を封入することで作製されたもので、ＴＦＴ基板１１０１の性能により液晶パネルの低消費電力化や低コスト化が可能となる。また、液晶パネルに限らず、有機ＥＬディスプレイに用いることも可能であり、同様の効果を得ることができる。
【０１５２】
また、図１２に示す液晶パネルを作製した場合に、カラーフィルタ基板１１０２側へ印加する電圧の基準値を、液晶パネルに記憶させる必要があり、その記憶場所として図１１の１００７に形成された不揮発性メモリを用いることが可能となる。また、その領域の不揮発性メモリ１００７に、表示に用いられるガンマ補正値を記憶させておくことも可能である。これら「カラーフィルタ基板側へ印加する電圧の基準値」や「表示に用いられるガンマ補正値」は、液晶パネルに付随するデータであるため、液晶パネルを構成する基板内にＴＦＴで設計し配置できる方が、貼り付け部品（図１１の不揮発性メモリ部１００６）を用いるより設計が容易で開発コストも削減可能となる。また、基板内のＴＦＴで設計されたメモリの方が、配線が短く、アクセスも早くできる利点もある。
【０１５３】
ここで、カラーフィルタ基板側へ印加する電圧の基準値について、図１３を参照して説明する。
【０１５４】
図１３において、○で囲んだ下側部分１２０１がＴＦＴ基板側であり、ＴＦＴのドレイン側に液晶１２０３が配置されている。その液晶の反対側にある○で囲んだ上側部分１２０２がカラーフィルタ基板側であり、全ての画素に対する共通の電極を備えており、液晶全体に共通の電圧を印加できるようになっている。電圧の基準値とは、この共通の電極に印加する電圧の基準値のことである。
【０１５５】
電圧の基準値は、各液晶パネルのばらつきを加味した補正値からなっている。補正値は、メモリ部１２０４に記憶されていて、そこから電圧発生回路１２０５にデータが送られることにより、電圧発生回路１２０５において基準電圧が発生されるようになっている。
【０１５６】
次に、表示に用いられるガンマ補正値について、図１４を参照して説明する。
【０１５７】
ガンマ補正値は、全て回路的にＴＦＴ基板で用いられる情報で、カラーフィルタ基板と電気的な関係は無い。具体的には、液晶パネル外部の表示データ発生回路１３０１から、表示データとなるデジタル信号がＤＡコンバータ１３０２に入力される。ＤＡコンバータ１３０２は、デジタル信号をアナログ信号に変換して出力回路１３０３に送信し、出力回路１３０３は表示部１３０４に画像データを送信する。このとき、表示部１３０４に表示される画像の色彩が自然に再現されるように、ＤＡコンバータ１３０２においてデジタルの階調データとアナログの階調信号の電圧との相関を調整する必要がある。この相関の調整は、メモリ部１３０５に記憶されているガンマ補正値に基づいて調整されるようになっている。このガンマ補正は製品機種ごとに異なる値が設定されている。
【０１５８】
＜実施形態１０＞
本実施形態１０は、上記実施形態１１の液晶パネルを搭載した携帯機器に関する実施形態である。図１５を参照して本実施形態１２の携帯機器について説明する。
【０１５９】
図１５は携帯電話に適用した例であり、外装の上側１４０１と下側１４０２を分離して、内部の液晶パネル１４０３が見えるように示した分解図である。この液晶パネル１４０３は、上記実施形態１１で示した液晶パネルであり、低消費電力化及びメモリ機能を備えており、かつ、低コスト化が達成されている。すなわち、従来は、液晶パネル１４０３の下部領域１４０４に貼り付け部品である不揮発性メモリ部１００６（図１１参照）を貼り付けていたが、この部品が無くなることから、空きスペースが発生する。近年では、薄型化や軽量化が進められて過密設計化しているため、不揮発性メモリ部１００６が存在していた場所は余分なスペースではなく、この部分を無くすことによって液晶パネルをさらに小型化することができる。これにより、外装もその分小さくすることができる。すなわち、携帯電話の縦方向の長さを図中の符号１４０６で示した長さ分だけ短くすることが可能となる。
【０１６０】
また、この液晶パネルは、低消費電力化や低コスト化が実施された部品であるため、これを搭載した携帯電話においても、低消費電力化や１回の充電で使用できる使用時間の延長化等、種々の効果をもたらすことができる。
【図面の簡単な説明】
【０１６１】
【図１】本発明の実施形態１に係る半導体装置の構造を示す断面図である。
【図２】本発明の変形例１に係る半導体装置の構造を示す断面図である。
【図３】本発明の実施形態２に係る半導体装置の構造を示す断面図である。
【図４】本発明の変形例２に係る半導体装置の構造を示す断面図である。
【図５】本発明の実施形態３に係る半導体装置の構造を示す一部拡大断面図である。
【図６】本発明の実施形態４に係る半導体装置の構造を示す一部拡大断面図である。
【図７】本発明の実施形態５に係る半導体装置の構造を示す上面図である。
【図８】本発明の実施形態５に係る半導体装置の構造を示す断面図である。
【図９】本発明の実施形態６に係る半導体装置の構造を示す上面図及び断面図である。
【図１０】本発明の実施形態７に係る半導体装置の構造を示す一部拡大断面図である。
【図１１】本発明の実施形態８に係るＴＦＴ基板の上面図である。
【図１２】本発明の実施形態９に係る液晶パネルの構造を示す断面図である。
【図１３】本発明の実施形態９に係る液晶パネルのカラーフィルタ基板側へ印加する電圧の基準値を説明するための回路ブロック図である。
【図１４】本発明の実施形態９に係る液晶パネルの表示に用いられるガンマ補正値を説明するための回路ブロック図である。
【図１５】本発明の実施形態１０に係る携帯電話の構成を示す分解図である。
【図１６】層間絶縁膜の構成を示す断面図である。
【図１７】本発明の半導体装置と対比するための基本構造を有する半導体装置の断面図である。
【図１８】従来の半導体装置の構造を示す断面図である。
【符号の説明】
【０１６２】
１０１，２０１，３０１，４０１  絶縁基板
１０２ａ，２０２ａ，３０２ａ，４０２ａ  半導体層
１０２ｂ，２０２ｂ，３０２ｂ，４０２ｂ  半導体層
１０２ａ２，２０２ａ２，３０２ａ２，４０２ａ２  拡散層
１０２ａ３，２０２ａ３，３０２ａ３，４０２ａ３  拡散層
１０２ｂ２，２０２ｂ２，３０２ｂ２，４０２ｂ２  拡散層
１０２ｂ３，２０２ｂ３，３０２ｂ３，４０２ｂ３  拡散層
１０３ａ，２０３ａ，３０３ａ，４０３ａ  第１の絶縁膜
１０３ｂ，２０３ｂ，３０３ｂ，４０３ｂ  第２の絶縁膜
１０４ａ，２０４ａ，３０４ａ，４０４ａ  第１のゲート電極
１０４ｂ，２０４ｂ，３０４ｂ，４０４ｂ  第２のゲート電極
５０２ａ１  半導体層
５０３ａｂ，６０３ａｂ  絶縁膜
５０３ａｕ，６０３ａｕ  絶縁膜
６０３ａｂ１  エッジ部
６０４ａゲート電極
６０４ａｂ  突起
７０２ａ  半導体層
７０３ｂ１絶縁膜
７０２ａ１  チャネル領域
７０２ａ２，７０２ｂ２  ソース領域
７０２ａ３，７０２ｂ３  ドレイン領域
７０２ｂ２，７０２ｂ３  拡散層
７０３ｂ，７０５ａ  絶縁膜
７０３ａ１，７０３ｂ１  ゲート絶縁膜
７０４ａ，７０４ｂ  ゲート電極
７０６ａ  ボディーコンタクト領域
８０２ａ半導体層
８０２ａ２  ソース領域
８０２ａ３  ドレイン領域
８０２ａ１  チャネル領域
８０３ａ２  絶縁膜
８０４ａ  ゲート電極
９０２  半導体層
９０３１，９０３２  シリコン酸化膜
９０３３  シリコン窒化膜
１００  ガラス基板
１００２  画素領域
１００３  ゲートドライバー領域
１００４  ソースドライバー領域
１００６  不揮発性メモリ部（貼り付け部品）
１００７  不揮発性メモリ
１１０１  ＴＦＴ基板
１１０２  カラーフィルタ基板
１１０３  液晶
１１０４  シール材
１２０３  液晶
１２０４  メモリ部
１２０５  電圧発生回路
１３０１  表示データ発生回路
１３０２  ＤＡコンバータ
１３０３  出力回路
１３０４  表示部
１３０５  メモリ部
【図１】
0005328214.tif 000002
【図２】
0005328214.tif 000003
【図３】
0005328214.tif 000004
【図４】
0005328214.tif 000005
【図５】
0005328214.tif 000006
【図６】
0005328214.tif 000007
【図７】
0005328214.tif 000008
【図８】
0005328214.tif 000009
【図９】
0005328214.tif 000010
【図１０】
0005328214.tif 000011
【図１１】
0005328214.tif 000012
【図１２】
0005328214.tif 000013
【図１３】
0005328214.tif 000014
【図１４】
0005328214.tif 000015
【図１５】
0005328214.tif 000016
【図１６】
0005328214.tif 000017
【図１７】
0005328214.tif 000018
【図１８】
0005328214.tif 000019