(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成された第２導電型のソース・ドレイン拡散層と、
前記半導体基板に形成され、前記ゲート電極及び前記ソース・ドレイン拡散層を囲むように配置された第１導電型の第１シールド用拡散層と、
前記半導体基板に形成され、前記第１シールド用拡散層の外側に配置された第２導電型の保護ダイオード用拡散層と、
前記半導体基板に形成され、前記保護ダイオード用拡散層を囲むように配置された第１導電型の第２シールド用拡散層と、
前記ゲート電極及び前記半導体基板の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜に形成され、前記ゲート電極上に位置する第１のコンタクトホールと、
前記第１の層間絶縁膜に形成され、前記保護ダイオード用拡散層上に位置する第２のコンタクトホールと、
前記第１の層間絶縁膜に形成され、前記第１シールド用拡散層上に位置し且つ前記ゲート電極を囲むように配置された第１の溝と、
前記第１の層間絶縁膜に形成され、前記第２シールド用拡散層上に位置し且つ前記第２のコンタクトホールを囲むように配置された第２の溝と、
前記第１のコンタクトホール内に埋め込まれた第１の導電膜と、
前記第２のコンタクトホール内に埋め込まれた第２の導電膜と、
前記第１の溝内に埋め込まれた第３の導電膜と、
前記第２の溝内に埋め込まれた第４の導電膜と、
前記第１の導電膜及び前記第１の層間絶縁膜の上に形成された第１の配線と、
前記第２の導電膜及び前記第１の層間絶縁膜の上に形成された第２の配線と、
前記第３の導電膜及び前記第１の層間絶縁膜の上に形成され、前記第１の配線を囲むように配置された第１のシールド用配線と、
前記第４の導電膜及び前記第１の層間絶縁膜の上に形成され、前記第２の配線を囲むように配置された第２のシールド用配線と、
前記第１及び第２の配線、前記第１及び第２のシールド用配線、前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜に形成され、前記第１の配線上に位置する第１のｖｉａホールと、
前記第２の層間絶縁膜に形成され、前記第２の配線上に位置する第２のｖｉａホールと、
前記第１のｖｉａホール内に埋め込まれた第５の導電膜と、
前記第２のｖｉａホール内に埋め込まれた第６の導電膜と、
前記第２の層間絶縁膜、前記第５及び第６の導電膜それぞれの上に形成された第３の配線と、
を具備し、
前記第５の導電膜と前記第６の導電膜は前記第３の配線によって電気的に接続され、
前記ゲート電極、前記ゲート絶縁膜及び前記ソース・ドレイン拡散層によって高耐圧系トランジスタが構成されていることを特徴とする半導体装置。
【請求項２】
請求項１において、前記第１乃至第６の導電膜それぞれはＷ膜であることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、前記高耐圧系トランジスタは、７Ｖ以上の電圧によって動作するトランジスタであることを特徴とする半導体装置。
【請求項４】
第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板に第２導電型の不純物イオンを導入することにより、前記半導体基板にソース・ドレイン拡散層及び保護ダイオード用拡散層を形成する工程と、
前記半導体基板に第１導電型の不純物イオンを導入することにより、前記ゲート電極及び前記ソース・ドレイン拡散層を囲むような形状の第１シールド用拡散層及び前記保護ダイオード用拡散層を囲むような形状の第２シールド用拡散層を前記半導体基板に形成する工程と、
前記ゲート電極及び前記半導体基板の上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に、前記ゲート電極上に位置する第１のコンタクトホール、前記保護ダイオード用拡散層上に位置する第２のコンタクトホール、前記第１シールド用拡散層上に位置し且つ前記ゲート電極を囲むような形状の第１の溝、及び、前記第２シールド用拡散層上に位置し且つ前記第２のコンタクトホールを囲むような形状の第２の溝を形成する工程と、
前記第１のコンタクトホール内、前記第２のコンタクトホール内、前記第１の溝内、及び、前記第２の溝内それぞれに第１乃至第４の導電膜を埋め込み、前記第１の導電膜及び前記第１の層間絶縁膜の上に第１の配線を形成し、且つ前記第２の導電膜及び前記第１の層間絶縁膜の上に第２の配線を形成し、且つ前記第３の導電膜及び前記第１の層間絶縁膜の上に前記第１の配線を囲むような形状の第１のシールド用配線を形成し、且つ前記第４の導電膜及び前記第１の層間絶縁膜の上に前記第２の配線を囲むような形状の第２のシールド用配線を形成する工程と、
前記第１及び第２の配線、前記第１及び第２のシールド用配線、前記第１の層間絶縁膜の上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜に、前記第１の配線上に位置する第１のｖｉａホール及び前記第２の配線上に位置する第２のｖｉａホールを形成する工程と、
前記第１及び第２のｖｉａホール内それぞれに第５及び第６の導電膜を埋め込み、前記第２の層間絶縁膜、前記第５及び第６の導電膜それぞれの上に第３の配線を形成する工程と、
を具備し、
前記第５の導電膜と前記第６の導電膜は前記第３の配線によって電気的に接続され、
前記ゲート電極、前記ゲート絶縁膜及び前記ソース・ドレイン拡散層によって高耐圧系トランジスタが構成されていることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４において、前記第３の配線を形成する工程の後に、プラズマを用いた工程をさらに具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係わり、プラズマプロセスによるゲート絶縁膜へのプラズマチャージを緩和させることができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図３は従来の半導体装置を示す平面図であり、この半導体装置は高耐圧系トランジスタである。
図３に示すように、シリコン基板に低濃度不純物領域３ａを形成する。その後、シリコン基板上に素子分離膜として機能するＬＯＣＯＳ酸化膜（図示せず）を形成する。次いで、シリコン基板を熱酸化することにより、シリコン基板上にゲート絶縁膜（図示せず）を形成し、ゲート絶縁膜上にゲート電極５を形成する。また、ＬＯＣＯＳ酸化膜及びゲート電極５をマスクとしてシリコン基板に不純物を導入することにより、ソース・ドレインとなる不純物領域７ｃが形成される。このようにして高耐圧系トランジスタが形成されている。
【０００３】
その後、ゲート絶縁膜上及びゲート電極上に第１の層間絶縁膜（図示せず）を形成する。次に、第１の層間絶縁膜及びゲート絶縁膜に、不純物領域７ｃ上に位置するコンタクトホール１１ａ、ゲート電極５上に位置するコンタクトホール（図示せず）及び高耐圧系トランジスタの周囲のシリコン基板上に位置するコンタクトホール（図示せず）を形成する。その後、コンタクトホール内に第１のＷプラグ（図示せず）を埋め込み、第１の層間絶縁膜上及び第１のＷプラグ上に第１のＡｌ配線１０を形成する。これにより、高耐圧系トランジスタを囲むように形成された第１のＡｌ配線１０は、第１のＷプラグを介してシリコン基板に電気的に接続される。この第１のＡｌ配線１０によって、高耐圧系トランジスタを囲む基板電位を固定する為のＡｌシールドが形成される。次いで、第１の層間絶縁膜上及び第１のＡｌ配線１０上に第２の層間絶縁膜（図示せず）を形成し、第２の層間絶縁膜にｖｉａホール（図示せず）を形成する。その後、ｖｉａホール内に第２のＷプラグ（図示せず）を埋め込み、第２の層間絶縁膜上及び第２のＷプラグ上にゲート電極５と電気的に接続された第２のＡｌ配線１４が形成される。（例えば特許文献１参照）
【０００４】
【特許文献１】特開２００７−１６５７６６号公報（段落００２３〜００２５）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年の半導体装置の製造工程においては、プラズマを用いた処理工程が数多く存在する。さらにプラズマプロセスの利用に伴い、プラズマプロセスでのチャージアップ現象によるゲート電極下のゲート絶縁膜の破壊又はダメージが重大な問題となっている。さらにプラズマプロセスによりゲート絶縁膜がプラズマダメージを受けてしまうことで、トランジスタ特性シフトに影響を及ぼすことがある。
【０００６】
また、図３に示すように、ゲート電極５は保護ダイオードとは接続されていない。その為、プラズマチャージを逃がす構造になっておらず、ゲート電極下のゲート絶縁膜にプラズマダメージを受けやすい。
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、プラズマプロセスを利用する場合に発生するチャージアップ現象によるゲート絶縁膜へのプラズマダメージを緩和することのできる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、第１導電型の半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成された第２導電型のソース・ドレイン拡散層と、
前記半導体基板に形成され、前記ゲート電極及び前記ソース・ドレイン拡散層を囲むように配置された第１導電型の第１シールド用拡散層と、
前記半導体基板に形成され、前記第１シールド用拡散層の外側に配置された第２導電型の保護ダイオード用拡散層と、
前記半導体基板に形成され、前記保護ダイオード用拡散層を囲むように配置された第１導電型の第２シールド用拡散層と、
前記ゲート電極及び前記半導体基板の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜に形成され、前記ゲート電極上に位置する第１のコンタクトホールと、
前記第１の層間絶縁膜に形成され、前記保護ダイオード用拡散層上に位置する第２のコンタクトホールと、
前記第１の層間絶縁膜に形成され、前記第１シールド用拡散層上に位置し且つ前記ゲート電極を囲むように配置された第１の溝と、
前記第１の層間絶縁膜に形成され、前記第２シールド用拡散層上に位置し且つ前記第２のコンタクトホールを囲むように配置された第２の溝と、
前記第１のコンタクトホール内に埋め込まれた第１の導電膜と、
前記第２のコンタクトホール内に埋め込まれた第２の導電膜と、
前記第１の溝内に埋め込まれた第３の導電膜と、
前記第２の溝内に埋め込まれた第４の導電膜と、
前記第１の導電膜及び前記第１の層間絶縁膜の上に形成された第１の配線と、
前記第２の導電膜及び前記第１の層間絶縁膜の上に形成された第２の配線と、
前記第３の導電膜及び前記第１の層間絶縁膜の上に形成され、前記第１の配線を囲むように配置された第１のシールド用配線と、
前記第４の導電膜及び前記第１の層間絶縁膜の上に形成され、前記第２の配線を囲むように配置された第２のシールド用配線と、
前記第１及び第２の配線、前記第１及び第２のシールド用配線、前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜に形成され、前記第１の配線上に位置する第１のｖｉａホールと、
前記第２の層間絶縁膜に形成され、前記第２の配線上に位置する第２のｖｉａホールと、
前記第１のｖｉａホール内に埋め込まれた第５の導電膜と、
前記第２のｖｉａホール内に埋め込まれた第６の導電膜と、
前記第２の層間絶縁膜、前記第５及び第６の導電膜それぞれの上に形成された第３の配線と、
を具備し、
前記第５の導電膜と前記第６の導電膜は前記第３の配線によって電気的に接続され、
前記ゲート電極、前記ゲート絶縁膜及び前記ソース・ドレイン拡散層によって高耐圧系トランジスタが構成されていることを特徴とする。
【０００９】
また、本発明に係る半導体装置の製造方法において、前記第１乃至第６の導電膜それぞれはＷ膜であることが好ましい。
【００１０】
また、本発明に係る半導体装置の製造方法において、前記高耐圧系トランジスタは、７Ｖ以上の電圧によって動作するトランジスタであることが好ましい。
【００１１】
本発明に係る半導体装置の製造方法においては、第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板に第２導電型の不純物イオンを導入することにより、前記半導体基板にソース・ドレイン拡散層及び保護ダイオード用拡散層を形成する工程と、
前記半導体基板に第１導電型の不純物イオンを導入することにより、前記ゲート電極及び前記ソース・ドレイン拡散層を囲むような形状の第１シールド用拡散層及び前記保護ダイオード用拡散層を囲むような形状の第２シールド用拡散層を前記半導体基板に形成する工程と、
前記ゲート電極及び前記半導体基板の上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に、前記ゲート電極上に位置する第１のコンタクトホール、前記保護ダイオード用拡散層上に位置する第２のコンタクトホール、前記第１シールド用拡散層上に位置し且つ前記ゲート電極を囲むような形状の第１の溝、及び、前記第２シールド用拡散層上に位置し且つ前記第２のコンタクトホールを囲むような形状の第２の溝を形成する工程と、
前記第１のコンタクトホール内、前記第２のコンタクトホール内、前記第１の溝内、及び、前記第２の溝内それぞれに第１乃至第４の導電膜を埋め込み、前記第１の導電膜及び前記第１の層間絶縁膜の上に第１の配線を形成し、且つ前記第２の導電膜及び前記第１の層間絶縁膜の上に第２の配線を形成し、且つ前記第３の導電膜及び前記第１の層間絶縁膜の上に前記第１の配線を囲むような形状の第１のシールド用配線を形成し、且つ前記第４の導電膜及び前記第１の層間絶縁膜の上に前記第２の配線を囲むような形状の第２のシールド用配線を形成する工程と、
前記第１及び第２の配線、前記第１及び第２のシールド用配線、前記第１の層間絶縁膜の上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜に、前記第１の配線上に位置する第１のｖｉａホール及び前記第２の配線上に位置する第２のｖｉａホールを形成する工程と、
前記第１及び第２のｖｉａホール内それぞれに第５及び第６の導電膜を埋め込み、前記第２の層間絶縁膜、前記第５及び第６の導電膜それぞれの上に第３の配線を形成する工程と、
を具備し、
前記第５の導電膜と前記第６の導電膜は前記第３の配線によって電気的に接続され、
前記ゲート電極、前記ゲート絶縁膜及び前記ソース・ドレイン拡散層によって高耐圧系トランジスタが構成されていることを特徴とする。
【００１２】
上記本発明に係る半導体装置の製造方法によれば、第１のシールド用配線で囲まれたゲート電極は、第１のコンタクトホールに埋め込まれた第１の導電膜、第１の配線、第１のｖｉａホールに埋め込まれた第５の導電膜、第３の配線、第２のｖｉａホールに埋め込まれた第６の導電膜、第２の配線及び第２のコンタクトホールに埋め込まれた第２の導電膜を介して、第２のシールド用配線で囲まれた保護ダイオードと接続している。その結果、第３の配線を形成する工程のプラズマチャージ及び第３の配線を形成する工程以降のプラズマを用いた工程によるチャージアップ現象によるゲート絶縁膜の破壊又はダメージを抑制することができる。
【００１３】
また、本発明に係る半導体装置の製造方法において、前記第３の配線を形成する工程の後に、プラズマを用いた工程をさらに具備することも可能である。
【００１４】
上記本発明に係る半導体装置の製造方法によれば、第３の配線を形成することによってゲート電極と保護ダイオードは電気的に接続されている。その為、第３の配線を形成する工程以降のプラズマを用いた工程ではプラズマチャージを保護ダイオードより基板に排出することが可能となり、ゲート電極下のゲート絶縁膜へのプラズマダメージを抑制することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施形態について説明する。
図２は、本発明の実施形態に係る半導体装置を説明する為の平面図である。図１（ａ）〜（ｃ）は図２に示す半導体装置の製造方法を説明する為の断面図であり、図１（ｃ）は図２に示すＡ−Ａ'部の断面図である。
【００１６】
まず、図１（ａ）に示すように、シリコン基板１の図示せぬ窒化シリコン膜を選択酸化マスクとしてシリコン基板１上にＬＯＣＯＳ法により素子分離領域に位置するＬＯＣＯＳ酸化膜６を形成する。次いで、シリコン基板１上にＰ型ウェル領域２を形成する。
【００１７】
次いで、シリコン基板１上に図示せぬレジストパターンを形成する。このレジストパターンをマスクとしてシリコン基板１にＮ型不純物イオンを注入する。これにより、Ｐ型ウェル領域２にＮ型トランジスタのＮ型低濃度不純物領域３ａ及び保護ダイオードのＮ型低濃度不純物領域３ｂが形成される。その後、レジストパターンを除去する。
【００１８】
次いで、シリコン基板１上にゲート絶縁膜４となるゲート酸化膜を熱酸化法にて形成する。次いで、ゲート絶縁膜４上及びＬＯＣＯＳ酸化膜６上にＣＶＤ法にてＰｏｌｙ−Ｓｉ膜を成膜し、このＰｏｌｙ−Ｓｉ膜をフォトリソグラフィー及びドライエッチング法を用いて加工することにより、ゲート絶縁膜４上にゲート電極５を形成する。
【００１９】
その後、ゲート電極５、ゲート絶縁膜４及びＬＯＣＯＳ酸化膜６の上に図示せぬレジストパターンを形成し、このレジストパターン、ゲート電極５及びＬＯＣＯＳ酸化膜６をマスクとしてシリコン基板１にＮ型不純物イオンを注入する。これにより、Ｎ型低濃度不純物領域３ａ内にＮ型トランジスタのソース・ドレイン領域となるＮ型不純物領域７ｃが形成され、Ｎ型低濃度不純物領域３ｂ内に保護ダイオードのＮ型不純物領域７ｂが形成される。
【００２０】
次いで、ゲート電極５、ゲート絶縁膜４及びＬＯＣＯＳ酸化膜６の上に図示せぬレジストパターンを形成し、このレジストパターン、ゲート電極５及びＬＯＣＯＳ酸化膜６をマスクとしてシリコン基板１にＰ型不純物イオンを注入する。これにより、シリコン基板１にＰ型シールド用不純物領域７ａが形成される。このＰ型シールド用不純物領域７ａは、ゲート電極５及びソース・ドレイン領域の周囲を囲み、且つ保護ダイオードのＮ型不純物領域７ｂ及びＮ型低濃度不純物領域３ｂの周囲を囲むように配置され、シールド用拡散層となるものである。
【００２１】
その後、図１（ｂ）に示すように、ゲート電極５及びゲート絶縁膜４を含む全面上に、ＣＶＤ法により第１の層間絶縁膜８を形成する。次いで、第１の層間絶縁膜８上に図示せぬレジストパターンを形成する。次いで、このレジストパターンをマスクとして第１の層間絶縁膜８及びゲート絶縁膜４をエッチングすることにより、Ｐ型シールド用不純物領域７ａ上に位置する溝１１、ソース・ドレイン領域７ｃ上に位置コンタクトホール１１ａ、ゲート電極上に位置するコンタクトホール１１ｂ及びＮ型不純物領域７ｂ上に位置するコンタクトホール１１ｃが形成される。溝１１は、ゲート電極５及びコンタクトホール１１ａ、１１ｂを囲み、且つコンタクトホール１１ｃを囲むように配置される。
【００２２】
その後、溝１１、コンタクトホール１１ａ、１１ｂ及び１１ｃ内及び第１の層間絶縁膜８上にＣＶＤ法によりＷ膜を形成し、第１の層間絶縁膜８上に位置するＷ膜をＣＭＰ法により除去する。これにより、溝１１、コンタクトホール１１ａ、１１ｂ及び１１ｃ内に第１のＷプラグ９、９ａ、９ｂ及び９ｃが埋め込まれる。
【００２３】
次いで、第１の層間絶縁膜８及び第１のＷプラグ９、９ａ、９ｂ及び９ｃ上にスパッタリング法によりＡｌ合金膜を形成する。その後、Ａｌ合金膜上に図示せぬレジストパターンを形成し、このレジストパターンをマスクとしてＡｌ合金膜をエッチングすることにより、第１の層間絶縁膜８上には第１のＡｌ配線１０、１０ａ、１０ｂ及び１０ｃが形成される。また、第１のＷプラグ９上に位置する第１のＡｌ配線１０は、第１のＡｌ配線１０ａ、１０ｂを囲み且つ第１のＡｌ配線１０ｃを囲むような２つのリング状のＡｌシールドを形成している。
【００２４】
その後、図１（ｃ）に示すように、第１の層間絶縁膜８及び第１のＡｌ配線１０、１０ａ、１０ｂ及び１０ｃ上にＣＶＤ法により第２の層間絶縁膜１２を形成する。次いで、第２の層間絶縁膜１２上に図示せぬレジストパターンを形成する。次いで、このレジストパターンをマスクとして第２の層間絶縁膜１２をエッチングすることにより、第２の層間絶縁膜１２には、ゲート電極５上方に位置し、且つ第１のＡｌ配線１０ｂ上に位置するｖｉａホール１５ａ及び保護ダイオードのＮ型不純物領域７ｂ上方に位置し、且つ第１のＡｌ配線１０ｃ上に位置するｖｉａホール１５が形成される。
【００２５】
その後、ｖｉａホール１５及び１５ａ内及び第２の層間絶縁膜１２上に、ＣＶＤ法によりＷ膜を形成し、第２の層間絶縁膜１２上に位置するＷ膜をＣＭＰ法により除去する。これにより、ｖｉａホール１５及び１５ａ内に第２のＷプラグ１３及び１３ａが埋め込まれる。
【００２６】
次いで、第２の層間絶縁膜１２上及び第２のＷプラグ１３、１３ａ上にスパッタリング法によりＡｌ合金膜を形成する。その後、Ａｌ合金膜上に図示せぬレジストパターンを形成し、このレジストパターンをマスクとしてＡｌ合金膜をドライエッチングすることにより、第２の層間絶縁膜１２上には第２のＡｌ配線１４が形成される。第２のＡｌ配線１４は、第２のＷプラグ１３ａ及び１３それぞれに電気的に接続される。この後は、第２のＡｌ配線１４より上層のＡｌ配線が公知のプラズマプロセスにより形成される。
【００２７】
このようにして作成された半導体装置は、図２に示すように、ゲート電極５及びソース・ドレイン領域３ａを有する高耐圧系トランジスタと、そのトランジスタを囲むリング状のＡｌシールドと、Ｎ型不純物領域７ｂを有する保護ダイオードと、その保護ダイオードを囲むリング状のＡｌシールドを有している。トランジスタにおけるゲート電極５は、コンタクトホール１１ｂ内の第１のＷプラグ９ｂ、第１のＡｌ配線１０ｂ及びｖｉａホール１５ａ内の第２のＷプラグ１３を介して、第２のＡｌ配線１４に電気的に接続されている。また、第２のＡｌ配線１４は、第１のＡｌ配線１０によるＡｌシールドを跨ぎ、コンタクトホール１１ｃ内の第１のＷプラグ９ｃ、第１のＡｌ配線１０ｃ及びｖｉａホール１５内の第２のＷプラグ１３ａを介してトランジスタのソース・ドレイン構造と同じ構造の保護ダイオードのＮ型不純物領域７ｂに電気的に接続されている。尚、本実施の形態でいう高耐圧系トランジスタは、動作電圧が７Ｖ以上のトランジスタをいい、好ましい動作電圧は３０Ｖ程度である。
【００２８】
以上、本発明の実施形態によれば、第１のＡｌ配線１０は基板電位を固定してField反転を防止するためにトランジスタを囲むＡｌシールド構造になっており、このＡｌシールドを跨ぐ第２のＡｌ配線１４によって保護ダイオードと接続されている。その為、第２のＡｌ配線１４を形成する工程のプラズマチャージ及び第２のＡｌ配線１４を形成する工程以降のプラズマを用いた工程によるプラズマチャージを保護ダイオードより基板に排出することが可能となり、ゲート電極５下のゲート絶縁膜４へのプラズマダメージを抑制することができる。
【００２９】
また、保護ダイオードの構造は、高耐圧系トランジスタのソース・ドレインと同じ構造となっている。その為、保護ダイオード設置によってプロセス工程数が増加することはない。さらに、保護ダイオードもまたトランジスタと同様に第１のＡｌ配線１０によるシールド構造を有している。このため、高耐圧系トランジスタの動作時に他の素子に影響を及ぼすことを抑制できる。
【００３０】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記実施の形態では、プラズマプロセス時に発生するプラズマチャージを排出する保護ダイオードは、同電位で使用するゲート電極を有する複数のトランジスタと共用にすることも可能である。つまり、同電位で使用するゲート電極を有する複数の高耐圧系トランジスタに対してそれぞれ保護ダイオードを設けるのではなく、前記複数の高耐圧系トランジスタそれぞれのゲート電極を一つの保護ダイオードに電気的に接続するという構成とすることも可能である。
【図面の簡単な説明】
【００３１】
【図１】（ａ）〜（ｃ）は実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】図１（ｃ）に示す半導体装置の平面図。
【図３】従来の半導体装置の構成を説明する為の平面図。
【符号の説明】
【００３２】
１・・・シリコン基板、２・・・Ｐウェル領域、３ａ,３ｂ・・・Ｎ型低濃度不純物領域、４・・・ゲート絶縁膜、５・・・ゲート電極、６・・・ＬＯＣＯＳ酸化膜、７ａ・・・Ｐ型シールド用不純物領域、７ｂ・・・Ｎ型不純物領域、７ｃ・・・ソース・ドレイン領域（Ｎ型不純物領域）、８・・・第１の層間絶縁膜、９,９ａ,９ｂ,９ｃ・・・第１のＷプラグ、１０・・・Ａｌシールド、１０ａ,１０ｂ,１０ｃ・・・第１のＡｌ配線、１１,１１ａ,１１ｂ,１１ｃ・・・コンタクトホール、１２・・・第２の層間絶縁膜、１３,１３ａ・・・第２のＷプラグ、１４・・・第２のＡｌ配線、１５,１５ａ・・・ｖｉａホール
【図１】
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【図２】
0005163212.tif 000003
【図３】
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