(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された下部電極と、
前記下部電極上に形成された第１膜と、
前記第１膜上に形成され、インジウムを導入したＧｅ−Ｓｂ−Ｔｅ系カルコゲナイドからなる記録層とを有し、
前記第１膜は、タンタル層と、前記タンタル層上に形成され、かつ、前記記録層に接触する酸化タンタル層とを含む積層膜からなり、前記タンタル層が前記酸化タンタル層に拡散していることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成された下部電極と、
前記下部電極上に形成された第１膜と、
前記第１膜上に形成され、酸素を導入したＧｅ−Ｓｂ−Ｔｅ系カルコゲナイドからなる記録層とを有し、
前記第１膜は、タンタル層と、前記タンタル層上に形成され、かつ、前記記録層に接触する酸化タンタル層とを含む積層膜からなり、前記タンタル層が前記酸化タンタル層に拡散していることを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成された下部電極と、
前記下部電極上に形成された第１膜と、
前記第１膜上に形成され、欠陥密度を高めたＧｅ−Ｓｂ−Ｔｅ系カルコゲナイドからなる記録層とを有し、
前記欠陥密度を高めたＧｅ−Ｓｂ−Ｔｅ系カルコゲナイドは、主にＴｅ結合が切断されたダングリングボンドにより欠陥密度が高められ、
前記第１膜は、タンタル層と、前記タンタル層上に形成され、かつ、前記記録層に接触する酸化タンタル層とを含む積層膜からなり、前記タンタル層が前記酸化タンタル層に拡散していることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記記録層は、加熱処理により抵抗値が変化する相変化材料からなることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記記録層は、ＧｅとＳｂとＴｅとＩｎとを構成元素とする相変化材料からなることを特徴とする半導体装置。
【請求項６】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１膜は、第１酸化タンタル層と、前記第１酸化タンタル層上のタンタル層と、前記タンタル層上の第２酸化タンタル層との積層膜からなり、前記タンタル層が前記第１および第２酸化タンタル層に拡散していることを特徴とする半導体装置。
【請求項７】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記下部電極は、タングステンからなることを特徴とする半導体装置。
【請求項８】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記下部電極は、タンタルからなることを特徴とする半導体装置。
【請求項９】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記下部電極は、前記半導体基板上に形成された第１絶縁膜に形成された開口部内に埋め込まれ、
前記第１膜は、前記下部電極が埋め込まれた前記第１絶縁膜上に形成されていることを特徴とする半導体装置。
【請求項１０】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記記録層上に形成された上部電極膜を更に有することを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記上部電極膜は、タングステン膜またはタングステン合金膜からなることを特徴とする半導体装置。
【請求項１２】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記記録層は、相変化メモリの情報の記録層であることを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置において、
前記タンタル層は、前記酸化タンタル層の膜厚よりも薄いことを特徴とする半導体装置。
【請求項１４】
請求項６記載の半導体装置において、
前記タンタル層は、前記第１酸化タンタル層及び前記第２酸化タンタル層よりも薄いことを特徴とする半導体装置。
【請求項１５】
請求項３記載の半導体装置において、
前記記録層は、アルゴンガス圧力が４パスカル以上のスパッタリングにより成膜したＧｅ−Ｓｂ−Ｔｅ系カルコゲナイド膜からなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、相変化メモリを含む半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
データ記憶を実行するための不揮発性半導体記憶装置においては、メモリセルでのデータの記憶形式は種々の形態がとられる。このうち、相変化膜を用いた不揮発性メモリである相変化メモリがある。【０００３】
相変化メモリは、記憶素子自体に流れる電流によるジュール熱に応じて、記憶素子の結晶状態が変化することにより記憶情報が書き込まれる不揮発性メモリである。非晶質（アモルファス）化する際にジュール熱で６００℃を越える温度にして一旦記録層を融解させるために書き込み電流が大きくなりやすいが、結晶状態に応じて抵抗値が２桁から３桁も変化する。このメモリは、抵抗値を信号として用いるため、読み出し信号が大きく、センス動作が容易である。【０００４】
相変化メモリについては、例えば米国特許第５，８８３，８２７号明細書（特許文献１）などに記載されている。【０００５】
上記米国特許第５，８８３，８２７号明細書（特許文献１）のＦｉｇ．１２の相変化メモリの構成によれば、当該相変化メモリは、メモリアレイとロウ（行）デコーダＸＤＥＣ、ビット（列）デコーダＹＤＥＣ、読み出し回路ＲＣ、書き込み回路ＷＣで構成される。メモリアレイは、ワード線ＷＬｐ（ｐ＝１、…、ｎ）とデータ線ＤＬｒ（ｒ＝１、…、ｍ）の各交点にメモリセルＭＣｐｒが配置されてなる。各メモリセルは、直列接続された記憶素子Ｒと選択トランジスタＱＭが、ビット線ＤＬと接地電位との間に挿入された構成である。ワード線ＷＬが選択トランジスタのゲートに、ビット選択線ＹＳｒ（ｒ＝１、…、ｍ）が対応するビット選択スイッチＱＡｒにそれぞれ接続される。【０００６】
このような構成により、ロウデコーダＸＤＥＣで選択されたワード線上の選択トランジスタが導通し、さらにビットデコーダＹＤＥＣで選択されたビット選択線に対応するビット選択スイッチが導通することにより、選択メモリセル内に電流経路が形成されて、共通ビット線Ｉ／Ｏに読み出し信号が発生される。選択メモリセル内の抵抗値は、記憶情報によって差があるので、共通ビット線Ｉ／Ｏに出力される電圧は記憶情報によって差が出る。この差を読み出し回路ＲＣで判別することにより、選択メモリセルの記憶情報が読み出される。【０００７】
相変化メモリは、少なくともアンチモン（Ｓｂ）とゲルマニウム（Ｇｅ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系などのカルコゲナイド材料を記録層（相変化膜）の材料として用いている。カルコゲナイド材料を用いた相変化メモリの特性についても、報告が行われている（例えば非特許文献１参照）。
【特許文献１】米国特許第５，８８３，８２７号明細書
【非特許文献１】「アイ・トリプル・イー  インターナショナル  エレクトロン  デバイス  ミーティング，  テクニカル  ダイジェスト（IEEE International Electron Devices meeting, TECHNICAL DIGEST）」，（米国），２００１年，ｐ．８０３−８０６
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明者の検討によれば、次のことが分かった。【０００９】
相変化メモリは、金属プラグからなる下部電極上にカルコゲナイドからなる記録層と上部電極膜を下から順に形成されている。しかしながら、下部電極上に直接的にカルコゲナイドの記録層を形成した場合、熱伝導性の高い下部電極にカルコゲナイドの記録層が接触していることから、カルコゲナイドの記録層で発生したジュール熱が下部電極側に伝導して放熱され易くなる。このため、カルコゲナイドの相変化が起こりにくくなり、相変化メモリのプログラミング電流が大きくなってしまう。また、下部電極としての金属プラグを埋め込んだ層間絶縁膜上に直接的にカルコゲナイドの記録層を形成した場合、カルコゲナイドは、酸化シリコン膜のような層間絶縁膜との接着性が悪いため、カルコゲナイドの記録層が剥離しやすくなり、これは、プログラミング電流またはプログラミング電圧の増大や、相変化メモリの書き換え可能回数の低下などを生じさせる可能性がある。従って、下部電極上に直接的にカルコゲナイドの記録層を形成した場合、相変化メモリを有する半導体装置の性能や信頼性が低下する可能性がある。【００１０】
そこで、金属プラグからなる下部電極上にカルコゲナイドからなる記録層を直接的に形成せずに、下部電極とカルコゲナイドの記録層の間に薄い酸化タンタル膜を介在させることを検討した。この場合、相変化メモリは、下部電極としての金属プラグを埋め込んだ層間絶縁膜上に薄い酸化タンタル膜を形成し、その酸化タンタル膜上にカルコゲナイドの記録層と上部電極膜とが順に形成されて構成される。酸化タンタルは、熱伝導率が下部電極を構成する金属プラグよりも小さい。このため、カルコゲナイドの記録層から下部電極側への熱伝導が酸化タンタル膜によって阻害され、カルコゲナイドの記録層で発生したジュール熱が下部電極側に伝導されにくくなる。従って、カルコゲナイドの相変化が起こりやすくなり、相変化メモリのプログラミング電流を低減することができる。また、酸化タンタル膜は、カルコゲナイドとの接着性が良く、また酸化シリコン膜などの層間絶縁膜との接着性も良いため、酸化タンタル膜を介在させたことで、カルコゲナイドの記録層の剥離を防止することができる。【００１１】
しかしながら、酸化タンタル膜を介在させたことにより、相変化メモリのプログラミング電流の低減効果とカルコゲナイドの記録層の剥離防止効果を得ることはできるが、カルコゲナイドの記録層と下部電極の間に酸化タンタル膜を介在させた場合、相変化メモリのプログラミング特性に影響が生じてしまうことが、本発明者の検討により分かった。【００１２】
すなわち、下部電極とカルコゲナイド記録層の間に酸化タンタル膜を介在させたことにより、カルコゲナイド記録層は下部電極ではなく酸化タンタル層と隣接して接合されることになり、カルコゲナイドの記録層とそれに隣接する層との間の仕事関数差が減少し、それによって、接合界面におけるカルコゲナイド層のバンド湾曲量が減少してしまい、相変化を励起するために要するバンド湾曲のために必要なプログラミング電圧が増大してしまう。【００１３】
このため、下部電極とカルコゲナイド記録層の間に酸化タンタル膜を介在させることにより、酸化タンタルの防熱効果に起因した相変化メモリのプログラミング電流の低減効果や酸化タンタル膜によるカルコゲナイド記録層の剥離防止効果を得ることはできるが、酸化タンタル層との接合に起因したカルコゲナイド記録層のバンド湾曲の低減に起因して相変化メモリのプログラミング電圧が増大してしまう。プログラミング電圧の増大は、相変化メモリを有する半導体装置の性能を低下させてしまう。【００１４】
従って、相変化メモリを有する半導体装置の性能や信頼性を向上させるためには、相変化メモリのプログラミング電流の低減やカルコゲナイド記録層の剥離防止を図ると共に、相変化メモリのプログラミング電圧を低減することが望まれる。【００１５】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１８】
本発明の半導体装置は、下部電極と、前記下部電極上に形成された第１絶縁膜と、前記第１絶縁膜上に形成されインジウムを導入したＧｅ−Ｓｂ−Ｔｅ系カルコゲナイドからなる記録層とを有するものである。【００１９】
また、本発明の半導体装置は、下部電極と、前記下部電極上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され酸素を導入したＧｅ−Ｓｂ−Ｔｅ系カルコゲナイドからなる記録層とを有するものである。【００２０】
また、本発明の半導体装置は、下部電極と、前記下部電極上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され欠陥密度を高めたＧｅ−Ｓｂ−Ｔｅ系カルコゲナイドからなる記録層とを有するものである。【００２１】
また、本発明の半導体装置は、下部電極と、前記下部電極上に形成された第１絶縁膜と、前記第１絶縁膜上に形成されたＧｅ−Ｓｂ−Ｔｅ系カルコゲナイドからなる記録層とを有し、仕事関数を大きくする（すなわちフェルミ準位を低くする）処理を施したＧｅ−Ｓｂ−Ｔｅ系カルコゲナイドを前記記録層として用いたものである。【００２２】
また、本発明の半導体装置は、タンタルからなる下部電極と、前記下部電極上に形成された酸化タンタル膜と、前記酸化タンタル膜上に形成されたカルコゲナイドからなる記録層とを有するものである。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。【００２４】
半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１の半導体装置の概略構成を示す平面図である。
【図２】本発明の実施の形態１の半導体装置の相変化メモリ領域のメモリアレイの構造の例を示す回路図である。
【図３】図２のアレイ構成に対応する平面レイアウトを示す平面図である。
【図４】本発明の実施の形態１の半導体装置の要部断面図である。
【図５】相変化メモリの相変化膜の状態と相変化膜の抵抗との相関を示す説明図である。
【図６】相変化メモリの動作を説明するためのグラフである。
【図７】相変化メモリの動作を説明するためのグラフである。
【図８】カルコゲナイド材料を用いた記憶素子の動作原理を模式的に示す説明図である。
【図９】メモリアレイの読み出し動作タイミングを示す説明図である。
【図１０】メモリアレイの書き込み動作タイミングを示す説明図である。
【図１１】本発明の実施の形態１の半導体装置の抵抗素子の近傍を示す要部断面図である。
【図１２】第１の比較例の半導体装置の抵抗素子の近傍を示す要部断面図である。
【図１３】第２の比較例の半導体装置の抵抗素子の近傍を示す要部断面図である。
【図１４】酸化タンタル層とインジウムを添加していない通常のＧＳＴ層のフラットバンド状態のバンド構造図である。
【図１５】インジウムを導入していない通常のＧＳＴのバンド構造図である。
【図１６】インジウム添加ＧＳＴのバンド構造図である。
【図１７】酸化タンタル層とインジウム添加ＧＳＴ層のフラットバンド状態のバンド構造図である。
【図１８】酸化タンタル層とインジウム添加ＧＳＴ層とを接合した場合のバンド構造図である。
【図１９】インジウム添加ＧＳＴ上に成膜する酸化シリコン膜の成膜温度がプログラミング電圧に及ぼす影響を示すグラフである。
【図２０】本発明の実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中における要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中における要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中における要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中における要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中における要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中における要部断面図である。
【図３０】本発明の実施の形態２の半導体装置の要部断面図である。
【図３１】本発明の実施の形態３の半導体装置の要部断面図である。
【図３２】酸素添加ＧＳＴのバンド構造図である。
【図３３】本発明の実施の形態４の半導体装置の要部断面図である。
【図３４】高欠陥密度ＧＳＴのバンド構造図である。
【図３５】本発明の実施の形態５の半導体装置の要部断面図である。
【発明を実施するための最良の形態】
【００２６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。【００２８】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。【００２９】
（実施の形態１）
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。【００３０】
図１は、本実施の形態の半導体装置（不揮発性半導体記憶装置、半導体チップ）の概略構成を示す平面図（平面レイアウト図、チップレイアウト図）である。【００３１】
本実施の形態の半導体装置（半導体チップ）１は、相変化型の不揮発性メモリ（不揮発性記憶素子）である相変化メモリ（相変化型不揮発性メモリ、ＰＣＭ（Phase Change Memory）、ＯＵＭ（Ovonic Unified Memory)）を含む半導体装置（半導体記憶装置）である。【００３２】
図１に示されるように、本実施の形態の半導体装置１は、相変化メモリのメモリセルアレイが形成された相変化メモリ領域２を有している。更に、半導体装置１は、ＤＲＡＭ（Dynamic RAM）またはＳＲＡＭ（Static RAM）等のようなＲＡＭ（Random Access Memory）回路が形成されたＲＡＭ領域３、ＣＰＵまたはＭＰＵ等のような論理回路が形成されたＣＰＵ領域４、アナログ回路が形成されたアナログ回路領域５、入出力回路が形成されたＩ／Ｏ領域６などを必要に応じて有している。【００３３】
相変化メモリ領域２には、半導体装置１の主回路の１つとして、比較的大容量の情報を記憶する不揮発性メモリが、相変化型の不揮発性メモリである相変化メモリによって形成されている。相変化メモリは、各メモリセルの記録層（後述する記録層５２に対応）をアモルファス状態と結晶状態との間で相変化させることによりその抵抗率（抵抗値）を変化させ、アクセス時における各メモリセルの通過電流が記憶情報に応じて変化するように構成された不揮発性メモリである。相変化メモリにおいては、この記録層（相変化膜）の相状態（相変化膜がアモルファス状態にあるか、あるいは結晶状態にあるか）を記憶情報とし、アクセス時にアクセス対象である選択メモリセルの通過電流により、選択メモリセルの記憶情報を読み出すことができる。【００３４】
次に、相変化メモリ領域２のメモリアレイの構造の例を、図２の回路図を参照して説明する。【００３５】
図２に示されるメモリアレイの構造は、ＮＯＲ型として知られるものであり、読出しが高速に行えることから、システムプログラムの格納に適しており、例えば、単体メモリチップ、あるいはマイコンなどの論理ＬＳＩ混載用として用いられる。図２では、図面が煩雑になるのを防ぐため、ＷＬ１ないしＷＬ４のワード線４本、ＢＬ１ないしＢＬ４のビット線４本の、アレイの一部を示すに留めている。ＭＣ１１ないしＭＣ１４は、ＷＬ１に接続された４つのメモリセルを示す。同様に、ＭＣ２１ないしＭＣ２４、ＭＣ３１ないしＭＣ３４、ＭＣ４１ないしＭＣ４４は、それぞれ、ＷＬ２からＷＬ４に接続されたメモリセルを表す。ＢＬ１は、ＭＣ１１ないしＭＣ４１のメモリセルが接続されたビット線である。同様に、ＭＣ１２ないしＭＣ４２、ＭＣ１３ないしＭＣ４３、ＭＣ１４ないしＭＣ４４のメモリセルは、それぞれ、ビット線ＢＬ２、ＢＬ３およびＢＬ４に接続される。【００３６】
各メモリセルは、１個のＭＩＳＦＥＴ（後述するＭＩＳＦＥＴＱＭ１，ＱＭ２の一方に対応）と、それに直列に接続された記憶素子またはメモリ材料ＭＲ（後述する記録層５２または記録層５２を含む抵抗素子５４に対応）からなる。それぞれのワード線（ＷＬ１〜ＷＬ４）は、各メモリセルを構成するＭＩＳＦＥＴのゲート電極に接続されている。それぞれのビット線（ＢＬ１〜ＢＬ４）は、各メモリセルを構成するメモリ材料ＭＲに接続されている。ワード線ＷＬ１〜ＷＬ４を駆動するのは、それぞれ、ワードドライバーＷＤ１〜ＷＤ４である。どのワードドライバーＷＤ１〜ＷＤ４を選択するかは、ロウデコーダ(Ｘアドレスデコーダ）ＸＤＥＣからの信号で決まる。【００３７】
ＶＰＬは各ワードドライバーへの電源供給線で、電源電圧はＶｄｄである。ＶＧＬは各ワードドライバーの電位引抜き線で、ここでは接地電位に固定されている。ＱＤ１はビット線ＢＬ１をプリチャージする選択トランジスタである。同様に、ＱＤ２ないしＱＤ４は、それぞれ、ＢＬ２ないしＢＬ４をプリチャージする選択トランジスタである。各選択トランジスタ（ＱＤ１〜ＱＤ４）は、アドレス入力にしたがって、ビットデコーダＹＤＥＣ１またはビットデコーダＹＤＥＣ２を介して選択される。この例では、ビットデコーダＹＤＥＣ１とビットデコーダＹＤＥＣ２はビット線２本おきに、選択するビット線を交互に受け持つ。読み出しによる出力は、センスアンプＳＡで検出される。【００３８】
図３に、図２のアレイ構成に対応する平面レイアウト（平面図）を示す。【００３９】
図３で、ＦＬは活性領域、Ｍ１は第一の金属層（後述する配線３７に対応）、Ｍ２は第二の金属層（後述する配線７２に対応）、ゲート電極パターンＦＧはシリコン基板上に形成されたトランジスタのゲート電極として用いられる層（後述するゲート電極１６ａ，１６ｂ，１６ｃなどを構成する導体膜パターンに対応）、ＦＣＴは、ＦＬ上面とＭ１下面とを結ぶコンタクトホール（後述するコンタクトホール３２に対応）、Ｒ（後述する抵抗素子５４に対応）は記憶素子（後述する記録層５２に対応）とその上部電極層（後述する上部電極膜５３に対応）との積層膜、ＳＣＴはＭ１上面とＲの下面とを結ぶコンタクトホール（後述するスルーホール４２に対応）、ＴＣＴはＭ１上面とＭ２下面とを結ぶコンタクトホール（後述するスルーホール６５に対応）である。【００４０】
Ｒは、同一ビット線に接続されるメモリセルの間で、ＴＣＴを介してＭ２に引き上げられる。このＭ２がそれぞれのビット線として用いられる。ワード線ＷＬ１ないしＷＬ４はＦＧで形成してある。ＦＧには、ポリシリコンとシリサイド（シリコンと高融点金属との合金）との積層などを用いる。メモリセルＭＣ１１を構成する１個のＭＩＳＦＥＴが、ＱＭ１である。ＭＣ２１を構成するＭＩＳＦＥＴＱＭ２は、ＱＭ１とソース領域を共有している。図３に示されるように、他のセルを構成するＭＩＳＦＥＴも、これに倣う。ビット線ＢＬ１ないしＢＬ４は、メモリアレイ外周に配置されたトランジスタ（ＭＩＳＦＥＴ）ＱＤ１ないしＱＤ４のソース側に接続される。ＱＤ１とＱＤ２のドレイン領域、およびＱＤ３とＱＤ４のドレイン領域は共通である。これらのトランジスタは、各ビット線のプリチャージを行う機能を持つ。同時に、ＹＤＥＣ１あるいはＹＤＥＣ２からの信号を受けて、指定のビット線を選択する働きも持つ。図３ではｎチャネル型である。各ブロックを構成する回路素子は、特に限定されないが、典型的にはＣＭＩＦＥＴ（Complementary MISFET：相補型ＭＩＳトランジスタ）等の半導体集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。さらに、相変化を示すカルコゲナイド材料等が集積回路の作成技術にハイブリッドして作成される。これらのパターンのパターニングには、周知の光リソグラフィとドライエッチングを用いることができる。これら製造工程については後でより詳細に説明する。【００４１】
次に、本実施の形態の半導体装置の構造について、より詳細に説明する。【００４２】
図４は、本実施の形態の半導体装置１の要部断面図である。図４においては、相変化メモリ領域１０Ａの断面（要部断面）と周辺回路領域（論理回路領域）１０Ｂの断面（要部断面）とが示されている。相変化メモリ領域１０Ａは、半導体装置１の相変化メモリ領域２の一部に対応する。周辺回路領域１０Ｂは、半導体装置１の周辺回路領域の一部（ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成される領域）に対応し、周辺回路を構成するＭＩＳＦＥＴ（周辺回路領域１０Ｂに形成されるＭＩＳＦＥＴ）などによって、Ｘデコーダ回路、Ｙデコーダ回路、センスアンプ回路、入出力回路（Ｉ／Ｏ領域６の入出力回路）、論理回路（ＣＰＵ領域４の論理回路）などが形成される。なお、図４においては、理解を簡単にするために、相変化メモリ領域１０Ａの断面と周辺回路領域１０Ｂとを隣接して示しているが、相変化メモリ領域１０Ａの断面と周辺回路領域１０Ｂとの位置関係は必要に応じて変更することができる。【００４３】
図４に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１１の主面に素子分離領域１２が形成されており、この素子分離領域１２で分離された活性領域にはｐ型ウエル１３ａ，１３ｂおよびｎ型ウエル１４が形成されている。このうち、ｐ型ウエル１３ａは相変化メモリ領域１０Ａに形成され、ｐ型ウエル１３ｂおよびｎ型ウエル１４は周辺回路領域１０Ｂに形成されている。【００４４】
相変化メモリ領域１０Ａのｐ型ウエル１３ａ上にはｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）ＱＭ１，ＱＭ２が形成されている。周辺回路領域１０Ｂのｐ型ウエル１３ｂ上にはｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）ＱＮが形成され、周辺回路領域１０Ｂのｎ型ウエル１４上にはｐチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）ＱＰが形成されている。【００４５】
相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２は、相変化メモリ領域１０Ａ（２）のメモリセル選択用のＭＩＳＦＥＴである。ＭＩＳＦＥＴＱＭ１，ＱＭ２は、ｐ型ウエル１３ａの上部に互いに離間して形成されており、それぞれ、ｐ型ウエル１３ａの表面のゲート絶縁膜１５ａと、ゲート絶縁膜１５ａ上のゲート電極１６ａとを有している。ゲート電極１６ａの側壁上には酸化シリコン、窒化シリコン膜あるいはそれらの積層膜などからなるサイドウォール（側壁スペーサ）１８ａが形成されている。ｐ型ウエル１３ａ内には、ＭＩＳＦＥＴＱＭ１のドレイン領域としての半導体領域（ｎ型不純物拡散層）２０とＭＩＳＦＥＴＱＭ２のドレイン領域としての半導体領域（ｎ型不純物拡散層）２１と、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース領域としての半導体領域（ｎ型不純物拡散層）２２とが形成されている。各半導体領域２０，２１，２２は、ＬＤＤ（Lightly Doped Drain）構造を有しており、ｎ−型半導体領域１７ａと、半導体領域１７ａよりも不純物濃度が高いｎ＋型半導体領域１９ａとにより形成されている。ｎ−型半導体領域１７ａは、サイドウォール１８ａの下のｐ型ウエル１３ａに形成され、ｎ＋型半導体領域１９ａは、ゲート電極１６ａおよびサイドウォール１８ａの外側のｐ型ウエル１３ａに形成されており、ｎ＋型半導体領域１９ａは、ｎ−型半導体領域１７ａの分だけチャネル領域から離間する位置のｐ型ウエル１３ａに形成されている。半導体領域２２は、同一の素子活性領域に形成された隣り合うＭＩＳＦＥＴＱＭ１，ＱＭ２に共有されて共通のソース領域となっている。なお、本実施の形態では、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース領域を共通とした場合について説明するが、他の形態としてドレイン領域を共通とすることもでき、この場合、半導体領域２２がドレイン領域となり、半導体領域２０，２１がソース領域となる。【００４６】
周辺回路領域１０Ｂに形成されたＭＩＳＦＥＴＱＮもＭＩＳＦＥＴＱＭ１，ＱＭ２とほぼ同様の構成を有している。すなわち、ＭＩＳＦＥＴＱＮは、ｐ型ウエル１３ｂの表面のゲート絶縁膜１５ｂと、ゲート絶縁膜１５ｂ上のゲート電極１６ｂとを有しており、ゲート電極１６ｂの側壁上には酸化シリコンなどからなるサイドウォール（側壁スペーサ）１８ｂが形成されている。サイドウォール１８ｂの下のｐ型ウエル１３ｂ内にはｎ−型半導体領域１７ｂが形成され、ｎ−型半導体領域１７ｂの外側にはｎ−型半導体領域１７ｂよりも不純物濃度が高いｎ＋型半導体領域１９ｂが形成されている。ｎ−型半導体領域１７ｂおよびｎ＋型半導体領域１９ｂにより、ＭＩＳＦＥＴＱＮのＬＤＤ構造を有するソース・ドレイン領域が形成される。【００４７】
周辺回路領域１０Ｂに形成されたＭＩＳＦＥＴＱＰは、ｎ型ウエル１４の表面のゲート絶縁膜１５ｃと、ゲート絶縁膜１５ｃ上のゲート電極１６ｃとを有しており、ゲート電極１６ｃの側壁上には酸化シリコンなどからなるサイドウォール（側壁スペーサ）１８ｃが形成されている。サイドウォール１８ｃの下のｎ型ウエル１４内にはｐ−型半導体領域１７ｃが形成され、ｐ−型半導体領域１７ｃの外側にはｐ−型半導体領域１７ｃよりも不純物濃度が高いｐ＋型半導体領域１９ｃが形成されている。ｐ−型半導体領域１７ｃおよびｐ＋型半導体領域１９ｃにより、ＭＩＳＦＥＴＱＰのＬＤＤ構造を有するソース・ドレイン領域が形成される。【００４８】
ゲート電極１６ａ，１６ｂ，１６ｃ、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃの表面には、それぞれ金属シリサイド層（例えばコバルトシリサイド（ＣｏＳｉ２）層）２５が形成されている。これにより、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃなどの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。【００４９】
半導体基板１１上には、ゲート電極１６ａ，１６ｂ、１６ｃを覆うように絶縁膜（層間絶縁膜）３１が形成されている。絶縁膜３１は、例えば酸化シリコン膜などからなり、絶縁膜３１の上面は、相変化メモリ領域１０Ａと周辺回路領域１０Ｂとでその高さがほぼ一致するように、平坦に形成されている。【００５０】
絶縁膜３１にはコンタクトホール（開口部、接続孔）３２が形成されており、コンタクトホール３２内にはプラグ（コンタクト電極）３３が形成されている。プラグ３３は、コンタクトホール３２の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜３３ａと、導電性バリア膜３３ａ上にコンタクトホール３２内を埋め込むように形成されたタングステン（Ｗ）膜（主導体膜）３３ｂとからなる。コンタクトホール３２およびプラグ３３は、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃ上やゲート電極１６ａ，１６ｂ，１６ｃ上に形成されている。【００５１】
プラグ３３が埋め込まれた絶縁膜３１上には、例えば酸化シリコン膜などからなる絶縁膜３４が形成されており、絶縁膜３４に形成された配線溝（開口部）内に第１層配線としての配線（第１配線層）３７が形成されている。配線３７は、配線溝の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜３６ａと、導電性バリア膜３６ａ上に配線溝内を埋め込むように形成されたタングステン膜などからなる主導体膜３６ｂとにより形成されている。配線３７は、プラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ、ｐ＋型半導体領域１９ｃまたはゲート電極１６ａ，１６ｂ，１６ｃなどと電気的に接続されている。相変化メモリ領域１０Ａにおいて、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース用の半導体領域２２（ｎ＋型半導体領域１９ａ）にプラグ３３を介して接続された配線３７により、ソース配線３７ｂが形成されている。【００５２】
配線３７が埋め込まれた絶縁膜３４上には、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）４１が形成されている。相変化メモリ領域１０Ａにおいて、絶縁膜４１にスルーホール（開口部、接続孔）４２が形成されており、スルーホール４２内にはプラグ（コンタクト電極、下部電極）４３が形成されている。プラグ４３は、スルーホール４２の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜４３ａと、導電性バリア膜４３ａ上にスルーホール４２内を埋め込むように形成されたタングステン（Ｗ）膜（主導体膜）４３ｂとからなる。従って、プラグ４３は、層間絶縁膜である絶縁膜４１の開口部（スルーホール４２）内に形成された（埋め込まれた）導電体部である。スルーホール４２およびプラグ４３は、配線３７のうち、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン用の半導体領域２０，２１（ｎ＋型半導体領域１９ａ）にプラグ３３を介して接続された配線３７ａ上に形成され、この配線３７ａと電気的に接続されている。【００５３】
相変化メモリ領域１０Ａにおいて、プラグ４３が埋め込まれた絶縁膜４１上に、薄い絶縁膜５１と、絶縁膜５１上の記録層（記憶層、記録材料膜、相変化膜、相変化記録材料膜）５２と、記録層５２上の上部電極膜（上部電極、金属膜）５３とからなる抵抗素子５４が形成されている。すなわち、抵抗素子５４は、絶縁膜５１、記録層５２および上部電極膜５３からなる積層パターンにより形成されている。【００５４】
絶縁膜５１は、プラグ４３が埋め込まれた絶縁膜４１と記録層５２との間に介在して両者の密着性（接着性）を向上させ、記録層５２が剥がれるのを防止するように機能することができる。すなわち、絶縁膜５１は、はがれ（剥がれ）防止膜または相変化材料はがれ防止膜として機能することができる。また、絶縁膜５１は、記録層５２の熱がプラグ４３側に逃げる（伝導する）のを防止するように機能することができ、それによって、相変化メモリの熱効率が向上し、相変化メモリの低電流書き換えが可能になる。また、絶縁膜５１は、記録層５２を加熱する発熱用の抵抗層として機能することもできる。絶縁膜５１は、金属酸化物（遷移金属の酸化物）であることが好ましく、酸化タンタル（例えばＴａ２Ｏ５またはＴａ２Ｏ５に近い組成の材料）から構成されていれば、より好ましく、これにより、絶縁膜５１の上記機能を的確に発揮させることができる。また、絶縁膜５１の膜厚は、例えば０．５〜５ｎｍ程度とすることができる。【００５５】
記録層５２は、相変化材料（相変化物質）からなる相変化膜であり、結晶状態とアモルファス（非晶質）状態との２状態間の遷移（相変化）が可能な材料膜（半導体膜）である。記録層５２は、結晶状態とアモルファス状態（非晶質状態、非結晶状態）との２状態間の遷移（相変化）が可能であり、この記録層５２が記憶素子として機能することができる。すなわち、記録層５２は、相変化メモリの情報の記録層である。【００５６】
記録層５２は、例えば、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）を含む材料（半導体）、すなわちカルコゲナイド（カルコゲナイド半導体、カルコゲナイド材料）により形成されており、本実施の形態では、少なくともゲルマニウム（Ｇｅ）とアンチモン（Ｓｂ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系のカルコゲナイド材料を記録層５２の材料として用いている。更に、本実施の形態では、記録層５２にインジウム（Ｉｎ）を導入している。すなわち、インジウム（Ｉｎ）を導入したＧｅ−Ｓｂ−Ｔｅ系のカルコゲナイド材料を記録層５２の材料として用いている。従って、記録層５２は、ゲルマニウム（Ｇｅ）とアンチモン（Ｓｂ）とテルル（Ｔｅ）とインジウム（Ｉｎ）とを構成元素として含んでいる。記録層５２の膜厚は、例えば１０〜２００ｎｍ程度とすることができる。ここで、カルコゲナイドとは、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）のうちの少なくとも１元素を含む材料をいう。【００５７】
図５は、記録層５２の状態（相状態）と記録層５２の抵抗（抵抗率）との相関を示す説明図（表）である。図５にも示されるように、記録層５２は、アモルファス状態と結晶状態とで抵抗率が異なり、アモルファス状態では高抵抗（高抵抗率）となり、結晶状態では低抵抗（低抵抗率）となる。例えば、アモルファス状態での記録層５２の抵抗率は、結晶状態での記録層５２の抵抗率よりも、１０〜１００００倍程度大きくなる。このため、記録層５２は、結晶状態とアモルファス状態との２状態間の遷移（相変化）が可能で、この２状態間の遷移により抵抗値が変化する抵抗素子として機能することができる。記録層５２は、後述するように、加熱処理（ジュール熱による加熱処理）により結晶状態とアモルファス状態との２状態間を遷移（相変化）させることが可能である。従って、記録層５２は、加熱処理により抵抗値が変化する相変化材料からなり、加熱処理により抵抗値が変化する抵抗素子として機能することができる。また、後述するように、記録層５２は、相変化メモリの情報の記録層（記憶層、記憶素子）である。【００５８】
上部電極膜５３は、金属膜のような導電体膜からなり、例えばタングステン（Ｗ）膜またはタングステン合金膜などにより形成することができ、その膜厚は、例えば１０〜２００ｎｍ程度とすることができる。上部電極膜５３は、後述するプラグ６４と抵抗素子５４とのコンタクト抵抗の低減や、スルーホール６３形成後に導電性バリア膜６７ａを形成する際に、記録層５２が昇華するのを防止するように機能することができる。【００５９】
また、本実施の形態では、タングステン（Ｗ）を用いて上部電極膜５３を形成したが、タングステン（Ｗ）の代わりに上部電極膜５３の応力が小さくなるような金属材料を上部電極膜５３用の材料に用いても良い。例えば、結晶粒径の小さいモリブデン（Ｍｏ）、あるいはＭｏ−Ｗ（モリブデン−タングステン）合金、あるいはＴｉ−Ｗ（チタン−タングステン）合金などを上部電極膜５３に用いることもできる。これら応力の小さい金属には、メモリセル素子（抵抗素子５４）の剥離を抑える効果がある。その結果、メモリセル素子（抵抗素子５４）の電気的特性の均一性、書き換え回数信頼性、および耐高温動作特性をより向上させることができる。【００６０】
プラグ４３は、相変化メモリの下部電極として機能し、抵抗素子５４の下部（絶縁膜５１の下面）は、プラグ４３と接触して電気的に接続されている。従って、抵抗素子５４の下部（絶縁膜５１の下面）は、プラグ４３、配線３７ａおよびプラグ３３を介して、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域２０，２１（ｎ＋型半導体領域１９ａ）に電気的に接続されている。【００６１】
図４に示されるように、絶縁膜４１上に、抵抗素子５４を覆うように、絶縁膜６１と、絶縁膜６１上の絶縁膜（層間絶縁膜）６２とが形成されている。すなわち、上部電極膜５３の上面上および抵抗素子５４（記録層５２）の側壁上を含む絶縁膜４１上に絶縁膜６１が形成され、その絶縁膜６１上に層間絶縁膜として絶縁膜６２が形成されている。絶縁膜６１の膜厚は、絶縁膜６２の膜厚（例えば数百ｎｍ）よりも薄く、例えば５〜２０ｎｍ程度とすることができる。絶縁膜６１は、例えば窒化シリコン膜からなり、絶縁膜６２は、例えば酸化シリコン膜からなる。【００６２】
詳細は後述するが、絶縁膜６１は、絶縁膜６２とエッチング速度（エッチング選択比）を異ならせることができる材料膜により形成されており、絶縁膜６１と絶縁膜６２とが異なる材料により形成されていれば、より好ましい。また、絶縁膜６１の膜厚は、抵抗素子５４の上部電極膜５３の膜厚よりも薄いことが好ましい。絶縁膜６２の上面は、相変化メモリ領域１０Ａと周辺回路領域１０Ｂとでその高さがほぼ一致するように、平坦に形成されている。【００６３】
相変化メモリ領域１０Ａにおいて、絶縁膜６１，６２にスルーホール（開口部、接続孔）６３が形成され、スルーホール６３の底部で抵抗素子５４の上部電極膜５３の少なくとも一部が露出されている。スルーホール６３内にはプラグ（コンタクト電極）６４が形成されている。プラグ６４は、スルーホール６３の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜６７ａと、導電性バリア膜６７ａ上にスルーホール６３内を埋め込むように形成されたタングステン（Ｗ）膜（主導体膜）６７ｂとからなる。タングステン膜６７ｂの代わりにアルミニウム膜などを用いることもできる。スルーホール６３およびプラグ６４は、抵抗素子５４の上部に形成されており、プラグ６４は抵抗素子５４の上部電極膜５３と電気的に接続されている。従って、プラグ６４は、層間絶縁膜である絶縁膜６２の開口部（スルーホール６３）内に形成され（埋め込まれ）、上部電極膜５３と電気的に接続された導電体部である。【００６４】
なお、絶縁膜６１は、後述するように、スルーホール６３を形成する際のエッチングストッパ膜として機能する膜、すなわち、スルーホール６３を形成するために絶縁膜６２をドライエッチングする際のエッチングストッパとして機能する膜であり、スルーホール６３を形成する際に抵抗素子５４（特に上部電極膜５３）がエッチングされるのを防止するように機能する膜である。【００６５】
また、後述するように、スルーホール６３形成前の段階では、上部電極膜５３の上面の全面上に絶縁膜６１が形成された状態であるが、スルーホール６３形成の際に、スルーホール６３の底部で上部電極膜５３上の絶縁膜６１が除去されるので、製造された半導体装置においては、スルーホール６３から露出した部分以外の上部電極膜５３の上面上で、絶縁膜６２の下に、絶縁膜６１が形成された状態となっている。【００６６】
周辺回路領域１０Ｂにおいて、絶縁膜４１，６１，６２にスルーホール（開口部、接続孔）６５が形成され、スルーホール６５の底部で配線３７の上面が露出されている。スルーホール６５内にはプラグ（コンタクト電極）６６が形成されている。プラグ６６は、スルーホール６５の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜６７ａと、導電性バリア膜６７ａ上にスルーホール６５内を埋め込むように形成されたタングステン膜（主導体膜）６７ｂとからなる。スルーホール６５およびプラグ６６は、配線３７と電気的に接続されている。【００６７】
プラグ６４，６６が埋め込まれた絶縁膜６２上には、第２層配線としての配線（第２配線層）７２が形成されている。配線７２は、例えば、チタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜７１ａと、導電性バリア膜７１ａ上のアルミニウム（Ａｌ）膜またはアルミニウム合金膜（主導体膜）７１ｂとからなる。アルミニウム合金膜７１ｂ上に導電性バリア膜７１ａと同様の導電性バリア膜を更に形成して配線７２を構成することもできる。【００６８】
相変化メモリ領域１０Ａにおいて、配線７２のうちの配線（ビット線）７２ａは、プラグ６４を介して抵抗素子５４の上部電極膜５３に電気的に接続されている。従って、相変化メモリ領域１０Ａのビット線を構成する配線７２ａは、プラグ６４、抵抗素子５４、プラグ４３、配線３７ａおよびプラグ３３を介して、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域２０，２１（ｎ＋型半導体領域１９ａ）に電気的に接続されている。【００６９】
周辺回路領域１０Ｂにおいて、配線７２は、プラグ６６を介して配線３７と電気的に接続され、更にプラグ３３を介してＭＩＳＦＥＴＱＮのｎ＋型半導体領域１９ｂやＭＩＳＦＥＴＱＰのｐ＋型半導体領域１９ｃと電気的と接続されている。【００７０】
絶縁膜６２上に、配線７２を覆うように、層間絶縁膜としての絶縁膜（図示せず）が形成され、更に上層の配線層（第３層配線以降の配線）などが形成されるが、ここでは図示およびその説明は省略する。【００７１】
このように、半導体基板１１に、相変化メモリ領域１０Ａの相変化メモリ（相変化型の不揮発性メモリ）と周辺回路領域１０ＢのＭＩＳＦＥＴとを含む半導体集積回路が形成されて、本実施の形態の半導体装置が構成されている。【００７２】
上記のように、記録層５２（または記録層５２を含む抵抗素子５４）と、記録層５２（抵抗素子５４）に接続されたメモリセルトランジスタ（メモリセル選択用トランジスタ）としてのＭＩＳＦＥＴＱＭ１，ＱＭ２とにより、相変化メモリのメモリセルが構成されている。ＭＩＳＦＥＴＱＭ１，ＱＭ２のゲート電極１６ａは、ワード線（上記ワード線ＷＬ１〜ＷＬ４に対応）に電気的に接続されている。抵抗素子５４の上面側（上部電極膜５３）は、プラグ６４を介して上記配線７２ａからなるビット線（上記ビット線ＢＬ１〜ＢＬ４に対応）に電気的に接続されている。抵抗素子５４の下面側（記録層５２の下面側、すなわち絶縁膜５１）は、プラグ４３、配線３７ａおよびプラグ３３を介して、ＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン用の半導体領域２０，２１に電気的に接続されている。ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース用の半導体領域２２は、プラグ３３を介して、ソース配線３７ｂ（ソース線）に電気的に接続されている。【００７３】
なお、本実施の形態では、相変化メモリのメモリセルトランジスタ（メモリセル選択用トランジスタ）としてｎチャネル型のＭＩＳＦＥＴＱＭ１，ＱＭ２を用いた場合について示しているが、他の形態として、ｎチャネル型のＭＩＳＦＥＴＱＭ１，ＱＭ２の代わりに、他の電界効果型トランジスタ、例えばｐチャネル型のＭＩＳＦＥＴなどを用いることもできる。ただし、相変化メモリのメモリセルトランジスタとしては、高集積化の観点からＭＩＳＦＥＴを用いることが好ましく、ｐチャネル型のＭＩＳＦＥＴに比べ、オン状態でのチャネル抵抗の小さいｎチャネル型のＭＩＳＦＥＴＱＭ１，ＱＭ２がより好適である。【００７４】
また、本実施の形態では、抵抗素子５４を、プラグ４３、配線３７（３７ａ）およびプラグ３３を介してメモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン（半導体領域１０，１１）に電気的に接続しているが、他の形態として、抵抗素子５４を、プラグ４３、配線３７（３７ａ）およびプラグ３３を介してメモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のソースに電気的に接続することもできる。すなわち、抵抗素子５４を、プラグ４３、配線３７（３７ａ）およびプラグ３３を介してメモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のソースまたはドレインの一方に電気的に接続すればよい。ただし、メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のソースよりもドレインをプラグ３３、配線３７（３７ａ）およびプラグ４３を介して抵抗素子５４に電気的に接続した方が、不揮発性メモリとしての機能を考慮すれば、より好ましい。【００７５】
次に、相変化メモリ（相変化メモリ領域２，１０Ａに形成された相変化メモリ）の動作について説明する。【００７６】
図６および図７は、相変化メモリの動作を説明するためのグラフである。図６のグラフの縦軸は、相変化メモリに印加するリセットパルス、セットパルスおよびリードパルスの電圧（任意単位：arbitrary unit）に対応し、横軸は時間（任意単位：arbitrary unit）に対応する。図７のグラフの縦軸は、相変化メモリにリセットパルス、セットパルスまたはリードパルスを印加したときの記録層５２の温度（任意単位：arbitrary unit）に対応し、横軸は時間（任意単位：arbitrary unit）に対応する。【００７７】
記憶素子（相変化メモリのメモリセル）に記憶情報‘０’を書き込む場合、すなわち相変化メモリのリセット動作（記録層５２のアモルファス化）時には、図６に示されるようなリセットパルスをビット線（配線７２ａ）およびプラグ６４を介して抵抗素子５４（記録層５２）に印加する。ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース（半導体領域２２）には、ソース配線３７ｂおよびプラグ３３を介して固定電位（例えば０Ｖ）を供給し、選択されたＭＩＳＦＥＴのゲート電極１６ａには、ワード線を介して所定の電圧を印加する。このリセットパルスは、記録層５２を、その融点（アモルファス化温度）Ｔａ以上に熱してから急冷するような電圧パルスであり、比較的高い電圧（例えば３Ｖ程度）を比較的短い時間印加する。リセットパルス印加時は、比較的大きな電流が流れ、図７に示されるように、記録層５２の温度が記録層５２の融点（アモルファス化温度）Ｔａ以上に上昇して記録層５２が溶融またはアモルファス化し、リセットパルスの印加が終了すると、記録層５２は急冷し、記録層５２はアモルファス状態となる。リセットパルスの印加時間を短くして、与える全エネルギーを小さくし、冷却時間ｔ１を短く、例えば約１ｎｓに設定することにより、記録層５２は高抵抗のアモルファス状態となる。【００７８】
逆に、記憶情報‘１’を書き込む場合、すなわち相変化メモリのセット動作（記録層５２の結晶化）時には、図６に示されるようなセットパルスを、ビット線（配線７２ａ）およびプラグ６４を介して抵抗素子５４（記録層５２）に印加する。ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース（半導体領域２２）には、ソース配線３７ｂおよびプラグ３３を介して固定電位（例えば０Ｖ）を供給し、選択されたＭＩＳＦＥＴのゲート電極１６ａには、ワード線を介して所定の電圧を印加する。このセットパルスは、記録層５２を融点よりも低く、ガラス転移点と同じかそれよりも高い結晶化温度ＴＣより高い温度領域に保つような電圧パルスであり、リセットパルスよりも低い電圧（例えば１Ｖ程度）をリセットパルスよりも長い時間（結晶化時間以上）印加する。セットパルス印加時は、リセット時よりも低い電流が比較的長時間流れ、図７に示されるように、記録層５２の温度が記録層５２の結晶化温度ＴＣ以上でかつ融点（アモルファス化温度）Ｔａ未満の温度に上昇して記録層５２が結晶化し、セットパルスの印加が終了すると、記録層５２は冷却し、結晶状態（多結晶状態）となる。結晶化に要する時間ｔ２は記録層５２を構成するカルコゲナイド材料の組成によって異なるが、例えば、約５０ｎｓである。図７に示した記録層５２（抵抗素子５４）の温度は、記録層５２自身が発するジュール熱や周囲への熱拡散などに依存する。【００７９】
相変化メモリのリード動作時には、図６に示されるようなリードパルスを、ビット線（配線７２ａ）およびプラグ６４を介して抵抗素子５４（記録層５２）に印加する。ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース（半導体領域２２）には、ソース配線３７ｂおよびプラグ３３を介して固定電位（例えば０Ｖ）を供給し、選択されたＭＩＳＦＥＴのゲート電極１６ａには、ワード線を介して所定の電圧を印加する。リードパルスは、セットパルスよりも更に低い電圧（例えば０．３Ｖ程度）をセットパルスよりも短い時間印加する。リードパルスの電圧は比較的低く、リードパルスを印加しても、図７に示されるように、記録層５２の温度が記録層５２の結晶化温度Ｔｃ以上に上昇することはないので、記録層５２の相状態は変化しない。記録層５２が結晶状態のときは、記録層５２（抵抗素子５４）は相対的に低抵抗であり、記録層５２がアモルファス状態のときは、記録層５２（抵抗素子５４）は相対的に高抵抗である。このため、リードパルスを印加したときにその記録層５２（抵抗素子５４）が接続されたＭＩＳＦＥＴ（ＱＭ１またはＱＭ２）に流れる電流は、記録層５２が結晶状態の場合は相対的に大きく、記録層５２がアモルファス状態の場合は、相対的に小さくなる。従って、流れる電流の大小により、データ（記録層５２が結晶状態とアモルファス状態のどちらであるか）を判別することができる。【００８０】
このように、リセット動作およびセット動作により記録層５２がアモルファス状態であるかあるいは結晶状態であるかを移行させることにより、相変化メモリにデータを記録（記憶、格納、書き込み）することができ、記録層５２がアモルファス状態であるかあるいは結晶状態であるかを相変化メモリの記憶情報とし、相変化メモリに記録したデータ（記憶情報）をリード動作により読み出すことができる。従って、上記記録層５２は、相変化メモリの情報の記録層である。【００８１】
図８は、カルコゲナイド材料を用いた記憶素子（記録層５２）の動作原理を模式的に示す説明図（グラフ）であり、記憶素子のＩ−Ｖ特性が示されている。図８のグラフの横軸は記憶素子（記録層５２）への印加電圧に対応し、縦軸は記憶素子（記録層５２）を流れる電流に対応する。図８では、ＩＷ１からＩＷ０の範囲内のセット電流を印加する場合に記憶情報‘１’が書き込まれ、ＩＷ０以上のリセット電流を印加する場合に記憶情報‘０’が書き込まれることを示している。図８のＩ−Ｖ特性に示されるように、書き込み情報に応じた値の電流パルスを記憶素子（記録層５２）に印加することにより、記憶素子の結晶状態が制御される。ただし、どちらの状態を‘０’、どちらの状態を‘１’としても良い。以下では、図８に従い、四通りの書き込み動作をより詳細に説明する。【００８２】
図８からも分かるように、第一に、初期状態１の記憶素子（記録層５２）に‘１’書き込みを行う場合、セット電流（セットパルス）が印加されると、セット（結晶）状態の低抵抗曲線を辿って初期状態とセット領域との間を往復するので、状態が保持される。第二に、初期状態‘１’の記憶素子（記録層５２）に‘０’書き込みを行う場合、リセット電流（リセットパルス）が印加されると、セット状態の低抵抗曲線を辿ってリセット電流に達する。次に、ジュール熱により部分的に融解が始まるので、導電率が徐々に下がる。さらに、融解が進むと高抵抗状態になる。液相の記憶素子を急冷すると、アモルファス状態に相変化するので、液相時の抵抗よりも若干低いリセット（非晶質）状態の高抵抗曲線を辿って初期状態に戻る。図８で点線で示した部分は、リセットパルスは既に切れているが、そのまま電圧をかけ続けたら抵抗値の変化で電流はこのように変化するはず、という仮想的な線である。第三に、初期状態‘０’の記憶素子（記録層５２）に‘１’書き込みを行う場合、セット電流（セットパルス）を印加すると、記憶素子の端子電圧がしきい電圧Ｖｔｈを超えた時に、低抵抗状態にスイッチする。スイッチング後は、ジュール熱によって結晶化が進行する。電流値がセット電流に達すると、結晶化領域が広がって相変化することにより、さらに抵抗値が下がるので、低抵抗曲線を辿って初期状態に戻る。途中から電圧−電流曲線の傾斜がゆるやかになるのは、低抵抗状態へスイッチングしていた領域がスイッチＯＦＦとなり、結晶化による抵抗低下のみが残留するためである。第四に、初期状態‘０’の記憶素子（記録層５２）に‘０’書き込みを行う場合、前述したスイッチング後にほとんど結晶化する時間はなく、スイッチングしたことによる低抵抗曲線を辿ってリセット領域に達し、融解、急冷、固化して初期状態に戻る。【００８３】
次に、図９および上記図２を参照して、図２に示したアレイ構成を用いたメモリセルの読み出し動作について説明する。ここで、図９は、メモリセルＭＣ１１を選択する場合の動作波形（電圧印加波形）の一例を示している。【００８４】
まず、待機状態において、プリチャージイネーブル信号ＰＣが電源電圧Ｖｄｄ（例えば１．５Ｖ）に保持されているので、ｎ型チャネル型ＭＩＳトランジスタ（ＭＩＳＦＥＴ）ＱＣ１ないしＱＣ４によりビット線ＢＬ１がプリチャージ電圧ＶＤＬに維持される。ここでプリチャージ電圧ＶＤＬは、Ｖｄｄよりもトランジスタのしきい電圧だけ降下した値で、例えば１．０Ｖである。また、共通ビット線Ｉ／Ｏも、プリチャージ電圧ＶＤＬにプリチャージされている。【００８５】
読み出し動作が始まると、電源電圧Ｖｄｄとなっているプリチャージイネーブル信号ＰＣが接地電位ＧＮＤに駆動され、接地電位ＧＮＤ（ＶＳＳに対応）となっているビット選択線ＹＳ１が昇圧電位ＶＤＨ（例えば１．５Ｖ以上）に駆動されることにより、トランジスタ（ＭＩＳＦＥＴ）ＱＤ１が導通する。この時、ビット線ＢＬ１はプリチャージ電圧ＶＤＬに保持されるが、ソース線ＣＳＬはソース電圧ＶＳＬ（例えば０Ｖ）に駆動される。このソース電圧ＶＳＬとプリチャージ電圧ＶＤＬは、プリチャージ電圧ＶＤＬがソース電圧ＶＳＬよりも高く、その差は、抵抗Ｒの端子電圧が図８に示したような読み出し電圧領域の範囲内に収まるような関係に設定されている。【００８６】
次に、接地電位ＧＮＤとなっているワード線ＷＬ１が昇圧電位ＶＤＨに駆動されると、ワード線ＷＬ１上の全てのメモリセルにおけるトランジスタ（ＭＩＳＦＥＴ）ＱＭｐ（ｐ＝1、２、…、ｍ）が導通する。この時、記憶素子Ｒに電位差が生じたメモリセルＭＣ１１内に電流経路が発生し、ビット線ＢＬ１が、記憶素子Ｒの抵抗値に応じた速さでソース電圧ＶＳＬに向かって放電される。図９では、記憶情報‘１’を保持している場合の方が、記憶情報‘０’の場合よりも抵抗値が小さいものとしているので、放電が速い。したがって、記憶情報に応じた信号電圧が発生される。非選択メモリセルＭＣ１２〜ＭＣ１ｍでは記憶素子Ｒの電位差が０なので、非選択ビット線ＢＬ２ないしＢＬ４はプリチャージ電圧ＶＤＬに保持される。すなわち、ワード線ＷＬ１とビット線ＢＬ１により選択されたメモリセルＭＣ１１のみが、ビット線ＢＬ１を通じて読み出し電流を流す。【００８７】
なお、待機状態において、メモリアレイのビット線やソース線をフローティングとすると、読み出し動作開始時にビット線と共通ビット線を接続した際に、電圧が不定であるビット線の容量が共通ビット線から充電されてしまう。このため、図９ではワード線ＷＬ１に応じてビット選択線ＹＳ１も立ち下げ、さらに接地電位ＧＮＤとなっているプリチャージイネーブル信号ＰＣを電源電圧Ｖｄｄに駆動することにより、ビット線およびソース線をプリチャージ電位ＶＤＬに駆動して待機状態としている。また、昇圧電位ＶＤＨは、電源電圧Ｖｄｄとｎチャネル型ＭＩＳトランジスタのしきい電圧ＶＴＮを用いて、ＶＤＨ＞Ｖｄｄ＋ＶＴＮの関係を満たすように設定されている。例えば相変化メモリの書き込み動作では、後述するように、読み出し動作よりも大きな電流を流す必要がある。このため、本実施の形態では、ワード線とビット選択線を昇圧電位ＶＤＨに駆動してｎチャネル型ＭＩＳトランジスタの抵抗を下げることにより、正確な書き込み動作を行うことができる。また、プリチャージ電圧ＶＤＬをソース電圧ＶＳＬより高く設定することにより、選択ソース線を選択メモリセル中のトランジスタ（ＭＩＳＦＥＴ）ＱＭｍのソースとし、記憶素子Ｒの抵抗によらず、トランジスタのゲート−ソース間電圧を確保できる。なお、逆の電位関係であっても、その差が、図８に示したような読み出し電圧領域の範囲内に収まるように設定されているならば、同様の選択動作が可能である。【００８８】
尚、図９は、ソース線ＣＳＬを駆動してからワード線ＷＬ１を駆動する例であるが、設計の都合によっては、ワード線ＷＬ１を駆動してからソース線ＣＳＬを駆動してもよい。この場合には、最初はワード線ＷＬ１が駆動されて選択トランジスタＱＭ１が導通するため、記憶素子Ｒの端子電圧は０Ｖに確保される。その後、ソース線ＣＳＬを駆動すると、記憶素子Ｒの端子電圧は０Ｖから大きくなるが、その値はソース線ＣＳＬの駆動速度で制御可能で、前述した読み出し領域の範囲に収めることができる。【００８９】
以上、メモリセルＭＣ１１を選択する例を示したが、同じビット線上のメモリセルは、それらのワード線電圧が接地電位ＧＮＤに固定されているので選択されることはない。また、他のビット線とソース線は同じ電位ＶＤＬなので、残りのメモリセルも非選択セルの状態に維持される。【００９０】
以上の説明では、待機状態のワード線を接地電位ＧＮＤとし、選択状態のソース線をソース電圧ＶＳＬとしている。これらの電圧関係は、非選択メモリセルを通じて流れる電流が動作に影響を及ぼさないように設定する。すなわち、ソース線が選択され、ワード線が非選択のメモリセル、例えばメモリセルＭＣ１１を選択する際の非選択メモリセルＭＣ２１〜ＭＣｎ１のトランジスタ（ＭＩＳＦＥＴ）ＱＭが十分オフになるように設定すれば良い。ここで示したように、待機状態のワード線電圧を接地電位ＧＮＤとし、ソース電圧ＶＳＬを正の電圧とすることにより、トランジスタＱＭのしきい値電圧を低くできる。場合によっては、選択されたソース線を接地電位０Ｖとして、待機状態のワード線を負の電圧にすることも可能である。その場合にも、トランジスタＱＭのしきい値電圧を低くできる。待機時のワード線用に負電圧を発生させる必要があるが、選択時のソース線の電圧が、外部から印加される接地電位ＧＮＤであるため安定させ易い。トランジスタＱＭのしきい値電圧を十分高くすれば、選択時のソース線と待機状態のワード線を接地電位０Ｖとしても良い。その場合、外部から印加される接地電位ＧＮＤである上に、待機状態のワード線の容量が安定化容量として働くために、選択時のソース線の電圧をさらに安定なものにできる。【００９１】
さらに、図１０に従い、上記図２に示したアレイ構成を用いたメモリセルの書き込み動作について説明する。但し、図１０は、メモリセルＭＣ１１を選択する場合の動作波形である。まず、メモリセルＭＣ１１の選択動作は、読み出し動作と同じように行われる。メモリセルＭＣ１１が選択されると、書き込み電流が発生される。‘０’書き込みの場合、図８に示した範囲の値に設定されたリセット電流がメモリセルＭＣ１１に印加される。リセット電流のパルス幅は短く、駆動後は直ちに待機状態に戻って、電流値が０となる。このようなリセット電流により、図６および図７に示したようなリセットパルスと同じジュール熱が発生される。反対に、‘１’書き込みの場合、図８に示した範囲の値に設定されたセット電流が印加される。このパルス幅は約５０ｎｓである。このようなセット電流により、図６および図７に示したようなセットパルスと同じジュール熱が発生される。このように、書き込みパルスの印加時間と電流値は書き込み回路で制御されるので、どちらの記憶情報を書き込む場合においても、メモリセルはセット電流のパルス幅だけ選択状態にある。【００９２】
次に、本実施の形態の半導体装置の記憶素子（メモリ素子）である上記抵抗素子５４について、より詳細に説明する。【００９３】
図１１は、図４の本実施の形態の半導体装置の抵抗素子５４（記憶素子）の近傍を示す要部断面図である。図１２は、第１の比較例の半導体装置の抵抗素子１５４（本実施の形態の抵抗素子５４に対応するもの）の近傍を示す要部断面図であり、図１３は、第２の比較例の半導体装置の抵抗素子２５４（本実施の形態の抵抗素子５４に対応するもの）の近傍を示す要部断面図であり、それぞれ図１１に対応する領域が示されている。【００９４】
本実施の形態では、図４および図１１に示されるように、抵抗素子５４は、プラグ４３に近い側から順に、絶縁膜５１、記録層５２および上部電極膜５３からなる積層構造を有している。【００９５】
図１２に示される第１の比較例では、プラグ１４３が埋め込まれた絶縁膜４１上に、記録層１５２と、記録層１５２上の上部電極膜１５３とにより、相変化メモリの記憶素子である抵抗素子１５４が形成されている。すなわち、第１の比較例では、抵抗素子１５４は、記録層１５２および上部電極膜１５３からなる積層パターンにより形成されており、記録層１５２の下面がプラグ１４３直接的に接触して電気的に接続されている。【００９６】
第１の比較例では、記録層１５２は、相変化材料からなる相変化膜であり、ゲルマニウム（Ｇｅ）とアンチモン（Ｓｂ）とテルル（Ｔｅ）とからなるＧｅ−Ｓｂ−Ｔｅ系のカルコゲナイド材料により構成されている。上部電極膜１５３は、タングステン（Ｗ）膜またはタングステン合金膜など、上部電極膜５３と同様の材料により構成されている。プラグ１４３は、タングステン（Ｗ）膜またはタングステン合金膜など、上記プラグ４３と同様の材料により構成されている。書き換え動作は、ジュール熱の発生しやすいプラグ１４３近傍領域、すなわちプラグ１４３と記録層１５２の界面で起こる。記録層１５２におけるリセット状態の非晶質領域（記録層１５２のうちリセット時に非晶質となる領域）１７５の形状は、例えば図１２に模式的に示されるように、半球形状のようになる。【００９７】
第１の比較例の問題点は、プログラミング電流および電圧が大きいことと、記録層１５２の剥離が発生しやすいことである。プログラミング電流が大きくなる理由は、プログラミング動作で発生したジュール熱が、プラグ１４３へ伝導するためである。また、相変化メモリの記録層材料（ここでは記録層１５２の材料）として用いられるＧｅ−Ｓｂ−Ｔｅカルコゲナイドは、例えば酸化シリコン膜のような半導体装置（ＬＳＩ）に用いられる層間絶縁膜（ここでは絶縁膜４１）との接着性が悪く、カルコゲナイド層（ここでは記録層１５２）上に成膜される金属膜（ここでは上部電極膜１５３）に起因する応力によって剥離しやすくなる。【００９８】
そこで、図１３に示される第２の比較例では、プラグ２４３が埋め込まれた絶縁膜４１上に、絶縁膜２５１と、絶縁膜２５１上の記録層２５２と、記録層２５２上の上部電極膜２５３とにより、相変化メモリの記憶素子である抵抗素子２５４が形成されている。すなわち、第２の比較例では、抵抗素子２５４は、絶縁膜２５１、記録層２５２および上部電極膜２５３からなる積層パターンにより形成されており、記録層２５２とプラグ２４３の間に絶縁膜２５１が介在している。【００９９】
第２の比較例では、記録層２５２は、上記記録層１５２と同様、相変化材料からなる相変化膜であり、ゲルマニウム（Ｇｅ）とアンチモン（Ｓｂ）とテルル（Ｔｅ）とからなるＧｅ−Ｓｂ−Ｔｅ系のカルコゲナイド材料により構成されている。上部電極膜２５３は、タングステン（Ｗ）膜またはタングステン合金膜など、上部電極膜５３，１５３と同様の材料により構成されている。絶縁膜２５１は、上記絶縁膜５１と同様、酸化タンタルなどにより構成されている。プラグ２４３は、タングステン（Ｗ）膜またはタングステン合金膜など、上記プラグ４３と同様の材料により構成されている。【０１００】
酸化タンタル（絶縁膜２５１）は、熱伝導率がプラグ２４３よりも小さく、プログラミング電流を低減させる効果を有する。更に、酸化タンタル（絶縁膜２５１）は、Ｇｅ−Ｓｂ−Ｔｅカルコゲナイドとの接着性が良く、カルコゲナイド層（記録層２５２）の剥離防止効果を有する。このため、第２の比較例のように、記録層２５２と下部電極としてのプラグ２４３との間（界面）に薄い絶縁膜２５１を（界面層として）介在させることが好ましい。剥離防止のため、例えば膜厚２ｎｍ程度の絶縁膜２５１を用いると好ましい。また、記録層２５２におけるリセット状態の非晶質領域（記録層２５２のうちリセット時に非晶質となる領域）２７５の形状は、例えば図１３に模式的に示されるように、半球形状のようになる。【０１０１】
しかしながら、酸化タンタル界面層（絶縁膜２５１）は、相変化メモリのプログラミング特性に影響を及ぼす。すなわち、第２の比較例のように、記録層２５２と下部電極としてのプラグ２４３との間（界面）に絶縁膜２５１を介在させた場合、相変化メモリのプログラミング特性に影響が生じる。【０１０２】
具体的な影響の一例は、カルコゲナイド材料であるＧｅ２Ｓｂ２Ｔｅ５（記録層２５２）と絶縁膜界面層（酸化タンタル界面層、絶縁膜２５１）の仕事関数差の減少に起因したプログラミング特性の変化である。カルコゲナイド材料（記録層２５２）とそれに接触する材料の仕事関数差が減少する場合、接合界面（カルコゲナイドの記録層２５２とそれに接触する材料の接合界面）におけるカルコゲナイドのバンド湾曲が減少し、相変化を励起するために要するバンド湾曲のために必要なプログラミング電圧が増大する。【０１０３】
相変化メモリの記録層２５２に用いられるカルコゲナイド材料は、例えばＧｅ２Ｓｂ２Ｔｅ５のようなＧｅ−Ｓｂ−Ｔｅ系のカルコゲナイドである。Ｇｅ−Ｓｂ−Ｔｅ結晶（“Ｇｅ−Ｓｂ−Ｔｅ系カルコゲナイド”を単に“Ｇｅ−Ｓｂ−Ｔｅ”または“ＧＳＴ”とも称する）はｐ型半導体であり、その仕事関数は、価電子帯とバンドギャップ間に位置する。【０１０４】
一方、Ｇｅ−Ｓｂ−Ｔｅ（記録層２５２）と接触する材料（絶縁膜２５１）には、熱伝導率の小さい絶縁膜（酸化タンタルなど）が用いられるが、図１４のバンド構造図に模式的に示されるように、その仕事関数がＧｅ−Ｓｂ−Ｔｅとほぼ同じ場合（すなわち絶縁膜２５１と記録層２５２の仕事関数がほぼ同じ場合）には、Ｇｅ−Ｓｂ−Ｔｅ（記録層２５２）とその接触材料（絶縁膜２５１）の接合によるＧｅ−Ｓｂ−Ｔｅ（記録層２５２）のバンド湾曲は起こらない。このため、Ｇｅ−Ｓｂ−Ｔｅのバンド湾曲に起因したインパクトイオン化に起因した相変化（記録層２５２の相変化）が起こりにくくなる。【０１０５】
絶縁膜界面層（絶縁膜２５１）とカルコゲナイド材料（記録層２５２）の接合に起因したプログラミング特性の劣化は、相変化メモリの課題の一つである。カルコゲナイド（記録層２５２）のバンド湾曲の低減により、相変化メモリのスイッチング電圧の増大、信頼性劣化および歩留まり劣化が起こる可能性がある。このため、第２の比較例のように、記録層２５２と下部電極としてのプラグ２４３との間（界面）に絶縁膜２５１を介在させた場合、絶縁膜２５１によるカルコゲナイド層（記録層２５２）の剥離防止効果と、絶縁膜２５１による防熱伝導によるプログラミング電流の低減効果を得ることができるが、上記のようにプログラミング特性が劣化（プログラミング電圧が増大）する可能性がある。【０１０６】
それに対して、本実施の形態では、図４および図１１に示されるように、下部電極（金属下部電極）としてのプラグ４３が埋め込まれた絶縁膜４１上に、プラグ４３に近い側から順に、絶縁膜５１、記録層５２および上部電極膜５３が形成（積層）されている。すなわち、下部電極（金属下部電極）としてのプラグ４３上に、絶縁膜５１、記録層５２および上部電極膜５３が順に形成され、それによって相変化メモリの記憶素子である抵抗素子５４が形成されている。このように、本実施の形態の半導体装置は、半導体基板１１上に形成された下部電極としてのプラグ４３と、プラグ４３（下部電極）上に形成された絶縁膜５１（第１絶縁膜）と、絶縁膜５１上に形成された記録層５２と、記録層５２上に形成された上部電極膜５３とを有している。このため、相変化メモリの記憶素子を構成する抵抗素子５４は、絶縁膜５１、記録層５２および上部電極膜５３からなる積層パターンにより形成されており、相変化メモリの下部電極としてのプラグ４３と記録層５２との間に絶縁膜５１が介在している。そして、記録層５２は、加熱処理により抵抗値が変化する相変化材料からなる相変化膜であるが、本実施の形態では、記録層５２を構成する材料として、インジウム（Ｉｎ）を導入（添加）したＧｅ−Ｓｂ−Ｔｅ系カルコゲナイド材料を用いている。すなわち、記録層５２は、インジウムを導入したＧｅ−Ｓｂ−Ｔｅ系カルコゲナイドからなる。【０１０７】
ここで、インジウム（Ｉｎ）を導入（添加）したＧｅ−Ｓｂ−Ｔｅ系カルコゲナイド材料（すなわち記録層５２を構成する材料）は、少なくともゲルマニウム（Ｇｅ）とアンチモン（Ｓｂ）とテルル（Ｔｅ）とを含むカルコゲナイド（すなわちＧｅ−Ｓｂ−Ｔｅ系カルコゲナイド）にインジウム（Ｉｎ）を導入（添加）したものである。このため、記録層５２を構成する材料（インジウム（Ｉｎ）を導入（添加）したＧｅ−Ｓｂ−Ｔｅ系カルコゲナイド材料）は、少なくともゲルマニウム（Ｇｅ）とアンチモン（Ｓｂ）とテルル（Ｔｅ）とインジウム（Ｉｎ）とを構成元素として含んでいる。従って、記録層５２は、Ｇｅ（ゲルマニウム）とＳｂ（アンチモン）とＴｅ（テルル）とＩｎ（インジウム）とを構成元素とする相変化材料からなる。以下では、簡略化のために、“インジウム（Ｉｎ）を導入（添加）したＧｅ−Ｓｂ−Ｔｅ系カルコゲナイド”を“インジウム添加ＧＳＴ”と称する。【０１０８】
記録層５２を構成するインジウム添加ＧＳＴの組成例の一例を挙げると、例えばＩｎ（インジウム）が２０原子％程度、Ｇｅ（ゲルマニウム）が１５原子％程度、Ｓｂ（アンチモン）が１０原子％程度、Ｔｅ（テルル）が５５原子％程度である。【０１０９】
絶縁膜５１を構成する材料としては、好ましくは金属酸化物（遷移金属の酸化物）、より好ましくは酸化タンタル（例えばＴａ２Ｏ５またはＴａ２Ｏ５に近い組成の材料）を用いている。従って、絶縁膜５１は、好ましくは金属酸化物からなり、より好ましくは酸化タンタルからなる。【０１１０】
プラグ４３は、相変化メモリの下部電極として機能し、抵抗素子５４の下部（絶縁膜５１の下面）がプラグ４３と接触して電気的に接続されている。本実施の形態では、下部電極（プラグ４３）は、上記のようにタングステン（タングステンプラグ）からなる。下部電極（プラグ４３）は、半導体基板１１上に形成された絶縁膜４１（第２絶縁膜）に形成された開口部（スルーホール４２）内に埋め込まれており、絶縁膜５１（第１絶縁膜）は、下部電極（プラグ４３）が埋め込まれた絶縁膜４１上に形成されている。【０１１１】
書き換え動作に必要なジュール熱は、プラグ４３近傍で発生する。記録層５２におけるリセット状態の非晶質領域（記録層５２のうちリセット時に非晶質となる領域）７５の形状は、例えば図１３に模式的に示されるように、半球形状のようになる。【０１１２】
酸化タンタル（絶縁膜５１）は、熱伝導率がプラグ４３（タングステンなど）と比較して小さく、プログラミング電流を低減させる効果を有する。これは、プラグ４３よりも熱伝導率が低い絶縁膜５１（酸化タンタル）が、プログラミング動作（リセット動作またはセット動作）で発生したジュール熱がプラグ４３へ伝導するのを防止できるためである。更に、酸化タンタル（絶縁膜５１）は、カルコゲナイド（記録層５２）との接着性が良く、記録層５２の剥離防止効果を有する。【０１１３】
相変化メモリのプログラミングは、カルコゲナイド（本実施の形態では記録層５２に対応）のバンド湾曲により、カルコゲナイド内部に電界が発生することで、インパクトイオン化が起こり、電荷が増倍されてジュール熱が発生することによって起こる。プログラミング電圧を低減するには、カルコゲナイド層（記録層５２）と界面層（絶縁膜５１）の仕事関数差を大きくし、プログラミング電圧を印加する前に予めカルコゲナイド（記録層５２）をバンド湾曲させておくことが有効である。【０１１４】
なお、プログラミング電圧は、抵抗素子５４のプログラミング（すなわちリセット動作またはセット動作）時に、上記配線（ビット線）７２ａおよびプラグ６４などを介して相変化メモリを構成する抵抗素子５４の上部電極膜５３側に印加される電圧と、その抵抗素子５４が接続されたＭＩＳＦＥＴＱＭ１，ＱＭ２などを介して相変化メモリの下部電極（ここではプラグ４３）側に印加される電圧との差に対応する。また、プログラミング電流は、抵抗素子５４のプログラミング（すなわちリセット動作またはセット動作）時に、抵抗素子５４を流れる電流（上部電極膜５３とプラグ４３との間を流れる電流）に対応する。【０１１５】
カルコゲナイド層（記録層５２）と界面層（絶縁膜５１）の仕事関数差を増大させるためには、カルコゲナイド層（記録層５２）の仕事関数を大きくすることが有効であり、また、界面層（絶縁膜５１）の仕事関数を小さくすることが有効である。本実施の形態では、インジウム添加ＧＳＴを用いることで、カルコゲナイド層（記録層５２）の仕事関数を大きくしている。【０１１６】
インジウムを導入していない通常のＧｅ−Ｓｂ−Ｔｅ系カルコゲナイド（以下ＧＳＴと称する）のバンド構造を図１５に示す。図１５のバンド構造の横軸は状態数（状態密度）に対応し、縦軸はエネルギーに対応する。図１５のＧＳＴのバンド構造図には、伝導帯の状態密度Ｎｃ０、価電子帯の状態密度Ｎｖ０、仕事関数φ０（仕事関数φ０はフェルミ準位にほぼ対応する）および、欠陥などに起因した準位による状態密度Ｎｔ０が示されている。また、Ｅｖ０は価電子帯端（価電子帯上端）のエネルギーに対応し、Ｅｃ０は伝導帯端（伝導帯下端）のエネルギーに対応する。【０１１７】
ＧＳＴ結晶は、ｐ型半導体である。図１５に模式的に示されるように、ＧＳＴの仕事関数φ０は、価電子帯端のエネルギーＥｖ０の上部に位置する。インジウム添加ＧＳＴのバンドギャップ中には、欠陥などに起因した準位による状態密度Ｎｔ０が形成され得るが、この状態密度Ｎｔ０は、後述する状態密度Ｎｔ２，Ｎｔ３，Ｎｔ４よりも小さい。状態密度Ｎｔ０が小さいので、ＧＳＴの仕事関数φ０（フェルミ準位）は、価電子帯上端Ｅｖ０からある程度離れた位置にある。【０１１８】
インジウム添加ＧＳＴのバンド構造を図１６に示す。図１６のバンド構造の横軸は状態数（状態密度）に対応し、縦軸はエネルギーに対応する。図１６のインジウム添加ＧＳＴのバンド構造図には、伝導帯の状態密度Ｎｃ２、価電子帯の状態密度Ｎｖ２、仕事関数φ２（仕事関数φ２はフェルミ準位にほぼ対応する）および後述する状態密度Ｎｔ２が示されている。また、Ｅｖは価電子帯端（価電子帯上端）のエネルギーに対応し、Ｅｃは伝導帯端（伝導帯下端）のエネルギーに対応する。【０１１９】
インジウム添加ＧＳＴはｐ型半導体である。インジウム添加ＧＳＴの仕事関数φ２は、通常のＧＳＴの仕事関数φ０よりも大きく、より価電子帯端のエネルギーＥｖに近い。すなわち、通常のＧＳＴの仕事関数φ０よりもインジウム添加ＧＳＴの仕事関数φ２の方が、より価電子帯端のエネルギー（Ｅｖ０，Ｅｖ）に近い位置にある。【０１２０】
インジウム添加ＧＳＴのバンド構造の特徴は、図１６に示されるように、価電子帯（価電子帯上端Ｅｖ）近傍にインジウム（Ｉｎ）に起因した、インジウム添加ＧＳＴのバンドギャップ中の状態密度Ｎｔ２が存在することである。この状態密度Ｎｔ２は、インジウム（Ｉｎ）の原子準位に対応する。ＧＳＴにインジウム（Ｉｎ）を導入（添加）したことにより、価電子帯（価電子帯上端Ｅｖ）近傍にインジウム（Ｉｎ）の原子準位に対応（起因）する状態密度Ｎｔ２が形成され、それによって、フェルミ準位が価電子帯（価電子帯上端Ｅｖ）側に移動し（すなわちフェルミ準位が下がり）、仕事関数φ２が大きくなる。すなわち、インジウム添加ＧＳＴの仕事関数φ２は、インジウム（Ｉｎ）を導入（添加）していない通常のＧＳＴの仕事関数φ０よりも大きくなる。記録層５２の材料として仕事関数が大きなインジウム添加ＧＳＴを用いることで、以下に詳しく説明するようにプログラミング電圧の低減効果を得ることができる。【０１２１】
酸化タンタル界面層（絶縁膜５１）とインジウム添加ＧＳＴ層（記録層５２）のバンド構造を図１７に示す。理解を簡単にするために、図１７には、フラットバンド状態（酸化タンタル界面層（絶縁膜５１）とインジウム添加ＧＳＴ層（記録層５２）とを接合していない状態）のバンド図が示されている。なお、上記図１４も、フラットバンド状態（酸化タンタル層（絶縁膜２５１）とＧＳＴ層（記録層２５２）とを接合していない状態）のバンド図である。【０１２２】
図１７では、酸化タンタルの仕事関数φ１は、インジウム添加ＧＳＴのバンドギャップ中に位置している。すなわち、インジウム添加ＧＳＴ（記録層５２）のフェルミ準位は、酸化タンタル界面層（絶縁膜５１）のフェルミ準位よりも低く、酸化タンタル界面層（絶縁膜５１）の仕事関数φ１は、インジウム添加ＧＳＴ（記録層５２）の仕事関数φ２よりも小さい。図１７には、インジウム添加ＧＳＴ（記録層５２）の仕事関数φ２と酸化タンタル界面層（絶縁膜５１）の仕事関数φ１との差（仕事関数差）Δφ（ここでΔφ＝｜φ２−φ１｜）が模式的に示されている。この場合、インジウム添加ＧＳＴを用いることで記録層５２の仕事関数φ２を大きくすることはもちろん、酸化タンタル（絶縁膜５１）の仕事関数φ１を小さくすることも、プログラミング電圧の低減に有効である。すなわち、記録層５２の仕事関数φ２をより大きくすることはもちろん、絶縁膜５１の仕事関数をより小さくすることで、相変化メモリのプログラミング電圧を小さくすることが可能である。【０１２３】
酸化タンタル界面層（絶縁膜５１）とインジウム添加ＧＳＴの仕事関数差Δφによって湾曲したバンド構造を図１８に示す。すなわち、図１８は、酸化タンタル界面層（絶縁膜５１）とインジウム添加ＧＳＴ層（記録層５２）とを接合した場合のバンド構造図であり、酸化タンタル界面層（絶縁膜５１）とインジウム添加ＧＳＴ（記録層５２）の仕事関数差Δφによって、接合界面近傍でインジウム添加ＧＳＴのバンド構造が湾曲されている様子が示されている。本実施の形態では、酸化タンタルからなる絶縁膜５１上にインジウム添加ＧＳＴからなる記録層５２を配置して相変化メモリを形成しているので、相変化メモリを構成する酸化タンタル層（絶縁膜５１）とインジウム添加ＧＳＴ層（記録層５２）とが接合されて、絶縁膜５１と記録層５２との接合界面近傍で、図１８のようなバンド構造が形成される。従って、図１８は、本実施の形態の相変化メモリの絶縁膜５１と記録層５２の接合界面近傍のバンド構造（抵抗素子５４に電圧を印加していない状態のバンド構造）にほぼ対応するものであり、図１８の横軸が絶縁膜５１および記録層５２の厚み方向の位置に対応し、縦軸がエネルギーに対応する。【０１２４】
図１８に示されるように、酸化タンタル界面層（絶縁膜５１）とインジウム添加ＧＳＴ（記録層５２）の接合界面近傍で、インジウム添加ＧＳＴのバンドがΔＶだけ湾曲されている。これは、接合界面で酸化タンタル界面層（絶縁膜５１）のフェルミ準位とインジウム添加ＧＳＴ（記録層５２）のフェルミ準位が一致するように、接合界面近傍のバンドが湾曲したためである。このバンド湾曲ΔＶの大きさは、図１７に示されるような、絶縁膜５１（酸化タンタル界面層）と記録層５２（インジウム添加ＧＳＴ）の仕事関数差Δφが大きいほど大きくなる。このため、酸化タンタル（絶縁膜５１）とインジウム添加ＧＳＴ（記録層５２）の仕事関数の差（Δφ）によって発生するバンド湾曲ΔＶに相当するプログラミング電圧の低減が達成される。【０１２５】
すなわち、第２比較例のように酸化タンタルからなる絶縁膜２５１とＧＳＴからなる記録層２５２とを積層した場合に比べて、本実施の形態のように酸化タンタルからなる絶縁膜５１とインジウム添加ＧＳＴからなる記録層５２とを積層した場合の方が、インジウムを導入（添加）したことによって記録層５２の仕事関数（φ２）が大きくなり、それによって絶縁膜５１と記録層５２の仕事関数の差（Δφ）が大きくなるので、バンド湾曲ΔＶが大きくなる。このため、第２比較例よりも本実施の形態の方が、絶縁膜５１と記録層５２の接合界面近傍での記録層５２のバンド湾曲（バンド湾曲量）ΔＶが増大する分だけ、プログラミング電圧を低減することができる。【０１２６】
上記のように、相変化メモリのプログラミングは、カルコゲナイド層（本実施の形態では記録層５２に対応）のバンド湾曲により、カルコゲナイド層内部に電界が発生することで、インパクトイオン化が起こり、電荷が増倍されてジュール熱が発生することによって起こる。本実施の形態では、記録層５２をインジウム添加ＧＳＴによって形成することで、記録層５２の仕事関数（φ２）を大きくして絶縁膜５１と記録層５２の仕事関数の差（Δφ）を大きくし、それによって絶縁膜５１と記録層５２の接合界面近傍での記録層５２のバンド湾曲ΔＶを大きくしている。このため、抵抗素子５４に電圧を印加していない状態でも、記録層５２のバンドが、図１８のように既にΔＶだけ湾曲しているので、プログラミング時には、バンド湾曲がゼロ（ΔＶ＝０）の場合に印加しなければならない電圧に比べて、ほぼΔＶに相当する電圧だけ低い電圧を抵抗素子５４の上部電極膜５３側に印加すればよく、ほぼΔＶに相当する電圧だけプログラミング電圧を低減することができる。すなわち、本実施の形態では、記録層５２をインジウム添加ＧＳＴによって形成することで、抵抗素子５４の上下間に電圧を印加していない状態のバンド湾曲ΔＶを大きくした分、プログラミング時に抵抗素子５４の上下間に実際に印加する電圧であるプログラミング電圧を低減することができる。【０１２７】
このように、本実施の形態では、プラグ４３（下部電極）と記録層５２の間に絶縁膜５１を介在させることにより、絶縁膜５１による防熱に起因した相変化メモリのプログラミング電流の低減効果や絶縁膜５１による記録層５２の剥離防止効果を得ると共に、絶縁膜（酸化タンタル層）との接触に起因したカルコゲナイド記録層のバンド湾曲の低減によるプログラミング電圧の増大の問題（上記第２の比較例で説明した問題）に対しては、記録層５２をインジウム添加ＧＳＴとすることで対処し、それによって、相変化メモリのプログラミング電圧を低減することができる。従って、相変化メモリのプログラミング電流の低減やカルコゲナイド記録層の剥離防止を図ると共に、相変化メモリのプログラミング電圧を低減でき、相変化メモリを有する半導体装置の性能や信頼性を向上させることができる。また、相変化メモリの駆動電圧のばらつき低減、書き換え可能回数の向上、高集積化、ロジックＣＭＯＳ（ＣＭＩＳＦＥＴ）による駆動、あるいは製造歩留まり向上などの効果を得ることもできる。【０１２８】
インジウム添加ＧＳＴからなる記録層５２におけるインジウム（Ｉｎ）の割合（比率）、すなわち記録層５２を構成するインジウム添加ＧＳＴにおけるインジウム（Ｉｎ）の導入（添加）量は、１０原子％以上であれば、上記状態密度Ｎｔ２を上記状態密度Ｎｔ０よりも十分に大きくして、記録層５２の仕事関数φ２を通常のＧＳＴの仕事関数φ０よりも低くすることが可能になり、プログラミング電圧の低減効果を的確に得られるようになるので、より好ましい。また、記録層５２の相変化膜としての機能を的確に維持するためには、インジウム添加ＧＳＴからなる記録層５２におけるインジウム（Ｉｎ）の割合（比率）は、３０原子％以下であれば、より好ましい。【０１２９】
また、界面層（絶縁膜５１）に金属をドープ（導入、添加）することにより界面層（絶縁膜５１）の仕事関数を、より小さくすることができる。例えば、プロセスアニール条件を制御することにより、プラグ４３を構成するタングステン（Ｗ）を微量に絶縁膜５１中に拡散させることで、酸化タンタル（絶縁膜５１）の仕事関数（φ１）を小さくすることができる。【０１３０】
図１９に、インジウム添加ＧＳＴ上に成膜する酸化シリコン膜の成膜温度がプログラミング電圧に及ぼす影響を示す。すなわち、インジウム添加ＧＳＴにより相変化メモリの記録層を形成し、その上に成膜温度３００℃と成膜温度４００℃で層間絶縁膜としての酸化シリコン膜を形成した場合の、形成された相変化メモリのプログラミング電圧が図１９に示されており、図１９のグラフの横軸が酸化シリコン膜の成膜温度（アニール温度）に対応し、図１９の縦軸が相変化メモリのプログラミング電圧に対応する。【０１３１】
図１９のグラフからも分かるように、酸化シリコン膜の成膜温度が４００℃の場合のプログラミング電圧（例えば１．５Ｖ程度）は、酸化シリコン膜の成膜温度が３００℃の場合のプログラミング電圧（例えば２．２Ｖ程度）よりも小さい。この原因は、酸化シリコン膜の成膜時の加熱により、プラグ４３を構成するタングステンを絶縁膜５１中に微量に拡散させることで、酸化タンタル（絶縁膜５１）の仕事関数が小さくなったからである。すなわち、成膜温度が３００℃の場合よりも４００℃の場合の方が、酸化シリコン膜の成膜時の加熱によりプラグ４３を構成するタングステンが絶縁膜５１中に拡散し、この拡散によって絶縁膜５１の仕事関数が小さくなって絶縁膜５１と記録層５２の仕事関数の差（Δφ）が大きくなり、プログラミング電圧が低減したものと考えられる。本実施の形態では、界面層（絶縁膜５１）の仕事関数を小さくするプロセス工程（絶縁膜５１成膜後の加熱または高温工程）が存在し、タングステン下部電極（タングステンからなる下部電極、ここではプラグ４３）と酸化タンタル（絶縁膜５１）の組み合わせにより、プログラミング電圧を、より低減させることが可能となる。【０１３２】
従って、本実施の形態では、下部電極（ここではプラグ４３）を構成する金属元素（ここではタングステン）が、絶縁膜５１中に拡散していることが好ましく、これにより、相変化メモリのプログラミング電圧を、より低減することができる。但し、下部電極（プラグ４３）から絶縁膜５１への金属（ここではタングステン）の拡散は極微量であることが望ましい。なぜなら、プラグ４３から絶縁膜５１への金属の拡散量が大きい場合、絶縁膜５１が金属的となり、絶縁膜５１による防熱効果が小さくなるからである。【０１３３】
このように、インジウム添加ＧＳＴ（記録層５２）は、価電子帯のバンド端（Ｅｖ）付近に仕事関数（フェルミ準位）を有する、すなわち仕事関数（φ２）が大きい特性がある。タングステン下部電極（プラグ４３）には、プロセス工程中のアニール条件を制御することにより、酸化タンタル（絶縁膜５１）中に適量のタングステンが拡散し、酸化タンタル（絶縁膜５１）の仕事関数を小さくする効果がある。また、酸化タンタル（絶縁膜５１）には、カルコゲナイド層（記録層５２）の剥離を防止し、なおかつプログラミング電流を防止（低減）する特性がある。これら３つの材料の組み合わせにより、最適なカルコゲナイド（記録層５２）のバンド湾曲が得られる。以上をまとめると、タングステン下部電極（プラグ４３）と酸化タンタル（絶縁膜５１）とインジウム添加ＧＳＴ（記録層５２）を組み合わせた（相変化メモリの）セル構造において、カルコゲナイド（記録層５２）の剥離防止とプログラミング電流の低減と同時に、プログラミング電圧の低減を図ることが可能となる。上記組み合わせにより、（相変化メモリにおいても）ロジックＣＭＯＳ（ＣＭＩＳＦＥＴ）動作に要求される、例えば電圧１．５Ｖ動作を実現することができる。【０１３４】
次に、本実施の形態の半導体装置１の製造工程について、図面を参照して説明する。図２０〜図２９は、本実施の形態の半導体装置１の製造工程中の要部断面図であり、上記図４に対応する領域が示されている。なお、理解を簡単にするために、図２４〜図２９では、図２３の絶縁膜３１およびそれより下の構造に対応する部分は図示を省略している。【０１３５】
まず、図２０に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１１を準備する。それから、半導体基板１１の主面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより、絶縁体からなる素子分離領域１２を形成する。素子分離領域１２を形成することにより、半導体基板１１の主面には、素子分離領域１２によって周囲を規定された活性領域が形成される。【０１３６】
次に、半導体基板１１の主面にｐ型ウエル１３ａ，１３ｂとｎ型ウエル１４を形成する。このうち、ｐ型ウエル１３ａは相変化メモリ領域１０Ａに形成され、ｐ型ウエル１３ｂおよびｎ型ウエル１４は周辺回路領域１０Ｂに形成される。例えば半導体基板１１の一部にｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することなどによりｐ型ウエル１３ａ，１３ｂを形成し、半導体基板１１の他の一部にｎ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））をイオン注入することなどによりｎ型ウエル１４を形成することができる。【０１３７】
次に、例えば熱酸化法などを用いて、半導体基板１１のｐ型ウエル１３ａ，１３ｂおよびｎ型ウエル１４の表面に薄い酸化シリコン膜などからなるゲート絶縁膜用の絶縁膜１５を形成する。絶縁膜１５として酸窒化シリコン膜などを用いることもできる。絶縁膜１５の膜厚は、例えば１．５〜１０ｎｍ程度とすることができる。【０１３８】
次に、ｐ型ウエル１３ａ，１３ｂおよびｎ型ウエル１４の絶縁膜１５上にゲート電極１６ａ，１６ｂ，１６ｃを形成する。例えば、絶縁膜１５上を含む半導体基板１１の主面の全面上に導電体膜として低抵抗の多結晶シリコン膜を形成し、フォトレジスト法およびドライエッチング法などを用いてその多結晶シリコン膜をパターン化することにより、パターニングされた多結晶シリコン膜（導電体膜）からなるゲート電極１６ａ，１６ｂ，１６ｃを形成することができる。ゲート電極１６ａの下に残存する絶縁膜１５がゲート絶縁膜１５ａとなり、ゲート電極１６ｂの下に残存する絶縁膜１５がゲート絶縁膜１５ｂとなり、ゲート電極１６ｃの下に残存する絶縁膜１５がゲート絶縁膜１５ｃとなる。なお、成膜時または成膜後に不純物をドーピングすることにより、ゲート電極１６ａ，１６ｂはｎ型不純物が導入された多結晶シリコン膜（ドープトポリシリコン膜）により形成され、ゲート電極１６ｃはｐ型不純物が導入された多結晶シリコン膜（ドープトポリシリコン膜）により形成される。【０１３９】
次に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、ｐ型ウエル１３ａのゲート電極１６ａの両側の領域にｎ−型半導体領域１７ａを形成し、ｐ型ウエル１３ｂのゲート電極１６ｂの両側の領域にｎ−型半導体領域１７ｂを形成する。また、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、ｎ型ウエル１４のゲート電極１６ｃの両側の領域にｐ−型半導体領域１７ｃを形成する。【０１４０】
次に、ゲート電極１６ａ，１６ｂ，１６ｃの側壁上に、サイドウォール１８ａ，１８ｂ、１８ｃを形成する。サイドウォール１８ａ，１８ｂ、１８ｃは、例えば、半導体基板１１上に酸化シリコン膜、窒化シリコン膜またはそれらの積層膜からなる絶縁膜を堆積し、この絶縁膜を異方性エッチングすることによって形成することができる。【０１４１】
次に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、ｐ型ウエル１３ａのゲート電極１６ａおよびサイドウォール１８ａの両側の領域にｎ＋型半導体領域１９ａを形成し、ｐ型ウエル１３ｂのゲート電極１６ｂおよびサイドウォール１８ｂの両側の領域にｎ＋型半導体領域１９ｂを形成する。また、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、ｎ型ウエル１４のゲート電極１６ｃおよびサイドウォール１８ｃの両側の領域にｐ＋型半導体領域１９ｃを形成する。イオン注入後、導入した不純物の活性化のためのアニール処理（熱処理）を行うこともできる。【０１４２】
これにより、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域として機能するｎ型の半導体領域２０，２１と、共通のソース領域として機能するｎ型の半導体領域２２とが、それぞれ、ｎ＋型半導体領域１９ａおよびｎ−型半導体領域１７ａにより形成される。そして、周辺回路領域１０ＢのＭＩＳＦＥＴＱＮのドレイン領域として機能するｎ型の半導体領域とソース領域として機能するｎ型の半導体領域とが、それぞれ、ｎ＋型半導体領域１９ｂおよびｎ−型半導体領域１７ｂにより形成され、ＭＩＳＦＥＴＱＰのドレイン領域として機能するｐ型の半導体領域とソース領域として機能するｐ型の半導体領域とが、それぞれ、ｐ＋型半導体領域１９ｃおよびｐ−型半導体領域１７ｃにより形成される。【０１４３】
次に、ゲート電極１６ａ，１６ｂ，１６ｃ、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃの表面を露出させ、例えばコバルト（Ｃｏ）膜のような金属膜を堆積して熱処理することによって、ゲート電極１６ａ，１６ｂ，１６ｃ、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃの表面に、それぞれ金属シリサイド層２５を形成する。その後、未反応のコバルト膜（金属膜）は除去する。【０１４４】
このようにして、図２０の構造が得られる。ここまでの工程により、相変化メモリ領域１０Ａに、ｎチャネル型のＭＩＳＦＥＴＱＭ１，ＱＭ２が形成され、周辺回路領域１０Ｂに、ｎチャネル型のＭＩＳＦＥＴＱＮとｐチャネル型のＭＩＳＦＥＴＱＰとが形成される。従って、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２と周辺回路領域１０ＢのＭＩＳＦＥＴＱＮ，ＱＰとは、同じ製造工程で形成することができる。【０１４５】
次に、図２１に示されるように、半導体基板１１上にゲート電極１６ａ，１６ｂ，１６ｃを覆うように絶縁膜（層間絶縁膜）３１を形成する。絶縁膜３１は、例えば酸化シリコン膜などからなる。絶縁膜３１を複数の絶縁膜の積層膜により形成することもできる。絶縁膜３１の形成後、必要に応じてＣＭＰ処理などを行って絶縁膜３１の上面を平坦化する。これにより、相変化メモリ領域１０Ａと周辺回路領域１０Ｂとで、絶縁膜３１の上面の高さがほぼ一致する。【０１４６】
次に、フォトリソグラフィ法を用いて絶縁膜３１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３１をドライエッチングすることにより、絶縁膜３１にコンタクトホール３２を形成する。コンタクトホール３２の底部では、半導体基板１１の主面の一部、例えばｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃ（の表面上の金属シリサイド層２５）の一部やゲート電極１６ａ，１６ｂ，１６ｃ（の表面上の金属シリサイド層２５）の一部などが露出される。【０１４７】
次に、コンタクトホール３２内に、プラグ３３を形成する。この際、例えば、コンタクトホール３２の内部を含む絶縁膜３１上に導電性バリア膜３３ａをスパッタリング法などによって形成した後、タングステン膜３３ｂをＣＶＤ法などによって導電性バリア膜３３ａ上にコンタクトホール３２を埋めるように形成し、絶縁膜３１上の不要なタングステン膜３３ｂおよび導電性バリア膜３３ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール３２内に残存して埋め込まれたタングステン膜３３ｂおよび導電性バリア膜３３ａからなるプラグ３３を形成することができる。【０１４８】
次に、図２２に示されるように、プラグ３３が埋め込まれた絶縁膜３１上に、絶縁膜３４を形成する。それから、フォトリソグラフィ法を用いて絶縁膜３４上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３４をドライエッチングすることにより、絶縁膜３４に配線溝（開口部）３５を形成する。配線溝３５の底部では、プラグ３３の上面が露出される。なお、配線溝３５のうち、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域（半導体領域２０，２１）上に形成されたプラグ３３を露出する配線溝３５、すなわち開口部３５ａは、溝状のパターンではなく、そこから露出するプラグ３３の平面寸法よりも大きな寸法の孔（接続孔）状のパターンとして形成するができる。また、本実施の形態では、開口部３５ａを他の配線溝３５と同時に形成しているが、開口部３５ａ形成用のフォトレジストパターンと他の配線溝３５形成用のフォトレジストパターンとを別に用いることで、開口部３５ａと他の配線溝３５とを異なる工程で形成することもできる。【０１４９】
次に、配線溝３５内に配線３７を形成する。この際、例えば、配線溝３５の内部（底部および側壁上）を含む絶縁膜３４上に導電性バリア膜３６ａをスパッタリング法などにより形成した後、タングステン膜などからなる主導体膜３６ｂをＣＶＤ法などによって導電性バリア膜３６ａ上に配線溝３５を埋めるように形成し、絶縁膜３４上の不要な主導体膜３６ｂおよび導電性バリア膜３６ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、配線溝３５内に残存して埋め込まれた主導体膜３６ｂおよび導電性バリア膜３６ａからなる配線３７を形成することができる。【０１５０】
配線３７のうち、相変化メモリ領域１０Ａの開口部３５ａ内に形成された配線３７ａは、プラグ３３を介して相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域（半導体領域２０，２１）に電気的に接続される。配線３７ａは、半導体基板１１上に形成された半導体素子間を接続するように絶縁膜３１上に延在しているのではなく、プラグ４３とプラグ３３とを電気的に接続するために絶縁膜３１上に局所的に存在してプラグ４３とプラグ３３との間に介在している。このため、配線３７ａは、配線ではなく、接続用導体部（コンタクト電極）とみなすこともできる。また、相変化メモリ領域１０Ａにおいて、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース用の半導体領域２２（ｎ＋型半導体領域１９ａ）にプラグ３３を介して接続されたソース配線３７ｂが、配線３７により形成される。【０１５１】
配線３７は、上記のような埋め込みタングステン配線に限定されず種々変更可能であり、例えば埋め込み以外のタングステン配線や、アルミニウム配線などとすることもできる。【０１５２】
次に、図２３に示されるように、配線３７が埋め込まれた絶縁膜３４上に、絶縁膜（層間絶縁膜）４１を形成する。【０１５３】
次に、フォトリソグラフィ法を用いて絶縁膜４１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜４１をドライエッチングすることにより、絶縁膜４１にスルーホール（開口部、接続孔）４２を形成する。スルーホール４２は、相変化メモリ領域１０Ａに形成され、スルーホール４２の底部では、上記配線３７ａの上面が露出される。【０１５４】
次に、スルーホール４２内に、プラグ４３を形成する。この際、例えば、スルーホール４２の内部を含む絶縁膜４１上に導電性バリア膜４３ａをスパッタリング法などによって形成した後、タングステン膜４３ｂをＣＶＤ法などによって導電性バリア膜４３ａ上にスルーホール４２を埋めるように形成し、絶縁膜４１上の不要なタングステン膜４３ｂおよび導電性バリア膜４３ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール４２内に残存して埋め込まれたタングステン膜４３ｂおよび導電性バリア膜４３ａからなるプラグ４３を形成することができる。このように、プラグ４３は、絶縁膜４１に形成された開口部（スルーホール４２）に導電体材料を充填して形成される。【０１５５】
次に、図２４に示されるように、プラグ４３が埋め込まれた絶縁膜４１上に、絶縁膜５１、記録層５２および上部電極膜５３を順に形成（堆積）する。なお、上記のように、図２４〜図２９では、図２３の絶縁膜３１およびそれより下の構造に対応する部分は図示を省略している。絶縁膜５１の膜厚（堆積膜厚）は、例えば０．５〜５ｎｍ程度、記録層５２の膜厚（堆積膜厚）は、例えば１０〜２００ｎｍ程度、上部電極膜５３の膜厚（堆積膜厚）は、例えば１０〜２００ｎｍ程度である。【０１５６】
次に、図２５に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜５１、記録層５２および上部電極膜５３からなる積層膜をパターニングする。これにより、上部電極膜５３、記録層５２および絶縁膜５１の積層パターンからなる抵抗素子５４が、プラグ４３が埋め込まれた絶縁膜４１上に形成される。絶縁膜５１を、上部電極膜５３および記録層５２をドライエッチングする際のエッチングストッパ膜として用いることもできる。【０１５７】
次に、図２６に示されるように、絶縁膜４１上に、抵抗素子５４を覆うように、絶縁膜（エッチングストッパ膜）６１を形成する。絶縁膜６１の膜厚（堆積膜厚）は、例えば５〜２０ｎｍ程度とすることができる。【０１５８】
絶縁膜６１としては、記録層５２が昇華しない温度（例えば４００℃以下）で成膜できる材料膜を用いることが好ましい。絶縁膜６１として窒化シリコン膜を用いれば、例えばプラズマＣＶＤ法などを用いて記録層５２が昇華しない温度（例えば４００℃以下）で成膜できるので、より好ましく、これにより、絶縁膜６１の成膜時の記録層５２の昇華を防止できる。【０１５９】
次に、絶縁膜６１上に絶縁膜（層間絶縁膜）６２を形成する。絶縁膜６２は絶縁膜６１よりも厚く、層間絶縁膜として機能することができる。絶縁膜６２の形成後、必要に応じてＣＭＰ処理などを行って絶縁膜６２の上面を平坦化することもできる。【０１６０】
次に、フォトリソグラフィ法を用いて絶縁膜６２上にフォトレジストパターンＲＰ１を形成する。フォトレジストパターンＲＰ１は、スルーホール６３を形成すべき領域に開口部を有している。【０１６１】
次に、図２７に示されるように、フォトレジストパターンＲＰ１をエッチングマスクとして、絶縁膜６２をドライエッチングすることにより、絶縁膜６１，６２にスルーホール（開口部、接続孔、貫通孔）６３を形成する。この際、まず、絶縁膜６１よりも絶縁膜６２の方がエッチングされやすい条件で絶縁膜６１が露出するまで絶縁膜６２をドライエッチングして絶縁膜６１をエッチングストッパ膜として機能させ、それから、絶縁膜６２よりも絶縁膜６１の方がエッチングされやすい条件でスルーホール６３の底部の絶縁膜６１をドライエッチングすることで、絶縁膜６１，６２にスルーホール６３を形成することができる。その後、フォトレジストパターンＲＰ１は除去する。スルーホール６３の底部では、抵抗素子５４の上部電極膜５３の少なくとも一部が露出される。エッチングストッパ膜としての絶縁膜６１を用いているため、上部電極膜５３のオーバーエッチングを防止し、スルーホール６３形成のためのドライエッチング時のエッチングダメージや、後述するプラグ６４用の導電体膜成膜時の熱負荷ダメージを抑えて、プラグ６４の直下の領域の記録層５２の特性の変化を抑制または防止し、相変化メモリの電気特性の信頼性を良好なものとすることができる。また、記録層５２の側壁は絶縁膜６１で覆われているため、スルーホール６３に目外れが生じたとしても、スルーホール６３から記録層５２が露出するのを防止でき、後述するプラグ６４用の導電体膜成膜時に記録層５２が昇華するのを防止できる。また、絶縁膜６１により記録層５２の昇華を防止できるので、スルーホール６３形成時に、スルーホール６３の下部近傍に異物が形成されず、また、たとえ異物が形成されたとしても洗浄で容易に除去できる。【０１６２】
次に、図２８に示されるように、フォトリソグラフィ法を用いて絶縁膜６２上に形成した他のフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜６２，６１，４１をドライエッチングすることにより、絶縁膜６２，６１，４１にスルーホール（開口部、接続孔）６５を形成する。スルーホール６５は、周辺回路領域１０Ｂに形成され、その底部で配線３７の上面が露出される。その後、フォトレジストパターンは除去する。なお、先にスルーホール６５を形成してから、上記スルーホール６３を形成することもできる。また、スルーホール６３とスルーホール６５とは、異なる工程で形成することが好ましいが、同じ工程で形成することも可能である。【０１６３】
次に、スルーホール６３，６５内に、プラグ６４，６６を形成する。この際、例えば、スルーホール６３，６５の内部を含む絶縁膜６２上に導電性バリア膜６７ａをスパッタリング法などによって形成した後、タングステン膜６７ｂをＣＶＤ法などによって導電性バリア膜６７ａ上にスルーホール６３，６５を埋めるように形成し、絶縁膜６２上の不要なタングステン膜６７ｂおよび導電性バリア膜６７ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、スルーホール６３内に残存して埋め込まれたタングステン膜６７ｂおよび導電性バリア膜６７ａからなるプラグ６４と、スルーホール６５内に残存して埋め込まれたタングステン膜６７ｂおよび導電性バリア膜６７ａからなるプラグ６６とを形成することができる。タングステン膜６７ｂの代わりに、アルミニウム（Ａｌ）膜またはアルミニウム合金膜（主導体膜）などを用いることもできる。【０１６４】
また、スルーホール６３，６５を形成した後、同じ工程でプラグ６４，６６を形成することで製造工程数を低減することができるが、他の形態として、スルーホール６３またはスルーホール６５の一方を形成してからそのスルーホールを埋めるプラグ（プラグ６４またはプラグ６６の一方）を形成し、その後、スルーホール６３またはスルーホール６５の他方を形成してそのスルーホールを埋めるプラグ（プラグ６４またはプラグ６６の他方）を形成することもできる。【０１６５】
次に、図２９に示されるように、プラグ６４，６６が埋め込まれた絶縁膜６２上に、第２層配線として配線７２を形成する。例えば、プラグ６４，６６が埋め込まれた絶縁膜６２上に、導電性バリア膜７１ａとアルミニウム膜またはアルミニウム合金膜７１ｂとをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線７２を形成することができる。配線７２は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線または銅配線（埋込銅配線）などとすることもできる。【０１６６】
その後、絶縁膜６２上に、配線７２を覆うように、層間絶縁膜としての絶縁膜（図示せず）が形成され、更に上層の配線層（第３層配線以降の配線）などが形成されるが、ここでは図示およびその説明は省略する。そして、４００℃〜４５０℃程度の水素アニールが行われた後に、半導体装置（半導体メモリ装置）が完成する。【０１６７】
（実施の形態２）
図３０は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態１の図１１に対応するものである。【０１６８】
本実施の形態の半導体装置は、上記実施の形態１の絶縁膜５１の代わりに絶縁膜５１ａを用いていること以外は、上記実施の形態１の半導体装置１とほぼ同様であるので、ここでは絶縁膜５１ａ以外の構成については、その説明は省略する。【０１６９】
本実施の形態では、図３０に示されるように、絶縁膜５１ａは、プラグ４３が埋め込まれた絶縁膜４１上に、酸化タンタルからなる下部層（第１層、第１酸化タンタル層）８１と、金属タンタルからなる中間層（第２層、タンタル層）８２と、酸化タンタルからなる上部層（第３層、第２酸化タンタル層）８３とを順に堆積して形成した積層膜によって構成されている。従って、絶縁膜５１ａは、下部層８１と、下部層８１上の中間層８２と、中間層８２上の上部層８３とを有している。【０１７０】
このように、本実施の形態では、絶縁膜５１ａは、酸化タンタル層とタンタル層との積層膜からなり、好ましくは、第１酸化タンタル層（下部層８１）と、前記第１酸化タンタル層上のタンタル層（中間層８２）と、前記タンタル層上の第２酸化タンタル層（上部層８３）との積層膜からなる。そして、絶縁膜５１ａの上部層８３上に記録層５２が形成されている。但し、絶縁膜５１ａの成膜時は、下部層８１および上部層８３は、酸化タンタルからなり、中間層８２は金属タンタルからなるが、絶縁膜５１ａ成膜後の種々の熱処理工程で、中間層８２を構成する金属タンタルが、酸化タンタルからなる下部層８１および上部層８３中に拡散する。【０１７１】
絶縁膜５１ａにおける中間層８２は、プロセス工程中のアニールにより下部層８１および上部層８３に拡散し、酸化タンタル（下部層８１および上部層８３）の仕事関数を小さくするように作用する。このため、下部層８１と中間層８２と上部層８３との積層膜で構成された絶縁膜５１ａは、酸化タンタルの単層で構成した場合に比べて、仕事関数を小さくすることができ、それによって絶縁膜５１ａと記録層５２の仕事関数の差（上記Δφに対応するもの）をより大きくできるので、絶縁膜５１ａと記録層５２の接合界面近傍での記録層５２のバンド湾曲（上記ΔＶに対応するもの）がより増大し、プログラミング電圧をより低減することができる。【０１７２】
下部層８１の膜厚（堆積膜厚）は、例えば１ｎｍ程度、中間層８２の膜厚（堆積膜厚）は、例えば０．１ｎｍ程度、上部層８３の膜厚（堆積膜厚）は、例えば１ｎｍ程度とすることができる。金属タンタルからなる中間層８２の膜厚は、酸化タンタルからなる下部層８１および上部層８３の膜厚よりも薄いことが好ましく、その理由は、中間層８２の金属タンタルが下部層８１および上部層８３に拡散することで酸化タンタル（下部層８１および上部層８３）の仕事関数を小さくするが、拡散量が大きすぎて酸化タンタル（下部層８１および上部層８３）の熱伝導率を低くしないようにするためである。これにより、絶縁膜５１ａによる防熱効果を確保でき、プログラミング電流の低減効果を確保できる。【０１７３】
また、本実施の形態では、金属タンタルからなる中間層８２が同じ膜厚の下部層８１および上部層８３の間に挟まれる場合について説明したが、酸化タンタルからなる下部層８１と上部層８３の膜厚が異なっていても良い。また、本実施の形態では、酸化タンタルからなる下部層８１と、金属タンタルからなる中間層８２と、酸化タンタルからなる上部層８３との積層膜により絶縁膜５１ａが形成されているが、下部層８１と上部層８３のうちの一方を省略することもできる。【０１７４】
本実施の形態では、プログラミング電圧を更に低減することが可能となり、（相変化メモリにおいても）ロジックＣＭＯＳ（ＣＭＩＳＦＥＴ）動作に要求される、例えば電圧１．５Ｖ動作を実現することができる。【０１７５】
（実施の形態３）
図３１は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態１の図１１に対応するものである。【０１７６】
上記実施の形態１では、インジウム（Ｉｎ）を導入（添加）したＧｅ−Ｓｂ−Ｔｅ系カルコゲナイド（すなわちインジウム添加ＧＳＴ）により相変化メモリの記録層５２を構成（形成）していたが、本実施の形態では、酸素（Ｏ）を導入（添加）したＧｅ−Ｓｂ−Ｔｅ系カルコゲナイド（以下酸素添加ＧＳＴと称する）により相変化メモリの記録層５２ａ（上記実施の形態１の記録層５２に対応するもの）を構成（形成）している。従って、本実施の形態では、記録層５２ａは、ゲルマニウム（Ｇｅ）とアンチモン（Ｓｂ）とテルル（Ｔｅ）と酸素（Ｏ）とを構成元素として含んでいる。記録層５２ａの膜厚は、例えば１００ｎｍ程度とすることができる。【０１７７】
本実施の形態の半導体装置の構成は、インジウム添加ＧＳＴからなる記録層５２の代わりに、酸素添加ＧＳＴからなる記録層５２ａを用いたこと以外は、上記実施の形態１の半導体装置１とほぼ同様であるので、記録層５２ａ以外の構成については、ここではその説明を省略する。【０１７８】
このように、本実施の形態の半導体装置は、半導体基板１１上に形成された下部電極としてのプラグ４３と、プラグ４３（下部電極）上に形成された絶縁膜５１（第１絶縁膜）と、絶縁膜５１上に形成された酸素添加ＧＳＴ（酸素を導入したＧｅ−Ｓｂ−Ｔｅ系カルコゲナイド）からなる記録層５２ａと、記録層５２ａ上に形成された上部電極膜５３とを有している。上記記録層５２と同様に、記録層５２ａは、加熱処理により抵抗値が変化する相変化材料からなる相変化膜であり、相変化メモリの情報の記録層である。【０１７９】
本実施の形態の記録層５２ａに用いる酸素添加ＧＳＴのバンド構造を図３２に示す。図３２は、上記実施の形態１の図１６に対応するものである。図３２のバンド構造の横軸は状態数（状態密度）に対応し、縦軸はエネルギーに対応する。図３２の酸素添加ＧＳＴのバンド構造図には、伝導帯の状態密度Ｎｃ３、価電子帯の状態密度Ｎｖ３、仕事関数φ３（仕事関数φ３はフェルミ準位にほぼ対応する）および後述する状態密度Ｎｔ３が示されている。また、Ｅｖ３は価電子帯端（価電子帯上端）のエネルギーに対応し、Ｅｃ３は伝導帯端（伝導帯下端）のエネルギーに対応する。【０１８０】
酸素添加ＧＳＴはｐ型半導体であり、その仕事関数φ３は、価電子帯端のエネルギーＥｖ３のやや上部に位置する。酸素添加ＧＳＴのバンド構造の特徴は、図３２に示されるように、価電子帯（価電子帯上端Ｅｖ３）近傍に酸化ゲルマニウムに起因した、酸素添加ＧＳＴのバンドギャップ中の状態密度Ｎｔ３が存在することである。この状態密度Ｎｔ３は、酸化ゲルマニウムに起因した準位に対応し、酸化ゲルマニウムはＧＳＴからみたら異物であるので、前記酸化ゲルマニウムに起因した準位は欠陥準位とみなすこともできる。ＧＳＴに酸素（Ｏ）を導入（添加）したことにより、価電子帯（価電子帯上端Ｅｖ３）近傍に酸化ゲルマニウムインジウムに起因した準位に対応（起因）する状態密度Ｎｔ３が形成され、それによって、フェルミ準位が価電子帯（価電子帯上端Ｅｖ３）側に移動し（すなわちフェルミ準位が下がり）、仕事関数φ３が大きくなる。すなわち、酸素添加ＧＳＴの仕事関数φ３は、通常のＧＳＴの仕事関数φ０よりも大きい。このため、通常のＧＳＴを記録層に用いた場合に比べて、本実施の形態のように酸素添加ＧＳＴにより記録層５２ａを形成したことで、プログラミング電圧の低減効果を得ることができる。これは、酸素添加ＧＳＴにより記録層５２ａを形成したことで、記録層５２ａの仕事関数（φ３）を大きくすることができ、それによって絶縁膜５１と記録層５２ａの仕事関数の差（上記Δφに対応するもの）を大きくできるので、絶縁膜５１と記録層５２ａの接合界面近傍での記録層５２ａのバンド湾曲（上記ΔＶに対応するもの）を大きくし、プログラミング電圧を低減できるためである。【０１８１】
このように、本実施の形態では、プラグ４３（下部電極）と記録層５２ａの間に絶縁膜５１を介在させることにより、絶縁膜５１による防熱に起因した相変化メモリのプログラミング電流の低減効果や絶縁膜５１による記録層５２ａの剥離防止効果を得ると共に、絶縁膜（酸化タンタル層）との接触に起因したカルコゲナイド記録層のバンド湾曲の低減によるプログラミング電圧の増大の問題に対しては、記録層５２ａを酸素添加ＧＳＴとすることで対処し、それによって、相変化メモリのプログラミング電圧を低減することができる。従って、相変化メモリのプログラミング電流の低減やカルコゲナイド記録層の剥離防止を図ると共に、相変化メモリのプログラミング電圧を低減でき、相変化メモリを有する半導体装置の性能や信頼性を向上させることができる。【０１８２】
本発明者の検討によれば、酸素添加ＧＳＴからなる記録層５２ａにおける酸素（Ｏ）の割合（比率）、すなわち記録層５２ａを構成する酸素添加ＧＳＴにおける酸素（Ｏ）の導入（添加）量を、１原子％以上１０原子％以下とすることで、プログラミング電圧の低減効果を的確に得ることができる。酸素添加ＧＳＴにおける酸素の割合が１０原子％よりも大きくなると、Ｇｅ−Ｓｂ−Ｔｅの相分離が激しく起こるため、酸素添加ＧＳＴにおける酸素の割合は、１０原子％以下であることが好ましい。【０１８３】
本実施の形態では、プログラミング電圧を低減することが可能となり、（相変化メモリにおいても）ロジックＣＭＯＳ（ＣＭＩＳＦＥＴ）動作に要求される、例えば電圧１．５Ｖ動作を実現することができる。【０１８４】
但し、酸素添加ＧＳＴよりもインジウム添加ＧＳＴの方が耐熱性に優れているので、本実施の形態のように酸素添加ＧＳＴを相変化メモリの記録層５２ａとして用いた場合よりも、上記実施の形態１のようにインジウム添加ＧＳＴを相変化メモリの記録層５２として用いた方が、相変化メモリの耐熱性を向上でき、書き換えを多数繰り返したときの記録層の安定性を高め、書き換え特性の劣化が起こりにくくなり、信頼性をより向上することができる。【０１８５】
また、本実施の形態のようにＧｅ−Ｓｂ−Ｔｅ系カルコゲナイドに酸素（Ｏ）を導入（添加）する場合は、酸素の導入（添加）量の上限は１０原子％であるのに対して、上記実施の形態１のようにＧｅ−Ｓｂ−Ｔｅ系カルコゲナイドにインジウム（Ｉｎ）を導入（添加）する場合は、導入可能量が多く、例えば３０原子％程度までインジウム（Ｉｎ）の導入（添加）が可能である。このため、本実施の形態よりも、上記実施の形態１の方が、カルコゲナイド記録層のバンドギャップ中の上記状態密度Ｎｔ２を大きくして記録層５２の仕事関数（φ２）をより的確に大きくすることが可能であり、プログラミング電圧の低減量をより大きくすることができる。【０１８６】
（実施の形態４）
図３３は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態１の図１１に対応するものである。【０１８７】
上記実施の形態１では、インジウム（Ｉｎ）を導入（添加）したＧｅ−Ｓｂ−Ｔｅ系カルコゲナイド（すなわちインジウム添加ＧＳＴ）により相変化メモリの記録層５２を構成（形成）していたが、本実施の形態では、図３３に示されるように、欠陥密度が高いＧｅ−Ｓｂ−Ｔｅ系カルコゲナイド（以下、高欠陥密度ＧＳＴと称する）により相変化メモリの記録層５２ｂを構成（形成）している。従って、本実施の形態では、記録層５２ｂは、ゲルマニウム（Ｇｅ）とアンチモン（Ｓｂ）とテルル（Ｔｅ）とを構成元素として含んでいる。記録層５２ｂの膜厚は、例えば１００ｎｍ程度とすることができる。【０１８８】
本実施の形態の半導体装置の構成は、インジウム添加ＧＳＴからなる記録層５２の代わりに、高欠陥密度ＧＳＴからなる記録層５２ｂを用いたこと以外は、上記実施の形態１の半導体装置１とほぼ同様であるので、記録層５２ｂ以外の構成については、ここではその説明を省略する。【０１８９】
このように、本実施の形態の半導体装置は、半導体基板１１上に形成された下部電極としてのプラグ４３と、プラグ４３（下部電極）上に形成された絶縁膜５１（第１絶縁膜）と、絶縁膜５１上に形成された高欠陥密度ＧＳＴ（欠陥密度を高めたＧｅ−Ｓｂ−Ｔｅ系カルコゲナイド）からなる記録層５２ｂと、記録層５２ｂ上に形成された上部電極膜５３とを有している。上記記録層５２，５２ａと同様に、記録層５２ｂは、加熱処理により抵抗値が変化する相変化材料からなる相変化膜であり、相変化メモリの情報の記録層である。【０１９０】
本実施の形態の記録層５２ｂに用いる高欠陥密度ＧＳＴのバンド構造を図３４に示す。図３４は、上記実施の形態１の図１６に対応するものである。図３４のバンド構造の横軸は状態数（状態密度）に対応し、縦軸はエネルギーに対応する。図３４の高欠陥密度ＧＳＴのバンド構造図には、伝導帯の状態密度Ｎｃ４、価電子帯の状態密度Ｎｖ４、仕事関数φ４（仕事関数φ４はフェルミ準位にほぼ対応する）および後述する状態密度Ｎｔ４が示されている。また、Ｅｖ４は価電子帯端（価電子帯上端）のエネルギーに対応し、Ｅｃ４は伝導帯端（伝導帯下端）のエネルギーに対応する。【０１９１】
高欠陥密度ＧＳＴはｐ型半導体であり、その仕事関数φ４は、価電子帯端のエネルギーＥｖ４のやや上部に位置する。高欠陥密度ＧＳＴのバンド構造の特徴は、価電子帯（価電子帯上端Ｅｖ３）近傍に欠陥密度（高欠陥密度）に起因した準位が存在することである。この欠陥密度に起因した準位により、図３４に示されるように、高欠陥密度ＧＳＴのバンドギャップ中に状態密度Ｎｔ４が存在する。ＧＳＴ（高欠陥密度ＧＳＴ）の欠陥密度は、主にテルル結合が切断されたダングリングボンドによるものである。ＧＳＴの欠陥密度を高めたことにより、高欠陥密度ＧＳＴでは、価電子帯（価電子帯上端Ｅｖ３）近傍に欠陥密度に起因した準位に対応（起因）する状態密度Ｎｔ４が形成され、それによって、フェルミ準位が価電子帯（価電子帯上端Ｅｖ４）側に移動し（すなわちフェルミ準位が下がり）、仕事関数φ４が大きくなる。すなわち、高欠陥密度ＧＳＴの仕事関数φ４は、欠陥密度が低い通常のＧＳＴの仕事関数φ０よりも大きい。このため、通常のＧＳＴを記録層に用いた場合に比べて、本実施の形態のように高欠陥密度ＧＳＴにより記録層５２ｂを形成したことで、プログラミング電圧の低減効果を得ることができる。これは、高欠陥密度ＧＳＴにより記録層５２ｂを形成したことで、記録層５２ｂの仕事関数（φ４）を大きくすることができ、それによって絶縁膜５１と記録層５２ｂの仕事関数の差（上記Δφに対応するもの）を大きくできるので、絶縁膜５１と記録層５２ｂの接合界面近傍での記録層５２ｂのバンド湾曲（上記ΔＶに対応するもの）を大きくし、プログラミング電圧を低減できるためである。【０１９２】
このように、本実施の形態では、プラグ４３（下部電極）と記録層５２ｂの間に絶縁膜５１を介在させることにより、絶縁膜５１による防熱に起因した相変化メモリのプログラミング電流の低減効果や絶縁膜５１による記録層５２ｂの剥離防止効果を得ると共に、絶縁膜（酸化タンタル層）との接触に起因したカルコゲナイド記録層のバンド湾曲の低減によるプログラミング電圧の増大の問題に対しては、記録層５２ｂを高欠陥密度ＧＳＴとすることで対処し、それによって、相変化メモリのプログラミング電圧を低減することができる。従って、相変化メモリのプログラミング電流の低減やカルコゲナイド記録層の剥離防止を図ると共に、相変化メモリのプログラミング電圧を低減でき、相変化メモリを有する半導体装置の性能や信頼性を向上させることができる。【０１９３】
本発明者の検討によれば、記録層５２ｂの成膜工程（上記実施の形態１の図２４の記録層５２の成膜工程に対応する工程）でスパッタリング（アルゴンを用いたスパッタリング）により記録層５２ｂを成膜する際のアルゴンガスの圧力（スパッタリング装置のチャンバ（半導体基板１１を配置したチャンバ）内のアルゴンガスの圧力）を、例えば４パスカル以上とすることで、成膜されるＧＳＴ膜（記録層５２ｂ）中にＡｒ（アルゴン）が取り込まれて、ＧＳＴ膜（記録層５２ｂ）の欠陥密度を高めることができ、それによって、高欠陥密度ＧＳＴからなる記録層５２ｂを形成することができる。【０１９４】
このため、記録層５２ｂの成膜工程におけるアルゴンガスの圧力を、４パスカル以上とすることで、成膜されたＧｅ−Ｓｂ−Ｔｅ系カルコゲナイド膜（すなわち記録層５２ｂ）の欠陥密度を高めて仕事関数を大きくすることができ、それによってプログラミング電圧の低減効果を得ることができる。従って、記録層５２ｂは、アルゴンガス圧力が４パスカル以上のスパッタリングにより成膜したＧｅ−Ｓｂ−Ｔｅ系カルコゲナイド膜からなることが好ましい。【０１９５】
本実施の形態では、プログラミング電圧を低減することが可能となり、（相変化メモリにおいても）ロジックＣＭＯＳ（ＣＭＩＳＦＥＴ）動作に要求される、例えば電圧１．５Ｖ動作を実現することができる。【０１９６】
但し、上記実施の形態１では、インジウム添加ＧＳＴ中のインジウム量を調節することで、インジウム添加ＧＳＴの仕事関数φ２を制御することができるので、記録層５２の仕事関数の制御が容易であるのに対して、本実施の形態では、ＧＳＴ中の欠陥密度を調節することで高欠陥密度ＧＳＴの仕事関数を制御するので、上記実施の形態１に比べて、記録層５２ｂの仕事関数が制御しにくい。このため、高欠陥密度ＧＳＴを記録層５２ｂに用いる本実施の形態よりも、インジウム添加ＧＳＴを記録層５２に用いる上記実施の形態１の方が、相変化メモリの安定性を高めることができ、相変化メモリの特性（駆動電圧など）のばらつきを低減することができる。【０１９７】
また、本実施の形態のようにＧｅ−Ｓｂ−Ｔｅ系カルコゲナイドの欠陥密度を高める場合は、形成可能な欠陥密度が限られているので、インジウム添加ＧＳＴを用いる上記実施の形態１（の上記状態密度Ｎｔ２）や酸素添加ＧＳＴを用いる上記実施の形態３（の上記状態密度Ｎｔ３）に比べて、カルコゲナイド記録層のバンドギャップ中の上記状態密度Ｎｔ４が小さい。すなわち、Ｎｔ２＞Ｎｔ３＞Ｎｔ４＞Ｎｔ０である。このため、記録層５２，５２ａ，５２ｂ，２５２を比べた場合、上記実施の形態１の記録層５２（インジウム添加ＧＳＴ）のフェルミレベルが最も低く（すなわち最も価電子帯端に近く）、上記実施の形態３の記録層５２ａ（酸素添加ＧＳＴ）のフェルミレベルが次に低く、本実施の形態の記録層５２ｂ（高欠陥密度ＧＳＴ）のフェルミレベルがその次に低く、上記第２比較例の記録層２５２（通常のＧＳＴ）のフェルミレベルが最も高い。すなわち、記録層５２，５２ａ，５２ｂ，２５２を比べた場合、上記実施の形態１の記録層５２（インジウム添加ＧＳＴ）の仕事関数φ２が最も大きく、上記実施の形態３の記録層５２ａ（酸素添加ＧＳＴ）の仕事関数φ３が次に大きく、本実施の形態の記録層５２ｂ（高欠陥密度ＧＳＴ）の仕事関数φ４がその次に大きく、上記第２比較例の記録層２５２（通常のＧＳＴ）の仕事関数φ０が最も小さい（φ２＞φ３＞φ４＞φ０）。従って、実施の形態１，３，４および第２比較例の相変化メモリを比較した場合、プログラミング電圧は、上記実施の形態１が最も小さくでき、上記実施の形態３が次に小さくでき、実施の形態４がその次に小さくでき、第２比較例が最も大きくなる。【０１９８】
（実施の形態５）
図３５は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態１の図１１に対応するものである。【０１９９】
上記実施の形態１では、主としてタングステン（Ｗ）膜４３ｂによりプラグ４３を構成（形成）していたが、本実施の形態では、図３５に示されるように、主としてタンタル（Ｔａ）膜（タンタル金属膜）４３ｃによりプラグ４３ｄを構成（形成）している。【０２００】
すなわち、上記相変化メモリ領域１０Ａにおいて、図３５に示されるように、絶縁膜４１に形成されたスルーホール４２内に、上記プラグ４３の代わりにプラグ（コンタクト電極、下部電極）４３ｄが形成されている。プラグ４３ｄは、スルーホール４２の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜４３ａと、導電性バリア膜４３ａ上にスルーホール４２内を埋め込むように形成されたタンタル（Ｔａ）膜（主導体膜）４３ｃとからなる。従って、プラグ４３ｄは、層間絶縁膜である絶縁膜４１の開口部（スルーホール４２）内に形成された（埋め込まれた）導電体部であり、主としてタンタル膜４３ｃから構成されている。上記プラグ４３と同様に、プラグ４３ｄは、相変化メモリの下部電極として機能し、その上部が抵抗素子５４の下部（絶縁膜５１の下面）と接して電気的に接続されている。また、上記プラグ４３と同様に、プラグ４３ｄは、その下部が上記配線３７ａおよび上記プラグ３３を介して上記ＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン用の半導体領域２０，２１（ｎ＋型半導体領域１９ａ）に電気的に接続されている。【０２０１】
このように、上記実施の形態１では、相変化メモリの下部電極（プラグ４３）はタングステン（タングステンプラグ）からなるが、本実施の形態では、下部電極（プラグ４３ｄ）はタンタル（タンタルプラグ）からなる。【０２０２】
本実施の形態のプラグ４３ｄは、上記タングステン膜４３ｂの代わりにタンタル膜４３ｃを成膜すること以外は、上記実施の形態１のプラグ４３とほぼ同様にして形成することができる。すなわち、絶縁膜４１にスルーホール４２を形成した後、スルーホール４２の内部を含む絶縁膜４１上に導電性バリア膜４３ａをスパッタリング法などによって形成し、それからタングステン膜４３ｃをＣＶＤ法などによって導電性バリア膜４３ａ上にスルーホール４２を埋めるように形成し、絶縁膜４１上の不要なタンタル膜４３ｃおよび導電性バリア膜４３ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール４２内に残存して埋め込まれたタンタル膜４３ｃおよび導電性バリア膜４３ａからなるプラグ４３ｄを形成することができる。このように、プラグ４３ｄは、絶縁膜４１に形成された開口部（スルーホール４２）に導電体材料（主としてタンタル膜４３ｃ）を充填して形成される。【０２０３】
本実施の形態の半導体装置の構成は、主導体膜としてタングステン膜４３ａを用いたプラグ４３の代わりに、主導体膜としてタンタル膜４３ｃを用いたプラグ４３ｄを使用したこと以外は、上記実施の形態１の半導体装置１とほぼ同様であるので、プラグ４３ｄ以外の構成については、ここではその説明を省略する。【０２０４】
本実施の形態では、主導体膜としてタンタル膜４３ｃを用いたプラグ４３ｄを下部電極とし、プラグ４３ｄ上に絶縁膜５１、記録層５２および上部電極膜５３からなる抵抗素子５４を形成して、相変化メモリを形成している。【０２０５】
半導体装置の製造工程中のアニール（熱処理、高温工程）により（例えば絶縁膜５１の成膜工程でプラグ４３ｄの上面が高温となることにより）、プラグ４３ｄの上面が酸化する可能性がある。しかしながら、本実施の形態では、絶縁膜５１を酸化タンタルにより形成し、プラグ４３ｄを主としてタンタル膜４３ｃにより形成している。このため、本実施の形態では、たとえプラグ４３ｄの上面が酸化したとしても、プラグ４３ｄの上面には、タンタル膜４３ｃの上面（上層部）が酸化されて酸化タンタル膜が形成される。従って、プラグ４３ｄの上面に酸化により形成される酸化タンタル膜は、絶縁膜５１と同じ材料（酸化タンタル）により構成されるので、たとえプラグ４３ｄの上面が酸化されたとしても、酸化タンタルからなる絶縁膜５１の厚みが厚くなったことと同じとなり、異種酸化物膜は形成されないので、下部電極を構成するプラグ（ここではプラグ４３ｄ）の酸化により相変化メモリの電気特性が変動するのを抑制または防止することができる。これにより、相変化メモリの電気特性の安定性を、より高めることができる。【０２０６】
また、プラグ４３ｄの主導体膜としてのタンタル膜４３ｃの代わりに、絶縁膜５１成膜工程（の温度）で酸化されにくい、ルテニウム（Ｒｕ）金属膜またはイリジウム（Ｉｒ）金属膜を用いることもできる。これにより、絶縁膜５１成膜工程（の温度）でのプラグ４３ｄの上面の酸化を防止して、相変化メモリの電気特性の変動を抑制または防止することができる。但し、上記のように、絶縁膜５１の構成元素であるタンタル（Ｔａ）を主導体膜に用いてプラグ４３ｃを形成した方が（すなわちタンタル膜４３ｃを用いた方が）、プラグ４３ｄの上面が酸化したときの相変化メモリの電気特性に与える影響を低減できるので、より好ましい。【０２０７】
また、記録層（５２）にインジウム添加ＧＳＴを用いた場合だけでなく、その他の相変化材料（カルコゲナイド材料）を記録層（５２）に用いた場合であっても、プラグ４３ｄと記録層（５２）の間の絶縁膜５１が酸化タンタル膜であれば、本実施の形態のようなプラグ４３ｄ（主としてタンタルからなるプラグ４３ｄ）を絶縁膜５１に接続する下部電極として用いることで、下部電極（プラグ４３ｄ）の酸化により相変化メモリの電気特性が変動するのを抑制または防止でき、相変化メモリの電気特性の安定性を向上できる効果を得ることができる。【０２０８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。【０２０９】
例えば、上記実施の形態１〜５は、カルコゲナイド結晶（記録層５２，５２ａ，５２ｂ）がｐ型半導体の場合について説明したが、カルコゲナイド結晶がｎ型半導体の場合、カルコゲナイド（記録層５２，５２ａ，５２ｂに対応するもの）の仕事関数を小さくし、界面層（絶縁膜５１，５１ａに対応するもの）の仕事関数を増大させることが、プログラミング電圧の低減に有効となることは言うまでもない。【０２１０】
また、上記実施の形態では、記録層５２（インジウム添加ＧＳＴ）、記録層５２ａ（酸素添加ＧＳＴ）、記録層５２ｂ（高欠陥密度ＧＳＴ）、記録層２５２（ＧＳＴ）、および絶縁膜５１，５１ａ，２５１（酸化タンタル）の仕事関数について述べているが、ここで言う仕事関数は、各層（膜）が他の層（膜）と接触（接合）せずに離れていた状態（フラットバンド状態）での仕事関数である。すなわち、ここで言う仕事関数とは、記録層５２，５２ａ，５２ｂ，２５２と絶縁膜５１，５１ａ，２５１とが接合（接触）せずに離れた状態（フラットバンド状態）にあるときの仕事関数である。記録層５２，５２ａ，５２ｂ，２５２と絶縁膜５１，５１ａ，２５１とを接合（接触）させると、ピニング効果などにより仕事関数が、両者を接合しない場合から多少ずれることもあるが、大きくは変わらない。【０２１１】
また、本発明は、半導体基板上に形成された下部電極（プラグ４３，４３ｄに対応）と、前記下部電極上に形成された第１絶縁膜（絶縁膜５１，５１ａに対応）と、前記第１絶縁膜上に形成されたＧｅ−Ｓｂ−Ｔｅ系カルコゲナイドからなる記録層（記録層５２，５２ａ，５２ｂに対応）とを有する半導体装置であって、仕事関数を大きくする（すなわちフェルミ準位を低くする）処理を施したＧｅ−Ｓｂ−Ｔｅ系カルコゲナイドを前記記録層として用いることを特徴としている。仕事関数を大きくする（すなわちフェルミ準位を低くする）処理を施したＧｅ−Ｓｂ−Ｔｅ系カルコゲナイドを前記記録層として用いることで、前記第１絶縁膜と前記記録層の仕事関数の差（上記Δφに対応するもの）を大きくでき、前記第１絶縁膜と前記記録層の接合界面近傍での前記記録層のバンド湾曲（上記ΔＶに対応するもの）を大きくできるので、プログラミング電圧を低減することができる。この仕事関数を大きくする（すなわちフェルミ準位を低くする）処理の具体的な手段が、上記実施の形態１では、Ｇｅ−Ｓｂ−Ｔｅ系カルコゲナイドにインジウム（Ｉｎ）を導入（添加）することであり、上記実施の形態３では、Ｇｅ−Ｓｂ−Ｔｅ系カルコゲナイドに酸素（Ｏ）を導入（添加）することであり、上記実施の形態４では、Ｇｅ−Ｓｂ−Ｔｅ系カルコゲナイドの欠陥密度を高めることである。
【産業上の利用可能性】
【０２１２】
本発明は、例えば、相変化メモリを含む半導体装置に適用して好適なものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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