(57)【特許請求の範囲】
【請求項１】
互いに対向する第１電極および第２電極を、基板上に配置する第１の電極配置工程と、
上記第１電極と上記第２電極の夫々の電位を、所定の電位に設定する第１の電位設定工程と、
帯電した第１帯電物質の少なくとも一部を、上記第１電極と上記第２電極との間を通過するように上記基板の上方から上記基板へ向かって打ち込む第１帯電物質打ち込み工程と
を備え、
上記第１の電位設定工程の前に、上記基板に平行な面で切った時に上記第１電極に略垂直になるように上記基板上に第３電極を配置すると共に、上記基板に平行な面で切った時に上記第３電極に略平行かつ上記第３電極に対向するように、上記基板上に第４電極を配置する第２の電極配置工程と、
上記第１帯電物質打ち込み工程の前に、上記第３電極と上記第４電極の夫々の電位を、所定の電位に設定する第２の電位設定工程と
を備え、
上記第１帯電物質打ち込み工程において、上記第１帯電物質の少なくとも一部を、上記第３電極と上記第４電極との間を通過するように上記基板の上方から上記基板へ向かって打ち込むことを特徴とする能動素子の製造方法。
【請求項２】
請求項１に記載の能動素子の製造方法において、
上記基板は、絶縁体基板であると共に、上記第１帯電物質は、金属または半導体であり、
上記第１帯電物質打ち込み工程において、上記基板の第１領域、上記基板の第２領域、上記基板の上記第１領域と上記第２領域とを結ぶ直線上に略位置する互いに非接触な複数の微少領域、および、略上記直線の垂直二等分線上に位置する第３領域に、上記第１帯電物質を打ち込むことを特徴とする能動素子の製造方法。
【請求項３】
請求項２に記載の能動素子の製造方法において、
上記第１帯電物質打ち込み工程において、上記第３領域と、上記直線との間に位置する微少領域に上記第１帯電物質を打ち込むことを特徴とする能動素子の製造方法。
【請求項４】
請求項２に記載の能動素子の製造方法において、
上記第１電極と上記第１領域、上記第２電極と上記第２領域、および、上記第３電極と上記第３領域とを電気接続するように配線を形成する配線形成工程を備えることを特徴とする能動素子の製造方法。
【請求項５】
互いに対向する第１電極および第２電極を、基板上に配置する第１の電極配置工程と、
上記第１電極と上記第２電極の夫々の電位を、所定の電位に設定する第１の電位設定工程と、
帯電した第１帯電物質の少なくとも一部を、上記第１電極と上記第２電極との間を通過するように上記基板の上方から上記基板へ向かって打ち込む第１帯電物質打ち込み工程と
を備え、
上記第１電極および上記第２電極は、上記基板上に形成されていないことを特徴とする能動素子の製造方法。
【請求項６】
互いに対向する第１電極および第２電極を、基板上に配置する第１の電極配置工程と、
上記第１電極と上記第２電極の夫々の電位を、所定の電位に設定する第１の電位設定工程と、
帯電した第１帯電物質の少なくとも一部を、上記第１電極と上記第２電極との間を通過するように上記基板の上方から上記基板へ向かって打ち込む第１帯電物質打ち込み工程と
を備え、
第１帯電物質打ち込み工程において、上記第１電極と上記第２電極とに挟まれた領域における上記第１電極と略平行な直線上に略位置する互いに非接触な複数の微少領域に上記第１帯電物質を打ち込み、
上記第１帯電物質打ち込み工程の後、上記微少領域の略中央部を覆うようにマスクを形成するマスク形成工程と、
上記マスク形成工程の後、上記第１電極と上記第２電極の夫々の電位を所定の電位に設定したうえで、上記マスクで覆われていない上記微少領域の両端部に帯電物質を打ち込む両端部電極形成工程と
を備えることを特徴とする能動素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単一電子素子やスイッチング素子等の能動素子の製造方法に関する。本発明は、例えば、絶縁膜中に配列している導電性超微粒子を有する能動素子の製造方法に関する。
【背景技術】
【０００２】
スイッチング素子は、電子デバイスの基本構成要素である。そのため、スイッチング素子における電力消費を低減化することができれば、電子デバイスのエネルギーを格段に節約することができ、かつ、スイッチング素子は発熱源であることから、電子デバイスの発熱も抑制できる。ここで、スイッチング素子の低消費電力化は、バッテリー駆動のデバイスのみでなく、発熱で性能を制限されるすべてのデバイスにおいて重要である。このため、スイッチング素子の発熱量を抑制すべく、スイッチング素子の寸法を縮小する微細化が進められてきた。
【０００３】
しかしながら、現在では、スイッチング素子の微細化も限界に近づきつつあると考えられている。すなわち、現在では、所謂ナノドットを応用した電子装置の研究が精力的になされているが、特に、フラッシュメモリではわずかな電荷リークも許されないため、酸化膜厚が限界の薄さに到達したと考えられている。
【０００４】
そこで、多数のシリコンナノドットを使うことにより、もっと詳しくは、シリコンナノドットの一つ一つを微小キャパシすなわち非常に微少な浮遊ゲートとして用いることで、クーロンブロッケード現象によるリーク抑制を行うと共に、一部の浮遊ゲートでリークがあっても他の多数の独立した浮遊ゲートで記憶状態を保持し、全体として記憶状態を保持する素子が提案されている（例えば、特表２００３−５２２４１９号公報）。
【０００５】
図１４は、上記素子の一例の構造を示す図である。図１４に示すように、この素子の構造は、通常のフラッシュメモリと同様に、ソース２３００、ドレイン２３２０および制御用のゲート電極２３４０を有する構造におけるＳｉＯ２膜等の絶縁膜２３６０中に、ナノ粒子２４００を、CVD法（化学的気相成長法）によりトンネル絶縁膜上に、相互に孤立した状態で配列することによって形成されている。
【０００６】
しかしながら、図１４に示す構造を採用した場合においては、トランジスタの性能は不十分であるという問題がある。詳しくは、単体の微粒子の大きさがたとえ数nmと小さくても、デバイスとして機能する素子を製造するためには、半導体の微細加工技術を必要とするので、チャネルの幅や長さが、この半導体加工技術の加工寸法で決まり、集積度が従来と変わらないという問題がある。
【０００７】
更に、この素子は、ＦＧ（フローティングゲート）に保持された電荷によって、チャネルに反転層を形成するのに必要なゲート電圧を変化させることでメモリ動作を行っているが、ＦＧに微粒子を用いる場合には、微粒子一個で閾値変化させることができるチャネルの面積は非常に小さいものになる。このことから、微粒子が存在しない領域直下のチャネルに、閾値の低いパスが存在して、メモリの読み出し特性に問題が生じるという問題がある。
【０００８】
一方、上記メモリの読み出し特性の問題を回避すべく、多数の微粒子を用いると、微粒子間の間隔が短くなって、隣接する粒子が相互にトンネル可能になり、粒子が孤立して電荷を保持することができなくなるという問題がある。また、多数の微粒子に電荷を出し入れせねばならなくなるので、書き込みおよび消去動作の消費電力を、低減することが困難になるという問題がある。また、AFM（原子間力顕微鏡）等を用いることで、逐一かつ単一のドット島を形成することは可能であるが、単体素子は形成できても、多数の素子の集積には不向きであるという問題がある。
【特許文献１】特表２００３−５２２４１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明の課題は、消費電力が格段に小さく、かつ、寸法が格段に小さい能動素子の製造方法を提供することにある。特に、本発明の課題は、従来、フォトリソグラフィーの能力でほぼ決まっていた最小加工寸法より小さい加工寸法を有するナノメートルサイズの微小な能動素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、この発明の能動素子の製造方法は、
互いに対向する第１電極および第２電極を、基板上に配置する第１の電極配置工程と、
上記第１電極と上記第２電極の夫々の電位を、所定の電位に設定する第１の電位設定工程と、
帯電した第１帯電物質の少なくとも一部を、上記第１電極と上記第２電極との間を通過するように上記基板の上方から上記基板へ向かって打ち込む第１帯電物質打ち込み工程と
を備え、
上記第１の電位設定工程の前に、上記基板に平行な面で切った時に上記第１電極に略垂直になるように上記基板上に第３電極を配置すると共に、上記基板に平行な面で切った時に上記第３電極に略平行かつ上記第３電極に対向するように、上記基板上に第４電極を配置する第２の電極配置工程と、
上記第１帯電物質打ち込み工程の前に、上記第３電極と上記第４電極の夫々の電位を、所定の電位に設定する第２の電位設定工程と
を備え、
上記第１帯電物質打ち込み工程において、上記第１帯電物質の少なくとも一部を、上記第３電極と上記第４電極との間を通過するように上記基板の上方から上記基板へ向かって打ち込むことを特徴としている。
【００１１】
本発明によれば、第１の電極配置工程で基板上に配置された第１電極および第２電極の電位を、所定の電位に設定した上で、第１帯電物質の少なくとも一部を第１電極と第２電極との間に打ち込むようにしているので、第１および第２電極の夫々からの電界によって、打ち込まれた第１帯電物質の少なくとも一部の進路を曲げることができて、第１帯電物質の少なくとも一部を、第１電極と第２電極との間における所定領域に打ち込むことができる。したがって、第１電極と第２電極との間の寸法を、現在可能な加工技術の最小寸（法物理加工限界の寸法）に設定することによって、帯電物資を、現存する最小加工寸法より小さい加工寸法に打ち込むことができて、このことに起因して、能動素子の寸法を格段に低減できる。換言すると、微小な第１および第２電極を基板近くに設置することにより、従来の最小加工寸法以下の小さい単一電子素子を作製できる。すなわち、微小な電極隙間をもつ第１および第２電極を微細加工技術により作成し、第１および第２電極に一定電位を与えることにより、第１電極と第２電極の間およびその付近を通過した帯電物質は、第１電極と第２電極の電極間よりも狭い範囲に収束することになる。したがって、帯電物質が基板表面に堆積あるいは基板中に注入される範囲は微細加工寸法よりも狭い範囲になり、第１および第２電極をいわゆる最小加工寸法で作成した場合には、最小加工寸法以下の構造物を作成することができるのである。
【００１２】
【００１３】
また、本発明によれば、第１乃至第４電極を、基板に平行な面で切った時に、正方形または長方形の４辺に略対応する位置に設置することによって、各電極のつくる電位の計算が飛躍的に容易になって、電位を変化させる場合の制御性を格段に向上させることができる。したがって、帯電物質を基板表面に制御よく堆積あるいは基板中に注入することができて、複雑な構造を有しかつ従来の最小加工寸法以下の小さい単一電子素子を容易に作製できる。特に、隣り合う辺上に対応する位置にある電極の距離が、４つとも同程度であって、対向する位置にある電極の形状がほぼ同じであれば、電極配置の対称性が良いので、対称性が悪い場合に比べて、電位制御性を向上させることができる。
【００１４】
【００１５】
【００１６】
また、一実施形態の能動素子の製造方法は、上記基板は、絶縁体基板であると共に、上記第１帯電物質は、金属または半導体であり、上記第１帯電物質打ち込み工程において、上記基板の第１領域、上記基板の第２領域、上記基板の上記第１領域と上記第２領域とを結ぶ直線上に略位置する互いに非接触な複数の微少領域、および、略上記直線の垂直二等分線上に位置する第３領域に、上記第１帯電物質を打ち込む。
【００１７】
上記実施形態によれば、上記第１領域に従来よりも小さいスケールのソース電極を形成することができると共に、上記第２領域に従来よりも小さいスケールのドレイン電極を形成することができる。また、ソース電極とドレイン電極との間に、ナノドットを形成できると共に、ナノドットに略垂直な直線上にゲート電極を形成できる。すなわち、チャネル部にナノドットを有する微少トランジスタ、すなわち、ゲート電極の電位によってナノドットを介してソース・ドレイン間を流れる電荷の伝導度が変化する微少トランジスタを形成できる。この方法で形成できるナノドットの大きさは１０nm以下であり、現在用いられている微細加工装置では作成が困難である。この発明の方法によれば、そのような微少のナノドットを容易に形成できる。
【００１８】
また、一実施形態の能動素子の製造方法は、上記第１帯電物質打ち込み工程において、上記第３領域と、上記直線との間に位置する微少領域に上記第１帯電物質を打ち込む。
【００１９】
上記実施形態によれば、チャネル部に形成した第１のナノドットと別に、第１のナノドットとゲート電極との間に第２のナノドットを形成できる。したがって、第２のナノドットに保持される電荷の多寡により第１のナノドットを介してソース・ドレイン間を流れる電荷の伝導度が変化する能動素子を形成できる。この能動素子は、第２のナノドットに蓄積される電荷の多寡で情報を記憶することができる。読み出しはソース・ドレイン間の電気伝導度で行う。すなわち、この方法によれば、能動素子である微小な不揮発性メモリを形成できる。
【００２０】
また、一実施形態の能動素子の製造方法は、上記第１電極と上記第１領域、上記第２電極と上記第２領域、および、上記第３電極と上記第３領域とを電気接続するように配線を形成する配線形成工程を備える。
【００２１】
上記実施形態によれば、帯電物質に電界を印加するための第１乃至第４電極を、通常半導体工程でいうところの一層目のメタル配線として用いることができる。従って、少なくとも一層目のメタル配線工程分の削減が可能となり、一層目のメタル配線のアライメントずれの心配がなくなるため、歩留まりを向上させることができる。
【００２２】
また、本発明の能動素子の製造方法は、
互いに対向する第１電極および第２電極を、基板上に配置する第１の電極配置工程と、
上記第１電極と上記第２電極の夫々の電位を、所定の電位に設定する第１の電位設定工程と、
帯電した第１帯電物質の少なくとも一部を、上記第１電極と上記第２電極との間を通過するように上記基板の上方から上記基板へ向かって打ち込む第１帯電物質打ち込み工程と
を備え、
上記第１電極および上記第２電極は、上記基板上に形成されていないことを特徴としている。
【００２３】
本発明によれば、上記第１電極および上記第２電極は、上記基板上に形成されておらず、上記第１電極および上記第２電極が、基板から切り離なされている。したがって、基板に対する第１および第２電極の位置変更を自在に行うことができる。そして、これにより、基板の製造ばらつきに対しても容易に対応することができて、生産性を向上させることができる。また、基板上に第１および第２電極を作成する必要がなくて、複数の素子で同じ第１および第２電極を繰り返し使用することができるので、コストダウンをはかることができる。
【００２４】
また、本発明の能動素子の製造方法は、
互いに対向する第１電極および第２電極を、基板上に配置する第１の電極配置工程と、
上記第１電極と上記第２電極の夫々の電位を、所定の電位に設定する第１の電位設定工程と、
帯電した第１帯電物質の少なくとも一部を、上記第１電極と上記第２電極との間を通過するように上記基板の上方から上記基板へ向かって打ち込む第１帯電物質打ち込み工程と
を備え、
第１帯電物質打ち込み工程において、上記第１電極と上記第２電極とに挟まれた領域における上記第１電極と略平行な直線上に略位置する互いに非接触な複数の微少領域に上記第１帯電物質を打ち込み、
上記第１帯電物質打ち込み工程の後、上記微少領域の略中央部を覆うようにマスクを形成するマスク形成工程と、
上記マスク形成工程の後、上記第１電極と上記第２電極の夫々の電位を所定の電位に設定したうえで、上記マスクで覆われていない上記微少領域の両端部に帯電物質を打ち込む両端部電極形成工程と
を備えることを特徴としている。
【００２５】
本発明によれば、ナノドットの両端部に容易かつ正確に電極を形成することができる。
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
また、一実施形態の能動素子の製造方法は、半導体基板上に絶縁体を形成する工程と、上記絶縁体中に金属または半導体を注入してナノドット列を形成する工程と、上記絶縁体上に導電体を形成する工程と、上記導電体の一部を残して上記導電体を除去する工程と、この導電体の一部を残して導電体を除去する工程の後、上記絶縁体中に金属または半導体を再度注入して、上記ナノドット列に隣接して電極を形成する工程とを備える。
【００４１】
上記実施形態によれば、ナノドット列および少なくとも２つの端子を備えた能動素子を製造することができる。
【００４２】
【００４３】
【００４４】
【００４５】
【００４６】
また、一実施形態の能動素子の製造方法は、上記帯電物質は、負イオンである。正イオンにくらべ負イオンの方が絶縁体を破壊する可能性を小さくできる。
【００４７】
上記実施形態によれば、上記帯電物質は、負イオンであるので、絶縁体を破壊する可能性を少なくできて、歩留まりを向上させることができて、生産性を向上させることができる。
【００４８】
【００４９】
【００５０】
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
【００５７】
【００５８】
【００５９】
また、一実施形態の能動素子の製造方法は、帯電物質がイオンであり、イオンが上記第１電極と上記第２電極との間に注入されるときの、イオンの加速エネルギーが約２０ｋｅＶ以下に設定されている。
【００６０】
上記実施形態によれば、注入深さ方向にばらつきが少ないナノドットあるいは細線を形成することができる。
【００６１】
また、一実施形態の能動素子の製造方法は、帯電物質がイオンであり、１平方センチメートル当り約１×１０の１３乗以上約１×１０の１７乗以下のドーズが絶縁膜中に導入されるようになっている。
【００６２】
上記実施形態によれば、微小なナノドットを形成することができる。
【００６３】
また、一実施形態の能動素子の製造方法は、ナノドットを形成するための材料が、Ti,V,Cr,Mn,Fe,Co,Ni,Zr,Nb,Mo,Tc,Ru,Rh,Pd,Hf,Ta,W,Re,Os,Ir,Ptよりなる群から選択される金属元素よりなる。
【００６４】
上記実施形態によれば、形成した素子の信頼性を向上させることができる。
【００６５】
また、一実施形態の能動素子の製造方法は、帯電物質がイオンであり、イオン注入後に熱処理を行うようになっている。
【００６６】
上記実施形態によれば、絶縁体の欠陥等を回復させることができて、信頼性を向上させることができる。
【００６７】
また、一実施形態の能動素子の製造方法は、帯電物質がイオンであり、イオン注入を、注入プロファイルにおいてピーク濃度の１／１０の濃度以上の幅が１０nm以下になるような条件で行う。
【００６８】
上記実施形態によれば、深さ方向にばらつきの少ないナノドットを形成することができる。
【００６９】
【００７０】
【００７１】
【００７２】
【００７３】
尚、本明細書において、ナノドットとしては、１μm未満の大きさの粒子はもちろん、箱型や、いびつで非対称な形状等、粒形以外の形状のものも含まれる。また、絶縁体、金属、半導体、高融点材料、高誘電体等は、単体や無機物に限らず、化合物、合金、高分子材料、有機物質なども含まれる。
【発明の効果】
【００７４】
本発明の能動素子の製造方法によれば、従来の最小加工寸法未満の非常に微小な能動素子を作製することができる。したがって、例えば、非常に消費電力の小さいスイッチング素子や、演算素子や、メモリ素子等を形成することができる。また、例えば、超低消費電力の集積回路および電子機器を製造することができる。
【発明を実施するための最良の形態】
【００７５】
以下、本発明を図示の形態により詳細に説明する。
【００７６】
（第１実施形態）
図１Ａおよび図１Ｂは、本発明の第１実施形態の能動素子の製造方法を説明するための模式図である。以下に、図１Ａおよび図１Ｂを用いて、フォトリソグラフィー技術で実現できる最小の加工寸法より小さな構造を作製する微少素子の製造方法を説明する。
【００７７】
先ず、図１Ａに示すように、基板１０１にナノワイヤー構造をイオン注入によって作製して、基板１０１上にメタル工程により第１電極１０２および第２電極１０３を形成する。上記第１電極１０２は、基板１０１に平行な面で切った時に第２電極１０３に略平行であると共に、第２電極１０３に対向するように配置されている。第１電極１０２と第２電極１０３との間は、現存する加工技術の最小加工寸法で形成されている。上記第１,第２電極１０２,１０３は、図示しないが外部と配線接続されている。図１Ｂは、図１のＡＡ’線断面図である。図１Ｂに示すように、例えば、イオン注入により、第１帯電物質の一例としての金属イオン等の少なくとも一部を図１Ｂに矢印ａに示す方向に注入する。この注入は、第１,第２電極１０２,１０３に電位を印加した状態で行われるようになっている。金属イオンは、第１,第２電極１０２,１０３からの電場により力をうけて、図１Ｂに矢印ｂで示す方向にすなわち第１,第２電極１０２,１０３の深さ方向に進むに従って第１,第２電極１０２,１０３から離れる方向に進んで、基板１０１に進入するようになっている。
【００７８】
また、図１Ｂに示すように、複数の金属イオンは、それらの金属イオンが略一点で収束するように、進行するようになっている。このことから、図１Ｂに幅Ｂで示す金属イオンが実際に注入される領域１０３における第１電極１０２と第２電極１０３の対向方向の幅は、図１ＢにＤで示す第１電極１０２と第２電極１０３の対向方向のパターン開口部の幅よりも狭くなっている。このことから、第１電極１０２と第２電極１０３との間が現存する加工技術の最小加工寸法で形成されているので、金属イオン注入により形成した金属ナノワイヤー１０３を、フォトリソグラフィー技術等の現存する加工技術で実現できる最小加工寸法以下の幅を有するように形成できる。また、第１電極１０２および第２電極１０３に与える電位を変化させることで、幅Ｂを所望の幅に自在に変化させることができる。
【００７９】
尚、上記第１実施形態では、原理を分かりやすく説明する目的で、金属ナノワイヤー１０４を、基板１０１上に直接形成した例を示したが、基板１０１との絶縁を確保するために、金属ナノワイヤーは、基板ではなくて基板上に形成された絶縁体上に形成するのが好ましい。また、第１電極１０２および第２電極１０３と、基板１０１との距離を調整することによって、金属ナノワイヤー１０４の幅Ｂを調整することができる。また、電極の高さ（金属イオンの速度方向の幅）は、所望の幅Ｂと、金属イオンの速度、電極の間隔、電極に印加可能電圧などの関係から逆算することができる。ここで、高さがあまりに低いと電極に印加する電圧が高くなり放電等がおこってしまうので、この視点からは、電極の高さは、加工技術の許す範囲で高い方がいい。一方、電極の高さを高くしすぎると、電圧調整の少しのずれが、金属イオンの注入位置の大きな位置ずれを引き起こし、この視点からは、電極の高さは低い方がいい。したがって、電極の高さは、帯電物質であるイオンを所定位置に注入するのに使用する電極の電位を決めたとき、その電極の電位によって放電等の悪現象が発生しない最小の高さの近傍に設定するのが好ましい。
【００８０】
また、上記第１実施形態では、上記第１電極１０２を、基板１０１に平行な面で切った時に第２電極１０３に略平行になると共に、第２電極１０３に対向するように配置したが、この発明では、基板に平行な面で切った時に、第１電極は必ずしも第２電極と略平行でなくても良い。そして、第１電極は、第２電極と対向していれば良い。
【００８１】
また、上記第１実施形態では、図１Ａ,Ｂに示すように、第１電極１０２と第２電極１０３は、基板１０１に垂直で、かつ、第１電極１０２および第２電極１０３に交差する面で切った時に、略平行であると同時に、基板１０１に平行な面で切った時に、略平行であった。しかしながら、この発明では、第１電極と第２電極は、基板に平行な面で切った時に、略平行である一方、基板に垂直で、かつ、第１電極および第２電極に交差する面で切った時に、平行でなくても良い。例えば、第１電極と第２電極は、基板に平行な面で切った時に、略平行であると共に、基板に垂直で、かつ、第１電極および第２電極に交差する面で切った時に、八の字状にまたは八の字の上下を逆にした形状に対向していても良い。
【００８２】
尚、図１Ｂでは、簡単のため、各金属イオンは、直線的に進行しているように、また、複数の金属イオンが、一点で収束するように図示されているが、一般的に、金属イオンの軌道は、直線的な軌道となることは希である。
【００８３】
（第２実施形態）
図２Ａは、本発明の第２実施形態の能動素子の製造方法を説明するための模式図である。第２実施形態では、第１実施形態と同様に、フォトリソグラフィー技術で実現できる最小加工寸法より小さな構造を作製する方法を説明し、特に、基板２０１にナノドット構造をイオン注入によって作製する方法を説明する。
【００８４】
先ず、基板２０１上に基板２０１の中心を囲むように電極２０２を形成する。図２Ａに示すように、上記電極２０２は、４つの帯状の部分からなっている。第１の部分２０５は、矩形状の基板２０１上の第１の方向ａに延びる辺を３等分したときの端以外の点の一方を通過すると共に、第１の方向ａに垂直な第２の方向ｂに延びる辺に略平行に延在しており、第２の部分２０６は、矩形状の基板２０１上の第１の方向ａに延びる辺を３等分したときの端以外の点の他方を通過すると共に、第２の方向ｂに延びる辺に略平行に延在している。また、第３の部分２０７は、矩形状の基板２０１上の第２の方向ｂに延びる辺を３等分したときの端以外の点の一方を通過すると共に、第１の方向ａに延びる辺に略平行に延在しており、第４の部分２０８は、矩形状の基板２０１上の第２の方向ｂに延びる辺を３等分したときの端以外の点の他方を通過すると共に、第１の方向ａに延びる辺に略平行に延在している。上記電極２０２は、メタル工程を用いて形成することができる。上記電極２０２は、図示しない外部配線に接続されている。
【００８５】
次に、電極２０２に電位を与えた状態で、基板２０１上に金属イオン等をイオン注入により注入する。金属イオンは、電極２０２によって生成される電界によって、クーロン相互作用により力をうけて収束しようとする。したがって、実際に金属イオン等が注入される領域は、図２Ａに２０８で示す点等、電極２０２のパターン開口部より狭い領域となる。このことから、第１の部分２０５と第２の部分２０６との間、および、第３の部分２０７と第４の部分２０８との間を最小加工寸法で形成していれば、金属ナノドット２０８を、最小加工寸法以下の大きさに形成できる。更には、電極２０２に与える電位を変化させることで、形成領域の大きさを自在に調整することができる。
【００８６】
図２Ｂおよび図２Ｃは、図２Ａに示すイオンの注入位置を制御するための電極の変形例を示す平面図である。図２Ｂに示す変形例の微少素子は、第１の方向ａに離間されると共に、第２の方向ｂに延在する第１電極３０５および第２電極３０６と、第２の方向ｂに離間されると共に、第１の方向ａに延在する第３電極３０７および第４電極３０８とを立体交差させて、第１乃至第４電極３０５,３０６,３０７,３０８の夫々に独立に電位を印加できるようにしている点のみが、図２Ａに示す電極２０２と異なる。
【００８７】
また、図２Ｃは、４つの帯状の第１乃至第４電極を、４０５,４０６,４０７,４０８を、矩形の基板４００の周囲の近傍を沿うように配置し、第１乃至第４電極４０５,４０６,４０７,４０８の夫々に独立に電位を与えることができるようにした変形例である。図２Ｃに示す変形例も、第１の方向ａに離間されると共に、第２の方向ｂに延在する第１電極４０５および第２電極４０６と、第２の方向ｂに離間されると共に、第１の方向ａに延在する第３電極４０７および第４電極４０８とを立体交差させて、第１乃至第４電極４０５,４０６,４０７,４０８の夫々に独立に電位を印加できるようになっている。
【００８８】
図２Ｄは、上記立体交差の構造を示す断面図であり、第２電極４０６上かつ第２の延在方向ｂに延びる図２ＣのＡＡ’線断面図である。図２Ｄに示すように、図２Ｃに矢印ｂで示す方向に延在する第２電極４０６と、図２Ｃに矢印ａで示す方向に延在する第３電極４０７および第４電極４０８とは、電気接触しないようになっている（これは、例えば、第１電極４０６と、第３および第４電極４０７,４０８とを、絶縁体を介して接触させる等による実現できる）。
【００８９】
図２Ｅおよび図２Ｆは、図２Ｃおよび図２Ｄに示す第１乃至第４電極４０５,４０６,４０７,４０８を使用して、基板４００にイオン注入を行った後の図であり、図２Ｅに４１１で示す領域および図２Ｆに４１２で示す領域は、イオン注入領域である。図２Ｃおよび図２Ｄに示すように、４つの帯状の第１乃至第４電極４０５,４０６,４０７,４０８の夫々の電位を適宜調節することにより、イオン注入領域を正確かつ自在に調整することができる。図２Ｅに描かれている４つの矢印は、第１乃至第４電極４０５,４０６,４０７,４０８の各電極によって生成される電界の強さおよび向きを示している（矢印の長さで電場の大きさを示している）。図２Ｅには、基板４００に幅方向と長手方向の辺の比がそれ程大きくない矩形状のイオン注入領域４１１を形成した場合を示している。これに対し、図２Ｆには、横長形状であり、短いナノワイヤー形状を有するイオン注入領域４１２を形成した場合を示している。尚、図２Ｄに示すように、第３電極４０７と第４電極４０８は、基板４００に垂直で、かつ、第３電極４０７および第４電極４０８に交差する面で切った時に、略平行であったが、この発明では、第３電極と第４電極は、基板に垂直で、かつ、第３電極および第４電極に交差する面で切った時に、平行でなくても良い。例えば、第３電極と第４電極とは、基板に垂直で、かつ、第３電極および第４電極に交差する面で切った時に、八の字状にまたは八の字の上下を逆にした形状に対向していても良い。
【００９０】
（第３実施形態）
図３Ａ〜図３Ｆは、本発明の第３実施形態の能動素子の製造方法を説明する模式図である。
【００９１】
第３実施形態では、分かりやすいように、従来のＭＯＳと基本構成が同じ素子を形成する例を説明する。本発明の方法を用いると、素子の寸法を、最小加工寸法以下の寸法にすることができるので、半導体の比例縮小の法則によって素子を高性能化することができる。また、動作原理が同じであれば従来の設計手法をほとんど用いることができるので、全く異なる原理で動作するデバイスに比べて回路設計を容易に行うことができる。以下に形成の手順を説明する。
【００９２】
先ず、図３Ａに示すように、酸化シリコン等からなる絶縁体基板５０１上に、図２Ｃに示す構造と同一の第１乃至第４電極５０５,５０６,５０７,５０８を形成する。その後、上述の実施形態で説明するように、第１乃至第４電極５０５〜５０８に適切に電位を与えて、第１乃至第４電極５０５〜５０８で囲まれた領域の内の所定領域に、詳しくは、矩形状の基板５０１の第１の方向ａの略中央で、かつ、第２の方向ｂの辺に略平行に延びる帯形状の第１領域５１１に、シリコン等の半導体のイオンを注入する。注入条件は、所望の素子および注入種によって異なるが、注入シミュレーターを用いたり、条件出しを行ったりして決定する。シリコンであれば、エネルギーが３０keV以下で、面密度が５×１０１５ions/cm２以上の条件であることが好ましい。
【００９３】
続いて、上記第１領域５１１と第１電極５０５との間における、上記第２の方向ｂの略中央で、かつ、上記第１の方向ａの辺に略平行に延びる矩形状の第２領域５１２に、シリコン等の半導体や金属のイオンを注入する。上記第２領域５１２は、形成後の素子におけるゲート電極に対応し、第１領域５１１および第１電極５０５の両方に非接触な状態になっている。ここで、シリコンなどの半導体を用いるときは更に不純物を注入して電極を形成する。
【００９４】
次に、ソースおよびドレイン領域を形成する。ここでは、図３Ｃおよび図３Ｄに示すように、上記帯形状の第１領域５１１の両端部５１４,５１５に、不純物を注入して、ソースおよびドレイン領域を形成する。尚、ゲート、ソース、ドレイン等の電極は従来のＭＯＳトランジスタを作成する場合のポリシリコンゲート、ソース、ドレイン領域作成のときの条件と同様に行うことができる。ただし、シリコンを注入することによって、能動素子の電極を作成しているため、シリコンの状態が多少異なることに起因して、条件出しを行うことが必要になる。条件出しは、通常半導体プロセスで行われるのと同様な方法で行うことができる。
【００９５】
続いて、図３Ｅに示すように、第１乃至第４電極５０５,５０６,５０７,５０８を除去する。この後、図示しない層間絶縁膜を形成した後、図３Ｆに示すように、ゲート、ソース、ドレインに接触するように、コンタクト５２０、５２１、５２２を形成する。その後、従来の配線工程を用いて回路を作製する。この実施形態では、ゲート、ソース、ドレインを形成するに際し、半導体を注入した後に不純物を注入するようにしたが、半導体を注入した後に不純物を注入しても良い。また、ゲート、ソースおよびドレインに相当する領域に不純物を注入する順序が、如何なる順番であっても良いことは、言うまでもない。
【００９６】
（第４実施形態）
図４Ａ〜図４Ｆは、本発明の第４実施形態の能動素子の製造方法を説明する模式図である。以下に、図４Ａ〜図４Ｆを用いて、第４実施形態の能動素子の製造方法を説明する。
【００９７】
尚、図４において、６０５は、素子形成電極である第１電極であり、６０６は、第２電極であり、６０７は、第３電極であり、６０８は、第４電極である。第４実施形態では、図４Ａに示すように、チャネル部をナノドット６１０で構成する。この実施形態では、先ず、図４Ａ〜図４Ｆに示すように、帯電物質の一例である金属イオンを注入することによって、ゲート６１７、ソース６１８、ドレイン６１９、チャネル部のナノドット６１０を形成する。ゲート６１７、ソース６１８、ドレイン６１９、チャネル部のドット６１０を、同一の材料で形成することもできるし、上記４つの領域における各領域を別の材料で形成することもできる。例えば、ソース、ドレインを半導体で形成する一方、ナノドットを金属で形成することができる。また、ソース、ドレインを金属で形成する一方、ナノドットを半導体で形成することも容易である。
【００９８】
この後、図４Ｅに示すように、第１乃至第４電極６０５,６０６,６０７,６０８を削除して、その後、図４Ｆに示すように、コンタクト６２０,６２１,６２２を形成する。
【００９９】
この実施形態のようにチャネル部にナノドット６１０を用いれば、オンオフ比の増大や、チャネルリーク電流の抑制を実現することができる。また、従来、ＭＯＳトランジスタにおいて微細化を行うと、所謂ショートチャネル効果が顕著になってしまうという問題点があったが、この実施形態ではショートチャネル効果を格段に抑制することができた。また、本発明の微少素子の製造方法を使用すると、ナノドット６１０をチャネル部に用いた素子を、研究レベルではなく集積性や生産性に優れた量産レベルで製造することができ、情報の読み書きを正確に行うことができて、消費電力が格段に小さく、かつ、寸法が格段に小さい微少素子を、量産することができる。
【０１００】
（第５実施形態）
図５Ａ〜図５Ｃは、第５実施形態の能動素子の製造方法を説明するための図である。この実施形態で製造される能動素子は、素子形成用電極（イオン注入用電極）をそのまま配線として利用した点が、上述の実施形態で製造された能動素子と異なっている。以下に、図５Ａ〜図５Ｃを用いて、この発明の一実施形態の能動素子および能動素子の製造方法を説明する。
【０１０１】
先ず、絶縁体基板７０１に、イオン注入用電極である第１乃至第４電極７０５,７０６,７０７,７０８を形成した後、上記実施形態と同様に、第１乃至第４電極７０５,７０６,７０７,７０８に所定の電位を与えた状態で、帯電物質である金属イオンのイオン注入を行って、図５Ａおよび図５Ｂに示すように、制御電極７１７、微小蓄積ドット７１８、ソース電極７１９、ドレイン電極７２０、チャネルドット７３１および対向電極７３２を形成する。この実施形態では、対向電極７３２も含めた４端子の素子の表面積を、格段に小さくすることができる。微小蓄積ドットに蓄積される最小の電荷は、電子１個と非常に小さな量である。また、チャネルドットを流れる電流も非常に微小である。したがって、素子全体が小さくそれぞれの部位が近接していなければ動作が困難である。本発明によれば、従来と比して電極間の寸法が格段に小さくできて、電極を近接配置できるので、ドットを用いて端子を形成しても、良好な動作を実現できる。したがって、微小蓄積ドットを用いたメモリおよびチャネルドットを用いた超低消費電力素子を、実現できる。各電極に接続する配線の形成方法としては、イオン注入用電極を除去した後に、メタル工程を実施することによって形成する方法がある。しかしながら、本実施形態では、イオン注入用電極をそのままメタル配線に利用する。詳しくは、層間絶縁膜を形成した後、コンタクト工程を実施して、制御電極７１７をコンタクト７４３によって第１電極７０５に電気接続し、対向電極７３２をコンタクト７４６によって第２電極７０６に電気接続する。また、ソース電極７１９をコンタクト７４４によって第３電極７０７に電気接続し、ドレイン電極７２０をコンタクト７４５によって第４電極７０８に電気接続する。
【０１０２】
更に、この実施形態の方法を用いてメモリセルアレイを形成することもできる。図５Ｃは、この実施形態の方法を用いて形成したメモリセルを示す模式図である。以下、この実施形態のメモリ素子の動作を説明する。この実施形態のメモリは、微小蓄積ドット７３１に蓄積される電荷の有無により記憶を行うようになっている。微小蓄積ドット７３１に電荷が無い場合において、ソース電極７１９とドレイン電極７２０の間に所定の電位差を付与すると、微小蓄積ドット（チャネルドット）７３１を介して電流が流れる。一方、制御電極７１７から微小蓄積ドット７３１に電荷が供給され、微小蓄積ドット７３１に電荷が蓄積している場合において、ソース電極７１９とドレイン電極７２０の間に上記所定の電位差を付与すると、電流値は、上記微小蓄積ドット７３１に電荷が無い場合と比して低下するか、または、電流値は、零になる。
【０１０３】
このようにして、電荷の有無を判断して、例えば、メモリにデータ１が記憶されているか、データ０が記憶されているかを判断する。通常ＭＯＳメモリであれば、構造的に配線を基板中に作製する必要がある。しかしながら、本発明の能動素子の製造方法では、メモリ素子構造における４端子を、全て基板平面上あるいは基板平面と平行な面に作製することが容易である。また、ナノドットを用いた素子を集積した回路は従来の方法では作製が困難であり、電極間の距離が１０ｎｍ程度の素子を作製することは、困難であった。しかしながら、本発明では、約１０nm程度の電極間距離を有すると共に、動作特性に優れる素子を容易に作製できる。
【０１０４】
また、上述のメモリセルアレイにおいては、各メモリセルが電荷蓄積ドットおよびチャネルドットを有し、かつ、隣接するメモリセルにおいて、各メモリセルにおける３端子あるいは４端子に接続される電極配線を、隣接するメモリセルで共有している。したがって、メモリセルの集積度を格段に向上することができる。
【０１０５】
尚、この実施形態では、各メモリセルは、対向電極７３２を有している。このように、対向電極７３２を形成すると、メモリセルの動作の高速化と安定化を実現できる。例えば、書き込みや消去の際に、対向電極７３２に制御電極７１７に対して逆の電位を与えることにより、制御電極７１７と微小蓄積ドット７３１の間での電荷の出し入れの確実性と高速化を増大させることができる。
【０１０６】
また、図５Ｃに示すメモリセルの集積率が高いメモリセルアレイにおいて、制御電極７１７の電圧と対向電極７３２の電圧との組み合わせにより、各メモリセルの選択を容易に行うことができる。例えば、分かりやすい例で説明すると、制御電極７１７と対向電極７３２の電圧が０、微小蓄積ドット７３１に電荷が無い状態でのみ、ソース電極７１９とドレイン電極７２０の間に一定電位差が与えられたときに、チャネルドット７３１を介して電流が流れるとすると、読み出しをしたくないメモリセルについては、対向電極の電圧を０以外に設定してチャネルドットの状態を変化させて電流が流れないようにすれば良い。尚、一般的には、選択しないメモリセルにできるだけ電圧を印加せず、選択するセルにのみ電圧を印加するように設計すると、消費電力を低減できると共に、誤動作を抑制できて、好ましい。
【０１０７】
（第６実施形態）
図６Ａ〜図６Ｄは、イオン注入用電極をそのまま配線として使用した実施形態と、注入用電極をそのまま使用せず一旦除去してから改めて配線工程を行う実施形態とを比較対照するために作製した模式図である。詳しくは、図６Ａは、イオン注入用電極をそのまま配線として使用した素子（以下、第１素子という）の平面図であり、図６Ｃは、イオン注入用電極を一旦除去した後、新たに配線を形成した素子（以下、第２素子という）の平面図である。また、図６Ｂは、図６Ａの６Ａ−６Ａ’の断面図であり、図６Ｄは、図６Ｃの６Ｂ−６Ｂ’の断面図である。
【０１０８】
図６Ｂに示すように、第１素子では、絶縁体８０３上に形成されたイオン注入用電極８０２を配線として利用しており、イオン注入工程の後、注入用電極８０２が形成されている状態で、層間絶縁膜を形成した後、コンタクトホールを形成し、その後、コンタクト８０４を形成するようになっている。尚、図６Ｂにおいて、８０３は、基板と電極８０２を絶縁するための絶縁体である。一方、第２素子では、注入用電極を除去した後に、層間絶縁膜８１５を形成して、更に、メタル工程により、コンタクト８１４と配線８１６を形成して、これらを電気的に接続するようになっている。尚、第２素子では、図６Ｃおよび図６Ｄに示すように、コンタクトの長さが短縮されており、第１素子の構造と比較して、素子とメタル配線の距離が、接近した構造になっている。
【０１０９】
図７Ａ〜図７Ｄは、素子の集積の仕方を説明するための模式図である。図６Ｃ,Ｄに示した第２素子、すなわち、図７Ａのような素子を集積する場合では、図７Ｂに示すように、隣同士の素子のソース・ドレインを共通配線に接続して占有面積を削減することが可能である。更に、第２素子は、図７Ｃおよび図７Ｄ（図７Ｄは２層の例）に示すように、複数積み上げることが容易である。換言すると、半導体集積回路のように、一表面に集積した後、その上に絶縁体を形成して、更に、同様の工程により、素子形成を行うことが容易である。したがって、占有面積を格段に低減することができる。
【０１１０】
（第７実施形態）
今まで述べた実施形態では、イオン注入用電極を通常プロセスでも形成可能なメタル配線工程を用いて形成する例を挙げたが、この実施形態では、図８に示すように、イオン注入用電極を、素子形成する基板上に作製しない例について説明する。すなわち、この実施形態では、基板９０２と別体の注入用の電極群９０１を予め作製しておき、注入する際に、素子または基板毎に、その電極群９０１を所定位置に配置する。このようにすれば、電極を素子または基板毎にいちいち作製する必要がなく、同じ電極群９０１を繰り返し使用することができる。
【０１１１】
イオン注入技術における上記電極群９０１は、フォトリソグラフィー技術におけるマスクの役割に似た役割を果たす。フォトリソグラフィーでは、光は収束したり曲がることなく直進するが、注入用電極群では、注入イオンビームを収束させたり曲げたりすることができる。尚、既存のイオン注入機や、電子線露光機のように１つの電極レンズしか持たない構造では、ビームを一本にしか絞れず、マスクとしての役割を果たすことは不可能である。一方、この実施形態における電極群は、複数の収束したビームを形成でき、複数のパターン同時にイオンを注入することができる。
【０１１２】
この実施形態のシステムは、図示しないが、注入用電極群９０１と基板９０２とのアライメントをとる（位置合わせをする）装置を有している。このアラインメントを取る装置は、フォトリソグラフィー技術で使用されている装置を流用することができ、従来使用されている半導体設備を利用することができる。このため、量産性に優れ、大量生産を行うことができる。また、この実施形態では、注入用電極群９０１と基板９０２との距離を自由に変えることができるので、基板９０２ごとの誤差を容易に修正することができる。
【０１１３】
この実施形態において、注入種としてエッチング用の分子を用いると、エッチングを行うことが可能になる。したがって、従来可能であった最小加工寸法以下の微細なエッチングが可能になる。また、電子線を用いれば従来フォトリソグラフィーに変わる微細なフォトリソグラフィーが可能となる。さらに、従来と異なり、一旦形成したら変更できないマスクではなく、変更自在なマスクを実現できる。上述の議論より明らかな通り、この発明を用いれば、従来のフォトリソグラフィーの限界できまる最小加工寸法未満の寸法を有するＭＯＳを量産することができる。尚、図８では、注入用電極群９０１を構成している複数の電極が、基板９０２に垂直で、かつ、上記複数の電極に交差する面で切った時に、互いに平行になっているが、この発明では、注入用電極群を構成している複数の電極が、基板に垂直で、かつ、上記複数の電極に交差する面で切った時に、互いに平行になっていなくても良いことは言うまでもない。
【０１１４】
（第８実施形態）
図９Ａ〜図９Ｈは、一次元配列のナノドットを作製する方法の一例を説明するための模式図である。この実施形態では、ナノドットの作製に加えて、ナノドット列の両端に電極を形成する方法も示す。先ず、上述の実施形態と同様の方法で、図９Ａ,Ｂに示すように、帯電物質である金属イオンを一次元細線状に注入する。例えば、金イオンを注入してアニールすることで金ナノ粒子を形成することができる。細線の幅は１０nm以下にするのが好ましく、典型的には、５nm程度以下にする。このようにすると、イオン注入の際に横方向への粒子の分散を抑制できる。注入イオンのエネルギーをおよそ１keV以下し、かつ、イオンの注入量を、例えば、２×１０１５ions/cm2以下にすることで、図９Ｄのように、深さ方向における粒子の分散を抑制でき、かつ、図９Ｃおよび図９Ｄに示すように、イオンの一次元配列を行うことができる。使用するイオンが金イオンである場合、アニールは典型的には９００℃程度で行われる。用いる金属あるいは半導体はもちろん金以外でもかまわない。また、合金、化合物、無機物以外の有機物などでもかまわない。特に、高温での熱処理ができないプラスチックやビニールのような基板を使用する場合においては、より低温で凝集する物質や、アニール無しで注入だけで粒子化する材料を使用する。
【０１１５】
その後、ナノドット列の両端に電極を形成する。詳しくは、図９Ｅおよび図９Ｆに示すように、一列配置されたナノドット列の略中央を通過すると共に、ナノドット列に垂直に交わるように、マスクを形成した後、電電極用の材料を、ナノドット列のマスクがされていない部分に線状に注入する。この実施形態では、電極の材料として金を採用する。金は、金が離散的な配置にならず連続配置となり、電極としての役割を問題なく果たすのに十分な量を注入する。このようにして、図９Ｇおよび図９Ｈに示すような、１次元ナノドット列および１次元ナノドット列の両端に配置された電極を形成する。１次元ナノドット列の長さは、マスクの幅で調整することができる。マスクの幅を、最小加工寸法以下にしたい場合には、これまで説明してきた方法、すなわち、注入用電極を用いる方法を用いてマスクを形成する。従来の方法では、１次元に配列されたナノドットを任意の場所に形成するのはむずかしかった。本発明によれば、イオン注入法を用いて、１次元配列されたナノドットを自在かつ大量に作製することができる。
【０１１６】
（第９実施形態）
図１０Ａ〜図１０Ｃは、一実施形態の能動素子を作製する過程を説明するための模式図であり、より実際に即した素子を構成する方法を説明するための模式図である。
【０１１７】
上述の実施形態では、注入用電極は、注入ビームの収束と偏向の両方の役割を果たしていたが、この実施形態では、図１０Ａのように、予め絞り１１０５によりビーム径が絞られている。絞り１１０５は、マスクで構成しても良く、この場合、絞りを簡単安価に構成できる。また、絞り１１０５を、電極構造とすれば、適切な電位を与えることで、より多くのビームを収束でき注入効率を向上させることができる。図１０Ａに示す電極１１０４で、注入ビームを偏向して、上述の一実施形態に挙げたソース・ドレイン電極１１０２およびチャネル１１０３を有する素子を形成する。なお、図１０Ｂのように、マスク１１０６を形成してイオン注入を行い、十分に低抵抗なソース・ドレイン電極１１０７を形成することが好ましい。この実施形態では、最後に、図１０Ｃに示すように、通常のコンタクト工程を実施して、コンタクト１１０９を作製した後、配線工程を実施して、素子を製造する。本発明の製造方法（システム）は、従来、半導体製造工程で使用されていた技術と容易に組合せることができる。すなわち、これまでの半導体プロセスや回路設計などで使用されていた技術を用いることができるので、産業上有用である。
【０１１８】
図１１Ａ〜図１１Ｄは、ナノドット列の両端部に形成できる電極を表す模式図である。図１１Ａは、図１０で詳述した電極の例である。また、図１１Ｂは、電極が連続ではないが、電極における粒子の粒径が、チャネル部の粒子の粒径よりも大きくなっている電極の例である。このように、電極を形成すると、抵抗を低くすることができる。また、図１１Ｃは、電極が連続ではなく、かつ、電極における粒子の粒径がチャネル部の粒子の粒径と略等しく、かつ、電極における粒子間の間隔がナノドット列の粒子間の間隔よりも狭い電極の例である。このように電極を形成しても、抵抗を低くすることができる。また、図１１Ｄは、電極が連続ではなく、かつ、電極における粒子の粒径がチャネル部の粒子の粒径よりも大きく、かつ、電極における粒子間の間隔がナノドット列の粒子間の間隔よりも狭い電極の例である。
【０１１９】
（第１０実施形態）
図１２は、上述のナノドット列を用いた素子の一例を模式的に表した図である。この素子は、例えば、次に示す方法で形成することができる。先ず、シリコン基板１３０１を熱酸化して酸化膜１３０２を形成し、その後、上で説明したイオン注入電極を用いた方法を使用して、ナノ粒子列１３０５と電極１３０３、１３０４を形成する。図１２において、１３０６はマスクを示す。マスク１３０６は、ポリシリコン等からなり、ゲート電極としての役割を果たす。その後、層間絶縁膜を形成して、コンタクト工程を施し、コンタクト１３０７、１３０８、１３０９を形成する。最後に、配線工程を実施することにより、チャネル部がナノドット列の素子を形成することができる。この実施形態で説明した素子は、ゲート電圧の変化に対応してチャネル部のドット列の抵抗が変化するようになっている。このことから、スイッチング素子として使用することができる。また、従来の素子と比較して非常に微小な電流を用いることができるので、消費電力を格段に低減することができる。
【０１２０】
（第１１実施形態）
図１３は、本発明で製造できる素子の別の実施形態を示す模式図である。
【０１２１】
チャネル部のナノ粒子の数を１０個以下にすれば、チャネル長を短くすることができて、集積度を向上させることができる。更には、チャネル部のナノ粒子の数を５個以下にすれば、抵抗が過度に高くなることがなくて、動作電圧を低減することができる。チャネル部のナノ粒子の数としては、最も少なくは１個で動作が可能であるが、ナノ粒子の数が１個である場合には実際の製造工程において、製造ばらつき等が発生する可能性があるため、ナノ粒子の数は、最小２個以上、典型的には、３個程度であることが好ましい。ナノ粒子の数を、３個程度にすると、動作の安定性や信頼性、量産性を向上させることができて好ましい。
【０１２２】
図１３において１４０６は電荷保持用ナノドットを示す。ナノドット１４０６の電荷の有無に対応してチャネル部の電荷の通過し易さが変化する。このことを使用して情報を記憶するようにし、メモリ動作を実現する。電荷の出し入れは、電極１４０５から行うことができる。図１３Ｂに示すように、チャネル部のナノドット１４０７と、電荷保持用のナノドット１４０６との間隔を、１４Ａとし、隣接する電荷保持用のナノドット１４０６の間隔を、１４Ｂとすれば、間隔１４Aの方か間隔１４Bより大きいことが好ましい。このようにすれば、電荷保持用ナノドット１４０６から電荷がチャネルにリークしたり、あるいは、チャネルから流入したりすることを抑制できる。また、チャネル部の抵抗を低減できると共に、動作速度を向上させることができる。イオン注入用電極を使用して微小領域にイオン注入を行う方法を用いれば、図１３に示す素子を、容易に作製することができる。ひとつの方法としては、途中まで図１２と同様に、ソース、ドレイン、チャネルドットを作成し、その後、チャネルドットの上にナノドットを作製する方法がある。この方法では、注入エネルギーを変化させることによって、イオン注入場所を自在に変化させることができる。他の方法としては、ナノドット１４０７を作製したい場所に注入し、その後に、電荷保持用ナノドット１４０６を注入することも可能である。また、更なる方法としては、本発明の方法に従ってイオン注入を行うことによって、チャネルドットを作成したい場所に作製した後、絶縁膜を製膜して、更に、絶縁膜中にイオン注入することも可能である。
【０１２３】
尚、上記実施形態では、絶縁膜中にイオン注入を行ったが、基板上にＣＶＤ法やスパッタ法などによりナノドットやナノワイヤーを形成し、その後、ナノドットやナノワイヤー上に絶縁膜を形成しても良い。しかし、実施形態で説明した方法の方が微細化および集積化に優れ、好ましい。また、例えば、金属ナノドットを注入する前に、通常のＣＭＯＳ技術におけるメタル配線前までを予め行っておくと、通常のＣＭＯＳ技術と本発明を併用させることもできる。また、イオン注入により導入される金属元素はＡuに限定されるものではなく、イオン化が可能なあらゆる元素、あらゆる分子、または、あらゆる化合物を用いることができることは言うまでもなく、本発明において、ＳｉＯ２膜の代わりにＳｉＮ膜等、他の絶縁膜を使用できることも言うまでもない。上述のように、上述の素子を、記憶素子として使用することができる。また、本発明によれば、金属ナノ粒子に蓄積される電荷を変化させることによって、ゲート電極に電圧をかけた場合に、ソース電極とドレイン電極の間を流れる電流が変化する素子を形成することができる。言い換えれば、上述の素子を、金属ナノ粒子に電荷が蓄積されることによる、ゲート電極に電圧をかけた場合に、ソース電極とドレイン電極の間を流れる電流を自在に変化させることができる素子として使用できる。
【０１２４】
また、本発明の素子の製造方法は、単一電子トンネルダイオードや、単一電子トランジスタやメモリ素子等の製造方法として採用でき、本発明の方法を用いて様々な論理回路やメモリ回路を構成することができる。本発明の方法を用いて、論理回路やメモリ回路を形成すると、その論理回路やメモリ回路の回路面積を格段に低減できることは勿論である。
【０１２５】
尚、帯電物質を形成する帯電物質形成装置としては、例えば、金属から金属イオンを生成する装置であるプラズマ発生装置等があり、第１電極と、この第１電極と略平行でかつ上記第１電極と対向した第２電極とを有する電極装置としては、上記電極群９１１等がある。また、第１電極および第２電極の夫々の電位を、所定の電位に設定する電位設定装置としては、例えば、一方の電極がグランドに設置されているコンデンサを有し、コンデンサのグランド側と反対側の電極の電位を、第１電極または第２電極の電位に設定する装置等がある。また、帯電物質を第１電極と第２電極との間に打ち込む帯電物質打ち込み装置としては、帯電物質を加速する電場を発生する電場発生部を有すると共に、加速された帯電物質を、所定の方角に打ち出す打ち出し口を有する装置等がある。
【図面の簡単な説明】
【０１２６】
【図１Ａ】本発明の第１実施形態の能動素子の製造方法を説明するための模式図である。
【図１Ｂ】本発明の第１実施形態の能動素子の製造方法を説明するための模式図である。
【図２Ａ】本発明の第２実施形態の能動素子の製造方法を説明するための模式図である。
【図２Ｂ】図２Ａに示すイオンの注入位置を制御するための電極の変形例を示す平面図である。
【図２Ｃ】図２Ａに示すイオンの注入位置を制御するための電極の変形例を示す平面図である。
【図２Ｄ】立体交差の構造を示す断面図である。
【図２Ｅ】基板にイオン注入を行った後の一例を示す図である。
【図２Ｆ】基板にイオン注入を行った後の一例を示す図である。
【図３Ａ】本発明の第３実施形態の能動素子の製造方法を説明する模式図である。
【図３Ｂ】本発明の第３実施形態の能動素子の製造方法を説明する模式図である。
【図３Ｃ】本発明の第３実施形態の能動素子の製造方法を説明する模式図である。
【図３Ｄ】本発明の第３実施形態の能動素子の製造方法を説明する模式図である。
【図３Ｅ】本発明の第３実施形態の能動素子の製造方法を説明する模式図である。
【図３Ｆ】本発明の第３実施形態の能動素子の製造方法を説明する模式図である。
【図４Ａ】本発明の第４実施形態の能動素子の製造方法を説明する模式図である。
【図４Ｂ】本発明の第４実施形態の能動素子の製造方法を説明する模式図である。
【図４Ｃ】本発明の第４実施形態の能動素子の製造方法を説明する模式図である。
【図４Ｄ】本発明の第４実施形態の能動素子の製造方法を説明する模式図である。
【図４Ｅ】本発明の第４実施形態の能動素子の製造方法を説明する模式図である。
【図４Ｆ】本発明の第４実施形態の能動素子の製造方法を説明する模式図である。
【図５Ａ】本発明の第５実施形態の能動素子の製造方法を説明するための図である。
【図５Ｂ】本発明の第５実施形態の能動素子の製造方法を説明するための図である。
【図５Ｃ】本発明の第５実施形態の能動素子の製造方法を説明するための図である。
【図６Ａ】イオン注入用電極をそのまま配線として使用した素子の平面図である。
【図６Ｂ】図６Ａの６Ａ−６Ａ’の断面図である。
【図６Ｃ】イオン注入用電極を一旦除去した後、新たに配線を形成した素子の平面図である。
【図６Ｄ】図６Ｃの６Ｂ−６Ｂ’の断面図である。
【図７Ａ】素子の集積の仕方を説明するための模式図である。
【図７Ｂ】素子の集積の仕方を説明するための模式図である。
【図７Ｃ】素子の集積の仕方を説明するための模式図である。
【図７Ｄ】素子の集積の仕方を説明するための模式図である。
【図８】イオン注入用電極を、素子形成する基板上に作製しない例について説明する図である。
【図９Ａ】一次元配列のナノドットを作製する方法の一例を説明するための模式図である。
【図９Ｂ】一次元配列のナノドットを作製する方法の一例を説明するための模式図である。
【図９Ｃ】一次元配列のナノドットを作製する方法の一例を説明するための模式図である。
【図９Ｄ】一次元配列のナノドットを作製する方法の一例を説明するための模式図である。
【図９Ｅ】一次元配列のナノドットを作製する方法の一例を説明するための模式図である。
【図９Ｆ】一次元配列のナノドットを作製する方法の一例を説明するための模式図である。
【図９Ｇ】一次元配列のナノドットを作製する方法の一例を説明するための模式図である。
【図９Ｈ】一次元配列のナノドットを作製する方法の一例を説明するための模式図である。
【図１０Ａ】一実施形態の能動素子を作製する過程を説明するための模式図である。
【図１０Ｂ】一実施形態の能動素子を作製する過程を説明するための模式図である。
【図１０Ｃ】一実施形態の能動素子を作製する過程を説明するための模式図である。
【図１１Ａ】ナノドット列の両端部に形成できる電極を表す模式図である。
【図１１Ｂ】ナノドット列の両端部に形成できる電極を表す模式図である。
【図１１Ｃ】ナノドット列の両端部に形成できる電極を表す模式図である。
【図１１Ｄ】ナノドット列の両端部に形成できる電極を表す模式図である。
【図１２】ナノドット列を用いた素子の一例を模式的に表した図である。
【図１３】本発明で製造できる素子の別の実施形態を示す模式図である。
【図１４】従来の素子の構造を示す図である。
【符号の説明】
【０１２７】
１０１  基板
１０２,３０５  第１電極
１０３,３０６  第２電極
３０７  第３電極
３０８  第４電極
６１０  ナノドット
６１８,７１９  ソース電極
６１９,７２０  ドレイン電極
６１７  ゲート電極
７３２  対向電極
７１７  制御電極
７１８  微小蓄積ドット
７３１  チャネルドット
７３２  対向電極
９０１  電極群
【図１Ａ】
0005144011.tif 000002
【図１Ｂ】
0005144011.tif 000003
【図２Ａ】
0005144011.tif 000004
【図２Ｂ】
0005144011.tif 000005
【図２Ｃ】
0005144011.tif 000006
【図２Ｄ】
0005144011.tif 000007
【図２Ｅ】
0005144011.tif 000008
【図２Ｆ】
0005144011.tif 000009
【図３Ａ】
0005144011.tif 000010
【図３Ｂ】
0005144011.tif 000011
【図３Ｃ】
0005144011.tif 000012
【図３Ｄ】
0005144011.tif 000013
【図３Ｅ】
0005144011.tif 000014
【図３Ｆ】
0005144011.tif 000015
【図４Ａ】
0005144011.tif 000016
【図４Ｂ】
0005144011.tif 000017
【図４Ｃ】
0005144011.tif 000018
【図４Ｄ】
0005144011.tif 000019
【図４Ｅ】
0005144011.tif 000020
【図４Ｆ】
0005144011.tif 000021
【図５Ａ】
0005144011.tif 000022
【図５Ｂ】
0005144011.tif 000023
【図５Ｃ】
0005144011.tif 000024
【図６Ａ】
0005144011.tif 000025
【図６Ｂ】
0005144011.tif 000026
【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
0005144011.tif 000033
【図９Ａ】
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【図９Ｂ】
0005144011.tif 000035
【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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【図１０Ａ】
0005144011.tif 000042
【図１０Ｂ】
0005144011.tif 000043
【図１０Ｃ】
0005144011.tif 000044
【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２】
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【図１３】
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【図１４】
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