(57)【特許請求の範囲】
【請求項１】
ＣＶＤ装置と、
スパッタリング装置と、
エッチング装置と、
レジスト塗布／現像装置と、
露光装置と、
前記プラズマＣＶＤ装置、前記スパッタリング装置、前記エッチング装置、前記レジスト塗布／現像装置及び前記露光装置のそれぞれに工程仕掛品を搬送する工程間搬送機構及び工程内搬送機構と、
を用いて、被処理基板上に微結晶半導体膜を含む薄膜トランジスタを有する表示装置を生産する表示装置の生産方法において、
前記薄膜トランジスタはボトムゲート構造であり、
前記プラズマＣＶＤ装置にレーザ処理装置が付加され、
前記プラズマＣＶＤ装置によって、前記被処理基板上に前記微結晶半導体膜を形成し、
前記レーザ処理装置によって、前記微結晶半導体膜にレーザ光を照射し、前記微結晶半導体膜のまま前記微結晶半導体膜の表面からゲート絶縁膜方向に結晶性を向上させ、
前記レーザ光は、前記微結晶半導体膜が溶融しないエネルギーであり、
装置内搬送機構により、前記プラズマＣＶＤ装置と前記レーザ処理装置の間を大気に晒すことなく前記被処理基板が移動することを特徴とする表示装置の生産方法。
【請求項２】
請求項１において、
前記レーザ処理装置のレーザ処理室は、前記プラズマＣＶＤ装置の処理室と連結していることを特徴とする表示装置の生産方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の生産システムに係り、例えば薄膜トランジスタ（以下、「ＴＦＴ」とも記す。）が使われる表示装置の生産システムに関する。
【背景技術】
【０００２】
液晶パネルを生産するためのガラス基板サイズは、第１世代と呼ばれる３００ｍｍ×４００ｍｍから、第３世代の５５０ｍｍ×６５０ｍｍ、第４世代の７３０ｍｍ×９２０ｍｍ、第５世代の１０００ｍｍ×１２００ｍｍ、第６世代の２４５００ｍｍ×１８５０ｍｍ、第７世代の１８７０ｍｍ×２２００ｍｍ、第８世代の２００ｍｍ×２４００ｍｍと大型化している。今後はガラス基板サイズとして第９世代の２４００ｍｍ×２８００ｍｍ、第１０世代の２８８０ｍｍ×３０８０ｍｍなどが予定されている。このようなガラス基板の大型化はコストミニマム設計に基づくものである。
【０００３】
勿論、液晶パネルの開発はガラス基板の大型化のみでなく、マスク数を削減して生産性を高めること、生産性を損なうことなく非晶質シリコンＴＦＴの特性を改善する努力が図られている（例えば、特許文献１、２参照）。
【０００４】
ここで液晶パネルに使われる非晶質シリコンＴＦＴは、パネルサイズの大面積化や画素の高密度化により、画素への書込時間が不足することが問題となっている。これまでは、多結晶シリコンＴＦＴは非晶質シリコンＴＦＴに比べて電界効果移動度が高いことから、前述の問題を解決するものとして期待されてきた（例えば、特許文献３参照）。
【特許文献１】特開２００７−０４７５１６号公報
【特許文献２】特開２００７−０５９５６０号公報
【特許文献３】特開２０００−１５０８８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、多結晶シリコンはエキシマレーザアニールが必要であり、非晶質シリコンＴＦＴで完成された生産ラインを大幅に変更する必要があった。そのため、新たな設備投資が必要であることから、生産コストの面で従来の非晶質シリコンＴＦＴパネルに対抗することができなかった。また、エキシマレーザアニールは結晶化バラツキがあり、大画面パネルの表示品位を損なうという問題があった。
【０００６】
そこで本発明は、生産性を損なわず、生産コストを大幅に増加させることなく、高性能化したＴＦＴを搭載する表示装置の生産システムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
表示装置の生産システムとして、成膜装置、エッチング装置、レジスト塗布／現像装置、露光装置を含み、各装置は工程間搬送機構又は工程内搬送機構で連結しているものが適用される。生産システムは薄膜トランジスタを形成する工程を行うことが可能なように構成されている。生産システムのうち、成膜装置として微結晶半導体膜を形成するプラズマＣＶＤ装置を有し、プラズマＣＶＤ装置で形成された微結晶半導体膜にレーザ光を照射するレーザ処理装置が付加されるとともに、プラズマＣＶＤ装置とレーザ処理装置間において被処理基板は装置内搬送機構、工程内搬送機構又は工程間搬送機構により輸送される。
【発明の効果】
【０００８】
この生産システムはＴＦＴのチャネル形成領域を微結晶半導体で構成することを可能とし、該微結晶半導体の結晶性を改質する機能が付加されている。すなわち、従来の生産ラインに大幅な変更を加えることなく、最小限の生産設備を追加することで、従来の非晶質シリコンＴＦＴの性能を超える新型ＴＦＴが搭載された表示装置の生産システムを提供することができる。
【０００９】
チャネル形成領域を微結晶半導体で構成することにより、しきい値電圧の変動が抑制され、電界効果移動度が向上し、サブスレッショルド係数（ｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｗｉｎｇ：Ｓ値）も小さくなるので、ＴＦＴの高性能化を図ることができる。それにより、表示装置の駆動周波数を高くすることが可能であり、パネルサイズの大面積化や画素の高密度化にも十分対応することができる。さらに、大幅な生産ラインの変更が不要であることから、ＴＦＴの高性能化を図りつつ設備投資及び生産コストの増加を抑えることができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。なお、以下の実施の形態で示す生産システムにおける各装置の配置は一例を示し、同様の作用効果を奏する配置であれば図示されるものに限定解釈されるべきものではない。
【００１１】
（実施の形態１）
図１はベイ生産方式を適用した表示装置の生産システムを示す。ベイ生産方式はガラス基板の搬送ラインを、工程間搬送機構１０と工程内搬送機構１１で構成されている。工程間搬送機構１０と工程内搬送機構１１は生産システム内で工程仕掛品を搬送する。工程間搬送機構１０と工程内搬送機構１１のタイミングは、ストッカ１２にガラス基板（若しくはガラス基板を収納したカセット）を保管することで調整が図られる。
【００１２】
工程間搬送機構１０は複数の工程仕掛品であるガラス基板を収納したカセットをＯＨＶ（Ｏｖｅｒ  Ｈｅａｄ  Ｖｅｈｉｃｌｅ）等の搬送台車に乗せて搬送する。工程内搬送機構１１はＡＧＶ（Ａｕｔｏｍａｔｅｄ  Ｇｕｉｄｅｄ  Ｖｅｈｉｃｌｅ）又はＲＧＶ（Ｒａｉｌ  Ｇｕｉｄｅｄ  Ｖｅｈｉｃｌｅ）にカセットを搭載して各処理装置に搬送する。各処理装置では、基板搬送ロボットがカセットからガラス基板を枚葉毎に取り出し、各処理装置で処理を行う。その後、基板搬送ロボットがガラス基板を再びカセットに収容し、ＡＧＶ等の搬送台車により次の処理装置に移動するか、ストッカ１２にカセットを保管する。
【００１３】
工程間及び工程内の搬送はカセット単位による搬送が行われることから、このような搬送システムを「カセット搬送方式」と呼ぶ。
【００１４】
図１で示す生産システムを構成する処理装置は、成膜装置、エッチング装置、レジスト塗布／現像装置、露光装置を含み、各処理装置は工程間搬送機構又は工程内搬送機構で連結している。この生産システムは薄膜トランジスタを形成する工程を行うことが可能なように構成されている。
【００１５】
成膜装置としては、プラズマＣＶＤ装置１３、スパッタリング装置１４が含まれている。エッチング装置としては、ドライエッチング装置１５とウエットエッチング装置１６が含まれている。レジスト塗布／現像装置１７は露光装置１８と同じ工程エリアに配置されている。その他、付加的な要素として、この生産システムには剥離装置１９、洗浄装置２０、検査装置２１などが含まれている。
【００１６】
従来の非晶質シリコンＴＦＴを用いた表示装置では、プラズマＣＶＤ装置において非晶質シリコン層を堆積している。この非晶質シリコン層が該ＴＦＴのチャネルを形成する領域となっている。本形態では、プラズマＣＶＤ装置１３において微結晶半導体層を形成するとともに、該微結晶半導体層の結晶性を改質する機能が付加されている。微結晶半導体層として代表的には微結晶シリコンが適用される。
【００１７】
微結晶半導体層の結晶性を改質する方法として、エネルギービームを照射する手段が適用され、代表的にはレーザ光を照射するレーザ処理装置がプラズマＣＶＤ装置に付加されている。微結晶半導体層が形成されたガラス基板は、プラズマＣＶＤ装置と前記レーザ処理装置間において被処理基板が搬送機構で移動する構成が適用されている。
【００１８】
図２にプラズマＣＶＤ装置１３の構成を示す。ＡＧＶ等の搬送台車により運ばれたカセット２２から、工程仕掛かり中のガラス基板が基板搬送ロボット２５により基板搬出入室２６に挿入される。第１処理室２７乃至第５処理室３１は、プラズマＣＶＤ法により薄膜を形成する部屋であり、搬送室３２で連結されつつ、それぞれの処理室において個別の成膜ができるように構成されている。装置内のガラス基板は、搬送室３２にある基板搬送ロボット２５において各処理室に搬送される。このようなマルチチャンバの構成は、ＴＦＴのプロセスにおいて、ゲート絶縁層、チャネルを形成する半導体層、ソース及びドレインを形成する不純物半導体層などの積層界面を大気に触れさせことなく連続して成膜するのに適している。
【００１９】
レーザ処理室３３は成膜をする処理室のいずれか一と連結していることが好ましい。図２は第３処理室２９と連結している構成を示す。第３処理室２９において微結晶半導体が堆積されたガラス基板が装置内の搬送機構によりレーザ処理室３３に移動してレーザ処理が行われる。レーザ処理室３３にはレーザ光源３４からのレーザ光がガラス基板の微結晶半導体層に照射されるように光導入窓３５が備えられている。このように、装置内搬送を行うことにより、微結晶半導体層の表面を大気に晒すことなく結晶性を改質するレーザ処理を行うことが可能となる。搬送機構はガラス基板の平行移動を行うだけの簡便な構成とすることができる。微結晶半導体層を大気に晒さないことにより、部結晶半導体が酸化してしまうことを防ぐことができ、その他の不純物による汚染も防ぐことができるので、ＴＦＴのチャネルを形成する半導体層として良質なものを得ることができる。
【００２０】
図２で示すように、レーザ処理室３３はプラズマＣＶＤ装置１３における一の処理室と連結すれば良いので、装置の大幅な改造を必要としない。また、床面積も増大することがないので、既存の生産ラインに容易に組み込むことができる。
【００２１】
図３はプラズマＣＶＤ装置１３の構成として、一つの基板搬出入室に対し一つの処理室が設けられたインライン型の構成を示している。カセット２２のガラス基板は基板搬送ロボット２５により基板搬出入室２６に装填される。基板搬出入室２６と第１処理室２７の間には搬送室３２が設けられている。第１処理室にはレーザ処理室３３が連結されており、搬送機構によりガラス基板の搬出入を行うことが可能となっている。第１処理室２７では微結晶半導体層の成膜のみを行うようにすることで、成膜とレーザ処理を連続的に行うことができる。また、第１処理室２７で微結晶半導体層の成膜を行った後、レーザ処理室３３においてレーザ処理を行い、再度、第１処理室２７にガラス基板を戻して微結晶半導体層上に保護層を形成するようにしても良い。
【００２２】
図３では、このような各室を直列に連結したユニットを複数個配設した構成を示している。それぞれのユニットが独立して動作することにより、スループットを高めることが可能となる。
【００２３】
本形態によれば、大幅な改造が必要でなく、最小限の生産設備を追加することで従来の非晶質シリコンＴＦＴの性能を超える新型ＴＦＴが搭載された表示装置の生産システムを提供することができる。チャネル形成領域を微結晶半導体で構成することにより、しきい値電圧の変動が抑制され、電界効果移動度が向上し、Ｓ値も小さくなるので、ＴＦＴの高性能化を図ることができる。それにより、表示装置の駆動周波数を高くすることが可能であり、パネルサイズの大面積化や画素の高密度化にも十分対応することができる。さらに、大幅な生産ラインの変更が不要であることから、ＴＦＴの高性能化を図りつつ設備投資及び生産コストの増加を抑えることができる。
【００２４】
（実施の形態２）
図４で示す表示装置の生産システムは、図１と同様にベイ生産方式を適用したものを示す。本形態では、工程内でプラズマＣＶＤ装置１３とレーザ処理装置２３が並置された構成を示している。この構成は、プラズマＣＶＤ装置１３で微結晶半導体層を形成した後、一度プラズマＣＶＤ装置１３からガラス基板を取り出し、搬送機構によってレーザ処理装置２３へ移動させる構成である。
【００２５】
図５はプラズマＣＶＤ装置１３とレーザ処理装置２３の構成を示す。プラズマＣＶＤ装置１３はインライン型の構成が例示されており、基板搬出入室２６、搬送室３２、第１処理室２７が直列に連結されている。レーザ処理装置２３は基板搬出入室２６とレーザ処理室３３が連結されている。プラズマＣＶＤ装置１３とレーザ処理装置２３は、基板搬送ロボット２５を共通とすることで、ガラス基板の搬送を容易なものとしている。このように、プラズマＣＶＤ装置１３とレーザ処理装置２３を並置し、基板搬送ロボット２５を共通化することで設備のコストを下げることができる。レーザ処理が終わった微結晶半導体層の表面は、洗浄装置によって表面の酸化膜を除去した後、次の工程に進む。
【００２６】
この生産システムは、プラズマＣＶＤ工程内において一部のプラズマＣＶＤ装置をレーザ処理装置に置き換えれば良いので、装置を設置するための床面積を増やす必要がない。微結晶半導体層の成膜とレーザ処理とを同時並行的に行うことが可能であるので、スループットを向上させることができる。その他の構成は実施の形態１と同様であり、同様の効果を奏する。
【００２７】
（実施の形態３）
図６で示す表示装置の生産システムは、図１と同様にベイ生産方式を適用したものであり、図４と同様に工程内でプラズマＣＶＤ装置１３とレーザ処理装置２３が並置された構成を示す。この構成は、プラズマＣＶＤ装置１３で微結晶半導体層を形成した後、一度プラズマＣＶＤ装置１３からガラス基板を取り出し、工程内搬送機構１１によってレーザ処理装置２３へ移動させる構成である。
【００２８】
図７は、本形態におけるプラズマＣＶＤ装置１３とレーザ処理装置２３の構成を示す。プラズマＣＶＤ装置１３はインライン型の構成が例示されており、基板搬出入室２６、搬送室３２、第１処理室２７が直列に連結されている。レーザ処理装置２３は基板搬出入室２６とレーザ処理室３３が連結されている。プラズマＣＶＤ装置１３とレーザ処理装置２３は、それぞれ基板搬送ロボット２５を有し、カセット２２に装填されたガラス基板を基板搬出入室２６に移送する。プラズマＣＶＤ装置１３とレーザ処理装置２３との間は、工程内搬送機構１１を移動するカセット２２を搭載したＡＧＶ等の搬送台車２４により行われる。
【００２９】
本形態においては、プラズマＣＶＤ装置１３とレーザ処理装置２３は、必ずしも隣接して設置する必要がないので、設備の配置に融通性がある。また、工程内搬送機構１１の範囲内にプラズマＣＶＤ装置１３とレーザ処理装置２３を配置することで、工程間搬送機構１０を使う必要が無く、ストッカ１２にプラズマＣＶＤ装置１３で成膜された微結晶半導体層付きのガラス基板を保管する必要がない。それにより、微結晶半導体層の成膜からレーザ処理までの間における工程滞留時間を短くすることができる。さらに、微結晶半導体層の成膜とレーザ処理とを同時並行的に行うことが可能であるので、スループットを向上させることができる。その他の構成は実施の形態１及び実施の形態２と同様であり、同様の効果を奏する。
【００３０】
（実施の形態４）
図８で示す表示装置の生産システムは、図１と同様にベイ生産方式を適用したものである。本形態における生産システムは、プラズマＣＶＤ装置１３とレーザ処理装置２３が異なる工程エリアに設置されている。この構成は、プラズマＣＶＤ装置１３で微結晶半導体層を形成した後、一度プラズマＣＶＤ装置１３からガラス基板を取り出し、工程内搬送機構１１と工程間搬送機構１０によってレーザ処理装置２３へ移動させる構成である。
【００３１】
本形態においては、プラズマＣＶＤ装置１３とレーザ処理装置２３は、必ずしも隣接して設置する必要がないので設備の配置に融通性があり、生産システムのレイアウトを大幅に変更する必要がない。例えば、生産システム全体のバランスを考慮して、余剰設備の一部を新たに導入するレーザ処理装置２３と置き換えることができる。レーザ処理装置２３は特殊な反応ガスや廃液回収、除害設備が必要ないので、余剰設備の一と置き換えることができる。そのため、大幅な生産ラインの変更が不要であることから、ＴＦＴの高性能化を図りつつ設備投資及び生産コストの増加を抑えることができる。
【００３２】
（実施の形態５）
図９は工程間及び工程内のガラス基板の搬送を枚葉式で行う、所謂「枚葉搬送方式」を採用した生産システムの一例を示す。ガラス基板のサイズが大型化すると、それを収納するカセットのサイズも大きくなり、重量も増大することがらカセット単位での工程間及び工程内の搬送が困難となる。ガラス基板自体も撓むので、カセットで安定して保持するためにガラス基板同士の間隔を大きく開ける必要が出てくる。例えば、第８世代のガラス基板を従来と同様のカセットで搬送しようとすると、その重量は１トン程度にまでなってしまう。そのために、第６世代以降のガラス基板を扱う場合には、工程間及び工程内を枚葉搬送する方式が適している。
【００３３】
図９で示す枚葉搬送方式を適用した生産システムは、成膜装置、エッチング装置、レジスト塗布／現像装置、露光装置を含み、各処理装置は工程間搬送機構又は工程内搬送機構で連結している。この生産システムは薄膜トランジスタを形成する工程を行うことが可能なように構成されている。工程間搬送機構１０及び工程内搬送機構１１はガラス基板を枚葉搬送する。搬送はＯＨＶ、ＡＧＶ若しくはＲＧＶ等の搬送台車で行うが、基板を１枚ずつ載置して搬送する構成を備えている。各処理装置では、基板搬送ロボットが搬送台車からガラス基板を枚葉毎に取り出し、各処理装置で処理を行う。その後、基板搬送ロボットがガラス基板を再び搬送台車に移載し、次の処理装置に移動するか、ストッカ１２にガラス基板を保管する。
【００３４】
枚葉搬送方式では、基板単位で搬送が行われるので、いくつかの工程においては、ガラス基板の搬入口と搬出口が異なる貫通レイアウトを適用することが可能となる。貫通レイアウトを採用することでガラス基板の搬送距離を短くすることが可能となり、タクトタイムの短縮を図ることができる。
【００３５】
図１０は貫通レイアウトに対応したプラズマＣＶＤ装置１３の構成を示す。基板搬出入室２６に半導体層の成膜をする第１処理室２７が連結されている。第１処理室２７にはレーザ処理室３３が連結され、微結晶半導体層を成膜した後でレーザ処理を連続して行うことができるようになっている。第１処理室２７にはガス供給部３７、高周波電源３８が接続されている。排気手段３６はガラス基板と平行な方向に排気流が流れるように構成されており、ガス流が滞留しないように構成されている。レーザ処理室３３には基板搬出入室２６が連結されており、レーザ処理が終わったガラス基板がそこに移動する。このようにガラス基板が各室を順次移動していくインライン式の装置内搬送を行うことにより、搬送機構の構成を簡便なものとすることができる。
【００３６】
なお、本形態の生産システムにおいても、図２で示すクラスタ型のマルチチャンバ・プラズマＣＶＤ装置を適用することができる。いずれにしても、大幅な改造が必要でなく、最小限の生産設備を追加することで従来の非晶質シリコンＴＦＴの性能を超える新型ＴＦＴが搭載された表示装置の生産システムを提供することができる。チャネル形成領域を微結晶半導体で構成することにより、しきい値電圧の変動が抑制され、電界効果移動度が向上し、Ｓ値も小さくなるので、ＴＦＴの高性能化を図ることができる。それにより、表示装置の駆動周波数を高くすることが可能であり、パネルサイズの大面積化や画素の高密度化にも十分対応することができる。さらに、大幅な生産ラインの変更が不要であることから、ＴＦＴの高性能化を図りつつ設備投資及び生産コストの増加を抑えることができる。
【００３７】
（実施の形態６）
実施の形態１乃至５で示される表示装置の生産システムにおいて適用される表示装置の製造工程の一例を図１１を参照して説明する。図１１は製造工程のフローチャートを示している。
【００３８】
ガラス基板は洗浄装置により洗浄され（Ｓ０１）、スパッタリング装置によりゲート電極を形成するための導電膜を成膜する（Ｓ０２）。レジスト塗布／現像装置及び露光装置により送電膜の表面にゲート電極のマスクパターンが転写される（Ｓ０３）。このマスクパターンを使って、ドライエッチング装置又はウエットエッチング装置により導電膜をエッチング加工しゲート電極を形成する（Ｓ０５）。
【００３９】
その後、マスクパターンを剥離して（Ｓ０５）、プラズマＣＶＤ装置によりゲート絶縁層を成膜する（Ｓ０６）。ゲート絶縁層上に微結晶シリコン層をプラズマＣＶＤ法で成膜し（Ｓ０７）、レーザ処理を行う（Ｓ０８）。ここで示すＳ０６からＳ０８の処理は連続して行うこともできる。
【００４０】
レーザ処理が終わった微結晶シリコン層の表面は、好ましくは表面の酸化膜除去処理（Ｓ０９、必須ではない）を行い、バッファ層の成膜（Ｓ１０、必須ではない）、不純物半導体層の成膜（Ｓ１１）をプラズマＣＶＤ装置により行う。その後、レジスト塗布／現像装置及び露光装置により導電膜の表面に半導体層のマスクパターンが転写される（Ｓ１２）。このマスクパターンを使って、ドライエッチング装置により半導体層をエッチング加工しＴＦＴの配置に合わせた島状の半導体層を形成する（Ｓ１３）。
【００４１】
その後、マスクパターンを剥離して（Ｓ０１４）、スパッタリング装置により配線を形成する導電膜を成膜する（Ｓ１５）。その後、レジスト塗布／現像装置及び露光装置により導電膜の表面に配線層のマスクパターンが転写される（Ｓ１６）。このマスクパターンを使って、ドライエッチング装置により導電膜をエッチング加工し配線を形成する（Ｓ１７）。さらに、島状の半導体層の最上層にある不純物半導体層をエッチングする処理を行う（Ｓ１８）。
【００４２】
マスクパターンを剥離して（Ｓ１９）、プラズマＣＶＤ装置によりパッシベーション膜の成膜を行う（Ｓ２０）。レジスト塗布／現像装置及び露光装置によりパッシベーション膜の表面にコンタクトホールを開口するマスクパターンが転写される（Ｓ２１）。このマスクパターンを使って、ドライエッチング装置によりパッシベーション膜をエッチング加工しコンタクトホールを形成する（Ｓ２２）。
【００４３】
コンタクトホールのマスクパターンを剥離して（Ｓ２３）、スパッタリング装置により画素電極を形成するための導電膜を形成する（Ｓ２４）。レジスト塗布／現像装置及び露光装置により導電膜の表面に画素電極のマスクパターンが転写される（Ｓ２５）。このマスクパターンを使って、ドライエッチング装置又はウエットエッチング装置により導電膜をエッチング加工し画素電極を形成する（Ｓ２６）。そしてマスクパターンを剥離する（Ｓ２７）。
【００４４】
このように、実施の形態１乃至５で示される表示装置の生産システムによれば表示装置を生産することができる。以下、その製造工程の一例について詳細に説明する。
【００４５】
（実施の形態７）
本形態では、実施の形態１乃至６で示される表示装置の生産システムによって生産される表示装置の製造工程の一例について、図１２乃至図２２を用いて説明する。図１２乃至図１４、図１７乃至図１９は、ＴＦＴの作製工程を示す断面図であり、図１５、図２０は、一画素におけるＴＦＴ及び画素電極の接続領域の上面図である。
【００４６】
微結晶半導体膜をチャネル形成領域とするＴＦＴは、ｐチャネル型よりもｎチャネル型の方が、移動度が高いので駆動回路に用いるのにより適している。同一の基板上に形成するＴＦＴを全て同じ極性にそろえておくことが、工程数を抑えるためにも望ましい。ここではｎチャネル型のＴＦＴを用いて説明する。
【００４７】
図１２（Ａ）に示すように、基板５０上にスパッタリング装置でゲート電極５１を形成する。基板５０は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。
【００４８】
ゲート電極５１は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウム、銅などの金属材料またはその合金材料（アルミニウム・ネオジム合金、アルミニウム・セレン合金等）を用いて形成する。ゲート電極５１は、スパッタリング装置で基板５０上に導電膜を形成し、当該導電膜上にレジスト塗布／現像装置及び露光装置を用いてマスクパターンを形成する。当該マスクパターンを用いて導電膜をエッチングすることで、ゲート電極５１が形成される。ゲート電極５１の構成としては、モリブデン及びアルミニウムの積層、チタン及びアルミニウムの積層、窒化チタン及びアルミニウムの積層、窒化タンタル及びアルミニウムの積層、モリブデン及び銅の積層、窒化チタン及び銅の積層、窒化タンタル及び銅の積層等がある。
【００４９】
本形態では、基板５０上に導電膜としてモリブデン膜をスパッタリング法により成膜し、第１のフォトマスクを用いて形成したマスクパターンを用いて基板５０上に形成された導電膜をエッチングしてゲート電極を形成する。
【００５０】
ゲート電極５１は厚さ５０ｎｍ以上３００ｎｍ以下で形成する。ゲート電極５１の厚さを５０ｎｍ以上１００ｎｍ以下とすることで、後に形成される半導体膜や配線の段切れ防止が可能である。また、ゲート電極５１の厚さを１５０ｎｍ以上３００ｎｍ以下とすることで、ゲート電極５１の抵抗を低減することが可能であり、大面積化が可能である。
【００５１】
次に、ゲート電極５１上に、ゲート絶縁層５２ａ、５２ｂ、微結晶半導体膜５３ａをプラズマＣＶＤ装置により形成する。
【００５２】
ゲート絶縁層５２ａ、５２ｂは、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜で形成することができる。本形態では、ゲート絶縁層５２ａとして窒化シリコン膜または窒化酸化シリコン膜を形成し、ゲート絶縁層５２ｂとして酸化シリコン膜または酸化窒化シリコン膜を形成して積層する。なお、ゲート絶縁層を２層とせず、ゲート絶縁層を、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜の単層で形成することができる。
【００５３】
なお、酸化窒化シリコン膜とは、窒素よりも酸素の含有量が多いものであって、例えば濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素（及び／又はＯＨ基）が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として酸素よりも窒素の含有量が多いものであって、例えば濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素（及び／又はＯＨ基）が１５〜２５原子％の範囲で含まれるものをいう。
【００５４】
また、図１６に示すように、３層のゲート絶縁層５２ａ〜５２ｃで形成し、ゲート絶縁層５２ａとして窒化シリコン膜または窒化酸化シリコン膜を形成し、ゲート絶縁層５２ｂとして酸化シリコン膜または酸化窒化シリコン膜を形成し、ゲート絶縁層５２ｃとして窒化シリコン膜または窒化酸化シリコン膜を形成することができる。なお、ゲート絶縁層５２ｃは、厚さ１ｎｍ〜５ｎｍ程度に薄く形成すればよい。ゲート絶縁層５２ｂが、酸化シリコン膜、または酸化窒化シリコン膜の場合、ゲート絶縁層５２ｂの表面に厚さ１ｎｍ以上５ｎｍ以下の窒化シリコン膜を形成することで、後に形成される微結晶半導体膜にレーザビームが照射されるときに、微結晶半導体膜及びゲート絶縁層５２ｂの界面において、微結晶半導体膜の表面が酸化されるのを防止することができる。
【００５５】
また、窒化シリコン膜は、プラズマＣＶＤ装置、スパッタリング装置により形成可能である。または、ゲート絶縁層５２ｂに対し、プラズマ処理により窒化してゲート絶縁層５２ｂの表面に窒素シリコン層を形成することができる。プラズマ処理は、マイクロ波、例えば２．４５ＧＨｚを使うことによって生成される。このような高密度プラズマを用い、窒素（もしくは窒素を含むガス）などをプラズマ励起によって活性化し、これらをゲート絶縁層５２ｂと反応させる。低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少ない層を形成することができる。また、高密度プラズマを用いると、ゲート絶縁層５２ｂの表面の粗さが小さくできるため、キャリア移動度を大きくすることができる。さらに、ゲート絶縁層５２ｂ上に形成される半導体層を構成する有機半導体材料の配向がそろいやすくなる。
【００５６】
ゲート絶縁層５２ａを窒化シリコン膜、または窒化酸化シリコン膜を用いて形成することで、基板５０とゲート絶縁層５２ａの密着力が高まり、基板５０としてガラス基板を用いた場合、基板５０からの不純物が微結晶半導体膜に拡散するのを防止することが可能であり、さらにゲート電極５１の酸化防止が可能である。即ち、膜剥れを防止することができると共に、後に形成されるＴＦＴの電気特性を向上させることができる。また、ゲート絶縁層５２ａ、５２ｂはそれぞれ厚さ５０ｎｍ以上であると、ゲート電極５１の凹凸による被覆率の低減を緩和することが可能であるため好ましい。
【００５７】
微結晶半導体膜５３ａは、ギブスの自由エネルギーによれば、非晶質と単結晶の中間的な準安定状態にあるものとして説明される。すなわち、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する。柱状または針状結晶が基板表面に対して法線方向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低周波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。
【００５８】
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化シリコンを水素で希釈して形成することができる。また、水素化シリコン及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化シリコンに対して水素の流量比を１２倍以上１０００倍以下、好ましくは５０倍以上２００倍以下、更に好ましくは１００倍とする。なお、水素化シリコンの代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることができる。
【００５９】
また、微結晶半導体膜は、価電子制御を目的とした不純物元素を意図的に添加しないときに弱いｎ型の電気伝導性を示すので、ＴＦＴのチャネル形成領域として機能する微結晶半導体膜に対しては、ｐ型を付与する不純物元素を、成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。ｐ型を付与する不純物元素としては、代表的には硼素であり、Ｂ２Ｈ６、ＢＦ３などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化シリコンに混入させると良い。そしてボロンの濃度を、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とすると良い。
【００６０】
また、微結晶半導体膜の酸素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、１×１０１９ａｔｏｍｓ／ｃｍ３以下、窒素及び炭素の濃度それぞれを３×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸素、窒素、及び炭素が微結晶半導体膜に混入する濃度を低減することで、微結晶半導体膜がｎ型化になることを防止することができる。
【００６１】
微結晶半導体膜５３ａは、１ｎｍ以上厚く２００ｎｍ以下、好ましくは１ｎｍ以上１００ｎｍ以下、好ましくは１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、好ましくは１ｎｍ以上２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ未満で形成する。微結晶半導体膜５３ａは後に形成されるＴＦＴのチャネル形成領域として機能する。微結晶半導体膜５３ａの厚さを１ｎｍ以上５０ｎｍ以下とすることで、後に形成されるＴＦＴは、完全空乏型となる。また、微結晶半導体膜５３ａは成膜速度が非晶質半導体膜の成膜速度の１／１０〜１／１００と遅いため、膜厚を薄くすることでスループットを向上させることができる。
【００６２】
次に、微結晶半導体膜５３ａに対しＬＰ装置によりレーザビーム５７を照射する。レーザビーム５７のエネルギーは微結晶半導体膜が溶融しないエネルギーで照射する。すなわち、本形態によるレーザ処理（Ｌａｓｅｒ  Ｐｒｏｃｅｓｓ、以下「ＬＰ」ともいう。）は、輻射加熱により微結晶半導体膜５３ａを溶融させないで行う固相結晶成長によるものである。すなわち、堆積された微結晶半導体膜５３ａが液相にならない臨界領域を利用するものであり、その意味において「臨界成長」ともいうことができる。
【００６３】
レーザビーム５７は微結晶半導体膜５３ａとゲート絶縁層５２ｂの界面にまで作用させることができる。それにより、微結晶半導体膜５３ａの表面側における結晶を種として、該表面からゲート絶縁層の界面において固相結晶成長し、結晶性が改善された微結晶半導体膜を形成することができる（図１２（Ｂ）参照）。本明細書では、成膜後の微結晶半導体膜５３ａにＬＰ処理を行って得られる微結晶半導体膜をＬＰＳＡＳ（Ｌａｓｅｒ  Ｐｒｏｃｅｓｓ  Ｓｅｍｉ  Ａｍｏｒｐｈｏｕｓ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【００６４】
ＬＰ処理による固相結晶成長は、結晶粒径を拡大させるものではなく、むしろ膜の厚さ方向における結晶性を改善するものである。即ち、ＬＰ処理により、ゲート絶縁層界面領域の結晶性が改善され、ボトムゲート構造を有するＴＦＴの電気的特性を向上させる作用を奏する。このような臨界成長においては、従来の低温ポリシリコンで見られた表面の凹凸（リッジと呼ばれる凸状体）が形成されず、ＬＰＳＡＳ膜５３ｂの表面は平滑性が保たれていることも特徴である。本形態におけるように、成膜後の微結晶半導体膜５３ａに直接的にレーザビーム５７を作用させて得られる結晶性の半導体膜は、従来における堆積されたままの微結晶半導体膜、伝導加熱により改質された微結晶半導体膜（非特許文献１におけるもの）とは、その成長メカニズム及び膜質が明らかに異なっている。
【００６５】
また、ＬＰＳＡＳ膜５３ｂは微結晶で構成されているため、非晶質半導体膜と比較して抵抗が低い。このため、ＬＰＳＡＳ膜５３ｂを用いたＴＦＴは、電流電圧特性を示す曲線の立ち上がり部分の傾きが急峻となり、スイッチング素子としての応答性が優れ、高速動作が可能となる。また、ＴＦＴのチャネル形成領域にＬＰＳＡＳ膜５３ｂを用いることで、ＴＦＴの閾値の変動を抑制することが可能である。このため、電気特性のばらつきの少ない表示装置を作製することができる。
【００６６】
また、ＬＰＳＡＳ膜５３ｂは非晶質半導体膜と比較して移動度が高い。このため、表示素子のスイッチングとして、チャネル形成量領域がＬＰＳＡＳ膜５３ｂで形成されるＴＦＴを用いることで、チャネル形成領域の面積、即ちＴＦＴの面積を縮小することが可能である。このため、一画素あたりに示すＴＦＴの面積が小さくなり、画素の開口率を高めることが可能である。この結果、解像度の高い表示装置を作製することができる。
【００６７】
レーザビーム５７として、エキシマレーザを用いる場合はパルス発振周波数１Ｈｚ以上１０ＭＨｚ未満、好ましくは１００Ｈｚ〜１０ｋＨｚとし、レーザエネルギーを０．２〜０．３５Ｊ／ｃｍ２（代表的には０．２〜０．３Ｊ／ｃｍ２）とする。また、ＹＡＧレーザを用いる場合にはその第３高調波を用いパルス発振周波数１Ｈｚ以上１０ＭＨｚ未満とし、レーザエネルギーを０．２〜０．３５Ｊ／ｃｍ２（代表的には０．２〜０．３Ｊ／ｃｍ２）とすると良い。
【００６８】
レーザビーム５７を発振するレーザ発振器としては、パルス発振または連続発振することが可能なレーザ発振器を用いることができる。また、レーザ波長は、半導体膜に効率よくレーザビームが吸収されるように可視〜紫外領域（８００ｎｍ以下）、好ましくは紫外領域（４００ｎｍ以下）とする。波長が３００ｎｍ〜４００ｎｍの紫外領域のレーザビームを照射することで、微結晶半導体膜に効率良く吸収される。レーザ発振器としては、ＫｒＦ、ＡｒＦ、ＸｅＣｌ、ＸｅＦ等のエキシマレーザ発振器、Ｎ２、Ｈｅ、Ｈｅ−Ｃｄ、Ａｒ、Ｈｅ−Ｎｅ、ＨＦ、ＣＯ２等の気体レーザ発振器、ＹＡＧ、ＧｄＶＯ４、ＹＶＯ４、ＹＬＦ、ＹＡｌＯ３、ＳｃＯ３、Ｌｕ２Ｏ３、Ｙ２Ｏ３などの結晶にＣｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ、Ｙｂ、又はＴｍをドープした結晶を使った固体レーザ発振器、ＫＧＷレーザ、ＫＹＷレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ等固体レーザ、ヘリウムカドミウムレーザ等の金属蒸気レーザ発振器等を用いることができる。なお、固体レーザ発振器においては、基本波の第２高調波〜第５高調波を適用するのが好ましい。
【００６９】
代表的には、レーザビーム５７として波長４００ｎｍ以下、代表的には３０８ｎｍのエキシマレーザビームや、ＹＡＧレーザの第３高調波（３５５ｎｍ）を用いる。
【００７０】
ＬＰ処理は矩形長尺状に集光し、線状レーザビームとすることで、例えば７３０ｍｍ×９２０ｍｍのガラス基板上の微結晶半導体膜５３ａを１回のレーザビームスキャンで処理することができる。この場合、線状レーザビームを重ね合わせる割合（オーバーラップ率）を０〜９５％（好ましくは０〜６７％）として行う。これにより１枚当たりの基板処理時間が短縮され、生産性を向上させることができる。レーザビームの形状は線状に限定されるものでなく面状としても同様に処理することができる。また、本ＬＰ処理は前記ガラス基板のサイズに限定されず、さまざまなものに適用することができる。
【００７１】
また、レーザビーム５７として、連続発振のレーザビームを用いる場合、ポリゴンミラーやガルバノミラーを発振器及び基板の間に設け、レーザビームを高速で走査することで、ＬＰ処理のスループットを向上させることが可能であり、例えば７３０ｍｍ×９２０ｍｍのガラス基板や更にそれより大きいガラス基板上に形成される微結晶半導体膜をＬＰ処理することが可能である。
【００７２】
なお、アルゴン雰囲気、水素雰囲気、アルゴン及び水素雰囲気、窒素雰囲気等でレーザビーム５７を微結晶半導体膜５３ａに照射してもよい。このように、不活性な雰囲気でレーザビームを微結晶半導体膜５３ａに照射することで、ＬＰＳＡＳ膜５３ｂの表面に酸化膜が形成されにくい。
【００７３】
また、微結晶半導体膜５３ａにレーザビーム５７を照射する前に、微結晶半導体膜５３ａの表面を洗浄することで、微結晶半導体膜５３ａ表面に付着する不純物がレーザビーム５７の照射により、微結晶半導体膜中に混入するのを防ぐことができる。
【００７４】
また、微結晶半導体膜５３ａにレーザビーム５７を照射すると共に、微結晶半導体膜５３ａを加熱してもよい。代表的には、基板５０を３００℃〜４００℃で加熱しながら、レーザビーム５７を照射することで、微結晶半導体膜５３ａの結晶性を高めることが可能である。または、微結晶半導体膜５３ａにレーザビームを照射すると共に、強光を照射して、瞬間的に微結晶半導体膜５３ａの温度を上昇させてもよい。強光の代表例としては、赤外光、特に１μｍ〜２μｍにピークを有する赤外光（好ましくはハロゲン光（１．３μｍ））を用いることができる。
【００７５】
なお、ＬＰＳＡＳ膜５３ｂの表面に酸化膜が形成された場合、当該酸化膜を洗浄装置又はウエットエッチング装置によって除去することが好ましい。この結果、ＬＰＳＡＳ膜５３ｂとバッファ層５４界面に形成される絶縁膜によるキャリアの移動の阻害を低減することが可能である。
【００７６】
次に、図１２（Ｃ）に示すように、ＬＰＳＡＳ膜５３ｂ上にバッファ層５４及び一導電型を付与する不純物が添加された不純物半導体膜５５を形成する。次に、不純物半導体膜５５上にマスクパターン５６を形成する。
【００７７】
バッファ層５４は、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化シリコンを用いて、プラズマＣＶＤ法により形成することができる。また、上記水素化シリコンに、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して非晶質半導体膜を形成することができる。水素化シリコンの流量の１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体膜を形成することができる。また、上記水素化シリコンと窒素またはアンモニアとを用いることで、窒素を含む非晶質半導体膜を形成することができる。
【００７８】
バッファ層５４は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッチングされる場合があるが、そのときに、バッファ層５４の一部が残存する厚さで形成することが好ましい。代表的には、１００ｎｍ以上５００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで形成することが好ましい。ＴＦＴの印加電圧の高い（例えば１５Ｖ程度）表示装置、代表的には液晶表示装置において、バッファ層５４の膜厚を上記範囲に示すように厚く形成すると、耐圧が高くなり、ＴＦＴに高い電圧が印加されても、ＴＦＴが劣化することを回避することができる。
【００７９】
なお、バッファ層５４には、リンやボロン等の一導電型を付与する不純物が添加されていないことが好ましい。特に、閾値を制御するためにＬＰＳＡＳ膜５３ｂに含まれるボロン、または一導電型を付与する不純物が添加された半導体膜に含まれるリンがバッファ層５４に混入されないことが好ましい。この結果、ＰＮ接合によるリーク電流の発生領域をなくすことで、リーク電流の低減を図ることができる。また、一導電型を付与する不純物が添加された半導体膜とＬＰＳＡＳ膜５３ｂとの間に、リンやボロン等の一導電型を付与する不純物が添加されない非晶質半導体膜を形成することで、ＬＰＳＡＳ膜５３ｂとソース領域及びドレイン領域それぞれに含まれる不純物が拡散するのを妨げることが可能である。また、ＬＰＳＡＳ膜５３ｂを形成した後、プラズマＣＶＤ法によりバッファ層５４を３００℃〜４００℃の温度にて成膜することが好ましい。この成膜処理により水素がＬＰＳＡＳ膜５３ｂに供給され、ＬＰＳＡＳ膜５３ｂを水素化したのと同等の効果が得られる。すなわち、ＬＰＳＡＳ膜５３ｂ上にバッファ層５４を堆積することにより、ＬＰＳＡＳ膜５３ｂに水素を拡散させて、ダングリングボンドの終端をすることができる。
【００８０】
ＬＰＳＡＳ膜５３ｂの表面に、バッファ層５４を形成することで、ＬＰＳＡＳ膜５３ｂに含まれる結晶粒の表面の自然酸化を防止することが可能である。すなわち、この段階まで工程を進めた後、ストッカで基板を一時保管しておいても問題がない。複数のロットが流れる生産システムにおいては、各ロットの工程投入タイミングを調節する必要がある。この場合、ＬＰＳＡＳ膜５３ｂの表面にバッファ層５４を形成しておくことで、複数のロット間のスケジュール調整をすることが容易となる。
【００８１】
不純物半導体膜５５は、ｎチャネル型のＴＦＴを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化シリコンにＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型のＴＦＴを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化シリコンにＢ２Ｈ６などの不純物気体を加えれば良い。バッファ層５４側に一導電型を付与する不純物が添加された非晶質半導体膜を形成し、その上に一導電型を付与する不純物が添加された微結晶半導体膜を形成することで、抵抗が段階的になるため、キャリアが流れやすくなり、移動度を高めることができる。一導電型を付与する不純物が添加された不純物半導体膜５５は２ｎｍ以上５０ｎｍ以下の厚さで形成する。
【００８２】
マスクパターン５６は、レジスト塗布／現像装置及び露光装置を用いてマスクパターンを形成する。第２のフォトマスクを用いて、一導電型を付与する不純物が添加された不純物半導体膜５５上に塗布されたレジストを露光現像して、マスクパターン５６を形成する。
【００８３】
次に、マスクパターン５６を用いて微結晶半導体膜５３ａ、バッファ層５４及び不純物半導体膜５５をエッチングし分離して、図１３（Ａ）に示すように、ＬＰＳＡＳ膜６１、バッファ層６２、及び導電型を付与する不純物が添加された半導体膜６３を形成する。この後、マスクパターン５６を除去する。なお、図１３（Ｂ）（マスクパターン５６は除く。）は、図１５（Ａ）のＡ−Ｂの断面図に相当する。
【００８４】
ＬＰＳＡＳ膜６１、バッファ層６２の端部側面が傾斜していることにより、バッファ層６２上に形成されるソース領域及びドレイン領域とＬＰＳＡＳ膜６１との間にリーク電流が生じること防止することが可能である。また、配線層と、ＬＰＳＡＳ膜６１との間にリーク電流が生じるのを防止することが可能である。ＬＰＳＡＳ膜６１及びバッファ層６２の端部側面の傾斜角度は、９０°〜３０°、好ましくは８０°〜４５°である。このような角度とすることで、段差形状による配線層の段切れを防ぐことができる。
【００８５】
次に、図１３（Ｂ）に示すように、導電型を付与する不純物が添加された半導体膜６３及びゲート絶縁層５２ｂ上に導電膜６５ａ〜６５ｃを形成し、導電膜６５ａ〜６５ｃ上にマスクパターン６６を形成する。導電膜６５ａ〜６５ｃは、アルミニウム、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、一導電型を付与する不純物が添加された半導体膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、導電膜としては、導電膜６５ａ〜６５ｃの３層が積層した構造の導電膜を示し、導電膜６５ａ、６５ｃにモリブデン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜や、導電膜６５ａ、６５ｃにチタン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜を示す。導電膜６５ａ〜６５ｃは、スパッタリング装置で形成する。
【００８６】
マスクパターン６６は、マスクパターン５６と同様に形成する。そして、図１３（Ｃ）に示すように、導電膜６５ａ〜６５ｃの一部をエッチングし、一対の配線層７１ａ〜７１ｃを形成する。ここでは、第３のフォトマスクを用いたフォトリソグラフィ工程により形成したマスクパターン６６を用いて、導電膜６５ａ〜６５ｃをウエットエッチングすると、導電膜６５ａ〜６５ｃの端部が選択的にエッチングされる。この結果、マスクパターン６６より面積の小さい配線層７１ａ〜７１ｃを形成する。
【００８７】
次に、図１４（Ａ）に示すように、マスクパターン６６を用いて一導電型を付与する不純物が添加された半導体膜６３をエッチングし分離する。この結果、図１４（Ａ）に示すような、一対のソース領域及びドレイン領域７２を形成することができる。なお、当該エッチング工程において、バッファ層６２の一部もエッチングする。一部エッチングされた、溝が形成されたバッファ層をバッファ層７３と示す。ソース領域及びドレイン領域の形成工程と、バッファ層の溝とを同一工程で形成することができる。バッファ層の溝の深さをバッファ層の一番膜厚の厚い領域の１／２〜１／３とすることで、ソース領域及びドレイン領域の距離を離すことが可能であるため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。この後、マスクパターン６６を除去する。
【００８８】
なお、図１４（Ａ）（マスクパターン６６は除く。）は、図１５（Ｂ）のＡ−Ｂの断面図に相当する。図１５（Ｂ）に示すように、ソース領域及びドレイン領域７２の端部は、配線層７１ｃの端部の外側に位置することが分かる。また、バッファ層７３の端部は配線層７１ｃ及びソース領域及びドレイン領域７２の端部の外側に位置する。また、配線層の一方はソース領域及びドレイン領域の他方を囲む形状（具体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、ＴＦＴの面積を縮小することができる。また、ゲート電極上において、微結晶半導体膜、配線層が重畳されているため、ゲート電極の凹凸の影響が少なく、被覆率の低減及びリーク電流の発生を抑制することができる。
【００８９】
図１４（Ｂ）に示すように、配線層７１ａ〜７１ｃの端部と、ソース領域及びドレイン領域７２の端部は一致せずずれた形状となることで、配線層７１ａ〜７１ｃの端部の距離が離れるため、配線層間のリーク電流やショートを防止することができる。このため、信頼性の高いＴＦＴを作製することができる。以上の工程により、チャネルエッチ型のＴＦＴ７４を形成することができる。
【００９０】
本形態で示すＴＦＴは、ゲート電極上にゲート絶縁層、ＬＰＳＡＳ膜、バッファ層、ソース領域及びドレイン領域、配線層が積層され、チャネル形成領域として機能するＬＰＳＡＳ膜の表面をバッファ層が覆う。また、バッファ層の一部には溝が形成されており、当該溝部以外の領域がソース領域及びドレイン領域で覆われる。即ち、バッファ層に形成される溝部により、ソース領域及びドレイン領域の距離が離れているため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。また、バッファ層の一部をエッチングすることにより溝部を形成するため、ソース領域及びドレイン領域の形成工程において発生するエッチング残渣を除去することができるため、残渣を介してソース領域及びドレイン領域にリーク電流（寄生チャネル）が発生することを低減することができる。
【００９１】
また、チャネル形成領域として機能するＬＰＳＡＳ膜とソース領域及びドレイン領域との間に、バッファ層が形成されている。また、ＬＰＳＡＳ膜の表面がバッファ層で覆われている。高抵抗材料で形成されたバッファ層は、ＬＰＳＡＳ膜と、ソース領域及びドレイン領域との間にまで延在しているため、ＴＦＴにリーク電流が発生することを低減することができると共に、高い電圧の印加による劣化を低減することができる。また、ＬＰＳＡＳ膜の表面に水素で表面が終端された非晶質半導体膜がバッファ層として形成されているため、ＬＰＳＡＳ膜の酸化を防止することが可能であると共に、ソース領域及びドレイン領域の形成工程に発生するエッチング残渣がＬＰＳＡＳ膜に混入することを防ぐことができる。このため、電気特性が優れ、且つ耐圧に優れたＴＦＴを作製することができる。
【００９２】
また、配線層の端部と、ソース領域及びドレイン領域の端部は一致せずずれた形状となることで、配線層の端部の距離が離れるため、配線層間のリーク電流やショートを防止することができる。
【００９３】
次に、図１３（Ｃ）に示すように、配線層７１ａ〜７１ｃ、ソース領域及びドレイン領域７２、バッファ層７３、ＬＰＳＡＳ膜６１、及びゲート絶縁層５２ｂ上にパッシベーション膜７６をプラズマＣＶＤ装置により形成する。パッシベーション膜７６は、ゲート絶縁層５２ａ、５２ｂと同様に形成することができる。なお、パッシベーション膜７６は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。また、パッシベーション膜７６に窒化シリコン膜を用いることで、バッファ層８７中の酸素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることができる。
【００９４】
次に、パッシベーション膜７６に第４のフォトマスクを用いて形成したマスクパターンを用いてパッシベーション膜７６の一部をエッチングしてコンタクトホールを形成し、当該コンタクトホールにおいて配線層７５ｃに接する画素電極７７を形成する。なお、図１４（Ｃ）は、図１５（Ｃ）のＡ−Ｂの断面図に相当する。
【００９５】
画素電極７７は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ＩＴＯ、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。また、画素電極７７として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
【００９６】
本形態、画素電極７７としては、スパッタリング法によりＩＴＯを成膜した後、ＩＴＯ上にレジストを塗布する。次に、第５のフォトマスクを用いてレジストを露光及び現像し、マスクパターンを形成する。次に、マスクパターンを用いてＩＴＯをエッチングして画素電極７７を形成する。
【００９７】
以上により表示装置に用いることが可能な素子基板を形成することができる。
【００９８】
次に、上記形態とは異なるＴＦＴの作製方法について、図１７乃至図２１を参照して説明する。ここでは、上記形態よりフォトマスク数を削減することが可能なプロセスを用いてＴＦＴを作製する工程について示す。
【００９９】
図１２（Ａ）及び図１２（Ｂ）と同様に、基板５０上に導電膜を形成し、導電膜上にレジストを塗布し、第１のフォトマスクを用いたフォトリソグラフィ工程により形成したマスクパターンを用いて導電膜の一部をエッチングして、ゲート電極５１を形成する。次に、ゲート電極５１上に、ゲート絶縁層５２ａ、５２ｂ、微結晶半導体膜を順に形成する。次に、微結晶半導体膜５３ａにレーザビーム５７を照射して、図１７（Ａ）に示すように、ＬＰＳＡＳ膜５３ｂを形成する。次に、ＬＰＳＡＳ膜５３ｂ上に、バッファ層５４、一導電型を付与する不純物が添加された不純物半導体膜５５、及び導電膜６５ａ〜６５ｃを順に形成する。次に、導電膜６５ａ上にレジスト８０を塗布する。レジスト８０は、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。
【０１００】
次に、第２のフォトマスクとして多階調マスク５９を用いて、レジスト８０に光を照射して、レジスト８０を露光する。多階調マスクとしては、グレートーンマスク、ハーフトーンマスクなどを適用することができる。
【０１０１】
多階調マスクを用いて露光した後、現像することで、図１７（Ｂ）に示すように、膜厚の異なる領域を有するマスクパターン８１を形成することができる。
【０１０２】
次に、マスクパターン８１により、ＬＰＳＡＳ膜５３ｂ、バッファ層５４、一導電型を付与する不純物が添加された不純物半導体膜５５、及び導電膜６５ａ〜６５ｃをエッチングし分離する。この結果、図１８（Ａ）に示すような、ＬＰＳＡＳ膜６１、バッファ層６２、一導電型を付与する不純物が添加された半導体膜６３、及び導電膜８５ａ〜８５ｃを形成することができる。なお、図１８（Ａ）（マスクパターン８１を除く。）は図２０（Ａ）のＡ−Ｂにおける断面図に相当する。
【０１０３】
次に、マスクパターン８１をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート電極５１の一部と重畳する領域）は除去され、図１８（Ａ）に示すように、分離されたマスクパターン８６を形成することができる。
【０１０４】
次に、マスクパターン８６を用いて、導電膜８５ａ〜８５ｃをエッチングし分離する。この結果、図１８（Ｂ）に示すような、一対の配線層９２ａ〜９２ｃを形成することができる。マスクパターン８６を用いて導電膜８９ａ〜８９ｃをウエットエッチングすると、導電膜８９ａ〜８９ｃの端部が選択的にエッチングされる。この結果、マスクパターン８６より面積の小さい配線層９２ａ〜９２ｃを形成することができる。
【０１０５】
次に、マスクパターン８６を用いて、一導電型を付与する不純物が添加された半導体膜６３をエッチングして、一対のソース領域及びドレイン領域８８を形成する。なお、当該エッチング工程において、バッファ層６２の一部もエッチングされる。一部エッチングされたバッファ層をバッファ層８７と示す。なお、バッファ層８７には凹部が形成される。ソース領域及びドレイン領域の形成工程と、バッファ層の溝とを同一工程で形成することができる。ここでは、バッファ層８７の一部が、マスクパターン８１と比較して面積が縮小したマスクパターン８６で一部エッチングされたため、ソース領域及びドレイン領域８８の外側にバッファ層８７が突出した形状となる。この後、マスクパターン８６を除去する。また、配線層９２ａ〜９２ｃの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれており、配線層９２ａ〜９２ｃの端部の外側に、ソース領域及びドレイン領域８８の端部が形成される。
【０１０６】
なお、図１８（Ｃ）（マスクパターン８６は除く。）は、図２０（Ｂ）のＡ−Ｂの断面図に相当する。図２０（Ｂ）に示すように、ソース領域及びドレイン領域８８の端部は、配線層９２ｃの端部の外側に位置することが分かる。また、バッファ層８７の端部は配線層９２ｃ及びソース領域及びドレイン領域８８の端部の外側に位置する。また、配線層の一方はソース領域及びドレイン領域の他方を囲む形状（具体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、ＴＦＴの面積を縮小することができる。
【０１０７】
図１８（Ｃ）に示すように、配線層９２ａ〜９２ｃの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれた形状となることで、配線層９２ａ〜９２ｃの端部の距離が離れるため、配線層間のリーク電流やショートを防止することができる。このため、信頼性の高いＴＦＴを作製することができる。
【０１０８】
以上の工程により、チャネルエッチ型のＴＦＴ８３を形成することができる。また、２枚のフォトマスクを用いてＴＦＴを形成することができる。
【０１０９】
次に、図１９（Ａ）に示すように、配線層９２ａ〜９２ｃ、ソース領域及びドレイン領域８８、バッファ層８７、ＬＰＳＡＳ膜９０、及びゲート絶縁層５２ｂ上にパッシベーション膜７６を形成する。パッシベーション膜７６は、ゲート絶縁層５２ａ、５２ｂと同様に形成することができる。
【０１１０】
次に、第３のフォトマスクを用いて形成したマスクパターンを用いてパッシベーション膜７６の一部をエッチングしてコンタクトホールを形成する。次に、当該コンタクトホールにおいて配線層７５ｃに接する画素電極７７を形成する。ここでは、画素電極７７としては、スパッタリング法によりＩＴＯを成膜した後、ＩＴＯ上にレジストを塗布する。次に、第４のフォトマスクを用いてレジストを露光及び現像し、マスクパターンを形成する。次に、マスクパターンを用いてＩＴＯをエッチングして画素電極７７を形成する。なお、図１９（Ｂ）は、図２０（Ｃ）のＡ−Ｂの断面図に相当する。以上により表示装置に用いることが可能な素子基板を形成することができる。
【０１１１】
また、図１３（Ｂ）または図１８（Ｂ）において、配線層９２ａ〜９２ｃを形成した後、マスクパターン８６を除去し、配線層９２ａ〜９２ｃをマスクとして一導電型を付与する不純物が添加された半導体膜６３をエッチングしてもよい。この結果、配線層７１ａ〜７１ｃと、ソース領域及びドレイン領域８８の端部が一致したＴＦＴを形成することができる。ここでは、図１３（Ｂ）のマスクパターン８６を除去した後、配線層９２ａ〜９２ｃをマスクとして、一導電型を付与する不純物が添加された半導体膜６３をエッチングして、ソース領域及びドレイン領域８９の端部と配線層９２ａ〜９２ｃの端部が揃っているＴＦＴを図２１に示す。
【０１１２】
以上の工程により、チャネルエッチ型のＴＦＴを形成することができる。チャネルエッチ型のＴＦＴは、作製工程数が少なく、コスト削減が可能である。また、微結晶半導体膜でチャネル形成領域を構成することにより１〜２０ｃｍ２／Ｖ・ｓｅｃの電界効果移動度を得ることができる。従って、このＴＦＴを画素部の画素のスイッチング用素子として、さらに走査線（ゲート線）側の駆動回路を形成する素子として利用することができる。
【０１１３】
本形態により、電気特性の信頼性の高いＴＦＴを作製することができる。また、電気特性が優れ、信頼性の高いＴＦＴを有する表示基板を作製することができる。本形態によれば、大幅な改造が必要でなく、最小限の生産設備を追加することで従来の非晶質シリコンＴＦＴの性能を超える信頼性の高いＴＦＴが搭載された表示装置を生産することができる。チャネル形成領域を微結晶半導体で構成することにより、しきい値電圧の変動が抑制され、電界効果移動度が向上し、Ｓ値も小さくなるので、ＴＦＴの高性能化を図ることができる。それにより、表示装置の駆動周波数を高くすることが可能であり、パネルサイズの大面積化や画素の高密度化にも十分対応することができる。さらに、大幅な生産ラインの変更が不要であることから、ＴＦＴの高性能化を図りつつ設備投資及び生産コストの増加を抑えることができる。
【０１１４】
（実施の形態８）
本実施の形態では、表示装置の一形態として、実施の形態７で示すＴＦＴを有する液晶表示装置について、以下に示す。
【０１１５】
はじめにＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について示す。ＶＡ型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。
【０１１６】
図２３及び図２４は、それぞれ画素電極及び対向電極を示している。なお、図２３は画素電極が形成される基板側の平面図であり、図中に示す切断線Ａ−Ｂに対応する断面構造を図２２に表している。また、図２４は対向電極が形成される基板側の平面図である。以下の説明ではこれらの図を参照して説明する。
【０１１７】
図２２は、ＴＦＴ６２８とそれに接続する画素電極６２４、及び保持容量部６３０が形成された基板６００と、対向電極６４０等が形成される対向基板６０１とが重ね合わせられ、液晶が注入された状態を示している。
【０１１８】
対向基板６０１においてスペーサ６４２が形成される位置には、遮光膜６３２、第１の着色膜６３４、第２の着色膜６３６、第３着色膜６３８、対向電極６４０が形成されている。この構造により、液晶の配向を制御するための突起６４４とスペーサ６４２の高さを異ならせている。画素電極６２４上には配向膜６４８が形成され、同様に対向電極６４０上にも配向膜６４６が形成されている。この間に液晶層６５０が形成されている。
【０１１９】
スペーサ６４２はここでは柱状スペーサを用いて示したがビーズスペーサを散布してもよい。さらには、スペーサ６４２を基板６００上に形成される画素電極６２４上に形成してもよい。
【０１２０】
基板６００上には、ＴＦＴ６２８とそれに接続する画素電極６２４、及び保持容量部６３０が形成される。画素電極６２４は、ＴＦＴ６２８、配線、及び保持容量部６３０を覆う絶縁膜６２０、絶縁膜を覆う第３絶縁膜６２２をそれぞれ貫通するコンタクトホール６２３で、配線６１８と接続する。ＴＦＴ６２８は実施の形態７で示すＴＦＴを適宜用いることができる。また、保持容量部６３０は、ＴＦＴ６２８のゲート配線６０２と同様に形成した第１の容量配線６０４と、ゲート絶縁層６０６と、配線６１６、６１８と同様に形成した第２の容量配線６１７で構成される。
【０１２１】
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、液晶素子が形成されている。
【０１２２】
図２３に基板６００上の構造を示す。画素電極６２４は実施の形態７で示した材料を用いて形成する。画素電極６２４にはスリット６２５を設ける。スリット６２５は液晶の配向を制御するためのものである。
【０１２３】
図２３に示すＴＦＴ６２９とそれに接続する画素電極６２６及び保持容量部６３１は、それぞれ画素電極６２４及び保持容量部６３０と同様に形成することができる。ＴＦＴ６２８とＴＦＴ６２９は共に配線６１６と接続している。この液晶パネルの画素（ピクセル）は、画素電極６２４と画素電極６２６により構成されている。画素電極６２４と画素電極６２６はサブピクセルである。
【０１２４】
図２４に対向基板側の構造を示す。遮光膜６３２上に対向電極６４０が形成されている。対向電極６４０は、画素電極６２４と同様の材料を用いて形成することが好ましい。対向電極６４０上には液晶の配向を制御する突起６４４が形成されている。また、遮光膜６３２の位置に合わせてスペーサ６４２が形成されている。
【０１２５】
スリット６２５を設けた画素電極６２４に電圧を印加すると、スリット６２５の近傍には電界の歪み（斜め電界）が発生する。このスリット６２５と、対向基板６０１側の突起６４４とを交互に咬み合うように配置することで、斜め電界が効果的に発生させて液晶の配向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、マルチドメイン化して液晶パネルの視野角を広げている。
【０１２６】
次に、上記とは異なるＶＡ型の液晶表示装置について、図２５乃至図２７を用いて説明する。
【０１２７】
図２５と図２６は、ＶＡ型液晶パネルの画素構造を示している。図２６は基板６００の平面図であり、図中に示す切断線Ａ−Ｂに対応する断面構造を図２５に表している。以下の説明ではこの両図を参照して説明する。
【０１２８】
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にＴＦＴが接続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立して制御する構成を有している。
【０１２９】
画素電極６２４はコンタクトホール６２３において、配線６１８でＴＦＴ６２８と接続している。また、画素電極６２６はコンタクトホール６２７において、配線６１９でＴＦＴ６２９と接続している。ＴＦＴ６２８のゲート配線６０２と、ＴＦＴ６２９のゲート配線６０３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能する配線６１６は、ＴＦＴ６２８とＴＦＴ６２９で共通に用いられている。ＴＦＴ６２８とＴＦＴ６２９は実施の形態７で示すＴＦＴを適宜用いることができる。
【０１３０】
画素電極６２４と画素電極６２６の形状は異なっており、スリット６２５によって分離されている。Ｖ字型に広がる画素電極６２４の外側を囲むように画素電極６２６が形成されている。画素電極６２４と画素電極６２６に印加する電圧のタイミングを、ＴＦＴ６２８及びＴＦＴ６２９により異ならせることで、液晶の配向を制御している。
【０１３１】
対向基板６０１には、遮光膜６３２、第２の着色膜６３６、対向電極６４０が形成されている。また、第２の着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いでいる。図２７に対向基板側の構造を示す。対向電極６４０は異なる画素間で共通化されている電極であるが、スリット６４１が形成されている。このスリット６４１と、画素電極６２４及び画素電極６２６側のスリット６２５とを交互に咬み合うように配置することで、斜め電界が効果的に発生させて液晶の配向を制御することができる。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。
【０１３２】
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、第１の液晶素子が形成されている。また、画素電極６２６と液晶層６５０と対向電極６４０が重なり合うことで、第２の液晶素子が形成されている。また、一画素に第１の液晶素子と第２の液晶素子が設けられたマルチドメイン構造である。
【０１３３】
次に、横電界方式の液晶表示装置について示す。横電界方式は、セル内の液晶分子に対して水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によれば、視野角を約１８０度にまで広げることができる。以下の説明では、横電界方式を採用する液晶表示装置について説明する。
【０１３４】
図２８と図２９は、ＦＦＳ型の液晶表示装置の画素構造を示している。図２８は、ＴＦＴ６２８とそれに接続する画素電極６２４が形成された基板６００と、対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には遮光膜６３２、第２の着色膜６３６、平坦化膜６３７などが形成されている。画素電極は基板６００側に有るので、対向基板６０１側には設けられていない。基板６００と対向基板６０１の間に液晶層６５０が形成されている。
【０１３５】
基板６００上には、第１の画素電極６０７及び第１の画素電極６０７に接続する容量配線６０４、並びに実施の形態７で示すＴＦＴ６２８が形成される。第１の画素電極６０７は、実施の形態７で示す画素電極７７と同様の材料を用いることができる。また、第１の画素電極６０７は略画素の形状に区画化した形状で形成する。なお、第１の画素電極６０７及び容量配線６０４上にはゲート絶縁層６０６が形成される。
【０１３６】
ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁層６０６上に形成される。配線６１６は液晶パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると同時に、ソース領域６１０と接続し、ソース及びドレインの一方の電極となる。配線６１８はソース及びドレインの他方の電極となり、第２の画素電極６２４と接続する配線である。
【０１３７】
配線６１６、配線６１８上に第２の絶縁膜６２０が形成される。また、絶縁膜６２０上には、絶縁膜６２０に形成されるコンタクトホールにおいて、配線６１８に接続する第２の画素電極６２４が形成される。画素電極６２４は実施の形態７で示した画素電極７７と同様の材料を用いて形成する。
【０１３８】
このようにして、基板６００上にＴＦＴ６２８とそれに接続する第１の画素電極６２４が形成される。なお、保持容量は第１の画素電極６０７と第２の画素電極６２４の間で形成している。
【０１３９】
図２９は、画素電極の構成を示す平面図である。画素電極６２４にはスリット６２５が設けられる。スリット６２５は液晶の配向を制御するためのものである。この場合、電界は第１の画素電極６０７と第２の画素電極６２４の間で発生する。第１の画素電極６０７と第２の画素電極６２４の間にはゲート絶縁層６０６が形成されているが、ゲート絶縁層６０６の厚さは５０〜２００ｎｍであり、２〜１０μｍである液晶層の厚さと比較して十分薄いので、実質的に基板６００と平行な方向（水平方向）に電界が発生する。この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がることとなる。また、第１の画素電極６０７と第２の画素電極６２４は共に透光性の電極であるので、開口率を向上させることができる。
【０１４０】
次に、横電界方式の液晶表示装置の他の一例について示す。図３０と図３１は、ＩＰＳ型の液晶表示装置の画素構造を示している。図３１は平面図であり、図中に示す切断線Ａ−Ｂに対応する断面構造を図３０に表している。以下の説明ではこの両図を参照して説明する。
【０１４１】
図３０は、ＴＦＴ６２８とそれに接続する画素電極６２４が形成された基板６００と、対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には遮光膜６３２、第２の着色膜６３６、平坦化膜６３７などが形成されている。画素電極は基板６００側にあるので、対向基板６０１側には設けられていない。基板６００と対向基板６０１の間に液晶層６５０が形成されている。
【０１４２】
基板６００上には、共通電位線６０９、及び実施の形態７で示すＴＦＴ６２８が形成される。共通電位線６０９はＴＦＴ６２８のゲート配線６０２と同時に形成することができる。また、第１の画素電極６０７は略画素の形状に区画化した形状で形成する。
【０１４３】
ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁層６０６上に形成される。配線６１６は液晶パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると同時に、ソース領域６１０と接続し、ソース及びドレインの一方の電極となる。配線６１８はソース及びドレインの他方の電極となり、第２の画素電極６２４と接続する配線である。
【０１４４】
配線６１６、配線６１８上に第２の絶縁膜６２０が形成される。また、絶縁膜６２０上には、絶縁膜６２０に形成されるコンタクトホール６２３において配線６１８に接続する第２の画素電極６２４が形成される。画素電極６２４は実施の形態７で示した画素電極７７と同様の材料を用いて形成する。なお、図３１に示すように、画素電極６２４は、共通電位線６０９と同時に形成した櫛形の電極と横電界が発生するように形成される。また、画素電極６２４の櫛歯の部分が共通電位線６０９と同時に形成した櫛形の電極と交互に咬み合うように形成される。
【０１４５】
画素電極６２４に印加される電位と共通電位線６０９の電位との間に電界が生じると、この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がることとなる。
【０１４６】
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極６２４が形成される。保持容量は共通電位線６０９と容量電極６１５の間にゲート絶縁層６０６を設け、それにより形成している。容量電極６１５と画素電極６２４はコンタクトホール６３３を介して接続されている。
【０１４７】
次に、ＴＮ型の液晶表示装置の形態について示す。図３２と図３３は、ＴＮ型の液晶表示装置の画素構造を示している。図３３は平面図であり、図中に示す切断線Ａ−Ｂに対応する断面構造を図３２に表している。以下の説明ではこの両図を参照して説明する。
【０１４８】
画素電極６２４はコンタクトホール６２３により、配線６１８でＴＦＴ６２８と接続している。データ線として機能する配線６１６は、ＴＦＴ６２８と接続している。ＴＦＴ６２８は実施の形態７に示すＴＦＴのいずれかを適用することができる。
【０１４９】
画素電極６２４は、実施の形態７で示す画素電極７７を用いて形成されている。
【０１５０】
対向基板６０１には、遮光膜６３２、第２の着色膜６３６、対向電極６４０が形成されている。また、第２の着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いでいる。液晶層６５０は画素電極６２４と対向電極６４０の間に形成されている。画素電極６２４と液晶１６１と対向電極６４０が重なり合うことで、液晶素子が形成されている。
【０１５１】
また、基板６００または対向基板６０１にカラーフィルタや、ディスクリネーションを防ぐための遮蔽膜（ブラックマトリクス）などが形成されていても良い。また、基板６００のＴＦＴが形成されている面とは逆の面に偏光板を貼り合わせ、また対向基板６０１の対向電極６４０が形成されている面とは逆の面に、偏光板を貼り合わせておく。
【０１５２】
対向電極１４１は、画素電極７７と同様の材料を適宜用いることができる。画素電極７７と液晶１６１と対向電極１４１が重なり合うことで、液晶素子１３２が形成されている。
【０１５３】
本実施の形態の液晶表示装置は、オフ電流が少なく、電気特性が優れ、信頼性の高いＴＦＴを用いているため、コントラストが高く、視認性の高い液晶表示装置である。実施の形態１乃至６で説明された生産システムは、このような様々な形態の液晶表示装置に生産に適用することができる。
【０１５４】
（実施の形態９）
次に、表示装置の一形態である発光装置について、図１７乃至図１９、及び図３４を用いて説明する。図３４に、駆動回路１２１に用いられるＴＦＴ９３の断面図と、画素部１２２に用いられるＴＦＴ８３の断面図を示す。発光装置としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。また、ここでは、ＴＦＴの作製工程として図１７乃至図１９を用いるが、適宜図１２乃至図１４を用いることができる。
【０１５５】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子及び正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子及び正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０１５６】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。また、発光素子の駆動を制御するＴＦＴ８３として、図１８（Ｃ）に示すチャネルエッチ型のＴＦＴを用いて示すが、チャネル保護型のＴＦＴを適宜用いることができる。
【０１５７】
図１７乃至図１９の工程を経て、図３４に示すように基板５０上にＴＦＴ８３、９３を形成し、ＴＦＴ８３、９３上に保護膜として機能するパッシベーション膜７６を形成する。次に、パッシベーション膜７６上に平坦化膜１１１を形成し、平坦化膜１１１上にＴＦＴ９６の配線層に接続する画素電極１１２を形成する。平坦化膜９１は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサンを用いて形成することが好ましい。
【０１５８】
図３４（Ａ）では画素のＴＦＴ８３がｎ型であるので、画素電極１１２として、陰極を用いるのが望ましいが、逆にｐ型の場合は陽極を用いるのが望ましい。具体的には、陰極としては、仕事関数が小さい公知の材料、例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等を用いることができる。
【０１５９】
次に図３４（Ｂ）に示すように、平坦化膜９１及び画素電極１１２の端部上に、隔壁１１３を形成する。隔壁１１３は開口部を有しており、該開口部において画素電極１１２が露出している。隔壁１１３は、有機樹脂膜、無機絶縁膜またはシロキサンポリマーを用いて形成する。特に感光性の材料を用い、画素電極上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【０１６０】
次に、隔壁１１３の開口部において画素電極１１２と接するように、発光層１１４を形成する。発光層１１４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
【０１６１】
そして発光層１１４を覆うように、陽極を用いた共通電極１１５を形成する。共通電極１１５は、実施の形態７に画素電極７７として列挙した透光性を有する導電性材料を用いた透光性導電膜で形成することができる。共通電極１１５として上記透光性導電膜の他に、窒化チタン膜またはチタン膜を用いても良い。図３４（Ｂ）では、共通電極１１５としＩＴＯを用いている。隔壁１１３の開口部において、画素電極１１２と発光層１１４と共通電極１１５が重なり合うことで、発光素子１１７が形成されている。この後、発光素子１１７に酸素、水素、水分、二酸化炭素等が侵入しないように、共通電極１１５及び隔壁１１３上に保護膜１１６を形成することが好ましい。保護膜１１６としては、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。
【０１６２】
さらに、実際には、図３４（Ｂ）まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
【０１６３】
次に、発光素子の構成について、図３５を用いて説明する。ここでは、駆動用ＴＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。
【０１６４】
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上にＴＦＴ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本実施の形態の画素構成はどの射出構造の発光素子にも適用することができる。
【０１６５】
上面射出構造の発光素子について図３５（Ａ）を用いて説明する。図３５（Ａ）に、駆動用ＴＦＴ７０１がｎ型で、発光素子７０２から発せられる光が陽極７０５側に抜ける場合の、画素の断面図を示す。図３５（Ａ）では、発光素子７０２の陰極７０３と駆動用ＴＦＴ７０１が電気的に接続されており、陰極７０３上に発光層７０４、陽極７０５が順に積層されている。陰極７０３は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして発光層７０４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７０３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７０５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ＩＴＯ、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
【０１６６】
陰極７０３及び陽極７０５で発光層７０４を挟んでいる領域が発光素子７０２に相当する。図３５（Ａ）に示した画素の場合、発光素子７０２から発せられる光は、白抜きの矢印で示すように陽極７０５側に射出する。
【０１６７】
次に、下面射出構造の発光素子について図３５（Ｂ）を用いて説明する。駆動用ＴＦＴ７１１がｎ型で、発光素子７１２から発せられる光が陰極７１３側に射出する場合の、画素の断面図を示す。図３５（Ｂ）では、駆動用ＴＦＴ７１１と電気的に接続された透光性を有する導電性材料７１７上に、発光素子７１２の陰極７１３が成膜されており、陰極７１３上に発光層７１４、陽極７１５が順に積層されている。なお、陽極７１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜７１６が成膜されていてもよい。陰極７１３は、図３５（Ａ）の場合と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７１３として用いることができる。そして発光層７１４は、図３５（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７１５は光を透過する必要はないが、図３５（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜７１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料添加した樹脂等を用いることもできる。
【０１６８】
陰極７１３及び陽極７１５で、発光層７１４を挟んでいる領域が発光素子７１２に相当する。図３５（Ｂ）に示した画素の場合、発光素子７１２から発せられる光は、白抜きの矢印で示すように陰極７１３側に射出する。
【０１６９】
次に、両面射出構造の発光素子について、図３５（Ｃ）を用いて説明する。図３５（Ｃ）では、駆動用ＴＦＴ７２１と電気的に接続された透光性を有する導電性材料７２７上に、発光素子７２２の陰極７２３が成膜されており、陰極７２３上に発光層７２４、陽極７２５が順に積層されている。陰極７２３は、図３５（Ａ）の場合と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７２３として用いることができる。そして発光層７２４は、図３５（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７２５は、図３５（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。
【０１７０】
陰極７２３と、発光層７２４と、陽極７２５とが重なっている部分が発光素子７２２に相当する。図３５（Ｃ）に示した画素の場合、発光素子７２２から発せられる光は、白抜きの矢印で示すように陽極７２５側と陰極７２３側の両方に射出する。
【０１７１】
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。
【０１７２】
なお本実施の形態では、発光素子の駆動を制御するＴＦＴ（駆動用ＴＦＴ）と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であってもよい。
【０１７３】
なお本実施の形態で示す発光装置は、図３５に示した構成に限定されるものではなく、本実施の形態の技術的思想に基づく各種の変形が可能である。
【０１７４】
以上の工程により、発光装置を作製することができる。本実施の形態の発光装置は、オフ電流が少なく、電気特性が優れ、信頼性の高いＴＦＴを用いているため、コントラストが高く視認性の高い発光装置である。実施の形態１乃至６で説明された生産システムは、このような様々な形態の液晶表示装置に生産に適用することができる。
【図面の簡単な説明】
【０１７５】
【図１】実施の形態１に係る生産システムの構成を示す図。
【図２】実施の形態１に係るプラズマＣＶＤ装置の構成を示す図。
【図３】実施の形態１に係るプラズマＣＶＤ装置の構成を示す図。
【図４】実施の形態２に係る生産システムの構成を示す図。
【図５】実施の形態２に係るプラズマＣＶＤ装置とレーザ装置の構成を示す図。
【図６】実施の形態３に係る生産システムの構成を示す図。
【図７】実施の形態３に係るプラズマＣＶＤ装置とレーザ装置の構成を示す図。
【図８】実施の形態４に係る生産システムの構成を示す図。
【図９】実施の形態５に係る生産システムの構成を示す図。
【図１０】実施の形態５に係るプラズマＣＶＤ装置の構成を示す図。
【図１１】実施の形態１乃至５で示される生産システムにおいて適用される表示装置の製造工程の一例を説明するフローチャート。
【図１２】本発明の表示装置の作製方法を説明する断面図。
【図１３】本発明の表示装置の作製方法を説明する断面図。
【図１４】本発明の表示装置の作製方法を説明する断面図。
【図１５】本発明の表示装置の作製方法を説明する上面図。
【図１６】本発明の表示装置の作製方法を説明する断面図。
【図１７】本発明の表示装置の作製方法を説明する断面図。
【図１８】本発明の表示装置の作製方法を説明する断面図。
【図１９】本発明の表示装置の作製方法を説明する断面図。
【図２０】本発明に適用可能な半導体製造装置を説明する上面図。
【図２１】本発明の表示装置の作製方法を説明する断面図。
【図２２】本発明の液晶表示装置を説明する図。
【図２３】本発明の液晶表示装置を説明する図。
【図２４】本発明の液晶表示装置を説明する図。
【図２５】本発明の液晶表示装置を説明する図。
【図２６】本発明の液晶表示装置を説明する図。
【図２７】本発明の液晶表示装置を説明する図。
【図２８】本発明の液晶表示装置を説明する図。
【図２９】本発明の液晶表示装置を説明する図。
【図３０】本発明の液晶表示装置を説明する図。
【図３１】本発明の液晶表示装置を説明する図。
【図３２】本発明の液晶表示装置を説明する図。
【図３３】本発明の液晶表示装置を説明する図。
【図３４】本発明の発光装置の作製方法を説明する断面図。
【図３５】本発明の発光装置に適用可能な画素を説明する断面図。
【符号の説明】
【０１７６】
１０  工程間搬送機構
１１  工程内搬送機構
１２  ストッカ
１３  プラズマＣＶＤ装置
１４  スパッタリング装置
１５  ドライエッチング装置
１６  ウエットエッチング装置
１７  レジスト塗布／現像装置
１８  露光装置
１９  剥離装置
２０  洗浄装置
２１  検査装置
２２  カセット
２３  レーザ処理装置
２４  搬送台車
２５  基板搬送ロボット
２６  基板搬出入室
２７  第１処理室
２８  第２処理室
２９  第３処理室
３０  第４処理室
３１  第５処理室
３２  搬送室
３３  レーザ処理室
３４  レーザ光源
３５  光導入窓
３６  排気手段
３７  ガス供給部
３８  高周波電源
５０  基板
５１  ゲート電極
５２ａ  ゲート絶縁層
５２ｂ  ゲート絶縁層
５２ｃ  ゲート絶縁層
５３ａ  微結晶半導体膜
５３ｂ  ＬＰＳＡＳ膜
５４  バッファ層
５５  不純物半導体膜
５６  マスクパターン
５７  レーザビーム
５９  多階調マスク
５９ａ  グレートーンマスク
５９ｂ  ハーフトーンマスク
６１  ＬＰＳＡＳ膜
６２  バッファ層
６３  半導体膜
６５ａ  導電膜
６５ｂ  導電膜
６６  マスクパターン
７１ａ  配線層
７１ｃ  配線層
７２  ドレイン領域
７３  バッファ層
７４  ＴＦＴ
７５ｃ  配線層
７６  パッシベーション膜
７７  画素電極
８０  レジスト
８１  マスクパターン
８３  ＴＦＴ
８５ａ  導電膜
８６  マスクパターン
８７  バッファ層
８８  ドレイン領域
８９  ドレイン領域
８９ａ  導電膜
９０  ＬＰＳＡＳ膜
９１  平坦化膜
９２ａ  配線層
９２ｂ  配線層
９２ｃ  配線層
９３  ＴＦＴ
９６  ＴＦＴ
１１１  平坦化膜
１１２  画素電極
１１３  隔壁
１１４  発光層
１１５  共通電極
１１６  保護膜
１１７  発光素子
１３２  液晶素子
１４１  対向電極
１６１  液晶
１６３  基板
１６４  遮光部
１６５  回折格子
１６６  光透過量
１６７  半透過部
１６８  遮光部
１６９  光透過量
６００  基板
６０１  対向基板
６０２  ゲート配線
６０３  ゲート配線
６０４  容量配線
６０５  容量配線
６０６  ゲート絶縁層
６０７  画素電極
６０９  共通電位線
６１０  ソース領域
６１５  容量電極
６１６  配線
６１７  容量配線
６１８  配線
６１９  配線
６２０  絶縁膜
６２２  絶縁膜
６２３  コンタクトホール
６２４  画素電極
６２４  画素電極
６２５  スリット
６２６  画素電極
６２７  コンタクトホール
６２８  ＴＦＴ
６２９  ＴＦＴ
６３０  保持容量部
６３１  保持容量部
６３２  遮光膜
６３３  コンタクトホール
６３４  着色膜
６３６  着色膜
６３７  平坦化膜
６３８  着色膜
６４０  対向電極
６４１  スリット
６４２  スペーサ
６４４  突起
６４６  配向膜
６４８  配向膜
６５０  液晶層
６５１  液層素子
６５２  液晶素子
７０１  駆動用ＴＦＴ
７０２  発光素子
７０３  陰極
７０４  発光層
７０５  陽極
７１１  駆動用ＴＦＴ
７１２  発光素子
７１３  陰極
７１４  発光層
７１５  陽極
７１６  遮蔽膜
７１７  導電性材料
７２１  駆動用ＴＦＴ
７２２  発光素子
７２３  陰極
７２４  発光層
７２５  陽極
７２７  導電性材料
【図１】
0005307992.tif 000002
【図２】
0005307992.tif 000003
【図３】
0005307992.tif 000004
【図４】
0005307992.tif 000005
【図５】
0005307992.tif 000006
【図６】
0005307992.tif 000007
【図７】
0005307992.tif 000008
【図８】
0005307992.tif 000009
【図９】
0005307992.tif 000010
【図１０】
0005307992.tif 000011
【図１１】
0005307992.tif 000012
【図１２】
0005307992.tif 000013
【図１３】
0005307992.tif 000014
【図１４】
0005307992.tif 000015
【図１５】
0005307992.tif 000016
【図１６】
0005307992.tif 000017
【図１７】
0005307992.tif 000018
【図１８】
0005307992.tif 000019
【図１９】
0005307992.tif 000020
【図２０】
0005307992.tif 000021
【図２１】
0005307992.tif 000022
【図２２】
0005307992.tif 000023
【図２３】
0005307992.tif 000024
【図２４】
0005307992.tif 000025
【図２５】
0005307992.tif 000026
【図２６】
0005307992.tif 000027
【図２７】
0005307992.tif 000028
【図２８】
0005307992.tif 000029
【図２９】
0005307992.tif 000030
【図３０】
0005307992.tif 000031
【図３１】
0005307992.tif 000032
【図３２】
0005307992.tif 000033
【図３３】
0005307992.tif 000034
【図３４】
0005307992.tif 000035
【図３５】
0005307992.tif 000036