(57)【特許請求の範囲】
【請求項１】
絶縁性基板上に、水素ガスとシランガスを用いてプラズマ成膜法によりアモルファスシリコン膜を成膜し、レーザアニールによりこのアモルファスシリコン膜を結晶化して活性多結晶シリコン膜を形成し、この活性多結晶シリコン膜にフォトリソ加工及びエッチング加工を施して半導体層を形成する工程と、
前記半導体層が形成される絶縁性基板にバイアス電位を印加しながら、アンモニアガスを用いてプラズマ窒化処理して前記半導体層表面に窒化ケイ素からなる界面層を形成する工程と、
前記界面層が形成される半導体層を覆うよう絶縁性基板の全面に酸化シリコンからなるゲート絶縁層を、前記プラズマ窒化処理に引き続いて同じプラズマ処理装置内で連続したプラズマＣＶＤ成膜法により成膜する工程と、
前記ゲート絶縁層上にゲート電極となる導電体膜をスパッタ成膜法により成膜した後、フォトリソ加工及びエッチング加工により不要部分を除去し、ゲート電極を形成する工程と、
前記ゲート電極の上方から不純物のイオンを半導体層に注入することにより、前記半導体層のゲート電極の下方を除いた領域にソース領域部およびドレイン領域部を各々形成する工程と、
全面に絶縁膜からなる保護層をプラズマＣＶＤ成膜法により成膜し、フォトリソ加工及びエッチング加工によりこの保護層、ゲート絶縁層および窒化シリコンからなる界面層をパターニングして、ソース領域部およびドレイン領域部に各々達するコンタクトホールを形成する工程と、
全面に導電体膜を成膜し、フォトリソ加工及びエッチング加工によりこの導電体膜をパターニングして、ソース電極およびドレイン電極をそれぞれ形成する工程とを有し、
前記ゲート絶縁層はモノシランガスと亜酸化窒素ガスを主成分とする混合ガス雰囲気中で、プラズマ励起電極に周波数１００ＭＨｚ程度の高周波電力を供給すると共に、前記絶縁性基板にも周波数５０ｋＨｚないし１．６ＭＨｚの高周波電力を供給することにより形成し、
前記アンモニアガスを用いた前記プラズマ窒化処理は、プラズマ励起電極に周波数４０ＭＨｚの高周波電力を供給すると共に、サセプタ電極に支持され、プラズマ窒化処理される絶縁性基板にも１３．５６ＭＨｚの高周波電力を供給することにより行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記界面層の膜厚は５ｎｍから１０ｎｍである請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極はアルミニウムまたは銅を含み、前記ソース電極およびドレイン電極はクロム、モリブデンあるいはタングステンを含み、前記不純物イオンはリン又は砒素を含む、請求項１又は請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、活性多結晶シリコンからなる半導体層の界面特性を向上させた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
活性多結晶シリコンからなる半導体層を持つ半導体装置の一例として、従来の薄膜トランジスタの一構造例を図５に示す。
【０００３】
この薄膜トランジスタは、絶縁性のガラス基板１０１上に形成したチャネル生成部１０２の両側をソース領域部１０３とドレイン領域部１０４とで挟んで構成した活性多結晶シリコンからなる半導体層１１２を設けている。半導体層１１２を含む基板１０１全面上に酸化ケイ素からなるゲート絶縁層１０６と、ゲート絶縁層１０６を介して、チャネル生成部１０２と対峙したゲート電極１０７とが設けられている。ゲート電極１０７およびゲート絶縁層１０６を覆って保護膜１０８が設けられ、この保護膜１０８及びゲート絶縁層１０６を貫通して形成したコンタクトホール１０９を通して、ソース領域１０３およびドレイン領域１０４に各々接続するソース電極１１０およびドレイン電極１１１が保護膜１０８上に設けられている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
かかる構造の薄膜トランジスタにおいては、半導体層１１２とゲート絶縁層１０６との間で界面にて、半導体層中の欠陥が顕在化し、ゲート電圧の増加に伴って半導体層のキャリヤ移動度が低下するという恐れがあった。
【０００５】
本発明は、上記課題を解決するためになされたものであり、半導体層と絶縁層との間の界面特性である半導体層のキャリヤ移動度の低下を防止した半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、活性多結晶シリコンからなる半導体層と、酸化ケイ素からなる絶縁層との間に窒化ケイ素からなる界面層を設けている。かかる界面層は、窒化ケイ素中の窒素元素が活性多結晶シリコン膜中に拡散し活性多結晶シリコン膜中の格子歪みを補償すると考えられ、上記半導体層と上記絶縁層との所望の界面特性を満たすことができる。また上記界面層の界面形成しながら半導体層である活性多結晶シリコン層の界面欠陥補償を同時にすることができる。しかも、半導体装置特に薄膜トランジスタにおいては、絶縁層であるゲート絶縁層に使用する酸化ケイ素自体が優れた絶縁耐圧特性を持っているので、薄膜トランジスタに要求される絶縁耐圧特性をも満足することができる。
【０００７】
上記界面層は、活性多結晶シリコン膜中に拡散し活性多結晶シリコン膜中の格子歪みを補償するための膜厚として５ｎｍ以上であることが必要である。上記界面層は、膜厚１０ｎｍであれば十分な格子歪み補償効果を有している。１０ｎｍを越える膜厚の界面層は、形成するためのプラズマ処理時間が長時間化するだけで、格子歪み補償効果の向上が認められない。従って上記界面層の膜厚は、５ｎｍないし１０ｎｍであることが望ましい。上記絶縁層の厚さは、所望による。
【０００８】
また本発明に係る半導体装置の製造方法は、活性多結晶シリコンからなる半導体層の表面をアンモニアガスとシランガスを用いてプラズマ処理して前記半導体層表面に窒化ケイ素からなる界面層を形成し、上記界面層上に亜酸化窒素ガスとシランガスを用いてプラズマ処理して酸化ケイ素からなる絶縁層を形成することを特徴としている。
【０００９】
かかる方法によれば、アンモニアガスのプラズマ処理によって活性多結晶シリコン表面を確実に窒化して所望の界面特性を持つ界面層を形成することができる。かつ活性多結晶シリコン層表面に界面形成しながら、活性多結晶シリコン層の欠陥の補償を同時にすることができる。
【００１０】
アンモニアガスとシランガスとを用いた上記プラズマ処理は、１３．５６ＭＨｚより高い高周波の周波数にて放電して行うことが望ましい。これは、上記ガスを分解すると共に、窒化処理される活性多結晶シリコンからなる半導体層に損傷を与える恐れがない放電エネルギーを得るためである。
【００１１】
本発明にかかる半導体装置の製造方法においては、上記半導体層を形成した絶縁性基板にバイアス電位を印加しながら、アンモニアガスとシランガスとを用いた上記プラズマ処理を行うのは望ましい。これは、半導体層および界面層に電位エネルギーを与えることにより、窒化ケイ素からなる界面層中の窒素元素を活性多結晶シリコンからなる半導体層中へ拡散することを促進するためである。
【発明の効果】
【００１２】
本発明によれば、半導体層と絶縁層との間の界面特性である半導体層のキャリヤ移動度の低下を防止した半導体装置を提供できる。また本発明の製造方法によれば、上記界面特性を有する半導体装置を製造することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態の半導体装置を示す断面図である。
【図２】本発明の実施の形態の半導体装置の製造工程を示す断面図である。
【図３】同、製造工程の続きを示す断面図である。
【図４】本発明の実施の形態に用いるプラズマ処理装置である。
【図５】従来の半導体装置を示す断面図である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて説明する。まず、本発明の半導体装置の実施の形態を図１を用いて説明する。この薄膜トランジスタは、ガラス等からなる透明な絶縁性基板１上に形成したチャネル生成部２の両側をソース領域部３とドレイン領域部４とで挟んで構成した活性多結晶シリコンからなる半導体層１２を設けている。ここでチャネル生成部２は、不純物を含まない活性多結晶シリコン膜である。ソース領域部３及びドレイン領域部４はリン元素が活性多結晶シリコン中に注入された低抵抗半導体膜である。
【００１５】
半導体層１２表面に、窒化ケイ素からなる界面層５が設けられている。半導体層１２及び界面層５を含む前記基板１上に、酸化ケイ素からなるゲート絶縁層６が設けられている。ゲート電極７が界面層５およびゲート絶縁層６を介してチャネル生成部２と対峙する位置に設けられている。ゲート電極７を形成する材料は、アルミニウムあるいは銅等の抵抗値が低い金属を用いると、配線の電気抵抗に起因する配線遅延を防止することができ望ましい。
【００１６】
ソース領域部３およびドレイン領域部４に、各々ソース電極１０およびドレイン電極１１とが接続されている。ソース電極１０およびドレイン電極１１は、クロム、モリブデンあるいはタングステン等がｎ＋多結晶シリコン膜との良好な接続を得て望ましい。ソース電極１０およびドレイン電極１１は、ゲート絶縁層６、界面層５およびゲート電極７上に形成された保護膜８に形成されたコンタクトホール９を通して、ソース領域３およびドレイン領域４と接続している。
【００１７】
次に本実施の形態の半導体装置の製造方法を説明する。絶縁性基板１上に、水素ガスとシランガスを用いてプラズマ成膜法によりアモルファスシリコン膜を成膜し、レーザアニールによりこのアモルファスシリコン膜を結晶化して活性多結晶シリコン膜を形成する。この活性多結晶シリコン膜にフォトリソ加工及びエッチング加工を施して、図２（Ａ）に示す半導体層１２を形成する。
【００１８】
半導体層１２表面を図２（Ｂ）に示すように窒化シリコンからなる界面層５で覆うよう、プラズマ窒化処理する。プラズマ窒化処理は、図４に示すようなプラズマ処理装置を用いて行う。このプラズマ処理は、プラズマ励起電極２２に周波数４０ＭＨｚの高周波電力を供給すると共に、サセプタ電極２４に支持され、プラズマ窒化処理される基板１にも１３．５６ＭＨｚの高周波電力を供給することにより行う。図４において、符号２１はプラズマ励起電源、符号２２はプラズマ励起電極、符号２３はバイアス電源、符号２４はサセプタ電極を各々示す。
【００１９】
窒化処理を施した半導体層１２を覆うよう基板１の全面に酸化シリコンからなるゲート絶縁層６を、上述のプラズマ窒化処理に引き続いて同じプラズマ処理装置内で連続したプラズマＣＶＤ成膜法により図２（Ｃ）に示すよう成膜する。このプラズマ処理は、モノシランガスと亜酸化窒素ガスを主成分とする混合ガス雰囲気中で、プラズマ励起電極２２に周波数１００ＭＨｚ程度の高周波電力を供給すると共に、基板１にも周波数５０ｋＨｚないし１．６ＭＨｚの高周波電力を供給することにより行う。
【００２０】
ゲート絶縁層６上にゲート電極となる導電体膜をスパッタ成膜法により成膜した後、フォトリソ加工及びエッチング加工により不要部分を除去し、図２（Ｄ）に示すようゲート電極７を形成する。
【００２１】
次いでゲート電極７の上方からリン、砒素等の不純物のイオンを半導体層１２に注入することにより、半導体層１２のゲート電極７の下方を除いた領域をｎ＋型シリコン層とし、ソース領域部３およびドレイン領域部４を図３（Ｅ）に示すように各々形成する。ここで半導体層１２の中央部で不純物イオンが注入されなかった領域がチャネル生成部２となる。
【００２２】
全面に絶縁膜からなる保護層８をプラズマＣＶＤ成膜法により成膜し、フォトリソ加工及びエッチング加工によりこの保護層８、ゲート絶縁層６および窒化シリコンからなる界面層５をパターニングして、図３（Ｆ）に示すようなソース領域部３およびドレイン領域部４に各々達するコンタクトホール９を形成する。次いで全面に導電体膜を成膜しパターニングして、図３（Ｇ）に示すようなソース電極１０およびドレイン電極１１をそれぞれ形成する。以上の工程により図１に示した薄膜トランジスタが完成する。
【００２３】
図１に示した半導体装置を作成し、チャネル生成部２のキャリヤ移動度を測定した。窒化シリコンからなる界面層５の形成方法は以下の通りである。図２（Ａ）に示す活性多結晶シリコンからなる半導体層１２が形成された基板１を、図４に示したプラズマ処理装置のサセプタ電極２４上に載置し、プラズマ処理室２５内に、ガス導入管２６を通してアンモニアガスを毎時３６リットルの流量で供給した。
【００２４】
ついで、プラズマ励起電源２１からプラズマ励起電極２２に周波数４０ＭＨｚの高周波電力を供給しプラズマを発生させ、さらにバイアス電源２３からサセプタ電極２４に周波数１３．５６ＭＨｚの高周波電力を印加し１分間プラズマ処理することにより、半導体層１２表面を約８ｎｍの窒化ケイ素からなる界面層５で覆った。この界面層を有する半導体装置のキャリヤ移動度は、ゲート電圧を５Ｖとした場合約１００ｃｍ2／Ｖ・ｓｅｃであった。またゲート電圧を１５Ｖとした場合のキャリヤ移動度は、若干低下したがゲート電圧５Ｖの場合とほとんど差がなかった。
【００２５】
これに対し、この界面層が無いこと以外全く同一の条件で図４に示した従来構造の半導体装置を作成し、そのチャネル生成部１０２のキャリヤ移動度を測定した。この従来構造の半導体装置のキャリヤ移動度は、ゲート電圧を５Ｖとした場合には１００ｃｍ2／Ｖ・ｓｅｃであった。一方ゲート電圧を１５Ｖとした場合のキャリヤ移動度は、ゲート電圧５Ｖの場合と比較して著しく低下した。
【００２６】
以上説明したように本発明によれば、半導体層と絶縁層との間の界面特性である半導体層のキャリヤ移動度の低下を防止した半導体装置を提供できる。また本発明の製造方法によれば、上記界面特性を有する半導体装置を製造することが可能となる。
【符号の説明】
【００２７】
１ 基板
２ チャネル生成部
３ ソース領域部
４ ドレイン領域部
５ 界面層
６ ゲート絶縁層
７ ゲート電極
８ 保護層
９ コンタクトホール
１０ ソース電極
１１ ドレイン電極
１２ 半導体層
２１ プラズマ励起電源
２２ プラズマ励起電極
２３ バイアス電源
２４ サセプタ電極
２５ プラズマ処理室
２６ ガス導入管
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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