(57)【特許請求の範囲】
【請求項１】
第一導電型のドリフト層の表面に、活性領域となる表面側ＭＯＳ領域を取り囲む第二導電型の分離層の形成位置に予めトレンチを形成し、該トレンチを形成する際にエッチングマスクとして用いた酸化膜を拡散マスクとして前記トレンチ内表面に第二導電型の高濃度拡散層を形成した後、前記トレンチ内に第二導電型のエピタキシャル層を堆積成長させ、前記分離層の形成位置を含む前記ドリフト層の表面全面の平坦化を行った後、前記活性領域内に選択的に形成される第二導電型のベース領域と該ベース領域の表面に選択的に形成される第一導電型のエミッタ領域と前記ドリフト層と前記エミッタ領域とに挟まれた前記ベース領域表面にゲート絶縁膜を介して形成されるゲート電極とを有する前記表面側ＭＯＳ領域を形成し、熱処理により前記エピタキシャル層と前記高濃度拡散層を前記分離層とした後、前記ドリフト層の裏面側を前記分離層が露出するまで研削し、研削後のドリフト層の裏面に、前記露出した分離層と周辺で接続される第二導電型コレクタ層を前記ドリフト層の裏面全面にイオン注入とアニールを行うことで形成することを特徴とする逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法。
【請求項２】
分離層形成用トレンチ内表面に形成される拡散層が気相拡散法により形成されることを特徴とする請求項１記載の逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法。
【請求項３】
分離層形成用トレンチ内表面に形成される拡散層が瞬間気相拡散法により形成されることを特徴とする請求項２記載の逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置などに使用されるパワー半導体装置に係り、特にはマトリックスコンバータなどの用途に必要な逆耐圧を持った逆阻止ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の製造方法に関する。
【背景技術】
【０００２】
図２１に示したような従来のプレーナＭＯＳ構造を有するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）は、主要な用途であるインバータ回路やチョパー回路では、直流電源下で使用されるので、耐圧については順方向の耐圧さえ確保できれば問題はなく、素子設計の段階から逆方向耐圧確保を考慮せずに作られていた。
しかし、最近、半導体電力変換装置において、ＡＣ（交流）／ＡＣ変換、ＡＣ／ＤＣ（直流）変換、ＤＣ／ＡＣ変換を行うため、直接リンク形変換回路等のマトリクスコンバータの用途に双方向スイッチング素子を使用することにより、回路の小型化、軽量化、高効率化、高速応答化および低コスト化を図るようになった。そこで、前記双方向スイッチング素子をＩＧＢＴの逆並列接続として構成するために、有効な逆耐圧を持ったＩＧＢＴが要望されるようになった。その他、いっそうの低オン電圧、低スイッチング損失特性も当然ながら求められる。
【０００３】
従来のＩＧＢＴ（図２１）は、前述のように、有効な逆阻止能力（逆耐圧）を確保するような素子設計および製造方法がとられていないので、逆耐圧を確保するためには直列にダイオードを接続して変換装置を構成する必要がある。そうすると、ダイオードも含めた発生損失が大きくなり、変換装置の変換効率の低下を招く。さらに、素子点数が多くなって変換装置の小型化、軽量化、低コスト化が困難となる。これらの点に、逆阻止能力を持ったＩＧＢＴの存在意義が生じる。
前記図２１は、前述の逆耐圧を実質的に有しない従来のＩＧＢＴの要部断面図である。このＩＧＢＴ２００は逆バイアスされないことを前提としたデバイスとして作製されているので、エミッタ電極１０４をグラウンド電位とし、コレクタ電極１０５を負電位とする逆バイアスを加えた場合に電界が集中しやすい符号Ａ（図２１）で示すコレクタ接合１０２表面近傍は、ダイシング等による機械的な切断歪を備えたままの切断部１０３で何らの処理もされておらず、当然ながら十分な逆耐圧は得られない。
【０００４】
図２２は、従来の低オン電圧、低スイッチング損失特性も備える逆阻止ＩＧＢＴ３００を示す要部断面図である。この逆阻止ＩＧＢＴ３００では、前述の切断歪による接合への影響を無くして逆耐圧を有効にするための分離層１０７を表面（片面）からの拡散のみによって形成したＩＧＢＴである。このＩＧＢＴを双方向耐圧６００Ｖのデバイスとする場合、仕上がリ厚さ１００μｍ程度の薄いＮＰＴ（Ｎｏｎ  Ｐｕｎｃｈ  Ｔｈｒoｕｇｈ）ウエハ（耐圧１２００Ｖではウエハ厚２００μｍ程度）とすることができる。このＩＧＢＴでは、さらにコレクタ層１０６を薄くし、その不純物濃度を低く制御することにより、オン電圧特性とターンオフ損失に関するトレードオフ関係を解消した逆阻止ＩＧＢＴとすることができるメリットがある（特願２００５−０００１４７号明細書の背景技術の項および図５参照）。
【０００５】
しかし、前記図２２に示す構造の逆阻止ＩＧＢＴ３００の場合、前記分離層１０７の形成については、初期の厚いウエハに表面（片面）からのボロン拡散により、１２０μｍ程度（逆阻止耐圧６００Ｖ素子用ウエハの仕上がり厚さ１００μｍの場合）の深さの分離層１０７を作るために、ウエハ表面にマスク酸化膜の開口部として形成される分離層幅（面に平行な方向）を１００μｍとすると、熱拡散によって横方向（面に平行な方向）にも約１００μｍ程度、両側に拡がるために最終的には幅が３００μｍにもなり、チップ面積の利用効率が悪いだけでなく、コスト面でも不利益となる。仕上がりウエハ（基板）厚が２００μｍ（耐圧１２００Ｖ）の場合は、さらに分離層１０７は大きく拡がって、チップ面積の利用効率が悪くなるだけでなく、拡散時間も極めて長時間になるので、生産性も悪くなり、実用性が低下する。
【０００６】
一方、前述のように片面拡散による分離層形成ではなく、両面からの拡散により分離層を形成する技術も知られており、この方法によれば、拡散時間を一気に半分にすることができるが（逆に言えば、半分にしかならないとも言える）、低オン電圧、低スイッチング損失特性を得るには、半導体基板（ウエハ）の厚さを分離拡散前の段階から、仕上がり厚さの薄いウエハとして工程に流す必要があるので、ウエハ割れが増大し、結果的にコストアップとなってしまう難点がある。
さらに、前記特願２００５−０００１４７号明細書の背景技術の項および図５に示される前記分離層を形成するための表面（片面）からのボロン拡散は、基板表面荒れを抑制するために、酸素ガスを含む雰囲気中で行なわれる（この点は前述の両面からの分離拡散方法も同じ）。ただし、片面からの分離拡散方法は特に拡散時間が両面からの拡散に比して約２倍と長いので、特に高濃度の酸素イオンがウエハ中に取り込まれる。取り込まれた酸素は４００℃〜５００℃の熱処理を受けるとドナー化することが分かっている。このドナー化は拡散プロファイルの変動をもたらすので、大きな問題となる。
【０００７】
このドナー化の問題とその対策について詳述すると、前記逆阻止ＩＧＢＴの製造工程では、５００μｍ以上の厚いｎ型半導体基板（ウエハ）を工程に投入し、高温長時間を要する分離（拡散）層形成と表面側ＭＯＳ構造など活性領域の形成工程終了後、前記分離層が裏面に露出するように裏面研削した後に、裏面側にボロンのイオン注入とアニール処理を施すことによって裏面側のｐコレクタ層を形成する工程を必要とする。このｐコレクタ層の形成工程では、表面側のアルミニウム電極等の表面構造に損傷（５００℃以上で発生する）を与えないように、通常４００℃〜５００℃の範囲のアニール熱処理が行われる。しかし、この４００℃〜５００℃の熱履歴によって、前述のように酸素のドナー化が進み、ドリフト層のプロファイルが大きく変動するので、前述のように問題となる。従って、前述の酸素のドナー化を避けるためには、裏面アニール温度を４００℃以下とせざるを得ない。しかし、このような低温アニールでは、打ち込まれたボロンイオンが十分に活性化されず、またイオンの打ち込みによる結晶欠陥も十分に修復されないため、逆バイアス印加時に大きな漏れ電流が生じるという問題が発生する。しかも４００℃以下の低温アニールであっても、取り込まれる酸素の一部はドナー化するので、ドリフト層のプロファイルも、前述よりは少ないとしても変動することを完全には抑えられない。そのため、デバイス設計時に、予め、前記プロファイルの変動を見込んでおく必要があり、デバイス設計を難しくする原因の一つであるプロファイルの変動要因を完全には排除できない。このため、低オン電圧、低スイッチング損失特性を備える逆阻止ＩＧＢＴの製造技術の一つとして、できる限りドリフト層に高濃度の酸素が取り込まれない分離層の形成方法が望まれる。
【０００８】
そのような高濃度酸素が取り込まれない分離層の形成方法の一つとして、ウエハの分離層を形成する位置に合わせて、絶縁膜とフォトレジストをマスクとして、予めトレンチを形成しておき、トレンチ内をボロンドープされたエピタキシャルシリコンで埋め、活性領域内の拡散層（機能領域）の形成のために必要な熱処理により、トレンチの周囲にも同時にボロン拡散層を形成するようにして、分離層の形成のためだけの高温の拡散時間を実質的に無くすようにした発明が出願されている（特願２００５−０００１４７号明細書の特許請求の範囲）。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記特願２００５−０００１４７号明細書に記載の、分離層用トレンチ形成後にトレンチ内をｐ型エピタキシャルシリコンで埋めて、その後の活性領域内のＭＯＳ構造の拡散領域の形成の際に必要な熱処理により、同時に前記トレンチ周囲にもｐ型エピタキシャルシリコンを拡散源とする拡散層を形成して分離層とする方法は、トレンチの周囲に形成される拡散層の広がりを均一にコントロールできず、その結果、逆阻止時に分離層側からの空乏層が部分的に異常に拡がることがあり、それに起因する電気特性不良を防ぐ必要からデバイスの微細化設計を困難にさせるなどの問題が見られる。
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、分離層形成に必要な酸素雰囲気中での高温熱処理時間を大幅に短縮でき、ドリフト層の不純物濃度プロファイル変動の原因となる酸素のドナー化を防ぐために、実質的に新たに酸素を取り込むことなく分離層を形成できる低オン電圧、低スイッチング損失特性を備える逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法を提供することである。
【課題を解決するための手段】
【００１０】
特許請求の範囲の請求項１記載の本発明によれば、第一導電型のドリフト層の表面に、活性領域となる表面側ＭＯＳ領域を取り囲む第二導電型の分離層の形成位置に予めトレンチを形成し、該トレンチを形成する際にエッチングマスクとして用いた酸化膜を拡散マスクとして前記トレンチ内表面に第二導電型の高濃度拡散層を形成した後、前記トレンチ内に第二導電型のエピタキシャル層を堆積成長させ、前記分離層の形成位置を含む前記ドリフト層の表面全面の平坦化を行った後、前記活性領域内に選択的に形成される第二導電型のベース領域と該ベース領域の表面に選択的に形成される第一導電型のエミッタ領域と前記ドリフト層と前記エミッタ領域とに挟まれた前記ベース領域表面にゲート絶縁膜を介して形成されるゲート電極とを有する前記表面側ＭＯＳ領域を形成し、熱処理により前記エピタキシャル層と前記高濃度拡散層を前記分離層とした後、前記ドリフト層の裏面側を前記分離層が露出するまで研削し、研削後のドリフト層の裏面に、前記露出した分離層と周辺で接続される第二導電型コレクタ層を前記ドリフト層の裏面全面にイオン注入とアニールを行うことで形成する逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法とすることにより、前記目的は達成される。
【００１２】
特許請求の範囲の請求項２記載の本発明によれば、分離層形成用トレンチ内表面に形成される拡散層が気相拡散法により形成される特許請求の範囲の請求項１記載の逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法とすることが好ましい。
特許請求の範囲の請求項３記載の本発明によれば、分離層形成用トレンチ内表面に形成される拡散層が瞬間気相拡散法により形成される特許請求の範囲の請求項２記載の逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法とすることが望ましい。
【発明の効果】
【００１３】
本発明によれば、分離層形成に必要な酸素雰囲気中で高温熱処理時間を大幅に短縮でき、ドリフト層の不純物濃度プロファイル変動の原因となる酸素のドナー化を防ぐために、実質的に新たに酸素を取り込むことなく分離層を形成できる逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法を提供できる。
【発明を実施するための最良の形態】
【００１４】
図１〜図１２は本発明の実施例１にかかる逆阻止型絶縁ゲート形バイポーラトランジスタ（逆阻止ＩＧＢＴ）の製造方法を示す半導体基板の要部断面図である。図１３〜図１８は本発明の実施例２にかかる逆阻止ＩＧＢＴの製造方法を示す半導体基板の要部断面図である。図１９は一般的なプレーナ型表面側ＭＯＳ構造を示す断面図、図２０は一般的なトレンチ型表面側ＭＯＳ構造を示す断面図である。
【実施例１】
【００１５】
以下、本発明にかかる逆阻止型絶縁ゲート形バイポーラトランジスタ（逆阻止ＩＧＢＴ）の製造方法について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。以下説明する実施例１は特許請求の範囲の請求項１記載の発明にかかるものである。
図１に示すように、不純物濃度１．５×１０１４ｃｍ−３（約３０Ωｃｍ）のｎ型シリコン基板１を準備する。このシリコン基板１の表面に、後の工程で選択的にエピタキシャル成長させる場合のマスクとなるシリコン酸化膜２を熱酸化法やＣＶＤ法により、厚さ１．０μｍに形成する。次に分離層の形成位置に前記シリコン酸化膜２の開口部を形成するために、所定のフォトリソグラフィ技術により前記開口部に相当するフォトレジストのパターン形成をする。この際、前記フォトレジスト膜６のパターンをトレンチエッチングのマスクとしても使うため、フォトレジスト膜６の厚さを１０μｍ程度に厚くしておくことが望ましい。図２に示すように、前記酸化膜６に開口部８をエッチング形成した後、前記フォトレジスト膜６をそのままにして、図３に示すように、異方性エッチングによりトレンチ９を形成する。不純物濃度１．５×１０１４ｃｍ−３（約３０Ωｃｍ）のｎ型シリコン基板１を用いて、耐圧６００Ｖの逆阻止ＩＧＢＴを製造する場合、前記トレンチ９の深さは１００μｍ、幅は１０μｍが適当である。また、たとえば、抵抗率約６０〜８０Ωｃｍのｎ型シリコン基板１を用いて、耐圧１２００Ｖの逆阻止ＩＧＢＴを製造する場合は、トレンチの深さ２００μｍ、幅２０μｍとする。前記トレンチ９を形成する異方性エッチングはＢｏｓｈプロセスにより行う。エッチングガスとしてＳＦ６を用い、トレンチ９形成中の側壁保護膜形成のためにＣ２Ｈ８ガスを供給する。このようなＢｏｓｈプロセスによる異方性エッチングを行うことにより、フォトレジストとＳｉの選択比は５０前後になり、たとえば、２００μｍのエッチングを行う場合でも、充分にマージンをもって行える。トレンチ９を形成した後、フォトレジスト６の剥離を行う（図４）。
【００１６】
次に、前記フォトレジスト６の剥離後のシリコン基板１を図示しない拡散炉に入れ、ｐ型不純物としての拡散源であるジボラン（Ｂ２Ｈ６）などのガスを前記拡散炉内に供給してシリコン基板１面に吸着させ基板内部に拡散させる。たとえば、８００℃に保持した拡散炉中のシリコン基板１にジボランガスを供給すると、ジボランはボロンと水素に分離し、ボロンはシリコン基板１の表面に堆積すると同時に、酸化膜２によりマスクされていないシリコン基板１中に拡散される。ボロン濃度は拡散源としてのジボランの流量と時間、熱処理条件で制御する（瞬間気相拡散）。この方法により、シリコン基板１表面のボロン濃度として１×１０２０ｃｍ−３程度の高濃度を確保しながら、極めて浅い拡散層１０をトレンチ９内面のみに形成することができる（図５）。この方法によるボロン拡散層１０はトレンチ９の周辺のみに数μｍ以下の均一、高濃度で、浅い拡散層とすることができるので、素子パターンの微細化にも有効である。また、この瞬間気相拡散方法は、縦型炉でもシリコン基板をバッチ処理することができるため、枚葉処理のイオン注入法などに比べて、拡散工程における作業時間を大幅に削減できる。
【００１７】
次に、図６に示すように、トレンチ９内に不純物濃度１×１０１７ｃｍ−３以上の高濃度ｐ型エピタキシャルシリコン層１１を、シリコン基板面内のすべてのトレンチ９が完全に埋まるまで成長させる。このとき、エピタキシャル成長には選択性があるので酸化膜２の表面に前記エピタキシャルシリコン層１１は堆積しない。その後、図７に示すように、酸化膜２を除去すると共にシリコン基板１表面の平坦化を行う。
その後の工程は、前記トレンチ９が無いプレーナ型ＩＧＢＴと同様のプロセスで、前記トレンチ９に埋め込まれた前記エピタキシャルシリコン層１１で取り囲まれたシリコン基板１表面にｐベース領域、ゲート酸化膜、ゲート電極、ｎエミッタ領域、エミッタ電極などの活性領域１２を形成して表面側ＭＯＳ構造を完成させる。この表面側ＭＯＳ構造が形成される際の拡散熱処理により、前記エピタキシャルシリコン層１１と拡散層１０は分離層１３となる（図８）。前記活性領域１２の構造は図１９に示すような平面型のＭＯＳ構造であっても、図２０に示すトレンチＭＯＳ構造であってもよい。前述のような活性領域１２の形成時の熱処理、たとえば、ｐベース領域の拡散形成のための１１００℃で数時間の熱処理により、前述のエピタキシャルシリコン層１１およびその周囲の浅い高濃度拡散層１０はアニールおよびドライブされ、分離層１３として機能する。しかし、この分離層の形成の際に、加えられる熱処理の温度および時間は、シリコン基板表面からの拡散のみによる従来の分離層形成に要する温度、時間に比べれば、無視できるほどであるので、取り込まれる酸素はほとんど無い。
【００１８】
さらに、特願２００５−０００１４７号明細書に記載の発明の、埋め込みｐ型エピタキシャルシリコン層からの分離層形成のように、不均一な拡散による異常な分離層境界（接合）となる問題は、前述のように、本発明では埋め込みｐ型エピタキシャルシリコン層の周辺に、さらに均一で浅い高濃度拡散層１０を設けることにより、回避することができる。
次に、図９の鎖線で示す位置まで、シリコン基板１の裏面から研削して分離層１３を裏面に露出させる（図１０）。図１１に示すように裏面全面にｐ型不純物をイオン注入し、表面側の前記ＭＯＳ構造に対して、熱処理による損傷を与えないように、５００℃以下の温度でアニールを行い、コレクタ層１４を形成する。図１２に示すように、鎖線で切断すると、本発明にかかる低オン電圧、低スイッチング損失特性を備える逆阻止ＩＧＢＴの一チップが完成する。
【００１９】
以上、詳細に説明したように本発明では、従来、高温長時間の熱処理を必要とする分離層の拡散形成に起因してシリコン基板に取り込まれた多量の酸素によるドナー化を避けるために、前述のコレクタ層のアニール温度を４００℃以下で行わざるを得ないことに起因したコレクタ層の不十分な活性化やイオン打ち込みによる結晶欠陥の修復が充分に行えないという問題を、分離層形成を伴う逆阻止ＩＧＢＴにおいても、実質的に新たな酸素の取り込みを防ぐことにより、５００℃によるアニール処理を可能にして解消すると共に、さらに、従来分離層の境界となるコレクタ接合に生じていた不具合をも解消することができるようになる。
【実施例２】
【００２０】
以下、説明する実施例２は特許請求の範囲の請求項２記載の発明にかかるものである。図１３〜図１８は実施例２にかかる逆阻止ＩＧＢＴの製造工程を示す半導体基板の要部断面図である。
まず、シリコン基板として、裏面側のコレクタ層となる高濃度ｐ型基板２１を用い、このｐ型基板２１の表面に低濃度ｎドリフト層２２をエピタキシャル成長させる（図１３）。この低濃度ｎドリフト層２２の不純物濃度は、前記実施例１に記載のシリコン基板１の不純物濃度と同様に、耐圧６００Ｖ、１２００Ｖの各逆阻止ＩＧＢＴを製造する場合は、それぞれ不純物濃度を１．５×１０１４ｃｍ−３（約３０Ωｃｍ）、７．６６×１０１３ｃｍ−３〜５．７４５×１０１３ｃｍ−３（抵抗率約６０〜８０Ωｃｍ）で、厚さを８０μｍ、１８０μｍとする。
【００２１】
その後、前記ドリフト層２２表面から実施例１と同様にシリコン酸化膜２３とフォトレジスト膜２４をトレンチ用マスクとするために、分離層の形成予定位置の酸化膜２３に開口部２５を形成し（図１４）、シリコン基板層２１に達する深さのトレンチ２６を異方性エッチングにより形成する（図１５）。実施例１と同様にトレンチ２６に浅い高濃度ｐ型拡散層２８を気相拡散により形成し、その後ｐ型エピタキシャルシリコン層２７を成長させてトレンチ２６を完全に埋め（図１６）、酸化膜２３を除去し基板表面を平坦化する（図１７）。ｐ型エピタキシャルシリコン層２７で埋め込まれたトレンチに囲まれたドリフト層２２表面の活性領域に表面ＭＯＳ構造２９を形成する（図１８）。前記表面ＭＯＳ構造２９の形成時の熱処理により、同時に高濃度ｐ型拡散層２８とｐ型エピタキシャルシリコン層２７は活性化し、ｐ型分離層３０を形成する。ここで、ｐ型分離層３０とシリコン基板層２１とは同導電型なので、一体化してコレクタ層を形成する。分離層３０の中心で切断すると、逆阻止ＩＧＢＴが完成する。
【００２２】
以上、説明した実施例２による本発明でも、実施例１と同様に、多量の酸素の新たな取り込みを実質的に防ぐことができると共に、さらに、従来分離層の境界となるコレクタ接合に生じていた不具合をも解消することができるようになる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施例１にかかる逆阻止ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その１）。
【図２】本発明の実施例１にかかる逆阻止ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その２）。
【図３】本発明の実施例１にかかる逆阻止ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その３）。
【図４】本発明の実施例１にかかる逆阻止ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その４）。
【図５】本発明の実施例１にかかる逆阻止ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その５）。
【図６】本発明の実施例１にかかる逆阻止ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その６）。
【図７】本発明の実施例１にかかる逆阻止ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その７）。
【図８】本発明の実施例１にかかる逆阻止ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その８）。
【図９】本発明の実施例１にかかる逆阻止ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その９）。
【図１０】本発明の実施例１にかかる逆阻止ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その１０）。
【図１１】本発明の実施例１にかかる逆阻止ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その１１）。
【図１２】本発明の実施例１にかかる逆阻止ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その１２）。
【図１３】本発明の実施例２にかかる逆阻止ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その１）。
【図１４】本発明の実施例２にかかる逆阻止ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その２）。
【図１５】本発明の実施例２にかかる逆阻止ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その３）。
【図１６】本発明の実施例２にかかる逆阻止ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その４）。
【図１７】本発明の実施例２にかかる逆阻止ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その５）。
【図１８】本発明の実施例２にかかる逆阻止ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その６）。
【図１９】従来のプレーナ型表面ＭＯＳ構造を示す要部断面図である。
【図２０】従来のトレンチ型表面ＭＯＳ構造を示す要部断面図である。
【図２１】従来のＩＧＢＴの要部断面図である。
【図２２】従来の逆阻止ＩＧＢＴの要部断面図である。
【符号の説明】
【００２４】
１…            シリコン基板、
２、２３…      シリコン酸化膜、
６、２４、…    フォトレジスト膜
８、２５…      酸化膜の開口部、
９、２６…      トレンチ
１０、２８…    ｐ型拡散層
１１、２７…    ｐ型エピタキシャルシリコン層
１２…          活性層
１３、３０…    ｐ型分離層
１４…          コレクタ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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