(57)【特許請求の範囲】
【請求項１】
入力信号の立上り又は立下りの一方向のエッジ信号を、第１の遅延セルを複数段直列接続した第１の遅延セル群の初段の前記第１の遅延セルに入力し、前記第１の遅延セル群の終段の前記第１の遅延セル以外の特定の段数目の前記第１の遅延セルが反応し、且つ前記終段の前記第１の遅延セルが反応する前に、前記終段の前記第１の遅延セルの出力側を前記初段の前記第１の遅延セルの入力側に接続することによりループ接続して、前記終段の前記第１の遅延セルから出力する前記立上がり又は立下がりの逆方向のエッジ信号を前記初段の前記第１の遅延素子に入力し、前記一方向および逆方向のエッジ信号を巡回させ、該巡回が所定回数に達した後に所望段数目の前記第１の遅延セルから出力信号を出力することを特徴とする位相シフト方法。
【請求項２】
請求項１に記載の位相シフト方法において、
前記所望段目の前記第１の遅延セルから出力する前記出力信号を、第２の遅延セルを複数段直列接続した第２の遅延セル群の内の１つ以上の前記第２の遅延セルを経由させてから出力することを特徴とする位相シフト方法。
【請求項３】
入力信号の立上りのエッジ信号を前記請求項１に記載の方法で第１のルートで遅延させ、前記入力信号の立下りのエッジ信号を前記請求項１に記載の方法で第２のルートで遅延させ、前記第１のルートで得られた出力信号と前記第２のルートで得られた出力信号から、新たな出力信号を生成することを特徴とする位相シフト方法。
【請求項４】
入力信号の立上りのエッジ信号を前記請求項２に記載の方法で第１のルートで遅延させ、前記入力信号の立下りのエッジ信号を前記請求項２に記載の方法で第２のルートで遅延させ、前記第１のルートで得られた出力信号と前記第２のルートで得られた出力信号から、新たな出力信号を生成することを特徴とする位相シフト方法。
【請求項５】
入力信号の立上り又は立下りのエッジを検出する第１のエッジ検出回路と、
該第１のエッジ検出回路の出力信号を遅延させる第１の遅延セルを複数段直列接続した第１の遅延セル群と、
該第１の遅延セル群の内の終段以外の特定の段数目の前記第１の遅延セルの出力信号が変化し、且つ前記終段の前記第１の遅延セルの出力信号が変化する前に、前記終段の前記第１の遅延セルの出力側を初段の前記第１の遅延セルの入力側に接続してループ接続するループ切替制御回路と、
前記第１の遅延セル群の内の所望段数目の前記第１の遅延セルの出力信号の同一方向の変化回数を予め設定した所定数だけカウントするとパルスを出力するカウンタとを備え、
前記カウンタから出力する前記パルスを出力信号としたことを特徴とする位相シフト回路。
【請求項６】
請求項５に記載の位相シフト回路において、
第２の遅延セルを複数段直列接続した第２の遅延セル群と、
前記カウンタから出力する前記パルスを前記第２の遅延セル群の内の１つ以上の前記第２の遅延セルを経由させるセル段数設定回路とを備え、
前記第２の遅延セル群の内の１つ以上の前記第２の遅延セルを経由させた信号を出力信号とすることを特徴とする位相シフト回路。
【請求項７】
第２のエッジ検出回路を備え、
入力信号の立上りのエッジ信号を入力する請求項５に記載の位相シフト回路を立上り側の位相シフト部とし、前記入力信号の立下りのエッジ信号を入力する請求項５に記載の位相シフト回路を立下り側の位相シフト部とし、
前記第２のエッジ検出回路は、前記立上り側の位相シフト部でシフトされた信号で出力信号を立ち上げ、前記立下り側の位相シフト部でシフトされた信号で前記出力信号を立ち下げることを特徴とする位相シフト回路。
【請求項８】
第２のエッジ検出回路を備え、
入力信号の立上りのエッジ信号を入力する請求項６に記載の位相シフト回路を立上り側の位相シフト部とし、前記入力信号の立下りのエッジ信号を入力する請求項６に記載の位相シフト回路を立下り側の位相シフト部とし、
前記第２のエッジ検出回路は、前記立上り側の位相シフト部でシフトされた信号で出力信号を立ち上げ、前記立下り側の位相シフト部でシフトされた信号で前記出力信号を立ち下げることを特徴とする位相シフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単一の遅延時間を有する複数の遅延セルを直列に接続し、その中の任意段数のみを有効にすることで所望の遅延時間を得る位相シフト方法および回路に係り、特に、必要となる遅延セルの全てを直列に接続するのではなく、少ない段数をループ状に接続して繰り返し使うことにより、遅延セル段数の大幅な削減を可能にした位相シフト方法および回路に関するものである。
【背景技術】
【０００２】
ＤＤＲＳＤＲＡＭ（ＤＤＲ：Double Data Rate）の普及に伴い、ＤＬＬ（Delay Locked Loop）回路が必要不可欠となっている。ＤＬＬ回路と呼ばれているが、実質的な目的は、基準クロックに対し９０度や２７０度の位相シフトを行なうための絶対遅延を生成する回路である。
【０００３】
位相シフト回路のひとつの構成方法として、単一の遅延時間を持つ複数の遅延セルを直列に接続し、その中の任意段数だけ有効にすることで、所望の遅延時間を得ることができる（例えば、特許文献１の図９参照）。遅延セルの構成は限定するものではないが、例えばＣＭＯＳゲート回路でも良い。この位相シフト回路におけるシフト量（遅延時間）が基準クロックを基準とした（例えば）９０度の絶対遅延時間となるには、基準クロックの周期Ｔrefと遅延セル１段当たりの遅延時間Ｔdlの２つがわかれば、（Ｔref／Ｔdl）×（９０／３６０）の段数分だけ遅延セルを有効にすれば良い。
【０００４】
しかし、半導体集積回路の中でアナログ的な時間を測定するのは難しいため、位相シフト回路と同じ遅延セルを内部可変遅延として有するＤＬＬ回路を基準クロック１周期でロックさせ、ロックした時に使用している遅延段数を「クロック１周期分の時間」として出力するマスターＤＬＬ回路を用いてクロック周期を測定する。マスターＤＬＬ回路が、例えば遅延セル４００段を使ってロックすれば、それを１／４倍した１００段の遅延セルを位相シフト回路で有効にすれば、基準クロックの９０度分の絶対遅延が得られる。
【０００５】
なお、マスターＤＬＬ回路は、通常、一旦ロックした後も温度変動などによる遅延セルの遅延時間変動を常にトラッキングし、クロック１周期当たりの遅延段数を更新するため（例えば、温度が上がって遅延セルの遅延時間が大きくなると、４００段→３９９段→３９８段と更新していく）、位相シフト回路は「クロック１周期分の段数の１／４の段数を有効にする」という関係を維持していれば、常に９０度分の絶対遅延を維持できる。
【特許文献１】特開平１１−２９８３０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このＤＬＬ回路を利用した位相シフト回路の問題点のひとつとして、セル面積が挙げられる。ＤＤＲＳＤＲＡＭの規格は世代によって異なるが、８００Ｍｂｐｓのデータレート（４００ＭＨｚクロックの両エッジを使う）も視野に入ってきているため、遅延調整の分解能は数１０ｐｓが必要と言われている。つまり遅延セル１段当たりが数１０ｐｓということである。一方、全てのアプリケーションでそのような高速データレートが必要なわけではなく、ＤＤＲＳＤＲＡＭの下限周波数の限界（第一世代では約８０ＭＨｚ）で使われる場合もある。
【０００７】
したがって、位相シフト回路に周波数的な汎用性を持たせようとすると、遅延時間のばらつき（特に遅延時間が最も小さくなる条件）も考慮すれば１０００段オーダーの多大な遅延セルを備えておく必要がある。前記した特許文献１では、その段落００６８に必要な段数だけ直列に接続して構成することが述べられている。
【０００８】
本発明の目的は、少ない数の遅延セルをループ状に接続し、同一の遅延セルを繰り返し使用することにより、遅延セルの段数を大幅に削減できるようにした位相シフト方法および回路を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、請求項１にかかる発明の位相シフト方法は、入力信号の立上り又は立下りの一方向のエッジ信号を、第１の遅延セルを複数段直列接続した第１の遅延セル群の初段の前記第１の遅延セルに入力し、前記第１の遅延セル群の終段の前記第１の遅延セル以外の特定の段数目の前記第１の遅延セルが反応し、且つ前記終段の前記第１の遅延セルが反応する前に、前記終段の前記第１の遅延セルの出力側を前記初段の前記第１の遅延セルの入力側に接続することによりループ接続して、前記終段の前記第１の遅延セルから出力する前記立上がり又は立下がりの逆方向のエッジ信号を前記初段の前記第１の遅延素子に入力し、前記一方向および逆方向のエッジ信号を巡回させ、該巡回が所定回数に達した後に所望段数目の前記第１の遅延セルから出力信号を出力することを特徴とする。
請求項２にかかる発明は、請求項１に記載の位相シフト方法において、前記所望段目の前記第１の遅延セルから出力する前記出力信号を、第２の遅延セルを複数段直列接続した第２の遅延セル群の内の１つ以上の前記第２の遅延セルを経由させてから出力することを特徴とする。
請求項３にかかる発明は、入力信号の立上りのエッジ信号を前記請求項１に記載の方法で第１のルートで遅延させ、前記入力信号の立下りのエッジ信号を前記請求項１に記載の方法で第２のルートで遅延させ、前記第１のルートで得られた出力信号と前記第２のルートで得られた出力信号から、新たな出力信号を生成することを特徴とする。
請求項４にかかる発明の位相シフト方法は、入力信号の立上りのエッジ信号を前記請求項２に記載の方法で第１のルートで遅延させ、前記入力信号の立下りのエッジ信号を前記請求項２に記載の方法で第２のルートで遅延させ、前記第１のルートで得られた出力信号と前記第２のルートで得られた出力信号から、新たな出力信号を生成することを特徴とする。
請求項５にかかる発明の位相シフト回路は、入力信号の立上り又は立下りのエッジを検出する第１のエッジ検出回路と、該第１のエッジ検出回路の出力信号を遅延させる第１の遅延セルを複数段直列接続した第１の遅延セル群と、該第１の遅延セル群の内の終段以外の特定の段数目の前記第１の遅延セルの出力信号が変化し、且つ前記終段の前記第１の遅延セルの出力信号が変化する前に、前記終段の前記第１の遅延セルの出力側を初段の前記第１の遅延セルの入力側に接続してループ接続するループ切替制御回路と、前記第１の遅延セル群の内の所望段数目の前記第１の遅延セルの出力信号の同一方向の変化回数を予め設定した所定数だけカウントするとパルスを出力するカウンタとを備え、前記カウンタから出力する前記パルスを出力信号としたことを特徴とする。
請求項６にかかる発明は、請求項５に記載の位相シフト回路において、第２の遅延セルを複数段直列接続した第２の遅延セル群と、前記カウンタから出力する前記パルスを前記第２の遅延セル群の内の１つ以上の前記第２の遅延セルを経由させるセル段数設定回路とを備え、前記第２の遅延セル群の内の１つ以上の前記第２の遅延セルを経由させた信号を出力信号とすることを特徴とする。
請求項７にかかる発明の位相シフト回路は、第２のエッジ検出回路を備え、入力信号の立上りのエッジ信号を入力する請求項５に記載の位相シフト回路を立上り側の位相シフト部とし、前記入力信号の立下りのエッジ信号を入力する請求項５に記載の位相シフト回路を立下り側の位相シフト部とし、前記第２のエッジ検出回路は、前記立上り側の位相シフト部でシフトされた信号で出力信号を立ち上げ、前記立下り側の位相シフト部でシフトされた信号で前記出力信号を立ち下げることを特徴とする。
請求項８にかかる発明の位相シフト回路は、第２のエッジ検出回路を備え、入力信号の立上りのエッジ信号を入力する請求項６に記載の位相シフト回路を立上り側の位相シフト部とし、前記入力信号の立下りのエッジ信号を入力する請求項６に記載の位相シフト回路を立下り側の位相シフト部とし、前記第２のエッジ検出回路は、前記立上り側の位相シフト部でシフトされた信号で出力信号を立ち上げ、前記立下り側の位相シフト部でシフトされた信号で前記出力信号を立ち下げることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、従来に比べて遅延セルの直列接続段数を大幅に少なくすることができ、セル面積を大幅に縮小できることに加え、この構成により、最低動作周波数の規定は、遅延ループのデューティ維持特性と巡回回数計測の規模のみに依存することになり、対応周波数の下限を考慮した遅延セル面積の増大も抑制される。また、遅延処理は立上りエッジのみを利用して行うので、入力端子に入力されるパルスのデューティを維持して遅延処理し出力端子に出力させることが容易となる。
【発明を実施するための最良の形態】
【００１１】
図１に本発明の実施例の位相シフト回路の構成を示す。Ａは入力クロックの立上りエッジ側の位相シフト部、Ｂは同クロックの立下りエッジ側の位相シフト部を示す。１１はクロックが入力する入力端子、１２は遅延処理されたクロックの出力端子、１３Ａ，１３Ｂ，１４はＤ型のフリップフロップ、１５Ａ，１５Ｂは入力セレクタ、１６Ａ，１６Ｂは単一の遅延時間の遅延セル、１７Ａ，１７Ｂはループ切替制御回路、１８Ａ，１８Ｂはカウンタ、１９Ａ，１９Ｂは単一の遅延時間の遅延セル、２０Ａ，２０Ｂはアンドゲート、２１Ａ，２１Ｂは出力セレクタ、２２はセル段数設定回路、２３はループ巡回回数設定回路である。
【００１２】
ループ切替制御回路１７Ａは、８段直列接続の遅延セル１６Ａの内の所定（図１では４段分）の遅延セルの出力に立上りエッジが現れると、それを検知して入力セレクタ１５Ａの入力側をループ側に切り替えるが、カウンタ１８Ａが設定した値をカウントした時は、入力セレクタ１５Ａをフリップフロップ１３Ａ側に切り替え、同時にフリップフロップ１３Ａをリセットする。ループ切替制御回路１７Ｂも同様である。
【００１３】
セル段数設定回路２２は、立上りエッジ側の位相シフト部Ａの８個のアンドゲート２０Ａおよび立下りエッジ側の位相シフト部Ｂの８個のアンドゲート２０Ｂの内の同じ段数目の１つのアンドゲートにＨ信号を与え、これにより当該アンドゲートのみのゲートを開く。なお、アンドゲート２０Ａの内、初段から７段までのいずれかがゲートを開くときは出力セレクタ２１Ａは遅延セル１９Ａ側の入力側を選択し、終段のアンドゲート２０Ａのみがゲートを開くときは当該終段のアンドゲート２０Ａの側の入力側を選択する。出力セレクタ２１Ｂも同様である。この結果、カウンタ１８Ａ，１８Ｂから出力されるパルスが、当該アンドゲート２０Ａ，２０Ｂと１段以上の遅延セル１９Ａ，１９Ｂまたは全く遅延セルを通過せず、フリップフロッ１４のクロック端子、又はリセット端子に入力される。
【００１４】
ループ巡回回数設定回路２３は、カウンタ１８Ａ，１８Ｂに同じプリセット値を与える。このカウンタ１８Ａ，１８Ｂは当該プリセット値までカウントアップされると、前記したようにループ切替制御回路１７Ａ，１７Ｂに制御信号を与えると同時に、アンドゲート２０Ａ，２０Ｂにパルスを出力する。
【００１５】
本実施例は、複数段直列接続の遅延セルをループ状に接続してそのループで信号を巡回させて遅延時間を生成する点に特徴をもち、図１では入力セレクタ１５Ａとカウンタ１８Ａの間および入力セレクタ１５Ｂとカウンタ１８Ｂの間で、各々８段の遅延セル１６Ａ，１６Ｂによりループが構成されるようにしている。また、カウンタ１８Ａと出力セレクタ２１Ａの間およびカウンタ１８Ｂと出力セレクタ２１Ｂの間で、前記ループ段数よりも１段少ない段数（図では７段）の遅延セル１９Ａ，１９Ｂがそれぞれ接続され、これらを合わせて位相シフト回路としての遅延時間を生成することになる。例えば１００段分の遅延時間が必要な場合は、立上りエッジ側のシフト部Ａでは、入力信号が前段で８段の遅延セル１６Ａのループを１２周した後に、後段の余りの４段の遅延セル１９Ａを通って出力されれば、合計で１００段になる。立下りエッジ側のシフト部Ｂでも同様である。同じ要領でどのような段数指定にも対応可能である。この段数指定は、ループ巡回回数設定回路２３とセル段数設定回路２２により行われる。
【００１６】
さて、初期状態では、入力端子１１からクロックを受けるフリップフロップ１３Ａは、一旦リセットされてクロックの立上りエッジを待っている状態（Ｑ＝Ｌ）である。その後段の入力セレクタ１５Ａはフリップフロップ１３Ａの出力Ｑを選択している状態である。遅延セル１６Ａは、正転型である（反転インバータではない）ので、ループを形成する全ての遅延セル１６Ａの出力がＬになっている。
【００１７】
この状態で、入力端子１１がクロックの立上りエッジを受けると、フリップフロップ１３Ａの出力ＱがＨに変わり、それがセレクタ１５Ａを通って遅延セル１６Ａに伝わり、遅延セル１６Ａの出力が順次Ｈに変わっていく。ただし、このループは、電圧制御発振器のような自己発振機能を備えていないので、ループ接続されたとしても、このままではＬかＨで全てのノードが固定されてしまい、後段のカウンタ１８Ａをカウントアップさせることができなくなる。
【００１８】
そこで、立上りエッジと同様に立下りエッジも意図的に入れてやる必要がある。入力端子１１の立上りエッジを受けたＨの信号が遅延セル１６Ａを伝わっていくが、半分の４段目まできたところで、ループ切替制御回路１７Ａがそれを検知して、入力セレクタ１５Ａの入力側をフリップフロップ１３Ａの側からループ側に切り替え、このとき同時にフリップフロップ１３Ａをリセットする。入力セレクタ１５Ａの入力側がループ側に切り替わった時には、まだ８段目の遅延セル１６Ａの出力はＬなので、今度はこの立下りエッジが遅延セル１６Ａを伝わっていくことになるが、しばらくすると、立上りエッジがループされて戻ってくるため、結果として、立上りエッジと立下りエッジがこのループをぐるぐる巡回し、その巡回回数分をカウンタ１８Ａがカウントする。
【００１９】
カウンタ１８Ａは、ループ巡回回数設定回路２３によって予めプリセットされたカウント値に達すると、その旨をループ切替制御回路１７Ａに通知し、これによりループ切替制御回路１７Ａは入力セレクタ１５Ａの入力側をフリップフロップ１３Ａの側に切り替え、且つこのフリップフロップ１３Ａのリセットを解除して、遅延セル１６Ａのループとフリップフロップ１３Ａは初期状態となり、次のクロックの立上りエッジを待つ。
【００２０】
それと同時にカウンタ１８Ａは、後段のアンドゲート２０Ａに立上りエッジ（正確には出力段のフリップフロップ１４のクロックとして十分なＨ幅を持ったパルス）を流し、ゲートを開いているアンドゲート２０Ａを介して所定段数の遅延セル１９Ａを経由して又は遅延セル１９Ａを経由せず、出力セレクタ２１Ａからフリップフロップ１４のクロック端子に入力する。これにより、フリップフロップ１４はその出力ＱをＨにして、入力端子１１に入力したクロックの立上りエッジに基づく一連の位相シフト動作が完了する。
【００２１】
入力端子１１に入力されるクロックの立下りエッジは、フリップフロップ１３Ｂに入力し、前記した立上りエッジ側の位相シフト部Ａと同様に、立下り側の位相シフト部Ｂにおいて、同様に遅延を受け、出力セレクタ２１Ｂからフリップフロップ１４のリセット信号として入力され、フリップフロップ１４の出力ＱをＬにする。これにより、フリップフロップ１４の出力Ｑからは、入力端子１１に入力したクロックと同じパルス幅で且つ所定の遅延を受けたパルスが出力端子１２に出力する。
【００２２】
位相シフト回路のような遅延セルの多段接続が必要な回路におけるデューティ維持の最大の難題は、遅延セル１段分のＴdlh（立上り遅延）とＴdhl（立下り遅延）の差が遅延段数分だけ累積されてしまう点をどのように解決するかである。従来のように遅延セルを１列に並べただけの構成ではＴdlhとＴdhlの差が直接デューティ維持に響いてしまい、使用条件による変動も大きくなってしまうのだが、本実施例の構成では入力クロックの立上りエッジと立下りエッジが共に、遅延セルを通っている時にはＴdlhだけが位相シフト時間に関係しているため、デューティ崩れの累積は全く心配ない。
【００２３】
もちろん、本実施例の位相シフト回路においても、デューティ崩れが全くないわけではない。出力側のフリップフロップ１４では、出力Ｑのクロックの立上りエッジは出力セレクタ２１Ａの出力信号の立上りエッジからＱ出力の立上りエッジまでの遅延、立下りエッジは出力セレクタ２１Ｂの出力信号の立下りエッジからＱ出力の立下りエッジの遅延を含めて生成されており、デューティ崩れの原因となり得る。しかしながら、これらの部分は、入力周波数や位相シフト量などの条件に依存しない固定的なデューティ崩れであり、遅延時間調整などで比較的容易に調整することができるため、あまり問題にならない。このように、本実施例の位相シフト回路では、入力端子１１に入力されるクロックのデューティを維持して出力端子１２に出力させることが容易であるという特徴をもつ。
【００２４】
なお、本実施例の位相シフト回路では、立上りエッジ側の位相シフト部Ａと立下りエッジ側の位相シフト部Ｂとで遅延ラインが分かれているが、これは柔軟な（幅広い）シフト量に対応するには不可避な構成である。例えば、入力端子１１に入力するクロックのＨ／Ｌの幅が５０／５０のクロックでかつ２７０度の位相シフトをしたい場合は、遅延ループが立上りエッジのシフト動作を行なっている最中に立下りエッジが入力されてしまうので、立上り側と立下り側で異なる遅延ラインが必要となるのである。回路内で立上りエッジ、立下りエッジが干渉しない、例えば、９０度シフト限定の位相シフト回路であれば、入出力部を工夫することにより、遅延セル１６Ａ，１９Ａを遅延セル１６Ｂ，１９Ｂと共通にすることもできる。
【００２５】
また、ループさせる遅延セル１６Ａ，１６Ｂの段数は８段に限られるものではない。この段数は、遅延ループの周辺回路、具体的にはカウンタ１８Ａ，１８Ｂと、ループ切替制御回路１７Ａ，１７Ｂが正常に動作できるぎりぎりの少ない段数に設定されることが好ましく、偶数段である必要もない。
【００２６】
また、ループへの立下りエッジの投入タイミングは、遅延セル１６Ａ，１６Ｂの段数のちょうど半分の４段目出力が立ち上がった時を契機にしているが、これも「半分」という点に限定はなく、終段以外のいずれかの遅延セルの出力が立ち上がった時を契機にすればよい。通常、回路を立上りエッジが通る時間Ｔdlhと立下りエッジが通る時間Ｔdhlはイコールではないため、遅延セル１６Ａ，１６Ｂのループ回路において、立上りエッジと立下りエッジのループを放っておくと、Ｈ幅かＬ幅どちらかが徐々に狭くなり、ついにはパルスがなくなってしまう。従って、対応すべきループ回数だけ立上りエッジと立下りエッジが回っても信号がなくならないような、最適点に立下りエッジが投入されるべきである。
【００２７】
この最適点は、入力セレクタ１５Ａ，１５Ｂを含めた遅延ループのデューティ維持特性（ＴdlhとＴdhlの時間差）、カウンタ１８Ａ，１８Ｂが正常動作するＨパルス幅、ループ切替制御回路１７Ａ，１７Ｂが入力セレクタ１５Ａ，１５Ｂを切り替えるために必要な遅延時間などを総合的に考慮して決定されることになり、それ以外の縛りはない。
【００２８】
さらに、現在主流のプロセスにおいては、何の工夫もない論理ゲートを組み合わせただけの遅延セル（しかも正転なので最低２段のインバータを通る）では、あらゆる条件下で数１０ｐｓ以内の遅延時間を保証することは難しいため、論理ゲート段数の切り替えだけでは刻めない時間差（分解能）を、例えばインバータ出力にぶら下げた容量値を切り替えるなどして実現しており、「微調整部」、「ファイン調整部」などと呼ばれている。
【００２９】
この点について、本実施例で対象としている遅延セルは、粗いステップを刻むための「粗調整部」、「コース調整部」に当たることになる。微調整部は、通常は粗調整部とは別に設けられており面積も大きくはないため図１の構成には含めていないが、必要ならば特定の段の遅延セル１６Ａを図２に示すようにな微調整部をもつ遅延セル１６Ａ１に置き換えればよい。他の遅延セル１６Ｂ，１９Ａ，１９Ｂについても同様である。図２において、ＩＮＶ１，ＩＮＶ２はインバータ、ＳＷ１１〜ＳＷ１Ｎ，ＳＷ２１〜ＳＷ２Ｎはスイッチ、Ｃ１１〜Ｃ１Ｎ，Ｃ２１〜Ｃ２Ｎは容量である。スイッチＳＷ１１〜ＳＷ１Ｎ，ＳＷ２１〜ＳＷ２Ｎの１以上を選択的にオンさせることで、遅延時間の微調整が可能となる。
【００３０】
なお、当然ながら、プロセス進化により、遅延セルの段数の切り替えだけで数１０ｐｓの分解能を達成できる可能性は十分にあるので、そういう意味で微調整部は必須の構成ではない。
【００３１】
図３は遅延セル１６Ａ，１９Ａを遅延セル１６Ｂ，１９Ｂと共通にした本発明の別の実施例の位相シフト回路の構成を示す図である。１４’は出力側のフリップフロップ、２４はフリップフロップ１３Ａ，１３Ｂの出力を入力して入力セレクタ１５Ａに入力させるオア回路、２５は入力クロックの立上りエッジを検出してリセット信号を生成するリセット制御回路である。ここでは、図１における立下り側位相シフト部Ｂ（だだし、フリップフロップ１３Ｂを除く）を削除している。
【００３２】
入力端子１１に入力するクロックの立上りエッジではフリップフロップ１３Ａの出力がＨになり、立下がりエッジではフリップフロップ１３ＢがＨになって、いずれの場合もオア回路２４の出力がＨになり、遅延素子１６Ａのループの動作が開始し、位相シフトが行われる。すなわち、入力クロックの立上りエッジ、立下りエッジの一方が到来すれば、遅延処理が行われる。ただ、ループ動作（指定されたループ回数）が完了しないうちに入力端子１１に逆のエッジが来ると誤動作を起こすので、位相シフト量には制限がある。出力側のフリップフロップ１４’は、反転Ｑ出力がＤ入力に接続されるシンプルな２分周回路（Ｔ型フリップフロップ）を構成している。なお、出力信号ＤＯＵＴの論理が入力信号ＤＩＮと合うように、フリップフロップ１４’のリセットには注意が必要であり、ここでは、リセット制御回路２５で入力クロックをモニタし、回路が必ず入力クロックの立上りエッジから動き始めるようにしている。その他は、図１の位相シフト回路と同じである。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施例の位相シフト回路の構成を示すブロック図である。
【図２】同実施例の微調整部を持つ遅延セルの回路図である。
【図３】本発明の別の実施例の位相シフト回路の構成を示すブロック図である。
【符号の説明】
【００３４】
１１：入力端子
１２：出力端子
１３Ａ，１３Ｂ，１４、１４’：フリップフロップ
１５Ａ，１５Ｂ：入力セレクタ
１６Ａ，１６Ｂ：遅延セル
１７Ａ，１７Ｂ：ループ切替制御回路
１８Ａ，１８Ｂ：カウンタ
１９Ａ，１９Ｂ：遅延セル
２０Ａ，２０Ｂ：アンドゲート
２１Ａ、２１Ｂ：出力セレクタ
２２：セル段数設定回路
２３：ループ巡回回数設定回路
２４：オア回路
２５：リセット制御回路
【図１】
0005158764.tif 000002
【図２】
0005158764.tif 000003
【図３】
0005158764.tif 000004