(57)【特許請求の範囲】
【請求項１】
複数個のメモリ・ブロックを有するメモリと、
前記複数個のメモリ・ブロックの各々に関連する読み書きビットおよび関連するメモリ・ブロックのコピーを有するかもしくは有していたプロセッサを示すための存在ビットを有し、前記読み書きビットに関連する前記メモリ・ブロックが１個よりも多いプロセッサにより読み出されかつ少なくとも１個の他のプロセッサによって書き込まれたときに、前記読み書きビットをセットするように論理構成されたメモリ・ディレクトリと、
各々が前記メモリからの前記メモリ・ブロックをキャッシュ・ラインとしてストアするためのキャッシュを有し、前記読み書きビットがセットされるときにのみメモリ・ブロックに対応する未修正のキャッシュ・ラインを置換する際、前記メモリ・ディレクトリ中の前記存在ビットを更新するように論理構成された少なくとも２個のプロセッサと、
を含むシステム。
【請求項２】
前記メモリ・ブロックの前記読み書きビットの値が前記メモリ・ブロックにアクセスするプロセッサに送られる、請求項１に記載のシステム。
【請求項３】
少なくとも２個のプロセッサが同じチップ内にある、請求項１のシステム。
【請求項４】
前記システムがユニフォーム・メモリ・アクセス（ＵＭＡ）構成中におかれる、請求項１に記載のシステム。
【請求項５】
前記メモリ・ディレクトリの外部から前記読み書きビットをセットするように前記メモリ・ディレクトリが論理構成される、請求項１に記載のシステム。
【請求項６】
ディレクトリ・ベースのキャッシュ・システムにおけるメモリ・ディレクトリのディレクトリ更新を少なくする方法であって、
メモリからのメモリ・ブロックをプロセッサによりリクエストするステップと、
前記プロセッサのキャッシュ中のキャッシュ・ラインとして前記メモリ・ブロックを受け取り、ストアするステップと、
メモリ・ディレクトリに位置づけられかつ前記メモリ・ブロックに関連する読み書きビットを受け取るステップであって、前記読み書きビットに関連するメモリ・ブロックが１個よりも多くのプロセッサにより読み出され、かつ少なくとも１個のプロセッサにより書き込まれたときに、前記読み書きビットはセットされる、前記読み書きビットを受け取るステップと、
前記プロセッサが前記メモリ・ブロックのコピーをそのキャッシュ中に最早有しないことを示すために、前記読み書きビットがセットされるときにのみ前記メモリ・ブロックに対応する未修正のキャッシュ・ラインを置換する際、前記メモリ・ディレクトリに位置づけられた存在ビットを更新するステップと、
を含む前記方法。
【請求項７】
前記メモリ・ブロックをリクエストする前記プロセッサが、少なくとも２個のプロセッサ・コアよりなる、請求項６の方法。
【請求項８】
前記読み書きビットが前記メモリ・ディレクトリの内部での論理構成によってセットされる、請求項６に記載の方法。
【請求項９】
前記読み書きビットが前記メモリ・ディレクトリの外部からの論理構成によってセットされる、請求項６に記載の方法。
【請求項１０】
前記読み書きビットが一旦セットされると、それが決してリセットされず、セットされたままにすることができる、請求項８に記載の方法。
【請求項１１】
動的にもしくは静的にセットされ得る閾値に基づき前記読み書きビットがリセットされる、請求項８に記載の方法。
【請求項１２】
ディレクトリ・ベースのキャッシュ・システムにおけるメモリ・ディレクトリのディレクトリ更新を少なくする方法であって、
プロセッサによるメモリ・ブロックのリクエストを受け取るステップと、
前記メモリ・ブロックが１個よりも多いプロセッサにより読み出されかつ少なくとも１個のプロセッサにより書き込まれたなら、前記メモリ・ブロックに関連する読み書きビットをセットするステップと、
前記リクエストするプロセッサに前記メモリ・ブロックおよび前記メモリ・ブロックに関連する前記読み書きビットを送るステップと、
前記リクエストするプロセッサが未修正ブロックのブロック置換の際該ブロックに関連するＲ／Ｗビットがセットされている場合にのみ送る、前記メモリ・ディレクトリへのディレクトリ更新リクエストを受け取るステップと、
を含む前記方法。
【請求項１３】
前記メモリ・ブロックをリクエストする前記プロセッサが、少なくとも２個のプロセッサ・コアよりなる、請求項１２の方法。
【請求項１４】
前記読み書きビットが前記メモリ・ディレクトリの内部での論理構成によってセットされる、請求項１２に記載の方法。
【請求項１５】
前記読み書きビットが前記メモリ・ディレクトリの外部からの論理構成によってセットされる、請求項１２に記載の方法。
【請求項１６】
前記読み書きビットが一旦セットされると、それが決してリセットされずに、セットされたままにすることができる、請求項１４に記載の方法。
【請求項１７】
動的にもしくは静的にセットされ得る閾値に基づき前記読み書きビットがリセットされる、請求項１４に記載の方法。
【請求項１８】
設計、製造および設計のテストのうちの少なくとも一つのための設計構造の情報を記憶したマシン読み取り可能な記憶媒体であって、
前記設計構造の情報が、
複数個のメモリ・ブロックを有するメモリと、前記複数個のメモリ・ブロックの各々に関連する読み書きビットおよび関連するメモリ・ブロックのコピーを有するかもしくは有していたプロセッサを示すための存在ビットを有し、前記読み書きビットに関連する前記メモリ・ブロックが１個よりも多いプロセッサにより読み出されかつ少なくとも１個の他のプロセッサによって書き込まれたときに、前記読み書きビットをセットするように論理構成されたメモリ・ディレクトリと、各々が前記メモリからの前記メモリ・ブロックをキャッシュ・ラインとしてストアするためのキャッシュを有し、前記読み書きビットがセットされるときにのみメモリ・ブロックに対応する未修正のキャッシュ・ラインを置換する際、前記メモリ・ディレクトリ中の前記存在ビットを更新するように論理構成された少なくとも２個のプロセッサとを含むシステムの情報を、含む、前記記憶媒体。
【請求項１９】
前記設計構造の情報が前記システムを記述するネットリストを含む、請求項１８に記載の記憶媒体。
【請求項２０】
前記設計構造の情報が集積回路のレイアウト・データの交換のために使用されるデータ・フォーマットとして記憶される、請求項１８に記載の記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施は、一般的にはコンピュータ処理の分野および設計構造に関係し、具体的にはコンピュータ処理の分野における設計構造、特にディレクトリ・ベースのキャッシュのディレクトリ更新を少なくする方法および装置に関係する。
【背景技術】
【０００２】
多数のプロセッサおよび分散メモリを含むシステムでは、ディレクトリ・ベースのキャッシュ、コヒーレンス・スキームがプロセッサ相互間のキャッシュ・コヒーレンスを維持するのにしばしば使用されてきた。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、ディレクトリ・ベースのキャッシュを有するシステムにおいてブロック置換中に、メモリ・ディレクトリ更新の回数を少なくするための技術を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の一実施例は、複数個のプロセッサを含み、その各々がそれ自身のキャッシュおよびキャッシュ・ディレクトリを有し、システム・インターコネクト（相互接続）を介してメモリおよびメモリ・ディレクトリに結合されるようなシステムを提供する。前記メモリ・ディレクトリは、ダーティ・ビット、存在（プレゼンス）ビット（前記システム中の各プロセッサごとに一つ）、および読み書きビット（Ｒ／Ｗビット）を含む。前記キャッシュ・ディレクトリはタグ・ビット、状態ビットおよび読み書きビットを含む。 前記読み書きビットは、キャッシュ・ラインが１個よりも多いプロセッサによって既に読み出されているか、あるいは少なくとも１個のプロセッサによって書き込まれているかを決定する論理構成によってセットされる。ブロック置換中、もしいずれかのブロックにおいてその置換が修正されているか、もしくはそのブロックに関連する前記読み書きビットがセットされているなら、プロセッサは前記存在ビットを更新するだけである。こうして、たとえば他のプロセッサによる無効化リクエスト中の潜在的なコヒーレンス強制が前記ディレクトリを更新する。このメカニズムは無効化およびディレクトリ更新の回数を少なくすることになろう。
【０００５】
他の実施例は、設計（デザイン）、製造および設計のテストのうちの少なくとも一つのための設計構造の情報を記憶したマシン読み取り可能な記憶媒体を提供する。前記設計構造の情報は一般にシステムの情報を含む。前記システムは、複数個のメモリ・ブロックを有するメモリと、前記複数個のメモリ・ブロックの各々に関連する読み書きビットおよび関連するメモリ・ブロックのコピーを有するかもしくは有していたプロセッサを示すための存在ビットを有し、前記読み書きビットに関連する前記メモリ・ブロックが１個よりも多いプロセッサにより読み出されかつ少なくとも１個の他のプロセッサによって書き込まれたときに、前記読み書きビットをセットするように論理構成されたメモリ・ディレクトリと、各々が前記メモリからの前記メモリ・ブロックをキャッシュ・ラインとしてストアするためのキャッシュを有し、前記読み書きビットがセットされるときにのみメモリ・ブロックに対応する未修正のキャッシュ・ラインを置換する際、前記メモリ・ディレクトリ中の前記存在ビットを更新するように論理構成された少なくとも２個のプロセッサとを含む。
【発明を実施するための最良の形態】
【０００６】
前記で簡単に要約した本発明のもっと具体的な記述は、実施例のいくつかが添付図面にも示されているが、そのような実施例を参照することによって、本発明の前述の特徴が細部にわたって詳細に理解できるような態様で得られよう。しかしまた添付図面は本発明の典型的な実施例を示しているだけであり、本発明に関しその範囲を制限することを企図しているのではなく、同じような効果のある他の実施例にも適用し得ることを理解されたい。
【０００７】
本発明の実施例は概略、ディレクトリ・ベースのキャッシュ・システムにおいてディレクトリ更新の頻度を少なくする技術を提供することである。プロセッサがメモリ・ディレクトリを更新するとき制御するのにメモリ（キャッシュ・ライン）のブロックごとの読み書きビット（以下、Ｒ／Ｗビットという）を実施例が使用してもよい。以下で詳細に述べるように、未修正のブロックをそのローカル・キャッシュ中で置換するとき、ブロックが多重プロセッサによりアクセスされかつ少なくとも１個のプロセッサにより書き込みされたことをＲ／Ｗビットが示すときプロセッサはそのキャッシュ・ディレクトリを更新するだけでもよい。ディレクトリ更新の回数をこのように制限すると、不必要な無効なリクエストを防止することによってパフォーマンスが改良され得る。
【０００８】
図１はＵＭＡ（Uniform Memory Access）構成１００における多重（マルチ）プロセッサ・システムの実施例を示すブロック図であり、それぞれがキャッシュ１０４およびキャッシュ・ディレクトリ１０６を含む少なくとも２個のプロセッサ１０２と、それらのプロセッサ１０２をメモリ１１０およびメモリ・ディレクトリ１１２に結合するシステム・インターコネクト（相互接続）１０８とを有する。この多重プロセッサ・システムはＮＵＭＡ（Non-Uniform Memory Access）構成に置かれてもよく、そこでは図１のシステムがノードと考えられ、そして少なくとも２個のノードが相互にシステム・インターコネクトを介して結合される。
【０００９】
各プロセッサ１０２中のキャッシュ１０４はメモリ１１０中に位置づけられたデータ（キャッシュ・ライン）のコピーをストアしてもよい。キャッシュ・ディレクトリ１０６は、キャッシュ１０４にストアされた各キャッシュ・ラインごとのエントリを含んでもよい。エントリは、タグ・ビット１１４、状態（ＭＥＳ）ビット１１６、およびＲ／Ｗビット１１８を含んでもよい。タグ・ビット１１４は同じキャッシュ・ブロックに写像（マップ）する（メモリ１１０中の）メモリ・ブロックの一部であってもよい。状態ビット１１６はキャッシュ・ラインがインである状態を表す。例えば、一実施例ではキャッシュ・ラインの状態はＭＥＳＩプロトコルによって決定されてもよい。そこではそのキャッシュが４つの状態（「Ｍ」（修正済み）、「Ｅ」（排他的）「Ｓ」（共有）および「Ｉ」（無効））のうちの一つで表される。
【００１０】
システム１００のメモリ１１０は複数個のメモリ・ブロック（キャッシュ・ライン）１２０よりなっていてもよい。このメモリ・ディレクトリ１１２は、各メモリ１１０中のキャッシュ・ライン１２０ごとにそのキャッシュ・ラインが修正済みの「Ｍ」状態にあるか表すダーティ・ビット１２２ 、存在ビット１２４（そのシステム中のプロセッサごとに一つ）およびＲ／Ｗビット１２６を含むことができるエントリを含んでもよい。
【００１１】
存在ビット１２４は1個または複数個のいずれのプロセッサ１０２がそのキャッシュ１０４中にストアされたキャッシュ・ライン１２０のコピーを有するかを表す。存在ビット１２４は、例えばキャッシュ・ミスの間にメモリ１１０からキャッシュ・ライン１２０をそのビットに関連するプロセッサ１０２が読み出す任意の時点でセットされることができる。存在ビット１２４は、キャッシュ・ラインが他のプロセッサ１０２によって無効にされるときはいつでもリセットされることができる。さらに、存在ビット１２４はブロックの置換中にリセットされることもできる。特に、もし置換中のブロックが修正済み状態にあるか、または少なくとも２個のプロセッサにより読み出されかつ少なくとも１個のプロセッサにより書き込まれたメモリの領域に関連していれば、その存在ビット１２４はブロック置換中にリセットされることができる。キャッシュ・ライン１２０のアクセシビリティはＲ／Ｗビット１２６により決定されることができる。
【００１２】
前述のとおり、Ｒ／Ｗビット１２６は、ある特定のキャッシュ・ライン１２０が少なくとも２個のプロセッサ１０２により読み出されかつ少なくとも１個のプロセッサ１０２により書き込まれているかどうかを表す。一実施例では、Ｒ／Ｗビット１２６がメモリ・ディレクトリの内部にある論理構成によってセットされてもよい。他の実施例では、Ｒ／Ｗビット１２６がメモリ・ディレクトリの外部にある論理構成によってセットされてもよい。 
【００１３】
図２は、論理構成がメモリ・ディレクトリ中のＲ／Ｗビットをセットする一連の動作２００を示す。ステップ２０２で、受け取ったキャッシュ・ラインごとに、論理構成はトランザクション（処理）の型（読み出しもしくは書き込み）を追跡し、どのプロセッサがキャッシュ・ラインをアクセスしているかを追跡する。そのキャッシュ・ラインがステップ２０４で、少なくとも２個のプロセッサ１０２により読み出され、かつステップ２０６で、少なくとも１個のプロセッサ１０２により書き込まれていたと一旦判断されると、論理構成はステップ２０８で、メモリ・ディレクトリ中のＲ／Ｗビットをセットする。しかし、これらの二つの条件のいずれかが満たされないと、ステップ２１０で、Ｒ／Ｗビットがセットされないままである。
【００１４】
一実施例では、Ｒ／Ｗビットがセットされれば、それはセットされたままにすることができ、決してリセットされないのでもよい。他の実施例では、Ｒ／Ｗビットは動的もしくは静的にセットされてもよい閾値に基づいてリセットされてもよい。
【００１５】
前述のとおり、Ｒ／Ｗビットは、その関連するキャッシュ・ラインとともに、キャッシュ・ミスの際、リクエストしているプロセッサに送られてもよい。その後、未修正ブロックのブロック置換の際、プロセッサはそのブロックに関連するＲ／Ｗビットがセットされる場合にのみ（その存在ビットを更新するために）メモリ・ディレクトリへのディレクトリ更新リクエストを送ることを決定してもよい。典型的には、プロセッサはそれがブロックを置換するごとに、それが修正されるか否かに係らず更新リクエストを送る。一般に読み出し専用であるメモリの領域にその更新が行われる場合には、どの（１個もしくは複数個の）プロセッサがそのキャッシュ・ラインのコピーを有するかという正確なレコードを維持する必要はない。その結果、これらの状況でディレクトリ更新リクエストを送れば不必要なバス・トラフィックを生じさせる。従って、複数個のプロセッサ１０２により読み出されかつ書き込まれたメモリの領域へのディレクトリ更新の回数を制限することによって、バスのパフォーマンスを改善することができる。
【００１６】
図3および図4は図１で言及したシステムを示す。特に、これらの図はＲ／Ｗビットがそのシステムにおいてどのようにセットされるかを示す。図３は、プロセッサ１（Ｐ１）３０２およびプロセッサ２（Ｐ２）３０４がそれらのキャッシュ３０８、３１０の各々においてキャッシュ・ライン１（ＣＬ１）３０６を読み出しかつストアした状況を示す。その結果、ＣＬ１  ３０６に対する存在ビット１および２（３１２および３１４）がセットされている。このＲ／Ｗビット３１６は、プロセッサがＣＬ１  ３０６に未だ書き込んでいないので０にセットされる。
【００１７】
その二つの読み出しに続き、図４に示すように、Ｐ２  ３０４はＣＬ１  ３０６をローカルに修正しようとする。最初に、Ｐ２  ３０４はメモリ・ディレクトリ１１２にリクエストを送ることができる。 そこでこのメモリ・ディレクトリ１１２はＣＬ１  ３１０のＰ１  ３０２のコピーを無効化する（３１８）ためにＰ１  ３０２に無効化リクエストを送ることができる。その後、メモリ・ディレクトリ１１２中の論理構成はＲ／Ｗビット３１６をセットすることができ、そのブロックの所有権がＰ２にメッセージを送ることによってＰ２  ３０４に許可され得る。このメッセージはまたＰ２中のＣＬ１のＲ／Ｗビットがセットされねばならないことを示す。何故ならばＣＬ１  ３０６が１個よりも多くのプロセッサにより読み出され（図３ではその後の２つの読み出し）かつ少なくとも１個のプロセッサにより書き込まれているからである。さらに、Ｐ１に対する存在ビット３１２がクリアされる。何故ならばＰ２  ３０４がＣＬ１´３２０をローカルに修正し、かつＰ１  ３０２におけるコピーを無効化しているからである。
【００１８】
図５は、パフォーマンスの改善につながるかもしれない、キャッシュ・ディレクトリの更新を制限するのにＲ／Ｗビットがどのように使用されるかを示す動作例のフローチャートである。また、メモリ・ディレクトリ中の存在ビットをクリアするプロセッサ・コアを示す。その動作は、ステップ４０２でプロセッサがメモリからのデータをリクエストするときに開始する。そのリクエストに応答して、ステップ４０４で、メモリがデータをＲ／Ｗビットとともにそのプロセッサに転送することができる。その後の時点で、プロセッサはキャッシュ・ラインを置換する必要があるかもしれない（ステップ４０６）。ステップ４０８で、キャッシュ・ラインがプロセッサにより既に修正されていると判定されるなら、あるいはステップ４１０で、Ｒ／Ｗビットがセットされていると判定されるなら、プロセッサはその存在ビットをリセットするかもしれない（ステップ４１２）。もしデータが修正されていなければ、そしてＲ／Ｗビットがセットされていなければ、ステップ４１４で、プロセッサがメモリ・ディレクトリを更新しないかもしれない。
【００１９】
図６は実施例の設計のフロー５００を示す。設計フロー５００は設計されているＩＣの型に依存して変化してもよい。たとえば、アプリケーション特有のＩＣ（ＡＳＩＣ）を構築するための設計フロー５００は、標準的なコンポーネントを設計するための設計フローとは異なるかもしれない。設計構造５２０は設計プロセス５１０への入力であることが好ましく、ＩＰプロバイダ、コア・ディベロッパ、もしくは他の設計会社に由来するものでも、あるいはその設計フローのオペレータによって、もしくは他のソースから生じるものであってもよい。設計構造５２０は前記で説明し、図１、図３および図４で図式的にもしくはＨＤＬ（例えば、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、Ｃ等のハードウエア記述言語）形式で示される回路を含む。設計構造５２０は１個もしくはそれ以上のマシン読み取り可能媒体に含まれてもよい。例えば、設計構造５２０は前記で説明し、図１、図３および図４で示したような回路のグラフィック表示もしくはテキスト・ファイルであってもよい。設計プロセス５１０は、ネットリスト５８０中に前記で説明し、図１、図３および図４に示すような回路を好適には合成する（解釈する）。但し、ネットリスト５８０は、集積回路設計中の他のエレメントや回路への接続を記述し、マシン読み取り可能媒体の少なくとも一つに記録されるような例えばワイヤ、トランジスタ、論理ゲート、制御回路、Ｉ／Ｏ、モデル等のリストである。例えば、この媒体はＣＤ，コンパクト・フラッシュ、他のフラッシュ・メモリもしくはハード・ディスク・ドライブなどの記憶媒体であってもよい。この媒体はインターネット、もしくは他のネットワーク向きの手段を介して送られるデータのパケットであってもよい。その合成はその回路のためのパラメータおよび設計スペック（明細）に依存して１回もしくは複数回、ネットリスト５８０が再合成される反復的なプロセスであってもよい。
【００２０】
設計プロセス５１０は、例えば共通に使用されるエレメント、回路およびデバイスの組を保持し、所与の製造テクノロジー（例えば種々のテクノロジーのノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）のためのモデル、レイアウト、および記号表示を含むライブラリ・エレメント５３０、設計スペック５４０、特徴データ５５０、検証データ５６０、設計ルール５７０、およびテスト・データ・ファイル５８５（テスト・パターンおよび他のテスト情報）からの入力などいろいろな入力を含んでもよい。設計プロセス５１０はさらにタイミング分析、検証、設計ルールのチェック、位置決め、経路選択（ルーティング）動作などの標準的な回路設計プロセスを含む。集積回路設計の当業者なら本発明の範囲および趣旨から逸脱しないで、設計プロセス５１０において使用される可能な電子的設計オートメーション・ツールおよびアプリケーションの範囲を認識することができる。本発明の設計構造は任意の特定の設計フローに制限されない。
【００２１】
設計プロセス５１０は、図１、図３および図４に示す前述の回路を、任意の追加の集積回路設計もしくはデータ（もし適用可能なら）とともに、第２の設計構造５９０に好適には翻案する。設計構造５９０は集積回路のレイアウト・データの交換のために使用されるデータ・フォーマット（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳもしくはそのような設計構造をストアするための任意の他の適切なフォーマットでストアされた情報）で記憶媒体上にある。設計構造５９０は、例えばテスト・データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属のレベル、バイア、形状、その製造ラインを通じて経路選択するためのデータ、および図１、図３および図４の示す前述の回路を生じるための半導体製造業者により必要とされる任意の他のデータなどの情報を含んでもよい。設計構造５９０はそこでステージ５９５に進み、そこでは例えば設計構造５９０がテープ・アウトに進み、製造に回され、マスク業者に回され、他の設計業者に送られ顧客に送り返されるといったことが行われる。
【００２２】
本発明の好適な実施例を説明してきたが、本発明の基本的な趣旨から逸れずに本発明の他の更なる実施例を工夫してもよく、その範囲は特許請求の範囲によって規定される。
【図面の簡単な説明】
【００２３】
【図１】ディレクトリ・ベースのキャッシュを備えたシステムの一実施例を示す図である。
【図２】ディレクトリ・ベースのキャッシュ・システム中の読み書きビットをセットするための例示の動作を示すフローチャートである。
【図３】ディレクトリ・ベースのキャッシュ・システム中の読み書きビットを更新する様子を示す図である。
【図４】ディレクトリ・ベースのキャッシュ・システム中の読み書きビットを更新する様子を示す図である。
【図５】ディレクトリ・ベースのキャッシュ中の存在ビットを更新する例示の動作を示すフローチャートである。
【図６】半導体の設計、製造およびテストのうちの一つもしくは複数で使用される設計プロセスのフロー・ダイアグラムである。
【符号の説明】
【００２４】
１００  ＵＭＡ構成のシステム
１０２  プロセッサ（Ｐ１、Ｐ２、・・・ＰＮ）
１０４  キャッシュ
１０６  キャッシュ・ディレクトリ
１０８  システム・インターコネクト
１１０  メモリ
１１２  メモリ・ディレクトリ
１１４  タグ・ビット
１１６  状態ビット（ＭＥＳＩ）
１２０  キャッシュ・ライン（メモリ・ブロック）
１２２  ダーティ・ビット
１２４  存在ビット
１２６  読み書き（Ｒ／Ｗ）ビット
３０２  プロセッサＰ１
３０４  プロセッサＰ２
３０６  キャッシュ・ライン（ＣＬ）１
３０８、３１０  キャッシュ
３１２  存在ビット1
３１４  存在ビット２
３１６  読み書き（Ｒ／Ｗ）ビット
５００  設計フロー
５１０  設計プロセス
５２０  設計構造
５３０  ライブラリ・エレメント
５４０  設計スペック（明細）
５５０  特徴データ
５６０  検証データ
５７０  設計ルール
５８０  ネットリスト
５８５  テスト・データ・ファイル
５９０  設計構造
５９５  ステージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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