(57)【特許請求の範囲】
【請求項１】
互いに対向して設けられたゲート電極と、該ゲート電極の側面に第１酸化膜、窒化膜及び第２酸化膜の順序で積層された積層膜とを含むメモリセル前駆体を備え、第１主面上にて互いに対向して設けられた前記ゲート電極の側面の前記第２酸化膜間の距離が第１距離だけ離間して設けられた半導体基板を準備する工程と、
ウエットエッチングにより、前記第２酸化膜の、前記側面に垂直に測った厚みを薄くして、互いに対向して設けられた前記ゲート電極の側面の前記第２酸化膜間の距離を前記第１距離よりも長い第２距離に拡幅して調整する第１工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第１工程の前に、少なくとも前記ゲート電極と前記第１酸化膜と前記窒化膜と前記第２酸化膜とをマスクとして前記半導体基板に高濃度不純物領域を形成することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記メモリセル前駆体は、前記ゲート電極同士の間の前記第１主面を被覆するイオン注入保護膜を有することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
異方性エッチングにより、前記第１主面に垂直に測った前記第２酸化膜の厚みを薄くする第２工程を有することを特徴とする請求項１〜３の何れか一項に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
互いに対向して設けられたゲート電極と、該ゲート電極の側面に第１酸化膜、窒化膜及び第２酸化膜の順序で積層された積層膜と、該ゲート電極同士の間の第１主面を被覆するイオン注入保護膜とを含むメモリセル前駆体が、当該第１主面上にて互いに対向して設けられた前記ゲート電極の側面の前記第２酸化膜間の距離が第１距離だけ離間して設けられた半導体基板を準備する工程と、
ウエットエッチングにより、前記第２酸化膜の、前記側面に垂直に測った厚みを薄くして、互いに対向して設けられた前記ゲート電極の側面の前記第２酸化膜間の距離を前記第１距離よりも長い第２距離に拡幅して調整する第１工程と、
異方性ドライエッチングにより、前記第２酸化膜の、前記第１主面に垂直に測った厚みを薄くする第２工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
前記半導体基板を準備する工程で行われるサブ工程であって、
前記ゲート電極をマスクとして前記第１主面に向けてイオン注入を行い、前記半導体基板に低濃度不純物領域を形成する第１サブ工程と、
前記第１酸化膜となるべき第１前駆酸化膜と、前記窒化膜となるべき前駆窒化膜とを前記ゲート電極の側面及び前記第１主面に積層する第２サブ工程と
を備えることを特徴とする請求項５に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ゲート電極の両側にＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜を有する不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ゲート電極の両側面に電荷蓄積部をそれぞれ設けることで、２ビットの情報を記憶することができるメモリセルが知られている（例えば、特許文献１参照）。
【０００３】
この種のメモリセルは、ゲート電極の両側面に、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなるＯＮＯ膜が設けられている。不揮発性メモリにおいては、ＯＮＯ膜中のシリコン窒化膜に存在する多量のトラップに電荷を捕獲することで情報を記憶する。
【０００４】
不揮発性半導体記憶装置は、多数のメモリセルを集積化することにより形成されている。
【特許文献１】特開２００７−１５７８７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、一般的に、不揮発性半導体記憶装置の分野では、微細化及び高集積化を進めることが継続的な課題である。不揮発性半導体記憶装置も例外ではなく、従来以上の微細化及び高集積化が求められている。
【０００６】
しかしながら、微細化及び高集積化の進行に伴い、不揮発性半導体記憶装置の製造過程において、種々の問題が生じている。
【０００７】
具体的には、高集積化が進むにつれて、互いに隣接する２個のメモリセル間の間隔が狭くなりすぎてしまう。その結果、この間隔を層間絶縁膜や金属膜で埋め込むことが困難になってきている。
【０００８】
この発明は、このような問題点に鑑みなされたものである。従って、この発明の目的は、従来以上にメモリセル間の間隔を狭めつつ、この間隔に対する層間絶縁膜や金属膜の埋め込み性を改善することができる不揮発性半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上述した目的の達成を図るために、この発明は、以下のような技術的特徴を有している。
【００１０】
この発明の不揮発性半導体記憶装置の製造方法は、次のような工程から構成されている。
【００１１】
まず、互いに対向して設けられたゲート電極と、ゲート電極の側面に第１酸化膜、窒化膜及び第２酸化膜の順序で積層された積層膜とを含むメモリセル前駆体を備え、第１主面上にて互いに対向して設けられたゲート電極の側面の第２酸化膜間の距離が第１距離だけ離間して設けられた半導体基板を準備する。
【００１２】
そして、第１工程において、ウエットエッチングにより、第２酸化膜の、側面に垂直に測った厚みを薄くして、互いに対向して設けられたゲート電極の側面の第２酸化膜間の距離を第１距離よりも長い第２距離に拡幅して調整する。
【００１４】
この発明の不揮発性半導体記憶装置の製造方法によれば、第１工程において、第２酸化膜の側面に垂直に測った厚みを、ウエットエッチングにより薄くしている。つまり、ウエットエッチング前には、第１距離だけ離間していたメモリセル前駆体同士の間隔を、ウエットエッチング後には、第１距離よりも長い第２距離だけ離間させる。これは、ウエットエッチングにより、メモリセル前駆体同士の間隔が広がることを意味する。その結果、不揮発性半導体記憶装置の集積度を上げる、つまり、メモリセル前駆体（メモリセル）間の間隔を狭めつつ、メモリセル前駆体の間隔を広くすることができる。よって、この間隔に対する層間絶縁膜や金属膜の埋め込み性が向上する。
【００１５】
第１工程の前に、少なくともゲート電極と第１酸化膜と窒化膜と第２酸化膜とをマスクとして半導体基板に高濃度不純物領域を形成してもよい。
【００１６】
メモリセル前駆体は、ゲート電極同士の間の第１主面を被覆するイオン注入保護膜を有していてもよい。
【００１７】
異方性エッチングにより、第２酸化膜の、第１主面に垂直に測った厚みを薄くする第２工程を有していても良い。
【００１８】
この発明の別の不揮発性半導体記憶装置の製造方法は、次のような工程から構成されている。
【００１９】
互いに対向して設けられたゲート電極と、ゲート電極の側面に第１酸化膜、窒化膜及び第２酸化膜の順序で積層された積層膜と、ゲート電極同士の間の第１主面を被覆するイオン注入保護膜とを含むメモリセル前駆体が、第１主面上にて互いに対向して設けられたゲート電極の側面の第２酸化膜間の距離が第１距離だけ離間して設けられた半導体基板を準備する工程を備える。そして、ウエットエッチングにより、第２酸化膜の、側面に垂直に測った厚みを薄くして、互いに対向して設けられたゲート電極の側面の第２酸化膜間の距離を第１距離よりも長い第２距離に拡幅して調整する第１工程と、異方性ドライエッチングにより、第２酸化膜の、第１主面に垂直に測った厚みを薄くする第２工程とを備える。
【００２０】
別の不揮発性半導体記憶装置の製造方法が、半導体基板を準備する工程で、ゲート電極をマスクとして第１主面に向けてイオン注入を行い、半導体基板に低濃度不純物領域を形成する第１サブ工程と、第１酸化膜となるべき第１前駆酸化膜と、窒化膜となるべき前駆窒化膜とをゲート電極の側面及び第１主面に積層する第２サブ工程とを備えていても良い。
【発明の効果】
【００３０】
この発明は、上述のように構成している。これにより、従来以上にメモリセル間の間隔を狭めつつ、層間絶縁膜や金属膜の、この間隔に対する埋め込み性を改善することができる不揮発性半導体記憶装置及びその製造方法が得られる。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照して、この発明の実施の形態について説明する。なお、各図は、各構成要素の形状、大きさ及び配置関係について、この発明が理解できる程度に概略的に示したものにすぎない。また、以下、この発明の好適な構成例について説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は、以下の実施の形態に何ら限定されない。また、各図において、共通する構成要素には同符号を付し、その説明を省略することもある。
【００３２】
（実施の形態１）
図１〜図４を参照して、実施の形態１の不揮発性半導体記憶装置及びその製造方法について説明する。図１は、不揮発性半導体記憶装置の構造の説明に供する、要部の断面図である。図２〜図４は、不揮発性半導体記憶装置の製造工程の説明に供する断面図であって、重要工程段階で得られる構造体の切断端面を示している。
【００３３】
（１）構造
まず、図１を参照して、この実施の形態の不揮発性半導体記憶装置の構造について説明する。
【００３４】
不揮発性半導体記憶装置５０は、同じ構造を有する多数のメモリセルから構成されている。図１には、これらの中からゲート長方向に隣接する２個のメモリセル３６Ｌ及び３６Ｒを抜き出して示している。
【００３５】
以下、メモリセル３６Ｌを代表として、その構成を説明する。
【００３６】
メモリセル３６Ｌは、ゲート電極１４Ｌと、ＯＮＯ膜５２Ｌ及び５２Ｌ’と、低濃度不純物領域１８Ｌ及び１８Ｌ’と、高濃度不純物領域３８及び３８’を備えている。また、メモリセル３６Ｌには、高濃度不純物領域３８及び３８’にタングステンプラグ４０及び４０’が接続されている。
【００３７】
ゲート電極１４Ｌは、半導体基板１０の第１主面１０ａに位置する断面形状が矩形状の構造体である。ゲート電極１４Ｌは、第１主面１０ａ側から順に、ゲート酸化膜１４Ｌａ、ポリシリコン膜１４Ｌｂ、タングステンシリコン膜１４Ｌｃ及びシリコン窒化膜１４Ｌｄが積層された構造を有している。
【００３８】
ＯＮＯ膜５２Ｌ，５２Ｌ’は、下端部が第１主面１０ａに接していて、ゲート電極１４の両側面１４ＬＳ及び１４ＬＳ’を被覆する積層膜である。ＯＮＯ膜５２Ｌ及び５２Ｌ’は、共に同じ構造を有していて、ゲート電極１４Ｌを挟んで対称的に配置されている。
【００３９】
ここで、ＯＮＯ膜５２Ｌ及び５２Ｌ’の構成を、ＯＮＯ膜５２Ｌを代表として、より詳細に説明する。ＯＮＯ膜５２Ｌは、ゲート電極１４Ｌの側面１４ＬＳ側から順に、シリコン酸化膜である第１酸化膜２４Ｌ、シリコン窒化膜である窒化膜２６Ｌ、及びシリコン酸化膜である第２酸化膜３２Ｌが積層された積層膜である。
【００４０】
ＯＮＯ膜５２Ｌを構成する第１酸化膜２４Ｌは、断面視で略Ｌ字形の構造を有しており、ゲート電極１４Ｌの側面１４ＬＳと、後述する低濃度不純物領域１８Ｌに対応する第１主面１０ａとを連続して被覆している。
【００４１】
ＯＮＯ膜５２Ｌを構成する窒化膜２６Ｌ、及び第２酸化膜３２Ｌは、いずれもゲート電極１４Ｌの側面１４ＬＳに対して平行に延在する平板状の膜体であり、下端が第１酸化膜２４Ｌに接している。
【００４２】
ＯＮＯ膜５２Ｌ’は、ＯＮＯ膜５２Ｌと同様に、第１酸化膜２４Ｌ’、窒化膜２６Ｌ’、及び第２酸化膜３２Ｌ’とから構成されている。
【００４３】
ＯＮＯ膜５２Ｌ及び５２Ｌ’は、メモリセル３６Ｌにおいて電荷を蓄積する機能を有する。つまり、ＯＮＯ膜５２Ｌ及び５２Ｌ’にそれぞれ１ビットずつの情報が記憶される。なお、この点については後述する。
【００４４】
低濃度不純物領域１８Ｌ及び１８Ｌ’は、基板１０の第１主面１０ａ近傍に形成されている。周知の通り、低濃度不純物領域１８Ｌ及び１８Ｌ’には、基板１０とは反対の導電型を有する不純物が、後述する高濃度不純物拡散領域３８及び３８’に比較して低い濃度で拡散されている。
【００４５】
低濃度不純物領域１８Ｌ及び１８Ｌ’は、ゲート電極１４Ｌを挟んで対称的に配置されている。また、低濃度不純物領域１８Ｌ及び１８Ｌ’には、それぞれ上述のＯＮＯ膜５２Ｌ及び５２Ｌ’の下端部が電気的相互作用可能に接触して設けられている。
【００４６】
高濃度不純物領域３８及び３８’は、基板１０の第１主面１０ａ近傍に形成されている。周知の通り、高濃度不純物領域３８及び３８’には、基板１０とは反対の導電型を有する不純物が、低濃度不純物拡散領域１８Ｌ及び１８Ｌ’に比較して高い濃度で拡散されている。
【００４７】
高濃度不純物領域３８及び３８’は、ゲート電極１４Ｌと低濃度不純物領域１８Ｌ及び１８Ｌ’とからなる構造体を挟んで対称的に形成されている。
【００４８】
高濃度不純物領域３８及び３８’には、タングステンプラグ４０及び４０’がそれぞれ接続されている。その結果、高濃度不純物領域３８及び低濃度不純物領域１８Ｌが相俟ってメモリセル３６Ｌのドレイン３６ＬＤとして機能する。また、高濃度不純物領域３８’及び低濃度不純物領域１８Ｌ’が相俟ってメモリセル３６Ｌのソース３６ＬＳとして機能する。
【００４９】
なお、メモリセル３６Ｒは、メモリセル３６Ｌとの間で高濃度不純物領域３８を共有する以外は、メモリセル３６Ｌと同様に構成されている。
【００５０】
つまり、メモリセル３６Ｒは、ゲート電極１４Ｒと、ＯＮＯ膜５２Ｒ及び５２Ｒ’と、低濃度不純物領域１８Ｒ及び１８Ｒ’と、高濃度不純物領域３８及び３８’’とを備えている。
【００５１】
メモリセル３６Ｌ及び３６Ｒに共通な高濃度不純物領域３８と低濃度不純物領域１８Ｒとで、メモリセル３６Ｒのソース３６ＲＳが構成される。また、高濃度不純物領域３８’’と低濃度不純物領域１８Ｒ’とで、メモリセル３６Ｒのドレイン３６ＲＤが構成される。
【００５２】
また、ＯＮＯ膜５２Ｒ（５２Ｒ’）は、ＯＮＯ膜５２Ｌ’と同様に、第１酸化膜２４Ｒ（２４Ｒ’）、窒化膜２６Ｒ（２６Ｒ’）、及び第２酸化膜３２Ｒ（３２Ｒ’）とから構成されている。
【００５３】
（２）製造方法
次に、不揮発性半導体記憶装置５０の製造方法を説明する。
【００５４】
なお、この実施の形態の製造方法は、メモリセル３６Ｌ及び３６Ｒの間の間隙Ｄ（図１）の幅を広げる技術に関するものである。従って、以下の説明においては、間隙Ｄの幅を広げることに直接関係する構成要素の説明を行う。より具体的には、間隙Ｄを挟んで対向するメモリセル３６Ｌ及び３６Ｒの構成要素のみを抜き出して説明する。つまり、符合に「’」（ダッシュ）及び「’’」が付された構成要素の説明を省略する。
【００５５】
まず、この実施の形態の不揮発性半導体記憶装置５０の製造方法を概説する。この実施の形態の製造方法は、概略的に（Ａ）前工程、（Ｂ）第１工程、（Ｃ）第２工程、及び（Ｄ）後工程の順番で実施される。
【００５６】
前工程は、後述する準備工程及び第１〜第７サブ工程とで構成される。前工程においては、図５（Ｂ）に示すような半導体基板１０を準備する。より詳細には、互いに対向して設けられたゲート電極１４Ｌ及び１４Ｒと、ゲート電極１４Ｌ及び１４Ｒの側面１４ＬＳ及び１４ＲＳに、第１酸化膜２４Ｌ及び２４Ｒ、窒化膜２６Ｌ及び２６Ｒ並びに第２酸化膜３２Ｌ及び３２Ｒの順序で積層された積層膜３６Ｌ及び３６Ｒと、ゲート電極１４Ｌ及び１４Ｒ同士の間の第１主面１０ａを被覆するイオン注入保護膜（第４酸化膜３０Ｍ）とを含むメモリセル前駆体３４Ｌ及び３４Ｒが、第１主面１０ａ上に第１距離Ｄ１だけ離間して設けられた半導体基板１０を準備する。
【００５７】
第１工程では、後述するように図６（Ａ）に示すような構造体を形成する。より詳細には、ウエットエッチングにより、第２酸化膜３２Ｌ及び３２Ｒの、側面１４ＬＳ及び１４ＲＳに垂直に測った厚みを薄くして、メモリセル前駆体３４Ｌ及び３４Ｒ同士の距離を第１距離Ｄ１よりも長い第２距離Ｄ２とする。
【００５８】
第２工程では、後述するように図６（Ｂ）に示すような構造体を形成する。より詳細には、異方性ドライエッチングにより、第２酸化膜３２Ｌ及び３２Ｒの、第１主面１０ａに垂直に測った厚みを薄くする。
【００５９】
後工程では、後述するように図１で示したような不揮発性半導体記憶装置５０を完成する。より詳細には、メモリセル３６Ｌ及び３６Ｒの間隙にタングステンプラグ４０を埋め込む。
【００６０】
以下、これらの工程を、工程ごとにより詳細に説明する。
【００６１】
（Ａ）前工程
（Ａ−１）準備工程
まず、図２（Ａ）に示すような構造体を形成する。すなわち、常法に従い、導電型がｐ型の半導体基板１０（以下、単に「基板１０」とも称する。）の第１主面１０ａ上に、互いに対向して、つまり、所定の間隔を空けて隣接して２個のゲート電極１４Ｌ及び１４Ｒを形成する。
【００６２】
ゲート電極１４Ｌ及び１４Ｒは、断面形状が矩形状の構造体であって、同じ積層構造及び形状を有している。ゲート電極１４Ｌ及び１４Ｒは、ゲート長方向（図面左右方向）に互いに対向する側面１４ＬＳ及び１４ＲＳを備えている。
【００６３】
ゲート電極１４Ｌ及び１４Ｒは、第１主面１０ａ側から以下の順序で積層された、ゲート酸化膜１４Ｌａ及び１４Ｒａと、ポリシリコン膜１４Ｌｂ及び１４Ｒｂと、タングステンシリコン膜１４Ｌｃ及び１４Ｒｃと、シリコン窒化膜１４Ｌｄ及び１４Ｒｄとで構成されている。
【００６４】
ここで、ゲート酸化膜１４Ｌａ及び１４Ｒａは、好ましくは、例えばＳｉＯ２膜を材料とし、その厚みは、好ましくは、例えば約９ｎｍとする。また、ポリシリコン膜１４Ｌｂ及び１４Ｒｂの厚みは、好ましくは、例えば約７０ｎｍとする。また、タングステンシリコン膜１４Ｌｃ及び１４Ｒｃの厚みは、好ましくは、例えば約１００ｎｍとする。さらに、シリコン窒化膜１４Ｌｄ及び１４Ｒｄの厚みは、好ましくは、例えば約２００ｎｍとする。
【００６５】
さらに、ゲート電極１４Ｌ及び１４Ｒのゲート長Ｗは、それぞれ、好ましくは、例えば０．１３μｍとする。また、側面１４ＬＳ及び１４ＲＳ間の距離Ｄ０は、好ましくは、例えば約１３０ｎｍとする。また、ゲート電極１４Ｌ及び１４Ｒの第１主面１０ａに垂直に測った高さは、好ましくは、例えば約３７９ｎｍとする。
【００６６】
準備工程を経ることにより、図２（Ａ）に示すような構造体が得られる。
【００６７】
（Ａ−２）第１サブ工程
次いで、図２（Ｂ）に示すような構造体を形成する。すなわち、ゲート電極１４Ｌ及び１４Ｒをマスクとして、第１主面１０ａに向けて導電型がｎ型の不純物のイオン注入を行い、半導体基板１０の第１主面１０ａ側に低濃度不純物領域１８を形成する。
【００６８】
具体的には、導電型がｎ型のＡｓ（ヒ素）をドーズ量５×１０１２ｃｍ−２及び注入エネルギー１０ｋｅＶの条件で第１主面１０ａに対して垂直にイオン注入し、その後、熱処理を行うことにより低濃度不純物領域１８を形成する。
【００６９】
第１サブ工程を経ることにより、図２（Ｂ）に示すような構造体が得られる。
【００７０】
（Ａ−３）第２サブ工程
次に、図３（Ａ）に示すような構造体を形成する。すなわち、第１酸化膜２４Ｌ及び２４Ｒとなるべき第１前駆酸化膜２０と、窒化膜２６Ｌ及び２６Ｒとなるべき前駆窒化膜２２を、ゲート電極１４Ｌ及び１４Ｒの側面１４ＬＳ及び１４ＲＳと、第１主面１０ａとに積層する。
【００７１】
具体的には、熱酸化法により第１前駆酸化膜２０としてのシリコン酸化膜を、露出している第１主面１０ａの全面と、側面１４ＬＳ及び１４ＲＳを含むゲート電極１４Ｌ及び１４Ｒの全表面とに形成する。ここで、第１前駆酸化膜２０の厚みは、好ましくは、例えば約６．５ｎｍとする。
【００７２】
続いて、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により前駆窒化膜２２としてのシリコン窒化膜を、第１前駆酸化膜２０の全面に形成する。ここで、前駆窒化膜２２の厚みは、好ましくは、例えば約１０ｎｍとする。
【００７３】
第２サブ工程を経ることにより、図３（Ａ）に示すような構造体が得られる。
【００７４】
（Ａ−４）第３サブ工程
続いて、図３（Ｂ）に示すような構造体を形成する。すなわち、第１主面１０ａ上に存在する第１前駆酸化膜２０及び前駆窒化膜２２を除去して、ゲート電極１４Ｌ及び１４Ｒの側面１４ＬＳ及び１４ＲＳに第１酸化膜２４Ｌ及び２４Ｒと窒化膜２６Ｌ及び２６Ｒとをそれぞれ残存形成する。
【００７５】
具体的には、第１前駆酸化膜２０及び前駆窒化膜２２に対して、異方性のドライエッチングであるＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を行う。
【００７６】
すなわち、前駆窒化膜２２に関しては、エッチングガスとして、例えば、約２０ｓｃｃｍの流量のＣＨ２Ｆ２と、約４０ｓｃｃｍの流量のＯ２と、約５０ｓｃｃｍの流量のＡｒとを混合したガスを用い、約７５ｍＴｏｒｒのチャンバ圧力下で、ＲＦパワーが約２００Ｗの条件でドライエッチングを行う。
【００７７】
また、第１前駆酸化膜２０に関しては、エッチングガスとして、例えば、約３０ｓｃｃｍの流量のＣＨＦ３と、約４５ｓｃｃｍの流量のＣＦ４と、約１６０ｓｃｃｍの流量のＡｒとを混合したガスを用い、約１００ｍＴｏｒｒのチャンバ圧力下で、ＲＦパワーが約２００Ｗの条件でドライエッチングを行う。
【００７８】
これにより、第１前駆酸化膜２０及び前駆窒化膜２２の第１主面１０ａを覆っていた領域が選択的に除去される。結果として、第１前駆酸化膜２０及び前駆窒化膜２２は、側面１４ＬＳ及び１４ＲＳをそれぞれ被覆する第１酸化膜２４Ｌ及び２４Ｒ並びに窒化膜２６Ｌ及び２６Ｒへと変化する。
【００７９】
なお、この工程で行われるドライエッチングは、異方性であるので、第１酸化膜２４Ｌ及び２４Ｒと窒化膜２６Ｌ及び２６Ｒのエッチング前後における膜厚は実質的に変化しない。つまり、側面１４ＬＳ及び１４ＲＳに垂直な方向に測った第１酸化膜２４Ｌ及び２４Ｒの厚みは、約６．５ｎｍに保たれる。また、側面１４ＬＳ及び１４ＲＳに垂直な方向に測った窒化膜２６Ｌ及び２６Ｒの厚みは、約１０ｎｍに保たれる。
【００８０】
また、この第３サブ工程を経ることにより、ゲート電極１４Ｌの上面に位置している第１前駆酸化膜２０及び前駆窒化膜２２も除去される。
【００８１】
第３サブ工程を経ることにより、図３（Ｂ）に示すような構造体が得られる。
【００８２】
（Ａ−５）第４サブ工程
続いて、図４（Ａ）に示すような構造体を形成する。すなわち、ゲート電極１４Ｌ及び１４Ｒと、第１酸化膜２４Ｌ及び２４Ｒと、窒化膜２６Ｌ及び２６Ｒとからなる構造体２７Ｌ及び２７Ｒ同士の間の間隙を、第３酸化膜２８で充填する。
【００８３】
つまり、ゲート電極１４Ｌと第１酸化膜２４Ｌと窒化膜２６Ｌとからなる構造体２７Ｌ、及び、ゲート電極１４Ｒと第１酸化膜２４Ｒと窒化膜２６Ｒとからなる構造体２７Ｒの間の凹部Ｈ１を第３酸化膜２８で埋め込む。
【００８４】
具体的には、ＣＶＤ法により第３酸化膜２８となるべきシリコン酸化膜を構造体２７Ｌ及び２７Ｒを含む第１主面１０ａの全面に堆積する。
【００８５】
その後、ＣＭＰ法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、このシリコン酸化膜を、ゲート電極１４Ｌ及び１４Ｒの上面までエッチバックするとともに平坦化して第３酸化膜２８を得る。
【００８６】
第４サブ工程を経ることにより、図４（Ａ）に示すような構造体が得られる。
【００８７】
（Ａ−６）第５サブ工程
続いて、図４（Ｂ）に示すような構造体を形成する。すなわち、異方性のドライエッチングにより、第３酸化膜２８を部分的に除去して第１主面１０ａを露出させることで、ゲート電極１４Ｌ及び１４Ｒの側面１４ＬＳ及び１４ＲＳに平行に延在する露出面２９ＬＳ及び２９ＲＳを有する第２前駆酸化膜２９Ｌ及び２９Ｒを形成する。
【００８８】
具体的には、常法に従い、構造体２７Ｌ及び２７Ｒの凹部Ｈ１に存在する第３酸化膜２８の一部領域を、異方性ドライエッチングであるＲＩＥで除去する。
【００８９】
すなわち、エッチングガスとして、例えば、約３０ｓｃｃｍの流量のＣＨＦ３と、約４５ｓｃｃｍの流量のＣＦ４と、約１６０ｓｃｃｍの流量のＡｒとを混合したガスを用い、約１００ｍＴｏｒｒのチャンバ圧力下で、ＲＦパワーが約２００Ｗの条件でドライエッチングを行う。
【００９０】
これにより、構造体２７Ｌ及び２７Ｒ間の凹部Ｈ１に存在していた第３酸化膜２８が、基板１０の第１主面１０ａに至るまで部分的に除去される。その結果、ゲート電極１４Ｌ及び１４Ｒの側面１４ＬＳ及び１４ＲＳ上には、第３酸化膜２８に由来する酸化膜が残存する。この残存した酸化膜が、第２前駆酸化膜２９Ｌ及び２９Ｒである。第２前駆酸化膜２９Ｌ及び２９Ｒは、側面１４ＬＳ及び１４ＲＳに平行に延在する露出面２９ＬＳ及び２９ＲＳをそれぞれ備えている。
【００９１】
なお、ドライエッチング終了後の、第２前駆酸化膜２９Ｌ及び２９Ｒの厚み、すなわち窒化膜２６Ｌの表面と第２前駆酸化膜２９Ｌの表面との間の距離、及び窒化膜２６Ｒの表面と第２前駆酸化膜２９Ｒの表面との間の距離は、好ましくは、例えば約２６．５ｎｍとする。つまり、第２前駆酸化膜２９Ｌ及び２９Ｒの、側面１４ＬＳ及び１４ＲＳに垂直に測った厚みを、約２６．５ｎｍとする。
【００９２】
この工程を経ることによって、ゲート電極１４Ｌ及び１４Ｒの側面１４ＬＳ及び１４ＲＳには、「第１酸化膜２４Ｌ及び２４Ｒ（厚み：約６．５ｎｍ）／窒化膜２６Ｌ及び２６Ｒ（厚み：約１０ｎｍ）／第２前駆酸化膜２９Ｌ及び２９Ｒ（厚み：約２６．５ｎｍ）」の積層構造体が形成されることとなる。
【００９３】
第５サブ工程を経ることにより、図４（Ｂ）に示すような構造体が得られる。
【００９４】
（Ａ−７）第６サブ工程
続いて、図５（Ａ）に示すような構造体を形成する。すなわち、露出した第１主面１０ａ及び露出面２９ＬＳ及び２９ＲＳに、イオン注入保護膜としての第４酸化膜３０を形成し、第４酸化膜３０Ｌ及び３０Ｒと第２前駆酸化膜２９Ｌ及び２９Ｒとからなる第２酸化膜３２Ｌ及び３２Ｒを形成し、メモリセル前駆体３４Ｌ及び３４Ｒを得る。
【００９５】
具体的には、第４酸化膜３０としてのＮＳＧ膜（Ｎｏｎ  Ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ）をＣＶＤ法により、約１０ｎｍの厚みで、露出した第１主面１０ａ、及び露出面２９ＬＳ及び２９ＲＳに一体に成膜する。
【００９６】
ここで、第４酸化膜３０の露出面２９ＬＳを覆う部分を「第４酸化膜３０Ｌ」と称する。また、第４酸化膜３０の露出面２９ＲＳを覆う部分を「第４酸化膜３０Ｒ」と称する。同様に、第４酸化膜３０の第１主面１０ａを覆う部分を「第４酸化膜３０Ｍ」と称する。
【００９７】
これにより、第２前駆酸化膜２９Ｌ及び２９Ｒと第４酸化膜３０Ｌ及び３０Ｒとが積層された積層膜としての第２酸化膜３２Ｌ及び３２Ｒが得られる。
【００９８】
また、この工程を経ることにより、互いに対向して設けられたゲート電極１４Ｌ及び１４Ｒと、ゲート電極１４Ｌ及び１４Ｒの側面１４ＬＳ及び１４ＲＳに第１酸化膜２４Ｌ及び２４Ｒ、窒化膜２６Ｌ及び２６Ｒ並びに第２酸化膜３２Ｌ及び３２Ｒの順序で積層された積層膜３６Ｌ及び３６Ｒと、ゲート電極１４Ｌ及び１４Ｒ同士の間の第１主面１０ａを被覆するイオン注入保護膜（第４酸化膜３０Ｍ）とを含むメモリセル前駆体３４Ｌ及び３４Ｒが、第１主面１０ａ上に第１距離Ｄ１だけ離間して設けられた半導体基板１０が得られる。
【００９９】
ここで、第１距離Ｄ１は、上述した距離Ｄ０（図２（Ａ）：１３０ｎｍ）から、側壁１４ＬＳ及び１４ＲＳに積層された積層膜３６Ｌ及び３６Ｒの合計膜厚を差し引くことで求めることができる。ところで、個々の積層膜３６Ｌ及び３６Ｒの厚みは、第１酸化膜２４Ｌ及び２４Ｒ（厚み：約６．５ｎｍ）と、窒化膜２６Ｌ及び２６Ｒ（厚み：約１０ｎｍ）と、第２酸化膜３２Ｌ及び３２Ｒ（厚み：約３６．５ｎｍ）の膜厚の合計値の約５３ｎｍと求められる。よって、第１距離Ｄ１は、約２４ｎｍ（＝１３０ｎｍ−５３ｎｍ×２）となる。
【０１００】
第６サブ工程を経ることにより、図５（Ａ）に示すような構造体が得られる。
【０１０１】
（Ａ−８）第７サブ工程
続いて、図５（Ｂ）に示すような構造体を形成する。すなわち、メモリセル前駆体３４Ｌ及び３４Ｒをマスクとして、イオン注入を行い、半導体基板１０に高濃度不純物領域３８を形成する。
【０１０２】
具体的には、導電型がｎ型のＡｓ（ヒ素）をドーズ量８×１０１４ｃｍ−２及び注入エネルギー５０ｋｅＶの条件で、第１主面１０ａに対して垂直にイオン注入し、その後、熱処理を行うことにより高濃度不純物領域３８を形成する。
【０１０３】
第７サブ工程を経ることにより図５（Ｂ）に示すような構造体が得られる。
【０１０４】
（Ｂ）第１工程
続いて、図６（Ａ）に示すような構造体を形成する。すなわち、ウエットエッチングにより、第２酸化膜３２Ｌ及び３２Ｒの、側面１４ＬＳ及び１４ＲＳに垂直に測った厚みを薄くして、メモリセル前駆体３５Ｌ及び３５Ｒ同士の距離を第１距離Ｄ１よりも長い第２距離Ｄ２とする。
【０１０５】
具体的には、第７サブ工程までで得られた構造体を、シリコン酸化膜（第２酸化膜３２Ｌ及び３２Ｒ）を選択的に除去するエッチング液に浸漬する。例えば、約０．３ｗｔ％のＨＦフッ酸水溶液に、例えば約４８０秒間浸漬する。
【０１０６】
これにより、第２酸化膜３２Ｌ及び３２Ｒと、イオン注入保護膜としての第４酸化膜３０Ｍは、等方的にエッチングされて薄膜化する。その結果、第２酸化膜３２Ｌ及び３２Ｒは、側面１４ＬＳ及び１４ＲＳに垂直に測った厚みが、３６．５ｎｍから１０ｎｍへと薄くなる。また、第１主面１０ａ上の第４酸化膜３０Ｍが除去される。また、メモリセル前駆体３４Ｌ及び３４Ｒの上面、並びに半導体基板１０の第１主面１０ａに位置していた第４酸化膜３０が除去される。その結果、メモリセル前駆体３４Ｌ及び３４Ｒは、ゲート長方向の幅が短くなって、メモリセル前駆体３５Ｌ及び３５Ｒへと変化する。
【０１０７】
このように、第２酸化膜３２Ｌ及び３２Ｒの厚みが薄くなることにより、メモリセル前駆体３５Ｌ及び３５Ｒ同士の距離は、第１距離Ｄ１（約２４ｎｍ）よりも大きな第２距離Ｄ２へと変化する。
【０１０８】
より詳細には、第２酸化膜３２Ｌ及び３２Ｒは、それぞれ２６．５ｎｍずつ薄くなるので、第２距離Ｄ２は、第１距離Ｄ１（約２４ｎｍ）に５３ｎｍ（＝２６．５ｎｍ×２）を加えた値、つまり７７ｎｍとなる。
【０１０９】
第１工程を経ることにより、図６（Ａ）に示すような構造体が得られる。
【０１１０】
この工程を経ることにより、メモリセル前駆体３５Ｌ及び３５Ｒ間の距離を、第１距離Ｄ１（約２４ｎｍ）から第２距離（約７７ｎｍ）へと広くすることができる。
【０１１１】
つまり、集積度が上がることにより、メモリセル前駆体３５Ｌ及び３５Ｒが従来よりも近接して形成されたとしても、第２酸化膜３２Ｌ及び３２Ｒを薄膜化することにより、メモリセル前駆体３５Ｌ及び３５Ｒ間に、十分な広さの間隔を確保することができる。その結果、後の後工程において、メモリセル３６Ｌ及び３６Ｒの間の間隙に隙間なくタングステンプラグ４０を埋め込むことが可能となる。
【０１１２】
（Ｃ）第２工程
続いて、図６（Ｂ）に示すような構造体を形成する。すなわち、異方性ドライエッチングにより、第２酸化膜３２Ｌ及び３２Ｒの、第１主面１０ａに垂直に測った厚みを薄くする。
【０１１３】
具体的には、第２酸化膜３２Ｌ及び３２Ｒに対して、異方性のドライエッチングであるＲＩＥを行う。すなわち、エッチングガスとして、例えば、約３０ｓｃｃｍの流量のＣＨＦ３と、約４５ｓｃｃｍの流量のＣＦ４と、約１６０ｓｃｃｍの流量のＡｒとを混合したガスを用い、約１００ｍＴｏｒｒのチャンバ圧力下で、ＲＦパワーが約２００Ｗの条件でドライエッチングを行う。なお、このエッチング条件では、窒化膜２６Ｌ及び２６Ｒ（シリコン窒化膜）は、実質的にエッチングされない。
【０１１４】
これにより、第２酸化膜３２Ｌ及び３２Ｒは、第１主面１０ａに垂直に測った厚みが薄くなる。また、第１工程のウエットエッチングで除去されきれず、第１主面１０ａ上に残留する第２酸化膜３２Ｌ及び３２Ｒと第４酸化膜３０Ｍのエッチング残さが完全に除去される。
【０１１５】
この工程を経ることにより、第１酸化膜２４Ｌ及び２４Ｒと、窒化膜２６Ｌ及び２６Ｒと、第２酸化膜３２Ｌ及び３２ＲからなるＯＮＯ膜５２Ｌ及び５２Ｒが完成し、メモリセル前駆体３５Ｌ及び３５Ｒは、それぞれメモリセル３６Ｌ及び３６Ｒへと変化する。
【０１１６】
第２工程を経ることにより図６（Ｂ）に示すような構造体が得られる。
【０１１７】
（Ｄ）後工程
最後に、図１に示すような不揮発性半導体記憶装置５０を得る。すなわち、この工程では、以下に列記する工程を順番に実施する。ただし、これらの工程は、この実施の形態の製造方法とは直接関係ないので図示を省略する。
（ａ）エッチングストッパ膜としての窒化膜をメモリセル３６Ｌ及び３６Ｒを含む第１主面１０ａの全面に成膜する。
（ｂ）メモリセル３６Ｌ及び３６Ｒを完全に埋め込むようにＢＰＳＧ膜（Ｂｏｒｏ−ｐｈｏｓｐｈｏ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）を堆積する。
（ｃ）タングステンプラグ４０の埋め込みを行う領域のＢＰＳＧ膜を除去する。
（ｄ）メモリセル３６Ｌ及び３６Ｒを被覆していたエッチングストッパ膜としての窒化膜を除去する。
（ｅ）タングステンプラグ４０をメモリセル３６Ｌ及び３６Ｒの間の凹部に埋め込む。
【０１１８】
（３）動作
次に、図１を参照して、この実施の形態の不揮発性半導体記憶装置５０の動作について簡単に説明する。
【０１１９】
（情報の書込み）
いま、メモリセル３６Ｌのドレイン側のＯＮＯ膜５２Ｌに情報を書き込む場合を代表として説明する。
【０１２０】
まず、ＯＮＯ膜５２Ｌを電荷が蓄積されていない状態とする。その後、ドレイン３６ＬＤ及びゲート電極１４Ｌに正電圧を印加し、ソース３６ＬＳを接地電位とする。このようにすることにより、ドレイン３６ＬＤの低濃度不純物領域１８Ｌにホットエレクトロンが発生する。このホットエレクトロンは、第１酸化膜２４Ｌのエネルギー障壁を越えて、ＯＮＯ膜５２Ｌの窒化膜２６Ｌにトラップされる。これにより、ＯＮＯ膜５２Ｌに情報が書き込まれる。
【０１２１】
（情報の読み出し）
次に、メモリセル３６Ｌのドレイン側のＯＮＯ膜５２Ｌから情報を読み出す場合を代表として説明する。
【０１２２】
この場合には、ソース３６ＬＳ及びゲート電極１４Ｌに正電圧を印加し、ドレイン３６ＬＤを接地電位とする。このようにすることにより、ＯＮＯ膜５２Ｌに電荷が蓄積されている場合には、ドレイン３６ＬＤの低濃度不純物領域１８Ｌの電気的抵抗値が増大し、電流が十分に流れない状態となる。
【０１２３】
一方、ＯＮＯ膜５２Ｌに電荷が蓄積されていない場合には、ドレイン３６ＬＤの低濃度不純物領域１８Ｌの電気的抵抗値が変化しないので、十分な電流が流れる。このように、情報の読み出しの際には、メモリセル３６Ｌを流れる電流値の違いにより、ＯＮＯ膜５２Ｌに情報が蓄積されているか否を判断する。
【０１２４】
（情報の消去）
次に、メモリセル３６Ｌに記憶されている情報の消去について説明する。
【０１２５】
情報の消去は、ＯＮＯ膜５２Ｌに蓄積された電荷を中和することで行われる。具体的には、加熱や紫外線照射等を行うことで、ＯＮＯ膜５２Ｌ中の電荷を消去すればよい。
【０１２６】
（４）効果
（不揮発性半導体記憶装置に関する効果）
図１に示したメモリセル３６Ｌは、ＯＮＯ膜５２Ｌ及び５２Ｌ’を構成する窒化膜２６Ｌ及び２６Ｌ’が、ゲート電極の側面１４ＬＳに対して平行に延在する平板状に形成されている。つまり、窒化膜２６Ｌ及び２６Ｌ’の断面形状がＬ字形でない。窒化膜２６Ｌ及び２６Ｌ’をこのように構成することにより、メモリセル３６Ｌにおける情報の消去時に、ＯＮＯ膜５２Ｌ及び５２Ｌ’に蓄積されている電荷の中和時間を短くすることができる。
【０１２７】
メモリセル３６Ｒは、メモリセル３６Ｌと同様に構成されているので、メモリセル３６Ｒも上述と同じ効果を奏する。
【０１２８】
（製造方法に関する効果）
既に説明した第１工程において、第２酸化膜３２Ｌ及び３２Ｒをウエットエッチングによって、薄膜化している。つまり、第２酸化膜３２Ｌ及び３２Ｒのゲート電極１４Ｌ及び１４Ｒに垂直に測った厚みを薄くしている。
【０１２９】
その結果、メモリセル前駆体３４Ｌ及び３４Ｒ間の間隔を、ウエットエッチング（第１工程）を行わない従来の場合に比較して広げることができる。つまり、メモリセル前駆体３４Ｌ及び３４Ｒ間の間隔を従来よりも狭めて集積度を高めたとしても、第１工程を実施することにより、メモリセル前駆体３４Ｌ及び３４Ｒの間に、タングステンプラグ４０の埋め込み（後工程）に必要十分な間隔を確保することが可能となる。
【０１３０】
（実施の形態２）
図７〜図１０を参照して、実施の形態２の不揮発性半導体記憶装置の製造方法について説明する。図７は、不揮発性半導体記憶装置の構造の説明に供する、要部の断面図である。図８〜図１０は、不揮発性半導体記憶装置の製造工程の説明に供する断面図であって、重要工程段階で得られる構造体の切断端面を示している。
【０１３１】
（１）構造
まず、図７を参照して、この実施の形態の不揮発性半導体記憶装置の構造について説明する。
【０１３２】
不揮発性半導体記憶装置６０は、実施の形態１の不揮発性半導体記憶装置と同様に、複数のメモリセルから構成されている。図７には、これらの中から、ゲート長方向に隣接する２個のメモリセル６２Ｌ及び６２Ｒを抜き出して示している。
【０１３３】
なお、メモリセル６２Ｌ及び６２Ｒは、窒化膜６４Ｌ及び６４Ｒの断面形状がＬ字形である点を除いて、実施の形態１のメモリセル３６Ｌ及び３６Ｒと同様に構成されている。従って、以下の説明では、この相違点について主に説明する。
【０１３４】
メモリセル６２Ｌ及び６２Ｒにおいて、窒化膜６４Ｌ及び６４Ｒは、ゲート電極１４Ｌ及び１４Ｒの側面１４ＬＳ及び１４ＲＳに平行に延在する第１領域６４Ｌａ及び６４Ｒａと、側面１４ＬＳ及び１４ＲＳに対して垂直に延在する第２領域６４Ｌｂ及び６４Ｒｂとを有している。
【０１３５】
より詳細には、窒化膜６４Ｌ及び６４Ｒは、ゲート電極１４Ｌ及び１４Ｒの上端から下端までは、ゲート電極１４Ｌ及び１４Ｒの側面１４ＬＳ及び１４ＲＳに対して平行に延在している。この部分が第１領域６４Ｌａ及び６４Ｒａである。
【０１３６】
そして、窒化膜６４Ｌ及び６４Ｒは、第１領域６４Ｌａ及び６４Ｒａの下端部から直角に屈曲し、低濃度不純物領域１８及び１８’の途中領域まで、第１主面１０ａと平行に延在している。この部分が第２領域６４Ｌｂ及び６４Ｒｂである。
【０１３７】
実施の形態１のメモリセル３６Ｌ及び３６Ｒと、この実施の形態のメモリセル６２Ｌ及び６２Ｒとで窒化膜の形状が異なるのは、後述する製造工程の違いに由来している。
【０１３８】
（２）製造方法
次に、不揮発性半導体記憶装置６０の製造方法を説明する。なお、この実施の形態の製造方法を説明するにあたり、実施の形態１と重複する工程については説明を省略する。
【０１３９】
また、この実施の形態の製造方法は、メモリセル６２Ｌ及び６２Ｒの間の間隙Ｄ（図７）の幅を広げる技術に関するものである。従って、以下の説明においては、間隙Ｄの幅を広げることに直接関係する構成要素の説明を行う。より具体的には、間隙Ｄを挟んで対向するメモリセル６２Ｌ及び６２Ｒの構成要素のみを抜き出して説明する。つまり、符合に「’」（ダッシュ）及び「’’」が付された構成要素の説明を省略する。
【０１４０】
まず、この実施の形態の不揮発性半導体記憶装置６０の製造方法を概説する。この実施の形態の製造方法は、概略的に（Ａ）前工程、（Ｂ）第１工程、（Ｃ）第２工程、及び（Ｄ）後工程の順番で実施される。
【０１４１】
前工程は、後述する準備工程及び第１、第２及び第８〜第１０サブ工程とで構成される。前工程においては、図９（Ａ）に示すような半導体基板１０を準備する。より詳細には、互いに対向して設けられたゲート電極１４Ｌ及び１４Ｒと、ゲート電極１４Ｌ及び１４Ｒの側面１４ＬＳ及び１４ＲＳに第１前駆酸化膜２０、前駆窒化膜２２並びに第２酸化膜３２Ｌ及び３２Ｒの順序で積層された積層膜３６Ｌ及び３６Ｒと、ゲート電極１４Ｌ及び１４Ｒ同士の間の第１主面１０ａを被覆するイオン注入保護膜６７とを含むメモリセル前駆体６８Ｌ及び６８Ｒが、第１主面１０ａ上に第１距離Ｄ１だけ離間して設けられた半導体基板１０を準備する。
【０１４２】
第１工程では、後述するように図９（Ｂ）に示すような構造体を形成する。より詳細には、ウエットエッチングにより、第２酸化膜３２Ｌ及び３２Ｒの、側面１４ＬＳ及び１４ＲＳに垂直に測った厚みを薄くして、メモリセル前駆体６９Ｌ及び６９Ｒ同士の距離を第１距離Ｄ１よりも長い第２距離Ｄ２とする。
【０１４３】
第２工程では、後述するように図１０（Ａ）に示すような構造体を形成する。より詳細には、異方性ドライエッチングにより、第２酸化膜３２Ｌ及び３２Ｒの、第１主面１０ａに垂直に測った厚みを薄くする。
【０１４４】
後工程は、後述する第１１サブ工程及び完成工程とで構成される。後工程では、図７に示したような不揮発性半導体記憶装置６０を完成する。より詳細には、メモリセル６２Ｌ及び６２Ｒの間隙にタングステンプラグ４０を埋め込む。
【０１４５】
以下、これらの工程を、工程ごとにより詳細に説明する。
【０１４６】
（Ａ）前工程
（Ａ−１）準備工程
図２（Ａ）に示した実施の形態１の準備工程と同様であるので説明を省略する。
【０１４７】
（Ａ−２）第１サブ工程
図２（Ｂ）に示した実施の形態１の第１サブ工程と同様であるので説明を省略する。
【０１４８】
（Ａ−３）第２サブ工程
図３（Ａ）に示した実施の形態１の第２サブ工程と同様であるので説明を省略する。
【０１４９】
（Ａ−４）第８サブ工程
この工程においては、図８（Ａ）に示すような構造体を形成する。すなわち、第１前駆酸化膜２０及び前駆窒化膜２２で被覆されたゲート電極１４Ｌ及び１４Ｒ同士の間の間隙Ｈ２を、第２酸化膜３２Ｌ及び３２Ｒとなるべき第３酸化膜６６で充填する。
【０１５０】
具体的には、ＣＶＤ法により第３酸化膜６６となるべきシリコン酸化膜を間隙Ｈ２を完全に埋め込むように第１主面１０ａの全面に堆積する。
【０１５１】
その後、ＣＭＰ法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、このシリコン酸化膜を、ゲート電極１４Ｌ及び１４Ｒ上に位置する前駆窒化膜２２までエッチバックするとともに平坦化して第３酸化膜６６を得る。
【０１５２】
第８サブ工程を経ることにより、図８（Ａ）に示すような構造体が得られる。
【０１５３】
（Ａ−５）第９サブ工程
この工程においては、図８（Ｂ）に示すような構造体を形成する。すなわち、異方性ドライエッチングにより、第３酸化膜６６を部分的に除去して、第１主面１０ａ上に位置する前駆窒化膜２２を露出させることにより、第２酸化膜３２Ｌ及び３２Ｒを形成するとともに、露出した領域に残存する前駆窒化膜２２と第１前駆酸化膜２０とからなるイオン注入保護膜６７を形成することで、メモリセル前駆体６８Ｌ及び６８Ｒを得る。
【０１５４】
具体的には、常法に従い、間隙Ｈ２に存在する第３酸化膜６６の一部領域を、異方性ドライエッチングであるＲＩＥで除去する。
【０１５５】
すなわち、エッチングガスとして、例えば、約３０ｓｃｃｍの流量のＣＨＦ３と、約４５ｓｃｃｍの流量のＣＦ４と、約１６０ｓｃｃｍの流量のＡｒとを混合したガスを用い、約１００ｍＴｏｒｒのチャンバ圧力下で、ＲＦパワーが約２００Ｗの条件でドライエッチングを行う。なお、このエッチング条件では、前駆窒化膜２２（シリコン窒化膜）は、実質的にエッチングされない。
【０１５６】
これにより、間隙Ｈ２に存在していた第３酸化膜６６が、第１主面１０ａに位置する前駆窒化膜２２の表面に至るまで部分的に除去される。その結果、ゲート電極１４Ｌ及び１４Ｒの側面１４ＬＳ及び１４ＲＳには、第３酸化膜６６に由来する酸化膜が残存する。この残存した酸化膜が、第２酸化膜３２Ｌ及び３２Ｒである。
【０１５７】
なお、ドライエッチング終了後の、第２酸化膜３２Ｌ及び３２Ｒの厚み、すなわち前駆窒化膜２２Ｌの表面と第２酸化膜３２Ｌの表面との間の距離、及び前駆窒化膜２２Ｒの表面と第２酸化膜３２Ｒの表面との間の距離は、好ましくは、例えば約３６．５ｎｍとする。つまり、第２酸化膜３２Ｌ及び３２Ｒの、側面１４ＬＳ及び１４ＲＳに垂直に測った厚みを、約３６．５ｎｍとする。
【０１５８】
この工程を経ることにより、互いに対向して設けられたゲート電極１４Ｌ及び１４Ｒと、ゲート電極１４Ｌ及び１４Ｒの側面１４ＬＳ及び１４ＲＳに第１前駆酸化膜２０、前駆窒化膜２２並びに第２酸化膜３２Ｌ及び３２Ｒの順序で積層された積層膜３６Ｌ及び３６Ｒと、ゲート電極１４Ｌ及び１４Ｒ同士の間の第１主面１０ａを被覆するイオン注入保護膜６７（第１前駆酸化膜２０及び前駆窒化膜２２）とを含むメモリセル前駆体６８Ｌ及び６８Ｒが、第１主面１０ａ上に第１距離Ｄ１だけ離間して設けられた半導体基板１０が得られる。
【０１５９】
ここで、距離Ｄ１は、上述した距離Ｄ０（図２（Ａ）：１３０ｎｍ）から、側壁１４ＬＳ及び１４ＲＳに積層された積層膜３６Ｌ及び３６Ｒの合計膜厚を差し引くことで求めることができる。ところで、個々の積層膜３６Ｌ及び３６Ｒの厚みは、第１前駆酸化膜２０（厚み：約６．５ｎｍ）と、前駆窒化膜２２（厚み：約１０ｎｍ）と、第２酸化膜３２Ｌ及び３２Ｒ（厚み：約３６．５ｎｍ）の膜厚の合計値の約５３ｎｍと求められる。よって、第１距離Ｄ１は、約２４ｎｍ（１３０ｎｍ−５３ｎｍ×２）となる。
【０１６０】
第９サブ工程を経ることにより、図８（Ｂ）に示すような構造体が得られる。
【０１６１】
（Ａ−６）第１０サブ工程
この工程においては、図９（Ａ）に示すような構造体を形成する。すなわち、メモリセル前駆体６８Ｌ及び６８Ｒをマスクとして、第１主面１０ａに向けてイオン注入を行い、高濃度不純物領域３８を形成する。
【０１６２】
具体的には、導電型がｎ型のＡｓ（ヒ素）をドーズ量８×１０１４ｃｍ−２及び注入エネルギー５０ｋｅＶの条件で、第１主面１０ａに対して垂直にイオン注入し、その後、熱処理を行うことにより高濃度不純物領域３８を形成する。
【０１６３】
第１０サブ工程を経ることにより図９（Ａ）に示すような構造体が得られる。
【０１６４】
（Ｂ）第１工程
続いて、図９（Ｂ）に示すような構造体を形成する。すなわち、ウエットエッチングにより、第２酸化膜３２Ｌ及び３２Ｒの、側面１４ＬＳ及び１４ＲＳに垂直に測った厚みを薄くして、メモリセル前駆体６９Ｌ及び６９Ｒ同士の距離を第１距離Ｄ１よりも長い第２距離Ｄ２とする。
【０１６５】
具体的には、第１０サブ工程までで得られた構造体を、シリコン酸化膜を選択的に除去するエッチング液に浸漬する。例えば、約０．３ｗｔ％のＨＦフッ酸水溶液に、例えば約４８０秒間浸漬する。
【０１６６】
これにより、第２酸化膜３２Ｌ及び３２Ｒは、等方的にエッチングされて薄膜化する。その結果、第２酸化膜３２Ｌ及び３２Ｒは、側面１４ＬＳ及び１４ＲＳに垂直に測った厚みが、３６．５ｎｍから１０ｎｍへと薄くなる。
【０１６７】
このように、第２酸化膜３２Ｌ及び３２Ｒの厚みが薄くなることにより、メモリセル前駆体６８Ｌ及び６８Ｒは、メモリセル前駆体６９Ｌ及び６９Ｒへと変化する。メモリセル前駆体６９Ｌ及び６９Ｒ同士の距離は、第１距離Ｄ１（約２４ｎｍ）よりも大きな第２距離Ｄ２へと広がる。
【０１６８】
より詳細には、第２酸化膜３２Ｌ及び３２Ｒは、それぞれ２６．５ｎｍずつ薄くなるので、第２距離Ｄ２は、第１距離Ｄ１（約２４ｎｍ）に５３ｎｍ（＝２６．５ｎｍ×２）を加えた値、つまり７７ｎｍとなる。
【０１６９】
第１工程を経ることにより、図９（Ｂ）に示すような構造体が得られる。
【０１７０】
また、この工程を経ることにより、メモリセル前駆体６９Ｌ及び６９Ｒ間の距離を、第１距離Ｄ１（約２４ｎｍ）から第２距離（約７７ｎｍ）へと広くすることができる。その結果、後の完成工程において、メモリセル６９Ｌ及び６９Ｒの間の間隙に隙間なくタングステンプラグ４０を埋め込むことが可能となる。
【０１７１】
（Ｃ）第２工程
続いて、図１０（Ａ）に示すような構造体を形成する。すなわち、異方性ドライエッチングにより、第２酸化膜３２Ｌ及び３２Ｒの、第１主面１０ａに垂直に測った厚みを薄くする。
【０１７２】
具体的には、第２酸化膜３２Ｌ及び３２Ｒに対して、異方性のドライエッチングであるＲＩＥを行う。すなわち、エッチングガスとして、例えば、約３０ｓｃｃｍの流量のＣＨＦ３と、約４５ｓｃｃｍの流量のＣＦ４と、約１６０ｓｃｃｍの流量のＡｒとを混合したガスを用い、約１００ｍＴｏｒｒのチャンバ圧力下で、ＲＦパワーが約２００Ｗの条件でドライエッチングを行う。
【０１７３】
これにより、第２酸化膜３２Ｌ及び３２Ｒは、第１主面１０ａに垂直に測った厚みが薄くなる。また、第１工程のウエットエッチングで除去されきれず、第１主面１０ａ上の前駆窒化膜２２に残留する第２酸化膜３２Ｌ及び３２Ｒのエッチング残さが完全に除去される。
【０１７４】
第２工程を経ることにより図１０（Ａ）に示すような構造体が得られる。
【０１７５】
（Ｄ）後工程
（Ｄ−１）第１１サブ工程
続いて、図１０（Ｂ）に示すような構造体を形成する。すなわち、イオン注入保護膜６７を除去する。
【０１７６】
つまり第１０サブ工程においてイオン注入保護膜として機能した第１主面１０ａ上の第１前駆酸化膜２０及び前駆窒化膜２２を選択的に除去する。
【０１７７】
具体的には、第１前駆酸化膜２０及び前駆窒化膜２２に対して、異方性のドライエッチングであるＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を行う。
【０１７８】
すなわち、前駆窒化膜２２に関しては、エッチングガスとして、例えば、約２０ｓｃｃｍの流量のＣＨ２Ｆ２と、約４０ｓｃｃｍの流量のＯ２と、約５０ｓｃｃｍの流量のＡｒとを混合したガスを用い、約７５ｍＴｏｒｒのチャンバ圧力下で、ＲＦパワーが約２００Ｗの条件でドライエッチングを行う。
【０１７９】
また、第１前駆酸化膜２０に関しては、エッチングガスとして、例えば、約３０ｓｃｃｍの流量のＣＨＦ３と、約４５ｓｃｃｍの流量のＣＦ４と、約１６０ｓｃｃｍの流量のＡｒとを混合したガスを用い、約１００ｍＴｏｒｒのチャンバ圧力下で、ＲＦパワーが約２００Ｗの条件でドライエッチングを行う。
【０１８０】
これにより、第１前駆酸化膜２０及び前駆窒化膜２２の第１主面１０ａを覆っていた領域が選択的に除去される。結果として、第１前駆酸化膜２０及び前駆窒化膜２２は、側面１４ＬＳ及び１４ＲＳをそれぞれ被覆する第１酸化膜２４Ｌ及び２４Ｓ並びに窒化膜２６Ｌ及び２６Ｒへと変化する。
【０１８１】
なお、この工程で行われるドライエッチングは、異方性であるので、エッチング中にプラズマに曝される第２酸化膜３２Ｌ及び３２Ｒのエッチング前後における膜厚は実質的に変化しない。つまり、側面１４ＬＳ及び１４ＲＳに垂直な方向に測った第２酸化膜３２Ｌ及び３２Ｒの厚みは、約１０ｎｍに保たれる。
【０１８２】
この工程を経ることにより、第１酸化膜２４Ｌ及び２４Ｒと、窒化膜２６Ｌ及び２６Ｒと、第２酸化膜３２Ｌ及び３２ＲからなるＯＮＯ膜５２Ｌ及び５２Ｒが完成し、メモリセル前駆体６９Ｌ及び６９Ｒは、それぞれメモリセル６２Ｌ及び６２Ｒへと変化する。
【０１８３】
第１１サブ工程を経ることにより図１０（Ｂ）に示すような構造体が得られる。
【０１８４】
（Ｄ−２）完成工程
実施の形態１の後工程と同様であるので説明を省略する。完成工程を経ることにより、図７に示すような不揮発性半導体記憶装置６０が完成する。
【０１８５】
（３）動作
不揮発性半導体記憶装置６０の動作は実施の形態１と同様であるのでその説明を省略する。
【０１８６】
（４）効果
（製造方法に関する効果）
既に説明した第１工程において、第２酸化膜３２Ｌ及び３２Ｒをウエットエッチングによって、薄膜化している。つまり、第２酸化膜３２Ｌ及び３２Ｒのゲート電極１４Ｌ及び１４Ｒに垂直に測った厚みを薄くしている。
【０１８７】
その結果、メモリセル前駆体３４Ｌ及び３４Ｒ間の間隔を、ウエットエッチングを行わない従来の場合に比較して広げることができる。このように、メモリセル前駆体３４Ｌ及び３４Ｒ間の間隔が広がることにより、完成工程で行われるタングステンプラグ４０をメモリセル前駆体３４Ｌ及び３４Ｒ間の凹部に隙間なく埋め込むことが可能となる。
【０１８８】
また、この実施の形態の製造方法は、第１前駆酸化膜２０及び前駆窒化膜２２を高濃度不純物領域３８作成のためのイオン注入保護膜として流用している。つまり、実施の形態１で用いられていたイオン注入保護膜としての第４酸化膜３０Ｍを形成する必要がない。その結果、不揮発性半導体記憶装置６０の製造工程を実施の形態１に比較して削減することができる。
【図面の簡単な説明】
【０１８９】
【図１】実施の形態１の不揮発性半導体記憶装置の構造を示す断面図である。
【図２】（Ａ）及び（Ｂ）は、実施の形態１の不揮発性半導体記憶装置の製造工程の説明に供する工程断面図である。
【図３】（Ａ）及び（Ｂ）は、実施の形態１の不揮発性半導体記憶装置の製造工程の説明に供する工程断面図である。
【図４】（Ａ）及び（Ｂ）は、実施の形態１の不揮発性半導体記憶装置の製造工程の説明に供する工程断面図である。
【図５】（Ａ）及び（Ｂ）は、実施の形態１の不揮発性半導体記憶装置の製造工程の説明に供する工程断面図である。
【図６】（Ａ）及び（Ｂ）は、実施の形態１の不揮発性半導体記憶装置の製造工程の説明に供する工程断面図である。
【図７】実施の形態２の不揮発性半導体記憶装置の構造を示す断面図である。
【図８】（Ａ）及び（Ｂ）は、実施の形態２の不揮発性半導体記憶装置の製造工程の説明に供する工程断面図である。
【図９】（Ａ）及び（Ｂ）は、実施の形態２の不揮発性半導体記憶装置の製造工程の説明に供する工程断面図である。
【図１０】（Ａ）及び（Ｂ）は、実施の形態２の不揮発性半導体記憶装置の製造工程の説明に供する工程断面図である。
【符号の説明】
【０１９０】
１０  半導体基板
１０ａ  第１主面
１４Ｌ，１４Ｒ  ゲート電極
１４ＬＳ，１４ＬＳ’，１４ＲＳ，１４ＲＳ’  側面
１４Ｌａ，１４Ｒａ  ゲート酸化膜
１４Ｌｂ，１４Ｒｂ  ポリシリコン膜
１４Ｌｃ，１４Ｒｃ  タングステンシリコン膜
１４Ｌｄ，１４Ｒｄ  シリコン窒化膜
１８Ｌ，１８Ｌ’，１８Ｒ，１８Ｒ’  低濃度不純物領域
２０  第１前駆酸化膜
２２  前駆窒化膜
２４Ｌ，２４Ｌ’，２４Ｒ，２４Ｒ’  第１酸化膜
２６Ｌ，２６Ｌ’，２６Ｒ，２６Ｒ’，６４Ｌ，６４Ｒ  窒化膜
２７Ｌ，２７Ｒ  構造体
２８，６６  第３酸化膜
２９Ｌ，２９Ｒ  第２前駆酸化膜
２９ＬＳ，２９ＲＳ  露出面
３０，３０Ｍ，３０Ｌ，３０Ｒ，３０Ｌ’，３０Ｒ’  第４酸化膜
３２Ｌ，３２Ｌ’，３２Ｒ，３２Ｒ’  第２酸化膜
３４Ｌ，３４Ｒ，３５Ｌ，３５Ｒ，６８Ｌ，６８Ｒ，６９Ｌ，６９Ｒ  メモリセル前駆体
３６Ｌ，３６Ｒ，６２Ｌ，６２Ｒ  メモリセル
３８，３８’，３８’’  高濃度不純物領域
４０，４０’  タングステンプラグ
５０，６０  不揮発性半導体記憶装置
５２Ｌ，５２Ｒ，５２Ｌ’，５２Ｒ’  ＯＮＯ膜
６４Ｌａ，６４Ｒａ，６４Ｌａ’，６４Ｒａ’  第１領域
６４Ｌｂ，６４Ｒｂ，６４Ｌｂ’，６４Ｒｂ’  第２領域
６７  イオン注入保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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