(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板（１）と、
前記半導体基板（１）の上に形成された第２導電型のドリフト層（２）と、
前記ドリフト層（２）の上に形成された第１導電型のベース領域（３）と、
前記ベース領域（３）を貫通して前記ドリフト領域（２）に達するように形成されることにより前記ベース領域（３）を複数に分離し、一方向を長手方向として延設されたトレンチ（４）と、
複数に分離された前記ベース領域（３）の一部に形成され、該ベース領域（３）内において前記トレンチ（４）の側面に接するように形成された第２導電型のエミッタ領域（５）と、
前記トレンチ（４）の表面上に形成されたゲート絶縁膜（６）と、
前記トレンチ（４）内において、前記ゲート絶縁膜（６）の上に形成されたゲート電極（７ａ〜７ｃ）と、
前記エミッタ領域（５）に電気的に接続されたエミッタ電極（１５）と、
前記半導体基板（１）の裏面側に形成されたコレクタ電極（１６）とを備えてなる絶縁ゲート型半導体素子を有する半導体装置であって、
前記ベース領域（３）は、前記トレンチ（４）によって複数に分離され、分離された複数の前記ベース領域（３）それぞれが同方向に延設されることで平行に配置された部分を有した構造とされ、前記複数のベース領域（３）のうち、前記エミッタ領域（５）が形成されたものがチャネル層（３ａ）として機能すると共に、前記エミッタ領域（５）が形成されていないものがフロート層（３ｂ〜３ｄ）として機能し、前記チャネル層（３ａ）と前記フロート層（３ｂ〜３ｄ）が一定割合かつ一定の配置順で繰り返し配置されており、
前記ゲート電極（７ａ〜７ｃ）は、前記トレンチ（４）のうち前記エミッタ領域（５）が接するものに埋め込まれたゲート電圧印加用のゲート電極（７ａ）と、前記トレンチ（４）のうち前記エミッタ領域（５）と接していないものに埋め込まれたダミーゲート電極（７ｂ、７ｃ）とを有して構成され、
前記ダミーゲート電極（７ｂ、７ｃ）は、前記フロート層（３ｂ〜３ｄ）のうち前記チャネル層（３ａ）の隣に位置する第１フロート層（３ｂ）と共に前記トレンチ（４）の長手方向に対して垂直方向に延設された第１フロート配線（１２）に電気的に接続され、
前記フロート層（３ｂ〜３ｄ）のうち前記第１フロート層（３ｂ）よりも前記チャネル層（３ａ）から離れて配置される第２フロート層（３ｃ）が前記トレンチ（４）の長手方向に対して垂直方向に延設された第２フロート配線（１３）に電気的に接続され、
前記ダミーゲート電極と前記第１フロート層（３ｂ）および前記第１フロート配線（１２）が前記第２フロート層（３ｃ）および前記第２フロート配線（１３）から電気的に分離されていることを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板（１）と、
前記半導体基板（１）の上に形成された第２導電型のドリフト層（２）と、
前記ドリフト層（２）の上に形成された第１導電型のベース領域（３）と、
前記ベース領域（３）を貫通して前記ドリフト領域（２）に達するように形成されることにより前記ベース領域（３）を複数に分離し、一方向を長手方向として延設されたトレンチ（４）と、
複数に分離された前記ベース領域（３）の一部に形成され、該ベース領域（３）内において前記トレンチ（４）の側面に接するように形成された第２導電型のエミッタ領域（５）と、
前記トレンチ（４）の表面上に形成されたゲート絶縁膜（６）と、
前記トレンチ（４）内において、前記ゲート絶縁膜（６）の上に形成されたゲート電極（７ａ〜７ｃ）と、
前記エミッタ領域（５）に電気的に接続されたエミッタ電極（１５）と、
前記半導体基板（１）の裏面側に形成されたコレクタ電極（１６）とを備えてなる絶縁ゲート型半導体素子を有する半導体装置であって、
前記ベース領域（３）は、前記トレンチ（４）によって複数に分離され、分離された複数の前記ベース領域（３）それぞれが同方向に延設されることで平行に配置された部分を有した構造とされ、前記複数のベース領域（３）のうち、前記エミッタ領域（５）が形成されたものがチャネル層（３ａ）として機能すると共に、前記エミッタ領域（５）が形成されていないものがフロート層（３ｂ〜３ｄ）として機能し、前記チャネル層（３ａ）と前記フロート層（３ｂ〜３ｄ）が一定割合かつ一定の配置順で繰り返し配置されており、
前記ゲート電極（７ａ〜７ｃ）は、前記トレンチ（４）のうち前記エミッタ領域（５）が接するものに埋め込まれたゲート電圧印加用のゲート電極（７ａ）と、前記トレンチ（４）のうち前記エミッタ領域（５）と接していないものに埋め込まれたダミーゲート電極（７ｂ、７ｃ）とを有して構成され、
前記ダミーゲート電極（７ｂ、７ｃ）のうち前記チャネル層（３ａ）に最も近いもの（７ｂ）は、前記フロート層（３ｂ〜３ｄ）のうち前記チャネル層（３ａ）に最も近い第１フロート層（３ｂ）と共に前記トレンチ（４）の長手方向に対して垂直方向に延設された第１フロート配線（１２）に電気的に接続されており、
前記ダミーゲート電極（７ｂ、７ｃ）のうち前記第１フロート層（３ｂ）よりも前記チャネル層（３ａ）から離れたもの（７ｃ）は、前記第１フロート層（３ｂ）よりも前記チャネル層（３ａ）から離れた第２フロート層（３ｃ）と共に前記トレンチ（４）の長手方向に対して垂直方向に延設された第２フロート配線（１３）に電気的に接続されていることを特徴とする半導体装置。
【請求項３】
前記トレンチ（４）は環状構造とされ、複数の前記トレンチ（４）が１組とされることで多重リング構造とされていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート電圧印加用のゲート電極（７ａ）が電気的に接続される前記ゲート配線（１１）と前記第１フロート配線（１２）および前記第２フロート配線（１３）は、前記ゲート電圧印加用のゲート電極（７ａ）や前記ダミーゲート電極（７ｂ、７ｃ）における長手方向先端位置に平行に並べられて配置されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記エミッタ電極（１５）は、前記ゲート電圧印加用のゲート電極（７ａ）や前記ダミーゲート電極（７ｂ、７ｃ）における長手方向の中央位置において２つに分断されており、該分断された２つの前記エミッタ電極（１５）の間に、前記ゲート電圧印加用のゲート電極（７ａ）が電気的に接続される前記ゲート配線（１１）と前記第１フロート配線（１２）および前記第２フロート配線（１３）が平行に並べられて配置されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造の絶縁ゲート型トランジスタ（以下、ＩＧＢＴという）等のような絶縁ゲート型の半導体装置に関するものである。
【背景技術】
【０００２】
従来より、トレンチゲート構造のＩＧＢＴ等の高耐圧絶縁ゲート型半導体素子として、図１７および図１８に示す構造のＩＧＢＴを有する半導体装置が一般に知られている（例えば、特許文献１参照）。これらのＩＧＢＴでは、エミッタ電極とのコンタクトが行われるｎ+型エミッタ領域１０１がｐ型ベース領域１０２内に選択的に形成されると共に、ｎ+型エミッタ領域１０１のない部分にダミートレンチ１０３が形成されることで、偏り無い分布のトレンチゲート構造が備えられた構造とされている。つまり、ｎ+型エミッタ領域１０１をｐ型ベース領域１０２の全域に形成するのではなく間引いて形成しつつ、間引かれた領域にもゲート電圧印加用のゲート電極１０４が形成されるトレンチ１０５ではないダミー用のダミーゲート電極１０６が備えられるダミートレンチ１０３が配置されるようにしている。
【０００３】
このように、ｎ+型エミッタ領域１０１を選択的に形成することにより、高抵抗なｐ型ベース領域１０２の伝導度変調を促進して通電損失を更に低減でき、ダミートレンチ１０３を形成することにより、耐圧を向上することができる。このため、通電損失と、耐圧のトレードオフを改善することが可能となる。そして、このような構造のＩＧＢＴにおいて、ダミーゲート電極１０６の電位を安定させるために、図１７に示すようにエミッタ電極に接続させたり、図１８に示すようにゲート電極１０４に接続させたりしている。
【特許文献１】特開２００６−４９４５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ダミートレンチ１０３内のダミーゲート電極１０６をエミッタ電極やゲート電極１０４に接続させた場合、電位の安定は図れるものの以下のような問題がある。
【０００５】
すなわち、ダミーゲート電極１０６をゲート電極１０４に接続するとＧ−Ｃ間容量（ゲート−コレクタ間容量）が大きくなり、スイッチング損失が大きくなり過ぎるという問題がある。また、ダミーゲート電極１０６をエミッタ電極に接続するとＧ−Ｅ間容量（ゲート−エミッタ間容量）が大きくなり、スイッチングサージが大きくなり過ぎるという問題がある。
【０００６】
さらに、アプリケーションによってはその中間的な部分、つまりスイッチングサージとスイッチング損失のバランスの取れたものが望まれることがあり、それを実現するために、図１９に示すようなダミートレンチ１０３内のダミーゲート電極１０６をフロート層１０７に接続させるという構造も考えられる。
【０００７】
しかしながら、このようにダミーゲート電極１０６をフロート層１０７に接続する構造は、接続した部分および接続部分から離れた場所で、フロート層１０７の電位にアンバランスが生じ、電流集中による破壊耐量低下を引き起こすという問題がある。例えば、ストライプ状に複数のダミートレンチ１０３が配置されている場合、複数のダミートレンチ１０３の間それぞれにフロート層１０７が配置されることになり、ダミートレンチ１０３およびフロート層１０７の上に形成された一本の配線にてダミーゲート電極１０６とフロート層１０７とが電気的に接続されることになる。このとき、ｎ+型エミッタ領域１０１に接続されるエミッタ電極を広面積にしなければならないことから、ダミーゲート電極１０６とフロート層１０７との電気的接続に用いられる一本の配線は細いものにならざるを得ないため、各フロート層１０７のうち配線と電気的に接続された箇所は同電位になり、そこから離れるに連れて電位差が発生し、例えば図１９の奥行き方向（フロート層１０７の延設方向）への距離が離れるほど各フロート層１０７間の電位差が大きくなる。このように長手方向における各フロート層の電位差関係に違いが生じることで、スイッチング時に動作不均一（アンバランス）が生じ、電流集中による破壊耐量低下を引き起こすことになる。
【０００８】
本発明は上記点に鑑みて、フロート層の延設方向において、フロート層間で電位差が大きくなることを抑制し、電流集中による破壊耐量低下を引き起こすことを防止できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、ベース領域（３）は、トレンチ（４）によって複数に分離され、分離された複数のベース領域（３）それぞれが同方向に延設されることで平行に配置された部分を有した構造とされ、複数のベース領域（３）のうち、エミッタ領域（５）が形成されたものがチャネル層（３ａ）として機能すると共に、エミッタ領域（５）が形成されていないものがフロート層（３ｂ〜３ｄ）として機能し、チャネル層（３ａ）とフロート層（３ｂ〜３ｄ）が一定割合かつ一定の配置順で繰り返し配置されており、ゲート電極（７ａ〜７ｃ）は、トレンチ（４）のうちエミッタ領域（５）が接するものに埋め込まれたゲート電圧印加用のゲート電極（７ａ）と、トレンチ（４）のうちエミッタ領域（５）と接していないものに埋め込まれたダミーゲート電極（７ｂ、７ｃ）とを有して構成され、ダミーゲート電極（７ｂ、７ｃ）は、フロート層（３ｂ〜３ｄ）のうちチャネル層（３ａ）の隣に位置する第１フロート層（３ｂ）と共にトレンチ（４）の長手方向に対して垂直方向に延設された第１フロート配線（１２）に電気的に接続され、フロート層（３ｂ〜３ｄ）のうち第１フロート層（３ｂ）よりもチャネル層（３ａ）から離れて配置される第２フロート層（３ｃ）から分離されていることを特徴としている。
【００１０】
このように、ダミーゲート電極（７ｂ、７ｃ）を第１フロート層（３ｂ）に電気的に接続することによって、スイッチングサージとスイッチング損失のバランスの取れた構造とすることが可能となる。
【００１１】
また、各フロート層（３ｂ〜３ｄ）を同じ配線に接続するのではなく、それぞれ異なった配線に接続するようにしている。このため、ターンオフ時には、各フロート層（３ｂ〜３ｄ）における配線との接触場所の電位がそれぞれ異なる電位となる。そして、トレンチ（４）の長手方向と垂直方向における各フロート層（３ｂ〜３ｄ）それぞれの電位差は、配線との接触場所から離れたとしても、大きく変動しない。つまり、ほぼ同じ電位差を保った状態となる。このため、長手方向における各フロート層（３ｂ〜３ｄ）の電位に違いが生じないようにできる。これにより、スイッチング時の動作均一性が保たれ、電流集中による破壊耐量低下を引き起こすことを防止することが可能となる。
【００１２】
具体的には、請求項１に記載の発明では、第２フロート層（３ｃ）が電気的に接続されるトレンチ（４）の長手方向に対して垂直方向に延設された第２フロート配線（１３）からダミーゲート電極（７ｂ、７ｃ）を電気的に分離した構成としている。
【００１３】
請求項２に記載の発明では、ベース領域（３）は、トレンチ（４）によって複数に分離され、分離された複数のベース領域（３）それぞれが同方向に延設されることで平行に配置された部分を有した構造とされ、複数のベース領域（３）のうち、エミッタ領域（５）が形成されたものがチャネル層（３ａ）として機能すると共に、エミッタ領域（５）が形成されていないものがフロート層（３ｂ〜３ｄ）として機能し、チャネル層（３ａ）とフロート層（３ｂ〜３ｄ）が一定割合かつ一定の配置順で繰り返し配置されており、ゲート電極（７ａ〜７ｃ）は、トレンチ（４）のうちエミッタ領域（５）が接するものに埋め込まれたゲート電圧印加用のゲート電極（７ａ）と、トレンチ（４）のうちエミッタ領域（５）と接していないものに埋め込まれたダミーゲート電極（７ｂ、７ｃ）とを有して構成され、ダミーゲート電極（７ｂ、７ｃ）のうちチャネル層（３ａ）に最も近いもの（７ｂ）は、フロート層（３ｂ〜３ｄ）のうちチャネル層（３ａ）に最も近い第１フロート層（３ｂ）と共にトレンチ（４）の長手方向に対して垂直方向に延設された第１フロート配線（１２）に電気的に接続されていることを特徴としている。
【００１４】
このような構造としても、各フロート層（３ｂ〜３ｄ）それぞれの電位差の関係がトレンチ（４）の長手方向のどの場所でも保たれることになり、請求項１と同様に、スイッチング時の動作均一性が保たれ、電流集中による破壊耐量低下を引き起こすことを防止することが可能となる。
【００１５】
この場合、請求項２に記載したように、ダミーゲート電極（７ｂ、７ｃ）のうち第１フロート層（３ｂ）よりもチャネル層（３ａ）から離れたもの（７ｃ）に関しては、第１フロート層（３ｂ）よりもチャネル層（３ａ）から離れた第２フロート層（３ｃ）と共にトレンチ（４）の長手方向に対して垂直方向に延設された第２フロート配線（１３）に電気的に接続されるようにしている。
【００１６】
例えば、請求項３に記載したように、トレンチ（４）を環状構造とし、複数のトレンチ（４）を１組として多重リング構造とすることができる。
【００１７】
また、請求項４に記載したように、ゲート電圧印加用のゲート電極（７ａ）が電気的に接続されるゲート配線（１１）と第１フロート配線（１２）および第２フロート配線（１３）を、ゲート電圧印加用のゲート電極（７ａ）やダミーゲート電極（７ｂ、７ｃ）における長手方向先端位置に平行に並べた配置とすることができる。
【００１８】
さらに、請求項５に記載したように、ゲート電圧印加用のゲート電極（７ａ）やダミーゲート電極（７ｂ、７ｃ）における長手方向の中央位置においてエミッタ電極（１５）を２つに分断し、該分断された２つのエミッタ電極（１５）の間に、ゲート電圧印加用のゲート電極（７ａ）が電気的に接続されるゲート配線（１１）と第１フロート配線（１２）および第２フロート配線（１３）を平行に並べて配置することもできる。
【００１９】
このような構造とすれば、チップサイズが大きくなったとしても、ダミーゲート電極（７ｂ、７ｃ）内部での電位の伝わりの遅れによるアンバランスを抑制でき、更に請求項１に示した効果を得ることが可能となる。
【００２０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２２】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。図２は、図１に示す半導体装置の別断面における断面図である。また、図３は、図１および図２に示すＩＧＢＴを有する半導体装置の上面レイアウト図であり、図４は、図１および図２に示すＩＧＢＴを有する半導体装置の部分断面斜視図である。図１、図２は、それぞれ、図３のＡ−Ａ断面とＢ−Ｂ断面に相当している。なお、図３は、断面図ではないが、図の理解を容易にするために部分的にハッチングを示してある。以下、これらの図を参照して、本実施形態にかかるＩＧＢＴを有する半導体装置について説明する。
【００２３】
図１に示すように、一面側を主表面とする厚さｐ+型基板１にＩＧＢＴが形成されている。ｐ+型基板１には、高不純物濃度のものが用いられている。このｐ+型基板１の主表面上にエピタキシャル成長などによりｐ+型基板１よりも低不純物濃度となるように形成されたｎ-型ドリフト層２が備えられている。
【００２４】
また、ｎ-型ドリフト層２の表層部には、所定厚さのｐ型ベース領域３が形成されている。さらに、ｐ型ベース領域３を貫通してｎ-型ドリフト層２まで達するように複数個のトレンチ４が形成されており、このトレンチ４によってｐ型ベース領域３が複数個に分離されている。具体的には、図１および図２の断面（図３のＡ−Ａ断面もしくはＢ−Ｂ断面）においては、トレンチ４は複数個等間隔に形成されており、図１および図２の奥行き方向（紙面垂直方向）において各トレンチ４が平行に延設されたのち、図３および図４に示すように、先端部において引き回されることで環状構造とされている。そして、各トレンチ４が構成する環状構造は複数本ずつ（本実施形態の場合は３本ずつ）を１組として多重リング構造が構成され、隣接する多重リング構造同士の長手方向が平行となるように配置されている。以下、複数個のトレンチ４のうち、最外周に配置されたものを最外周トレンチ４ａ、その１つ内側のものを第１内周トレンチ４ｂ、さらに内側（最内周）に配置されたものを第２内周トレンチ４ｃと言う。
【００２５】
隣接する多重リング構造の最外周トレンチ４ａ同士の間に配置されているｐ型ベース領域３は、チャネル領域を構成するチャネルｐ層３ａであり、このチャネルｐ層３ａの表層部に、ｎ+型エミッタ領域５が形成されている。
【００２６】
ｎ+型エミッタ領域５は、ｎ-型ドリフト層２よりも高不純物濃度で構成され、ｐ型ベース領域３内において終端しており、かつ、最外周トレンチ４ａの側面に接するように配置されている。より詳しくは、最外周トレンチ４ａの長手方向に沿って棒状に延設され、最外周トレンチ４ａの先端よりも内側で終端した構造とされている。このため、複数個のトレンチ４のうち、このｎ+型エミッタ領域５の両側に配置された最外周トレンチ４ａがゲート電極形成用とされ、それ以外の第１、第２内周トレンチ４ｂ、４ｃがダミートレンチ用とされる。
【００２７】
具体的には、各トレンチ４内は、各トレンチ４の内壁表面を覆うように形成されたゲート絶縁膜６と、このゲート絶縁膜６の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるゲート電極７ａ〜７ｃとにより埋め込まれている。そして、図１および図３に示すように、ゲート電極７ａ〜７ｃのうち、ｎ+型エミッタ領域５の両側に配置された最外周トレンチ４ａ内に形成されたゲート電極７ａは、ゲート電圧が印加されるゲート配線１１に電気的に接続され、それ以外の第１、第２内周トレンチ４ｂ、４ｃ内に形成されたダミーゲート電極７ｂ、７ｃは、多重リング構造を構成する各トレンチ４のうちの最外周トレンチ４ａとそれよりも１つ内側の第１内周トレンチ４ｂに挟まれたｐ型ベース領域３にて構成される第１フロート層３ｂに電気的に接続される第１フロート配線１２に接続されている。また、第１内周トレンチ４ｂと更にそれよりも１つ内側の第２内周トレンチ４ｃに挟まれたｐ型ベース領域３にて第２フロート層３ｃが構成され、第２フロート配線１３に電気的に接続されている。さらに、第２内周トレンチ４ｃの内側に配置されたｐ型ベース領域３にて第３フロート層３ｄが構成され、第３フロート配線１４に電気的に接続されている。
【００２８】
第１〜第３フロート配線１２、１３、１４とダミーゲート電極７ｂ、７ｃや各フロート層３ｂ〜３ｃとの電気的な接続は、各配線同士が短絡しない構造であればどのようなものであっても構わないが、本実施形態では、例えば第２フロート配線１３と各部との電気的接続は、図２に示す構造により実現している。
【００２９】
すなわち、各フロート層３ｂ〜３ｄの表面を絶縁膜８で覆い、ダミーゲート電極７ｂ、７ｃを構成するドープトＰｏｌｙ−Ｓｉ９が第２、第３フロート層３ｃ、３ｄの上まで延設されるようにすることで、ダミーゲート電極７ｂ、７ｃがドープトＰｏｌｙ−Ｓｉ９を通じて電気的に接続されるようにしてある。そして、層間絶縁膜１０にて各部を絶縁し、層間絶縁膜１０に形成したコンタクトホール１０ａ、１０ｂを通じてドープトＰｏｌｙ−Ｓｉ９の一部および第１フロート層３ｂの一部のみを露出させ、その上に第１フロート配線１２を配置することで、ダミーゲート電極７ｂ、７ｃと第１フロート層３ｂおよび第１フロート配線１２との電気的な接続を行っている。
【００３０】
なお、本実施形態では、ダミーゲート電極７ｂ、７ｃと第１フロート層３ｂとを電気的に接続する第１フロート配線１２の他、第２フロート層３ｃと電気的に接続される第２フロート配線１３や第３フロート層３ｄと電気的に接続される第３フロート配線１４についても備えている例を挙げたが、第２フロート配線１３や第３フロート配線１４については備えていなくても良い。その場合、第２フロート層３ｃや第３フロート層３ｄについてはフローティング状態とされる。
【００３１】
また、第１〜第３フロート配線１２、１３、１４やｎ+型エミッタ領域５と電気的に接続されるエミッタ電極１５およびゲート電極７ａと電気的に接続されるゲート配線１１は、図３に示されるように各トレンチ４の長手方向と垂直方向に対して平行となるように配列されている。具体的には、エミッタ電極１５がセル内部上を広面積で覆うように配置され、それよりもトレンチ４の先端位置において第３フロート配線１４、第２フロート配線１３、第１フロート配線１２およびゲート配線１１が順に平行な直線状に配置されている。
【００３２】
第１フロート配線１２は、上述したように層間絶縁膜１０に形成されたコンタクトホール１０ｂを通じて絶縁膜８上に形成されたドープトＰｏｌｙ−Ｓｉ９に対して電気的に接続されていると共にコンタクトホール１０ａを通じて第１フロート層３ｂと電気的に接続されているが、他の配線に関しても同様である。すなわち、第２フロート配線１３は、層間絶縁膜１０に形成されたコンタクトホール１０ｃを通じて第２フロート層３ｃと電気的に接続され、第３フロート配線１４は、層間絶縁膜１０に形成されたコンタクトホール１０ｄを通じて第３フロート層３ｄと電気的に接続されている。ゲート配線１１は、層間絶縁膜１０に形成されたコンタクトホール１０ｅを通じて絶縁膜８の上に形成されたドープトＰｏｌｙ−Ｓｉ９に対して電気的に接続されている。エミッタ電極１５は、層間絶縁膜１０に形成されたコンタクトホール１０ｆを通じてｎ+型エミッタ領域５やチャネルｐ層３ａと電気的に接続されている。
【００３３】
そして、ｐ+型基板１の裏面側には、コレクタ電極１６が形成されている。このようにして、本実施形態にかかるＩＧＢＴを備えた半導体装置が構成されている。
【００３４】
以上説明した本実施形態にかかる半導体装置では、ゲート電極７ａをゲート電圧が印加されるゲート配線１１に電気的に接続し、ダミーゲート電極７ｂ、７ｃを第１フロート層３ｂに電気的に接続される第１フロート配線１２に接続すると共に、第２フロート層３ｃを第２フロート配線１３に電気的に接続し、さらに、第３フロート層３ｄを第３フロート配線１４に電気的に接続した構造とされている。
【００３５】
このように、ダミーゲート電極７ｂ、７ｃを第１フロート層３ｂに電気的に接続することによって、スイッチングサージとスイッチング損失のバランスの取れた構造とすることが可能となる。
【００３６】
そして、第１〜第３フロート層３ｂ〜３ｄを同じ配線に接続するのではなく、それぞれ異なった配線に接続するようにしている。このため、ターンオフ時には、第１〜第３フロート層３ｂ〜３ｄにおける配線との接触場所の電位がそれぞれ異なる電位となる。そして、トレンチ４の長手方向と垂直方向における第１〜第３フロート層３ｂ〜３ｄそれぞれの電位差は、第１〜第３フロート層３ｂ〜３ｄにおける配線との接触場所から離れたとしても、大きく変動しない。つまり、ほぼ同じ電位差を保った状態となる。
【００３７】
例えば、第１〜第３フロート層３ｂ〜３ｄを同じ配線に接触させると、その接触場所では第１フロート層３ｂの電位Ｐ１＝第２フロート層３ｃの電位Ｐ２＝第３フロート層３ｄの電位Ｐ３となる。ところが、接触場所から離れると、第１フロート層３ｂの電位Ｐ１＜第２フロート層３ｃの電位Ｐ２＜第３フロート層３ｄの電位Ｐ３となるため、接触場所から離れるに従って電位差が大きくなる。これに対し、本実施形態の構造だと、第１フロート層３ｂの電位Ｐ１＜第２フロート層３ｃの電位Ｐ２＜第３フロート層３ｄの電位Ｐ３の関係がトレンチ４の長手方向のどの場所でも保たれる。
【００３８】
このため、長手方向における第１〜第３フロート層３ｂ〜３ｄの電位に違いが生じないようにできる。これにより、スイッチング時の動作均一性が保たれ、電流集中による破壊耐量低下を引き起こすことを防止することが可能となる。なお、ここでは第１フロート配線１２を通じて、隣り合う２つのチャネルｐ層３ａの間に配置された各ダミーゲート電極７ｂ、７ｃだけでなく、さらにそれよりも外側に配置される各ダミーゲート電極７ｂ、７ｃすべてが電気的に接続された構造としているが、隣り合う２つのチャネルｐ層３ａ間に配置される各ダミーゲート電極７ｂ、７ｃのみがドープトＰｏｌｙ−Ｓｉ９等を介して互いに接続され、それよりも外側のダミーゲート電極７ｂ、７ｃと電気的に分離された構造とされていても良い。
【００３９】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してゲート電極７ａやダミーゲート電極７ｂ、７ｃと第１〜第３フロート層３ｂ〜３ｄとの接続形態を変更したものであり、他の部分については第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００４０】
図５は、本実施形態にかかるＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。図６〜図１０は、本実施形態にかかるＩＧＢＴを有する半導体装置の断面図であり、それぞれ別断面における断面図を示したものである。また、図１１は、図６〜図１０に示すＩＧＢＴを有する半導体装置の上面レイアウト図である。図６〜図１０は、それぞれ、図１１のＣ−Ｃ断面〜Ｇ−Ｇ断面に相当している。なお、図１１は、断面図ではないが、図の理解を容易にするために部分的にハッチングを示してある。以下、これらの図を参照して、本実施形態にかかるＩＧＢＴを有する半導体装置について説明する。
【００４１】
図５に示したように、本実施形態では、第１内周トレンチ４ｂ内に形成されたダミーゲート電極７ｂを第１フロート層３ｂと共に第１フロート配線１２に電気的に接続し、第２内周トレンチ４ｃ内に形成されたダミーゲート電極７ｃを第２フロート層３ｃと共に第２フロート配線１３に電気的に接続し、第３フロート層３ｄを第３フロート配線１４に電気的に接続した構造としている。つまり、ダミーゲート電極７ｂ、７ｃのうちチャネル層３ａに最も近いダミーゲート電極７ｂは、第１〜第３フロート層３ｂ〜３ｄのうちチャネル層３ａに最も近い第１フロート層３ｂと共に第１フロート配線１２に電気的に接続され、ダミーゲート電極７ｂ、７ｃのうち第１フロート層３ｂよりもチャネル層３ａから離れたダミーゲート電極７ｃは、第１フロート層３ｂよりもチャネル層３ａから離れた第２フロート層３ｃと共に第２フロート配線１３に電気的に接続されている。図１１に示すように、ゲート配線１１や各フロート配線１２〜１４およびエミッタ電極１５の配列に関しては、第１実施形態と同様とされているが、各部に繋がるコンタクトホール位置やドープトＰｏｌｙ−Ｓｉ９の形成位置が第１実施形態に対して変更されることで、上記のような電気的な接続が行われている。
【００４２】
なお、本実施形態でも、ダミーゲート電極７ｂ、７ｃと第１フロート層３ｂとを電気的に接続する第１フロート配線１２の他、第２フロート層３ｃと電気的に接続される第２フロート配線１３や第３フロート層３ｄと電気的に接続される第３フロート配線１４についても備えている例を挙げたが、第２フロート配線１３や第３フロート配線１４については備えていなくても良い。その場合、第２フロート層３ｃや第３フロート層３ｄについてはフローティング状態とされる。
【００４３】
具体的には、図６に示されるように、ゲート配線１１は、層間絶縁膜１０に形成されたコンタクトホール１０ｅを通じて絶縁膜８の上に形成されたドープトＰｏｌｙ−Ｓｉ９に対して電気的に接続されている。また、図７に示されるように、第１フロート配線１２は、層間絶縁膜１０に形成されたコンタクトホール１０ｂを通じて絶縁膜８上に形成されたドープトＰｏｌｙ−Ｓｉ９に対して電気的に接続されていると共にコンタクトホール１０ａを通じて第１フロート層３ｂと電気的に接続されている。また、図８に示されるように、第２フロート配線１３は、層間絶縁膜１０に形成されたコンタクトホール１０ｂを通じて第２フロート層３ｃと電気的に接続されていると共に、層間絶縁膜１０に形成されたコンタクトホール１０ｇを通じて絶縁膜８上に形成されたドープトＰｏｌｙ−Ｓｉ９に対して電気的に接続されている。また、図９に示されるように、第３フロート配線１４は、層間絶縁膜１０に形成されたコンタクトホール１０ｄを通じて第３フロート層３ｄと電気的に接続されている。そして、図１０に示されるように、エミッタ電極１５は、層間絶縁膜１０に形成されたコンタクトホール１０ｆを通じてｎ+型エミッタ領域５やチャネルｐ層３ａと電気的に接続されている。
【００４４】
このような構造の場合、ターンオフ時には、第１フロート層３ｂの電位Ｐ１＝ゲート電極７ａの電位＜第２フロート層３ｃの電位Ｐ２＝ダミーゲート電極７ｂの電位＜第３フロート層３ｄの電位Ｐ３＝ダミーゲート電極７ｃの電位の関係となる。このため、第１〜第３フロート層３ｂ〜３ｄそれぞれの電位差の関係がトレンチ４の長手方向のどの場所でも保たれることになり、第１実施形態と同様に、スイッチング時の動作均一性が保たれ、電流集中による破壊耐量低下を引き起こすことを防止することが可能となる。
【００４５】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１〜第３実施形態に対してゲート配線１１、第１〜第３フロート配線１２〜１４およびエミッタ電極１５の配置形態を変更したものであり、他の部分については第１〜第３実施形態と同様であるため、異なる部分についてのみ説明する。
【００４６】
図１２は、本実施形態にかかるＩＧＢＴを有する半導体装置の上面レイアウト図である。なお、本図は、断面図ではないが、図の理解を容易にするために部分的にハッチングを示してある。この図に示されるように、エミッタ電極１５の両側に第１〜第３フロート配線１２〜１４を分けて引き回し、さらにエミッタ電極１５および第１〜第３フロート配線１２〜１４を挟むように両側にゲート配線１１を引き回した構造としている。そして、ゲート配線１１と外部とを接続するためのゲートパット１１ａ、第１フロート配線１２と外部とを接続するための第１フロートパット１２ａ、第２フロート配線１３と外部とを接続するための第２フロートパット１３ａ、および、第３フロート配線１４と外部とを接続するための第３フロートパット１４ａをトレンチ４から離れた位置（セル外部）に備えている。
【００４７】
このような構造としても、第１、第２実施形態と同様の効果を得ることができる。また、各パット１１ａ〜１４ａを通じて断線検査を行うことも可能となる。例えば、ゲートパット１１ａと第１フロートパット１２ａに対して電圧を印加し、リークの有無を調べることで、第１フロート配線１２とエミッタ電極１５との分離の有無を調べることができる。同様に、第１フロートパット１２ａと第２フロートパット１３ａに対して電圧を印加し、リークの有無を調べることで、第１フロート配線１２と第１フロート配線１３との分離の有無を調べることができる。さらに、第２フロートパット１３ａと第３フロートパット１４ａに対して電圧を印加し、リークの有無を調べることで、第２フロート配線１３と第３フロート配線１４との分離の有無を調べることができる。このようにして、第１〜第２フロート層３ｂ〜３ｄの電位のアンバランスがトレンチゲート構造の欠陥によって生じていないかを検査することが可能となる。
【００４８】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１〜第３実施形態に対してゲート電極７ａやダミーゲート電極７ｂ、７ｃと第１〜第３フロート層３ｂ〜３ｄとの接続形態を変更したものであり、他の部分については第１〜第３実施形態と同様であるため、異なる部分についてのみ説明する。
【００４９】
図１３は、本実施形態にかかるＩＧＢＴを有する半導体装置の上面レイアウト図である。なお、本図は、断面図ではないが、図の理解を容易にするために部分的にハッチングを示してある。この図に示されるように、トレンチ４の長手方向の中央位置においてエミッタ電極１５を２つに分断し、２つのエミッタ電極１５の間にゲート配線１１および第１〜第３フロート配線１２〜１４を配置すると共に、トレンチ４の長手方向先端位置にもゲート配線１１を引き回した構造としている。
【００５０】
ダミーゲート電極７ｂ、７ｃは、ゲート電極７ａと同様にドープトＰｏｌｙ−Ｓｉにて構成されるため、基本的には低抵抗となり、チップサイズが小さい場合（例えば５ｍｍ□以下の場合）には、トレンチ４の長手方向先端位置において第１〜第３フロート配線１２〜１４と接触させれば良い。しかしながら、チップサイズが大きくなると、低抵抗であったとしても電位の伝わりの遅れによるアンバランスが発生し得る。このため、本実施形態のような構造とすれば、ダミーゲート電極７ｂ、７ｃ内部での電位の伝わりの遅れによるアンバランスを抑制でき、更に第１〜第３実施形態と同様の効果を得ることが可能となる。
【００５１】
（他の実施形態）
上記第１〜第４実施形態では、チャネルｐ層３ａとフロート層３ｂ〜３ｄとが一定割合とされ、かつ、これらが一定の配置順で繰り返し配置された構造することで、一定の間引き率（チャネルＰ層形成割合に対するフロート層形成割合）となるようにしている。具体的には、多重リング構造を３重にし、チャネルｐ層３ａの他に第１〜第３フロート層３ｂ〜３ｄを形成することで、間引き率が５：１となるようにしている。しかしながら、これは単なる一例を示したものであり、他の間引き率としても構わない。
【００５２】
図１４および図１５は、第１実施形態の構造に対して間引き率を変更した場合のＩＧＢＴを有する半導体装置の上面レイアウト図であり、図１４は間引き率を３：１とした場合、図１５は間引き率を４：１とした場合をそれぞれ示している。また、図１６は、図１４のように間引き率を３：１とした場合の断面図である。
【００５３】
図１４および図１６に示したように、間引き率を３：１とする場合には、第１、第２フロート配線１２、１３を備えた構造とし、第１内周トレンチ４ｂ内に形成されたダミーゲート電極７ｂを第１フロート層３ｂと共に第１フロート配線１２に電気的に接続し、第２フロート層３ｃを第２フロート配線１３に電気的に接続した構造とすることができる。
【００５４】
また、図１５に示したように、第１内周トレンチ４ｃを中央にもトレンチ４が形成された構造とすることで第２フロート層３ｃを２つに分離し、第１、第２フロート配線１２、１３を備えた構造として、第１内周トレンチ４ｂ内に形成されたダミーゲート電極７ｂを第１フロート層３ｂと共に第１フロート配線１２に電気的に接続し、第２フロート層３ｃを第２フロート配線１３に電気的に接続した構造とすることもできる。
【００５５】
なお、これらのように、間引き率を変更した場合であっても、第２フロート配線１３については備えていなくても良い。その場合、第２フロート層３ｃについてはフローティング状態とされる。勿論、間引き率を５：１以上にした場合、例えば７：１としても、少なくとも第１フロート層３ｂがダミーゲート電極７ｂと電気的に接続されていれば、他のフロート層がフローティング状態にされていても構わない。
【００５６】
上記各実施形態では、第１〜第３フロート層３ｂ〜３ｄの絶縁分離を行うためのトレンチ４を環状としたが、トレンチ４のレイアウトは任意であり、トレンチ４を介して複数のフロート層が隣接配置されるような構造であれば構わない。例えば、複数のフロート層が単にストライプ状に配置された構造であっても構わない。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１実施形態にかかるＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。
【図２】図１に示す半導体装置の別断面における断面図である。
【図３】図１および図２に示すＩＧＢＴを有する半導体装置の上面レイアウト図である。
【図４】図１および図２に示すＩＧＢＴを有する半導体装置の部分断面斜視図である。
【図５】本発明の第２実施形態にかかるＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。
【図６】図５に示す半導体装置の断面図である。
【図７】図５に示す半導体装置の別段面における断面図である。
【図８】図５に示す半導体装置の別段面における断面図である。
【図９】図５に示す半導体装置の別段面における断面図である。
【図１０】図５に示す半導体装置の別段面における断面図である。
【図１１】図５に示す半導体装置の上面レイアウト図である。
【図１２】本発明の第３実施形態にかかるＩＧＢＴを有する半導体装置の上面レイアウト図である。
【図１３】本発明の第４実施形態にかかるＩＧＢＴを有する半導体装置の上面レイアウト図である。
【図１４】他の実施形態にかかるＩＧＢＴを有する半導体装置の上面レイアウト図である。
【図１５】他の実施形態にかかるＩＧＢＴを有する半導体装置の上面レイアウト図である。
【図１６】図１４のように間引き率を３：１とした場合の断面図である。
【図１７】ダミーゲートをゲート電極に接続した場合のＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。
【図１８】ダミーゲートをエミッタ電極に接続した場合のＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。
【図１９】ダミーゲートをフロート層に接続した場合のＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。
【符号の説明】
【００５８】
１          ｐ+型基板
２          ｎ-型ドリフト層
３          ｐ型ベース領域
３ａ        チャネルｐ層
３ｂ〜３ｄ  第１〜第３フロート層
４          トレンチ
４ａ        最外周トレンチ
４ｂ、４ｃ  内周トレンチ
５          ｎ+型エミッタ領域
６          ゲート絶縁膜
７ａ        ゲート電極
７ｂ、７ｃ  ダミーゲート電極
８          絶縁膜
１０        層間絶縁膜
１１        ゲート配線
１２〜１４  第１〜第３フロート配線
１５        エミッタ電極
１６        コレクタ電極
【図１】
0005359182.tif 000002
【図２】
0005359182.tif 000003
【図３】
0005359182.tif 000004
【図４】
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【図５】
0005359182.tif 000006
【図６】
0005359182.tif 000007
【図７】
0005359182.tif 000008
【図８】
0005359182.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
0005359182.tif 000013
【図１３】
0005359182.tif 000014
【図１４】
0005359182.tif 000015
【図１５】
0005359182.tif 000016
【図１６】
0005359182.tif 000017
【図１７】
0005359182.tif 000018
【図１８】
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【図１９】
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