(57)【特許請求の範囲】
【請求項１】
基板上に、複数のゲート信号線と複数のドレイン信号線を有し、当該ゲート信号線とドレイン信号線によって定義される画素領域に、薄膜トランジスタと画素電極を備えた表示装置において、
前記薄膜トランジスタは、前記ゲート信号線に重畳する位置に形成された半導体層と、前記ドレイン信号線に接続されるドレイン電極と、前記画素電極に接続されるソース電極を備えて構成され、
前記ドレイン電極およびソース電極は、前記ゲート信号線の長手方向の各辺のうち前記画素電極側の辺を越えて引き出され、
前記ソース電極は、前記ゲート信号線の長手方向の各辺のうち前記画素電極側の辺を越えて引き出された後に、第１の屈曲部を介して前記画素電極に接続されている、
ことを特徴とする表示装置。
【請求項２】
前記ドレイン電極およびソース電極は、前記ゲート信号線の長手方向の各辺のうち前記画素電極側の辺を越えて引き出された領域では、何れも前記ドレイン線に平行な方向に引き出されることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記ドレイン電極は、前記ゲート信号線の長手方向の各辺のうち前記画素電極側の辺を越えて引き出された後に、第２の屈曲部を介して前記ドレイン信号線に接続されていることを特徴とする請求項１に記載の表示装置。
【請求項４】
前記ドレイン電極は、前記ゲート信号線の長手方向の各辺のうち前記画素電極側の辺を越えて引き出された後に、第２の屈曲部を介して前記ドレイン信号線に接続され、
前記第１の屈曲部および第２の屈曲部は、前記ゲート信号線と平行な線上に位置づけられていることを特徴とする請求項１に記載の表示装置。
【請求項５】
基板上に、複数のゲート信号線と複数のドレイン信号線を有し、当該ゲート信号線とドレイン信号線によって定義される画素領域に、薄膜トランジスタと画素電極を備えた表示装置において、
前記薄膜トランジスタは、前記ゲート信号線に重畳する位置に形成された半導体層と、
前記ドレイン信号線に接続されるドレイン電極と、前記画素電極に接続されるソース電極を備えて構成され、
前記ドレイン電極およびソース電極は、前記ゲート信号線の長手方向の各辺のうち前記画素電極側の辺を越えて引き出され、
前記ドレイン電極は、前記ゲート信号線の長手方向の各辺のうち前記画素電極側の辺を越えて引き出された後に、前記ドレイン電極に形成された屈曲部を介して前記ドレイン信号線に接続されていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、特に、アクティブ・マトリックス型の表示装置に関する。
【背景技術】
【０００２】
アクティブ・マトリックス型の表示装置は、基板の表面に、ｘ方向に伸張しｙ方向に並設される複数のゲート信号線と、ｙ方向に伸張しｘ方向に並設される複数のドレイン信号線を備え、一対の隣接するゲート信号線と一対の隣接するドレイン信号線とで囲まれた領域を画素領域としている。
【０００３】
それぞれの画素領域には、一方のゲート信号線からの走査信号によってオンする薄膜トランジスタと、このオンされた薄膜トランジスタを介して一方のドレイン信号線からの映像信号が供給される画素電極を備える。
【０００４】
前記薄膜トランジスタは、たとえば、前記ゲート信号線の上面の一部に絶縁膜（ゲート絶縁膜）を介して半導体層が形成され、この半導体層の上面に互いに対向配置されたドレイン電極およびソース電極が形成されて構成されている。
【０００５】
そして、前記薄膜トランジスタのドレイン電極とソース電極のうちの一方の電極は前記ドレイン信号線に接続され、他方の電極は前記画素電極に接続されている。
【０００６】
なお、前記薄膜トランジスタにあっては、そのバイアスの印加によってドレイン電極とソース電極が入れ替わるように駆動するが、この明細書の説明にあっては、便宜上、ドレイン信号線と接続される側をドレイン電極、画素電極と接続される側をソース電極と称する。
【０００７】
この場合、ゲート信号線に重畳されて形成される前記薄膜トランジスタにおいて、たとえば、そのドレイン電極はゲート信号線上でドレイン信号線に接続され、ソース電極はドレイン信号線とは異なる方向に延設され画素電極に接続される構成のものが知られている。
【０００８】
このような構成からなる表示装置は、たとえば、下記特許文献１に開示がなされている。
【特許文献１】特開２００７−３４２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そして、このような表示装置は、その製造が完了した際に、前記薄膜トランジスタが、ドレイン電極とソース電極の間のショート、ゲート信号線とドレイン電極の間のショート、あるいはゲート信号線とソース電極の間のショート等が原因する欠陥が生じている場合がある。
【００１０】
このような欠陥が生じた画素は、輝点となってしまう可能性があることから、一般的には、欠陥の生じた画素を常時黒表示させるように修正を行なう。具体的には、ドレイン電極とドレイン信号線との接続部およびソース電極と画素電極との接続部を、それぞれ、たとえばレーザ光の照射によって切断する作業を行っている。
【００１１】
しかし、上述したように、ドレイン電極はゲート信号線に重畳したままでドレイン信号線に接続されているため、ドレイン電極とドレイン信号線との接続部をレーザ光の照射によって切断しようとした場合、該接続部の下層側に配置されているゲート信号線に損傷を発生させることは免れない。
【００１２】
このことは、新たに、ゲート信号線とドレイン電極の間のショート、あるいはゲート信号線とソース電極の間のショートに繋がる可能性があり、また、安易にゲート信号線に切れ込みを入れることで、ゲート信号線の電気抵抗の増大をもたらすことになる。
【００１３】
このため、ゲート信号線の損傷を発生させることなく、薄膜トランジスタのドレイン電極とドレイン信号線との切断、および前記薄膜トランジスタのソース電極と画素電極との切断を行なうことが要望されていた。
【００１４】
本発明の目的は、欠陥修正を行なう際に、不要な損傷を回避させ、効率良く切断を行なうことができる表示装置を提供することにある。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１６】
本発明による表示装置は、たとえば、基板上に、複数のゲート信号線と複数のドレイン信号線を有し、当該ゲート信号線とドレイン信号線によって定義される画素領域に、薄膜トランジスタと画素電極を備えた表示装置において、前記薄膜トランジスタは、前記ゲート信号線に重畳する位置に形成された半導体層と、前記ドレイン信号線に接続されるドレイン電極と、前記画素電極に接続される前記ソース電極を備えて構成され、前記ドレイン電極およびソース電極は、前記ゲート信号線の長手方向の各辺のうち前記画素電極側の辺を越えて引き出されることを特徴とする。
【００１７】
また更には、基板上に、複数のゲート信号線と複数のドレイン信号線を有し、当該ゲート信号線とドレイン信号線によって定義される画素領域に、薄膜トランジスタと画素電極を備えた表示装置において、前記薄膜トランジスタは、前記ゲート信号線に重畳する位置に形成された半導体層と、前記ドレイン信号線に接続されるドレイン電極と、前記画素電極に接続される前記ソース電極を備えて構成され、前記ゲート信号線は、ドレイン信号線との交差部において、前記ゲート信号線の他の部分よりも幅を狭くした切り欠き部が形成され、前記切り欠き部は、前記ゲート信号線の前記画素電極側に形成され、前記ドレイン電極は、前記切り欠き部を介して前記ドレイン信号線に接続されていることを特徴とする。
【００１８】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明の効果】
【００１９】
このように構成した表示装置によれば、薄膜トランジスタのドレイン電極とソース電極の切断を行なう場合において、ゲート信号線の損傷を回避し、且つ効率良く切断することができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を用いて、本発明による表示装置の実施例として液晶表示装置を例に揚げて説明をする。
【００２１】
〈実施例１〉
（全体の構成）
図２は、本発明による液晶表示装置の一実施例を示した全体構成図である。
【００２２】
図２において、液晶表示装置は、互いに対向して配置される一対のたとえばガラスからなる基板ＳＵＢ１、基板ＳＵＢ２を外囲器とし、該基板ＳＵＢ１、基板ＳＵＢ２の間には液晶（図示せず）が挟持されている。
【００２３】
該液晶は、基板ＳＵＢ１に対する基板ＳＵＢ２の固定を兼ねるシール材ＳＬによって封入され、該シール材ＳＬによって囲まれた領域は液晶表示領域ＡＲを構成している。
【００２４】
基板ＳＵＢ１は、基板ＳＵＢ２と比較して、その面積が大きく形成され、たとえば図中左側辺部および上側辺部において、前記基板ＳＵＢ２から露出された領域を有する。
【００２５】
基板ＳＵＢ１の左側辺部の前記領域には複数の並設された半導体装置ＳＣＮ（Ｖ）が搭載され、基板ＳＵＢ１の前記上側辺部の領域には複数の並設された半導体装置ＳＣＮ（Ｈｅ）が搭載されている。複数の前記半導体装置ＳＣＮ（Ｖ）は走査信号駆動回路を構成し後述のゲート信号線ＧＬに接続され、複数の前記半導体装置ＳＣＮ（Ｈｅ）は映像信号駆動回路を構成し後述のドレイン信号線ＤＬに接続されるようになっている。
【００２６】
基板ＳＵＢ１の液晶側の面であって液晶表示領域ＡＲ内には、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが、また、図ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。
【００２７】
隣接する一対のゲート信号線ＧＬと隣接する一対のドレイン信号線ＤＬで囲まれる矩形状の領域は画素が形成される領域を構成し、これにより、各画素は液晶表示領域ＡＲ内においてマトリックス状に配置されるようになる。
【００２８】
前記各ゲート信号線ＧＬは、その左側端部がシール材ＳＬを越えて液晶表示領域ＡＲの外側にまで延在され、近接する前記半導体装置ＳＣＮ（Ｖ）の出力端子に接続され、該半導体装置ＳＣＮ（Ｖ）によって走査信号（電圧）が供給されるようになっている。
【００２９】
前記各ドレイン信号線ＤＬは、その上側端部がシール材ＳＬを越えて液晶表示領域ＡＲの外側にまで延在され、近接する前記半導体装置ＳＣＮ（Ｈｅ）の出力端子に接続され、該半導体装置ＳＣＮ（Ｈｅ）によって映像信号（電圧）が供給されるようになっている。
【００３０】
前記画素は、たとえば図中丸枠Ｐの拡大図である丸枠Ｐ'に示すように、ゲート信号線ＧＬからの走査信号(電圧)によってオンされる薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン信号線ＤＬからの映像信号（電圧）が供給される画素電極ＰＸと、基準信号（電圧）が印加されて前記画素電極ＰＸとの間の電位差によって電界を生じせしめる対向電極ＣＴが備えられている。画素電極ＰＸと対向電極ＣＴはともに同じ基板ＳＵＢ１に形成されており、前記電界は基板ＳＵＢ１の表面と平行な電界成分を一部に含むもので、このような電界によって液晶の分子を挙動（駆動）させるものを横電界（In-Plane-Switching）方式と称されている。
【００３１】
なお、前記対向電極ＣＴはゲート信号線ＧＬと平行に配置される対向電圧信号線ＣＬを通して前記基準信号が印加されるようになっており、該対向電圧信号線ＣＬは前記シール材ＳＬを越えて延在され、基板ＳＵＢ１面に形成された対向電圧端子ＣＴＭに接続されている。
【００３２】
上述した実施例では、前記走査信号駆動回路Ｖ、映像信号駆動回路Ｈｅは基板ＳＵＢ１に搭載させて構成したものである。しかし、これに限定されず、いわゆるテープキャリア方式で構成した半導体装置（フレキシブル基板に半導体チップが搭載されている半導体装置）を前記基板ＳＵＢ１と図示しないプリント基板との間に跨って配置させるように構成してもよい。
【００３３】
（画素の構成）
図３は、前記液晶表示パネルＰＮＬの基板ＳＵＢ１側において、マトリックス状に配置された各画素の一実施例を示した平面図である。図３に示す当該画素に対し上下および左右のそれぞれに配置される各画素は、当該画素と同様の構成となっている。また、図４は、図３のIV−IV線における断面図を示している。
【００３４】
まず、基板ＳＵＢ１の液晶側の面（表面）には、図中ｘ方向に伸張するゲート信号線ＧＬがｙ方向へ並設されて形成されている。
【００３５】
これら各ゲート信号線ＧＬは後述のドレイン信号線ＤＬとで囲まれる領域において画素領域を構成するようになっている。
【００３６】
また、対向電圧信号線ＣＬが前記画素領域内において該ゲート信号線ＧＬに近接し該ゲート信号線ＧＬと平行に形成されている。この対向電圧信号線ＣＬはたとえば前記ゲート信号線ＧＬの形成の際に同時に形成され、また該ゲート信号線ＧＬと同材料で構成されている。
【００３７】
そして、前記基板ＳＵＢ１の表面の画素領域にはたとえばＩＴＯ(Indium Tin Oxide)等の透明導電膜からなる対向電極ＣＴが形成されている。この対向電極ＣＴは、たとえば前記画素領域の周辺の僅かな領域を残した中央部の大部分の領域に形成された面状電極を構成している。
【００３８】
また、該対向電極ＣＴは、その前記対向電圧信号線ＣＬ側の辺部が該対向電圧信号線ＣＬと直接に重ねられて形成され、これにより、該対向電圧信号線ＣＬと電気的に接続されている。
【００３９】
そして、基板ＳＵＢ１の表面には、前記ゲート信号線ＧＬ、対向電圧信号線ＣＬ、および対向電極ＣＴをも被うようにしてゲート絶縁膜ＧＩ（図４参照）が形成されている。このゲート絶縁膜ＧＩは、後述の薄膜トランジスタＴＦＴの形成領域において該薄膜トランジスタＴＦＴのゲート絶縁膜として機能するようになっており、それに応じて膜厚等が設定されるようになっている。
【００４０】
前記ゲート絶縁膜ＧＩの上面であって、前記ゲート信号線ＧＬの一部と重畳する個所に、たとえばアモルファスシリコンからなる非晶質の半導体層ＡＳが形成されている。この半導体層ＡＳは前記薄膜トランジスタＴＦＴの半導体層となるものである。
【００４１】
また、前記半導体層ＡＳの形成と同時に形成される半導体層ＡＳ'がゲート信号線ＧＬと後述のドレイン信号線ＤＬとの交差部に形成されている。この半導体層ＡＳ'は、前記ゲート絶縁膜ＧＩとともにゲート信号線ＧＬと前記ドレイン信号線ＤＬとの間の層間絶縁膜として機能するものである。
【００４２】
そして、図中ｙ方向に伸張してドレイン信号線ＤＬが形成され、このドレイン信号線ＤＬはその一部において前記薄膜トランジスタＴＦＴの形成領域側に延在され、この延在部は前記半導体層ＡＳの上面にまで及んで該薄膜トランジスタＴＦＴのドレイン電極ＤＴを構成している。なお、このドレイン電極ＤＴについては、後述のソース電極ＳＴとともに、後に詳細に説明する。
【００４３】
また、該ドレイン信号線ＤＬおよびドレイン電極ＤＴと同時に形成されるソース電極ＳＴが、前記半導体層ＡＳ上にて前記ドレイン電極ＤＴと対向して形成されている。また、前記ソース電極ＳＴは、該半導体層ＡＳ上から該半導体層ＡＳが形成されていない領域に至って延在され、この延在部はパッド部ＰＤを構成するようになっている。このパッド部ＰＤは後述の画素電極ＰＸと電気的および物理的に接続される部分となり、前記ソース電極ＳＴの半導体層ＡＳ上の部分よりも大きな面積で形成されている。
【００４４】
なお、前記半導体層ＡＳは、それを絶縁膜ＧＩ上に形成する際に、たとえば、その表面に高濃度の不純物がドープされて形成され、たとえば、前記ドレイン電極ＤＴおよびソース電極ＳＴをパターニングして形成した後に、該ドレイン電極ＤＴおよびソース電極ＳＴをマスクとして、該ドレイン電極ＤＴおよびソース電極ＳＴの形成領域以外の領域に形成された高濃度の不純物層をエッチングするようにしている。半導体層ＡＳとドレイン電極ＤＴとの間、および、半導体層ＡＳとソース電極ＳＴとの間のそれぞれに、高濃度の不純物層（図示せず）を残存させ、この不純物層をオーミックコンタクト層として形成するためである。
【００４５】
このようにすることにより、前記薄膜トランジスタＴＦＴは、ゲート信号線ＧＬの一部をゲート電極としたいわゆる逆スタガ構造のＭＩＳ（Metal Insulator Semiconductor）型のトランジスタが構成されることになる。
【００４６】
なお、ＭＩＳ型のトランジスタにあっては、そのバイアスの印加によってドレイン電極ＤＴとソース電極ＳＴが入れ替わるように駆動するが、この明細書の説明にあっては、便宜上、ドレイン信号線ＤＬと接続される側をドレイン電極ＤＴ、画素電極ＰＸと接続される側をソース電極ＳＴと称している。
【００４７】
ＴＦＴ基板ＳＵＢ１の表面には、前記薄膜トランジスタＴＦＴをも被ってたとえばシリコン窒化膜からなる保護膜ＰＡＳ（図４参照）が形成されている。
【００４８】
この保護膜ＰＡＳは、該薄膜トランジスタＴＦＴを液晶との直接の接触を回避させ、これによって該薄膜トランジスタＴＦＴの特性が劣化するのを防止する機能を有するとともに、前記対向電極ＣＴと後述の画素電極ＰＸとの間に保持容量を形成するための誘電体膜として機能するようになっている。
【００４９】
そして、前記保護膜ＰＡＳの上面には、たとえばＩＴＯ（Indium-Tin-Oxide）等の透明導電膜によって画素電極ＰＸが形成されている。
【００５０】
前記画素電極ＰＸは、前記対向電極ＣＴに重畳されて、前記画素領域の周辺の僅かな領域を残した中央部の大部分の領域に形成され、複数のスリットＳＬＴを形成することによって形成されている。
【００５１】
画素電極ＰＸの複数のスリットＳＬＴは、画素の領域をたとえば図中上下に２分割させた一方の領域において、たとえばゲート信号線ＧＬの走行方向に対して＋角度方向に延在するように形成され、他方の領域には−角度方向に延在するようにして形成されている。いわゆるマルチドメイン方式を採用するもので、１画素内における画素電極ＰＸに設けたスリットＳＬＴの方向が単一である場合、観る方向により色つきが生じる場合があるため、この不都合を解消した構成となっている。
【００５２】
このように形成された画素電極ＰＸは、前記保護膜ＰＡＳに形成されたコンタクトホールＴＨを通して、前記パッド部ＰＤ（薄膜トランジスタＴＦＴのソース電極ＳＴ）に電気的に接続されるようになっている。
【００５３】
なお、図４において、図示されていないが、前記基板ＳＵＢ１の表面には、画素電極ＰＸをも被って配向膜が形成され、この配向膜によって該配向膜と直接に接触する液晶の分子の初期配向方向を設定するようになっている。
【００５４】
また、上述した実施例では、半導体層ＡＳ、ＡＳ'としてアモルファスシリコンを用いたものであるが、これに限定されることはなく、たとえばポリシリコン等であってもよい。
【００５５】
（薄膜トランジスタ）
図１は、図３に示した画素のうち薄膜トランジスタＴＦＴおよびその近傍における構成を拡大して示した図である。
【００５６】
上述したように、前記薄膜トランジスタＴＦＴにおいて、ゲート絶縁膜ＧＩを介してゲート信号線ＧＬに重畳して形成された半導体層ＡＳの上面に、ドレイン信号線ＤＬと接続されたドレイン電極ＤＴと、画素電極ＰＸと接続されたソース電極ＳＴとが形成されている。
【００５７】
前記ドレイン電極ＤＴ、ソース電極ＳＴは、たとえば、ゲート信号線ＧＬの幅方向に延在して形成され、これにより、薄膜トランジスタＴＦＴのチャネル長は前記ゲート信号線ＧＬの走行方向となる。
【００５８】
図１に示すように、半導体層ＡＳの上面に形成されたドレイン電極ＤＴは、その一端が、画素領域側に延在し、ゲート信号線ＧＬの形成領域外にまで至り、そして、ドレイン信号線ＤＬ側へ直角に屈曲した後、該ゲート信号線ＧＬの走行方向と平行に延在し、前記ドレイン信号線ＤＬに接続されるパターンをなしている。
【００５９】
また、半導体層ＡＳの上面に形成されたソース電極ＳＴは、その一端が、画素領域側に延在し、ゲート信号線ＧＬの形成領域外にまで至り、そのままパッド部ＰＤに接続されたパターンをなしている。
【００６０】
このように、ドレイン電極ＤＴおよびソース電極ＳＴは、いずれも、同一方向の画素領域側へ平行に延設して形成されている。
【００６１】
そして、前記ドレイン電極ＤＴおよびソース電極ＳＴの前記ゲート信号線ＧＬの前記一方の辺から該ゲート信号線ＧＬの形成領域外に至った箇所は、比較的広い面積で、前記対向電極ＣＴおよび画素電極ＰＸが形成されていない領域となっている。
【００６２】
このため、たとえばレーザ光を照射（走査）する箇所は、図中点線枠ＬＳに示すように、前記ゲート信号線ＧＬと前記画素電極ＰＸの間であり、前記ゲート信号線ＧＬの長手方向と並行に設定することができる。
【００６３】
これにより、ゲート信号線ＧＬの損傷を回避して、ソース電極ＳＴおよびドレイン電極ＤＴの切断を１回のレーザ光の照射（走査）で行なうことができる。
【００６４】
また、前記レーザ光の照射（走査）箇所において、前記対向電極ＣＴおよび画素電極ＰＸが形成されていないことから、前記レーザ光によって前記対向電極ＣＴおよび画素電極ＰＸを損傷させることもない。
【００６５】
〈実施例２〉
図５は、本発明による表示装置の他の実施例を示す構成図で、図１に対応した図となっている。
【００６６】
図５において、図１と異なる構成は、半導体層ＡＳの上面に形成されたソース電極ＳＴが、画素領域側に延在し、ゲート信号線ＧＬの形成領域外にまで至った後に、ドレイン信号線ＤＬと反対の側へ直角に屈曲した屈曲部ＢＤ２を介してパッド部ＰＤと接続されたパターンをなしていることにある。
【００６７】
ドレイン電極ＤＴのドレイン信号線ＤＬとの接続パターンは、図１の場合と同様となっている。
【００６８】
このように構成した場合でも、ドレイン電極ＤＴおよびソース電極ＳＴは、いずれも、同一方向の画素領域側へ平行に延設して形成されている。
【００６９】
このため、ドレイン電極ＤＴおよびソース電極ＳＴを切断するためのレーザ光を照射（走査）する箇所は、図中点線枠ＬＳに示すように、前記ゲート信号線ＧＬと前記画素電極ＰＸの間に設定することができる。
【００７０】
これにより、ゲート信号線ＧＬの損傷を回避して、たとえばレーザ光の一回の照射（走査）によって、ソース電極ＳＴとドレイン電極ＤＴの切断を瞬時に行なうことができるようになる。
【００７１】
なお、図５から明らかとなるように、半導体層ＡＳの上面のソース電極ＳＴは、ゲート電極ＧＬの形成領域外にまで延在した後に、屈曲部ＢＤ２によって、ドレイン信号線ＤＬと反対の側へ直角に屈曲させたパターンとしている。このため、当該屈曲部ＢＤ２とドレイン信号線ＤＬとの間に、比較的広い面積で、対向電極ＣＴと画素電極ＰＸが形成されていない領域を構成することができる。
【００７２】
このため、たとえばレーザ光の照射（走査）箇所を図示の点線枠ＬＳに限定されず、比較的自由に設定できるという効果を奏する。
【００７３】
〈実施例３〉
図６は、本発明による表示装置の他の実施例を示す構成図で、図５に対応した図となっている。
【００７４】
図５の構成の場合、半導体層ＡＳの上面のドレイン電極ＤＴは、ゲート信号線ＧＬの形成領域外にまで延在した後、ドレイン信号線ＤＬ側へ直角に屈曲しる屈曲部ＢＤ１を有し、また、半導体層ＡＳの上面のソース電極ＳＴは、ゲート信号線ＧＬの形成領域外にまで延在した後、ドレイン信号線ＤＬと反対の側へ直角に屈曲する屈曲部ＢＤ２を有するが、これら各屈曲部ＢＤ１、ＢＤ２は、ゲート信号線ＧＬの走行方向と平行な線上に位置づけられていないものとなっている。
【００７５】
これに対し、図６は、ドレイン電極ＤＴの屈曲部ＢＤ１およびソース電極ＳＴの屈曲部ＢＤ２はゲート信号線ＧＬの走行方向と平行な線上に位置づけられて構成されている。
【００７６】
このようにした場合、ゲート信号線ＧＬの走行方向と平行な線上の箇所（図中点線枠ＬＳ）にレーザ光を照射（走査）させた場合、レーザ光照射（走査）位置ＬＳを前述の実施例よりもゲート信号線ＧＬから遠ざけて設定することが出来る。
【００７７】
このため、たとえばレーザ光によるドレイン電極ＤＴおよびソース電極ＳＴの切断時に、ゲート信号線ＧＬを断線してしまう可能性が低くなり、より信頼性の高い修正を行なうことができる。
【００７８】
〈実施例４〉
図７は、本発明による表示装置の他の実施例を示す構成図で、図６に対応した図となっている。
【００７９】
図７において、図６の場合と異なる構成は、半導体層ＡＳ上のドレイン電極ＤＴは、ゲート信号線ＧＬ上でドレイン信号線ＤＬ側へ延在した後に屈曲部ＢＤ３を有し、前記ドレイン信号線ＤＬと平行に延在し前記屈曲部ＢＤ１を介して前記ドレイン信号線ＤＬと接続されるパターンとなっている。
【００８０】
このように構成することにより、ドレイン電極ＤＴとソース電極ＳＴとの離間距離を大きくできるため、ドレイン電極ＤＴとソース電極ＳＴ間のリーク電流の発生をより抑制できるようになる。
【００８１】
そして、図６の場合と同様、ドレイン電極ＤＴの屈曲部ＢＤ１およびソース電極ＳＴの屈曲部ＢＤ２はゲート信号線ＧＬの走行方向と平行な線上に位置づけられて構成されているため、図６に示した場合と同様の効果を奏することができる。
【００８２】
〈実施例５〉
図８は、本発明による表示装置の他の実施例を示す構成図で、図７に対応した図となっている。
【００８３】
図８において、上述した構成と大きく異なるのは、ゲート信号線ＧＬにおいて、そのドレイン信号線ＤＬとの交差部に切り欠きＬＫが形成され、該ゲート信号線ＧＬは、該交差部における幅が他の部分における幅よりも小さくなったパターンとして形成されている。
【００８４】
また、薄膜トランジスタＴＦＴの半導体層ＡＳは、ゲート信号線ＧＬ上において前記切り欠きＬＫの近傍に形成されている。
【００８５】
そして、薄膜トランジスタＴＦＴのドレイン電極ＤＴおよびソース電極ＳＴは、半導体層ＡＳ上にてゲート信号線ＧＬの長手方向に延在して形成されている。これにより、薄膜トランジスタＴＦＴのチャネル長の方向はゲート信号線ＧＬの幅方向となる。
【００８６】
そして、前記半導体層ＡＳ上のドレイン電極ＤＴは、その一端が前記ゲート信号線ＧＬの走行方向に沿って延在され、前記切り欠きＬＫを介して前記ドレイン信号線ＤＬに接続されている。
【００８７】
また、前記半導体層ＡＳ上のソース電極ＳＴは、その一端が前記ゲート信号線ＧＬの走行方向に沿って延在され、前記切り欠きＬＫが形成された領域上で屈曲部ＢＤ４を有し、前記ドレイン信号線ＤＬに平行に延在した後に、屈曲部ＢＤ２を介してパッド部ＰＤに接続されている。
【００８８】
このように構成された場合、薄膜トランジスタＴＦＴのドレイン電極ＤＴおよびソース電極ＳＴは、ゲート信号線ＧＬと平行方向ではあるが、切り欠きＬＫ上で、同一方向にゲート信号線ＧＬ外に延設することになる。
【００８９】
このため、たとえばレーザ光を照射（走査）する箇所は、図中点線枠ＬＳに示すように、前記ゲート信号線ＧＬの切り欠きＬＫ上であり、前記ドレイン信号線ＤＬの長手方向と並行に設定することができる。
【００９０】
これにより、ゲート信号線ＧＬの損傷を回避して、ソース電極ＳＴとドレイン電極ＤＴの切断を同時に行なうことができるようになる。
【００９１】
また、切り欠きＬＫを設けたことにより、ドレイン電極ＤＴが画素領域内に形成されることがなくなったため、画素電極ＰＸおよび対向電極ＣＴの面積をより広くすることが出来る。これにより、開口率の向上が期待できる。
【００９２】
〈実施例６〉
図９は、本発明による表示装置の他の実施例を示す構成図で、図８に対応した図となっている。
【００９３】
図８の場合と同様に、ゲート信号線ＧＬは、そのドレイン信号線ＤＬとの交差部において、切り欠きＬＫが形成されている。
【００９４】
そして、薄膜トランジスタＴＦＴのドレイン電極ＤＴおよびソース電極ＳＴは、半導体層ＡＳ上にてゲート信号線ＧＬの幅方向に延在して形成されている。これにより、薄膜トランジスタＴＦＴのチャネル長の方向はゲート信号線ＧＬの走行方向となる。
【００９５】
薄膜トランジスタＴＦＴの半導体層ＡＳ上のドレイン電極ＤＴは、その一端において前記ゲート信号線ＧＬの走行方向に沿って延在され、図８の場合と同様に、前記切り欠きＬＫを介して前記ドレイン信号線ＤＬに接続されている。
【００９６】
また、薄膜トランジスタＴＦＴの半導体層ＡＳ上のソース電極ＳＴは、その一端がドレイン信号線ＤＬと平行方向に画素領域側へ延在され、ゲート電極ＧＬの形成領域外にまで至り、屈曲部ＢＤ２を介してパッド部ＰＤに接続されたパターンをなしている。
【００９７】
このように構成した場合、薄膜トランジスタＴＦＴのドレイン電極ＤＴは、ゲート信号線ＧＬの切り欠きＬＫによって形成される辺（ゲート信号線ＧＬの幅方向に一致づけられる辺）を越えて引き出されるのに対し、薄膜トランジスタＴＦＴのソース電極ＳＴは、ゲート信号線ＧＬの前記切り欠きＬＫが形成されていない辺を越えて引き出されることになる。
【００９８】
修正のために用いるレーザ照射装置は、一般に直線だけでなく屈曲した線も走査することが出来る。
【００９９】
このため、本実施例では、それを利用して、たとえばレーザ光を照射（走査）する箇所は、図中点線枠ＬＳに示すように"Ｌ"字状の設定を行なう。
【０１００】
これにより、本実施例においても、ゲート信号線ＧＬの損傷を回避して、ソース電極ＳＴとドレイン電極ＤＴの切断を同時に行なうことができるようになる。
【０１０１】
上述した実施例では、横電界方式（ＩＰＳ）の画素構造を示したものであるが、同様の薄膜トランジスタを用いるものであれば、縦電界方式（ＶＡ（Vertical Alignment），ＴＮ（Twisted Nematic））の画素構造であっても良い。
【０１０２】
また、上述した実施例では、液晶表示装置を例に挙げて本発明による表示装置を示したものである。しかし、たとえば有機ＥＬ表示装置のような他の表示装置にも適用できることはもちろんである。
【０１０３】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【図面の簡単な説明】
【０１０４】
【図１】本発明による表示装置の一実施例を示す要部平面図である。
【図２】本発明による表示装置の一実施例を示す全体構成図である。
【図３】本発明による表示装置の画素の一実施例を示す平面図である
【図４】図３のIV−IV線における断面図である。
【図５】本発明による表示装置の他の実施例を示す要部平面図である。
【図６】本発明による表示装置の他の実施例を示す要部平面図である。
【図７】本発明による表示装置の他の実施例を示す要部平面図である。
【図８】本発明による表示装置の他の実施例を示す要部平面図である。
【図９】本発明による表示装置の他の実施例を示す要部平面図である。
【符号の説明】
【０１０５】
ＳＵＢ１、ＳＵＢ２……基板、ＳＬ……シール材、ＡＲ……液晶表示領域、ＳＣＮ（Ｖ）、ＳＣＮ（Ｈｅ）……半導体装置、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＣＬ……対向電圧信号線、ＴＦＴ……薄膜トランジスタ、ＰＸ……画素電極、ＣＴ……対向電極、ＰＤ……パッド部、ＧＩ……ゲート絶縁膜、ＡＳ……半導体層、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＰＡＳ……保護膜、ＴＨ……コンタクトホール、ＢＤ１、ＢＤ２、ＢＤ３……屈曲部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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