(57)【特許請求の範囲】
【請求項１】
同一の半導体チップ内に高電子移動度トランジスタとダイオードとを有し、
前記半導体チップは、
厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有する半導体基板と、
前記半導体基板上に形成された化合物半導体層とを有しており、
前記高電子移動度トランジスタは、
前記化合物半導体層と、前記化合物半導体層の主面上に形成されたドレイン電極、ゲート電極およびソース電極とを有しており、
前記ダイオードは、
前記半導体基板に形成されたカソード領域と、
前記カソード領域に接するように前記半導体基板の前記第１主面側に形成されたアノード領域と、
前記化合物半導体層の主面上に形成されたアノード電極とを有しており、
前記アノード電極は、前記化合物半導体層の主面から前記半導体基板の前記第１主面の前記アノード領域に達する孔に埋め込まれた導電体を通じて前記アノード領域に電気的に接続されており、
前記高電子移動度トランジスタの前記ソース電極と、前記ダイオードの前記アノード領域とは電気的に接続されており、
前記高電子移動度トランジスタの前記ソース電極と、前記ダイオードの前記アノード領域とは前記アノード電極を構成する前記導電体によって電気的に接続されており、
前記化合物半導体層の主面上には、前記ドレイン電極、前記ゲート電極および前記ソース電極が所定の間隔を持って順に配置され、
前記アノード電極は、前記化合物半導体層の主面上方において、前記ソース電極側から前記ゲート電極と前記ドレイン電極との間まで前記化合物半導体層の主面に沿って延在するように配置されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ダイオードのカソード電極は、前記高電子移動度トランジスタの前記ドレイン電極と、前記半導体チップ内で電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記半導体基板は、
前記第２主面から順に積層される第１導電型の第１半導体層、および第２半導体層とを備え、
前記第１半導体層は、第１不純物濃度であり、
前記第２半導体層は、前記第１不純物濃度よりも低い第２不純物濃度であり、
前記ダイオードの前記カソード電極は、前記化合物半導体層の主面から前記半導体基板の前記第１半導体層に達する孔に埋め込まれた前記導電体を通じて前記ドレイン電極に電気的に接続されていることを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記半導体基板は、
前記第２主面から順に積層される第１導電型の第１半導体層、および第２半導体層とを備え、
前記第１半導体層は、第１不純物濃度であり、
前記第２半導体層は、前記第１不純物濃度よりも低い第２不純物濃度であり、
前記第２半導体層には、前記第１主面から前記第１半導体層との接触面まで達するように延在する第３半導体領域を備え、
前記ダイオードの前記カソード電極は、前記化合物半導体層の主面から前記半導体基板の前記第３半導体領域に達する孔に埋め込まれた前記導電体を通じて前記ドレイン電極に電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記半導体基板は、
前記第２主面から順に積層される第１導電型の第１半導体層、および第２半導体層とを備え、
前記第１半導体層は、第１不純物濃度であり、
前記第２半導体層は、前記第１不純物濃度よりも低い第２不純物濃度であり、
前記ダイオードは、前記半導体基板の前記第２主面にカソード電極を備えていることを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記半導体基板を構成する半導体材料はシリコンであることを特徴とする半導体装置。
【請求項７】
請求項３に記載の半導体装置において、
前記ダイオードの前記アノード領域は、前記第１導電型と反対導電型の半導体領域であることを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記半導体基板は、
前記第２主面から順に積層される第１導電型の第１半導体層、および第２半導体層とを備え、
前記第１半導体層は、第１不純物濃度であり、
前記第２半導体層は、前記第１不純物濃度よりも低い第２不純物濃度であり、
前記ダイオードの前記アノード領域は、ショットキーバリア金属であることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記半導体基板を構成する半導体材料はシリコンカーバイドであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置技術に関し、特に、電力変換装置に用いられる半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電力変換装置はスイッチング素子と呼ばれる素子をＯＮ−ＯＦＦ制御して入力電力を所望の出力電力に変換する装置であり、各種電子機器の電源用途や、モータなどの駆動用電力を供給する用途など、種々の用途に利用されている。
【０００３】
電力変換装置のスイッチング素子は、半導体トランジスタと、ダイオードとが並列接続されて構成されている。この半導体トランジスタには、例えば、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｔｏｒ）や、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などが用いられる。
【０００４】
パワーＭＯＳＦＥＴやＩＧＢＴを構成する半導体層には一般に単結晶のＳｉ（シリコン）が用いられるが、近年、Ｓｉよりも広いバンドギャップを有するＳｉＣ（シリコンカーバイド）などのワイドバンドギャップ半導体を半導体層に用いるＭＯＳＦＥＴもある。
【０００５】
また、ワイドバンドギャップ半導体を用いたトランジスタとして、ＧａＮ（ガリウムナイトライド）などのIII−Ｖ族化合物半導体を用いたＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）と呼ばれるトランジスタがある。
【０００６】
例えば、特開２００６−８６３９８号公報（特許文献１）には、導電層上に、バッファ層と、III-Ｖ族窒化物半導体からなるチャネル層と、III-Ｖ族窒化物半導体からなるショットキー層とが形成され、ショットキー層の上方にそれぞれソース電極、ドレイン電極及びゲート電極とが形成されたＨＥＭＴ構造のトランジスタが開示されている。
【特許文献１】特開２００６−８６３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者は、半導体装置、特に電力変換装置に用いられる半導体装置について検討を行い、以下の課題を見出した。
【０００８】
電力変換装置は、用途に応じて要求される耐圧性能は異なるが、例えば、ハイブリッド自動車用のモータを駆動する交流電力供給用の電力変換装置には６００Ｖ程度の耐圧性能が要求される。
【０００９】
６００Ｖ程度の耐圧性能を得るため、電力変換装置のスイッチング素子にＩＧＢＴのトランジスタを用いる場合、ＩＧＢＴは同一チップ内に、ダイオードを形成することが出来ないのでＩＧＢＴ素子を備えた半導体チップと、ダイオードを備えた半導体チップを並列接続で実装することとなる。このため、スイッチング素子１個に対して２個の半導体チップが必要となるので電力変換装置のコストが増加する。あるいは、小型化の要求に応えることができないという課題がある。
【００１０】
また、ＩＧＢＴはパワーＭＯＳＦＥＴと比較してスイッチング損失が大きい。また、ビルトインポテンシャルが１Ｖ程度と高いため、電力変換装置を小電力供給用途に流用した場合、オン電圧が高くなるので電力損失が大きいという課題がある。
【００１１】
また、半導体層に単結晶のＳｉを用いたＭＯＳＦＥＴは、同一チップ内にＭＯＳＦＥＴ素子とダイオードを形成することができるが、例えば２００Ｖを超える高耐圧とした場合、オン抵抗が高くなるため電力損失が大きくなる（すなわち、電力変換装置の効率が低下する）という問題がある。
【００１２】
トランジスタに、ＳｉＣやＧａＮなどのワイドバンドギャップ半導体を備えたトランジスタを用いた場合、ワイドバンドギャップ半導体は、Ｓｉと比較して絶縁破壊強度が高いため、Ｓｉの半導体層を備えたトランジスタと比較して、同じ耐圧性能であれば、オン抵抗を低減することができる。
【００１３】
しかし、ＳｉＣのワイドバンドギャップ半導体は、ｐｎ接合のビルトインポテンシャルが３Ｖ程度と高いため、ワイドバンドギャップ半導体領域にｐｎ接合のダイオードを形成することができない。また、ＳｉＣの半導体層を備えるＭＯＳＦＥＴの場合、ＳｉＣの半導体層にショットキーバリアダイオードを形成する方法はあるが、製造方法が複雑、チップ面積が大きくなるなどの理由から電力変換装置のコストが増加してしまう。
【００１４】
このため、ワイドバンドギャップ半導体を備えたトランジスタを用いる場合も、ＩＧＢＴ素子を用いる場合と同様、同一のチップ内にトランジスタとダイオードを内蔵させることはできず、結果として電力変換装置の小型化の要求に対して十分に応えられていないという課題がある。
【００１５】
本願に開示された一つの代表的な発明の目的は、電力変換装置のスイッチング素子を小型化することができる技術を提供することにある。
【００１６】
また、本願に開示された他の代表的な発明の目的は、電力変換装置の電力変換効率を向上させることができる技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
すなわち、本発明は、同一の半導体チップ内に、ダイオードおよび高電子移動度トランジスタを内蔵する半導体装置であって、前記ダイオードが有する半導体基板の第１主面上に前記高電子移動度トランジスタが有する化合物半導体層を形成し、前記ダイオードのアノード電極は、前記化合物半導体層の主面から前記半導体基板の第１主面の前記アノード領域に達する孔に埋め込まれた導電体を通じて前記アノード領域に電気的に接続するように構成するものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
すなわち、電力変換装置のスイッチング素子を小型化することができる。
【発明を実施するための最良の形態】
【００２２】
本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は原則として省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
（実施の形態１）
本実施の形態１では、高電子移動度トランジスタを備えた半導体装置を、電力変換装置のスイッチング素子として適用する実施態様について説明する。
【００２４】
＜電力変換装置の回路構成＞
まず、図１を用いて本実施の形態１の電力変換装置の回路構成について説明する。図１は本実施の形態１の電力変換装置の回路図である。
【００２５】
図１において、本実施の形態１の電力変換装置１００は、例えば、直流電源１０１から供給される直流電源を３相交流電源に変換して、負荷であるモータ１０２に供給するＤＣ（Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ）−ＡＣ（Ａｌｔｅｒｎａｔｉｎｇ  Ｃｕｒｒｅｎｔ）インバータである。
【００２６】
また、電力変換装置１００の電力変換方式はスイッチング方式であり、スイッチング素子３はトランジスタ１とダイオード２とを有している。トランジスタ１とダイオード２とは並列接続されている。図１ではこのスイッチング素子３が、上下アーム分および３相分で合計６素子配置されている例について示している。
【００２７】
なお、電力変換装置１００に用いるスイッチング素子３の素子数は６個に限定される訳ではない。電力変換のタイプ（ＤＣ−ＡＣ、ＡＣ−ＤＣ、あるいはＤＣ−ＤＣなど）や要求される電源電圧に応じて、適宜選択することが可能である。
【００２８】
各スイッチング素子３の入力には、それぞれゲートドライバ４が電気的に接続されており、各スイッチング素子３は、このゲートドライバ４によって駆動する。
【００２９】
ここで、図１に示すスイッチング素子３が備えているトランジスタ１は、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる高電子移動度トランジスタである。
【００３０】
ＨＥＭＴは、ＭＯＳＦＥＴやＩＧＢＴと比較してオン抵抗が低い。したがって、電力変換装置１００の、スイッチング素子３にＨＥＭＴを用いることにより、電力変換時の電力損失を低減することができる。このため、電力変換装置１００はスイッチング素子にＭＯＳＦＥＴやＩＧＢＴを用いた電力変換装置と比較して、電力変換効率を向上させることが可能となる。
【００３１】
また、ＨＥＭＴのチャネル層に用いられる、ＧａＮ（ガリウムナイトライド）はＳｉと比較して絶縁破壊強度が１０倍程度高い。このため、スイッチング素子３の耐圧性能を向上させることが可能となる。したがって、電力変換装置１００は例えば、ハイブリッド自動車用のモータを駆動する交流電力供給用途など６００Ｖ程度の耐圧が要求される電力変換装置に適用することができる。
【００３２】
＜半導体装置の構造＞
次に、図２を用いて本実施の形態１の半導体装置の構造について説明する。
【００３３】
図２は本実施の形態１の半導体装置を構成する半導体チップの要部断面図である。
【００３４】
図２において、本実施の形態１の半導体チップ３０は半導体基板（第１基板）２０と、半導体基板２０上に形成される化合物半導体層（第２基板）１０とを備えている。また、この半導体基板２０にはダイオードが、化合物半導体層１０にはトランジスタがそれぞれ形成されている。
【００３５】
すなわち、半導体チップ３０は図１で示したスイッチング素子３に相当し、スイッチング素子３が備えるトランジスタ１およびダイオード２を一つの半導体チップ３０内に内蔵している。
【００３６】
この半導体チップ３０のトランジスタは、ダイオードが形成された半導体基板２０の主面（第１主面）２０ａ上に下層から順に積層された、ＡｌＮ（窒化アルミニウム）からなるバッファ層（第１化合物半導体層）１１、アンドープのＧａＮからなるチャネル層（第２化合物半導体層）１２、ＡｌＧａＮ（窒化アルミニウムガリウム）からなる電子供給層（第３化合物半導体層）１３を備えている。
【００３７】
すなわち、このトランジスタは、チャネル層１２にアンドープのIII−Ｖ属化合物半導体であるＧａＮ層を備えた、ＨＥＭＴ素子である。
【００３８】
また、トランジスタは、化合物半導体層１０の主面（第３主面）１０ａ上に、主面１０ａに沿って、順に配置されたドレイン電極１５、ゲート電極１６およびソース電極１７を備えている。ドレイン電極１５、ゲート電極１６およびソース電極１７は互いに接触しておらず、主面１０ａ上に所定の間隔を持って配置されている。
【００３９】
また、ドレイン電極１５、ゲート電極１６およびソース電極１７はそれぞれ半導体チップ３０の外部接続端子となるドレインパッド、ゲートパッド、およびソースパッド（図示は省略）に電気的に接続されている。
【００４０】
ドレイン電極１５およびソース電極１７は、例えばＴｉ（チタン）とその上に形成されたＡｌ（アルミニウム）との積層体で形成される。また、ゲート電極１６は、例えばＮｉ（ニッケル）とその上に形成されたＡｕ（金）との積層体で形成される。
【００４１】
また、化合物半導体層１０の主面１０ａ上には、例えば、ＳｉＮ（窒化シリコン）とＳｉＯ２（二酸化シリコン）の積層体である絶縁層１８が堆積されている。絶縁層１８は、ドレイン電極１５、ゲート電極１６およびソース電極１７を覆うように形成されており、各電極の間も埋めるように形成されている。
【００４２】
一方、ダイオードが形成された半導体基板２０は、主面（第２主面）２０ｂを持つｎ型（第１導電型）のｎ＋層（第１半導体層、カソード領域）２１と、ｎ＋層２１上に形成されるｎ−層（第２半導体層、カソード領域）２２を備えている。ｎ＋層２１およびｎ−層２２は半導体であるＳｉにそれぞれ所定量の不純物（例えばリンなど）が添加された半導体層である。つまり半導体基板２０はＳｉ基板である。
【００４３】
また、半導体基板２０の主面２０ａ側の一部には、ｐ型（第２導電型）のｐ＋領域（アノード領域）２３およびｐ−領域（アノード領域）２４が形成されている。すなわち、半導体基板２０には、ｐｎ接合型のダイオードが形成されている。
【００４４】
ここで、ダイオードとしての電気的特性を示すｐｎ接合は、ｎ−層２２とｐ−領域２４との接合により実現されている。ｎ＋層２１およびｐ＋領域２３は、それぞれカソード電極２７およびアノード電極２６にオーミック接続するためのコンタクト層として機能している。本明細書では、ｎ−層２２とｎ＋層２１を含めてカソード領域とし、ｐ−領域２４とｐ＋領域２３を含めてアノード領域として説明する。
【００４５】
ダイオードのアノード電極２６は、化合物半導体層１０の主面１０ａ上、詳しくは、主面１０ａ上に堆積された絶縁層１８上に形成されている。また、化合物半導体層１０には、主面１０ａから、半導体基板２０のアノード領域まで達するビアホール（孔）２５が形成されている。ビアホール２５は絶縁層１８も貫通している。また、ビアホール２５は半導体基板２０のアノード領域のうち、コンタクト層であるｐ＋領域２３に達するまで形成されている。
【００４６】
また、このビアホール２５にはＡｌなどの導電体が充填されている。また、主面１０ａ上に形成されたアノード電極２６とビアホール２５に充填された導電体とは一体構造となっているため電気的に接続されている。つまり、アノード電極２６は、ビアホール２５に充填された導電体を通じてアノード領域と電気的に接続されている。
【００４７】
ビアホール２５を主面１０ａから、半導体基板２０のアノード領域まで達するように形成することにより、半導体基板２０に形成したアノード領域と、アノード電極２６との電気的接続を、トランジスタの主面１０ａ上で確保することが可能となる。
【００４８】
また、ダイオードのカソード電極２７は半導体基板２０の主面２０ｂ側に形成されている。カソード電極２７は、例えば、Ｔｉ／Ｎｉ／Ａｕの積層体であり、主面２０ｂ全体に形成されている。つまり、このダイオードはいわゆる縦型と呼ばれる厚さ方向に沿ってｐｎ接合を有するダイオードである。
【００４９】
ダイオードを縦型構造とすることにより、カソード電極２７の平面積を広くとることができる。このため、カソード電極２７にかかる電界を分散することができるのでダイオードの耐圧性能を向上させることが可能となる。また、カソード電極２７の平面積を広くとると、ダイオードの外部ノイズに対する耐性を向上させることができる。
【００５０】
本実施の形態１の半導体装置は、Ｓｉで構成されるダイオードの半導体基板２０上に、チャネル層１２にアンドープのＧａＮ層を備えたＨＥＭＴ素子を積層することにより、半導体チップ３０内に、ＨＥＭＴ素子とｐｎ接合型のダイオードの両方を内蔵することができる。
【００５１】
次にアノード電極２６の、その他の構造的特徴について説明する。
【００５２】
図２に示す化合物半導体層１０の主面１０ａ上に形成された絶縁層１８において、ソース電極１７の上部には、コンタクトホール（開口部）１９が設けられている。ダイオードのアノード電極２６を構成する例えばＡｌなどの導電体は、このコンタクトホール１９にも充填されている。すなわち、ダイオードのアノード領域であるｐ＋領域２３は、アノード電極２６を構成する導電体を通じてトランジスタのソース電極１７と電気的に接続されている。
【００５３】
半導体チップ３０を図１に示す電力変換装置１００のスイッチング素子３として用いる場合、トランジスタ１とダイオード２とを並列接続して使用する。本実施の形態１では、半導体チップ３０が備えるトランジスタのソース電極１７と、ダイオードのアノード電極２６とは、半導体チップ３０内で電気的に接続されている。
【００５４】
また、図２において、アノード電極２６は、化合物半導体層１０の主面１０ａの上方において、ソース電極１７側からゲート電極１６とドレイン電極１５の間まで主面１０ａに沿って延在している。詳しくは、アノード電極２６はドレイン電極１５、およびゲート電極１６を覆う絶縁層１８上に延在している。
【００５５】
アノード電極２６をこのように配置すると、フィールドプレートとしても機能させることができるので、トランジスタのゲート−ドレイン間にかかる電界を緩和することができる。このため、トランジスタの耐圧性能を向上させることが可能となる。
【００５６】
＜半導体装置の実装態様＞
次に図３を用いて図２に示す半導体チップ３０を電力変換装置のスイッチング素子として実装した半導体パッケージの構造例について説明する。図３は図１の半導体チップ３０のパッケージ構造例を示す平面図である。
【００５７】
図３において、半導体チップ３０の表面には、ゲートパッド３１、ソースパッド３２、およびドレインパッド３３が形成されている。このゲートパッド３１、ソースパッド３２、およびドレインパッド３３は半導体チップ３０の外部接続端子となっており、それぞれ、図２に示したゲート電極１６、ソース電極１７、およびドレイン電極１５に電気的に接続されている。
【００５８】
また、ゲートパッド３１、ソースパッド３２、およびドレインパッド３３は、パッケージが備えるゲート端子３４、ソース端子３５、およびドレイン端子３６にそれぞれ電気的に接続されている。電気的接続手段は、例えば、導電性部材であるボンディングワイヤ３７、３８、３９を介してそれぞれ電気的に接続されている。
【００５９】
また、図２で説明したダイオードのアノード電極２６は、半導体チップ３０の内部でソース電極１７に電気的に接続されているので、アノード電極２６専用の外部接続端子を形成する必要はなく、ソースパッド３２を介してソース端子３５に電気的に接続されている。
【００６０】
また、図２で説明したダイオードのカソード電極２７は半導体チップ３０の主面２０ｂ側に形成されており、ドレイン端子３６に形成された半導体チップ３０の実装面と対向した状態で、電気的に接続されている。カソード電極２７とドレイン端子３６の電気的接続手段は、たとえば、Ａｇ（銀）ペーストなどの導電性樹脂を用いて接続する方法を適用することができる。
【００６１】
図３に示すように、半導体チップ３０が備えるダイオードのカソード電極２７（図２参照）とトランジスタが備えるドレイン電極１５（図２参照）は、それぞれドレイン端子３６に電気的に接続されているので、カソード電極２７（図２参照）とドレイン電極１５とは電気的に接続されている。
【００６２】
したがって、上記電気的接続構造とすることにより、図１に示すような、トランジスタ１とダイオード２とが並列接続されたスイッチング素子３を構成することができる。
【００６３】
＜半導体装置の製造方法＞
次に、図４〜図９を用いて図２に示す半導体装置の製造方法を説明する。
【００６４】
図４〜図９は図２に示す半導体チップ３０を製造するための主な工程毎の基板の要部断面図である。
【００６５】
（ａ）まず、基板準備工程で、図４に示す、Ｓｉ半導体層であるｎ＋層２１と、ｎ＋層２１上に形成されるｎ−層２２とを備える半導体基板２０（この段階の半導体基板２０はウエハと称する平面略円形の半導体薄板である）を準備する。ｎ−層２２は、例えば、ｎ＋層２１上にエピタキシャル成長法により形成することができる。
【００６６】
（ｂ）次に、アノード領域形成工程で、図５に示す半導体基板２０の主面２０ａ側に形成されたｎ−層２２に、ダイオードのアノード領域となるｐ−領域２４およびｐ＋領域２３を順に形成する。
【００６７】
ｐ−領域２４およびｐ＋領域２３は、ｎ−層２２の全面に形成するのではなく、ｎ−層２２の持つ主面２０ａの一部に選択的に形成される。本工程では、イオン打ち込み法と熱拡散法を併用することによりｐ−領域２４およびｐ＋領域２３を形成することができる。
【００６８】
ここで、ｐ−領域２４およびｐ＋領域２３は、後述する（ｅ）絶縁層、ビアホール形成工程の後でイオン打ち込み法と熱拡散法を併用することにより形成することもできるが、この場合、トランジスタの各種電極が形成された後の工程となるため、高温による熱処理が難しいので、トランジスタを積層する前の本段階で形成することが好ましい。
【００６９】
（ｃ）次に、化合物半導体層形成工程で、図６に示す半導体基板２０の主面２０ａ上に、ＡｌＮからなるバッファ層１１、アンドープのＧａＮからなるチャネル層１２、ＡｌＧａＮからなる電子供給層１３を順次積層して形成する。
【００７０】
本工程では、有機金属気相成長法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）により、バッファ層１１、チャネル層１２、および電子供給層１３を形成することができる。
【００７１】
（ｄ）次に、トランジスタ電極形成工程で、図７に示す化合物半導体層１０の主面１０ａ上にドレイン電極１５、ゲート電極１６およびソース電極１７をそれぞれ形成する。
【００７２】
ここで、ドレイン電極１５とソース電極１７には、電子供給層１３とオーミック接合がとれるように、例えばＴｉの上にＡｌを積層した積層体で形成する。また、ゲート電極１６は電子供給層１３とショットキー接合がとれるように、例えばＮｉの上にＡｕを積層した積層体で形成する。
【００７３】
（ｅ）次に、絶縁層、ビアホール形成工程で、図８に示す化合物半導体層１０の主面１０ａ上に絶縁層１８を形成した後、ビアホール２５を形成する。本工程では、まず、例えばＳｉＮ／ＳｉＯ２からなる絶縁層１８を堆積する。次いでホトリソグラフィーとドライエッチングによって、ビアホール２５を形成する。
【００７４】
ここで、ビアホール２５は、化合物半導体層１０の主面１０ａにおいて、ダイオードのアノード領域であるｐ＋領域２３が形成された領域の上方からｐ＋領域２３に到達する深さまでエッチングする。したがって、ビアホール２５は、その底面にｐ＋領域２３の上面（主面１０ａ）が露出した状態となる。
【００７５】
また、本工程では、ソース電極１７が形成された領域の上方に堆積された絶縁層１８の一部にコンタクトホール１９を形成する。このコンタクトホール１９はソース電極１７に接した状態で形成される。すなわち、コンタクトホール１９を形成することにより、ソース電極１７の一部が露出する。
【００７６】
（ｆ）次に、配線工程で、ダイオードのアノード電極２６およびカソード電極２７を形成する。本工程では、ビアホール２５にＡｌなどの導電体を埋め込むことによりアノード電極２６を形成する。この時、アノード電極２６を構成する導電体は前記（ｅ）工程で形成したソース電極１７上のコンタクトホール１９にも埋め込まれ、ソース電極１７とアノード電極２６とは電気的に接続される。
【００７７】
また、アノード電極２６を構成する導電体を、絶縁層１８上において、ソース電極１７側から、ゲート電極１６とドレイン電極１５の間まで延在するように形成する。アノード電極２６をフィールドプレートとして機能させるためである。
【００７８】
また、半導体基板２０の主面２０ｂには、ダイオードのカソード電極２７を形成する。カソード電極２７は、ｎ＋層２１とオーミック接合がとれるように例えば、Ｔｉ、Ｎｉ、Ａｕを下層から順に積層することで形成する。
【００７９】
以上の工程により、図２に示す半導体装置を製造することができる。
【００８０】
（実施の形態２）
次に、図１０を用いて本実施の形態２の半導体装置について説明する。図１０は本実施の形態２の半導体装置を構成する半導体チップ４０の要部断面図である。
【００８１】
図１０において、本実施の形態２の半導体チップ４０と前記実施の形態１で説明した半導体チップ３０の相違点は、ダイオードのカソード電極２７が、トランジスタのドレイン電極１５と半導体チップ４０内部で電気的に接続されている点である。
【００８２】
半導体チップ４０には、化合物半導体層１０の主面１０ａから、半導体基板２０のｎ＋層２１まで達するビアホール（孔）４１が形成されている。ビアホール４１は絶縁層１８も貫通している。つまり、ビアホール４１を形成された段階では、ビアホール４１の底面にｎ＋層２１の上面が露出した状態となる。
【００８３】
また、ドレイン電極１５の上部には、ソース電極１７の上部に形成されたコンタクトホール１９と同様に絶縁層１８にコンタクトホール（開口部）４３が形成されている。
【００８４】
このビアホール４１およびコンタクトホール４３には、例えばＡｌなどの導電体４２が埋め込まれている。また、この導電体４２は、ビアホール４１と、コンタクトホール４３とを接続するように絶縁層１８上にも形成されている。このため、ドレイン電極１５と、ｎ＋層２１とは電気的に接続されている。
【００８５】
つまり、半導体チップ４０が有するダイオードのカソード電極２７とトランジスタのドレイン電極１５とは、ビアホールに埋め込まれた導電体４２を通じて電気的に接続されている。
【００８６】
このように、半導体チップ４０は、化合物半導体層１０の主面１０ａから、半導体基板２０のｎ＋層２１まで達するビアホール（孔）４１を形成し、導電体４２を埋め込むことにより、カソード電極２７とドレイン電極１５とを導電体４２を通じて、半導体チップ４０の内部で電気的に接続することができる。
【００８７】
本実施の形態２の半導体チップ４０は、半導体チップ４０の内部でカソード電極２７とドレイン電極１５とを電気的に接続しているので、半導体チップ４０を例えば図３に示すような電力変換装置で用いられるパッケージに実装した場合に、ドレインパッド３３とドレイン端子３６とをボンディングワイヤ３９を用いることなく電気的に接続することが可能となる。
【００８８】
このため、ドレイン端子３６上にボンディングワイヤ３９を接続する領域を確保する必要がなくなるので、ドレイン端子３６の平面積を小さくすることができる。すなわち、電力変換装置のスイッチング素子を小型化することが可能となる。
【００８９】
本実施の形態２によれば、前記実施の形態１で説明した半導体チップ３０よりもさらに電力変換装置のスイッチング素子を小型化することが可能となる。
【００９０】
次に本実施の形態２の半導体チップ４０の製造方法について、前記実施の形態１で説明した半導体チップ３０の製造方法との相違点を説明する。
【００９１】
本実施の形態２の半導体チップ４０の製造方法では、前記実施の形態１で説明した（ｅ）工程で、ホトリソグラフィーとドライエッチングによって、ビアホール２５を形成した後、さらにホトリソグラフィー工程とドライエッチング工程を追加する。
【００９２】
この追加したホトリソグラフィー工程とドライエッチング工程で、図１０に示すビアホール４１を形成する。また、コンタクトホール４３は、前記（ｅ）工程で、絶縁層１８にコンタクトホール１９を形成する段階で併せて形成することができる。
【００９３】
次に、（ｆ）配線工程でアノード電極２６を形成する際に、導電体４２を併せて形成する。
【００９４】
（実施の形態３）
次に、図１１を用いて本実施の形態３の半導体装置について説明する。図１１は本実施の形態３の半導体装置を構成する半導体チップ５０の要部断面図である。
【００９５】
図１１において、本実施の形態３の半導体チップ５０と前記実施の形態２の半導体チップ４０との相違点は、カソード電極２７とドレイン電極１５の電気的接続構造である。
【００９６】
すなわち、本実施の形態３の半導体チップ５０では、第１に、ｎ−層２２の一部に半導体基板２０の主面２０ａからｎ−層２２とｎ＋層２１の接触面まで延在するｎ＋領域（第３半導体領域）５１が形成されている。また、第２にビアホール４１が、ｎ＋層２１に達する深さまで形成されておらず、化合物半導体層１０の主面１０ａからｎ＋領域（第３半導体領域）５１に達するまでの深さで形成されている。
【００９７】
このｎ＋領域５１の不純物濃度はｎ−層２２の不純物濃度よりも高く、ｎ＋層２１と同程度の不純物濃度となっている。このため、本実施の形態３では、図１１に示すようにカソード電極２７とドレイン電極１５とを電気的に接続するためのビアホール４１を不純物濃度の高いｎ＋層２１に到達するまでの深さ（厚さ方向の長さ）とする必要はなく、ｎ＋領域５１に到達するまでの深さとすることができる。
【００９８】
すなわち、前記実施の形態２で説明した半導体チップ４０と比較してビアホール４１を浅くすることができる。このため、図１１に示すようにビアホール４１とビアホール２５の深さを同じに設定することができる。
【００９９】
ビアホール４１とビアホール２５の深さを同じ深さとすることにより、半導体チップ５０の製造工程では、前記実施の形態１で説明した（ｅ）工程で、ホトリソグラフィーとドライエッチングによって、ビアホール２５を形成する際に、同時にビアホール４１を形成することが可能となる。つまり、前記実施の形態２で説明した半導体チップ４０の製造方法のように、ホトリソグラフィー工程とドライエッチング工程とを追加する必要がないので、製造工程を簡略化することができる。
【０１００】
なお、ビアホール４１とビアホール２５は、それぞれ半導体基板２０の主面２０ａに接触しており、かつ、同一の製造工程で形成することができれば良いので、これらの深さは、完全に同じ深さであることを要さない。つまり、加工精度などの影響により、一方のビアホールの深さが他方のビアホールの深さよりも若干深くなることを排除するものではない。
【０１０１】
本実施の形態３の半導体チップ５０の製造方法において、ｎ＋領域５１は、前記実施の形態１で説明した（ｂ）工程で形成することが好ましい。
【０１０２】
つまり、図５に示す半導体基板２０の主面２０ａ側に形成されたｎ−層２２に、ダイオードのアノード領域となるｐ−領域２４およびｐ＋領域２３を順に形成する工程の前あるいは後に、イオン打ち込み法によって、ｎ−層２２の一部にｎ＋領域５１を形成することができる。
【０１０３】
ｎ−層２２が厚い場合、１回のイオン打ち込みでｎ＋領域５１を形成すると、ｎ＋領域５１が主面２０ａからｎ＋層２１に達しない場合がある。この場合は、複数段の高エネルギーイオンを打ち込み法を用いることにより、ｎ＋層５１をｎ＋層２１に接触させることができる。図１１では、複数段の高エネルギーイオンを打ち込み法を用いた例として、３段の高エネルギーイオンを打ち込み法を用いた場合のｎ＋領域５１の状態を示している。
【０１０４】
本実施の形態３の製造方法では、前記実施の形態２で説明した製造方法と比較して、ｎ＋領域５１を形成するためのイオン打ち込み工程が追加されている。しかし、イオン打ち込み工程は、ホトリソグラフィー工程やドライエッチング工程と比較して、制御が容易であるため、製造工程全体としての製造効率を低減することが可能となる。
【０１０５】
また、図１１に示す半導体チップ５０も半導体チップ５０の内部でカソード電極２７とドレイン電極１５とが電気的に接続されているので、前記実施の形態２で説明した半導体チップ４０と同様の効果が得られることは言うまでもない。
【０１０６】
（実施の形態４）
次に、図１２を用いて本実施の形態４の半導体装置について説明する。図１２は本実施の形態４の半導体装置を構成する半導体チップ６０の要部断面図である。
【０１０７】
本実施の形態４の半導体チップ６０と前記実施の形態３の半導体チップ５０との相違点は、ダイオードのカソード電極の位置である。
【０１０８】
すなわち、前記実施の形態３で説明した図１１に示す半導体チップ５０のダイオードのカソード電極２７が、半導体基板２０の主面２０ｂ側に形成されている。このような構造のダイオードは、縦型構造と呼ばれ、キャリアが半導体基板２０の厚さ方向に沿って移動する。
【０１０９】
一方、本実施の形態４の半導体チップ６０は、カソード電極６１が半導体基板２０の主面２０ａ側に形成されている。このようにアノード電極２６とカソード電極６１とが同じ主面２０ａ側に形成された構造のダイオードは、横型構造と呼ばれ、キャリアが半導体基板２０の主面２０ａに沿って移動する。
【０１１０】
図１２に示す半導体チップ６０のように、ダイオードを横型構造とすると、半導体基板２０の主面２０ａに沿った方向で耐圧を保持しなければならなくなるため、前記実施の形態１〜３で説明した半導体チップ３０、４０、５０と比較すると、ダイオードの高耐圧化は困難になる。
【０１１１】
しかし、ダイオードを横型構造とすると、カソード領域のうち、コンタクト層であるｎ＋領域６２を主面２０ａ側に形成するので、半導体基板２０をｎ−層２２の単層構造とすることができる。半導体基板２０を単層構造とすると、半導体基板２０を製造する際にエピタキシャル成長工程を用いなくて済むので、製造工程を簡略化することができる。
【０１１２】
また、ダイオードを横型構造とすると、主面２０ｂ側に電極を形成しなくて済むので、製造工程を簡略化することができる。また、カソード領域のうち、コンタクト層であるｎ＋領域６２は、前記実施の形態３で説明した図１１に示す半導体チップ５０が備えるｎ＋領域５１のように主面２０ａからｎ−層２２の下面まで延在するように形成する必要がないので、ｎ＋領域６２を追加することによる工程の増加負担を軽減することができる。
【０１１３】
半導体チップ６０の製造方法においては、ｎ＋領域６２は前記実施の形態１で説明した（ｂ）工程で形成することが好ましい。
【０１１４】
つまり、図５に示す半導体基板２０の主面２０ａ側に形成されたｎ−層２２に、ダイオードのアノード領域となるｐ−領域２４およびｐ＋領域２３を順に形成する工程の後に、イオン打ち込み法によって、ｎ−層２２の一部にｎ＋領域６２を形成することができる。
【０１１５】
また、カソード電極６１は、前記実施の形態３で説明した図１１に示す導電体４２と同様の製造方法により形成することができる。
【０１１６】
（実施の形態５）
次に、図１３を用いて本実施の形態５の半導体装置について説明する。図１３は本実施の形態５の半導体チップ７０の構造を示す断面図である。
【０１１７】
本実施の形態５の半導体チップ７０と前記実施の形態１の半導体チップ３０との相違点は、ダイオードがショットキーバリアダイオードとなっている点である。
【０１１８】
すなわち、半導体チップ７０のダイオードが備えるアノード領域は、例えばＴｉＷ（チタンタングステン）により形成されるショットキーバリア金属７１で構成されている。
【０１１９】
ここで、ｎ＋層２１およびｎ−層２２は半導体であるＳｉにそれぞれ所定量の不純物（例えばリンなど）が添加された半導体層である。このようにＳｉの基板に形成したショットキーダイオードは、高耐圧化（例えば１００Ｖ以上の耐圧）が困難である。
【０１２０】
しかし、半導体チップ７０はダイオードをショットキーバリアダイオードとすることにより、前記実施の形態１で説明した図２に示した半導体チップ３０のｐｎ接合型のダイオードのように、アノード領域として、ｐ−領域２４とｐ＋領域２３を形成しなくて済むため、製造工程を簡略化することができる。
【０１２１】
また、ショットキーダイオードはｐｎ接合型のダイオードと比較して、Ｖｆ（ｆｏｒｗｏｒｄ  Ｖｏｌｔａｇｅ）およびリカバリー電流を抑制することができるので、例えば電源用ＤＣ−ＤＣコンバータなど低耐圧の用途においては、電力変換時の電力損失を低減することができる。
【０１２２】
本実施の形態５の半導体チップ７０の製造方法は、前記実施の形態１で説明した（ｂ）工程を省略することができる。
【０１２３】
また、（ｅ）工程で、図８に示す化合物半導体層１０の主面１０ａ上に形成した絶縁層１８から、半導体基板２０の主面２０ａに到達するまでの深さでビアホール２５を形成する。その後、ビアホール２５の底部、すなわちｎ−層２２と接する領域に例えばＴｉＷを堆積してショットキーバリア金属７１を形成する。
【０１２４】
（実施の形態６）
次に、図１４を用いて本実施の形態６の半導体装置について説明する。図１４は本実施の形態６の半導体装置を構成する半導体チップ８０の要部断面図である。
【０１２５】
本実施の形態６の半導体チップ８０と前記実施の形態５の半導体チップ７０との相違点は、ダイオードを備える半導体基板２０がＳｉＣ（シリコンカーバイド）で構成されている点である。
【０１２６】
すなわち、半導体チップ８０のダイオードが備えるｎ＋層８１およびｎ−層８２は半導体であるＳｉＣにそれぞれ所定量の不純物が添加された半導体層である。また、半導体チップ８０のダイオードが備えるショットキーバリア金属８３には例えば、Ｍｏ（モリブデン）を用いることができる。
【０１２７】
前述したようにＳｉの基板に形成したショットキーダイオードは、高耐圧化（例えば１００Ｖ以上の耐圧）が困難である。しかし、本実施の形態６の半導体チップ８０のように、ＳｉＣで構成される半導体基板２０にショットキーバリアダイオードを形成する場合、例えば６００Ｖを超える高耐圧化をすることができる。
【０１２８】
本実施の形態６によれば、半導体基板２０をＳｉＣで構成することにより、前記実施の形態５で説明した半導体チップ７０と比較して、コストは上昇するが、半導体チップ８０に内蔵されるダイオードを高耐圧化することができる。
【０１２９】
以上、本発明者によってなされた発明を発明に実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【０１３０】
例えば、図１４に示す半導体チップ８０において、図１０あるいは図１１に示すようにカソード電極２７とドレイン電極１５とを導電体４２を介して半導体チップ８０内で電気的に接続する構造としてもよい。
【０１３１】
この場合、半導体チップ８０を図３に示すような電力変換装置のパッケージに実装する際に、ドレイン端子３６上にボンディングワイヤ３９を接続する領域を確保する必要がなくなるので、ドレイン端子３６の平面積を小さくすることができることは言うまでもない。
【産業上の利用可能性】
【０１３２】
本発明は、半導体装置、特に電力変換装置に用いる半導体装置に適用できる。
【図面の簡単な説明】
【０１３３】
【図１】本発明の実施の形態１である電力変換装置の回路構造を示す回路図である。
【図２】本発明の実施の形態１である半導体装置を構成する半導体チップの要部断面図である。
【図３】図１の半導体装置のパッケージ構造例を示す平面図である。
【図４】図２の半導体装置を製造するための基板準備工程を示す断面図である。
【図５】図２の半導体装置を製造するためのアノード領域形成工程を示す基板の要部断面図である。
【図６】図２の半導体装置を製造するための化合物半導体層形成工程を示す基板の要部断面図である。
【図７】図２に示す半導体装置を製造するためのトランジスタ電極形成工程を示す基板の要部断面図である。
【図８】図２の半導体装置を製造するための絶縁層、ビアホール形成工程を示す基板の要部断面図である。
【図９】図２の半導体装置を製造するための配線工程を示す基板の要部断面図である。
【図１０】本発明の実施の形態２である半導体装置を構成する半導体チップの要部断面図である。
【図１１】本発明の実施の形態３である半導体装置を構成する半導体チップの要部断面図である。
【図１２】本発明の実施の形態４である半導体装置を構成する半導体チップの要部断面図である。
【図１３】本発明の実施の形態５である半導体装置を構成する半導体チップの要部断面図である。
【図１４】本発明の実施の形態６である半導体装置を構成する半導体チップの要部断面図である。
【符号の説明】
【０１３４】
１  トランジスタ
２  ダイオード
３  スイッチング素子
４  ゲートドライバ
１０  化合物半導体層（第２基板）
１０ａ  主面（第３主面）
１１  バッファ層（第１化合物半導体層）
１２  チャネル層（第２化合物半導体層）
１３  電子供給層（第３化合物半導体層）
１５  ドレイン電極
１６  ゲート電極
１７  ソース電極
１８  絶縁層
１９  コンタクトホール
２０  半導体基板（第１基板）
２０ａ  主面（第１主面）
２０ｂ  主面（第２主面）
２１  ｎ＋層（第１半導体層、カソード領域）
２２  ｎ−層（第２半導体層、カソード領域）
２３  ｐ＋領域（アノード領域）
２４  ｐ−領域（アノード領域）
２５  ビアホール
２６  アノード電極
２７  カソード電極
３０、４０、５０、６０、７０、８０  半導体チップ（半導体装置）
３１  ゲートパッド
３２  ソースパッド
３３  ドレインパッド
３４  ゲート端子
３５  ソース端子
３６  ドレイン端子
３７、３８、３９  ボンディングワイヤ
４１  ビアホール
４２  導電体
４３  コンタクトホール
５１  ｎ＋領域（第３半導体領域）
６１  カソード電極
７１  ショットキーバリア金属
８１  ｎ＋層（第１半導体層、カソード領域）
８２  ｎ−層（第２半導体層、カソード領域）
１００  電力変換装置
１０１  直流電源
１０２  モータ
【図１】
0005319084.tif 000002
【図２】
0005319084.tif 000003
【図３】
0005319084.tif 000004
【図４】
0005319084.tif 000005
【図５】
0005319084.tif 000006
【図６】
0005319084.tif 000007
【図７】
0005319084.tif 000008
【図８】
0005319084.tif 000009
【図９】
0005319084.tif 000010
【図１０】
0005319084.tif 000011
【図１１】
0005319084.tif 000012
【図１２】
0005319084.tif 000013
【図１３】
0005319084.tif 000014
【図１４】
0005319084.tif 000015