(57)【特許請求の範囲】
【請求項１】
ヘテロ接合を含むＩＩＩ族窒化物半導体層構造と、
該ＩＩＩ族窒化物半導体層構造上に離間して形成されたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
前記ＩＩＩ族窒化物半導体層構造の表面において、前記ゲート電極の両側面に接して設けられ、構成元素として酸素を含む第一絶縁膜と、
前記ＩＩＩ族窒化物半導体層構造の表面において、前記第一絶縁膜と前記ソース電極との間の領域および前記第一絶縁膜と前記ドレイン電極との間の領域を被覆し、前記第一絶縁膜と異なる材料から構成されるととともに構成元素として窒素を含む第二絶縁膜と、
を含み、
前記ゲート電極が、前記ドレイン電極側に庇状に張り出して前記第二絶縁膜の上部に形成されたフィールドプレート部を有し、
ゲート長方向の断面視において、
前記第一絶縁膜のドレイン電極側端部よりも前記フィールドプレート部のドレイン電極側端部が前記ドレイン電極の側に位置する電界効果トランジスタ。
【請求項２】
ヘテロ接合を含むＩＩＩ族窒化物半導体層構造と、
該ＩＩＩ族窒化物半導体層構造上に離間して形成されたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
前記ＩＩＩ族窒化物半導体層構造の表面において、前記ゲート電極の両側面に接して設けられ、構成元素として酸素を含む第一絶縁膜と、
前記ＩＩＩ族窒化物半導体層構造の表面において、前記第一絶縁膜と前記ソース電極との間の領域および前記第一絶縁膜と前記ドレイン電極との間の領域を被覆し、前記第一絶縁膜と異なる材料から構成されるととともに構成元素として窒素を含む第二絶縁膜と、
を含み、
前記第一絶縁膜が、前記ゲート電極の側面を被覆し、
前記第二絶縁膜の上部を前記第一絶縁膜が被覆する電界効果トランジスタ。
【請求項３】
請求項１または２に記載の電界効果トランジスタにおいて、
前記第一絶縁膜がＳｉＯ2膜であるとともに、前記第二絶縁膜がＳｉＮ膜である電界効果トランジスタ。
【請求項４】
請求項１に従属する請求項３に記載の電界効果トランジスタにおいて、前記第一絶縁膜が、前記ゲート電極の側面を被覆している電界効果トランジスタ。
【請求項５】
請求項２に従属する請求項３に記載の、または請求項４に記載の電界効果トランジスタにおいて、前記第一絶縁膜が、前記ゲート電極の表面全面を被覆している電界効果トランジスタ。
【請求項６】
請求項１に記載の、または請求項１に従属する請求項３に記載の電界効果トランジスタにおいて、前記第二絶縁膜が、前記第一絶縁膜の上面を被覆する電界効果トランジスタ。
【請求項７】
請求項１乃至６いずれかに記載の電界効果トランジスタにおいて、
前記ＩＩＩ族窒化物半導体層構造の表面における前記第一絶縁膜の被覆領域が、前記ゲート電極のドレイン電極側端部から４０ｎｍ以上にわたる領域である電界効果トランジスタ。
【請求項８】
請求項１乃至７いずれかに記載の電界効果トランジスタにおいて、
前記ＩＩＩ族窒化物半導体層構造の表面における前記第一絶縁膜の被覆領域が、前記ゲート電極のドレイン電極側端部から５００ｎｍ以下にわたる領域である電界効果トランジスタ。
【請求項９】
請求項１乃至８いずれかに記載の電界効果トランジスタにおいて、
前記ＩＩＩ族窒化物半導体層構造が、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）からなるチャネル層およびＡｌｙＧａ１−ｙＮ（０≦ｙ≦１）からなる電子供給層を含む電界効果トランジスタ。
【請求項１０】
請求項１乃至９いずれかに記載の電界効果トランジスタにおいて、
前記ソース電極と前記ＩＩＩ族窒化物半導体層構造の表面との間および前記ドレイン電極と前記ＩＩＩ族窒化物半導体層構造の表面との間に、コンタクト層が介在する電界効果トランジスタ。
【請求項１１】
請求項１０に記載の電界効果トランジスタにおいて、
前記コンタクト層がアンドープＡｌＧａＮ層により構成されている電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＩＩ族窒化物半導体を用いた電界効果トランジスタに関するものである。
【背景技術】
【０００２】
ＧａＮをはじめとするＩＩＩ族窒化物半導体は、ＧａＡｓ系半導体に比べ大きなバンドギャップ、高い絶縁破壊電界、そして大きな電子の飽和ドリフト速度という特性を持つため、高温動作、高速スイッチング動作、大電力動作等の点で優れた電子素子を実現する材料として期待を集めている。【０００３】
また、ＩＩＩ族窒化物半導体は、圧電性を有するため、ヘテロ接合構造によって、自発分極とピエゾ分極からヘテロ接合部に生成される高濃度二次元キャリアガスの利用が可能である。このため、不純物ドーピングによる発生したキャリアによって駆動するＧａＡｓ系半導体電界効果トランジスタとは異なった機構での動作が可能である。【０００４】
このようなＩＩＩ族窒化物半導体素子においては、ヘテロ接合部でキャリアガスが発生するのに伴い、半導体層構造表面に負電荷が誘起される。誘起された負電荷は、トランジスタの諸特性に大きな影響を及ぼすことから、表面負電荷の制御技術の開発が重要である。以下この点について説明する。【０００５】
ヘテロ接合を含むＩＩＩ族窒化物半導体の積層構造では、ピエゾ分極等によりチャネル層に大きな電荷が発生する一方、ＡｌＧａＮ等の半導体層表面に負電荷が発生することが知られている（非特許文献１）。【０００６】
こうした負電荷は、ドレイン電流に直接作用し、素子性能に強い影響を及ぼす。具体的には、表面に大きな負電荷が発生すると、交流動作時の最大ドレイン電流が、直流時に比べて劣化する。この現象を以下、電流コラプスと称する。電流コラプスは、ＧａＡｓ系へテロ接合素子においては分極電荷の発生が極めて小さいため見られず、ＩＩＩ族窒化物半導体素子において顕著に見られる特有の現象である。【０００７】
こうした問題に対し、従来、表面保護層を形成することで電流コラプスの低減がなされていた（特許文献１および特許文献２）。保護膜を設けない構造では、電流コラプスのため、高電圧印加時に充分なドレイン電流が得られず、ＩＩＩ族窒化物半導体材料を用いる利点を得ることが困難である。【０００８】
また、電流コラプス抑制の効果は、保護膜として用いる材料によっても異なっており、一般にはＳｉＮが電流コラプス抑制の効果が高い材料であることが知られている。以下、保護膜としてＳｉＮ膜を有する従来のトランジスタの一例について説明する。【０００９】
図５は、従来のヘテロ接合電界効果トランジスタ（Ｈｅｔｅｒｏ−Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：以下ＨＪＦＥＴと称する）の構成を示す断面図である。このようなＨＪＦＥＴは、たとえば非特許文献２に報告されている。【００１０】
このＨＪＦＥＴにおいては、サファイアからなる基板２０９の上にＡｌＮからなるバッファ層２１１、ＧａＮチャネル層２１２およびＡｌＧａＮ電子供給層２１３がこの順で積層されている。その上にソース電極２０１とドレイン電極２０３が形成されており、これらの電極はＡｌＧａＮ電子供給層２１３とオーム性接触している。また、ソース電極２０１とドレイン電極２０３の間にゲート電極２０２が形成され、このゲート電極２０２はＡｌＧａＮ電子供給層２１３にショットキー性接触している。最上層には表面保護膜としてＳｉＮ膜２２１が形成されている。【００１１】
また、図５に示したＨＪＦＥＴは、以下の手順で製造される。
まず、サファイアからなる基板２０９上に、たとえば分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：ＭＢＥ）成長法や有機金属気相エピタキシ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：ＭＯＶＰＥ）成長法等によって半導体を成長させる。このようにして、基板側から順に、アンドープＡｌＮからなるバッファ層２１１（膜厚２０ｎｍ）、アンドープのＧａＮチャネル層２１２（膜厚２μｍ）、アンドープＡｌＧａＮからなるＡｌＧａＮ電子供給層２１３（膜厚２５ｎｍ）が積層した半導体層構造が得られる。【００１２】
次いで、エピタキシャル層構造の一部をＧａＮチャネル層２１２が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。つづいて、ＡｌＧａＮ電子供給層２１３上にフォトレジストを用いて、たとえばＴｉ／Ａｌ等の金属を蒸着することにより、ソース電極２０１およびドレイン電極２０３を形成し、６５０℃でアニールを行うことによりオーム性接触させる。また、ＡｌＧａＮ電子供給層２１３上にフォトレジストを用いてＮｉ／Ａｕ等のゲート金属を蒸着し、ＡｌＧａＮ電子供給層２１３にショットキー接触するゲート電極２０２を形成する。【００１３】
つづいて、プラズマＣＶＤ法等により、ＳｉＮ膜２２１（膜厚５０ｎｍ）を形成する。そして、ＳｉＮ膜２２１の一部をエッチング除去することによって、ＡｌＧａＮ電子供給層２１３の露出する開口部を設ける。以上の手順により、図５に示したＨＪＦＥＴが得られる。
【特許文献１】特開２００４−２００２４８号公報
【特許文献２】特開２００４−２１４４７１号公報
【特許文献３】特開平１１−５４５２７号公報
【非特許文献１】Ｕ．  Ｋ．  Ｍｉｓｈｒａ，  Ｐ．  Ｐａｒｉｋｈ，  ａｎｄ  Ｙｉ−Ｆｅｎｇ  Ｗｕ，  「ＡｌＧａＮ／ＧａＮ  ＨＥＭＴｓ  −  Ａｎ  ｏｖｅｒｖｉｅｗ  ｏｆ  ｄｅｖｉｃｅ  ｏｐｅｒａｔｉｏｎ  ａｎｄ  ａｐｐｌｉｃａｔｉｏｎｓ．」  Ｐｒｏｃ．  ＩＥＥＥ，  ｖｏｌ．  ９０，  Ｎｏ．６，  ｐｐ．１０２２−１０３１，  ２００２
【非特許文献２】２００１年インターナショナル・エレクトロン・デバイス・ミーティング・ダイジェスト（ＩＥＤＭ０１−３８１〜３８４）、安藤（Ｙ．  Ａｎｄｏ）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところが、図５に示したＨＪＦＥＴについて本発明者が検討したところ、ＳｉＮ膜を保護膜として用いた場合には、電流コラプスを低減する効果は高い反面、ゲートのリーク電流が保護膜を形成しない場合に比べ増加することが明らかになった。このため、ＳｉＮ膜を保護膜に用いた場合、高電圧動作時に大きなリーク電流が流れると、ゲート電極が破壊し素子の安定動作を阻害する要因となる懸念があった。さらに、ゲートリーク電流が素子のＲＦ（Ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ）効率の低下を招く結果、トランジスタとして必要な特性の確保が困難となることがあった。【００１５】
以上のように、従来作製方法で得られたＩＩＩ族窒化物半導体素子では、トランジスタとして必要な特性を得るのが困難な場合があった。ＩＩＩ族窒化物半導体からなるＨＪＦＥＴにおいて、電流コラプスの低減と低ゲートリーク電流特性を併せもつ素子の開発が必要である。【００１６】
また、図５に示したＨＪＦＥＴにおいては、ゲート電極と半導体層との間の寄生容量を低減する点でも改善の余地があった。【００１７】
本発明は上記事情に鑑みなされたものであって、ＩＩＩ族窒化物半導体電界効果トランジスタにおける電流コラプスおよびゲートリーク電流を低減するとともに、ゲート電極近傍の寄生容量を低減する技術を提供する。
【課題を解決するための手段】
【００１８】
一般に、トランジスタのゲートに負の電圧を印加すると、ゲートより電子が半導体層に注入され、半導体層表面より空乏化される。この時、表面または界面準位が存在していると、ゲートより注入される電子は表面または界面準位に捕獲される。その結果、高電圧を印加してもゲート破壊を起こしにくいため、高いゲート耐圧が得られる。またその反面、電子の捕獲と放出の時定数により交流動作時の電流コラプスが大きくなるという傾向が見られる。一方、表面の負電荷量が少ない場合、電流コラプスは小さくなるものの、捕獲され得る電子が少ないため、高電圧をかけた場合の耐圧が低くなる。トランジスタの動作は、このトレードオフ関係に支配されている。半導体層に注入される電子によってできる空乏層は、ゲート電極のドレイン電極側に向かって伸び、その結果電界強度は、ゲート電極のドレイン電極側で最大になる。【００１９】
また、電流コラプスは、走行している電子が半導体表面または界面準位に捕獲されることに起因して生ずる。このため、電流コラプスには、ゲート電極からドレイン電極までの半導体表面または界面の状態が影響している。【００２０】
本発明者は、こうした観点から検討を進め、ＩＩＩ族窒化物半導体を用いた電界効果トランジスタにおいて、半導体層表面におけるゲート電極の側面に接する領域と他の領域とに異なる絶縁膜を設けることにより、電流コラプスが少ないうえにゲートリーク電流が低く、またゲート電極と半導体層との間の寄生容量が低減されるトランジスタを実現できることを見出した。本発明はこうした新規な知見に基づきなされたものである。【００２１】
本発明によれば、
ヘテロ接合を含むＩＩＩ族窒化物半導体層構造と、
該ＩＩＩ族窒化物半導体層構造上に離間して形成されたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
前記ＩＩＩ族窒化物半導体層構造の表面において、前記ゲート電極の両側面に接して設けられ、構成元素として酸素を含む第一絶縁膜と、
前記ＩＩＩ族窒化物半導体層構造の表面において、前記第一絶縁膜と前記ソース電極との間の領域および前記第一絶縁膜と前記ドレイン電極との間の領域を被覆し、前記第一絶縁膜と異なる材料から構成されるととともに構成元素として窒素を含む第二絶縁膜と、
を含む電界効果トランジスタが提供される。【００２２】
本発明においては、ゲート電極の側面に接する領域とそれ以外の領域とで、ＩＩＩ族窒化物半導体層構造の表面に異なる絶縁膜が設けられている。このため、ゲート耐圧特性を決定する領域と電流コラプスを引き起こす領域とに対し、これらをそれぞれ分けて対処することが可能となり、電流コラプスが少なく、かつゲートリーク電流の少ない良好な性能を安定して実現することができる。【００２３】
ここで、前記ゲート電極近傍に設けられる第一絶縁膜としては、耐圧特性を高めるため、ＩＩＩ族窒化物半導体層構造との間で高い界面準位密度を形成する絶縁膜を用いる。こうすることで、前記ゲート電極のドレイン電極側で生じる高電圧動作時の電界集中を緩和し、その結果ゲートリーク電流の低減が可能となる。【００２４】
また、ゲート電極近傍以外のＩＩＩ族窒化物半導体層上には界面準位密度の低い第二絶縁膜を用いる。こうすることで、ゲート電極と前記ドレイン電極間で生じる電流コラプスの抑制が可能となる。【００２５】
具体的には、ゲート電極近傍の第一絶縁膜は、酸素を含んだ絶縁膜を形成し、ゲート電極近傍以外の領域には窒素を含んだ第二絶縁膜を形成する。好ましくは、ゲート電極近傍の絶縁膜はＳｉＯ2膜で形成し、ゲート電極近傍以外の領域にはＳｉＮ膜を形成する。こうすることによって、電流コラプス低減とゲートリーク電流の少ない高出力化により優れたトランジスタが得られる。【００２６】
また、本発明においては、第一絶縁膜がゲート電極の両側面に設けられているため、ゲートリーク電流を確実に抑制するとともに、ゲート電極側面とＩＩＩ族窒化物半導体層構造との間の寄生容量を低減することができる。なお、ゲート電極の両側面に設けられているとは、ゲート長方向の断面視において、第一絶縁膜がゲート電極の両側に設けられていることをいう。【００２７】
また、前記第一絶縁膜の被覆領域は、たとえば前記ゲート電極の前記ドレイン電極側端部から４０ｎｍ以上、好ましくは３００ｎｍ以上にわたる領域とし、前記ゲート電極と前記ドレイン電極間の距離のたとえば３０％を上限とする。また、前記ゲート電極近傍の第一絶縁膜の厚さは、たとえば５ｎｍ以上、好ましくは２０ｎｍ以上とする。こうすることによって、電流コラプスの抑制とゲート耐圧のトレードオフの関係において両者を満足する特性が得られる。【００２８】
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。【００２９】
たとえば、本発明において、前記ゲート電極近傍に形成する前記第一絶縁膜はゲート電極の表面全面を覆ってもよい。こうすることによって前記ゲート電極を保護し長寿命化と信頼性が顕著に改善される。【００３０】
本発明において、前記ゲート電極と前記ドレイン電極との間の領域において、前記ＩＩＩ族窒化物半導体層構造の上部の前記第一および第二絶縁膜を介して電界制御電極またはフィールドプレート部が設けられていてもよい。こうすることによって、電流コラプスとゲート耐圧のバランスが顕著に改善される。【００３１】
本発明において、電界制御電極またはフィールドプレート部が、ゲート電極に対して独立に制御可能である構成とすることもできる。すなわち、電界制御電極およびゲート電極に対して異なる電位を付与することができる。こうした構成とすることにより、電界効果トランジスタを最適な条件で駆動することが可能となる。【００３２】
本発明において、前記ゲート電極がＴ字型またはＹ字型になっていてもよい。こうすることによって、ゲート抵抗の低減が図られ、利得増大により高周波特性が著しく改善され、特にゲート長が０．２５μｍ以下の細いゲート構造で、高電圧かつ高利得動作が可能となる。【００３３】
また、前記ＩＩＩ族窒化物半導体層構造は、たとえばＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）からなるチャネル層およびＡｌｙＧａ１−ｙＮ（０≦ｙ≦１）からなる電子供給層を含む構成とすることができる。チャネル層および電子供給層の積層順序は任意である。【００３４】
また、本発明において、前記ソース電極と前記ＩＩＩ族窒化物半導体層構造の表面との間および前記ドレイン電極と前記ＩＩＩ族窒化物半導体層構造の表面との間に、コンタクト層が介在する構成としてもよい。コンタクト層を備える構成は、いわゆるワイドリセス構造と呼ばれる。かかる構成を採用した場合、ゲート電極のドレイン側端部の電界集中をより効果的に分散・緩和することができる。なおリセス構造とする場合、多段リセスとすることもできる。【００３５】
本発明において、ゲート電極とドレイン電極との距離を、ゲート電極とソース電極との間よりも長くすることもできる。この構成はいわゆるオフセット構造と呼ばれるものであり、ゲート電極のドレイン側端部の電界集中をより効果的に分散・緩和することができる。
【発明の効果】
【００３６】
以上説明したように、本発明によれば、電流コラプスとゲートリーク電流とが低減されるとともに、ゲート電極近傍の寄生容量が低減された電界効果トランジスタが実現される。
【図面の簡単な説明】
【００３７】
上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
【図１】本実施形態に係る電界効果トランジスタの構成を示す断面図である。
【図２】本実施例に係る電界効果トランジスタの構成を示す断面図である。
【図３】本実施例に係る電界効果トランジスタの構成を示す断面図である。
【図４】本実施例に係る電界効果トランジスタの構成を示す断面図である。
【図５】従来の電界効果トランジスタ構成を示す断面図である。
【図６】図１の電界効果トランジスタの製造工程を示す断面図である。
【図７】図１の電界効果トランジスタの製造工程を示す断面図である。
【図８】図１の電界効果トランジスタの製造工程を示す断面図である。
【図９】図１の電界効果トランジスタの製造工程を示す断面図である。
【図１０】本実施例のＨＪＦＥＴと従来のＨＪＦＥＴの２端子耐圧特性を示す図である。
【図１１】本実施例のＨＪＦＥＴと従来のＨＪＦＥＴの電流コラプス量とドレイン電圧１０Ｖにおけるゲートリーク電流との関係を示す図である。
【図１２】図３の電界効果トランジスタの製造工程を示す断面図である。
【図１３】図３の電界効果トランジスタの製造工程を示す断面図である。
【図１４】図３の電界効果トランジスタの製造工程を示す断面図である。
【図１５】図３の電界効果トランジスタの製造工程を示す断面図である。
【図１６】本実施例に係る電界効果トランジスタの構成を示す断面図である。
【図１７】本実施例に係る電界効果トランジスタの構成を示す断面図である。
【図１８】図２の電界効果トランジスタの製造工程を示す断面図である。
【図１９】図２の電界効果トランジスタの製造工程を示す断面図である。
【図２０】図２の電界効果トランジスタの製造工程を示す断面図である。
【図２１】本実施例に係る電界効果トランジスタの構成を示す断面図である。
【発明を実施するための最良の形態】
【００３８】
以下、ＩＩＩ族窒化物半導体構造として、ＡｌＧａＮ電子供給層／ＧａＮチャネル層および表面保護膜（以下、単に「保護膜」とも呼ぶ。）を有するＨＪＦＥＴを例に、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。また、本明細書においては、積層構造を「上層／下層（基板側）」と表記する。【００３９】
図１は、本実施形態の電界効果トランジスタの基本構成を示す図である。
図１に示した電界効果トランジスタ（ＨＪＦＥＴ）は、ヘテロ接合を含むＩＩＩ族窒化物半導体層構造（ＧａＮチャネル層１１２、ＡｌＧａＮ電子供給層１１３）と、このＩＩＩ族窒化物半導体層構造上に離間して形成されたソース電極１０１およびドレイン電極１０３と、ソース電極１０１とドレイン電極１０３の間に配置されたゲート電極１０２と、を備える。このＨＪＦＥＴは、ヘテロ接合構造を有するため、自発分極とピエゾ分極からヘテロ接合部に生成される高濃度二次元キャリアガスの利用が可能である。
また、このＨＪＦＥＴは、第一絶縁膜（ＳｉＯ2膜１２２）および第二絶縁膜（ＳｉＮ膜１２１）を備える。【００４０】
ＳｉＯ2膜１２２は、ＡｌＧａＮ電子供給層１１３の表面において、ゲート電極１０２の側面周辺に設けられる。ＳｉＯ2膜１２２は、構成元素として酸素を含む膜であり、ゲート電極１０２の両側面に接して設けられており、ゲート電極１０２の下端近傍を被覆する。
ここで、ＡｌＧａＮ電子供給層１１３の表面とは、ＡｌＧａＮ電子供給層１１３の表面付近であればよく、たとえばＡｌＧａＮ電子供給層１１３とＳｉＮ膜１２１およびＳｉＯ2膜１２２とが直接接していてもよい。また、電流コラプスとゲートリーク電流の抑制効果が発揮される構成であれば、ＡｌＧａＮ電子供給層１１３とＳｉＮ膜１２１およびＳｉＯ2膜１２２との間に介在層が存在していてもよい。
ＳｉＯ2膜１２２は、ゲート電極１０２の両側面に接して設けられている。つまり、ＳｉＯ2膜１２２は、ゲート長方向の断面視において、ゲート電極１０２の両側に設けられている。このため、図１のＨＪＦＥＴは、製造容易性に優れた構成である。また、ゲート側端部における電界集中を効果的に抑制するとともに、ゲート電極１０２の両側面とＡｌＧａＮ電子供給層１１３との間の寄生容量を効果的に低減することができる。
ＳｉＯ2膜１２２は、ゲート電極１０２の近傍に設けられている。ゲート電極１０２の近傍に設けられているとは、ＳｉＯ2膜１２２を設けても、ＳｉＮ膜１２１による電流コラプスの抑制効果が充分に発揮できる程度の領域に、ＳｉＯ2膜１２２が設けられていることをいう。電流コラプスを確実に抑制する観点では、ＡｌＧａＮ電子供給層１１３の表面におけるＳｉＯ2膜１２２の被覆領域を、ゲート電極１０２のドレイン電極側端部からたとえば５００ｎｍ以下、好ましくは４００ｎｍ以下にわたる領域とする。上記領域において、ＡｌＧａＮ電子供給層１１３がＳｉＯ2膜１２２に接し、他の領域においてはＡｌＧａＮ電子供給層１１３がＳｉＮ膜１２１に接する。
また、ゲートリーク電流を確実に抑制する観点では、ＡｌＧａＮ電子供給層１１３の表面におけるＳｉＯ2膜１２２の被覆領域を、ゲート電極１０２のドレイン電極側端部からたとえば４０ｎｍ以上、好ましくは３００ｎｍ以上にわたる領域とする。
また、ＳｉＯ2膜１２２は、ゲート電極１０２の下端近傍に設けられている。ゲート電極１０２の下端近傍とは、ゲートリーク電流を充分に抑制できる程度の範囲であればよく、かかる効果が発揮されれば、ゲート電極１０２の下端に接していてもよいし、ゲート電極１０２の下端から離隔していてもよい。
ＳｉＯ2膜１２２は、ゲート電極１０２の側面周辺に選択的に設けられている。ここで、ゲート電極１０２の側面周辺に選択的に設けられているとは、ＳｉＯ2膜１２２を設けても、ＳｉＮ膜１２１によるゲート電極１０２とソース電極１０１またはドレイン電極１０３との間の領域におけるコラプスの抑制効果が充分に発揮できる程度の領域に、ＳｉＯ2膜１２２が設けられていることをいう。
ＳｉＯ2膜１２２の積層方向の厚さは、ゲートリーク電流を確実に抑制する観点では、たとえば５ｎｍ以上、好ましくは２０ｎｍ以上とする。また、ＳｉＯ2膜１２２の積層方向の厚さは、たとえば２００ｎｍ以下、好ましくは１００ｎｍ以下とする。こうすれば、電流コラプスをより一層効果的に抑制できる。
図１においては、ＳｉＯ2膜１２２は、段差部を有しない。また、ＳｉＯ2膜１２２の厚さはたとえばＳｉＮ膜１２１の厚さよりも小さい。こうすれば、必要最小限の領域にＳｉＯ2膜１２２を選択的に設け、ＳｉＮ膜１２１による電流コラプス低減効果をさらに顕著に発揮させることができる。【００４１】
ＳｉＮ膜１２１は、ＡｌＧａＮ電子供給層１１３の表面において、電流コラプスを抑制する表面保護膜として機能し、ＳｉＯ2膜１２２とソース電極１０１との間の領域およびＳｉＯ2膜１２２とドレイン電極１０３との間の領域を被覆する。ＳｉＮ膜１２１は、ＳｉＯ2膜１２２と異なる材料から構成される。なお、ＳｉＮ膜１２１に代えて、ＳｉＯＮ膜やＳｉＣＮ膜等の、構成元素として窒素を含む他の膜を用いることもできる。
ＳｉＮ膜１２１は、ＳｉＯ2膜１２２の上面を被覆し、ＳｉＯ2膜１２２の側面、ゲート電極１０２の側面ならびにソース電極１０１の側面およびドレイン電極１０３の側面に接して設けられている。ゲート電極１０２の側面において、ＳｉＯ2膜１２２およびＳｉＮ膜１２１が下からこの順に積層されている。【００４２】
図１に示したＨＪＦＥＴは、ＳｉＯ2膜１２２上にＳｉＮ膜１２１が積層したオーバーラップ領域を有する。このため、ＡｌＧａＮ電子供給層１１３上部において表面保護膜として機能する絶縁膜について、オーラーラップ領域では、絶縁膜の誘電率の平均値が低下した構成となっている。また、表面保護膜として機能する絶縁膜の誘電率の平均値が、ゲート電極１０２からドレイン電極１０３に向かって段階的に変化する構成となっているため、ゲート電極１０２のドレイン電極側端部における電界集中をさらに効果的に抑制できる。
また、図１においては、ゲート電極１０２の厚さ方向について、ＳｉＯ2膜１２２がゲート電極１０２の下端近傍に選択的に設けられているとともに、表面保護膜として機能するＳｉＮ膜１２１がＳｉＯ2膜１２２の上部にわたって設けられている。言い換えると、ゲート電極１０２とドレイン電極１０３との間の領域全体およびゲート電極１０２とソース電極１０１との間の領域全体にＳｉＮ膜１２１が設けられている。そして、ゲート電極１０２の側面において、ＳｉＮ膜１２１の一部が欠損しており、欠損部にＳｉＯ2膜１２２が充填されている。これにより、電流コラプスをより一層効果的に減少させることができる。
基板１１０の厚さ方向におけるＳｉＮ膜１２１の厚さは、界面における電流コラプスをさらに確実に抑制する観点では、たとえば５ｎｍ以上とすることが好ましく、２０ｎｍ以上とすることがさらに好ましい。また、電流コラプスを抑制するとともに、ゲート耐圧を向上させて、両者のトレードオフの問題をさらに有効に解決する観点では、ＳｉＮ膜１２１の厚さは、たとえば３００ｎｍ以下とすることが好ましく、１００ｎｍ以下とすることがさらに好ましい。【００４３】
ＩＩＩ族窒化物半導体層構造は、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）からなるチャネル層（ＧａＮチャネル層１１２）と、ＡｌｙＧａ１−ｙＮ（０≦ｙ≦１）とからなる電子供給層（ＡｌＧａＮ電子供給層１１３）を含み、ヘテロ界面は、ＩｎｘＧａ１−ｘＮとＡｌｙＧａ１−ｙＮとの界面である。ただし、上記式において、ｘとｙが同時にゼロにならないようにすることが必要である。【００４４】
本実施形態においては、ゲートリーク電流を効果的に抑制する表面保護膜として、ＳｉＯ2膜１２２を用い、これをゲート電極１０２の下端近傍に選択的に設けるとともに、電流コラプスの発生を効果的に抑制する表面保護膜としてＳｉＮ膜１２１を設けることにより、ゲートリーク電流の低減に伴う耐圧特性の向上と電流コラプスの抑制とをともに実現することができる。【００４５】
なお、背景技術の項で前述した特許文献１および特許文献２においては、ゲート電極とドレイン電極との間の領域についてのみ、ゲート電極の側面に接してＳｉＯ2膜を設けた構成が記載されている。
これに対し、本実施形態においては、断面視においてゲート電極１０２の両側にＳｉＯ2膜１２２を設けた構成とすることにより、電流コラプスとゲートリーク電流の抑制効果に加えて、ソース電極１０１側およびドレイン電極１０３側の両側において、ゲート電極１０２の側面とＡｌＧａＮ電子供給層１１３との間の寄生容量を低減することができる。【００４６】
また、技術分野は異なるが、特許文献３には、ＧａＡｓ系半導体電界効果トランジスタの層状構造体上に、非ドープＧａＡｓよりなる高抵抗層を設けることが記載されている。特許文献３においては、非ドープＧａＡｓからなる高抵抗層の表面を絶縁膜で覆うことにより、ソース−ドレイン電流の減少を抑制している。
これに対し、本実施形態においては、同文献とは異なり、電流コラプスの課題が生じるＨＪＦＥＴにおいて、ＡｌＧａＮ電子供給層１１３の露出面全体をＳｉＮ膜１２１およびＳｉＯ2膜１２２の二種類の絶縁膜で被覆し、それぞれの絶縁膜を適切な領域に配置することにより、ゲートリーク電流と電流コラプスとのトレードオフの問題を解決することができる。【００４７】
以下、実施例により本発明の実施の形態をさらに説明する。なお、以下の実施例ではＩＩＩ族窒化物半導体層の成長基板としてｃ面ＳｉＣを用いた例について説明する。
【実施例】
【００４８】
（第１の実施例）
本実施例は、図１に示したＨＪＦＥＴに関する。このＨＪＦＥＴは、ＳｉＣ等の基板１１０上に形成される。
基板１１０上に、半導体層からなるバッファ層１１１が形成されている。このバッファ層１１１上にＧａＮチャネル層１１２が形成されている。ＧａＮチャネル層１１２の上には、ＡｌＧａＮ電子供給層１１３が形成されている。
ＡｌＧａＮ電子供給層１１３上に、ソース電極１０１とドレイン電極１０３がオーム性接触している。また、ＡｌＧａＮ電子供給層１１３上に、ゲート電極１０２がショットキー性接触している。
ＡｌＧａＮ電子供給層１１３の表面において、ゲート電極１０２の近傍にＳｉＯ2膜１２２が設けられるとともに、ゲート電極１０２からソース電極１０１およびドレイン電極１０３にかけて、ＡｌＧａＮ電子供給層１１３の表面とＳｉＯ2膜１２２を覆うようにしてＳｉＮ膜１２１が形成されている。【００４９】
図６〜図９は、図１に示したＨＪＦＥＴの製造工程を示す断面図である。以下、これらの図を参照して図１のＨＪＦＥＴの製造方法を説明する。【００５０】
まず、ＳｉＣからなる基板１１０上に、たとえば分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：ＭＢＥ）成長法や有機金属気相エピタキシ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：ＭＯＶＰＥ）成長法等によって半導体を成長させる。このようにして、基板１１０側から順に、アンドープＡｌＮからなるバッファ層１１１（膜厚２０ｎｍ）、アンドープのＧａＮチャネル層１１２（膜厚２μｍ）、アンドープＡｌＧａＮからなるＡｌＧａＮ電子供給層１１３（膜厚２５ｎｍ）が積層した半導体層構造が得られる（図６（ａ））。【００５１】
次に、ＡｌＧａＮ電子供給層１１３上に、たとえば常圧ＣＶＤ法によってＳｉＯ2膜１２２（膜厚２０ｎｍ）を形成する（図６（ｂ））。【００５２】
つづいて、ＳｉＯ2膜１２２の所定の領域とエピタキシャル層構造の所定の領域とを、ＧａＮチャネル層１１２が露出するまで選択的にエッチング除去することにより、素子間分離メサ（不図示）を形成する。そして、ＳｉＯ2膜１２２の所定の領域を選択的に除去して所定の形状に加工し、ＡｌＧａＮ電子供給層１１３を露出させる（図７（ａ））。【００５３】
次いで、ＡｌＧａＮ電子供給層１１３上およびＳｉＯ2膜１２２上に、プラズマＣＶＤ法等によりＳｉＮ膜１２１（６０ｎｍ）を形成する（図７（ｂ））。そして、フォトレジスト等のレジストをマスクとして、ＡｌＧａＮ電子供給層１１３が露出するまでＳｉＮ膜１２１の所定の領域を選択的にエッチング除去する（図８（ａ））。このとき、ＳｉＮ膜１２１がＳｉＯ2膜１２２の表面全面を被覆するようにする。その後、ＡｌＧａＮ電子供給層１１３上に、たとえばＴｉ／Ａｌ等の金属を蒸着することにより、ソース電極１０１およびドレイン電極１０３をＳｉＮ膜１２１と一部オーバーラップするように形成し、６５０℃でアニールを行うことによりオーム性接合させる（図８（ｂ））。【００５４】
さらに、フォトレジスト等のレジスト膜をマスクとして、ＳｉＮ膜１２１とＳｉＯ2膜１２２の所定の領域を選択的にエッチング除去することによって、ＳｉＮ膜１２１およびＳｉＯ2膜１２２を貫通する凹部を設ける（図９（ａ））。このとき、凹部のソース側およびドレイン側の側方にＳｉＯ2膜１２２が残存するように凹部を形成し、その側面からＳｉＮ膜１２１およびＳｉＯ2膜１２２を露出させる。また、凹部の底面からはＡｌＧａＮ電子供給層１１３が露出する。【００５５】
そして、開口部の底部から露出しているＡｌＧａＮ電子供給層１１３上に、Ｎｉ／Ａｕ等のゲート金属となる金属を蒸着して、ＡｌＧａＮ電子供給層１１３にショットキー接合するゲート電極１０２を形成する（図９（ｂ））。以上の手順により図１に示したＨＪＦＥＴが得られる。【００５６】
なお、本実施例では、ゲート電極１０２の断面形状が矩形の場合を例に説明したが、本実施例および本明細書の他の実施例において、ゲート電極１０２の断面形状は矩形には限られず、たとえばＴ字型構造またはＹ字型構造のように、ゲート電極１０２が上部において幅広に形成されていてもよい。このようにすれば、ＨＪＦＥＴの高周波特性をさらに向上させることができる。このようなゲート電極１０２は、たとえば電子線描画技術を用いて形成することができる。【００５７】
なお、Ｔ字型構造またはＹ字型構造を採用する場合、ゲート長方向の断面視において、ゲート電極１０２の上部の幅広部のドレイン側端部よりも内側（ゲート側）の領域にＳｉＯ2膜１２２を設けてもよい。こうすれば、ゲートリーク電流および電流コラプスをより一層効果的に抑制することができる。【００５８】
図１０に、本実施例（図１）のＨＪＦＥＴおよび従来構造（図５）のＨＪＦＥＴの２端子耐圧特性を示す。図１０に示したように、本実施例では、従来構造に比べてゲートリーク電流（縦軸）が少なく、耐圧特性が向上していることがわかる。本実施例においては、ゲート電極１０２の側面付近にＳｉＯ2膜１２２が選択的に配置されているため、高電圧動作時においてゲート電極１０２のドレイン電極側端部での電界集中を緩和させることができる。よってゲート耐圧が改善された優れた素子を得ることができる。【００５９】
また、図１１は、本実施例（図１）のＨＪＦＥＴおよび従来構造（図５）のＨＪＦＥＴの電流コラプス量と、ドレイン電圧１０Ｖにおけるゲートリーク電流との関係を示す図である。従来のＨＪＦＥＴでは、ゲートリーク電流が大きい場合に電流コラプスが低く、逆にゲートリーク電流が少ない場合電流コラプスが大きくなっており、電流コラプスとゲートリーク電流にトレードオフの関係があることがわかる。これに対し、本実施例のＨＪＦＥＴでは、従来構造のトレードオフの関係から大きく外れ、電流コラプスの低減とゲートリーク電流の低減という二つの課題を著しく改善していることがわかる。【００６０】
以上のように、本実施例によれば、電流コラプスを低減し、かつゲートリーク電流の低減が可能であって、高い出力が安定的に発揮されるＨＪＦＥＴが得られる。また、本実施例のＨＪＦＥＴにおいては、高圧動作が可能である。また、本実施例のＨＪＦＥＴにおいては、ゲート電極１０２の側面とＡｌＧａＮ電子供給層１１３との間の寄生容量を効果的に低減させることができる。【００６１】
以下の実施例においては、第１の実施例と異なる点を中心に説明する。【００６２】
（第２の実施例）
図２は、本実施例のＨＪＦＥＴの構成を示す断面図である。
このＨＪＦＥＴにおいては、ゲート長方向の断面視において、ＳｉＯ2膜１２２がゲート電極１０２の上面全面を被覆している。また、ＳｉＯ2膜１２２とＳｉＮ膜１２１とがオーバーラップ領域を有しない。【００６３】
このＨＪＦＥＴは、ＳｉＣ等の基板１１０上に形成される。
基板１１０上に、半導体層からなるバッファ層１１１が形成されている。このバッファ層１１１上にＧａＮチャネル層１１２が形成されている。ＧａＮチャネル層１１２の上には、ＡｌＧａＮ電子供給層１１３が形成されている。このＡｌＧａＮ電子供給層１１３上に、ソース電極１０１とドレイン電極１０３とがオーム性接触している。また、ソース電極１０１とドレイン電極１０３との間の領域において、ＡｌＧａＮ電子供給層１１３上にゲート電極１０２がショットキー性接触している。
ＡｌＧａＮ電子供給層１１３の表面において、ゲート電極１０２の近傍にＳｉＯ2膜１２２がゲート電極１０２の側面を覆うように形成されている。ここでは、ＳｉＯ2膜１２２はゲート電極１０２の側面および上面全体を被覆している。また、ＳｉＮ膜１２１は、ＳｉＯ2膜１２２とソース電極１０１との間の領域およびＳｉＯ2膜１２２とドレイン電極１０３との間の領域に設けられている。【００６４】
図１８〜図２０は、図２に示したＨＪＦＥＴの製造工程を示す断面図である。以下、これらの図を参照して図２のＨＪＦＥＴの製造方法を説明する。【００６５】
まず、ＳｉＣからなる基板１１０上に、たとえば分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：ＭＢＥ）成長法や有機金属気相エピタキシ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：ＭＯＶＰＥ）成長法等によって半導体を成長させる。このようにして、基板１１０側から順に、アンドープＡｌＮからなるバッファ層１１１（膜厚２０ｎｍ）、アンドープのＧａＮチャネル層１１２（膜厚２μｍ）、アンドープＡｌＧａＮからなるＡｌＧａＮ電子供給層１１３（膜厚２５ｎｍ）が積層した半導体層構造が得られる。
次に、ＡｌＧａＮ電子供給層１１３上に、たとえばプラズマＣＶＤ法によってＳｉＮ膜１２１（膜厚６０ｎｍ）を形成する（図１８（ａ））。【００６６】
つづいて、ＳｉＮ膜１２１の所定の領域とエピタキシャル層構造の所定の領域とを、ＧａＮチャネル層１１２が露出するまで選択的にエッチング除去することにより、素子間分離メサ（不図示）を形成する。そして、ＳｉＮ膜１２１の所定の領域を選択的に除去して所定の形状に加工し、凹部１２５を形成する。凹部１２５の底部から、ＡｌＧａＮ電子供給層１１３が露出する（図１８（ｂ））。【００６７】
次いで、凹部１２５の底部から露出しているＡｌＧａＮ電子供給層１１３上に、Ｎｉ／Ａｕ等のゲート金属となる金属を蒸着して、凹部１２５の所定の領域にＡｌＧａＮ電子供給層１１３にショットキー接合するゲート電極１０２を形成するとともに、ゲート電極１０２の両側に、ＡｌＧａＮ電子供給層１１３の露出部を残存させる（図１９（ａ））。ゲート電極１０２形成後のＡｌＧａＮ電子供給層１１３の露出部のゲート長方向の幅は、ソース電極１０１側とドレイン電極１０３のそれぞれについて、たとえば４０ｎｍ以上５００ｎｍ以下、好ましくは３００ｎｍ以上４００ｎｍ以下とする。【００６８】
そして、ゲート電極１０２が形成されたＡｌＧａＮ電子供給層１１３の上面全面に、凹部１２５を埋め込むようにたとえば常圧ＣＶＤ法等によりＳｉＯ2膜１２２を形成する（図１９（ｂ））。【００６９】
つづいて、ＳｉＯ2膜１２２上部の所定の領域、具体的には凹部１２５の上部の領域を被覆するレジスト膜１２３を形成する（図２０（ａ））。レジスト膜１２３は、基板１１０の素子形成面から遠ざかるにつれて拡大するテーパ形状としてもよい。そして、レジスト膜１２３をマスクとしてＳｉＮ膜１２１の上部に形成されたＳｉＯ2膜１２２を選択的にエッチング除去する。さらに、別のマスクを用いてＳｉＮ膜１２１の所定の領域をエッチング除去し、ＡｌＧａＮ電子供給層１１３を露出させる。その後、ＡｌＧａＮ電子供給層１１３上に、たとえばＴｉ／Ａｌ等の金属を蒸着することにより、ソース電極１０１およびドレイン電極１０３を形成し、６５０℃でアニールを行うことによりオーム性接合させる（図２０（ｂ））。以上の手順により、図２に示したＨＪＦＥＴが得られる。【００７０】
本実施例においても、実施例１と同様の効果が得られる。
図２に示したＨＪＦＥＴにおいても、ゲート電極１０２の近傍にはゲートリーク電流を抑制する効果のあるＳｉＯ2膜１２２を形成し、それ以外の領域には電流コラプス低減効果の高いＳｉＮ膜１２１が形成されているため、高耐圧と電流コラプス低減効果の高い素子を得ることができる。
さらに、本実施例では、ゲート電極１０２の表面全面を絶縁膜であるＳｉＯ2膜１２２で被覆している。このため、ゲート電極１０２の全面が保護されており、ゲート電極１０２の経時劣化を防ぐことができる。よって、より一層信頼性の高い素子の作製が可能である。【００７１】
なお、図２に示したＨＪＦＥＴを製造する際に、ＳｉＮ膜１２１の上部に設けられたＳｉＯ2膜１２２をエッチング除去する際に（図２０（ａ）、図２０（ｂ））、ＳｉＯ2膜１２２を薄化してＳｉＮ膜１２１の上部に残存させてもよい。図２１は、このようなＨＪＦＥＴの構成を示す断面図である。【００７２】
図２１に示したＨＪＦＥＴの基本構成は図２に示したＨＪＦＥＴと同様であるが、ＳｉＮ膜１２１の上部をＳｉＯ2膜１２４が被覆し、ＳｉＯ2膜１２４とＳｉＯ2膜１２２とが同一工程により同時に形成され、これらが同一材料により形成された連続一体の膜である点が異なる。【００７３】
図２１に示した構成の場合、ＳｉＯ2膜１２２とソース電極１０１およびドレイン電極１０３との間の領域において、ＡｌＧａＮ電子供給層１１３を被覆する表面保護膜が、ＳｉＮ膜１２１とＳｉＯ2膜１２４との二層構造となっている。このため、これらの膜厚の合計と同じ厚さのＳｉＮ膜１２１を一層形成した場合よりも、表面保護膜の誘電率の平均値を低下させることができる。
また、ＳｉＯ2膜１２２とＳｉＯ2膜１２４とを連続一体に形成することにより、ＳｉＯ2膜１２２の膜厚を薄くした場合にも、その強度をさらに向上させることができる。【００７４】
また、本実施例では、第一絶縁膜（ＳｉＯ2膜１２２）をゲート電極１０２の表面全面に形成しているが、これに限られるわけでもなく、少なくともゲート電極１０２の側面がＳｉＯ2膜１２２により被われていればよい。【００７５】
（第３の実施例）
図３は、本実施例のＨＪＦＥＴの構成を示す断面図である。
このＨＪＦＥＴにおいては、ゲート電極１０２が、ドレイン電極１０３に庇状に張り出してＳｉＮ膜１２１の上部に形成されたフィールドプレート部１０５を有する。また、ＳｉＯ2膜１２２は、ゲート電極１０２の近傍に選択的に設けられており、ゲート長方向の断面視において、ＳｉＯ2膜１２２のドレイン電極側端部よりフィールドプレート部１０５のドレイン電極側端部がドレイン電極１０３側に位置する。
ドレイン電極１０３側の領域において、ＳｉＮ膜１２１は、ゲート電極１０２およびドレイン電極１０３に接して設けられ、ＳｉＯ2膜１２２の上面を被覆する。また、ソース電極１０１側の領域において、ＳｉＮ膜１２１は、ソース電極１０１とゲート電極１０２とに接して設けられ、ＳｉＯ2膜１２２の上面を被覆する。この構成では、フィールドプレート部１０５の下面とＳｉＯ2膜１２２の上面とが接触しておらず、これらの間にＳｉＮ膜１２１が介在している。【００７６】
図３に示したＨＪＦＥＴは、ＳｉＣ等の基板１１０上に形成される。
基板１１０上に、半導体層からなるバッファ層１１１が形成されている。このバッファ層１１１上にＧａＮチャネル層１１２が形成されている。ＧａＮチャネル層１１２の上には、ＡｌＧａＮ電子供給層１１３が形成されている。このＡｌＧａＮ電子供給層１１３上に、ソース電極１０１およびドレイン電極１０３がオーム性接触しており、これらの間において、フィールドプレート部１０５を有するゲート電極１０２がＡｌＧａＮ電子供給層１１３にショットキー接合している。
ＡｌＧａＮ電子供給層１１３の表面において、ゲート電極１０２の近傍にはＳｉＯ2膜１２２が設けられている。また、ゲート電極１０２とソース電極１０１およびドレイン電極１０３との間の領域に、ＡｌＧａＮ電子供給層１１３の表面とＳｉＯ2膜１２２の上部を覆うＳｉＮ膜１２１が形成されている。【００７７】
図１２〜図１５は、図３のＨＪＦＥＴの製造工程を示す断面図である。以下、これらの図面を参照して、図３に示したＨＪＦＥＴの製造方法を説明する。【００７８】
まず、ＳｉＣからなる基板１１０上にたとえば分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：ＭＢＥ）成長法や有機金属気相エピタキシ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：ＭＯＶＰＥ）成長法等によって半導体を成長させる。このようにして、基板１１０側から順に、アンドープＡｌＮからなるバッファ層１１１（膜厚２０ｎｍ）、アンドープのＧａＮチャネル層１１２（膜厚２μｍ）、アンドープＡｌＧａＮからなるＡｌＧａＮ電子供給層１１３（膜厚２５ｎｍ）が積層した半導体層構造が得られる（図１２（ａ））。【００７９】
次に、ＡｌＧａＮ電子供給層１１３上に、たとえば常圧ＣＶＤ法によってＳｉＯ2膜１２２（膜厚２０ｎｍ）を形成する（図１２（ｂ））。【００８０】
つづいて、ＳｉＯ2膜１２２の一部とエピタキシャル層構造の所定の領域をＧａＮチャネル層１１２が露出するまで選択的にエッチング除去することにより、素子間分離メサ（不図示）を形成する。そして、ＳｉＯ2膜１２２を所定の形状に加工して、ＡｌＧａＮ電子供給層１１３を露出させる（図１３（ａ））。【００８１】
次いで、ＡｌＧａＮ電子供給層１１３とＳｉＯ2膜１２２上に、プラズマＣＶＤ法等によりＳｉＮ膜１２１（６０ｎｍ）を形成する（図１３（ｂ））。そして、フォトレジスト等のレジスト膜をマスクとしてＳｉＮ膜１２１の所定の領域をＡｌＧａＮ電子供給層１１３が露出するまで選択的にエッチング除去する（図１４（ａ））。このとき、第１の実施例と同様に、ＳｉＮ膜１２１がＳｉＯ2膜１２２を覆うようにする。【００８２】
次に、ＡｌＧａＮ電子供給層１１３上に、たとえばＴｉ／Ａｌ等の金属を蒸着することにより、ソース電極１０１およびドレイン電極１０３を形成し、６５０℃でアニールを行うことによりオーム性接触させる（図１４（ｂ））。そして、フォトレジストを用いてＳｉＮ膜１２１とＳｉＯ2膜１２２の所定の領域を選択的にエッチング除去することによって、ＳｉＮ膜１２１とＳｉＯ2膜１２２を貫通する凹部を形成する（図１５（ａ））。このとき、第１の実施例と同様に、凹部の側面からはＳｉＮ膜１２１とＳｉＯ2膜１２２とが露出し、凹部の底面からＡｌＧａＮ電子供給層１１３が露出する。【００８３】
露出したＡｌＧａＮ電子供給層１１３上に、Ｎｉ／Ａｕ等のゲート金属を蒸着して、ショットキー接触のゲート電極１０２を形成する。またこれと同時に、Ｎｉ／Ａｕよりなるフィールドプレート部１０５をゲート電極１０２と連続一体に形成する（図１５（ｂ））。以上の手順により、図３に示したＨＪＦＥＴが得られる。【００８４】
本実施例において、ゲートとドレインの間に高い逆方向電圧がかかった場合、ゲート電極１０２のドレイン側端部にかかる電界が、フィールドプレート部１０５の働きにより緩和されることにより、ゲート耐圧が向上する。さらに、大信号動作時には、表面電位をフィールドプレート部１０５によって変調できるため、表面トラップの応答速度を速めて電流コラプスを抑制する効果がある。
従って、本実施例の構造では、第１の実施例おける電流コラプスおよびゲート耐圧の改善効果をより一層顕著に発揮させることが可能である。また、製造プロセス上のばらつきにより表面状態が変動した場合でも、こうした良好な性能を安定して実現することができる。【００８５】
また、フィールドプレート部１０５の下部において、ゲート電極１０２の側面近傍にＳｉＯ2膜１２２が選択的に設けられているため、フィールドプレート部１０５の下部において、表面保護膜として機能する絶縁膜の誘電率が段階的に変化する。このため、ゲートリーク電流と電流コラプスの低減に加えて、フィールドプレート部１０５の下部の領域においてフィールドプレート部１０５とＡｌＧａＮ電子供給層１１３との間に生じる寄生容量を効果的に低減するとともに、ゲート電極１０２のドレイン側端部における電界集中を抑制することができる。【００８６】
さらに、本実施例において、フィールドプレート部１０５はゲート電極１０２に対し独立に制御することが可能である。この場合、表面電位を固定することにより、表面トラップの応答を抑止できるため、フィールドプレート部１０５をゲート電極と同電位をし、表面電位を変調した場合よりも、さらに効果的に電流コラプスを抑制できる。特に、表面負電荷の影響が大きな問題となるＩＩＩ族窒化物半導体素子では、このフィールドプレート部１０５を独立に制御できることの効果は著しい。
また、上記のようにフィールドプレート部１０５の電位を固定した場合、ゲート電極１０２の電位が変化してもゲート容量がほとんど変化しないため、利得の低下を大幅に抑制することができる。【００８７】
フィールドプレート部１０５のゲート長方向の長さは、電流コラプス抑制の効果の観点では、たとえば０．３μｍ以上とすることが好ましく、０．５μｍ以上とすることがさらに好ましい。
また、ゲート耐圧の低下を抑制する観点では、フィールドプレート部１０５がドレイン電極１０３とオーバーラップしない構成とすることが好ましい。ゲート耐圧が電界制御電極とドレイン電極の間の電界集中で決まるため、ゲート耐圧の低下を抑制する観点では、フィールドプレート部１０５のゲート長方向の長さを、ゲート電極１０２とドレイン電極１０３との間隔の７０％以下とすることが好ましい。ゲート電極１０２とドレイン電極１０３との間隔とは、ゲート電極１０２のドレイン電極側端部からドレイン電極１０３のゲート電極側端部までの距離を指し、フィールドプレート部１０５の長さをこの距離の７０％以下とすることにより、ゲート耐圧の低下をさらに効果的に抑制できる。【００８８】
なお、背景技術の項で前述した特許文献１および特許文献２においては、フィールドプレート部または電界制御電極と電子供給層との間の領域全体またはさらにドレイン電極側の領域にわたってＳｉＯ2膜を設けた構成が記載されている。
これに対し、本実施例においては、ゲート長方向の断面視において、ＳｉＯ2膜１２２のドレイン電極側端部よりフィールドプレート部１０５のドレイン電極側端部がドレイン電極１０３側に位置する構成とするとともに、ゲート電極１０２の両側面周辺に選択的にＳｉＯ2膜１２２を設けている。これにより、電流コラプスとゲートリーク電流とをより一層効果的に抑制することにくわえて、ソース電極１０１側およびドレイン電極１０３側の両側において、ゲート電極１０２の側面とＡｌＧａＮ電子供給層１１３との間の寄生容量を低減することができる。【００８９】
なお、以上においては、ゲート電極１０２と同じ部材から構成されるとともに電界制御部として機能するフィールドプレート部１０５が設けられた場合を例に説明したが、電界制御部とゲート電極１０２とが連続一体である構成には限られず、ゲート電極１０２と前記ドレイン電極１０３との間の領域において、ＡｌＧａＮ電子供給層１１３の上部にゲート電極１０２と独立に電界制御電極が設けられた構成とすることもできる。【００９０】
図１６は、このようなＨＪＦＥＴの構成を示す断面図である。図１６においては、フィールドプレート部１０５を有するゲート電極１０２に代えて、ゲート電極１０２と、ゲート電極１０２から離隔して設けられた電界制御電極１０６とを有する。ＳｉＯ2膜１２２は、ゲート電極１０２の近傍に選択的に設けられており、電界制御電極１０６のドレイン電極側端部は、ＳｉＯ2膜１２２のドレイン電極側端部よりもドレイン電極１０３の側に位置する。ドレイン電極１０３側の領域において、ＳｉＮ膜１２１は、ゲート電極１０２およびドレイン電極１０３に接して設けられ、ＳｉＯ2膜１２２の上面を被覆する。また、ソース電極１０１側の領域において、ＳｉＮ膜１２１は、ソース電極１０１とゲート電極１０２とに接して設けられ、ＳｉＯ2膜１２２の上面を被覆する。【００９１】
また、図１６において、電界制御電極１０６が、ゲート電極１０２に対して独立に制御可能であってもよく、電界制御電極１０６およびゲート電極１０２に対して互いに異なる電位を付与することもできる。こうした構成とすることにより、電界効果トランジスタを最適な条件で駆動することが可能である。そして、表面電位を固定することにより、表面トラップの応答を抑止できるため、電界制御電極１０６をゲート電極１０２と同電位とし、表面電位を変調した場合よりも、さらに効果的に電流コラプスを抑制できる。特に、表面負電荷の影響が大きな問題となるＩＩＩ族窒化物半導体素子では、この電界制御電極１０６を独立に制御できることの効果は著しい。【００９２】
また、上記のように電界制御電極１０６の電位を固定した場合、ゲート電極１０２の電位が変化してもゲート容量がほとんど変化しないため、利得の低下を大幅に抑制することができる。【００９３】
なお、図１６に示したＨＪＦＥＴは、図３に示したＨＪＦＥＴの製造方法を用いて製造することができる。また、以上においては、ゲート電極１０２とフィールドプレート部１０５を同時に形成する例を示したが、ゲート電極１０２と電界制御電極１０６とを別々の工程で形成してもよい。つまり、開口を設けたレジストを形成し、開口部に電極を形成する工程を別々に行うこともできる。この場合、ゲート電極１０２と電界制御電極１０６との間隔をより狭い間隔で形成できる。【００９４】
（第４の実施例）
上述した各実施例において、ゲート電極の下部を一部、ＡｌＧａＮ電子供給層に埋め込んだ、いわゆるゲートリセス構造を採用することができる。【００９５】
図４は、本実施例のＨＪＦＥＴの構成を示す図である。図４はゲートリセス構造を採用したＨＪＦＥＴの例である。以下、第１の実施例の構成を用いる場合を例に説明する。
図４に示したＨＪＦＥＴにおいては、ＧａＮチャネル層１１２とソース電極１０１およびドレイン電極１０３との間にＡｌＧａＮ電子供給層１１３が設けられており、ソース電極１０１とドレイン電極１０３との間の領域において、ＡｌＧａＮ電子供給層１１３に凹部が設けられている。そして、ゲート電極１０２の下部の一部がＡｌＧａＮ電子供給層１１３の凹部に埋め込まれているとともに、ソース電極１０１およびドレイン電極１０３がＡｌＧａＮ電子供給層１１３の上面に接して設けられている。ゲートリセス構造とすることにより、ゲート耐圧をより一層向上させることができる。【００９６】
なお、図４のＨＪＦＥＴは、ゲート電極１０２となる金属の蒸着前に、ＡｌＧａＮ電子供給層１１３をリセスエッチングし、その後ゲート電極１０２を形成することにより得られる。【００９７】
また、上述した各実施例において、いわゆるワイドリセス構造とすることもできる。以下、第１の実施例の構成を用いる場合を例に説明する。【００９８】
図１７は、この実施例のＨＪＦＥＴの断面構造を示す。
このＨＪＦＥＴにおいては、ソース電極１０１とＡｌＧａＮ電子供給層１１３の表面との間およびドレイン電極１０３とＡｌＧａＮ電子供給層１１３の表面との間に、コンタクト層１１４が介在する。コンタクト層１１４は、アンドープＡｌＧａＮ層により構成されている。【００９９】
このＨＪＦＥＴは、ＳｉＣ等の基板１１０上に形成される。基板１１０上に、半導体層からなるバッファ層１１１が形成されている。このバッファ層１１１上にＧａＮチャネル層１１２が形成されている。ＧａＮチャネル層１１２の上には、ＡｌＧａＮ電子供給層１１３が形成されている。
ＡｌＧａＮ電子供給層１１３上に、ソース電極１０１およびドレイン電極１０３がオーム性接触している。また、ソース電極１０１とドレイン電極１０３との間にゲート電極１０２が設けられ、ゲート電極１０２とＡｌＧａＮ電子供給層１１３とがショットキー性接触している。
ＡｌＧａＮ電子供給層１１３の表面において、ゲート電極１０２の両側面に接してＳｉＯ2膜１２２が設けられている。そして、ゲート電極１０２からソース電極１０１およびドレイン電極１０３にかけて、ＡｌＧａＮ電子供給層１１３の表面とＳｉＯ2膜１２２を覆うようにしてＳｉＮ膜１２１が形成されている。【０１００】
図１７に示したＨＪＦＥＴにおいては、ソース電極１０１とＡｌＧａＮ電子供給層１１３との間およびドレイン電極１０３とＡｌＧａＮ電子供給層１１３との間に、アンドープＡｌＧａＮ層により構成されたコンタクト層１１４が介在する。コンタクト層１１４は、ソース電極１０１およびドレイン電極１０３の形成領域において、ＡｌＧａＮ電子供給層１１３上に設けられている。コンタクト層１１４は開口部を有し、開口部の底面は、ＡｌＧａＮ電子供給層１１３の表面により構成される。コンタクト層１１４の上面に対して開口部の底面がリセス面となっている。コンタクト層１１４の上面に接してソース電極１０１およびドレイン電極１０３が設けられている。そして、ＡｌＧａＮ電子供給層１１３に接してゲート電極１０２が設けられている。ソース電極１０１およびドレイン電極１０３の底面が、ゲート電極１０２の底面よりも上方（基板１１０から遠ざかる側）に位置する。【０１０１】
図１７のＨＪＦＥＴは第１の実施例のＨＪＦＥＴ（図１）にコンタクト層１１４を追加した構成である。この構成によれば、第１の実施例の効果に加え、さらにコンタクト抵抗を低減させることができる。
また、ワイドリセス構造の採用により、ゲート電極１０２のドレイン電極側端部の電界分布が変化するため、より優れた電界緩和効果が得られる。【０１０２】
なお、図１７に示したＨＪＦＥＴにおいて、さらにフィールドプレート部１０５または電界制御電極１０６を有する構成とし、フィールドプレート部１０５または電界制御電極１０６がコンタクト層１１４の上部まで延在している構成としてもよい。つまり、本実施例において、ゲート電極１０２とドレイン電極１０３との間の領域において、ＡｌＧａＮ電子供給層１１３の上部にＳｉＮ膜１２１およびＳｉＯ2膜１２２を介してフィールドプレート部１０５または電界制御電極１０６が形成されており、フィールドプレート部１０５または電界制御電極１０６が、コンタクト層１１４の上部まで延在していてもよい。さらに、フィールドプレート部１０５または電界制御電極１０６がゲート電極１０２に対して独立に制御可能であってもよい。【０１０３】
以上、本発明について実施例をもとに説明した。これらの実施例は例示であり、各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。【０１０４】
たとえば、上記実施例では、基板１１０の材料としてＳｉＣを用いた例について説明したが、サファイア等他の異種基板材料やＧａＮ、ＡｌＧａＮ等のＩＩＩ族窒化物半導体基板等を用いてもよい。【０１０５】
また、ゲート電極１０２の下部に設けられた半導体層の構造は、例示したものに限られず、種々の態様が可能である。たとえばＧａＮチャネル層１１２の上部だけでなく、下部にもＡｌＧａＮ電子供給層を併設した構造とすることも可能である。【０１０６】
また、このＩＩＩ族窒化物半導体層構造に、適宜、中間層やキャップ層を設けてもよい。たとえば、ＩＩＩ族窒化物半導体層構造は、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）からなるチャネル層およびＡｌｙＧａ１−ｙＮ（０≦ｙ≦１）からなる電子供給層およびＧａＮからなるキャップ層がこの順序で積層した構造を含んでもよい。このようにすれば、実効的なショットキー高さを高くでき、さらに高いゲート耐圧が実現できる。ただし、上記式において、ｘとｙがともにゼロとならないようにする。
【図１】
0005125512.tif 000002
【図２】
0005125512.tif 000003
【図３】
0005125512.tif 000004
【図４】
0005125512.tif 000005
【図５】
0005125512.tif 000006
【図６】
0005125512.tif 000007
【図７】
0005125512.tif 000008
【図８】
0005125512.tif 000009
【図９】
0005125512.tif 000010
【図１０】
0005125512.tif 000011
【図１１】
0005125512.tif 000012
【図１２】
0005125512.tif 000013
【図１３】
0005125512.tif 000014
【図１４】
0005125512.tif 000015
【図１５】
0005125512.tif 000016
【図１６】
0005125512.tif 000017
【図１７】
0005125512.tif 000018
【図１８】
0005125512.tif 000019
【図１９】
0005125512.tif 000020
【図２０】
0005125512.tif 000021
【図２１】
0005125512.tif 000022