(57)【特許請求の範囲】
【請求項１】
アナログビデオ信号をデジタルビデオ信号に変換する機能を有する第１の回路と、
前記第１の回路に電気的に接続され、１フレームの平均階調レベルを計算する機能を有する第２の回路と、
前記第２の回路に電気的に接続され、前記平均階調レベルに応じて、重ね合せ時間階調方式又は２進法デジタル時間階調方式に階調方式を変える機能を有する第３の回路と、
前記平均階調レベルに応じて、発光素子の一対の電極間にかかる電圧を変える機能を有する第４の回路とを有し、
前記平均階調レベルが所定の値よりも低くなったときに、前記重ね合せ時間階調方式から前記２進法デジタル時間階調方式に変更することを特徴とする表示装置。
【請求項２】
請求項１において、
前記平均階調レベルが所定の値よりも高くなったときに、前記発光素子の一対の電極間にかかる電圧を低めることを特徴とする表示装置。
【請求項３】
請求項１又は請求項２において、
前記平均階調レベルが所定の値よりも低くなったときに、前記発光素子の一対の電極間にかかる電圧を高めることを特徴とする表示装置。
【請求項４】
請求項１乃至請求項３のいずれか一に記載の表示装置と、操作キーとを備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＬ（エレクトロルミネッセンス）素子や有機ＥＬ素子その他の自発光タイプの表示素子を搭載した表示装置に関する。また、その駆動方法に関する。また、その表示装置を表示部に備えた電子機器に関する。
【背景技術】
【０００２】
近年、画素を発光ダイオード（ＬＥＤ）などの発光素子で形成した、いわゆる自発光型の表示装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子としては、有機発光ダイオード（ＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、有機ＥＬ素子、エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子などとも言う）が注目を集めており、ＥＬディスプレイなどに用いられるようになってきている。ＯＬＥＤなどの発光素子は自発光型であるため、液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要で応答速度が速い等の利点がある。
【０００３】
自発光型の表示装置は、画素部と、画素部に信号を入力する周辺駆動回路を有している。画素部は発光素子を画素毎に配置し、それらの発光素子の発光を制御することによって、画像の表示を行う。
【０００４】
画素部の各画素には、薄膜トランジスタ（以下、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）と表記する）が配置されている。ここでは、画素毎に２つのＴＦＴを配置し、各画素の発光素子の発光を制御する画素構成について説明する（特許文献１参照）。
【０００５】
図３９に、画素部の画素構成を示す。画素部１０には、データ線（ソース信号線ともいう）Ｓ１〜Ｓｘ、走査線（ゲート信号線ともいう）Ｇ１〜Ｇｙ、電源線（給電線ともいう）Ｖ１〜Ｖｘが配置され、ｘ（ｘは自然数）列ｙ（ｙは自然数）行の画素が配置されている。各画素は、スイッチング用ＴＦＴ（選択トランジスタ、スイッチトランジスタ、ＳＷＴＦＴ、スイッチング用薄膜トランジスタともいう）１１と、駆動用ＴＦＴ（駆動トランジスタ、駆動用薄膜トランジスタともいう）１２と、容量素子１３と、発光素子１４をそれぞれ有している。
【０００６】
画素部１０の駆動方法について簡単に述べる。アドレス期間において、走査線が選択されるとスイッチング用ＴＦＴ１１がオンし、その時のデータ線の電位がスイッチング用ＴＦＴ１１を介して駆動用ＴＦＴ１２のゲート電極（ゲート端子ともいう）に書き込まれる。選択期間が終了してから次の選択期間までは、容量素子１３により、駆動用ＴＦＴ１２のゲート電極の電位が保持される。
【０００７】
ここで、図３９の構成において、駆動用ＴＦＴのゲート・ソース間の電圧の絶対値（｜ＶＧＳ｜）と駆動用ＴＦＴ１２のしきい値電圧の絶対値（｜Ｖｔｈ｜）の関係が、｜ＶＧＳ｜＞｜Ｖｔｈ｜であると駆動用ＴＦＴ１２がオンし、電源線と発光素子１４の対向電極との間の電圧によって電流が流れ、発光素子１４が発光状態となる。また、｜ＶＧＳ｜＜｜Ｖｔｈ｜であると駆動用ＴＦＴ１２がオフし、発光素子１４の両端に電圧が印加されない状態となり、発光素子１４が非発光状態（消灯状態）となる。
【０００８】
図３９の構成の画素において、階調を表現するには、大きくわけて、アナログ階調方式とデジタル階調方式とがある。
【０００９】
アナログ階調方式には、さらに表示素子の発光強度をアナログ制御する方式と表示素子の発光時間をアナログ制御する方式がある。アナログ階調方式では、表示素子の発光強度をアナログ制御する方式がよく用いられている。一方、デジタル階調方式は、画素に入力される信号によるスイッチング素子のオン、オフのみの制御で発光素子の発光、非発光を制御し、階調を表現している。
【００１０】
アナログ階調方式と比べて、デジタル階調方式は、ＴＦＴのばらつきに強く、階調表現をより正確にし易いなどの利点がある。但し、デジタル階調では、発光と非発光の２つの状態しかないため、別の手法と組み合わせて多階調化を図る必要がある。
【００１１】
デジタル階調方式の多階調化の表現方法として、時間階調方式や面積階調方式などがある。面積階調方式は、各画素の発光面積を制御することによって、階調表示を行う方式である。一方、時間階調方式は、表示装置の各画素が発光する期間を制御することによって、階調を表現する方式である。デジタル階調方式の場合、高精細化に適している時間階調方式が用いられることが多い。また、特許文献１で開示されているように、デジタル時間階調方式で各画素に、駆動用ＴＦＴ、スイッチング用ＴＦＴの他に消去トランジスタ（消去ＴＦＴともいう）を用いることでさらに高精度の多階調表示を実現することが出来る。
【特許文献１】特開２００１−３４３９３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、このようなデジタル時間階調方式では、画面全体の平均輝度によって、ある階調の輝度や、最大輝度が変わることはなかった。そのため、コントラストの高いメリハリのある表示をすることができなかった。
【００１３】
上記課題に鑑み、本発明はＥＬ発光装置において、コントラストの高いメリハリのある表示を行うことが可能となる表示装置の提供を課題とする。さらに本発明は、該表示装置を表示部に備えた電子機器に関する。
【課題を解決するための手段】
【００１４】
本発明は、画面全体の平均輝度によって、デューティー比を変える。そのために、発光素子の駆動を制御するＴＦＴのゲートに入力する信号を消去するＴＦＴ（以下、消去用ＴＦＴと呼ぶ。）を設け、消去用ＴＦＴの消去動作のタイミングを制御する。又は、画面全体の平均輝度によって、カソード電圧又はアノード電圧を変える。又は、１フレーム期間を複数に分割したサブフレームの数を変える。又は、時間階調方式を変える。なお、消去用ＴＦＴに関しては、実施の形態２で詳しく説明する。本明細書において、デューティー比とは、階調を表示するために用いられる期間が１フレーム期間に占める割合を意味する。また、サブフレームとは、１フレーム期間を複数の期間に分割したそれぞれの期間のことを意味し、サブフレーム数とは、１フレームを複数の期間に分割したその個数をさす。
【００１５】
本発明の表示装置の構成の一は、アナログビデオ信号をデジタルビデオ信号に変換するアナログデジタル変換回路と、前記アナログデジタル変換回路に接続され、１フレームの平均階調レベルを計算する１フレーム平均階調計算回路と、前記１フレーム平均階調計算回路に接続され、前記平均階調レベルによって、サブフレーム数を増減させるサブフレーム数制御回路と、前記平均階調レベルによって、発光素子の一対の電極間にかかる電圧を変える電位制御回路とを有することを特徴とする。
【００１６】
本発明の表示装置の構成の一は、発光素子と、当該発光素子への電流の供給を制御する駆動用ＴＦＴと、スイッチング用ＴＦＴを有する複数の画素が配置された表示部と、画素にビデオ信号を出力する信号線駆動回路と、前記ビデオ信号を書き込む画素を選択する走査線駆動回路と、前記発光素子に電圧あるいは電流を供給する電源線と、１フレームの平均階調レベルを計算する１フレーム平均階調計算回路と、前記平均階調レベルに応じて、１フレーム期間におけるサブフレーム数を増減させるサブフレーム数制御回路と、前記平均階調レベルに応じて、前記発光素子の一対の電極間にかかる電圧を変える電位制御回路とを有することを特徴とする。
【００１７】
本発明の表示装置の構成の一は、アナログビデオ信号をデジタルビデオ信号に変換するアナログデジタル変換回路と、前記アナログデジタル変換回路に接続され、１フレームの平均階調レベルを計算する１フレーム平均階調計算回路と、前記１フレーム平均階調計算回路に接続され、前記平均階調レベルによって、階調方式を変える重ね合せ時間階調方式／２進法デジタル時間階調方式変換回路と、前記平均階調レベルによって、発光素子の一対の電極間にかかる電圧を変える電位制御回路とを有することを特徴とする。
【００１８】
本発明の表示装置の構成の一は、発光素子と、当該発光素子への電流の供給を制御する駆動用ＴＦＴと、スイッチング用ＴＦＴを有する複数の画素が配置された表示部と、画素にビデオ信号を出力する信号線駆動回路と、前記ビデオ信号を書き込む画素を選択する走査線駆動回路と、前記発光素子に電圧あるいは電流を供給する電源線と、１フレームの平均階調レベルを計算する１フレーム平均階調計算回路と、前記平均階調レベルに応じて、重ね合せ時間階調方式又は２進法デジタル時間階調方式に階調方式を変える重ね合せ時間階調方式／２進法デジタル時間階調方式変換回路と、前記平均階調レベルに応じて、前記発光素子の一対の電極間にかかる電圧を変える電位制御回路とを有することを特徴とする。
【００１９】
本発明の表示装置の構成の一は、平均階調レベルが所定の値よりも低くなったときに、サブフレーム数を減少させることを特徴とする。
【００２０】
本発明の表示装置の構成の一は、平均階調レベルが所定の値よりも低くなったときに、階調方式を重ね合せ時間階調方式から２進法デジタル時間階調方式に変更することを特徴とする。
【００２１】
本発明の表示装置の構成の一は、電位制御回路は、平均階調レベルが所定の値よりも高くなったときに、発光素子の一対の電極間にかかる電圧を低めることを特徴とする。
【００２２】
本発明の表示装置の構成の一は、電位制御回路は、平均階調レベルが所定の値よりも低くなったときに、発光素子の一対の電極間にかかる電圧を高めることを特徴とする。
【００２３】
本発明の表示装置の駆動方法の一は、表示装置に入力されたアナログビデオ信号をデジタルビデオ信号に変換し、１フレームの平均階調レベルを計算し、前記平均階調レベルによって、サブフレーム数を増減させ、前記平均階調レベルによって、発光素子の一対の電極間にかかる電圧やデューティー比を変えることを特徴とする。
【００２４】
本発明の表示装置の駆動方法の一は、表示装置に入力されたアナログビデオ信号をデジタルビデオ信号に変換し、１フレームの平均階調レベルを計算し、前記平均階調レベルによって、重ね合せ時間階調方式又は２進法デジタル時間階調方式に階調方式を変換し、前記平均階調レベルによって、発光素子の一対の電極間にかかる電圧やデューティー比を変えることを特徴とする。
【００２５】
なお、本発明において、接続されているとは、電気的に接続されている場合と機能的に接続されている場合と直接接続されている場合とを含むものとする。したがって、本発明が開示する構成において、所定の接続関係以外のものも含むものとする。例えば、ある部分とある部分との間に、電気的な接続を可能とする素子（例えば、スイッチやトランジスタや容量素子やインダクタや抵抗素子やダイオードなど）が１個以上配置されていてもよい。また、機能的な接続を可能とする回路（例えば、論理回路（インバータやＮＡＮＤ回路やＮＯＲ回路など）や信号変換回路（ＤＡ変換回路やＡＤ変換回路やガンマ補正回路など）や電位レベル変換回路（昇圧回路や降圧回路などの電源回路やＨ信号やＬ信号の電位レベルを変えるレベルシフタ回路など）や電圧源や電流源や切り替え回路や増幅回路（オペアンプや差動増幅回路やソースフォロワ回路やバッファ回路など、信号振幅や電流量などを大きく出来る回路など）や信号生成回路や記憶回路や制御回路など）が間に１個以上配置されていてもよい。あるいは、間に他の素子や他の回路を挟まずに、直接接続されて、配置されていてもよい。
なお、素子や回路を間に介さずに接続されている場合のみを含む場合は、直接接続されている、と記載するものとする。また、電気的に接続されている、と記載する場合は、電気的に接続されている場合（つまり、間に別の素子を挟んで接続されている場合）と機能的に接続されている場合（つまり、間に別の回路を挟んで接続されている場合）と直接接続されている場合（つまり、間に別の素子や別の回路を挟まずに接続されている場合）とを含むものとする。
【００２６】
なお、本発明に示すスイッチは、様々な形態のものを用いることができ、一例として、電気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく、特定のものに限定されず、様々なものを用いることができる。例えば、トランジスタでもよいし、ダイオード（ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ダイオード接続のトランジスタなど）でもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲートソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいからである。なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。ＣＭＯＳ型のスイッチにすると、スイッチを介して出力する電圧（つまりスイッチへの入力電圧）が、スイッチの制御信号の電圧に対して、高かったり、低かったりして、状況が変化する場合においても、適切に動作させることが出来る。
【００２７】
なお、本発明において、トランジスタは、様々な形態のトランジスタを適用させることが出来る。よって、適用可能なトランジスタの種類に限定はない。したがって、例えば、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を有する薄膜トランジスタ（ＴＦＴ）などを適用することが出来る。これらにより、製造温度が高くなくても製造できたり、低コストで製造できたり、大型基板上に製造できたり、透明基板上に製造できたり、トランジスタで光を透過させたりすることが出来る。また、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどを適用することが出来る。これらにより、バラツキの少ないトランジスタを製造できたり、電流供給能力の高いトランジスタを製造できたり、サイズの小さいトランジスタを製造できたり、消費電力の少ない回路を構成したりすることが出来る。また、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓなどの化合物半導体を有するトランジスタや、さらに、それらを薄膜化した薄膜トランジスタなどを適用することが出来る。これらにより、製造温度が高くなくても製造できたり、室温で製造できたり、耐熱性の低い基板、例えばプラスチック基板やフィルム基板に直接トランジスタを形成したりすることが出来る。また、インクジェットや印刷法を用いて作成したトランジスタなどを適用することが出来る。これらにより、室温で製造したり、真空度の低い状態で製造したり、大型基板で製造したりすることができる。また、マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することが出来る。また、有機半導体やカーボンナノチューブを有するトランジスタ、その他のトランジスタを適用することができる。これらにより、曲げることが可能な基板上にトランジスタを形成することが出来る。なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。また、トランジスタが配置されている基板の種類は、様々なものを用いることができ、特定のものに限定されることはない。従って例えば、単結晶基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板などに配置することが出来る。また、ある基板でトランジスタを形成し、その後、別の基板にトランジスタを移動させて、別の基板上に配置するようにしてもよい。これらの基板を用いることにより、特性のよいトランジスタを形成したり、消費電力の小さいトランジスタを形成したり、壊れにくい装置にしたり、耐熱性を持たせたりすることが出来る。
なお、トランジスタとは、それぞれ、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有する。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本発明においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。
【００２８】
なお、ゲートとは、ゲート電極とゲート配線（ゲート線またはゲート信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ゲート電極とは、チャネル領域やＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域などを形成する半導体と、ゲート絶縁膜を介してオーバーラップしている部分の導電膜のことを言う。ゲート配線とは、各画素のゲート電極の間を接続したり、ゲート電極と別の配線とを接続したりするための配線のことを言う。
【００２９】
ただし、ゲート電極としても機能し、ゲート配線としても機能するような部分も存在する。そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。つまり、ゲート電極とゲート配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているゲート配線とオーバーラップしてチャネル領域がある場合、その領域はゲート配線として機能しているが、ゲート電極としても機能していることになる。よって、そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
【００３０】
また、ゲート電極と同じ材料で形成され、ゲート電極とつながっている領域も、ゲート電極と呼んでも良い。同様に、ゲート配線と同じ材料で形成され、ゲート配線とつながっている領域も、ゲート配線と呼んでも良い。このような領域は、厳密な意味では、チャネル領域とオーバーラップしていなかったり、別のゲート電極と接続させる機能を有してなかったりする場合がある。しかし、製造マージンなどの関係で、ゲート電極やゲート配線と同じ材料で形成され、ゲート電極やゲート配線とつながっている領域がある。よって、そのような領域もゲート電極やゲート配線と呼んでも良い。
【００３１】
また、例えば、マルチゲートのトランジスタにおいて、１つのトランジスタのゲート電極と、別のトランジスタのゲート電極とは、ゲート電極と同じ材料で形成された導電膜で接続される場合が多い。そのような領域は、ゲート電極とゲート電極とを接続させるための領域であるため、ゲート配線と呼んでも良いが、マルチゲートのトランジスタを１つのトランジスタであると見なすことも出来るため、ゲート電極と呼んでも良い。つまり、ゲート電極やゲート配線と同じ材料で形成され、それらとつながって配置されているものは、ゲート電極やゲート配線と呼んでも良い。
また、例えば、ゲート電極とゲート配線とを接続してさせている部分の導電膜も、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
【００３２】
なお、ゲート端子とは、ゲート電極の領域や、ゲート電極と電気的に接続されている領域について、その一部分のことを言う。
【００３３】
なお、ソースとは、ソース領域とソース電極とソース配線（ソース線またはソース信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ソース領域とは、Ｐ型不純物（ボロンやガリウムなど）やＮ型不純物（リンやヒ素など）が多く含まれる半導体領域のことを言う。従って、少しだけＰ型不純物やＮ型不純物が含まれる領域、いわゆる、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域は、ソース領域には含まれない。ソース電極とは、ソース領域とは別の材料で形成され、ソース領域と電気的に接続されて配置されている部分の導電層のことを言う。ただし、ソース電極は、ソース領域も含んでソース電極と呼ぶこともある。ソース配線とは、各画素のソース電極の間を接続したり、ソース電極と別の配線とを接続したりするための配線のことを言う。
【００３４】
しかしながら、ソース電極としても機能し、ソース配線としても機能するような部分も存在する。そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。つまり、ソース電極とソース配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているソース配線とオーバーラップしてソース領域がある場合、その領域はソース配線として機能しているが、ソース電極としても機能していることになる。よって、そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。
【００３５】
また、ソース電極と同じ材料で形成され、ソース電極とつながっている領域や、ソース電極とソース電極とを接続する部分も、ソース電極と呼んでも良い。また、ソース領域とオーバーラップしている部分も、ソース電極と呼んでも良い。同様に、ソース配線と同じ材料で形成され、ソース配線とつながっている領域も、ソース配線と呼んでも良い。このような領域は、厳密な意味では、別のソース電極と接続させる機能を有していたりすることがない場合がある。しかし、製造マージンなどの関係で、ソース電極やソース配線と同じ材料で形成され、ソース電極やソース配線とつながっている領域がある。よって、そのような領域もソース電極やソース配線と呼んでも良い。
【００３６】
また、例えば、ソース電極とソース配線とを接続してさせている部分の導電膜も、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。
【００３７】
なお、ソース端子とは、ソース領域の領域や、ソース電極や、ソース電極と電気的に接続されている領域について、その一部分のことを言う。なお、ドレインについては、ソースと同様である。
【００３８】
なお、本明細書において表示素子や表示装置や発光装置は、様々な形態を用いたり、様々な素子を有したりすることが出来る。例えば、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電子インク、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用によりコントラストが変化する表示媒体を適用することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌｙ）など、液晶素子を用いた表示装置としては液晶ディスプレイ、透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、電子インクを用いた表示装置としては電子ペーパーがある。なお、表示素子は、単色発光のものでもよいし、赤（Ｒ）、緑（Ｇ）、青（Ｂ）等複数色の発光が可能なものであってもよい。また、発光を取り出すために少なくともどちらか一方の電極が透明であれば良い。
【００３９】
本発明において、適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。
【００４０】
なお、本発明におけるトランジスタの構成は、様々な形態をとることができる。特定の構成に限定されない。例えば、ゲート電極が２個以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすると、チャネル領域が直列に接続されるような構成となるため、複数のトランジスタが直列に接続されたような構成となる。マルチゲート構造にすることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることなどができる。また、チャネルの上下にゲート電極が配置されている構造でもよい。チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値を大きくしたり、空乏層ができやすくなってＳ値をよくしたりすることができる。チャネルの上下にゲート電極が配置されると、複数のトランジスタが並列に接続されたような構成となる。
また、チャネルの上にゲート電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置されている構造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよいし、チャネル領域が複数の領域に分かれていてもよいし、並列に接続されていてもよいし、直列に接続されていてもよい。また、チャネル（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい。チャネル（もしくはその一部）にソース電極やドレイン電極が重なっている構造にすることにより、チャネルの一部に電荷がたまって、動作が不安定になることを防ぐことができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設けることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。
【００４１】
なお、本発明におけるトランジスタは、どのような基板上に形成されていてもよい。したがって、回路の全てがガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成されていてもよい。あるいは、回路の一部が、ある基板に形成されており、回路の別の一部が、別の基板に形成されていてもよい。つまり、回路の全てが同じ基板上に形成されていなくてもよい。例えば、回路の一部は、ガラス基板上にＴＦＴを用いて形成し、回路の別の一部は、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）で接続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。このように、回路の一部が同じ基板に形成されていることにより、部品点数を減らしてコストを低減したり、回路部品との接続点数を減らして信頼性を向上させたりすることができる。また、駆動電圧が高い部分や駆動周波数が高い部分は、消費電力が大きくなってしまうので、そのような部分は同じ基板に形成しないようにすれば、消費電力の向上を防ぐことができる。
【００４２】
なお、本発明においては、一画素とは、明るさを制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。なお、色要素は、三色に限定されず、それ以上の数を用いても良いし、ＲＧＢ以外の色を用いても良い。例えば、白色を加えて、ＲＧＢＷ（Ｗは白）としてもよい。また、ＲＧＢに、例えば、イエロー、シアン、マゼンタなどを一色以上追加したものでもよい。また、例えばＲＧＢの中の少なくとも一色について、類似した色を追加してもよい。例えば、Ｒ、Ｇ、Ｂ１、Ｂ２としてもよい。Ｂ１とＢ２とは、どちらも青色であるが、少し周波数が異なっている。このような色要素を用いることにより、より実物に近い表示を行うことができたり、消費電力を低減したりすることが出来る。また、別の例としては、１つの色要素について、複数の領域を用いて明るさを制御する場合は、その領域一つ分を一画素とする。よって、一例としては、面積階調を行う場合、一つの色要素につき、明るさを制御する領域が複数あり、その全体で階調を表現するわけであるが、明るさを制御する領域の一つ分を一画素とする。よって、その場合は、一つの色要素は、複数の画素で構成されることとなる。また、その場合、画素によって、表示に寄与する領域の大きさが異なっている場合がある。また、一つの色要素につき複数ある、明るさを制御する領域において、つまり、一つの色要素を構成する複数の画素において、各々に供給する信号を僅かに異ならせるようにして、視野角を広げるようにしてもよい。
なお、一画素（三色分）と記載する場合は、ＲとＧとＢの三画素分を一画素と考える場合であるとする。一画素（一色分）と記載する場合は、一つの色要素につき、複数の画素がある場合、それらをまとめて一画素と考える場合であるとする。
【００４３】
なお、本明細書において、画素は、マトリクス状に配置（配列）されている場合を含んでいる。ここで、画素がマトリクスに配置（配列）されているとは、縦方向もしくは横方向において、直線上に並んで配置されている場合や、ギザギザな線上に並んでいる場合を含んでいる。よって、例えば三色の色要素（例えばＲＧＢ）でフルカラー表示を行う場合に、ストライプ配置されている場合や、三つの色要素のドットがいわゆるデルタ配置されている場合も含むものとする。さらに、ベイヤー配置されている場合も含んでいる。なお、色要素は、三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）や、ＲＧＢに、イエロー、シアン、マゼンタ、エメラルドグリーン、朱色などを一色以上追加したものなどがある。また、色要素のドット毎にその表示領域の大きさが異なっていてもよい。これにより、消費電力を低下させたり、表示素子の寿命を延ばしたりすることが出来る。
【００４４】
なお、本明細書において、半導体装置とは半導体素子（トランジスタやダイオードなど）を含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般でもよい。また、表示装置とは、表示素子（液晶素子や発光素子など）を有する装置のことを言う。なお、基板上に液晶素子やＥＬ素子などの表示素子を含む複数の画素やそれらの画素を駆動させる周辺駆動回路が形成された表示パネル本体のことでもよい。さらに、フレキシブルプリントサーキット（ＦＰＣ）やプリント配線基盤（ＰＷＢ）が取り付けられたもの（ＩＣや抵抗素子や容量素子やインダクタやトランジスタなど）も含んでもよい。さらに、偏光板や位相差板などの光学シートを含んでいても良い。さらに、バックライト（導光板やプリズムシートや拡散シートや反射シートや光源（ＬＥＤや冷陰極管など）を含んでいても良い）を含んでいても良い。また、発光装置とは、特にＥＬ素子やＦＥＤで用いる素子などの自発光型の表示素子を有している表示装置をいう。液晶表示装置とは、液晶素子を有している表示装置をいう。
【００４５】
なお、本明細書において、配線や電極は、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジウム（Ｎｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、マグネシウム  （Ｍｇ）  、スカンジウム  （Ｓｃ）、  コバルト（  Ｃｏ）  、ニッケル  （Ｎｉ）  、亜鉛（  Ｚｎ）  、ニオブ（  Ｎｂ）    、シリコン（Ｓｉ）、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）、ガリウム（Ｇａ）、インジウム  （Ｉｎ  ）、錫  （Ｓｎ  ）、酸素（Ｏ）で構成された群から選ばれた一つ又は複数の元素、もしくは、前記群から選ばれた一つ又は複数の元素を成分とする化合物や合金材料（例えば、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を添加したインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、アルミネオジウム（Ａｌ−Ｎｄ）、マグネシウム銀（Ｍｇ−Ａｇ）など）、もしくは、これらの化合物を組み合わせた物質などを有して形成される。もしくは、それらとシリコンの化合物（シリサイド）（例えば、アルミシリコン、モリブデンシリコン、ニッケルシリサイドなど）や、それらと窒素の化合物（例えば、窒化チタン、窒化タンタル、窒化モリブデン等）を有して形成される。
【００４６】
なお、シリコン（Ｓｉ）には、ｎ型不純物（リンなど）やｐ型不純物（ボロンなど）を多く含んでいてもよい。これらの不純物を含むことにより、導電率が向上したり、通常の導体と同様な振る舞いをするので、配線や電極として利用しやすくなったりする。なお、シリコンは、単結晶でもよいし、多結晶（ポリシリコン）でもよいし、非晶質（アモルファスシリコン）でもよい。単結晶シリコンや多結晶シリコンを用いることにより、抵抗を小さくすることが出来る。非晶質シリコンを用いることにより、簡単な製造工程で配線又は電極を形成できる。
【００４７】
なお、アルミニウムや銀は、導電率が高いため、信号遅延を低減することができ、エッチングしやすいので、所望の形状に加工（パターニング）しやすく、微細加工を行うことが出来る。なお、銅は、導電率が高いため、信号遅延を低減することが出来る。なお、モリブデンは、ＩＴＯやＩＺＯなどの酸化物半導体や、シリコンと接触しても、材料が不良を起こすなどの問題が生じることなく製造できたり、パターニングやエッチングがしやすかったり、耐熱性が高いため、望ましい。なお、チタンは、ＩＴＯやＩＺＯなどの酸化物半導体や、シリコンと接触しても、材料が不良を起こすなどの問題が生じることなく製造できたり、耐熱性が高いため、望ましい。なお、タングステンは、耐熱性が高いため、望ましい。なお、ネオジウムは、耐熱性が高いため、望ましい。特に、ネオジウムとアルミニウムとの合金にすると、耐熱性が向上し、アルミニウムがヒロックをおこしにくくなるため、望ましい。なお、シリコンは、トランジスタが有する半導体層と同時に形成できたり、耐熱性が高いため、望ましい。なお、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を添加したインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、シリコン（Ｓｉ）は、透光性を有しているため、光を透過させるような部分に用いることができるため、望ましい。たとえば、画素電極や共通電極として用いることができる。
【００４８】
なお、これらが単層で配線や電極を形成していてもよいし、多層構造になっていてもよい。単層構造で形成することにより、製造工程を簡略化することができ、工程日数を少なくでき、コストを低減することが出来る。また、多層構造にすることにより、それぞれの材料のメリットを生かし、デメリットを低減させ、性能の良い配線や電極を形成することが出来る。たとえば、抵抗の低い材料（アルミニウムなど）を多層構造の中に含むようにすることにより、配線の低抵抗化を図ることができる。また、耐熱性が高い材料を含むようにすれば、例えば、耐熱性が弱いが、別のメリットを有する材料を、耐熱性が高い材料で挟むような積層構造にすることにより、配線や電極全体として、耐熱性を高くすることが出来る。例えば、アルミニウムを含む層を、モリブデンやチタンを含む層で挟んだような形にした積層構造にすると望ましい。また、別の材料の配線や電極などと直接接するような部分がある場合、お互いに悪影響を及ぼすことがある。例えば、一方の材料が他方の材料の中に入っていって、性質を変えてしまい、本来の目的を果たせなくなったり、製造するときに、問題が生じて、正常に製造できなくなったりすることがある。そのような場合、ある層を別の層で挟んだり、覆ったりすることにより、問題を解決することが出来る。例えば、インジウム錫酸化物（ＩＴＯ）と、アルミニウムを接触させたい場合は、間に、チタンやモリブデンを挟むことが望ましい。また、シリコンとアルミニウムを接触させたい場合は、間に、チタンやモリブデンを挟むことが望ましい。
【００４９】
なお、本発明において、ある物の上に形成されている、あるいは、〜上に形成されている、というように、〜の上に、あるいは、〜上に、という記載については、ある物の上に直接接していることに限定されない。直接接してはいない場合、つまり、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。また、〜の上方に、という記載についても同様であり、ある物の上に直接接していることに限定されず、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。なお、〜の下に、あるいは、〜の下方に、の場合についても、同様であり、直接接している場合と、接していない場合とを含むこととする。
【発明の効果】
【００５０】
画面全体の平均輝度が低いときに、一部で高階調が表示されている場合のピーク輝度を高め、コントラストの高いメリハリのついた画像表示が可能な表示装置を提供することができる。
【発明を実施するための最良の形態】
【００５１】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００５２】
（実施の形態１）
図１に、本発明の表示装置の基本的な画素マトリクス回路を示す。この画素マトリクス回路は、信号線駆動回路１０１、走査線駆動回路１０２、画素部１０３を有し、画素部１０３には、複数の画素１０４を備えている。また、行方向に配置された走査線（Ｇ１〜Ｇｍ）と列方向に配置された信号線（Ｓ１〜Ｓｎ）及び電源線１０７に対応して画素１０４がマトリクス状に配置されている。
【００５３】
信号線駆動回路１０１は、ビデオ信号を信号線Ｓ１〜Ｓｎに出力する。走査線駆動回路１０２は、行方向に配置された画素１０４を選択するための信号を走査線Ｇ１〜Ｇｍに出力する。そして、走査線駆動回路１０２から出力された信号により選択された画素行のそれぞれの画素１０４には、信号線駆動回路１０１からのビデオ信号がそれぞれ書き込まれる。なお、信号線駆動回路１０１から信号線Ｓ１〜Ｓｎに入力される信号はビデオ信号に限られない。例えば、全ての列の画素に、画素を強制的に非点灯とする信号（消去信号）を入力しても構わない。
【００５４】
次いで、表示装置の動作について説明する。
【００５５】
各画素１０４への信号書き込み動作時には、走査線駆動回路１０２により、信号を書き込む画素行を選択する。そして、信号線駆動回路１０１から信号線Ｓ１〜Ｓｎを介して、この選択された画素行のそれぞれの列の画素１０４へ信号が書き込まれる。なお、画素１０４へ信号が書き込まれると、各画素は書き込まれた信号を保存する。
【００５６】
同様に、次々と画素１０４を選択し、それらの画素１０４に信号を書き込む。そして、画素部１０３の全ての画素１０４に信号の書き込みが行われると画素１０４への書き込み期間が終了する。
【００５７】
そして、画素１０４は書き込まれた信号を一定期間保存しているため、画素の発光動作時には、画素へ書き込まれた信号に応じた各画素の状態（点灯又は非点灯）を維持することができる。
【００５８】
そして、書き込み動作と発光動作をくり返し行うことにより、動画を表示することができる。
【００５９】
次に、図１に示す画素マトリクス回路の１画素の回路構成について図４を用いて説明する。１画素は、駆動用ＴＦＴ４０１、スイッチング用ＴＦＴ（ＳＷ用ＴＦＴ、ＳＷＴＦＴなどともいう）４０２、容量素子４０３、発光素子４０４、走査線４０５、信号線４０６、電源線４０７、対向電極４０８とを有している。
【００６０】
スイッチング用ＴＦＴ４０２のゲート電極は、走査線４０５に接続されている。スイッチング用ＴＦＴ４０２のソース領域とドレイン領域は、一方が信号線４０６に接続され、もう一方は駆動用ＴＦＴ４０１のゲート電極及び容量素子４０３に接続されている。
【００６１】
容量素子４０３は、対向して設けられた一方の電極が電源線４０７に、もう一方の電極がスイッチング用ＴＦＴ４０２のソース領域又はドレイン領域、及び駆動用ＴＦＴ４０１のゲート電極に接続されている。容量素子４０３は、スイッチング用ＴＦＴ４０２が非選択状態（オフ状態）にある時に、駆動用ＴＦＴ４０１のゲート電位を保持するために設けられている。したがって、容量素子４０３は、駆動用ＴＦＴ４０１のゲート電位を保持できるように配置されていればよいので、図４の配置に限定されない。なお、駆動用ＴＦＴ４０１のゲート容量などを用いて、駆動用ＴＦＴ４０１のゲート電位を保持できる場合は、容量素子４０３を省いても良い。
【００６２】
駆動用ＴＦＴ４０１のソース領域又はドレイン領域に接続された電極のうち、一方の電極が電源線４０７に、もう一方の電極が発光素子４０４に接続されている。
【００６３】
発光素子４０４は、陽極と、陰極と、陽極と陰極との間に設けられた有機化合物層とからなる。発光素子４０４において、駆動用ＴＦＴ４０１のソース領域またはドレイン領域に接続している電極を画素電極といい、発光素子４０４のもう一方の電極を対向電極という。発光素子４０４の陽極と陰極は、対向電極と、電源線４０７とに入力する電位によって決定され、電位が高い方の電極が陽極となり、電位が低いほうの電極が陰極となる。なお、ここでは発光素子４０４の対向電極には低電源電位を設定している。低電源電位とは、電源線４０７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。
【００６４】
次に、図４を用いて画素の動作方法について説明する。走査線４０５を選択して、スイッチング用ＴＦＴ４０２をオン状態にして、信号線４０６からの信号を駆動用ＴＦＴ４０１のゲートに入力する。その入力信号に応じて、駆動用ＴＦＴ４０１のオン又はオフが制御され、駆動用ＴＦＴ４０１がオンのときに電源線４０７から発光素子４０４に電流が流れる。なお、このとき、信号線４０６から入力される信号に相当する電位は容量素子４０３で保持される。
【００６５】
発光素子４０４を発光させるには、電源線４０７に設定される高電源電位と発光素子４０４の対向電極に設定される低電源電位との電位差を発光素子４０４に印加して発光素子４０４に電流を流す。このとき、高電源電位と低電源電位との電位差が発光素子４０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
【００６６】
本発明において、画面全体の平均輝度が低く、一部の画素において高階調が表示されているときには、電源線４０７に設定される高電源電位をさらに高く設定する。その結果、発光素子４０４に印加する電位差がさらに大きくなり、発光素子４０４に流れる電流量が増え、高階調を表示している画素のピーク輝度を高めることができる。または、電源線４０７に設定される高電源電位を変えずに、発光素子４０４の対向電極に設定される低電源電位をさらに低く設定することにより、発光素子４０４に印加する電位差を大きくしてもよい。また、電源線４０７に設定される電位を高くすると同時に発光素子４０４の対向電極に設定される電位を低くして、発光素子４０４に印加する電位差を大きくしてもよい。
【００６７】
次いで、信号線４０６に入力される信号と電源線４０７の電位との関係について説明する。信号線４０６に、Ｈレベルの信号が入力された場合、このＨレベルの電位は、電源線４０７に入力される電位から駆動用ＴＦＴ４０１のしきい値の絶対値分の電位を引いた電位よりも高くなるように設定する。すると、駆動用ＴＦＴ４０１は、オフ状態となり、発光素子４０４に電流は流れない。これを式を用いて表すと、駆動用ＴＦＴ４０１のしきい値電圧をＶｔｈ、電源線４０７の電位をＶｄｄ、駆動用ＴＦＴ４０１をオフとする（発光素子を非発光とする）信号をＶｈｄとすると、Ｖｈｄは、Ｖｈｄ＞Ｖｄｄ−｜Ｖｔｈ｜を満たす電位となる。なお、Ｖｈｄは、高くしすぎると、消費電力が大きくなってしまうため、例えば、Ｖｄｄよりも１〜３Ｖ程高い電位とすることが好ましい。
【００６８】
また、信号線４０６に、Ｌレベル（Ｌｏｗ  Ｌｅｖｅｌ）の信号が入力された場合、このＬレベルの電位は、電源線４０７に入力される電位から駆動用ＴＦＴ４０１のしきい値の絶対値分の電位を引いた電位より低くなるように設定する。すると、駆動用ＴＦＴ４０１は、オン状態となり、発光素子４０４に電流が流れる。駆動用ＴＦＴ４０１のゲートには、駆動用ＴＦＴ４０１が十分にオンするかオフするかの２つの状態となるような信号を入力することが好ましい。従って、駆動用ＴＦＴ４０１のゲートに入力されるＬレベルの信号の電位は、駆動用ＴＦＴ４０１を線形領域で動作させる電位とする。よって、電源線４０７に入力される電位は、駆動用ＴＦＴ４０１が線形で動作するため、理想的にはそのまま発光素子４０４の電極に印加されることになる。
【００６９】
ここで、走査線４０５に入力される信号と、信号線４０６に入力される信号との関係について説明する。走査線４０５がオン（選択される）のとき、走査線４０５に入力されるＨレベルの信号（Ｖｈｓｗとする）は、駆動用ＴＦＴ４０１をオフとする信号線４０６に入力されるＨレベルの信号（Ｖｈｄとする）よりも、スイッチング用ＴＦＴ４０２のしきい値電圧（Ｖｔｈとする）以上高い電位とする。もしも、Ｖｈｄ＞Ｖｈｓｗ−Ｖｔｈであれば、駆動用ＴＦＴ４０１のゲートに入力される信号はＶｈｓｗ−Ｖｔｈとなり、駆動用ＴＦＴ４０１を完全にオフとするＨレベルの信号を、駆動用ＴＦＴ４０１のゲートに入力することができなくなる。したがって、完全に駆動用ＴＦＴ４０１をオフすることができなくなり、その結果、発光素子４０４が発光してしまうおそれがある。一方、走査線４０５に入力されるＨレベルの信号の電位が高すぎると、消費電力が大きくなる。従って、走査線４０５に入力されるＨレベルの信号は、信号線４０６に入力されるＨレベルの信号よりも１〜３Ｖほど高く設定することが好ましい。
【００７０】
また、走査線４０５がオフ（選択されない）のとき、走査線４０５に入力されるＬレベルの信号（ＶＬＳＷとする）は、信号線４０６に入力されるＬレベルの信号よりも低い電位とすることが望ましい。その理由について、走査線４０５に入力されるＬレベルの信号と、信号線４０６に入力されるＬレベルの信号の電位が等電位である場合について説明する。例えば、Ｎチャネル型のスイッチング用ＴＦＴ４０２がディプレション型（ノーマリーオン）である場合、スイッチング用ＴＦＴ４０２のしきい値電圧は負の値となる。そのため、走査線４０５に入力されるＬレベルの信号と、信号線４０６に入力されるＬレベルの信号の電位が等電位であれば、スイッチング用ＴＦＴ４０２は、オンしてしまう。その結果、他の行の画素への書き込みのため信号線４０６に入力されたＬレベルの信号が、すでに信号書き込みを完了した画素の駆動用ＴＦＴ４０１のゲートに入力され、駆動用ＴＦＴ４０１が動作してしまう。
【００７１】
図４では、スイッチング用ＴＦＴ４０２、駆動用ＴＦＴ４０１は、シングルゲート構造であるが、この構造に限らず、デュアルゲート構造やトリプル（トライ）ゲート構造などのマルチゲート構造を有していても良い。シングルゲート構造とは、１つのＴＦＴが１つのゲート電極を有する構造である。マルチゲート構造とは、複数のゲートを持つ構造のことであり、２つ以上のＴＦＴが直列に接続され、各ＴＦＴのゲート電極は接続されている構造をいう。マルチゲート構造とすることでシングルゲート構造と比較してオフ電流を低減することができる。
【００７２】
また、スイッチング用ＴＦＴ４０２はＮチャネル型ＴＦＴ、駆動用ＴＦＴ４０１はＰチャネル型ＴＦＴを用いているが、この構成に限られず、Ｎチャネル型、Ｐチャネル型のどちらでも用いることができる。例えば、駆動用ＴＦＴにＮチャネル型を用いた場合、信号線にＨレベルの信号が入力されたときに、駆動用ＴＦＴはオンとなり、信号線にＬレベルの信号が入力されたときに、駆動用ＴＦＴはオフする。
【００７３】
次に、タイミングチャートを用いて１フレーム期間のサブフレームの選択により階調を表すことについて図７を用いて説明する。図７において、横方向は時間経過を表し、縦方向は走査線の走査段数を表している。
【００７４】
本発明の表示装置を用いて画像表示を行うとき、表示期間においては、画面の書き換え（アドレス）動作と表示（サスティン）動作とが繰り返し行われる。この書き換え回数について特に限定はないが、画像を見る人がちらつき（フリッカ）を感じないように少なくとも１秒間に６０回程度とすることが好ましい。ここで、一画面（１フレーム）の書き換え動作と表示動作を行う期間を１フレーム期間という。また、サスティン（点灯）期間とは、アドレス期間において画素に書き込まれた信号に基づいて発光素子が発光する期間である。ｎビット階調を表現する際は、ｎ個のサスティン期間の長さの比は、２０：２１：・・・：２ｎ−２：２ｎ−１としている。そして、どのサスティン期間で発光素子が発光するかによって、１フレーム期間あたりの各画素が発光する時間の長さが決定し、これによって階調表現を行う。
【００７５】
図７に、４ビットの場合のタイミングチャートを示す。１フレームは、アドレス期間７０１ａ、７０２ａ、７０３ａ、７０４ａとサスティン期間７０１ｂ、７０２ｂ、７０３ｂ、７０４ｂとを含む４つのサブフレーム７０１、７０２、７０３、７０４に時分割されている。発光するための信号を与えられた発光素子は、サスティン期間において発光状態となっている。各々のサブフレームにおけるサスティン期間の長さの比は、第１のサブフレーム７０１：第２のサブフレーム７０２：第３のサブフレーム７０３：第４のサブフレーム７０４＝２３：２２：２１：２０  ＝８：４：２：１となっている。これによって４ビット階調を表現することができる。但し、ビット数及び階調数はここに記すものに限定されずにいくつあってもよく、例えば８つのサブフレームを設け８ビット階調を行えるようにしてもよい。
【００７６】
１フレームにおける動作について説明する。まず、サブフレーム７０１において、１行目から最終行まで順に書き込み動作が行われる。従って、行によってアドレス期間の開始時間が異なる。アドレス期間７０１ａが終了した行から順にサスティン期間７０１ｂへと移る。当該サスティン期間において、発光するための信号を与えられている発光素子は発光状態となっている。また、サスティン期間７０１ｂが終了した行から順に次のサブフレーム７０２へ移り、サブフレーム７０１の場合と同様に１行目から最終行まで順に書き込み動作が行われる。サブフレーム７０４のサスティン期間７０４ｂ迄、以上のような動作を繰り返し、サブフレーム７０４における動作を終了する。サブフレーム７０４における動作を終了したら次のフレームへ移る。このように、各サブフレームにおいて発光した時間の積算時間が、１フレームにおける各々の発光素子の発光時間となる。この発光時間を発光素子ごとに変えて一画素内で様々に組み合わせることによって、明度および色度の異なる様々な表示色を形成することができる。
【００７７】
なお、本実施の形態では、サブフレーム７０１乃至７０４はサスティン期間の長いものから順に並んでいるが、必ずしもこのような並びにする必要はなく、例えばサスティン期間の短いものから順に並べられていてもよいし、またはサスティン期間の長いものと短いものとがランダムに並んでいてもよい。また、サブフレームは、さらに複数のサブフレームに分割されていてもよい。
【００７８】
次いで、平均輝度について説明する。平均輝度とは、１フレーム期間における各々の画素の発光時間を全画素分足し合わせ、それを全画素数で割って得られる輝度のことをいう。なお、普通の自然画像を表示したときは、平均輝度は３０％くらいとなる。
【００７９】
本実施の形態において、画面全体の平均輝度が低い場合、具体的には１フレーム期間における全画素の発光時間が最大のときの平均輝度を１００％としたときに平均輝度が０％より大きく、１０％以下（好ましくは５％以下）の場合には、電源線４０７にかかる電位を上げる。または、発光素子４０４の対向電極４０８の電位を下げることにより発光素子４０４の両端にかかる電圧を高める。若しくは、電源線４０７と対向電極４０８の両方の電位を変えてもよい。その結果、画面全体が暗く、一部において明るい画像を表示している時にはコントラストの高いメリハリのついた画像表示が可能となる。なお、平均輝度が低い場合と判断する平均輝度は、これらの値に限定されるものではない。
【００８０】
なお、画面全体の平均輝度が高い場合、具体的には１フレーム期間における全画素の発光時間が最大のときの平均輝度を１００％としたときに平均輝度が９０％以上（好ましくは９５％以上）、１００％以下の場合には、電源線４０７の電位を下げる。または、発光素子４０４の対向電極４０８の電位を上げることにより、発光素子４０４の両端にかかる電圧を低くする。若しくは、電源線４０７と対向電極４０８の両方の電位を変えてもよい。このように、画面全体が明るい画像を表示している時には、平均輝度を多少落としても全体として明るい表示を保つことができるため、消費電力を低減することができる。なお、平均輝度が高い場合と判断する平均輝度は、これらの値に限定されるものではない。
【００８１】
ここで、画素へビデオ信号を書き込む方式について説明する。
【００８２】
画素へのビデオ信号の書き込みには、行方向に選択された画素に一斉に信号を書き込む線順次方式と、選択された画素行の一つずつの画素に書き込む点順次方式とがある。
【００８３】
図２（ａ），（ｂ）を用いて図１の信号線駆動回路１０１についてさらに詳しく説明する。図２（ａ）に示す信号線駆動回路は、パルス出力回路２０１、第１のラッチ回路２０２および第２のラッチ回路２０３を有している。図２（ａ）に示す信号線駆動回路の動作について、図２（ｂ）に示した詳しい構成を用いて説明する。
【００８４】
パルス出力回路２０１はフリップフロップ回路（ＦＦ）２１５等を複数段用いて構成され、クロック信号（Ｓ−ＣＬＫ）、クロック反転信号（Ｓ−ＣＬＫＢ）、スタートパルス信号（Ｓ−ＳＰ）が入力される。そして、これらの信号のタイミングに従って順次サンプリングパルスが出力される。
【００８５】
パルス出力回路２０１から出力されたサンプリングパルスは、第１のラッチ回路２０２に入力される。第１のラッチ回路２０２には、ビデオ信号（ｖｉｄｅｏ  ｄａｔａ）が入力されており、サンプリングパルスが入力されるタイミングに従って、各段にビデオ信号を保持する。サンプリングパルスによって、第１のラッチ回路２０２の各段のラッチ回路が動作する。
【００８６】
第１のラッチ回路２０２において、最終段までデジタルビデオ信号の保持が完了すると、水平帰線期間中に、第２のラッチ回路２０３にラッチパルス（Ｌａｔｃｈ  Ｐｕｌｓｅ）が入力され、第１のラッチ回路２０２に保持されていたデジタルビデオ信号は、一斉に第２のラッチ回路２０３に転送される。その後、第２のラッチ回路２０３に保持されたデジタルビデオ信号は１行分が同時に信号線Ｓ１〜Ｓｎへ出力される。
【００８７】
第２のラッチ回路２０３に保持されたデジタルビデオ信号により画素に書き込みが行われている間、パルス出力回路２０１からは、再度サンプリングパルスが出力される。そして、上述した動作を繰り返し、１フレーム分のビデオ信号の処理を行う。
【００８８】
図３（ａ），（ｂ）を用いて点順次方式の信号線駆動回路について説明する。図３（ａ）に示す信号線駆動回路は、パルス出力回路３０１及びスイッチ群３０２からなる。スイッチ群３０２は複数の段のスイッチを有する。この複数の段のスイッチは、それぞれ信号線に対応している。図３（ａ）に示す信号線駆動回路の動作について、図３（ｂ）に示した詳しい構成を用いて説明する。
【００８９】
スイッチ群３０２のそれぞれの段のスイッチの一方の端子はビデオ信号が入力される配線に接続され、他方の端子はそれぞれ信号線に接続されている。
【００９０】
パルス出力回路３０１はフリップフロップ回路（ＦＦ）３１４等を複数段用いて構成され、クロック信号（Ｓ−ＣＬＫ）、クロック反転信号（Ｓ−ＣＬＫＢ）、スタートパルス信号（Ｓ−ＳＰ）が入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。
【００９１】
パルス出力回路３０１により出力されたサンプリングパルスは、スイッチ群３０２に入力される。スイッチ群３０２には、ビデオ信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各スイッチがオンして、信号線にビデオ信号が入力される。
【００９２】
なお、本実施の形態ではスイッチング用ＴＦＴがＮチャネル型、駆動用ＴＦＴがＰチャネル型の画素回路構成を用いて説明した。
【００９３】
次に、スイッチング用ＴＦＴと駆動用ＴＦＴがともにＰチャネル型である場合について図５を用いて説明する。
【００９４】
図４と同じ構成のものについては同じ符号を付してある。スイッチング用ＴＦＴには、図４に示すＮチャネル型のスイッチング用ＴＦＴ４０２の代わりにＰチャネル型のスイッチング用ＴＦＴ５０２を用いる。接続関係については、図４の説明を参照するとよい。
【００９５】
駆動方法について以下に説明する。
【００９６】
走査線４０５と、信号線４０６の関係について説明する。走査線４０５には、スイッチング用ＴＦＴ５０２をオンとするＬレベルの信号又はオフとするＨレベルの信号が入力される。一方、信号線４０６には、駆動用ＴＦＴ４０１をオンとするＬレベルの信号又はオフとするＨレベルの信号が入力される。
【００９７】
ここで、走査線４０５に入力されるＬレベルの信号は、信号線４０６に入力されるＬレベルの信号より低い電位であることが望ましい。理由については、図４の信号線４０６と走査線４０５の関係を参照するとよい。従って、例えば、走査線４０５に入力されるＬレベルの信号と信号線４０６に入力されるＬレベルの信号の電位が等電位とする。すると、Ｐ型のスイッチング用ＴＦＴ５０２がエンハンスメント型（ノーマリーオフ）である場合、駆動用ＴＦＴ４０１のゲートに信号線４０６に入力されたＬレベルの信号より高い電位が入力されてしまうことがある。
【００９８】
また、走査線４０５に入力されるＨレベルの信号は、信号線４０６に入力されるＨレベルの信号より高い電位であることが望ましい。理由については、上記と同様図４の信号線４０６と走査線４０５の関係を参照するとよい。従って、例えば、走査線４０５に入力されるＨレベルの信号と信号線４０６に入力されるＨレベルの信号の電位が等電位とする。すると、Ｐ型のスイッチング用ＴＦＴ５０２がディプレション型（ノーマリーオン）である場合、しきい値電圧Ｖｔｈは正の値をとるので、スイッチング用ＴＦＴ５０２はオンとなり、駆動用ＴＦＴ４０１のゲートに信号線４０６に入力されたＨレベルの信号の電位が入力されてしまう。
一方、走査線４０５に入力される信号の電位を高くしすぎると、消費電力が大きくなってしまうため、例えば、信号線４０６に入力されるＨレベルの信号より、１〜３Ｖ程高い電位とすることが好ましい。
【００９９】
図４、図５では、電圧入力電圧駆動方式について説明したが、この他に、図６に示す電圧入力電流駆動方式の画素回路構成としてもよい。
【０１００】
図６の画素回路構成のうち、図４と同じ構成のものには、図４と同じ符号を付してある。駆動用ＴＦＴ４０１の第１の端子は、発光素子４０４と接続され、第２の端子は、定電流源６０９の出力端子に接続されている。定電流源６０９の入力端子は、電源線４０７と電気的に接続されている。なお、発光素子４０４の第２の端子は、対向電極４０８と接続されている。
【０１０１】
駆動用ＴＦＴ４０１と定電流源６０９の動作について説明する。駆動用ＴＦＴ４０１をオンするＬレベルの信号を、信号線４０６から駆動用ＴＦＴ４０１のゲートに入力する。すると、定電流源６０９から一定の電流が発光素子４０４の対向電極４０８に流れ、発光素子４０４は発光する。
【０１０２】
（実施の形態２）
本実施の形態の動作方法について図８に示す４ビットの階調を表したタイミングチャートを用いて説明する。１行目からｍ行目まで信号の書き込み動作が行われる。そして、書き込み動作が終了した行からサスティン期間へと移行する。サスティン期間が終了すると順に次のサブフレームへ移行し、再び１行目から信号書き込み動作が行われる。ここでは、ある信号書き込み動作とその次の信号書き込み動作の間に信号消去動作が行われ、非点灯期間が設けられる。このように信号消去動作を設けることにより、サスティン期間を制御する。
【０１０３】
上記の動作をする画素の回路構成を図９に示す。駆動用ＴＦＴ９０１、スイッチング用ＴＦＴ９０２、容量素子９０３、発光素子９０４、第１の走査線９０５、信号線９０６、電源線９０７、対向電極９０８、消去用ＴＦＴ９０９、第２の走査線９１０とを有している。
【０１０４】
スイッチング用ＴＦＴ９０２のゲート電極は、第１の走査線９０５に接続され、ソース領域とドレイン領域は、一方が信号線９０６に接続され、もう一方は駆動用ＴＦＴ９０１のゲート電極、容量素子９０３、及び消去用ＴＦＴ９０９のソース領域又はドレイン領域に接続されている。
【０１０５】
容量素子９０３は、一方が電源線９０７に接続され、他方がスイッチング用ＴＦＴ９０２のソース領域又はドレイン領域、駆動用ＴＦＴ９０１のゲート電極、及び消去用ＴＦＴ９０９のソース領域又はドレイン領域に接続されている。容量素子９０３は、スイッチング用ＴＦＴ９０２が非選択状態（オフ状態）にある時に、駆動用ＴＦＴ９０１のゲート電位を保持するために設けられている。
【０１０６】
駆動用ＴＦＴ９０１のソース領域又はドレイン領域に接続された電極のうち、一方が電源線９０７に、もう一方が発光素子９０４に接続されている。
【０１０７】
発光素子９０４は、陽極と、陰極と、陽極と陰極との間に設けられた有機化合物層とからなる。発光素子９０４において、駆動用ＴＦＴ９０１のソース領域またはドレイン領域に接続している電極を画素電極といい、発光素子９０４のもう一方の電極を対向電極という。発光素子９０４の陽極と陰極は、対向電極と、電源線９０７の電位によって決定され、電位が高い方の電極が陽極となり、電位が低いほうの電極が陰極となる。
【０１０８】
消去用ＴＦＴ９０９のソース領域とドレイン領域のうち、駆動用ＴＦＴ９０１のゲート電極に接続されていない方は、電源線９０７に接続されている。そして消去用ＴＦＴ９０９のゲート電極は、消去用の第２の走査線９１０に接続されている。
【０１０９】
続いて、図９の回路の動作について説明する。まず、第１の走査線９０５を選択して、スイッチング用ＴＦＴ９０２をオン状態にして、信号線９０６からの信号を容量素子９０３に入力する。すると、その信号に応じて、駆動用ＴＦＴ９０１の電流が制御され、電源線９０７から、発光素子９０４を通って発光素子９０４の対向電極に電流が流れる。
【０１１０】
信号を消去したい場合は、第２の走査線９１０を選択して、消去用ＴＦＴ９０９をオン状態にして、電源線９０７の電位を駆動用ＴＦＴ９０１のゲートへ入力する。その結果、駆動用ＴＦＴ９０１がオフ状態になる。すると、発光素子９０４に電流が流れないようになる。その結果、非点灯期間を作ることができ、サスティン期間の長さを自由に制御することができる。
【０１１１】
図９では、スイッチング用ＴＦＴ９０２、消去用ＴＦＴ９０９はＮチャネル型ＴＦＴ、駆動用ＴＦＴ９０１はＰチャネル型ＴＦＴを用いているが、この構成に限られず、それぞれＮチャネル型、Ｐチャネル型のどちらでも用いることができ、どのように組み合わせてもよい。ただし駆動用ＴＦＴ９０１のソース領域またはドレイン領域が発光素子９０４の陽極と接続されている場合、駆動用ＴＦＴ９０１はＰチャネル型ＴＦＴであることが望ましい。また、駆動用ＴＦＴ９０１のソース領域またはドレイン領域が発光素子９０４の陰極と接続されている場合、駆動用ＴＦＴ９０１はＮチャネル型ＴＦＴであることが望ましい。
【０１１２】
またスイッチング用ＴＦＴ９０２、駆動用ＴＦＴ９０１、消去用ＴＦＴ９０９は、シングルゲート構造だけではなく、デュアルゲート構造、やトリプルゲート構造などのマルチゲート構造を有していても良い。
【０１１３】
また、容量素子９０３は、駆動用ＴＦＴ９０１のゲート電位を保持できるように配置されていればよいので、図９の配置に限定されない。なお、駆動用ＴＦＴ９０１のゲート容量などを用いて、駆動用ＴＦＴ９０１のゲート電位を保持できる場合は、容量素子９０３を省いても良い。
【０１１４】
以上のように、各行において信号を書き込み、次の信号書き込み動作が来る前に画素の信号を消去する。このようにして、サスティン期間の長さを制御する。
【０１１５】
画面全体の平均輝度が高い場合、全部の消去動作のタイミングを早める、つまり、書き込み動作と重なっていない期間においても消去動作を行うことにより、各サブフレームごとのサスティン期間を狭め、画面全体の平均輝度を下げる。その結果、画面表示の明るさを殆ど変えることなく、消費電力を低下させることができる。また、平均輝度が低い場合は、全部の消去動作のタイミングを遅くすることで、デューティー比を上げて、画面全体の平均輝度を上げる。その結果、コントラストの高いメリハリのついた画面表示が可能となる。
【０１１６】
（実施の形態３）
本実施の形態では、実施の形態２とは異なる画素構成により画素の信号を消去する動作を行う場合について説明する。
【０１１７】
図１０に駆動用ＴＦＴを強制的にオフにする場合の画素構成の例を示す。スイッチング用ＴＦＴ１００２、駆動用ＴＦＴ１００１、消去ダイオード１００９、発光素子１００４が配置されている。スイッチング用ＴＦＴ１００２のソース領域とドレイン領域は、一方が信号線１００６に接続され、もう一方は駆動用ＴＦＴ１００１のゲート電極、容量素子１００３及び消去ダイオード１００９に接続されている。スイッチング用ＴＦＴ１００２のゲート電極は、第１の走査線１００５に接続されている。駆動用ＴＦＴ１００１のソース領域とドレイン領域は、一方が電源線１００７に接続され、もう一方は発光素子１００４に接続されている。消去ダイオード１００９の入力端子は、第２の走査線１０１０に接続され、出力端子は、駆動用ＴＦＴ１００１のゲート電極、容量素子１００３及びスイッチング用ＴＦＴ１００２のソース領域又はドレイン領域に接続されている。
【０１１８】
容量素子１００３は、対向して設けられた一方の電極が電源線１００７に、もう一方の電極がスイッチング用ＴＦＴ１００２のソース領域又はドレイン領域、駆動用ＴＦＴ１００１のゲート電極及び消去ダイオード１００９の出力端子に接続されている。容量素子１００３は、駆動用ＴＦＴ１００１のゲート電位を保持する役目をしている。よって、駆動用ＴＦＴ１００１のゲート電極と電源線１００７の間に接続されているが、これに限定されない。駆動用ＴＦＴ１００１のゲート電位を保持できるように配置されていればよい。また、駆動用ＴＦＴ１００１のゲート容量などを用いて、駆動用ＴＦＴ１００１のゲート電位を保持できる場合は、容量素子１００３を省いても良い。
【０１１９】
駆動用ＴＦＴ１００１のソース領域又はドレイン領域に接続された電極のうち、一方の電極が電源線１００７に、もう一方の電極が発光素子１００４に接続されている。
【０１２０】
動作方法としては、第１の走査線１００５を選択して、スイッチング用ＴＦＴ１００２をオン状態にして、信号線１００６から信号を容量素子１００３に入力する。すると、その信号に応じて、駆動用ＴＦＴ１００１のオン、オフが制御され、電源線１００７から、発光素子１００４に電流が流れる。
【０１２１】
信号を消去したい場合は、第２の走査線１０１０を選択（ここでは、高い電位にする）して、消去ダイオード１００９をオンにする。そして、第２の走査線１０１０から駆動用ＴＦＴ１００１のゲートへ電流が流れるようにする。その結果、駆動用ＴＦＴ１００１がオフ状態になる。すると、電源線１００７から、発光素子１００４には、電流が流れないようになる。その結果、非点灯期間を作ることができ、点灯期間の長さを自由に制御できるようになる。
【０１２２】
このとき、第２の走査線１０１０の電位を十分高くすれば、駆動用ＴＦＴ１００１がエンハンスメント型のときはもちろん、ディプレション型であっても、駆動用ＴＦＴ１００１を正常にオフ状態にすることが出来る。例えば、駆動用ＴＦＴ１００１をオフとするＨレベルのビデオ信号よりも消去ダイオード１００９のしきい値分高い電位であればよい。
【０１２３】
信号を保持しておきたい場合は、第２の走査線１０１０を非選択（ここでは、ビデオ信号の信号Ｌと同じかそれ以下）にしておく。すると、消去ダイオード１００９がオフするので、駆動用ＴＦＴ１００１のゲート電位は保持される。
【０１２４】
なお、消去ダイオード１００９は、整流性がある素子であればなんでもよい。ＰＮ接合ダイオードでもよいし、ＰＩＮ接合ダイオードでもよいし、ショットキーバリアダイオードでもよいし、ツェナーダイオードでもよい。
【０１２５】
また、ダイオードとして、ＴＦＴを用いてダイオード接続（ゲートとドレインを接続）して用いても良い。その場合の回路図を図１１に示す。消去ダイオード１０１１として、ダイオード接続したＴＦＴを用いている。ここでは、Ｎチャネル型ＴＦＴを用いているが、これに限定されない。Ｐチャネル型を用いても良い。
【０１２６】
このように、非点灯期間を作る場合、強制的に非発光状態をつくればよいので、発光素子に電流が供給されないようにすればよい。よって、電源線１００７から、発光素子１００４に電流が流れる経路のどこかにスイッチを配置して、そのスイッチのオンオフを制御して非点灯期間を作ればよい。あるいは、駆動用ＴＦＴ１００１のゲート・ソース間電圧を制御して、駆動用ＴＦＴが強制的にオフになるようにすればよい。
【０１２７】
なお、サブフレームの出現順序は、時刻によって変化してもよい。例えば、１フレーム目と２フレーム目とで、サブフレームの出現順序が変わっても良い。また、サブフレームの出現順序は、場所によって変わっても良い。例えば、画素Ａと画素Ｂとで、サブフレームの出現順序が変わっても良い。また、それらを組み合わせて、サブフレームの出現順序が、時刻によって変化して、かつ、場所によって変化してもよい。また、サブフレームの出現順序は、順序よく並んでいても良いし、ランダムな順序で並んでいても良い。
【０１２８】
なお、本実施の形態において、１フレーム期間内に、サスティン期間やアドレス期間や非点灯期間が設けられていたが、これに限定されない。それ以外の動作期間が設けられていてもよい。例えば、発光素子に加える電圧を、通常とは逆の極性のものにするような期間、いわゆる、逆バイアス期間を設けても良い。逆バイアス期間を設けることにより、表示素子の信頼性が向上する場合がある。
【０１２９】
以上のように、各行において信号を書き込み、次の信号書き込み動作が来る前に画素の信号を消去することによりサスティン期間の長さを制御する。
【０１３０】
画面全体の平均輝度が高い場合、全部の消去動作のタイミングを早めることで、サブフレーム毎にあるサスティン期間を狭め、画面全体の平均輝度を下げる。その結果、画面表示の明るさを殆ど変えることなく、消費電力を低下させることができる。また、平均輝度が低い場合は、全部の消去動作のタイミングを遅くすることで、デューティー比を上げて、画面全体の平均輝度を上げる。その結果、コントラストの高いメリハリのついた画面表示が可能となる。
【０１３１】
（実施の形態４）
本実施の形態では、実施の形態２、３とは異なる画素構成により画素の信号を消去する動作を行う場合について図１２、図１３に示す。
【０１３２】
図１２は、画素構成の上面図である。画素部１２１１と、信号線駆動回路１２１２と、書込用走査線駆動回路１２１３と、消去用走査線駆動回路１２１４とが設けられている。画素部１２１１には、複数の信号線と電源線が列方向に並んで配列している。また、画素部１２１１には、複数の走査線が行方向に並んで配列している。また、画素部１２１１には、発光素子を含む一組の回路が複数配列している。
【０１３３】
図１３は、一画素の構成を表した図である。図１３に示す回路には、第１のトランジスタ１３０１と第２のトランジスタ１３０２と発光素子１３０３とが含まれている。
【０１３４】
第１のトランジスタ１３０１と、第２のトランジスタ１３０２とは、それぞれ、ゲート電極と、ドレイン領域と、ソース領域とを含む三端子の素子であり、ドレイン領域とソース領域の間にチャネル領域を有する。ここで、ソース領域とドレイン領域とは、トランジスタの構造や動作条件等によって変わるため、いずれがソース領域またはドレイン領域であるかを限定することが困難である。そこで、本形態においては、ソースまたはドレインとして機能する領域を、それぞれトランジスタの第１電極、トランジスタの第２電極と表記する。
【０１３５】
走査線１３１１と、書込用走査線駆動回路１３１３とはスイッチ１３１８によって電気的に接続または非接続の状態になるように設けられている。また、走査線１３１１と、消去用走査線駆動回路１３１４とはスイッチ１３１９によって電気的に接続または非接続の状態になるように設けられている。また、信号線１３１２は、スイッチ１３２０によって信号線駆動回路１３１５または電源１３１６のいずれかに電気的に接続するように設けられている。そして、第１のトランジスタ１３０１のゲートは走査線１３１１に電気的に接続している。また、第１のトランジスタ１３０１の第１電極は信号線１３１２に電気的に接続し、第２電極は第２のトランジスタ１３０２のゲート電極と電気的に接続している。第２のトランジスタ１３０２の第１電極は電源線１３１７と電気的に接続し、第２電極は発光素子１３０３に含まれる一の電極と電気的に接続している。なお、スイッチ１３１８は、書込用走査線駆動回路１３１３に含まれていてもよい。また、スイッチ１３１９についても消去用走査線駆動回路１３１４の中に含まれていてもよい。また、スイッチ１３２０についても信号線駆動回路１３１５の中に含まれていてもよい。なお、第２のトランジスタ１３０２のゲートと電源線１３１７との間に容量素子を有していてもよい。
【０１３６】
また、画素におけるトランジスタや発光素子等の配置について特に限定はないが、例えば図１４の上面図に表すように配置することができる。図１４において、第１のトランジスタ１４０１の第１電極は信号線１４０４に接続し、第２の電極は第２のトランジスタ１４０２のゲート電極に接続している。また、第２のトランジスタの第１電極は電源線１４０５に接続し、第２電極は発光素子の電極１４０６に接続している。走査線１４０３の一部は第１のトランジスタ１４０１のゲート電極として機能する。第２のトランジスタ１４０２のゲート配線と電源線１４０５とが重なっている領域１４０７は容量素子としての役割を有する。
【０１３７】
次に、駆動方法について説明する。図１５は時間経過に伴ったフレームの動作について説明する図である。図１５において、横方向は時間経過を表し、縦方向は走査線の走査段数を表している。
【０１３８】
１フレームは、図１５に示すように、アドレス期間１５０１ａ、１５０２ａ、１５０３ａ、１５０４ａとサスティン期間１５０１ｂ、１５０２ｂ、１５０３ｂ、１５０４ｂとを含む４つのサブフレーム１５０１、１５０２、１５０３、１５０４に時分割されている。発光するための信号を与えられた発光素子は、サスティン期間において発光状態となっている。各々のサブフレームにおけるサスティン期間の長さの比は、第１のサブフレーム１５０１：第２のサブフレーム１５０２：第３のサブフレーム１５０３：第４のサブフレーム１５０４＝２３：２２：２１：２０  ＝８：４：２：１となっている。これによって４ビット階調を表現することができる。但し、ビット数及び階調数はここに記すものに限定されずにいくつあってもよく、例えば１６つのサブフレームを設け１６ビット階調を行えるようにしてもよい。
【０１３９】
１フレームにおける動作についての説明は、実施の形態１の図７の説明を参照するとよい。
【０１４０】
サブフレーム１５０４のように、最終行目までの書込が終了する前に、既に書込を終え、サスティン期間に移行した行におけるサスティン期間を強制的に終了させたいときは、サスティン期間１５０４ｂの後に消去期間１５０４ｃを設け、強制的に非発光の状態となるように制御することが好ましい。そして、強制的に非発光状態にした行については、一定期間、非発光の状態を保つ（この期間を非発光期間１５０４ｄとする。）。そして、最終行目のアドレス期間が終了したら直ちに、一行目から順に次のサブフレーム（またはフレーム）のアドレス期間に移行する。これによって、サブフレーム１５０４のアドレス期間と、その次のサブフレームのアドレス期間とが重畳することを防ぐことができる。
【０１４１】
なお、本実施の形態では、サブフレーム１５０１乃至１５０４はサスティン期間の長いものから順に並んでいるが、必ずしも本実施形態のような並びにする必要はなく、例えばサスティン期間の短いものから順に並べられていてもよいし、またはサスティン期間の長いものと短いものとがランダムに並んでいてもよい。また、サブフレームは、さらに複数のサブフレームに分割されていてもよい。つまり、同じビデオ信号を与えている期間、走査線の走査を複数回行ってもよい。
【０１４２】
ここで、アドレス期間および消去期間における、図１３で示す回路の動作について説明する。
【０１４３】
まずアドレス期間における動作について説明する。書込期間において、ｎ行目（ｎは自然数）の走査線１３１１は、スイッチ１３１８を介して書込用走査線駆動回路１３１３と電気的に接続し、消去用走査線駆動回路１３１４とは非接続である。また、信号線１３１２はスイッチ１３２０を介して信号線駆動回路１３１５と電気的に接続している。ここで、ｎ行目（ｎは自然数）の走査線１３１１に接続した第１のトランジスタ１３０１のゲートに信号が入力され、第１のトランジスタ１３０１はオンとなる。そして、この時、１列目から最終列目迄の信号線に同時にビデオ信号が入力される。なお、各列の信号線１３１２から入力されるビデオ信号は互いに独立したものである。信号線１３１２から入力されたビデオ信号は、各々の信号線に接続した第１のトランジスタ１３０１を介して第２のトランジスタ１３０２のゲート電極に入力される。この時第２のトランジスタ１３０２に入力された信号によって発光素子１３０３は発光または非発光が決まる。例えば、第２のトランジスタ１３０２がＰチャネル型である場合は、第２のトランジスタ１３０２のゲート電極にＬレベルの信号が入力されることによって発光素子１３０３が発光する。一方、第２のトランジスタ１３０２がＮチャネル型である場合は、第２のトランジスタ１３０２のゲート電極にＨレベルの信号が入力されることによって発光素子１３０３が発光する。
【０１４４】
次に消去期間における動作について説明する。消去期間において、ｎ行目（ｎは自然数）の走査線１３１１は、スイッチ１３１９を介して消去用走査線駆動回路１３１４と電気的に接続し、書込用走査線駆動回路１３１３とは非接続である。また、信号線１３１２はスイッチ１３２０を介して電源１３１６と電気的に接続している。ここで、ｎ行目の走査線１３１１に接続した第１のトランジスタ１３０１のゲートに信号が入力され、第１のトランジスタ１３０１はオンとなる。そして、この時、１列目から最終列目迄の信号線に同時に消去信号が入力される。信号線１３１２から入力された消去信号は、各々の信号線に接続した第１のトランジスタ１３０１を介して第２のトランジスタ１３０２のゲート電極に入力される。この時、第２のトランジスタ１３０２に入力された信号によって、電源線１３１７から発光素子１３０３への電流の供給が阻止される。そして、発光素子１３０３は強制的に非発光となる。例えば、第２のトランジスタ１３０２がＰチャネル型である場合は、第２のトランジスタ１３０２のゲート電極にＨレベルの信号が入力されることによって発光素子１３０３は非発光となる。一方、第２のトランジスタ１３０２がＮチャネル型である場合は、第２のトランジスタ１３０２のゲート電極にＬレベルの信号が入力されることによって発光素子１３０３は非発光となる。
【０１４５】
なお、消去期間では、ｎ行目（ｎは自然数）については、以上に説明したような動作によって消去する為の信号を入力する。しかし、前述のように、ｎ行目が消去期間であると共に、他の行（ｍ行目（ｍは自然数）とする。）については書込期間となる場合がある。このような場合、同じ列の信号線を利用してｎ行目には消去の為の信号を、ｍ行目には書込の為の信号を入力する必要があるため、以下に説明するような動作をさせることが好ましい。
【０１４６】
先に説明した消去期間における動作によって、ｎ行目の発光素子１３０３が非発光となった後、直ちに、走査線１３１１と消去用走査線駆動回路１３１４とを非接続の状態とすると共に、スイッチ１３２０を切り替えて信号線１３１２と信号線駆動回路１３１５と接続させる。そして、信号線１３１２と信号線駆動回路１３１５とを接続させると共に、走査線１３１１と書込用走査線駆動回路１３１３とを接続させる。そして、書込用走査線駆動回路１３１３からｍ行目の走査線に選択信号が入力され、第１のトランジスタ１３０１がオンすると共に、信号線駆動回路１３１５からは、１列目から最終列目迄の信号線１３１２にビデオ信号が入力される。このビデオ信号によって、ｍ行目の発光素子は、発光または非発光となる。
【０１４７】
以上のようにしてｍ行目についてアドレス期間を終えたら、直ちに、ｎ＋１行目の消去期間に移行する。その為に、走査線１３１１と書込用走査線駆動回路１３１３を非接続とすると共に、スイッチ１３２０を切り替えて信号線１３１２を電源１３１６と接続する。また、走査線１３１１と書込用走査線駆動回路１３１３を非接続とすると共に、走査線１３１１については、消去用走査線駆動回路１３１４と接続状態にする。そして、消去用走査線駆動回路１３１４からｎ＋１行目の走査線１３１１に選択的に信号を入力して第１のトランジスタ１３０１に信号をオンすると共に、電源１３１６から消去信号が入力される。このようにして、ｎ＋１行目の消去期間を終えたら、直ちに、ｍ＋１行目のアドレス期間に移行する。以下、同様に、消去期間とアドレス期間とを繰り返し、最終行目の消去期間まで動作させればよい。
【０１４８】
なお、ここでは、ｎ行目の消去期間とｎ＋１行目の消去期間との間にｍ行目のアドレス期間を設ける態様について説明したが、これに限らず、ｎ−１行目の消去期間とｎ行目の消去期間との間にｍ行目のアドレス期間を設けてもよい。
【０１４９】
次いで、アドレス期間及び消去期間のタイミングについて図１６（Ａ），（Ｂ）に示すタイミングチャートを用いて説明する。ここでは、簡単のため、３ビットの階調（８階調）を表現する場合について説明する。
【０１５０】
図１６（Ａ），（Ｂ）に示すように１フレーム期間を３つのサブフレーム期間ＳＦ１〜ＳＦ３に分割する。ＳＦ１〜ＳＦ３の各長さは、２のべき乗で決定される。つまりこの場合、ＳＦ１：ＳＦ２：ＳＦ３＝４：２：１（２２：２１：２０）となる。
【０１５１】
まず、最初のサブフレーム期間において、１段づつ画素に信号を入力していく。ただしこの場合、実際に走査線が選択されるのは、前半のサブ走査線選択期間のみである。後半のサブ走査線選択期間には、走査線の選択は行われず、画素への信号の入力も行われない。この動作を、１段目から最終段まで行う。ここで、アドレス期間は、１段目の走査線が選択されてから、最終段の走査線が選択されるまでの期間である。よって、アドレス期間の長さは、どのサブフレーム期間においても同一である。
【０１５２】
続いて、第２のサブフレーム期間に入る。ここでも同様に、１段づつ画素に信号が入力される。この場合も、前半のサブ走査線選択期間においてのみ行われる。この動作を、１段目から最終段まで行う。
【０１５３】
この時、全画素の陰極配線には、一定電圧が印加されている。よって、あるサブフレーム期間における画素のサスティン期間は、あるサブフレーム期間において画素に信号が書き込まれてから、次のサブフレーム期間において画素に信号が書き込まれ始めるまでの期間となる。よって、各段におけるサスティン期間は、時期が異なり長さが等しい。
【０１５４】
続いて、第３のサブフレーム期間について説明する。まず、第１、第２のサブフレーム期間と同様に、前半のサブ走査線選択期間において走査線を選択し、画素に信号を書き込む場合について考えてみる。この場合、最終段付近の画素への信号の書き込みが始まる時には、すでに次のフレーム期間での１段目の画素への書き込み期間、つまりアドレス期間に入ってしまっている。その結果、第３のサブフレーム期間における最終段付近の画素への書き込みと、次のフレーム期間の第１のサブフレーム期間における前半のある画素への書き込みが重複することになるわけである。同時に異なる２段分の信号を異なる２段の画素に正常に書き込むことはできない。そこで、第３のサブフレーム期間においては、後半のサブ走査線選択期間に走査線を選択していくことにする。すると、第１のサブフレーム期間（このサブフレーム期間は次のフレーム期間に属している）では走査線の選択は前半のサブ走査線選択期間において行われているから、同時に異なる２段の画素に信号を書き込みが行われることを回避することができる。
【０１５５】
以上のように、あるサブフレーム期間におけるアドレス期間が、別のサブフレーム期間におけるアドレス期間と重複する場合、複数のサブ走査線選択期間を利用してアドレス期間の割り当てを行うことにより、実際に走査線の選択タイミングが重複しないようにするため、画素に正常に信号を書き込むことができる。その結果、ある行でアドレス期間にある瞬間に、別の行ではＥＬ素子を点灯させることが階調のビット数に関わらず可能となる。したがって、サスティン期間の長さを自由に制御可能となる。
【０１５６】
画面全体の平均輝度が高い場合、全部の消去動作のタイミングを早めることで、サブフレームごとにあるサスティン期間を狭め、画面全体の平均輝度を下げる。その結果、画面表示の明るさを殆ど変えることなく、消費電力を低下させることができる。また、平均輝度が低い場合には、全部の消去動作のタイミングを遅くすることで、デューティー比を上げて、画面全体の平均輝度を上げる。その結果、コントラストの高いメリハリのついた画面表示が可能となる。
（実施の形態５）
【０１５７】
次に、ＥＬ表示装置の１フレーム期間におけるサスティン期間を三角波の角度を変化させることによって制御する方法について説明する。
【０１５８】
まず、図１７を用いて本発明の表示装置の画素構成について説明する。画素はインバータ１７０１と、容量素子１７０２と、第１のスイッチ１７０３と、第２のスイッチ１７０４と、発光素子１７０５と、信号線１７０７と、第１の走査線１７０８と、第２の走査線１７０９とを有している。なお、インバータ１７０１は、Ｎ型とＰ型の２つのトランジスタからなるＣＭＯＳインバータである。
【０１５９】
容量素子１７０２の一方の電極は信号線１７０７と接続され、もう一方の電極は、第２のスイッチ１７０４の一方の端子及びインバータ１７０１を構成するＮ型とＰ型のトランジスタのゲート電極に接続されている。発光素子１７０５は、インバータ１７０１を構成するＮ型とＰ型のそれぞれのトランジスタのソース領域又はドレイン領域及び第２のスイッチ１７０４のもう一方の端子と接続されている。高電位側電源Ｖｄｄとインバータ１７０１を構成するＰ型トランジスタのソース領域又はドレイン領域の間には、第１のスイッチ１７０３が接続されている。第１のスイッチ１７０３は、第１の走査線１７０８によって制御され、第２のスイッチ１７０４は、第２の走査線１７０９によって制御されている。低電位側電源Ｖｓｓは、インバータ１７０１を構成するＮ型トランジスタのソース領域又はドレイン領域に接続されている。高電位側電源Ｖｄｄは、低電位側電源Ｖｓｓよりも高く設定されている。
【０１６０】
図１８に、図１７の画素のタイミングチャートを示す。アドレス期間中において当画素を含む行が選択されているときは、図１７に示す第１のスイッチ１７０３及び第２のスイッチ１７０４をオン状態とする。すると、信号線１７０７からアナログビデオ信号Ｖｓが入力される。また、第２のスイッチ１７０４がオンとなっているため、インバータ１７０１の入力側と出力側が接続される。このとき、点Ａの電位は、Ｖｋとなる。したがって、容量素子１７０２には、（Ｖｋ−Ｖｓ）となる電圧分の電荷が蓄積される。ここでＶｋとは、インバータ１７０１の入力と出力の電位が等しくなるときの電位（「論理しきい値電位」という）である。なお、他の行が選択されているときは第１のスイッチ１７０３と第２のスイッチ１７０４はともにオフにして発光素子１７０５に電流が流れないようにする。
【０１６１】
サスティン期間中では、第１のスイッチ１７０３はオン状態であり、第２のスイッチ１７０４はオフ状態とする。そして、信号線１７０７より三角波電位が入力される。このとき、容量素子１７０２にはアナログビデオ信号と論理しきい値電位との電位差を保持しているため、三角波により発光素子１７０５のオンとオフを制御する。例えば、点Ａにおいて、Ｖｋよりも高い電位になると、インバータ１７０１の出力側にはＶｓｓの電位が出力される。このとき、発光素子１７０５は、非点灯となる。逆に、点Ａにおいて、Ｖｋよりも低い電位になると、インバータ１７０１の出力側にはＶｄｄの電位が出力される。このとき、発光素子１７０５は点灯する。
【０１６２】
こうして、表示時間は、アドレス期間に信号線１７０７に入力したビデオ信号とサスティン期間に信号線１７０７に入力した三角波との電位差によって制御できる。なお、インバータ１７０１と接続されている発光素子１７０５の反対側の対向電位１７０６は、アドレス期間中は論理しきい値電位とほぼ同じ又は論理しきい値電位以上に設定することで、発光素子１７０５に電流が流れないようにすることが好ましい。
【０１６３】
図１９に、発光期間中に画素回路に入力する三角波電位の波形を示す。ここで、三角波電位とは、高電位から低電位へ傾きをもって直線的に下降し、低電位から高電位へ傾きをもって直線的に上昇するような波形のことをいう。もちろん、低電位から高電位へ傾きをもって直線的に上昇し、高電位から低電位へ傾きをもって直線的に下降するような三角波電位を設定しても良い。画面全体の平均輝度が低く、一部のみが明るく表示されている場合には、三角波の角度を大きくして白表示の点灯期間を長くする。逆に、画面全体の平均輝度が高い場合には、三角波の角度を小さくして白表示の点灯期間を短くする。このように、三角波の角度を変えることによって、最高輝度の高低を制御してコントラストの高いメリハリのある映像表示が可能となる。また、平均輝度が高いときに、入力ビデオ信号に対する表示輝度を下げることができるため、表示品位を保ちながら有機ＥＬ素子の長寿命化を図ることができる。
【０１６４】
有機ＥＬ素子において、各色ごとに材料特性が異なり、その劣化の進行具合も異なるため、同じ電圧を印加しても発光素子から得られる輝度が各色ごとに異なることがある。そのため、色要素の異なる画素を有する表示装置において、各色の画素ごとに印加する電位を変えてもよい。また、三角波の傾きや波形を変えてもよい。
【０１６５】
例えば、Ｒ（Ｒｅｄ）、Ｇ（Ｇｒｅｅｎ）、Ｂ（Ｂｌｕｅ）の３色の色要素ごとに信号線に入力されるビデオ信号の電位の幅を変えた場合を図２０（Ａ）〜（Ｃ）に示す。Ｒの色要素の画素を基準として、Ｇの色要素の画素の発光素子から得られる輝度が高いとき、Ｇのビデオ信号の階調に対応する電位を低くする。また、Ｂの色要素の画素の発光素子から得られる輝度が低いとき、Ｂのビデオ信号の階調に対応する電位を高くする。こうして、同じ階調であっても画素の色要素ごとに点灯時間を変えることができる。
【０１６６】
次いで、ＲＧＢの３色の色要素ごとに三角波の角度を変えた場合を図２０（Ｄ）〜（Ｆ）に示す。Ｒの色要素となる画素の発光素子の輝度特性を基準として、Ｇの色要素の画素の発光素子から得られる輝度が高いとき、Ｇの信号線に入力される三角波電位をＲの信号線に入力される三角波電位よりも急勾配とする。つまり、三角波電位の振幅を大きくする。また、Ｂの色要素の画素の発光素子から得られる輝度が低いとき、Ｂの信号線に入力される三角波電位をＲの信号線に入力される三角波電位よりも緩勾配とする。つまり、三角波電位の振幅を小さくする。こうして、同じ階調であっても画素の色要素ごとに点灯時間を変更することができる。なお、ＲＧＢの三色の組合せの他に、エメラルドグリーンを加えて４色の色要素ごとに三角波の角度を変えてもよい。また、エメラルドグリーンの代わりとして朱色を加えてもよい。また、白色発光するＥＬ素子を含む画素を組み合わせても良い。このように、色要素を増やすことにより、画質や色再現性も向上させることができる。もちろんＲＧＢの３色に組合せる４色目の色要素は上記にかぎらず、他の補色を用いてもよい。
【０１６７】
なお、本実施の形態では、三角波電圧の波形を用いて説明したが、この波形に限定しない。例えば、図２１（Ａ）の波形２１０１のように直線的に電位が上昇するようにしてもよい。
【０１６８】
また、高電位から低電位へアナログ的に変化する電位を設定してもよい。例えば、波形２１０２のように直線的に電位が下降するようにしてもよい（図２１（Ｂ））。
【０１６９】
また、波形２１０３のように、低電位から高電位へ直線的に上昇し、高電位から低電位へ下降する三角波電位にしてもよい（図２１（Ｃ））。
【０１７０】
また、波形は、直線的な変化でなくともよい。波形２１０４のように、高電位から低電位へ曲線的に下降し、低電位から高電位へ曲線的に上昇するようにしてもよい（図２１（Ｄ））。波形２１０５のように全波整流回路の出力波形の１周期に相当する波形２１０５の電位を設定してもよいし（図２１（Ｅ））、その波形を上下反転させた波形２１０６の電位を設定してもよい（図２１（Ｆ））。
【０１７１】
このような波形にすることにより、ビデオ信号に対する発光時間を自由に設定することができる。よって、ガンマ補正などを行うことも可能となる。ここで、ガンマ補正とは、階調数が増えると、非線形で点灯期間が増えていくようにしたものを指す。人間の目は、輝度が線形に比例して大きくなっても、比例して明るくなっているとは感じない。輝度が高くなるほど、明るさの差を感じにくくなっている。よって、人間の目で、明るさの差を感じるようにするためには、階調数が増えていくにしたがって、点灯期間をより長くとる、つまり、ガンマ補正を行う必要がある。
【０１７２】
また、画素の発光期間において、上記の波形２１０１〜２１０６のパルスを複数連続して設定してもよい。例えば、波形２１０７に示すように、波形２１０１のパルスを画素の発光期間において、２回連続して設定してもよい（図２１（Ｇ））。
【０１７３】
このように、発光時間を１フレーム内で分散させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる。
【０１７４】
以上のように、アナログ時間階調方式においてサスティン期間を三角波の角度を変化させて制御することにより、コントラストの高いメリハリのある画像表示が可能となる。
【０１７５】
なお、図１７において発光素子１７０５にかかる電圧を変化させてメリハリのある画像表示を行ってもよい。例えば、発光素子の陰極側の電位を下げ、発光素子の両極間にかかる電圧を高める。また、発光素子の陽極側の電位を上げ、発光素子の両極間にかかる電圧を高める。また、発光素子の陰極側の電位を下げると同時に陽極側の電位を上げ、発光素子の両極間にかかる電圧を高める。さらに、発光素子の両極間にかかる電圧と三角波の角度の両方を変化させてもよい。その結果、よりコントラストの高いメリハリのある画像表示が可能となる。
【０１７６】
（実施の形態６）
本実施の形態では、サブフレーム数又はビット数を平均輝度に合わせて増減させることにより、最大輝度を変化させる方法について説明する。ここでは、５ビットと３ビットの例で説明するが、もちろんこのビット数に限定されることはない。
【０１７７】
本発明の表示装置の駆動方法を示すタイミングチャートを図２２（Ａ）、（Ｂ）に示す。図２２（Ａ）は、５ビットの信号を入力して、２５階調を表現する場合を示す。
【０１７８】
１フレーム期間Ｆ１を構成するサブフレーム期間ＳＦ１〜ＳＦ５のそれぞれにおいて、各画素の発光（サスティン期間）Ｔｓ１〜Ｔｓ５もしくは非発光状態（アドレス期間）Ｔａ１〜Ｔａ５が選択される。ここで、図４に示すように、発光素子４０４の対向電位は、アドレス期間中は電源線４０７の電位とほぼ同じに設定され、電流が発光素子４０４に流れないようにする。サスティン期間においては、電源電位と発光素子４０４の対向電位との間に発光素子４０４が発光する程度の電位差を有するように発光素子４０４の対向電位を変化させる。
【０１７９】
図２２（Ｂ）に、３ビットの信号を用いて階調を表現する場合のタイミングチャートを示す。各サブフレームには、アドレス期間とサスティン期間がある。アドレス期間は発光に寄与しない非発光期間であるので、１フレーム期間からアドレス期間を除いた期間が実質的なサスティン期間となる。サスティン期間を増やして輝度を向上させるためには、このアドレス期間を減らせばよい。したがって、花火のような画面全体が暗い中に、一部白い物体がある映像のときには、例えば５ビットから３ビットのようにビット数を減らすことによりサスティン期間を増加させればよい。このように、画像の平均輝度に応じてビット数を増減し、最大輝度を変化させることで、ＥＬ表示装置において、コントラストの高いメリハリのある画像表示が可能となる。
【０１８０】
次いで、同じビット数においてサブフレーム数を増減させる場合について説明する。同じビット数であっても擬似輪郭を抑制する目的などで上位ビットを分割している場合がある。例えば、８ビットで上位２ビットをそれぞれ２つのサブフレームに分割する。すると、上位ビットから順に各サブフレーム期間の長さの比は、６４：６４：３２：３２：３２：１６：８：４：２：１となり１０個に分けられる。なお、上位ビットから順に並べなくてもよい。
【０１８１】
各サブフレーム期間には、アドレス期間とサスティン期間があるので、サスティン期間を増やしたい場合には、サブフレーム数を減らしてアドレス回数を減らせばよい。したがって、表示画面の平均輝度が低く、一部のみが明るく表示されている場合には、例えば同じ８ビットにおいて、サブフレーム数を１０から８のように減らすことによりサスティン期間を増加させ、つまりデューティー比を上げることにより表示画面全体の平均輝度を上げる。その結果、コントラストの高いメリハリのある画像表示が可能となる。
【０１８２】
（実施の形態７）
本実施の形態では、２進法デジタル時間階調方式と重ね合わせ時間階調方式を組み合わせる方法について説明する。
【０１８３】
ここで、重ね合わせ時間階調方式とは、各サブフレームにおける点灯期間を足し合わせていくことにより階調を表現する方式である。階調が大きくなるに従い、点灯するサブフレームが増加していくため、階調が低いときに点灯するサブフレームは、階調が高いときにおいても点灯することとなる。その結果、重ね合わせ時間階調方式は、離散的なサブフレームを用いないため、原理的に擬似輪郭の発生を抑制することができる。
【０１８４】
図２３に、２進法デジタル時間階調方式（図２３（Ａ））と重ね合わせ時間階調方式（図２３（Ｂ））のタイミングチャートを示す。それぞれ１フレーム期間中のサスティン期間とアドレス期間を示す。例えば、１６階調を表示する場合には、図２３（Ａ）の２進法デジタル時間階調方式では、各サブフレームの重み付けを２の累乗倍とし、８：４：２：１の比率に各サブフレームの輝度が定められる。図２３（Ｂ）の重ね合わせ時間階調方式では、各サブフレームは全て同じ比率の重み付けにより輝度が定められる。なお、重ね合わせ時間階調方式においてガンマ補正をしてもよい。その場合、各サブフレームの重み付けを視感度に応じて行っており、階調間の輝度差を視感度に対して配分することにより、すべての輝度領域でのスムースな階調表示を実現できる。
【０１８５】
本実施の形態において、通常の方式として重ね合わせ時間階調方式を用いる。ガンマ補正を行った場合、視感度に応じた重み付けをしているため、低階調から高階調までスムースなグラデーションを実現できる。表示画面の平均輝度が低く、一部のみが明るく表示されている場合には、２進法デジタル時間階調方式に切り替える。同等の階調表示をする場合、２進法デジタル時間階調方式は、重ね合わせ時間階調方式と比較して、アドレス回数を減らせることができる。例えば、図２３（Ｂ）に示すように重ね合わせ時間階調方式の場合、１６階調を表すのに１５回のアドレスが必要である。一方、図２３（Ａ）に示すように２進法デジタル時間階調方式の場合、４回のアドレスで済む。そのため、表示画面の平均輝度が低く、一部のみが明るく表示されている場合に２進法デジタル時間階調方式に切り替えることで、一部明るい表示をしている領域はさらに明るい表示ができコントラストの高いメリハリのついた画像表示が可能となる。また、アドレス回数が減るため消費電力の低減にもつながる。
（実施の形態８）
【０１８６】
本実施の形態において、平均輝度が低く、一部の領域のみ明るい場合に、電位とサブフレーム数の両方を変化させることにより、コントラストの高いメリハリのある表示を可能とする構成について説明する。
【０１８７】
図２４は、本発明の表示装置を表すブロック図である。アナログビデオ信号をデジタルビデオ信号に変換するアナログデジタル変換回路２４０１、デジタルビデオ信号を用いて１フレームの平均階調レベルを計算する１フレーム平均階調計算回路２４０２、平均階調レベルによってサブフレーム数を増減させるサブフレーム数制御回路２４０３、サブフレーム数制御回路２４０３から出力された信号を駆動回路の入力仕様に変換するディスプレイコントローラ２４０４、ディスプレイコントローラ２４０４から出力された信号により画像を表示するディスプレイ２４０７、ディスプレイコントローラ２４０４からの出力信号の電位から平均輝度の高低によって電位を変動させる電位制御回路２４０６から構成される。なお、本実施形態でいうディスプレイ２４０７とは、少なくとも複数の画素が配置された表示部を有するものとし、さらに発光素子と、発光素子への電流の供給を制御する駆動用薄膜トランジスタと、スイッチング用薄膜トランジスタとを有していてもよい。例えば、図１の構成であってもよいものとする。
【０１８８】
１フレーム平均階調計算回路２４０２で計算された平均階調レベルが任意のレベルより低いときはサブフレーム数制御回路２４０３によりサブフレーム数を減らし、電位制御回路２４０６は、ディスプレイ内部の陽極と陰極の電位差が大きくなるように電位を変える。
サブフレーム数が減少すると実施の形態６で述べたようにアドレス期間が減少するので、その分表示時間を長くできる。したがって、平均輝度が低く、画像表示のうち一部明るい表示をする際に明るい表示部分の輝度を高めることができる。さらに、電位制御回路２４０６により電圧が高くなるように設定されるので、一部明るい領域はよりいっそう明るく発光させることができる。なお、平均階調レベルが任意のレベルよりも高いときには、サブフレーム数を増大させることもできる。
【０１８９】
本発明は、上記構成に限らず、電位制御回路２４０６は、ディスプレイコントローラ２４０４に組み込まれていてもよい。
【０１９０】
また、本実施の形態において、平均輝度が高く画面全体が明るい表示をしているときには、実施の形態２で述べたように、各サブフレームの消去動作のタイミングを早めることで、サブフレームごとにある表示時間を狭め、画面全体の平均輝度を下げる。その結果、画面表示の明るさを殆ど変えることなく、消費電力を低下させることができる。また、ディスプレイ２４０７内の発光素子にかかる電圧ストレスの期間を短くすることにより、発光素子の劣化も軽減できる。
【０１９１】
上記構成とすることで、例えば、花火や刃物の一瞬の煌きの映像を表示する場合にコントラストの高いメリハリのある表示が可能となる。
（実施の形態９）
【０１９２】
図２５に、実施の形態８と異なる構成を示す。
【０１９３】
アナログビデオ信号をデジタルビデオ信号に変換するアナログデジタル変換回路２４０１、デジタルビデオ信号の各画素の階調を１フレーム分全画面で平均化した平均階調レベルを計算する１フレーム平均階調計算回路２４０２、平均階調レベルによってサブフレーム数を増減させるサブフレーム数制御回路２４０３、サブフレーム数制御回路２４０３から出力された信号を駆動回路の入力仕様に変換するディスプレイコントローラ２４０４、ディスプレイコントローラ２４０４から出力された信号により画像を表示するディスプレイ２４０７は、図２４と同じ構成である。本実施形態では電位制御回路２４０６の変わりに、ディスプレイ２４０７の画面の平均輝度を測定する電流測定回路２５０８、電流測定回路２５０８の測定結果に応じて発光輝度を制御する電圧制御回路２５０６から構成される。なお、本実施形態でいうディスプレイ２４０７とは、少なくとも複数の画素が配置された表示部を有するものとし、さらに発光素子と、発光素子への電流の供給を制御する駆動用薄膜トランジスタと、スイッチング用薄膜トランジスタとを有していてもよい。例えば、図１の構成であってもよいものとする。
【０１９４】
例えば、図４の発光素子４０４の対向電極から流れる電流を電流測定回路２５０８で測定し、その電流値からディスプレイ２４０７の平均輝度の情報を得て、その平均輝度の情報及び発光素子４０４の対向電極と電源線４０７間の電位差を元に電圧制御回路２５０６を制御して、図４における発光素子４０４の対向電極の電位を変動させる。
【０１９５】
１フレーム平均階調計算回路２４０２で計算された平均階調レベルが任意のレベルより低いときはサブフレーム数制御回路２４０３によりサブフレーム数を減らし、電圧制御回路２５０６は、ディスプレイ内部の陽極と陰極の電位差が大きくなるように電位を変える。サブフレーム数が減少すると実施の形態６で述べたようにアドレス期間が減少するので、その分表示時間を長くできる。したがって、平均輝度が低く、画像表示のうち一部明るい表示をする際に明るい表示部分の輝度を高めることができる。さらに、電圧制御回路２５０６によりディスプレイ内部の陽極と陰極間の電圧が高くなるように設定されるので、一部明るい領域はよりいっそう明るく発光させることができる。
【０１９６】
本発明は上記構成に限らず、電圧制御回路２５０６及び電流測定回路２５０８は、ディスプレイコントローラ２４０４に組み込まれていてもよい。
【０１９７】
また、本実施の形態において、平均輝度が高く画面全体が明るい表示をしているときには、実施の形態２で述べたように、各サブフレームの消去動作のタイミングを早めることで、サブフレームごとにある表示時間を狭め、画面全体の平均輝度を下げる。その結果、画面表示の明るさを殆ど変えることなく、消費電力を低下させることができる。また、ディスプレイ２４０７内の発光素子にかかる電圧ストレスを小さくできるため、発光素子の劣化も軽減できる。
【０１９８】
上記構成とすることで、例えば、花火や刃物の一瞬の煌きの映像を表示する場合にコントラストの高いメリハリのある表示が可能となる。
（実施の形態１０）
【０１９９】
本実施形態において、平均輝度が低く、一部の領域のみ明るい場合に、電位及び時間階調方式を変化させることにより、コントラストの高いメリハリのある表示を可能とする構成について説明する。
【０２００】
図２６は、本発明の表示装置を表すブロック図である。アナログビデオ信号をデジタルビデオ信号に変換するアナログデジタル変換回路２６０１、デジタルビデオ信号の各画素の階調を１フレーム分全画面で平均化した平均階調レベルを計算する１フレーム平均階調計算回路２６０２、平均階調レベルがある一定の値以下になると、重ね合せ時間階調から２進法デジタル時間階調に方式を変換する重ね合せ／２進法デジタル時間階調方式変換回路２６０３、重ね合せ／２進法デジタル時間階調方式変換回路２６０３から出力された信号を駆動回路の入力仕様に変換するディスプレイコントローラ２６０４、ディスプレイコントローラ２６０４から出力された信号により画像を表示するディスプレイ２６０７、ディスプレイコントローラ２６０４からの出力信号の電位を測定し、平均輝度の高低によって電位を変動させる電位制御回路２６０６から構成されるなお、本実施形態でいうディスプレイ２６０７とは、少なくとも複数の画素が配置された表示部を有するものとし、さらに発光素子と、発光素子への電流の供給を制御する駆動用薄膜トランジスタと、スイッチング用薄膜トランジスタとを有していてもよい。例えば、図１の構成であってもよいものとする。
【０２０１】
通常の表示の際は重ね合わせ時間階調方式を用いており、実施の形態７で述べたように、視感度に合わせて各サブフレームの幅が設定されている。１フレーム平均階調計算回路２６０２で計算された平均階調レベルが任意のレベルより低い（平均輝度が低く、画面全体が暗く、一部のみ明るい表示をしている）ときに、重ね合せ／２進法デジタル時間階調方式変換回路２６０３により、重ね合せ時間階調変換方式を２進法デジタル時間階調方式に変換する。このように、平均階調レベルが任意のレベルより高いときには、重ね合せ時間階調方式を用いているので、動画を表示していても擬似輪郭の発生が抑制され、高精細な画像表示ができる。また、平均階調レベルが任意のレベルより低いときには、２進法デジタル時間階調方式を用いるため、１フレーム期間におけるアドレス期間が少なくでき、階調の高い明るい画素をより明るくすることができる。
【０２０２】
２進法デジタル時間階調方式に変換された場合、電位制御回路によってディスプレイ２６０７内の発光素子にかかる電圧を高める。例えば、発光素子の陰極側の電位を下げ、発光素子の両極間にかかる電圧を高める。また、発光素子の陽極側の電位を上げ、発光素子の両極間にかかる電圧を高める。また、発光素子の陰極側の電位を下げると同時に陽極側の電位を上げ、発光素子の両極間にかかる電圧を高める。このように電位を制御することで、階調の高い画素をより高輝度で発光させ、ピーク輝度を高めることができる。ピーク輝度を高めることで画面表示にコントラストの高いメリハリをつけることができる。
【０２０３】
上記のように、階調方式を変えつつ、さらに階調方式に合わせて電位も変動させることにより、ピーク輝度をさらに高めることができ、よりいっそうコントラストの高いメリハリのある画面表示が可能となる。
【０２０４】
なお、本実施例において、平均階調レベルが任意のレベルより高く、画面全体が明るい表示をしているときには、実施の形態２で述べたように、各サブフレームの消去動作のタイミングを早めることで、サブフレームごとにある表示時間を狭め、画面全体の平均輝度を下げてもよい。その結果、画面表示の明るさを殆ど変えることなく、消費電力を低下させることができる。また、ディスプレイ２６０７内の発光素子にかかる電圧ストレスを小さくできるため、発光素子の劣化も軽減できる。
【０２０５】
（実施の形態１１）
本実施形態では、実施の形態１〜１０で示した駆動方法で動作する表示パネルの構成について図２７（ａ）、（ｂ）を用いて説明する。
【０２０６】
なお、図２７（ａ）は、表示パネルを示す上面図、図２７（ｂ）は図２７（ａ）をＡ−Ａ’で切断した断面図である。点線で示された信号線駆動回路１８０１、画素部１８０２、走査線駆動回路１８０６を有する。また、封止基板１８０４、シール材１８０５を有し、シール材１８０５で囲まれた内側は、空間１８０７になっている。
【０２０７】
なお、配線１８０８は、走査線駆動回路１８０６及び信号線駆動回路１８０１に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）１８０９からビデオ信号、クロック信号、スタート信号等を受け取る。ＦＰＣ１８０９と表示パネルとの接合部上にはＩＣチップ１８１９（メモリ回路や、バッファ回路などが形成された半導体チップ）がＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。
【０２０８】
次に、断面構造について図２７（ｂ）を用いて説明する。基板１８１０上には画素部１８０２とその周辺駆動回路（走査線駆動回路１８０６及び信号線駆動回路１８０１）が形成されているが、ここでは、信号線駆動回路１８０１と、画素部１８０２が示されている。
【０２０９】
なお、信号線駆動回路１８０１にはＰチャネル型ＴＦＴ１８２０とＮチャネル型ＴＦＴ１８２１とでＣＭＯＳを構成してもよい。なお、本実施例では、基板上に周辺駆動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部若しくは一部をＩＣチップなどに形成し、ＣＯＧなどで実装しても良い。
【０２１０】
また、画素部１８０２はスイッチング用ＴＦＴ１８１１と、駆動用ＴＦＴ１８１２とを含む画素を構成する複数の回路を有している。なお、駆動用ＴＦＴ１８１２のソース電極又はドレイン電極は第１の電極１８１３と接続されている。また、第１の電極１８１３の端部を覆って絶縁物１８１４が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。
【０２１１】
後に形成する電極や有機化合物を含む発光層のカバレッジを良好なものとするため、絶縁物１８１４の上端部または下端部に曲率を有する曲面が形成されるようにする。例えば、絶縁物１８１４の材料としてポジ型の感光性アクリルを用いた場合、絶縁物１８１４の上端部のみに曲率半径（０．２μｍ〜３μｍ）を有する曲面を持たせることが好ましい。また、絶縁物１８１４として、感光性の光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。
【０２１２】
第１の電極１８１３上には、有機化合物を含む層（電界発光層）１８１６、および第２の電極１８１７がそれぞれ形成されている。ここで、陽極として機能する第１の電極１８１３に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれる。
【０２１３】
また、有機化合物を含む層１８１６は、蒸着マスクを用いた蒸着法、またはインクジェット法によって形成される。有機化合物を含む層１８１６には、元素周期表第４族金属錯体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施の形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする。さらに、公知の三重項材料を用いることも可能である。
【０２１４】
さらに、有機化合物を含む層１８１６上に形成される第２の電極（陰極）１８１７に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａ３Ｎ２）を用いればよい。なお、電界発光層１８１６で生じた光が第２の電極１８１７を透過させる場合には、第２の電極（陰極）１８１７として、膜厚を薄くした金属薄膜と、透明導電膜（ＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。
【０２１５】
さらにシール材１８０５で封止基板１８０４を基板１８１０と貼り合わせることにより、基板１８１０、封止基板１８０４、およびシール材１８０５で囲まれた空間１８０７に発光素子１８１８が備えられた構造になっている。なお、空間１８０７には、不活性気体（窒素やアルゴン等）が充填される場合の他、シール材１８０５で充填される構成も含むものとする。
【０２１６】
なお、シール材１８０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板１８０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
【０２１７】
以上のようにして、本発明の駆動方法で動作する表示パネルを得ることができる。
【０２１８】
図２７に示すように、信号線駆動回路１８０１、画素部１８０２、走査線駆動回路１８０６を基板上に一体形成することで、表示装置の低コスト化が図れる。また、信号線駆動回路１８０１、画素部１８０２、走査線駆動回路１８０６に用いられるトランジスタの半導体層にアモルファスシリコンを適用することでさらなる低コスト化を図ることができる。
【０２１９】
なお、表示パネルの構成としては、図２７（ａ）に示したように信号線駆動回路１８０１、画素部１８０２、及び走査線駆動回路１８０６を基板上に一体形成した構成に限られず、信号線駆動回路１８０１に相当する図２８に示す信号線駆動回路１９０１をＩＣチップ上に形成して、ＣＯＧ、ＴＡＢ等で表示パネルに実装した構成としても良い。なお、図２８の基板１９００、画素部１９０２、走査線駆動回路１９０３、ＦＰＣ１９０５、ＩＣチップ１９０６、封止基板１９０８、シール材１９０９は図２７（ａ）の基板１８１０、画素部１８０２、走査線駆動回路１８０６、ＦＰＣ１８０９、ＩＣチップ１８１９、封止基板１８０４、シール材１８０５に相当する。
【０２２０】
つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、ＣＯＧ等を用いてＩＣチップ上に形成する。ＩＣチップはシリコンウエハ等の半導体チップとすることで、より高速動作且つ低消費電力化を図れる。もちろん、信号線駆動回路の代わりに走査線駆動回路のみをＩＣチップ上に形成して表示パネルに実装した構成としてもよい。
【０２２１】
こうして作製した表示パネルは、本発明の駆動方法を用いているため、例えば、花火や刃物の一瞬の煌きの映像のような画面全体が暗く一部のみ明るい表示をする場合にコントラストの高いメリハリのある表示が可能となる。
【０２２２】
さらに、発光素子１８１８に適用可能な発光素子の例を図２９に示す。つまり、実施の形態１〜１０で示した画素に適用可能な発光素子の構成について図２９を用いて説明する。
【０２２３】
基板２９０１の上に陽極２９０２、正孔注入材料からなる正孔注入層２９０３、その上に正孔輸送材料からなる正孔輸送層２９０４、発光層２９０５、電子輸送材料からなる電子輸送層２９０６、電子注入材料からなる電子注入層２９０７、そして陰極２９０８を積層させた素子構造である。ここで、発光層２９０５は、一種類の発光材料のみから形成されることもあるが、２種類以上の材料から形成されてもよい。また本発明の素子の構造は、この構造に限定されない。
【０２２４】
また、図２９で示した各機能層を積層した積層構造の他、高分子化合物を用いた素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、バリエーションは多岐にわたる。ホールブロック層によってキャリヤの再結合領域を制御し、発光領域を二つの領域にわけることによって得られる白色発光素子なども応用可能である。
【０２２５】
図２９に示す本発明の素子作製方法は、まず、陽極２９０２（ＩＴＯ）を有する基板２９０１に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材料、電子注入材料を蒸着し、最後に陰極２９０８を蒸着で形成する。
【０２２６】
次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料として好適な材料を以下に列挙する。
【０２２７】
正孔注入材料としては、有機化合物でればポルフィリン系の化合物や、フタロシアニン（以下「Ｈ２Ｐｃ」と記す）、銅フタロシアニン（以下「ＣｕＰｃ」と記す）などが有効である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸（以下「ＰＳＳ」と記す）をドープしたポリエチレンジオキシチオフェン（以下「ＰＥＤＯＴ」と記す）や、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有効であり、ポリイミド（以下「ＰＩ」と記す）がよく用いられる。さらに、無機化合物も用いられ、金や白金などの金属薄膜の他、酸化アルミニウム（以下「アルミナ」と記す）の超薄膜などがある。
【０２２８】
正孔輸送材料として最も広く用いられているのは、芳香族アミン系（すなわち、ベンゼン環−窒素の結合を有するもの）の化合物である。広く用いられている材料として、４，４’−ビス（ジフェニルアミノ）−ビフェニル（以下、「ＴＡＤ」と記す）や、その誘導体である４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（以下、「ＴＰＤ」と記す）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（以下、「α−ＮＰＤ」と記す）がある。４，４’，４”−トリス（Ｎ，Ｎ−  ジフェニルアミノ）トリフェニルアミン（以下、「ＴＤＡＴＡ」と記す）、４，４’，４”−トリス［Ｎ−（３−メチルフェニル）−Ｎ−  フェニルアミノ］トリフェニルアミン（以下、「ＭＴＤＡＴＡ」と記す）などのスターバースト型芳香族アミン化合物が挙げられる。
【０２２９】
電子輸送材料としては、金属錯体がよく用いられ、先に述べたＡｌｑ、ＢＡｌｑ、トリス（４−メチル−８−キノリノラト）アルミニウム（以下、「Ａｌｍｑ」と記す）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（以下、「Ｂｅｂｑ」と記す）などのキノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（以下、「Ｚｎ（ＢＯＸ）２」と記す）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（以下、「Ｚｎ（ＢＴＺ）２」と記す）などのオキサゾール系、チアゾール系配位子を有する金属錯体もある。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（以下、「ＰＢＤ」と記す）、ＯＸＤ−７などのオキサジアゾール誘導体、ＴＡＺ、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１、２、４−トリアゾール（以下、「ｐ−ＥｔＴＡＺ」と記す）などのトリアゾール誘導体、バソフェナントロリン（以下、「ＢＰｈｅｎ」と記す）、ＢＣＰなどのフェナントロリン誘導体が電子輸送性を有する。
【０２３０】
電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フッ化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチウムアセチルアセトネート（以下、「Ｌｉ（ａｃａｃ）」と記す）や８−キノリノラト−リチウム（以下、「Ｌｉｑ」と記す）などのアルカリ金属錯体も有効である。
【０２３１】
発光材料としては、先に述べたＡｌｑ、Ａｌｍｑ、ＢｅＢｑ、ＢＡｌｑ、Ｚｎ（ＢＯＸ）２、Ｚｎ（ＢＴＺ）２などの金属錯体の他、各種蛍光色素が有効である。蛍光色素としては、青色の４，４’−ビス（２，２  −  ジフェニル−ビニル）−ビフェニルや、赤橙色の４−（ジシアノメチレン）−２−メチル−６−（ｐ−ジメチルアミノスチリル）−４Ｈ−ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを中心金属とする錯体が主体である。三重項発光材料として、トリス（２−フェニルピリジン）イリジウム、ビス（２−（４’−トリル）ピリジナト−Ｎ，Ｃ２’）アセチルアセトナトイリジウム（以下「ａｃａｃＩｒ（ｔｐｙ）２」と記す）、  ２，３，７，８，１２，１３，１７，１８−オクタエチル−２１Ｈ，２３Ｈポルフィリン−白金などが知られている。
【０２３２】
以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の発光素子を作製することができる。
【０２３３】
また、図３０に示すように、図２９とは逆の順番に基板上に層を形成した発光素子を用いることもできる。つまり、基板２９０１の上に陰極２９０８、電子注入材料からなる電子注入層２９０７、その上に電子輸送材料からなる電子輸送層２９０６、発光層２９０５、正孔輸送材料からなる正孔輸送層２９０４、正孔注入材料からなる正孔注入層２９０３、そして陽極２９０２を積層させた素子構造である。
【０２３４】
また、発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上にＴＦＴ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。
【０２３５】
上面射出構造の発光素子について図３１（ａ）を用いて説明する。
【０２３６】
基板２８００上に駆動用ＴＦＴ２８０１が形成され、駆動用ＴＦＴ２８０１のソース電極に接して第１の電極２８０２が形成され、その上に有機化合物を含む層２８０３と第２の電極２８０４が形成されている。
【０２３７】
また、第１の電極２８０２は発光素子の陽極である。そして第２の電極２８０４は発光素子の陰極である。つまり、第１の電極２８０２と第２の電極２８０４とで有機化合物を含む層２８０３が挟まれているところが発光素子となる。
【０２３８】
また、ここで、陽極として機能する第１の電極２８０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を用いることで光を透過させない陽極を形成することができる。
【０２３９】
また、陰極として機能する第２の電極２８０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａ３Ｎ２）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウムスズ酸化物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。
【０２４０】
こうして、図３１（ａ）の矢印に示すように発光素子からの光を上面に取り出すことが可能になる。つまり、図２７の表示パネルに適用した場合には、封止基板１８０４側に光が射出することになる。従って上面射出構造の発光素子を表示装置に用いる場合には封止基板１８０４は光透過性を有する基板を用いる。
【０２４１】
また、光学フィルムを設ける場合には、封止基板１８０４に光学フィルムを設ければよい。
【０２４２】
なお、図４の画素構成の場合には、第１の電極２８０２を陰極として機能するＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ等の仕事関数の小さい材料からなる金属膜を用いることができる。そして、第２の電極２８０４にはＩＴＯ（インジウムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）などの透明導電膜を用いることができる。よって、この構成によれば、上面射出の透過率を高くすることができる。
【０２４３】
また、下面射出構造の発光素子について図３１（ｂ）を用いて説明する。射出構造以外は図３１（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
【０２４４】
ここで、陽極として機能する第１の電極２８０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
【０２４５】
また、陰極として機能する第２の電極２８０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａ３Ｎ２）からなる金属膜を用いることができる。こうして、光を反射する金属膜を用いることで光が透過しない陰極を形成することができる。
【０２４６】
こうして、図３１（ｂ）の矢印に示すように発光素子からの光を下面に取り出すことが可能になる。つまり、図２７の表示パネルに適用した場合には、基板１８１０側に光が射出することになる。従って下面射出構造の発光素子を表示装置に用いる場合には基板１８１０は光透過性を有する基板を用いる。
【０２４７】
また、光学フィルムを設ける場合には、基板１８１０に光学フィルムを設ければよい。
【０２４８】
両面射出構造の発光素子について図３１（ｃ）を用いて説明する。射出構造以外は図３１（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
【０２４９】
ここで、陽極として機能する第１の電極２８０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
【０２５０】
また、陰極として機能する第２の電極２８０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａ３Ｎ２）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウムスズ酸化物）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。
【０２５１】
こうして、図３１（ｃ）の矢印に示すように発光素子からの光を両面に取り出すことが可能になる。つまり、図２７の表示パネルに適用した場合には、基板１８１０側と封止基板１８０４側に光が射出することになる。従って両面射出構造の発光素子を表示装置に用いる場合には基板１８１０および封止基板１８０４は、ともに光透過性を有する基板を用いる。
【０２５２】
また、光学フィルムを設ける場合には、基板１８１０および封止基板１８０４の両方に光学フィルムを設ければよい。
【０２５３】
こうして作製した表示パネルは、本発明の駆動方法を用いているため、例えば、花火や刃物の一瞬の煌きの映像のような画面全体が暗く一部のみ明るい表示をする場合にコントラストの高いメリハリのある表示が可能となる。
（実施の形態１２）
【０２５４】
本発明は様々な電子機器に適用することができる。具体的には電子機器の表示部に適用することができる。そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
【０２５５】
図３２（Ａ）はディスプレイであり、筐体１５００１、支持台１５００２、表示部１５００３、スピーカー部１５００４、ビデオ入力端子１５００５等を含む。本発明を表示部１５００３に用いたディスプレイは、平均輝度が低く、一部で高階調が表示されている場合のピーク輝度を高め、コントラストの高いメリハリのついた画像表示ができる。なお、ディスプレイは、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０２５６】
図３２（Ｂ）はカメラであり、本体１５１０１、表示部１５１０２、受像部１５１０３、操作キー１５１０４、外部接続ポート１５１０５、シャッター１５１０６等を含む。本発明を表示部１５１０２に用いたカメラは平均輝度が低く、一部で高階調が表示されている場合のピーク輝度を高め、コントラストの高いメリハリのついた画像表示ができる。
【０２５７】
図３２（Ｃ）はコンピュータであり、本体１５２０１、筐体１５２０２、表示部１５２０３、キーボード１５２０４、外部接続ポート１５２０５、ポインティングマウス１５２０６等を含む。本発明を表示部１５２０３に用いたコンピュータは平均輝度が低く、一部で高階調が表示されている場合のピーク輝度を高め、コントラストの高いメリハリのついた画像表示ができる。
【０２５８】
図３２（Ｄ）はモバイルコンピュータであり、本体１５３０１、表示部１５３０２、スイッチ１５３０３、操作キー１５３０４、赤外線ポート１５３０５等を含む。本発明を表示部１５３０２に用いたモバイルコンピュータは平均輝度が低く、一部で高階調が表示されている場合のピーク輝度を高め、コントラストの高いメリハリのついた画像表示ができる。
【０２５９】
図３２（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体１５４０１、筐体１５４０２、表示部Ａ１５４０３、表示部Ｂ１５４０４、記録媒体（ＤＶＤ等）読み込み部１５４０５、操作キー１５４０６、スピーカー部１５４０７等を含む。表示部Ａ１５４０３は主として画像情報を表示し、表示部Ｂ１５４０４は主として文字情報を表示することができる。本発明を表示部Ａ１５４０３や表示部Ｂ１５４０４に用いた画像再生装置は平均輝度が低く、一部で高階調が表示されている場合のピーク輝度を高め、コントラストの高いメリハリのついた画像表示ができる。
【０２６０】
図３２（Ｆ）はゴーグル型ディスプレイであり、本体１５５０１、表示部１５５０２、アーム部１５５０３を含む。本発明を表示部１５５０２に用いたゴーグル型ディスプレイは平均輝度が低く、一部で高階調が表示されている場合のピーク輝度を高め、コントラストの高いメリハリのついた画像表示ができる。
【０２６１】
図３２（Ｇ）はビデオカメラであり、本体１５６０１、表示部１５６０２、筐体１５６０３、外部接続ポート１５６０４、リモコン受信部１５６０５、受像部１５６０６、バッテリー１５６０７、音声入力部１５６０８、操作キー１５６０９等を含む。本発明を表示部１５６０２に用いたビデオカメラは平均輝度が低く、一部で高階調が表示されている場合のピーク輝度を高め、コントラストの高いメリハリのついた画像表示ができる。
【０２６２】
図３２（Ｈ）は携帯電話機であり、本体１５７０１、筐体１５７０２、表示部１５７０３、音声入力部１５７０４、音声出力部１５７０５、操作キー１５７０６、外部接続ポート１５７０７、アンテナ１５７０８等を含む。本発明を表示部１５７０３に用いた携帯電話は平均輝度が低く、一部で高階調が表示されている場合のピーク輝度を高め、コントラストの高いメリハリのついた画像表示ができる。
【０２６３】
このように本発明は、あらゆる電子機器に適用することが可能である。
【実施例１】
【０２６４】
本発明に係るＥＬ駆動方法に用いる表示装置の製造方法について、図面を参照して以下に説明する。本実施例では、画素が配列されて構成される表示部と、走査信号と映像信号を制御する駆動回路とを薄膜トランジスタで構成する態様について例示する。
【０２６５】
図３３（Ａ）で示す半導体層５１０、５１１はシリコン若しくはシリコンを成分とする結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなどによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用することも可能である。
【０２６６】
いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に形成する。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、ＴＦＴのソース及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層５１０、５１１を形成する。その半導体層５１０、５１１はレイアウトの適切さを考慮して決められる。
【０２６７】
図３３（Ａ）で示す半導体層５１０、５１１を形成するためのフォトマスクは、図３３（Ｂ）に示すマスクパターン５３０を備えている。このマスクパターン５３０は、フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図３３（Ｂ）で示すマスクパターン５３０は、遮光部として作製される。マスクパターン５３０は、多角形の頂部を削除した形状となっている。また、屈曲部においては、その角部が直角とならないように複数段に渡って屈曲する形状となっている。このフォトマスクのパターンは、例えば、パターンの角部であって（直角三角形）の一辺が１０μｍ以下の大きさに角部を削除している。
【０２６８】
図３３（Ｂ）で示すマスクパターン５３０は、その形状が、図３３（Ａ）で示す半導体層５１０、５１１に反映される。その場合、マスクパターン５３０と相似の形状が転写されても良いが、マスクパターン５３０の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン５３０よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。
【０２６９】
半導体層５１０、５１１の上には、酸化シリコン若しくは窒化シリコンを少なくとも一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である。そして、図３４（Ａ）で示すように、半導体層と一部が重なるようにゲート配線５１２、５１３、５１４を形成する。ゲート配線５１２は半導体層５１０に対応して形成される。ゲート配線５１３は半導体層５１０、５１１に対応して形成される。また、ゲート配線５１４は半導体層５１０、５１１に対応して形成される。ゲート配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によってその形状を絶縁層上に作り込む。
【０２７０】
このゲート配線を形成するためのフォトマスクは、図３４（Ｂ）に示すマスクパターン５３１を備えている。このマスクパターン５３１は、角部であって、（直角三角形）の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の長さに角部を削除している。図３４（Ｂ）で示すマスクパターン５３１は、その形状が、図３４（Ａ）で示すゲート配線５１２、５１３、５１４に反映される。その場合、マスクパターン５３１と相似の形状が転写されても良いが、マスクパターン５３１の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン５３１よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。すなわち、ゲート配線５１２、５１３、５１４の角部は、線幅の１／２以下であって線幅の１／５以上の長さにコーナー部に丸みをおびるパターンを有せしめる。即ち、上面からみたコーナー部におけるゲート配線５１２、５１３、５１４の外周は曲線を形成するようにする。具体的には、コーナー部の外周縁に丸みを帯びさせるため、コーナー部を挟む互いに垂直な２つの第１直線と、これら２つの第１直線と約４５度の角度をなす一つの第２直線と、で形成される直角２等辺三角形の部分に相当するゲート配線の一部を除去する。除去すると新たに２つの鈍角の部分がゲート配線に形成されるが、マスク設計や、エッチング条件を適宜設定することにより、各鈍角部分に第１直線と第２直線との両方に接する曲線が形成されるようにゲート配線をエッチングすることが好ましい。なお、前記直角２等辺三角形の互いに等しい２辺の長さは、配線幅の１／５以上１／２以下とする。またコーナー部の内周についても、コーナー部の外周に沿って内周が丸みを帯びるよう形成する。このようなゲート配線は、凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。
【０２７１】
層間絶縁層はゲート配線５１２、５１３、５１４の次に形成される層である。層間絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った有機絶材料を使って形成する。この層間絶縁層とゲート配線５１２、５１３、５１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させても良い。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けても良い。この絶縁層は、外因性の金属イオンや水分などＴＦＴにとっては良くない不純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。
【０２７２】
層間絶縁層には所定の位置に開孔が形成されている。例えば、下層にあるゲート配線や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成される配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。そして、図３５（Ａ）で示すように、半導体層と一部が重なるように配線５１５〜５２０を形成する。配線はある特定の素子間を連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタクト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。
【０２７３】
この配線５１５〜５２０を形成するためのフォトマスクは、図３５（Ｂ）に示すマスクパターン５３２を備えている。この場合においても、配線は、Ｌ字形に折れ曲がった各コーナー部であって直角三角形の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の長さに角部を削除し、コーナー部を丸みをおびるパターンを有せしめる。即ち、上面からみたコーナー部における配線の外周は曲線を形成するようにする。具体的には、コーナー部の外周縁に丸みを帯びさせるため、コーナー部を挟む互いに垂直な２つの第１直線と、これら２つの第１直線と約４５度の角度をなす一つの第２直線と、で形成される直角２等辺三角形の部分に相当する配線の一部を除去する。除去すると新たに２つの鈍角の部分が配線に形成されるが、マスク設計や、エッチング条件を適宜設定することにより、各鈍角部分に第１直線と第２直線との両方に接する曲線が形成されるように配線をエッチングすることが好ましい。なお、前記直角２等辺三角形の互いに等しい２辺の長さは、配線幅の１／５以上１／２以下とする。またコーナー部の内周についても、コーナー部の外周に沿って内周が丸みを帯びるよう形成する。このような配線は、凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。配線の角部がラウンドをとることにより、電気的にも伝導させることが期待できる。また、多数の平行配線では、ゴミを洗い流すのにはきわめて好都合である。さらに、図３５（Ａ）には、Ｎチャネル型トランジスタ５２１〜５２４、Ｐチャネル型トランジスタ５２５、５２６が形成されている。Ｎチャネル型トランジスタ５２３とＰチャネル型トランジスタ５２５及びＮチャネル型トランジスタ５２４とＰチャネル型トランジスタ５２６はインバータ５２７、５２８を構成している。なお、この６つのトランジスタを含む回路はＳＲＡＭを形成している。これらのトランジスタの上層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていてもよい。
【０２７４】
なお、本実施例は上記実施の形態と自由に組み合わせて行うことができる。
【実施例２】
【０２７５】
本実施例では、本発明の表示装置を構成するＴＦＴの構造について説明する。本実施例では、ＴＦＴの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合について説明する。図３６にはトップゲートのＴＦＴ、図３７及び図３８にはボトムゲートのＴＦＴの場合について示す。
【０２７６】
アモルファスシリコンを半導体層に用いたトップゲート構造のＴＦＴの断面を図３６（Ａ）に示す。図３６（Ａ）に示すように、基板３８０１上に下地膜３８０２が形成されている。さらに下地膜３８０２上に画素電極３８０３が形成されている。また、画素電極３８０３と同層に同じ材料からなる第１の電極３８０４が形成されている。
【０２７７】
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜３８０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
【０２７８】
また、下地膜３８０２上に配線３８０５及び配線３８０６が形成され、画素電極３８０３の端部が配線３８０５で覆われている。配線３８０５及び配線３８０６の上部にＮ型の導電型を有するＮ型半導体層３８０７及びＮ型半導体層３８０８が形成されている。また、配線３８０６と配線３８０５の間であって、下地膜３８０２上に半導体層３８０９が形成されている。そして、半導体層３８０９の一部はＮ型半導体層３８０７及びＮ型半導体層３８０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓｉ：Ｈ）、微結晶半導体（μ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されている。また、半導体層３８０９上にゲート絶縁膜３８１０が形成されている。また、ゲート絶縁膜３８１０と同層の同じ材料からなる絶縁膜３８１１が第１の電極３８０４上にも形成されている。なお、ゲート絶縁膜３８１０としては酸化珪素膜や窒化珪素膜などが用いられる。
【０２７９】
また、ゲート絶縁膜３８１０上に、ゲート電極３８１２が形成されている。また、ゲート電極と同層に同じ材料でなる第２の電極３８１３が第１の電極３８０４上に絶縁膜３８１１を介して形成されている。第１の電極３８０４及び第２の電極３８１３で絶縁膜３８１１を挟まれた容量素子３８１９が形成されている。また、画素電極３８０３の端部、駆動ＴＦＴ３８１８及び容量素子３８１９を覆い、層間絶縁膜３８１４が形成されている。
【０２８０】
層間絶縁膜３８１４及びその開口部に位置する画素電極３８０３上に有機化合物を含む層３８１５及び対向電極３８１６が形成され、画素電極３８０３と対向電極３８１６とで有機化合物を含む層３８１５が挟まれた領域では発光素子３８１７が形成されている。
【０２８１】
また、図３６（Ａ）に示す第１の電極３８０４を図３６（Ｂ）に示すように第１の電極３８２０で形成してもよい。第１の電極３８２０は配線３８０５及び３８０６と同層の同一材料で形成されている。
【０２８２】
また、アモルファスシリコンを半導体層に用いたボトムゲート構造のＴＦＴを用いた表示装置のパネルの部分断面を図３７に示す。
【０２８３】
基板３９０１上に下地膜３９０２が形成されている。さらに下地膜３９０２上にゲート電極３９０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極３９０４が形成されている。ゲート電極３９０３の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
【０２８４】
また、ゲート電極３９０３及び第１の電極３９０４を覆うようにゲート絶縁膜３９０５が形成されている。ゲート絶縁膜３９０５としては酸化珪素膜や窒化珪素膜などが用いられる。
【０２８５】
また、ゲート絶縁膜３９０５上に、半導体層３９０６が形成されている。また、半導体層３９０６と同層に同じ材料からなる半導体層３９０７が形成されている。
【０２８６】
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜３９０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
【０２８７】
半導体層３９０６上にはＮ型の導電性を有するＮ型半導体層３９０８、３９０９が形成され、半導体層３９０７上にはＮ型半導体層３９１０が形成されている。
【０２８８】
Ｎ型半導体層３９０８、３９０９上にはそれぞれ配線３９１１、３９１２が形成され、Ｎ型半導体層３９１０上には配線３９１１及び３９１２と同層の同一材料からなる導電層３９１３が形成されている。
【０２８９】
半導体層３９０７、Ｎ型半導体層３９１０及び導電層３９１３からなる第２の電極が構成される。なお、この第２の電極と第１の電極３９０４でゲート絶縁膜３９０５を挟み込んだ構造の容量素子３９２０が形成されている。
【０２９０】
また、配線３９１１の一方の端部は延在し、その延在した配線３９１１上部に接して画素電極３９１４が形成されている。
【０２９１】
また、画素電極３９１４の端部、駆動ＴＦＴ３９１９及び容量素子３９２０を覆うように層間絶縁膜３９１５が形成されている。
【０２９２】
画素電極３９１４及び層間絶縁膜３９１５上には有機化合物を含む層３９１６及び対向電極３９１７が形成され、画素電極３９１４と対向電極３９１７とで有機化合物を含む層３９１６が挟まれた領域では発光素子３９１８が形成されている。
【０２９３】
容量素子の第２の電極の一部となる半導体層３９０７及びＮ型半導体層３９１０は設けなくてもよい。つまり第２の電極は導電層３９１３とし、第１の電極３９０４と導電層３９１３でゲート絶縁膜が挟まれた構造の容量素子としてもよい。
【０２９４】
なお、図３７（Ａ）において、配線３９１１を形成する前に画素電極３９１４を形成することで、図３７（Ｂ）に示すような、画素電極３９１４からなる第２の電極３９２１と第１の電極３９０４でゲート絶縁膜３９０５が挟まれた構造の容量素子３９２２を形成することができる。
【０２９５】
なお、図３７では、逆スタガ型のチャネルエッチ構造のＴＦＴについて示したが、もちろんチャネル保護構造のＴＦＴでもよい。チャネル保護構造のＴＦＴの場合について、図３８（Ａ）、（Ｂ）を用いて説明する。
【０２９６】
図３８（Ａ）に示すチャネル保護型構造のＴＦＴは図３７（Ａ）に示したチャネルエッチ構造の駆動ＴＦＴ３９１９の半導体層３９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物４０２５が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
【０２９７】
また、同様に、図３８（Ｂ）に示すチャネル保護型構造のＴＦＴは図３７（Ｂ）に示したチャネルエッチ構造の駆動ＴＦＴ３９１９の半導体層３９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物４０２５が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
【０２９８】
本発明の画素を構成するＴＦＴの半導体層（チャネル形成領域やソース領域やドレイン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。
【０２９９】
なお、本発明の画素構成の適用することができるＴＦＴの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のＴＦＴの構造や、容量素子の構造のものを用いることができる。
【０３００】
例えば、本実施例では、ＴＦＴの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合について説明したが、これに限定されない。半導体層にポリシリコン（ｐ−Ｓｉ）膜を用いてもよい。
【０３０１】
なお、本実施例は、実施形態１〜１２、実施例１と自由に組み合わせて実施することが可能である。
【図面の簡単な説明】
【０３０２】
【図１】本発明の画素構成を有する表示装置を説明する図。
【図２】本発明の線順次方式の信号線駆動回路を示す図。
【図３】本発明の点順次方式の信号線駆動回路を示す図。
【図４】本発明の画素構成を示す図。
【図５】本発明の画素構成を示す図。
【図６】本発明の画素構成を示す図。
【図７】本発明の画素構成を有する表示装置のタイミングチャートを示す図。
【図８】本発明の画素構成を有する表示装置のタイミングチャートを示す図。
【図９】本発明の画素構成を示す図。
【図１０】本発明の画素構成を示す図。
【図１１】本発明の画素構成を示す図。
【図１２】本発明の画素構成の上面図。
【図１３】本発明の一画素構成を示す図。
【図１４】本発明の画素構成を有する画素部の上面図。
【図１５】本発明の画素構成を有する表示装置のタイミングチャートを示す図。
【図１６】本発明の画素構成を有する表示装置のタイミングチャートを示す図。
【図１７】本発明の画素構成を示す図。
【図１８】本発明の画素回路の駆動電圧波形を示す図。
【図１９】本発明の画素回路の駆動電圧波形を示す図。
【図２０】本発明の画素回路の駆動電圧波形を示す図。
【図２１】本発明の画素回路の駆動電圧波形を示す図。
【図２２】本発明の画素構成を有する表示装置のタイミングチャートを示す図。
【図２３】本発明の画素構成を有する表示装置のタイミングチャートを示す図。
【図２４】本発明の主要な構成を示すブロック図。
【図２５】本発明の主要な構成を示すブロック図。
【図２６】本発明の主要な構成を示すブロック図。
【図２７】本発明が適用される表示パネルの構成を説明する図。
【図２８】本発明が適用される表示パネルの構成を説明する図。
【図２９】本発明の画素構成を有する表示装置に適用可能な発光素子の例を示す図。
【図３０】本発明の画素構成を有する表示装置に適用可能な発光素子の例を示す図。
【図３１】発光素子の射出構造を説明する図。
【図３２】本発明が適用される電子機器を説明する図。
【図３３】本発明の半導体装置の構成を示す図。
【図３４】本発明の半導体装置の構成を示す図。
【図３５】本発明の半導体装置の構成を示す図。
【図３６】本発明の表示装置を構成するＴＦＴの構造を示す図。
【図３７】本発明の表示装置を構成するＴＦＴの構造を示す図。
【図３８】本発明の表示装置を構成するＴＦＴの構造を示す図。
【図３９】従来の画素構成を説明する図。
【符号の説明】
【０３０３】
１０１    信号線駆動回路
１０２    走査線駆動回路
１０３    画素部
１０４    画素
１０７    電源線
２０１    パルス出力回路
２０２    ラッチ回路
２０３    ラッチ回路
２１５    フリップフロップ回路（ＦＦ）
３０１    パルス出力回路
３０２    スイッチ群
３１４    フリップフロップ回路（ＦＦ）
４０１    駆動用ＴＦＴ
４０２    スイッチング用ＴＦＴ
４０３    容量素子
４０４    発光素子
４０５    走査線
４０６    信号線
４０７    電源線
４０８    対向電極
２４０１    アナログデジタル変換回路
２４０２    フレーム平均階調計算回路
２４０３    サブフレーム数制御回路
２４０４    ディスプレイコントローラ
２４０６    電位制御回路
２４０７    ディスプレイ
２５０６    電圧制御回路
２５０８    電流測定回路
２６０１    アナログデジタル変換回路
２６０２    フレーム平均階調計算回路
２６０３    重ね合わせ／２進法デジタル時間階調方式変換回路
２６０４    ディスプレイコントローラ
２６０６    電位制御回路
２６０７    ディスプレイ
【図１】
0005352047.tif 000002
【図２】
0005352047.tif 000003
【図３】
0005352047.tif 000004
【図４】
0005352047.tif 000005
【図５】
0005352047.tif 000006
【図６】
0005352047.tif 000007
【図７】
0005352047.tif 000008
【図８】
0005352047.tif 000009
【図９】
0005352047.tif 000010
【図１０】
0005352047.tif 000011
【図１１】
0005352047.tif 000012
【図１２】
0005352047.tif 000013
【図１３】
0005352047.tif 000014
【図１４】
0005352047.tif 000015
【図１５】
0005352047.tif 000016
【図１６】
0005352047.tif 000017
【図１７】
0005352047.tif 000018
【図１８】
0005352047.tif 000019
【図１９】
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【図２０】
0005352047.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
0005352047.tif 000028
【図２８】
0005352047.tif 000029
【図２９】
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【図３０】
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【図３１】
0005352047.tif 000032
【図３２】
0005352047.tif 000033
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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