(57)【特許請求の範囲】
【請求項１】
クロック信号に同期して入力信号に基づくセットパルス信号とリセットパルス信号とを出力するパルスジェネレータと、前記セットパルス信号と、前記リセットパルス信号とに基づいて出力信号を出力するラッチ回路とを有する半導体集積回路装置であって、
前記パルスジェネレータは、
前記セットパルス信号の出力端となる第１のノードを第１の充電経路を介してプリチャージする第１の充電手段と、
前記リセットパルス信号の出力端となる第２のノードを第２の充電経路を介してプリチャージする第２の充電手段と、
前記第１のノードから第３のノードを経て基準電位ノードに至る第１の放電経路と、
前記第３のノードから前記基準電位ノードまでの経路が前記第１の放電経路の一部と共通の放電経路によって構成され、前記第２のノードから前記第３のノードを経て前記基準電位ノードに至る第２の放電経路と、
前記第３のノードと前記第１のノードとの間の第４のノードと前記第１のノードとの間の導通及び非導通を、前記クロック信号に基づいて制御する第１のスイッチング手段と、
前記第３のノードと前記第２のノードとの間の第５のノードと前記第２のノードとの間の導通及び非導通を、前記クロック信号に基づいて制御する第２のスイッチング手段と、
前記第４のノードと前記第３のノードとの間の導通及び非導通を、前記入力信号に基づいて制御する第３のスイッチング手段と、
前記第５のノードと前記第３のノードとの間の導通及び非導通を、前記入力信号に基づいて制御する第４のスイッチング手段と、
前記クロック信号に基づいて生成された信号によってオン，オフ制御されて、前記第１又は第２のスイッチング手段のオンタイミングよりも前のタイミングからオンとなり、前記第３のノードと基準電位ノードとの間の導通及び非導通を制御して、前記第１及び第２のノードに前記クロック信号よりも狭幅のパルス信号を発生させる第５のスイッチング手段と
を有する半導体集積回路装置。
【請求項２】
クロック信号に同期して入力信号に基づくパルス信号を出力するパルスジェネレータと、前記パルス信号に基づいて出力信号を出力するラッチ回路とを有する半導体集積回路装置であって、
前記ラッチ回路は、
前記パルスジェネレータの出力端である第１のノードに現れるパルスに基づいて、前記出力信号の出力端となる第２のノードを第２の充電経路を介して充電する第２の充電手段、
を有し、
前記パルスジェネレータは、
前記第１のノードを第１の充電経路を介してプリチャージする第１の充電手段と、
前記第１のノードから第３のノードを経て基準電位ノードに至る第１の放電経路と、
前記第３のノードから前記基準電位ノードまでの経路が前記第１の放電経路の一部と共通の放電経路によって構成され、前記第２のノードから前記第３のノードを経て前記基準電位ノードに至る第２の放電経路と、
前記第３のノードと前記第１のノードとの間の第４のノードと前記第１のノードとの間の導通及び非導通を、前記クロック信号に基づいて制御する第１のスイッチング手段と、
前記第３のノードと前記第２のノードとの間の第５のノードと前記第２のノードとの間の導通及び非導通を、前記クロック信号に基づいて制御する第２のスイッチング手段と、
前記第４のノードと前記第３のノードとの間の導通及び非導通を、前記入力信号に基づいて制御する第３のスイッチング手段と、
前記第５のノードと前記第３のノードとの間の導通及び非導通を、前記入力信号に基づいて制御する第４のスイッチング手段と、
前記クロック信号に基づいて生成された信号によってオン，オフ制御されて、前記第１又は第２のスイッチング手段のオンタイミングよりも前のタイミングからオンとなり、前記第３のノードと基準電位ノードとの間の導通及び非導通を制御して、前記第１のノードに前記クロック信号よりも狭幅のパルス信号を発生させる第５のスイッチング手段と
を有する半導体集積回路装置。
【請求項３】
前記第５のスイッチング手段は、
前記クロック信号に基づいてクロック遅延反転信号を生成する信号生成部を具備し、
前記信号生成部は、相補的に接続されて前記クロック信号を反転して出力するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタと基準電位点との間に接続されて、放電時定数を変化させる時定数調整用の抵抗成分とを具備した請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記第３及び第４のスイッチング手段の少なくとも一方に設けられ、イネーブル信号に基づいて前記第３又は第４のスイッチング手段による放電を禁止するスイッチング素子を具備した請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、フリップフロップ回路を有する半導体集積回路装置に関するものである。
【背景技術】
【０００２】
従来、フリップフロップ回路は、ＬＳＩ等の集積回路において広く用いられている。そして、集積回路の高性能化を目的とした、高速に動作するフリップフロップ回路の提案がこれまでになされている。そのような、高速に動作するフリップフロップ回路により構成された半導体集積回路装置としては、例えば、非特許文献１において提案されているようなものがある。
【０００３】
しかし、非特許文献１において提案されている半導体集積回路装置は、信号生成回路における電源端子から基準電位端子までの経路上に生じる寄生容量に蓄積される電荷量の大きさにより、動作の高速化に限度が生じているという問題点がある。
【０００４】
また、非特許文献１において提案されている半導体集積回路装置は、ラッチ回路に設けられた、出力信号の状態を保持するための状態保持回路により、出力信号の状態を変更する場合における動作速度の低下が生じているという問題点がある。
【非特許文献１】Ｂｏｒｉｖｏｊｅ  Ｎｉｋｏｌｉｃ，Ｖｏｊｉｎ Ｇ． Ｏｋｌｏｂｄｚｉｊａ，Ｖｌａｄｉｍｉｒ Ｓｔｏｊａｎｏｖｉｃ，Ｗｅｎｙａｎ Ｊｉａ，Ｊａｍｅｓ Ｋａｒ−Ｓｈｉｎｇ Ｃｈｉｕ，ａｎｄ Ｍｉｃｈａｅｌ Ｍｉｎｇ−Ｔａｋ Ｌｅｕｎｇ，  ”Ｉｍｐｒｏｖｅｄ Ｓｅｎｓｅ−Ａｍｐｌｉｆｉｅｒ−Ｂａｓｅｄ Ｆｌｉｐ−Ｆｌｏｐ：Ｄｅｓｉｇｎ ａｎｄ Ｍｅａｓｕｒｅｍｅｎｔｓ”，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，Ｖｏｌ．３５，ＮＯ．６，ＪＵＮＥ ２０００  ｐ８７６−ｐ８８４
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、前述した問題点に鑑みてなされたものであり、従来に比べて高速に動作する半導体集積回路装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体集積回路装置は、クロック信号に同期して入力信号に基づくセットパルス信号とリセットパルス信号とを出力するパルスジェネレータと、前記セットパルス信号と、前記リセットパルス信号とに基づいて出力信号を出力するラッチ回路とを有する半導体集積回路装置であって、前記パルスジェネレータは、前記セットパルス信号の出力端となる第１のノードを第１の充電経路を介してプリチャージする第１の充電手段と、前記リセットパルス信号の出力端となる第２のノードを第２の充電経路を介してプリチャージする第２の充電手段と、前記第１のノードから第３のノードを経て基準電位ノードに至る第１の放電経路と、前記第３のノードから前記基準電位ノードまでの経路が前記第１の放電経路の一部と共通の放電経路によって構成され、前記第２のノードから前記第３のノードを経て前記基準電位ノードに至る第２の放電経路と、前記第３のノードと前記第１のノードとの間の第４のノードと前記第１のノードとの間の導通及び非導通を、前記クロック信号に基づいて制御する第１のスイッチング手段と、前記第３のノードと前記第２のノードとの間の第５のノードと前記第２のノードとの間の導通及び非導通を、前記クロック信号に基づいて制御する第２のスイッチング手段と、前記第４のノードと前記第３のノードとの間の導通及び非導通を、前記入力信号に基づいて制御する第３のスイッチング手段と、前記第５のノードと前記第３のノードとの間の導通及び非導通を、前記入力信号に基づいて制御する第４のスイッチング手段と、前記クロック信号に基づいて生成された信号によってオン，オフ制御されて、前記第１又は第２のスイッチング手段のオンタイミングよりも前のタイミングからオンとなり、前記第３のノードと基準電位ノードとの間の導通及び非導通を制御して、前記第１及び第２のノードに前記クロック信号よりも狭幅のパルス信号を発生させる第５のスイッチング手段とを有する。
【発明の効果】
【０００７】
本発明における半導体集積回路装置によると、従来に比べて高速に動作する半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の実施形態を説明する。
【０００９】
（第１の実施形態）
図１は、本発明の第１の実施形態及び第２の実施形態において採択した半導体集積回路装置のブロック図である。
【００１０】
半導体集積回路装置１は、図１に示すような高速フリップフロップ回路構造を採択しており、パルスジェネレータ２と、ラッチ回路３とからなる。
【００１１】
信号生成回路としてのパルスジェネレータ２は、図１に示すように、入力端部として、半導体集積回路装置１のデータ入力側からデータ信号Ｄを入力するためのノード（以下、Ｄ入力端子と記す）と、信号Ｄの反転信号ＤＢを入力するためのノード（以下、ＤＢ入力端子と記す）と、クロック信号ＣＰを入力するためのノード（以下、ＣＰ入力端子と記す）を有する。さらに、出力端部として、信号Ｄ及び信号ＤＢに基づいて生成される、セットパルス信号ＳＢを出力するためのノード（以下、ＳＢ出力端子と記す）と、リセットパルス信号ＲＢを出力するためのノード（以下、ＲＢ出力端子と記す）を有する。また、パルスジェネレータ２の出力端部の各ノードは、ラッチ回路３の入力端部に各々接続されている。
【００１２】
ラッチ回路３は、図１に示すように、入力端部として、信号ＳＢを入力するためのノード（以下、ＳＢ入力端子と記す）と、信号ＲＢを入力するためのノード（以下、ＲＢ入力端子と記す）を有する。さらに、出力端部として、半導体集積回路装置１のデータ出力側に対して出力信号Ｑを出力するためのノード（以下、Ｑ出力端子と記す）と、信号Ｑの反転信号ＱＢを出力するためのノード（以下、ＱＢ出力端子と記す）を有する。
【００１３】
図２は、図１に示す半導体集積回路装置の動作の真理値表を示す図である。また、図３は、図１に示す半導体集積回路装置が有するラッチ回路の動作の真理値表を示す図である。
【００１４】
なお、半導体集積回路装置１は、信号ＣＰによってトリガーされた場合、図２に示す真理値に基づく動作を行うものとする。また、ラッチ回路３は、いわゆるＲＳラッチ回路であり、信号ＳＢ及び信号ＲＢが入力された際に、図３に示す真理値に基づく動作を行うものとする。なお、図２に示す真理値表において、Ｑｎは、ｎ回目の信号ＣＰによりトリガーされた場合の信号Ｑの出力を示し、また、Ｑｎ−１は、（ｎ−１）回目の信号ＣＰによりトリガーされた場合の信号Ｑの出力を示すものであるとする。
【００１５】
すなわち、半導体集積回路装置１は、データ入力側からＬレベルの信号Ｄ及びＬレベルの信号ＤＢが入力された際には、出力信号である信号Ｑ及び信号ＱＢの出力状態を保持してデータ出力側に対して出力する。また、Ｌレベルの信号Ｄ及びＨレベルの信号ＤＢが入力された際には、信号ＱをＬレベルとし、信号ＱＢをＨレベルとしてデータ出力側に対して出力する。さらに、Ｈレベルの信号Ｄ及びＬレベルの信号ＤＢが入力された際には、信号ＱをＨレベルとし、信号ＱＢをＬレベルとしてデータ出力側に対して出力する。
【００１６】
また、パルスジェネレータ２は、具体的には、例えば、図４に示すような回路として構成される。図４は、本実施形態に係る半導体集積回路装置が有するパルスジェネレータの具体的な回路構成の一例を示す図である。
【００１７】
パルスジェネレータ２のＤ入力端子を介して入力された信号Ｄは、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと記す）ＮＭ３に与えられる。また、パルスジェネレータ２のＤＢ入力端子を介して入力された信号ＤＢは、ＮＭＯＳトランジスタＮＭ４のゲートに与えられる。
【００１８】
ＮＭＯＳトランジスタＮＭ３は、ゲートに入力される信号Ｄに基づき、ノードＣを介してＮＭＯＳトランジスタＮＭ５のドレインに接続されたソースとＮＭＯＳトランジスタＮＭ１のソースに接続されたドレインとの間のソース・ドレイン路を導通（オン）状態または非導通（オフ）状態とする。
【００１９】
ＮＭＯＳトランジスタＮＭ３と共に差動対を構成するＮＭＯＳトランジスタＮＭ４は、ゲートに入力される信号ＤＢに基づき、ノードＣを介してＮＭＯＳトランジスタＮＭ５のドレインに接続されたソースとＮＭＯＳトランジスタＮＭ２のソースに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００２０】
ＣＰ入力端子を介して入力された信号ＣＰは、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと記す）ＰＭ１、ＰＭ６のゲートと、ＮＭＯＳトランジスタＮＭ１、ＮＭ２のゲートとに対して各々与えられる。
【００２１】
図５は、本実施形態の半導体集積回路装置が有するパルスジェネレータに対し、所定の信号を生成して出力するための遅延反転回路の回路構成の一例を示す図である。また、図６は、本実施形態の半導体集積回路装置が有するパルスジェネレータに対し、所定の信号を生成して出力するための遅延反転回路の回路構成の、図５とは別の一例を示す図である。
【００２２】
尚、信号ＣＰＢは、図５に示す遅延反転回路１１ａまたは図６に示す遅延反転回路１１ｂにより、信号ＣＰを遅延かつ反転させて生成する。信号ＣＰＢは、ＰＭＯＳトランジスタＰＭ２、ＰＭ５のゲートと、ＮＭＯＳトランジスタＮＭ５のゲートとに入力される。
【００２３】
充電手段としてのＰＭＯＳトランジスタＰＭ１は、ゲートに入力される信号ＣＰに基づき、電圧供給端子Ｖｃｃに接続されたソースとノードＡに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。ＰＭＯＳトランジスタＰＭ１は、オン状態において、ノードＡのプリチャージを行うことができる。また、ＰＭＯＳトランジスタＰＭ１は、ラッチ回路３のＳＢ入力端子と接続されている。そのため、信号ＳＢは、ノードＡの電位に基づいて信号レベルが決定する。
【００２４】
ＰＭＯＳトランジスタＰＭ２は、ゲートに入力される信号ＣＰＢに基づき、電圧供給端子Ｖｃｃに接続されたソースとノードＡに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。そのため、ＰＭＯＳトランジスタＰＭ２は、オン状態において、ノードＡのプリチャージを行うことができる。
【００２５】
ＰＭＯＳトランジスタＰＭ５は、ゲートに入力される信号ＣＰＢに基づき、電圧供給端子Ｖｃｃに接続されたソースとノードＢに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。そのため、ＰＭＯＳトランジスタＰＭ５は、オン状態において、ノードＢのプリチャージを行うことができる。
【００２６】
充電手段としてのＰＭＯＳトランジスタＰＭ６は、ゲートに入力される信号ＣＰに基づき、電圧供給端子Ｖｃｃに接続されたソースとノードＢに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。ＰＭＯＳトランジスタＰＭ６は、電圧供給端子ＶｃｃとノードＢとの間に接続されたソース・ドレイン路をオン状態において、ノードＢのプリチャージを行うことができる。また、ＰＭＯＳトランジスタＰＭ６は、ラッチ回路３のＲＢ入力端子と接続されている。そのため、信号ＲＢは、ノードＢの電位に基づいて信号レベルが決定する。
【００２７】
また、図４に示すように、ノードＡと基準電位端子Ｖｏ間およびノードＢと基準電位端子Ｖｏ間において、第１および第２の充放電経路が形成されている。
【００２８】
ＮＭＯＳトランジスタＮＭ１、ＮＭ３は、第１の充放電経路の一部として、ノードＡとノードＣとの間に縦続接続されており、ノードＡのディスチャージを行うための一方の第１のスイッチング手段として構成されている。
【００２９】
ＮＭＯＳトランジスタＮＭ１は、ゲートに入力される信号ＣＰに基づき、ＮＭＯＳトランジスタＮＭ３のドレインに接続されたソースとノードＡに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００３０】
また、ＮＭＯＳトランジスタＮＭ２、ＮＭ４は、第２の充放電経路の一部として、ノードＢとノードＣとの間の経路において縦続接続されており、ノードＢのディスチャージを行うための他方の第１のスイッチング手段として構成されている。
【００３１】
ＮＭＯＳトランジスタＮＭ２は、ゲートに入力される信号ＣＰに基づき、ＮＭＯＳトランジスタＮＭ４のドレインに接続されたソースとノードＢに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００３２】
また、ＮＭＯＳトランジスタＮＭ５は、第１および第２の充放電経路の一部として、ノードＣと基準電位端子Ｖｏとの間に接続されており、ノードＣのディスチャージを行うための第２のスイッチング手段の一部として構成されている。すなわち、ノードＡ、ノードＢと基準電位端子Ｖｏとの間に設けられた第１および第２の充放電経路は、ノードＣと基準電位端子Ｖｏとの間において、経路が共有化されている。
【００３３】
ＮＭＯＳトランジスタＮＭ５は、ゲートに入力される信号ＣＰＢに基づき、基準電位端子Ｖｏと接続されたソースとノードＣに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００３４】
第２のスイッチング手段の一部及び遅延反転手段としての、図５に示す遅延反転回路１１ａは、インバータＩＮＶ１と、入力端がインバータＩＮＶ１の出力端に接続された遅延回路１１Ａとを有して構成される。インバータＩＮＶ１は、入力端から入力される信号ＣＰを反転させ、遅延回路１１Ａに対して出力する。遅延回路１１Ａは、例えば、偶数個のインバータが直列に接続されたような回路構成を有し、入力される信号を遅延させて信号ＣＰＢを出力する。
【００３５】
また、図６に示す遅延反転回路１１ｂは、電圧供給端子Ｖｃｃと、基準電位端子Ｖｏとの間に縦続接続されたＰＭＯＳトランジスタＰＭ５１と、ＮＭＯＳトランジスタＮＭ５１、ＮＭ５２で構成されている。
【００３６】
ＰＭＯＳトランジスタＰＭ５１は、ゲートに入力される信号ＣＰに基づき、電圧供給端子Ｖｃｃに接続されたソースとＮＭＯＳトランジスタＮＭ５１のドレインに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。ＮＭＯＳトランジスタＮＭ５１は、ゲートに入力される信号ＣＰに基づき、ＮＭＯＳトランジスタＮＭ５２のドレインに接続されたソースとＰＭＯＳトランジスタＰＭ５１のドレインに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。ＮＭＯＳトランジスタＮＭ５２は、ゲートが電圧供給端子Ｖｃｃに接続されている。そのため、基準電位端子Ｖｏに接続されたソースとＮＭＯＳトランジスタＮＭ５１のソースに接続されたドレインとの間は、常時オン状態となっている。
【００３７】
図６に示す遅延反転回路１１ｂは、Ｈレベルの信号ＣＰが入力されると、ＮＭＯＳトランジスタＮＭ５１はオン状態、ＰＭＯＳトランジスタＰＭ５１はオフ状態となり、Ｌレベルの信号ＣＰＢを出力する。一方、Ｌレベルの信号ＣＰが入力されると、ＮＭＯＳトランジスタＮＭ５１はオフ状態、ＰＭＯＳトランジスタＰＭ５１はオン状態となり、Ｈレベルの信号ＣＰＢが出力される。
【００３８】
ＰＭＯＳトランジスタＰＭ３は、ゲートに接続されたノードＢの電位に基づき、電圧供給端子Ｖｃｃに接続されたソースとノードＡに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。すなわち、ＰＭＯＳトランジスタＰＭ３は、ノードＢがＬレベルである場合には、オン状態となり、ノードＡをＨレベルとする。
【００３９】
ＰＭＯＳトランジスタＰＭ４は、ゲートに接続されたノードＡの電位に基づき、電圧供給端子Ｖｃｃに接続されたソースとノードＢに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。すなわち、ＰＭＯＳトランジスタＰＭ４は、ノードＡがＬレベルである場合には、オン状態となり、ノードＢをＨレベルとする。
【００４０】
図４に示すパルスジェネレータ２は、例えば、電圧供給端子Ｖｃｃと、基準電位端子Ｖｏとの間を結ぶ経路上において、プリチャージによる電荷がノードＡにおける寄生容量に蓄積される。また、信号ＣＰがＬレベルである期間にオンとなるＮＭＯＳトランジスタＮＭ５と、オフとなるＮＭＯＳトランジスタＮＭ１とにより、ノードＣにおける寄生容量には、プリチャージによる電荷は蓄積されない。さらに、信号ＤがＨレベルである場合には、ＮＭＯＳトランジスタＮＭ３がオン状態となる。そのため、ＮＭＯＳトランジスタＮＭ１のソース及びＮＭＯＳトランジスタＮＭ３のドレインが接続されたノードａにおける寄生容量には、プリチャージによる電荷は蓄積されない。
【００４１】
また、パルスジェネレータ２は、例えば、電圧供給端子Ｖｃｃと、基準電位端子Ｖｏとの間を結ぶ経路上において、プリチャージによる電荷がノードＢにおける寄生容量に蓄積される。また、信号ＣＰがＬレベルである期間にオンとなるＮＭＯＳトランジスタＮＭ５と、オフとなるＮＭＯＳトランジスタＮＭ２とにより、ノードＣにおける寄生容量には、プリチャージによる電荷は蓄積されない。さらに、信号ＤＢがＨレベルである場合には、ＮＭＯＳトランジスタＮＭ４のソース・ドレインがオン状態となる。そのため、ＮＭＯＳトランジスタＮＭ２のソース及びＮＭＯＳトランジスタＮＭ４のドレインが接続されたノードｂにおける寄生容量には、プリチャージによる電荷は蓄積されない。
【００４２】
なお、ノードＡと基準電位端子Ｖｏとの間に設けられた第１の充放電経路及びノードＢと基準電位端子Ｖｏとの間に設けられた第２の充放電経路は、前述したような、ノードＣにおいて共有化された経路上にスイッチング手段としてのＮＭＯＳトランジスタＮＭ５が設けられているような構成に限るものではない。その場合、それぞれの充放電経路毎に、信号ＣＰＢに基づいて動作するスイッチング手段を設けても良い。
【００４３】
次に、本実施形態における半導体集積回路装置１の作用について、例えば、具体的な回路構成として、図４に示すようなパルスジェネレータ２を採択した際の説明を行う。なお、以下に記すパルスジェネレータ２の動作は、図７に示すタイムチャートに基づいて行われるものとする。図７は、本実施形態に係る半導体集積回路装置の動作タイミングチャートである。
【００４４】
ゲートに入力された信号ＣＰがＬレベルである期間においては、ＰＭＯＳトランジスタＰＭ１がオン状態となる。そのため、電圧供給端子ＶｃｃとノードＡとが導通し、ノードＡがプリチャージされる。すなわち、Ｈレベルの信号ＳＢがラッチ回路３のＳＢ入力端子に入力される。
【００４５】
また、ＰＭＯＳトランジスタＰＭ６のソース・ドレイン路がオン状態となるため、電圧供給端子ＶｃｃとノードＢとが導通し、ノードＢがプリチャージされる。すなわち、Ｈレベルの信号ＲＢがラッチ回路３のＲＢ入力端子に入力される。
【００４６】
なお、ノードＡ及びノードＢがＨレベルの状態においては、ＰＭＯＳトランジスタＰＭ３、ＰＭ４は共にオフ状態となっている。
【００４７】
さらに、パルスジェネレータ２のノードＣにおいては、信号Ｄ及び信号ＤＢの入力に先立ち、信号ＣＰがＬレベルである期間において、ＮＭＯＳトランジスタＮＭ５がオン状態となる。そのため、基準電位端子ＶｏとノードＣとが導通し、ノードＣがＬレベルとなる。すなわち、ノードＣに生じる寄生容量には、電荷が蓄積されない。
【００４８】
その後、信号ＣＰがＨレベルになると、ＮＭＯＳトランジスタＮＭ１、ＮＭ２が共にオン状態となる。そして、入力される信号Ｄ及び信号ＤＢにより、差動対であるＮＭＯＳトランジスタＮＭ３またはＮＭＯＳトランジスタＮＭ４のうち、いずれかがオン状態となってノードＣと導通する。例えば、データ入力側から、Ｈレベルの信号Ｄと、Ｌレベルの信号ＤＢとが入力された場合、ＮＭＯＳトランジスタＮＭ３がオン状態となり、また、ＮＭＯＳトランジスタＮＭ４がオフ状態となる。
【００４９】
また、信号ＣＰが遅延した反転信号ＣＰＢは、図５に示す遅延反転回路１１ａまたは図６に示す遅延反転回路１１ｂにおいて生成される。そのため、信号ＣＰＢは、図７のタイムチャートに示すように、Ｈレベルの信号ＣＰが入力された後においても、所定の時間だけＨレベルを保持する。
【００５０】
すなわち、入力信号の取り込み期間であり、信号ＣＰ及び信号ＣＰＢが共にＨレベルの状態になっている期間（以下、信号ＣＰＰのＨレベル期間を遷移期間ともいう）においては、ＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ３がオフ状態になり、また、ＮＭＯＳトランジスタＮＭ１、ＮＭ５がオン状態となる。これにより、ノードＡと基準電位端子Ｖｏとが導通し、ノードＡにプリチャージされていた電荷がディスチャージされ、ノードＡがＬレベルとなる。なお、このとき、ノードＣに生じる寄生容量には電荷が蓄積されておらず、かつ、ＮＭＯＳトランジスタＮＭ３のドレイン、すなわち、ノードａにおける寄生容量には電荷が蓄積されていない。そのため、ディスチャージされる電荷は、ノードＡに蓄積されているもののみとなる。すなわち、比較的少ない電荷のディスチャージによって、ノードＡはＨレベルからＬレベルに変化するため、ノードＡの変化は、比較的急峻に行われる。一方、信号ＣＰ及び信号ＣＰＢが共にＨレベルの状態においても、ＮＭＯＳトランジスタＮＭ４がオフ状態となっているため、ノードＢにプリチャージされた電荷は、ディスチャージされることなくＨレベルを保持する。
【００５１】
ノードＡがＬレベルであり、かつ、ノードＢがＨレベルである場合には、ＰＭＯＳトランジスタＰＭ３がオフ状態になり、また、ＰＭＯＳトランジスタＰＭ４がオン状態となる。これにより、ノードＢがＨレベルとして補強されるため、パルスジェネレータ２は、従来に比べ、セットアップ時間及びホールド時間が共に短くなるような特性を有している。
【００５２】
ノードＡがＬレベルとして決定された状態においては、Ｌレベルの信号ＳＢが出力されると共に、Ｈレベルの信号ＲＢが出力される。
【００５３】
そして、ラッチ回路３は、Ｌレベルの信号ＳＢ及びＨレベルの信号ＲＢが入力されると、Ｈレベルの信号Ｑ及びＬレベルの信号ＱＢをデータ出力側に対して出力する。
【００５４】
なお、信号ＱがＬレベルからＨレベルに変化するまでの時間は、信号ＳＢに基づく論理値が反転する時間に略比例して増加する。また、信号ＳＢがＨレベルからＬレベルに変化するまでの時間は、電圧供給端子と基準電位端子との間を結ぶ経路上における寄生容量に蓄積された電荷量の大きさに略比例して増加する時間である。そのため、前記寄生容量に蓄積された電荷量の大きさが少ない程、信号Ｄが入力されてから信号Ｑが出力されるまでの時間は短くなる。すなわち、前記寄生容量に蓄積される電荷量を少なくすればする程、半導体集積回路装置１は高速に動作することができる。すなわち、本実施形態の半導体集積回路装置１は、前述したように、ディスチャージされ得る電荷を有するノードが１箇所のみであるという回路構成をパルスジェネレータ２が有することにより、高速な動作を行うことができる。
【００５５】
その後、Ｌレベルの信号ＣＰＢが、ＰＭＯＳトランジスタＰＭ２、ＰＭ５及びＮＭＯＳトランジスタＮＭ５のゲートに入力される。これにより、ＰＭＯＳトランジスタＰＭ２、ＰＭ５がオン状態となり、ＮＭＯＳトランジスタＮＭ５がオフ状態になる。
【００５６】
ＰＭＯＳトランジスタＰＭ２のソース・ドレイン路がオン状態となると、電圧供給端子ＶｃｃとノードＡとが導通する。そのため、電圧供給端子Ｖｃｃから供給される電荷がノードＡにプリチャージされると共に、ノードＡがＨレベルとなる。ノードＡがＨレベルとなると、ラッチ回路３には、Ｈレベルの信号ＳＢが入力される。
【００５７】
ラッチ回路３は、Ｈレベルの信号ＳＢ及び信号ＲＢが入力されると、各々Ｈレベル及びＬレベルに保持された状態の信号Ｑ及び信号ＱＢをデータ出力側に対して出力する。
【００５８】
なお、パルスジェネレータ２は、図８に示すようなパルスジェネレータ２Ａ１として構成されるものであっても良い。図８は、図４のパルスジェネレータの変形例としての回路構成を示す図である。パルスジェネレータ２Ａ１は、信号Ｑと同一の論理値の信号Ｄが入力された場合、冗長な内部遷移をなくすことができるような構成を有している。
【００５９】
信号生成回路としてのパルスジェネレータ２Ａ１は、図４に示すパルスジェネレータ２の構成に加え、さらに、入力端部として、ラッチ回路３から出力された信号ＱＢを入力するためのノード（以下、ＱＢ入力端子と記す）を有する。
【００６０】
さらに、入力端がＤ入力端子及びＱＢ入力端子に接続されたＡＮＤ論理回路ＡＮＤ１と、入力端がＤ入力端子及びＱＢ入力端子に接続されたＮＯＲ論理回路ＮＯＲ１とを有する。ＡＮＤ論理回路ＡＮＤ１は、入力された信号Ｄ及び信号ＱＢに基づいた出力信号を、出力端子が接続されたＮＭＯＳトランジスタＮＭ３のゲートに対して出力する。また、ＮＯＲ論理回路ＮＯＲ１は、入力された信号Ｄ及び信号ＱＢに基づいた出力信号を、出力端子が接続されたＮＭＯＳトランジスタＮＭ４のゲートに対して出力する。
【００６１】
例えば、信号ＱＢがＬレベルである状態において、Ｈレベルの信号Ｄが入力される場合を考える。この場合、ＮＭＯＳトランジスタＮＭ３、ＮＭ４は共にオフ状態となる。そのため、ノードＡにプリチャージされた電荷及びノードＢにプリチャージされた電荷はいずれもディスチャージされず、ノードＡ及びノードＢは各々Ｈレベルに保持される。このため、パルスジェネレータ２Ａ１は、パルスジェネレータ２と同様の特性及び効果を有すると共に、冗長な内部遷移をなくすことにより、パルスジェネレータ２に比べて消費電力が低減した状態において動作することができる。
【００６２】
また、パルスジェネレータ２は、図９に示すようなパルスジェネレータ２Ａ２として構成されるものであっても良い。図９は、図４のパルスジェネレータの変形例として、図８とは別の回路構成を示す図である。パルスジェネレータ２Ａ２は、図８のパルスジェネレータ２Ａ１からＰＭＯＳトランジスタＰＭ３、ＰＭ４とが取り除かれたような構成と略同様の構成を有している。また、入力端部として、半導体集積回路装置１のデータ入力側に、Ｄ入力端子とＱＢ入力端子とを有する。
【００６３】
以上に述べたように、パルスジェネレータ２Ａ２は、ＡＮＤ論理回路ＡＮＤ１と、ＮＯＲ論理回路ＮＯＲ１とを有するため、ＮＭＯＳトランジスタＮＭ３、ＮＭ４が同時にオンになるような状態、すなわち、ノードＡとノードＢが一緒にＬレベルになるような場合を無くすことができる。さらに、パルスジェネレータ２Ａ２は、パルスジェネレータ２Ａ１と同様に、セットアップ時間及びホールド時間が共に従来に比べて短くなるような特性を有している。
【００６４】
また、パルスジェネレータ２Ａ２は、図４のパルスジェネレータ２及び図８のパルスジェネレータ２Ａ１と同様の効果が得られる。さらに、パルスジェネレータ２Ａ２は、パルスジェネレータ２、２Ａ１に比べ、回路構成に要するトランジスタ数が少なく済み、その結果、より少ない電力により動作することができる。
【００６５】
以上に述べたように、本実施形態の半導体集積回路装置１に用いられるパルスジェネレータ２は、電圧供給端子と基準電位端子との間を結ぶ一の経路上において、寄生容量が生じるノードが３箇所しかない。また、本実施形態のパルスジェネレータ２は、寄生容量が生じる３箇所のノードのうち、基準電位端子と導通する２箇所のノードにおいては、ディスチャージされ得る電荷が蓄積されない。そのため、本実施形態の半導体集積回路装置１は、前記一の経路上において、少なくとも３箇所のノードに電荷が蓄積される従来の半導体集積回路装置よりも電荷量が小さくなるため、出力信号に基づく論理値が反転するまでの時間を短くすることができる。その結果、本実施形態の半導体集積回路装置１は、従来の半導体集積回路装置に比べてより高速に動作することができる。
【００６６】
なお、図４、図８及び図９に示した、本実施形態の半導体集積回路装置１が有するパルスジェネレータの回路構成は、具体的な回路構成の一例であり、また、本発明は、以上に述べた本実施形態における回路構成のみに限定されるものではない。そのため、本実施形態の半導体集積回路装置１が有するパルスジェネレータは、前述したような作用と同様の作用を有していれば、発明の要旨を逸脱しない範囲において回路構成を種々変更することができる。
【００６７】
（第２の実施形態）
図１０から図１６は、本発明の第２の実施形態に係るものである。なお、第１の実施形態と同様の構成を持つ部分については、詳細説明は省略する。また、第１の実施形態と同様の構成要素については、同一の符号を用いて説明は省略する。
【００６８】
図１０は、本実施形態に係る半導体集積回路装置が有するパルスジェネレータの具体的な回路構成の一例を示す図である。本実施形態の半導体集積回路装置１は、図１０に示すように、パルスジェネレータ２Ｂと、ラッチ回路３とを有する。また、半導体集積回路装置１としては図２に示すような真理値に基づく動作を行う。また、本実施形態のラッチ回路３は、図３に示すような真理値に基づく動作を行う。
【００６９】
本実施形態の半導体集積回路装置１が有するパルスジェネレータ２Ｂは、第１の実施形態のパルスジェネレータ２と同様に、Ｄ入力端子と、ＤＢ入力端子と、ＣＰ入力端子とを有する入力端部を有し、ＳＢ出力端子と、ＲＢ出力端子とを有する出力端部を有する。
【００７０】
そして、本実施形態の半導体集積回路装置１が有するパルスジェネレータ２Ｂは、具体的には、例えば、図１０に示すような構成の回路を有する。
【００７１】
ＮＭＯＳトランジスタＮＭ１３は、ゲートに入力される信号Ｄに基づき、基準電位端子Ｖｏに接続されたソースとＮＭＯＳトランジスタＮＭ１１のソースに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００７２】
ＮＭＯＳトランジスタＮＭ１３と共に差動対を構成するＮＭＯＳトランジスタＮＭ１４は、ゲートに入力される信号ＤＢに基づき、基準電位端子Ｖｏに接続されたソースとＮＭＯＳトランジスタＮＭ１２のソースに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００７３】
また、図１０に示す、パルスジェネレータ２ＢのＰＭＯＳトランジスタＰＭ１１、ＰＭ１４およびＮＭＯＳトランジスタＮＭ１１、ＮＭ１２は、信号ＣＰＰが各々のゲートに入力されることにより動作を行う。
【００７４】
なお、信号ＣＰＰは、図１１に示すパルスドクロック生成回路２ｂにより、信号ＣＰに基づいて生成される信号である。図１１は、本実施形態に係る半導体集積回路装置が有するパルスドクロック生成回路の回路構成の一例を示す図である。図１１に示すパルスドクロック生成回路２ｂは、インバータＩＮＶ２と、入力端がインバータＩＮＶ２の出力端に接続された遅延回路１１Ａと、ＡＮＤ論理回路ＡＮＤ５１とを有して構成される。
【００７５】
インバータＩＮＶ２は、入力端から入力される信号ＣＰを反転させて信号ＣＰＢＡとし、遅延回路１１Ａに対して出力する。また、遅延回路１１Ａは、例えば、偶数個のインバータが直列に接続されたような回路構成で、インバータＩＶ２の出力信号ＣＰＢＡを遅延させて信号ＣＰＢＤとし、ＡＮＤ論理回路ＡＮＤ５１の入力端に出力する。ＡＮＤ論理回路ＡＮＤ５１は、入力端から入力される信号ＣＰと、信号ＣＰＢＤとに基づき、信号ＣＰ及び信号ＣＰＢＤが共にＨレベルである期間においてＨレベルとなるような、信号ＣＰＰを生成して出力する。
【００７６】
以上に述べたように、図１１に示すパルスドクロック生成回路２ｂは、例えば、図１３のタイミングチャートに示すように、信号ＣＰより狭いパルス幅を有する信号ＣＰＰを生成して出力する。図１３は、図１１のパルスドクロック生成回路の動作タイミングチャートである。
【００７７】
なお、信号ＣＰＰは、図１１に示すパルスドクロック生成回路２ｂにより生成されるものに限るものではなく、例えば、図１２に示すパルスドクロック生成回路２ｃにより生成されるものであっても良い。図１２は、本実施形態に係る半導体集積回路装置が有するパルスドクロック生成回路の回路構成の、図１１とは別の一例を示す図である。
【００７８】
パルスドクロック生成回路２ｃは、遅延回路１１Ａと、ＰＭＯＳトランジスタＰＭ２１と、ＮＭＯＳトランジスタＮＭ２１と、ＮＭＯＳトランジスタＮＭ２２と、インバータＩＮＶ１３とを有して構成されている。遅延回路１１Ａは、例えば、偶数個のインバータが直列に接続されたような回路構成である。図１２においては、インバータＩＮＶ１１及びインバータＩＮＶ１２を有して構成されている。
【００７９】
ＣＰ入力端子は、インバータＩＮＶ１１の入力端と、ＰＭＯＳトランジスタＰＭ２１のソースと、ＮＭＯＳトランジスタＮＭ２２のドレインに接続されている。インバータＩＮＶ１１の出力端は、インバータＩＮＶ１２の入力端に接続されている。インバータＩＮＶ１２の出力端は、ＰＭＯＳトランジスタＰＭ２１と、ＮＭＯＳトランジスタＮＭ２１の各ゲートと、インバータＩＮＶ１３の入力端に接続されている。
【００８０】
ＰＭＯＳトランジスタＰＭ２１は、インバータＩＮＶ１２から出力される信号ＣＰＤに基づき、ＣＰ入力端子に接続されたソースとＮＭＯＳトランジスタＮＭ２１のドレインに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。すなわち、ＰＭＯＳトランジスタＰＭ２１は、インバータＩＮＶ１２から出力される、信号ＣＰＤがＬレベルの期間において信号ＣＰを通過させ、また、Ｈレベルの期間において信号ＣＰを遮断する。
【００８１】
インバータＩＮＶ１３の出力端は、ＮＭＯＳトランジスタＮＭ２２のゲートに接続されている。ＮＭＯＳトランジスタＮＭ２２は、ゲートに入力されるインバータＩＮＶ１３からの出力信号に基づき、ＣＰ入力端子に接続されたソースとＮＭＯＳトランジスタＮＭ２１のドレインに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。すなわち、ＮＭＯＳトランジスタＮＭ２２は、インバータＩＮＶ１３から出力される信号がＬレベルの期間において信号ＣＰを遮断し、また、Ｈレベルの期間において信号ＣＰを通過させる。
【００８２】
ＮＭＯＳトランジスタＮＭ２１は、ゲートに入力される信号ＣＰＤに基づき、基準電位端子Ｖｏに接続されたソースとＰＭＯＳトランジスタＰＭ２１のドレインに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。すなわち、ＮＭＯＳトランジスタＮＭ２１は、インバータＩＮＶ１２から出力される信号ＣＰＤがＬレベルの期間において、信号ＣＰをパルスドクロック生成回路２ｂの出力側に出力させる。これにより、信号ＣＰがＬレベルからＨレベルに変化するとき、ノードＰがＨレベルとなるため、パルスドクロック生成回路２ｂの出力側にはＨレベルの信号が出力される。
【００８３】
また、ＮＭＯＳトランジスタＮＭ２１は、インバータＩＮＶ１２から出力される信号ＣＰＤがＨレベルの期間において、ノードＰと基準電位端子Ｖｏとをオンさせる。これにより、ノードＰがＬレベルとなるため、パルスドクロック生成回路２ｂの出力側にはＬレベルの信号が出力される。
【００８４】
以上に述べたように、図１２に示すパルスドクロック生成回路２ｃは、例えば、図１４のタイミングチャートに示すように、信号ＣＰより狭いパルス幅を有するパルス信号である信号ＣＰＰを生成して出力する。図１４は、図１２のパルスドクロック生成回路の動作タイミングチャートである。
【００８５】
パルスドクロック生成回路２ｂからパルスジェネレータ２Ｂに対して出力された信号ＣＰＰは、ＰＭＯＳトランジスタＰＭ１１、ＰＭ１４およびＮＭＯＳトランジスタＮＭ１１、ＮＭ１２の各ゲートに入力される。
【００８６】
充電手段としてのＰＭＯＳトランジスタＰＭ１１は、ゲートに入力される信号ＣＰＰに基づき、電源端子としての電圧供給端子Ｖｃｃに接続されたソースとノードＤ１に接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。また、ＰＭＯＳトランジスタＰＭ１１のドレインは、ラッチ回路３のＳＢ入力端子と接続されている。そのため、ＰＭＯＳトランジスタＰＭ１１は、電圧供給端子ＶｃｃとノードＤ１との間に接続されたソース・ドレイン路をオン状態またはオフ状態とすることにより、ノードＤ１の電位に基づいて決定される信号ＳＢの信号レベルを変化させることができる。さらに、ＰＭＯＳトランジスタＰＭ１１は、信号ＣＰＰに基づき、電圧供給端子ＶｃｃとノードＤ１との間をオン状態とすることにより、寄生容量が生じるノードＤ１のプリチャージを行うことができる。
【００８７】
充電手段としてのＰＭＯＳトランジスタＰＭ１４は、ゲートに入力される信号ＣＰＰに基づき、電源端子としての電圧供給端子Ｖｃｃに接続されたソースとノードＥに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。また、ＰＭＯＳトランジスタＰＭ１４のドレインは、ラッチ回路３のＲＢ入力端子と接続されている。そのため、ＰＭＯＳトランジスタＰＭ１４は、電圧供給端子ＶｃｃとノードＥとの間をオン状態またはオフ状態とすることにより、ノードＥの電位に基づいて決定される信号ＲＢの信号レベルを変化させることができる。さらに、ＰＭＯＳトランジスタＰＭ１４は、信号ＣＰＰに基づき、電圧供給端子ＶｃｃとノードＥとの間をオン状態とすることにより、寄生容量が生じるノードＥのプリチャージを行うことができる。
【００８８】
ＮＭＯＳトランジスタＮＭ１１は、ゲートに入力される信号ＣＰＰに基づき、ＮＭＯＳトランジスタＮＭ１３のドレインに接続されたソースとノードＤ１に接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００８９】
また、ＮＭＯＳトランジスタＮＭ１１と、ＮＭＯＳトランジスタＮＭ１３とは、充放電経路としてのノードＤ１と基準電位端子Ｖｏとの間の経路において縦続接続されており、ノードＤ１のディスチャージを行うためのスイッチング手段として構成されている。
【００９０】
ＮＭＯＳトランジスタＮＭ１２は、ゲートに入力される信号ＣＰＰに基づき、ＮＭＯＳトランジスタＮＭ１４のドレインに接続されたソースとノードＥに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【００９１】
また、ＮＭＯＳトランジスタＮＭ１２と、ＮＭＯＳトランジスタＮＭ１４とは、充放電経路としてのノードＥと基準電位端子Ｖｏとの間の経路において縦続接続されており、ノードＥのディスチャージを行うためのスイッチング手段として構成されている。
【００９２】
ＰＭＯＳトランジスタＰＭ１２は、ゲートに接続されたノードＥの電位に基づき、電圧供給端子Ｖｃｃに接続されたソースとノードＤ１に接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。すなわち、ノードＥがＬレベルである場合には、ＰＭＯＳトランジスタＰＭ１２はオン状態となり、ノードＤはＨレベルとなる。
【００９３】
ＰＭＯＳトランジスタＰＭ１３は、ゲートに接続されたノードＤ１の電位に基づき、電圧供給端子Ｖｃｃに接続されたソースとノードＥに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。すなわち、ノードＤ１がＬレベルである場合には、ＰＭＯＳトランジスタＰＭ１３はオン状態となり、ノードＥはＨレベルとなる。
【００９４】
以上に述べたような回路構成を有するパルスジェネレータ２Ｂは、例えば、電圧供給端子Ｖｃｃと、基準電位端子Ｖｏとの間を結ぶ経路上においては、ノードＤ１及びノードｄの２箇所のみに寄生容量が生じるノードを有する。また、パルスジェネレータ２Ｂは、例えば、電圧供給端子Ｖｃｃと、基準電位端子Ｖｏとの間を結ぶ経路上においては、ノードＥ及びノードｅの２箇所のみに寄生容量が生じるノードを有する。
【００９５】
次に、本実施形態における半導体集積回路装置１の作用について、例えば、具体的な回路構成として、図１０に示すようなパルスジェネレータ２Ｂを採択した際の説明を行う。なお、以下に記すパルスジェネレータ２Ｂの動作は、図１５に示すタイムチャートに基づいて行われるものとする。図１５は、本実施形態に係る半導体集積回路装置の動作タイミングチャートである。
【００９６】
ゲートに入力された信号ＣＰＰの信号レベルがＬレベルである期間においては、ＰＭＯＳトランジスタＰＭ１１のソース・ドレイン路がオン状態となる。そのため、電圧供給端子ＶｃｃとノードＤ１とが導通し、ノードＤ１がＨレベルとなる。すなわち、Ｈレベルの信号ＳＢがラッチ回路３のＳＢ入力端子に入力される。また、この状態において、ＰＭＯＳトランジスタＰＭ１１は、ノードＤ１のプリチャージを行うことにより、ノードＤ１をＨレベルとする。
【００９７】
また、ゲートに入力された信号ＣＰＰがＬレベルである期間（以下、プリチャージ期間ともいう）においては、ＰＭＯＳトランジスタＰＭ１４がオン状態となる。そのため、電圧供給端子ＶｃｃとノードＥとがオンし、ノードＥがＨレベルとなる。すなわち、Ｈレベルの信号ＲＢがラッチ回路３のＲＢ入力端子に入力される。また、この状態において、ＰＭＯＳトランジスタＰＭ１４は、ノードＥのプリチャージを行うことにより、ノードＥをＨレベルとする。
【００９８】
なお、ノードＤ１及びノードＥがＨレベルの状態においては、ＰＭＯＳトランジスタＰＭ１２、ＰＭ１３は共にオフ状態となる。
【００９９】
その後、入力信号の取り込み期間としての、信号ＣＰＰがＨレベルとなる期間においては、ＮＭＯＳトランジスタＮＭ１１、ＮＭ１２が共にオン状態となる。そして、入力される信号Ｄ及び信号ＤＢにより、差動対であるＮＭＯＳトランジスタＮＭ１３、ＮＭ１４ののうち、いずれかがオン状態となる。
【０１００】
例えば、データ入力側から、Ｈレベルの信号ＤとＬレベルの信号ＤＢとが入力された場合、ＮＭＯＳトランジスタＮＭ１３がオン状態となるため、ノードｄにおける寄生容量にはプリチャージによる電荷は蓄積されない。また、このとき、ＮＭＯＳトランジスタＮＭ１４がオフ状態となる。
【０１０１】
すなわち、信号ＣＰＰ及び信号Ｄが共にＨレベルの状態においては、ノードＤ１と基準電位端子Ｖｏとがオンし、ノードＤ１にプリチャージされていた電荷がディスチャージされ、ノードＤ１がＬレベルとなる。なお、このとき、ノードｄには電荷が蓄積されていないため、ディスチャージされる電荷はノードＤ１に蓄積されているもののみとなる。すなわち、比較的少ない電荷のディスチャージによって、ノードＤ１はＨレベルからＬレベルに変化することとなるため、ノードＤ１の変化は、比較的急峻に行われる。一方、ＮＭＯＳトランジスタＮＭ１４がオフ状態となっているため、ノードＥは、プリチャージされた電荷がディスチャージされることなく、Ｈレベルを保持する。
【０１０２】
ノードＤ１がＬレベルであり、かつ、ノードＥがＨレベルである場合には、ＰＭＯＳトランジスタＰＭ１２がオフ状態となり、また、ＰＭＯＳトランジスタＰＭ１３がオン状態となる。これにより、ノードＥがＨレベルとして補強されるため、パルスジェネレータ２Ｂは、従来に比べ、セットアップ時間及びホールド時間が共に短くなるような特性を有している。
【０１０３】
ノードＤ１がＬレベルとして決定されると、Ｌレベルの信号ＳＢが出力される。一方、ノードＥがＨレベルとして決定されると、Ｈレベルの信号ＲＢが出力される。そして、ラッチ回路３は、Ｌレベルの信号ＳＢ及びＨレベルの信号ＲＢが入力されると、Ｈレベルの信号Ｑ及びＬレベルの信号ＱＢをデータ出力側に対して出力する。
【０１０４】
なお、信号ＱがＬレベルからＨレベルに変化するまでの時間は、信号ＳＢに基づく論理値が反転する時間に略比例して増加する。また、信号ＳＢがＨレベルからＬレベルに変化するまでの時間は、電圧供給端子と基準電位端子との間を結ぶ一の経路上における（電流量が同じ場合）寄生容量に蓄積された電荷量の大きさに略比例して増加する時間である。そのため、前記寄生容量に蓄積された電荷量の大きさが少ない程、信号Ｄが入力されてから信号Ｑが出力されるまでの時間は短くなる。すなわち、前記寄生容量に蓄積される電荷量を少なくすればする程、半導体集積回路装置１は高速に動作することができる。本実施形態の半導体集積回路装置１は、前述したように、ディスチャージされ得る電荷を有するノードが１箇所のみであるという回路構成をパルスジェネレータ２Ｂが有することにより、高速な動作を行うことができる。
【０１０５】
その後、信号ＣＰＰがＨレベルからＬレベルに変化すると、Ｌレベルの信号ＣＰＰが、ＰＭＯＳトランジスタＰＭ１１、ＰＭ１４およびＮＭＯＳトランジスタＮＭ１１、ＮＭ１２の各ゲートに入力される。これにより、ＰＭＯＳトランジスタＰＭ１１、ＰＭ１４がオン状態となり、また、ＮＭＯＳトランジスタＮＭ１１、ＮＭ１２がオフ状態となる。ＰＭＯＳトランジスタＰＭ１１がオン状態となると、電圧供給端子ＶｃｃとノードＤ１とが導通する。そのため、電圧供給端子Ｖｃｃの電位が、ノードＤ１にプリチャージされると共に、ノードＤ１がＨレベルとなる。ノードＤ１がＨレベルとなると、ラッチ回路３にはＨレベルの信号ＳＢが入力される。また、ノードＥの電位に基づき、ラッチ回路３にはＨレベルの信号ＲＢが入力される。
【０１０６】
ラッチ回路３は、Ｈレベルの信号ＳＢ及び信号ＲＢが入力されると、各々Ｈレベル及びＬレベルに保持された状態の信号Ｑ及び信号ＱＢをデータ出力側に対して出力する。
【０１０７】
また、パルスジェネレータ２は、図１６に示すようなパルスジェネレータ２Ｂ１として構成されるものであっても良い。図１６は、図１０のパルスジェネレータの変形例としての回路構成を示す図である。図１６のパルスジェネレータ２Ｂ１は、図１０のパルスジェネレータ２ＢからＰＭＯＳトランジスタＰＭ１２、ＰＭ１３とが取り除かれたような構成と略同様の構成である。そして、パルスジェネレータ２Ｂ１は、入力端部として、半導体集積回路装置１のデータ入力側に、Ｄ入力端子と、ＱＢ入力端子とを有する。
【０１０８】
充電手段としてのＰＭＯＳトランジスタＰＭ１５は、ゲートに入力される信号ＣＰＰに基づき、電源端子としての電圧供給端子Ｖｃｃに接続されたソースとノードＤ１に接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。そのため、ＰＭＯＳトランジスタＰＭ１５は、信号ＣＰＰに基づき、電圧供給端子ＶｃｃとノードＤ１との間をオン状態とすることにより、寄生容量が生じるノードＤ１のプリチャージを行うことができる。
【０１０９】
充電手段としてのＰＭＯＳトランジスタＰＭ１６は、ゲートに入力される信号ＣＰＰに基づき、電源端子としての電圧供給端子Ｖｃｃに接続されたソースとノードＥに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。そのため、ＰＭＯＳトランジスタＰＭ１６は、信号ＣＰＰに基づき、電圧供給端子ＶｃｃとノードＥとの間をオン状態とすることにより、寄生容量が生じるノードＥのプリチャージを行うことができる。
【０１１０】
また、パルスジェネレータ２Ｂ１は、入力端子がＤ入力端子及びＱＢ入力端子に接続された、ＡＮＤ論理回路ＡＮＤ１１と、ＮＯＲ論理回路ＮＯＲ１１とを有する。
【０１１１】
ＡＮＤ論理回路ＡＮＤ１１は、信号Ｄ及び信号ＱＢに基づいた出力信号を、出力端子が接続されたＮＭＯＳトランジスタＮＭ１３のゲートに対して出力する。
【０１１２】
ＮＯＲ論理回路ＮＯＲ１１は、信号Ｄ及び信号ＱＢに基づいた出力信号を、出力端子が接続されたＮＭＯＳトランジスタＮＭ１４のゲートに対して出力する。
【０１１３】
また、図１６に示すパルスジェネレータ２Ｂ１は、図１０のパルスジェネレータ２Ｂと同様の効果が得られる。さらに、パルスジェネレータ２Ｂ１は、信号Ｑと同一の論理値である信号Ｄが入力された場合、ＮＭＯＳトランジスタＮＭ１３、ＮＭ１４をオフ状態とする。そのため、パルスジェネレータ２Ｂ１は、冗長な内部遷移をなくすことにより、パルスジェネレータ２Ｂに比べて電力消費が低減した状態において動作することが可能である。
【０１１４】
さらに、パルスジェネレータ２Ｂ１は、パルスジェネレータ２Ｂに比べ、回路構成に要するトランジスタ数が少なく済み、その結果、より少ない電力により動作することができる。
【０１１５】
以上に述べたように、本実施形態の半導体集積回路装置１に用いられるパルスジェネレータは、電圧供給端子と基準電位端子との間を結ぶ一の経路上において、電荷が蓄積されるノードが１箇所しかない。そのため、本実施形態の半導体集積回路装置１は、前記一の経路上において、少なくとも３箇所のノードに電荷が蓄積される従来の半導体集積回路装置よりも電荷量が小さくなるため、従来の半導体集積回路装置よりも電荷量の大きさが小さくなるため、出力信号に基づく論理値が反転するまでの時間を短くすることができる。その結果、本実施形態の半導体集積回路装置１は、従来の半導体集積回路装置に比べてより高速に動作することができる。
【０１１６】
なお、図１０及び図１６に示したパルスジェネレータ及び図１１に示したパルスドクロック生成回路の回路構成は、具体的な回路構成の一例であり、本発明は以上に述べた本実施形態における回路構成のみに限定されるものではない。そのため、本実施形態の半導体集積回路装置１が有するパルスジェネレータは、前述したような作用と同様の作用を有していれば、発明の要旨を逸脱しない範囲において回路構成を種々変更することができる。
【０１１７】
（第３の実施形態）
図１７及び図１８は、本発明の第３の実施形態に係るものである。なお、第１の実施形態及び第２の実施形態と同様の構成を持つ部分については、詳細説明は省略する。また、第１の実施形態及び第２の実施形態と同様の構成要素については、同一の符号を用いて説明は省略する。
【０１１８】
本実施形態の半導体集積回路装置１は、パルスジェネレータ２と、ラッチ回路３Ａとを有する。また、パルスジェネレータ２及びラッチ回路３Ａは、図１に示す接続状態と同様の接続がなされ、半導体集積回路装置１としては図２に示すような真理値に基づく動作を行う。
【０１１９】
また、本実施形態の半導体集積回路装置１は、図１０に示す構成と略同様の回路構成であって、信号ＣＰＰと、信号ＣＰＰの反転信号ＣＰＰＢとを出力する、図示しないパルスドクロック生成回路を有する。さらに、ラッチ回路３Ａの入力端部には、信号ＣＰＰを入力するためのノード（以下、ＣＰＰ入力端子と記す）と、信号ＣＰＰＢを入力するためのノード（以下、ＣＰＰＢ入力端子と記す）とが設けられている。
【０１２０】
図１７は、本実施形態に係る半導体集積回路装置が有するラッチ回路の具体的な回路構成の一例を示す図である。信号ＳＢは、ＰＭＯＳトランジスタＰＭ３１のゲートと、インバータＩＮＶ３２の入力端子とに接続されたＳＢ入力端子に入力される。また、信号ＲＢは、インバータＩＮＶ３１の入力端子と、ＰＭＯＳトランジスタＰＭ３６のゲートとに接続されたＲＢ入力端子に入力される。
【０１２１】
ＰＭＯＳトランジスタＰＭ３１は、ゲートに入力される信号ＳＢに基づき、電圧供給端子Ｖｃｃに接続されたソースと、ノードＦ１を介しＮＭＯＳトランジスタＮＭ３１のドレインに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。そのため、ＰＭＯＳトランジスタＰＭ３１は、信号ＳＢに基づいてオン状態となることにより、ノードＦ１をＨレベルとすることができる。
【０１２２】
インバータＩＮＶ３１は、入力端から入力される信号ＲＢに基づき、ＮＭＯＳトランジスタＮＭ３１のゲートに対して信号Ｒを出力する。
【０１２３】
ＮＭＯＳトランジスタＮＭ３１は、ゲートに入力される信号Ｒに基づき、基準電位端子Ｖｏに接続されたソースとノードＦ１に接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。そのため、ＮＭＯＳトランジスタＮＭ３１は、信号Ｒに基づいてオン状態となることにより、ノードＦ１をＬレベルとすることができる。
【０１２４】
なお、ＰＭＯＳトランジスタＰＭ３１とＮＭＯＳトランジスタＮＭ３１とは、電圧供給端子Ｖｃｃと基準電位端子Ｖｏとの間において縦続接続されている。
【０１２５】
ＰＭＯＳトランジスタＰＭ３６は、ゲートに入力される信号ＲＢに基づき、電圧供給端子Ｖｃｃに接続されたソースとノードＧ１に接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。そのため、ＰＭＯＳトランジスタＰＭ３６は、信号ＲＢに基づいてオン状態となることにより、ノードＧ１をＨレベルとすることができる。
【０１２６】
インバータＩＮＶ３２は、入力端から入力される信号ＳＢに基づき、ＮＭＯＳトランジスタＮＭ３６のゲートに対して信号Ｓを出力する。
【０１２７】
ＮＭＯＳトランジスタＮＭ３６は、ゲートに入力される信号Ｓに基づき、基準電位端子Ｖｏに接続されたソースとノードＧ１に接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。そのため、ＮＭＯＳトランジスタＮＭ３６は、信号Ｓに基づいてオン状態となることにより、ノードＧ１をＬレベルとすることができる。
【０１２８】
なお、ＰＭＯＳトランジスタＰＭ３６とＮＭＯＳトランジスタＮＭ３６とは、電圧供給端子Ｖｃｃと基準電位端子Ｖｏとの間において縦続接続されている。
【０１２９】
また、状態遷移回路３ｂは、ＮＭＯＳトランジスタＮＭ３１、ＮＭ３６と、ＰＭＯＳトランジスタＰＭ３１、ＰＭ３６と、インバータＩＮＶ３１、ＩＮＶ３２とからなり、これらが前述したような構成を有することにより、信号Ｑ及び信号ＱＢの論理状態を遷移させる。
【０１３０】
ノードＦ１の電位に基づく信号Ｑは、半導体集積回路装置１のデータ出力側に出力される。ノードＦ１は、状態保持回路３ａ内のノードＦ２にも接続されている。そして、出力ノードとしてのノードＦ２は、ＰＭＯＳトランジスタＰＭ３４及びＮＭＯＳトランジスタＮＭ３４のゲートに接続されている。信号Ｑは、ＰＭＯＳトランジスタＰＭ３４及びＮＭＯＳトランジスタＮＭ３４のゲートにも与えられる。
【０１３１】
ＰＭＯＳトランジスタＰＭ３４は、ゲートに入力される信号Ｑに基づき、電圧供給端子Ｖｃｃに接続されたソースとＰＭＯＳトランジスタＰＭ３５のソースに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【０１３２】
ＮＭＯＳトランジスタＮＭ３４は、ゲートに入力される信号Ｑに基づき、基準電位端子Ｖｏに接続されたソースとＮＭＯＳトランジスタＮＭ３５のソースに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【０１３３】
ノードＧ１の電位に基づく信号ＱＢは、半導体集積回路装置１のデータ出力側に出力される。ノードＧ１は、状態保持回路３ａ内のノードＧ２にも接続されている。そして、出力ノードとしてのノードＧ２は、ＰＭＯＳトランジスタＰＭ３２及びＮＭＯＳトランジスタＮＭ３２のゲートに接続されている。信号ＱＢは、ＰＭＯＳトランジスタＰＭ３２及びＮＭＯＳトランジスタＮＭ３２のゲートにも与えられる。
【０１３４】
ＰＭＯＳトランジスタＰＭ３２は、ゲートに入力される信号ＱＢに基づき、電圧供給端子Ｖｃｃに接続されたソースとＰＭＯＳトランジスタＰＭ３３のソースに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【０１３５】
ＮＭＯＳトランジスタＮＭ３２は、ゲートに入力される信号ＱＢに基づき、基準電位端子Ｖｏに接続されたソースとＮＭＯＳトランジスタＮＭ３３のソースに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【０１３６】
図１７に示すＰＭＯＳトランジスタＰＭ３３、ＰＭ３５は、信号ＣＰＰが各々のゲートに入力されることにより動作を行う。また、ＮＭＯＳトランジスタＮＭ３３、ＮＭ３５は、信号ＣＰＰＢが各々のゲートに入力されることにより動作を行う。これらＰＭＯＳトランジスタＰＭ３３、ＰＭ３５およびＮＭＯＳトランジスタＮＭ３３、ＮＭ３５は、スイッチング手段の一部を構成している。
【０１３７】
なお、信号ＣＰＰが生成される際に、本実施形態の半導体集積回路装置１が有するパルスドクロック生成回路において行われる動作は、第２の実施形態において述べたような動作と略同様である。また、信号ＣＰＰＢは、信号ＣＰＰを図示しないインバータによって反転させることによって得られる信号である。
【０１３８】
ＰＭＯＳトランジスタＰＭ３３は、ゲートに入力される信号ＣＰＰに基づき、ＰＭＯＳトランジスタＰＭ３２のドレインに接続されたソースとノードＦ２に接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。ＰＭＯＳトランジスタＰＭ３５は、ゲートに入力される信号ＣＰＰに基づき、ＰＭＯＳトランジスタＰＭ３４のドレインに接続されたソースとノードＧ２に接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【０１３９】
また、ＮＭＯＳトランジスタＮＭ３３は、ゲートに入力される信号ＣＰＰＢに基づき、ＮＭＯＳトランジスタＮＭ３２のドレインに接続されたソースとノードＦ２に接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。ＮＭＯＳトランジスタＮＭ３５は、ゲートに入力される信号ＣＰＰＢに基づき、ＮＭＯＳトランジスタＮＭ３４のドレインに接続されたソースと、ノードＧ２に接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【０１４０】
ＰＭＯＳトランジスタＰＭ３２、ＰＭ３３およびＮＭＯＳトランジスタＮＭ３３、ＮＭ３２は、電圧供給端子Ｖｃｃと基準電位端子Ｖｏとの間において縦続接続されている。ＰＭＯＳトランジスタＰＭ３２、ＰＭ３３およびＮＭＯＳトランジスタＮＭ３３、ＮＭ３２は、ノードＦ２の電位を保持することにより、出力信号としての信号Ｑの状態を保持する状態保持回路３ａの一部を構成する。
【０１４１】
なお、ＰＭＯＳトランジスタＰＭ３４、ＰＭ３５およびＮＭＯＳトランジスタＮＭ３５、ＮＭ３４は、電圧供給端子Ｖｃｃと基準電位端子Ｖｏとの間において縦続接続されている。ＰＭＯＳトランジスタＰＭ３４、ＰＭ３５およびＮＭＯＳトランジスタＮＭ３５、ＮＭ３４は、ノードＧ２の電位を保持することにより、出力信号としての信号ＱＢの状態を保持する状態保持回路３ａの一部を構成する。
【０１４２】
以上述べた構成によると、ＰＭＯＳトランジスタＰＭ３４は、Ｈレベルの信号Ｑが入力された場合にオフし、Ｌレベルの信号Ｑが入力された場合にオンする。また、ＮＭＯＳトランジスタＮＭ３４は、Ｌレベルの信号Ｑが入力された場合にオフし、Ｈレベルの信号Ｑが入力された場合にオンする。従って、ＰＭＯＳトランジスタＰＭ３５及びＮＭＯＳトランジスタＮＭ３５が共にオンしている場合、Ｈレベルの信号ＱはＬレベルに変換されてノードＧ２に現れ、また、Ｌレベルの信号ＱはＨレベルに変換されてノードＧ２に現れる。すなわち、ＰＭＯＳトランジスタＰＭ３４及びＮＭＯＳトランジスタＮＭ３４により、信号Ｑを入力とし、信号ＱＢを出力とするインバータ回路が構成される。同様に、ＰＭＯＳトランジスタＰＭ３２及びＮＭＯＳトランジスタＮＭ３２により、信号ＱＢを入力とし、信号Ｑを出力とするインバータ回路が構成される。そして、これら２つのインバータ回路は、相互の出力が相互の入力となるように接続されており、ノードＦ２及びノードＧ２の電位を保持するような機能を有する。
【０１４３】
次に、本実施形態における半導体集積回路装置１の作用について、例えば、具体的な回路構成として、図１７に示すようなラッチ回路３Ａを採択した際の説明を行う。
【０１４４】
パルスジェネレータ２は、半導体集積回路装置１のデータ入力側から信号Ｄ及び信号ＤＢが入力されると、信号ＣＰがＨレベルとなったタイミングにおいて、信号Ｄ及び信号ＤＢに基づいた信号ＳＢ及び信号ＲＢを生成してラッチ回路３Ａに出力する。また、信号ＣＰは、半導体集積回路装置１が有する図示しないパルスドクロック生成回路に入力されてパルス幅が短縮され、狭幅の信号ＣＰＰ及び信号ＣＰＰＢとして出力される。
【０１４５】
ＰＭＯＳトランジスタＰＭ３１、ＰＭ３６には、各々信号ＳＢの反転信号または信号ＲＢの反転信号が与えられる。また、ＮＭＯＳトランジスタＮＭ３１、ＮＭ３６には、各々信号ＲＢの反転信号または信号ＳＢの反転信号が与えられる。
【０１４６】
信号ＳＢがＬレベルであり、かつ、信号ＲＢがＨレベルである状態においては、ＰＭＯＳトランジスタＰＭ３１及びＮＭＯＳトランジスタＮＭ３６がオンし、また、ＮＭＯＳトランジスタＮＭ３１及びＰＭＯＳトランジスタＰＭ３６がオフする。このとき、ノードＦ１はＨレベルとなり、また、ノードＧ１はＬレベルとなる。
【０１４７】
逆に、信号ＳＢがＨレベルであり、かつ、信号ＲＢがＬレベルである状態においては、ＰＭＯＳトランジスタＰＭ３１及びＮＭＯＳトランジスタＮＭ３６がオフし、また、ＮＭＯＳトランジスタＮＭ３１及びＰＭＯＳトランジスタＰＭ３６がオンする。このとき、ノードＦ１はＬレベルとなり、また、ノードＧ１はＨレベルとなる。
【０１４８】
信号ＣＰＰがＬレベルである期間（信号ＣＰＰＢがＨレベルである期間）においては、前述したように、信号ＳＢ及び信号ＲＢは共にＨレベルである。この場合、ＰＭＯＳトランジスタＰＭ３１、ＰＭ３６およびＮＭＯＳトランジスタＮＭ３１、ＮＭ３６は、全てオフとなっているため、ノードＦ１及びノードＧ１の電位に影響を与えることはない。すなわち、信号ＣＰＰがＬレベルである期間においては、ノードＦ１及びノードＧ１の電位は、状態保持回路３ａによって保持される。
【０１４９】
また、信号ＣＰＰがＬレベルである期間においては、ＰＭＯＳトランジスタＰＭ３３、ＰＭ３５およびＮＭＯＳトランジスタＮＭ３３、ＮＭ３５は、全てオンとなっている。そのため、状態保持回路３ａにおいては、ＰＭＯＳトランジスタＰＭ３４及びＮＭＯＳトランジスタＮＭ３４による、信号Ｑを入力とし、信号ＱＢを出力とするインバータ回路と、ＰＭＯＳトランジスタＰＭ３２及びＮＭＯＳトランジスタＮＭ３２による、信号ＱＢを入力とし、信号Ｑを出力とするインバータ回路とが、構成されることとなる。そして、これら２つのインバータ回路は、ノードＦ１及びノードＧ１に各々接続された、ノードＦ２及びノードＧ２の電位を保持する。
【０１５０】
取り込み期間である、信号ＣＰＰがＨレベルである期間（信号ＣＰＰＢがＬレベルである期間）においては、ＰＭＯＳトランジスタＰＭ３３、ＰＭ３５およびＮＭＯＳトランジスタＮＭ３３、ＮＭ３５は、全てオフとなっている。そのため、状態保持回路３ａにおいて、相互接続された２つのインバータ回路を構成する、ＰＭＯＳトランジスタＰＭ３２、ＰＭ３４およびＮＭＯＳトランジスタＮＭ３２、ＮＭ３４は、ノードＦ２及びノードＧ２と電気的に切り離された状態となる。このような状態において、信号ＳＢ及び信号ＲＢの論理レベルに応じてノードＦ１及びノードＧ１の電位が変化するものとする。この場合には、ノードＦ２及びノードＧ２には、状態保持回路３ａにおいて構成されるインバータ回路が電気的に接続されていないため、ノードＦ１及びノードＧ１のＨレベルからＬレベルへの変化またはＬレベルからＨレベルへの変化は、ＰＭＯＳトランジスタＰＭ３２、ＰＭ３４およびＮＭＯＳトランジスタＮＭ３２、ＮＭ３４の影響をうけることなく、急峻に行われる。
【０１５１】
非特許文献１において提案されている状態保持回路は、動作の際に、本実施形態の状態保持回路３ａと異なり、信号ＣＰＰ及び信号ＣＰＰＢではなく、信号ＲＢ、信号ＳＢ、信号Ｒ及び信号Ｓの４つの信号が必要となる。また、前記４つの信号は、前記状態保持回路に入力される際に、前記状態保持回路におけるゲート容量により各々の遅延が大きくなった状態において入力される。そのため、半導体集積回路装置１のラッチ回路として、非特許文献１において提案されている状態保持回路を有するラッチ回路を採択した場合、該半導体集積回路全体の動作速度が低下することとなる。しかし、半導体集積回路装置１のラッチ回路として、状態保持回路３ａを有するラッチ回路３Ａを採択した場合、状態保持回路３ａが信号ＣＰＰ及び信号ＣＰＰＢにより動作するため、前述したようなゲート容量による信号ＲＢ、信号ＳＢ、信号Ｒ及び信号Ｓ各々の遅延が軽減され、半導体集積回路装置１全体の動作速度を高速化することができる。
【０１５２】
なお、本実施形態のラッチ回路３Ａは、状態保持回路３ａを状態保持回路３ａ１として変更することにより、信号ＣＰＰ及び信号ＣＰＰＢを用いずに動作を行うことができるような、図１８に示すラッチ回路３Ａ１として構成されるものであっても良い。図１８は、図１７のラッチ回路の変形例としての回路構成を示す図である。
【０１５３】
ラッチ回路３Ａ１の状態保持回路３ａ１は、状態保持回路３ａからＰＭＯＳトランジスタＰＭ３３、ＰＭ３５を取り除き、ドレインがノードＦ２に接続されたＰＭＯＳトランジスタＰＭ３２と、ドレインがノードＧ２に接続されたＰＭＯＳトランジスタＰＭ３４とを有する構成となっている。そして、状態保持回路３ａ１においては、ＰＭＯＳトランジスタＰＭ３２のソースには信号ＲＢが与えられ、また、ＰＭＯＳトランジスタＰＭ３４のソースには信号ＳＢが与えられる。
【０１５４】
また、状態保持回路３ａ１は、ＮＭＯＳトランジスタＮＭ３３の代わりにＮＭＯＳトランジスタＮＭ４１が設けられ、ＮＭＯＳトランジスタＮＭ３５の代わりにＮＭＯＳトランジスタＮＭ４２が設けられているような構成となっている。ＮＭＯＳトランジスタＮＭ４１、ＮＭ４２で、スイッチング手段の一部を構成している。
【０１５５】
ＮＭＯＳトランジスタＮＭ４１は、ゲートに入力される信号ＳＢに基づき、ＮＭＯＳトランジスタＮＭ３２のドレインに接続されたソースとノードＦ２に接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【０１５６】
ＮＭＯＳトランジスタＮＭ４２は、ゲートに入力される信号ＲＢに基づき、ＮＭＯＳトランジスタＮＭ３４のドレインに接続されたソースとノードＧ２に接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【０１５７】
以上述べたような状態保持回路３ａ１は、信号ＳＢ及び信号ＲＢに基づき、ノードＦ２及びノードＧ２の電位を保持するような機能を有している。
【０１５８】
次に、図１８に示すようなラッチ回路３Ａ１を採用した際の半導体集積回路装置１の作用について説明を行う。例えば、ノードＦ１がＬレベルであり、かつ、ノードＧ１がＨレベルである場合を考える。このとき、Ｈレベルの信号ＳＢとＨレベルの信号ＲＢがラッチ回路３Ａ１に入力されると、ＰＭＯＳトランジスタＰＭ３１、ＰＭ３６およびＮＭＯＳトランジスタＮＭ３１、ＮＭ３６の各々がオフ状態になるため、ノードＦ１及びノードＧ１の状態は遷移しない。また、前述したような状態においては、ＮＭＯＳトランジスタＮＭ４１、ＮＭ４２が共にオン状態となり、さらに、ＰＭＯＳトランジスタＰＭ３２、ＰＭ３４のソースは各々Ｈレベルになる。これにより、状態保持回路３ａ１は、ＰＭＯＳトランジスタＰＭ３２及びＮＭＯＳトランジスタＮＭ３２を有して構成される第１のインバータと、ＰＭＯＳトランジスタＰＭ３４及びＮＭＯＳトランジスタＮＭ３４を有して構成される第２のインバータとからなる、２個のインバータ回路と等価な回路構成を有する。そして、第１のインバータ回路は、入力される信号ＱＢを反転してノードＦ２に出力し、第２のインバータ回路は、入力される信号Ｑを反転してノードＧ２に出力する。状態保持回路３ａ１がこのような構成を有することにより、ノードＦ１及びノードＧ１の状態が維持される。
【０１５９】
また、例えば、ノードＦ１がＬレベルであり、かつ、ノードＧ１がＨレベルである状態において、Ｌレベルの信号ＳＢ及びＨレベルの信号ＲＢがラッチ回路３Ａ１に入力される場合を考える。このとき、信号ＱがＬレベルであるため、ＰＭＯＳトランジスタＰＭ３４がオン状態となっている。また、信号ＳＢがＬレベルであるため、ＰＭＯＳトランジスタＰＭ３４のソースはＬレベルとなっている。そのため、ノードＧ２は、ＰＭＯＳトランジスタＰＭ３４を経路とするディスチャージが発生することにより、ＨレベルからＬレベルに遷移する。なお、このとき、状態保持回路３ａ１における他の経路は、ＮＭＯＳトランジスタＮＭ３４、ＮＭ４１及びＰＭＯＳトランジスタＰＭ３２が全てオフであるため、オフ状態となっている。
【０１６０】
さらに、このとき、Ｌレベルの信号ＳＢにより、ＰＭＯＳトランジスタＰＭ３１がオン状態となるため、ノードＦ１がＨレベルに遷移する。また、このとき、Ｈレベルの信号ＳＢにより、ＮＭＯＳトランジスタＮＭ３６がオン状態となるため、ノードＧ１がＬレベルに遷移する。ラッチ回路３Ａ１においては、信号Ｑ及び信号ＱＢが以上に述べたように遷移することにより、Ｑ信号がＨレベルとなり、ＱＢ信号がＬレベルとなる。
【０１６１】
以上に述べたように、本実施形態の半導体集積回路装置１に用いられるラッチ回路３Ａにおける状態保持回路３ａは、非特許文献１において提案された状態保持回路とは異なり、動作の際に、信号ＲＢ、信号ＳＢ、信号Ｒ及び信号Ｓのうち、いずれの信号も必要としない。そのため、半導体集積回路装置１は、ラッチ回路３Ａが比較的急峻な立上がりエッジまたは立下がりエッジを有して動作することにより、従来に比べてより高速に動作することができる。
【０１６２】
また、本実施形態の半導体集積回路装置１に用いられるラッチ回路３Ａ１における状態保持回路３ａ１は、非特許文献１において提案された状態保持回路とは異なり、動作の際に、信号Ｒ及び信号Ｓを必要としない。そのため、半導体集積回路装置１は、ラッチ回路３Ａ１が比較的急峻な立上がりエッジまたは立下がりエッジを有して動作することにより、従来に比べてより高速に動作することができる。
【０１６３】
また、状態保持回路３ａ１は、クロックパルスである信号ＣＰＰ及びその反転信号である信号ＣＰＰＢを用いずに動作するような半導体集積回路装置において、それらの信号を改めて生成することなく動作することができるため、前記半導体集積回路装置全体における消費電力の低減に寄与できる。
【０１６４】
なお、図１７及び図１８に示した本実施形態の半導体集積回路装置１が有するラッチ回路の回路構成は、具体的な回路構成の一例であり、また、本発明は、以上に述べた本実施形態における回路構成のみに限定されるものではない。そのため、本実施形態の半導体集積回路装置１が有するラッチ回路は、前述したような作用と同様の作用を有していれば、発明の要旨を逸脱しない範囲において回路構成を種々変更することができる。
【０１６５】
下記表１は、上記各実施形態の効果を説明するための表であり、クロック信号ＣＰの立ち上がりから、実際に信号Ｑが出力されるまでの遅延時間の計測結果を示している。表１では非特許文献１に記載されたフリップフロップＳＡＦＦと図４の実施形態のフリップフロップとの遅延時間を比較して示している。表１に示す例では、約１８％の高速化が図られている。
【０１６６】
［表１］
遅延［ｐ秒］
非特許文献１中のＳＡＦＦ              ６７
図４のフリップフロップ              ５５
（第４の実施形態）
図１９は本発明の第４の実施形態に係る半導体集積回路装置を示す回路図である。図１９は単相構造のフリップフロップを採用した例を示している。
【０１６７】
図１９のフリップフロップ５１において、信号Ｄ及び信号ＤＢは、差動構成のＮＭＯＳトランジスタＮＭ５１，ＮＭ５２のゲートに夫々供給される。フリップフロップ５１は、信号Ｄに基づいてプリチャージノードＡのレベルを内部遷移させ、プリチャージノードＡのレベルに応じて状態保持ノードＢのレベルを遷移させるものである。
【０１６８】
プリチャージノードＡは、ＰＭＯＳトランジスタＰＭ５１のソース・ドレイン路、ＰＭＯＳトランジスタＰＭ５２のソース・ドレイン路及びＰＭＯＳトランジスタＰＭ５４のソース・ドレイン路を介して電源端子Ｖｃｃに接続されている。トランジスタＰＭ５１のゲートには信号ＣＰが供給され、トランジスタＰＭ５２のゲートには信号ＣＰＢが供給される。
【０１６９】
プリチャージノードＡは、放電路に接続されており、この放電路には、ＮＭＯＳトランジスタＮＭ５３のソース・ドレイン路及びトランジスタＮＭ５１のソース・ドレイン路が直列接続される。
【０１７０】
また、電源端子Ｖｃｃと状態保持ノードＢとの間の充電経路上には、トランジスタＰＭ５３のソース・ドレイン路が接続される。トランジスタＰＭ５３のゲートは、プリチャージノードＡに接続される。
【０１７１】
状態保持ノードＢは、放電経路に接続されており、この放電経路上には、Ｎ型ＭＯＳトランジスタＮＭ５４のソース・ドレイン路及びＮＭＯＳトランジスタＮＭ５２のソース・ドレイン路が直列接続される。トランジスタＮＭ５１，ＮＭ５２のソースは共通接続され、この接続点はＮＭＯＳトランジスタＮＭ５５のソース・ドレイン路を介して基準電位端子Ｖｏに接続される。
【０１７２】
状態保持ノードＢはインバータＩＮＶ５１の入力端に接続される。インバータＩＮＶ５１の出力端は、インバータＩＮＶ５２の入力端に接続されており、インバータＩＮＶ５２の出力端は、インバータＩＮＶ５１の入力端に接続される。これらのインバータＩＮＶ５１及びインバータＩＮＶ５２によって状態保持回路が構成される。
【０１７３】
トランジスタＮＭ５１，ＮＭ５３，ＮＭ５５，ＰＭ５１，ＰＭ５２，ＰＭ５４によってパルスジェネレータが構成され、トランジスタＮＭ５２，ＮＭ５４，ＰＭ５３及びインバータＩＮＶ５１，ＩＮＶ５２によってラッチ回路が構成される。
【０１７４】
トランジスタＮＭ５５のゲートには、後述する遅延反転回路５１から信号ＣＰＢが供給される。プリチャージ期間には、信号ＣＰはＬレベルであり、トランジスタＰＭ５１はオンである。これにより、プリチャージノードＡはＨレベルに設定される。なお、プリチャージ期間には、信号ＣＰＢはＨレベルである。
【０１７５】
プリチャージ期間が終了して信号ＣＰがＨレベルに変化すると、後述する遅延反転回路５１の遅延時間後に信号ＣＰＢがＨレベルからＬレベルに変化する。遷移期間には、信号ＣＰ及び信号ＣＰＢは、いずれのＨレベルである。この遷移期間には、プリチャージノードＡを充電するトランジスタＰＭ５１，ＰＭ５２はオフであり、トランジスタＰＭ５４もオフであるものとすると、プリチャージノードＡのレベルはプリチャージノードＡに接続された放電路の状態によって決定される。
【０１７６】
遷移期間には、トランジスタＮＭ５３，ＮＭ５５はオンである。信号ＤがＨレベル（信号ＤＢがＬレベル）であれば、トランジスタＮＭ５１はオンとなり、放電路を介してプリチャージノードＡの電荷が放電されて、プリチャージノードＡはＬレベルに内部遷移する。逆に、信号ＤがＬレベルの場合には、トランジスタＮＭ５１はオフで、プリチャージノードＡはＨレベルを維持する。
【０１７７】
プリチャージノードＡがＬレベルの場合には、トランジスタＰＭ５３がオンとなり、状態保持ノードＢは充電される。なお、これは、信号ＤＢがＬレベルの場合であり、状態保持ノードＢに接続された放電経路は遮断されており、状態保持ノードＢは、Ｈレベルに遷移する。
【０１７８】
逆に、プリチャージノードＡがＨレベルの場合には、トランジスタＰＭ５３はオフとなる。遷移期間において信号ＤＢがＨレベルの場合には、放電経路は導通状態となり、状態保持ノードＢはＬレベルに遷移する。
【０１７９】
こうして、遷移期間には、Ｈレベルの信号Ｄによって状態保持ノードＢはＨレベルとなり、Ｌレベルの信号Ｄによって状態保持ノードＢはＬレベルとなる。状態保持ノードＢのレベルがＱ出力として出力される。
【０１８０】
遷移期間以外の期間には、プリチャージノードＡはＨレベルに設定される。従って、トランジスタＰＭ５３はオフであり、状態保持ノードＢに接続された放電経路も非導通状態である。インバータＩＮＶ５１とインバータＩＮＶ５２は、互いに相手の出力が入力されて、状態保持回路を構成する。即ち、遷移期間以外の期間には、インバータＩＮＶ５１及びインバータＩＮＶ５２によって状態保持ノードＢの状態が保持される。
【０１８１】
このように、信号ＣＰ及び信号ＣＰＢが共にＨレベルとなる遷移期間の前の期間に、信号ＣＰをＬレベルにしてノードＡをプリチャージするプリチャージ期間が設定される。このプリチャージ期間においては、図７に示すように、信号ＣＰＢは、Ｈレベルである。従って、プリチャージ期間において、ＮＭＯＳトランジスタＮＭ５５はオンであり、ノードＩの電荷が放電される。これにより、遷移期間の開始時においてはノードＩの寄生容量には電荷が蓄積されておらず、遷移期間の開始直後において、ノードＡの電荷をノードＩまで高速に流すことができ、ノードＡの放電を高速に行うことができる。これにより、遷移期間の開始から比較的短時間でノードＢを充電することができる。
【０１８２】
即ち、本実施形態においても、遷移を高速化して、フリップフリップ動作を高速化させることができる。
【０１８３】
また、本実施形態においては、図５とは異なる遅延反転回路５１を採用する。遅延反転回路５１は、ＰＭＯＳトランジスタＰＭ６１及びＮＭＯＳトランジスタＮＭ６１，ＮＭ６２を有している。電圧供給端子Ｖｃｃと基準電位端子Ｖｏとの間には、トランジスタＰＭ６１のソース・ドレイン路、トランジスタＮＭ６１のソース・ドレイン路及びトランジスタＮＭ６２のソース・ドレイン路が直列接続されている。
【０１８４】
トランジスタＰＭ６１，ＮＭ６１のゲートには信号ＣＰが与えられる。トランジスタＮＭ６２のゲートには電源電圧Ｖｃｃが印加される。トランジスタＰＭ６１，ＮＭ６１同士の接続点は、遅延反転回路５１の出力端となり、ＮＭＯＳトランジスタＮＭ５５のゲートに接続される。
【０１８５】
このように構成された遅延反転回路５１は、信号ＣＰがＬレベルの場合には、トランジスタＰＭ６１がオンとなり、トランジスタＮＭ６１はオフである。トランジスタＮＭ６２は常にオンであり、トランジスタＰＭ６１，ＮＭ６１の接続点（出力端）はＨレベルとなる。
【０１８６】
信号ＣＰがＨレベルになると、トランジスタＰＭ６１はオフ、トランジスタＮＭ６１はオンとなり、出力端は、寄生容量とトランジスタＮＭ６１，ＮＭ６２による抵抗分とで定まる時定数に従って、所定時間後にＬレベルに遷移する。こうして、信号ＣＰがＬレベルからＨレベルに変化した後の所定の遅延時間後に、出力端がＬレベルに変化する。即ち、出力端には、信号ＣＰの遅延反転信号である信号ＣＰＢが現れることになる。
【０１８７】
このような構成によれば、充放電の段数（インバータの段数）が少なく、消費電力を低減させることができる。また、必要なトランジスタ数が少なく、占有面積が小さいという利点もある。
【０１８８】
また、トランジスタＮＭ６２の抵抗分による時定数に従って、信号ＣＰＢはＨレベルからＬレベルに変化する。即ち、信号ＣＰＢの立下りは時定数に応じて緩やかに行われ、遷移期間終了後も、信号ＣＰＢは完全には立ち下がっていない。即ち、トランジスタＮＭ５５は遷移期間終了後も若干の時間電流を流す。
【０１８９】
ところで、遷移期間が長いと、遷移期間中にデータが変化してしまう可能性がある。そこで、遷移期間としては比較的短い時間に設定する必要がある。しかしながら、遷移期間が短いと、プリチャージノードの放電が完全に行われなくなってしまう恐れがある。
【０１９０】
しかし、図１９の遅延反転回路５１を採用すれば、遷移期間の終了後においても、トランジスタＮＭ５５がしばらくの間放電を継続するので、プリチャージノードを確実に放電させることが可能である。
【０１９１】
このように、図１９の遅延反転回路５１を採用することで、遷移期間におけるプリチャージノードの放電を確実にして、動作の安定性を向上させることができる。
【０１９２】
更に、図１９の回路には、上述したように、ＰＭＯＳトランジスタＰＭ５４が追加されている。トランジスタＰＭ５４のゲートには、信号Ｄが供給される。プリチャージノードＡは、信号ＣＰがＬレベルの期間にトランジスタＰＭ５１によって充電され、信号ＣＰＢがＬレベルの期間にトランジスタＰＭ５２によって充電される。遷移期間中においては、これらのトランジスタＰＭ５１，ＰＭ５２をオフにして、プリチャージノードＡを放電可能な状態にしておく必要がある。
【０１９３】
しかしながら、信号ＤがＬレベルの場合には、プリチャージノードＡを放電させる必要はない。そこで、図１９の例では、トランジスタＰＭ５４によって、遷移期間中であっても、信号ＤがＬレベルの場合には、プリチャージノードＡを充電するようになっている。
【０１９４】
これにより、プリチャージノードＡを確実にＨレベルに維持することができ、ノイズに強い回路を得ることができる。
【０１９５】
図２０は図１９の半導体集積回路装置の変形例を示す回路図である。図２０において図１９と同一の構成要素には同一符号を付して説明を省略する。
【０１９６】
図２０の回路は、図１８のインバータＩＮＶ５２としてインバータＩＮＶ５２’を採用した点が図１９の回路と異なる。
【０１９７】
インバータＩＮＶ５２’は、ＰＭＯＳトランジスタＰＭ７１〜ＰＭ７３及びＮＭＯＳトランジスタＮＭ７１，ＮＭ７２によって構成されている。電圧供給端子Ｖｃｃと基準電位端子Ｖｏとの間には、インバータを構成するトランジスタＰＭ７１，ＮＭ７１が設けられる。これらのトランジスタＰＭ７１，ＮＭ７１のゲートには、インバータＩＮＶ５１の出力が与えられる。
【０１９８】
トランジスタＰＭ７１，ＮＭ７１相互間には、出力状態維持部を制御するためのトランジスタＰＭ７２，ＰＭ７３，ＮＭ７２が設けられる。トランジスタＰＭ７２，ＰＭ７３のソース・ドレイン路同士は並列接続され、並列接続されたソース・ドレイン路の一端は、トランジスタＰＭ７１のソース・ドレイン路を介して電源供給端子Ｖｃｃに接続され、他端は、トランジスタＮＭ７２のソース・ドレイン路及びトランジスタＮＭ７１のソース・ドレイン路を介して基準電位端子Ｖｏに接続される。
【０１９９】
トランジスタＰＭ７２，ＰＭ７３のソース・ドレイン路とトランジスタＮＭ７２のソース・ドレイン路との接続点が、ＱＢ出力端子及びインバータＩＮＶ５１の入力端に接続される。
【０２００】
トランジスタＰＭ７１，ＮＭ７１は、ゲートにインバータＩＮＶ５１の出力である信号ＱＢが与えられてＱ出力端子に信号Ｑを出力するインバータを構成する。即ち、トランジスタＰＭ７１，ＮＭ７１は、インバータＩＮＶ５１と共に互いに相手の出力が入力される２つのインバータであり、これらのインバータによってＱ出力端子の状態を維持する出力状態維持部が構成される。
【０２０１】
一方、トランジスタＰＭ７２，ＰＭ７３，ＮＭ７２によって、出力状態維持部を制御する出力状態維持制御部が構成される。トランジスタＮＭ７２のゲートには、遷移期間においてＬレベルとなり、他の期間においてＨレベルとなる制御信号Ａが供給される。これにより、トランジスタＮＭ７２は、遷移期間以外の期間に導通し、遷移期間には導通が遮断される。
【０２０２】
また、信号ＣＰのＬレベル期間には、トランジスタＰＭ７２がオンとなり、信号ＣＰＢのＬレベル期間には、トランジスタＰＭ７３がオンとなる。従って、これらのトランジスタＰＭ７２，ＰＭ７３も、遷移期間以外の期間にのみ導通する。
【０２０３】
従って、遷移期間以外の期間には、トランジスタＰＭ７１，ＮＭ７１及びインバータＩＮＶ５１によって構成される出力状態維持部による状態維持動作が行われ、遷移期間には、出力状態維持部の動作は停止しＱＢ出力端子の状態は維持されない。
【０２０４】
出力状態維持制御部を設けることによって、遷移期間において出力状態維持部の動作を停止させることができ、ＱＢ出力端子の遷移を容易にし、動作の安定性を向上させることができる。
【０２０５】
（第５の実施形態））
図２１は本発明の第５の実施形態に係る半導体集積回路装置を示す回路図である。図２１は冗長な内部遷移を抑制して、低消費電力化を図るフリップフロップ６０に適用したものである。図２１において図１９及び図５と同一の構成要素には同一符号を付して説明を省略する。
【０２０６】
本実施形態はクロック制御回路６１を付加した点が第４の実施形態と異なる。なお、図２１では遅延反転回路１１ａを採用しているが、図１９の遅延反転回路５１を採用してもよい。
【０２０７】
クロック制御回路６１は排他的論理和回路ＥＸ６１とＡＮＤ論理回路ＡＮＤ６１によって構成される。排他的論理和回路ＥＸ６１には信号Ｄ，Ｑが入力される。排他的論理和回路ＥＸ６１は信号Ｄ，Ｑの排他的論理和演算を行って、演算結果をＡＮＤ論理回路ＡＮＤ６１に出力する。ＡＮＤ論理回路６１には信号ＣＰも与えられる。ＡＮＤ論理回路６１は、２入力のＡＮＤ演算結果をトランジスタＮＭ５３のゲートに供給する。
【０２０８】
このように構成された実施形態においては、信号Ｄ，Ｑが同一論理である場合には、排他的論理和回路ＥＸ６１の出力はＬレベルであり、信号Ｄ，Ｑの論理が異なる場合には、排他的論理和回路ＥＸ６１の出力はＨレベルである。ＡＮＤ論理回路ＡＮＤ６１は、排他的論理和回路ＥＸ６１の出力がＨレベルの場合に、信号ＣＰをトランジスタＮＭ５３のゲートに与え、排他的論理和回路ＥＸ６１の出力がＬレベルの場合には、ＬレベルをトランジスタＮＭ５３のゲートに与える。
【０２０９】
上述した図８の例で説明したように、信号Ｑと同一論理の信号Ｄが入力された場合には、プリチャージノードＡの電位をディスチャージさせる必要はない。そこで、本実施形態においては、不要な内部遷移を生じさせないために、信号Ｄ，ＱＢが同一論理の場合には、トランジスタＮＭ５３のゲートにＬレベルの信号を与える。これにより、信号Ｄ，ＱＢが同一論理の場合には、トランジスタＮＭ５３をオフにして、プリチャージノードＡの放電路を遮断する。また、信号Ｄ，Ｑが異なる論理の場合には、通常と同様に、トランジスタＮＭ５３のゲートに信号ＣＰを供給する。
【０２１０】
こうして、本実施の形態では、冗長な内部遷移を減らすことができ、低消費電力化を図ることができる。
【０２１１】
図２２は図２１の半導体集積回路装置の変形例を示す回路図である。図２２において図２１と同一の構成要素には同一符号を付して説明を省略する。
【０２１２】
図２２のフリップフロップ６２はＡＮＤ論理回路ＡＮＤ６１に代えて、ＡＮＤ論理回路ＡＮＤ６２を採用した点が図２１のフリップフロップ６０と異なる。
【０２１３】
ＡＮＤ論理回路ＡＮＤ６２には信号Ｄ，ＱＢ，ＣＰが入力される。ＡＮＤ論理回路ＡＮＤ６２は信号Ｄ，Ｑ，ＣＰの論理積演算を行って、演算結果をトランジスタＮＭ５３のゲートに与える。
【０２１４】
このように構成された変形例においては、信号Ｄ，ＱＢがいずれもＨレベルである場合に、信号ＣＰをトランジスタＮＭ５３のゲートに与え、信号Ｄ，ＱＢのいずれか一方又は両方がＬレベルの場合には、ＬレベルをトランジスタＮＭ５３のゲートに与える。
【０２１５】
上述した図８の例で説明したように、信号ＱＢと異なる論理の信号Ｄが入力された場合には、プリチャージノードＡの電位をディスチャージさせる必要はない。また、信号ＱＢ，ＤがいずれもＬレベルの場合にも、プリチャージノードＡの電位をディスチャージさせる必要はない。そこで、図２２の回路では、不要な内部遷移を生じさせないために、信号Ｄ，ＱＢの一方又は両方がＬレベルの場合には、トランジスタＮＭ５３のゲートにＬレベルの信号を与える。これにより、トランジスタＮＭ５３をオフにして、プリチャージノードＡの放電路を遮断する。また、信号Ｄ，ＱＢのいずれもＨレベルの場合には、通常と同様に、トランジスタＮＭ５３のゲートに信号ＣＰを供給する。
【０２１６】
こうして、図２２の例においても、冗長な内部遷移を減らすことができ、低消費電力化を図ることができる。
【０２１７】
図２３は図１９の半導体集積回路装置の他の例を示す回路図である。図２３において図１９と同一の構成要素には同一符号を付して説明を省略する。
【０２１８】
図２３の回路は、プリチャージノードＡ及び状態保持ノードＢの放電経路上の各トランジスタと、それ以外のトランジスタとで異なるＶｔｈのトランジスタを採用した点が図１９の回路と異なるのみである。
【０２１９】
例えば、ＰＭＯＳトランジスタＰＭＨ５１〜ＰＭＨ５４としては、ＮＭＯＳトランジスタＮＭＬ５１〜ＮＭＬ５５に比べて、高いＶｔｈのトランジスタが採用されている。また、インバータＩＮＶＨ５１，ＩＮＶＨ５２及び遅延反転回路５１Ｈに使用されている各トランジスタも、ＮＭＯＳトランジスタＮＭＬ５１〜ＮＭＬ５５に比べて、Ｖｔｈが高い。
【０２２０】
換言すると、プリチャージノードＡの放電経路上及び状態保持ノードＢの放電経路上の各トランジスタＮＭＬ５１〜ＮＭＬ５５は、比較的低いＶｔｈに設定され、それ以外のトランジスタは比較的高いＶｔｈに設定される。Ｖｔｈを高く設定することによって、トランジスタによるリークは低減される。
【０２２１】
一方、プリチャージノードＡの放電経路上及び状態保持ノードＢの放電経路上の各トランジスタについては、Ｖｔｈを低く設定することで、放電を高速に行うことができ、高速な回路を得ることができる。また、プリチャージノードＡの放電経路上及び状態保持ノードＢの放電経路上には、複数のトランジスタのソース・ドレイン路が直列接続されており、リーク電流が流れにくい構成となっている。従って、放電系路上のトランジスタＮＭＬ５１〜ＮＭＬ５５は、比較的低いＶｔｈであっても、リーク電流が生じることを防止することができる。
【０２２２】
下記表２は図２３の回路におけるリーク低減効果を説明するための表である。
【０２２３】
表２において、「適用後」は、他のトランジスタのＶｔｈを放電経路上のトランジスタのＶｔｈよりも高く設定した場合の特性を示し、「適用前」は、そうでない場合の特性を示している。「遅延」は、信号ＣＰの立ち上りから信号Ｑが出力されるまでの遅延時間を示している。
【０２２４】
［表２］
リーク電流［ｎＡ］      遅延［ｐｓ］
適用前      ６．２                ４５
適用後      １．９                ４８
上記表２に示すように、図２３の回路を採用することで、遅延時間を殆ど変化させることなく、リーク電流を十分に抑制することが可能である。なお、Ｖｔｈの設定によっては、リーク電流を殆ど変化させることなく、遅延時間を低減させることも可能である。
【０２２５】
図２４は半導体集積回路装置の他の例を示す回路図である。
【０２２６】
図２４はパルスジェネレータ部１０１とＲＳラッチ部１０２とによって構成されるフリップフロップを採用した例を示している。
【０２２７】
＜パルスジェネレータ部＞
図２４のパルスジェネレータ部１０１は、各トランジスタのＶｔｈが異なる点を除いて、図４のパルスジェネレータ２と同様の構成である。即ち、パルスジェネレータ部１０１のトランジスタＮＭ８１〜ＮＭ８５及びトランジスタＰＭ８１〜ＰＭ８６は、夫々パルスジェネレータ２のトランジスタＮＭ３，ＮＭ４，ＮＭ１，ＮＭ２，ＮＭ５及びトランジスタＰＭ１，ＰＭ２，ＰＭ６，ＰＭ５，ＰＭ３，ＰＭ４と同様の構成である。なお、トランジスタＮＭ８５のゲートには、遅延反転回路５１Ｈによって生成された信号ＣＰＢが供給される。
【０２２８】
＜ＲＳラッチ部＞
信号ＳＢ，ＲＢは、ＲＳラッチ部１０２に供給される。ＲＳラッチ部１０２には、ＰＭＯＳトランジスタＰＭＨ９１、ＮＭＯＳトランジスタＮＭＨ９１及びインバータＩＮＶＨ９１によって構成される第１の状態遷移部と、ＰＭＯＳトランジスタＰＭＨ９２、ＮＭＯＳトランジスタＮＭＨ９２及びインバータＩＮＶＨ９２によって構成される第２の状態遷移部とが構成されている。トランジスタＰＭＨ９１は第１の出力充電経路上に構成され、ＮＭＯＳトランジスタＮＭＨ９１は第１の出力放電経路上に構成される。第１の状態遷移部は、電源端子Ｖｃｃと基準電位端子Ｖｏとの間にトランジスタＰＭＨ９１のソース・ドレイン路及びトランジスタＮＭＨ９１のソース・ドレイン路が直列接続されて構成される。インバータＩＮＶＨ９１は、信号ＲＢを反転した信号Ｒを生成してトランジスタＮＭＨ９１のゲートに与える。トランジスタＰＭＨ９１のゲートには信号ＳＢが供給される。一方、第２の状態遷移部は、電源端子Ｖｃｃと基準電位端子Ｖｏとの間にトランジスタＰＭＨ９２のソース・ドレイン路及びトランジスタＮＭＨ９２のソース・ドレイン路が直列接続されて構成される。インバータＩＮＶＨ９２は、信号ＳＢを反転した信号Ｓを生成してトランジスタＮＭＨ９２のゲートに与える。トランジスタＰＭＨ９２のゲートには信号ＲＢが供給される。
【０２２９】
トランジスタＰＭＨ９１，ＮＭＨ９１同士の接続点によって、状態保持ノード（Ｑ出力端子）ＨＱが構成される。また、トランジスタＰＭＨ９２，ＮＭＨ９２同士の接続点によって、状態保持ノード（ＱＢ出力端子）ＨＱＢが構成される。
【０２３０】
状態保持ノードＨＱは、トランスファゲートＴＳＨ９１の出力端に接続され、状態保持ノードＨＱＢは、トランスファゲートＴＳＨ９２の出力端に接続される。状態保持ノードＨＱＢはインバータＩＮＶＨ９３の入力端に接続されており、信号ＱＢはインバータＩＮＶＨ９３によって反転されてトランスファゲートＴＳＨ９１の入力端に供給される。また、状態保持ノードＨＱはインバータＩＮＶＨ９４の入力端に接続されており、インバータＩＮＶＨ９４は、信号Ｑを反転させてトランスファゲートＴＳＨ９２の入力端に供給する。
【０２３１】
トランスファゲートＴＳＨ９１は、反転制御端に信号Ｒが供給され、制御端に信号ＳＢが供給され、Ｌレベルの信号ＲとＨレベルの信号ＳＢによって、入力端の信号を出力端から出力する。また、トランスファゲートＴＳＨ９２は、反転制御端に信号Ｓが供給され、制御端に信号ＲＢが供給され、Ｌレベルの信号ＳとＨレベルの信号ＲＢによって、入力端の信号を出力端から出力する。これらのトランスファゲートＴＳＨ９１，ＴＳＨ９２によって保持制御部が構成され、インバータＩＮＶＨ９３及びインバータＩＮＶＨ９４によって保持部が構成される。
【０２３２】
このように構成されたＲＳラッチ部１０２においては、インバータＩＮＶＨ９３及びインバータＩＮＶＨ９４によって、互いに相手の出力が入力される２つのインバータが構成される。これらのインバータによって状態保持ノードＨＱ，ＨＱＢの状態が保持可能である。
【０２３３】
遷移期間以外の期間には、信号ＳＢ，ＲＢはＨレベルである。従って、トランスファゲートＴＳＨ９１，ＴＳＨ９２は導通状態であり、インバータＩＮＶＨ９３とインバータＩＮＶＨ９４の出力が互いに他方の入力端に供給され、保持部が構成される。これにより、状態保持ノードＨＱ，ＨＱＢのレベルは保持される。
【０２３４】
遷移期間には、信号ＳＢ，ＲＢの一方は、Ｌレベルであり、信号Ｒ，Ｓの一方は、Ｈレベルである。従って、トランスファゲートＴＳＨ９１，ＴＳＨ９２はオフ（局所オフ）であり、状態保持ノードＨＱ，ＨＱＢの状態は保持されない。この場合には、第１，第２の遷移部によって、状態保持ノードＨＱ，ＨＱＢは信号ＳＢ，ＲＢに応じたレベルとなる。
【０２３５】
例えば、遷移期間前にノードＨＱがＬレベルで、ノードＨＱＢがＨレベルであり、遷移期間に入ると、信号ＳＢがＬレベルに変化する場合（信号ＲＢがＨレベルのままで）を考える。このとき、トランスファゲートＴＳＨ９１は不完全オフになり、ノードＨＱは（基準電圧における局所変動では）保持部から遮断され、また、トランスファゲートＴＳＨ９２は不完全オンになり、ノードＨＱＢは（電源電圧における局所変動では）保持部から遮断される。一方、信号ＳＢがＬレベルに変化すると、トランジスタＰＭＨ９１，ＮＭＨ９２がオンとなり、トランジスタＮＭＨ９１，ＰＭＨ９２がオフとなって、状態保持ノードＨＱはＨレベルとなり、状態保持ノードＨＱＢはＬレベルとなる。逆に、遷移期間前にノードＨＱがＨレベルで、ノードＨＱＢがＬレベルであり、遷移期間に入ると、信号ＲＢがＬレベルに変化する場合（信号ＳＢがＨレベルのままで）、トランスファゲートＴＳＨ９１は不完全オンになり、ノードＨＱは（電源電圧における局所変動では）保持部から遮断され、また、トランスファゲートＴＳＨ９２は不完全オフになり、ノードＨＱＢは（基準電圧における局所変動では）保持部から遮断される。一方、トランジスタＰＭＨ９１，ＮＭＨ９２がオフとなり、トランジスタＮＭＨ９１，ＰＭＨ９２がオンとなって、状態保持ノードＨＱはＬレベルとなり、状態保持ノードＨＱＢはＨレベルとなる。
【０２３６】
図２４の例においては、プリチャージノードＰＲ，ＰＢの放電経路上の各トランジスタと、それ以外のトランジスタとで異なるＶｔｈのトランジスタを採用している。即ち、プリチャージノードＰＲ，ＰＢの放電経路上のＮＭＯＳトランジスタＮＭＬ８１〜ＮＭＬ８５のＶｔｈは、他のトランジスタに比べて低い値に設定される。また、インバータＩＮＶＨ９１〜ＩＮＶＨ９４、遅延反転回路５１Ｈ及びトランスファゲートＴＳＨ９１，ＴＳＨ９２に使用されている各トランジスタも、ＮＭＯＳトランジスタＮＭＬ８１〜ＮＭＬ８５に比べて、Ｖｔｈが高い。
【０２３７】
従って、図２４の例においても、高いＶｔｈのトランジスタによってリークが低減される一方、低いＶｔｈのトランジスタによって短時間で放電を行うことができる。即ち、高速動作と低リークの回路を得ることができる。なお、図２４の例においても、トランジスタＮＭＬ８１〜ＮＭＬ８５は、複数のソース・ドレイン路が直列接続されており、比較的低いＶｔｈであっても、リーク電流が生じることを防止することができる。
【０２３８】
図２５は図１９の半導体集積回路装置の他の例を示す回路図である。図２５において図１９と同一の構成要素には同一符号を付して説明を省略する。
【０２３９】
図２５の回路はＡＮＤ論理回路ＡＮＤ７１，ＡＮＤ７２を付加した点が図１９の回路と異なる。アンド論理回路ＡＮＤ７１は、信号Ｄ、イネーブル信号ＥＮが入力され、２入力のアンド演算結果を信号ＸとしてトランジスタＮＭ５１のゲートに供給する。また、アンド論理回路ＡＮＤ７２は、信号ＤＢ及び信号ＥＮが入力され、２入力のアンド演算結果をトランジスタＮＭ５２のゲートに供給する。
【０２４０】
このような構成によれば、イネーブル信号ＥＮがＨレベルの場合には、図１９と同様の作用となり、通常のフリップフロップ動作が行われる。一方、イネーブル信号ＥＮがＬレベルの場合には、トランジスタＮＭ５１，ＮＭ５２のゲートにはＬレベルが印加される。即ち、この場合には、トランジスタＮＭ５１．ＮＭ５２はオフである。従って、プリチャージノードＡの放電は行われず、また、状態保持ノードＢの放電も行われない。つまり、図２５の回路はフリップフロップ動作を停止することになる。
【０２４１】
イネーブル信号ＥＮを用いない場合には、データ遷移率が０％であっても、信号ＣＰ毎に冗長な内部遷移が生じることがある。これに対し、図２５の構成では、信号ＣＰに拘わらず、信号ＥＮのＬレベル期間には、遷移電流が流れることはなく、電力が消費されない。このように、図２５の回路は消費電力を一層低減させることができる。
【０２４２】
また、信号ＥＮのＬレベル期間には、トランジスタＮＭ５１、ＮＭ５３及びＮＭ５５により構成される放電経路中の２つのトランジスタがオフになり、トランジスタＮＭ５２、ＮＭ５４及びＮＭ５５により構成される放電経路中の２つのトランジスタがオフになることにより、図２５の回路はリーク電流を低減させることができる。
【０２４３】
このように、図２５では、高速動作と低消費電力及び低リークの回路が得られる。
【図面の簡単な説明】
【０２４４】
【図１】本発明の第１の実施形態及び第２の実施形態において採択した半導体集積回路装置のブロック図。
【図２】図１に示す半導体集積回路装置の動作の真理値表を示す図。
【図３】図１に示す半導体集積回路装置が有するラッチ回路の動作の真理値表を示す図。
【図４】第１の実施形態に係る半導体集積回路装置が有するパルスジェネレータの具体的な回路構成の一例を示す図。
【図５】第１の実施形態の半導体集積回路装置が有するパルスジェネレータに対し、所定の信号を生成して出力するための遅延反転回路の回路構成の一例を示す図。
【図６】第１の実施形態の半導体集積回路装置が有するパルスジェネレータに対し、所定の信号を生成して出力するための遅延反転回路の回路構成の、図５とは別の一例を示す図。
【図７】第１の実施形態に係る半導体集積回路装置の動作タイミングチャート。
【図８】図４のパルスジェネレータの変形例としての回路構成を示す図。
【図９】図４のパルスジェネレータの変形例として、図８とは別の回路構成を示す図。
【図１０】第２の実施形態に係る半導体集積回路装置が有するパルスジェネレータの具体的な回路構成の一例を示す図。
【図１１】第２の実施形態に係る半導体集積回路装置が有するパルスドクロック生成回路の回路構成の一例を示す図。
【図１２】第２の実施形態に係る半導体集積回路装置が有するパルスドクロック生成回路の回路構成の、図１１とは別の一例を示す図。
【図１３】図１１のパルスドクロック生成回路の動作タイミングチャート。
【図１４】図１２のパルスドクロック生成回路の動作タイミングチャート。
【図１５】第２の実施形態に係る半導体集積回路装置の動作タイミングチャート。
【図１６】図１０のパルスジェネレータの変形例としての回路構成を示す図。
【図１７】第３の実施形態に係る半導体集積回路装置が有するラッチ回路の具体的な回路構成の一例を示す図。
【図１８】図１７のラッチ回路の変形例としての回路構成を示す図。
【図１９】本発明の第４の実施形態に係る半導体集積回路装置を示す回路図。
【図２０】図１９の半導体集積回路装置の変形例を示す回路図。
【図２１】本発明の第４の実施形態に係る半導体集積回路装置を示す回路図。
【図２２】図２１の半導体集積回路装置の変形例を示す回路図。
【図２３】図１９の半導体集積回路装置の他の例を示す回路図。
【図２４】半導体集積回路装置の他の例を示す回路図。
【図２５】図１９の半導体集積回路装置の他の例を示す回路図。
【符号の説明】
【０２４５】
１・・・半導体集積回路装置、２，２Ａ１，２Ａ１，２Ｂ，２Ｂ１・・・パルスジェネレータ、２ｂ，２ｃ・・・パルスドクロック生成回路、３，３Ａ，３Ａ１・・・ラッチ回路、３ａ，３ａ１・・・状態保持回路、３ｂ・・・状態遷移回路、１１ａ，１１ｂ・・・遅延反転回路、１１Ａ・・・遅延回路、ＡＮＤ１，ＡＮＤ１１，ＡＮＤ５１・・・ＡＮＤ論理回路、ＩＮＶ１，ＩＮＶ２，ＩＮＶ１１，ＩＮＶ１２，ＩＮＶ１３，ＩＮＶ３１，ＩＮＶ３２・・・インバータ、ＮＯＲ１，ＮＯＲ１１・・・ＮＯＲ論理回路、ＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４，ＮＭ５，ＮＭ１１，ＮＭ１２，ＮＭ１３，ＮＭ１４，ＮＭ２１，ＮＭ２２，ＮＭ３１，ＮＭ３２，ＮＭ３３，ＮＭ３４，ＮＭ３５，ＮＭ３６，ＮＭ４１，ＮＭ４２，ＮＭ５１，ＮＭ５２・・・ＮＭＯＳトランジスタ、ＰＭ１，ＰＭ２，ＰＭ３，ＰＭ４，ＰＭ５，ＰＭ６，ＰＭ１１，ＰＭ１２，ＰＭ１３，ＰＭ１４，ＰＭ１５，ＰＭ１６，ＰＭ２１，ＰＭ３１，ＰＭ３２，ＰＭ３３，ＰＭ３４，ＰＭ３５，ＰＭ３６，ＰＭ５１・・・ＰＭＯＳトランジスタ
【図１】
0005224657.tif 000002
【図２】
0005224657.tif 000003
【図３】
0005224657.tif 000004
【図４】
0005224657.tif 000005
【図５】
0005224657.tif 000006
【図６】
0005224657.tif 000007
【図７】
0005224657.tif 000008
【図８】
0005224657.tif 000009
【図９】
0005224657.tif 000010
【図１０】
0005224657.tif 000011
【図１１】
0005224657.tif 000012
【図１２】
0005224657.tif 000013
【図１３】
0005224657.tif 000014
【図１４】
0005224657.tif 000015
【図１５】
0005224657.tif 000016
【図１６】
0005224657.tif 000017
【図１７】
0005224657.tif 000018
【図１８】
0005224657.tif 000019
【図１９】
0005224657.tif 000020
【図２０】
0005224657.tif 000021
【図２１】
0005224657.tif 000022
【図２２】
0005224657.tif 000023
【図２３】
0005224657.tif 000024
【図２４】
0005224657.tif 000025
【図２５】
0005224657.tif 000026