(57)【特許請求の範囲】
【請求項１】
単結晶シリコン基板上に、イットリウム酸化物を含む絶縁層、もしくはイットリウム酸化物とジルコニウム酸化物とを含む絶縁層を成膜し、
前記絶縁層に、熱処理を行って結晶化し、
水素を含むイオンを、前記絶縁層上より照射して、前記単結晶シリコン基板中に多孔質構造を有する脆化層を形成し、
前記絶縁層を島状に加工して保持容量部絶縁層を形成し、
前記単結晶シリコン基板上及び前記保持容量部絶縁層上に、保持容量部下部電極を形成し、
前記単結晶シリコン基板上、前記保持容量部絶縁層上及び前記保持容量部下部電極上に、第２の絶縁層を形成し、
前記第２の絶縁層上に、第１の絶縁層を形成し、
前記第１の絶縁層と支持基板とを貼りあわせた後、前記脆化層から前記単結晶シリコン基板の一部を分離することにより、
前記支持基板上に、
前記第１の絶縁層と、
前記第１の絶縁層上の前記第２の絶縁層と、
前記第２の絶縁層上の前記保持容量部下部電極と、
前記保持容量部下部電極上の前記保持容量部絶縁層と、
前記保持容量部絶縁層上及び前記第２の絶縁層上の、前記単結晶シリコン基板の一部である単結晶シリコン層と、を形成し、
前記単結晶シリコン層を島状に加工することにより、前記第２の絶縁層上に第１の島状単結晶シリコン層を形成するとともに、前記保持容量部絶縁層上に第２の島状単結晶シリコン層からなる保護層を形成し、
前記第１の島状単結晶シリコン層上に、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極をマスクとして、前記第１の島状単結晶シリコン層に一導電型を付与する不純物元素を添加して、ソース領域及びドレイン領域を形成し、
前記保護層をエッチングして、前記保持容量部絶縁層の一部を露出させ、
前記第１の島状単結晶シリコン層、前記ゲート絶縁膜、前記ゲート電極を覆って、層間絶縁膜を形成し、
前記層間絶縁膜上に、前記ソース領域及び前記ドレイン領域の一方と電気的に接続し、
前記保持容量部絶縁層に接する配線を形成し、
前記配線の、前記保持容量部絶縁層に接する部分は、保持容量部上部電極となることを特徴とする半導体装置の作製方法。
【請求項２】
単結晶シリコン基板上に、イットリウム酸化物を含む絶縁層、もしくはイットリウム酸化物とジルコニウム酸化物とを含む絶縁層を成膜し、
前記絶縁層に、熱処理を行って結晶化し、
水素を含むイオンを、前記絶縁層上より照射して、前記単結晶シリコン基板中に多孔質構造を有する脆化層を形成し、
前記絶縁層を島状に加工して保持容量部絶縁層を形成し、
前記シリコン基板上及び前記保持容量部絶縁層上に、保持容量部下部電極を形成し、前記シリコン基板上、前記保持容量部絶縁層上及び前記保持容量部下部電極上に、第２の絶縁層を形成し、
前記第２の絶縁層上に、第１の絶縁層を形成し、
前記第１の絶縁層と支持基板とを貼りあわせた後、前記脆化層から前記単結晶シリコン基板の一部を分離することにより、
前記支持基板上に、
前記第１の絶縁層と、
前記第１の絶縁層上の前記第２の絶縁層と、
前記第２の絶縁層上の前記保持容量部下部電極と、
前記保持容量部下部電極上の前記保持容量部絶縁層と、
前記保持容量部絶縁層上及び前記第２の絶縁層上の、前記単結晶シリコン基板の一部である単結晶シリコン層と、を形成し、
前記単結晶シリコン層を島状に加工することにより、前記第２の絶縁層上に第１の島状単結晶シリコン層を形成するとともに、前記保持容量部絶縁層上に第２の島状単結晶シリコン層を形成し、
前記第１の島状単結晶シリコン層上に、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極をマスクとして、前記第１の島状単結晶シリコン層に一導電型を付与する不純物元素を添加して、ソース領域及びドレイン領域を形成するとともに、前記第２の島状単結晶シリコン層に一導電型を付与する不純物元素を添加して保持容量部上部電極を形成し、
前記第１の島状単結晶シリコン層、前記ゲート絶縁膜、前記ゲート電極、及び前記保持容量部上部電極を覆って、層間絶縁膜を形成し、
前記層間絶縁膜上に、前記ソース領域及び前記ドレイン領域の一方と、前記保持容量上部電極とを接続する配線を形成することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、前記単結晶シリコン基板は、面方位が｛１００｝、｛１１０｝、｛１１１｝のいずれか一であることを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一において、前記熱処理の温度は７５０℃以上１４００℃以下であることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその作製方法に関する。特に結晶性半導体基板から半導体層を薄片化して異種基板に接合するＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ（シリコン・オン・インシュレータ））構造を有する基板に関する。特に貼り合わせＳＯＩ技術に関するものであって、ガラス等の絶縁表面を有する基板に単結晶もしくは多結晶の半導体層を接合させたＳＯＩ基板の製造方法に関する。また、このようなＳＯＩ構造を有する表示装置もしくは半導体装置に関する。
【背景技術】
【０００２】
単結晶半導体のインゴットを薄く切断して作製されるシリコンウエハに代わり、絶縁層の上に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）と呼ばれる半導体基板（ＳＯＩ基板）が開発されており、マイクロプロセッサなどを製造する際の基板として普及しつつある。これは、ＳＯＩ基板を使った集積回路はトランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させ、低消費電力化を図るものとして注目されているからである。
【０００３】
ＳＯＩ基板を製造する方法としては、水素イオン注入剥離法が知られている（例えば、特許文献１参照）。水素イオン注入剥離法は、シリコンウエハに水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、該微小気泡層を劈開面とすることで、別のシリコンウエハに薄いシリコン層（ＳＯＩ層）を接合する。さらにＳＯＩ層を剥離する熱処理を行うことに加え、酸化性雰囲気下での熱処理によりＳＯＩ層に酸化膜を形成した後に該酸化膜を除去し、次に１０００℃以上１３００℃以下の還元性雰囲気下で熱処理を行って接合強度を高める必要があるとされている。
【０００４】
一方、ガラスなどの絶縁基板にＳＯＩ層を形成しようとする試みもなされている。ガラス基板上にＳＯＩ層を形成したＳＯＩ基板の一例として、水素イオン注入剥離法を用いて、コーティング膜を有するガラス基板上に薄い単結晶シリコン層を形成したものが知られている（特許文献２及び特許文献３参照）。この場合にも、単結晶シリコン片に水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、ガラス基板と単結晶シリコン片を張り合わせ後に、微小気泡層を劈開面としてシリコン片を剥離することで、ガラス基板上に薄いシリコン層（ＳＯＩ層）を形成している。
【０００５】
ガラス基板などの絶縁基板上に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ））の構造として、ガラス基板上に、下地絶縁膜、活性層、ゲート絶縁膜、ゲート電極、層間絶縁膜、配線を形成した構造が挙げられる。ＴＦＴの応答速度を上げるために、ＴＦＴ全体のデザインルールを縮小することが行われている。
【特許文献１】米国特許第６３７２６０９号
【特許文献２】特開平１１−１６３３６３号公報
【特許文献３】米国特許第７１１９３６５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
集積回路のデザインルールを縮小して集積度を高くする場合、容量部の面積を縮小することが有効である。容量部の面積を縮小しつつ必要な容量を確保するためには容量素子の誘電体層を薄くする方法が挙げられる。しかし、誘電体層を薄くするとリーク電流が増えて容量素子の特性が低下してしまう。そこで、誘電体層を薄く形成することなく必要な容量を確保することで、容量部の面積を縮小することを目的の一とする。
【０００７】
また、ガラス基板は、概ね７００℃以上の高温熱処理を行うことができない。そのため、ガラス基板上に容量素子の誘電体層を成膜し、高温処理することが困難であった。そこで、本発明は耐熱温度の低い基板上であっても高温処理が必要な誘電体層を形成することを目的の一とする。
【課題を解決するための手段】
【０００８】
本発明は、容量部に、比誘電率が１０以上の材料、例えばイットリウム酸化物、若しくはイットリウム酸化物とジルコニウム酸化物とを含む誘電体層を有する半導体装置である。
【０００９】
本発明の半導体装置は、保持容量部の絶縁膜を単結晶シリコン基板上に成膜し、熱処理して形成する。前記保持容量部の絶縁膜は単結晶シリコン上での特有の結晶成長を得、比誘電率を高めることで、保持容量部の面積を小さくできる。また、保持容量部の絶縁膜の膜厚を小さくせずに設計できるため、電荷保持に優れた保持容量部を形成することができる。また本発明の半導体装置の一は、前記保持容量部の絶縁膜を単結晶シリコン基板から分離し、支持基板上に設けることを特徴とする。また本発明の半導体装置の一は、前記保持容量部の絶縁膜は、支持基板上に設けられた第１の絶縁層上の、第２の絶縁層に埋め込まれていることを特徴とする。
【００１０】
前記保持容量部の絶縁膜として、イットリウム酸化物、もしくはイットリウム酸化物に化学的安定のためジルコニウム酸化物を混合した材料を用いる。ここで、本発明の前記保持容量部の絶縁膜は、単結晶シリコン上にスパッタもしくはＣＶＤにて成膜され、７５０℃以上にて熱処理された後、ガラス基板に張り合わせられる。さらに前記保持容量部の絶縁膜に接する電極と相まって、信頼性の高い保持容量という機能を実現する。
【００１１】
さらに前記保持容量部の絶縁膜に接する電極は、高融点金属以外に、前記単結晶シリコン層に導電性を付与する不純物を添加したものを用いてもよい。
【００１２】
また単結晶シリコン基板の面方位については、｛１００｝、｛１１０｝、｛１１１｝の何れでもよい。
【００１３】
本明細書では、イットリウム酸化物とジルコニウム酸化物とを含む材料をＹＳＺ（Ｙｔｔｒｉｕｍ  Ｓｔａｂｉｌｉｚｅｄ  Ｚｉｒｃｏｎ）と呼び、イットリウム酸化物とジルコニウム酸化物とを含む膜をＹＳＺ膜と呼ぶ。
【発明の効果】
【００１４】
容量部に、比誘電率が１０以上の材料、例えばイットリウム酸化物、若しくはイットリウム酸化物とジルコニウム酸化物とを含む誘電体層を設けることで集積回路の容量部の面積を縮小することができる。
【００１５】
単結晶シリコン基板から分離された結晶性シリコン層を支持基板へ接合する以前に、高誘電膜であるＹＳＺ膜を単結晶シリコン基板上に形成、熱処理を行うことにより、比誘電率がより高く、集積回路の容量部の面積を縮小することができる半導体装置を得ることができる。特に所望の半導体装置を、ＹＳＺ膜に有効な熱処理温度すなわち７５０℃に比べて低い耐熱温度の支持基板上に作製したい場合でも、上記手段で達成することが出来る。また、保持容量部の絶縁膜の膜厚を小さくせずに設計できるため、電荷保持に優れた保持容量部を形成することができる。
【発明を実施するための最良の形態】
【００１６】
本発明の発明を実施するための最良の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す記載内容に限定して解釈されるものではない。以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いることとする。
【００１７】
（実施の形態１）
本発明で形成される、半導体装置の構造について、図１（Ａ）〜図１（Ｂ）を用いて説明する。
【００１８】
図１（Ａ）は、支持基板１００上に、イットリウム酸化物を含む、もしくはＹＳＺを含む保持容量部絶縁層１０１と、保持容量部下部電極１０２と、配線１０３が形成されている。配線１０３は、保持容量部上部電極も兼ねている。保持容量部下部電極１０２が保持容量部絶縁層１０１に接する部分と、前記保持容量部絶縁層１０１が配線１０３に接する部分が、支持基板の上方からみて重なっている部分が保持容量部１０４となる。また同じ支持基板１００に、ＴＦＴ１０５が形成される。このＴＦＴ１０５は、結晶性シリコン層を活性層１０６とする。すなわち保持容量部下部電極１０２が保持容量部絶縁層１０１に接する面と、前記保持容量部絶縁層１０１が配線１０３に接する面は、一致する。尚、本明細書において一致とは、概略一致を含む。
【００１９】
図１（Ａ）の配線１０３は、ＴＦＴのソース領域及びドレイン領域と電気的に接続し、かつ保持容量部絶縁層１０１に接しているが、回路の設計上かならずしも一つの配線１０３が両条件を満たす必要はない。
【００２０】
一方、図１（Ｂ）は、図１（Ａ）と似ているものの、保持容量部絶縁層１０１に接して、シリコン層からなる保持容量部上部電極１０７が形成されている。さらに、前記保持容量部上部電極１０７は、配線１０８と接続されている。このとき、保持容量部絶縁層１０１と保持容量部下部電極１０２とが接している部分と、保持容量部絶縁層１０１と前記保持容量部上部電極１０７とが接している部分が、支持基板の上方からみて重なっている部分が保持容量部１０４となる。
【００２１】
図１（Ｂ）の配線１０８は、ＴＦＴのソース領域及びドレイン領域として機能する高濃度不純物領域１４４ａ、１４４ｂと電気的に接続し、かつ保持容量部上部電極１０７とに電気的に接続しているが、回路の設計上かならずしも一つの配線１０８が両方に接続する必要はない。
【００２２】
本発明に用いる支持基板１００の材料としては４００℃以上の耐熱性があるものが望ましい。なぜなら前記結晶性シリコン層を支持基板へ接合する工程にて、４００℃以上６００℃以下の熱処理がされるからである。
【００２３】
支持基板１００は絶縁性を有するものまたは絶縁表面を有するものであり、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板（「無アルカリガラス基板」とも呼ばれる）が適用される。
【００２４】
すなわち、支持基板１００として、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましくは、３０×１０−７／℃から４０×１０−７／℃）であって歪み点が５８０℃から６８０℃（好ましくは、６００℃から６８０℃）のガラス基板を適用することができる。その他に石英基板、セラミック基板、表面が絶縁膜で被覆された金属基板などのも適用可能である。
【００２５】
ＴＦＴの活性層１０６は、単結晶シリコン基板を薄片化して形成されるものであり、すなわちＬＴＳＳ層（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｓｉｎｇｌｅ  ｃｒｙｓｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）から形成される。例えば、単結晶半導体基板として単結晶シリコン基板を用いた場合、単結晶シリコン基板の所定の深さに水素またはフッ素が添加されるようイオン照射し、その後熱処理を行って表層の単結晶シリコン層を剥離する方法で形成することができる。また、ポーラスシリコン（多孔性シリコン）上に単結晶シリコンをエピタキシャル成長させた後、ポーラスシリコン層をウォータージェットで劈開して剥離する方法を適用しても良い。ＬＴＳＳ層の厚さは５ｎｍ以上５００ｎｍ以下、好ましくは１０ｎｍ以上２００ｎｍ以下の厚さである。
【００２６】
図１（Ａ）に示すＳＯＩ構造を有する基板の作製方法について、図２（Ａ）〜図２（Ｄ）、図３（Ａ）〜図３（Ｄ）、図４（Ａ）〜図４（Ｄ）、図５（Ａ）〜図５（Ｃ）、を用いて説明する。
【００２７】
まず単結晶シリコン基板１１０の表面に、イットリウム酸化物を含む絶縁層、もしくはイットリウム酸化物とジルコニウム酸化物とを含む絶縁層を形成する。ここではＹＳＺ膜１１１を成膜する。ターゲットはイットリウム酸化物を９２ｍｏｌ％、ジルコニウム酸化物を８ｍｏｌ％にて混合したものを用いて、スパッタ法にて、成膜ガスをアルゴン（Ａｒ）及び酸素（Ｏ２）、成膜圧力０．４Ｐａとして、１０ｎｍ以上２００ｎｍ以下、ここでは５０ｎｍの膜厚で成膜する（図２（Ａ）参照）。尚、前記成膜時の基板温度は高いほど良いが、本発明においては基板温度が室温でも良い。また上記ターゲットに他の添加物が入っていても、結晶性が損なわれなければ本発明の目的は達成される。
【００２８】
また、上記ではスパッタ法にて成膜しているが、ＣＶＤ法でも良い。ＣＶＤ成膜の例としてはジルコニウムおよびイットリウムのＤＰＭ錯体を原料とするものが挙げられる。
【００２９】
イットリウム酸化物、もしくはＹＳＺは、耐熱性、化学的安定性に優れ、また結晶性シリコンを下地としたとき、特定の面方位に結晶成長しやすい特徴がある。また結晶性シリコンには、表面に非結晶状態の自然酸化膜が形成されるが、イットリウム酸化物、もしくはＹＳＺの前記結晶成長はこれに影響されにくい。また、ＹＳＺは熱処理により比誘電率が高くなる特徴がある。
【００３０】
単結晶シリコンを基板として前記保持容量部の絶縁膜を成膜し熱処理する工程、その後、前記保持容量部の絶縁膜を結晶性シリコン層と共に支持基板すなわちガラス基板に接合する工程、という順にて進める必要がある。なぜなら、前記イットリウム酸化物、もしくはＹＳＺの前記結晶成長は、７５０℃以上の熱処理が必要だからである。
【００３１】
さらに、７５０℃以上１４００℃以下の範囲、好ましくは８５０℃以上９５０℃以下の範囲にて加熱処理することにより、ＹＳＺ膜１１１は結晶化し、比誘電率が向上する。生産性、膜特性を考慮し、ここでは９００℃で１ｈｒ熱処理する。
【００３２】
その後、清浄化された単結晶シリコン基板１１０の表面から電界で加速されたイオン１１２を所定の深さに添加されるようイオン照射して脆化層１１３を形成する（図２（Ｂ）参照）。単結晶シリコン基板１１０に形成される脆化層１１３の深さは、イオンの加速エネルギーとイオンの入射角によって制御する。単結晶シリコン基板１１０の表面からイオンの平均進入深さに近い深さ領域に脆化層１１３が形成される。例えば、ＬＴＳＳ層の厚さは５ｎｍ以上５００ｎｍ以下、好ましくは１０ｎｍ以上２００ｎｍ以下の厚さであり、イオンを照射する際の加速電圧はこのような厚さを考慮して行われる。イオンの照射はイオンドーピング装置を用いて行うことが好ましい。すなわち、原料ガスをプラズマ化して生成された複数のイオン（イオン種）を質量分離しないで照射するドーピング方式を用いる。
【００３３】
本発明を実施するための最良の形態の場合、一または複数の同一の原子から成る質量数の異なるイオンを照射することが好ましい。イオンドーピングは、加速電圧１０ｋｅＶから１００ｋｅＶ、好ましくは３０ｋｅＶから８０ｋｅＶ、ドーズ量は１×１０８／ｃｍ２から４×１０８／ｃｍ２、ビーム電流密度が２μＡ／ｃｍ２以上、好ましくは５μＡ／ｃｍ２以上、より好ましくは１０μＡ／ｃｍ２以上とすれば良い。
【００３４】
水素イオンを照射する場合には、Ｈ＋、Ｈ２＋、Ｈ３＋イオンを含ませると共に、Ｈ３＋イオンの割合を高めておくことが好ましい。水素イオンを照射する場合には、Ｈ＋、Ｈ２＋、Ｈ３＋イオンを含ませると共に、Ｈ３＋イオンの割合を高めておくと照射効率を高めることができ、照射時間を短縮することができる。それにより、単結晶シリコン基板１１０に形成される脆化層１１３の領域には１×１０２０／ｃｍ３（好ましくは５×１０２０／ｃｍ３）以上の水素を含ませることが可能である。
【００３５】
単結晶シリコン基板１１０中において、局所的に高濃度の水素照射領域を形成すると、結晶構造が乱されて微小な空孔が形成され、脆化層１１３を多孔質構造とすることができる。この場合、比較的低温の熱処理によって脆化層１１３に形成された微小な空洞の体積変化が起こり、脆化層１１３に沿って劈開することにより薄いＬＴＳＳ層を形成することができる。
【００３６】
イオンを質量分離して単結晶シリコン基板１１０に照射しても、上記と同様に脆化層１１３を形成することができる。この場合にも、質量数の大きいイオン（例えばＨ３＋イオン）を選択的に照射することは上記と同様な効果を奏することとなり好ましい。
【００３７】
イオンを生成する生成するガスとしては水素の他に重水素を選択することも可能である。このようなイオンを単結晶シリコン基板１１０に照射することで、微小な空孔を形成することができ上記と同様な脆化層１１３を単結晶シリコン基板１１０中に設けることができる。
【００３８】
脆化層１１３の形成に当たってはイオンを高ドーズ条件で照射する必要があり、単結晶シリコン基板１１０の表面が粗くなってしまう場合がある。そのためイオンが照射される表面に緻密な膜を設けておいても良い。例えば、窒化シリコン膜もしく酸素を含むは窒化シリコン膜などによりイオン照射に対する保護膜を５０ｎｍ以上２００ｎｍ以下の厚さで設けておいても良い。
【００３９】
次いでＹＳＺ膜１１１を選択的に除去して、保持容量部絶縁層１０１を所望の形状に形成する（図２（Ｃ）参照）。前記形状に形成する方法としては、希ガスあるいはハロゲンを用いてドライエッチングする例が挙げられる。他の方法としては、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を用いるものが挙げられる。この場合、予め単結晶シリコン基板１１０の表面に酸化珪素膜を形成し、保持容量部絶縁層１０１を形成したい部分を選択的に除去し、ＹＳＺ膜１１１を成膜後にＣＭＰにて加工する方法をとる。
【００４０】
次いでタングステン（Ｗ）、モリブデン（Ｍｏ）、チタン、もしくはこれらを含む材料からなる保持容量部下部電極１０２を形成する（図２（Ｃ）参照）。この場合も、スパッタ成膜、およびハロゲン元素を加えたガスを用いてドライエッチングにて選択的に除去する。この保持容量部下部電極１０２と保持容量部絶縁層１０１とが重なる部分と、保持容量部絶縁層１０１と後の工程で形成される保持容量部の上部電極と重なる部分とが、概略一致する形状であれば、支持基板上に保持容量を効果的に配置することができる。
【００４１】
前記保持容量部絶縁層１０１を所望の形状に形成する工程、及び保持容量部下部電極１０２を形成する工程は、脆化層１１３を形成する工程の後に行う。なぜなら、脆化層１１３を形成する工程にてイオンを所定の深さに照射する際、表面から均一の深さに添加するためには、表面が一様でなければならないからである。
【００４２】
次いで絶縁膜１１４を形成する（図２（Ｄ）参照）。前記絶縁膜１１４として、窒素を含む酸化珪素膜を膜厚１００ｎｍで成膜し、さらに酸素を含む窒化珪素膜を膜厚３００ｎｍで成膜した積層膜を形成する。
【００４３】
さらに絶縁膜１１４を、ＣＭＰを用いて研磨し、表面が平滑な絶縁膜１２１を得る（図３（Ａ）参照）。絶縁膜１１４は、その下に保持容量部下部電極１０２が形成されているので、段差が存在しているが、研磨によって段差を消失させる。
【００４４】
次に、単結晶シリコン基板１１０の支持基板１００と接合を形成する面に接合層１２２を形成する（図３（Ｂ）参照）。接合層１２２は平滑面を有する層、あるいは親水性表面を有する層、あるいは平滑面と親水性表面とを有する層とする。このような表面を形成可能なものとして、化学的な反応により形成される絶縁層が好ましい。例えば、熱的または化学的な反応により形成される酸化半導体膜が適している。主として化学的な反応により形成される膜であれば表面の平滑性を確保できるからである。
【００４５】
接合層１２２の下層が平滑な場合、親水性を確保するための膜厚の下限は１ｎｍである。接合層１２２の下層に凹凸があれば接合層を厚くすることで平坦性を確保できるが、接合層１２２が厚すぎると接合層１２２自体に凹凸が生じる。そのため接合層１２２は１ｎｍ以上５００ｎｍ以下の厚さで設けられる。
【００４６】
接合層１２２としてケミカルオキサイドを用いる場合には１ｎｍから１０ｎｍの厚さであれば良い。また、好適には化学気相成長法により堆積される酸化シリコンを接合層１２２とすることができる。この場合、有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。
【００４７】
有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【００４８】
単結晶シリコン基板１１０の支持基板１００と接合を形成する面に設けられた接合層１２２は、支持基板１００の表面と密接することで、室温であっても接合をすることが可能である。異種材料である支持基板１００と接合層１２２を接合するには表面を清浄化する。支持基板１００と接合層１２２の互いに清浄化された表面を密接させると表面間引力により接合が形成される（図３（Ｃ）参照）。
【００４９】
さらに、支持基板１００の表面に複数の親水基を付着させる処理を加えると、接合を形成するのにより好ましい態様となる。例えば、支持基板１００の表面を酸素プラズマ処理もしくはオゾン処理して親水性にすることが好ましい。
【００５０】
このように支持基板１００の表面を親水性にする処理を加えた場合には、表面の水酸基が作用して水素結合により接合が形成される。さらに清浄化された表面同士を密接させて接合を形成したものに対して、室温以上の温度で加熱すると接合強度を高めることができる。
【００５１】
良好な接合を形成するために、表面を活性化しておいても良い。例えば、接合を形成する面に原子ビームもしくはイオンビームを照射する。原子ビームもしくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビームもしくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射もしくはラジカル処理を行う。このような表面処理により２００℃以上４００℃以下の温度であっても異種材料間の接合強度を高めることが可能となる。
【００５２】
単結晶シリコン基板１１０と支持基板１００を重ね合わせた状態で第１の熱処理を行う。第１の熱処理により支持基板１００上に薄いシリコン層（ＬＴＳＳ層）を残して単結晶シリコン基板１１０の分離を行う。第１の熱処理は接合層１２２の成膜温度以上で行うことが好ましく、４００℃以上６００℃未満の温度で行うことが好ましい。この温度範囲で熱処理を行うことで脆化層１１３に形成された微小な空孔に体積変化が起こり、単結晶シリコン基板１１０と支持基板１００とを脆化層１１３にて分離することができる。接合層１２２は支持基板１００と接合しているので、支持基板１００上には単結晶シリコン基板１１０と同じ結晶性のＬＴＳＳ層１２３が固定された形態となる（図３（Ｄ）参照）。
【００５３】
次に支持基板１００にＬＴＳＳ層が接合された状態で第２の熱処理を行う。第２の熱処理は、第１の熱処理温度よりも高い温度であって支持基板１００の歪み点を超えない温度で行うことが好ましい。或いは、第１の熱処理と第２の熱処理は同じ温度であっても、第２の熱処理の処理時間を長くすることが好ましい。熱処理は、熱伝導加熱、対流加熱または輻射加熱などにより支持基板１００及び／またはＬＴＳＳ層１２３が加熱されるようにすれば良い。熱処理装置としては電熱炉、ランプアニール炉などを適用することができる。第２の熱処理は多段階に温度を変化させて行っても良い。また瞬間熱アニール（ＲＴＡ）装置を用いても良い。ＲＴＡ装置によって熱処理を行う場合には、基板の歪み点近傍またはそれよりも若干高い温度に加熱することもできる。
【００５４】
第２の熱処理を行うことでＬＴＳＳ層１２３に残留する応力を緩和することができる。すなわち、第２の熱処理は、支持基板１００とＬＴＳＳ層１２３の膨張係数の違いにより生じる熱歪みを緩和する。また、第２の熱処理は、イオンを照射することによって結晶性が損なわれたＬＴＳＳ層１２３の結晶性を回復させるためにも有効である。さらに、第２の熱処理は、単結晶シリコン基板１１０を支持基板１００と接合させた後、第１の熱処理によって分割する際に生じるＬＴＳＳ層１２３のダメージを回復させることにも有効である。また、第１の熱処理と第２の熱処理を行うことで水素結合を、より強固な共有結合に変化させることができる。
【００５５】
ＬＴＳＳ層１２３の表面をより平坦化する目的で化学的機械研磨（ＣＭＰ）処理を行っても良い。ＣＭＰ処理は第１の熱処理後もしくは第２の熱処理後に行うことができる。尤も、第２の熱処理前に行えば、ＬＴＳＳ層１２３の表面を平坦化すると共にＣＭＰ処理によって生じる表面の損傷層を第２の熱処理で修復することができる。
【００５６】
いずれにしても、第１の熱処理と第２の熱処理を本形態のように組み合わせて行うことで、ガラス基板のような熱的に脆弱な支持基板の上に、結晶性に優れた結晶シリコン層を設けることが可能となる。
【００５７】
次いでＬＴＳＳ層１２３を薄膜化して所望の膜厚のＬＴＳＳ層１２４を形成する（図３（Ｅ）参照）。薄膜化の方法は、ＣＭＰ法、あるいはエッチング法等が挙げられる。本発明を実施するための最良の形態では、ドライエッチングを用いて薄膜化する。
【００５８】
ＬＴＳＳ層１２４の膜厚は５ｎｍから５００ｎｍ、好ましくは１０ｎｍから２００ｎｍ、より好ましくは１０ｎｍから６０ｎｍの厚さとすることが好ましい。ＬＴＳＳ層１２４の厚さは、脆化層１１３の深さを制御すること、及び薄膜化の条件により適宜設定できる。本発明を実施するための最良の形態では、ドライエッチングにより、ＬＴＳＳ層１２４を５０ｎｍの膜厚に形成する。
【００５９】
ＬＴＳＳ層１２４にはしきい値電圧を制御するために、ホウ素、アルミニウム、ガリウムなどのｐ型不純物元素を添加する。例えば、ｐ型不純物元素としてホウ素を１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加されていても良い。
【００６０】
ＬＴＳＳ層１２４上にマスク１３１を形成し、マスク１３１を用いてＬＴＳＳ層１２４をエッチングする（図４（Ａ）参照）。活性層の配置に合わせて島状に分離した島状単結晶シリコン層１３３及び保持容量部絶縁層１０１の保護層１０９を形成する（図４（Ｂ）参照）。
【００６１】
上記の工程で形成された保持容量部下部電極１０２と保護層１０９は、互いに接触しないよう形成する。保護層は単結晶シリコンで形成されることから、保護層加工時にエッチング残りがあった場合、上部電極と下部電極が接触し電荷を逃がすことを防ぐためである。
【００６２】
そして、島状単結晶シリコン層１３３上に、ゲート絶縁膜１３４、ゲート電極１３５を形成する（図４（Ｃ）参照）。本発明を実施するための最良の形態では、ゲート絶縁膜１３４とゲート電極１３５を同じ幅にしたが、低濃度不純物領域を形成するために、ゲート電極１３５の幅よりも大きくしてもよい。
【００６３】
ゲート絶縁膜１３４は、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜のいずれかを用いて形成すればよく、本発明を実施するための最良の形態では、酸化珪素膜を１０ｎｍ以上１００ｎｍ以下の膜厚で成膜したものを用いて、ゲート絶縁膜１３４を形成する。
【００６４】
ゲート電極１３５は、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、もしくはそれらの窒化物、もしくはその組み合わせ等を用いて形成すればよい。
【００６５】
次いで、ゲート電極１３５をマスクとして、島状単結晶シリコン層１３３に一導電型を付与する不純物元素１３６を導入する（図４（Ｄ）参照）。このとき保護層１０９にも不純物元素１３６が添加される。不純物元素１３６としてｎ型を付与する不純物元素を用いた場合は、ｎ型を付与する不純物元素として、リン（Ｐ）、ヒ素（Ａｓ）が挙げられる。また不純物元素１３６としてｐ型を付与する不純物元素を用いた場合は、ｐ型を付与する不純物元素としては、ホウ素（Ｂ）が挙げられる。
【００６６】
一導電型を付与する不純物元素１３６の添加により、ゲート電極１３５の下の領域にチャネル形成領域１４３、ゲート電極１３５及びゲート絶縁膜１３４に覆われていない領域に、ソース領域及びドレイン領域である高濃度不純物領域１４４ａ、１４４ｂ、及び高濃度不純物領域１４４ｃが形成される（図５（Ａ）参照）。
【００６７】
本発明を実施するための最良の形態では、例えばｎ型の不純物元素１３６としてリン（Ｐ）を添加する。これにより高濃度不純物領域１４４ａ〜１４４ｃには、リンが１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下（代表的には１×１０２０ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３以下）の濃度で含まれることとなる。
【００６８】
次いで保持容量部絶縁層１０１上の保護層１０９以外を覆うマスク１４２を形成し、高濃度不純物領域１４４ｃをエッチングして除去し、保持容量部絶縁層１０１を露出させる（図５（Ｂ）参照）。
【００６９】
図５（Ｂ）までの作製工程を行った後、層間絶縁膜１４５を形成する。層間絶縁膜１４５はＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜を成膜するか、ポリイミドに代表される有機樹脂を塗布して形成する。層間絶縁膜１４５中に開口部を形成し、配線１４６及び配線１４７を形成する（図５（Ｃ）参照）。なお、配線１４７は、図１（Ａ）の配線１０３に相当する。
【００７０】
配線１４６及び配線１４７は、活性層である島状単結晶シリコン層１３３及び保持容量部絶縁層１０１と接触抵抗の低い材料を用いて形成すればよい。本発明を実施するための最良の形態では、配線１４６及び配線１４７をアルミニウムもしくはアルミニウム合金で形成する。また上層と下層にはバリアメタルとしてモリブデン、クロム、チタンなどの金属膜で形成してもよい。
【００７１】
また配線１４６は高濃度不純物領域１４４ｂと電気的に接続されており、配線１４７は高濃度不純物領域１４４ａと電気的に接続し保持容量部絶縁層１０１と一部重なっている。前記配線１４７と、保持容量部絶縁層１０１と、容量部下部電極１０２が重なった部分が、保持容量部１０４を形成する。
【００７２】
以上、図１（Ａ）の作製工程について説明したが、以下に図１（Ｂ）の作製工程、すなわち前記保護層１０９を除去せず、保持容量部の上部電極として用いる構造の作製方法について図６（Ａ）〜図６（Ｃ）を用いて説明する。なお図６（Ａ）〜図６（Ｃ）において、図５（Ａ）〜図５（Ｃ）と同じものは同じ符号で示している。
【００７３】
まず、図３（Ａ）〜図４（Ｃ）で説明した作製方法により、島状単結晶シリコン層１３３上に、ゲート絶縁膜１３４、ゲート電極１３５を設けるところまで作製する。図４（Ｄ）の工程同様、ゲート電極１３５をマスクとして、島状単結晶シリコン層１３３に一導電型を付与する不純物元素１３６を導入する（図６（Ａ）参照）。このとき保護層１０９にも不純物元素１３６が添加される。この保護層１０９の、保持容量部絶縁層１０１と一部重なっている部分は高濃度不純物領域１４４ｃになり、保持容量部上部電極としての機能をもつ。高濃度不純物領域１４４ｃは十分抵抗が低くなれば良く、一例ではリンが１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下の濃度で含まれればよい。
【００７４】
その後、層間絶縁膜１５２を形成する。層間絶縁膜１５２はＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜を成膜するか、ポリイミドに代表される有機樹脂を塗布して形成する。層間絶縁膜１５２中に開口部を形成し、配線１４６及び配線１５３を形成する（図６（Ｃ）参照）。なお、配線１５３は、図１（Ｂ）配線１０８に相当する。
【００７５】
配線１４６及び配線１５３は、活性層である島状単結晶シリコン層１３３及び保持容量部上部電極として機能する高濃度不純物領域１４４ｃと接触抵抗の低い材料を用いて形成すればよい。
【００７６】
また配線１４６は高濃度不純物領域１４４ｂと電気的に接続されており、配線１５３は高濃度不純物領域１４４ａと電気的に接続し保持容量部絶縁層１０１と一部重なっている。高濃度不純物領域１４４ｃと、保持容量部絶縁層１０１と、保持容量部下部電極１０２が重なった部分が、保持容量部１０４になる。
【００７７】
図１（Ａ）及び図５（Ｃ）の構造を得るために、高濃度不純物領域１４４ｃをプラズマエッチングする際、保持容量部絶縁層１０１の膜厚が減る、もしくは保持容量部絶縁層１０１自体にダメージを受け非結晶化する可能性がある。そこで、保持容量部の電極として図５（Ｃ）に示す配線１４７（図１（Ａ）配線１０３に相当する）を用いることにより、電極の抵抗が小さく高速動作が可能となる点で有利となる。また図１（Ｂ）及び図６（Ｃ）の構造を得るためには、保持容量部の電極として高濃度不純物領域１４４ｃ（図１（Ａ）保持容量部上部電極１０７に相当する）を用いており、この高濃度不純物領域１４４ｃは図５（Ｃ）の配線１４７より抵抗が高いため、容量としての動作速度は小さくなる。図５（Ａ）に示すような高濃度不純物領域１４４ｃをプラズマエッチングするためのマスク１４２が不要になるため、工程数を減らすことができ、さらに保持容量部絶縁層１０１の膜厚が減ることがなく、また保持容量部絶縁層１０１がプラズマに曝されない点で有利となる。このように、本実施の形態を選択することにより、動作速度の向上と、生産性の向上と、のいずれかをより好適に達成することが出来る。
【００７８】
以上により、比誘電率の高いＹＳＺ膜を保持容量部に用いることで、駆動速度が速く、信頼性の高い半導体装置を得ることができる。また同様の理由で、保持容量部の面積を小さくすることができる。
【００７９】
本発明を実施するための最良の形態によれば、ガラス基板等の耐熱温度が７５０℃未満の支持基板１００であっても接合部の接着力が強固なＬＴＳＳ層を得ることができる。支持基板１００として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスの如き無アルカリガラスと呼ばれる電子工業用に使われる各種ガラス基板を適用することが可能となる。すなわち、一辺が１メートルを超える基板上に単結晶シリコン層を形成することができる。このような大面積基板を使って液晶ディスプレイのような表示装置のみならず、半導体集積回路を製造することができる。
【００８０】
（実施の形態２）
本実施の形態では、ＳＯＩ基板及びＴＦＴを組み込んだ半導体装置について、図７及び図８を用いて説明する。
【００８１】
図７では半導体装置の一例として、マイクロプロセッサ２００を示す。このマイクロプロセッサ２００は、演算回路２０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ；ＡＬＵともいう）、演算回路制御部２０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部２０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部２０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部２０５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ２０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部２０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース２０８（Ｂｕｓ  Ｉ／Ｆ）、ＲＯＭ２０９（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ：読み出し専用メモリ）、及びＲＯＭインターフェース２１０（ＲＯＭ  Ｉ／Ｆ）を有している。
【００８２】
バスインターフェース２０８を介してマイクロプロセッサ２００に入力された命令は命令解析部２０３に入力され、デコードされた後に演算回路制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５に入力される。演算回路制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５は、デコードされた命令に基づき各種制御を行う。具体的に演算回路制御部２０２は、演算回路２０１の動作を制御するための信号を生成する。
【００８３】
また、割り込み制御部２０４は、マイクロプロセッサ２００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部２０７は、レジスタ２０６のアドレスを生成し、マイクロプロセッサ２００の状態に応じてレジスタ２０６の読み出しや書き込みを行う。タイミング制御部２０５は、演算回路２０１、演算回路制御部２０２、命令解析部２０３、割り込み制御部２０４、レジスタ制御部２０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部２０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【００８４】
なお、図７に示すマイクロプロセッサ２００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
【００８５】
このようなマイクロプロセッサ２００は、支持基板に接合された結晶方位が一定の単結晶シリコン層（ＬＴＳＳ層）を有するＴＦＴにより集積回路が形成されているので、処理速度の高速化を図ることができる。また、高い比誘電率のＹＳＺ膜を用いることで保持容量の電極面積を小さくしているので、素子全体の縮小化が出来る。
【００８６】
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について、図８を参照して説明する。
【００８７】
図８は無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ２１１は、アナログ回路部２１２とデジタル回路部２１３を有している。アナログ回路部２１２として、共振容量を有する共振回路２１４、整流回路２１５、定電圧回路２１６、リセット回路２１７、発振回路２１８、復調回路２１９と、変調回路２２０を有している。デジタル回路部２１３は、ＲＦインターフェース２２１、制御レジスタ２２２、クロックコントローラ２２３、ＣＰＵインターフェース２２４、ＣＰＵ２２５（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：中央処理ユニット）、ＲＡＭ２２６（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ランダムアクセスメモリ）、ＲＯＭ２２７（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ：読み出し専用メモリ）を有している。
【００８８】
このような構成のＲＦＣＰＵ２１１の動作は以下の通りである。アンテナ２２８が受信した信号は共振回路２１４により誘導起電力を生じる。誘導起電力は整流回路２１５を経て容量部２２９に充電される。この容量部２２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。
【００８９】
容量部２２９は本発明の作製方法で形成されたＹＳＺ膜を用いることができるが、ＲＦＣＰＵ２１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ２１１を構成する絶縁表面を有する基板に取り付けられていれば良い。
【００９０】
リセット回路２１７は、デジタル回路部２１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路２１８は定電圧回路２１６により生成される制御信号に応じて、クロック信号の周波数とデューティ比を変更する。ローパスフィルタで形成される復調回路２１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。
【００９１】
変調回路２２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路２２０は、共振回路２１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ２２３は、電源電圧又はＣＰＵ２２５における消費電流に応じてクロック信号の周波数とデューティ比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路２３０が行っている。
【００９２】
アンテナ２２８からＲＦＣＰＵ２１１に入力された信号は復調回路２１９で復調された後、ＲＦインターフェース２２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ２２２に格納される。制御コマンドには、ＲＯＭ２２７に記憶されているデータの読み出し、ＲＡＭ２２６へのデータの書き込み、ＣＰＵ２２５への演算命令などが含まれている。
【００９３】
ＣＰＵ２２５は、ＣＰＵインターフェース２２４を介してＲＯＭ２２７、ＲＡＭ２２６、制御レジスタ２２２にアクセスする。ＣＰＵインターフェース２２４は、ＣＰＵ２２５が要求するアドレスより、ＲＯＭ２２７、ＲＡＭ２２６、制御レジスタ２２２のいずれかに対するアクセス信号を生成する機能を有している。
【００９４】
ＣＰＵ２２５の演算方式は、ＲＯＭ２２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算はプログラムを使ってＣＰＵ２２５が実行する方式を適用することができる。
【００９５】
このようなＲＦＣＰＵ２１１は、絶縁表面接合された結晶方位が一定の単結晶シリコン層（ＬＴＳＳ層）が形成されているので、処理速度の高速化を図ることができる。また、高い比誘電率のＹＳＺ膜を用いることで保持容量の電極面積を小さくしているので、素子全体の縮小化が出来る。
【００９６】
図８ではＲＦＣＰＵの形態について示しているが、通信機能、演算処理機能、メモリ機能を備えたものであれば、ＩＣタグのようなものであっても良い。
【図面の簡単な説明】
【００９７】
【図１】ＳＯＩ構造を有する基板の構成を示す断面図。
【図２】ＳＯＩ構造を有する基板の作製方法を説明する断面図。
【図３】ＳＯＩ構造を有する基板の作製方法を説明する断面図。
【図４】ＳＯＩ構造を有する基板の作製方法を説明する断面図。
【図５】ＳＯＩ構造を有する基板の作製方法を説明する断面図。
【図６】ＳＯＩ構造を有する基板の作製方法を説明する断面図。
【図７】ＳＯＩ構造を有する基板により得られるマイクロプロセッサの構成を示すブロック図。
【図８】ＳＯＩ構造を有する基板により得られるＲＦＣＰＵの構成を示すブロック図。
【符号の説明】
【００９８】
１００    支持基板
１０１    保持容量部絶縁層
１０２    保持容量部下部電極
１０３    配線
１０４    保持容量部
１０５    ＴＦＴ
１０６    活性層
１０７    保持容量部上部電極
１０８    配線
１０９    保護層
１１０    単結晶シリコン基板
１１１    ＹＳＺ膜
１１２    イオン
１１３    脆化層
１１４    絶縁膜
１２１    絶縁膜
１２２    接合層
１２３    ＬＴＳＳ層
１２４    ＬＴＳＳ層
１３１    マスク
１３３    島状単結晶シリコン層
１３４    ゲート絶縁膜
１３５    ゲート電極
１３６    不純物元素
１４２    マスク
１４３    チャネル形成領域
１４４ａ    高濃度不純物領域
１４４ｂ    高濃度不純物領域
１４４ｃ    高濃度不純物領域
１４５    層間絶縁膜
１４６    配線
１４７    配線
１５２    層間絶縁膜
１５３    配線
２００    マイクロプロセッサ
２０１    演算回路
２０２    演算回路制御部
２０３    命令解析部
２０４    制御部
２０５    タイミング制御部
２０６    レジスタ
２０７    レジスタ制御部
２０８    バスインターフェース
２０９    ＲＯＭ
２１０    ＲＯＭインターフェース
２１１    ＲＦＣＰＵ
２１２    アナログ回路部
２１３    デジタル回路部
２１４    共振回路
２１５    整流回路
２１６    定電圧回路
２１７    リセット回路
２１８    発振回路
２１９    復調回路
２２０    変調回路
２２１    ＲＦインターフェース
２２２    制御レジスタ
２２３    クロックコントローラ
２２４    ＣＰＵインターフェース
２２５    ＣＰＵ
２２６    ＲＡＭ
２２７    ＲＯＭ
２２８    アンテナ
２２９    容量部
２３０    電源管理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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