(57)【特許請求の範囲】
【請求項１】
３次元半導体デバイスを製造する方法であって、
複数のデバイスレベルのうちの第１のデバイスレベル中に第１のビット線層を形成するために少なくとも第１のビット線マスクと第２のビット線マスクのうちの第１のビット線マスクを使用するステップであって、前記第１のビット線層は複数の第１のビット線を含むステップと、
複数のデバイスレベルのうちの第２のデバイスレベル中に第２のビット線層を形成するために前記第１のビット線マスクを使用するステップであって、前記第２のビット線層は複数の第２のビット線を含み、複数の第１のビット線および複数の第２のビット線はビット線接続層への異なる電気的接続経路を有するステップと、
複数のデバイスレベル中に複数のビット線層を形成するために少なくとも第１のビット線マスクと第２のビット線マスクを使用するステップであって、複数のビット線層は複数のビット線を含み、それぞれのデバイスレベルの複数のビット線はビット線接続層への異なる電気的接続経路を有するステップと、
第１のデバイスレベル中に第１のデバイス層を形成するために第１のデバイスマスクセットを使用するステップであって、前記第１のデバイス層は複数の第１のデバイスを含み、複数の第１のデバイスは複数の第１のビット線に電気的に接続されるステップと、
第２のデバイスレベル中に第２のデバイス層を形成するために前記第１のデバイスマスクセットを使用するステップであって、前記第２のデバイス層は複数の第２のデバイスを含み、複数の第２のデバイスは複数の第２のビット線に電気的に接続され、前記第１のデバイスマスクセットは少なくとも１つのデバイスマスクを含むステップと、
第１のワード線層を形成するために第１のワード線マスクを使用するステップであって、前記第１のワード線層は複数の第１のワード線を含み、複数の第１のワード線は第１のデバイスレベルおよび第２のデバイスレベルによって共有されるステップと、を含み、
複数の第１のデバイスおよび第２のデバイスは、アンチヒューズ、ヒューズ、直列に配列されたダイオードとアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、スイッチャブル複合金属酸化物、カーボンナノチューブメモリ、相変化材料メモリ、伝導性ブリッジ素子、スイッチャブルポリマメモリ、あるいは薄い堆積炭素スイッチャブル抵抗器のうちの少なくとも１つから選択されたワンタイムプログラマブルセルまたは再書き込み可能なセルを含み、
複数のデバイスレベルの間に複数のビア層を形成するために第１のビアマスクを使用するステップであって、複数のビア層は複数のビアを含み、複数のビアはビット線接続層への異なる電気的接続経路の一部であるステップと、
３つの異なるデバイスレベル上に複数のビット線を形成するために前記第１のビット線マスクを使用するステップと、
２つの異なるデバイスレベル上に複数のビット線を形成するために第２のビット線マスクを使用するステップと、
２つの異なるデバイスレベル上に複数のビット線を形成するために第３のビット線マスクを使用するステップと、
１つのデバイスレベル上に複数のビット線を形成するために第４のビット線マスクを使用するステップと、
４つの異なるワード線層上に複数のワード線を形成するために前記第１のワード線マスクを使用するステップと、
８つの異なるデバイスレベル上に複数のデバイスを形成するために前記第１のデバイスマスクセットを使用するステップと、
４つの異なるビア層を形成するために前記第１のビアマスクを使用するステップと、をさらに含み、
８つのデバイスレベルのそれぞれの複数のビット線は、ビット線接続層への異なる電気的接続経路を有する方法。
【請求項２】
３次元半導体デバイスを製造する方法であって、
複数のデバイスレベルのうちの第１のデバイスレベル中に第１のビット線層を形成するために少なくとも第１のビット線マスクと第２のビット線マスクのうちの第１のビット線マスクを使用するステップであって、前記第１のビット線層は複数の第１のビット線を含むステップと、
複数のデバイスレベルのうちの第２のデバイスレベル中に第２のビット線層を形成するために前記第１のビット線マスクを使用するステップであって、前記第２のビット線層は複数の第２のビット線を含み、複数の第１のビット線および複数の第２のビット線はビット線接続層への異なる電気的接続経路を有するステップと、
複数のデバイスレベル中に複数のビット線層を形成するために少なくとも第１のビット線マスクと第２のビット線マスクを使用するステップであって、複数のビット線層は複数のビット線を含み、それぞれのデバイスレベルの複数のビット線はビット線接続層への異なる電気的接続経路を有するステップと、
第１のデバイスレベル中に第１のデバイス層を形成するために第１のデバイスマスクセットを使用するステップであって、前記第１のデバイス層は複数の第１のデバイスを含み、複数の第１のデバイスは複数の第１のビット線に電気的に接続されるステップと、
第２のデバイスレベル中に第２のデバイス層を形成するために前記第１のデバイスマスクセットを使用するステップであって、前記第２のデバイス層は複数の第２のデバイスを含み、複数の第２のデバイスは複数の第２のビット線に電気的に接続され、前記第１のデバイスマスクセットは少なくとも１つのデバイスマスクを含むステップと、
第１のワード線層を形成するために第１のワード線マスクを使用するステップであって、前記第１のワード線層は複数の第１のワード線を含み、複数の第１のワード線は第１のデバイスレベルおよび第２のデバイスレベルによって共有されるステップと、を含み、
複数の第１のデバイスおよび第２のデバイスは、アンチヒューズ、ヒューズ、直列に配列されたダイオードとアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、スイッチャブル複合金属酸化物、カーボンナノチューブメモリ、相変化材料メモリ、伝導性ブリッジ素子、スイッチャブルポリマメモリ、あるいは薄い堆積炭素スイッチャブル抵抗器のうちの少なくとも１つから選択されたワンタイムプログラマブルセルまたは再書き込み可能なセルを含み、
複数のデバイスレベルの間に複数のビア層を形成するために第１のビアマスクを使用するステップであって、複数のビア層は複数のビアを含み、複数のビアはビット線接続層への異なる電気的接続経路の一部であるステップと、
複数の電気的ストラップを形成するために第１のストラップマスクを使用するステップであって、複数の電気的ストラップはビット線接続層への異なる電気的接続経路の一部であるステップと、
３つの異なるデバイスレベル上に複数のビット線を形成するために前記第１のビット線マスクを使用するステップと、
３つの異なるデバイスレベル上に複数のビット線を形成するために第２のビット線マスクを使用するステップと、
２つの異なるデバイスレベル上に複数のビット線を形成するために第３のビット線マスクを使用するステップと、
４つの異なるワード線層上に複数のワード線を形成するために前記第１のワード線マスクを使用するステップと、
８つの異なるデバイスレベル上に複数のデバイスを形成するために前記第１のデバイスマスクセットを使用するステップと、
４つの異なるビア層を形成するために前記第１のビアマスクを使用するステップと、
複数の電気的ストラップを形成するために前記第１のストラップマスクを使用するステップと、をさらに含み、
８つのデバイスレベルのそれぞれの複数のビット線は、ビット線接続層への異なる電気的接続経路を有する方法。
【請求項３】
３次元半導体デバイスを製造する方法であって、
複数のデバイスレベルのうちの第１のデバイスレベル中に第１のビット線層を形成するために少なくとも第１のビット線マスクと第２のビット線マスクのうちの第１のビット線マスクを使用するステップであって、前記第１のビット線層は複数の第１のビット線を含むステップと、
複数のデバイスレベルのうちの第２のデバイスレベル中に第２のビット線層を形成するために前記第１のビット線マスクを使用するステップであって、前記第２のビット線層は複数の第２のビット線を含み、複数の第１のビット線および複数の第２のビット線はビット線接続層への異なる電気的接続経路を有するステップと、
複数のデバイスレベル中に複数のビット線層を形成するために少なくとも第１のビット線マスクと第２のビット線マスクを使用するステップであって、複数のビット線層は複数のビット線を含み、それぞれのデバイスレベルの複数のビット線はビット線接続層への異なる電気的接続経路を有するステップと、
第１のデバイスレベル中に第１のデバイス層を形成するために第１のデバイスマスクセットを使用するステップであって、前記第１のデバイス層は複数の第１のデバイスを含み、複数の第１のデバイスは複数の第１のビット線に電気的に接続されるステップと、
第２のデバイスレベル中に第２のデバイス層を形成するために前記第１のデバイスマスクセットを使用するステップであって、前記第２のデバイス層は複数の第２のデバイスを含み、複数の第２のデバイスは複数の第２のビット線に電気的に接続され、前記第１のデバイスマスクセットは少なくとも１つのデバイスマスクを含むステップと、
第１のワード線層を形成するために第１のワード線マスクを使用するステップであって、前記第１のワード線層は複数の第１のワード線を含み、複数の第１のワード線は第１のデバイスレベルおよび第２のデバイスレベルによって共有されるステップと、を含み、
複数の第１のデバイスおよび第２のデバイスは、アンチヒューズ、ヒューズ、直列に配列されたダイオードとアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、スイッチャブル複合金属酸化物、カーボンナノチューブメモリ、相変化材料メモリ、伝導性ブリッジ素子、スイッチャブルポリマメモリ、あるいは薄い堆積炭素スイッチャブル抵抗器のうちの少なくとも１つから選択されたワンタイムプログラマブルセルまたは再書き込み可能なセルを含み、
複数のデバイスレベルの間に複数のビア層を形成するために第１のビアマスクを使用するステップであって、複数のビア層は複数のビアを含み、複数のビアはビット線接続層への異なる電気的接続経路の一部であるステップと、
複数の電気的ストラップを形成するために第１のストラップマスクを使用するステップであって、複数の電気的ストラップはビット線接続層への異なる電気的接続経路の一部であるステップと、
３つの異なるデバイスレベル上に複数のビット線を形成するために前記第１のビット線マスクを使用するステップと、
２つの異なるデバイスレベル上に複数のビット線を形成するために第２のビット線マスクを使用するステップと、
２つの異なるデバイスレベル上に複数のビット線を形成するために第３のビット線マスクを使用するステップと、
１つのデバイスレベル上に複数のビット線を形成するために第４のビット線マスクを使用するステップと、
４つの異なるワード線層上に複数のワード線を形成するために前記第１のワード線マスクを使用するステップと、
８つの異なるデバイスレベル上に複数のデバイスを形成するために前記第１のデバイスマスクセットを使用するステップと、
４つの異なるビア層を形成するために前記第１のビアマスクを使用するステップと、
複数の電気的ストラップを形成するために前記第１のストラップマスクを使用するステップと、をさらに含み、
８つのデバイスレベルのそれぞれの複数のビット線は、ビット線接続層への異なる電気的接続経路を有する方法。
【請求項４】
３次元半導体デバイスであって、
複数のデバイスレベルのうちの第１のデバイスレベル中に存する複数のビット線層のうちの第１のビット線層であって、前記第１のビット線層は第１のビット線パターンを有するとともに、複数の第１のビット線を含む、第１のビット線層と、
複数のデバイスレベルのうちの第２のデバイスレベル中に存する複数のビット線層のうちの第２のビット線層であって、前記第２のビット線層は前記第１のビット線パターンを有するとともに、複数の第２のビット線を含み、複数の第１のビット線および複数の第２のビット線はビット線接続層への異なる電気的接続経路を有する、第２のビット線層と、
複数のデバイスレベル中に存する複数のビット線層であって、複数のビット線層のうちの少なくとも２つは第１のビット線パターンおよび／または第１のビット線パターン以外のパターンを共有し、複数のビット線層は複数のビット線を含み、それぞれのデバイスレベルの複数のビット線はビット線接続層への異なる電気的接続経路を有する、複数のビット線層と、
第１のデバイスレベル中に存する第１のデバイス層であって、前記第１のデバイス層は第１のデバイスパターンを有するとともに、複数の第１のデバイスを含み、複数の第１のデバイスは複数の第１のビット線に電気的に接続される、第１のデバイス層と、
第２のデバイスレベル中に存する第２のデバイス層であって、第２のデバイス層は前記第１のデバイスパターンを有するとともに、複数の第２のデバイスを含み、複数の第２のデバイスは複数の第２のビット線に電気的に接続され、前記第１のデバイスパターンは少なくとも１つのデバイスマスクを用いて作られる、第２のデバイス層と、
第１のワード線層であって、前記第１のワード線層は第１のワード線パターンを有するとともに、複数の第１のワード線を含み、複数の第１のワード線は第１のデバイスレベルおよび第２のデバイスレベルによって共有される、第１のワード線層と、を備え、
複数の第１のデバイスおよび第２のデバイスは、アンチヒューズ、ヒューズ、直列に配列されたダイオードとアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、スイッチャブル複合金属酸化物、カーボンナノチューブメモリ、相変化材料メモリ、伝導性ブリッジ素子、スイッチャブルポリマメモリ、あるいは薄い堆積炭素スイッチャブル抵抗器のうちの少なくとも１つから選択されたワンタイムプログラマブルセルまたは再書き込み可能なセルを含み、
複数のデバイスレベルの間の複数のビア層であって、複数のビア層は第１のビアパターンを有するとともに複数のビアを含み、複数のビアはビット線接続層への異なる電気的接続経路の一部である、複数のビア層と、
第１のビット線パターンを共有する、３つの異なるデバイスレベル上の第１の３つのビット線層と、
第２のビット線パターンを共有する、２つの異なるデバイスレベル上の第１の２つのビット線層と、
第３のビット線パターンを共有する、２つの異なるデバイスレベル上の第２の２つのビット線層と、
第４のビット線パターンを有する、第８のビット線層と、
ワード線パターンを共有する、４つのワード線層と、
デバイス層パターンを共有する、８つのデバイス層と、
ビア層パターンを共有する、４つのビア層と、をさらに備え、
８つのデバイスレベルのそれぞれの複数のビット線は、ビット線接続層への異なる電気的接続経路を有する３次元半導体デバイス。
【請求項５】
３次元半導体デバイスであって、
複数のデバイスレベルのうちの第１のデバイスレベル中に存する複数のビット線層のうちの第１のビット線層であって、前記第１のビット線層は第１のビット線パターンを有するとともに、複数の第１のビット線を含む、第１のビット線層と、
複数のデバイスレベルのうちの第２のデバイスレベル中に存する複数のビット線層のうちの第２のビット線層であって、前記第２のビット線層は前記第１のビット線パターンを有するとともに、複数の第２のビット線を含み、複数の第１のビット線および複数の第２のビット線はビット線接続層への異なる電気的接続経路を有する、第２のビット線層と、
複数のデバイスレベル中に存する複数のビット線層であって、複数のビット線層のうちの少なくとも２つは第１のビット線パターンおよび／または第１のビット線パターン以外のパターンを共有し、複数のビット線層は複数のビット線を含み、それぞれのデバイスレベルの複数のビット線はビット線接続層への異なる電気的接続経路を有する、複数のビット線層と、
第１のデバイスレベル中に存する第１のデバイス層であって、前記第１のデバイス層は第１のデバイスパターンを有するとともに、複数の第１のデバイスを含み、複数の第１のデバイスは複数の第１のビット線に電気的に接続される、第１のデバイス層と、
第２のデバイスレベル中に存する第２のデバイス層であって、第２のデバイス層は前記第１のデバイスパターンを有するとともに、複数の第２のデバイスを含み、複数の第２のデバイスは複数の第２のビット線に電気的に接続され、前記第１のデバイスパターンは少なくとも１つのデバイスマスクを用いて作られる、第２のデバイス層と、
第１のワード線層であって、前記第１のワード線層は第１のワード線パターンを有するとともに、複数の第１のワード線を含み、複数の第１のワード線は第１のデバイスレベルおよび第２のデバイスレベルによって共有される、第１のワード線層と、を備え、
複数の第１のデバイスおよび第２のデバイスは、アンチヒューズ、ヒューズ、直列に配列されたダイオードとアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、スイッチャブル複合金属酸化物、カーボンナノチューブメモリ、相変化材料メモリ、伝導性ブリッジ素子、スイッチャブルポリマメモリ、あるいは薄い堆積炭素スイッチャブル抵抗器のうちの少なくとも１つから選択されたワンタイムプログラマブルセルまたは再書き込み可能なセルを含み、
複数のデバイスレベルの間の複数のビア層であって、複数のビア層は第１のビアパターンを有するとともに複数のビアを含み、複数のビアはビット線接続層への異なる電気的接続経路の一部である、複数のビア層と、
ビット線接続層への異なる電気的接続経路の一部である複数の電気的ストラップと、
第１のビット線パターンを共有する、３つの異なるデバイスレベル上の第１の３つのビット線層と、
第２のビット線パターンを共有する、３つの異なるデバイスレベル上の第２の３つのビット線層と、
第３のビット線パターンを共有する、２つの異なるデバイスレベル上の第１の２つのビット線層と、
ワード線パターンを共有する、４つのワード線層と、
デバイス層パターンを共有する、８つのデバイス層と、
ビア層パターンを共有する、４つのビア層と、
電気的ストラップ層であって、前記電気的ストラップ層は複数の電気的ストラップを含むとともに、ビット線接続層への電気的接続経路のうちの少なくとも幾つかの一部である、電気的ストラップ層と、をさらに備え、
８つのデバイスレベルのそれぞれの複数のビット線は、ビット線接続層への異なる電気的接続経路を有する３次元半導体デバイス。
【請求項６】
３次元半導体デバイスであって、
複数のデバイスレベルのうちの第１のデバイスレベル中に存する複数のビット線層のうちの第１のビット線層であって、前記第１のビット線層は第１のビット線パターンを有するとともに、複数の第１のビット線を含む、第１のビット線層と、
複数のデバイスレベルのうちの第２のデバイスレベル中に存する複数のビット線層のうちの第２のビット線層であって、前記第２のビット線層は前記第１のビット線パターンを有するとともに、複数の第２のビット線を含み、複数の第１のビット線および複数の第２のビット線はビット線接続層への異なる電気的接続経路を有する、第２のビット線層と、
複数のデバイスレベル中に存する複数のビット線層であって、複数のビット線層のうちの少なくとも２つは第１のビット線パターンおよび／または第１のビット線パターン以外のパターンを共有し、複数のビット線層は複数のビット線を含み、それぞれのデバイスレベルの複数のビット線はビット線接続層への異なる電気的接続経路を有する、複数のビット線層と、
第１のデバイスレベル中に存する第１のデバイス層であって、前記第１のデバイス層は第１のデバイスパターンを有するとともに、複数の第１のデバイスを含み、複数の第１のデバイスは複数の第１のビット線に電気的に接続される、第１のデバイス層と、
第２のデバイスレベル中に存する第２のデバイス層であって、第２のデバイス層は前記第１のデバイスパターンを有するとともに、複数の第２のデバイスを含み、複数の第２のデバイスは複数の第２のビット線に電気的に接続され、前記第１のデバイスパターンは少なくとも１つのデバイスマスクを用いて作られる、第２のデバイス層と、
第１のワード線層であって、前記第１のワード線層は第１のワード線パターンを有するとともに、複数の第１のワード線を含み、複数の第１のワード線は第１のデバイスレベルおよび第２のデバイスレベルによって共有される、第１のワード線層と、を備え、
複数の第１のデバイスおよび第２のデバイスは、アンチヒューズ、ヒューズ、直列に配列されたダイオードとアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、スイッチャブル複合金属酸化物、カーボンナノチューブメモリ、相変化材料メモリ、伝導性ブリッジ素子、スイッチャブルポリマメモリ、あるいは薄い堆積炭素スイッチャブル抵抗器のうちの少なくとも１つから選択されたワンタイムプログラマブルセルまたは再書き込み可能なセルを含み、
複数のデバイスレベルの間の複数のビア層であって、複数のビア層は第１のビアパターンを有するとともに複数のビアを含み、複数のビアはビット線接続層への異なる電気的接続経路の一部である、複数のビア層と、
ビット線接続層への異なる電気的接続経路の一部である複数の電気的ストラップと、
第１のビット線パターンを共有する、３つの異なるデバイスレベル上の第１の３つのビット線層と、
第２のビット線パターンを共有する、２つの異なるデバイスレベル上の第１の２つのビット線層と、
第３のビット線パターンを共有する、２つの異なるデバイスレベル上の第２の２つのビット線層と、
第４のビット線パターンを有する、第８のビット線層と、
ワード線パターンを共有する、４つのワード線層と、
デバイス層パターンを共有する、８つのデバイス層と、
ビア層パターンを共有する、４つのビア層と、
電気的ストラップ層であって、前記電気的ストラップ層は複数の電気的ストラップを含むとともに、ビット線接続層への電気的接続経路のうちの少なくとも幾つかの一部である、電気的ストラップ層と、をさらに備え、
８つのデバイスレベルのそれぞれの複数のビット線は、ビット線接続層への異なる電気的接続経路を有する３次元半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には半導体製造の分野に関し、特に３次元半導体メモリデバイスおよびその製造方法に関する。
【背景技術】
【０００２】
関連特許出願との相互参照
本願は、その全体が本願明細書において参照により援用されている、２００８年９月９日に出願された米国特許出願第１２／２３１，０００号（特許文献１）の利益を主張する。
【０００３】
半導体デバイスの製造中、基板上に構造を形成するために種々のリソグラフィックマスクが使用される。各々のリソグラフィックステップは、それ自身のマスクを有する。限界レベルについて、マスク当たりのコストは約３００，０００ドルであり、増えつつある。従って、マスクのセットを作ることは非常に高価である。さらに、実験ランのためにマスクセットを作ることはひどく高価となることがある。例えば、各デザイン層のために伝統的な独特のマスクを用いて８レベルのメモリを製造するには、バックエンドオブザライン（ＢＥＯＬ）構造（すなわち、金属インターコネクト）において２４個の重要なマスクが必要である。単にインターコネクトだけのためのマスクセットは７百万ドル以上の費用を要する。
【０００４】
４層３次元ワンタイムプログラマブル（ＯＴＰ）メモリデバイスは、一般的に、個々のメモリセルを読み書きするために使用されるデバイスドライバ層の上に積み重ねられた個々のメモリセルの４つの層から成る。各々のセルには、関連するワード線およびビット線がある。ワード線およびビット線は一連のジア（ｚｉａ）によってデバイスドライバ層に一意に接続される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願第１２／２３１，０００号
【特許文献２】米国特許第６，０３４，８８２号
【特許文献３】米国特許第６，１８５，１２２号
【特許文献４】米国特許出願第０９／５６０，６２６号
【特許文献５】米国特許出願第０９／８１４，７２７号
【特許文献６】米国特許出願第０９／８９７，７０５号
【特許文献７】米国特許第７，１７７，１６９号
【特許文献８】米国特許出願第１０／１８５，５０８号
【特許文献９】米国特許第６，０３４，８８２号
【特許文献１０】米国特許第５，８３５，３９６号
【特許文献１１】米国特許出願第０９／６３８，４２８号
【特許文献１２】米国特許第６，０５５，１８０号
【特許文献１３】米国特許第５，７５１，０１２号
【特許文献１４】米国特許第４，６４６，２６６号
【特許文献１５】米国特許出願第１１／２８７，４５２号
【特許文献１６】米国公開特許出願第２００５／０２６９５５３号
【特許文献１７】米国特許出願第０９／８９７，７７１号
【非特許文献】
【０００６】
【非特許文献１】"A 2556 kb 3.0V ITIMTJ Nonvolatile Magnetoresistive RAM" by Peter K. Naji et al., published in the Digest of Technical Papers of the 2001 IEEE International Solid-State Circuits Conference, ISSCC 2001/Session 7/Technology Directions: Advanced Technologies/7.6, Feb. 6, 2001 and pages 94-95, 404-405 of ISSCC 2001 Visual Supplement
【発明の概要】
【０００７】
本発明の一実施形態では、３次元半導体デバイスを製造する方法を提供し、その方法は、第１のビット線を含む第１のビット線層を第１のデバイスレベルに形成するために第１のビット線マスクを使用することと、第２のビット線を含む第２のビット線層を第２のデバイスレベルに形成するために第１のビット線マスクを使用することとを含む。第１のビット線および第２のビット線は、ビット線接続レベルへの異なる電気的接続を有する。
【０００８】
本発明の他の１つの実施形態では、３次元半導体デバイスを提供し、その３次元半導体デバイスは、第１のビット線パターンを有するとともに第１のビット線を含む、第１のデバイスレベルに存する第１のビット線層と、第１のビット線パターンを有するとともに第２のビット線を含む、第２のデバイスレベルに存する第２のビット線層とを備える。第１のビット線および第２のビット線は、ビット線接続レベルへの異なる電気的接続を有する。
【図面の簡単な説明】
【０００９】
【図１】代表的な実施形態に従うメモリセルサブアレイの平面図である。
【図２】代表的な実施形態に従う図１のメモリセルサブアレイの側面図である。
【図３】代表的な実施形態に従うビット線レベルの平面図である。
【図４】代表的な実施形態に従う潜在的ジア回廊の平面図である。
【図５】代表的な実施形態に従うジア回廊（ｃｏｒｒｉｄｏｒ）領域レイアウトを示す図である。
【図６】代表的な実施形態に従うビット線レベルのためのマスクレイアウトを示す図である。
【図７】代表的な実施形態に従う中間レベルのためのマスクレイアウトを示す図である。
【図８】代表的な実施形態に従う図６および７に描かれているマスクを使用して製造されたジア回廊領域の断面図である。
【図９】代表的な実施形態に従う３つのビット線マスクを用いて製造されたジア回廊領域の断面図である。
【図１０】代表的な実施形態に従う３つのビット線マスクおよびＸストラップを用いて製造された共有されるジア回廊領域の断面図である。
【図１１】代表的な実施形態に従う４つのビット線マスクを用いて製造された複数のシングルジア回廊を有するジア回廊領域の断面図である。
【図１２】代表的な実施形態に従う４つのビット線マスクを用いるが頂部金属層を用いずに製造されたジア回廊領域の断面図である。
【発明を実施するための形態】
【００１０】
３次元メモリアレイの製造のためにＸ線用のマスクを共用するとともにＹ線用のマスクを共用する構造および方法が記述される。以下の記述において、説明を目的として、本発明の代表的な実施形態を完全に理解してもらうために多数の具体的な詳細例を開示する。しかし、それらの具体的な詳細例がなくとも本発明が実施され得るということが当業者にとっては明らかなことである。ワード線、ビット線、Ｘ線、およびＹ線という用語は、交換可能に用いられる。図面は一定比率で描かれてはいない。マスクという単数形の用語は、マスターマスクに基づく全てのワーキングプレートを含む。従って、マスターマスクと、そのワーキングプレートとは同じパターンを有する。他の場合には、代表的な実施形態についての記述を容易にするために、周知の構造およびデバイスは簡略化された形で示されている。
【００１１】
４層、３次元、ワンタイムプログラマブルのメモリデザインでは、ジアマスクは２回使用され、メモリセルマスクは幾度も使用され得る。「ビア」という用語と比べて「ジア」という用語の使用は本発明の実施形態を限定することを意図しておらず、本発明の実施形態はジア（１つまたは複数）またはビア（１つまたは複数）あるいはその両方を含み得るということに留意するべきである。ワード線マスクは部分的に共用され得るけれども（例えば、分割ワード）、ビット線マスクは共用されない。ワード線マスクおよびビット線マスクはレベル間では、個々のメモリセルへの一意の接続部がないであろうから、同時には共用され得ない。ワード線マスクおよびビット線マスクがレベル間で同時に共用されたならば、４つのメモリセルが同時にオンにされる。
【００１２】
本発明の実施形態は、ワード線マスクおよびビット線マスクの両方が共用されることを可能にする構造および方法を記述する。例えば、メモリの８つの層のためのマスクの数は、６マスク、すなわち１つのメモリセルマスク、１つのジアマスク、１つのワード線マスク、および３つのビット線マスクまで減らされ得る。有利なことに、マスクセットのコストは著しく減らされる。ビット線マスクをそれぞれ２回または３回使用することができ、製造利用度が高まる。さらに、実験ランのマスクセットは、よりコスト効率がよい。有利なことに、これらの低コストのマスクセットは製品のバリエーションのシリーズをより有利なものとする。
【００１３】
本発明の１つの実施形態は、デバイス層の数より少ない数のビット線マスクを用いて３次元メモリを製造する構造および方法に関する。第１のビット線層を第１のデバイスレベルに形成するために第１のビット線マスクが使用される。第１のビット線層は第１のビット線を含む。第１のビット線マスクは、第２のビット線層を第２のデバイスレベルに形成するためにも使用される。第２のビット線層は第２のビット線を含む。第１のビット線および第２のビット線は、ビット線接続レベルへの異なる電気的接続を有する。
【００１４】
本発明の他の１つの実施形態は、８層３次元メモリデバイスを製造するために４つのビット線マスクおよび１つのワード線マスクを用いて３次元メモリを製造する構造および方法に関する。ワード線層はメモリレベルの対の間で共有される。ビット線マスクを４つだけ用いるにもかかわらずビット線ドライバレベル上の個々のビット線ドライバに対して８つの異なる層上の８つの異なる電気的接続が作られる。
【００１５】
本発明の他の１つの実施形態は、３つのビット線マスク、１つのワード線マスク、および頂部金属（ＴＭ： top metal）ストラップを用いて３次元メモリを製造する構造および方法に関する。ワード線層は、メモリレベルの対の間で共有される。２つのジア回廊はそれぞれ３つのジア列を有する。ビット線マスクを３つだけ用いるにもかかわらずビット線ドライバレベル上の個々のビット線ドライバに対して８つの異なる層上の８つの異なる電気的接続が作られる。
【００１６】
本発明の他の１つの実施形態は、３つのビット線マスク、１つのワード線マスク、頂部金属ストラップ、およびＸストラップを用いて３次元メモリを製造する構造および方法に関する。ワード線層はメモリレベルの対の間で共有される。ジア回廊のうちの幾つかは共有される。ビット線マスクを３つだけ用いるにもかかわらずビット線ドライバレベル上の個々のビット線ドライバに対して８つの異なる層上の８つの異なる電気的接続が作られる。
【００１７】
本発明の他の１つの実施形態は、４つのビット線マスク、１つのワード線マスク、および頂部金属ストラップを用いて３次元メモリを製造する構造および方法に関する。ワード線層はメモリレベルの対の間で共有される。４つのジア回廊は１つのジア列を有するとともに、４つのジア回廊は２つのジア列を有する。ビット線マスクを４つだけ用いるにもかかわらずビット線ドライバレベル上の個々のビット線ドライバに対して８つの異なる層上の８つの異なる電気的接続が作られる。
【００１８】
本発明の他の１つの実施形態は、４つのビット線マスクおよび１つのワード線マスクを用いて３次元メモリを製造する構造および方法に関する。頂部金属ストラップは使用されない。ワード線層はメモリレベルの対の間で共有される。幾つかのジア回廊は共有される。ビット線マスクを４つだけ用いるにもかかわらずビット線ドライバレベル上の個々のビット線ドライバに対して８つの異なる層上の８つの異なる電気的接続が作られる。
【００１９】
図１を参照すると、代表的な実施形態に従うメモリセルサブアレイ１００の平面図が示されている。この例では、メモリセルサブアレイ１００は、半導体デバイスの一部として製造された２レベルのメモリセルを含む（第１のレベルは見えない）。メモリセルサブアレイ１００の平面図に、メモリセル１１０、ワード線１２０、および第２のビット線１４０が示されている。メモリセル１１０は、アンチヒューズ、ヒューズ、直列に配列されたダイオードおよびアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、スイッチャブル複合金属酸化物、カーボンナノチューブメモリ、相変化材料メモリ、伝導性ブリッジ素子、スイッチャブルポリマメモリ、あるいは非晶質、多結晶質または微晶質の炭素フィルムなどの薄い堆積炭素スイッチャブル抵抗器のうちの少なくとも１つから選択されたワンタイムプログラマブルセルまたは再書き込み可能なセルである。好ましくは、セルは、ダイオードまたはトランジスタなどのステアリング素子と、前に列挙された記憶素子タイプのうちの１つから選択された記憶素子とを含む。好ましくは、しかし必ずしもそうでなくてもよいけれども、各セルは、記憶素子およびステアリング素子がワード線およびビット線の間でその中に直列に配列されているシリンダ形状または他の適切な形状を有する柱を含む。ワード線１２０および第２のビット線１４０は、アルミニウム、タングステン、チタン、窒化チタンなどの１つ以上の伝導性材料から作られる。第２のビット線１４０は、第２のビット線１４０の側から突出する第１のタブ１３５および第２のタブ１４５を含む。ジア１６０は、第２のビット線１４０を半導体デバイスの他のレベルに接続する。
【００２０】
図２を参照すると、代表的な実施形態に従う図１のメモリセルサブアレイ２００の側面図が示されている。この例では、メモリセルサブアレイ２００は２レベルのメモリセルを含む。メモリセルサブアレイ２００の側面図において、第１のメモリセル２１０、第２のメモリセル２１５、第１のワード線２２０、第２のワード線２２５、第１のビット線２３０、および第２のビット線２４０が示されている。第１のワード線２２０と第１のビット線２３０とは、個々のワード線から第１のビット線２３０へ電流が流れ得るように、第１のメモリセル２１０を通して電気的に接続されている。第１のメモリセル２１０、第１のワード線２２０、および第１のビット線２３０は第１のデバイスレベルに含まれる。第２のワード線２２５と第２のビット線２４０とは、個々のワード線から第２のビット線２４０へ電流が流れ得るように、第２のメモリセル２１５を通して電気的に接続されている。第２のメモリセル２１５、第２のワード線２２５、および第２のビット線２４０は、第２のデバイスレベルに含まれる。第１のビット線２３０と第２のビット線２４０とは同じパターンを有することに留意するべきである。
【００２１】
第１のビット線２３０は、第１のビット線２３０の側から突出する第１のタブ２３５を含む。第１のタブ２３５は、第１のビット線２３０をビット線接続層上の第１のビット線接続部２７０に電気的に接続する第１のジア２５０に接続されている。第１のビット線接続部２７０は、半導体基板上に置かれたビット線ドライバなどの、半導体デバイスのドライバレベルに存するビット線ドライバに電気的に接続される。第１のジア２５０は、半導体デバイスの種々の層が製造されている間またはその後に作られる伝導性経路である。第２のビット線２４０は、第２のビット線２４０の側から突出する第２のタブ２４５を含む。第２のタブ２４５は、第２のビット線２４０をビット線接続層上の第２のビット線接続部２７５に電気的に接続する第２のジア２６０に接続されている。第２のビット線接続部２７５は、半導体デバイスのドライバレベルに存するビット線ドライバに電気的に接続されている。第２のジア２６０は、半導体デバイスの種々の層が製造されている間またはその後に作られる伝導性経路である。第１のビット線接続部２７０と第２のビット線接続部２７５とは、ビット線接続層を構成する。第１のタブ２３５と第２のタブ２４５とは、第２のビット線２４０が第１のビット線２３０の直ぐ上にあって第１のビット線２３０および第２のビット線２４０が同じパターンを有するにもかかわらず、半導体デバイスのドライバレベルへの電気的接続を可能にする。２つ以上のビット線レベルを製造するために同じビット線マスクが使用されるときには電気的接続は第１のビット線２３０および第２のビット線２４０の真っ直ぐな経路には存在し得ない。そのことは、複数のデバイスレベルを考慮すれば直ぐに明らかになる。
【００２２】
図３を参照すると、代表的な実施形態に従うビット線レベル３００の平面図が示されている。ビット線レベル３００は、メモリセル３２０に電気的に接続するビット線トレース３１０を含む。ビット線トレース３１０は、第１のタブ３３０および第２のタブ３３５を含む。複数のタブは、複数の層上で同じビット線パターンを使用することを可能にする。ジアは異なるデバイスレベルでは異なる位置に置かれるので、タブ３３５などの、タブのうちの１つはビット線ドライバへの接続のために使用され得ない。従って、異なるレベルでは、異なるタブが異なるジアに接続され、他のタブはジアに接続されないままである。
【００２３】
例えば、第１のデバイスレベルおよび第２のデバイスレベルを有する２デバイスレベル半導体デバイスにおいて、第１のデバイスレベル上のビット線トレース３１０の第１のタブ３３０は、半導体デバイスのドライバレベル上の第１のビット線ドライバに接続される。しかし、この特定の例では、第１のデバイスレベル上のビット線トレース３１０の第２のタブ３３５は、半導体デバイスのドライバレベル上の他のドライバに接続されない。第２のデバイスレベル（描かれていない）上では、ビット線トレース３１０と同じビット線パターンを用いて、類似する第２のタブ３３５が半導体デバイスのドライバレベル上の第２のビット線ドライバに接続される。しかし、この異なる第２のデバイスレベル上の類似する第１のタブ３３０は、半導体デバイスのドライバレベル上の他のドライバに接続されない。従って、２つの異なるデバイスレベル上の２つの別個のビット線層のために同じパターンを用いて、その２つの別個のビット線層が２つの異なるビット線ドライバにより駆動され得る。ビット線レベル３００はジア３４０も含む。ジア３４０は、電気的接続が半導体デバイス内の他のレベルへ続くことを可能にする。
【００２４】
図４を参照すると、代表的な実施形態に従う潜在的ジア回廊の平面図が示されている。この図は、ビット線４１０に対してビット線ドライバへの接続部が作られる半導体デバイスの領域を示す。ビット線４１０は、多数のメモリセル（図示せず）へ伸びて電気的に接続する。この場合、メモリの８つのレベルが存在する。メモリの各レベルは、それ自身のジア回廊を有する。例えば、第１のジア回廊４２０は、メモリレベル１に対応するビット線レベル１にビット線ドライバを接続するジアのルートを決めるために使用される。他のジア回廊４３０は、一意のビット線ドライバを他の７つのビット線レベルに接続するジアのルートを決めるために使用される。
【００２５】
この場合、第１のジア回廊４２０は、第１のジア列４４０および第２のジア列４５０の境界を形成する。他の実施形態では、ジア回廊は、ジア回廊間で任意の数のジア列も異なる数のジア列も持つことができる。さらに、電気的ストラップの使用を通じて複数のジア回廊を越える電気的経路のルートを決めることができる。
【００２６】
図５を参照すると、代表的な実施形態に従うジア回廊領域レイアウトを示す図が示されている。８層３次元メモリデバイス５００は、メモリセルアレイ５２０と、ビット線スタック５３０と、ジア回廊領域５４０と、ビット線ドライバ領域５１０とを含む。ビット線スタック５３０は、ビット線の多くが同じかまたは類似のパターンを共有する、ビット線の垂直スタックである。ジア回廊領域５４０は、ビット線の任意の所与の垂直スタックにおけるビット線の、図４に描かれている、集合的ジアルーティングを表す。ビット線ドライバ領域５１０は、ビット線ドライバ回路により占められるスペースを表す。代表的なメモリデザインでは、メモリ層からビット線ドライバへの電気的接続は、ビット線ドライバ回路より遥かに小さい領域を占める。普通は、電気的接続はビット線自体と一直線に配置される。しかし、ジア回廊は、伝統的な仕方で配置されるには、割合に、大き過ぎる。例としてのジア回廊領域５５０と例としてのビット線５６０との重なりは、なぜジア回廊領域を伝統的な仕方で配置できないのかを示す。
【００２７】
ビット線ドライバ領域５１０の上の領域は大部分が使用されていないスペースであるので、ジア回廊領域５４０をメモリセルアレイ５２０から遠くへ再配置することができる。メモリセルアレイ５２０内の１つの行は、ビット線スタック５３０に電気的に接続される。ビット線スタック５３０は、ジア回廊領域５４０に置かれたジア回廊を通してルーティングされるジアによって、８層３次元メモリデバイス５００の低いほうのレベルに置かれているビット線ドライバ領域５１０内に置かれているビット線ドライバに電気的に接続される。複数のジア回廊領域のための空間を作るために、ジア回廊領域５４０はビット線スタック５３０の中心線からずれ離れて置かれている。
【００２８】
８層３Ｄメモリを構築するための４つのビット線マスクおよび１つのワード線マスク
第１の実施形態では、８層３次元メモリデバイスを製造するために４つのビット線マスクおよび１つのワード線マスクが使用される。図６を参照すると、代表的な実施形態に従うビット線レベルのためのマスクレイアウトを示す図が示されている。マスクとそれぞれのパターンとは、タブおよびジアがジア回廊の中でどのように並ぶかを示すために整列させられている。例えば、ビットレベル１接続のための第１のジア回廊６０５が示されている。マスクＹ１は、ビット線パターンＹ１  ６１０を作る。マスクＹ２はビット線パターンＹ２  ６２０を作る。マスクＹ３はビット線パターンＹ３  ６３０を作る。マスクＹ４はビット線パターンＹ４  ６４０を作る。「Ｙ」マスクは、それがビット線マスクであることを示す。
【００２９】
図７を参照すると、代表的な実施形態に従う中間レベルのためのマスクレイアウトを示す図が示されている。マスクおよびそれぞれのパターンは、タブおよびジアがジア回廊の中でどのように並ぶかを示すために整列させられている。例えば、ビットレベル１接続のための第１のジア回廊７０５が示されている。マスクＶは、中間パターンＶ７１０を作る。「Ｖ」マスクは、ビアマスクとも称される。マスクＸは中間パターンＸ７２０を作る。「Ｘ」マスクはワード線マスクとも称される。「Ｘ」マスク形状は、ワード線マスクおよびＸビアマスクの両方に含まれる。マスクから作られるワード線層およびＸビア層上の形状は、ワード線の上のビア形状からＸビアの下のビット線形状への接続部を形成する。マスクＺは中間パターンＺ７３０を作る。「Ｚ」マスクはジアマスクとも称される。マスクＴＭはパターンＴＭ７４０を作る。「ＴＭ」マスクは頂部金属マスクとも称される（頂部金属ストラップは、図８において明瞭性を目的として「ストラップ」と呼ばれている）。３次元メモリデバイスは多くの異なる中間パターンを含むことができる。例えば、２つのビアマスクが使用され得る。
【００３０】
図８を参照すると、代表的な実施形態に従う図６および７に描かれているマスクを用いて製造されたジア回廊領域の断面図が示されている。図８において破線で示されている各ビット線層（例えば、ＢＬ１〜ＢＬ８）について、正方形のボックスに対応する列はジア列を含むことができ、正方形ボックス間の列はストラップ列に対応する。ビット線接続層Ｒ２は、ビット線ドライバレベル上の個々のビット線ドライバに通じる表面接続ポイントの全てを有する。層Ｒ２の後、図６および７に描かれているパターンは底部から上へ、Ｖ、Ｙ１、Ｘ、Ｖ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｖ、Ｙ４、Ｖ、Ｙ２、Ｘ、Ｖ、Ｙ１、Ｖ、Ｙ３、Ｘ、Ｖ、Ｙ２、Ｚ、ＴＭの順序で製造される。図８は、図４の断面「Ａ」により示されるようにジア回廊を切断することによって作られる断面図を示す。メモリセルは示されていない。ワード線層Ｘは、メモリレベルの対の間で共有される。
【００３１】
再び図８を参照すると、ビット線ドライバからそれぞれのビット線レベルへの個々の接続が記述されている。ビット線レベル１のための、Ｒ２からビット線層１への接続は、Ｒ２、Ｖ、Ｙ１である。ビット線層１への接続は、レベル１の第１のＹ１タブ８１０による。特に、レベル１の第２のＹ１タブ８１５は何物にも電気的に接続されていない。
ビット線レベル２のための、Ｒ２からビット線層２への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｖ、Ｙ２である。ビット線層２への接続は、レベル２の第１のＹ２タブ８２０による。特に、レベル２の第２のＹ２タブ８２５およびレベル２の第３のＹ２タブ８２７は何物にも電気的に接続されていない。
ビット線レベル３のための、Ｒ２からビット線層３への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｖ、Ｙ２、Ｖ、Ｙ３である。ビット線層３への接続はレベル３の第１のＹ３タブ８３０による。特に、レベル１の第２のＹ３タブ８３５は何物にも電気的に接続されていない。
ビット線レベル４のための、Ｒ２からビット線層４への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｖ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｖ、Ｙ４である。ビット線層４への接続は、レベル４の第１のＹ４タブ８４０による。
【００３２】
ビット線レベル５のための、Ｒ２からビット線層５への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｖ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｖ、Ｙ４ストラップ、Ｖ、Ｙ２である。ビット線層５への接続は、レベル５の第２のＹ２タブ８５５による。特に、レベル５の第２のＹ２タブ８５０およびレベル５の第３のＹ２タブ８５７は、何物にも電気的に接続されていない。
ビット線レベル６のための、Ｒ２からビット線層６への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｖ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｖ、Ｙ４、Ｖ、Ｙ２、Ｘ、Ｖ、Ｙ１、Ｖ、Ｙ３ストラップ、下のほうへ戻ってＶ、そして最後にＹ１である。ビット線層６への接続は、レベル６の第２のＹ１タブ８６５による。特に、レベル６の第１のＹ１タブ８６０は何物にも電気的に接続されていない。
ビット線レベル７のための、Ｒ２からビット線層７への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｖ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｖ、Ｙ４、Ｖ、Ｙ２、Ｘ、Ｖ、Ｙ１ストラップ、Ｖ、Ｙ３である。ビット線層７への接続は、レベル７の第２のＹ３タブ８７５による。特に、レベル７の第１のＹ３タブ８７０は、何物にも電気的に接続されていない。
ビット線レベル８のための、Ｒ２からビット線層８への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｖ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｖ、Ｙ４、Ｖ、Ｙ２、Ｘ、Ｖ、Ｙ１、Ｖ、Ｙ３、Ｘ、Ｖ、Ｙ２、Ｚ、ＴＭストラップ、下のほうへ戻ってＺ、最後にＹ２である。ビット線層８への接続は、レベル８の第３のＹ２タブ８８７による。特に、レベル８の第１のＹ２タブ８８０およびレベル８の第２のＹ２タブ８８５は、何物にも電気的に接続されていない。従って、ビット線マスクを４つだけ用いるにもかかわらず、ビット線ドライバレベル上の個々のビット線ドライバに至る接続ポイントに対して８つの異なる層上の８つの異なる電気的接続が作られる。
【００３３】
８層３Ｄメモリを構築するための３つのビット線マスク、１つのワード線マスク、およびＴＭストラップ
第２の実施形態では、８層３次元メモリデバイスを製造するために３つのビット線マスク、１つのワード線マスク、および頂部金属（ＴＭ）ストラップが使用される。図９を参照すると、代表的な実施形態に従う３つのビット線マスクを用いて製造されたジア回廊領域の断面図が示されている。ビット線接続層Ｒ２は、ビット線ドライバレベル上の個々のビット線ドライバに通じる表面接続ポイントの全てを有する。層Ｒ２の後、層は底部から上へ、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｙ２、Ｖ、Ｙ１、Ｘ、Ｙ３、Ｖ、Ｙ２、Ｘ、Ｙ１、Ｚ、ＴＭの順序で製造される。図６および７は図８に関連するだけであるということに留意するべきである。図９は、図４において断面「Ａ」により示されるようにジア回廊を切断することによって作られる断面図を示す。メモリセルは示されていない。ワード線層Ｘはメモリレベルの対の間で共有される。「Ｘ」マスク形状は、ワード線マスクおよびＸビアマスクの両方に含まれる。マスクから作られるワード線層およびＸビア層上の形状は、ワード線層の上および下のビア形状からビット線形状への接続部を形成する。ビットレベル４接続部およびビットレベル６接続部のためのジア回廊は、それぞれ３つのジア列を包含する。
【００３４】
再び図９を参照すると、ビット線ドライバからそれぞれのビット線レベルへの個々の接続が記述されている。端末タブには言及しない。ビット線レベル１のための、Ｒ２からビット線層１への接続は、Ｒ２、Ｖ、Ｙ１である。ビット線層１への接続は、レベル１の第１のＹ１タブ９１０による。ビット線レベル２のための、Ｒ２からビット線層２への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２である。ビット線層２への接続は、レベル２の第１のＹ２タブ９２０による。ビット線レベル３のための、Ｒ２からビット線層３への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２ストラップ、Ｖ、Ｙ３である。ビット線層３への接続は、レベル３の第１のＹ３タブ９３０による。ビット線レベル４のための、Ｒ２からビット線層４への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｙ２、Ｖ、Ｙ１、Ｘ、Ｙ３ストラップ、次に下のほうへ戻ってＸ、Ｙ１ストラップ、Ｖ、最後にＹ２である。ビット線層４への接続は、レベル４の第２のＹ２タブ９４０による。ビット線レベル５のための、Ｒ２からビット線層５への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｙ２、Ｖ、Ｙ１、Ｘ、Ｙ３ストラップ、次に下のほうへ戻ってＸ、最後にＹ１である。ビット線層５への接続は、レベル５の第２のＹ１タブ９５０による。ビット線レベル６のための、Ｒ２からビット線層６への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｙ２、Ｖ、Ｙ１、Ｘ、Ｙ３、Ｖ、Ｙ２、Ｘ、Ｙ１、Ｚ、ＴＭストラップ、次に下のほうへ戻ってＺ、Ｙ１、Ｘ、Ｙ２ストラップ、Ｖ、最後にＹ３である。ビット線層６への接続は、レベル６の第２のＹ３タブ９６０による。ビット線レベル７のための、Ｒ２からビット線層７への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｙ２、Ｖ、Ｙ１、Ｘ、Ｙ３、Ｖ、Ｙ２、Ｘ、Ｙ１、Ｚ、ＴＭストラップ、次に下のほうへ戻ってＺ、Ｙ１、Ｘ、最後にＹ２である。ビット線層７への接続は、レベル７の第３のＹ２タブ９７０による。ビット線レベル８のための、Ｒ２からビット線層８への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｙ２、Ｖ、Ｙ１、Ｘ、Ｙ３、Ｖ、Ｙ２、Ｘ、Ｙ１、Ｚ、ＴＭストラップ、次に下のほうへ戻ってＺ、最後にＹ１である。ビット線層８への接続は、レベル８の第３のＹ１タブ９８０による。従って、ビット線マスクを３つだけ用いるにもかかわらず、ビット線ドライバレベル上の個々のビット線ドライバに通じる接続ポイントに対して８つの異なる層上の８つの異なる電気的接続が作られる。
【００３５】
３つのビット線マスク、１つのワード線マスク、ＴＭストラップ、およびＸストラップ
第３の実施形態では、８層３次元メモリデバイスを製造するために３つのビット線マスク、１つのワード線マスク、頂部金属（ＴＭ）ストラップ、およびＸストラップが使用される。図１０を参照すると、代表的な実施形態に従う３つのビット線マスクとＸストラップとを用いて製造される共有されるジア回廊領域の断面図が示されている。ビット線接続層Ｒ２は、ビット線ドライバレベル上の個々のビット線ドライバに通じる表面接続ポイントの全てを有する。層Ｒ２の後、層は底部から上へ、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｖ、Ｙ２、Ｖ、Ｙ３、Ｖ、Ｘ、Ｖ、Ｙ２、Ｖ、Ｙ１、Ｖ、Ｘ、Ｖ、Ｙ３、Ｖ、Ｙ２、Ｘ、Ｖ、Ｙ１、Ｚ、ＴＭの順序で製造される。図６および７は図８に関連するだけであることに留意するべきである。図１０は、図４の断面「Ａ」により示されるようにジア回廊を切断することによって作られる断面図を示す。メモリセルは示されていない。ワード線層Ｘは、メモリレベルの対の間で共有される。Ｘビアマスクは、図１０の全てのＸ位置で形状を有する。ジア回廊のうちの幾つかは共有される。
【００３６】
再び図１０を参照すると、ビット線ドライバからそれぞれのビット線レベルへの個々の接続が記述されている。端末タブには言及しない。ビット線レベル１のための、Ｒ２からビット線層１への接続は、Ｒ２、Ｖ、Ｙ１である。ビット線層１への接続は、レベル１の第１のＹ１タブ１０１０による。ビット線レベル２のための、Ｒ２からビット線層２への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｖ、Ｙ２である。ビット線層２への接続は、レベル２の第１のＹ２タブ１０２０による。ビット線レベル３のための、Ｒ２からビット線層３への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｖ、Ｙ２ストラップ、Ｖ、Ｙ３である。ビット線層３への接続は、レベル３の第１のＹ３タブ１０３０による。ビット線レベル４のための、Ｒ２からビット線層４への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｖ、Ｙ２、Ｖ、Ｙ３、Ｖ、Ｘ、Ｖ、Ｙ２、Ｖ、Ｙ１、Ｖ、Ｘ、Ｖ、Ｙ３ストラップ、次に下のほうへ戻ってＶ、Ｘ、Ｖ、Ｙ１ストラップ、Ｖ、最後にＹ２である。ビット線層４への接続は、レベル４の第１のＹ２タブ１０４０による。ビット線レベル５のための、Ｒ２からビット線層５への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｖ、Ｙ２、Ｖ、Ｙ３、Ｖ、Ｘ、Ｖ、Ｙ２、Ｖ、Ｙ１、Ｖ、Ｘ、Ｖ、Ｙ３ストラップ、次に下のほうへ戻ってＶ、Ｘ、Ｖ、最後にＹ１である。ビット線層５への接続は、レベル５の第１のＹ１タブ１０５０による。ビット線レベル６のための、Ｒ２からビット線層６への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｖ、Ｙ２、Ｖ、Ｙ３、Ｖ、Ｘ、Ｖ、Ｙ２、Ｖ、Ｙ１、Ｖ、Ｘストラップ、Ｖ、Ｙ３である。ビット線層６への接続は、レベル６の第１のＹ３タブ１０６０による。ビット線レベル７のための、Ｒ２からビット線層７への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｖ、Ｙ２、Ｖ、Ｙ３、Ｖ、Ｘ、Ｖ、Ｙ２、Ｖ、Ｙ１、Ｖ、Ｘ、Ｖ、Ｙ３、Ｖ、Ｙ２、Ｘ、Ｖ、Ｙ１、Ｚ、ＴＭストラップ、次に下のほうへ戻ってＺ、Ｙ１、Ｖ、Ｘ、最後にＹ２である。ビット線層７への接続は、レベル７の第１のＹ２タブ１０７０による。ビット線レベル８のための、Ｒ２からビット線層８への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｖ、Ｙ２、Ｖ、Ｙ３、Ｖ、Ｘ、Ｖ、Ｙ２、Ｖ、Ｙ１、Ｖ、Ｘ、Ｖ、Ｙ３、Ｖ、Ｙ２、Ｘ、Ｖ、Ｙ１、Ｚ、ＴＭストラップ、次に下のほうへ戻ってＺ、最後にＹ１である。ビット線層８への接続は、レベル８の第１のＹ１タブ１０８０による。従って、ビット線マスクを３つだけ用いるにもかかわらず、ビット線ドライバレベル上の個々のビット線ドライバに通じる接続ポイントに対して８つの異なる層上の８つの異なる電気的接続が作られる。
【００３７】
複数のシングルジア回廊を用いて８層３Ｄメモリを構築するための４つのビット線マスクおよび１つのワード線マスク
第４の実施形態では、８層３次元メモリデバイスを製造するために４つのビット線マスク、１つのワード線マスク、および頂部金属（ＴＭ）ストラップが使用される。図１１を参照すると、代表的な実施形態に従う３つのビット線マスクを用いて製造された複数のシングルジア回廊を伴うジア回廊領域の断面図が示されている。ビット線接続層Ｒ２は、ビット線ドライバレベル上の個々のビット線ドライバに通じる表面接続ポイントの全てを有する。層Ｒ２の後、層は底部から上へ、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｙ４、Ｖ、Ｙ２、Ｘ、Ｙ１、Ｖ、Ｙ３、Ｘ、Ｙ２、Ｚ、ＴＭの順序で製造される。図６および７は図８に関連するだけであることに留意するべきである。図１１は、図４の断面「Ａ」により示されるようにジア回廊を切断することによって作られる断面図を示す。メモリセルは示されていない。ワード線層Ｘは、メモリレベルの対の間で共有される。Ｘビアマスクは、図１１において全てのＸ位置で形状を有する。第１の４つのジア回廊は１つのジア列を有し、第２の４つのジア回廊は２つのジア列を有する。
【００３８】
再び図１１を参照すると、ビット線ドライバからそれぞれのビット線レベルへの個々の接続が記述される。端末タブには言及しない。ビット線レベル１のための、Ｒ２からビット線層１への接続は、Ｒ２、Ｖ、Ｙ１である。ビット線層１への接続は、レベル１の第１のＹ１タブ１１１０による。ビット線レベル２のための、Ｒ２からビット線層２への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２である。ビット線層２への接続は、レベル２の第１のＹ２タブ１１２０による。ビット線レベル３のための、Ｒ２からビット線層３への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２、Ｖ、Ｙ３である。ビット線層３への接続は、レベル３の第１のＹ３タブ１１３０による。ビット線レベル４のための、Ｒ２からビット線層４への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｙ４である。ビット線層４への接続は、レベル４の第１のＹ４タブ１１４０による。ビット線レベル５のための、Ｒ２からビット線層５への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｙ４ストラップ、Ｖ、最後にＹ２である。ビット線層５への接続は、レベル５の第２のＹ２タブ１１５０による。ビット線レベル６のための、Ｒ２からビット線層６への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｙ４、Ｖ、Ｙ２、Ｘ、Ｙ１、Ｖ、Ｙ３ストラップ、次に下のほうへ戻ってＶ、最後にＹ１である。ビット線層６への接続は、レベル６の第２のＹ１タブ１１６０による。ビット線レベル７のための、Ｒ２からビット線層７への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｙ４、Ｖ、Ｙ２、Ｘ、Ｙ１ストラップ、Ｖ、Ｙ３である。ビット線層７への接続は、レベル７の第２のＹ３タブ１１７０による。ビット線レベル８のための、Ｒ２からビット線層８への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｙ４、Ｖ、Ｙ２、Ｘ、Ｙ１、Ｖ、Ｙ３、Ｘ、Ｙ２、Ｚ、ＴＭストラップ、次に下のほうへ戻ってＺ、最後にＹ２である。ビット線層８への接続は、レベル８の第３のＹ２タブ１１８０による。従って、ビット線マスクを４つだけ用いるにもかかわらず、ビット線ドライバレベル上の個々のビット線ドライバに通じる接続ポイントに対して８つの異なる層上の８つの異なる電気的接続が作られる。
【００３９】
８層３Ｄメモリを構築するための４つのビット線マスクおよび１つのワード線マスク（ＴＭ層を使用しない）
第５の実施形態では、８層３次元メモリデバイスを製造するために４つのビット線マスクおよび１つのワード線マスクが使用される。図１２を参照すると、代表的な実施形態に従う頂部金属層を用いずに４つのビット線マスクを用いて製造されるジア回廊領域の断面図が示されている。ビット線接続層Ｒ２は、ビット線ドライバレベル上の個々のビット線ドライバに通じる表面接続ポイントの全てを有する。層Ｒ２の後、層は底部から上へ、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｙ２、Ｖ、Ｙ１、Ｘ、Ｙ３、Ｖ、Ｙ２、Ｘ、Ｙ４の順序で製造される。図６および７は図８に関連するだけであるということに留意するべきである。図１２は、図４において断面「Ａ」により示されるようにジア回廊を切断することによって作られる断面図を示す。メモリセルは示されていない。ワード線層Ｘは、メモリレベルの対の間で共有される。Ｘビアマスクは、図１２において全てのＸ位置で形状を有する。幾つかのジア回廊は共有される。
【００４０】
再び図１２を参照すると、ビット線ドライバからそれぞれのビット線レベルへの個々の接続が記述される。端末タブには言及しない。ビット線レベル１のための、Ｒ２からビット線層１への接続は、Ｒ２、Ｖ、Ｙ１である。ビット線層１への接続は、レベル１の第１のＹ１タブ１２１０による。ビット線レベル２のための、Ｒ２からビット線層２への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２である。ビット線層２への接続は、レベル２の第１のＹ２タブ１２２０による。ビット線レベル３のための、Ｒ２からビット線層３への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２ストラップ、Ｖ、Ｙ３である。ビット線層３への接続は、レベル３の第１のＹ３タブ１２３０による。ビット線レベル４のための、Ｒ２からビット線層４への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｙ２、Ｖ、Ｙ１、Ｘ、Ｙ３ストラップ、次に下のほうへ戻ってＸ、Ｙ１ストラップ、Ｖ、最後にＹ２である。ビット線層４への接続は、レベル４の第１のＹ２タブ１２４０による。ビット線レベル５のための、Ｒ２からビット線層５への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｙ２、Ｖ、Ｙ１、Ｘ、Ｙ３ストラップ、下のほうへ戻ってＸ、最後にＹ１である。ビット線層５への接続は、レベル５の第１のＹ１タブ１２５０による。ビット線レベル６のための、Ｒ２からビット線層６への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｙ２、Ｖ、Ｙ１、Ｘ、Ｙ３、Ｖ、Ｙ２、Ｘ、Ｙ４ストラップ、次に下のほうへ戻ってＸ、Ｙ２ストラップ、Ｖ、最後にＹ３である。ビット線層６への接続は、レベル６の第１のＹ３タブ１２６０による。ビット線レベル７のための、Ｒ２からビット線層７への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｙ２、Ｖ、Ｙ１、Ｘ、Ｙ３、Ｖ、Ｙ２、Ｘ、Ｙ４ストラップ、次に下のほうへ戻ってＸ、最後にＹ２である。ビット線層７への接続は、レベル７の第１のＹ２タブ１２７０による。ビット線レベル８のための、Ｒ２からビット線層８への接続は、Ｒ２、Ｖ、Ｙ１、Ｘ、Ｙ２、Ｖ、Ｙ３、Ｘ、Ｙ２、Ｖ、Ｙ１、Ｘ、Ｙ３、Ｖ、Ｙ２、Ｘ、Ｙ４である。ビット線層８への接続は、レベル８の第１のＹ４タブ１２８０による。従って、頂部金属ストラップを用いずにビット線マスクを４つだけ用いるにもかかわらず、ビット線ドライバレベル上の個々のビット線ドライバに通じる接続ポイントに対して８つの異なる層上の８つの異なる電気的接続が作られる。
【００４１】
有利なことに、メモリの８つの層のためのマスクの数は、７つのマスク、すなわち１つのメモリセルマスクと、１つのジアマスクと、１つのワード線マスクと、３つのビット線マスクと１つのＸビアマスクとに減らされ得る。マスクセットのコストは大幅に減らされる。ビット線マスクを２回または３回使用することができて、それぞれ製造利用率を高めるという結果をもたらす。さらに、実験ランのマスクセットはコスト効率がよりよい。これらの低コストのマスクセットは、さらに製品バリエーションのシリーズをより有利にする。
【００４２】
代表的な実施形態についての前の記述は、解説および記述を目的として提示されている。網羅的であることや、開示された形そのものに発明を限定することは意図されておらず、改変形および変化形は前述した教示に照らして可能であるかあるいは本発明の実施から得られ得る。例えば、記述された代表的な実施形態は、３つまたは４つのビット線マスクを用いる８層実現形態に焦点を当てていた。しかし、本発明は、層またはマスクの特定の数に限定されるものではない。本発明のデバイスおよび方法が、本発明の趣旨から逸脱することなくいろいろな数のマスク、種々の層上のストラップを用いて、種々の回廊構成で実施され得ることを当業者であれば理解できるはずである。同様に、各メモリ層をそれ自身のワード線層を伴って製造することもできるし、あるいは２セットのワード線を作るために２つのワード線マスクを使用することもできる。メモリセルは、任意の受動素子メモリアレイであり得る。さらに、本発明の真意から逸脱することなく層の製造の順序が変更され得る。実施形態は、本発明の原理を説明するとともに、本発明の実用的応用として当業者が本発明を種々の実施形態で、意図された特定の使用に適する種々の改変を伴って、利用し得るようにするために、選択され記述された。本発明の範囲は、添付の特許請求の範囲とそれらの同等物とにより定められるべきことが意図されている。
【００４３】
本発明を主として前述した実施形態に関して記述してきたけれども、本発明は必ずしもこれらの実施形態に限定されない。例えば、本願明細書において参照により援用されている、（１）両方とも本願と共通に譲渡された、Mark G. Johnson らに対して２０００年３月７日に登録された米国特許第６，０３４，８８２号（特許文献２）および２００１年２月６日に登録された米国特許第６，１８５，１２２号（特許文献３）に記載されているメモリ、（２）２０００年４月２８日にN. Johan Knallにより出願され、本願と共通に譲渡された米国特許出願第０９／５６０，６２６号（特許文献４）に記載されているメモリアレイ、（３）２００１年３月２１日にN. Johan KnallおよびMark G. Johnson により出願され、本願と共通に譲渡された米国特許出願第０９／８１４，７２７号（特許文献５）に記載されているメモリアレイ、２００１年６月２９日に出願されたKleveland らによる「Three-Dimensional Memory Array Incorporating Serial Chain Diode Stack 」という米国特許出願第０９／８９７，７０５号（特許文献６）に記載されているメモリ、「Word Line Arrangement Having Multi-Layer Word Line Segments for Three-Dimensional Memory Array」という米国特許第７，１７７，１６９号（特許文献７）に記載されているメモリ、および２００２年６月２７日に出願されたCleeves による「Three Dimensional Memory」という米国特許出願第１０／１８５，５０８号（特許文献８）に記載されているメモリを含むけれどもこれらに限定されない、ワード線および／またはビット線がレベル間で共有される、複数のレベルとして構成された３次元メモリアレイにも本発明は適用され得る。
【００４４】
ここで使用される受動素子メモリアレイは、それぞれ関連するＸ線と関連するＹ線との間に接続される複数の２端子メモリセルを含む。そのようなメモリアレイは、２次元（プレーナ）アレイであるか、あるいはメモリセルの２つ以上のプレーンを有する３次元アレイであり得る。各々のそのようなメモリセルは、逆方向の（すなわち、カソードからアノードへの）電流が順方向の電流より少ない非線形導電率を有する。アノードからカソードへの、プログラミングレベルより大きな電圧の印加は、メモリセルの導電率を変化させる。導電率は、メモリセルがヒューズ技術を組み入れると低下するか、あるいはメモリセルがアンチヒューズ技術を組み入れると高まり得る。受動素子メモリアレイは、必ずしもワンタイムプログラマブル（すなわち、ライトワンス）メモリアレイではない。メモリセルは、適切な電気パルスの印加後に導電率が低下または上昇し得る再プログラム可能なメモリ材料を組み入れることができる。
【００４５】
そのような受動素子メモリセルは、一般的に、電流を一定の方向に向ける電流ステアリング素子と、その状態を変えることのできる他の１つのコンポーネント（例えば、ヒューズ、アンチヒューズ、キャパシタ、抵抗性素子など）とを有すると見られ得る。本発明の或る好ましい実施形態では、記憶素子は、アンチヒューズ素子によってｎ−領域から分離されたｐ＋領域を有するダイオードのような構造である。アンチヒューズ素子がプログラムされるとき、ｐ＋領域はｎ−領域に電気的に接続されてダイオードを形成する。記憶素子のプログラミング状態は、記憶素子が選択されたときに電流または電圧降下を感知することによって読み出され得る。有機ＰＥＭＡの実施形態では、記憶素子は、電子が中に注入されるとその導電率が変化する有機材料層によってカソード領域から分離されているアノード領域を有するダイオードのような構造である。
【００４６】
好ましくは、本願明細書において参照により援用されている、Johnson らの米国特許第６，０３４，８８２号（特許文献９）、Zhang の米国特許第５，８３５，３９６号（特許文献１０）、Knall による米国特許出願第０９／５６０，６２６号（特許文献４）、およびJohnson による米国特許出願第０９／６３８，４２８号（特許文献１１）に記載されているように、メモリセルは半導体材料から構成される。特にアンチヒューズメモリセルが好ましい。ＭＲＡＭおよび有機受動素子アレイなどの、サポート回路の上に積み重ねることのできる他のタイプのメモリアレイも使用され得る。ＭＲＡＭ（磁気抵抗ランダムアクセスメモリ）は、磁気トンネル接合（ＭＴＪ）などの磁気記憶素子に基づく。ＭＲＡＭ技術は、本願明細書において参照により援用されている、"A 2556 kb 3.0V ITIMTJ Nonvolatile Magnetoresistive RAM" by Peter K. Naji et al., published in the Digest of Technical Papers of the 2001 IEEE International Solid-State Circuits Conference, ISSCC 2001/Session 7/Technology Directions: Advanced Technologies/7.6, Feb. 6, 2001 and pages 94-95, 404-405 of ISSCC 2001 Visual Supplement（非特許文献１）に記載されている。或る受動素子メモリセルは、ダイオードのような特徴的伝導を有する少なくとも１つの層を含む有機材料と、電界の印加で導電率を変える少なくとも１つの有機材料との層を組み入れている。本願明細書において参照により援用されている、Gudensenらの米国特許第６，０５５，１８０号（特許文献１２）は、有機受動素子アレイを記述している。相変化材料および非晶質固体などの材料を含むメモリセルも使用され得る。本願明細書において参照により援用されている、Wolstenholmeらの米国特許第５，７５１，０１２号（特許文献１３）およびOvshinsky らの米国特許第４，６４６，２６６号（特許文献１４）を参照されたい。本願明細書において参照により援用されているHernerらによる米国特許出願第１１／２８７，４５２号（特許文献１５）により詳しく記載されている遷移金属酸化物、および本願明細書において参照により援用されているSen, Rahulらの米国公開特許出願第２００５／０２６９５５３号（特許文献１６）に記載されているように形成され得るカーボンナノチューブ層を含む抵抗変化材料、または多結晶質、非晶質もしくは微晶質の炭素またはグラフェンフレークを含有する膜などの炭素抵抗率切替膜を含むメモリセルも使用され得る。
【００４７】
本願明細書における開示の中での教示に基づいて、当業者であれば本発明を容易に実施し得るであろうと思われる。本願明細書において提供される種々の実施形態についての記述は、当業者が本発明を実施することを可能にする本発明の豊富な見識および詳細な情報を提供すると思われる。或る支援回路（例えば、デコーダ、感知回路、マルチプレクサ、入出力バッファなど）は特に記載されていないけれども、そのような回路は周知であり、本発明の実施との関係において、そのような回路の詳細なバリエーションは特段の利点を与えない。さらに、当業者であれば、本願明細書における開示の中で教示を受けたならば、周知の回路技術を用いて不当な実験をせずに、推論されるけれどもここに具体的には記載されていない種々の制御回路を具体化することを含めて、本発明を実施し得ると思われる。それにもかかわらず、ライトワンスアンチヒューズ受動素子メモリセルの３次元メモリアレイに特に適するバイアス条件、バイアス回路、および層デコーダ回路についてのさらなる詳細情報が、その全体が本願明細書において参照により援用されている、２００１年６月２９日に出願されたRoy E. Scheuerleinによる「Method and Apparatus for Biasing Selected and Unselected Array Lines When Writing a Memory Array」という米国特許出願第０９／８９７，７７１号（特許文献１７）と、２００１年６月２９日に出願されたKleveland らによる「Three-Dimensional Memory Array Incorporating Serial Chain Diode Stack 」という米国特許出願第０９／８９７，７０５号に記載されている。
【００４８】
前の記述では、アレイ線は一般的にメモリアレイの２つのレベル（すなわち、メモリプレーン）により共有される。代わりに、各プレーンのために他のプレーンと共有されない２つの導体を有するメモリアレイが製造され得る。各々のそのようなメモリレベルを分離するために誘電体層が使用され得る。
【００４９】
ワード線は行線またはＸ線と称されてもよく、ビット線は列線またはＹ線と称されてもよい。「ワード」線および「ビット」線の区別は、当業者に或る種の暗示的意味をもたらすかもしれない。メモリアレイを読み出すとき、或る実務家は、ワード線は「駆動され」ビット線は「感知される」と想定する。さらに、メモリ構成（例えば、データバス幅、操作中同時に読み出されるビットの数など）は、２つのアレイ線の１つのセットがデータ「ワード」よりもデータ「ビット」とより良く調和すると見ることとある種の関連を有するかもしれない。本願明細書ではどちらの暗示的意味も必ずしも意図していない。
【００５０】
Ｘ線およびＹ線の方向性は、アレイ内の交差する線の２グループについての記述を容易にするために便利であるに過ぎない。Ｘ線はＹ線に対して普通は直交するけれども、そのようなことをそのような術語によって必ずしも示唆していない。さらに、メモリアレイのワードおよびビット構成も容易に逆にしてもよく、Ｙ線をワード線として構成しＸ線をビット線として構成し得る。追加の例として、アレイの幾つかの部分は、所与のワードのいろいろな出力ビットに対応することができる。このような種々のアレイ構成および設定は当該技術分野では周知であり、本発明は、そのような広範な変化形を含むように意図されている。
【００５１】
記述された実施形態は、読み出しモード時に選択されたワード線が１つの電圧へ駆動されて選択されたビット線が感知され、メモリセルのアノード端子がワード線に接続されてカソード端子がビット線に接続されるということに言及しているけれども、他の実施形態が具体的に考えられる。例えば、３次元（すなわち、マルチレベル）メモリアレイにおいて、隣接するメモリプレーンを同様に接続することもできるし（例えば、前に言及されたJohnson らの米国特許第６，０３４，８８２号（特許文献９）に記載されている折返しダイオードスタックメモリアレイ）、あるいはアノード端子がビット線に接続されカソード端子をワード線に接続するように、隣接するプレーン内のメモリセルの方向性を逆にすることもできる（例えば、前に言及されたKleveland らによる米国特許出願第０９／８９７，７０５号（特許文献６）に記載されている直列チェーンダイオードスタックメモリアレイ）。従って、本願明細書におけるＸ線、ワード線および行線という呼称およびＹ線、ビット線および列線という呼称は、種々の実施形態を説明するものであって、限定的意味に解されるべきではなくて、より一般的意味に解されるべきである。例えば、ビット線ではなくてワード線内の電流を感知するときには、感知回路は、ビット線ではなくてワード線に結合されてもよいし、あるいはワード線およびビット線の両方のために使用され得る。例えば、直列チェーンダイオードスタック上のメモリアレイの種々のアレイ線のためのＸ線およびＹ線という呼称は、折返しダイオードスタックの場合のように、メモリセルのどの端子（すなわち、アノードまたはカソード）が特定の線に結合されるかを必ずしも示唆していない。Ｘ線は、１つの関連するメモリプレーンにおいてはメモリセルのアノード端子に結合され、隣接するメモリプレーンにおいてはメモリセルのカソード端子に結合され得る。
【００５２】
メモリアレイを組み込んだ集積回路は、普通はアレイを、時にはサブアレイとして知られる、時には大きな数の、より小さなアレイに細分する。ここで使用されるアレイとは、一般的にデコーダ、ドライバ、センスアンプ、および入出力回路によって中断されない連続的なワード線およびビット線を有するメモリセルの連続的なグループである。メモリアレイを含む集積回路は、１つのアレイ、１つより多いアレイ、あるいはもっと多数のアレイをも持つことができる。ここで使用される集積回路メモリアレイは、一緒にまたは近接してパッケージ化されたかあるいは互いにダイ接着された２つ以上の集積回路デバイスではなくて、モノリシックな集積回路構造である。
【００５３】
前述した詳細な説明は、本発明の多くの可能な実現形態のうちのほんの幾つかを記述したに過ぎない。このような理由から、本願明細書における詳細な説明は、説明を意図しているのであって、限定を意図しているのではない。本願明細書に開示された記述に基づいて、本発明の範囲および趣旨から逸脱せずに、本願明細書に開示された実施形態の変化形および改変形が作られ得る。本発明の範囲を画定するように意図されているのは、全ての同等物を含む添付の特許請求の範囲だけである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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