(57)【特許請求の範囲】
【請求項１】
自己注入同期電圧制御発振器の配置（１）であって、
チップ（２）上に配置された、一組の結合する第１及び第２電圧制御発振器（２１，２２）と、
前記チップ（２）上に配置された増幅器（２３）と、
前記結合された第１及び第２電圧制御発振器（２１，２２）の出力端子及び前記増幅器（２３）に接続される一端子と前記出力端子からの信号を反射するように適合された他端子を有するオフチップ遅延線路（１０）と、
を備え、
低位相雑音及びサイズを小さくするＶＣＯの配置（１）を提供するために、前記増幅器は、前記オフチップ遅延線路（１０）からの注入信号を増幅するため、及び増幅された注入信号を前記第１及び第２電圧制御発振器（２１，２２）の一つに供給するために、前記第１及び第２電圧制御発振器（２１，２２）の両方に結合されることを特徴とする、自己注入同期電圧制御発振器の配置。
【請求項２】
前記遅延線路（１０）は、反射型遅延線路であることを特徴とする、請求項１に記載の配置。
【請求項３】
前記増幅器（２３）は、前記第１電圧制御発振器（２１）内に注入される信号の振幅を増加するように適合されることを特徴とする、請求項１に記載の配置。
【請求項４】
前記結合電圧制御発振器（２１，２２）は、結合ハートレイ（Hartley）発振器又はコルピッツ（Colpitts）発振器を具備することを特徴とする、請求項１に記載の配置。
【請求項５】
前記増幅器（２３）は、ＳＥ（single ended）増幅器又は差動増幅器を具備することを特徴とする、請求項４に記載の配置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電圧制御発振器に関し、特に改良された自己注入同期電圧制御発振器に関する。
【背景技術】
【０００２】
ＲＦのフロントエンドデバイス内で主要な部品の一つとして、低位相雑音をもつ電圧制御発振器（ＶＣＯ：voltage controlled oscillator）に高い需要がある。注入同期は、ＶＣＯの位相雑音[１]−[４]を低減するために使用される技術である。それは、信号が発振器内部に注入され、正しい条件下で発振器を注入信号の周波数及び位相に「同期」するように調整された発振器のタイプである。
【０００３】
自己注入同期は、注入信号が、外部ソースから出力することに替えて発振器それ自体から出力する注入同期技術の特別なタイプである。初期の自己注入同期の配置は、図１に示され[１]，[２]、サーキュレータが所望の経路内で信号の伝播を管理するために使用されている[２]。Ｔ．Ｐ．Ｗａｎｇらは、他の自己注入プッシュ−プッシュ発振器（self-injected
push-push oscillator）を提案した[３]。彼らの実施では、発振器配置の二次高調波が自己注入同期のために使われる。近年、Ｕ．Ｌ．Ｒｏｈｄｅ及びＡ．Ｋ．Ｐｏｄｄａｒが、一方のＶＣＯからの出力信号が他方に注入される、２つの結合ＶＣＯに基づき構成された自己注入同期を提案した。ヨーロッパ特許出願ＥＰ１７１３１８２は、複数の直列接続した発振器、及びそれぞれ隣接する二つの発振器の間に配置された少なくとも一つの帯域除去フィルタを配列した発振器を開示する。加えて、各発振器から生成された信号が、帯域フィルタの除去周波数で、対応する帯域除去フィルタにより反射された信号と同期し、かつ対応する帯域除去フィルタからリークされた信号と逆位相となる発振器配列の同期方法が開示される。
【０００４】
上述した公知の解決法では、出力信号は二つに分けられ、それらの一つが遅延線路を通る信号の伝播により遅延され、それから発振器内部に注入される。遅延は、遅延信号が遅延のない信号と相関関係がないように、充分に長くなければならない[１，５]。通常、数ナノ秒の遅延がＧＨｚの発振器に対して必要とされる。これは、部品があまりにも長く、かつあまりにも高コストであるという結果を招くであろうことから、シリコン（Ｓｉ）やガラス基板のような基板上で遅延線路を実行することを難しくさせる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述のように、上述した解決法による一つの問題は、基板の広範囲が遅延線路によって専有され、結果的にすべて発振装置に専有されることである。従って、短くなる遅延線路は、自己注入同期ＶＣＯに対する実用上の課題となる。
【０００６】
そこで、本発明の目的は、遅延線路長を低減した自己注入発振装置を提供することにある。
【課題を解決するための手段】
【０００７】
基本的に、改良された自己注入同期電圧制御発振器の配置（１）は、チップ（２）上に配置された、一組の結合する第１及び第２電圧制御発振器（２１，２２）と、前記チップ（２）上に配置された増幅器（２３）と、前記結合された第１及び第２電圧制御発振器（２１，２２）の外部端子に接続される一端子であって、改良されたＶＣＯの配置（１）を供給するために、前記外部端子からの信号を反射するように適合された一端子で配列されたオフチップ遅延線路（１０）と、を具備する。
を具備する。
【発明の効果】
【０００８】
本発明の利点は、
改良された自己注入信号、
短縮された遅延線路、
低減された発振器の配置サイズ、
を含む。
【図面の簡単な説明】
【０００９】
発明は、更なる目的及びその利点を共有し、添付する図面とともに与えられる次の説明を参照することによって最も良く理解されよう。
【図１】公知の自己注入同期電圧制御発振器を示す。
【図２】公知の自己注入同期電圧制御発振器を示す。
【図３】本発明に係る配置の一実施形態を示す。
【図４】本発明に係る配置の一実施形態を示す。
【図５】本発明に係る配置の一実施形態を示す。
【図６】本発明に係る配置の一実施形態を示す。
【発明を実施するための形態】
【００１０】
略語
ＣＭＯＳ：Complementary
Metal Oxide Semiconductor transistor
ＲＦ    ：Radio
Frequency
ＶＣＯ  ：Voltage
controlled oscillator（電圧制御発振器）
【００１１】
本開示では、自己注入同期ＶＣＯ(self-injection-locked VCO)に対する新規な配置の実施形態が説明される。
【００１２】
図４を参照すると、本発明に係る自己注入同期電圧制御発振器１の基本の実施形態は、図３に示されるように結合ＶＣＯの組２１，２２、統合された増幅器２３及び遅延線路１０を具備する。結合ＶＣＯの組２１，２２及び増幅器２３はすべて通常の基板またはチップ２上に配置される一方、遅延線路１０は基板２から離れて配置されている。
【００１３】
注入同期ＶＣＯの位相雑音は、搬送波周波数が[５]によって与えられる近くでの注入信号及び遅延時間の振幅に依存する。
【数１】
0005199482.tif 000002
Ａinj及びＡは、自己注入あり及び自己注入なしのＶＣＯ信号の振幅をそれぞれ示す。同様に、
0005199482.tif 000003
及び
0005199482.tif 000004
は、２つの場合における位相雑音のスペクトラムをそれぞれ示す。Ｔは、遅延時間である。
0005199482.tif 000005
は、発振周波数であり、Ｑは、共振器配置の品質係数である。
【００１４】
方程式（１）から、注入信号の振幅を増やしながら、自己注入技術による同量の位相雑音低減に到達することは、遅延時間に対する必要条件、すなわち、遅延線路の短縮を示し得ることが分かる。よって、図３にて提案される配置では、チップ上の増幅器は、注入信号の強さを高めるためにＶＣＯと統合される。
【００１５】
さらに、図３に示したように、遅延線路１０の一端子は、結合発振器の組２１，２２の一の外部ポートと接続されていて、他端子は、信号を反射して同一のＶＣＯポートに戻すように電気的に短絡するか又はオープンにされている。この種類の遅延線路１０は、以前の自己注入発振器で使われた伝播型遅延線路の２倍の遅延時間をもち、反射型遅延線路と呼ばれている。換言すれば、線路長は、開示の反射型遅延線路を用いて５０％短縮することができる。
【００１６】
ハイブリッド解法は、提案された配置を実施するために使用され得る。例えば、自己注入同期ＶＣＯのモジュール１は、分離された基板上に設けられた、統合された増幅器２３及びオフチップ遅延線路１０を持つ結合ＶＣＯの組２１，２２からなる半導体チップを用いて構築され得る。チップ２及び基板は、ボンディングワイヤ又はフリップ−チップバンプ、又はいくつかの他の接続手段のいずれかにより内部接続されてもよい。
【００１７】
上述した技術は、いずれかの特別なタイプの発振器に限られないことは明白である。従って、実施形態のいくつかの変形例が以下に開示され説明される。
【００１８】
図４を参照して、本発明の一実施形態が説明される。上述したように、増幅器が注入信号を強めるために利用され、結果として（位相雑音の所定量の低減を達成するために）遅延線路が短くなることは有益である。図４では、増幅器Ｍ３は、チップ上に含まれている。そのゲートは、発振器ユニットＶＣＯ１の一方の外部ポートに接続され、そのドレインは、発振器ユニットＶＣＯ２の他方、すなわち、トランジスタＭ２のゲートと接続される。遅延線路から反射された信号は、付加された増幅器を通って最初に増幅された後、ノードＧ１でＶＣＯ１の内部、ノードＧ２でＶＣＯ２の内部の両方に注入される。増幅信号の位相が、ＶＣＯ２で発振信号のそれにできるだけ近づくことが重要である。そうでなければ、自己注入同期は、効果的ではなくなるであろう。図４に示したように、提案された回路では、ＶＣＯの二つのゲートＧ１，Ｇ２での信号は、ほぼ逆位相である。トランジスタ増幅器Ｍ３のゲート及びドレイン間の位相差はまた、ほぼ１８０°である。これは、位相関係は満足されるように自動的に保証される。
【００１９】
上述した回路により対称性を持たせるために、図５の実施形態で示したように、ソース結合トランジスタの組が、差動増幅器を形成するために使用され得る。
【００２０】
最後に、提案された自己注入ＶＣＯは、ハートレイＶＣＯの接続形態（Hartley
VCO topology）に限られないことを協調すべきである。原理上は、どんなタイプのＶＣＯも適用可能であり得る。
【００２１】
オンチップ結合発振器、オンチップ増幅器及びオフチップ反射型遅延線路の上述した組み合わせを実行することによって、複数の有益な特性と同様に多くの特徴が達成される。
【００２２】
要約すれば、一組の結合ＶＣＯは、改良された自己注入同期発振器の構成を供給するために、ＳＥ（single ended）増幅器又は差動増幅器のいずれかと統合される。増幅器の統合は、どんな追加の個別部品の要求も必要とせずに注入信号のパワーレベルを増加し、ショート／オープンな終端部又は遅延線路の反射的適合は、参考[１]−[２]における外部への信号と同様に、同じポートでＶＣＯ内部に注入されるためにフィードバック信号が好適である場合、回路（及び同様に現実可能性のあるパワースプリッタ）の必要性を取り除く。最後に、従来用いられた伝播型遅延線路と比べると、本発明の反射型遅延は、特に、必要とされる遅延線路長を半分に短縮する。
【００２３】
本発明の利点は、
１．改良された自己注入信号及び結果として相対的に短い遅延線路が、位相雑音低減に効果的であることを見出したこと、
２．反射型遅延線路を使用して、線路長が伝播型遅延線路を使用したときに（同じ遅延時間に対して）必要とされる長さの半分のみであること、
３．遅延線路が基板のサイズ、それ故、モジュールのサイズにとって重要であることから、提案された実施は、モジュールサイズを著しく減らすことができること、
を具備する。
【００２４】
本発明に係る改良された自己注入同期ＶＣＯは、例えば、シリコンＳｉ（ＣＭＯＳ，バイポーラ）、ＧａＡｓ（ＨＢＴ、ＨＥＭＴ）等のいかなる半導体技術にも適用可能である。
【００２５】
当業者であれば、特許請求の範囲に記載された範囲から逸脱することなく、本発明に各種の変更または修正が成し得ることが理解されよう。
【００２６】
参考
[１]    Heng-Chia
Chang, “Stability analysis of self-injection-locked oscillator（自己注入同期発振器の安定解析）”, IEEE Trans on Microwave Theory and Technique, Vol. 51, No. 9, pp.
1989-1993, Sept, 2003.
[２]    K.
Kurokawa, “Injection locking of microwave solid-state oscillator（マイクロ波ソリッドステート発振器の注入同期）”, Proc. Of IEEE, vol 61, no, 10, pp. 1386-1410, Oct, 1973.
[３]    T.P.Wang,
Z.M. Tsai, K.J. Sun and H.Wang, “Phase-noise reduction of X-band push-push
oscillator with second-harmonic self-injection techniques（二次高調波自己注入技術を用いたＸバンドプッシュ−プッシュ発振器の位相雑音低減）”, IEEE Trans. on Microwave Theory and Technique, 2006.
[４]    U.L.
Rohde and A.K.Poddar, “Low cost configurable RF signal source for wireless
applications（無線アプリケーションのための低コストで構造化可能なＲＦ信号ソース）”,
Proceedings of the 37th European Microwave Conference, 2007.
[５]    Heng-Chia
Chang, “Phase noise in self-injection-locked oscillators theory and experiment（自己注入同期発振器の位相雑音の理論及び実験）”, IEEE Trans of Microwave Theory and Technique, Vol 51, No 9, pp.
1994-1999, Sept 2003.
【図１】
0005199482.tif 000006
【図２】
0005199482.tif 000007
【図３】
0005199482.tif 000008
【図４】
0005199482.tif 000009
【図５】
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【図６】
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