(57)【特許請求の範囲】
【請求項１】
第１のデータ信号及び第１のクロック信号の入力を受けて、ディスプレイパネルに伝達する第２のデータ信号を出力するデータ駆動回路において、
前記第１のデータ信号を第２のクロック信号に基づいてサンプリングし、アナログ変換することにより得られた前記第２のデータ信号を出力するデータ駆動部と、
前記第２のデータ信号を変化させるロード信号の印加時点から所定期間内であることを知らせるマスク信号を生成するマスク信号生成部と、
前記第１のクロック信号から前記第２のクロック信号−前記第１のクロック信号と前記第２のクロック信号の間には遅延が存在し、該遅延は前記第１のクロック信号と前記第２のクロック信号の間の位相差に応じて変化し、前記位相差に応じる前記遅延の変化は前記マスク信号により遮断される−を生成する遅延固定ループと、
を備え、
前記データ駆動部には、前記第２のデータ信号を変化させるロード信号が印加され、
前記マスク信号生成部は、前記ロード信号に基づいて前記マスク信号を生成し、
前記データ駆動部は、
前記第１のデータ信号を前記第２のクロック信号に基づいてサンプリングするサンプラと、
前記サンプラの出力を順次貯蔵した後、前記ロード信号により並列に出力するラッチと、
前記ラッチの出力をアナログ変換することにより得られた前記第２のデータ信号を出力するデジタルアナログ変換器と、
を備えることを特徴とするデータ駆動回路。
【請求項２】
前記マスク信号は、前記時点又はその前の時点から生成され、前記時点から所定期間の間保持される請求項１記載のデータ駆動回路。
【請求項３】
前記遅延固定ループは、
前記位相差を求める位相検出器と、
該位相検出器の出力を伝達又は遮断するスイッチと、
前記スイッチの出力の高周波成分を除去する低帯域通過フィルタと、
前記第１のクロック信号を遅延させることにより前記第２のクロック信号を求める遅延線−前記遅延線による前記遅延は前記低帯域通過フィルタの出力により変更される−と、
を備える請求項１記載のデータ駆動回路。
【請求項４】
前記スイッチが前記位相検出器の前記出力を前記低帯域通過フィルタに伝達しない期間中に、前記スイッチは位相差無しに該当する所定の信号を前記低帯域通過フィルタに伝達する請求項３記載のデータ駆動回路。
【請求項５】
前記遅延固定ループは、
前記位相差を出力するか、あるいは前記マスク信号により前記位相差無しに該当する所定の信号を出力する位相検出器と、
前記位相検出器の出力の高周波成分を除去する低帯域通過フィルタと、
前記第１のクロック信号を遅延させることにより前記第２のクロック信号を求める遅延線−前記遅延線による前記遅延は前記低帯域通過フィルタの出力により変更される-と、
を備える請求項１記載のデータ駆動回路。
【請求項６】
前記遅延固定ループは、
前記位相差を求める位相検出器と、
前記位相検出器の出力の高周波成分を除去するか、あるいは前記マスク信号により動作を停止する低帯域通過フィルタと、
前記第１のクロック信号を遅延させることにより前記第２のクロック信号を求める遅延線−前記遅延線による前記遅延は前記低帯域通過フィルタの出力により変更される−と、
を備える請求項１記載のデータ駆動回路。
【請求項７】
前記第１のクロック信号は、前記第１のデータ信号の間に前記第１のデータ信号とは異なる信号の大きさで埋め込まれる(前記第１のクロック信号及び前記第１のデータ信号を受信信号という)請求項１記載のデータ駆動回路。
【請求項８】
前記受信信号から前記第１のクロック信号を抽出して、これを前記遅延固定ループに伝達するマルチレベル検出器をさらに備える請求項７記載のデータ駆動回路。
【請求項９】
前記マルチレベル検出器は、前記第１のデータ信号を抽出して前記データ駆動部に伝達する請求項８記載のデータ駆動回路。
【請求項１０】
前記第１のクロック信号及び前記第１のデータ信号は、１つの配線を用いる単一信号方式(single-ended signalling)又は２つの配線を用いる差動信号方式(differential signalling)で伝達される請求項７記載のデータ駆動回路。
【請求項１１】
第１のデータ信号及び第１のクロック信号の入力を受けて、ディスプレイパネルに伝達する第２のデータ信号を出力するデータ駆動回路において、
前記第１のクロック信号を遅延させることにより第２のクロック信号−前記遅延は、前記第１のクロック信号と前記第２のクロック信号の間の位相差に応じて変化し、前記第２のデータが変化する時点近くでは前記位相差に応じて変化しない−を生成する遅延固定ループと、
前記第１のデータ信号を第２のクロック信号に基づいてサンプリングし、アナログ変換することにより得られた前記第２のデータ信号を出力するデータ駆動部と、
を備え、
前記データ駆動部には、前記第２のデータ信号を変化させるロード信号が印加され、
前記データ駆動部は、
前記第１のデータ信号を前記第２のクロック信号に基づいてサンプリングするサンプラと、
前記サンプラの出力を順次貯蔵した後、前記ロード信号により並列に出力するラッチと、
前記ラッチの出力をアナログ変換することにより得られた前記第２のデータ信号を出力するデジタルアナログ変換器と、
を備えることを特徴とするデータ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ駆動回路及び遅延固定ループ回路に関し、特にアナログデータ信号のディスプレイパネルへの印加時に発生する誤りなどにも関わらず、正常に動作可能なデータ駆動回路及び遅延固定ループ回路に関する。
【背景技術】
【０００２】
データ駆動回路は、タイミング制御部からのデータ信号に対応するアナログデータ信号をディスプレイパネルに印加する。データ駆動回路はタイミング制御部からデータ信号と共に、データ信号に同期化されたクロック信号(水平同期信号ともいう)も受信し、受信したクロック信号から元のクロック信号を復元するために遅延固定ループ(Delay Locked Loop、以下、簡単にＤＬＬともいう)を含むこともある。なお、データ駆動回路からディスプレイパネルに出力されるアナログデータ信号に変化があれば、データ駆動回路からディスプレイパネルに瞬間的に多くの電流が流れ、これによりデータ駆動回路にノイズ(例えば、データ駆動回路の電源電圧及び／又は接地電圧が瞬間的に変化する)が発生する。かかるノイズにより、遅延固定ループに入力された受信クロック信号のうちの一つ又は複数が欠如することがある。また、このようなクロックの欠如により、ＤＬＬがアンロック(unlock)状態になることができ、ＤＬＬがアンロック状態になると、再度ロック(lock)状態に戻るまで相当な時間がかかる。従って、短期間に発生した受信クロック信号の誤りが、ＤＬＬのアンロックによって長期化するという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、本発明が解決しようとする技術的課題は、上述した問題を解決し、データ駆動回路からディスプレイパネルに印加されるアナログデータ信号の変化により、受信クロック信号のうちの一部のクロックが欠如したにも関わらず、ＤＬＬをロック状態で保持可能なデータ駆動回路、及びそれに用いられる遅延固定ループ回路を提供することにある。
【課題を解決するための手段】
【０００４】
上述した目的を達成するための技術的手段として、本発明の第１の態様は、第１のデータ信号及び第１のクロック信号の入力を受けて、ディスプレイパネルに伝達する第２のデータ信号を出力するデータ駆動回路において、前記第１のデータ信号を第２のクロック信号に基づいてサンプリングし、アナログ変換することにより得られた前記第２のデータ信号を出力するデータ駆動部と、前記第２のデータ信号の変化開始時点から所定期間内であることを知らせるマスク信号を生成するマスク信号生成部と、前記第１のクロック信号から前記第２のクロック信号−前記第１のクロック信号と前記第２のクロック信号の間には遅延が存在し、該遅延は前記第１のクロック信号と前記第２のクロック信号の間の位相差に応じて変化し、前記位相差に応じる前記遅延の変化は前記マスク信号により遮断される−を生成する遅延固定ループと、を備えるデータ駆動回路を提供する。
【０００５】
また、本発明の第２の態様は、第１のクロック信号から第２のクロック信号−前記第１のクロック信号と前記第２のクロック信号の間には遅延が存在し、該遅延は前記第１のクロック信号と前記第２のクロック信号の間の位相差に応じて変化する−を生成する遅延固定ループと、前記位相差に応じる前記遅延の変化を遮断するマスク信号を前記遅延固定ループに伝達するマスク信号生成部と、を備える遅延固定ループ回路を提供する。
【発明の効果】
【０００６】
本発明のデータ駆動回路によれば、ディスプレイパネルに出力される第２のデータ信号の変化によりタイミング制御部から伝達される第１のクロック信号の一部を復元できなかった場合にも、ＤＬＬをロック状態で保持することができる。より具体的には、本発明によるデータ駆動回路に設けられたマスク信号生成部は、第１のクロック信号が劣化する恐れのある所定期間内にマスク信号をＤＬＬに印加し、ＤＬＬはマスク信号により位相差に応じる遅延の変化を遮断することにより、ＤＬＬがアンロック状態になることを防止することができる。第１のクロック信号の劣化は、図１に示すように、第１のクロック信号が第１のデータ信号の間に第１のデータ信号とは異なる信号サイズで埋め込まれた場合により頻繁に発生する。従って、本発明によるデータ駆動回路は、第１のクロック信号がマルチレベルで埋め込まれた場合により有効である。
【０００７】
また、本発明によるマスク信号生成部及びＤＬＬを備える遅延固定ループ回路によれば、入力された第１のクロック信号のうちの一部のクロックが損傷した場合にも、ロック状態を保持することができる。より具体的には、本発明による遅延固定ループ回路に設けられたマスク信号生成部は、第１のクロック信号が劣化する恐れのある所定期間内にマスク信号をＤＬＬに印加し、ＤＬＬはマスク信号により位相差に応じる遅延の変化を遮断することにより、ＤＬＬがアンロック状態になることを防止することができる。
【０００８】
本発明によるデータ駆動回路及び遅延固定ループ回路によれば、ＤＬＬがアンロック状態になることを防止することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の望ましい実施形態について添付図面を参照して詳しく説明するが、本発明は本実施形態に限定されず、本発明の請求範囲及び思想から逸脱することなく様々の変更が可能であることは言うまでもない。なお、本発明の実施形態は、本発明が属する技術分野における通常の知識を有する者に本発明をより完全に説明するために提供するものである。
【００１０】
図１は本発明の第１の実施形態によるデータ駆動回路を示しており、特に第１のクロック信号が第１のデータ信号の間に第１のデータ信号とは異なる信号サイズで埋め込まれて受信された場合を示している。
【００１１】
図１に示すように、データ駆動回路は、マルチレベル検出部１０、マスク信号生成部２０、遅延固定ループ３０及びデータ駆動部４０を備える。
【００１２】
マルチレベル検出部１０は、受信信号(Ｓ_Ｒ)から第１のクロック信号(Ｓ_ＣＬＫ１)を抽出する。また、マルチレベル検出部１０は、受信信号(Ｓ_Ｒ)から第１のデータ信号(Ｓ_ＤＡＴＡ１)を抽出することもできる。受信信号(Ｓ_Ｒ)は第１のクロック信号(Ｓ_ＣＬＫ１)及び第１のデータ信号(Ｓ_ＤＡＴＡ１)を備える。第１のクロック信号(Ｓ_ＣＬＫ１)は第１のデータ信号(Ｓ_ＤＡＴＡ１)の間に第１のデータ信号(Ｓ_ＤＡＴＡ１)とは異なる信号サイズで埋め込まれている。
【００１３】
従って、受信信号(Ｓ_Ｒ)のサイズ又はレベルを用いて、受信信号(Ｓ_Ｒ)から第１のクロック信号(Ｓ_ＣＬＫ１)を抽出することができる。また、受信信号(Ｓ_Ｒ)の極性又は符号を用いて、受信信号(Ｓ_Ｒ)から第１のデータ信号(Ｓ_ＤＡＴＡ１)を抽出することができる。受信信号(Ｓ_Ｒ)はタイミング制御部(timing controller、図示せず)から伝送される。受信信号(Ｓ_Ｒ)はタイミング制御部とデータ駆動回路を連結する一つの配線を用いた単一信号方式(single-ended signalling)、又は２つの配線を用いた差動信号方式(differential signalling)で伝達されることができる。差動信号方式は、例えば、ＬＶＤＳ(Low Voltage Differential Signalling)方式である。
【００１４】
マスク信号生成部２０は、マスク信号(Ｓ_ＭＡＳＫ)を生成する。マスク信号(Ｓ_ＭＡＳＫ)は、第２のデータ信号(Ｓ_ＤＡＴＡ２)が変化を開始した時点から所定期間内であることを知らせる信号である。マスク信号(Ｓ_ＭＡＳＫ)は、第２のデータ信号(Ｓ_ＤＡＴＡ２)が変化を開始した時点又はその前の時点から生成されて、第２のデータ信号(Ｓ_ＤＡＴＡ２)が変化を開始した時点から所定期間の間保持されることが望ましい。より望ましくは、マスク信号生成部２０は、ロード信号(ＴＰ)によりマスク信号(Ｓ_ＭＡＳＫ)を生成する。
【００１５】
ロード信号(ＴＰ)は、データ駆動部４０をして第２のデータ信号(Ｓ_ＤＡＴＡ２)を変化させるように制御する信号である。例えば、ロード信号(ＴＰ)が印加されると、マスク信号(Ｓ_ＭＡＳＫ)が生成され、生成されたマスク信号(Ｓ_ＭＡＳＫ)は第２のクロック信号(Ｓ_ＣＬＫ２)を基準として３クロックの間保持されることができる。ロード信号(ＴＰ)は、例えばタイミング制御部から印加される。ロード信号(ＴＰ)は、図示のように、別の配線を介して伝送されることができ、図とは異なり、第１のクロック信号(Ｓ_ＣＬＫ１)及び第１のデータ信号(Ｓ_ＤＡＴＡ１)と同一の配線を介して伝送されることもできる。例えば、第１のクロック信号(Ｓ_ＣＬＫ１)の極性からロード信号(ＴＰ)を抽出することができる。
【００１６】
ＤＬＬ３０は、第１のクロック信号(Ｓ_ＣＬＫ１)から第２のクロック信号(Ｓ_ＣＬＫ２)を求める。第１のクロック信号(Ｓ_ＣＬＫ１)と第２のクロック信号(Ｓ_ＣＬＫ２)の間には遅延が存在し、該遅延は第１のクロック信号(Ｓ_ＣＬＫ１)と第２のクロック信号(Ｓ_ＣＬＫ２)の間の位相差に応じて変化する。一方、マスク信号(Ｓ_ＭＡＳＫ)が印加される期間には、遅延が位相差に応じて変化しない。このように、遅延が位相差に応じて変化しないことは、遅延が第１のクロック信号(Ｓ_ＣＬＫ１)と第２のクロック信号(Ｓ_ＣＬＫ２)の間の位相差に依存しないことを意味し、遅延が必ず固定値を有すべきであることを意味することではない。
【００１７】
データ駆動部４０は、第１のデータ信号(Ｓ_ＤＡＴＡ１)を第２のクロック信号(Ｓ_ＣＬＫ２)に基づいてサンプリングし、アナログ変換することにより得られた第２のデータ信号(Ｓ_ＤＡＴＡ２)を出力する。第２のデータ信号(Ｓ_ＤＡＴＡ２)は、ディスプレイパネル(図示せず)の複数のデータ線(図示せず)に印加される。第２のデータ信号(Ｓ_ＤＡＴＡ２)は第１のデータ信号(Ｓ_ＤＡＴＡ１)に対応する階調電圧又は階調電流を複数のデータ線に印加する。ディスプレイパネルは例えば、ＬＣＤ(Liquid Crystal Display)パネル、ＰＤＰ(Plasma Display Panel)、ＯＥＬＤ(Organic Electro-Luminescence Display)パネルである。第２のデータ信号(Ｓ_ＤＡＴＡ２)の変化はロード信号(ＴＰ)により制御される。
【００１８】
図２は図１のデータ駆動回路に採用されたマルチレベル検出部１０の一例を示しており、特に、受信信号(Ｓ_Ｒ)が差動信号方式(differential signalling)で伝達された信号である場合を示している。この場合、受信信号(Ｓ_Ｒ)は、第１の信号(Ｓ_Ｒ_Ｐ)と、第１の信号(Ｓ_Ｒ_Ｐ)とは逆の極性を有する第２の信号(Ｓ_Ｒ_Ｎ)とに分かれる。図３は受信信号(Ｓ_Ｒ_Ｐ、Ｓ_Ｒ_Ｎ)、基準電圧(Ｖ_ＲＥＦ_Ｈ、Ｖ_ＲＥＦ_Ｌ)、第１のクロック信号(Ｓ_ＣＬＫ１)及び第１のデータ信号(Ｓ_ＤＡＴＡ１)を示す図である。図２及び図３に示すように、マルチレベル検出部１０はクロック抽出部１１及びデータ抽出部１２を含む。
【００１９】
クロック抽出部１１は、受信信号(Ｓ_Ｒ_Ｐ、Ｓ_Ｒ_Ｎ)及び基準電圧(Ｖ_ＲＥＦ_Ｈ、Ｖ_ＲＥＦ_Ｌ;Ｖ_ＲＥＦ_ＨがＶ_ＲＥＦ_Ｌよりも高い)を比較し、その結果により第１のクロック信号(Ｓ_ＣＬＫ１)を生成する。このために、クロック抽出部１１は第１の比較器１５、第２の比較器１６及びＯＲ演算部１７を備える。第１の比較器１５は、第１の信号(Ｓ_Ｒ_Ｐ)が第１の基準電圧(Ｖ_ＲＥＦ_Ｈ)より大きく、第２の信号(Ｓ_Ｒ_Ｎ)が第２の基準電圧(Ｖ_ＲＥＦ_Ｎ)より小さい場合には、‘１’の論理値を出力し、それ以外には、‘０’の論理値を出力する。第２の比較器１６は、第２の信号(Ｓ_Ｒ_Ｎ)が第１の基準電圧(Ｖ_ＲＥＦ_Ｈ)より大きく、第１の信号(Ｓ_Ｒ_Ｐ)が第２の基準電圧(Ｖ_ＲＥＦ_Ｎ)より小さい場合には、‘１’の論理値を出力し、それ以外の場合には、‘０’の論理値を出力する。ＯＲ演算部１７は、第１の比較器１５及び第２の比較器１６の出力に基づいてＯＲ演算を行う。
【００２０】
データ抽出部１２は比較器１８を備え、第１の信号(Ｓ_Ｒ_Ｐ)及び第２の信号(Ｓ_Ｒ_Ｎ)を比較して、その結果により０又は１の論理値を有する第１のデータ信号(Ｓ_ＤＡＴＡ１)を出力する。
【００２１】
図４は図１のデータ駆動回路に採用されたマスク信号生成部２０の一例を示しており、図５はロード信号(ＴＰ)、第２のクロック信号(Ｓ_ＣＬＫ２)、マスク信号(Ｓ_ＭＡＳＫ)及びカウンター出力(ＣＮＴ[２:１])を示す図である。図４及び図５に示すように、マスク信号生成部２０は、カウンター２１、ＮＡＮＤ演算部２２及びＡＮＤ演算部２３を含む。
【００２２】
図４に示すように、カウンター２１には、クロック端子(ＣＬＫ)を介してＡＮＤ演算部２３の出力が入力され、リセット端子(ＲＳ)を介してロード信号(ＴＰ)が入力される。従って、カウンター２１は、ＡＮＤ演算部２３の出力によってカウンティングを行い、ロード信号(ＴＰ)によってリセットを行う。なお、ＮＡＮＤ演算部２２は、カウンター出力(ＣＮＴ[２:１])に含まれたビットに対してＮＡＮＤ演算を行って、マスク信号(Ｓ_ＭＡＳＫ)を生成する。また、ＡＮＤ演算部２３は、マスク信号(Ｓ_ＭＡＳＫ)及び第２のクロック信号(Ｓ_ＣＬＫ２)に対してＡＮＤ演算を行う。
【００２３】
図４及び図５には、ロード信号(ＴＰ)の印加により、マスク信号(Ｓ_ＭＡＳＫ)が生成されて(即ち、マスク信号(Ｓ_ＭＡＳＫ)がアクティブ状態になって)、生成されたマスク信号(Ｓ_ＭＡＳＫ)が第２のクロック信号(Ｓ_ＣＬＫ２)を基準として３クロックの間(３番目の上昇エッジ(rising edge)が検出されるまで)保持される例が示されているが、これは多様に変更可能である。例えば、生成されたマスク信号(Ｓ_ＭＡＳＫ)が第２のクロック信号(Ｓ_ＣＬＫ２)を基準として７クロックの間保持されることもできる(この場合には、３ビットカウンターを用いる必要がある)。
【００２４】
図６は図１のデータ駆動回路に採用されたＤＬＬ３０の一例を示しており、図７は第１のクロック信号(Ｓ_ＣＬＫ１)、第２のクロック信号(Ｓ_ＣＬＫ２)、位相検出器３１で出力された位相差に該当する信号(ＵＰ，ＤＮ)、マスク信号(Ｓ_ＭＡＳＫ)、スイッチ３２で出力された位相差に該当する信号(ＵＰ'、ＤＮ')及び低帯域通過フィルタの出力(Ｖ_ＬＰＦ)を示している。図６及び図７に示すように、ＤＬＬ３０は、位相検出器３１(phase detector)、低帯域通過フィルタ３２(Low Pass Filter、以下、簡単にＬＰＦともいう)、遅延線３３(delay line)及びスイッチ３４を備える。
【００２５】
位相検出器３１は、第１のクロック信号(Ｓ_ＣＬＫ１)及び第２のクロック信号(Ｓ_ＣＬＫ２)の間の位相差を求める。位相差は、図示のように、２つの信号(ＵＰ，ＤＮ)で出力されることができ、図とは異なり、１つの信号で出力されることもできる。図示の場合、ＵＰ／ＤＮが０／１の場合は、第１のクロック信号(Ｓ_ＣＬＫ１)が第２のクロック信号(Ｓ_ＣＬＫ２)より遅延していることを意味し、１／０の場合は、第１のクロック信号(Ｓ_ＣＬＫ１)が第２のクロック信号(Ｓ_ＣＬＫ２)より進んでいることを意味する。また、０／０の場合は、第１のクロック信号(Ｓ_ＣＬＫ１)と第２のクロック信号(Ｓ_ＣＬＫ２)が一致していることを意味する。位相検出器３１としては様々な位相検出器を用いることができるが、例えば、乗算器、排他的ＯＲゲート(exclusive OR gate)などが用いられるスイッチ形態の位相検出器、又はラッチ(latch)、フリップ・フロップ(flip-flop)などが用いられる順次的(sequential)位相検出器を用いることができる。
【００２６】
スイッチ３４は、位相検出器(ＰＤ)で求められた位相差(ＵＰ，ＤＮ)を低帯域通過フィルタ３２に伝達するか、あるいはマスク信号(Ｓ_ＭＡＳＫ)によって位相検出器(ＰＤ)で求められた位相差(ＵＰ，ＤＮ)を遮断する。より具体的には、マスク信号(Ｓ_ＭＡＳＫ)が印加されない期間(即ち、マスク信号(Ｓ_ＭＡＳＫ)がアクティブ状態ではない期間)中には 位相検出器(ＰＤ)で求められた位相差(ＵＰ，ＤＮ)を低帯域通過フィルタ３２に伝達し、マスク信号(Ｓ_ＭＡＳＫ)が印加される期間(即ち、マスク信号(Ｓ_ＭＡＳＫ)がアクティブ状態である期間)中には、位相検出器(ＰＤ)で求められた位相差(ＵＰ，ＤＮ)を低帯域通過フィルタ３２に伝達しない。より望ましくは、マスク信号(Ｓ_ＭＡＳＫ)が印加される期間中には位相差無しに該当する所定の信号(ＵＰ'／ＤＮ'=０／０)を低帯域通過フィルタ３２に伝達する。
【００２７】
ＬＰＦ３２は、スイッチ３４の出力(ＵＰ'、ＤＮ')の高周波成分を除去する。図示したＬＰＦ３２は、高周波成分が除去された位相差に対応するレベルを有する電圧(Ｖ_ＬＰＦ)を出力する。
【００２８】
遅延線３３は、第１のクロック信号(Ｓ_ＣＬＫ１)を遅延させることにより第２のクロック信号(Ｓ_ＣＬＫ２)を求め、遅延線３３の遅延はＬＰＦ３２の出力により制御される。図示した遅延線３３は、遅延がＬＰＦ３２で出力される遅延により制御される電圧制御の遅延線(voltage controlled delay line)である。
【００２９】
図８は図１のデータ駆動回路に採用されたＤＬＬ３０の他の例を示しており、図９は第１のクロック信号(Ｓ_ＣＬＫ１)、第２のクロック信号(Ｓ_ＣＬＫ２)、位相検出器３１Ａで出力された位相差に該当する信号(ＵＰ，ＤＮ)、マスク信号(Ｓ_ＭＡＳＫ)及び低帯域通過フィルタの出力(Ｖ_ＬＰＦ)を示している。図８及び図９に示すように、ＤＬＬ３０は位相検出器３１Ａ、ＬＰＦ３２及び遅延線３３を備える。
【００３０】
位相検出器３１Ａは、第１のクロック信号(Ｓ_ＣＬＫ１)及び第２のクロック信号(Ｓ_ＣＬＫ２)の間の位相差を出力するか、あるいはマスク信号(Ｓ_ＭＡＳＫ)によって位相差無しに該当する所定の信号を出力する。位相差は、図示のように、２つの信号(ＵＰ，ＤＮ)で出力されることができ、図とは異なり、１つの信号で出力されることもできる。図示の場合、マスク信号(Ｓ_ＭＡＳＫ)が印加されると(即ち、マスク信号(Ｓ_ＭＡＳＫ)がアクティブ状態であると)、位相検出器３１Ａは位相差無しに該当する信号(ＵＰ／ＤＮ=０／０)を出力する。また、マスク信号が印加されないと(即ち、マスク信号(Ｓ_ＭＡＳＫ)がアクティブ状態ではないと)、位相検出器３１Ａは第１のクロック信号(Ｓ_ＣＬＫ１)及び第２のクロック信号(Ｓ_ＣＬＫ２)の間の位相差に対応する信号を出力する。より具体的には、第１のクロック信号(Ｓ_ＣＬＫ１)が第２のクロック信号(Ｓ_ＣＬＫ２)より遅延している場合には、ＵＰ／ＤＮとして０／１を出力し、第１のクロック信号(Ｓ_ＣＬＫ１)が第２のクロック信号(Ｓ_ＣＬＫ２)より進んでいる場合には、ＵＰ／ＤＮ信号として１／０を出力し、また第１のクロック信号(Ｓ_ＣＬＫ１)と第２のクロック信号(Ｓ_ＣＬＫ２)が一致している場合には、ＵＰ／ＤＮ信号として０／０を出力する。
【００３１】
ＬＰＦ３２は、位相検出器の出力(ＵＰ，ＤＮ)の高周波成分を除去する。
また、遅延線３３は、第１のクロック信号(Ｓ_ＣＬＫ１)を遅延させることにより第２のクロック信号(Ｓ_ＣＬＫ２)を求め、遅延線３３の遅延はＬＰＦ３２の出力(Ｖ_ＬＰＦ)により制御される。
【００３２】
図１０は図８に採用された位相検出器３１Ａの一例を示している。図１０に示すように、位相検出器３１Ａは、第１のＤフリップ・フロップ６１、第２のＤフリップ・フロップ６２、ＡＮＤ演算器６３及びＯＲ演算器６４を備える。
【００３３】
第１のＤフリップ・フロップ６１は、クロック端子(ＣＬＫ)に印加される第１のクロック信号(Ｓ_ＣＬＫ１)が上昇すれば‘１’を出力し、リセット端子(ＲＳ)に印加されるＯＲ演算器６４の出力が１になれば‘０’を出力する。また、第２のＤフリップ・フロップ６２は、クロック端子(ＣＬＫ)に印加される第２のクロック信号(Ｓ_ＣＬＫ２)が上昇すれば‘１’を出力し、リセット端子(ＲＳ)に印加されるＯＲ演算器６４の出力が１になれば‘０’を出力する。なお、ＡＮＤ演算器６３は第１、第２のＤフリップ・フロップ６１，６２の出力に対してＡＮＤ演算を行い、ＯＲ演算器６４はＡＮＤ演算器６３の出力及びマスク信号(Ｓ_ＭＡＳＫ)に対してＯＲ演算を行う。
【００３４】
このように構成された図１０に示す位相検出器３１Ａは、マスク信号(Ｓ_ＭＡＳＫ)が印加されると(即ち、マスク信号(Ｓ_ＭＡＳＫ)がアクティブ状態１であると)、第１のクロック信号(Ｓ_ＣＬＫ１)と第２のクロック信号(Ｓ_ＣＬＫ２)の間の位相差に関わらず常に０／０を出力する。
【００３５】
図１１は図１のデータ駆動回路に採用されたＤＬＬ３０のさらに他の例を示しており、図１２は第１のクロック信号(Ｓ_ＣＬＫ１)、第２のクロック信号(Ｓ_ＣＬＫ２)、位相検出器３１で出力された位相差に該当する信号(ＵＰ，ＤＮ)、マスク信号(Ｓ_ＭＡＳＫ)及び低帯域通過フィルタの出力(Ｖ_ＬＰＦ)を示している。図１１及び図１２に示すように、ＤＬＬ３０は位相検出器３１、ＬＰＦ３２Ａ及び遅延線３３を備える。
【００３６】
位相検出器３１は、第１のクロック信号(Ｓ_ＣＬＫ１)と第２のクロック信号(Ｓ_ＣＬＫ２)の間の位相差に該当する信号(ＵＰ，ＤＮ)を出力する。
【００３７】
ＬＰＦ３２Ａは、位相検出器３１の出力(ＵＰ，ＤＮ)の高周波成分を除去するか、あるいはマスク信号(Ｓ_ＭＡＳＫ)によって動作を停止する。より具体的には、マスク信号(Ｓ_ＭＡＳＫ)が印加されると(即ち、マスク信号がアクティブ状態であると)、 ＬＰＦ３２Ａが動作を停止する。また、マスク信号(Ｓ_ＭＡＳＫ)が印加されないと(即ち、マスク信号がアクティブ状態ではないと)、ＬＰＦ３２Ａは位相検出器の出力(ＵＰ，ＤＮ)の高周波成分を除去する。ここで、ＬＰＦ３２Ａが動作を停止するとは、ＬＰＦ３２Ａの出力が入力(位相検出器３１の出力)に依存しないことを意味し、ＬＰＦ３２Ａの全ての構成要素が動作しないとか、ＬＰＦ３２Ａの出力が所定値に固定されるとの意味ではない。
【００３８】
遅延線３３は、第１のクロック信号(Ｓ_ＣＬＫ１)を遅延させることにより第２のクロック信号(Ｓ_ＣＬＫ２)を求め、遅延線３３の遅延はＬＰＦ３２Ａの出力(Ｖ_ＬＰＦ)により制御される。
【００３９】
図１３は図１１に採用されたＬＰＦ３２Ａの一例を示している。図１３に示すように、ＬＰＦ３２Ａは、インバーター７１、ＰＭＯＳ７２(p-channel metal-oxide semiconductor)、ＮＭＯＳ７３(n-channel metal-oxide semiconductor)、抵抗７４、キャパシター７５及びスイッチ７６を備える。
【００４０】
インバーター７１はＵＰを反転させる。ＰＭＯＳ７２のソースには電源電圧(ＶＤＤ)が印加され、ゲートにはインバーター７１の出力が印加され、ドレインは第１のノードＮ１に連結される。ＮＭＯＳ７３のソースには接地電圧が印加され、ゲートにはＤＮが印加され、ドレインは第１のノードＮ１に連結される。抵抗７４は第２のノードＮ２とキャパシター７５の間に連結され、キャパシター７５の一端には抵抗７４が連結され、他端には接地電圧が印加される。スイッチ７６はマスク信号(Ｓ_ＭＡＳＫ)によって第１のノードＮ１及び第２のノードＮ２を連結する。より具体的には、マスク信号(Ｓ_ＭＡＳＫ)が印加されると(即ち、マスク信号がアクティブ状態であると)、スイッチ７６は第１のノードＮ１と第２のノードＮ２を連結し、マスク信号(Ｓ_ＭＡＳＫ)が印加されないと(即ち、マスク信号がアクティブ状態ではないと)、スイッチ７６は第１のノードＮ１と第２のノードＮ２の間を遮断する。
【００４１】
このように構成された図１３に示すＬＰＦ３２Ａは、マスク信号(Ｓ_ＭＡＳＫ)が印加されると(即ち、マスク信号(Ｓ_ＭＡＳＫ)がアクティブ状態になると)、スイッチ７６が第１のノードＮ１と第２のノードＮ２の間を遮断して、キャパシター７５の電圧(即ち、ＬＰＦの出力電圧(Ｖ_ＲＥＦ))が一定に保持される。
【００４２】
図１４は図１のデータ駆動回路に採用されたデータ駆動部４０の一例を示しており、図１５は第１〜第４のデータ信号(Ｓ_ＤＡＴＡ１、Ｓ_ＤＡＴＡ２、Ｓ_ＤＡＴＡ３、Ｓ_ＤＡＴＡ４)、第２のクロック信号(Ｓ_ＣＬＫ２)及びロード信号(ＴＰ)を示している。図１４及び図１５に示すように、データ駆動部４０は、サンプラ４１、ラッチ４２及びデジタルアナログ変換器４３(以下、簡単にＤＡＣともいう)を備える。
【００４３】
サンプラ４１は、第１のデータ信号(Ｓ_ＤＡＴＡ１)を第２のクロック信号(Ｓ_ＣＬＫ２)に基づいてサンプリングする。第１のデータ信号(Ｓ_ＤＡＴＡ１)及び第２のクロック信号(Ｓ_ＣＬＫ２)は第１のクロック信号(Ｓ_ＣＬＫ１)に同期化されているため、第２のクロック信号(Ｓ_ＣＬＫ２)に基づいて第１のデータ信号(Ｓ_ＤＡＴＡ１)を正確にサンプリングすることができる。第２のクロック信号(Ｓ_ＣＬＫ２)を用いて第１のデータ信号(Ｓ_ＤＡＴＡ１)をサンプリングするために、第２のクロック信号(Ｓ_ＣＬＫ２)の周期と第１のデータ信号(Ｓ_ＤＡＴＡ１)の周期とが必ず同一である必要はない。図には、第２のクロック信号(Ｓ_ＣＬＫ２)の１周期内に４ビットの第１のデータ(Ｓ_ＤＡＴＡ１)が入力される場合を示している。
【００４４】
この場合、サンプラ４１が第２のクロック信号(Ｓ_ＣＬＫ２)の周波数を増加させ得る回路を含むこともできる。また、ＤＬＬ３０が第２のクロック信号(Ｓ_ＣＬＫ２)及び第２のクロック信号と位相差のある追加的な第２のクロック信号(図示せず)をサンプラ４１に伝達し、サンプラ４１はこれらを用いてサンプリングを行うこともできる。図示のように、第２のクロック信号(Ｓ_ＣＬＫ２)の１周期内に４ビットの第１のデータ(Ｓ_ＤＡＴＡ１)が入力された場合に、追加的な第２のクロック信号は、第２のクロック信号(Ｓ_ＣＬＫ２)が１／４周期だけシフトされたクロック信号、第２のクロック信号(Ｓ_ＣＬＫ２)が２／４周期だけシフトされたクロック信号、及び第２のクロック信号(Ｓ_ＣＬＫ２)が３／４周期だけシフトされたクロック信号で構成されることができる。追加的な第２のクロック信号は遅延線３１で出力される。
【００４５】
ラッチ４２は、サンプラ４１の出力(Ｓ_ＤＡＴＡ３)を順次貯蔵した後、ロード信号(ＴＰ)に従って並列に出力する。例えば、ラッチ４２の出力(Ｓ_ＤＡＴＡ４)はＮ個(Ｎはディスプレイパネルのデータラインの数)に分かられ、Ｎ個は各々８ビットで構成される。図１５には第４のデータ信号(Ｓ_ＤＡＴＡ４)のうち、Ｎ番目の信号(Ｓ_ＤＡＴＡ４[Ｎ])が１６進数で表現されている。
【００４６】
ＤＡＣ４３は、ラッチ４２の出力(Ｓ_ＤＡＴＡ４)をアナログ変換することにより得られる第２のデータ信号(Ｓ_ＤＡＴＡ２)をディスプレイパネル(図示せず)に伝達する。例えば、ＤＡＣ４３の出力(Ｓ_ＤＡＴＡ２)はＮ個に分かられる。図１５には、第２のデータ信号(Ｓ_ＤＡＴＡ２)のうち、Ｎ番目の信号(Ｓ_ＤＡＴＡ２[Ｎ])が表現されている。
【００４７】
一方、図示のようにロード信号(ＴＰ)が必ずラッチ４２に入力されることではない。例えば、ロード信号(ＴＰ)はＤＡＣ４３に入力されることもでき、かかる場合、ＤＡＣはアナログ変換された第２のデータ信号(Ｓ_ＤＡＴＡ２)を一時貯蔵した後、ロード信号(ＴＰ)に従って貯蔵された第２のデータ信号(Ｓ_ＤＡＴＡ２)をディスプレイパネルに出力する方式で動作する。
【００４８】
図１６は本発明の第２の実施形態によるデータ駆動回路を示す図であり、特に第１のクロック信号と第１のデータ信号が別の信号線を介して受信される場合を示している。
図１６に示すように、データ駆動回路は、マスク信号生成部２０、ＤＬＬ３０及びデータ駆動部４０を備える。図１に示したデータ駆動回路に比べて、図１６に示したデータ駆動回路は、マルチレベル検出器１０を備えず、第１のデータ信号(Ｓ_ＤＡＴＡ１)が複数のビット(例えば、８ビット)で構成されたことを除いてほぼ同様であるため、詳しい説明は省略する。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態によるデータ駆動回路を示す図であり、特に第１のクロック信号が第１のデータ信号の間に第１のデータ信号とは異なる信号サイズで埋め込まれて受信される場合を示す図である。
【図２】図１のデータ駆動回路に採用されたマルチレベル検出部１０の一例を示す図である。
【図３】図２の受信信号(Ｓ_Ｒ_Ｐ、Ｓ_Ｒ_Ｎ)、基準電圧(Ｖ_ＲＥＦ_Ｈ、Ｖ_ＲＥＦ_Ｌ)、第１のクロック信号(Ｓ_ＣＬＫ１)及び第１のデータ信号(Ｓ_ＤＡＴＡ１)を示す図である。
【図４】図１のデータ駆動回路に採用されたマスク信号生成部２０の一例を示す図である。
【図５】図４のロード信号(ＴＰ)、第２のクロック信号(Ｓ_ＣＬＫ２)、マスク信号(Ｓ_ＭＡＳＫ)及びカウンター出力(ＣＮＴ[２:１])を示す図である。
【図６】図１のデータ駆動回路に採用されたＤＬＬ３０の一例を示す図である。
【図７】図６の第１のクロック信号(Ｓ_ＣＬＫ１)、第２のクロック信号(Ｓ_ＣＬＫ２)、位相検出器３１で出力された位相差に該当する信号(ＵＰ，ＤＮ)、マスク信号(Ｓ_ＭＡＳＫ)、スイッチ３２で出力された位相差に該当する信号(ＵＰ'、ＤＮ')及び低帯域通過フィルタの出力(Ｖ_ＬＰＦ)を示す図である。
【図８】図１のデータ駆動回路に採用されたＤＬＬ３０の他の例を示す図である。
【図９】図８の第１のクロック信号(Ｓ_ＣＬＫ１)、第２のクロック信号(Ｓ_ＣＬＫ２)、位相検出器３１Ａで出力された位相差に該当する信号(ＵＰ，ＤＮ)、マスク信号(Ｓ_ＭＡＳＫ)及び低帯域通過フィルタの出力(Ｖ_ＬＰＦ)を示す図である。
【図１０】図８に採用された位相検出器３１Ａの一例を示す図である。
【図１１】図１のデータ駆動回路に採用されたＤＬＬ３０のさらに他の例を示す図である。
【図１２】図１１の第１のクロック信号(Ｓ_ＣＬＫ１)、第２のクロック信号(Ｓ_ＣＬＫ２)、位相検出器３１で出力された位相差に該当する信号(ＵＰ，ＤＮ)、マスク信号(Ｓ_ＭＡＳＫ)及び低帯域通過フィルタの出力(Ｖ_ＬＰＦ)を示す図である。
【図１３】図１１に採用されたＬＰＦ３２Ａの一例を示す図である。
【図１４】図１のデータ駆動回路に採用されたデータ駆動部４０の一例を示す図である。
【図１５】図１４の第１〜第４のデータ信号(Ｓ_ＤＡＴＡ１、Ｓ_ＤＡＴＡ２、Ｓ_ＤＡＴＡ３、Ｓ_ＤＡＴＡ４)、第２のクロック信号(Ｓ_ＣＬＫ２)及びロード信号(ＴＰ)を示す図である。
【図１６】本発明の第２の実施形態によるデータ駆動回路を示す図であり、特に第１のクロック信号と第１のデータ信号が別の信号線を介して受信される場合を示す図である。
【符号の説明】
【００５０】
１０・・・マルチレベル検出部、１１・・・クロック抽出部、１２・・・データ抽出部、１５・・・第１の比較器、１６・・・第２の比較器、１７・・・ＯＲ演算部、１８・・・比較器、２０・・・マスク信号生成部、２１・・・カウンター、２２・・・ＮＡＮＤ演算部、２３・・・ＡＮＤ演算部、３０・・・遅延固定ループ、３１，３１Ａ・・・位相検出器、３２・・・低帯域通過フィルタ、３３・・・遅延線、３４・・・スイッチ、４０・・・データ駆動部、４１・・・サンプラ、４２・・・ラッチ、４３・・・デジタルアナログ変換器、６１・・・第１のＤフリップ・フロップ、６２・・・第２のＤフリップ・フロップ、６３・・・ＡＮＤ演算器、６４・・・ＯＲ演算器、７１・・・インバーター、７２・・・ＰＭＯＳ、７３・・・ＮＭＯＳ、７４・・・抵抗、７５・・・キャパシター、７６・・・スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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