(57)【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板に形成された絶縁ゲート型電界効果部を有する半導体素子とを備え、
前記半導体素子は、
前記主表面に形成された第１導電型の第１の領域と、
前記主表面に形成された第１導電型のソース領域と、
前記ソース領域に隣接しながら、前記ソース領域の周囲を取り囲むように前記主表面に形成された第２導電型のベース領域と、
前記ベース領域と隣接するように、かつ前記ベース領域を挟んで前記ソース領域と向かい合うように前記主表面に、前記ベース領域の外周の１辺に沿って離散的に形成され、かつ前記第１の領域よりも高い不純物濃度を有する第１導電型の第２の領域と、
前記ソース領域と前記第２の領域との間に位置する前記ベース領域上に形成された絶縁膜と、
前記絶縁膜上に形成されたゲート電極とを含み、
前記第１の領域は、前記主表面において、前記ベース領域と隣接するように、かつ前記第２の領域と隣接するように形成されており、
前記ゲート電極は、前記ソース領域と前記第２の領域との間に位置する前記ベース領域の一の領域以外の前記ベース領域の他の領域上に延びて形成されており、
前記ベース領域の前記他の領域上に形成された前記絶縁膜の厚みは、前記ベース領域の前記一の領域上に形成された前記絶縁膜の厚みよりも大きい、半導体装置。
【請求項２】
前記ゲート電極は、前記ソース領域と前記第２の領域との間に位置する前記ベース領域上にのみ形成された、請求項１に記載の半導体装置。
【請求項３】
前記半導体素子はＩＧＢＴであり、かつ第２導電型のコレクタ領域をさらに有する、請求項１または２に記載の半導体装置。
【請求項４】
前記半導体素子はＭＩＳＦＥＴである、請求項１〜３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に絶縁ゲート型電界効果部を有する半導体素子を含む半導体装置に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：電界効果トランジスタ）、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）、ダイオードなどのパワー半導体素子は、電力用途の半導体装置として用いられている。パワー半導体素子は、通電時のロス低減のために、低抵抗化および高速化が要求されている。一般に、パワー半導体素子において、低抵抗化と高速化とは相反する関係にあり、低抵抗化および高速化の双方が良好な特性を有するパワー半導体素子を製造することは困難であった。
【０００３】
高速動作化と低オン抵抗化とを同時に実現することを目的とした技術は、たとえば特開平８−２８８３０３号公報（特許文献１）に開示されている。この特許文献１には、ベース領域とは逆の導電型で高濃度の不純物領域（第３不純物拡散領域）をベース領域（第２不純物拡散領域）の側部に備えた縦型電界効果トランジスタが開示されている。
【０００４】
また上記のように、ベース領域の側部に高濃度の不純物領域が形成された構造は、たとえば特開平１０−２４２４５８号公報（特許文献２）、特開平８−１２５１７２号公報（特許文献３）などにも開示されている。
【０００５】
また帰還容量を低減するための技術として、特開平３−２９３２８号公報（特許文献４）に、活性領域に位置する保護膜の厚さが非活性領域に位置する保護膜の厚さよりも薄いショットキー接合型電界効果トランジスタが開示されている。
【特許文献１】特開平８−２８８３０３号公報
【特許文献２】特開平１０−２４２４５８号公報
【特許文献３】特開平８−１２５１７２号公報
【特許文献４】特開平３−２９３２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献１〜３では、ベース領域の側部に形成された高濃度の不純物領域により、オン電圧は低減されるが、高速化を図ることが困難である。以下、そのことを説明する。
【０００７】
高速化を図るためには、帰還容量を低減する必要がある。ここで帰還容量とは、絶縁膜を介してゲート電極とベース領域との間に発生する絶縁膜容量と、ベース領域とその側部の領域とのｐｎ接合において空乏層が広がる領域に発生する空乏容量との和である。上記特許文献１〜３の構成においてベース領域の側部に設けられた高濃度領域はキャリアが多く含まれているので、ベース領域と高濃度領域とのｐｎ接合から高濃度領域への空乏層の伸びが制限される。このため、上記特許文献１〜３の構成においてベース領域の側部全体に高濃度領域が延在している場合には、ベース領域の側部全体において空乏層の伸びが制限され、結果的にこの高濃度領域では空乏容量が増加して帰還容量が増加する。そのため、帰還容量の増加により高速化を図ることができないという問題がある。
【０００８】
また上記特許文献４では、絶縁膜容量を低減することにより帰還容量を低減できる。しかしながら、チャネルが形成される領域のオン電圧を低減する技術が開示されておらず、オン電圧が高いという問題がある。
【０００９】
それゆえ本発明の目的は、低いオン電圧を維持するとともに、帰還容量を低減することにより高速化を図る半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、主表面を有する半導体基板と、半導体基板に形成された絶縁ゲート型電界効果部を有する半導体素子とを備えている。半導体素子は、第１の領域と、ソース領域と、ベース領域と、第２の領域と、絶縁膜と、ゲート電極とを含んでいる。第１の領域は、主表面に形成され、第１導電型である。ソース領域は、主表面に形成され、第１導電型である。ベース領域は、ソース領域に隣接しながら、ソース領域の周囲を取り囲むように主表面に形成され、第２導電型である。第２の領域は、ベース領域と隣接するように、かつベース領域を挟んでソース領域と向かい合うように主表面に、前記ベース領域の外周の１辺に沿って離散的に形成され、かつ第１の領域よりも高い不純物濃度を有しており、第１導電型である。絶縁膜は、ソース領域と第２の領域との間に位置するベース領域上に形成されている。ゲート電極は、絶縁膜上に形成されている。第１の領域は、主表面において、ベース領域と隣接するように、かつ第２の領域と隣接するように形成されている。ゲート電極は、ソース領域と第２の領域との間に位置するベース領域の一の領域以外のベース領域の他の領域上に延びて形成されている。ベース領域の他の領域上に形成された絶縁膜の厚みは、ベース領域の一の領域上に形成された絶縁膜の厚みよりも大きい。
【発明の効果】
【００１１】
本発明の半導体装置によれば、ベース領域の側部には相対的に不純物濃度が高い第２の領域と、相対的に不純物濃度が低い第１の領域とが形成されている。第２の領域は第１の領域よりも高い不純物濃度を有しているので、ベース領域と第２の領域とのｐｎ接合から第２の領域への空乏層の伸びを抑制できる。そのため、第２の領域をソース領域と対向するベース領域の側部に配置することで、ソース領域と第２の領域との間に形成されるチャネルにおいて、キャリアの導電型を反転させる距離を短くできる。したがって、チャネルを形成するためにゲート電極に印加される電圧を低くできるので、低いオン電圧を維持できる。
【００１２】
また、第１の領域は第２の領域よりも低い不純物濃度を有しているので、ベース領域と第１の領域とのｐｎ接合から第１の領域への空乏層の伸びが第２の領域よりも広くなる。そのため、第１の領域をソース領域と対向する位置以外のベース領域の側部に配置することで、空乏容量を低減することができ、帰還容量を低減することができる。したがって、高速化を図ることができる。
【００１３】
以上より、低オン電圧化および高速化の両立が可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本実施の形態における半導体装置の構成を示す概略斜視図である。図１において絶縁膜１１１、ゲート電極１１３、層間絶縁膜１１５、エミッタ電極１１７などは一部省略して図示されている。図１に示すように、本実施の形態における半導体装置１０ａは、主表面１２を有する半導体基板１１と、半導体基板１１に形成された絶縁ゲート型電界効果部を有する半導体素子とを備えている。この半導体素子は、たとえばＩＧＢＴ、ＭＩＳＦＥＴなどであり、また縦型および横型のいずれであってもよい。半導体基板１１には、たとえばシリコン基板などを用いることができる。
【００１５】
次に、図１に示す構成を縦型のＩＧＢＴに適用した場合の具体的構成について説明する。図２〜図４は、図１に示す構成を縦型のＩＧＢＴに適用した場合の具体的構成を示す図である。図２および図３の各々は、図１のＩＩ−ＩＩ線およびＩＩＩ−ＩＩＩ線の各々に沿った断面図である。図４は、半導体基板の表面におけるｐ型領域とｎ型領域との分布の様子を示す平面図である。
【００１６】
図２〜図４に示すように、本実施の形態における半導体素子１００ａは、縦型のＩＧＢＴであり、ｎ-領域（第１の領域）１０１と、ｎ型ソース領域１０３と、ｐ型ベース領域１０５と、ｎ領域（第２の領域）１０７と、絶縁膜１１１と、ゲート電極１１３と、ｐ型コレクタ領域１２１とを主に含んでいる。
【００１７】
ｎ-領域１０１は、半導体基板１１に形成され、かつ半導体基板１１の主表面１２の一部に位置している。ｐ型ベース領域１０５は、ｎ-領域１０１とｐｎ接合をなすように半導体基板１１の主表面１２の一部に位置している。ｎ型ソース領域１０３は、ｐ型ベース領域１０５とｐｎ接合をなすようにｐ型ベース領域１０５内の主表面１２の一部に位置している。ｎ領域１０７は、ｐ型ベース領域１０５とｐｎ接合をなすように、主表面１２においてｐ型ベース領域１０５の側部に形成されている。
【００１８】
絶縁膜１１１は、半導体基板１１とゲート電極１１３とを絶縁するためのものであり、ｎ型ソース領域１０３とｎ領域１０７とに挟まれる少なくともｐ型ベース領域１０５の表面上に形成されている。ゲート電極１１３は、絶縁膜１１１上に形成され、ｎ型ソース領域１０３とｎ領域１０７とに挟まれるｐ型ベース領域１０５と少なくとも対向するように形成されている。
【００１９】
ｐ型コレクタ領域１２１は、半導体基板１１の主表面１２とは反対側の面に形成され、かつｎ-領域１０１とｐｎ接合を構成している。
【００２０】
ｎ型ソース領域１０３に電気的に接続するように主表面１２上にはエミッタ電極１１７が形成されている。このエミッタ電極１１７は、ゲート電極１１３と層間絶縁膜１１５により電気的に絶縁されている。また、ｐ型コレクタ領域１２１に電気的に接続するように、主表面１２の反対側の面上にはコレクタ電極１２３が形成されている。
【００２１】
次に、本実施の形態における半導体基板１１の主表面１２におけるｎ型領域とｐ型領域との分布の様子について詳細に説明する。
【００２２】
図１、図２および図４に示すように、半導体基板１１の主表面１２において、ｎ領域１０７は、ｐ型ベース領域１０５を挟んでｎ型ソース領域１０３と向かい合う位置に形成されている。本実施の形態においては、２つのｎ領域１０７が、ｐ型ベース領域１０５の両側に隣接するように形成されている。
【００２３】
図１、図３および図４に示すように、半導体基板１１の主表面１２において、ｎ型ソース領域１０３と向かい合う位置以外のｐ型ベース領域１０５の側部にはｎ-領域１０１が形成されている。本実施の形態においては、ｎ型ソース領域１０３と向かい合う位置以外のｐ型ベース領域１０５の両側部にｎ-領域１０１が形成されている。このｎ-領域１０１は、ｐ型ベース領域１０５と隣接し、かつｎ領域１０７と隣接している。
【００２４】
図１および図４に示すように、ｐ型ベース領域１０５内には、複数のｎ型ソース領域１０３が形成されている。主表面１２においてｐ型ベース領域１０５はｎ型ソース領域１０３に隣接しながらｎ型ソース領域１０３の周囲を取り囲んでいる。複数のｎ型ソース領域１０３の各々は、ｐ型ベース領域１０５の長手方向に沿って配列されている。複数のｎ型ソース領域１０３のそれぞれの間にはｐ型ベース領域１０５が挟まれており、これにより複数のｎ型ソース領域１０３の各々は互いに電気的に分離されている。
【００２５】
複数のｎ型ソース領域１０３の各々の両側（ｐ型ベース領域１０５の短手方向の両側）には、上述したようにｐ型ベース領域１０５を挟んでｎ領域１０７が配置されている。また、隣り合うｎ型ソース領域１０３に挟まれるｐ型ベース領域１０５の両側（ｐ型ベース領域１０５の短手方向の両側）には、上述したように、ｐ型ベース領域１０５を挟んでｎ-領域１０１が配置されている。これにより、ｐ型ベース領域１０５の側部には、ｐ型ベース領域１０５の長手方向に沿って、ｎ-領域１０１とｎ領域１０７とが交互に配置されている。
【００２６】
また、ｎ型ソース領域１０３とｎ領域１０７とを結ぶ主表面１２における最短距離は、ｎ型ソース領域１０３とｎ-領域１０１とを結ぶ主表面１２における最短距離よりも短い。
【００２７】
なお、ゲート電極１１３は、ｎ型ソース領域１０３とｎ領域１０７との間に位置するｐ型ベース領域１０５（一の領域）上に対向するように形成されていれば、その他の領域上に形成されていてもよい。
【００２８】
また絶縁膜１１１は、たとえば不純物がドープされた多結晶シリコン膜などのシリコン酸化膜である。
【００２９】
またｎ-領域１０１は、第１導電型（ｎ）であり、ｎ型ソース領域１０３よりも低い不純物濃度（たとえば１×１０13ｃｍ-3〜１×１０14ｃｍ-3）を有している。ｎ領域１０７は、ｎ-領域１０１よりも高い不純物濃度（たとえば１×１０15ｃｍ-3〜１×１０17ｃｍ-3）を有しており、ｎ-領域１０１およびｎ型ソース領域１０３と同じ第１の導電型である。
【００３０】
またｎ-領域１０１およびｎ領域１０７の不純物濃度と、ｎ型ソース領域１０３の不純物濃度との高低は特に限定されず、たとえば、ｎ型ソース領域１０３の不純物濃度はｎ領域１０７およびｎ-領域１０１の不純物濃度よりも高い。ｎ型不純物としては、たとえばＰ（リン）、Ａｓ（砒素）などを用いることができる。
【００３１】
またｐ型ベース領域１０５は、ｎ-領域１０１と異なる第２の導電型（ｐ）である。ｐ型不純物としては、たとえばＢ（ボロン）などを用いることができる。
【００３２】
また本実施の形態では、後述するように、ｎチャネルが形成されるように第１および第２の導電型を定めたが、ｐチャネルが形成されるように第１および第２の導電型を上述した内容と逆に定めてもよい。
【００３３】
続いて、図１〜図５を参照して、本実施の形態における半導体装置１０ａの製造方法について説明する。
【００３４】
図１に示すように、まず、ｎ-領域１０１を有する半導体基板１１が準備される。このｎ-領域１０１の表面に、たとえばイオン注入により選択的にｎ領域１０７が形成される。このｎ領域１０７内にたとえばイオン注入によりｐ型ベース領域１０５が形成される。これにより、ｐ型ベース領域１０５が所望の範囲を超えて横方向へ拡散することを防止できる。このｐ型ベース領域１０５内の表面に、たとえばイオン注入によりｎ型ソース領域１０３が形成される。
【００３５】
次に、絶縁膜１１１、ゲート電極１１３、層間絶縁膜１１５およびエミッタ電極１１７が順次形成される。
【００３６】
次に、ｎ-領域１０１においてｎ型ソース領域１０３を形成した側と反対側に、たとえばイオン注入によりｐ型コレクタ領域１２１が形成される。このｐ型コレクタ領域１２１に接するようにコレクタ電極１２３が形成される。これにより、図１〜図４に示す半導体素子１００ａとしての縦型ＩＧＢＴを含む半導体装置１０ａが製造される。
【００３７】
続いて、本実施の形態における半導体装置１０ａを構成する半導体素子１００ａの動作について説明する。
【００３８】
まず、半導体素子１００ａがオフ状態からオン状態へと移行するターンオンについて説明する。半導体素子１００ａにおいて、ゲート電極１１３に相対的に正の電圧が印加されると、ゲート電極１１３下のｐ型ベース領域１０５の表面に反転層であるｎチャネルが形成される。そして、ｎ型のキャリアとしての電子は、ｎ型ソース領域１０３からチャネルを通じてｎ-領域１０１に注入され、相対的に正の電圧が印加されているｐ型コレクタ領域１２１に向かって流れる。この電子がｐ型コレクタ領域１２１に到達すると、ｐ型コレクタ領域１２１からもう１つのキャリアである正孔がｎ-領域１０１に向かって流れていき、さらに相対的に負の電圧が印加されているｎ型ソース領域１０３に向かって流れていく。
【００３９】
その後、エミッタ電極１１７およびコレクタ電極１２３から、この両電極間に印加されている電位差に応じて十分なキャリアがｎ-領域１０１中に蓄積される。これにより、電子と正孔との対により導電率変調と呼ばれる低抵抗状態が出現し、ターンオンが完了する。
【００４０】
このターンオンが完了した後の定常状態がオン状態である。オン状態では、キャリアとしての電子は、ｎ-領域１０１よりも高い不純物濃度を有しているｎ領域１０７をその経路として通るため、オン抵抗を低減することができる。また、ｎ領域１０７とｐ型ベース領域１０５との界面のｐｎ接合からｎ領域１０７へ伸びる空乏層の幅は、ｎ-領域１０１とｐ型ベース領域１０５とのｐｎ接合からｎ-領域１０１へ伸びる空乏層の幅よりも狭い。そのため、オン状態では、チャネル（本実施の形態ではｎチャネル）を短くできるため、オン電圧を低減することができる。したがって、オン状態では、ｎ領域１０７により電子の注入効率を向上できる。
【００４１】
次に、半導体素子１００ａがオン状態からオフ状態へと移行するターンオフについて説明する。ゲート電極１１３に相対的に負の電圧が印加されると、ゲート電極１１３の側部に形成されたｎチャネルが消失し、ｎ型ソース領域１０３からｐ型ベース領域１０５への電子の供給が止まる。
【００４２】
この電子密度の減少に伴い、ｎ-領域１０１中に注入されていた電子濃度が徐々に減少し始める。電荷中性条件を保つために、ｎ-領域１０１中に注入されていた正孔も減少し始め、ｐ型ベース領域１０５とｎ-領域１０１との界面で空乏層が広がり始め、空乏層は両電極間のオフ状態での印加電圧に応じた厚みになる。
【００４３】
ｎ-領域１０１において空乏層以外の両キャリアが残っている電気的に中性の領域の正孔が、この空乏層を通過し、ｎ型ソース領域１０３を通ってエミッタ電極１１７へ抜けきり、キャリアがすべて消滅すると、ターンオフが完了する。このターンオフ完了後の定常状態がオフ状態である。
【００４４】
なお、オフ状態は、エミッタ電極１１７およびコレクタ電極１２３間に順バイアスが印加されたままの状態であっても、ゲート電極１１３に相対的に負の電圧を印加することで実現する。
【００４５】
上述したように、半導体素子１００ａのスイッチングを行なう際には、オフ状態からオン状態にするためのターンオン、および、オン状態からオフ状態にするためのターンオフを行なうことが必要である。オン状態とオフ状態とを切り替える際のスイッチング速度は、ｎ-領域１０１中にキャリアを蓄積する速度または放出する速度に依存する。このｎ-領域１０１中に蓄積または放出されるキャリアの容量である寄生容量は、ゲートとコレクタ（ドレイン）との間の電圧がオンまたはオフになるまでの帰還容量（ゲート−コレクタ間容量）の総量である。この帰還容量が大きい場合には、スイッチング速度は遅くなる。したがって、帰還容量を低減することによってスイッチング速度を向上し、その結果として半導体装置１０ａの高速化を図ることができる。すなわち、半導体装置１０ａの高速化を図るためには、帰還容量が小さい方が有利である。
【００４６】
ここで帰還容量は、図５および図６に示すように、絶縁膜１１１を介してゲート電極１１３とｐ型ベース領域１０５との間に発生する絶縁膜容量Ｃ１と、ｐ型ベース領域１０５とその側部の領域とのｐｎ接合において空乏層が広がる領域に発生する空乏容量Ｃ２、Ｃ３との和である。なお、図５は、本発明の実施の形態１における半導体装置を構成する半導体素子１００ａのチャネルが形成される領域（活性領域）における動作を示す断面図であり、図６はチャネルが形成されない領域（非活性領域）における動作を示す断面図である。図５および図６における点線は、ｐｎ接合における空乏層を示す。
【００４７】
続いて、図５および図６を参照して、本実施の形態における半導体素子１００ａの帰還容量について説明する。
【００４８】
図５に示すように、半導体素子１００ａにおいてｎ型ソース領域１０３と向かい合う領域は、オン動作時にチャネルが形成される活性領域（オン動作に寄与する領域）である。この領域では、ｐ型ベース領域１０５とｎ領域１０７とのｐｎ接合からｎ領域１０７へ伸びる空乏層の幅ｘ１は、ｐ型ベース領域１０５とｎ-領域１０１とのｐｎ接合からｎ-領域１０１へ伸びる空乏層の幅ｘ２よりも短い。
【００４９】
図６に示すように、半導体素子１００ａにおいてｎ型ソース領域１０３と向かい合う領域以外の領域は、オン動作時にチャネルが形成されない非活性領域（オン動作に寄与しない領域）である。この領域には、ｐ型ベース領域１０５の側部にｎ領域１０７が形成されていない。すなわち、ｎ型ソース領域１０３と向かい合う位置以外の領域には、ｎ-領域１０１が配置されている。そのため、図６に示すｎ型ソース領域１０３と向かい合う位置以外の非活性領域（オン動作に寄与しない領域）における空乏層の幅ｘ３は、図５に示す活性領域における空乏層の幅ｘ１に比べて長い。すなわち、非活性領域ではｐｎ接合における空乏層の伸びが広くなる。そのため、非活性領域の空乏容量Ｃ３は、活性領域の空乏容量Ｃ２よりも小さい。
【００５０】
続いて、本実施の形態における半導体素子１００ａと上記特許文献１〜３（従来）の半導体素子における帰還容量とを対比する。上記特許文献１〜３における高濃度領域は本実施の形態におけるｎ領域（第２の領域）１０７に該当する。上記特許文献１〜３の構成においてｐ型ベース領域の側部全体に高濃度領域が延在している場合には、図１４および図１５に示すような従来例の半導体素子となる。なお、図１４は、上記特許文献１〜３の構成においてｐ型ベース領域の側部全体に高濃度領域が延在している場合の半導体装置の構成を示す概略斜視図である。図１５は、図１４におけるＸＶ−ＸＶ線に沿った断面図である。
【００５１】
図１４に示すように、従来例の半導体素子３００では、チャネルが形成される活性領域およびチャネルが形成されない非活性領域の両方において、ｐ型ベース領域１０５の側部にｎ領域３０７がそれぞれ形成されている。
【００５２】
図５に示す本実施の形態における半導体素子１００ａの活性領域と図１５に示す従来例の半導体素子３００の活性領域とを比較すると、ｐ型ベース領域１０５とｎ領域１０７、３０７とのｐｎ接合からｎ領域１０７、３０７へ伸びる空乏層の幅ｘ１、ｘ４は同じである。
【００５３】
しかし、図６に示す本実施の形態における半導体素子１００ａの非活性領域と図１５に示す従来例の非活性領域とを比較すると、本実施の形態における非活性領域においてｎ-領域１０１とｐ型ベース領域１０５とのｐｎ接合からｎ-領域１０１へ伸びる空乏層の幅ｘ３は、従来例における非活性領域においてｎ-領域１０１とｎ領域３０７とのｐｎ接合からｎ領域３０７へ伸びる空乏層の幅ｘ４よりも長い。すなわち、図６に示す本実施の形態における非活性領域における空乏層の幅ｘ３と、図１５に示す非活性領域における空乏層の幅ｘ４との差が、従来例よりも本実施の形態の半導体装置１０ａにおいて空乏層がより広がる幅になる。このため、本実施の形態の非活性領域における空乏容量Ｃ３は、従来例の非活性領域における空乏容量Ｃ４よりも小さくなる。したがって、本実施の形態における半導体素子１００ａは、従来例と比較して、非活性領域において空乏容量Ｃ３を低減することができるため、帰還容量を低減できる。
【００５４】
以上説明したように、本実施の形態における半導体装置１０ａは、主表面１２を有する半導体基板１１と、半導体基板１１に形成された絶縁ゲート型電界効果部を有する半導体素子１００ａとを備えている。半導体素子１００ａは、第１の領域としてのｎ-領域１０１と、ｎ型ソース領域１０３と、ｐ型ベース領域１０５と、ｎ領域１０７と、絶縁膜１１１と、ゲート電極１１３とを含んでいる。ｎ-領域１０１は、主表面１２に形成された第１導電型である。ｎ型ソース領域１０３は、主表面１２に形成された第１導電型である。ｐ型ベース領域１０５は、ｎ型ソース領域１０３に隣接するように主表面１２に形成された第２導電型である。ｎ領域１０７は、ｐ型ベース領域１０５と隣接するように、かつｐ型ベース領域１０５を挟んでｎ型ソース領域１０３と向かい合うように主表面１２に形成され、かつｎ-領域１０１よりも高い不純物濃度を有する第１導電型である。絶縁膜１１１は、ｎ型ソース領域１０３とｎ領域１０７との間に位置するｐ型ベース領域１０５上に形成されている。ゲート電極１１３は、絶縁膜１１１上に形成されている。第１の領域としてのｎ-領域１０１は、ｐ型ベース領域１０５と隣接するように、かつｎ領域１０７と隣接するように形成されている。
【００５５】
本実施の形態における半導体装置１０ａによれば、ｐ型ベース領域１０５の側部には、相対的に不純物濃度が高いｎ領域１０７と、相対的に不純物濃度が低いｎ-領域１０１とが形成されている。ｎ領域１０７はｎ-領域１０１よりも高い不純物濃度を有しているので、ｐ型ベース領域１０５とｎ領域１０７とのｐｎ接合からｎ領域１０７への空乏層の伸びは、ｐ型ベース領域１０５とｎ-領域１０１とのｐｎ接合からｎ-領域１０１への空乏層の伸びよりも狭くなる。そのため、ｎ領域１０７をｎ型ソース領域１０３と対向するｐ型ベース領域１０５の側部に配置することで、空乏層の延びを抑制し、ＪＦＥＴ効果を低減できるので、低いオン電圧を維持できる。
【００５６】
また、ｎ-領域１０１よりも高い不純物濃度を有するｎ領域１０７を形成した後にｐ型ベース領域１０５を形成すると、ｐ型ベース領域１０５を形成する際に所定の範囲を超えてｐ型ベース領域１０５の第２導電型の不純物がｎ領域１０７へ拡散することを抑制できる。すなわち、チャネルが長くなることを抑制できる（短チャネル効果）。したがって、チャネル抵抗を低減できるので、低いオン電圧を維持できる。
【００５７】
さらに、ｎ-領域１０１はｎ領域１０７よりも低い不純物濃度を有しているので、ｐ型ベース領域１０５とｎ-領域１０１とのｐｎ接合からｎ-領域１０１への空乏層の幅ｘ３は、ｐ型ベース領域１０５とｎ領域１０７とのｐｎ接合からｎ領域１０７への空乏層の幅ｘ１に比べて広い。そのため、ｎ-領域１０１をｎ型ソース領域１０３と対向する位置以外のｐ型ベース領域１０５の側部に配置することで、空乏容量Ｃ３を低減することで帰還容量を低減できる。したがって、高速化を図ることができる。
【００５８】
上述した内容を言い換えると、ｐ型ベース領域１０５においてｎ型ソース領域１０３と向かい合う領域（すなわちチャネルが形成される領域）の側部に相対的に高い不純物濃度を有するｎ領域１０７が形成されているので、低いオン電圧を維持できる。ｐ型ベース領域１０５においてｎ型ソース領域１０３と向かい合う領域以外の領域（すなわちチャネルが形成されない領域）の側部に相対的に低い不純物濃度を有するｎ-領域１０１が形成されているので、オン抵抗の低減に影響を与えずに、空乏容量Ｃ３の低減によって帰還容量を低減することで、高速化を図ることができる。よって、低オン電圧化および高速化の両立が可能となる。
【００５９】
さらに、オン状態では、ｎ-領域１０１よりも高い不純物濃度を有するｎ領域１０７をキャリアが通るので、低いオン抵抗を維持できる。
【００６０】
上記半導体装置１０ａにおいて好ましくは、ゲート電極１１３は、ｎ型ソース領域１０３とｎ領域１０７との間に位置するｐ型ベース領域１０５の一の領域以外のｐ型ベース領域１０５の他の領域上に延びて形成されている。
【００６１】
これにより、ゲート電極１１３がチャネルが形成されない領域上に形成されている場合であっても、空乏容量Ｃ３を低減することによって、帰還容量を減少させることができる。
【００６２】
上記半導体装置１０ａにおいて好ましくは、半導体素子１００ａはＩＧＢＴであり、かつ第２導電型のｐ型コレクタ領域１２１をさらに有している。
【００６３】
これにより、低いオン電圧を維持できるとともに、帰還容量を低減することにより高速化を図ることができるＩＧＢＴを含む半導体装置１０ａを実現できる。
【００６４】
（実施の形態２）
図７は、本発明の実施の形態２における半導体装置の構成を示す概略斜視図である。図７を参照して、本実施の形態における半導体装置は、基本的には図１に示す半導体装置１０ａと同様の構成を備えているが、半導体装置１０ｂを構成する半導体素子の絶縁膜において異なる。
【００６５】
具体的には、図７に示すように、絶縁膜１１１は、ｎ型ソース領域１０３とｎ領域１０７との間に位置するｐ型ベース領域１０５の一の領域以外のｐ型ベース領域１０５の他の領域上に延びて形成されている。すなわち、絶縁膜１１１は、チャネルが形成されるｐ型ベース領域１０５上に形成された絶縁膜１１１ａと、チャネルが形成されないｐ型ベース領域１０５の他の領域上に形成された絶縁膜１１１ｂとを含んでいる。なお、絶縁膜１１１は、ｎ領域１０７などのさらに別の領域上に形成されていてもよい。
【００６６】
ｐ型ベース領域１０５の他の領域上に形成された絶縁膜１１１ｂの厚みは、ｐ型ベース領域１０５の一の領域上に形成された絶縁膜１１１ａの厚みよりも大きい。
【００６７】
なお、これ以外の構成については上述した実施の形態１の構成とほぼ同様であるため、同一の要素については同一の符号を付し、その説明は繰り返さない。
【００６８】
以上説明したように、本実施の形態における半導体装置１０ｂによれば、ｐ型ベース領域１０５の他の領域上に形成された絶縁膜１１１ｂの厚みは、ｐ型ベース領域１０５の一の領域上に形成された絶縁膜１１１ａの厚みよりも大きい。
【００６９】
これにより、チャネルが形成されないｐ型ベース領域１０５上に形成された絶縁膜１１１ｂの厚みを大きくできるので、絶縁膜容量Ｃ１を低減することにより帰還容量をさらに低減できる。また、チャネルが形成されるｐ型ベース領域１０５上のゲート電極１１３は、順バイアスが印加されたときの動作に寄与しないので、Ｖｔｈ（閾値電圧）の上昇やオン電圧の低下などに影響しない。
【００７０】
（実施の形態３）
図８は、本発明の実施の形態３における半導体装置の構成を示す概略斜視図である。図８を参照して、本実施の形態における半導体装置は、基本的には図１に示す半導体装置１０ａと同様の構成を備えているが、半導体装置１０ｃを構成する半導体素子のゲート電極において異なる。
【００７１】
具体的には、図８に示すように、ゲート電極１１３は、ｎ型ソース領域１０３とｎ領域１０７との間に位置するｐ型ベース領域１０５上にのみ形成されている。チャネルが形成されないｐ型ベース領域１０５およびｎ-領域１０１上には、絶縁膜１１１ａが接して設けられている。
【００７２】
なお、これ以外の構成については上述した実施の形態１の構成とほぼ同様であるため、同一の要素については同一の符号を付し、その説明は繰り返さない。
【００７３】
以上説明したように、本実施の形態における半導体装置１０ｃによれば、ゲート電極１１３は、ｎ型ソース領域１０３とｎ領域１０７との間に位置するｐ型ベース領域１０５上にのみ形成されている。
【００７４】
これにより、ゲート電極１１３から印加される電圧を理論的には０にできるので、絶縁膜容量Ｃ１を大幅に低減することにより帰還容量を大幅に低減できる。また、チャネルを形成しないｐ型ベース領域１０５上にはゲート電極１１３が設けられていることから、順バイアスが印加されたときの動作に寄与しないので、Ｖｔｈ（閾値電圧）の上昇やオン電圧の低下などに影響しない。
【００７５】
なお、上述した実施の形態１の図１、実施の形態２の図７および実施の形態３の図８は、半導体装置を構成する半導体素子として縦型ＩＧＢＴを例に挙げて説明したが、図１、図７および図８は、たとえば後述する縦型ＭＯＳＦＥＴ、横型ＩＧＢＴ、横型ＭＯＳＦＥＴなどにも適用できる。
【００７６】
（実施の形態４）
図９は、本発明の実施の形態４における半導体装置を構成する半導体素子１００ｄを示すチャネルが形成される領域における断面図である。図９を参照して、本実施の形態における半導体装置は、基本的には図２および図３に示す半導体装置と同様の構成を備えているが、半導体素子１００ｄがＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor：絶縁ゲート型電界効果トランジスタ）である点において異なる。
【００７７】
本実施の形態における半導体素子１００ｄは、ＭＩＳＦＥＴの一例として縦型ＭＯＳＦＥＴである。具体的には、図９に示すように、半導体素子１００ｄにはコレクタ領域およびコレクタ電極が形成されず、ｎ-領域１０１においてｎ型ソース領域１０３が形成されている面と反対側の面には、ドレイン電極１３３が形成されている。また、ｎ型ソース領域１０３の主表面１２には、エミッタ電極の代わりにソース電極１３１が形成されている。
【００７８】
なお、実施の形態１と同様に、半導体素子１００ｄにおいて、ｎ型ソース領域１０３と向かい合う領域以外の領域にはｎ領域１０７が形成されていない。また、半導体基板１１の主表面１２におけるｐ型領域とｎ型領域との分布の様子は、図４に示す状態となる。
【００７９】
本実施の形態における半導体装置の製造方法は、基本的には実施の形態１における半導体装置１０ａと同様であるが、半導体素子１００ｄを形成する際に、エミッタ電極の代わりにソース電極１３１を形成する点、およびｐ型コレクタ領域を形成するためのイオン注入を行なわない点、およびコレクタ電極の代わりにドレイン電極１３３を形成する点において異なる。
【００８０】
本実施の形態における半導体装置を構成する半導体素子１００ｄの動作は、基本的には実施の形態１における半導体素子１００ａとしてのＩＧＢＴと同様であるが、キャリアが電子のみである点において異なる。
【００８１】
なお、これ以外の構成については上述した実施の形態１の構成とほぼ同様であるため、同一の要素については同一の符号を付し、その説明は繰り返さない。
【００８２】
以上説明したように、本実施の形態における半導体装置によれば、半導体素子１００ｄはＭＩＳＦＥＴである。これにより、低いオン電圧を維持できるとともに、帰還容量を低減することにより高速化を図ることができるＭＩＳＦＥＴを含む半導体装置を実現できる。
【００８３】
（実施の形態５）
図１０は、本発明の実施の形態５における半導体装置を構成する半導体素子１００ｅを示し、ｎ型ソース領域１０３とｎ領域１０７とが向かい合う領域（チャネルが形成される領域）における断面図である。図１１は、本発明の実施の形態５における半導体基板の表面におけるｐ型領域とｎ型領域との分布の様子を示す平面図である。図１０および図１１を参照して、本実施の形態における半導体装置は、基本的には実施の形態１における半導体装置と同様の構成を備えているが、半導体素子１００ｅが横型ＩＧＢＴである点において異なる。
【００８４】
具体的には、図１０に示すように、ｎ-領域１０１は、半導体基板１１の主表面１２に形成され、主表面１０１ａと一方側面１０１ｂと他方側面１０１ｃとを有している。また、図１１に示すように、ｎ-領域１０１は、ｎ-領域１０１の一方側面１０１ｂ側に形成され、かつｎ領域１０７と隣接するように形成されている。ｐ型コレクタ領域１２１は、ｎ-領域１０１の他方側面１０１ｃ側の主表面１０１ａに形成されている。コレクタ電極１２３は、ｐ型コレクタ領域１２１上に接して設けられ、ｎ-領域１０１の主表面１０１ａ上には絶縁膜１２５を介して設けられている。
【００８５】
ｐ型ベース領域１０５は、ｎ-領域１０１の一方側面１０１ｂおよびｎ型ソース領域１０３に隣接するように形成されている。ｎ型ソース領域１０３は、主表面１２に形成され、かつｐ型ベース領域１０５においてｎ-領域１０１の一方側面１０１ｂと隣接する側と反対側に複数形成されている。ｎ領域１０７は、ｐ型ベース領域１０５と隣接するように、ｐ型ベース領域１０５を挟んでｎ型ソース領域１０３と向かい合うように、ｎ-領域１０１の一方側面１０１ｂ側に複数形成されている。
【００８６】
本実施の形態における半導体装置の製造方法は、基本的には実施の形態１における半導体装置１０ａと同様であるが、ｎ-領域１０１の一方側面１０１ｂ側にｎ型ソース領域１０３、ｐ型ベース領域１０５を形成する工程、およびｎ-領域１０１の他方側面１０１ｃ側の主表面１０１ａにｐ型コレクタ領域１２１、コレクタ電極１２３および絶縁膜１２５を形成する点において異なる。
【００８７】
なお、これ以外の構成については上述した実施の形態１の構成とほぼ同様であるため、同一の要素については同一の符号を付し、その説明は繰り返さない。
【００８８】
以上説明したように、本実施の形態における半導体装置によれば、半導体素子１００ｅとして横型ＩＧＢＴを含んでいる。これにより、低いオン電圧を維持できるとともに、帰還容量を低減することにより高速化を図ることができる横型ＩＧＢＴを含む半導体装置を実現できる。
【００８９】
（実施の形態６）
図１２は、本発明の実施の形態６における半導体装置を構成する半導体素子１００ｆを示し、ｎ型ソース領域１０３とｎ領域１０７とが向かい合う領域（チャネルが形成される領域）における断面図である。図１３は、本発明の実施の形態６における半導体基板の表面におけるｐ型領域とｎ型領域との分布の様子を示す平面図である。図１２および図１３を参照して、本実施の形態における半導体装置は、基本的には実施の形態４における半導体素子としてＭＩＳＦＥＴを含んでいる半導体装置と同様の構成を備えているが、半導体素子１００ｆが横型ＭＯＳＦＥＴである点において異なる。
【００９０】
また、図１２および図１３を参照して、本実施の形態における半導体装置は、基本的には実施の形態５における半導体装置と同様の構成を備えているが、ｎ型ソース領域１０３の表面にエミッタ電極の代わりにソース電極１３１が形成され、ｎ-領域１０１においてｎ型ソース領域１０３が形成されている側の面（一方側面１０１ｂ）と反対側の面（他方側面１０１ｃ）側の主表面１０１ａにコレクタ領域が形成されず、かつコレクタ電極の代わりにドレイン電極１３３が形成されている点において異なる。その他の構成については、実施の形態１と同様であるので、その説明は繰り返さない。
【００９１】
本実施の形態における半導体装置の製造方法は、基本的には実施の形態４と同様であるが、半導体素子１００ｆとして横型ＭＯＳＦＥＴを形成する点において異なる。
【００９２】
なお、これ以外の構成については上述した実施の形態１の構成とほぼ同様であるため、同一の要素については同一の符号を付し、その説明は繰り返さない。
【００９３】
以上説明したように、本実施の形態における半導体装置によれば、半導体素子１００ｆとして横型ＭＯＳＦＥＴを含んでいる。これにより、低いオン電圧を維持できるとともに、帰還容量を低減することにより高速化を図ることのできる横型ＭＯＳＦＥＴを実現できる。
【００９４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００９５】
【図１】本発明の実施の形態１における半導体装置の構成を示す概略斜視図である。
【図２】図１におけるＩＩ−ＩＩ線に沿った断面図である。
【図３】図１におけるＩＩＩ−ＩＩＩ線に沿った断面図である。
【図４】本発明の実施の形態１における半導体基板の表面におけるｐ型領域とｎ型領域との分布の様子を示す平面図である。
【図５】本発明の実施の形態１における半導体装置を構成する半導体素子のチャネルが形成される領域における動作を示す断面図である。
【図６】本発明の実施の形態１における半導体装置を構成する半導体素子のチャネルが形成されない領域における動作を示す断面図である。
【図７】本発明の実施の形態２における半導体装置の構成を示す概略斜視図である。
【図８】本発明の実施の形態３における半導体装置の構成を示す概略斜視図である。
【図９】本発明の実施の形態４における半導体装置を構成する半導体素子を示すチャネルが形成される領域における断面図である。
【図１０】本発明の実施の形態５における半導体装置を構成する半導体素子を示すチャネルが形成される領域における断面図である。
【図１１】本発明の実施の形態５における半導体基板の表面におけるｐ型領域とｎ型領域との分布の様子を示す平面図である。
【図１２】本発明の実施の形態６における半導体装置を構成する半導体素子を示すチャネルが形成される領域における断面図である。
【図１３】本発明の実施の形態６における半導体基板の表面におけるｐ型領域とｎ型領域との分布の様子を示す平面図である。
【図１４】従来の半導体装置を示す概略斜視図である。
【図１５】図１４におけるＸＶ−ＸＶ線に沿った断面図である。
【符号の説明】
【００９６】
１０ａ〜１０ｃ  半導体装置、１１  半導体基板、１２  主表面、１００ａ〜１００ｆ  半導体素子、１０１  ｎ-領域、１０１ａ  主表面、１０１ｂ  一方側面、１０１ｃ  他方側面、１０３  ｎ型ソース領域、１０５  ｐ型ベース領域、１０７  ｎ領域、１１１，１１１ａ，１１１ｂ、１２５  絶縁膜、１１３  ゲート電極、１１５  層間絶縁膜、１１７  エミッタ電極、１２１  ｐ型コレクタ領域、１２３  コレクタ電極、１３１  ソース電極、１３３  ドレイン電極、Ｃ１  絶縁膜容量、Ｃ２，Ｃ３，Ｃ４  空乏容量、ｘ１，ｘ２，ｘ３，ｘ４  幅。
【図１】
0005246638.tif 000002
【図２】
0005246638.tif 000003
【図３】
0005246638.tif 000004
【図４】
0005246638.tif 000005
【図５】
0005246638.tif 000006
【図６】
0005246638.tif 000007
【図７】
0005246638.tif 000008
【図８】
0005246638.tif 000009
【図９】
0005246638.tif 000010
【図１０】
0005246638.tif 000011
【図１１】
0005246638.tif 000012
【図１２】
0005246638.tif 000013
【図１３】
0005246638.tif 000014
【図１４】
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【図１５】
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