(57)【特許請求の範囲】
【請求項１】
センスラインに交差する１本以上のドライブラインに一端が接続され、他端が前記センスラインに接続された１個以上の静電容量の容量値を推定するためのデータを取得する静電容量検出回路であって、
前記ドライブラインに所定の電圧を印加する駆動回路と、
前記電圧の印加により前記静電容量に蓄積された電荷を、前記センスラインを通して読み出すセンスアンプと、
前記センスアンプをリセットした後、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎にデジタル値に変換するＡＤ変換器と、
前記ＡＤ変換器により変換された複数のデジタル値を平均化するデジタル演算回路とを備えたことを特徴とする静電容量検出回路。
【請求項２】
センスラインに交差する１本以上のドライブラインに一端が接続され、他端が前記センスラインに接続された１個以上の静電容量の容量値を推定するためのデータを取得する静電容量検出回路であって、
前記ドライブラインに所定の電圧を印加する駆動回路と、
前記電圧の印加により前記静電容量に蓄積された電荷を、前記センスラインを通して読み出すセンスアンプと、
前記センスアンプをリセットした後、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの出力を複数回サンプリングするサンプリング容量回路と、
前記サンプリング容量回路によりサンプリングされた前記センスアンプの複数の出力を平均化するアナログ演算回路とを備えたことを特徴とする静電容量検出回路。
【請求項３】
センスラインに交差する１本以上のドライブラインに一端が接続され、他端が前記センスラインに接続された１個以上の静電容量の容量値を推定するためのデータを取得する静電容量検出回路であって、
前記ドライブラインに所定の第１電圧及び第２電圧をこの順番で印加する駆動回路と、
前記第１電圧の印加により前記静電容量に蓄積された電荷を、前記センスラインを通して読み出した後、前記第２電圧の印加により前記静電容量に蓄積された電荷を前記センスラインを通して読み出すセンスアンプと、
前記駆動回路が前記ドライブラインに前記第１電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎に第１デジタル値に変換した後、前記駆動回路が前記第２電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎に第２デジタル値に変換するＡＤ変換器と、
前記ＡＤ変換器により変換された複数の第１デジタル値を平均化した第１検出電圧と、前記複数の第２デジタル値を平均化した第２検出電圧との差を求めることにより前記静電容量の容量値を推定するデジタル演算回路とを備えたことを特徴とする静電容量検出回路。
【請求項４】
センスラインに交差する１本以上のドライブラインに一端が接続され、他端が前記センスラインに接続された１個以上の静電容量の容量値を推定するためのデータを取得する静電容量検出回路であって、
前記ドライブラインに所定の第１電圧及び第２電圧をこの順番で印加する駆動回路と、
前記第１電圧の印加により前記静電容量に蓄積された電荷を、前記センスラインを通して読み出した後、前記第２電圧の印加により前記静電容量に蓄積された電荷を前記センスラインを通して読み出すセンスアンプと、
前記駆動回路が前記ドライブラインに前記第１電圧を印加している間に、前記センスアンプの出力を複数回サンプリングした複数の第１サンプリング値を生成し、前記駆動回路が前記ドライブラインに前記第２電圧を印加している間に、前記センスアンプの出力を複数回サンプリングした複数の第２サンプリング値を生成するサンプリング容量回路と、
前記サンプリング容量回路によりサンプリングされた複数の第１サンプリング値を平均化した第１検出電圧と、前記サンプリング容量回路によりサンプリングされた複数の第２サンプリング値を平均化した第２検出電圧との差を求めることにより前記静電容量の容量値を推定するアナログ演算回路とを備えたことを特徴とする静電容量検出回路。
【請求項５】
第１センスラインに交差する１本以上のドライブラインに一端が接続され、他端が前記第１センスラインに接続された１個以上の第１静電容量と、第２センスラインに交差する前記ドライブラインに一端が接続され、他端が前記第２センスラインに接続された１個以上の第２静電容量との容量差を推定するためのデータを取得する静電容量検出回路であって、
前記ドライブラインに所定の電圧を印加する駆動回路と、
前記電圧の印加により前記第１及び第２静電容量に蓄積された電荷の差を前記第１及び第２センスラインを通して読み出すセンスアンプと、
前記センスアンプをリセットした後、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングし、サンプリング毎にデジタル値に変換するＡＤ変換器と、
前記ＡＤ変換器により変換された複数のデジタル値を平均化するデジタル演算回路とを備えたことを特徴とする静電容量検出回路。
【請求項６】
第１センスラインに交差する１本以上のドライブラインに一端が接続され、他端が前記第１センスラインに接続された１個以上の第１静電容量と、第２センスラインに交差する前記ドライブラインに一端が接続され、他端が前記第２センスラインに接続された１個以上の第２静電容量との容量差を推定するためのデータを取得する静電容量検出回路であって、
前記ドライブラインに所定の電圧を印加する駆動回路と、
前記電圧の印加により前記第１及び第２静電容量に蓄積された電荷の差を前記第１及び第２センスラインを通してそれぞれ読み出すセンスアンプと、
前記センスアンプをリセットした後、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングするサンプリング容量回路と、
前記サンプリング容量回路によりサンプリングされた前記センスアンプの複数の差動出力を平均化するアナログ演算回路とを備えたことを特徴とする静電容量検出回路。
【請求項７】
第１センスラインに交差する１本以上のドライブラインに一端が接続され、他端が前記第１センスラインに接続された１個以上の第１静電容量と、第２センスラインに交差する前記ドライブラインに一端が接続され、他端が前記第２センスラインに接続された１個以上の第２静電容量との容量差を推定するためのデータを取得する静電容量検出回路であって、
前記ドライブラインに所定の第１電圧及び第２電圧をこの順番で印加する駆動回路と、
前記第１電圧の印加により前記第１及び第２静電容量に蓄積された電荷の差をそれぞれ前記第１及び第２センスラインを通して読み出した後、前記第２電圧の印加により前記第１及び第２静電容量に蓄積された電荷の差をそれぞれ前記第１及び第２センスラインを通して読み出すセンスアンプと、
前記駆動回路が前記ドライブラインに前記第１電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングし、サンプリング毎に第１デジタル値に変換した後、前記駆動回路が前記第２電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングし、サンプリング毎に第２デジタル値に変換するＡＤ変換器と、
前記ＡＤ変換器により変換された複数の第１デジタル値を平均化した第１検出電圧と、前記複数の第２デジタル値を平均化した第２検出電圧との差を求めることにより前記第１静電容量及び第２静電容量の容量差を推定するデジタル演算回路とを備えたことを特徴とする静電容量検出回路。
【請求項８】
第１センスラインに交差する１本以上のドライブラインに一端が接続され、他端が前記第１センスラインに接続された１個以上の第１静電容量と、第２センスラインに交差する前記ドライブラインに一端が接続され、他端が前記第２センスラインに接続された１個以上の第２静電容量との容量差を推定するためのデータを取得する静電容量検出回路であって、
前記ドライブラインに所定の第１電圧及び第２電圧をこの順番で印加する駆動回路と、
前記第１電圧の印加により前記第１及び第２静電容量に蓄積された電荷の差をそれぞれ前記第１及び第２センスラインを通して読み出した後、前記第２電圧の印加により前記第１及び第２静電容量に蓄積された電荷の差をそれぞれ前記第１及び第２センスラインを通して読み出すセンスアンプと、
前記駆動回路が前記ドライブラインに前記第１電圧を印加している間に、前記センスアンプの第１差動出力を複数回サンプリングした後、前記駆動回路が前記第２電圧を印加している間に、前記センスアンプの第２差動出力を複数回サンプリングするサンプリング容量回路と、
前記サンプリング容量回路によりサンプリングされた前記センスアンプの複数の第１差動出力を平均化した第１検出電圧と、前記サンプリング容量回路によりサンプリングされた前記センスアンプの複数の第２差動出力を平均化した第２検出電圧との差を求めることにより前記第１静電容量及び前記第２静電容量の容量差を推定するアナログ演算回路とを備えたことを特徴とする静電容量検出回路。
【請求項９】
前記ＡＤ変換器は、非周期的なサンプリングタイミングにより前記センスアンプの出力または差動出力をサンプリングする請求項１、３、５及び７のいずれかに記載の静電容量検出回路。
【請求項１０】
前記サンプリング容量回路は、非周期的なサンプリングタイミングにより前記センスアンプの出力または差動出力をサンプリングする請求項２、４、６及び８のいずれかに記載の静電容量検出回路。
【請求項１１】
前記センスアンプは、集積化されており、前記センスライン、または、前記第１センスライン及び前記第２センスラインに接続された入力端子を有する請求項１〜８の何れかに記載の静電容量検出回路。
【請求項１２】
請求項１１に記載の静電容量検出回路を備え、
前記センスラインと、前記ドライブラインと、前記静電容量、または、前記第１静電容量及び前記第２静電容量とは、タッチパネルを構成し、
前記タッチパネルに重ねられているか、前記タッチパネルを内蔵した表示パネルをさらに備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センスラインに交差する１本以上のドライブラインに一端が接続され、他端がセンスラインに接続された１個以上の静電容量の容量値を推定するためのデータを取得する静電容量検出回路、及びこれを備えた電子機器に関する。
【背景技術】
【０００２】
マトリックス状に分布した静電容量値を検出する装置、例えば、Ｍ本のドライブラインとＬ本のセンスラインとの間に形成される静電容量行列の静電容量値の分布を検出する容量検出装置が、特許文献１に開示されている。この容量検出装置は、指やペンでタッチパネルに触れると、触れられた静電容量の容量値が小さくなるので、容量値が小さくなった変化を検出して、指やペンのタッチを検出する。
【０００３】
（従来の静電容量検出回路９１の構成）
図１０は、従来の静電容量検出回路９１の構成を示す回路図である。静電容量検出回路９１は、センスラインＳＬに交差するドライブラインＤＬ１〜ＤＬ４にそれぞれ一端が接続され、他端がセンスラインＳＬに接続された静電容量Ｃ１〜Ｃ４の容量値を推定するためのデータを取得する。
【０００４】
静電容量検出回路９１は、駆動回路８を備えている。駆動回路８は、ドライブラインＤＬ１〜ＤＬ４に電圧Ｖｉｎ１〜Ｖｉｎ４を印加する。センスラインＳＬには、センスライン寄生容量Ｃｐが存在する。センスライン寄生容量Ｃｐには、外部からノイズＮＺが印加される。静電容量検出回路９１には、センスアンプ２が設けられている。センスアンプ２は、電圧Ｖｉｎ１〜Ｖｉｎ４の印加により静電容量Ｃ１〜Ｃ４に蓄積された電荷を、センスラインＳＬを通して読み出す。
【０００５】
センスアンプ２は、オペアンプ１０を有している。オペアンプ１０の非反転入力端子はセンスラインＳＬに接続されており、反転入力端子は基準電圧Ｖｒに接続されている。センスアンプ２には、オペアンプ１０の非反転入力端子とオペアンプ１０の出力とに接続された積分容量Ｃｆ及びスイッチＳＷＲが互いに並列に設けられている。
【０００６】
（従来の静電容量検出回路９１の動作）
例えば、液晶ディスプレイ上に形成されたタッチパネルの場合、液晶ディスプレイの表面上に検出対象容量が形成されるため、センスラインＳＬは液晶の画素を駆動する配線との間にセンスライン寄生容量Ｃｐが形成され、液晶の画素を駆動する電圧が該寄生容量に印加されセンスアンプの出力Ｖｏｕｔにノイズとして重畳される。
【０００７】
今、図１０の静電容量検出回路９１が、駆動電圧Ｖｉｎ１＝Ｖｉｎ２＝Ｖｉｎ３＝Ｖｉｎ４＝０とした状態でリセット用スイッチＳＷＲを閉じて、時刻ｔ０においてスイッチＳＷＲを開いたとする。その後ドライブラインＤＬ１〜ＤＬ４が駆動電圧Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、及びＶｉｎ４で駆動されている時刻ｔにおけるセンスアンプ２の出力電圧Ｖｏｕｔ（ｔ）は、以下の式（１）で表わされる。
【０００８】
Ｖｏｕｔ（ｔ）＝−（Ｖｉｎ１・Ｃ１＋Ｖｉｎ２・Ｃ２＋Ｖｉｎ３・Ｃ３＋Ｖｉｎ４・Ｃ４＋（Ｖｎ（ｔ）−Ｖｎ（ｔ０））・Ｃｐ）／Ｃｆ＋Ｖｒ    …式（１）
ここで、ノイズＮＺの時刻ｔにおける電圧をＶｎ（ｔ）と表わしている。
【０００９】
式（１）から判るように、ノイズ電圧の差｛Ｖｎ（ｔ）−Ｖｎ（ｔ０）｝とセンスライン寄生容量Ｃｐとの積の絶対値が、｛Ｖｉｎ１・Ｃ１＋Ｖｉｎ２・Ｃ２＋Ｖｉｎ３・Ｃ３＋Ｖｉｎ４・Ｃ４｝の絶対値に比べて十分小さくなければ、出力電圧Ｖｏｕｔ（ｔ）を用いて静電容量Ｃ１、Ｃ２、Ｃ３、及びＣ４を推定する場合に誤差が生じる。
【００１０】
誤差を小さくするためリセット、駆動電圧Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、及びＶｉｎ４の印加、及び出力Ｖｏｕｔの読み出しという動作を複数回繰り返して行い出力を平均化することが知られている。この場合、出力Ｖｏｕｔの読み出しごとに｛Ｖｎ（ｔ）−Ｖｎ（ｔ０）｝の値が無相関に分布すれば、平均化によりサンプル個数の平方根に反比例してノイズの値が減少する。
【００１１】
また、特許文献１には、検出対象静電容量を駆動電圧で充電して、充電された電荷を積分アンプに積分して放電させるという過程を繰り返すことで積分アンプの出力の信号対ノイズ比が改善することが記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開2010-250522号公報（2010年11月4日公開）
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、静電容量Ｃ１〜Ｃ４をリセットし、駆動電圧Ｖｉｎ１〜Ｖｉｎ４により静電容量Ｃ１〜Ｃ４を再充電して静電容量Ｃ１〜Ｃ４の電荷をセンスアンプ２で読み出すという処理は、ドライブラインＤＬ１〜ＤＬ４、センスラインＳＬの電圧を変化させるため、この電圧変化が収束するまでにはそれらのラインの持つ時定数で律捉された時間がかかり、容量値の推測に求められる限られた時間内に行える平均化の回数が不足するという課題があった。
【００１４】
本発明の目的は、静電容量をリセットし、駆動電圧により再充電してセンスアンプで読み出すための処理時間を短縮することができる静電容量検出回路及び電子機器を提供することにある。
【課題を解決するための手段】
【００１５】
本発明に係る静電容量検出回路は、センスラインに交差する１本以上のドライブラインに一端が接続され、他端が前記センスラインに接続された１個以上の静電容量の容量値を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の電圧を印加する駆動回路と、前記電圧の印加により前記静電容量に蓄積された電荷を、前記センスラインを通して読み出すセンスアンプと、前記センスアンプをリセットした後、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎にデジタル値に変換するＡＤ変換器と、前記ＡＤ変換器により変換された複数のデジタル値を平均化するデジタル演算回路とを備えたことを特徴とする。
【００１６】
この特徴により、出力をサンプリングする瞬間にセンスライン寄生容量Ｃｐを介して混入するノイズ成分が平均化され、信号対ノイズ比の向上が可能である。そして、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎にデジタル値に変換するので、容量をリセットして駆動電圧を与えてセンスアンプで読み出すという処理を繰り返す構成よりも処理時間を短縮することができる。
【００１７】
本発明に係る他の静電容量検出回路は、センスラインに交差する１本以上のドライブラインに一端が接続され、他端が前記センスラインに接続された１個以上の静電容量の容量値を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の電圧を印加する駆動回路と、前記電圧の印加により前記静電容量に蓄積された電荷を、前記センスラインを通して読み出すセンスアンプと、前記センスアンプをリセットした後、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの出力を複数回サンプリングするサンプリング容量回路と、前記サンプリング容量回路によりサンプリングされた前記センスアンプの複数の出力を平均化するアナログ演算回路とを備えたことを特徴とする。
【００１８】
この特徴により、出力をサンプリングする瞬間にセンスライン寄生容量Ｃｐを介して混入するノイズ成分が平均化され、信号対ノイズ比の向上が可能である。そして、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの出力を複数回サンプリングするので、容量をリセットして駆動電圧を与えてセンスアンプで読み出すという処理を繰り返す構成よりも処理時間を短縮することができる。また、ＡＤ変換を介さずにアナログ回路により平均化するため、量子化ノイズの混入を排除することができる。
【００１９】
本発明に係るさらに他の静電容量検出回路は、センスラインに交差する１本以上のドライブラインに一端が接続され、他端が前記センスラインに接続された１個以上の静電容量の容量値を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の第１電圧及び第２電圧をこの順番で印加する駆動回路と、前記第１電圧の印加により前記静電容量に蓄積された電荷を、前記センスラインを通して読み出した後、前記第２電圧の印加により前記静電容量に蓄積された電荷を前記センスラインを通して読み出すセンスアンプと、前記駆動回路が前記ドライブラインに前記第１電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎に第１デジタル値に変換した後、前記駆動回路が前記第２電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎に第２デジタル値に変換するＡＤ変換器と、前記ＡＤ変換器により変換された複数の第１デジタル値を平均化した第１検出電圧と、前記複数の第２デジタル値を平均化した第２検出電圧との差を求めることにより前記静電容量の容量値を推定するデジタル演算回路とを備えたことを特徴とする。
【００２０】
この特徴により、第１の検出電圧をサンプリングする瞬間にセンスライン寄生容量Ｃｐを介して混入するノイズ成分が平均化され、さらに第２の検出電圧をサンプリングする瞬間にセンスライン寄生容量Ｃｐを介して混入するノイズ成分も平均化されるため、第１の検出電圧と第２の検出電圧の差に含まれるノイズ成分が減少し、信号対ノイズ比の向上が可能になる。そして、前記駆動回路が前記ドライブラインに前記第１電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎に第１デジタル値に変換した後、前記駆動回路が前記第２電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎に第２デジタル値に変換するので、駆動端子を第１の駆動電圧または電圧の組と、第２の駆動電圧または電圧の組により駆動することを複数回繰り返す構成よりも処理時間を短縮することができる。
【００２１】
本発明に係るさらに他の静電容量検出回路は、センスラインに交差する１本以上のドライブラインに一端が接続され、他端が前記センスラインに接続された１個以上の静電容量の容量値を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の第１電圧及び第２電圧をこの順番で印加する駆動回路と、前記第１電圧の印加により前記静電容量に蓄積された電荷を、前記センスラインを通して読み出した後、前記第２電圧の印加により前記静電容量に蓄積された電荷を前記センスラインを通して読み出すセンスアンプと、前記駆動回路が前記ドライブラインに前記第１電圧を印加している間に、前記センスアンプの出力を複数回サンプリングした複数の第１サンプリング値を生成し、前記駆動回路が前記ドライブラインに前記第２電圧を印加している間に、前記センスアンプの出力を複数回サンプリングした複数の第２サンプリング値を生成するサンプリング容量回路と、前記サンプリング容量回路によりサンプリングされた複数の第１サンプリング値を平均化した第１検出電圧と、前記サンプリング容量回路によりサンプリングされた複数の第２サンプリング値を平均化した第２検出電圧との差を求めることにより前記静電容量の容量値を推定するアナログ演算回路とを備えたことを特徴とする。
【００２２】
この特徴により、第１の検出電圧をサンプリングする瞬間にセンスライン寄生容量Ｃｐを介して混入するノイズ成分が平均化され、さらに第２の検出電圧をサンプリングする瞬間にセンスライン寄生容量Ｃｐを介して混入するノイズ成分も平均化されるため、第１の検出電圧と第２の検出電圧の差に含まれるノイズ成分が減少し、信号対ノイズ比の向上が可能になる。そして、前記駆動回路が前記ドライブラインに前記第１電圧を印加している間に、前記センスアンプの出力を複数回サンプリングした複数の第１サンプリング値を生成し、前記駆動回路が前記ドライブラインに前記第２電圧を印加している間に、前記センスアンプの出力を複数回サンプリングした複数の第２サンプリング値を生成するので、駆動端子を第１の駆動電圧または電圧の組と、第２の駆動電圧または電圧の組により駆動することを複数回繰り返す構成よりも処理時間を短縮することができる。また、ＡＤ変換を介さずにアナログ回路により平均化するため、量子化ノイズの混入を排除することができる。
【００２３】
本発明に係るさらに他の静電容量検出回路は、第１センスラインに交差する１本以上のドライブラインに一端が接続され、他端が前記第１センスラインに接続された１個以上の第１静電容量と、第２センスラインに交差する前記ドライブラインに一端が接続され、他端が前記第２センスラインに接続された１個以上の第２静電容量との容量差を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の電圧を印加する駆動回路と、前記電圧の印加により前記第１及び第２静電容量に蓄積された電荷の差を前記第１及び第２センスラインを通して読み出すセンスアンプと、前記センスアンプをリセットした後、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングし、サンプリング毎にデジタル値に変換するＡＤ変換器と、前記ＡＤ変換器により変換された複数のデジタル値を平均化するデジタル演算回路とを備えたことを特徴とする。
【００２４】
この特徴により、出力をサンプリングする瞬間にセンスライン寄生容量ＣｐＡおよびＣｐＢを介して混入するノイズ成分が平均化され、信号対ノイズ比の向上が可能になる。そして、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングするので、容量をリセットして駆動電圧を与えてセンスアンプで読み出すという処理を繰り返す構成よりも処理を短縮することができる。
【００２５】
本発明に係るさらに他の静電容量検出回路は、第１センスラインに交差する１本以上のドライブラインに一端が接続され、他端が前記第１センスラインに接続された１個以上の第１静電容量と、第２センスラインに交差する前記ドライブラインに一端が接続され、他端が前記第２センスラインに接続された１個以上の第２静電容量との容量差を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の電圧を印加する駆動回路と、前記電圧の印加により前記第１及び第２静電容量に蓄積された電荷の差を前記第１及び第２センスラインを通してそれぞれ読み出すセンスアンプと、前記センスアンプをリセットした後、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングするサンプリング容量回路と、前記サンプリング容量回路によりサンプリングされた前記センスアンプの複数の差動出力を平均化するアナログ演算回路とを備えたことを特徴とする。
【００２６】
この特徴により、出力をサンプリングする瞬間にセンスライン寄生容量ＣｐＡおよびＣｐＢを介して混入するノイズ成分が平均化され、信号対ノイズ比の向上が可能になる。そして、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングするので、容量をリセットして駆動電圧を与えてセンスアンプで読み出すという処理を繰り返す構成よりも処理時間を短縮することができる。また、ＡＤ変換を介さずに平均化するため、量子化ノイズの混入を排除することができる。
【００２７】
本発明に係るさらに他の静電容量検出回路は、第１センスラインに交差する１本以上のドライブラインに一端が接続され、他端が前記第１センスラインに接続された１個以上の第１静電容量と、第２センスラインに交差する前記ドライブラインに一端が接続され、他端が前記第２センスラインに接続された１個以上の第２静電容量との容量差を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の第１電圧及び第２電圧をこの順番で印加する駆動回路と、前記第１電圧の印加により前記第１及び第２静電容量に蓄積された電荷の差をそれぞれ前記第１及び第２センスラインを通して読み出した後、前記第２電圧の印加により前記第１及び第２静電容量に蓄積された電荷の差をそれぞれ前記第１及び第２センスラインを通して読み出すセンスアンプと、前記駆動回路が前記ドライブラインに前記第１電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングし、サンプリング毎に第１デジタル値に変換した後、前記駆動回路が前記第２電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングし、サンプリング毎に第２デジタル値に変換するＡＤ変換器と、前記ＡＤ変換器により変換された複数の第１デジタル値を平均化した第１検出電圧と、前記複数の第２デジタル値を平均化した第２検出電圧との差を求めることにより前記第１静電容量及び前記第２静電容量の容量差を推定するデジタル演算回路とを備えたことを特徴とする。
【００２８】
この特徴により、第１の検出電圧をサンプリングする瞬間にセンスライン寄生容量ＣｐＡおよびＣｐＢを介して混入するノイズ成分が平均化され、さらに第２の検出電圧をサンプリングする瞬間にセンスライン寄生容量ＣｐＡおよびＣｐＢを介して混入するノイズ成分も平均化されるため、第１の検出電圧と第２の検出電圧の差に含まれるノイズ成分が減少し、信号対ノイズ比の向上が可能になる。そして、前記駆動回路が前記ドライブラインに前記第１電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングし、サンプリング毎に第１デジタル値に変換した後、前記駆動回路が前記第２電圧を印加している間に、前記センスアンプの差動出力を複数回サンプリングし、サンプリング毎に第２デジタル値に変換するので、駆動端子を第１の駆動電圧対または電圧対の組と、第２の駆動電圧対または電圧対の組により駆動することを複数回繰り返す構成よりも処理時間を短縮することができる。
【００２９】
本発明に係るさらに他の静電容量検出回路は、第１センスラインに交差する１本以上のドライブラインに一端が接続され、他端が前記第１センスラインに接続された１個以上の第１静電容量と、第２センスラインに交差する前記ドライブラインに一端が接続され、他端が前記第２センスラインに接続された１個以上の第２静電容量との容量差を推定するためのデータを取得する静電容量検出回路であって、前記ドライブラインに所定の第１電圧及び第２電圧をこの順番で印加する駆動回路と、前記第１電圧の印加により前記第１及び第２静電容量に蓄積された電荷の差をそれぞれ前記第１及び第２センスラインを通して読み出した後、前記第２電圧の印加により前記第１及び第２静電容量に蓄積された電荷の差をそれぞれ前記第１及び第２センスラインを通して読み出すセンスアンプと、前記駆動回路が前記ドライブラインに前記第１電圧を印加している間に、前記センスアンプの第１差動出力を複数回サンプリングした後、前記駆動回路が前記第２電圧を印加している間に、前記センスアンプの第２差動出力を複数回サンプリングするサンプリング容量回路と、前記サンプリング容量回路によりサンプリングされた前記センスアンプの複数の第１差動出力を平均化した第１検出電圧と、前記サンプリング容量回路によりサンプリングされた前記センスアンプの複数の第２差動出力を平均化した第２検出電圧との差を求めることにより前記第１静電容量及び前記第２静電容量の容量差を推定するアナログ演算回路とを備えたことを特徴とする。
【００３０】
この特徴により、第１の検出電圧をサンプリングする瞬間にセンスライン寄生容量ＣｐＡおよびＣｐＢを介して混入するノイズ成分が平均化され、さらに第２の検出電圧をサンプリングする瞬間にＣｐＡおよびＣｐＢを介して混入するノイズ成分も平均化されるため、第１の検出電圧と第２の検出電圧の差に含まれるノイズ成分が減少し、信号対ノイズ比の向上が可能になる。そして、前記駆動回路が前記ドライブラインに前記第１電圧を印加している間に、前記センスアンプの第１差動出力を複数回サンプリングした後、前記駆動回路が前記第２電圧を印加している間に、前記センスアンプの第２差動出力を複数回サンプリングするので、駆動端子を第１の駆動電圧対または電圧対の組と、第２の駆動電圧対または電圧対の組により駆動することを複数回繰り返す構成よりも処理時間を短縮することができる。また、ＡＤ変換を介さずに平均化するため、量子化ノイズの混入を排除することができる。
【００３１】
本発明に係る静電容量検出回路では、前記ＡＤ変換器は、非周期的なサンプリングタイミングにより前記センスアンプの出力または差動出力をサンプリングすることが好ましく、前記サンプリング容量回路は、非周期的なサンプリングタイミングにより前記センスアンプの出力または差動出力をサンプリングすることが好ましい。
【００３２】
上記構成により、平均化により効果的にノイズを削減することができる。
【００３３】
本発明に係る静電容量検出回路では、前記センスアンプは、集積化されており、前記センスライン、または、前記第１センスライン及び前記第２センスラインに接続された入力端子を有することが好ましい。
【００３４】
上記構成により、センスアンプが集積化されるので、よりコンパクトな静電容量検出回路を得ることができる。
【００３５】
本発明に係る電子機器は、本発明に係る静電容量検出回路を備え、前記センスラインと、前記ドライブラインと、前記静電容量、または、前記第１静電容量及び前記第２静電容量とは、タッチパネルを構成し、前記タッチパネルに重ねられているか、前記タッチパネルを内蔵した表示パネルをさらに備えたことを特徴とする。
【００３６】
この特徴により、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎にデジタル値に変換するので、容量をリセットして駆動電圧を与えてセンスアンプで読み出すという処理を繰り返す構成よりも静電容量検出の処理時間を短縮した電子機器を得ることができる。
【発明の効果】
【００３７】
本発明に係る静電容量検出回路は、前記駆動回路が前記ドライブラインに前記電圧を印加している間に、前記センスアンプの出力を複数回サンプリングし、サンプリング毎にデジタル値に変換する。このため、容量をリセットして駆動電圧を与えてセンスアンプで読み出すという処理を繰り返す構成よりも処理時間を短縮することができる。
【図面の簡単な説明】
【００３８】
【図１】実施の形態１に係る静電容量検出回路の構成を示す回路図である。
【図２】実施の形態１に係る他の静電容量検出回路の構成を示す回路図である。
【図３】実施の形態２に係る静電容量検出回路の構成を示す回路図である。
【図４】実施の形態２に係る他の静電容量検出回路の構成を示す回路図である。
【図５】実施の形態３に係る静電容量検出回路の構成を示す回路図である。
【図６】実施の形態３に係る他の静電容量検出回路の構成を示す回路図である。
【図７】実施の形態４に係る静電容量検出回路の構成を示す回路図である。
【図８】実施の形態４に係る他の静電容量検出回路の構成を示す回路図である。
【図９】実施の形態５に係る携帯電話機の構成を示すブロック図である。
【図１０】従来の静電容量検出回路の構成を示す回路図である。
【発明を実施するための形態】
【００３９】
本発明の静電容量検出回路に関する実施の一形態について図１〜図９に基づいて説明すれば以下のとおりである。
【００４０】
（実施の形態１）
（静電容量検出回路１の構成（シングルエンド、シングルサンプリング））
図１は、実施の形態１に係る静電容量検出回路１の構成を示す回路図である。静電容量検出回路１は、センスラインＳＬに交差するドライブラインＤＬ１〜ＤＬ４にそれぞれ一端が接続され、他端がセンスラインＳＬに接続された静電容量Ｃ１〜Ｃ４の容量値を推定するためのデータを取得する。
【００４１】
静電容量検出回路１は、駆動回路８を備えている。駆動回路８は、ドライブラインＤＬ１〜ＤＬ４に電圧Ｖｉｎ１〜Ｖｉｎ４を印加する。センスラインＳＬには、センスライン寄生容量Ｃｐが存在する。センスライン寄生容量Ｃｐには、外部からノイズＮＺが印加される。静電容量検出回路１には、センスアンプ２が設けられている。センスアンプ２は、電圧Ｖｉｎ１〜Ｖｉｎ４の印加により静電容量Ｃ１〜Ｃ４に蓄積された電荷を、センスラインＳＬを通して読み出す。
【００４２】
センスアンプ２は、オペアンプ１０を有している。オペアンプ１０の非反転入力端子はセンスラインＳＬに接続されており、反転入力端子は基準電圧Ｖｒに接続されている。センスアンプ２には、オペアンプ１０の非反転入力端子とオペアンプ１０の出力とに接続された積分容量Ｃｆ及びスイッチＳＷＲが互いに並列に設けられている。
【００４３】
センスアンプ２は、集積化されており、センスラインＳＬに接続された入力端子９を有している。
【００４４】
静電容量検出回路１は、ＡＤ変換器３を備えている。ＡＤ変換器３は、駆動回路８がドライブラインＤＬ１〜ＤＬ４に電圧Ｖｉｎ１〜Ｖｉｎ４を印加している間に、センスアンプ２の出力を複数回繰り返してサンプリングし、サンプリング毎にデジタル値に変換する。ＡＤ変換器３には、擬似乱数発生回路７が接続されている。擬似乱数発生回路７は、ＡＤ変換器３のサンプリング周期を制御するために、予め定められた範囲内の乱数を生成してＡＤ変換器３に供給する。
【００４５】
静電容量検出回路１には、デジタル演算回路４が設けられている。デジタル演算回路４は、ＡＤ変換器３により変換された複数のデジタル値を平均化する。
【００４６】
（静電容量検出回路１の動作）
静電容量Ｃ１、Ｃ２、Ｃ３、及びＣ４のセンスラインＳＬと繋がらない方の端子に、ドライブラインＤＬ１〜ＤＬ４を通して電圧Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、及びＶｉｎ４を印加して、そのときのセンスアンプ２の出力電圧をＡＤ変換器３により複数回繰り返して読み出すことで容量Ｃ１、Ｃ２、Ｃ３、及びＣ４の値を推定するためのデータを得る。センスラインＳＬの電荷をリセットするため、まずスイッチＳＷＲを閉じて、ドライブラインＤＬ１〜ＤＬ４への印加電圧Ｖｉｎ１＝Ｖｉｎ２＝Ｖｉｎ３＝Ｖｉｎ４＝０とする。
【００４７】
ＡＤ変換器３による読み出しの繰り返し回数は、実際には、駆動方式や外来ノイズの状況、必要とされるＳ／Ｎにより、数回から１０００回以上まで多様な数値を取り得る。指やペンのタッチ位置を検出するために必要とされるＳ／Ｎ比を実現でき、かつ一回のタッチ位置検出に許容される時間内に完了できる適切な繰り返し回数を選ぶ。
【００４８】
その後、時刻ｔ０においてスイッチＳＷＲを開き、さらにその後、駆動電圧をＶｉｎ１＝Ｖｄ、Ｖｉｎ２＝Ｖｉｎ３＝Ｖｉｎ４＝０にして出力が収束した後の時刻ｔにおける出力電圧値は、
Ｖｏｕｔ（ｔ）＝−｛Ｖｄ・Ｃ１＋（Ｖｎ（ｔ）−Ｖｎ（ｔ０））・Ｃｐ｝／Ｃｆ＋Ｖｒ    …式（１）、
となり、Ｖｎ（ｔ）−Ｖｎ（ｔ０）というノイズで決まる誤差を許容すると静電容量Ｃ１の値を推定できる。ノイズ電圧Ｖｎのｒｍｓ（二乗平均平方根、Root Mean Square）値をＶｎ＿ｒｍｓとすると、Ｖｎ（ｔ）−Ｖｎ（ｔ０）のｒｍｓ値は２Ｖｎ＿ｒｍｓである。ここで、ノイズによる誤差を削減するために、駆動電圧をＶｉｎ１＝Ｖｄ、Ｖｉｎ２＝Ｖｉｎ３＝Ｖｉｎ４＝０にして、出力が収束した後の出力電圧を時刻ｔ１１、ｔ１２、…ｔ１ｎにおいてＡＤ変換器３によりｎ回繰り返してサンプリングしてデジタル値に変換し、デジタル演算回路４によりそれらのデジタル値の加算平均Ｖｏｕｔ＿ａｖｅを求めると、
Ｖｏｕｔ＿ａｖｅ＝−｛ｎ・Ｖｄ・Ｃ１＋（Ｖｎ（ｔ１１）＋Ｖｎ（ｔ１２）＋・・・＋Ｖｎ（ｔ１ｎ）−ｎ・Ｖｎ（ｔ０））・Ｃｐ｝／（ｎ・Ｃｆ）＋Ｖｒ、
となる。この加算平均値に含まれるノイズの項、（Ｖｎ（ｔ１１）＋Ｖｎ（ｔ１２）＋  ・・・＋Ｖｎ（ｔ１ｎ））／ｎはサンプル間のノイズ電圧Ｖｎ（ｔ１１）、Ｖｎ（ｔ１２）、…Ｖｎ（ｔ１ｎ）に相関が無ければ、ｒｍｓ値においてノイズ電圧Ｖｎのｒｍｓ値の１／ｓｑｒｔ（ｎ）に小さくなるため、Ｖｏｕｔ（ｔ）では２Ｖｎ＿ｒｍｓであったノイズのｒｍｓ値が、Ｖｎ＿ａｖｅではサンプリング回数ｎを大きくすると、Ｖｎ＿ｒｍｓまで削減可能である。
【００４９】
一般に寄生容量Ｃｐを介してセンスラインＳＬに影響するノイズ電圧Ｖｎは、液晶ディスプレイの表示画面に依存してランダムな変化があり、サンプル間の相関は小さいことが期待される。しかしながら、ノイズ電圧が液晶ディスプレイの画面走査の周期で周期的に変動したり、あるいは、タッチパネルを操作する人体を介して混入する外部の周期的変動ノイズの場合には、周期的なサンプリングではサンプル間の相関が大きくなることもあり得る。この様な場合でも、平均化により効果的にノイズ量を削減するために、擬似乱数発生回路７によりサンプリングの時刻を非周期的にすることが推奨される。
【００５０】
（静電容量検出回路１の他の駆動方法）
静電容量検出回路１の他の駆動方法による容量値の推定方法を以下に説明する。上述した駆動方法と同様に、センスラインＳＬの電荷をリセットするため、まずスイッチＳＷＲを閉じて、ドライブラインＤＬ１〜ＤＬ４への印加電圧Ｖｉｎ１＝Ｖｉｎ２＝Ｖｉｎ３＝Ｖｉｎ４＝０とする。その後、時刻ｔ０１においてスイッチＳＷＲを開き、さらにその後、（Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、Ｖｉｎ４）＝（Ｖｄ、Ｖｄ、Ｖｄ、Ｖｄ）を印加した時の出力を時刻ｔ１でサンプリングした値をＶｏｕｔ（ｔ１）とすると、
Ｖｏｕｔ（ｔ１）＝−Ｖｄ（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４）／Ｃｆ−（Ｖｎ（ｔ１）−Ｖｎ（ｔ０１））Ｃｐ／Ｃｆ＋Ｖｒ    …式（２）、
となる。
【００５１】
次に、センスラインＳＬの電荷をリセットするため、スイッチＳＷＲを閉じて、ドライブラインＤＬ１〜ＤＬ４への印加電圧Ｖｉｎ１＝Ｖｉｎ２＝Ｖｉｎ３＝Ｖｉｎ４＝０とする。その後、時刻ｔ０２においてスイッチＳＷＲを開き、さらにその後、（Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、Ｖｉｎ４）＝（Ｖｄ、−Ｖｄ、Ｖｄ、−Ｖｄ）を印加した時の出力を時刻ｔ２でサンプリングした値をＶｏｕｔ（ｔ２）とすると、
Ｖｏｕｔ（ｔ２）＝−Ｖｄ（Ｃ１−Ｃ２＋Ｃ３−Ｃ４）／Ｃｆ−（Ｖｎ（ｔ２）−Ｖｎ（ｔ０２））Ｃｐ／Ｃｆ＋Ｖｒ    …式（３）、
となる。
【００５２】
次に、センスラインＳＬの電荷をリセットするため、スイッチＳＷＲを閉じて、ドライブラインＤＬ１〜ＤＬ４への印加電圧Ｖｉｎ１＝Ｖｉｎ２＝Ｖｉｎ３＝Ｖｉｎ４＝０とする。その後、時刻ｔ０３においてスイッチＳＷＲを開き、さらにその後、（Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、Ｖｉｎ４）＝（Ｖｄ、Ｖｄ、−Ｖｄ、−Ｖｄ）を印加した時の出力を時刻ｔ３でサンプリングした値をＶｏｕｔ（ｔ３）とすると、
Ｖｏｕｔ（ｔ３）＝−Ｖｄ（Ｃ１＋Ｃ２−Ｃ３−Ｃ４）／Ｃｆ−（Ｖｎ（ｔ３）−Ｖｎ（ｔ０３））Ｃｐ／Ｃｆ＋Ｖｒ    …式（４）、
となる。
【００５３】
次に、センスラインＳＬの電荷をリセットするため、スイッチＳＷＲを閉じて、ドライブラインＤＬ１〜ＤＬ４への印加電圧Ｖｉｎ１＝Ｖｉｎ２＝Ｖｉｎ３＝Ｖｉｎ４＝０とする。その後、時刻ｔ０４においてスイッチＳＷＲを開き、さらにその後、（Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、Ｖｉｎ４）＝（Ｖｄ、−Ｖｄ、−Ｖｄ、Ｖｄ）を印加した時の出力を時刻ｔ４でサンプリングした値をＶｏｕｔ（ｔ４）とすると、
Ｖｏｕｔ（ｔ４）＝−Ｖｄ（Ｃ１−Ｃ２−Ｃ３＋Ｃ４）／Ｃｆ−（Ｖｎ（ｔ４）−Ｖｎ（ｔ０４））Ｃｐ／Ｃｆ＋Ｖｒ    …式（５）、
となる。
【００５４】
そして、式（２）、式（３）、式（４）、及び式（５）で得られた電圧値の４つの線形和を以下のように求める。
【００５５】
Ｖｏｕｔ（ｔ１）＋Ｖｏｕｔ（ｔ２）＋Ｖｏｕｔ（ｔ３）＋Ｖｏｕｔ（ｔ４）
＝−４Ｖｄ・Ｃ１／Ｃｆ−（Ｖｎ（ｔ１）＋Ｖｎ（ｔ２）＋Ｖｎ（ｔ３）＋Ｖｎ（ｔ４））・Ｃｐ／Ｃｆ＋（Ｖｎ（ｔ０１）＋Ｖｎ（ｔ０２）＋Ｖｎ（ｔ０３）＋Ｖｎ（ｔ０４））・Ｃｐ／Ｃｆ＋４Ｖｒ    …式（６）、
Ｖｏｕｔ（ｔ１）−Ｖｏｕｔ（ｔ２）＋Ｖｏｕｔ（ｔ３）−Ｖｏｕｔ（ｔ４）
＝−４Ｖｄ・Ｃ２／Ｃｆ−（Ｖｎ（ｔ１）−Ｖｎ（ｔ２）＋Ｖｎ（ｔ３）−Ｖｎ（ｔ４））・Ｃｐ／Ｃｆ＋（Ｖｎ（ｔ０１）−Ｖｎ（ｔ０２）＋Ｖｎ（ｔ０３）−Ｖｎ（ｔ０４））・Ｃｐ／Ｃｆ    …式（７）、
Ｖｏｕｔ（ｔ１）＋Ｖｏｕｔ（ｔ２）−Ｖｏｕｔ（ｔ３）−Ｖｏｕｔ（ｔ４）
＝−４Ｖｄ・Ｃ３／Ｃｆ−（Ｖｎ（ｔ１）＋Ｖｎ（ｔ２）−Ｖｎ（ｔ３）−Ｖｎ（ｔ４））・Ｃｐ／Ｃｆ＋（Ｖｎ（ｔ０１）＋Ｖｎ（ｔ０２）−Ｖｎ（ｔ０３）−Ｖｎ（ｔ０４））・Ｃｐ／Ｃｆ    …式（８）、
Ｖｏｕｔ（ｔ１）−Ｖｏｕｔ（ｔ２）−Ｖｏｕｔ（ｔ３）＋Ｖｏｕｔ（ｔ４）
＝−４Ｖｄ・Ｃ４／Ｃｆ−（Ｖｎ（ｔ１）−Ｖｎ（ｔ２）−Ｖｎ（ｔ３）＋Ｖｎ（ｔ４））・Ｃｐ／Ｃｆ＋（Ｖｎ（ｔ０１）−Ｖｎ（ｔ０２）−Ｖｎ（ｔ０３）＋Ｖｎ（ｔ０４））・Ｃｐ／Ｃｆ    …式（９）、
これらの演算結果により、ノイズ電圧Ｖｎ（ｔ）に依存した誤差を許容すれば、静電容量Ｃ１、Ｃ２、Ｃ３、Ｃ４を推定することが可能である。ノイズ電圧を削減するためには、出力Ｖｏｕｔ（ｔ１）、Ｖｏｕｔ（ｔ２）、Ｖｏｕｔ（ｔ３）、及びＶｏｕｔ（ｔ４）を得るためのサンプリングをそれぞれＡＤ変換器３により複数回繰り返し行ってデジタル値に変換し、デジタル演算回路４によりそれらのデジタル値の加算平均Ｖｏｕｔ＿ａｖｅ１、Ｖｏｕｔ＿ａｖｅ２、Ｖｏｕｔ＿ａｖｅ３、及びＶｏｕｔ＿ａｖｅ４を求めて、式（６）、式（７）、式（８）、及び式（９）における出力Ｖｏｕｔ（ｔ１）、Ｖｏｕｔ（ｔ２）、Ｖｏｕｔ（ｔ３）、Ｖｏｕｔ（ｔ４）を置き換えることでノイズを小さくすることが可能である。この場合も、平均化により効果的にノイズ量を削減するために、擬似乱数発生回路７によりサンプリングの時刻をランダム化することが推奨される。
（静電容量検出回路１Ａの構成（シングルエンド、シングルサンプリング））
図２は、実施の形態１に係る他の静電容量検出回路１Ａの構成を示す回路図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。これらの構成要素の詳細な説明は省略する。
【００５６】
静電容量検出回路１Ａは、複数個のサンプリング電圧の加算平均をアナログ回路により求める場合の回路例を示しており、ＡＤ変換器３、デジタル演算回路４の代わりにサンプリング容量回路５Ａ、積分器６Ａを備えている。
【００５７】
サンプリング容量回路５Ａは、サンプリング容量Ｃｓを有している。サンプリング容量Ｃｓの一方の端子にはスイッチＳＷ１及びＳＷ３が接続されており、他方の端子にはスイッチＳＷ２及びＳＷ４が接続されている。スイッチＳＷ１は、サンプリング容量Ｃｓの一方の端子の接続を、センスアンプ２の出力と基準電圧Ｖｒとの間で切り替える。スイッチＳＷ２は、サンプリング容量Ｃｓの他方の端子の接続を、基準電圧Ｖｒとセンスアンプ２の出力との間で切り替える。スイッチＳＷ３は、サンプリング容量Ｃｓの一方の端子と積分器６Ａとの間の接続をオンオフする。スイッチＳＷ４は、サンプリング容量Ｃｓの他方の端子と積分器６Ａとの間の接続をオンオフする。
【００５８】
サンプリング容量回路５Ａには、擬似乱数発生回路７Ａが設けられている。擬似乱数発生回路７Ａは、スイッチＳＷ１〜ＳＷ４の動作周期を制御するために、予め定められた範囲内の擬似乱数を生成してサンプリング容量回路５Ａに供給する。
【００５９】
積分器６Ａは、オペアンプ１１を有している。オペアンプ１１の非反転入力端子は、サンプリング容量回路５ＡのスイッチＳＷ３に接続されている。オペアンプ１１の反転入力端子は、基準電圧Ｖｒ及びサンプリング容量回路５ＡのスイッチＳＷ４に接続されている。積分器６Ａには、オペアンプ１１の非反転入力端子及びオペアンプ１１の出力に接続されて互いに並列に配置された積分容量Ｃｉｎｔ及びスイッチＳＷＲ＿ｉｎｔが設けられている。
【００６０】
（静電容量検出回路１Ａの動作）
サンプリング容量回路５Ａに設けられたサンプリング容量Ｃｓが、センスアンプ２の出力電圧Ｖｏｕｔを、時刻ｔ１、ｔ２、…ｔｎにおいてサンプリングして積分容量Ｃｉｎｔに積分することで、平均化された出力電圧
Ｖｏｕｔ＿ａｖｅ＝｛Ｖｏｕｔ（ｔ１）＋Ｖｏｕｔ（ｔ２）＋・・・＋Ｖｏｕｔ（ｔｎ）｝Ｃｓ／Ｃｉｎｔ、
が得られる。ＡＤ変換でデジタル化する図１に示す構成と比較して、量子化ノイズの混入が無いという優位性がある。
【００６１】
（実施の形態２）
（静電容量検出回路１Ｂの構成（シングルエンド、ＣＤＳ））
図３は、実施の形態２に係る静電容量検出回路１Ｂの構成を示す回路図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。これらの構成要素の詳細な説明は省略する。
【００６２】
静電容量検出回路１Ｂは、駆動回路８Ｂとセンスアンプ２ＢとＡＤ変換器３Ｂとデジタル演算回路４Ｂとを備えている。
【００６３】
（静電容量検出回路１Ｂの動作）
静電容量Ｃ１、Ｃ２、Ｃ３、Ｃ４のセンスラインＳＬと繋がらない方の端子に電圧Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、Ｖｉｎ４を印加して、そのときのセンスアンプ２Ｂの出力電圧を複数回繰り返して読み出すことで静電容量Ｃ１、Ｃ２、Ｃ３、及びＣ４を推定するためのデータを得る。センスラインＳＬの電荷をリセットするため、まずスイッチＳＷＲを閉じて、ドライブラインＤＬ１〜ＤＬ４への印加電圧Ｖｉｎ１＝Ｖｉｎ２＝Ｖｉｎ３＝Ｖｉｎ４＝０とする。その後、時刻ｔ０においてスイッチＳＷＲを開き、さらにその後、駆動電圧を第１の駆動電圧の組Ｖｉｎ１＝Ｖｉｎ１１、Ｖｉｎ２＝Ｖｉｎ２１、Ｖｉｎ３＝Ｖｉｎ３１、Ｖｉｎ４＝Ｖｉｎ４１にして、出力が収束した後の時刻ｔ１における出力電圧値は、
Ｖｏｕｔ（ｔ１）＝−（Ｖｉｎ１１・Ｃ１＋Ｖｉｎ２１・Ｃ２＋Ｖｉｎ３１・Ｃ３＋Ｖｉｎ４１・Ｃ４）／Ｃｆ−（Ｖｎ（ｔ１）−Ｖｎ（ｔ０１））・Ｃｐ／Ｃｆ＋Ｖｒ＋Ｖｏｆｆ    …式（１０）、
となる。ここで、Ｖｏｆｆはセンスアンプ２Ｂの入力オフセット電圧である。
【００６４】
次に、駆動電圧を第２の駆動電圧の組Ｖｉｎ１＝Ｖｉｎ１２、Ｖｉｎ２＝Ｖｉｎ２２、Ｖｉｎ３＝Ｖｉｎ３２、Ｖｉｎ４＝Ｖｉｎ４２にして、出力が収束した後の時刻ｔ２における出力電圧値は、
Ｖｏｕｔ（ｔ２）＝−（Ｖｉｎ１２・Ｃ１＋Ｖｉｎ２２・Ｃ２＋Ｖｉｎ３２・Ｃ３＋Ｖｉｎ４２・Ｃ４）／Ｃｆ−（Ｖｎ（ｔ２）−Ｖｎ（ｔ０１））・Ｃｐ／Ｃｆ＋Ｖｒ＋Ｖｏｆｆ    …式（１１）、
となる。
【００６５】
式（１０）と式（１１）とより、
Ｖｏｕｔ＿ｃｄｓ＝Ｖｏｕｔ（ｔ２）−Ｖｏｕｔ（ｔ１）
＝−｛（Ｖｉｎ１２−Ｖｉｎ１１）・Ｃ１＋（Ｖｉｎ２２−Ｖｉｎ２１）・Ｃ２＋（Ｖｉｎ３２−Ｖｉｎ３１）・Ｃ３＋（Ｖｉｎ４２−Ｖｉｎ４１）・Ｃ４−（Ｖｎ（ｔ２）−Ｖｎ（ｔ１））・Ｃｐ／Ｃｆ、
となる。
【００６６】
これは、相関２重サンプリングの原理により、時刻ｔ１におけるノイズと時刻ｔ２におけるノイズとに含まれる相関成分をキャンセルすることを目的としている。Ｖｏｕｔ＿ｃｄｓに含まれるノイズの項であるＶｎ（ｔ２）−Ｖｎ（ｔ１）は、時刻ｔ１と時刻ｔ２におけるノイズに相関があればキャンセルされる。また、上の式には表記していないが、センスアンプ２Ｂのノイズも時刻ｔ１と時刻ｔ２で相関のある部分はキャンセルされる。特に、センスアンプ２Ｂの入力オフセットのように時間変動のないノイズは完全にキャンセルされる。複数のセンスアンプ２Ｂを並列して使う場合には、個々のセンスアンプ２Ｂの入力オフセット電圧のばらつきが問題になるため、相関２重サンプリングの採用が望ましい。
【００６７】
ここで、第１の駆動電圧を加えた時の出力電圧をＡＤ変換器３Ｂにより複数回繰り返してサンプリングしてデジタル演算回路４Ｂにより加算平均を取ると、式（１０）より、加算平均値は、
Ｖｏｕｔ＿ａｖｅ１＝−（Ｖｉｎ１１・Ｃ１＋Ｖｉｎ２１・Ｃ２＋Ｖｉｎ３１・Ｃ３＋Ｖｉｎ４１・Ｃ４）／Ｃｆ−（Ｖｎ（ｔ１）＿ａｖｅ−Ｖｎ（ｔ０１））・Ｃｐ／Ｃｆ＋Ｖｒ＋Ｖｏｆｆ    …式（１２）、
となる。ここでＶｎ（ｔ１）＿ａｖｅは、第１の印加電圧を加えた状態で複数回サンプリングした時のノイズＶｎ（ｔ）の加算平均を表す。
【００６８】
さらに、第２の印加電圧を加えた時の出力電圧をＡＤ変換器３Ｂにより複数回サンプリングしてデジタル演算回路４Ｂにより加算平均を取ると、式（１１）より、加算平均値は、
Ｖｏｕｔ＿ａｖｅ２＝−（Ｖｉｎ１２・Ｃ１＋Ｖｉｎ２２・Ｃ２＋Ｖｉｎ３２・Ｃ３＋Ｖｉｎ４２・Ｃ４）／Ｃｆ−（Ｖｎ（ｔ２）＿ａｖｅ−Ｖｎ（ｔ０１））・Ｃｐ／Ｃｆ＋Ｖｒ＋Ｖｏｆｆ    …式（１３）、
となる。ここでＶｎ（ｔ２）＿ａｖｅは、第２の印加電圧を加えた状態で複数回サンプリングした時のノイズＶｎ（ｔ）の加算平均を表す。
【００６９】
デジタル演算回路４Ｂにより式（１２）、式（１３）で表わされる加算平均値の差をとると、
Ｖｏｕｔ＿ｃｄｓ＿ａｖｅ＝Ｖｏｕｔ＿ａｖｅ２−Ｖｏｕｔ＿ａｖｅ１
＝−｛（Ｖｉｎ１２−Ｖｉｎ１１）・Ｃ１＋（Ｖｉｎ２２−Ｖｉｎ２１）・Ｃ２＋（Ｖｉｎ３２−Ｖｉｎ３１）・Ｃ３＋（Ｖｉｎ４２−Ｖｉｎ４１）・Ｃ４−（Ｖｎ（ｔ２）＿ａｖｅ−Ｖｎ（ｔ１）＿ａｖｅ）・Ｃｐ／Ｃｆ、
となる。
【００７０】
Ｖｎ（ｔ１）＿ａｖｅ、Ｖｎ（ｔ２）＿ａｖｅともに、サンプル間の相関が小さければＶｎ（ｔ１）、Ｖｎ（ｔ２）と比較して小さくなることが期待される。この場合でも、平均化により効果的にノイズ量を削減するために、擬似乱数発生回路７により、サンプリングの時刻をランダム化することが推奨される。
（静電容量検出回路１Ｃの構成（シングルエンド、ＣＤＳ））
ＡＤ変換によるノイズの混入を排除するためには、加算平均値の求める演算と二つの加算平均の差を求める演算とをアナログ回路で行うことも好ましい。これは図４に示す回路により以下のような動作で実現が可能である。
【００７１】
図４は、実施の形態２に係る他の静電容量検出回路１Ｃの構成を示す回路図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。これらの構成要素の詳細な説明は省略する。
【００７２】
静電容量検出回路１Ｃは、ＡＤ変換器３Ｂ、デジタル演算回路４Ｂの代わりにサンプリング容量回路５Ｃ、積分器６Ｃを備えている。
【００７３】
（静電容量検出回路１Ｃの動作）
まず、第１の駆動電圧の組でドライブラインＤＬ１〜ＤＬ４を駆動している状態でのセンスアンプ２Ｂの出力をサンプリング容量Ｃｓにより複数回繰り返してサンプリングして積分器６Ｃにより積分容量Ｃｉｎｔで積分する。この時のサンプリングは、スイッチＳＷ１をセンスアンプ２Ｂの出力Ｖｏｕｔに接続し、スイッチＳＷ２を基準電圧Ｖｒに接続することで行う。
【００７４】
次に、第２の駆動電圧の組でドライブラインＤＬ１〜ＤＬ４を駆動している状態でのセンスアンプ２Ｂの出力をサンプリング容量Ｃｓにより複数回繰り返してサンプリングするが、この時のサンプリングは、スイッチＳＷ１を基準電圧Ｖｒに接続し、スイッチＳＷ２を出力Ｖｏｕｔに接続することで行う。この結果として、積分器６Ｃの出力は下記のように表わされ、第１の駆動電圧印加時のセンスアンプ２Ｂの出力の加算平均と、第２の駆動電圧印加時のセンスアンプ２Ｂの出力の加算平均との差が得られる。
【００７５】
Ｖｏｕｔ＿ｃｄｓ＿ａｖｅ＝［｛Ｖｏｕｔ（ｔ１１）＋Ｖｏｕｔ（ｔ１２）＋…＋Ｖｏｕｔ（ｔ１ｎ）｝−｛Ｖｏｕｔ（ｔ２１）＋Ｖｏｕｔ（ｔ２２）＋…＋Ｖｏｕｔ（ｔ２ｎ）｝］・Ｃｓ／（ｎ・Ｃｉｎｔ）
（実施の形態３）
（静電容量検出回路１Ｄの構成（差動））
図５は、実施の形態３に係る静電容量検出回路１Ｄの構成を示す回路図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。これらの構成要素の詳細な説明は省略する。
【００７６】
静電容量検出回路１Ｄは、センスラインＳＬＡ・ＳＬＢに交差するドライブラインＤＬ１〜ＤＬ４にそれぞれ一端が接続され、それぞれ他端がセンスラインＳＬＡ・ＳＬＢに接続された静電容量Ｃ１Ａ〜Ｃ４Ａ、Ｃ１Ｂ〜Ｃ４Ｂの容量値を推定するためのデータを取得する。
【００７７】
静電容量検出回路１Ｄは、駆動回路８を備えている。駆動回路８は、ドライブラインＤＬ１〜ＤＬ４に電圧Ｖｉｎ１〜Ｖｉｎ４を印加する。センスラインＳＬＡ・ＳＬＢには、それぞれセンスライン寄生容量ＣｐＡ・ＣｐＢが存在する。センスライン寄生容量ＣｐＡ・ＣｐＢには、それぞれ外部からノイズＮＺＡ・ＮＺＢが印加される。静電容量検出回路１Ｄには、センスアンプ２Ｄが設けられている。センスアンプ２Ｄは、電圧Ｖｉｎ１〜Ｖｉｎ４の印加により静電容量Ｃ１Ａ〜Ｃ４Ａに蓄積された電荷及び静電容量Ｃ１Ｂ〜Ｃ４Ｂに蓄積された電荷の差を、センスラインＳＬＡ・ＳＬＢを通して読み出す。
【００７８】
センスアンプ２Ｄは、差動オペアンプ１１Ｄを有している。差動オペアンプ１１Ｄの非反転入力端子はセンスラインＳＬＢに接続されており、反転入力端子はセンスラインＳＬＡに接続されている。
【００７９】
センスアンプ２Ｄには、差動オペアンプ１１Ｄの非反転入力端子と差動オペアンプ１１Ｄの一方の出力とに接続された積分容量ＣｆＢ及びスイッチＳＷＲＢが互いに並列に設けられており、差動オペアンプ１１Ｄの反転入力端子と差動オペアンプ１１Ｄの他方の出力とに接続された積分容量ＣｆＡ及びスイッチＳＷＲＡが互いに並列に設けられている。
【００８０】
静電容量検出回路１Ｄは、ＡＤ変換器３Ｄを備えている。ＡＤ変換器３Ｄは、駆動回路８がドライブラインＤＬ１〜ＤＬ４に電圧Ｖｉｎ１〜Ｖｉｎ４を印加している間に、センスアンプ２Ｄの一対の出力を複数回繰り返してサンプリングし、サンプリング毎にデジタル値に変換する。ＡＤ変換器３Ｄには、擬似乱数発生回路７が接続されている。擬似乱数発生回路７は、ＡＤ変換器３Ｄのサンプリング周期を制御するために、予め定められた範囲内の乱数を生成してＡＤ変換器３Ｄに供給する。
【００８１】
静電容量検出回路１Ｄには、デジタル演算回路４Ｄが設けられている。デジタル演算回路４Ｄは、ＡＤ変換器３Ｄにより変換された複数のデジタル値を平均化する。
【００８２】
（静電容量検出回路１Ｄの動作（差動））
図５は、センスラインＳＬＡとセンスラインＳＬＢとに繋がった静電容量対（Ｃ１Ａ、Ｃ１Ｂ）、（Ｃ２Ａ、Ｃ２Ｂ）、（Ｃ３Ａ、Ｃ３Ｂ）、（Ｃ４Ａ、Ｃ４Ｂ）の容量差Ｃ１Ａ−Ｃ１Ｂ、Ｃ２Ａ−Ｃ２Ｂ、Ｃ３Ａ−Ｃ３Ｂ、Ｃ４Ａ−Ｃ４Ｂを推定する場合の回路例を示している。
【００８３】
センスラインＳＬＡとセンスラインＳＬＢとの電荷をリセットするため、スイッチＳＷＲＡとＳＷＲＢとを閉じて、ドライブラインＤＬ１〜ＤＬ４への印加電圧をＶｉｎ１＝Ｖｉｎ２＝Ｖｉｎ３＝Ｖｉｎ４＝０とする。その後、時刻ｔ０においてスイッチＳＷＲＡとスイッチＳＷＲＢとを開き、さらにその後、駆動電圧Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、Ｖｉｎ４を与えて出力が収束した後のセンスアンプ２Ｄの出力電圧値をＡＤ変換器３Ｄで複数回繰り返してサンプリングしてデジタル化し、それをデジタル演算回路４Ｄにより平均化して出力の推定値を得る。この平均化により、センスラインＳＬＡ・ＳＬＢに形成された寄生容量ＣｐＡおよびＣｐＢを介したノイズ電圧Ｖｎ、Ｖｎ’の影響を軽減することができる。
【００８４】
具体的には、サンプリング時刻ｔにおけるセンスアンプ２Ｄの差動出力電圧Ｖｏｕｔ＿ｄ（ｔ）は、
Ｖｏｕｔ＿ｄ（ｔ）＝−｛Ｖｉｎ１・（Ｃ１Ａ−Ｃ１Ｂ）＋Ｖｉｎ２・（Ｃ２Ａ−Ｃ２Ｂ）＋Ｖｉｎ３・（Ｃ３Ａ−Ｃ３Ｂ）＋Ｖｉｎ４・（Ｃ４Ａ−Ｃ４Ｂ）＋（Ｖｎ（ｔ）−Ｖｎ（ｔ０））・Ｃｐ−（Ｖｎ’（ｔ）−Ｖｎ’（ｔ０））・Ｃｐ’｝／ＣｆＡ、
と表される。ただし、ＣｆＡ＝ＣｆＢとしている。
【００８５】
従って、ｎ回サンプリングしたＶｏｕｔ＿ｄを加算平均すると、サンプル毎のノイズ電圧Ｖｎに相関が無く、かつサンプル毎のノイズ電圧Ｖｎ’に相関が無ければＶｎ（ｔ）・Ｃｐ−Ｖｎ’（ｔ）・Ｃｐ’は１／ｓｑｒｔ（ｎ）に小さくなり、信号対ノイズ比が改善する。この場合も、平均化により効果的にノイズ量を削減するために、サンプリングの時刻をランダム化することが推奨される。
【００８６】
（静電容量検出回路１Ｅの構成（差動））
図６は、実施の形態３に係る他の静電容量検出回路１Ｅの構成を示す回路図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。これらの構成要素の詳細な説明は省略する。
【００８７】
静電容量検出回路１Ｅは、ＡＤ変換器３Ｄ、デジタル演算回路４Ｄの代わりにサンプリング容量回路５Ｅ、積分器６Ｅを備えている。サンプリング容量回路５Ｅは、サンプリング容量ＣｓＡ・ＣｓＢを有している。サンプリング容量ＣｓＡの一方の端子は、スイッチＳＷ２と基準電圧Ｖｃとの接続を切り替えるスイッチＳＷ４に接続されている。スイッチＳＷ２は、オペアンプ１１Ｄの一方の出力と他方の出力とのいずれかにスイッチＳＷ４を接続する。サンプリング容量ＣｓＡの他方の端子は、基準電圧Ｖｃと積分器６Ｅとのいずれかに接続を切り替えるスイッチＳＷ６に接続されている。
【００８８】
サンプリング容量ＣｓＢの一方の端子は、スイッチＳＷ１と基準電圧Ｖｃとの接続を切り替えるスイッチＳＷ３に接続されている。スイッチＳＷ１は、オペアンプ１１Ｄの一方の出力と他方の出力とのいずれかにスイッチＳＷ３を接続する。サンプリング容量ＣｓＢの他方の端子は、基準電圧Ｖｃと積分器６Ｅとのいずれかに接続を切り替えるスイッチＳＷ５に接続されている。
【００８９】
積分器６Ｅは、オペアンプ１１Ｅを有している。オペアンプ１１Ｅの非反転入力端子は、サンプリング容量回路５ＥのスイッチＳＷ５に接続されている。オペアンプ１１Ｅの反転入力端子は、サンプリング容量回路５ＥのスイッチＳＷ６に接続されている。積分器６Ｅには、オペアンプ１１Ｅの非反転入力端子及びオペアンプ１１の一方の出力に接続されて互いに並列に配置された積分容量ＣｉｎｔＢ及びスイッチＳＷＲ＿ｉｎｔＢと、オペアンプ１１Ｅの反転入力端子及びオペアンプ１１の他の出力に接続されて互いに並列に配置された積分容量ＣｉｎｔＡ及びスイッチＳＷＲ＿ｉｎｔＡとが設けられている。
【００９０】
（静電容量検出回路１Ｅの動作（差動））
図６は、加算平均を求める演算を、ＡＤ変換器３Ｄを使わずに行う回路の例を示している。センスアンプ２Ｄの差動出力をサンプリング容量対ＣｓＡ・ＣｓＢにより複数回繰り返してサンプリングし、積分器６Ｅで積分することで加算平均された電圧が出力として得られる。
【００９１】
（実施の形態４）
（静電容量検出回路１Ｆの構成（差動CDL））
図７は、実施の形態４に係る静電容量検出回路１Ｆの構成を示す回路図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。これらの構成要素の詳細な説明は省略する。
【００９２】
静電容量検出回路１Ｆは、ＡＤ変換器３Ｄ、デジタル演算回路４Ｄの代わりにＡＤ変換器３Ｆ、デジタル演算回路４Ｆを備えている。
【００９３】
（静電容量検出回路１Ｆの動作（差動CDL））
図７は、センスラインＳＬＡとセンスラインＳＬＢとに繋がった静電容量対（Ｃ１Ａ、Ｃ１Ｂ）、（Ｃ２Ａ、Ｃ２Ｂ）、（Ｃ３Ａ、Ｃ３Ｂ）、（Ｃ４Ａ、Ｃ４Ｂ）の容量差Ｃ１Ａ−Ｃ１Ｂ、Ｃ２Ａ−Ｃ２Ｂ、Ｃ３Ａ−Ｃ３Ｂ、Ｃ４Ａ−Ｃ４Ｂを推定する場合の回路例を示している。
【００９４】
センスラインＳＬＡとセンスラインＳＬＢとの電荷をリセットするため、スイッチＳＷＲＡとＳＷＲＢとを閉じて、ドライブラインＤＬ１〜ＤＬ４への印加電圧をＶｉｎ１＝Ｖｉｎ２＝Ｖｉｎ３＝Ｖｉｎ４＝０とする。その後、時刻ｔ０においてスイッチＳＷＲＡとＳＷＲＢとを開き、さらにその後、第１の駆動電圧Ｖｉｎ１＝Ｖｉｎ１１、Ｖｉｎ２＝Ｖｉｎ２１、Ｖｉｎ３＝Ｖｉｎ３１、Ｖｉｎ４＝Ｖｉｎ４１でドライブラインＤＬ１〜ＤＬ４を駆動してセンスアンプ２Ｄの差動出力の収束値をＡＤ変換器３Ｆで複数回繰り返してサンプリングおよびデジタル化して、それらをデジタル演算回路４Ｆにより加算平均してデジタル出力
Ｄｏｕｔ＿１＝−｛Ｖｉｎ１１（Ｃ１Ａ−Ｃ１Ｂ）＋Ｖｉｎ２１（Ｃ２Ａ−Ｃ２Ｂ）＋Ｖｉｎ３１（Ｃ３Ａ−Ｃ３Ｂ）＋Ｖｉｎ４１（Ｃ４Ａ−Ｃ４Ｂ）＋（Ｖｎ（ｔ１）＿ａｖｅ−Ｖｎ（ｔ０））Ｃｐ−（Ｖｎ’（ｔ１）＿ａｖｅ−Ｖｎ’（ｔ０））Ｃｐ’｝／Ｃｆ＋Ｖｏｆｆ、
を得る。
【００９５】
ここで、Ｖｏｆｆはセンスアンプ２Ｄの入力オフセット電圧であり、Ｖｎ（ｔ１）＿ａｖｅは第１の駆動電圧を加えた状態で複数回繰り返してサンプリングした時のノイズＶｎ（ｔ）の加算平均、Ｖｎ’（ｔ１）＿ａｖｅは第１の駆動電圧を加えた状態で複数回繰り返してサンプリングした時のノイズＶｎ’（ｔ）の加算平均を表す。
【００９６】
次に、第２の駆動電圧Ｖｉｎ１＝Ｖｉｎ１２、Ｖｉｎ２＝Ｖｉｎ２２、Ｖｉｎ３＝Ｖｉｎ３２、Ｖｉｎ４＝Ｖｉｎ４２でドライブラインＤＬ１〜ＤＬ４を駆動してセンスアンプ２Ｄの差動出力の収束値をＡＤ変換器３Ｆで複数回サンプリングおよびデジタル化して、それらをデジタル演算回路４Ｆにより加算平均してデジタル出力
Ｄｏｕｔ＿２＝−｛Ｖｉｎ１２（Ｃ１Ａ−Ｃ１Ｂ）＋Ｖｉｎ２２（Ｃ２Ａ−Ｃ２Ｂ）＋Ｖｉｎ３２（Ｃ３Ａ−Ｃ３Ｂ）＋Ｖｉｎ４２（Ｃ４Ａ−Ｃ４Ｂ）＋（Ｖｎ（ｔ２）＿ａｖｅ−Ｖｎ（ｔ０））Ｃｐ−（Ｖｎ’（ｔ２）＿ａｖｅ−Ｖｎ’（ｔ０））・Ｃｐ’｝／ＣｆＡ＋Ｖｏｆｆ
を得る。
【００９７】
ここで、Ｖｎ（ｔ２）＿ａｖｅは第２の駆動電圧を加えた状態で複数回繰り返してサンプリングした時のノイズＶｎ（ｔ）の加算平均、Ｖｎ’（ｔ２）＿ａｖｅは第２の駆動電圧を加えた状態で複数回サンプリングした時のノイズＶｎ’（ｔ）の加算平均を表す。デジタル演算回路４Ｆにより、Ｄｏｕｔ＿２からＤｏｕｔ＿１を減算して、
Ｄｏｕｔ＿２−Ｄｏｕｔ＿１＝−｛（Ｖｉｎ１２−Ｖｉｎ１１）（Ｃ１Ａ−Ｃ１Ｂ）＋（Ｖｉｎ２２−Ｖｉｎ２１）・（Ｃ２Ａ−Ｃ２Ｂ）＋（Ｖｉｎ３２−Ｖｉｎ３１）（Ｃ３Ａ−Ｃ３Ｂ）＋（Ｖｉｎ４２−Ｖｉｎ４１）（Ｃ４Ａ−Ｃ４Ｂ）｝＋（Ｖｎ（ｔ２）＿ａｖｅ−Ｖｎ（ｔ１）＿ａｖｅ）ＣｐＡ−（Ｖｎ’（ｔ２）＿ａｖｅ−Ｖｎ’（ｔ１）＿ａｖｅ）ＣｐＢ｝／ＣｆＡ、
となる。したがって、相関２重サンプリングと加算平均によりノイズが有効に減少することが期待できる。
【００９８】
（静電容量検出回路１Ｇの構成（差動CDL））
図８は、実施の形態４に係る他の静電容量検出回路１Ｇの構成を示す回路図である。静電容量検出回路１Ｇは、ＡＤ変換器３Ｆ、デジタル演算回路４Ｆの代わりにサンプリング容量回路５Ｇ、積分器６Ｇを備えている。
【００９９】
（静電容量検出回路１Ｅの動作（差動））
図８は加算平均と相関２重サンプリングにかかわる演算処理をＡＤ変換器を使わずにアナログ回路で行う場合の回路例を示している。センスアンプ２Ｄの差動出力をサンプリング容量対ＣｓＡ・ＣｓＢにより複数回繰り返してサンプリングし、積分器６Ｇで積分することで加算平均された電圧が出力として得られる。
【０１００】
（実施の形態５）
（携帯電話機６０の構成）
図９は、実施の形態５に係る携帯電話機６０の構成を示すブロック図である。携帯電話機６０は、ＣＰＵ６５と、ＲＡＭ７３と、ＲＯＭ７２と、カメラ６６と、マイクロフォン６７と、スピーカ６８と、操作キー６９と、表示パネル７０と、表示制御回路７１と、タッチパネルシステム６１とを備えている。各構成要素は、相互にデータバスによって接続されている。
【０１０１】
ＣＰＵ６５は、携帯電話機７０の動作を制御する。ＣＰＵ６５は、たとえばＲＯＭ７２に格納されたプログラムを実行する。操作キー６９は、携帯電話機６０のユーザによる指示の入力を受ける。ＲＡＭ７３は、ＣＰＵ６５によるプログラムの実行により生成されたデータ、または操作キー６９を介して入力されたデータを揮発的に格納する。ＲＯＭ７２は、データを不揮発的に格納する。
【０１０２】
また、ＲＯＭ７２は、ＥＰＲＯＭ（Erasable Programmable Read-Only Memory）やフラッシュメモリなどの書込みおよび消去が可能なＲＯＭである。なお、図９には示していないが、携帯電話機６０が、他の電子機器に有線により接続するためのインターフェイス（ＩＦ）を備える構成としてもよい。
【０１０３】
カメラ６６は、ユーザの操作キー６９の操作に応じて、被写体を撮影する。なお、撮影された被写体の画像データは、ＲＡＭ７３や外部メモリ（たとえば、メモリカード）に格納される。マイクロフォン６７は、ユーザの音声の入力を受付ける。携帯電話機６０は、当該入力された音声（アナログデータ）をデジタル化する。そして、携帯電話機６０は、通信相手（たとえば、他の携帯電話機）にデジタル化した音声を送る。スピーカ６８は、たとえば、ＲＡＭ７３に記憶された音楽データなどに基づく音を出力する。
【０１０４】
タッチパネルシステム６１は、タッチパネル６２と静電容量または静電容量差を検出する静電容量検出回路１とタッチ位置検出回路６４とを有している。ＣＰＵ６５は、タッチパネルシステム６１の動作を制御する。ＣＰＵ６５は、例えばＲＯＭ７２に記憶されたプログラムを実行する。ＲＡＭ７３は、ＣＰＵ６５によるプログラムの実行により生成されたデータを揮発的に格納する。ＲＯＭ７２は、データを不揮発的に格納する。
【０１０５】
表示パネル７０は、表示制御回路７１により、ＲＯＭ７２、ＲＡＭ７３に格納されている画像を表示する。表示パネル７０は、タッチパネル６２に重ねられているか、タッチパネル６２を内蔵している。
【０１０６】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１０７】
本発明は、センスラインに交差する１本以上のドライブラインに一端が接続され、他端がセンスラインに接続された１個以上の静電容量の容量値を推定するためのデータを取得する静電容量検出回路、及びこれを備えた電子機器に利用することができる。
【符号の説明】
【０１０８】
１  静電容量検出回路
２  センスアンプ
３  ＡＤ変換器
４  デジタル演算回路
５Ａ  サンプリング容量回路
６Ａ  積分器（アナログ演算回路）
７  擬似乱数発生回路
９  入力端子
１０  オペアンプ
１１  オペアンプ
【図１】
0005290381.tif 000002
【図２】
0005290381.tif 000003
【図３】
0005290381.tif 000004
【図４】
0005290381.tif 000005
【図５】
0005290381.tif 000006
【図６】
0005290381.tif 000007
【図７】
0005290381.tif 000008
【図８】
0005290381.tif 000009
【図９】
0005290381.tif 000010
【図１０】
0005290381.tif 000011