(57)【特許請求の範囲】
【請求項１】
制御信号に応じて第１の電源から供給される第１の電圧又は第２の電源から供給される第２の電圧のいずれか一方の電圧で複数のワード線のそれぞれを駆動する複数の駆動回路と、
前記複数のワード線のいずれか一本にゲートが接続され、前記ゲートに接続されるワード線に供給される電圧に基づき記憶ノードとビット線との接続状態を切り替える複数のゲートトランジスタと、
１．０Ｖ以下の第３の電圧を電源電圧として動作し、前記複数のゲートトランジスタのいずれか１つを介して前記記憶ノードへのデータ書き込みあるいは読み出しを制御する制御回路と、を有し、
前記複数のゲートトランジスタのゲート酸化膜厚は、前記複数の駆動回路を構成するトランジスタのゲート酸化膜厚よりも薄く、前記制御回路を構成するトランジスタのゲート酸化膜厚よりも厚く、かつ、前記第１の電圧及び前記第２の電圧のうち低電位側の電圧は接地電圧以下である半導体集積回路。
【請求項２】
前記複数のゲートトランジスタは、非選択状態の期間が選択状態の期間よりも長い請求項１に記載の半導体集積回路。
【請求項３】
前記第１の電圧と前記第２の電圧のうち高電圧側の電圧は、前記制御回路の電源電圧よりも高い請求項１又は２に記載の半導体集積回路。
【請求項４】
前記第１の電圧と前記第２の電圧の電圧差は、前記制御回路の電源電圧と接地電圧の電圧差よりも大きい請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記半導体集積回路は、前記複数の駆動回路、前記複数のゲートトランジスタ及び前記制御回路とともに同一の半導体基板上に形成される機能回路を有し、前記機能回路は、異なるゲート酸化膜厚を有するトランジスタによって形成される請求項１乃至４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記複数の駆動回路は、前記複数のゲートトランジスタが形成される領域を挟むように分割される領域に形成される請求項１乃至５のいずれか１項に記載の半導体集積回路。
【請求項７】
前記制御回路は、さらに接地電圧である第４の電圧が供給される請求項１乃至６のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明にかかる半導体集積回路は、特にＤＲＡＭのメモリセルを有する半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路における記憶装置としてＤＲＡＭ（Dynamic Random Access Memory）が多く用いられている。ＤＲＡＭは、メモリセル内のコンデンサに電荷を蓄えることで記憶ノードにデータを記憶し、ゲートトランジスタを介してビット線と記憶ノードとのデータの入出力を行なう。このとき、ＤＲＡＭでは、記憶ノードに記憶されたデータの電圧値が電源電圧とほぼ同じ電圧である場合にも確実にデータの入出力を行なうために、ゲートトランジスタを選択状態とする場合にゲートに電源電圧ＶＤＤよりも高い昇圧電圧ＶＰＰを印加する。
【０００３】
このような動作を行なうために、ＤＲＡＭのゲートトランジスタには昇圧電圧ＶＰＰの印加に耐えうる耐圧が必要になる。ＭＯＳトランジスタでは、ゲート酸化膜厚を厚くすることで耐圧を高めることができる。トランジスタの耐圧が印加される耐圧よりも低い場合、素子の経時劣化の加速あるいは素子の破壊を招く。このようなことから、一般的に、ゲートトランジスタのゲート酸化膜厚は、ゲートトランジスタのゲートに昇圧電圧ＶＰＰを供給する駆動回路のトランジスタのゲート酸化膜厚と同じ厚みを有する。
【０００４】
一方、制御回路を構成するトランジスタに印加される電圧は、電源電圧ＶＤＤであるため、制御回路を構成するトランジスタには駆動回路やゲートトランジスタほどの耐圧は必要ない。そのため、制御回路等の電源電圧ＶＤＤで動作する回路を構成するトランジスタは、ゲート酸化膜厚を駆動回路のトランジスタやゲートトランジスタよりも薄くすることができる。ゲート酸化膜厚を薄くすることで、回路動作の高速化及びトランジスタの微細化を実現することができる。
【０００５】
このように、半導体集積回路では、印加される電圧に応じてトランジスタのゲート酸化膜厚（又は耐圧）を適宜変更する。これによって、トランジスタの耐圧を確保しながら、回路面積を縮小することができる。このように、印加電圧に応じて複数のゲート酸化膜厚を有するトランジスタを適宜使い分ける先行技術が特許文献１に開示されている。
【特許文献１】特開２００１―１５７０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、トランジスタの耐圧には、印加することで即座に素子を破壊させないための耐圧と、継続的な電圧印加によって素子を経時劣化させないための耐圧とがある。そのため、高電圧が印加されるトランジスタであっても、高電圧が印加される時間が短い部分に使用するトランジスタに継続的な高電圧の印加に耐えうる耐圧を設定した場合、このトランジスタの性能劣化は製品寿命に対して極めて小さくなる。しかし、このような耐圧設計を行なった場合、トランジスタのゲート酸化膜厚は過剰に厚くなることになり、素子サイズの増大による回路規模の増大を招く問題がある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、制御信号に応じて第１の電源から供給される第１の電圧又は第２の電源から供給される第２の電圧のいずれか一方の電圧で複数のワード線のそれぞれを駆動する複数の駆動回路と、前記複数のワード線のいずれか一本にゲートが接続され、前記ゲートに接続されるワード線に供給される電圧に基づき記憶ノードとビット線との接続状態を切り替える複数のゲートトランジスタと、前記複数のゲートトランジスタのいずれか１つを介して前記記憶ノードへのデータ書き込みあるいは読み出しを制御する制御回路と、を有し、前記複数のゲートトランジスタのゲート酸化膜厚は、前記複数の駆動回路を構成するトランジスタのゲート酸化膜厚よりも薄いことを特徴とする半導体集積回路である。
【０００８】
本発明の別の態様は、  ＤＲＡＭセルと、前記ＤＲＡＭセルが有するゲートトランジスタのゲートに接続されるワード線と、前記ワード線を駆動する駆動回路とを備え、前記駆動回路が有するトランジスタは、前記ゲートトランジスタよりも厚いゲート酸化膜を有することを特徴とする半導体集積回路である。
【０００９】
本発明にかかる半導体集積回路は、第１の電圧又は第２の電圧のいずれか一方がゲートに定常的には印加されないゲートトランジスタのゲート酸化膜厚を駆動回路のトランジスタのゲート酸化膜厚よりも薄くする。これによって、ゲートトランジスタの素子サイズを過剰に大きくすることなく、半導体集積回路の回路面積を小さくすることができる。
【発明の効果】
【００１０】
本発明にかかる半導体集積回路は、回路面積の効率を向上させることができる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかる半導体集積回路はＤＲＡＭを含むものである。図１に本実施の形態にかかる半導体集積回路１のブロック図を示す。図１では、半導体集積回路１のうちＤＲＡＭにかかる部分のみを示した。また、ＤＲＡＭはビット線ＤＴ、ＤＢによって構成されるビット線対を複数有するが、図１では簡単化のため１つのビット線対のみを示した。
【００１２】
図１に示すように半導体集積回路１は、ワード線駆動回路１０、セルアレイ１１、制御回路１２を有する。ワード線駆動回路１０は、複数の駆動回路ＤＲＶ１〜ＤＲＶｎ（以下、複数の駆動回路をまとめて駆動回路ＤＲＶと称す）を有する。なお、以下の説明ではｎは整数であって、その要素の番号を示すものとする。駆動回路ＤＲＶ１〜ＤＲＶｎは、それぞれ出力端子にワード線ＷＬ１〜ＷＬｎ（以下、複数のワード線をまとめてワード線ＷＬと称す）が接続される。そして、駆動回路ＤＲＶ１〜ＤＲＶｎは、制御信号ＣＮＴに基づき第１の電源から供給される第１の電圧（例えば、昇圧電圧ＶＰＰ）と第２の電源から供給される第２の電圧（例えば、接地電圧ＶＳＳ）のいずれか一方の電圧でワード線ＷＬ１〜ＷＬｎを駆動する。昇圧電圧ＶＰＰは、図示しない昇圧回路において電源電圧ＶＤＤを昇圧下電圧であって、電源電圧ＶＤＤよりも高い電圧を有する。なお、制御信号ＣＮＴは、図示しないワード線制御回路から送信される信号である。また、図１では駆動回路及びワード線は、数百以上が設けられるものとする。
【００１３】
駆動回路ＤＲＶ１〜ＤＲＶｎは、それぞれ同一の構成であるため、ここでは駆動回路ＤＲＶ２を例に駆動回路の構成について説明する。駆動回路ＤＲＶ２は、第１の電源と第２の電源との間に直列に接続されるＰＭＯＳトランジスタＤＭＰ及びＮＭＯＳトランジスタＤＭＮを有する。ＰＭＯＳトランジスタＤＭＰのゲートとＮＭＯＳトランジスタＤＭＮのゲートは互いに接続され、制御信号ＣＮＴが入力される。また、ＰＭＯＳトランジスタＤＭＰのドレインとＮＭＯＳトランジスタＤＭＮのドレインの接続点が駆動回路ＤＲＶ２の出力端子となる。ＰＭＯＳトランジスタＤＭＰとＮＭＯＳトランジスタＤＭＮのゲート酸化膜厚は、昇圧電圧ＶＰＰと接地電圧ＶＳＳの電圧差に耐えうる厚さを有する。なお、駆動回路ＤＲＶは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとがインバータ接続された構成に限らず、例えば第１の電源と第２の電源との間に直列接続された同一導電型のトランジスタ（例えば２つのＮＭＯＳトランジスタ）によって構成されていても良い。
【００１４】
セルアレイ１１は、メモリセルＭＣ１〜ＭＣｎ（以下、複数のメモリセルをまとめてメモリセルＭＣと称す）を有する。メモリセルＭＣはワード線の数に対応した数が設けられる。また、制御回路側から数えて奇数番目に位置するメモリセルはビット線ＤＴに接続され、偶数番目に位置するメモリセルはビット線ＤＢに接続される。メモリセルはそれぞれ同一の構成であるため、ここでは、メモリセルＭＣ２を例にメモリセルの構成を説明する。
【００１５】
メモリセルＭＣ２は、ワード線ＷＬ２に対応して設けられるメモリセルである。メモリセルＭＣ２は、ゲートトランジスタＴＴｒ、コンデンサＣＣを有する。本実施の形態では、ゲートトランジスタＴＴｒとしてＮＭＯＳトランジスタを用いる。そのため、ゲートトランジスタＴＴｒはゲートに昇圧電圧ＶＰＰが印加されることで選択状態となり、ゲートに接地電圧ＶＳＳが印加されることで非選択状態となる。本実施の形態では、ゲートトランジスタＴＴｒのゲート酸化膜厚は、駆動回路ＤＲＶを構成するトランジスタのゲート酸化膜厚よりも薄く設定される。ゲートトランジスタＴＴｒのゲートは、ワード線ＷＬ２に接続される。ゲートトランジスタＴＴｒのドレインはビット線ＤＢに接続され、ソースはコンデンサＣＣの一端に接続される。コンデンサＣＣとゲートトランジスタＴＴｒのソースとの接続点が記憶ノードＳＮとなる。コンデンサＣＣの他端にはバイアス電圧ＨＶＤＤが供給される。バイアス電圧ＨＶＤＤは、例えば電源電圧ＶＤＤの半分の電圧である。
【００１６】
制御回路１２は、セルアレイ１１のゲートトランジスタＴＴｒを介して記憶ノードＳＮへのデータ書き込みあるいは読み出しを制御する。制御回路１２は、センスアンプＳＡ、プリチャージ回路ＰＲＥ、スイッチトランジスタＳＴｒを有する。センスアンプＳＡ及びプリチャージ回路ＰＲＥは、ビット線ＤＴ、ＤＢの間に接続される。スイッチトランジスタＳＴｒは、ゲートにスイッチ制御信号Ｙが供給され、ソースがビット線ＤＴ、ＤＢの一端に接続さ、ドレインがデータバスに接続される。ここで、制御回路１２に形成される回路に印加される最大電圧は、電源電圧ＶＤＤであるため、制御回路１２を構成するトランジスタのゲート酸化膜厚は、ワード線駆動回路１０及びセルアレイ１１を構成するトランジスタのゲート酸化膜厚よりも薄くても構わない。
【００１７】
センスアンプＳＡは、ビット線ＤＴ、ＤＢの間に発生する微少な電圧差を増幅する。センスアンプＳＡは、ＰＭＯＳトランジスタＳＭＰ１、ＳＭＰ２、ＮＭＯＳトランジスタＳＭＮ１、ＳＭＮ２を有する。ＰＭＯＳトランジスタＳＭＰ１及びＮＭＯＳトランジスタＳＭＮ１は、電源電圧ＶＤＤを供給する電源配線ＳＡＰ及び接地電圧ＶＳＳを供給する接地配線ＳＡＮの間に直列に接続される。ＰＭＯＳトランジスタＳＭＰ１のゲート及びＮＭＯＳトランジスタＳＭＮ１のゲートは、共通接続される。また、ＰＭＯＳトランジスタＳＭＰ２及びＮＭＯＳトランジスタＳＭＮ２は、電源配線ＳＡＰ及び接地配線ＳＡＮの間に直列に接続される。ＰＭＯＳトランジスタＳＭＰ２のゲート及びＮＭＯＳトランジスタＳＭＮ２のゲートは、共通接続される。そして、ＰＭＯＳトランジスタＳＭＰ１のゲート及びＮＭＯＳトランジスタＳＭＮ１のゲートの共通接続点は、ＰＭＯＳトランジスタＳＭＰ２のドレインとＮＭＯＳトランジスタＳＭＮ２のドレインの接続点及びビット線ＤＢに接続される。また、ＰＭＯＳトランジスタＳＭＰ２のゲート及びＮＭＯＳトランジスタＳＭＮ２のゲートの共通接続点は、ＰＭＯＳトランジスタＳＭＰ１のドレインとＮＭＯＳトランジスタＳＭＮ１のドレインの接続点及びビット線ＤＴに接続される。
【００１８】
プリチャージ回路ＰＲＥは、プリチャージ制御信号ＥＱに応じてデータの書き込み又は読み出しの動作を行なう前段階で、ビット線ＤＴ、ＤＢがプリチャージ電圧（ここでは、バイアス電圧ＨＶＤＤ）となるようにビット線対をプリチャージする。プリチャージ回路ＰＲＥは、ＮＭＯＳトランジスタＰＭＮ１〜ＰＭＮ３を有する。ＮＭＯＳトランジスタＰＭＮ１は、ソース及びドレインがビット線ＤＴ、ＤＢの間に接続され、ゲートにプリチャージ制御信号ＥＱが入力される。ＮＭＯＳトランジスタＰＭＮ２、ＰＭＮ３は、ビット線ＤＴ、ＤＢの間に直列に接続され、ゲートにプリチャージ制御信号ＥＱが入力される。また、ＮＭＯＳトランジスタＰＭＮ２、ＰＭＮ３が互いに接続される接続点には、バイアス電圧ＨＶＤＤが供給される。
【００１９】
ここで、本実施の形態におけるゲートトランジスタＴＴｒのゲート酸化膜厚の設定について詳細に説明する。まず、ＭＯＳトランジスタの耐圧について説明する。ＭＯＳトランジスタの耐圧には、継続的な電圧印加によって素子を経時劣化させないための耐圧と、電圧印加によって即座に素子を破壊させないための耐圧とがある。ＭＯＳトランジスタの経時劣化には、例えばトランジスタの電流駆動能力ＩＯＮの劣化がある。これらの耐圧は、ＭＯＳトランジスタのゲート酸化膜の膜厚によって決まる。また、印加電圧と耐圧との関係によれば、素子の破壊又は経時劣化は、ゲート酸化膜にかかる電圧の大きさと電圧が印加される時間によって決まる。さらに、ゲート酸化膜にかかるストレスが最も大きくなるのはＭＯＳトランジスタが導通状態のときである。つまり、ＭＯＳトランジスタのウェル電圧とＭＯＳトランジスタのゲートに印加される電圧との電圧差が大きくなるほどゲート酸化膜にかかるストレスが大きくなる。
【００２０】
本実施の形態では、駆動回路ＤＲＶを構成するトランジスタには、継続的に昇圧電圧ＶＰＰが印加される。一方、ゲートトランジスタＴＴｒにも昇圧電圧ＶＰＰが印加されるが、ゲートトランジスタＴＴｒに昇圧電圧ＶＰＰが印加される期間は、メモリセルＭＣが選択されている期間のみである。ここで、本実施の形態では、１つのビット線対に多数のメモリセルＭＣが接続されるため、ある１つのメモリセルＭＣが選択状態となる期間は製品の使用時間に対して極めて短い。そのため、同じ昇圧電圧ＶＰＰが印加されるトランジスタであっても、昇圧電圧ＶＰＰの印加時間が短いゲートトランジスタＴＴｒは、ゲート酸化膜を薄くしても経時劣化が進行する速度が駆動回路ＤＲＶを構成するトランジスタに比べ遅くなる。
【００２１】
半導体集積回路の使用時間と素子の劣化の関係を示したグラフを図２に示す。図２に示す製品寿命は、予め設定された半導体集積回路１の耐用年数である。ゲート酸化膜厚は、トランジスタへの電圧の印加によってトランジスタの駆動能力が劣化した場合でも、使用時間が製品寿命に達するまでの間、トランジスタが予め設定された駆動能力限界以上の駆動能力を保てるように設定する。
【００２２】
図２に示す例では、駆動回路ＤＲＶを構成するトランジスタの駆動能力の劣化が最も早い。また、ゲートトランジスタＴＴｒのゲート酸化膜厚を駆動回路ＤＲＶを構成するトランジスタと同じとした場合、ゲートトランジスタＴＴｒの駆動能力は使用時間が経過してもほとんど劣化しない。一方、ゲートトランジスタＴＴｒのゲート酸化膜厚を駆動回路ＤＲＶを構成するトランジスタよりも薄くした場合、ゲートトランジスタＴＴｒの駆動能力は使用時間の経過に応じて劣化するものの、劣化速度は駆動回路ＤＲＶを構成するトランジスタに比べて遅くなる。
【００２３】
本実施の形態における半導体集積回路１では、１つのビット線対に接続されるメモリセルが膨大であるため、ゲートトランジスタＴＴｒへの昇圧電圧ＶＰＰの印加は、偶発的に発生する程度の頻度である。つまり、ゲートトランジスタＴＴｒへの昇圧電圧ＶＰＰの印加時間は、駆動回路ＤＲＶを構成するトランジスタへの昇圧電圧ＶＰＰの印加時間に比べ極端に短い。継続的な昇圧電圧ＶＰＰの印加によって駆動能力の劣化が製品寿命を満たすことができない程度にゲートトランジスタＴＴｒのゲート酸化膜厚を薄くしても、昇圧電圧ＶＰＰの印加時間が偶発的に発生する程度であれば、ゲートトランジスタＴＴｒの駆動能力の劣化は製品寿命を満たせる程度に遅くなる。このようなことから、本実施の形態では、ゲートトランジスタＴＴｒのゲート酸化膜は、製品寿命に対する駆動能力の劣化が十分に許容できる範囲で薄く設定する。
【００２４】
本実施の形態では、ゲートトランジスタＴＴｒのゲート酸化膜厚は、駆動回路ＤＲＶを構成するトランジスタのゲート酸化膜厚よりも薄く、制御回路１２を構成するトランジスタよりも厚く設定する。なお、駆動能力が劣化する速度が製品寿命の許容範囲内であるならばゲートトランジスタＴＴｒのゲート酸化膜厚と制御回路１２を構成するトランジスタのゲート酸化膜厚を同じにしても良い。
【００２５】
上記説明より、本実施の形態にかかる半導体集積回路１は、駆動回路を構成するトランジスタよりも薄いゲート酸化膜を有するゲートトランジスタＴＴｒを有する。ＭＯＳトランジスタは、ゲート酸化膜厚を薄くすることで、小さな素子サイズであっても大きな電流駆動能力を有する。つまり、本実施の形態にかかる半導体集積回路１は、小さな素子サイズであっても十分な電流駆動能力を有するゲートトランジスタＴＴｒを形成することができる。これによって、半導体集積回路１は、メモリセルの回路面積を小さくすることができる。ＤＲＡＭでは回路面積の大部分をメモリセルが占めるため、メモリセルの回路面積を小さくすることで、ＤＲＡＭの回路面積を大幅に縮小することができる。
【００２６】
また、本実施の形態では、製品寿命と素子の劣化とを考慮してゲートトランジスタＴＴｒのゲート酸化膜厚を薄く設定する。そのため、ゲート酸化膜厚の薄膜化による製品寿命又は製品の性能に与える影響はない。
【００２７】
実施の形態２
実施の形態２にかかる半導体集積回路２のブロック図を図３に示す。半導体集積回路２は、実施の形態１のＤＲＡＭを内蔵するマイコンである。図３に示すように、半導体集積回路２は、ワード線駆動回路１０、セルアレイ１１、制御回路１２を有するＤＲＡＭと、入出力回路１３と、ＣＰＵ(Central Processing Unit)１４と、昇圧回路１５と、降圧回路１６とを有する。
【００２８】
本実施の形態では、ＤＲＡＭの制御回路１２は、降圧回路１６が生成した降圧電圧ＶＤＤｉ（例えば、１．０Ｖ）を電源電圧として動作する。また、ＤＲＡＭのワード線駆動回路１０は、第１の電圧として昇圧回路１５が生成した昇圧電圧ＶＰＰ（例えば、２．５Ｖ）を用い、第２の電圧として接地電圧ＶＳＳを用いる。
【００２９】
入出力回路１３は、半導体集積回路２とその他の外部装置とのインタフェース回路である。本実施の形態では、入出力回路１３に印加される最大電圧は外部電源電圧ＥＶＤＤ（例えば、１．８Ｖ）とする。ＣＰＵ１４は、例えば画像処理や各種制御を行なう情報処理回路である。ＣＰＵ１４は、降圧回路１６で生成された降圧電圧ＶＤＤｉを電源電圧として動作する。昇圧回路１５は、外部電源電圧ＥＶＤＤを昇圧した昇圧電圧ＶＰＰを生成する。降圧回路１６は、外部電源電圧ＥＶＤＤを降圧した降圧電圧ＶＤＤｉを生成する。
【００３０】
このように、半導体集積回路２は、様々な電源電圧で動作する回路を有する。そのため、半導体集積回路２に内蔵される回路は、回路に使用するトランジスタのゲート酸化膜厚を最大印加電圧に応じて適宜設定する。ゲート酸化膜厚の設定の一例を図４に示す。図４に示すように、本実施の形態では、半導体集積回路２を構成するトランジスタは、最大印加電圧に応じて３種類のゲート酸化膜厚を有する。例えば、昇圧電圧ＶＰＰが印加されるトランジスタには厚いゲート酸化膜厚を設定し、降圧電圧ＶＤＤｉが印加されるトランジスタには薄いゲート酸化膜厚を設定し、外部電源電圧ＥＶＤＤが印加されるトランジスタ及び間欠的に昇圧電圧ＶＰＰが印加されるトランジスタには中間的なゲート酸化膜厚を設定する。なお、中間的なゲート酸化膜厚とは、厚いゲート酸化膜厚と薄いゲート酸化膜厚の間のゲート酸化膜厚である。
【００３１】
まず、ＤＲＡＭ以外の回路では、入出力回路１３及び降圧回路１６の最大印加電圧は外部電源電圧ＥＶＤＤであるため、これらの回路は中間的なゲート酸化膜厚のトランジスタで構成される。ＣＰＵ１４の最大印加電圧は降圧電圧ＶＤＤｉであるため、ＣＰＵ１４は薄いゲート酸化膜厚のトランジスタで構成される。昇圧回路１５の最大印加電圧は昇圧電圧ＶＰＰであるため、昇圧回路１５は厚いゲート酸化膜厚のトランジスタで構成される。一方、ＤＲＡＭにおいては、ワード線駆動回路１０の最大印加電圧は昇圧電圧ＶＰＰであるため、ワード線駆動回路１０は厚いゲート酸化膜厚のトランジスタで構成される。セルアレイ１１の最大印加電圧は昇圧電圧ＶＰＰであるが、昇圧電圧ＶＰＰの印加は間欠的であるため、セルアレイ１１は中間的なゲート酸化膜厚のトランジスタで構成される。制御回路１２の最大印加電圧は降圧電圧ＶＤＤｉであるため、薄いゲート酸化膜厚のトランジスタで構成される。
【００３２】
上記説明より、ＤＲＡＭを混載する半導体集積回路では、ＤＲＡＭ以外の回路を構成するトランジスタは３種類以上のゲート酸化膜厚を使用することがある。一般的にＤＲＡＭを構成するトランジスタのゲート酸化膜厚は２種類（高耐圧用と低耐圧用）であるため、ＤＲＡＭ単体の半導体集積回路において中間的なゲート酸化膜厚のトランジスタを用いる場合、製造工程を追加する必要がある。しかしながら、３種類以上のゲート酸化膜厚を用いる半導体集積回路に実施の形態１のＤＲＡＭを混載すれば、製造工程を追加することなくこのＤＲＡＭを実現することができる。
【００３３】
なお、ＣＰＵ１４等の論理回路では、ゲート酸化膜厚の違いにより異なる閾値電圧を有するトランジスタを使用することがある。例えば、閾値電圧を高く設定したい場合はゲート酸化膜厚を厚くし、閾値電圧を低く設定したい場合はゲート酸化膜厚を薄くする。このように、様々な回路が混載される半導体集積回路では、同じ最大印加電圧の回路でも、異なるゲート酸化膜圧を有するトランジスタを用いることがある。つまり、最大印加電圧によらず、閾値電圧の設定のためにゲート酸化膜圧を厚くしたトランジスタとともにゲートトランジスタＴＴｒを形成することも可能である。
【００３４】
実施の形態３
実施の形態３にかかる半導体集積回路１のブロック図を図５に示す。図５に示すように、実施の形態３にかかる半導体集積回路３は、実施の形態１にかかる半導体集積回路１の駆動回路ＤＲＶに供給する第１の電圧と第２の電圧を変更したものである。実施の形態３では、第２の電圧として接地電圧ＶＳＳよりも低い電圧（以下、負電圧ＶＫＫと称す）を用い、第１の電圧として昇圧電圧ＶＰＰから負電圧ＶＫＫの電圧値を引いた電圧（以下、昇圧電圧ＶＰＰ−ＶＫＫと称す）を用いる。
【００３５】
ここで、実施の形態１において駆動回路ＤＲＶに印加される電圧と実施の形態３において駆動回路ＤＲＶに印加される電圧の関係を図６に示す。図６に示すように、実施の形態１と実施の形態３とでは、駆動回路ＤＲＶに印加される高電圧側の電圧と低電圧側の電圧との電圧差は同じ電圧である。一方、接地電圧ＶＳＳを基準とした場合、実施の形態１の最大電圧は昇圧電圧ＶＰＰであるのに対して、実施の形態３の最大電圧は昇圧電圧ＶＰＰ−ＶＫＫである。つまり、実施の形態３では、ゲートトランジスタＴＴｒへの最大印加電圧が実施の形態１よりも小さくなる。このことから、実施の形態３では、ゲートトランジスタＴＴｒのゲート酸化膜厚を実施の形態１よりも薄くすることができる。例えば、制御回路１２を構成するトランジスタと同じゲート酸化膜厚を使用することができる。
【００３６】
上記説明より、実施の形態３では、ゲートトランジスタＴＴｒへの最大印加電圧が実施の形態１よりも低下するため、ゲートトランジスタＴＴｒのゲート酸化膜厚を制御回路１２を構成するトランジスタと同じにすることができる。これによって、実施の形態３では、２種類のゲート酸化膜厚でトランジスタを構成することができる。ゲート酸化膜厚の種類が少なくなることで、製造工程を実施の形態１よりも簡素化することができる。
【００３７】
また、ゲートトランジスタＴＴｒのゲート酸化膜厚を薄くすると、トランジスタの閾値電圧Ｖｔは低下する傾向にある。しかし、実施の形態３では、ゲートトランジスタＴＴｒの非選択時の電圧として負電圧ＶＫＫを用いるため、低い閾値電圧Ｖｔを有するゲートトランジスタＴＴｒであっても、非選択時のリーク電流を低減することができる。ゲートトランジスタＴＴｒの非選択時におけるリーク電流が低減することで、コンデンサＣＣに蓄積された電荷の放電速度を遅くすることができ、コンデンサＣＣに対するリフレッシュ動作の頻度を低減することができる。リフレッシュ動作の頻度の低減により、ゲートトランジスタが選択状態となる頻度が低下するため、実施の形態３ではゲート酸化膜へのストレスを実施の形態１よりも低減することができる。
【００３８】
実施の形態４
実施の形態４にかかる半導体集積回路４のブロック図を図７に示す。図７に示すように、実施の形態４にかかる半導体集積回路４は、実施の形態１にかかる半導体集積回路１のワード線駆動回路１０の配置位置を変更したものである。半導体集積回路４は、セルアレイ１１の両側にワード線駆動回路１０及びワード線駆動回路２０を有する。ワード線駆動回路２０には、ワード線駆動回路１０において偶数番目のメモリセルＭＣを駆動する駆動回路ＤＲＶが配置される。一方、実施の形態４におけるワード線駆動回路１０には、奇数番目のメモリセルＭＣを駆動する駆動回路ＤＲＶが配置される。
【００３９】
実施の形態１において、ゲートトランジスタＴＴｒは、ゲート酸化膜厚が駆動回路を構成するトランジスタよりも薄く、素子サイズも小さいことを説明した。このように、ゲートトランジスタＴＴｒの素子サイズを小さくすることで、セルアレイ１１の回路面積は小さくすることができる。一方、ワード線駆動回路１０を構成するトランジスタは、ゲート酸化膜厚が厚く素子サイズも大きいため、全ての駆動回路ＤＲＶをワード線駆動回路１０配置した場合、ワード線駆動回路１０の回路規模が大きくなり、ワード線ＷＬの間隔を十分に小さくすることができない。
【００４０】
そこで、実施の形態４では、セルアレイ１１を挟むようにワード線駆動回路１０、２０を配置する。そして、ワード線駆動回路１０に奇数番目のメモリセルＭＣを駆動する駆動回路ＤＲＶを配置し、ワード線駆動回路２０に偶数番目のメモリセルＭＣを駆動する駆動回路ＤＲＶを配置する。駆動回路ＤＲＶをこのように配置することで、片方のワード線駆動回路に配置される駆動回路の数を低減することができ、１つのワード線駆動回路の面積を小さくすることができる。これによって、ワード線ＷＬの間隔を狭くすることが可能となる。
【００４１】
上記説明より、実施の形態４では、セルアレイ１１を挟むようにワード線駆動回路１０、２０を配置することで、ワード線ＷＬの間隔を狭くすることができる。つまり、実施の形態４は、実施の形態１よりも回路の面積効率を向上させることができる。
【００４２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、ゲートトランジスタＴＴｒをＮＭＯＳトランジスタで形成したが、これをＰＭＯＳトランジスタで形成することも可能である。ゲートトランジスタＴＴｒをＰＭＯＳトランジスタで形成した場合、選択時のゲート電圧は接地電圧ＶＳＳ（又は負電圧ＶＫＫ）となり、非選択時のゲート電圧は昇圧電圧ＶＰＰ（又は電源電圧ＶＤＤ）となる。そのため、使用時間に対して期間の長い非選択時には高電圧がゲートトランジスタＴＴｒのゲートに印加されることになる。しかし、ＰＭＯＳトランジスタの場合、ウェルの電圧が昇圧電圧ＶＰＰ（又は電源電圧ＶＤＤ）である。そのため、非選択時におけるゲート・ウェル間の電圧差は、ＮＭＯＳトランジスタを使用した場合と同様にほぼ０Ｖとなる。つまり、ＰＭＯＳトランジスタをゲートトランジスタＴＴｒとして使用した場合も、ゲート・ウェル間の電圧差が大きくなる選択状態である期間は短い。そのため、ゲートトランジスタＴＴｒをＰＭＯＳトランジスタで構成する場合であっても、ゲートトランジスタＴＴｒのゲート酸化膜厚を駆動回路ＤＲＶを構成するトランジスタよりも薄くすることは可能である。
【図面の簡単な説明】
【００４３】
【図１】実施の形態１にかかる半導体集積回路のブロック図である。
【図２】半導体集積回路の使用時間とトランジスタの駆動能力の劣化の関係を示す図である。
【図３】実施の形態２にかかる半導体集積回路のブロック図である。
【図４】実施の形態２にかかる半導体集積回路を構成するブロック毎のトランジスタのゲート酸化膜厚を示す表である。
【図５】実施の形態３にかかる半導体集積回路のブロック図である。
【図６】実施の形態１において駆動回路ＤＲＶに印加される電圧と実施の形態３において駆動回路ＤＲＶに印加される電圧の関係を示す図である
【図７】実施の形態４にかかる半導体集積回路のブロック図である。
【符号の説明】
【００４４】
１〜４    半導体集積回路
１０、２０    ワード線駆動回路
１１    セルアレイ
１２    制御回路
１３    入出力回路
１４    ＣＰＵ
１５    昇圧回路
１６    降圧回路
ＤＲＶ１〜ＤＲＶｎ    駆動回路
ＭＣ１〜ＭＣｎ    メモリセル
ＳＡ    センスアンプ
ＣＣ    コンデンサ
ＳＴｒ    スイッチトランジスタ
ＴＴｒ    ゲートトランジスタ
ＳＮ    記憶ノード
ＤＢ、ＤＴ    ビット線
ＷＬ１〜ＷＬｎ    ワード線
ＰＲＥ    プリチャージ回路
ＥＱ    プリチャージ制御信号
Ｙ    スイッチ制御信号
ＤＭＮ、ＳＭＰ１、ＳＭＰ２    ＮＭＯＳトランジスタ
ＤＭＰ、ＳＭＮ１、ＳＭＮ２、ＰＭＮ１〜ＰＭＮ３    ＰＭＯＳトランジスタ
ＳＡＮ    接地配線
ＳＡＰ    電源配線
ＣＮＴ    制御信号
ＥＶＤＤ    外部電源電圧
ＨＶＤＤ    バイアス電圧
ＶＤＤ    電源電圧
ＶＳＳ    接地電圧
ＶＤＤｉ    降圧電圧
ＶＫＫ    負電圧
ＶＰＰ    昇圧電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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