(57)【特許請求の範囲】
【請求項１】
チップセレクトごとにＯＤＴ（On Die Termination）を制御する機能を備えたＤＤＲ（Double Data Rate）メモリシステムであって、
メモリコントローラと、
前記メモリコントローラからの第１のチップセレクト信号で選択される前記ＯＤＴを備えた第１のチップセレクトと、
前記メモリコントローラからの第２のチップセレクト信号で選択され、かつデータバス幅が前記第１のチップセレクトより大きい前記ＯＤＴを備えた第２のチップセレクトと、
前記メモリコントローラと前記第２のチップセレクトと前記第１のチップセレクトとを接続する第１のデータバスと、
前記メモリコントローラと前記第２のチップセレクトとを接続し、かつマザーボードターミネーションと接続する第２のデータバスと、
を備えることを特徴とするＤＤＲメモリシステム。
【請求項２】
請求項１に記載のＤＤＲメモリシステムであって、
前記第１のチップセレクトは、
基板に予め搭載されたＤＤＲチップからなり、
前記第２のチップセレクトは、
前記基板上のスロットに装着された着脱可能なＤＤＲチップからなる
ことを特徴とするＤＤＲメモリシステム。
【請求項３】
チップセレクトごとにＯＤＴ（On Die Termination）を制御する機能を備えたＤＤＲ（Double Data Rate）メモリシステムであって、
メモリコントローラと、
データバス幅が異なる前記ＯＤＴを備えた複数のチップセレクトと、
前記メモリコントローラと前記チップセレクトとを接続する複数のデータバスと、
前記複数のチップセレクトのうちの少なくも１つに接続していないデータバスに接続している、マザーボードターミネーションと、
を備えることを特徴とするＤＤＲメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＯＤＴ（On Die Termination）を制御する機能を備えたＤＤＲ（Double Data Rate）メモリシステムに関する。
【背景技術】
【０００２】
ＪＥＤＥＣ（Joint Electron Device Engineering Council）が規定するＤＤＲ２システムでは、各端子（ＤＱ：データ入出力、ＤＱＳ，／ＤＱＳ：ディファレンシャルデータストローブ、ＤＭ：ライトデータマスク）に対してＯＮ／ＯＦＦできる終端抵抗をＤＲＡＭ内部に持ち、それをＯＤＴ信号で制御することによって信号反射の低減を行い信号品質を確保して、ＤＤＲ２の高速データ転送を実現している。終端抵抗のインピーダンス値は、ＯＤＴ非選択（ｏｆｆ：無限大）、ＯＤＴ選択（５０Ω）、ＯＤＴ選択（７５Ω）、ＯＤＴ選択（１５０Ω）から１種類を選択できる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、ＪＥＤＥＣにより標準化された制御方式では、チップセレクト毎（データ領域毎）において同一のデータバス幅のシステムでしか規定されていない。一方、ＯＤＴ信号は、チップセレクト信号と連動する信号であり、１つのチップセレクトにつき１つである。したがって、チップセレクトによってデータバス幅の変わるシステムでは、ＯＤＴ制御によるＤＲＡＭ内部の終端抵抗のＯＮ／ＯＦＦがうまくいかず、信号反射の影響により信号品質に問題が起こる。高速データ転送システムでは、品質の高い信号が必要で、些細なノイズでも、そのシステムにとっては大きな問題となる。
【０００４】
本願発明は、データバス幅が異なるチップセレクトで構成されるＤＤＲメモリシステムにおいて、簡易な構成で、信号反射を最低限に抑えることを目的とする。
【課題を解決するための手段】
【０００５】
本願発明の第１の態様は、チップセレクトごとにＯＤＴ（On Die Termination）を制御する機能を備えたＤＤＲ（Double Data Rate）メモリシステムであって、
メモリコントローラと、
前記メモリコントローラからの第１のチップセレクト信号で選択される第１のチップセレクトと、
前記メモリコントローラからの第２のチップセレクト信号で選択され、かつデータバス幅が前記第１のチップセレクトより大きい第２のチップセレクトと、
前記メモリコントローラと前記第２のチップセレクトと前記第１のチップセレクトとを接続する第１のデータバスと、
前記メモリコントローラと前記第２のチップセレクトとを接続し、かつ基板に予め搭載された終端抵抗と接続する第２のデータバスと、
を備える。
【０００６】
前記第１のチップセレクトは、前記基板に予め搭載されたＤＤＲチップからなり、前記第２のチップセレクトは、前記基板上のスロットに装着された着脱可能なＤＤＲチップからなるようにしてもよい。
【０００７】
本願発明の第２の態様は、チップセレクトごとにＯＤＴ（On Die Termination）を制御する機能を備えたＤＤＲ（Double Data Rate）メモリシステムであって、
メモリコントローラと、
データバス幅が異なる複数のチップセレクトと、
前記メモリコントローラと前記チップセレクトとを接続する複数のデータバスと、
前記複数のチップセレクトのうちの少なくも１つに接続していないデータバスに接続している、基板に予め搭載された終端抵抗と、を備える。
【発明の効果】
【０００８】
本願発明によれば、データバス幅が異なるチップセレクトで構成されるＤＤＲメモリシステムにおいて、簡易な構成で、信号反射を最低限に抑えることができる。
【発明を実施するための最良の形態】
【０００９】
本願発明の実施形態を説明する前に、理解容易のため、まず、従来の問題点について具体例を挙げて説明する。
【００１０】
図２（表１）は、ＪＥＤＥＣにより規定されているリード／ライトデータ送信時におけるＯＤＴ制御マトリクスを示す。表１は、ＤＤＲメモリシステムの構成（configuration）ごとに、ＯＤＴ抵抗の標準値（規定値）を示している。
【００１１】
なお、「ＳＲ（シングルランク）」は、フロントサイドにメモリチップを搭載した構成を意味する。「ＤＲ（デュアルランク）」は、フロントサイド及びバックサイドにメモリチップを搭載した構成を意味する。
【００１２】
図３は、メモリシステムの構成の例を示す図である。
【００１３】
図３（Ａ）のメモリシステムは、ＤＤＲコントローラ（表２の「ＡＳＩＣ」）３０と、スロット１と、スロット２と、データバス３１とからなる。
【００１４】
スロット１及びスロット２には、ＯＤＴ機能を備えたＤＤＲチップ１１、１２がそれぞれ搭載されている。
【００１５】
スロット１は、ＤＤＲコントローラ３０からのチップセレクト信号ＣＳ＿１で選択されるチップセレクトに相当する。スロット２は、ＤＤＲコントローラ３０からのチップセレクト信号ＣＳ＿２で選択されるチップセレクトに相当する。
【００１６】
データバス３１は、データの送受信の伝送経路であり、ＤＤＲコントローラ３０と、スロット２と、スロット１と、を接続する。
【００１７】
かかる構成において、スロット２からのデータ読取り時のＯＤＴ制御を考える。
【００１８】
ＤＤＲコントローラ３０は、スロット１及びスロット２へＯＤＴ信号を送ることにより、ＯＤＴ制御を行う。図２の表の規定通りのＯＤＴ制御を行うと（太線枠Ｆ１参照）、スロット１のＤＤＲチップ１１のＯＤＴ抵抗（終端抵抗のインピーダンス値）は「７５Ω」となり、スロット２のＤＤＲチップ２１のＯＤＴ抵抗は「ｏｆｆ（非選択）」となる。
【００１９】
図３（Ｂ）のメモリシステムは、図３（Ａ）と似た構成をとるが、スロット１にＤＤＲチップは存在しない。かかる構成において、スロット２からのデータの読み取り時のＯＤＴ制御を考える。
【００２０】
ＤＤＲコントローラ３０は、スロット２へＯＤＴ信号を送ることにより、ＯＤＴ制御を行う。図２の表の規定通りのＯＤＴ制御を行うと（太線枠Ｆ２参照）、スロット２のＤＤＲチップ２１のＯＤＴ抵抗は「ｏｆｆ」となる。
【００２１】
次に、図４のように、データバス幅の異なるチップセレクトからなるメモリシステムを考える。
【００２２】
図４のメモリシステムは、図３（Ａ）と同様に、ＤＤＲコントローラ３０と、スロット１と、スロット２と、データバス３１とからなる。ただし、スロット２には、ＤＤＲチップ２１に加えて、ＤＤＲチップ２２が搭載されている。
【００２３】
すなわち、スロット１とスロット２とはデータバス幅が異なり、スロット２の方がデータバス幅が大きい。
【００２４】
データバス３１は、データバスグループＡと、データバスグループＢに分けられる。データバスグループＡは、ＤＤＲコントローラ３０と、スロット２のＤＤＲチップ２１と、スロット１のＤＤＲチップ１１とを接続する。一方、データバスグループＢは、ＤＤＲコントローラ３０と、スロット２のＤＤＲチップ２１とを接続し、スロット１には接続されていない。
【００２５】
図４のメモリシステムは、図３（Ａ）のＤＤＲメモリシステムと図３（Ｂ）のＤＤＲメモリシステムとを合わせた構成と考えることができる。
【００２６】
かかる構成において、スロット２からのデータの読取り時のＯＤＴ制御を考える。
【００２７】
ＤＤＲコントローラ３０は、スロット１及びスロット２へＯＤＴ信号を送ることにより、ＯＤＴ制御を行う。ただし、ＯＤＴ信号は、チップセレクト信号に連動した信号であるので、スロットごとに送られる。すなわち、同一スロットに搭載されたＤＤＲチップは、同一のＯＤＴ制御がなされる。
【００２８】
図２の表は、チップセレクト毎（データ領域毎）において同一のデータバス幅のシステムを前提としており、異なるデータバス幅のシステムを想定していない。そこで、データバスグループごとに、適用すべきＯＤＴ制御を考える。
【００２９】
データバスグループＡについて着目すると、図３（Ａ）の構成と同じである。そこで、図３（Ａ）の構成に対する規定通りのＯＤＴ制御をしたとする。
【００３０】
図２の表の規定通りのＯＤＴ制御を行うと（太線枠Ｆ１参照）、スロット１のＤＤＲチップ１１のＯＤＴ抵抗は「７５Ω」となり、スロット２のＤＤＲチップ２１のＯＤＴ抵抗は「ｏｆｆ」となる。このとき、ＯＤＴ制御はスロットごとになされるので、スロット２のＤＤＲチップ２２のＯＤＴ抵抗も「ｏｆｆ」となる。
【００３１】
一方、データバスグループＢについて着目すると、図３（Ｂ）の構成と同じであり、ＤＤＲチップ２２については、図３（Ｂ）の構成と同様のＯＤＴ制御がされるべきである。
【００３２】
この点、図３（Ｂ）の構成のＯＤＴ制御では、ＤＤＲチップ２２のＯＤＴ抵抗は「ｏｆｆ」となるべきである。
【００３３】
すなわち、ＤＤＲチップ２２のＯＤＴ抵抗は、図３（Ａ）の構成に適用すべきＯＤＴ制御を行っても、図３（Ｂ）の構成に適用すべき制御を行った場合と同じになる。
【００３４】
上記の通り、データ読み取りの場合は、データバス幅の小さいスロットの接続するデータバスグループに着目し、規定通りのＯＤＴ制御をすればよいことが分かる。
【００３５】
次に、図５及び図６を用いて、データ書込みの場合を考える。
【００３６】
図５（Ａ）及び図５（Ｂ）のＤＤＲメモリシステムは、それぞれ、図３（Ａ）及び図３（Ｂ）のＤＤＲメモリシステムに相当する。図６のＤＤＲメモリシステムは、図４のＤＤＲメモリシステムに相当すする。
【００３７】
図５（Ａ）の構成において、スロット２へのデータ書込み時のＯＤＴ制御を考える。
【００３８】
ＤＤＲコントローラ３０は、スロット１及びスロット２へＯＤＴ信号を送ることにより、ＯＤＴ制御を行う。図２の表の規定通りのＯＤＴ制御を行うと（太線枠Ｆ３参照）、スロット１のＤＤＲチップ１１のＯＤＴ抵抗は「７５Ω」となり、スロット２のＤＤＲチップ２１のＯＤＴ抵抗は「ｏｆｆ」となる。
【００３９】
図５（Ｂ）の構成において、図２の表の規定通りのＯＤＴ制御を行うと（太線枠Ｆ３参照）、スロット２のＤＤＲチップ２１のＯＤＴ抵抗は「１５０Ω」となる。
【００４０】
次に、図６のように、データバス幅の異なるチップセレクトからなるメモリシステムを考える。データバスグループＡについて着目すると、図５（Ａ）の構成と同じである。そこで、図５（Ａ）の構成に適用すべき規定通りのＯＤＴ制御をしたとする。
【００４１】
図２の表の規定通りのＯＤＴ制御を行うと（太線枠Ｆ３参照）、スロット１のＤＤＲチップ１１のＯＤＴ抵抗は「７５Ω」となり、スロット２のＤＤＲチップ２１のＯＤＴ抵抗は「ｏｆｆ」となる。このとき、ＯＤＴ制御はスロットごとになされるので、スロット２のＤＤＲチップ２２のＯＤＴ抵抗も「ｏｆｆ」となる。
【００４２】
一方、データバスグループＢについて着目すると、図５（Ｂ）の構成と同じであり、ＤＤＲチップ２２については、図５（Ｂ）の構成と同様のＯＤＴ制御がされるべきである。
【００４３】
しかしながら、図５（Ａ）の構成に適用すべきＯＤＴ制御を行った場合、ＤＤＲチップ２２のＯＤＴ抵抗は、図５（Ｂ）の構成に適用すべき制御を行った場合のＯＤＴ抵抗（１５０Ω）ならない。これでは、信号反射を十分に抑えることができない。
【００４４】
上記の通り、データ書込みの場合は、データバスグループＡに着目したＯＤＴ制御を行っても、データバスグループＢの信号反射を抑えることができない。
【００４５】
本願発明は、かかる問題点を解決すべくなされたものである。
【００４６】
図１は、本発明の一実施形態が適用されたＤＤＲメモリシステムの構成を示す図である。
本実施形態のＤＤＲメモリシステムは、ＤＤＲコントローラ３０と、スロット１と、スロット２と、データバス３１（データバスグループＡ、データバスグループＢ）とからなる。
【００４７】
スロット１は、ＤＤＲコントローラ３０からのチップセレクト信号ＣＳ＿１で選択されるチップセレクトに相当する。スロット２は、ＤＤＲコントローラ３０からのチップセレクト信号ＣＳ＿２で選択されるチップセレクトに相当する。
【００４８】
スロット１には、ＯＤＴ機能を備えたＤＤＲチップ（ＤＤＲ  ＳＤＲＡＭ）１１が搭載されている。スロット２には、ＯＤＴ機能を備えたＤＤＲチップ２１に加えて、ＯＤＴ機能を備えたＤＤＲチップ２２が搭載されている。いずれのＤＤＲチップ１１、２１、２２も、データバス幅は、１６ビットである。すなわち、スロット１とスロット２とはデータバス幅が異なり、スロット２の方がデータバス幅が大きい。
【００４９】
データバス３１は、データバスグループＡと、データバスグループＢに分けられる。データバスグループＡは、ＤＤＲコントローラ３０と、スロット２のＤＤＲチップ２１と、スロット１のＤＤＲチップ１１とを接続する。一方、データバスグループＢは、ＤＤＲコントローラ３０と、スロット２のＤＤＲチップ２１とを接続し、スロット１には接続されていない。
【００５０】
ＤＤＲコントローラ３０は、ＣＰＵなどの不図示の制御装置から指示に従って、ＤＤＲチップ１１、２１、２２に対するデータ書込み及びデータ読み込みを行う。そのため、チップセレクト信号ＣＳ＿１、ＣＳ＿２を、スロット１、２に送る。ＯＤＴ制御のためのＯＤＴ信号は、チップセレクト信号ＣＳ＿１、ＣＳ＿２に連動している。したがって、ＤＤＲコントローラ３０は、スロット単位で、ＯＤＴ制御を行う。すなわち、同一のスロットに属するＤＤＲチップは、同じＯＤＴ制御がなされる。
【００５１】
データバスグループＢには、マザーボード（基板）に予め搭載された終端抵抗（マザーボードターミネーション）４０が接続されている。これにより、信号反射を抑制する。終端抵抗の態様に制限はない。信号反射を抑制できるものであればよい。終端抵抗の抵抗値は、例えば、１５０Ωである。終端抵抗の配置位置は、スロット２とスロット１との間であってもよいし、データバスグループＢをスロット１の位置まで伸ばし、スロット１の下部に配置してもよい。
【００５２】
ＤＤＲチップ１１、２１、２２は、それぞれ、スロット１又はスロット２から着脱可能であり、交換可能である。
【００５３】
ただし、これに限らず、スロットを解さずにＤＤＲチップ１１、２１、２２は、基板に直接搭載されていてもよい。
【００５４】
例えば、ＤＤＲチップ１１は、スロット１を介することなく、予めマザーボードに搭載されていてもよい。
【００５５】
例えば、データバス幅が小さいチップセレクト（ＤＤＲチップ１１）については、予めマザーボードに搭載済みとする。一方、データバス幅が大きいチップセレクト（ＤＤＲチップ２１、２２）については、後から装着可能なように、スロット２を設ける。
【００５６】
このようにすれば、予め必要最小限の容量のメモリを搭載しつつ、ユーザが自由にメモリ容量を拡張可能な製品とすることができる。このように、搭載済みのメモリチップのデータバス幅と、拡張用の市販品のメモリチップのデータバス幅が異なる場合でも、本実施形態によれば、信号反射を抑えることができる。
【００５７】
上記実施形態は、本願発明の要旨の範囲内で様々な変形が可能である。
【００５８】
例えば、チップセレクトの数、１つのチップセレクトに属するＤＤＲチップの数、データバス幅に制限はない。
【００５９】
本願発明のメモリシステムは、インクジェットプリンタ、レーザプリンタなどの印刷装置、スキャナ装置、ファクシミリ装置、並びに、これらの複合機などに適用することができる。
【図面の簡単な説明】
【００６０】
【図１】本願発明の一実施形態にかかるＤＤＲメモリシステムの概略構成図。
【図２】ＯＤＴ制御マトリクスの表。
【図３】ＪＥＤＥＣの規定通りのＯＤＴ制御を示す図。
【図４】ＪＥＤＥＣの規定通りのＯＤＴ制御を示す図。
【図５】ＪＥＤＥＣの規定通りのＯＤＴ制御を示す図。
【図６】ＪＥＤＥＣの規定通りのＯＤＴ制御を示す図。
【符号の説明】
【００６１】
１１、２１、２２…ＤＤＲメモリチップ、
３０…ＤＤＲコントローラ
３１…データバス
ＣＳ＿１、ＣＳ＿２…チップセレクト信号
４０…終端抵抗（マザーボードターミネーション）
【図１】
0005145879.tif 000002
【図２】
0005145879.tif 000003
【図３】
0005145879.tif 000004
【図４】
0005145879.tif 000005
【図５】
0005145879.tif 000006
【図６】
0005145879.tif 000007