(57)【特許請求の範囲】
【請求項１】
チャネル層と、
このチャネル層とヘテロ接合するとともに、ＩｎzＡｌxＧａ1-z-xＮ（０≦ｚ＜１、０＜ｘ＜１、０＜ｘ＋ｚ＜１）を含む電子供給層とを有し、
該電子供給層に接して設けられるソース電極、ドレイン電極、ゲート電極を備える半導体装置であって、
前記電子供給層の前記チャネル層との界面におけるＡｌ組成比ｘ1（ｘ1＞０）および前記電子供給層の前記ゲート電極との界面におけるＡｌ組成比ｘa（ｘa＞０）が
ｘ1／２≦ｘa＜ｘ1
ｘ1≦０．３
であり、
前記電子供給層は、Ａｌ組成比がｘm（ｘm＜ｘa）となる部分を有する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
ｘ1−０．０１＞ｘa
である半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記電子供給層は、
前記チャネル層との界面から前記部分側に向かって、ｘ1からｘmに連続的にＡｌ組成比が減少する層と、
前記部分から前記ゲート電極側に向かって、ｘmからｘaに連続的にＡｌ組成比が増加する層と、を有する半導体装置。
【請求項４】
請求項１または２に記載の半導体装置において、
前記電子供給層は、
前記チャネル層との界面から前記部分側に向かって、ｘ1からｘmに階段状にＡｌ組成比が減少する１または２以上の層と、
前記部分から前記ゲート電極側に向かって、ｘmからｘaに階段状にＡｌ組成比が増加する１または２以上の層と、を有する半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記電子供給層には、凹状のリセス部が形成され、
前記リセス部を埋め込むように前記ゲート電極が形成される半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記電子供給層は、前記チャネル層との界面におけるＡｌ組成比がｘ1であるＡｌＧａＮを有する第一の電子供給層と、
この第一の電子供給層上に設けられ、Ａｌ組成比がｘaで一定であるＡｌＧａＮ層からなる第二の電子供給層とを有し、
前記リセス部が、前記第二の電子供給層に形成され、前記ゲート電極は、前記第二の電子供給層に接触する半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第二の電子供給層上に設けられ、Ａｌ組成比がｘaよりも大きいＡｌＧａＮを含有する第三の電子供給層を有し、
前記リセス部は、前記第二の電子供給層および前記第三の電子供給層に跨って形成され、
前記ゲート電極は、前記第二の電子供給層に接触する半導体装置。
【請求項８】
請求項５に記載の半導体装置において、
前記ソース電極およびドレイン電極と接触する前記電子供給層の最上層がｎ型のＡｌＧａＮを有する半導体装置。
【請求項９】
請求項５に記載の半導体装置において、
前記電子供給層上に誘電体膜が形成され、
前記ゲート電極は前記ドレイン電極側に庇状に張り出して、前記誘電体膜の上部に形成されたフィールドプレート部を有する半導体装置。
【請求項１０】
請求項２に記載の半導体装置において、
前記電子供給層上に誘電体膜が形成され、該誘電体膜上にショットキー電極が形成されるとともに、該ショットキー電極は前記ゲート電極と前記ドレイン電極に挟まれた位置に設けられている半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記ゲート電極および前記誘電体膜上に第二の誘電体膜が形成されると共に、該第二の誘電体膜上に前記ショットキー電極が形成された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にIII族窒化物半導体を材料として含むヘテロ接合電界効果トランジスタ（ＨＪＦＥＴ）に関する。
【背景技術】
【０００２】
図２０は、従来技術によるＨＪＦＥＴの断面構造を示す図である。このようなＨＪＦＥＴは、例えば、非特許文献１に報告されている。
図２０において、２００は基板、２０１はバッファ層、２０２は窒化ガリウム（ＧａＮ）チャネル層、２０３は窒化アルミニウム・ガリウム（ＡｌbＧａ1-bＮ（ｂは一定））電子供給層である。ＧａＮとＡｌＧａＮの格子定数差に起因するピエゾ分極効果および自発性分極効果に伴い、ＧａＮチャネル層２０２のＡｌＧａＮ電子供給層２０３との界面近傍には、２次元電子ガス２０４が形成される。ＡｌＧａＮ電子供給層２０３に接してソース電極２０５Ｓ、ドレイン電極２０５Ｄが形成され、オーム性接触がとられている。ＡｌＧａＮ電子供給層２０３上のソース電極２０５Ｓとドレイン電極２０５Ｄに挟まれた部位にはゲート電極２０７が形成され、界面２０３Ａにてショットキー性接触がとられている。また、ゲート電極２０７上には、窒化珪素（ＳｉＮ）からなる表面保護膜（誘電体膜）２０８が形成されている。
ＡｌＧａＮ／ＧａＮへテロ界面にはIII族原子とＮ原子間の自発性分極およびＡｌＧａＮとＧａＮの間の格子定数差に基づくピエゾ分極に伴い、分極電荷が発生する。この時の分極電荷密度σはＡｌＧａＮ層のＡｌ組成比ｂの関数として下式により近似できることが知られている。
σ／ｑ＝αｂ  （式１）【０００３】
ここで、ｑ（＝１．６×１０-19Ｃ）は素電荷、α（＝５．６×１０13ｃｍ-2）は比例係数である。分極電荷の符号はＧａ面成長の場合、ＧａＮ上のＡｌＧａＮ界面が正、ＡｌＧａＮ上のＧａＮ界面が負である。
図２１（ａ）は、図２０に示したＨＪＦＥＴにおける基板に垂直な方向のＡｌ組成比の分布を示す図であり、（ｂ）は、図２０に示したＨＪＦＥＴにおける基板に垂直な方向の分極電荷密度の分布の模式図である。本構造においては、ＡｌＧａＮ電子供給層２０３内のＡｌ組成比ｂは一様である。すなわち、チャネル端Ａｌ組成比（ｘ1）はゲート端Ａｌ組成比（ｘa）と等しい。たとえば、一例を挙げると、ｘ1＝ｘa＝０．２とする。この場合、式１から明らかな通り、ＧａＮチャネル層２０２とＡｌＧａＮ電子供給層２０３との界面には約１．１×１０13ｃｍ-2の正の分極電荷が発生する。この正電荷が２次元電子ガス２０４の発生原因である。【０００４】
【非特許文献１】２００１年インターナショナル・エレクトロン・デバイス・ミーティング・ダイジェスト(IEDM01-381〜384）、安藤（Y.Ando）
【発明の開示】
【０００５】
III族窒化物半導体の電子供給層と、ゲート電極とのショットキー界面においては、フェルミレベルのピニングの影響が小さいため、障壁高さが金属の仕事関数と半導体の電子親和力の差で決定されることが知られている。このため、例えばＡｌ組成比０．２のＡｌＧａＮ層からなる電子供給層におけるショットキー障壁高さは電極金属に若干依存するものの、０．８〜１．０ｅＶ程度と比較的低くなる。このため、電子供給層としてＡｌＧａＮを用いたIII族窒化物系ＨＪＦＥＴではゲートリーク電流密度が高く、動作ドレイン電圧が制限されるという課題がある。
【０００６】
本発明によれば、チャネル層と、このチャネル層とヘテロ接合するとともに、ＩｎzＡｌxＧａ1-z-xＮ（０≦ｚ＜１、０＜ｘ＜１、０＜ｘ＋ｚ＜１）を含む電子供給層とを有し、該電子供給層に接して設けられるソース電極、ドレイン電極、ゲート電極を備える半導体装置であって、前記電子供給層の前記チャネル層との界面におけるＡｌ組成比ｘ1（ｘ1＞０）および前記電子供給層の前記ゲート電極との界面におけるＡｌ組成比ｘa（ｘa＞０）が
ｘ1／２≦ｘa＜ｘ1
ｘ1≦０．３
である半導体装置が提供される。
【０００７】
この構成の半導体装置によれば、電子供給層のチャネル層との界面におけるＡｌ組成比ｘ1（ｘ1＞０）および電子供給層のゲート電極との界面におけるＡｌ組成比ｘa（ｘa＞０）がｘ1／２≦ｘa＜ｘ1、ｘ1≦０．３であるため、ゲートリーク電流を減少させることができる半導体装置を提供することができる。
【０００８】
本発明によれば、ゲートリーク電流を減少させることができる半導体装置が提供される。
【図面の簡単な説明】
【０００９】
上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
【図１】本発明の第一の実施例にかかるＨＪＦＥＴの構成を示す断面図である。
【図２】（ａ）は、図１に示したＨＪＦＥＴにおける基板に垂直な方向のＡｌ組成比の分布を示す図であり、（ｂ）は、基板に垂直な方向の分極電荷密度の分布の模式図である。
【図３】伝導帯エネルギー分布を示す図である。
【図４】ゲートリーク電流のゲート端Ａｌ組成比（ｘa）依存性を示す図である。
【図５】最大ドレイン電流Ｉmaxの変化量のＡｌ組成比依存性を示す図である。
【図６】閾値電圧ＶthのＡｌ組成比依存性を示す図である。
【図７】（ａ）は、第二の実施例のＨＪＦＥＴにおける基板に垂直な方向のＡｌ組成比の分布を示し、（ｂ）は、第二の実施例の分極電荷面密度の分布の模式図である。
【図８】第三の実施例のＨＪＦＥＴの断面構造を示す図である。
【図９】第三の実施例における基板に垂直な方向のＡｌ組成比分布の模式図である。
【図１０】第三の実施例のＨＪＦＥＴにおいて測定されたゲートリーク電流のゲート端Ａｌ組成比ｘa依存性を示す図である。
【図１１】第三の実施例のＨＪＦＥＴにおいて測定されたＩmaxのゲート端Ａｌ組成比ｘa依存性を示す図である。
【図１２】第三の実施例の閾値電圧Ｖthのゲート端Ａｌ組成比ｘa依存性を示す図である。
【図１３】（ａ）は、第四の実施例のＨＪＦＥＴにおける基板に垂直な方向のＡｌ組成比の分布を示し、（ｂ）は、第四の実施例の分極電荷密度の分布の模式図である。
【図１４】（ａ）は、第五の実施例のＨＪＦＥＴにおける基板に垂直な方向のＡｌ組成比の分布を示し、（ｂ）は、第五の実施例の分極電荷密度の分布の模式図である。
【図１５】第六の実施例のＨＪＦＥＴにおける基板に垂直な方向のＡｌ組成比の分布を示す図である。
【図１６】第七の実施例のＨＪＦＥＴにおける基板に垂直な方向のＡｌ組成比の分布を示す図である。
【図１７】第八の実施例のＨＪＦＥＴにおける基板に垂直な方向のＡｌ組成比の分布を示す図である。
【図１８】第九の実施例にかかるＨＪＦＥＴを示す断面図である。
【図１９】第十の実施例にかかるＨＪＦＥＴを示す断面図である。
【図２０】従来のＨＪＦＥＴの構成を示す断面図である。
【図２１】（ａ）は、従来のＨＪＦＥＴにおける基板に垂直な方向のＡｌ組成比の分布を示し、（ｂ）は、従来のＨＪＦＥＴの分極電荷密度の分布の模式図である。
【発明を実施するための最良の形態】
【００１０】
まず、本発明の理解を容易にするために、本発明の概要について説明する。
図１には、本発明にかかる半導体装置の一例として、ＨＪＦＥＴ（半導体装置）１が示されている。
このＨＪＦＥＴ１は、炭化珪素（ＳｉＣ）基板１０、この炭化珪素（ＳｉＣ）基板１０上に積層された窒化アルミニウム（ＡｌＮ）層からなるバッファ層１１、このバッファ層１１上に積層されたＩｎyＧａ1-yＮ（０≦ｙ≦１）からなる（ここでは、アンドープＧａＮからなる）チャネル層１２、このチャネル層１２上に積層された電子供給層１３、電子供給層１３上に設けられ、電子供給層１３に接するゲート電極１７、ソース電極１５Ｓ、ドレイン電極１５Ｄを有する。
電子供給層１３は、チャネル層１２とヘテロ接合しており、ＩｎzＡｌxＧａ1-z-xＮ（０≦ｚ＜１、０＜ｘ＜１、０＜ｘ＋ｚ＜１）を含む層である。本実施形態では、電子供給層１３は、アンドープＡｌxＧａ1-xＮ（０＜ｘ＜１）層であり、Ａｌ組成比ｘがチャネル層１２側からゲート電極１７側に向かって連続的に傾斜して減少している。
電子供給層１３の前記チャネル層１２との界面におけるＡｌ組成比はｘ1であり、電子供給層１３の表面のＡｌ組成比はｘ2である。本実施形態では、この電子供給層１３の表面にゲート電極１７が接しているので、電子供給層１３のゲート電極１７との界面におけるＡｌ組成比ｘa＝ｘ2である（ｘ1＞ｘ2）。
ＧａＮとＡｌＧａＮの格子定数差に起因するピエゾ分極効果および自発性分極効果に伴い、チャネル層１２のＡｌＧａＮ層１３との界面近傍には、２次元電子ガス１４が形成される。
電子供給層１３上には前述したソース電極１５Ｓ、ドレイン電極１５Ｄが形成され、オーム性接触がとられている。
ＡｌＧａＮ電子供給層１３上のソース電極１５Ｓとドレイン電極１５Ｄで挟まれた部位にはゲート電極１７が形成され、界面１３Ａ（Ａｌ組成比：ｘ＝ｘa＝ｘ2）にてショットキー性接触がとられている。ゲート電極１７の電位で２次元電子ガス濃度を変調することにより、半導体装置１は、トランジスタとして動作する。なお、符号１８はＳｉＮからなる表面保護膜（誘電体膜）である。【００１１】
ここで、本実施形態では、電子供給層１３の前記チャネル層１２との界面におけるＡｌ組成比ｘ1および前記電子供給層１３のゲート電極１７との界面におけるＡｌ組成比ｘaは、以下の式２，３を満たす。
ｘ1／２≦ｘa＜ｘ1  （式２）
ｘ1≦０．３  （式３）【００１２】
この条件（式２、３）に関して、以下に検討を行なう。
図２（ａ）は、図１に示したＨＪＦＥＴ１における基板１０に垂直な方向のＡｌ組成比の分布を示す図であり、図２（ｂ）は、基板１０に垂直な方向の分極電荷密度の分布の模式図である。
ゲート界面１３Ａは電子供給層１３表面であるため、界面１３ＡのＡｌ組成比ｘaはＡｌＧａＮ表面におけるＡｌ組成比ｘ2と一致する。式１によれば、チャネル層（ＧａＮ層）１２とＡｌＧａＮである電子供給層１３の界面には面密度（Ｐｓ）が下式で表される正の分極電荷が離散的に発生する。
Ｐｓ＝＋αｘ1【００１３】
ＡｌＧａＮ層上にＧａＮ層を積層した場合には、ヘテロ界面に負の分極電荷が離散的に発生する。したがって、電子供給層１３内でＡｌ組成比をｘ＝ｘ1からｘ＝ｘ2（＜ｘ1）へと連続的に減少させてやれば、電子供給層１３内に連続的な負の分極電荷が発生する。式１によれば、この分極電荷の体積密度（Ｐｖ）は下式によって表される。
Ｐｖ＝−α（ｘ1−ｘ2）／ｔ
ここで、ｔは電子供給層１３の膜厚である。【００１４】
電子供給層１３内での負の分極電荷の発生により、ショットキー界面における電子の障壁が厚くなり、ゲートトンネル電流が抑制できると推測される。
以下にこの推測の裏づけを説明する。【００１５】
ポアッソン方程式を解くことにより、伝導帯エネルギー分布を計算した。図３は基板１０に垂直な方向の伝導帯エネルギー分布の一例である。Ａｌ組成比が一様の場合（ｘ1＝ｘa＝０．２）、Ａｌ組成比を０．２から０．１５に連続的に減少させた場合（ｘ1＝０．２，ｘa＝０．１５）、Ａｌ組成比を０．２から０．１に連続的に減少させた場合（ｘ1＝０．２，ｘa＝０．１）の三通りの結果を示した。ここで、一様組成（ｘ1＝ｘa＝０．２）の場合は図２０に示した従来技術に対応している。
Ａｌ組成比が一様の場合には、ＡｌＧａＮ層内で直線状の伝導帯エネルギー分布が得られる。このため、ゲート界面における電子のトンネル障壁が薄くなり、トンネル電流が増大する。図３においてＷ１がＡｌ組成比が一様の場合のトンネル障壁の厚みを示す。
一方、Ａｌ組成比を０．２から０．１５に減少させた場合には、負の分極電荷に起因して、上に凸状に湾曲した伝導帯エネルギー分布が得られる。このため、ゲート界面における電子のトンネル障壁が厚くなり、トンネル電流が減少する。Ａｌ組成比を０．２から０．１に減少させた場合にも、負の分極電荷に起因して、凸状に湾曲した伝導帯エネルギー分布が得られる。そして、ゲート界面における電子のトンネル障壁が更に厚くなり、トンネル電流が更に減少する。図３においてＷ２は、Ａｌ組成比を０．２から０．１５に減少させた場合のトンネル障壁の厚みを示し、Ｗ３は、Ａｌ組成比を０．２から０．１に減少させた場合のトンネル障壁の厚みを示す。
このように、ｘa＜ｘ1とし、電子供給層１３内での負の分極電荷を発生させることにより、ショットキー界面における電子の障壁が厚くなり、ゲートトンネル電流が抑制できることがわかる。
なお、ここでは、Ａｌ組成比を連続的に減少させた場合を例示したが、ｘa＜ｘ1とし、電子供給層１３内で負の分極電荷を発生させれば、ゲート界面における電子のトンネル障壁が厚くなり、ゲートトンネル電流は抑制できる。【００１６】
さらに、電子供給層を介して流れるトンネル電流密度を計算した。図４はトンネル電流密度から見積もられたゲートリーク電流のゲート端Ａｌ組成比（ｘa）依存性である。ここで、チャネル端Ａｌ組成比ｘ1は０．２に固定した。Ａｌ組成比ｘaの減少と共に指数関数的にゲートリーク電流は減少する。
すなわち、 
ｘa＜ｘ1  （式４）
であれば、従来技術よりゲートリーク電流が抑制される。図４より、ｘ1＝０．２、ｘa＜０．１９の場合には、従来技術（ｘ1＝ｘa＝０．２）と比較して、ゲートリーク電流は約５０％以下に抑制されることが分かる。したがって、顕著なゲートリーク電流抑制効果を得るために望ましいＡｌ組成比（ｘ1，ｘa）の関係は下式のようになる。
ｘ1−ｘa＞０．０１
なお、ｘ1−ｘa＞０．０１という関係は、ｘ1＝０．２とした場合に限られるものではなく、ｘ1の組成比に依存しない。【００１７】
次に、最大ドレイン電流ＩmaxのＡｌ組成比依存性を計算した。図５は計算されたＩmaxの変化量のゲート端Ａｌ組成比ｘa依存性である。Ａｌ組成比ｘaの減少と共にＩmaxは減少する。しかしながら、
ｘ1／２≦ｘa  （式５）
であれば、Ｉmaxの減少幅は５０％以内に抑制される。５０％をこえるＩmax減少は電流駆動能力の著しい低下をもたらすため、式５をもってＡｌ組成比ｘaの下限とすることが好ましい。【００１８】
最後に、閾値電圧ＶthのＡｌ組成比依存性を計算した。図６は、計算されたＶthのチャネル端Ａｌ組成比ｘ1依存性である。相互コンダクタンス低下、ドレインコンダクタンス増加の防止の観点から、Ｖthは−５Ｖよりも大きい必要がある。図６において、式４と式５を同時に充たす領域は条件（ｘa＝ｘ1）と条件（ｘa＝ｘ1／２）で囲まれた領域（図６では斜線で示す）と、ｘa＝ｘ1／２の直線上である。
図６より、式４と式５を充たし、かつ、 
ｘ1≦０．３  （式３）
であれば、Ｖthが−５Ｖよりも大きくとなることがわかる。−５Ｖ以下のＶthは相互コンダクタンスの著しい低下、ドレインコンダクタンスの著しい増加をもたらすため、式３をもってＡｌ組成比ｘ1の上限とする。
なお、ｘ1＞０．３の場合には、転位発生の臨界膜厚が非常に小さくなり（具体的には２５ｎｍ程度以下）、良好なヘテロ接合の結晶を作製することが困難となる。【００１９】
以上の考察により、Ａｌ組成比（ｘ1，ｘa）が 
ｘ1／２≦ｘa＜ｘ1
ｘ1≦０．３
を満たす場合には、ゲート電流抑制効果が得られると共に、Ｉmax、Ｖthが所望の範囲内になることが示された。【００２０】
次に、本発明の実施例について詳細に説明する。
（実施例１）
図１は、本発明によるＨＪＦＥＴ１の一例の断面構造を示す図である。このようなＨＪＦＥＴ１は以下のようにして作製される。
(０００１)ＳｉＣ基板１０上に、例えば有機金属気相成長（Ｍｅｔａｌｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：  ＭＯＣＶＤと略する）法により、下記の層を順次成長させる。
バッファ層１１（アンドープＡｌＮ層）：２０ｎｍ
チャネル層１２（アンドープＧａＮ層）：２μｍ
電子供給層１３（アンドープ傾斜組成ＡｌxＧａ1-xＮ（０＜ｘ＜１））：ｔ＝２５ｎｍ
電子供給層１３のＡｌ組成比ｘはチャネル層１２との界面（ｘ＝ｘ1）から表面（ゲート電極１７との界面（ｘ＝ｘ2））に向かって連続的に減少している。本実施例では、ゲート界面１３Ａは電子供給層１３表面であるため、電子供給層１３のゲート電極１７との界面におけるＡｌ組成比ｘa（ゲート端Ａｌ組成比ｘa）は、Ａｌ組成比ｘ2と一致する。すなわち、ｘa＝ｘ2であり、
ｘ1／２≦ｘa＜ｘ1
ｘ1≦０．３
を満たしている。
具体的には、ｘ1＝０．２０、ｘ2＝０．１５である。
なお、ＡｌＧａＮとＧａＮは格子定数が異なるが、電子供給層１３の膜厚２５ｎｍは転位発生の臨界膜厚以下である。
また、電子供給層１３を形成する際には、ＭＯＣＶＤ装置のガス導入管からのトリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、アンモニア（ＮＨ3）ガスの供給量を調整し、トリメチルアルミニウム（ＴＭＡ）、アンモニア（ＮＨ3）の供給量を一定に保つとともに、トリメチルガリウム（ＴＭＧ）の供給量を徐々に増加させる。【００２１】
次に、電子供給層１３上に、例えば、Ｔｉ／Ａｌ／Ｎｂ／Ａｕなどの金属を蒸着し、アロイ処理することにより、ソース電極１５Ｓ、ドレイン電極１５Ｄをそれぞれ形成する。ソース電極１５Ｓ、ドレイン電極１５Ｄと、電子供給層１３とはオーム性接触がとられている。
次に、電子供給層１３表面のソース電極１５Ｓとドレイン電極１５Ｄに挟まれた部位には、例えば、Ｎｉ／Ａｕなどの金属を蒸着、リフトオフによりゲート電極１７を形成する。こうして、電子供給層１３との界面１３Ａにてショットキー接触をとる。
最後に、例えば、プラズマ気相成長（Plasma-Enhanced Chemical Vapor
Deposition：ＰＥＣＶＤと略する）法を用いてＳｉＮ膜（誘電体膜）１８を例えば１００ｎｍ程度成長する。
このようにして、図１のようなＨＪＦＥＴ１が作製される。このようなＨＪＦＥＴ１においては、ゲート電流抑制効果が得られると共に、Ｉmax、Ｖthが所望の範囲内になる。具体的には、Ａｌ組成比をｘ1＝０．２、ｘa＝０．１５に設定した場合には、ゲートリーク電流は従来技術（ｘ1＝ｘa＝０．２）の約２％にまで抑制される。また、従来技術と比較したＩmax減少幅は約２５％であり、かつ、Ｖthは約−２．０Ｖとなる。【００２２】
（第二の実施例）
第一の実施例では電子供給層１３内でＡｌ組成比を連続的に変化させている。そのため、原料ガス流量を緻密に制御する必要があるなど、エピ成長が難しく、再現性が低下するという課題がある。
この課題を解決したのが本実施例である。本発明による第二の実施例は、図１に示した第一の実施例において、電子供給層１３を階段状にＡｌ組成が減少する電子供給層２３としたものである（図７（ａ）参照）。【００２３】
階段状にＡｌ組成が減少する電子供給層２３（ＡｌxＧａ1-xＮ（０＜ｘ＜１））は、 チャネル層１２上に形成されたアンドープＡｌx1Ｇａ1-x1Ｎ層２３１と、このアンドープＡｌx1Ｇａ1-x1Ｎ層２３１上に形成されたアンドープＡｌx2Ｇａ1-x2Ｎ層２３２とを有する。
アンドープＡｌx1Ｇａ1-x1Ｎ層２３１の組成ｘ1、アンドープＡｌx2Ｇａ1-x2Ｎの組成ｘ2は一定であり、ｘ1＞ｘ2である（０＜ｘ1＜１、０＜ｘ2＜１）。ここで、組成が一定であるとは、組成ｘ1、ｘ2に対し、０．００５程度の変動があってもよい。
電子供給層２３のＡｌ組成比はチャネル界面（ｘ＝ｘ1）から表面（ｘ＝ｘ2）に向かって階段状に減少する。本実施例では、ゲート界面２３Ａは電子供給層２３表面であるため、ゲート端Ａｌ組成比ｘaは電子供給層２３表面におけるＡｌ組成比ｘ2と一致する。すなわち、ｘa＝ｘ2であり、Ａｌ組成比（ｘ1、ｘa）は、
ｘ1／２≦ｘa＜ｘ1
ｘ1≦０．３
を満たす。
具体的には、ｘ1＝０．２０、ｘ2＝０．１５であり、アンドープＡｌx1Ｇａ1-x1Ｎ層２３１、アンドープＡｌx2Ｇａ1-x2Ｎ層２３２の膜厚はそれぞれ１２ｎｍである。
ＡｌＧａＮとＧａＮは格子定数が異なるが、電子供給層２３の総膜厚２４ｎｍは転位発生の臨界膜厚以下である。【００２４】
図７（ａ）は第二の実施例のＨＪＦＥＴにおける基板に垂直な方向のＡｌ組成比の分布を示し、図７（ｂ）は、第二の実施例の分極電荷面密度の分布の模式図である。
電子供給層２３のＡｌ組成比はチャネル界面（ｘ1）からゲート界面（ｘa＝ｘ2）に向かって階段状に減少している。式１によれば、チャネル層１２と電子供給層２３の界面には面密度（Ｐｓ）が下式で表される正の分極電荷が発生する。
Ｐｓ＝＋αｘ1
また、式１によれば、アンドープＡｌx1Ｇａ1-x1Ｎ層２３１と、アンドープＡｌx2Ｇａ1-x2Ｎ層２３２との界面には面密度（Ｐｓ）が下式で表される負の分極電荷が発生する。
Ｐｓ＝−α（ｘ1−ｘ2）【００２５】
このように負の分極電荷が発生することにより、ゲート電流抑制効果が得られる。
さらには、ｘ1／２≦ｘa＜ｘ1、ｘ1≦０．３を満たすことにより、Ｉmax、Ｖthが所望の範囲内になる。具体的には、Ａｌ組成比をｘ1＝０．２０、ｘa＝０．１５に設定した場合には、ゲートリーク電流は従来技術（ｘ1＝ｘa＝０．２）の約２％にまで抑制される。また、従来技術と比較したＩmax減少幅は約２５％であり、かつ、Ｖthは約−２．０Ｖとなる。
さらに、本実施例では組成が階段状に減少する構造を用いているため従来技術によるＨＪＦＥＴと全く同様なエピ成長技術を用いて成長でき、第一の実施例のような傾斜組成ＡｌＧａＮ構造を用いた場合と比較してデバイス特性の再現性が改善される。
なお、本実施例では電子供給層２３を二層構造としたが、勿論、三層以上の層構造で構成してもよい。【００２６】
（第三の実施例） 
第一の実施例ではプレーナ構造を採用しているため、表面トラップの影響が顕著になり、ゲート耐圧や電流コラプスなどの諸特性が素子表面状態によって変動し易いという課題がある。この課題を改善したのが本実施例である。【００２７】
図８は、本実施例のＨＪＦＥＴ３の断面構造を示す図である。
ＨＪＦＥＴ３は、ＳｉＣ基板３０と、この基板３０上に設けられたアンドープＡｌＮバッファ層３１と、このバッファ層３１上に設けられたＩｎyＧａ1-yＮ（０≦ｙ≦１）からなる（ここでは、アンドープＧａＮからなる）チャネル層３２と、このチャネル層３２上に設けられたＡｌxＧａ1-xＮ（０＜ｘ＜１）からなる電子供給層３３と、電子供給層３３上に設けられたソース電極３５Ｓ、ドレイン電極３５Ｄ、ゲート電極３７、ＳｉＮ膜（誘電体膜）３６を有する。【００２８】
チャネル層３２のＧａＮと、電子供給層３３のＡｌＧａＮの格子定数差に起因するピエゾ分極効果および自発性分極効果に伴い、チャネル層３２の電子供給層３３との界面近傍には、２次元電子ガス３４が形成される。
電子供給層３３は、組成ｘが電子供給層３３のチャネル層３２との界面側から上方に向かって徐々に減少している。電子供給層３３の表面のＡｌ組成ｘ2は、電子供給層３３のチャネル層３２との界面におけるＡｌ組成比ｘ1よりも小さい。
さらに、電子供給層３３には、凹状のリセス部が形成されており、リセス部を埋め込むようにゲート電極３７が形成されている。電子供給層３３とゲート電極３７との界面３３Ａにて電子供給層３３とのショットキー性接触がとられている。【００２９】
電子供給層３３は、電子供給層３３のチャネル層３２との界面におけるＡｌ組成比ｘ1および電子供給層３３のゲート電極３７との界面３３Ａ（リセス部の底面）におけるＡｌ組成比ｘaが
ｘ1／２≦ｘa＜ｘ1
ｘ1≦０．３
を満たす。具体的には、ｘ1＝０．２、ｘa＝０．１７５、ｘ2＝０．１５あるいは、
ｘ1＝０．２、ｘa＝０．１５、ｘ2＝０．１とする。
ここで、ゲート電極３７はドレイン電極３５Ｄ側に向かって庇状に張り出したフィールドプレート部３７Ｆを有し、フィールドプレート部３７Ｆは、ＳｉＮ膜３６上部に位置している。
ＳｉＮ膜３６は、電子供給層３３上に設けられている。また、電子供給層３３上にはソース電極３５Ｓ、ドレイン電極３５Ｄが形成され、オーム性接触がとられている。【００３０】
このような構造のＨＪＦＥＴ３は、以下のようにして製造される。
(０００１)ＳｉＣ基板３０上に、例えばＭＯＣＶＤ法により、アンドープＡｌＮバッファ層３１を２０ｎｍ、チャネル層３２を２μｍ、さらに、電子供給層３３を４０ｎｍ積層する。ＡｌＧａＮとＧａＮは格子定数が異なるが、電子供給層３３の膜厚４０ｎｍは転位発生の臨界膜厚以下である。
電子供給層３３では、ｘ1＞ｘ2とする。また、電子供給層３３を形成する際には、ＭＯＣＶＤ装置のガス導入管からのトリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、アンモニア（ＮＨ3）ガスの供給量を調整し、トリメチルアルミニウム（ＴＭＡ）、アンモニア（ＮＨ3）の供給量を一定に保つとともに、トリメチルガリウム（ＴＭＧ）の供給量を徐々に増加させる。
電子供給層３３上には、例えば、Ｔｉ／Ａｌ／Ｎｂ／Ａｕなどの金属を蒸着、アロイ処理することにより、ソース電極３５Ｓ、ドレイン電極３５Ｄをそれぞれ形成し、オーム性接触をとる。【００３１】
次に、例えば、ＰＥＣＶＤ法を用いてＳｉＮ膜３６を１００ｎｍ程度成長させる。電子供給層３３表面のソース電極３５Ｓとドレイン電極３５Ｄに挟まれた部位には、ＳｉＮ膜３６をエッチング除去して開口部を形成する。次に、例えば、塩素系ガスを用いたドライエッチング装置を用いて電子供給層３３の一部をエッチングにより選択的に除去することによりリセス部を形成する。リセス部上には、Ｎｉ／Ａｕなどの金属を蒸着、リフトオフによりフィールドプレート部３７Ｆを有するゲート電極３７を形成する。こうして、ＡｌＧａＮ層との界面３３Ａにてショットキー接触をとる。このようにして、図８に示すＨＪＦＥＴ３が製造される。【００３２】
図９は本実施例における基板に垂直な方向のＡｌ組成比分布の模式図である。本実施例では、電子供給層３３のＡｌ組成比ｘはチャネル界面からゲート界面、さらには、電子供給層３３表面に向かって連続的に減少する。ゲート電極３７は電子供給層３３の一部をエッチング除去したリセス部に形成するので、ゲート界面３３ＡにおけるＡｌ組成比ｘaはｘ2＜ｘa＜ｘ1を充たす。本実施例における分極電荷密度の分布は図２（ｂ）と同様である。【００３３】
本実施例では、電子供給層３３の一部をエッチング除去したリセス部にゲート電極３７が形成されている。このため、２次元電子ガス３４とゲート電極３７の距離を小さくして相互コンダクタンスを高く保ったままで、２次元電子ガス３４と電子供給層３３表面との距離を大きくでき、表面トラップに起因した電流コラプスのような不安定性を抑制できる。
さらに、ゲート電極３７がＳｉＮ膜３６に接したフィールドプレート部３７Ｆを有する。フィールドプレート部３７Ｆ下に空乏層が形成され、ゲート−ドレイン間の電界強度が低減され、ゲート耐圧が改善される。
なお、本実施例では電子供給層３３をＡｌ組成比が連続的に減少するとしたが、これに限らず、階段状にＡｌ組成が減少する構成を採用してもよい。【００３４】
ここで、本実施例の効果を確認するために、以下の３種類のリセス構造のＨＪＦＥＴを作製し、比較した。
構造１：ｘ1＝ｘa＝ｘ2＝０．２（従来技術）
構造２：ｘ1＝０．２、ｘa＝０．１７５、ｘ2＝０．１５（本発明の実施例）
構造３：ｘ1＝０．２、ｘa＝０．１５、ｘ2＝０．１（本発明の実施例）
構造１は、Ａｌ組成比が一様（従来技術）のリセス構造ＨＪＦＥＴに対応している。図１０はこれらのＨＪＦＥＴにおいて測定されたゲートリーク電流のゲート端Ａｌ組成比ｘa依存性である。構造１（従来技術）と比較して、構造２のゲートリーク電流は１７％前後、構造３のゲートリーク電流は２％前後と、大幅に抑制された。図中には、計算値も併せて示した。測定されたゲート電流値は計算結果とよく一致している。測定は２インチウェーハ面内１６点の結果を示した。ゲート電流バラツキは主に電子供給層厚のバラツキに起因している。
図１１は、これらの３種類のＨＪＦＥＴにおいて測定されたＩmaxのゲート端Ａｌ組成比ｘa依存性である。構造１（従来技術）と比較して、構造２のＩmax減少幅は約１３％、構造３のＩmax減少幅は約２５％と、設定範囲内になっている。図中には、計算結果も併せて示した。測定されたＩmax値は計算結果とよく一致している。
図１２は、これらの３種類のＨＪＦＥＴにおいて測定されたＶthのゲート端Ａｌ組成比ｘa依存性である。各構造においてＶthは−５Ｖよりも大きく、設定範囲内になっている。図中には、計算結果も併せて示した。測定されたＶth値は計算結果とよく一致している。【００３５】
（第四の実施例）
第三の実施例では、リセス構造を採用したため、表面トラップの影響を抑制できた。その反面、リセスエッチング深さ変化と共にゲート端Ａｌ組成比ｘaも変化するため、ゲート電流等の素子特性のウェーハ面内均一性が低下するという課題がある。この課題を解決したのが本実施例である。本発明による第四の実施例は、図８に示した第三の実施例において、電子供給層３３を図１３（ａ）に示すような電子供給層４３で置き換えたものである。【００３６】
電子供給層４３（ＡｌxＧａ1-xＮ（０＜ｘ＜１））は、アンドープ傾斜組成ＡｌdＧａ1-dＮ層（第一の電子供給層）４３１と、このアンドープ傾斜組成ＡｌdＧａ1-dＮ層４３１上に設けられたアンドープＡｌx2Ｇａ1-x2Ｎ層（第二の電子供給層）４３２とを有する（０＜ｄ＜１、０＜ｘ2＜１）。
アンドープ傾斜組成ＡｌdＧａ1-dＮ層４３１は、チャネル層３２側からアンドープＡｌx2Ｇａ1-x2Ｎ層４３２側に向かって組成ｄが連続的に減少した層である。
ここで、アンドープ傾斜組成ＡｌdＧａ1-dＮ層４３１のチャネル層３２との界面のＡｌ組成ｄはｘ1であり、ｘ1＞ｘ2である。具体的には、ｘ1＝０．２０、ｘ2＝０．１５である。また、アンドープ傾斜組成ＡｌdＧａ1-dＮ層４３１およびアンドープＡｌx2Ｇａ1-x2Ｎ層４３２の厚みはそれぞれ２０ｎｍである。ＡｌＧａＮとＧａＮは格子定数が異なるが、電子供給層４３の総膜厚４０ｎｍは転位発生の臨界膜厚以下である。アンドープＡｌx2Ｇａ1-x2Ｎ層４３２は、組成ｘ2が一定の層である。
図１３（ｂ）に本実施例における基板に垂直な方向の分極電荷密度の分布の模式図を示す。
本実施例では、ゲート電極３７を、アンドープＡｌx2Ｇａ1-x2Ｎ層４３２の一部をエッチング除去したリセス部に形成するので、ゲート界面４３ＡにおけるＡｌ組成比ｘaはアンドープＡｌx2Ｇａ1-x2Ｎ層４３２のＡｌ組成比ｘ2に等しい。
また、電子供給層４３のチャネル層３２との界面におけるＡｌ組成比ｘ1および電子供給層４３のゲート電極３７との界面におけるＡｌ組成比ｘaが
ｘ1／２≦ｘa＜ｘ1
ｘ1≦０．３
を満たす。【００３７】
式１によれば、チャネル層３２とアンドープ傾斜組成ＡｌdＧａ1-dＮ層４３１の界面には面密度（Ｐｓ）が下式で表される正の分極電荷が発生する。
Ｐｓ＝＋αｘ1
また、アンドープ傾斜組成ＡｌdＧａ1-dＮ層４３１内には体積密度（Ｐｖ）が下式で表される負の分極電荷が発生する。
Ｐｖ＝−α（ｘ1−ｘ2）／ｔ１【００３８】
このような本実施例のＨＪＦＥＴにおいては、ゲート電流抑制効果が得られる。
さらには、ｘ1／２≦ｘa＜ｘ1、ｘ1≦０．３を満たすことにより、Ｉmax、Ｖthが所望の範囲内になる。
具体的には、Ａｌ組成比をｘ1＝０．２０、ｘa＝０．１５に設定した場合には、ゲートリーク電流は従来技術（ｘ1＝ｘa＝０．２）の約２％にまで抑制される。また、従来技術と比較したＩmax減少幅は約２５％であり、かつ、Ｖthは約−２．０Ｖとなる。
また、本実施例ではアンドープＡｌx2Ｇａ1-x2Ｎ層４３２内でＡｌ組成比は一定のため、リセス深さが若干変動してもゲート端Ａｌ組成比ｘaは変化しない。このためＨＪＦＥＴを製造安定性に優れたものとすることができる。
なお、本実施例ではアンドープ傾斜組成ＡｌdＧａ1-dＮ層４３１を連続的に組成ｄが減少する層により構成したが、勿論、階段状に組成が減少するＡｌＧａＮ層または単層のＡｌＧａＮ層（ｄ＝ｘ1）で構成してもよい。【００３９】
（第五の実施例） 
第四の実施例では、アンドープ傾斜組成ＡｌdＧａ1-dＮ層４３１内に負の分極電荷が発生してゲート電流が低減される反面、オーミック電極（３５Ｓ，３５Ｄ）下にも負の分極電荷が発生してオーミック接触抵抗が増大するという課題がある。この課題を解決したのが本実施例である。本発明による第五の実施例は、図８に示した第三の実施例の電子供給層３３を電子供給層５３（ＡｌxＧａ1-xＮ（０＜ｘ＜１）、図１４（ａ）参照）で置き換えたものである。【００４０】
電子供給層５３は、アンドープ傾斜組成ＡｌEＧａ1-EＮ層（第一の電子供給層）５３１と、このアンドープ傾斜組成ＡｌEＧａ1-EＮ層５３１上に設けられたアンドープＡｌx3Ｇａ1-x3Ｎ層（第二の電子供給層）５３２と、このアンドープＡｌx3Ｇａ1-x3Ｎ層５３２上に設けられたアンドープ傾斜組成ＡｌFＧａ1-FＮ層（第三の電子供給層）５３３とを有する。
アンドープ傾斜組成ＡｌEＧａ1-EＮ層５３１の組成比Ｅは、チャネル層３２側からアンドープＡｌx3Ｇａ1-x3Ｎ層５３２側に向かって連続的に減少している。具体的には、組成比Ｅは、ｘ1からｘ3に向かって減少している。アンドープ傾斜組成ＡｌEＧａ1-EＮ層５３１のチャネル層３２との界面の組成比はｘ1である。
アンドープＡｌx3Ｇａ1-x3Ｎ層５３２は、Ａｌ組成比はｘ3で一定である（たとえば、ｘ3＝０．１５）。
アンドープ傾斜組成ＡｌFＧａ1-FＮ層５３３は、アンドープＡｌx3Ｇａ1-x3Ｎ層５３２側から表面側に向かって組成比Ｆが連続的に増加している。アンドープ傾斜組成ＡｌFＧａ1-FＮ層５３３の表面の組成比Ｆは、ｘ2である。
０＜Ｅ＜１、０＜ｘ3＜１、０＜Ｆ＜１であり、ｘ1＞ｘ3、ｘ2＞ｘ3である。
具体的には、ｘ1＝０．２、ｘ2＝０．１７５、ｘ3＝０．１５であり、各層５３１〜５３３の厚みはそれぞれ１５ｎｍである。ＡｌＧａＮとＧａＮは格子定数が異なるが、電子供給層５３の総膜厚４５ｎｍは転位発生の臨界膜厚以下である。【００４１】
本実施例では、ゲート電極３７はアンドープ傾斜組成ＡｌFＧａ1-FＮ層５３３とアンドープＡｌx3Ｇａ1-x3Ｎ層５３２の一部をエッチング除去したリセス部に形成するので、ゲート界面５３ＡにおけるＡｌ組成比ｘaはアンドープＡｌx3Ｇａ1-x3Ｎ層５３２のＡｌ組成比ｘ3に等しい。
さらに、Ａｌ組成比（ｘ1、ｘa）は
ｘ1／２≦ｘa＜ｘ1
ｘ1≦０．３
を満たす。【００４２】
図１４（ｂ）は、本実施例における基板に垂直な方向の分極電荷の分布を示す。
式１によれば、チャネル層３２とアンドープ傾斜組成ＡｌEＧａ1-EＮ層５３１の界面には面密度（Ｐｓ）が下式で表される正の分極電荷が発生する。
Ｐｓ＝＋αｘ1
アンドープ傾斜組成ＡｌEＧａ1-EＮ層５３１内には体積密度（Ｐｖ）が下式で表される負の分極電荷が発生する。
Ｐｖ＝−α（ｘ1−ｘ3）／ｔ１
また、アンドープ傾斜組成ＡｌFＧａ1-FＮ層５３３内には体積密度（Ｐｖ）が下式で表される正の分極電荷が発生する。
Ｐｖ＝＋α（ｘ2−ｘ3）／ｔ３
このようなＨＪＦＥＴにおいては、ゲート電流抑制効果が得られると共に、Ｉmax、Ｖthが所望の範囲内になる。具体的には、Ａｌ組成比をｘ1＝０．２０、ｘa＝０．１５に設定した場合には、ゲートリーク電流は従来技術（ｘ1＝ｘa＝０．２）の約２％にまで抑制される。また、従来技術と比較したＩmax減少幅は約２５％であり、かつ、Ｖthは約−２．０Ｖとなる。
また、本実施例ではアンドープＡｌx3Ｇａ1-x3Ｎ層５３２内でＡｌ組成比は一定のため、リセス深さが若干変動してもゲート端Ａｌ組成比ｘaは変化しない。これにより、ＨＪＦＥＴの製造安定性を向上させることができる。
さらに、本実施例ではオーミック電極（３５Ｓ、３５Ｄ）下のアンドープ傾斜組成ＡｌFＧａ1-FＮ層５３３内には正の分極電荷が発生する。このため、アンドープ傾斜組成ＡｌEＧａ1-EＮ層５３１内の負の分極電荷が打ち消され、オーミック電極下には空乏層が発生せず、オーミック接触抵抗の増大が抑制される。
なお、本実施例ではアンドープ傾斜組成ＡｌEＧａ1-EＮ層５３１を組成が連続的に減少する構成としたが、組成が階段状に変化する層としてもよく、また、組成が変化しない層（Ｅ＝ｘ1）としてもよい。同様に、本実施例ではアンドープ傾斜組成ＡｌFＧａ1-FＮ層５３３を組成が連続的に増加する層としたが、これに限らず、組成が階段状に増加する層、または、組成が均一である層（Ｆ＝ｘ3）としてもよい。【００４３】
（第六の実施例）
第三の実施例では、電子供給層３３内に負の分極電荷が発生してゲート電流が低減される反面、オーミック電極（３５Ｓ，３５Ｄ）下にも負の分極電荷が発生してオーミック接触抵抗が増大するという課題がある。この課題を解決したのが本実施例である。本発明による第六の実施例は、図８に示した第三の実施例において、電子供給層３３を図１５に示すように、電子供給層６３（ＡｌxＧａ1-xＮ（０＜ｘ＜１））で置き換えたものである。【００４４】
電子供給層６３は、図１５に示すように、アンドープ傾斜組成ＡｌgＧａ1-gＮ層６３１（（０＜ｇ＜１））と、このアンドープ傾斜組成ＡｌgＧａ1-gＮ層６３１上に設けられたｎ型傾斜組成ＡｌhＧａ1-hＮ層６３２（０＜ｈ＜１）とを有する。ｎ型傾斜組成ＡｌhＧａ1-hＮ層６３２上にこの層に接触するようにソース電極３５Ｓ、ドレイン電極３５Ｄが設置されている。このように、本実施例においては、ソース電極３５Ｓおよびドレイン電極３５Ｄと接触する電子供給層６３の最上層が、ｎ型のＡｌＧａＮを有する。
アンドープ傾斜組成ＡｌgＧａ1-gＮ層６３１は、ｎ型傾斜組成ＡｌhＧａ1-hＮ層６３２に向かって組成が連続的に減少する。このアンドープ傾斜組成ＡｌgＧａ1-gＮ層６３１のチャネル層３２との界面の組成はｘ1であり、ｎ型傾斜組成ＡｌhＧａ1-hＮ層６３２との界面の組成はｘ3である。
ｎ型傾斜組成ＡｌhＧａ1-hＮ層６３２は、アンドープ傾斜組成ＡｌgＧａ1-gＮ層６３１との界面から表面に向かって組成が連続的に減少する。具体的には組成がｘ3からｘ2に減少する。なお、ｘ1＞ｘ3＞ｘ2である。
具体的には、ｘ1＝０．２５、ｘ2＝０．０５、ｘ3＝０．１２である。
また、アンドープ傾斜組成ＡｌgＧａ1-gＮ層６３１の厚みｔ1＝３０ｎｍであり、ｎ型傾斜組成ＡｌhＧａ1-hＮ層６３２の厚みｔ2＝１５ｎｍである。ＡｌＧａＮとＧａＮは格子定数が異なるが、電子供給層６３の総膜厚４５ｎｍは転位発生の臨界膜厚以下である。また、ｎ型傾斜組成ＡｌhＧａ1-hＮ層６３２のｎ型不純物はたとえば珪素（Ｓｉ）で、不純物濃度は例えば７．５×１０18ｃｍ-3である。
ゲート電極３７はｎ型傾斜組成ＡｌhＧａ1-hＮ層６３２とアンドープ傾斜組成ＡｌgＧａ1-gＮ層６３１の一部をエッチング除去したリセス部に形成するので、ゲート界面６３ＡにおけるＡｌ組成比ｘaはｘ3＜ｘa＜ｘ1を充たす。
さらに、
ｘ1／２≦ｘa＜ｘ1
ｘ1≦０．３
を満たす。
具体的には、ｘ1＝０．２５、ｘa＝０．１５とする。本実施例における分極電荷密度の分布は図２（ｂ）と同様である。【００４５】
このようなＨＪＦＥＴにおいては、ゲート電流抑制効果が得られると共に、Ｉmax、Ｖthが所望の範囲内になる。一例として、Ａｌ組成比をｘ1＝０．２５、ｘa＝０．１５に設定した場合には、ゲートリーク電流は従来技術（ｘ1＝ｘa＝０．２５）の約０．１％にまで抑制される。また、従来技術と比較したＩmax減少幅は約４０％であり、かつ、Ｖthは約−２．６Ｖとなる。
また、本実施例ではオーミック電極（３５Ｓ、３５Ｄ）下のｎ型傾斜組成ＡｌhＧａ1-hＮ層６３２内には正のイオン化不純物電荷が発生する。このため、アンドープ傾斜組成ＡｌgＧａ1-gＮ層６３１内の負の分極電荷が打ち消され、オーミック電極下には空乏層が発生せず、オーミック接触抵抗の増大が抑制される。
なお、本実施例ではアンドープ傾斜組成ＡｌgＧａ1-gＮ層６３１、ｎ型傾斜組成ＡｌhＧａ1-hＮ層６３２を組成が連続的に減少する構造としたが、階段状に組成が減少する構造としてもよい。【００４６】
（第七の実施例） 
第四の実施例では、アンドープ傾斜組成ＡｌdＧａ1-dＮ層４３１内に負の分極電荷が発生してゲート電流が低減される反面、オーミック電極（３５Ｓ，３５Ｄ）下にも負の分極電荷が発生してオーミック接触抵抗が増大するという課題がある。この課題を解決したのが本実施例である。本発明による第七の実施例は、図８に示した第三の実施例の電子供給層３３を、図１６に示す電子供給層（ＡｌxＧａ1-xＮ（０＜ｘ＜１））７３で置き換えたものである。【００４７】
電子供給層７３は、アンドープ傾斜組成ＡｌjＧａ1-jＮ層（０＜ｊ＜１）７３１と、このアンドープ傾斜組成ＡｌjＧａ1-jＮ層７３１上に設けられたアンドープＡｌx2Ｇａ1-x2Ｎ層７３２と、アンドープＡｌx2Ｇａ1-x2Ｎ層７３２（０＜ｘ2＜１）上に設けられたｎ型Ａｌx2Ｇａ1-x2Ｎ層７３３とを有する。
アンドープ傾斜組成ＡｌjＧａ1-jＮ層（０＜ｊ＜１）７３１は、チャネル層３２との界面側から、アンドープＡｌx2Ｇａ1-x2Ｎ層７３２側に向かって組成が連続的に減少しており、組成がｘ1からｘ2に減少している。
アンドープ傾斜組成ＡｌjＧａ1-jＮ層（０＜ｊ＜１）７３１のチャネル層３２との界面の組成はｘ1であり、ｘ1＞ｘ2である。
アンドープＡｌx2Ｇａ1-x2Ｎ層７３２、ｎ型Ａｌx2Ｇａ1-x2Ｎ層７３３はＡｌ組成がｘ2で一定である。
具体的には、ｘ1＝０．２５、ｘ2＝０．１５であり、各層７３１〜７３３の膜厚はそれぞれ１５ｎｍである。ＡｌＧａＮとＧａＮは格子定数が異なるが、電子供給層７３の総膜厚４５ｎｍは転位発生の臨界膜厚以下である。また、ｎ型Ａｌx2Ｇａ1-x2Ｎ層７３３のｎ型不純物はたとえばＳｉで、不純物濃度は３．７×１０18ｃｍ-3である。
本実施例では、ゲート電極３７を、ｎ型Ａｌx2Ｇａ1-x2Ｎ層７３３とアンドープＡｌx2Ｇａ1-x2Ｎ層７３２の一部をエッチング除去したリセス部に形成するので、ゲート界面７３ＡにおけるＡｌ組成比ｘaはアンドープＡｌx2Ｇａ1-x2Ｎ層７３２のＡｌ組成比ｘ2に等しい。
また、
ｘ1／２≦ｘa＜ｘ1
ｘ1≦０．３
を満たす。
本実施例における分極電荷密度の分布は図１３（ｂ）と同様である。【００４８】
このようなＨＪＦＥＴにおいては、ゲート電流抑制効果が得られると共に、Ｉmax、Ｖthが所望の範囲内になる。一例として、Ａｌ組成比をｘ1＝０．２５、ｘa＝０．１５に設定した場合には、ゲートリーク電流は従来技術（ｘ1＝ｘa＝０．２５）の約０．１％にまで抑制される。また、従来技術と比較したＩmax減少幅は約４０％であり、かつ、Ｖthは約−２．６Ｖとなる。
また、本実施例ではアンドープＡｌx2Ｇａ1-x2Ｎ層７３２内でＡｌ組成比は一定のため、リセス深さが若干変動してもゲート端Ａｌ組成比ｘaは変化しない。このため、ＨＪＦＥＴを製造安定性に優れたものとすることができる。
さらに、本実施例ではオーミック電極（３５Ｓ、３５Ｄ）下のｎ型Ａｌx2Ｇａ1-x2Ｎ層７３３内には正のイオン化不純物電荷が発生する。このため、アンドープ傾斜組成ＡｌjＧａ1-jＮ層７３１内の負の分極電荷が打ち消され、オーミック電極下には空乏層が発生せず、オーミック接触抵抗の増大が抑制される。
なお、本実施例ではアンドープ傾斜組成ＡｌjＧａ1-jＮ層７３１を組成が連続的に減少する構造としたが、これに限らず、組成が階段状に減少する構造としてもよい。さらには、組成がｘ1で一定である層としてもよい。【００４９】
（第八の実施例）
第四の実施例では、アンドープ傾斜組成ＡｌdＧａ1-dＮ層４３１に負の分極電荷が発生してゲート電流が低減される反面、オーミック電極（３５Ｓ，３５Ｄ）下にも負の分極電荷が発生してオーミック接触抵抗が増大するという課題がある。この課題を解決したのが本実施例である。本発明による第八の実施例は、図８に示した第三の実施例において、電子供給層３３を図１７に示すような電子供給層（ＡｌxＧａ1-xＮ（０＜ｘ＜１））８３で置き換えたものである。【００５０】
電子供給層８３は、アンドープ傾斜組成ＡｌkＧａ1-kＮ（０＜ｋ＜１）層（第一の電子供給層）８３１と、このアンドープ傾斜組成ＡｌkＧａ1-kＮ層８３１上に設けられたアンドープＡｌx3Ｇａ1-x3Ｎ層８３２（第二の電子供給層）と、このアンドープＡｌx3Ｇａ1-x3Ｎ層８３２上に設けられたｎ型傾斜組成ＡｌmＧａ1-mＮ層（０＜ｍ＜１）（第三の電子供給層）８３３とを有する。
アンドープ傾斜組成ＡｌkＧａ1-kＮ層８３１においては、チャネル層３２との界面からアンドープＡｌx3Ｇａ1-x3Ｎ層８３２に向かって組成ｋが連続的に減少している。具体的には組成ｋは、ｘ1からｘ3に減少している。
アンドープＡｌx3Ｇａ1-x3Ｎ層８３２はＡｌ組成がｘ3で一定の層である。
ｎ型傾斜組成ＡｌmＧａ1-mＮ層は、アンドープＡｌx3Ｇａ1-x3Ｎ層８３２との界面から表面に向かって組成ｍ（ｍ＞ｘ3）が連続的に増加しており、具体的には最大組成がｘ2となるように増加している。ｎ型不純物はたとえばＳｉで、不純物濃度は例えば３．７×１０18ｃｍ-3とする。なお、ｘ1＞ｘ3、ｘ2＞ｘ3である。具体的には、ｘ1＝０．２５、ｘ2＝０．２、ｘ3＝０．１５であり、各層８３１〜８３３の厚みはそれぞれ１５ｎｍである。ＡｌＧａＮとＧａＮは格子定数が異なるが、電子供給層８３の総膜厚４５ｎｍは転位発生の臨界膜厚以下である。
本実施例では、ゲート電極３７はｎ型傾斜組成ＡｌmＧａ1-mＮ層８３３とアンドープＡｌx3Ｇａ1-x3Ｎ層８３２の一部をエッチング除去したリセス部に形成するので、ゲート界面８３ＡにおけるＡｌ組成比ｘaはアンドープＡｌx3Ｇａ1-x3Ｎ層８３２のＡｌ組成比ｘ3に等しい。
さらに、
ｘ1／２≦ｘa＜ｘ1
ｘ1≦０．３
である。
本実施例における分極電荷密度の分布は図１４（ｂ）と同様である。【００５１】
このようなＨＪＦＥＴにおいてはゲート電流抑制効果が得られると共に、Ｉmax、Ｖthが所望の範囲内になる。一例として、Ａｌ組成比をｘ1＝０．２５、ｘa＝０．１５に設定した場合には、ゲートリーク電流は従来技術（ｘ1＝ｘa＝０．２５）の約０．１％にまで抑制される。また、従来技術と比較したＩmax減少幅は約４０％であり、かつ、Ｖthは約−２．６Ｖとなる。
また、本実施例ではアンドープＡｌx3Ｇａ1-x3Ｎ層８３２内でＡｌ組成比は一定のため、リセス深さが若干変動してもゲート端Ａｌ組成比ｘaは変化しない。このため、ＨＪＦＥＴを製造安定性に優れたものとすることができる。
さらに、本実施例ではオーミック電極（３５Ｓ、３５Ｄ）下のｎ型傾斜組成ＡｌmＧａ1-mＮ層８３３内には正の分極電荷および正のイオン化不純物電荷が発生する。このため、アンドープ傾斜組成ＡｌkＧａ1-kＮ層８３１内の負の分極電荷が打ち消され、オーミック電極下には空乏層が発生せず、オーミック接触抵抗の増大が抑制される。
なお、本実施例ではアンドープ傾斜組成ＡｌkＧａ1-kＮ層８３１を組成ｋが連続的に減少するとしたが、組成ｋが階段状に減少してもよい。同様に、ｎ型傾斜組成ＡｌmＧａ1-mＮ層８３３も組成ｍが階段状に増加するものとしてもよい。【００５２】
（第九の実施例）
第三の実施例では、ゲート電極３７が庇状のフィールドプレート部３７Ｆを有するため、表面トラップの影響が抑制される反面、ゲート−ドレイン間容量が増大し、利得が低下するという課題がある。この課題を解決したのが本実施例である。図１８は、本実施例のＨＪＦＥＴ９の断面構造を示す図である。【００５３】
図１８に示すように、ＨＪＦＥＴ９は、ＳｉＮ膜３６上にショットキー電極９９が設けられている点が第三実施例と異なっている。他の点は、第三実施例と同じである。
ＳｉＮ膜３６上のゲート電極３７とドレイン電極３５Ｄによって挟まれた部位には例えばＴｉ／Ｐｔ／Ａｕなどの金属を蒸着、リフトオフによりショットキー電極９９が形成されている。
本実施例では電子供給層３３の表面側の組成ｘ2は、０．１５、チャネル層３２との界面における組成ｘ1は０．２、ゲート電極３７との界面の組成ｘaは０．１７５である。【００５４】
このようなＨＪＦＥＴ９においては、第三の実施例と同様の効果を奏することができる。
ＨＪＦＥＴ９では、ゲート電流抑制効果が得られると共に、Ｉmax、Ｖthが所望の範囲内になる。一例として、Ａｌ組成比をｘ1＝０．２、ｘa＝０．１７５に設定した場合には、ゲートリーク電流は従来技術（ｘ1＝ｘa＝０．２）の約１７％にまで抑制される。また、従来技術と比較したＩmax減少幅は約１３％であり、かつ、Ｖthは約−２．３Ｖとなる。
さらに、本実施例では、ショットキー電極９９をソースに接続することにより、所謂ファラデーシールドとして機能する。すなわち、ゲート−ドレイン間電気的結合が遮蔽され、利得、アイソレーション特性が向上する。ショットキー電極９９はゲートに接続してもよい。この場合は、所謂フィールドプレートとして機能し、ゲート耐圧がさらに改善される。【００５５】
（第十の実施例）
第三の実施例では、ゲート電極３７が庇状のフィールドプレート部３７Ｆを有するため、表面トラップの影響が抑制される反面、ゲート−ドレイン間容量が増大し、利得が低下するという課題がある。この課題を解決したのが本実施例である。図１９は、本実施例のＨＪＦＥＴ１００の断面構造を示す図である。【００５６】
図１９に示すようにＨＪＦＥＴ１００は、ＳｉＮ膜３６上に設けられたＳｉＮ膜（誘電体膜）１０８およびＳｉＮ膜１０８上に設けられたショットキー電極９９を有する点が第三実施例と異なっている。他の点は第三実施例と同じである。
ＳｉＮ膜１０８は、例えば、ＰＥＣＶＤ法を用いてＳｉＮ膜３６上に設けられ、その厚みは２００ｎｍ程度である。ＳｉＮ膜１０８上のゲート電極３７とドレイン電極３５Ｄで挟まれた部位には、例えばＴｉ／Ｐｔ／Ａｕなどの金属を蒸着、リフトオフによりショットキー電極９９が形成される。【００５７】
このようなＨＪＦＥＴ１００においては、第九の実施例と同様の効果を奏することができる。これに加え、本実施例では、ゲート電極３７とショットキー電極９９の間にＳｉＮ膜１０８を挟んだ構成になっている。すなわち、基板３０に垂直な面内でゲート電極３７とショットキー電極９９の少なくとも一部がＳｉＮ膜１０８を介して重ね合わされた状態となっている。従って、ショットキー電極９９がゲート電極３７の少なくとも一部を取り囲む形態になり、ゲート−ドレイン間の遮蔽効果が改善するとともに、利得、アイソレーション特性が更に向上する。【００５８】
以上、本発明を上記実施例に即して説明したが、本発明は上記態様にのみ限定されず、本発明の原理に準ずる各種態様を含むことは勿論である。例えば、上記実施例においては電子供給層としてＡｌＧａＮを用いたが、電子供給層は、ＡｌＧａＮを必須成分として含有していればよく、例えば、ＩｎＡｌＧａＮを含むものであってもよい。
さらには、電子供給層を超格子層としてもよい。
また、上記実施例においてはチャネル材料としてＧａＮを用いたが、電子供給層よりバンドギャップの小さい他のIII族窒化物半導体であってもよい。例えば、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮを用いてもよい。
さらに、上記実施例においては誘電体膜としてＳｉＮを用いたが、他の誘電体であってもよい。例えば、ＳｉＯ2、ＳｉＯＮを用いてもよい。
また、上記実施例においては基板材料としてＳｉＣを用いたが、他の基板を用いてもよい。例えば、サファイア、Ｓｉ、ＧａＮを用いてもよい。
また、第九および第十の実施例では、ゲートリセス構造の半導体装置にショットキー電極を設ける構成を例示したが、ショットキー電極は、ゲートリセス構造の装置には限られず、たとえば第一の実施例に記載の半導体装置に適用してもよい。こうした場合にも、装置の利得、アイソレーション特性を向上させることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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