(57)【特許請求の範囲】
【請求項１】
基板上に、多結晶シリコン半導体膜を有する半導体素子部と、アライメントマークを有するアライメントマーク部とを少なくとも形成する半導体装置の製造方法であって、
前記基板上に非晶質シリコン膜を形成する工程と、
前記非晶質シリコン膜を多結晶化して多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜の半導体素子部に前記多結晶シリコン半導体膜を形成するためのマスクパターンＡを形成するとともに、前記多結晶シリコン膜のアライメントマーク部に前記アライメントマークを形成するためのマスクパターンＢを形成する工程と、
前記マスクパターンＡ，Ｂ上からイオン注入して、該マスクパターンＡ，Ｂで覆われていない多結晶シリコン膜の露出部の少なくとも表面を非晶質シリコン相に変化させる工程と、
前記半導体素子部のみを活性化して該半導体素子部に多結晶シリコン半導体膜を形成する工程と、
前記マスクパターンＡ，Ｂを除去する工程と、を有し、
前記非晶質シリコン相に変化させる工程により、前記アライメントマーク部に形成されたシリコン膜の少なくとも表面に、多結晶シリコン相と非晶質シリコン相とからなる異なるシリコン相で図形化されたアライメントマークを形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体素子部のみの活性化を、前記アライメントマーク部を遮蔽した後にレーザーアニールすることにより行う、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アライメントマークは、前記多結晶シリコン半導体膜上にゲート絶縁膜を形成する工程以降の工程で使用される、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記多結晶シリコン半導体膜と前記アライメントマークを、前記基板上に、バッファ膜を介して形成する、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、更に詳しくは、半導体装置を歩留まりよく製造するためのアライメントマークを、工程増となることなく、歩留まりと精度のよい半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
アクティブマトリクス駆動型の表示装置において、多結晶シリコン薄膜トランジスタ（以下、「多結晶シリコンＴＦＴ」という。）を含む半導体装置は、個々の画素に設けられるスイッチング素子や、表示装置のディスプレイ基板上の周辺回路を構成する回路素子等として利用されている。アクティブマトリクス駆動型の表示装置の一つである液晶ディスプレイパネルは、携帯電話やＰＤＡなど、モバイルディスプレイ用途に使用されることが多く、近年、ガラス基板の代わりにプラスチック基板を用いるなど、さらなる軽量化や耐衝撃性を有する低コストの半導体装置が望まれている。
【０００３】
こうした半導体装置において、半導体素子が形成される半導体素子部の周辺部には、基板とフォトマスクとの位置合わせを精度よく行って各層を所定の位置に正確に形成(もしくはパターニング)するためのアライメントマークが形成されている。例えば特許文献１には、フラットディスプレイ装置のＴＦＴ作製時において、ガラス基板上に形成した導電膜をパターンエッチングして走査信号線やゲート電極を形成するのと同時に、その導電膜をパターンエッチングしてアライメントマークを形成することが提案されている。また、特許文献２には、半導体装置の作製時において、シリコン部分とシリコン酸化膜部分との境に形成された段差部をアライメントマークとすること（同文献の第０００４段落）や、酸化防止膜とＬＯＣＯＳ酸化膜とのエッジ段差をアライメントマークとすること（同文献の第００１２段落）が提案されている。
【特許文献１】特開平２−２３４１１６号公報（第１図）
【特許文献２】特開２００４−３１９６３７号公報（第０００４段落、第００１２段落）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献１で提案されたアライメントマークは、ガラス基板上に先ず導電膜を形成した場合に、その導電膜をエッチングして走査信号線やゲート電極を形成するのと同時に形成することができるが、基板上に最初にシリコン膜を形成し、そのシリコン膜にイオン注入と活性化処理を行ってチャネル領域を形成する場合には、そのシリコン膜をドライエッチングしてアライメントマークを形成し、そのアライメントマークとフォトマスクとをアライメントすることによって、その後に設ける膜を正確にパターニングすることが一般的である。こうした場合、アライメントマークを形成するためだけのドライエッチングが付加工程として行われるので、そのドライエッチング工程の存在が歩留まり悪化の一因となる。
【０００５】
また、特許文献２においても、段差部からなるアライメントマークの形成が付加工程となっているので、そのアライメントマークの形成工程の存在が歩留まり悪化の一因となる。
【０００６】
本発明は、上記課題を解決するためになされたものであって、その目的は、薄膜トランジスタを含む半導体装置を歩留まりよく製造するためのアライメントマークを、工程増となることなく、歩留まりと精度のよい半導体装置、及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するための本発明の半導体装置は、多結晶シリコン半導体膜と、少なくとも表面が異なるシリコン相で図形化されたシリコン膜からなるアライメントマークと、が基板上に形成されていることを特徴とする。
【０００８】
この発明によれば、基板上に形成されたアライメントマークは、少なくとも表面が異なるシリコン相で図形化されたシリコン膜で構成されているが、こうした構造は、アライメントマークを形成する部位の多結晶シリコン膜上にマスクパターンを設けた後にイオン注入することにより得ることができるので、基板上に形成したシリコン膜をドライエッチングしてアライメントマークを形成するという従来のような付加工程を必要としない構造形態を呈している。その結果、本発明の半導体装置は、歩留まり悪化の一因となるドライエッチング工程を省いて得られることから、歩留まりと精度のよいものとすることができる。
【０００９】
本発明の半導体装置の好ましい態様として、前記異なるシリコン相が、多結晶シリコン相と非晶質シリコン相であるように構成する。
【００１０】
この発明によれば、異なるシリコン相が多結晶シリコン相と非晶質シリコン相とで構成されているが、こうした構造は、上記同様、アライメントマークを形成する部位の多結晶シリコン膜上にマスクパターンを設けた後にイオン注入することにより得ることができ、両相で図形化されたシリコン膜はアライメントマークとして認識するのに十分なコントラスト差を有している。
【００１１】
本発明の半導体装置の好ましい態様として、前記異なるシリコン相が、反射スペクトルの差で３０％以上６０％以下であるように構成する。
【００１２】
この発明によれば、異なるシリコン相からなる反射スペクトル差が３０％以上６０％以下の図形は、アライメントマークとして認識するのに十分なコントラスト差を有している。
【００１３】
本発明の半導体装置の好ましい態様として、前記多結晶シリコン半導体膜と前記アライメントマークが、前記基板上に、バッファ膜を介して設けられているように構成する。
【００１４】
上記課題を解決するための本発明の半導体装置の製造方法は、基板上に、多結晶シリコン半導体膜を有する半導体素子部と、アライメントマークを有するアライメントマーク部とを少なくとも形成する半導体装置の製造方法であって、
前記基板上に非晶質シリコン膜を形成する工程と、前記非晶質シリコン膜を多結晶化して多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜の半導体素子部に前記多結晶シリコン半導体膜を形成するためのマスクパターンＡを形成するとともに、前記多結晶シリコン膜のアライメントマーク部に前記アライメントマークを形成するためのマスクパターンＢを形成する工程と、前記マスクパターンＡ，Ｂ上からイオン注入して、該マスクパターンＡ，Ｂで覆われていない多結晶シリコン膜の露出部の少なくとも表面を非晶質シリコン相に変化させる工程と、前記半導体素子部のみを活性化して該半導体素子部に多結晶シリコン半導体膜を形成する工程と、前記マスクパターンＡ，Ｂを除去する工程と、を有し、
前記非晶質シリコン相に変化させる工程により、前記アライメントマーク部に形成されたシリコン膜の少なくとも表面に、多結晶シリコン相と非晶質シリコン相とからなる異なるシリコン相で図形化されたアライメントマークを形成することを特徴とする。
【００１５】
この発明では、マスクパターンＡ，Ｂ上からイオン注入して、そのマスクパターンＡ，Ｂで覆われていない多結晶シリコン膜の露出部の少なくとも表面を非晶質シリコン相に変化させる工程によって、アライメントマーク部に形成されたシリコン膜の少なくとも表面にアライメントマーク（多結晶シリコン相と非晶質シリコン相とからなる異なるシリコン相で図形化されたマーク）を形成する。この発明によれば、従来のように、基板上に形成したシリコン膜をドライエッチングしてアライメントマークを形成するという付加工程を必要としないので、歩留まり悪化の一因となるドライエッチング工程を有さないことから、歩留まり向上と精度向上をもたらす製造方法とすることができる。
【００１６】
本発明の半導体装置の製造方法の好ましい態様として、前記半導体素子部のみの活性化を、前記アライメントマーク部を遮蔽した後にレーザーアニールすることにより行うように構成する。
【００１７】
この発明によれば、アライメントマーク部を遮蔽した後に半導体素子部を活性化処理するので、異なるシリコン相で図形化されたシリコン膜はそのままの状態で残ることになる。このように、活性化処理する工程の際に、レーザーを遮蔽する遮蔽板やレーザーを吸収する吸収板等を、アライメントマーク部とレーザーとの間に配置する簡単な方法によって、アライメントマークを形成することができる。
【００１８】
本発明の半導体装置の製造方法の好ましい態様として、前記アライメントマークは、前記多結晶シリコン半導体膜上にゲート絶縁膜を形成する工程以降の工程で使用されるように構成する。
【００１９】
この発明によれば、多結晶シリコン半導体膜の次に形成するゲート絶縁膜形成用マスクの位置決めを正確に行うことができ、さらにその後に形成する各種の膜の形成をも正確に行うことができる。
【００２０】
本発明の半導体装置の製造方法の好ましい態様として、前記多結晶シリコン半導体膜と前記アライメントマークを、前記基板上に、バッファ膜を介して形成するように構成する。
【発明の効果】
【００２１】
本発明の半導体装置によれば、アライメントマーク（少なくとも表面が異なるシリコン相で図形化されたシリコン膜からなるマーク）は、その形成部位の多結晶シリコン膜上にマスクパターンを設けた後にイオン注入して得ることができる構造形態であり、シリコン膜をドライエッチングしてアライメントマークを形成するという従来のような付加工程を必要としない構造形態であるので、歩留まり悪化の一因となるドライエッチング工程を省いて得られる。その結果、この半導体装置は、歩留まりと精度のよいものとなる。
【００２２】
なお、本発明の半導体装置を、例えば有機ＥＬ素子や液晶表示素子等と組み合わせることにより、歩留まりと精度のよいディスプレイを設計することが可能となる。
【００２３】
本発明の半導体装置の製造方法によれば、マスクパターンＡ，Ｂ上からイオン注入して、そのマスクパターンＡ，Ｂで覆われていない多結晶シリコン膜の露出部の少なくとも表面を非晶質シリコン相に変化させる工程によって、アライメントマーク部に形成されたシリコン膜の少なくとも表面にアライメントマーク（多結晶シリコン相と非晶質シリコン相とからなる異なるシリコン相で図形化されたマーク）を形成するので、基板上に形成したシリコン膜をドライエッチングしてアライメントマークを形成するという従来のような付加工程を必要としない。その結果、この製造方法は、歩留まり悪化の一因となるドライエッチング工程を有さないことから、歩留まり向上と精度向上をもたらす製造方法となる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の半導体装置及びその製造方法について詳細に説明するが、本発明は図面の形態や以下の実施形態に限定されるものではない。
【００２５】
（半導体装置）
図１は、本発明の半導体装置１の一例を示す断面図である。図２は、本発明の半導体装置のアライメントマーク部３に形成されたアライメントマーク４の例を示す平面図である。本発明の半導体装置１は、図１に示すように、多結晶シリコン半導体膜１３と、少なくとも表面が異なるシリコン相（６ａ，６ｐ）で図形化されたシリコン膜５からなるアライメントマーク４と、が基板１０上に形成されている。こうした半導体装置１は、薄膜トランジスタ（ＴＦＴ）が形成された半導体素子部２と、アライメントマーク４が形成されたアライメントマーク部３とを有し、例えばアクティブマトリックス駆動型の表示装置を構成するディスプレイパネルとして利用可能である。
【００２６】
より詳しくは、図１に例示した半導体装置１の半導体素子部２は、基板１０と、基板１０上に形成された無機密着膜１１と、無機密着膜１１上に形成されたバッファ膜１２と、バッファ膜１２上に形成された多結晶シリコン半導体膜１３（ソース側拡散膜１３ｓ、チャネル膜１３ｃ及びドレイン側拡散膜１３ｄ）と、その多結晶シリコン半導体膜１３上に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４上に、又はゲート絶縁膜１４のコンタクトホールを介して形成された金属電極１５（ソース電極１５ｓ、ゲート電極１５ｇ及びドレイン電極１５ｄ）と、金属電極１５等を覆う保護膜１８と、を有している。
【００２７】
一方、図１に例示した半導体装置１のアライメントマーク部３は、少なくとも表面が、多結晶シリコン相６ｐと、非晶質シリコン相６ａとで図形化されたシリコン膜５がアライメントマーク４として作用する。このアライメントマーク４の例として示した図２（Ａ）は、十字に形成された多結晶シリコン相６ｐとそれ以外の部位に形成された非晶質シリコン相６ａとで図形化されたものであり、図２（Ｂ）は、三角形の多結晶シリコン相６ｐと非晶質シリコン相６ａとで図形化されたものである。
【００２８】
（製造工程）
本発明の半導体装置１の製造方法は、基板１０上に、多結晶シリコン半導体膜１３（１３ｓ，１３ｃ，１３ｄ）を有する半導体素子部２と、アライメントマーク４を有するアライメントマーク部３とを少なくとも形成する半導体装置の製造方法である。そして、その製造工程は、順に、基板１０上に非晶質シリコン膜２１ａを形成する工程と、非晶質シリコン膜２１ａを多結晶化して多結晶シリコン膜２１ｐを形成する工程と、多結晶シリコン膜２１ｐの半導体素子部２に前記多結晶シリコン半導体膜１３を形成するためのマスクパターンＡを形成するとともに、前記多結晶シリコン膜２１ｐのアライメントマーク部３に前記アライメントマーク４を形成するためのマスクパターンＢを形成する工程と、マスクパターンＡ，Ｂ上からイオン注入して、マスクパターンＡ，Ｂで覆われていない多結晶シリコン膜２１ａの露出部の少なくとも表面を非晶質シリコン相に変化させる工程と、半導体素子部２のみを活性化してその半導体素子部２に多結晶シリコン半導体膜１３を形成する工程と、マスクパターンＡ，Ｂを除去する工程とを有している。本発明は、こうした製造工程において、非晶質シリコン相に変化させる工程により、アライメントマーク部３に形成されたシリコン膜の少なくとも表面に、多結晶シリコン相６ｐと非晶質シリコン相６ａとからなる異なるシリコン相で図形化されたアライメントマーク４を形成している。
【００２９】
以下においては、図１に示すトップゲート・トップコンタクト構造からなるＴＦＴが形成された半導体素子部２の構造形態を例にして、図３及び図４に示した製造工程順にその詳細を説明する。
【００３０】
先ず、基板１０を準備する。基板１０は、半導体装置１の支持基板をなすものであり、有機基板であっても無機基板であってもよい。有機基板としては、例えば、ポリエーテルサルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリアミド、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、液晶ポリマー、フッ素樹脂、ポリカーボネート、ポリノルボルネン系樹脂、ポリサルホン、ポリアリレート、ポリアミドイミド、ポリエーテルイミド、又は熱可塑性ポリイミド等からなる有機基板、又はそれらの複合基板を挙げることができる。こうした有機基板は、剛性を有するものであってもよいし、厚さが５μｍ〜３００μｍ程度の薄いフレキシブルなフィルム状のものであってもよい。フレキシブルなプラスチック基板の使用は、ＴＦＴを有する半導体装置１をフレキシブル基板とすることができるので、フィルムディスプレイ等に適用できる。
【００３１】
また、無機基板としては、例えば、ガラス基板、シリコン基板、セラミックス基板等を挙げることができる。ガラス基板としては、厚さが０．０５ｍｍ〜３．０ｍｍ程の液晶ディスプレイ用途のガラス基板であってもよい。
【００３２】
次に、図３（Ａ）に示すように、準備された基板１０上に必要に応じて無機密着膜１１を形成する。無機密着膜１１は、必須の膜ではなく、後述のバッファ膜１２と基板１０との密着性がよい場合には設けられていなくてもよい。無機密着膜１１を設ける場合、ＴＦＴが形成される半導体素子部２とアライメントマーク４が形成されるアライメントマーク部３とには少なくとも形成されている必要があるが、それ以外の領域には形成されていてもいなくてもよく、基板１０上の全面に形成してもよい。なお、図３（Ａ）に示す例では、無機密着膜１１を全面に形成している。無機密着膜１１は、クロム、チタン、アルミニウム、ケイ素、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素の群から選択されるいずれかの材料で形成される。このうち、クロム、チタン、アルミニウム、又はケイ素等からなる金属系の無機密着膜が好ましく用いられる。
【００３３】
無機密着膜１１の厚さは、膜を構成する材質によってその範囲は若干異なるが、通常１〜２００ｎｍの範囲内であることが好ましく、３〜５０ｎｍの範囲内であることがより好ましい。なお、クロム、チタン、アルミニウム、又はケイ素からなる金属系の無機密着膜の場合には、３〜１０ｎｍの範囲内であることがより好ましく、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、又は酸窒化ケイ素からなる化合物系の無機密着膜の場合には、５〜５０ｎｍの範囲内であることがより好ましい。
【００３４】
無機密着膜１１の形成には、ＤＣスパッタリング法、ＲＦマグネトロンスパッタリング法、プラズマＣＶＤ法等の各種の方法で形成することができるが、実際には、膜を構成する材質に応じた好ましい方法が採用される。通常は、ＤＣスパッタリング法やＲＦマグネトロンスパッタリング法等が好ましく用いられる。
【００３５】
次に、図３（Ｂ）に示すように、基板１０上（基板１０上に無機密着膜１１が形成されている場合には無機密着膜１１上）にバッファ膜１２を形成する。バッファ膜１２は、例えば基板１０として耐熱性がやや劣るプラスチック基板等の基板を用いた場合には、後工程で加わる熱に対する熱緩衝膜として作用したり、例えば後工程で形成した膜が有する応力を緩和させる応力緩衝膜として作用したり、例えば基板１０内の不純物がＴＦＴに侵入するのを防ぐバリア膜として作用したりする膜である。バッファ膜１２は、ＴＦＴが形成される半導体素子部２とアライメントマーク４が形成されるアライメントマーク部３とに好ましく形成される膜であるが、それ以外の領域には形成されていてもいなくてもよく、基板１０上の全面に形成されていてもよい。なお、図３（Ｂ）に示す例では、バッファ膜１２を全面に形成している。このバッファ膜１２は、バッファ膜１２と基板１０との密着性がよい場合には、上記のような無機密着膜１１を介することなく基板１０上に直接設けられる。
【００３６】
バッファ膜１２は、酸化ケイ素、窒化ケイ素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウム及び酸窒化ケイ素等の群から選択されるいずれかの材料で形成されることが好ましいが、特に成膜の容易さの観点からは、酸化ケイ素が好ましい。
【００３７】
バッファ膜１２の厚さは特に限定されず、実際に形成する膜の材質によってその範囲は若干異なるが、その厚さとしては、通常、１００ｎｍ以上１０００ｎｍ以下の範囲内であることが好ましく、成膜時間の点からは１００ｎｍ以上５００ｎｍ以下の範囲内であることがより好ましい。
【００３８】
バッファ膜１２の形成には、ＲＦマグネトロンスパッタリング法、プラズマＣＶＤ法等の各種の方法で形成することができるが、実際には、膜を構成する材質に応じた好ましい方法が採用される。通常はＲＦマグネトロンスパッタリング法が好ましく用いられる。
【００３９】
次に、図３（Ｃ）に示すように、バッファ膜１２上にノンドープの非晶質シリコン膜２１ａを形成する。この非晶質シリコン膜２１ａは、ＲＦマグネトロンスパッタリング法やＣＶＤ法等の各種の方法で成膜可能である。例えばＲＦマグネトロンスパッタリング法で非晶質シリコン膜を成膜する場合には、例えば、成膜温度：室温、成膜圧力：０．２Ｐａ、ガス：アルゴンの成膜条件で例えば厚さ５０ｎｍの厚さで成膜できる。なお、ＣＶＤ法で非晶質シリコン膜を成膜する場合も２５℃程度の成膜温度で成膜可能であるが、原料ガスとしてＳｉＨ４が使用されるので、成膜後に約４００℃の脱水素処理（真空中で１時間程度）が必要となる。なお、上記のバッファ膜１２は、この脱水素処理時に加わる熱に対するバッファ膜として作用することが好ましい。
【００４０】
非晶質シリコン膜２１ａ上には酸化ケイ素膜（図示しない）を形成することが好ましい。この酸化ケイ素膜は、例えばＲＦマグネトロンスパッタリング法で厚さ５０〜１５０ｎｍ程度に形成され、後述のレーザー照射、マスクパターンの形成、イオン注入、レーザー活性化等の工程において非晶質シリコン膜２１ａ又は多結晶シリコン膜２１ｐを保護するように作用する。なお、このシリコン膜（図示しない）は、少なくとも後述の多結晶シリコン膜１３の欠陥処理工程前に、例えば２％ＨＦ溶液を用いたウエットエッチングにより除去される。
【００４１】
次に、図３（Ｄ）に示すように、レーザー照射２２を行って非晶質シリコン膜２１ａを多結晶化して低抵抗の多結晶シリコン膜２１ｐに変化させる。レーザー照射２２は、非晶質シリコン膜２１ａを多結晶化させて多結晶シリコン膜２１ｐにする結晶化手段であり、ＸｅＣｌエキシマレーザー、ＣＷ（Continuous  Wave）レーザー等の種々のレーザーを用いて行うことができる。例えば、波長３０８ｎｍのＸｅＣｌエキシマレーザーを用いて結晶化を行う場合には、一例として、パルス幅：３０ｎsec（ＦＷＨＭ（半値幅）：full  width  at  half-maximum）、エネルギー密度：２００〜３００ｍＪ／ｃｍ２、室温の条件下で行うことができる。なお、上記のバッファ膜１２は、この工程で加わるレーザー照射時の熱を緩衝させるバッファ膜として作用することが好ましい。
【００４２】
次に、図３（Ｅ）に示すように、多結晶シリコン膜２１ｐ上にマスクパターンを形成する。このマスクパターンは、多結晶シリコン膜２１ｐの半導体素子部２に多結晶シリコン半導体膜（ソース側拡散膜１３ｓ及びドレイン側拡散膜１３ｄ）を形成するためのマスクパターンＡと、多結晶シリコン膜２１ｐのアライメントマーク部３にアライメントマーク４を形成するためのマスクパターンＢとを挙げることができる。こうしたマスクパターンＡ，Ｂは、マスク層２３によって形成されるが、そうしたマスク層２３は、酸化ケイ素膜等の無機膜をパターニングして形成したり、レジスト膜をパターニングして形成したりすることができ、後述のイオン注入を遮蔽するように作用する。なお、アライメントマーク４を形成するためのマスクパターンＢは、例えば図２に示すようなパターンを形成するためのマスクパターンであり、図２中の符号６ｐの形状でマスク層２３が形成され且つ符号６ａの形状でマスク層２３が形成されていないパターンである。
【００４３】
マスク層２３は、厚さ１００ｎｍ〜３００ｎｍ程度の酸化ケイ素膜等の無機膜や、厚さ７００ｎｍ程度のレジスト膜で形成することができる。無機膜は、スパッタリング法等の成膜手段で形成し、その後、フォトリソグラフィでパターニングされる。一方、レジスト膜は、例えば各種のポジ型フォトレジスト等で形成することができる。なお、無機膜をフォトリソグラフィでパターニングする場合にも同様のレジスト膜が用いられ、そうしたレジスト膜はスピンナー等の手段で全面に塗布し、乾燥硬化させて形成される。形成されたレジスト膜は、フォトマスクを介して露光し、所定のレジスト除去剤で現像してパターニングされる。なお、このときのフォトマスクは、上述したマスクパターンＡ，Ｂを形成することができるフォトマスクであり、例えばガラス基板上にクロムパターンが形成されたものを用いることができる。
【００４４】
次に、図３（Ｅ）に示すように、マスクパターンＡ，Ｂ上からイオン注入２４を行う。イオン注入２４は、例えば、リン（Ｐ）を注入電圧：１０ｋｅＶ、室温下で、５×１０１４イオン／ｃｍ２〜２×１０１５イオン／ｃｍ２のドーズ量となるように注入される。イオン注入量（ドーズ量）が５×１０１４イオン／ｃｍ２未満では、結晶相の多結晶シリコン膜２１ｐから非晶質相の非晶質シリコン膜２１ａに変化せず、後述のように十分なコントラストが得られない。一方、２×１０１５イオン／ｃｍ２を上限としたのは、前記の範囲内のイオン注入量（ドーズ量）によって結晶相から非晶質相に十分に変化するので、その上限値を超えてもコントラストに大きな差がないためである。注入元素としては、リンの他、ホウ素、アンチモン、ヒ素等、多結晶シリコン膜にイオン注入できる公知のものを任意に選択して注入してもよい。
【００４５】
こうしたイオン注入によってマスクパターンＡ，Ｂが形成されていない部分（露出部）にイオンが注入されると、多結晶シリコン膜２１ｐは結晶相から非晶質相に変化して非晶質シリコン膜２１ａになる。一方、マスクパターンＡ，Ｂが形成されている部分では、マスクパターンＡ，Ｂ上からイオン注入が行われてもイオンは多結晶シリコン膜２１ｐには到達しないので、その部分の多結晶シリコン膜２１ｐは非晶質に変化しない。なお、多結晶シリコン膜２１ｐが非晶質に変化しないためのマスクパターンＡ，Ｂ（マスク層２３）の厚さは、上記イオン注入条件では１００ｎｍ以上であればよい。
【００４６】
アライメントマーク部３では、イオン注入によって、シリコン膜の少なくとも表面に、多結晶シリコン相（多結晶シリコン膜２１ｐ）と非晶質シリコン相（非晶質シリコン膜２１ａ）とからなる異なるシリコン相で図形化されたアライメントマーク４が形成される（図１、図２を参照）。ここで、「少なくとも表面」としたのは、アライメントマーク４のコントラストを認識することができるためには、表面がコントラストの違いを認識できる程度の異なるシリコン相であればよいためであるが、実際には厚さ方向の全てが異なるシリコン相となっていることが好ましい。
【００４７】
次に、図３（Ｆ）に示すように、マスクパターンＡ，Ｂ通りに形成された多結晶シリコン膜２１ｐ及び非晶質シリコン膜２１ａをレーザーアニールして活性化させ、イオン注入により非晶質相に変化した非晶質シリコン膜２１ａを再結晶化させて多結晶シリコン膜２１ｐに変化させる。このとき、半導体素子部２のみを活性化し、非晶質シリコン膜２１ａを再結晶化させてソース側拡散膜１３ｓ及びドレイン側拡散膜１３ｄを形成する。その結果、ソース側拡散膜１３ｓとドレイン側拡散膜１３ｄとの間の多結晶シリコン膜２１ｐは、チャネル膜１３ｃとなる。ここで、レーザーアニールとは、レーザー等のエネルギービーム２５を照射して再結晶化する処理であり、必ずしもレーザーを用いるものでなくてもよい。
【００４８】
一方、アライメントマーク部３は活性化を行わない。アライメントマーク部３を活性化せず、半導体素子部２のみを活性化させるためには、図３（Ｆ）に示すように、アライメントマーク部３を遮蔽した後に半導体素子部２を活性化処理する。その結果、アライメントマーク部３では、異なるシリコン相で図形化されたシリコン膜はそのままの状態で残ることになる。このように、活性化処理する工程の際に、エネルギービーム２５を遮蔽する遮蔽板やエネルギービーム２５を吸収する吸収板等のマスク部材７を、アライメントマーク部３とエネルギービーム２５との間に配置する簡単な方法によって、アライメントマークを形成することができる。
【００４９】
活性化処理のためのエネルギービーム２５としては、例えば波長３０８ｎｍのＸｅＣｌエキシマレーザーを用いることができ、一例として、パルス幅：３０ｎsec（ＦＷＨＭ）、エネルギー密度：１５０〜２５０ｍＪ／ｃｍ２、室温の条件下で行うことができる。
【００５０】
次に、図３（Ｇ）に示すように、マスク層２３を除去する。マスク層２３を酸化ケイ素で形成した場合には、例えばフッ化水素液等を用いたウエットエッチングで除去することができる。また、マスク層２３をレジストで形成した場合には、プラズマアッシング法で除去することができる。なお、図３（Ｃ）で示した工程において、非晶質シリコン膜２１ａ上に酸化ケイ素膜（図示しない）を形成した場合には、上記同様、フッ化水素液等を用いたウエットエッチングで除去することができる。
【００５１】
プラズマアッシング法は、プラズマ化した酸素ガスとレジストとを反応させ、有機物であるレジストを炭酸ガスや水に分解（灰化）して除去する方法である。このプラズマアッシング法は、プラズマアッシャと呼ばれる市販の装置（図示しない）を用い、例えば、ガス：酸素ガス、ガス流量：６０ｓｃｃｍ、印加電力：５００Ｗ、圧力：６．６Ｐａ、処理時間：１０分間、の条件で行うことができる。具体的には、チャンバー内を所定の酸素ガス雰囲気とした後、カソード電極板上にＴＦＴ作製工程中の基板を載せ、そのカソード電極板と、対向するアノード電極との間にＲＦ発信器で高周波電圧を印加することにより、酸素プラズマを発生させる装置を用いる。
【００５２】
次に、図４（Ｈ）に示すように、半導体素子部２のシリコン膜とアライメントマーク部３のシリコン膜とをアイランド化する。アイランド化は、シリコン膜をフォトリソグラフィによって行うが、通常、マスクを形成した後にドライエッチングして行われる。このときのエッチングガスとしては、ＳＦ６等を用いることができる。なお、アライメントマーク部３のシリコン膜５をアイランド化することによって、異なるシリコン相（多結晶シリコン相６ｐと非晶質シリコン相６ａ）で図形化されたシリコン膜からなるアライメントマーク４が表れる。
【００５３】
上記のアイランド化を行った後には、通常、多結晶シリコン半導体膜（１３ｓ，１３ｃ，１３ｄ）の欠陥を低減処理するための酸素プラズマによる欠陥処理が施される。酸素プラズマ処理は、一例として、ＲＦ１００Ｗ、１Ｔｏｒｒ（１３３Ｐａ）、１５０℃の条件下で行われ、その後においては、１２０℃の条件下での乾燥処理が施される。なお、以下の工程は、専ら半導体素子部２の形成工程であり、アライメントマーク部３には関与しない工程であるので、アライメントマーク部３の説明を省くとともに、図４中でもその記載を省略する。
【００５４】
次に、図４（Ｉ）に示すように、ソース側拡散膜１３ｓ、チャネル膜１３ｃ及びドレイン側拡散膜１３ｄを含む全面にゲート絶縁膜１４を形成する。ゲート絶縁膜１４の形成方法は、例えばＲＦマグネトロンスパッタリング装置を用い、８インチのＳｉＯ２ターゲットに投入電力：１．０ｋＷ（＝３Ｗ／ｃｍ２）、圧力：１．０Ｐａ、ガス：アルゴン＋Ｏ２（５０％）の成膜条件で厚さ約１００ｎｍの酸化ケイ素膜を形成する。
【００５５】
次に、図４（Ｊ）に示すように、ソース側拡散膜１３ｓ及びドレイン側拡散膜１３ｄ上のゲート絶縁膜１４をレジストプロセスを用いて選択的にエッチングすることにより、コンタクトホール２６を形成する。例えば、ゲート絶縁膜１４上にレジスト等のマスク層を形成した後、フォトマスクを用いたレジストプロセスにより露光・現像してマスク層をパターニングする。そのパターニングにより露出したコンタクトホール形成部のゲート絶縁膜１４を、例えば２％ＨＦ溶液を用いてウエットエッチングしてコンタクトホール２６を形成し、その後、上記同様のレジスト剥離処理やプラズマアッシングによりマスク層を除去する。
【００５６】
次に、図４（Ｋ）に示すように、高圧水蒸気２８による処理を行って多結晶シリコン半導体膜１３（１３ｓ，１３ｃ，１３ｄ）のシリコン膜中の欠陥及び界面欠陥をターミネートする。例えば、０．５ＭＰａ・１５０℃程度の高圧水蒸気処理により、シリコン表面のダングリングボンドを終端し、多結晶シリコン半導体膜１３とゲート絶縁膜１４との界面のリークパスをなくす方法がとられる。
【００５７】
次に、図４（Ｌ）に示すように、全面に例えば厚さ５０ｎｍ以上のアルミニウム（Ａｌ）膜等を蒸着した後、ウエットエッチングによりパターニングして、ソース電極１５ｓ、ドレイン電極１５ｄ及びゲート電極１５ｇを形成する。なお、電極材料は、アルミニウムの他、銅（Ｃｕ）、その他の導電性材料であってもよく、スパッタリング等の他の成膜プロセスにより形成してもよい。
【００５８】
次に、図４（Ｋ）に示すように、半導体素子部２とアライメントマーク部３を含む素子全体を覆うように保護膜１８を形成する。保護膜１８としては、酸化ケイ素膜を好ましく挙げることができる。保護膜１８は、例えばＲＦマグネトロンスパッタリングにより、約２０ｎｍ程度の厚さで形成することが好ましい。こうして図４（Ｍ）に示す一態様の半導体装置１が製造される。
【００５９】
なお、図３及び図４に示す工程は、図１に示す半導体装置１の１５０℃プロセスにおける製造例であるが、本発明の半導体装置１は、図示の工程例に限定されず、種々の変形態様で形成することができる。
【００６０】
以上説明したように、図１及び図２に例示した本発明の半導体装置１によれば、基板１０上に形成されたアライメントマーク４は、少なくとも表面が異なるシリコン相（多結晶シリコン相６ｐと非晶質シリコン相６ａ）で図形化されたシリコン膜で構成されているが、こうした異なる相構造は、アライメントマーク４を形成する部位の多結晶シリコン膜２１ｐ上にマスクパターンＢを設けた後にイオン注入することにより得ることができるので、基板１０上に形成したシリコン膜をドライエッチングしてアライメントマークを形成するという従来のような付加工程を必要としない構造形態を呈している。その結果、本発明の半導体装置１は、歩留まり悪化の一因となるドライエッチング工程を省いて得られることから、歩留まりと精度のよいものとすることができる。
【００６１】
アライメントマーク部３に形成した、異なる相（６ａ，６ｐ）で図形化されたシリコン膜は、十分なコントラスト差を有しているので、アライメントマーク４として好ましく利用できる。このときのコントラスト差は、目視によっても両相（６ａ，６ｐ）の差を十分に識別可能であるが、反射スペクトルで測定した場合であってもその差は顕著であり、装置計測によっても十分に識別することができる。
【００６２】
反射スペクトルは、分光光度計（島津製作所製、型番：ＵＶ−３１００ＰＣ）等で評価でき、上記した多結晶シリコン相６ｐと非晶質シリコン相６ａとの反射スペクトル差は、図５及び下記の表１で示した実験結果に基づけば、３０％以上６０％以下の範囲であることが好ましく、３９％以上５５％以下の範囲であることがより好ましい。反射スペクトル差が３０％未満では、アライメントマークとして使用可能なコントラストを得にくくなる。なお、反射スペクトル差の上限は特に限定されず、その値が大きければコントラストも大きくなるので望ましいが、多結晶シリコン相６ｐと非晶質シリコン相６ａとを実際に形成した場合の多くは、可視光域で測定した反射スペクトル差の最大値が６０％程度であったため、その上限を６０％としている。より好ましい反射スペクトル差の範囲を３９％以上５５％以下としたのは、本発明ではこうした範囲になる多結晶シリコン相６ｐと非晶質シリコン相６ａとを容易に得ることができるためであるとともに、実験結果ではその範囲でコントラストが十分であったためであり、その結果、この範囲の反射スペクトル差を有するアライメントマーク部３は、結晶シリコン相６ｐと非晶質シリコン相６ａとの十分なコントラストを得ることができ、マスクの位置決め等を正確に行うことができる。
【００６３】
上記の反射スペクトル差の範囲は以下の結果から特定した。図５は、後述の実施例１で得られた多結晶シリコン相の反射スペクトルと非晶質シリコン相の反射スペクトルを示したグラフである。後述の実施例１で得られたアライメントマーク部３において、多結晶シリコン相６ｐの反射スペクトルと非晶質シリコン相６ａの反射スペクトルを分光光度計（島津製作所製、型番：ＵＶ−３１００ＰＣ）で測定した。その結果、図５及び下記の表１に示すように、可視領域の各波長において、反射スペクトル差の絶対値（％）はそれぞれ異なっていた。この結果をもとに、光学フィルターを用いて表１に示す４００ｎｍ〜８００ｎｍの範囲を２５ｎｍ毎の波長光とし、各々の波長光を照射したときのアライメントマーク部３をカメラで撮影してモニターに表示した。表示されたアライメントマーク部３のコントラストを目視観察したところ、３０％以上６０％以下の範囲であることが好ましく、３９％以上５５％以下の範囲であることがより好ましいという結果が得られた。なお、１０％〜３０％の間であっても、多結晶シリコン相６ｐと非晶質シリコン相６ａとの境界部分を強調する画像処理を行えば、上記のより好ましい範囲（３９％以上５５％以下）と同程度の識別性を持たせることも可能であった。
【００６４】
具体的には、表１に示すように、反射スペクトル差の絶対値（％）が３０％以上となる４００ｎｍ〜４４０ｎｍの光を照射したときのアライメントマーク部３は、モニターにコントラストよく表示されたが、反射スペクトル差の絶対値（％）が３０％未満となる４５０ｎｍ〜５００ｎｍの光を照射したときのアライメントマーク部３は、モニターに十分ではないコントラストで表示された。同様に、反射スペクトル差の絶対値（％）が３０％以上となる５１０ｎｍ〜６１０ｎｍの光を照射したときのアライメントマーク部３は、モニターにコントラストよく表示されたが、反射スペクトル差の絶対値（％）が３０％未満となる６２０ｎｍ〜８００ｎｍの光を照射したときのアライメントマーク部３は、モニターに十分ではないコントラストで表示された。特にコントラストの良い範囲は、反射スペクトル差の絶対値（％）が３９％以上５５％以下の範囲であり、この実験では、５２０ｎｍ〜６００ｎｍの光を照射したときに得られた。
【００６５】
なお、反射スペクトル差は絶対値であればよく、多結晶シリコン相６ｐと非晶質シリコン相６ａとのいずれの反射率が高くても低くてもよい。また、この結果は、実施例１で得られたアライメントマーク部３での結果であるので、反射スペクトル差は上記の範囲内であれば波長は特に限定されるものではなく、上記範囲内（３０％以上６０％以下の範囲が好ましく、３９％以上５５％以下の範囲がより好ましい）となる波長を照射してモニターに表示し、アライメントを行えばよい。
【００６６】
【表１】
0005125436.tif 000002
【００６７】
また、図３及び図４に例示した本発明の半導体装置１の製造方法では、マスクパターンＡ，Ｂ上からイオン注入して、そのマスクパターンＡ，Ｂで覆われていない多結晶シリコン膜の露出部の少なくとも表面を非晶質シリコン相に変化させる工程によって、アライメントマーク部に形成されたシリコン膜の少なくとも表面にアライメントマーク（多結晶シリコン相と非晶質シリコン相とからなる異なるシリコン相で図形化されたマーク）を形成する。したがって、本発明の製造方法によれば、従来のように、基板上に形成したシリコン膜をドライエッチングしてアライメントマークを形成するという付加工程を必要としないので、歩留まり悪化の一因となるドライエッチング工程を有さないことから、歩留まり向上と精度向上をもたらす製造方法とすることができる。
【００６８】
また、本発明の製造方法は、アライメントマーク部３をマスク部材７で遮蔽した後に、半導体素子部２をレーザーアニール（エネルギービーム２５）で活性化処理するので、異なるシリコン相（６ａ，６ｐ）で図形化されたシリコン膜はそのままの状態で残ることになる。その結果、活性化処理する工程の際に、レーザーを遮蔽又は吸収するマスク部材７を、アライメントマーク部３とエネルギービーム２５との間に配置する簡単な方法によって、アライメントマーク４を形成することができる。こうしたアライメントマーク４によって、多結晶シリコン半導体膜１３の次に形成するゲート絶縁膜形成用マスクの位置決めを正確に行うことができ、さらにその後に形成する各種の膜の形成をも正確に行うことができる。
【実施例】
【００６９】
以下、実施例と比較例により本発明をさらに詳しく説明する。なお、本発明は以下の実施例に限定されるものではない。
【００７０】
（実施例１）
試料基板１０として厚さ０．２ｍｍで５０ｍｍ×５０ｍｍのポリエーテルサルホン（ＰＥＳ）基板を用い、その基板上に、無機密着膜１１としてのアルミニウム膜をＤＣスパッタリング法（成膜圧力０．２Ｐａ、アルゴン雰囲気、投入電力１ｋＷ、成膜時間１０秒）により、厚さ５ｎｍ形成した後、さらにバッファ膜１２としての酸化シリコン膜をＲＦマグネトロンスパッタリング法（成膜圧力０．３Ｐａ（アルゴンガス：酸素ガス＝３：１）、投入電力２ｋＷ、成膜時間２時間）により厚さ５００ｎｍとなるように形成した。次いで、バッファ膜１２上に非晶質シリコン膜２１ａをＲＦマグネトロンスパッタリング法（成膜温度：室温、成膜圧力：１．０Ｐａ、アルゴン雰囲気）により厚さ５０ｎｍとなるように形成した。
【００７１】
その後、レーザー照射２２を行って非晶質シリコン膜２１ａを多結晶化して低抵抗の多結晶シリコン膜２１ｐに変化させた。レーザー照射２２は、波長３０８ｎｍのＸｅＣｌエキシマレーザー（パルス幅：３０ｎsec（ＦＷＨＭ）、エネルギー密度：３２５ｍＪ／ｃｍ２）を室温の条件下で行った。次に、多結晶シリコン膜２１ｐ上に厚さ１００ｎｍの酸化ケイ素膜をマスク層２３として形成した後、そのマスク層２３をフォトリソグラフィにより所定のパターンにパターニングして図２（Ａ）及び図３（Ｅ）に示す形態のマスクパターンＡ，Ｂを形成した。次に、そのマスクパターンＡ，Ｂ上から、リン（Ｐ）を注入電圧：１０ｋｅＶ、室温下で、５×１０14イオン／ｃｍ２のドーズ量となるようにイオン注入した。
【００７２】
次に、半導体素子部２のみをレーザーアニールを行って、イオン注入により非晶質相に変化した非晶質シリコン膜２１ａを再結晶化させて多結晶シリコン膜２１ｐに変化させた。アライメントマーク部３については、エネルギービーム２５を遮蔽するマスク部材７をアライメントマーク部３に配置して再結晶化が生じないようにした。このときのエネルギービーム２５としては、波長３０８ｎｍのＸｅＣｌエキシマレーザー（パルス幅：３０ｎsec（ＦＷＨＭ）、エネルギー密度：２２５ｍＪ／ｃｍ２、室温）を用いた。次に、マスク層２３を、２％フッ化水素液で除去した後、半導体素子部２のシリコン膜とアライメントマーク部３のシリコン膜とを、マスクを形成した後にＳＦ６でドライエッチングするフォトリソグラフィによってアイランド化した。次に、多結晶シリコン半導体膜（１３ｓ，１３ｃ，１３ｄ）の欠陥を低減処理するための酸素プラズマによる欠陥処理を、ＲＦ１００Ｗ、１Ｔｏｒｒ（１３３Ｐａ）、１５０℃の条件下で行った。
【００７３】
次に、ソース側拡散膜１３ｓ、チャネル膜１３ｃ及びドレイン側拡散膜１３ｄを含む全面に厚さ１００ｎｍのゲート絶縁膜１４を形成した。このゲート絶縁膜１４は、ＲＦマグネトロンスパッタリング装置を用い、８インチのＳｉＯ２ターゲットに投入電力：１．０ｋＷ（＝３Ｗ／ｃｍ２）、圧力：１．０Ｐａ、ガス：アルゴン＋Ｏ２（５０％）の成膜条件で形成した。次に、そのゲート絶縁膜１４をレジストプロセスを用いて選択的にエッチングし、コンタクトホール２６を形成し、その後、０．５ＭＰａ・１５０℃の高圧水蒸気処理を行った。次に、全面に厚さ５０ｎｍ以上のアルミニウム（Ａｌ）膜を蒸着した後、ウエットエッチングによりパターニングして、ソース電極１５ｓ、ドレイン電極１５ｄ及びゲート電極１５ｇを形成し、その後、半導体素子部２とアライメントマーク部３を含む素子全体を覆うように、厚さ２０ｎｍの酸化ケイ素膜を保護膜１８として形成した。
【００７４】
こうして実施例１の半導体装置１を作製した。得られた半導体装置１のアライメントマーク部３には、イオン注入によってシリコン膜に多結晶シリコン相（多結晶シリコン膜２１ｐ）と非晶質シリコン相（非晶質シリコン膜２１ａ）とからなる異なるシリコン相で図形化された、図２（Ａ）に示す態様のアライメントマーク４が形成された。このアライメントマーク４は、目視により観察したところ、多結晶シリコン相６ｐと非晶質シリコン相６ａとの境界が明確にわかる程度のコントラストで形成されていた。また、そのアライメントマーク４の反射スペクトルを分光光度計（島津製作所製、型番：ＵＶ−３１００ＰＣ）で測定したところ、図５に示すように、波長５５０ｎｍにおいて、多結晶シリコン相の反射スペクトルは６４．７％であり、非晶質シリコン相の反射スペクトルは１３．４％であり、その反射スペクトル差は、５１．３％であった。
【図面の簡単な説明】
【００７５】
【図１】本発明の半導体装置の一例を示す断面図である。
【図２】本発明の半導体装置のアライメントマーク部に形成されたアライメントマークの例を示す平面図である。
【図３】本発明の半導体装置の製造工程を示す説明図である。
【図４】本発明の半導体装置の製造工程を示す説明図である。
【図５】実施例１で得られた多結晶シリコン相の反射スペクトルと非晶質シリコン相の反射スペクトルを示したグラフである。
【符号の説明】
【００７６】
１  半導体装置
２  半導体素子部
３  アライメントマーク部
４  アライメントマーク
５  シリコン膜
６ａ  非晶質シリコン相
６ｐ  多結晶シリコン相
７  マスク部材
１０  基板
１１  無機密着膜
１２  バッファ膜
１３  多結晶シリコン半導体膜
１３ｓ  ソース側拡散膜
１３ｃ  チャネル膜
１３ｄ  ドレイン側拡散膜
１４  ゲート絶縁膜
１５ｓ  ソース電極
１５ｇ  ゲート電極
１５ｄ  ドレイン電極
１８  保護膜
２１ａ  非晶質シリコン膜
２１ｐ  多結晶シリコン膜
２２  レーザー照射
２３  マスク層
２４  イオン注入
２５  エネルギービーム
２６  コンタクトホール
２８  高圧水蒸気
Ａ，Ｂ  マスクパターン
【図１】
0005125436.tif 000003
【図２】
0005125436.tif 000004
【図３】
0005125436.tif 000005
【図４】
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【図５】
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