(57)【特許請求の範囲】
【請求項１】
集積回路の入力ポートにおける消費電力を低減するための回路であって、前記回路は、
前記集積回路の複数の入力ポートにそれぞれ対応して結合され、前記集積回路に結合されるメモリからの複数の入力データ信号を受けるための複数の受信機回路と、
前記複数の受信機回路に結合されたバイアス電流発生器とを備え、前記バイアス電流発生器は、前記複数の受信機回路の各受信機回路に対してバイアス電圧を与えて前記バイアス電流発生器における電流を前記受信機回路各々にミラーし、前記バイアス電流発生器は前記複数の受信機回路の各受信機回路の速度を設定するプログラム可能素子を備え、
前記複数の受信機回路の各受信機回路は前記複数の入力データ信号の対応の入力データ信号に基づいて出力データ信号を生成する、回路。
【請求項２】
前記バイアス電流発生器はバンドギャップ電圧を受けるように結合された第１の増幅器を含む、請求項１に記載の回路。
【請求項３】
前記第１の増幅器の出力は、第１の固定電流を発生するための第１の電流経路に結合される、請求項２に記載の回路。
【請求項４】
前記第１の固定電流は、前記第１の電流経路における抵抗器に基づく、請求項３に記載の回路。
【請求項５】
前記プログラム可能素子は前記抵抗器を備え、前記第１の電流経路における前記抵抗器の値は、前記第１の固定電流に対して所定の電流を発生するように選択される、請求項４に記載の回路。
【請求項６】
前記第１の増幅器の出力に結合された第２の電流経路をさらに含み、前記第１の固定電流は前記第２の電流経路においてミラーされる、請求項３に記載の回路。
【請求項７】
前記第２の電流経路に結合された第２の増幅器をさらに含み、前記第２の増幅器は前記バイアス電圧を発生する、請求項６に記載の回路。
【請求項８】
集積回路の入力ポートにおける消費電力を低減する方法であって、前記方法は、
複数の受信機の各受信機の速度を決定するようにプログラム可能素子を設定するステップと、
固定電圧を受けるステップと、
電流ミラー回路の第１の経路に前記固定電圧に基づく第１の固定電流を発生するステップと、
前記電流ミラー回路の第２の経路に第２の固定電流を発生するステップと、
前記集積回路の複数の入力ポートにそれぞれ対応して結合される複数の受信機に前記第２の固定電流に基づく基準電圧を結合するステップと、
メモリから前記集積回路に結合される複数の入力データ信号を受けるための前記複数の受信機の各受信機に前記基準電圧に基づく固定電流を発生するステップと、
前記複数の受信機の各受信機において前記複数の入力データ信号に基づいて出力データ信号を生成するステップとを備える、方法。
【請求項９】
前記固定電圧を受けるステップは、バンドギャップ電圧を受けるステップを含む、請求項８に記載の方法。
【請求項１０】
前記固定電圧に基づく第１の固定電流を発生するステップは、前記プログラム可能素子として抵抗器を前記電流ミラー回路の第１の経路に設けるステップを含む、請求項８または９に記載の方法。
【請求項１１】
前記固定電圧に基づく第１の固定電流を発生するステップは、前記固定電圧および前記抵抗器のノードの電圧を受けるように結合された第１の差動増幅器を用いるステップを含む、請求項１０に記載の方法。
【請求項１２】
前記第２の固定電流に基づく基準電圧を結合するステップは、前記電流ミラー回路の第２の経路のノードの電圧および前記第１の差動増幅器の出力に結合された第２の差動増幅器を用いるステップを含む、請求項１１に記載の方法。
【請求項１３】
前記第１の固定電流を発生するステップは、前記複数の受信機の必要速度に基づいて第１の固定電流を発生するステップを含む、請求項８から１２のいずれか１つに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、一般的には集積回路に関し、より特定的には集積回路の入力ポートにおける消費電力を低減するための回路および方法に関する。
【背景技術】
【０００２】
発明の背景
集積回路はどの電子装置にとっても重要な部分である。バッテリ電源に依存する電子装置の増加に伴い、集積回路における消費電力の低減が重要である。電力を消費する電子装置の１つの部分として、入力信号を受けるようにまたは出力信号を発生するように結合された入力／出力（Ｉ／Ｏ）部がある。特定の回路でおよび集積回路全体で必要な電力は、集積回路に関連する、ＰＶＴとしても知られているプロセス（process）、電圧（voltage）および温度（temperature）によって変化し得る。すなわち、集積回路のトランジスタといった構成要素の製造に使用されるプロセス、集積回路に印加される電源電圧、または集積回路もしくは集積回路の一部の温度に応じて、所与の回路の消費電力は変化するであろう。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
Ｉ／Ｏポートを実現するための従来の回路および方法は、各Ｉ／Ｏポートにローカルバイアス増幅器を使用する。こういったローカルバイアス増幅器は、集積回路上のさらなる領域を占めるばかりでなく、さまざまなＰＶＴの組合せに対して消費電力が大きい。より具体的には、消費電力は、装置に印加される電源電圧に応じて変化するであろう。消費電力を低減するには、ＰＶＴ変数の変動とは無関係の回路を設けることが有効である。
【課題を解決するための手段】
【０００４】
発明の概要
集積回路の入力ポートにおける消費電力を低減するための回路は、集積回路に結合される入力信号を受けるための集積回路の複数の受信機回路と、複数の受信機回路に結合されたバイアス電流発生器とを備え、バイアス電流発生器は、複数の受信機回路の各受信機回路に対してバイアス電圧を与えてバイアス電流発生器における電流を受信機回路各々にミラーする。
【０００５】
この回路において、バイアス電流発生器は、バンドギャップ電圧を受けるように結合された第１の増幅器を含み得る。第１の増幅器の出力は第１の固定電流を発生するための第１の電流経路に結合し得る。第１の固定電流は、第１の電流経路における抵抗器に基づき得る。第１の電流経路における抵抗器の値は、第１の固定電流に対して所定の電流を発生するように選択し得る。この回路はさらに、第１の増幅器の出力に結合された第２の電流経路を含み得る。第１の固定電流は第２の電流経路にミラーされる。加えて、この回路はさらに、第２の電流経路に結合された第２の増幅器を含み得る。第２の増幅器はバイアス電圧を発生し得る。
【０００６】
代替の実施の形態に従うと、集積回路の入力ポートにおける消費電力を低減するための回路は、集積回路に結合される入力信号を受けるための集積回路の複数の受信機回路と、複数の受信機回路に結合されたバイアス電流発生器とを備え、バイアス電流発生器は、第１の固定電圧を受けるように結合され第１の固定電流を発生する第１の増幅器と、第１の固定電流に基づく基準電圧を発生するように結合された第２の増幅器とを含み、バイアス電流発生器は、複数の受信機回路の各受信機回路に対して基準電圧を与える。
【０００７】
この代替の実施の形態において、第１の固定電圧はバンドギャップ電圧を含み得る。第１の固定電流は第１の電流経路における抵抗器に基づき得る。第１の電流経路における抵抗器の値は、第１の固定電流に対して所定の電流を発生するように選択し得る。複数の受信機回路は電圧基準入力回路を含み得る。電圧基準入力回路は、ランダムアクセスメモリからデータを受けるように結合された入力を含み得る。集積回路はプログラマブルロジックを有する装置を含み得る。
【０００８】
集積回路の入力ポートにおける消費電力を低減する方法も開示される。この方法は、固定電圧を受けるステップと、電流ミラー回路の第１の経路に固定電圧に基づく第１の固定電流を発生するステップと、電流ミラー回路の第２の経路に第２の固定電流を発生するステップと、第２の固定電流に基づく基準電圧を集積回路の複数の受信機に結合するステップと、集積回路に結合される入力信号を受けるための複数の受信機の各受信機に固定電流を発生するステップとを含み、複数の受信機における固定電流は基準電圧に基づく。
【０００９】
この方法において、固定電圧を受けるステップは、バンドギャップ電圧を受けるステップを含み得る。固定電圧に基づく第１の固定電流を発生するステップは、抵抗器を電流ミラーの第１の経路に与えるステップを含み得る。固定電圧に基づく第１の固定電流を発生するステップは、固定電圧および抵抗器のノードの電圧を受けるように結合された第１の差動増幅器を用いるステップを含み得る。第２の固定電流に基づく基準電圧を結合するステップは、電流ミラーの第２の経路のノードの電圧および上記増幅器の出力に結合された第２の差動増幅器を用いるステップを含み得る。第１の固定電流を発生するステップは、複数の受信機の必要速度に基づいて第１の固定電流を発生するステップを含み得る。
【図面の簡単な説明】
【００１０】
【図１】本発明のある実施の形態に従う、集積回路の入力ポートにおける消費電力を低減するための回路のブロック図である。
【図２】本発明のある実施の形態に従う、図１の回路のバイアス電流発生器のブロック図である。
【図３】本発明のある実施の形態に従う、図１の回路の入力／出力ポートの受信機回路のブロック図である。
【図４】本発明のある実施の形態に従う、集積回路の入力ポートにおける消費電力を低減するための回路を実現するシステムである。
【図５】本発明のある実施の形態に従う、プログラマブルロジックを有する装置である。
【図６】本発明のある実施の形態に従う、図５の装置のコンフィギュラブルロジック素子のブロック図である。
【図７】本発明のある実施の形態に従う、集積回路の入力ポートにおける消費電力を低減する方法を示すフローチャートである。
【発明を実施するための形態】
【００１１】
図面の詳細な説明
まず図１を参照して、本発明のある実施の形態に従う、集積回路の入力ポートにおける消費電力を低減するための回路のブロック図が示される。装置１０２はメモリ１０４に結合される。この装置１０２は、以下でより詳細に述べるようにプログラマブルロジックを有する装置といった集積回路でもよい。このメモリ１０４は、ダブルデータレート（ＤＤＲ）同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）といったランダムアクセスメモリでもよい。装置１０２およびメモリ１０４は、別々の集積回路を含んでいてもよく、または１つの集積回路の一部であってもよい。装置１０２は、さまざまなＩ／Ｏポートを含む入力／出力バンク１０６を備え、より具体的にはさまざまな入力／出力ブロック（ＩＯＢ）を含む。コントローラＩＯＢブロック１０８は、ＤＤＲ  ＳＤＲＡＭに結合されるＤＤＲ制御信号のように、制御信号をメモリ１０４に結合できるようにする。データ経路ＩＯＢブロック１１０は、増幅器を含む複数の差動受信機を備える。具体的には、「ｎ」個のＶＲＥＦ受信機が図１に示されており、ＶＲＥＦ受信機１１２−１１８はそれぞれデータ信号データ０からデータｎを受けるように結合される。以下でより詳細に述べるように、ＶＲＥＦ受信機は、入力信号を受け、この入力信号を電圧基準と比較して入力における値を求める。しかしながら、以下で図４を参照しながら述べるように、本発明の回路および方法を、低電圧差動シグナリング（ＬＶＤＳ）受信機といった任意の差動受信機に応用してもよい。この装置１０２はまた、信号を、メモリ以外の、装置１０２外部の装置に結合するためのインフラストラクチャＩＯＢ１２０を含み得る。以下でより詳細に述べるように、バイアス電流発生器１２２は、基準電圧ノード１２３経由で基準電流をＶＲＥＦ受信機各々に発生できるようにする。
【００１２】
コントローラ１２４も入力／出力バンク１０６に結合されて制御信号を入力／出力バンク１０６に与える。最後に、データ経路制御回路１２６は、ＶＲＥＦ受信機経由でメモリ１０４からの読出およびメモリ１０４への書込を行なえるようにする。具体的には、データ読出回路１２８は、読出アドレスＦＩＦＯ１３０および読出データＦＩＦＯ１３２を含み、これは、データをデータ経路ＩＯＢから読出すことおよびユーザ出力データを発生することを可能にする。同様に、データ読出コントローラ１３４は読出制御信号をデータ経路ＩＯＢとやり取りし、データ書込回路１３６はユーザ入力データを受けデータおよび書込制御信号をデータ経路ＩＯＢに与える。
【００１３】
以下でより詳細に述べるように、図１の回路配置は、消費電力のＰＶＴ範囲を次のようにして改善する。上記変数の１つとしての電圧を、その消費電流が自身に印加される電源電圧の変化とは無関係のＶＲＥＦ受信機を設けることによって排除するのである。本発明のある実施の形態に従う回路および方法は、バイアス電流発生器を用いて定電流を発生し、この電流は電流ミラーを用いて複数のＩ／Ｏ受信機にミラーされる。以下でより詳細に述べる回路および方法は、ＰＶＴの変動を克服して消費電力を低減し、回路要件を、集積回路の複数の入力／出力ポートに対して１つのバイアス電流発生器を与えることによって減じ、Ｉ／Ｏポートに必要な速度に応じて調整し得るプログラマブルバイアス電流を与える。
【００１４】
次に図２を参照して、本発明のある実施の形態に従う、図１の回路のバイアス電流発生器１２２のブロック図が示される。２つの増幅器を使用して、複数の入力／出力ポートに結合される基準電圧を発生する。一方の増幅器は抵抗器を用いて基準電流を発生するのに使用され、もう一方の増幅器は基準ラインを駆動するのに使用される。第１の増幅器２０２の出力は、電流ミラーの２つの経路におけるトランジスタのゲートに結合される。具体的には、増幅器２０２の出力は、ｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタのゲートに結合される。このＰＭＯＳトランジスタのソースは電源電圧に結合されドレインは抵抗器２０６の第１の端子に結合され、抵抗器２０６の第２の端子は接地に結合される。増幅器２０２は、第１の入力で固定電圧を受けかつ抵抗器２０６の第１の端子の電圧を受けるように結合された差動増幅器を含む。
【００１５】
図２の回路は電流ミラーとして構成され、トランジスタ２０４および抵抗器２０６を含む第１の電流経路において生成された電流は、トランジスタ２０８およびトランジスタ２１０を含む第２の経路にミラーされる。具体的には、増幅器２０２の出力はＰＭＯＳトランジスタ２０８のゲートに結合され、ＰＭＯＳトランジスタ２０８のソースも電源電圧に結合される。トランジスタ２０８のドレインは、ソースが接地に結合されたｎ型金属酸化物半導体トランジスタ（ＮＭＯＳ）のドレインに結合される。トランジスタ２１０のドレインは、第２の差動増幅器２１２の第１の入力で自身のゲートに結合され、第２の差動増幅器２１２はまた、第２の入力としてこの増幅器の出力ＲＥＦＩを受けるように結合される。増幅器２１２の出力ＲＥＦＩは基準電圧を含み、この基準電圧が変化して電流ミラーの第２の経路における固定電流を維持する。図２の電流ミラーの構成は、バイアス電流発生器に対する負荷にかかわらず安定した電流源を提供し、ＶＲＥＦ受信機に印加される電源電圧の変動とは無関係である。以下で図３を参照しながら述べるように、電流ミラーの第２の経路における電流は、ＶＲＥＦ受信機各々にミラーされる。
【００１６】
本発明のある実施の形態に従うと、上記回路および方法は、増幅器の第１の入力に結合された１．２Ｖのバンドギャップ基準電圧を用いて、装置のプロセスおよび温度のみに依存する電流を発生する。すなわち、このバンドギャップ電圧は、バンドギャップ電圧がおよそ１．２５ボルトとなり得るシリコンチップの特性等のチップ材料の特性に基づく安定した電圧源である。この回路を、図５に示される装置といったプログラマブルロジックを有する装置の列に通常は見出される回路を含まないであろうチップの隅に配置してもよい。ＲＥＦＩピンはＶＲＥＦ受信機各々をバイアスするのに使用されるであろう。図示のようにＰＭＯＳトランジスタのゲートが同一電圧に結合されＮＭＯＳトランジスタがダイオードとして構成される、並列する２つの経路を電源電圧と接地との間に構成することによって、上記２つの経路における電流は、上記ＰＭＯＳトランジスタのゲート長およびゲート幅等の寸法が同一でありかつこれらＰＭＯＳトランジスタがゲート酸化物の厚み等の同一プロセスを用いて製造されると想定すれば、等しいであろう。示されているバイアス電流発生器は１つであるが、複数のバイアス電流発生器を用いてもよく、この場合各バイアス電流発生器は基準電流を複数のＶＲＥＦ受信機に与える。以下でより詳細に述べるように、抵抗器の値は電流ミラーにおける電流を決定するため、ＶＲＥＦ受信機の速度を決定することになる。ある実施の形態に従うと、抵抗器の値はプログラム可能でありしたがってアプリケーションの速度に応じて基準電流を増大／減少させて回路の要求を満たしてもよい。図２の特定の実施の形態は電流ミラーの一例を与えているが、本発明に従いその他の電流ミラー回路を用いてもよい。すなわち、信頼性のある固定電圧を用いて第１の電流を第１の経路において発生し第１の電流を第２の経路にミラーするのであればどのような電流ミラーを用いてもよく、電流ミラーにおいて生成された電流に基づく基準電圧を用いてＶＲＥＦ受信機をバイアスする。
【００１７】
次に図３を参照して、本発明のある実施の形態に従う、入力／出力ポートの受信機回路のブロック図が示される。図３の回路は、基準電圧ＶＲＥＦおよび入力データを受けるように結合されたＶＲＥＦ受信機を含み、入力データＩＮＤＡＴＡの値に基づく出力信号ＯＵＴを発生するであろう。具体的には、ＶＲＥＦ受信機の電流経路はＰＭＯＳトランジスタ３０２を含み、ＰＭＯＳトランジスタ３０２のソースは電源電圧に結合されドレインはｎチャネルトランジスタ３０４のドレインに結合され、ｎチャネルトランジスタ３０４はそのゲートでＲＥＦＩ電圧を受けるように結合される。トランジスタ３０２のドレインはそのゲートに結合される。図２のバイアス電流発生器のトランジスタ２０８および２１０を含む電流ミラー回路の第２の経路における電流は、各ＶＲＥＦ受信機のトランジスタ３０２および３０４を含む電流経路にミラーされて、回路の残りの部分にミラーされるバイアス電流を与える。バイアス電流発生器で生成された電流をＶＲＥＦ受信機にミラーすることで、ＶＲＥＦ受信機における消費電流は電源電圧の変動とは無関係である。
【００１８】
図３の回路の残りの部分は、入力データＩＮＤＡＴＡおよびＶＲＥＦ値の相対的な値に基づいて出力信号ＯＵＴを発生する差動受信機を含む。トランジスタ３０２および３０４のドレインの電圧はｐチャネルトランジスタ３０６のゲートに結合され、ｐチャネルトランジスタ３０６のソースは電源電圧に結合されドレインは入力トランジスタ３０８および３１０のソースに結合されて、電流を回路の残りの部分にミラーする。ＰＭＯＳトランジスタ３０８は、そのゲートで、記憶装置から読出したデータ等の入力データＩＮＤＡＴＡを受けるように結合され、ＰＭＯＳトランジスタ３１０はそのゲートで基準電圧ＶＲＥＦを受ける。ＶＲＥＦの値はたとえば電源電圧のおよそ２分の１でもよい。トランジスタ３０８および３１０のドレインはそれぞれ交差結合されたトランジスタ３１２および３１４に結合される。具体的には、トランジスタ３０８のドレインはＮＭＯＳトランジスタ３１２のドレインに結合され、トランジスタ３１０のドレインはトランジスタ３１４のドレインに結合される。トランジスタ３１２のゲートはトランジスタ３１０および３１４のドレインに結合され、トランジスタ３１４のゲートはトランジスタ３０８および３１２のドレインに結合される。ＮＭＯＳトランジスタ３１６は出力ノードと接地との間に結合され、トランジスタ３１６のゲートは出力ノードに結合される。最後に、ＮＭＯＳトランジスタ３１８は、反転出力信号ＯＵＴＢを発生するための反転出力ノードとの間に結合され、トランジスタ３１８のゲートはＯＵＴＢに結合される。ＶＲＥＦ受信機は、バイアス電流発生器で生成されトランジスタ３０２および３０４を含む経路にミラーされた基準電流を用いてバイアスされるであろう。これらの消費電流は電源電圧に依存しないが基準電流の値のみに依存するであろう。
【００１９】
動作時は、ＩＮＤＡＴＡの値がローのとき、トランジスタ３０８がオンし、ＯＵＴＢをハイにする。これによりトランジスタ３１４がオンして出力信号ＯＵＴをローにする。ＩＮＤＡＴＡの値がハイのときトランジスタ３０８はオフである。トランジスタ３１０がオンし、出力をハイにし、これによりトランジスタ３１２がオンして反転出力ＯＵＴＢをローにする。図３では特定の受信機回路が例示のために示されているが、トランジスタ３０２および３０４を含む電流経路を別の受信機回路を用いて実現して回路における電圧変動とは無関係のＶＲＥＦ受信機を与えることができる。図３ではＶＲＥＦ受信機が例示のために示されているが、これ以外の差動受信機を用いてもよい。たとえば、ＬＶＤＳ受信機を、反転入力データ（ＩＮＤＡＴＡ＿Ｂ）を図５のＶＲＥＦ電圧を受けるように結合されたノードに結合することによって用いることができる。図３に示されている増幅器は所与のＬＶＤＳ規格に適合するために修正する必要があるかもしれないが、電流を増幅器にミラーする動作は同じである。
【００２０】
次に図４を参照して、本発明のある実施の形態に従う、集積回路の入力ポートにおける消費電力を低減するための回路を実現するシステムが示される。回路４０２は、ここではＤＤＲ  ＳＤＲＡＭとして示されているメモリ４０６に結合されたプログラマブルロジック４０４を有する装置を含む。不揮発性メモリ４０８またはそれ以外の集積回路４１０といったその他の装置を上記装置４０４に結合してもよい。不揮発性メモリ４０８を装置４０４のＩ／Ｏポート４１２に結合してもよい。不揮発性メモリ４０８に格納されたコンフィギュレーションビットストリームを、制御回路４１４またはコンフィギュレーションコントローラ４１６に結合してコンフィギュレーションビットストリームを装置内にロードしてもよい。コンフィギュレーションビットストリームは、装置４０４の不揮発性メモリ４１８にロードされてプログラマブルロジック４２２の揮発性メモリ４２０にロードされてもよい。これに代えて、コンフィギュレーションビットストリームは、制御回路４１４またはコンフィギュレーションコントローラ４１６によって直接揮発性メモリ４２０にロードされてもよい。装置４０４のより詳細な説明は図５および図６を参照しながら以下で述べる。
【００２１】
次に図５を参照して、本発明のある実施の形態に従うプログラマブルロジックを有する装置が示される。プログラマブルロジックを有する装置は、プログラマブルロジックを有する特定用途向け集積回路（ＡＳＩＣ）といった任意の種類の集積回路装置において実現されてもよく、その他の装置は専用プログラマブルロジックデバイスを含む。プログラマブルロジックデバイス（ＰＬＤ）は、ユーザがユーザ選択の論理設計を実現し得るようにユーザによってプログラム可能なように設計された集積回路装置である。ＰＬＤの一種としてコンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）がある。ＣＰＬＤは、ともに接続されかつインターコネクトスイッチマトリクスによって入力／出力（Ｉ／Ｏ）リソースに接続された２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブルロジックアレイ（ＰＬＡ）またはプログラマブルアレイロジック（ＰＡＬ）装置で使用されるのと同様の２レベルＡＮＤ／ＯＲ構造を含む。ＰＬＤの別の種類としてフィールドプログラマブルゲートアレイ（ＦＰＧＡ）がある。典型的なＦＰＧＡでは、コンフィギュラブルロジックブロック（ＣＬＢ）のアレイはプログラマブル入力／出力ブロック（ＩＯＢ）に結合される。ＣＬＢおよびＩＯＢは、プログラマブルルーティングリソースの階層によって相互に接続される。これらＣＬＢ、ＩＯＢ、およびプログラマブルルーティングリソースは、一般的にはオフチップメモリからのコンフィギュレーションビットストリームをＦＰＧＡのコンフィギュレーションメモリセルにロードすることによってカスタマイズされる。上記種類のプログラマブルロジックデバイスどちらにおいても、この装置の機能性は、そのために装置に与えられたコンフィギュレーションビットストリームのコンフィギュレーションデータビットによって制御される。コンフィギュレーションデータビットは、揮発性メモリ（たとえばＦＢＧＡおよびいくつかのＣＰＬＤにあるようなスタティックメモリセル）、不揮発性メモリ（たとえばいくつかのＣＰＬＤにあるようなフラッシュメモリ）、またはそれ以外の任意の種類のメモリセルに格納されてもよい。
【００２２】
図５の装置は、多数の異なるプログラマブルタイルを有するＦＰＧＡアーキテクチャ５００を含む。上記異なるプログラマブルタイルは、マルチギガビットトランシーバ（ＭＧＴ５０１）、コンフィギュラブルロジックブロック（ＣＬＢ５０２）、ランダムアクセスメモリブロック（ＢＲＡＭ５０３）、入力／出力ブロック（ＩＯＢ５０４）、コンフィギュレーションおよびクロッキングロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ５０５）、デジタル信号処理ブロック（ＤＳＰ５０６）、専用入力／出力ブロック（Ｉ／Ｏ５０７）（たとえばコンフィギュレーションポートおよびクロックポート）、ならびに、デジタルクロックマネージャ、アナログ−デジタル変換器、システムモニタロジックなどの他のプログラマブルロジック５０８を含む。ＦＰＧＡの中には、専用プロセッサブロック（ＰＲＯＣ５１０）を含むものもある。
【００２３】
いくつかのＦＰＧＡでは、各々のプログラマブルタイルは、各々の隣接するタイル中の対応のインターコネクト素子へおよびそれからの標準化された接続部を有するプログラマブルインターコネクト素子（ＩＮＴ５１１）を含む。したがって、プログラマブルインターコネクト素子は、図示されるＦＰＧＡのためのプログラマブルインターコネクト構造を共に実現する。プログラマブルインターコネクト素子（ＩＮＴ５１１）は、図５の上部に含まれる例によって示されるように、同じタイル内にプログラマブルロジック素子へのおよびそれからの接続部も含む。
【００２４】
たとえば、ＣＬＢ５０２は、単一のプログラマブルインターコネクト素子（ＩＮＴ５１１）と共にユーザロジックを実現するようにプログラム可能なコンフィギュラブルロジック素子（ＣＬＥ５１２）を含み得る。ＢＲＡＭ５０３は、１つ以上のプログラマブルインターコネクト素子に加えてＢＲＡＭロジック素子（ＢＲＬ５１３）を含み得る。ＢＲＡＭは、コンフィギュレーションロジックブロックの分散ＲＡＭとは別の専用メモリを含む。典型的に、１つのタイルに含まれるインターコネクト素子の数は、このタイルの高さに依存する。図示される実施の形態では、ＢＲＡＭタイルは４つのＣＬＢと同じ高さを有するが、他の数（たとえば５つ）を用いることも可能である。ＤＳＰタイル５０６は適切な数のプログラマブルインターコネクト素子に加えてＤＳＰロジック素子（ＤＳＰＬ５１４）を含み得る。ＩＯＢ５０４は、たとえば、プログラマブルインターコネクト素子（ＩＮＴ５１１）の１つのインスタンスに加えて入力／出力ロジック素子（ＩＯＬ５１５）の２つのインスタンスを含み得る。装置の接続部の場所は、そのためにこの装置に与えられたコンフィギュレーションビットストリームのコンフィギュレーションデータビットによって制御される。コンフィギュレーションビットストリームのビットに応答して、プログラマブルインターコネクトは、インターコネクトラインを含む接続部を用いて、さまざまな信号を、プログラマブルロジックにおいて実現される回路にまたはＢＲＡＭもしくはプロセッサといった他の回路に結合するのに使用できるようにする。
【００２５】
図示される実施の形態では、（図５に網掛けされて示される）ダイの中央近くの列状の領域がコンフィギュレーションロジック、クロックロジックおよび他の制御ロジックのために用いられる。この列から延在する水平方向の領域５０９は、ＦＰＧＡの幅に亘ってクロックおよびコンフィギュレーション信号を分配するのに用いられる。図５に示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する通常の列状構造を壊すさらなるロジックブロックを含む。このさらなるロジックブロックは、プログラマブルブロックおよび／または専用ロジックでもよい。たとえば、図５に示されるプロセッサブロックＰＲＯＣ５１０はＣＬＢおよびＢＲＭのいくつかの列に跨っている
なお、図５は、ある代表的なＦＰＧＡアーキテクチャを図示することしか意図していない。１列の中のロジックブロックの数、列の相対的な幅、列の数および順序、列に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、ならびに図５の上部に含まれるインターコネクト／ロジック実現例は単に代表的なものである。たとえば、実際のＦＰＧＡでは、ＣＬＢの２つ以上の隣接する列は典型的にＣＬＢが現れる場所であればどこでも含まれて、ユーザロジックの効率的な実現を容易にする。
【００２６】
次に図６を参照して、本発明のある実施の形態に従う、図５の装置のコンフィギュラブルロジック素子のブロック図が示される。具体的には、図６は、図５のコンフィギュレーションロジックブロック５０２のコンフィギュラブルロジック素子を簡単な形で示している。図６の実施の形態では、スライスＭ６０１は、４つのルックアップテーブル（ＬＵＴＭ）６０１Ａ−６０１Ｄを含み、これらのテーブルはそれぞれ、６つのＬＵＴデータ入力端子Ａ１−Ａ６、Ｂ１−Ｂ６、Ｃ１−Ｃ６、およびＤ１−Ｄ６によって駆動され、各々２つのＬＵＴ出力信号Ｏ５およびＯ６を与える。ＬＵＴ６０１Ａ−６０１ＤからのＯ６出力端子はそれぞれスライス出力端子Ａ−Ｄを駆動する。ＬＵＴデータ入力信号は、ＦＰＧＡインターコネクト構造によって、入力マルチプレクサを介して与えられ、これはプログラマブルインターコネクト素子６１１によって実現されてもよく、ＬＵＴ出力信号もインターコネクト構造に与えられる。スライスＭはまた、出力端子ＡＭＵＸ−ＤＭＵＸを駆動する出力選択マルチプレクサ６１１Ａ−６１１Ｄ、メモリ素子６０２Ａ−６０２Ｄのデータ入力端子を駆動するマルチプレクサ６１２Ａ−６１２Ｄ、組合せマルチプレクサ６１６、６１８、および６１９、バウンスマルチプレクサ回路６２２−６２３、インバータ６０５およびマルチプレクサ６０６によって表わされる回路（これらはともに入力クロック経路上の任意の反転を与える）、ならびにマルチプレクサ６１４Ａ−６１４Ｄ、６１５Ａ−６１５Ｄ、６２０−６２１および排他的ＯＲゲート６１３Ａ−６１３Ｄを含むキャリーロジックを含む。上記素子はすべて図６に示されるようにともに結合される。図６に示されるマルチプレクサに対して選択入力が示されない場合、この選択入力はコンフィギュレーションメモリセルによって制御される。すなわち、コンフィギュレーションメモリセルに格納されたコンフィギュレーションビットストリームのコンフィギュレーションビットは、マルチプレクサの選択入力に結合されて、マルチプレクサに対する正しい入力を選択する。これらコンフィギュレーションメモリセルは周知であり明確にするために図６およびその他の選択図からは省略されている。
【００２７】
図示される実施の形態では、各メモリ素子６０２Ａ−６０２Ｄはプログラムされて同期または非同期型フリップフロップまたはラッチとして機能してもよい。同期型および非同期型機能間の選択は、１つのスライス内の４つのメモリ素子すべてに対し、同期／非同期選択回路６０３をプログラムすることによって行なわれる。メモリ素子をプログラムしてＳ／Ｒ（セット／リセット）入力信号がセット機能を与えるようにする場合、ＲＥＶ入力端子はリセット機能を与える。メモリ素子がプログラムされてＳ／Ｒ入力信号がリセット機能を与える場合、ＲＥＦ入力端子はセット機能を与える。メモリ素子６０２Ａ−６０２Ｄは、クロック信号ＣＫによってクロックされ、このクロック信号は、たとえばグローバルクロックネットワークまたはインターコネクト構造によって与えられてもよい。このようなプログラマブルメモリ素子はＦＰＧＡ設計の技術では周知である。各メモリ素子６０２Ａ−６０２Ｄは、登録された出力信号ＡＱ−ＤＱをインターコネクト構造に与える。各ＬＵＴ６０１Ａ−６０１Ｄが２つの出力信号Ｏ５およびＯ６を与えるため、ＬＵＴを、５つの共有入力信号（ＩＮ１−ＩＮ５）を有する２つの５入力ＬＵＴとして、または入力信号ＩＮ１−ＩＮ６を有する１つの６入力ＬＵＴとして機能するように構成してもよい。
【００２８】
図６の実施の形態では、各ＬＵＴＭ６０１Ａ−６０１Ｄはいくつかのモードのうちどのようなモードで機能してもよい。ルックアップテーブルモードのとき、各ＬＵＴは、入力マルチプレクサを介してＦＰＧＡインターコネクト構造によって与えられる６つのデータ入力信号ＩＮ１−ＩＮ６を有する。６４のデータ値のうち１つは、信号ＩＮ１−ＩＮ６の値に基づいてコンフィギュレーションメモリセルからプログラム可能に選択される。ＲＡＭモードのとき、各ＬＵＴは１つの６４ビットＲＡＭまたはシェアードアドレッシング（shared addressing）を用いる２つの３２ビットＲＡＭとして機能する。ＲＡＭの書込データは入力端子ＤＩ１を介して（ＬＵＴ６０１Ａ−６０１Ｃのためのマルチプレクサ６１７Ａ−６１７Ｃを介して）６４ビットＲＡＭに、または入力端子ＤＩ１およびＤＩ２を介して２つの３２ビットＲＡＭに与えられる。ＬＵＴＲＡＭにおけるＲＡＭ書込動作は、マルチプレクサ６０６からのクロック信号ＣＫおよびマルチプレクサ６０７からの書込イネーブル信号ＷＥＮによって制御され、これはクロックイネーブル信号ＣＥまたは書込イネーブル信号ＷＥいずれかを選択的に通過させることができる。シフトレジスタモードのとき、各ＬＵＴは、２つの１６ビットシフトレジスタとして機能し、または直列に結合された２つの１６ビットシフトレジスタとともに機能して１つの３２ビットシフトレジストを構成する。シフトイン信号が入力端子ＤＩ１およびＤＩ２のうち一方または双方を介して与えられる。１６ビットおよび３２ビットシフトアウト信号をＬＵＴ出力端子を通して与えてもよく、３２ビットシフトアウト信号もＬＵＴ出力端子ＭＣ３１を介してより直接的に与えてもよい。ＬＵＴ６０１Ａの３２ビットシフトアウト信号ＭＣ３１もシフトレジスタ連鎖のために出力選択マルチプレクサ６１１ＤおよびＣＬＥ出力端子ＤＭＵＸを介して一般的なインターコネクト構造に与えてもよい。図１−図４の回路および本発明の方法は、図５および図６の装置において、またはプログラマブルロジックを有する任意の種類の集積回路を含む任意の適切な装置において実現してもよい。たとえば、ＶＲＥＦ受信機は図５のＩＯＢにおいて実現してもよく、コントローラ１２４はたとえばプロセッサ５１０においてまたはＣＬＢにおいて実現してもよい。データ経路制御回路は、図５の中央の列にある専用回路において実現してもよい。バイアス発生器は、図５に示される列において再現されない専用回路のためのスペースがあるであろう集積回路の隅に配置してもよい。
【００２９】
次に図７を参照して、フローチャートは、本発明のある実施の形態に従う、集積回路の入力ポートにおける消費電力を低減する方法を示す。具体的には、ステップ７０２において固定電圧を受ける。この固定電圧は、たとえばシリコンのバンドギャップ電圧でもよい。ステップ７０４において、電流ミラー回路の第１の経路に固定電圧に基づく第１の固定電流を発生する。ステップ７０６において、電流ミラー回路の第２の経路に第２の固定電流を発生する。ステップ７０８で、第２の固定電流に基づく基準電圧を集積回路の複数の受信機に結合する。ステップ７１０において、集積回路に結合される入力信号を受けるための複数の受信機の各受信機に固定電流を発生する。この複数の受信機における固定電流は基準電圧に基づく。すなわち、電流発生器からの電流を受信機各々の電流経路にミラーすることによって、図７の方法は、入力ポートで消費される電流が電源電圧の変化とは無関係になるようにすることで、集積回路の入力ポートにおける消費電力を低減できるようにする。図７の方法は、上記図１−図６の回路のうちいずれかを用いてまたはそれ以外の適切な回路を用いて実現し得る。
【００３０】
このように、集積回路の入力ポートにおける消費電力を低減するための新たな新規の回路および方法について説明されてきたことがわかるであろう。当業者には、開示されている発明を取入れた数多くの変形および均等物があることがわかるであろう。結果として、この発明は上記実施の形態によって限定されるのではなく以下の請求項によってのみ限定される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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