(57)【特許請求の範囲】
【請求項１】
メモリと接続される半導体装置において、
前記半導体装置の外部から入力されるモード情報に従って制御信号と前記制御信号に同期するトリガ信号とを発生する制御信号発生部と、
前記モード情報に従ってテストデータを発生するデータ発生部と、
前記モード情報に従って第一アドレス信号を発生するアドレス発生部と、
前記テストデータと、前記テストデータを前記メモリに格納後に読み出したデータとを比較して一致するか否かを判定する判定部と、
前記半導体装置の外部から入力される第二アドレス信号を前記トリガ信号に同期してラッチするラッチ回路と、
前記制御信号と、前記テストデータと、前記第一アドレス信号と、前記ラッチ回路でラッチされた前記第二アドレス信号とが入力される第一のセレクタとを備え、
前記第一のセレクタは、
第一モードの場合に、前記制御信号と、前記テストデータと、前記第一アドレス信号とを前記メモリに出力して前記第一アドレス信号に対応するアドレスに前記テストデータを格納し、
第二モードの場合に、前記制御信号と、前記テストデータと、前記ラッチ回路でラッチされた前記第二アドレス信号とを前記メモリに出力して前記第二アドレス信号に対応するアドレスに前記テストデータを格納することを特徴とする半導体装置。
【請求項２】
前記半導体装置の外部から信号が入力される第二のセレクタと、第五のセレクタと、論理ブロックと、メモリコントローラとを更に備え、
前記第二のセレクタは、
前記第二モードの場合に、前記第二アドレス信号を前記ラッチ回路に出力し、
第三モードの場合に、前記第二アドレス信号の代わりに前記半導体装置の外部から入力される信号を前記論理ブロックに出力し、
前記第五のセレクタは、前記モード情報に従って前記制御信号及び前記メモリコントローラからの信号のうちいずれかを前記第一のセレクタに出力し、
前記第一のセレクタは、
前記第三モードの場合に、前記第五のセレクタから入力されるメモリコントローラからの信号を出力することを特徴とする請求項１記載の半導体装置。
【請求項３】
第三のセレクタを更に備え、
前記ラッチ回路は、少なくとも２つのラッチ回路を有し、
前記第二モードの場合に、
前記半導体装置の外部から前記第二アドレス信号として入力されるロウアドレス信号とコラムアドレス信号を、前記第二のセレクタを介して前記２つのラッチ回路にそれぞれラッチし、
前記第三のセレクタは、前記制御信号発生部から出力される前記制御信号に基づいて、前記２つのラッチ回路にラッチされた前記ロウアドレス信号及び前記コラムアドレス信号を交互に前記第一のセレクタへ出力することを特徴とする請求項２記載の半導体装置。
【請求項４】
第四のセレクタを更に備え、
前記ラッチ回路は、少なくとも４つのラッチ回路を有し、
前記第二モードの場合に、
前記半導体装置の外部から前記第二アドレス信号として入力される第一及び第二のロウアドレス信号と第一及び第二のコラムアドレス信号を、前記第二のセレクタを介して前記４つのラッチ回路にそれぞれラッチし、
前記第四のセレクタは、前記制御信号発生部から出力される前記制御信号に基づいて、前記４つのラッチ回路にラッチされた前記第一のロウアドレス信号及び前記第一のコラムアドレス信号と、前記第二のロウアドレス信号及び前記第二のコラムアドレス信号とを交互に選択して前記第一のセレクタへ出力することを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第二モードの開始に先立って、前記ラッチ回路に入力される前記トリガ信号と前記第二アドレス信号のタイミングを調整して前記ラッチ回路の出力信号が前記アドレス発生部から出力される期待値と一致しているか否かを検証する検証回路を備えたことを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
前記検証回路は、前記第二モードの開始に先立って、前記ラッチ回路にラッチされた前記第二アドレス信号と、前記アドレス発生部から出力される前記期待値とを比較するコンパレータを備えたことを特徴とする請求項５記載の半導体装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置と前記メモリとを１つのパッケージに収容したことを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリの動作試験を自動的に行なうＢＩＳＴを備えた半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体装置の小型化の要求にともなってＳｉＰ（System in Package）化が進み、様々な機能のデバイスを１個のパッケージ内に集約させたＭＣＰ（Multi Chip Package）製品として構成されるようになっている。ＢＩＳＴ（Built In Self Test）を搭載したＭＣＰでは、あらかじめＢＩＳＴに設定された試験パターンに基づいてメモリの動作試験を自動的に行なう機能を備えている。そして、ＢＩＳＴを備えたＭＣＰ製品のコストを低減しながら、試験機能を充実させることが必要となっている。
【０００３】
ＢＩＳＴは、あらかじめ設定された試験パターンに基づいて、メモリの動作試験を自動的にかつ高速に行なうものである。すなわち、ＢＩＳＴには動作試験を行なうアドレスパターンや書き込みデータ等の試験パターンがあらかじめ設定され、テスター装置からテストモード信号等の僅かな制御信号を供給することにより、試験パターンに基づいて動作試験が高速に行なわれる。このような構成により、低速の制御信号に基づいて動作試験を高速に行なうことが可能となる。
【０００４】
このようなＢＩＳＴを搭載したＳｉＰ製品では、ＢＩＳＴに搭載された試験パターンに基づいて当該チップ上あるいは同一パッケージに搭載された別チップ上のメモリの動作試験が自動的に行なわれる。
【特許文献１】特開２００４−２４６９７９号公報
【特許文献２】特開２００５−７８６５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のようにＢＩＳＴを備えたＳｉＰ製品の設計時には、設計時間を短縮するために、各チップの設計が並行して行なわれたり、あるいはＢＩＳＴの設計後にメモリチップの設計が行なわれることもある。このような場合には、ＢＩＳＴを搭載したチップを製造した後に、新たに設計したメモリの動作試験を行なうとき、試験パターンを変更したりあるいは追加することが必要となっても、対応できないという問題点がある。
【０００６】
特許文献１には、複数のカウンタの動作を制御して、試験パターン数を増加させるようにした半導体試験回路が開示されている。しかし、試験パターン数を増加させても、新たに設計されたメモリに対応することができない場合がある。
【０００７】
特許文献２には、複数のアドレシングに対応したアドレスカウンタを備えて、試験パターンを増加させるようにしたセルフテスト部を備えた半導体集積回路が開示されている。しかし、特許文献１と同様に、試験パターン数を増加させても、新たに設計されたメモリに対応することができない場合がある。
【０００８】
この発明の目的は、ＢＩＳＴによる動作試験に加えて、外部から供給されるアドレス信号を取り込んだ動作試験を可能とすることにより、ＢＩＳＴを設計変更することなく試験パターンの拡充を図り得る半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的は、メモリと接続される半導体装置において、前記半導体装置の外部から入力されるモード情報に従って制御信号と前記制御信号に同期するトリガ信号とを発生する制御信号発生部と、前記モード情報に従ってテストデータを発生するデータ発生部と、前記モード情報に従って第１アドレス信号を発生するアドレス発生部と、前記テストデータと、前記テストデータを前記メモリに格納後に読み出したデータとを比較して一致するか否かを判定する判定部と、前記半導体装置の外部から入力される第二アドレス信号を前記トリガ信号に同期してラッチするラッチ回路と、前記制御信号と、前記テストデータと、前記第一アドレス信号と、前記ラッチ回路でラッチされた前記第二アドレス信号とが入力される第一のセレクタとを備え、前記第一のセレクタは、第一モードの場合に、前記制御信号と、前記テストデータと、前記第一アドレス信号とを前記メモリに出力して前記第一アドレス信号に対応するアドレスに前記テストデータを格納し、第二モードの場合に、前記制御信号と、前記テストデータと、前記ラッチ回路でラッチされた前記第二アドレス信号とを前記メモリに出力して前記第二アドレス信号に対応するアドレスに前記テストデータを格納する半導体装置により達成される。
【発明の効果】
【００１０】
本発明によれば、ＢＩＳＴによる動作試験に加えて、外部から供給されるアドレス信号を取り込んだ動作試験を可能とすることにより、ＢＩＳＴを設計変更することなく試験パターンの拡充を図り得る半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明を具体化した一実施の形態を図面に従って説明する。図１に示すように、ＢＩＳＴ（試験回路）を搭載した論理ブロック１には入力端子Ｔｉ１〜Ｔｉ４と出力端子Ｔｏ１，Ｔｏ２が設けられる。出力端子Ｔｏ２には、この論理ブロック１の動作により動作試験を行なうメモリが接続される。
【００１２】
入力端子Ｔｉ１にはテストモードを選択する際にテスターからテストモード信号ｔｍが入力され、テストモード信号ｔｍはテストモード選択回路２に入力される。前記テストモード選択回路２は、テストモード信号ｔｍに基づいて、メモリコントローラ３、ＢＩＳＴ４及びセレクタ５ａ〜５ｅにテストモード設定信号ＳＴを出力する。
【００１３】
入力端子Ｔｉ２には、テストモード時にテスターからＢＩＳＴ制御信号ＢＣが入力され、通常モード時には通常論理信号が入力される。そして、セレクタ５ａはテストモード設定信号ＳＴの入力に基づいてＢＩＳＴ制御信号ＢＣをＢＩＳＴ４に出力し、テストモード設定信号ＳＴが入力されない通常モード時には入力端子Ｔｉ２に入力される通常論理信号をロジック回路６に出力する。
【００１４】
前記ＢＩＳＴ制御信号ＢＣは、ＢＩＳＴ４から出力される試験パターンに基づいて出力端子Ｔｏ２に接続されたメモリの動作試験を行なう自動試験モードと、外部から入力されるアドレス信号に基づいてメモリの動作試験を行なうダイレクトアクセスモードとを選択するものである。
【００１５】
セレクタ５ｂは、テストモード時にはテストモード設定信号ＳＴに基づいてＢＩＳＴ４から出力されるＢＩＳＴ判定信号ＢＪを出力端子Ｔｏ１に出力し、通常モード時にはロジック回路６から出力される通常論理信号を出力端子Ｔｏ１に出力する。
【００１６】
入力端子Ｔｉ３には、前記ダイレクトアクセスモード時にはメモリのロウアドレス信号（外部アドレス信号）Ｒｏｗａｄｄが入力され、通常モード時には通常論理信号が入力される。そして、セレクタ（第二のセレクタ）５ｃはテストモード設定信号ＳＴに基づいてロウアドレス信号Ｒｏｗａｄｄをフリップフロップ回路（ラッチ回路）７ａに出力し、通常モード時には通常論理信号をロジック回路８に出力する。
【００１７】
入力端子Ｔｉ４には、ダイレクトアクセスモード時にはメモリのコラムアドレス信号（外部アドレス信号）Ｃｏｌａｄｄが入力され、通常モード時には通常論理信号が入力される。そして、セレクタ（第二のセレクタ）５ｄは設定信号ＳＴに基づいてコラムアドレス信号Ｃｏｌａｄｄをフリップフロップ回路（ラッチ回路）７ｂに出力し、通常モード時には通常論理信号をロジック回路８に出力する。
【００１８】
前記メモリコントローラ３は、テストモード信号ｔｍが入力されない通常モード時にメモリの動作を制御するメモリ制御信号をセレクタ５ｅに出力する。
前記ＢＩＳＴ４は、テストモード設定信号ＳＴとＢＩＳＴ制御信号ＢＣに基づいて自動試験モードが設定されると、メモリの動作試験を行なうための制御信号及び試験パターンに対応したアドレス信号をセレクタ５ｅに出力する。
【００１９】
また、ＢＩＳＴ４はテストモード設定信号ＳＴとＢＩＳＴ制御信号ＢＣに基づいてダイレクトアクセスモードが設定されると、アドレス信号を除くメモリ制御信号をセレクタ５ｅに出力する。また、ＢＩＳＴ４はダイレクトアクセスモードの設定に基づいてトリガ信号ＴＲを生成して前記フリップフロップ回路７ａ，７ｂに出力する。
【００２０】
前記セレクタ５ｅは、前記テストモード設定信号ＳＴの入力に基づいてＢＩＳＴ４の出力信号を選択してセレクタ（第一のセレクタ）５ｇに出力し、テストモード設定信号ＳＴが入力されないとき、メモリコントローラ３の出力信号をセレクタ５ｇに出力する。
【００２１】
前記フリップフロップ回路７ａ，７ｂは、前記トリガ信号ＴＲの入力に基づいて、前記セレクタ５ｃ，５ｄから出力されるロウアドレス信号Ｒｏｗａｄｄ及びコラムアドレス信号Ｃｏｌａｄｄをそれぞれラッチして、ロウアドレス信号ＲａＸ及びコラムアドレス信号ＣａＸとしてセレクタ（第三のセレクタ）５ｆに出力する。
【００２２】
前記セレクタ５ｆは、前記ＢＩＳＴ４から供給されるアドレス選択信号ＳＥＬに基づいてフリップフロップ回路７ａ，７ｂの出力信号のいずれかを選択してセレクタ５ｇに出力する。
【００２３】
前記セレクタ５ｇは、前記セレクタ５ｅの出力信号をメモリに出力するとともに、ＢＩＳＴ制御信号ＢＣに基づいて、前記セレクタ５ｆからの信号を出力端子Ｔｏ２からメモリに出力する。
【００２４】
図２は、前記ＢＩＳＴ４の構成を示す。前記テストモード設定信号ＳＴ及びＢＩＳＴ制御信号ＢＣはレジスタ９に保持される。そして、テストモード設定信号ＳＴ及びＢＩＳＴ制御信号ＢＣにより自動試験モードが設定されると、コマンド発生モジュール１０からメモリ制御信号が出力され、アドレス発生モジュール１１から試験パターンに応じたアドレス信号が出力され、データ発生モジュール１２から試験パターンに応じた書き込みデータが出力される。また、コマンド発生モジュール１０から前記トリガ信号ＴＲが出力される。
【００２５】
期待値判定モジュール１３は、データ発生モジュール１２から出力された書き込みデータと、当該書き込みデータを書き込んだメモリセルから読み出したデータとを比較し、その比較結果を前記ＢＩＳＴ判定信号ＢＪとして出力する。
【００２６】
一方、テストモード設定信号ＳＴ及びＢＩＳＴ制御信号ＢＣによりダイレクトアクセスモードが設定されると、アドレス発生モジュール１１からのアドレス信号の出力は停止される。
【００２７】
図３は、前記コマンド発生モジュール１０の構成を示す。コマンド発生器１４は、自動試験モード時及びダイレクトアクセスモード時に、活性化信号ＡＣＴＶと、プリチャージ信号ＰＲＥと、書き込み信号ＷＲＩＴＥと、読み出し信号ＲＤをコマンドデコーダ１５に出力する。
【００２８】
コマンドデコーダ１５は、上記各信号の入力に基づいて、各メモリ制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー及びＷＥバーを生成して出力する。
また、前記活性化信号ＡＣＴＶあるいはプリチャージ信号ＰＲＥが前記トリガ信号ＴＲとして出力される。また、書き込み信号ＷＲＩＴＥと、読み出し信号ＲＤとがＯＲ回路１６に入力され、そのＯＲ回路１６の出力信号が前記アドレス選択信号ＳＥＬとして出力される。
【００２９】
図４は、前記セレクタ５ｆのアドレス選択部を示す。フリップフロップ回路７ａから出力されるロウアドレス信号ＲａＸはＮＡＮＤ回路１７ａに入力され、フリップフロップ回路７ｂから出力されるコラムアドレス信号ＣａＸはＮＡＮＤ回路１７ｂに入力される。アドレス選択信号ＳＥＬは、ＮＡＮＤ回路１７ｂに入力されるとともに、インバータ回路１８を介してＮＡＮＤ回路１７ａに入力される。そして、ＮＡＮＤ回路１７ａ，１７ｂの出力信号がＮＡＮＤ回路１７ｃに入力される。
【００３０】
このような構成により、アドレス選択信号ＳＥＬがＬレベルとなると、ロウアドレス信号ＲａＸがＮＡＮＤ回路１７ａ，１７ｃを介してアドレス信号ａｄｄとして出力され、アドレス選択信号ＳＥＬがＨレベルとなると、コラムアドレス信号ＣａＸがＮＡＮＤ回路１７ｂ，１７ｃを介してアドレス信号ａｄｄとして出力される。
【００３１】
なお、上記構成は便宜的に１ビット分のアドレスを選択するための構成を示すものであり、多ビットのアドレス信号を並行して出力する場合には、セレクタ５ｃ，５ｄ，５ｆ及びフリップフロップ回路７ａ，７ｂは多ビットのアドレス信号を並行に出力する構成とする。
【００３２】
図１に示すように、前記フリップフロップ回路７ａ，７ｂの出力信号ＲａＸ，ＣａＸはコンパレータ１９ａ，１９ｂにそれぞれ入力される。コンパレータ１９ａ，１９ｂは、フリップフロップ回路７ａ，７ｂのセットアップ・ホールド時間が確保されているか否かを検証する検証回路として動作する。
【００３３】
すなわち、ダイレクトアクセスモードでは、入力端子Ｔｉ３，Ｔｉ４からフリップフロップ回路７ａ，７ｂに入力されるアドレス信号Ｒｏｗａｄｄ，Ｃｏｌａｄｄとトリガ信号ＴＲとのタイミングがずれると、フリップフロップ回路７ａ，７ｂのセットアップ・ホールド時間が確保できなくなる。この結果、フリップフロップ回路７ａ，７ｂでアドレス信号Ｒｏｗａｄｄ，Ｃｏｌａｄｄを正確にラッチできないことがある。
【００３４】
そこで、コンパレータ１９ａ，１９ｂではフリップフロップ回路７ａ，７ｂの出力信号ＲａＸ，ＣａＸとＢＩＳＴ４から出力される期待値との比較に基づいて、セットアップ・ホールド時間を検証する。
【００３５】
前記コンパレータ１９ａ，１９ｂによる検証動作は、ダイレクトアクセスモードによる動作試験の開始に先立って行なわれる。そして、入力端子Ｔｉ３，Ｔｉ４には検証用のロウアドレス信号Ｒｏｗａｄｄ及びコラムアドレス信号Ｃｏｌａｄｄが入力され、ＢＩＳＴ４からコンパレータ１９ａ，１９ｂに検証用のロウアドレス信号Ｒｏｗａｄｄ及びコラムアドレス信号Ｃｏｌａｄｄに一致する期待値Ｅｒ，Ｅｃが入力される。
【００３６】
前記コンパレータ１９ａ，１９ｂの具体的構成を図５に示す。コンパレータ１９ａ，１９ｂは同一構成であるので、コンパレータ１９ａについて説明する。
フリップフロップ回路７ａでラッチされたロウアドレス信号ＲａＸと前記期待値ＥｒはＥＯＲ回路２０に入力され、ＥＯＲ回路２０の出力信号はＡＮＤ回路２１に入力される。ＡＮＤ回路２１には前記トリガ信号ＴＲが入力され、そのＡＮＤ回路２１から判定信号Ｊｒが出力される。
【００３７】
従って、トリガ信号ＴＲがＨレベルとなったとき、ロウアドレス信号ＲａＸと前記期待値Ｅｒが一致していると、Ｈレベルの判定信号Ｊｒが出力され、ロウアドレス信号ＲａＸと前記期待値Ｅｒが一致していないと、Ｌレベルの判定信号Ｊｒが出力される。
【００３８】
このような構成により、図６に示すように、コンパレータ１９ａ，１９ｂではフリップフロップ回路７ａ，７ｂにおいて、ロウアドレス信号Ｒｏｗａｄｄ、コラムアドレス信号Ｃｏｌａｄｄの切り替わりとトリガ信号ＴＲとのタイミングで、セットアップ時間Ｔｓとホールド時間Ｔｈが確保されているか否かが判定可能となる。そして、判定信号Ｊｒ，ＪｃがＨレベルであれば、セットアップ時間Ｔｓとホールド時間Ｔｈが確保されていることが判定可能であり、判定信号Ｊｒ，ＪｃがＬレベルであれば、セットアップ時間Ｔｓ若しくはホールド時間Ｔｈの少なくともいずれかが確保できていないことが判定可能である。
【００３９】
セットアップ時間Ｔｓ若しくはホールド時間Ｔｈが確保できていない場合には、判定信号Ｊｒ，ＪｃがＨレベルとなるように、入力端子Ｔｉ３，Ｔｉ４に入力する検証用のロウアドレス信号Ｒｏｗａｄｄ若しくはコラムアドレス信号Ｃｏｌａｄｄの入力タイミングを調整する。そして、入力タイミングの調整後にダイレクトアクセスモードで動作試験を行なうためのアドレス信号を入力端子Ｔｉ３，Ｔｉ４に入力する。
【００４０】
次に、上記のように構成された論理ブロック１の動作を図７に従って説明する。テストモード信号ｔｍ及びＢＩＳＴ制御信号ＢＣによりダイレクトアクセスモードが設定されて、ＢＩＳＴ４の動作が開始されると（BIST START）、ＢＩＳＴ４は内部クロック信号ＣＬＫに基づいてメモリ制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー及びＷＥバーを生成し、かつ動作試験のための書き込みデータを生成してセレクタ５ｅに出力する。また、ダイレクトアクセスモードではＢＩＳＴ４のアドレス発生モジュール１１からのアドレス信号の出力が停止される。
【００４１】
セレクタ５ｅでは、テストモード設定信号ＳＴによりＢＩＳＴ４の出力信号が選択されてセレクタ５ｆに出力され、セレクタ５ｆはＢＩＳＴ４の出力信号をメモリに出力する。従って、メモリではＢＩＳＴ４で生成される制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー及びＷＥバーに基づいてデータの書き込み動作及び読み出し動作が行われる。
【００４２】
ダイレクトアクセスモード時には、テスターから入力端子Ｔｉ３，Ｔｉ４にロウアドレス信号Ｒｏｗａｄｄ及びコラムアドレス信号Ｃｏｌａｄｄがトリガ信号ＴＲの周期ＴＲｃと等しい周期で順次入力される。このアドレス信号は、ＢＩＳＴ４に設定された試験パターンとは異なる試験パターンでメモリの動作試験を行なうためのアドレス信号であり、例えばクロック信号ＣＬＫの１０パルス分、すなわちトリガ信号ＴＲの周期に等しい時間間隔で切り替えられる低速の信号として入力される。
【００４３】
入力端子Ｔｉ３，Ｔｉ４に入力されたロウアドレス信号Ｒｏｗａｄｄ及びコラムアドレス信号Ｃｏｌａｄｄは、セレクタ５ｃ，５ｄを介してフリップフロップ回路７ａ，７ｂに入力され、トリガ信号ＴＲに基づいてラッチされて、トリガ信号ＴＲに同期したアドレス信号ＲａＸ，ＣａＸとしてセレクタ５ｆにそれぞれ出力される。
【００４４】
セレクタ５ｆでは、ＢＩＳＴ４のコマンド発生モジュール１０から出力される選択信号ＳＥＬの切り替わりに基づいて、ロウアドレス信号ＲａＸ及びコラムアドレス信号ＣａＸを交互に選択してメモリに出力する。
【００４５】
メモリでは、ＢＩＳＴ４から供給されるメモリ制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー及びＷＥバーと、書き込みデータと、ロウアドレス信号ＲａＸ及びコラムアドレス信号ＣａＸに基づいて、テスターで設定された試験パターンに基づく書き込み動作が行われる。
【００４６】
書き込み動作の終了後に、メモリ制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー及びＷＥバーと、ロウアドレス信号ＲａＸ及びコラムアドレス信号ＣａＸに基づいて、テスターで設定された試験パターンに基づく読み出し動作が行われる。そして、読み出されたデータはＢＩＳＴ４の期待値判定モジュール１３で書き込みデータと比較され、その比較結果がＢＩＳＴ判定信号ＢＪとして出力される。
【００４７】
テストモード信号ｔｍ及びＢＩＳＴ制御信号ＢＣにより、自動試験モードが設定されると、ＢＩＳＴ４で生成されたメモリ制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー及びＷＥバー、書き込みデータと、アドレス発生モジュール１１で生成されたロウアドレス信号及びコラムアドレス信号がメモリに供給される。そして、ＢＩＳＴ４に設定された試験パターンに基づいて動作試験が行なわれる。
【００４８】
上記のような論理ブロック１による試験回路では、次に示す作用効果を得ることができる。
（１）ＢＩＳＴ４による自動試験モードと、テスターから入力されるアドレス信号によるダイレクトアクセスモードとを選択することができる。ＢＩＳＴ４に設定された試験パターン以外に、テスターから入力するアドレス信号による新たな試験パターンを拡充することができる。
（２）ダイレクトアクセスモードでは、テスターから入力されるロウアドレス信号Ｒｏｗａｄｄ及びコラムアドレス信号Ｃｏｌａｄｄと、ＢＩＳＴ４で生成されるメモリ制御信号に基づいて、ＢＩＳＴ４に設定されている試験パターンとは異なる試験パターンでメモリの動作試験を行なうことができる。従って、ＢＩＳＴ４の設計変更を行なうことなく、試験パターンを拡充することができる。
（３）ダイレクトアクセスモードでテスターから入力するアドレス信号は、自動試験モードでＢＩＳＴ４のアドレス発生モジュール１１で発生するアドレス信号に比して低速で入力することができる。従って、ダイレクトアクセスモードでは低速で動作するテスターでアドレス信号を生成して入力することができる。
（４）ダイレクトアクセスモードでは、テスターから入力されるロウアドレス信号Ｒｏｗａｄｄ及びコラムアドレス信号Ｃｏｌａｄｄをセレクタ５ｃ，５ｄを介してフリップフロップ回路７ａ，７ｂに入力する。そして、そのアドレス信号をＢＩＳＴ４から出力されるトリガ信号ＴＲでフリップフロップ回路７ａ，７ｂでラッチして、アドレス信号ＲａＸ，ＣａＸとしてメモリに出力することができる。従って、テスターから入力されるアドレス信号と、ＢＩＳＴ４で生成されるメモリ制御信号とを同期させることができる。
（５）フリップフロップ回路７ａ，７ｂでそれぞれラッチしたロウアドレス信号ＲａＸ及びコラムアドレス信号ＣａＸをセレクタ５ｆに出力し、ＢＩＳＴ４から出力される選択信号ＳＥＬに基づいてロウアドレス信号ＲａＸ及びコラムアドレス信号ＣａＸを交互に選択してメモリに出力することができる。従って、テスターからロウアドレス信号Ｒｏｗａｄｄ及びコラムアドレス信号Ｃｏｌａｄｄを並行して入力することができる。
（６）コンパレータ１９ａ，１９ｂにより、フリップフロップ回路７ａ，７ｂのセットアップ時間Ｔｓとホールド時間Ｔｈを確保できるか否かを検証することができる。そして、セットアップ時間Ｔｓあるいはホールド時間Ｔｈが確保できていない場合には、テスターから出力するロウアドレス信号Ｒｏｗａｄｄ及びコラムアドレス信号Ｃｏｌａｄｄのタイミングを調整することにより、セットアップ時間Ｔｓ及びホールド時間Ｔｈを調整することができる。
（第二の実施の形態）
図８〜図１０は、第二の実施の形態を示す。この実施の形態は、テスターから入力されるアドレス信号をさらに低速化可能とするために、アドレス信号をメモリに出力する経路に、図８に示す切り替え回路２２を備えたものであり、その他の構成は前記第一の実施の形態と同様である。
【００４９】
図８において、テスターから入力される２つのロウアドレス信号Ｒｏｗａｄｄ１，Ｒｏｗａｄｄ２は、セレクタ５ｈ，５ｉを介してフリップフロップ回路７ｃ，７ｄに入力される。ロウアドレス信号Ｒｏｗａｄｄ１，Ｒｏｗａｄｄ２は続いて入力されるべき２つのロウアドレス信号である。
【００５０】
前記セレクタ５ｈ，５ｉは、前記テストモード設定信号ＳＴによりロウアドレス信号Ｒｏｗａｄｄ１，Ｒｏｗａｄｄ２をそれぞれ選択してフリップフロップ回路７ｃ，７ｄに出力する。
【００５１】
フリップフロップ回路７ｃ，７ｄは、ＢＩＳＴ４から出力されるトリガ信号ＴＲに基づいてロウアドレス信号Ｒｏｗａｄｄ１，Ｒｏｗａｄｄ２をそれぞれラッチして切り替え回路２２に出力する。
【００５２】
テスターから入力されるコラムアドレス信号についても、同様に続いて入力されるべき２つのアドレス信号Ｃｏｌａｄｄ１，Ｃｏｌａｄｄ２がセレクタを介してそれぞれフリップフロップ回路にラッチされ、切り替え回路２２に出力される。
【００５３】
そして、テスターから入力される各アドレス信号Ｒｏｗａｄｄ１，Ｒｏｗａｄｄ２，Ｃｏｌａｄｄ１，Ｃｏｌａｄｄ２は、ＢＩＳＴ４のクロック信号ＣＬＫの２０パルス分毎に切り替えられる。
【００５４】
図９に示すように、前記切り替え回路２２はフリップフロップ回路２３とセレクタ（第四のセレクタ）２４とで構成される。フリップフロップ回路２３には、前記トリガ信号ＴＲがクロック信号として入力され、その出力信号がインバータ回路２５を介してフリップフロップ回路２３にデータとして入力される。このような構成により、フリップフロップ回路２３の出力信号は、前記トリガ信号ＴＲが立ち上がる毎にＨレベルとＬレベルとが切り替わる切り替え信号Ｃとして前記セレクタ２４に入力される。
【００５５】
前記フリップフロップ回路７ｃ，７ｄの出力信号は、セレクタ２４に入力される。前記セレクタ２４は、図４に示す回路と同様な構成であり、切り替え信号Ｃの切り替わりに基づいて、フリップフロップ回路７ｃ，７ｄの出力信号を交互に選択して出力する。
【００５６】
上記のように構成された論理ブロックの動作を図１０に従って説明する。テスターから２つずつのロウアドレス信号Ｒｏｗａｄｄ１，Ｒｏｗａｄｄ２及びコラムアドレス信号Ｃｏｌａｄｄ１，Ｃｏｌａｄｄ２が入力されている状態で、トリガ信号ＴＲが入力される毎にロウアドレス信号Ｒｏｗａｄｄ１，Ｒｏｗａｄｄ２がフリップフロップ回路７ｃ，７ｄにラッチされ、コラムアドレス信号Ｃｏｌａｄｄ１，Ｃｏｌａｄｄ２が同様にフリップフロップ回路にラッチされる。
【００５７】
また、トリガ信号ＴＲが入力される毎に切り替え信号Ｃが切り替えられる。すると、切り替え回路２２では、ロウアドレス信号ＲａＸ１，ＲａＸ２を切り替えてセレクタ５ｆに出力し、同様にコラムアドレス信号を切り替えてセレクタ５ｆに出力する。
【００５８】
セレクタ５ｆでは、第一の実施の形態と同様に、選択信号ＳＥＬによりロウアドレス信号とコラムアドレス信号を交互に選択して、アドレス信号ａｄｄとしてメモリに出力する。
【００５９】
上記のように構成された論理ブロックでは、第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）続いて入力されるべき２つずつのロウアドレス信号及びコラムアドレス信号を並行してラッチ回路に入力し、ラッチ回路にラッチされた各アドレス信号を切り替え回路２２で切り替えて順次出力するようにした。従って、第一の実施の形態に比して、テスターから入力するアドレス信号の入力速度を１／２としても、第一の実施の形態と同等の速度でメモリの動作試験を行なうことができる。
【００６０】
上記実施の形態は、以下に示す態様で実施することもできる。
・論理ブロック１とメモリとを、異なるパッケージに収容してもよい。
・論理ブロック１とメモリとを、同一パッケージ内の異なるチップあるいは同一チップに搭載してもよい。
【００６１】
なお、以下の本発明の諸態様を付記としてまとめる。
（付記１）
制御信号を生成して、メモリの動作試験を行なう試験回路を備えた半導体装置において、
前記試験回路は、
外部から入力される外部アドレス信号をトリガ信号に基づいてラッチするラッチ回路と、
ダイレクトアクセスモードの場合に、前記ラッチ回路でラッチされた外部アドレス信号と、前記制御信号とを選択して前記メモリに出力する第一のセレクタと
を備え、
前記トリガ信号は、前記ダイレクトアクセスモードの場合に、前記試験回路から前記制御信号に同期して出力されることを特徴とする半導体装置。
（付記２）
前記ダイレクトアクセスモードの場合に、入力端子に入力される前記外部アドレス信号を前記ラッチ回路に出力する第二のセレクタを備えたことを特徴とする付記１記載の半導体装置。
（付記３）
前記第二のセレクタは、通常モードの場合に前記入力端子に入力される信号を論理ブロックに出力することを特徴とする付記２記載の半導体装置。
（付記４）
少なくとも２つの前記ラッチ回路と、
少なくとも２つの前記入力端子と、
第三のセレクタとを有し、
２つの前記入力端子に前記外部アドレス信号として入力されるロウアドレス信号とコラムアドレス信号を、それぞれ前記第二のセレクタを介して前記ラッチ回路に並行してラッチし、
前記第三のセレクタは、前記試験回路から出力される選択信号に基づいて、前記各ラッチ回路にラッチされたロウアドレス信号及びコラムアドレス信号を交互に出力することを特徴とする付記２又は３記載の半導体装置。
（付記５）
少なくとも４つの前記ラッチ回路と、
少なくとも４つの前記入力端子と、
第四のセレクタとを有し、
４つの前記入力端子に前記外部アドレス信号として並行して入力される第一及び第二のロウアドレス信号と第一及び第二のコラムアドレス信号を、それぞれ前記第二のセレクタを介して４つの前記ラッチ回路に並行してラッチし、
前記第四のセレクタは、前記試験回路から出力される選択信号に基づいて、前記各ラッチ回路にラッチされたアドレス信号から第一のロウアドレス信号及び第一のコラムアドレス信号と、第二のロウアドレス信号及び第二のコラムアドレス信号とを交互に選択して出力することを特徴とする付記２又は３記載の半導体装置。
（付記６）
前記ラッチ回路は、前記トリガ信号に基づいて前記外部アドレス信号をラッチするフリップフロップ回路で構成され、該フリップフロップ回路のセットアップ・ホールド時間を検証する検証回路を備えたことを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
（付記７）
前記検証回路は、前記フリップフロップ回路にラッチされたアドレス信号と、前記試験回路から出力される期待値とを比較するコンパレータを備えたことを特徴とする付記６記載の半導体装置。
（付記８）
前記試験回路で生成される前記制御信号を前記トリガ信号として出力することを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
（付記９）
通常モードの場合に、前記メモリを制御する前記制御信号を前記第一のセレクタを介して前記メモリに出力するメモリコントローラを備えたことを特徴とする付記１乃至８のいずれか１項に記載の半導体装置。
（付記１０）
前記第一のセレクタで選択された信号を前記メモリへの内部アドレスとすることを特徴とする付記１乃至９のいずれか１項に記載の半導体装置。
（付記１１）
付記１乃至９のいずれか１項に記載の半導体装置と前記メモリとを１つのパッケージに収容したことを特徴とするメモリシステム。
（付記１２）
試験回路で制御信号を生成し、
ダイレクトアクセスモードの場合に、前記試験回路から前記制御信号に同期してトリガ信号を出力し、
外部から入力される外部アドレス信号を前記トリガ信号に基づいてラッチし、
ダイレクトアクセスモードの場合に、前記ラッチ回路でラッチされた外部アドレス信号と、前記制御信号とを選択することを特徴とする半導体装置の制御方法。
【図面の簡単な説明】
【００６２】
【図１】第一の実施の形態を示すブロック図である。
【図２】ＢＩＳＴを示すブロック図である。
【図３】ＢＩＳＴ内のコマンド発生モジュールを示すブロック図である。
【図４】セレクタを示す回路図である。
【図５】コンパレータを示す回路図である。
【図６】フリップフロップ回路のセットアップ・ホールド時間を示す説明図である。
【図７】第一の実施の形態のダイレクトアクセスモードの動作を示すタイミング波形図である。
【図８】第二の実施の形態を示すブロック図である。
【図９】切り替え回路を示すブロック図である。
【図１０】第二の実施の形態のダイレクトアクセスモードの動作を示すタイミング波形図である。
【符号の説明】
【００６３】
１        論理ブロック
３        メモリコントローラ
４        試験回路（ＢＩＳＴ）
５ｃ，５ｄ      第二のセレクタ
５ｆ      第三のセレクタ
５ｇ      第一のセレクタ
６      ロジック回路
７ａ〜７ｄ      （ラッチ回路）フリップフロップ回路
１９ａ，１９ｂ      検証回路（コンパレータ）
ＴＲ      トリガ信号
【図１】
0005145844.tif 000002
【図２】
0005145844.tif 000003
【図３】
0005145844.tif 000004
【図４】
0005145844.tif 000005
【図５】
0005145844.tif 000006
【図６】
0005145844.tif 000007
【図７】
0005145844.tif 000008
【図８】
0005145844.tif 000009
【図９】
0005145844.tif 000010
【図１０】
0005145844.tif 000011