(57)【特許請求の範囲】
【請求項１】
ディジタル値を入力し、移動平均処理または有限インパルス応答処理を行う第１フィルタ回路と、
前記ディジタル値を入力し、高域通過特性かつ進み位相を持つ第２フィルタ回路と、
前記第１フィルタ回路の出力と前記第２フィルタ回路の出力とを加算する信号を生成する加算回路とを備え、
前記第１フィルタ回路において生じる位相の遅れを、前記第２フィルタ回路の出力により補償することを特徴とするディジタル信号処理回路。
【請求項２】
請求項１に記載のディジタル信号処理回路を搭載したディジタル制御回路であって、
前記ディジタル値が、制御対象機器の所定電気量の検出値Ｘと、当該電気量の目標値Ｘ*との偏差（Ｘ*−Ｘ）であることを特徴とするディジタル制御回路。
【請求項３】
前記制御対象機器の前記所定電気量が、
前記制御対象機器の出力電圧、出力電流または出力電力、
前記制御対象機器のスイッチ素子を流れる電流、
前記制御対象機器に含まれるエネルギー蓄積用のリアクトルを流れる電流、
であることを特徴とする（２）に記載のディジタル制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログＰＩＤ制御に対応するディジタル制御を、移動平均等の処理を行う第１フィルタ回路と高域通過特性を持つ第２フィルタ回路とを組み合わせて実現した簡単な構成のディジタル信号処理回路およびこの処理回路を搭載した優れた動特性を持つディジタル制御回路に関する。
【背景技術】
【０００２】
従来、図１１に示すような典型的な電力変換回路（符号９で示す）は、電源４の電圧Ｅｉを入力とするスイッチ回路９１と、スイッチ回路９１に接続されエネルギーの蓄積・放出を行うインダクタ９２とを備えており、電力変換回路９の出力端子には負荷３が接続されている。
電力変換器９の駆動に際しては、制御装置９０により定電圧制御、定電流制御、定電力制御が行われる。
定電圧制御では、通常は、出力電圧ｅｏの平均値や実効値（Ｅｏ）を検出し、たとえば検出値Ｅｏと目標値Ｅｏ*との偏差がゼロになるようにフィードバック制御している。
定電流制御では、通常は、出力電流ｉｏの平均値や実効値（Ｉｏ）を検出し、検出値Ｉｏと目標値Ｉｏ*との偏差がゼロになるように、フィードバック制御している。また、たとえば、インダクタ９２を流れる電流ｉLのピーク値、平均値または実効値（ＩL）を検出し、検出値ＩLと目標値ＩL*との偏差がゼロになるように定電流制御を行うこともある。
定電力制御では、通常は、出力電圧ｅｏと出力電流ｉｏとの積（あるいはＥｏとＩｏとの積）を検出し、検出値Ｐと目標値Ｐ*との偏差がゼロになるようにフィードバック制御している。
従来のフィードバック制御では、前述したように電圧や電流や電力の検出値（ここでは、Ｘとする）と目標値（Ｘ*）との偏差（Ｘ*−Ｘ）をコンパレータにより求める。そして、この偏差（Ｘ*−Ｘ）に対して、比例補償（Ｐ補償）、比例・積分補償（ＰＩ補償）、または比例・積分・微分補償（ＰＩＤ補償）等のアナログ処理を行う。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、上記した従来の制御方式では、コンパレータ等のアナログ素子における遅延が必然であるため高速処理ができない。たとえば、アナログ制御回路では、スイッチング周波数は２ＭＨｚ程度が限界とされている。またアナログ制御回路は、当然、アンプログラマブルなので、特性の調整や設計変更等には不向きである。
【０００４】
そこで、ＦＩＲ（有限インパルス応答）フィルタ，ＩＩＲ（無限インパルス応答処理）フィルタ等のディジタルフィルタを制御に応用することも考えられる。ＦＩＲフィルタは、１サンプル前に戻る遅延ブロックと、この遅延ブロックの出力値に重みパラメータを乗算するブロックとの組を複数接続したもので、各重みパラメータの値を適宜選ぶことで、種々のフィルタ特性を作ることができる。しかし、これらの重みパラメータの値を求めることは容易ではなく、複雑な解析を行う必要がある。仮に、このような解析ができたとしても、ＦＩＲフィルタは、積分特性を持つため位相遅れが生じ易く、したがって通常、制御への応用はできない。
【０００５】
一方、ＩＩＲフィルタは、ＦＩＲフィルタのように単に遅延ブロックの出力に重みパラメータを乗算するのではなく、フィードバック処理を取り入れている。これにより、積分特性と微分特定とを併せて持ことができるので、位相遅れを抑えることができる。しかし、ＩＩＲフィルタでは、安定に動作させる（たとえば、発振させない）ためのパラメータ値を求めることが、ＦＩＲよりさらに容易ではなく、アルゴリズムがより複雑となるため、制御への応用は実質上不可能である。
【０００６】
本発明の目的は、アナログＰＩＤ制御に対応するディジタル制御を、移動平均処理またはＦＩＲ処理を行う第１フィルタと、高域通過特性を持つ第２フィルタ回路とを組み合わせて実現した簡単な構成のディジタル信号処理回路およびこの処理回路を搭載した優れた動特性を持つディジタル制御回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明のディジタル信号処理回路は、（１）を要旨とする。
（１）  ディジタル値を入力し、移動平均処理または有限インパルス応答（ＦＩＲ）処理を行う第１フィルタ回路と、
前記ディジタル値を入力し、高域通過特性かつ進み位相を持つ第２フィルタ回路と、
前記第１フィルタ回路の出力と前記第２フィルタ回路の出力とを加算する信号を生成する加算回路とを備え、
前記第１フィルタ回路において生じる位相の遅れを、前記第２フィルタ回路の出力により補償することを特徴とするディジタル信号処理回路。
本発明のディジタル信号処理回路では、第１フィルタ回路が出力する位相遅れを持つディジタル信号と、第２フィルタ回路（典型的にはディジタル微分回路であり、高域通過特性をもち、進み位相特性を持つ）が出力する信号は、ディジタル加算器により加算される。これにより、位相遅れが補償されたディジタル信号を得ることができる。
【０００８】
本発明のディジタル制御回路は、（２）または（３）を要旨とする。
（２）  （１）に記載のディジタル信号処理回路を搭載したディジタル制御回路であって、
前記ディジタル値が、制御対象機器の所定電気量の検出値Ｘと、当該電気量の目標値Ｘ*との偏差（Ｘ*−Ｘ）であることを特徴とするディジタル制御回路。
前記第１フィルタ回路は微分特性を持たないため、本来であれば第１フィルタ回路の出力の位相は遅れるが、前記第２フィルタ回路により位相遅れが補償されたディジタル制御信号を得ることができる。
【０００９】
（３）  前記制御対象機器の前記所定電気量が、
前記制御対象機器の出力電圧、出力電流または出力電力、
前記制御対象機器のスイッチ素子を流れる電流、
前記制御対象機器に含まれるエネルギー蓄積用のリアクトルを流れる電流、
であることを特徴とする（２）に記載のディジタル制御回路。
【発明の効果】
【００１０】
本発明のディジタル信号処理回路は、移動平均処理や有限インパルス応答処理を行う第１フィルタ回路、高域通過特性を持つ第２フィルタ回路、ディジタル加算回路は、比較的簡単な回路により構成することができるので、構成が簡単であり、高速の制御専用ＩＣやＦＰＧＡなどを作るのに適している。種々のディジタル信号処理回路、たとえば、電力変換装置の制御回路や、音声処理回路などへの適用ができる。
【００１１】
本発明のディジタル制御回路では、アナログ制御におけるＰＩＤ制御と同等ないし同等以上の制御を行うことができる。特に、従来のアナログ制御では、たとえば２ＭＨｚオーダ程度のスイッチング周波数での制御が限界であったが、この周波数よりもはるかに高いスイッチング周波数での制御をディジタル回路で実現できる。
【発明を実施するための最良の形態】
【００１２】
図１（Ａ）は本発明のディジタル信号処理回路の一実施形態を示す説明図である。図１（Ａ）において、ディジタル信号処理回路１１Ａは、移動平均回路１１１Ａと、微分回路１１２と、加算回路１１３とを備えている。ここで、移動平均回路１１１Ａは本発明の第１フィルタ回路であり、微分回路１１２は本発明の第２フィルタ回路である。
【００１３】
図１（Ｂ）に、ディジタル信号（離散値）、
・・・，Ｘ（１），Ｘ（２），・・・，Ｘ（Ｍ），・・・
を示す。図１（Ｂ）では、時間軸を、
・・・，１，２，・・・，Ｍ−１，Ｍ，・・・
で示してある。
【００１４】
ディジタル値Ｘは、たとえば、電圧、電流、電力等の電気量の偏差である。
移動平均回路１１１Ａは、上記のディジタル値Ｘを入力し、移動平均ＭＱ（ｎ）を演算する。
微分回路１１２は、ディジタル値Ｘを入力し、移動平均回路１１１Ａにおいて生じた、時系列のｎ時刻の位相遅れの微分値（補償量）ＣＱ（ｎ）を演算する。加算回路１１３は、移動平均ＭＱ（ｎ）と補償量ＣＱ（ｎ）とを加算して位相遅れを補償したディジタル信号Ｄｃ（ｎ）を生成する。なお、図１（Ａ）では、処理の流れを示すもので、ある瞬間における各部の信号値を示すものではない。
【００１５】
移動平均ＭＱの、時系列のｎ時刻における差分方程式は式１で表される。
ＭＱ（ｎ）＝（１／Ｍ）ΣＸ（ｋ）・・・（式１）
ただし、ΣＸ（ｋ）は、ｋ＝１〜Ｍまでの加算値であり、Ｍはサンプル数である。ｎは、ここでは、サンプリング時刻Ｍに対応する係数である。
【００１６】
図２（Ａ）に、移動平均回路１１１Ａのブロック図を示す。図２（Ａ）において、Ｚ-1のブロックは、１つ前のサンプリングのディジタル値を出力することを意味する。移動平均回路１１１Ａの最終段には、係数乗算回路（１／Ｍ）が設けられており、Ｘ（ｎ）が入力されると、ディジタル値Ｘ（Ｍ），Ｘ（Ｍ−１），・・・，Ｘ（２），Ｘ（１）の合計値が計算され、これに（１／Ｍ）が乗算される。
図１（Ａ），図２（Ａ）には図示していないが、移動平均回路１１１Ａおよび微分回路１１２の後段に係数乗算回路を設けることができる。移動平均回路１１１Ａの後段に設けた係数乗算回路と併用できる。
【００１７】
図２（Ｂ）に移動平均回路１１１Ａの周波数特性の例を示し、図２（Ｃ）に移動平均回路１１１Ａの位相特性の例を示す。図２（Ｂ），（Ｃ）からわかるように、移動平均回路１１１Ａの出力には、実用周波数域において位相遅れが生じる。
【００１８】
図１（Ａ）における微分回路１１２は、高域通過特性を持ち、時系列のｎ時刻における補償量ＣＱ（ｎ）は、式２で表される。
ＣＱ（ｎ）＝（Ｘ（ｋ）−Ｘ（ｋ−１））／Δｔ・・・（式２）
ただし、Δｔは離散値の時間間隔であり、ｋはたとえば２〜Ｍのうちの何れかの値である。また、ｎは、ここでは、サンプリング時刻Ｍ−１に対応する係数である。
【００１９】
なお、ＣＱ（ｎ）は、離散値列を用いた微分値であれば、たとえば時間間隔をΔ２ｔとして、式３のように表すこともできる。
ＣＱ（ｎ）＝（Ｘ（ｋ）−Ｘ（ｋ−２））／Δ２ｔ・・・（式３）
ｋはたとえば２〜Ｍのうちの何れかの値であり、たとえば３〜Ｍのうちの何れかの値である。
【００２０】
図３（Ａ）に微分回路１１２の周波数特性の例を示し、図３（Ｂ）に微分回路１１２の位相特性の例を示す。図２（Ａ），（Ｂ）からわかるように、微分回路１１２の出力には、実用周波数域において位相が進んでいる。したがって、加算回路１１３が、移動平均ＭＱ（ｎ）と微分回路１１２の出力（補償量ＣＱ（ｎ））とを加算することで、ＭＱ（ｎ）の位相遅れ分の影響はＣＱ（ｎ）により低減される。
【００２１】
図４は本発明のディジタル信号処理回路の他の実施形態を示す説明図である。図４において、ディジタル信号処理回路１１Ｂは、ＦＩＲフィルタ回路１１１Ｂと、微分回路１１２と、加算回路１１３と、係数乗算回路を備えている。ここで、移動平均回路１１１Ｂは本発明の第１フィルタ回路であり、図１のディジタル信号処理回路と同様、微分回路１１２は本発明の第２フィルタ回路である。
ＦＩＲフィルタ回路１１１Ｂの、時系列のｎ時刻における差分方程式は式４で表される。
ＦＱ（ｎ）＝ΣａkＸ（ｋ）・・・（式４）
ただし、ΣａkＸ（ｋ）は、ｋ＝１〜Ｍまでの加算値であり、Ｍはサンプル数、ａkは重み係数である。ｎは、ここでは、サンプリング時刻Ｍに対応する係数である。
【００２２】
図５に、ＦＩＲフィルタ回路１１１Ｂのブロック図を示す。図５において、Ｚ-1のブロックは、１つ前のサンプリングのディジタル値を出力することを意味する。Ｚ-1のブロックの後段には、係数乗算回路（ａk）が設けられており、ＦＩＲフィルタ回路１１１ＢにＸ（Ｍ）が入力されると、ａMＸ（Ｍ），ａM-1Ｘ（Ｍ−１），・・・，ａ2Ｘ（２），ａ1Ｘ（１）の合計値が計算される。
【００２３】
図４，図５には図示していないが、図１（Ａ），図２（Ａ）の移動平均回路１１１Ａと同様、ＦＩＲフィルタ回路１１１Ｂおよび微分回路１１２の後段に係数乗算回路を設けることができる。
【００２４】
ＦＩＲフィルタ回路１１１Ｂの周波数特性、位相特性は、図２（Ｂ），（Ｃ）に移動平均回路１１１Ａについて示したと同様であり、ＦＩＲフィルタ回路１１１Ｂの出力ＦＱ（ｎ）には、実用周波数域において位相遅れが生じる。
【００２５】
図５における微分回路１１２の出力である、時系列のｎ時刻における補償量ＣＱ（ｎ）は、前述した式２で表される。また、ＣＱ（ｎ）は、離散値列を用いた微分値であれば、たとえば時間間隔をΔ２ｔとして、前述した式３のように表すこともできる。
【００２６】
なお、図４および図５には図示していないが、図１（Ａ），図２（Ａ）の移動平均回路１１１Ａと同様、ＦＩＲフィルタ回路１１１Ｂおよび微分回路１１２の後段に係数乗算回路を設けることができる。
図４のディジタル信号処理回路１１Ｂでも、微分回路１１２の出力ＣＱ（ｎ）は、実用周波数域において位相が進んでいる。したがって、加算回路１１３が、ＦＩＲフィルタ回路１１１Ｂの出力ＦＱ（ｎ）と微分回路１１２の出力（補償量ＣＱ（ｎ））とを加算することで、ＦＱ（ｎ）の位相遅れ分の影響はＣＱ（ｎ）によりキャンセルされる。
【００２７】
図６は、本発明のディジタル制御回路の実施形態を示す説明図である。本実施形態では、図１のディジタル信号処理回路１１Ａを搭載したディジタル制御回路により、電力変換回路を制御する例を示すが、図４のディジタル信号処理回路１１Ｂを搭載したディジタル制御回路により電力変換回路を制御する場合も、以下の説明がそのまま当てはまる。
【００２８】
図６において、電力変換回路２は、電源４からの電圧Ｅｉを入力するスイッチ回路２１と、スイッチ回路２１に接続されエネルギー蓄積・放出を行うインダクタ２２とから構成され、スイッチ回路２１には負荷３が接続されている（インダクタ２２は、電力変換方式によっては、スイッチ回路２１と負荷３との間に接続されることもある）。
【００２９】
ディジタル制御回路１は、入力部１２と、入力比較部１３と、ディジタル信号処理回路１１Ａと、制御信号出力部１４とを備えている。入力部１２は、信号選択機能を備えており、出力電圧ｅｏと出力電流ｉｏの何れか一方を選択することもできるし、出力電圧ｅｏと出力電流ｉｏの双方を選択することもできる。
【００３０】
ディジタル制御回路１は定電圧モード、定電流モード、電力モード、過電流制限モード、過電圧制限モード等の種々の制御を行うことができる。
たとえば、ディジタル制御回路１が定電圧モードで制御を行っているときには、入力部１２はｅｏのみを選択し、負荷３が急増したような場合には、入力部１２はｉｏのみの選択に切り換え、ディジタル制御回路１は、過電流制限モードでの制御を行う。また、定電圧モードから過電流制限モードに移行する過程で、入力部１２がｅｏとｉｏとの双方を選択し、ｅｏとｉｏとの乗算を行い、ディジタル制御回路１は、電力モードでの制御を行うこともある。
【００３１】
ここでは、入力部１２の出力をａｄとする。なお、図示はしないが、電圧検出値は瞬時値ｅｏに限らず、平均値または実効値Ｅｏであってもよい。また電流検出値も瞬時値ｉｏに限らず、平均値または実効値Ｉｏであってもよい。
入力部１２の後段の入力比較部１３は、作動増幅器１３１とＡ／Ｄ変換器１３２とからなる。差動増幅器１３１は電力検出値ａｄと目標値ａｄ*との差分（ａｄ*−ａｄ）を出力し、Ａ／Ｄ変換器１３２はこの差分（ａｄ*−ａｄ）をディジタル信号に変換し、偏差（ディジタル離散値Ｘ）としてディジタル信号処理回路１１に出力する。
【００３２】
図６では、差動増幅器１３１の後段にＡ／Ｄ変換器１３２が設けられているが、Ａ／Ｄ変換器１３２の後段に差動増幅器１３１（この場合にはディジタル比較器）を設けることができる。また、入力部１２の前段に、Ａ／Ｄ変換器を設けるようにしてもよい。この場合には、図７に示すように、入力部１２は、Ａ／Ｄ変換器１２１１，１２１２とディジタル乗算器１２２であり、比較部１３はディジタル比較器である。図５ではディジタル乗算器１２２の出力をＤで示し、比較部１３は出力Ｄと目標値Ｄ*を入力し、ディジタル偏差Ｄ*−ＤをＸとして出力する。
なお、図６では移動平均回路１１１Ａの後段に係数乗算回路１１４が設けられ、微分回路１１２の後段に係数乗算回路１１５が設けられている。
【００３３】
ディジタル信号処理回路１１Ａは、制御回路の一部を構成しており、ディジタル偏差ＤXの移動平均ＭＱ（ｎ）の演算処理を行い、係数乗算回路１１４は、ＭＱ（ｎ）に所定の係数ＫMを乗算して、移動平均操作量ＫM・ＭＱ（ｎ）を出力する。また、微分回路１１２は、ディジタル偏差Ｘの微分値ＣＱ（ｎ）の演算処理を行い、係数乗算回路１１５は、ＣＱ（ｎ）に所定の係数ＫDを乗算して、移動平均操作量ＫD・ＣＱ（ｎ）を出力する。
加算回路１１３は、係数乗算回路１１４の出力ＫA・ＭＱ（ｎ）と係数乗算回路１１５の出力微分値ＫD・ＣＱ（ｎ）とを加算し、位相遅れを補償した信号Ｄｃ（ｎ）を出力する。
【００３４】
移動平均を演算する回路は、図８（Ａ）に示すようにシフトレジスタから構成することもできる。図８（Ａ）では、移動平均を演算する回路は、ＦＩＦＯ１３０１と、加算器１３０２と、シフトレジスタ１３０３と、係数乗算回路１３０４とからなる。
【００３５】
図８（Ａ）では、ＦＩＦＯ１３０１は、サンプリング値を順次入力して、連続した複数のサンプリング値を記憶している。ここでは、図８（Ｂ）に示す、４つのサンプリング値Ｘ１，Ｘ２，Ｘ３，Ｘ４が記憶されている様子が示されている。
【００３６】
ＦＩＦＯ１３０１に記憶されたサンプリング値Ｘ１，Ｘ２，Ｘ３，Ｘ４は、加算器１３０２に入力され、加算器１３０２はΣＸｉ（＝Ｘ１＋Ｘ２＋Ｘ３＋Ｘ４）を出力する。
シフトレジスタ１３０３は、係数乗算回路１３０４は、ΣＸｉに係数（平均化するための係数（１／４）を含む）ＫM／４を乗算し、ＫM・（１／４）ΣＸｉを出力する。
【００３７】
なお、シフトレジスタ１３０３により、加算結果（たとえば、２進数：ｂ1ｂ2ｂ3ｂ4）を、下位側に２回シフトさせて（Ｘ１＋Ｘ２＋Ｘ３＋Ｘ４）／２2を演算し、シフタ１３１３の出力（Ｘ１＋Ｘ２＋Ｘ３＋Ｘ４）／２2に係数ＫMを乗じて、ＡＭ（ｎ）を出力するようにしてもよい。この場合、係数乗算回路１３０４は、シフトレジスタ１３０３と一体に構成できる。たとえば、係数ＫMが１／２であるときには、シフトレジスタ１３０３の処理において、さらに２進数：ｂ1ｂ2ｂ3ｂ4全体をさらに１ビット（合計で３ビット）だけ下位側にシフトさせればよいし、係数ＫMが２であるときには、シフトレジスタ１３０３の処理において、２進数：ｂ1ｂ2ｂ3ｂ4全体を１ビットだけ下位側にシフトさせればよい（すなわち、２ビット下位側にシフトさせ、１ビット上位側にシフトさせる処理と同じである）。
【００３８】
微分回路１１２は、図９に示すようにＦＩＦＯ１１２１と、減算回路１１２２と、係数乗算回路１１２３とから構成。図９では、ＦＩＦＯ１１２１は、Ｘ１，Ｘ２，Ｘ３，Ｘ４のうち最後の２つの値Ｘ３，Ｘ４を入力し、この値を減算回路１１２２に出力している。減算回路１１２２は、この減算値（Ｘ３−Ｘ４）を係数乗算回路１１２３に出力し、係数乗算回路１１２３は、減算値（Ｘ３−Ｘ４）に係数ＫDを乗算して微分値ＣＱ（ｎ）を出力する。
図９のＦＩＦＯ１１２１は、図８（Ａ）に示した移動平均を算出する回路のＦＩＦＯ１３０１と共用できる。
【００３９】
本発明のディジタル制御回路は、負荷変動しない場合において優れた制御特性を発揮することはもちろんであるが、負荷が急増したような場合にも、ピーク値を抑えた制御が可能である。
図１０（Ａ）に電力変換回路２をＰＩＤ制御装置でシミュレートしたときのリアクトル電流の過渡特性を示し、図１０（Ｂ）に電力変換回路２をディジタル制御回路１でシミュレートしたときのリアクトル電流の過渡特性を示す。リアクトル電流が流れるときのオーバーシュートは、図１０（Ａ）では大きいが、図１０（Ｂ）では上述したパラメータＫMやＫDを適切に選ぶことにより、抑えられている。
【図面の簡単な説明】
【００４０】
【図１】（Ａ）は本発明のディジタル信号処理回路の一実施形態を示す説明図、（Ｂ）はディジタル信号を離散値で示す図である。
【図２】（Ａ）は本発明で使用される移動平均回路のブロック図、（Ｂ）は移動平均回路の周波数特性例、（Ｃ）は移動平均回路の位相特性例である。
【図３】（Ａ）は微分回路の周波数特性例であり、（Ｂ）は微分回路の位相特性例である。
【図４】本発明のディジタル信号処理回路の他の実施形態を示す説明図である。
【図５】本発明で使用されるＦＩＲフィルタ回路のブロック図である。
【図６】本発明のディジタル制御回路の実施形態を示す説明図である。
【図７】図６のディジタル制御回路の入力部と入力比較部とを変形した例を示す説明図である。
【図８】（Ａ）は移動平均を演算する回路であり、（Ｂ）は４つのサンプリング点を示すグラフである。
【図９】本発明で使用される微分回路を示す図である。
【図１０】（Ａ）は電力変換回路をＰＩＤ制御装置でシミュレートしたときのリアクトル電流の過渡特性を示し、（Ｂ）は電力変換回路を本発明のディジタル制御回路でシミュレートしたときのリアクトル電流の過渡特性を示す図である。
【図１１】従来の電力変換回路を示す説明図である。
【符号の説明】
【００４１】
２  電力変換回路
３  負荷
４  電源
１１Ａ，１１Ｂ  ディジタル信号処理回路
１２  入力部
１３  入力比較部
１４  制御信号出力部
２１  イッチ回路
２２  インダクタ
１１１Ａ  移動平均回路
１１１Ｂ  ＦＩＲフィルタ回路
１１２  微分回路
１１３  加算回路
１１４，１１５  係数乗算回路
１３１  差動増幅器
１３１  比較器
１３２  Ａ／Ｄ変換器
【図１】
0005352820.tif 000002
【図２】
0005352820.tif 000003
【図３】
0005352820.tif 000004
【図４】
0005352820.tif 000005
【図５】
0005352820.tif 000006
【図６】
0005352820.tif 000007
【図７】
0005352820.tif 000008
【図８】
0005352820.tif 000009
【図９】
0005352820.tif 000010
【図１０】
0005352820.tif 000011
【図１１】
0005352820.tif 000012