(57)【特許請求の範囲】
【請求項１】
パッドに結合されたゲートを有するトランジスタと、
前記トランジスタのソースに結合されたインダクタと、
前記ゲートに結合された一端と、前記トランジスタの前記ソースと前記インダクタとの間に結合された他端とを備え、前記ゲートから前記インダクタへ、及び前記インダクタから前記ゲートに電流を流すことにより前記トランジスタの静電気放電（ＥＳＤ）保護を提供するように構成されたクランプ回路と
を備える装置。
【請求項２】
前記クランプ回路は、正の大電圧パルスが前記パッドに印加された際に、前記インダクタに電流を供給して、前記インダクタの両端に正の電圧降下を生じさせる、請求項１の装置。
【請求項３】
前記クランプ回路は、負の大電圧パルスが前記パッドに印加された際に、前記インダクタから電流を引き出して、前記インダクタの両端に負の電圧降下を生じさせる、請求項１の装置。
【請求項４】
前記トランジスタは、Ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタを備える、請求項１の装置。
【請求項５】
前記クランプ回路は、前記トランジスタの前記ゲートと前記ソースとの間に結合された少なくとも１つのダイオードを備える、請求項１の装置。
【請求項６】
前記少なくとも１つのダイオードは、少なくとも１つのゲーテッドダイオード（gated diode）で実装される、請求項５の装置。
【請求項７】
前記クランプ回路は、初段のダイオードと最終段のダイオードとを備える直列に結合された複数のダイオードを備え、
前記初段のダイオードは、前記トランジスタの前記ゲートに結合されたアノードを有し、
前記最終段のダイオードは、前記トランジスタの前記ソースに結合されたカソードを有する、請求項１の装置。
【請求項８】
前記クランプ回路は、前記トランジスタの前記ソースに結合されたアノードと、前記トランジスタの前記ゲートに結合されたカソードとを有するダイオードを備える、請求項１の装置。
【請求項９】
前記パッドと高電圧電源との間に結合され、正の大電圧パルスが前記パッドに印加された際に電流を流す第１のダイオードと、
前記パッドと低電圧電源との間に結合され、負の大電圧パルスが前記パッドに印加された際に電流を流す第２のダイオードと
を更に備える請求項１の装置。
【請求項１０】
前記高電圧電源と前記低電圧電源との間に結合され、大きな過渡電流が前記高電圧電源に与えられた際に電流を流す過渡電流保護回路、を更に備える請求項９の装置。
【請求項１１】
前記第１及び第２のダイオードは、ＳＴＩ（shallow trench isolation）ダイオードで実装される、請求項９の装置。
【請求項１２】
第２のパッドに結合されたゲートを有する第２のトランジスタと、
前記第２のトランジスタのソースに結合された第２のインダクタと、
前記第２のトランジスタの前記ゲートと前記ソースとの間に結合された第２のクランプ回路と
を更に備え、前記トランジスタと前記第２のトランジスタは、増幅器の差動対を形成し、
前記インダクタと前記第２のインダクタは、差動トランスの一部である、請求項１の装置。
【請求項１３】
前記トランジスタは、低ノイズ増幅器（ＬＮＡ）についての信号増幅を提供するＮチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタを備え、
前記インダクタは、前記ＮＭＯＳトランジスタについてのソース・ディジェネレーション（source degeneration）を提供し、
前記複数のダイオードは、前記ＮＭＯＳトランジスタについてのＥＳＤ保護を提供する、請求項７の装置。
【請求項１４】
パッドに結合されたゲートを有するＮチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタと、
前記ＮＭＯＳトランジスタのソースと低電圧電源との間に結合されたインダクタと、
前記ゲートに結合された一端と、前記ＮＭＯＳトランジスタの前記ソースと前記インダクタとの間に結合された他端とを備え、前記ゲートから前記インダクタへ、及び前記インダクタから前記ゲートに電流を流すことにより前記ＮＭＯＳトランジスタの静電気放電（ＥＳＤ）保護を提供するように構成された少なくとも１つのダイオードと
を備える集積回路。
【請求項１５】
前記少なくとも１つのダイオードは、初段のダイオードと最終段のダイオードとを備える直列に結合された複数のダイオードを備え、
前記初段のダイオードは、前記ＮＭＯＳトランジスタの前記ゲートに結合されたアノードを有し、
前記最終段のダイオードは、前記ＮＭＯＳトランジスタの前記ソースに結合されたカソードを有する、請求項１４の集積回路。
【請求項１６】
前記少なくとも１つのダイオードは、前記ＮＭＯＳトランジスタの前記ソースに結合されたアノードと、前記ＮＭＯＳトランジスタの前記ゲートに結合されたカソードとを有するダイオードを備える、請求項１４の集積回路。
【請求項１７】
前記パッドと高電圧電源との間に結合され、正の大電圧パルスが前記パッドに印加された際に電流を流す第１のダイオードと、
前記パッドと低電圧電源との間に結合され、負の大電圧パルスが前記パッドに印加された際に電流を流す第２のダイオードと
を更に備える請求項１４の集積回路。
【請求項１８】
前記少なくとも１つのダイオードは、前記第１及び第２のダイオードよりも高速のターンオン速度を有する、請求項１７の集積回路。
【請求項１９】
前記少なくとも１つのダイオードは、前記第１及び第２のダイオードよりも小さいサイズを有する、請求項１７の集積回路。
【請求項２０】
前記少なくとも１つのダイオードは、少なくとも１つのゲーテッドダイオード（gated diode）で実装され、
前記第１及び第２のダイオードは、ＳＴＩ（shallow trench isolation）ダイオードで実装される、請求項１７の集積回路。
【請求項２１】
前記ＮＭＯＳトランジスタは、低ノイズ増幅器（ＬＮＡ）についての信号増幅を提供し、
前記インダクタは、前記ＮＭＯＳトランジスタについてのソース・ディジェネレーション（source degeneration）を提供する、請求項１４の集積回路。
【請求項２２】
大電圧パルスがＮチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタのゲートに印加された際に、前記ＮＭＯＳトランジスタのソースとゲートとの間に結合された複数のダイオードを介して、前記ゲートから前記ソースに、及び前記ソースから前記ゲートに電流を流すことと、
前記流された電流がインダクタを通ることにより、前記複数のダイオードのいずれかと電源との間に結合された前記インダクタの両端に電圧降下を発生させることと、
前記インダクタの両端の前記電圧降下により、前記ＮＭＯＳトランジスタのゲート・ソース間電圧（Ｖgs）を低減することと
を備える方法。
【請求項２３】
前記大電圧パルスは、正の大電圧パルスであり、
前記電流を流すことは、前記インダクタの両端に正の電圧降下を発生させるために、前記複数のダイオードのいずれかを介して前記インダクタに電流を供給すること、を備える、請求項２２の方法。
【請求項２４】
前記大電圧パルスは、負の大電圧パルスであり、
前記電流を流すことは、前記インダクタの両端に負の電圧降下を発生させるために、前記複数のダイオードのいずれかを介して前記インダクタから電流を引き出すこと、を備える、請求項２２の方法。
【請求項２５】
大電圧パルスがＮチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタのゲートに印加された際に、クランプ回路を介して前記ＮＭＯＳトランジスタのゲートから、該ＮＭＯＳトランジスタのソースに結合されたインダクタへ、及び前記ソースから前記クランプ回路を介して前記ゲートに電流を流す手段と、
前記インダクタの両端での電圧降下により、前記ＮＭＯＳトランジスタのゲート・ソース間電圧（Ｖgs）を低減する手段と
を備える装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は概して電子工学に関し、より具体的には増幅器に関する。
【背景技術】
【０００２】
増幅器は、信号増幅をもたらすために種々の電子デバイスに一般に用いられている。種々のタイプの増幅器が、種々の用途に使用可能である。例えば、携帯電話のような無線通信デバイスは、双方向通信のために送信機及び受信機を含み得る。受信機は、低ノイズ増幅器（ＬＮＡ：low noise amplifier）を使用し、送信機は電力増幅器（ＰＡ：power amplifier）を使用し、受信機及び送信機は可変利得増幅器（ＶＧＡ：variable gain amplifier）を使用し得る。
【０００３】
増幅器は、種々の集積回路（ＩＣ）プロセスで製造され得る。サブミクロンの相補型金属酸化物半導体（ＣＭＯＳ）製造プロセスは、コストを削減し集積度を向上させるために、無線デバイス及びその他の電子デバイスの無線周波数（ＲＦ）回路において広く用いられている。しかしながら、サブミクロンＣＭＯＳプロセスで製造されたトランジスタは、一般に小さい物理的寸法を有し、静電気放電（ＥＳＤ）によりストレスを受けやすく、そして故障しやすい。ＥＳＤは、静電気及び／またはその他のソースから生じ得る突然の大きな一瞬の電荷である。性能への影響を最小限にしつつ、ＥＳＤに効果的に対処することが望ましい。
【図面の簡単な説明】
【０００４】
【図１】図１は、無線通信デバイスのブロック図を示す。
【図２】図２は、ＥＳＤ保護回路を有する増幅器を示す。
【図３】図３は、ＥＳＤテストのための種々の電圧のグラフを示す。
【図４Ａ】図４Ａは、改善されたＥＳＤ保護回路を有する増幅器の典型的な設計を示す。
【図４Ｂ】図４Ｂは、改善されたＥＳＤ保護回路を有する増幅器の典型的な設計を示す。
【図５】図５は、改善されたＥＳＤ保護回路を有する差動増幅器を示す。
【図６】図６は、ＥＳＤ保護を提供する方法を示す。
【発明を実施するための形態】
【０００５】
用語「典型的（exemplary）」は、本明細書では「例（example）、例証（instance）、または例示（illustration）として与えられること」を意味するように用いられる。本明細書で「典型的」として述べられたあらゆる設計は、他の設計に対して好適または有利であると解釈される必要はない。
【０００６】
改善されたＥＳＤ保護回路を有する増幅器の種々の典型的な設計が、本明細書において述べられる。この増幅器は、無線及び有線通信デバイス、携帯電話、携帯情報端末（ＰＤＡ）、携帯デバイス、無線モデム、ラップトップコンピュータ、コードレス電話、Bluetooth（登録商標）デバイス等のような種々の電子デバイスに使用され得る。明確化のため、以下では無線通信デバイスにおける増幅器の使用について述べられる。
【０００７】
図１は、携帯電話またはその他のあるデバイスであり得る無線通信デバイス１００のブロック図を示す。図１に示す典型的な設計では、無線デバイス１００は、双方向通信をサポートする受信機１３０及び送信機１５０を含む。一般に、無線デバイス１００は任意の数の通信システム及び周波数帯域につき任意の数の受信機及び送信機を含むことが出来る。
【０００８】
受信経路では、アンテナ１１０は、基地局及び／またはその他の送信局から送信された信号を受信して、受信ＲＦ信号を供給する。この受信ＲＦ信号は、デュプレクサ／スイッチ１１２を経由して、受信機１３０に供給される。受信機１３０内では、受信ＲＦ信号は、低ノイズ増幅器（ＬＮＡ）１３２によって増幅され、そして受信復調器（ＲＸ復調器）１３４によって復調されて、同相（Ｉ：inphase）及び直交位相（Ｑ：quadrature）のダウンコンバート信号が得られる。ダウンコンバート信号は、増幅器１３６によって増幅され、ローパスフィルタ１３８によってフィルタリングされ、更に増幅器１４０によって増幅されて、Ｉ及びＱの入力ベースバンド信号が得られ、これはデータプロセッサ１７０に供給される。
【０００９】
送信経路では、データプロセッサ１７０は、送信すべきデータを処理して、Ｉ及びＱの出力ベースバンド信号を送信機１５０に供給する。送信機１５０内において出力ベースバンド信号は、増幅器１５２によって増幅され、ローパスフィルタ１５４によってフィルタリングされ、増幅器１５６によって増幅され、そして送信（ＴＸ）変調器１５８によって変調されて、変調信号が得られる。電力増幅器（ＰＡ）１６０は、変調信号を増幅して所望の出力電力レベルを得て、送信ＲＦ信号を供給する。この送信ＲＦ信号は、デュプレクサ／スイッチ１１２を経由して、アンテナ１１０を介して送信される。局部発振器（ＬＯ）信号生成器１６２は、受信機１３０の復調器１３４に対してダウンコンバートＬＯ信号を生成し、送信機１５０の変調器１５８に対してアップコンバートＬＯ信号を生成する。
【００１０】
図１は、送受信機の典型的な設計を示す。概して、送信機及び受信機における信号の調整は、増幅器、フィルタ、アップコンバータ、ダウンコンバータ等の１つまたはそれ以上のステージによって実行され得る。回路ブロックは、図１に示す構成とは異なるように配置されても良い。更に、図１には示されない他の回路もまた、送信機及び受信機において信号を調整するために用いられても良い。図１におけるいくらかの回路ブロックが省かれても良い。
【００１１】
図１に示す典型的な設計において、受信機１３０及び送信機１５０は、ＲＦ集積回路（ＲＦＩＣ）１２０上に実装され得る。ＬＮＡ１３０及び増幅器１５２は、ＲＦＩＣ１２０外部のデバイスから入力信号を受信し、従ってＩＣピンに結合されたそれらの入力を有し得る。これらのＩＣピンは、ＥＳＤ電荷（ESD charge）に影響を受けやすく、これはＩＣピンに結合された回路を損傷させ得る。ＬＮＡ１３０及び増幅器１５２は、ＩＣピンを介して結合されたＥＳＤ電荷に対処し得るＥＳＤ保護回路と共に実装され得る。
【００１２】
図２は、ＥＳＤ保護回路を有する増幅器２００の典型的な設計の概念図を示す。増幅器２００は、図１のＬＮＡ１３２、増幅器１５２、及び／またはその他の回路ブロックに使用され得る。単純化のため、図２は、増幅器２００の入力部分のみを示している。増幅器２００は、単純化のために図２には示していない他の回路を含んでも良い。
【００１３】
増幅器２００内部において、Ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ２１０は、パッド２５０に結合されたそのゲート、インダクタ２１２の一端に結合されたそのソース、及び負荷回路２１４に結合されたそのドレインを有する。用語「トランジスタ」及び「デバイス」は、しばしば交換可能に用いられる。インダクタ２１２の他端は、低電圧電源Ｖssに結合され、これは回路のグランドであり得る。負荷回路２１４の他端は、高電圧電源Ｖddに結合される。ＮＭＯＳトランジスタ２１０は、パッド２５０を介して受信された入力信号Ｖinに対する増幅を供給する。ＮＭＯＳトランジスタ２１０は、高周波数における高い性能を得るため、薄いゲート酸化膜で実現され得る。この薄いゲート酸化膜の使用は、ＮＭＯＳトランジスタ２１０に対して、より低い動作電圧とより低い降伏（breakdown）電圧をもたらし得る。インダクタ２１２は、ＮＭＯＳトランジスタ２１０に対してソース・ディジェネレーション（source degeneration）をもたらし、これは増幅器２００の線形性を向上させ得る。インダクタ２１２はまた、ＮＭＯＳトランジスタ２１０のゲートから見たインピーダンス整合をもたらし得る。
【００１４】
増幅器２００のＥＳＤ保護回路は、ダイオード２３０及び２３２、並びに過渡電流保護回路（transient protection circuit）２４０を含む。ダイオード２３０は、パッド２５０に結合されたそのアノードと、Ｖddに結合されたそのカソードとを有する。ダイオード２３２は、Ｖssに結合されたそのアノードと、パッド２５０に結合されたそのカソードとを有する。ダイオード２３０及び２３２は、より低い容量を有するが（これは増幅器２００の性能を向上させ得る）より遅いターンオン速度を有するＳＴＩ（shallow trench isolation）ダイオードで実現され得る。過渡電流保護回路２４０は、Ｖssに結合されたそのソースと、Ｖddに結合されたそのドレインとを有するＮＭＯＳトランジスタ２４２を含む。インバータ２４４は、ノードＡに結合されたその入力と、ＮＭＯＳトランジスタ２４２のゲートに結合されたその出力とを有する。抵抗２４６は、ノードＡとＶddとの間に結合される。キャパシタ２４８は、ノードＡとＶssとの間に結合される。ＮＭＯＳトランジスタ２４２は、オン状態とされた際に大きな電流量を供給し得る大きな電界効果トランジスタ（ＦＥＴ）であり得る。
【００１５】
図２に示すＥＳＤ保護回路は、パッド２５０に印加された大きな正及び負のＥＳＤ電流パルスに対処するように設計されている。ＥＳＤ電流パルスは、電源電圧が与えられない状態で、増幅器２００を含むＩＣパッケージに印加され得る。通常動作の期間、キャパシタ２４８はＶddに充電され、インバータ２４４の出力は論理lowであり、そしてＮＭＯＳトランジスタ２４２はオフ状態である。増幅器２００を含むＩＣパッケージを取り扱う際に、高速に立ち上がる大きな正のＥＳＤ電流パルスがＶssに対してパッド２５０に印加されることがある。この大きなＥＳＤ電流パルスはダイオード２３０をフォワードバイアスし、これにより電流は過渡電流保護回路２４０に導かれ、Ｖddをプルアップする。Ｖddが十分に高くプルアップされると、インバータ２４４の出力は論理highに遷移し、そしてＮＭＯＳトランジスタ２４２をオンさせる。ＮＭＯＳトランジスタ２４２は、オン状態では低いオン抵抗を有し、そして大きな正のＥＳＤ電流パルスからの電流を導く経路を提供する。反対に、大きな負のＥＳＤ電流パルスがパッド２５０に印加された際には、ダイオード２３２はオン状態とされ、そしてその他の回路に損傷を与えない比較的低い電圧をドロップしつつ、このＥＳＤ電流パルスからの電流を導く経路を提供する。ＥＳＤ保護回路は、ＥＳＤ電流パルスによる電圧降下が、ＥＳＤ保護回路自身及び内部回路を損傷させるほどには大きくないように設計され得る。
【００１６】
デバイス帯電モデル（ＣＤＭ：charged device model）テストは、デバイスの静電気の帯電に耐えられる性能を決定するために用いられ得る。ＣＤＭテストでは、ＩＣチップはフィールドプレート（field plate）上にマウントされ、そしてフィールドプレートに対して大きな電圧（例えば５００ボルト（Ｖ））に帯電させられ得る。そしてＩＣチップ上のピンが、テストプローブを介してフィールドプレートにショートされ、このＩＣピンを介して大きな静電気電荷が与えられ得る。よって、このＣＤＭテストは、ＩＣチップに蓄えられ、そして引き続き金属の物体との接触により放電される静電気電荷に耐える、このＩＣチップの能力をテストする。この種の放電は、ＥＳＤの共通のタイプであり、ＩＣチップへのＥＳＤ損傷の大部分の原因となる。
【００１７】
ＣＤＭテストは、図２の増幅器２００上で行われた。このＣＤＭテストは、ＮＭＯＳトランジスタ２１０のゲート・ソース間のゲート酸化膜が、所望の値を遙かに下回るＣＤＭ電圧で破壊されるだろうことを明らかにした。ゲート・ドレイン間の酸化膜は破壊されず、これは多少の電圧降下を吸収することによりゲート・ドレイン間の酸化膜についてのいくらかの保護を与える負荷回路１１４によるものであろう。ダイオード２３０及び２３２並びに過渡電流保護回路２４０からなるＥＳＤ保護回路は、ＮＭＯＳトランジスタ２１０の薄いゲート酸化膜の保護において部分的にのみ効果的であった。図３に示すＥＳＤ保護回路における主たる問題は、ダイオード２３０及び２３２に対するＳＴＩダイオードの使用による。ＳＴＩダイオードは、１００ピコ秒（ｐｓ）の速度で立ち上がり得る非常に高速のＣＤＭ電流パルスに対する応答が遅い。この高速の立ち上がり時間に対するＳＴＩダイオードの遅い応答時間により、初期電圧スパイク（initial voltage spike）がパッド２５０上に現れる。
【００１８】
図３は、ＣＤＭテストにおいて、パッド２５０での入力電圧（Ｖin）とＮＭＯＳトランジスタ２１０のゲート・ソース間電圧（Ｖgs）の典型的なグラフを示す。このＣＤＭテストでは、大きな静電気電荷が、約０．５オームのソース抵抗を有する非常に高速のパルス生成器によってモデル化されている。パルス生成器は、グラフ３１０に示される大きな電圧パルスを供給する。この大きな電圧パルスは、１０Ｖのピーク電圧への立ち上がり時間１００ｐｓを有し、そして２５０ｐｓまで１０Ｖを維持し、そして４００ｐｓで１０Ｖから７Ｖに降下する。初期のピーク電圧は、大きな静電気電荷によるパッド２５０のスパイクに近似する。この大きな電圧パルスは、１．２ナノ秒（ｎｓ）まで７Ｖを維持し、そして１．４ｎｓで７Ｖから０Ｖに降下し、そして０Ｖを維持する。４００ｐｓから１．２ｎｓまでの７Ｖは、５ＶのＶdd電圧と、大電流を伴ったダイオード２３０の両端における約２Ｖの電圧降下によるだろう。
【００１９】
このＣＤＭテストは、パッド２５０からＶssへの入力電圧が、ＥＳＤ保護回路によって１０Ｖに制限されていることを前提としている。テスト測定は、約４００ｐｓでダイオードが完全にオン状態とされていることを示した。４００ｐｓの後は、ダイオード２３０はパッド２５０で７Ｖの電圧を維持する。
【００２０】
ＮＭＯＳトランジスタ２１０のＶgs電圧は、グラフ３２０で示されている。Ｖgs電圧は概して、この大きな電圧パルスに従い、更にインダクタ２１２による上昇を含む。この上昇により、初期のスパイクの期間、ピークのＶgs電圧は１０．７Ｖに達する。図２に示す典型的な設計では、７Ｖの高電圧が１ｎｓを超えて、ＮＭＯＳトランジスタ２１０のゲート・ソース間に印加されると、ＮＭＯＳトランジスタ２５０のゲート酸化膜が破壊されるだろう。そしてこれは図３に示されるケースである。ゲート酸化膜は電圧に対して非常にセンシティブであり、パルス存続期間が短かったとしても、７Ｖを超える電圧で容易に破壊され得る。
【００２１】
一般に、薄いＮＭＯＳゲート酸化膜の絶縁経時破壊（ＴＤＤＢ：time dependent dielectric breakdown）は、次のように与えられる。すなわち、  
ＴＤＤＢ＝（Ｖox／（０．２４・Ｔox＋２．１））−３０      式（１）  
ここで、ＴＤＤＢは酸化膜の降伏までのナノ秒（ｎｓ）単位での時間であり、  
Ｖoxはボディ、ドレイン、及びソースに対するゲート酸化膜電圧であり、  
Ｔoxは、ゲート酸化膜のオングストローム（Å）単位での膜厚である。
【００２２】
式（１）は、１１〜２７Åの範囲内のゲート酸化膜厚で有効であり得る。式（１）は、ＮＭＯＳトランジスタのゲート酸化膜の破壊までの期間が、Ｖgs電圧及びゲート酸化膜厚に大いに依存し得ることを示している。
【００２３】
ＣＤＭテストによるゲート酸化膜の破壊は、他の増幅器構成を使用することにより避けられ得る。しかしながら、これらの他の増幅器構成は、図２に示す増幅器構成に較べて性能が劣り、及び／または他の欠点を有するだろう。
【００２４】
ダイオード２３０及び２３２でクランプする強力な力（brute force）は、図２に示す増幅器構成において使用されるが、特にＮＭＯＳトランジスタ２１０が、サブミクロンＣＭＯＳプロセスで形成された薄膜トランジスタである場合には、その効果は限定的だろう。更に、図３に示すように、クランプダイオード２３０及び２３２のターンオン速度が十分に速くない場合には、高いピーク電圧が生じ得る。より速いターンオン速度を得るには、より速いダイオードを使用出来るが、これらのより速いダイオードは、ストライプ長のミクロンにき、より大きい容量を有し、これは性能の観点からは望ましくないだろう。
【００２５】
より効果的なクランプは、(i)ＮＭＯＳトランジスタ２１０のゲートとパッド２５０との間に抵抗を挿入すること、及び(ii)１組のクランプダイオード２３０及び２３２を、この抵抗の両側に接続すること、によって得ることが出来る。しかしながら、ＮＭＯＳトランジスタ２１０のゲートにおける抵抗は、ノイズを増加させるだろう。そしてそれは、増幅器２００がＬＮＡで使用される場合には非常に望ましくないだろう。
【００２６】
一側面では、改善されたＥＳＤ保護が、ソース・ディジェネレーション（source degeneration）インダクタを有するＮＭＯＳトランジスタのゲートとソース間に結合されたクランプ回路で得られ得る。このクランプ回路は、インダクタを介してＥＳＤ電流を導き、この導かれた電流はインダクタの両端で電圧降下をもたらすだろう。ＮＭＯＳトランジスタのＶgsは、このインダクタの両端での電圧降下量によって低減されるだろう。
【００２７】
図４Ａは、改善されたＥＳＤ保護回路を有する増幅器４００の典型的な設計の概念図を示す。増幅器４００は、図１のＬＮＡ１３２、増幅器１５２、及び／または他の回路ブロックに使用出来る。増幅器４００は、パッド４５０に結合されたそのゲート、ソース・ディジェネレーション・インダクタ４１２に結合されたそのソース、及び負荷回路４１４に結合されたそのドレインを有している。インダクタ４１２の他端はＶssに結合され、負荷回路４１４の他端はＶddに結合されている。
【００２８】
増幅器４００のＥＳＤ保護回路は、ダイオード４３０及び４３２並びに過渡電流保護回路４４０を含み、これらは図２のダイオード２３０及び２３２並びに過渡電流保護回路２４０と同様に結合されている。ＥＳＤ保護回路は更に、ＮＭＯＳトランジスタ４１０のゲートとソースとの間に結合されたクランプ回路４２０を含む。図４Ａに示す典型的な設計では、クランプ回路４２０は、直列に接続されたＮ個のダイオード４２４ａ〜４２４ｎを含み、ここでＮは１またはそれ以上であり得る。各ダイオード４２４は、次のダイオードのアノードに結合されたそのカソードを有する。初段のダイオード４２４ａは、ＮＭＯＳトランジスタ４１０のゲートに結合されたそのアノードを有し、最終段のダイオード４２４ｎは、ＮＭＯＳトランジスタ４１０のソースに結合されたそのカソードを有する。
【００２９】
クランプ回路４２０は、パッド４５０に印加された大きな正の電圧パルスに効果的であり得る。通常動作の期間、インダクタ４１２の両端の電圧降下は小さく、ＮＭＯＳトランジスタ４１０のソースはＶssに近い。大きな正の電圧パルスがパッド４５０に印加された際、ダイオード４２４ａ〜４２４ｎは、電流をインダクタ４１２に導く。インダクタ４１２の両端には電圧降下が発生し、次のように表される。すなわち、  
Ｖind＝Ｌ・（ｄｉ／ｄｔ）                     式（２）  
ここで、Ｌはインダクタ４１２のインダクタンスであり、  
di/dtはインダクタ４１２を介して流れる電流の変化率であり、  
Ｖindはインダクタ４１２の両端における電圧降下である。
【００３０】
大きな静電気電荷の場合、di/dtは約１００ピコ秒にわたってアンペアオーダーであり、よって非常に大きいだろう。Ｌは、増幅器４００の所望の性能に依存し、ナノヘンリー（ｎＨ）のオーダーであり得る。よって、ボルトのオーダーの比較的大きい電圧降下が、インダクタ４１２の両端に発生し得る。
【００３１】
図４Ａに示すように、入力電圧は、インダクタ４１２の両端の電圧降下を加えたＮＭＯＳトランジスタのＶgs電圧に等しい。よって、インダクタ４１２の両端の電圧降下は、ＮＭＯＳトランジスタ４１０のゲート及びソース間のＶgs電圧を低減する。Ｖgs電圧は、次のように表され得る。すなわち、  
Ｖgs＝Ｖin−Ｖind                             式（３）。
【００３２】
図３は、図４Ａのクランプ回路４２０を使用した際のＮＭＯＳトランジスタ４１０のＶgs電圧のグラフ３３０を示す。図２の増幅器２００に対して実行され、図３につき上記で説明したＣＤＭテストが、図４Ａの増幅器４００に対しても行われた。クランプ回路４２０のダイオード４２４ａ〜４２４ｎに電流を導くことにより、ＮＭＯＳトランジスタ４１０のピークのＶgs電圧は、大きな電圧パルスの初期の５００ｐｓの期間、約４．４Ｖに低減されている。Ｖgs電圧を、増幅器２００の場合の約７Ｖ及びピーク電圧１０．７Ｖから、増幅器４００の場合の最大電圧約４．４Ｖに至るまで低減することにより、ＮＭＯＳトランジスタ４１０のゲート酸化膜の破壊を回避出来る。
【００３３】
図４Ａに戻り、十分な数のダイオード４２４が、通常動作時にこれらのダイオードがターンオンするのを回避するために、直列に結合され得る。概して、使用するダイオード４２４の数は、ＮＭＯＳトランジスタ４１０のゲートのバイアス電圧、及びターゲットとなるリーク電流またはそれ未満での、各ダイオード４２４についてのワーストケースでのフォワードバイアス電圧に基づいて決定され得る。例えば、ＮＭＯＳトランジスタ４１０の最大のゲートバイアス電圧が０．６Ｖであり、各ダイオードにつきワーストケースでのフォワードバイアス電圧が０．３Ｖであった場合、２つのダイオードが直列に結合され得る。通常動作時には、各ダイオードの両端のフォワードバイアス電圧は、オンする条件よりも十分に低く、これは高温において約０．５Ｖであり得る。より大きなゲートバイアス電圧の場合には、２つより多いダイオードが直列に結合され得る。
【００３４】
ダイオード４２４は、ＮＭＯＳトランジスタ４１０の動作に対するこれらのダイオードの影響を最小限にするため、小さいサイズで設計され得る。ダイオード４２４は、この小さいサイズであっても、短い期間で多くの電流量を導くことが出来る。
【００３５】
ダイオード４２４は、ＳＴＩダイオード、ゲーテッドダイオード（gated diode）等のような、種々のタイプのダイオードで実装され得る。ＳＴＩダイオードは、より小さい容量を有するが、しかし、より遅いターンオンスピードも有し得る。ゲーテッドダイオードは、より速いターンオン速度を有するが、より大きな容量を有し得る。典型的な設計では、ダイオード４２４は、より速いターンオン速度を得るため、ゲーテッドダイオードで実装され得る。より高速なゲーテッドダイオードによる追加の容量は、これらのダイオードがソースとＶssとの間ではなく、ＮＭＯＳトランジスタ４１０のゲートとソースとの間に結合されているため、ＮＭＯＳトランジスタ４１０の性能にわずかに影響を与え得る。ダイオード４２４に高速なゲーテッドダイオードを使用することで、ＥＳＤ電流をより速くインダクタ４１２に送ることが出来、これにより、大きな初期の電圧降下をインダクタ４１２の両端に生じさせ、そしてＮＭＯＳトランジスタ４１０間には小さいＶgsドロップを生じさせる。ダイオード４２４に高速なゲーテッドダイオードを使用することはまた、ダイオード４３０及び４３２が、より遅いＳＴＩダイオードで実装されることを可能にし得る。これは、パッド４５０におけるより小さい容量、及びより良い増幅器性能をもたらし得る。電圧スパイクは、図３のグラフ３２０で示されるように、ダイオード４３０及び４３２に、より遅いＳＴＩダイオードを使用することに起因し得る。しかしながら、この電圧スパイクは、ダイオード４２４のゲーテッドダイオードの高速なターンオン速度によって補償され、そして電圧スパイクは、インダクタ４１２の両端の電圧降下と、ＮＭＯＳトランジスタ４１０のＶgs電圧とに分割され得る。
【００３６】
図４Ｂは、改善されたＥＳＤ保護回路を有する増幅器４０２の典型的な設計の概念図を示す。増幅器４０２もまた、図１のＬＮＡ１３２、増幅器１５２、及び／または他の回路ブロックに使用され得る。増幅器４０２は、図４Ａの増幅器の全ての回路要素を含むが、増幅器４００のクランプ回路４２０が、増幅器４０２のクランプ回路４２２に置き換えられている。
【００３７】
図４Ｂの典型的な設計では、クランプ回路４２２は、ＮＭＯＳトランジスタ４１０のゲートとソースの間に直列に結合されたＮ個のダイオード４２４ａ〜４２４ｎを含む。クランプ回路４２２は更に、ＮＭＯＳトランジスタ４１０のソースに結合されたそのアノードと、ＮＭＯＳトランジスタのゲートに結合されたそのカソードとを有するダイオード４２６を含む。
【００３８】
クランプ回路４２０は、パッド４５０に印加された大きな正及び負の電圧パルスに効果的であり得る。パッド４５０に印加された大きな正の電圧は、図４Ａで上記説明したようにダイオード４２４ａ〜４２４ｎによって対処され得る。大きな負の電圧パルスがパッド４５０に印加された際には、ダイオード４２６が、ソース・ディジェネレーション・インダクタ４１２から電流を引き出す。そして、式（２）で示されるように、インダクタ４１２の両端には負の電圧降下が生じる。入力電圧は、インダクタ４１２の両端での電圧降下を加えたＮＭＯＳトランジスタ４１０のＶgs電圧に等しい。よって、インダクタ４１２の両端での電圧降下は、式（３）に示されるように、ＮＭＯＳトランジスタ４１０のゲートとソースとの間のＶgs電圧を低減する。よって、このＶgs電圧はダイオード４２６によって低減され、そしてより小さいＶgs電圧によって、ＮＭＯＳトランジスタ４１０のゲート酸化膜の破壊が防止され得る。
【００３９】
ダイオード４２６は、ダイオード４２４について上記説明した検討によって実装され得る。ダイオード４２６は、ＮＭＯＳトランジスタ４１０の動作に対する影響を低減するため、十分に小さいサイズを有し得る。ダイオード４２６は、より高速なターンオン速度を得るために、ゲーテッドダイオードで実装され得る。これにより、ダイオード４３２をＳＴＩダイオードによって実装することが出来、これは、ＮＭＯＳトランジスタ４１０のゲートにおける容量を低減し得る。ダイオード４２６はまた、その他のタイプのダイオードで実装されても良い。
【００４０】
図５は、改善されたＥＳＤ保護回路を有する差動増幅器５００の典型的な設計の概念図を示す。増幅器５００もまた、図１に示すＬＮＡ１３２、増幅器１５２、及び／または他の回路ブロックに使用され得る。増幅器５００は、ＮＭＯＳトランジスタ５１０ａ及び５１０ｂからなる差動対を含み、これらはパッド５５０ａ及び５５０ｂにそれぞれ結合されたそれらのゲート、差動トランス５１２の２つの一端に結合されたそれらのソース、及び負荷回路５１４に結合されたそれらのドレインを有する。トランス５１２の他端はＶssに結合され、そして負荷回路５１４の他端はＶddに結合されている。
【００４１】
増幅器５００のＥＳＤ保護回路は、クランプ回路５２０ａ及び５２０ｂ、ダイオード５３０ａ、５３０ｂ、５３２ａ、及び５３２ｂ、並びに過渡電流保護回路５４０を含む。クランプ回路５２０ａは、ＮＭＯＳトランジスタ５１０ａのゲートとソースとの間に結合され、クランプ回路５２０ｂは、ＮＭＯＳトランジスタ５１０ｂのゲートとソースとの間に結合される。各クランプ回路５２０は、(i)直列に結合されたＮ個のダイオード５２４ａ〜５２４ｎ（最初のダイオード５２４ａのアノードがＮＭＯＳトランジスタ５１０のゲートに結合され、最後のダイオード５２４ｎのカソードがＮＭＯＳトランジスタ５１０のソースに結合される）、及び(ii)ＮＭＯＳトランジスタ５１０のソースに結合されたそのアノードと、ＮＭＯＳトランジスタ５１０のゲートに結合されたそのカソードとを有するダイオード５２６を含む。ダイオード５３０ａ及び５３２ａは、Ｖdd、パッド５５０ａ、及びＶss間に結合されている。ダイオード５３０ｂ及び５３２ｂは、Ｖdd、パッド５５０ｂ、及びＶss間に結合されている。過渡電流保護回路５４０は、ＶddとＶssとの間に結合され、そして図２の過渡電流保護回路と同じようにして実装され得る。
【００４２】
増幅器５００のＥＳＤ保護回路は、パッド５５０ａ及び５５０ｂに印加された大きな正及び負の電圧パルスに対して効果的であり得る。パッド５５０ａ（またはパッド５５０ｂ）に印加された大きな正の電圧パルスは、図４Ａで上記説明したように、クランプ回路５２０ａ（またはクランプ回路５２０ａ）のダイオード５２４ａ〜５２４ｎと共に、ダイオード５３０ａ（またはダイオード５３０ｂ）及び過渡電流保護回路５４０により対処され得る。パッド５５０ａ（またはパッド５５０ｂ）に印加された大きな負の電圧パルスは、図４Ｂで上記説明したように、クランプ回路５２０ａ（またはクランプ回路５２０ａ）のダイオード５２６と共に、ダイオード５３２ａ（またはダイオード５３２ｂ）により対処され得る。
【００４３】
図４Ａ、４Ｂ、及び５は、ＮＭＯＳトランジスタを用いた増幅器の典型的な設計を示す。増幅器は、ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタまたはその他のタイプのトランジスタを用いて実装されても良い。
【００４４】
本明細書で述べられた改善されたＥＳＤ保護回路は、入力ＮＭＯＳトランジスタのゲートとソースとの間に結合された比較的小さいダイオードを使用して、このＮＭＯＳトランジスタのゲート酸化膜の保護を劇的に改善する。この小さなダイオードは、パッドとＶssとの間の容量を低く維持しつつ、高速電圧パルスについてのＮＭＯＳトランジスタのゲート酸化膜間での電圧降下を低減することが出来る二次クランプ（secondary clamp）として機能する。この小さなダイオードの増幅器の通常動作に対する影響は無視し得る。
【００４５】
概して、装置はトランジスタ、インダクタ、及びクランプ回路を備え得る。このトランジスタは、パッドに結合されたゲートを有し、そして増幅器、例えばＬＮＡについての信号増幅を提供し得る。このトランジスタは、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、またはその他の対応のトランジスタであり得る。インダクタは、トランジスタのソースに結合され、そしてトランジスタについてのソース・ディジェネレーションを提供する。クランプ回路は、トランジスタのゲートとソースとの間に結合され、そしてこのトランジスタについてのＥＳＤ保護を提供する。
【００４６】
クランプ回路は、大きな正の電圧パルスがパッドに印加された際に、インダクタに電流を供給して、インダクタの両端に正の電圧降下を生じさせ得る。このクランプ回路はまた、大きな負の電圧パルスがパッドに印加された際に、インダクタから電流を引き出し、インダクタの両端に負の電圧降下を生じさせ得る。いずれの場合でも、トランジスタのＶgs電圧は、インダクタの両端での電圧降下により低減され得る。
【００４７】
クランプ回路は、トランジスタのゲートとソースとの間に結合された少なくとも１つのダイオードを備え得る。典型的な一設計では、少なくとも１つのダイオードは、初段のダイオードと最終段のダイオードを含み、直列に結合された複数のダイオード（例えば、図４Ａ及び４Ｂのダイオード４２４ａ〜４２４ｎ）を備え得る。初段のダイオードは、トランジスタのゲートに結合されたアノードを有し、そして最終段のダイオードは、トランジスタのソースに結合されたカソードを有し得る。別の典型的な設計では、少なくとも１つのダイオードは、トランジスタのソースに結合されたアノードと、トランジスタのゲートに結合されたカソードとを有するダイオード（例えば、図４Ｂのダイオード４２６）を備え得る。全ての設計において、この少なくとも１つのダイオードは、少なくとも１つのゲーテッドダイオード、または高速のターンオン速度を有するその他のダイオードで実装され得る。
【００４８】
この装置は更に、第１及び第２のダイオード（例えば、図４Ａ及び４Ｂのダイオード４３０及び４３２）を備え得る。第１のダイオードは、パッドと高電圧電源との間に結合され、大きな正の電圧パルスがパッドに印加された際に電流を流し得る。第２のダイオードは、パッドと低電圧電源との間に結合され、大きな負の電圧パルスがパッドに印加された際に電流を流し得る。第１及び第２のダイオードは、ＳＴＩダイオード、またはより小さい容量を有するその他のタイプのダイオードで実装され得る。この装置は更に、過渡電流保護回路（例えば、図４Ａ及び４Ｂの過渡電流保護回路４４０）を備え、これは高電圧電源と低電圧電源との間に結合され、大きな過渡電流が高電圧電源に生じた際に電流を流し得る。
【００４９】
この装置は更に、例えば図５に示すように、第２のトランジスタ、第２のインダクタ、及び第２のクランプ回路を備え得る。第２のトランジスタは第２のパッドに結合されたゲートを有し、この２つのトランジスタは増幅器の差動対を形成し得る。第２のインダクタは第２のトランジスタのソースに結合され、この２つのインダクタは差動トランスの一部であり得る。第２のクランプ回路は、第２のトランジスタのゲートとソースとの間に結合され得る。
【００５０】
典型的な一設計では、集積回路は、ＮＭＯＳトランジスタ、インダクタ、及び少なくとも１つのダイオードを備える。ＮＭＯＳトランジスタは、パッドに結合されたゲートを有し、増幅器、例えばＬＮＡの信号増幅を提供する。インダクタは、ＮＭＯＳトランジスタのソースと低電圧電源との間に結合され、ＮＭＯＳトランジスタについてのソース・ディジェネレーションを提供する。少なくとも１つのダイオードは、ＮＭＯＳトランジスタのゲートとソースとの間に結合され、ＮＭＯＳトランジスタのＥＳＤ保護を提供する。
【００５１】
典型的な一設計では、少なくとも１つのダイオードは、初段及び最終段のダイオードを含み、直列に結合された複数のダイオードを備える。初段のダイオードは、ＮＭＯＳトランジスタのゲートに結合されたアノードを有し、そして最終段のダイオードは、ＮＭＯＳトランジスタのソースに結合されたカソードを有し得る。別の典型的な設計では、少なくとも１つのダイオードは、ＮＭＯＳトランジスタのソースに結合されたアノードと、ＮＭＯＳトランジスタのゲートに結合されたカソードとを有するダイオードを備える。
【００５２】
この集積回路は更に、第１及び第２のダイオードを備え得る。第１のダイオード（例えばダイオード４３０）は、パッドと高電圧電源との間に結合され、大きな正の電圧パルスがパッドに印加された際に電流を流し得る。第２のダイオード（例えばダイオード４３２）は、パッドと低電圧電源との間に結合され、大きな負の電圧パルスがパッドに印加された際に電流を流し得る。少なくとも１つのダイオードは、第１及び第２のダイオードよりも高速のターンオン速度を有し得る。典型的な一設計では、この少なくとも１つのダイオードは少なくとも１つのゲーテッドダイオードで実装され、第１及び第２のダイオードはＳＴＩダイオードで実装され得る。
【００５３】
図６は、ＥＳＤ保護を提供する方法６００の典型的な設計を示す。大きな電圧パルスがＮＭＯＳトランジスタのゲートに印加された際、ＮＭＯＳトランジスタのソースとゲートとの間に結合された少なくとも１つのダイオードを通って電流が導かれ得る（ブロック６１２）。ＮＭＯＳトランジスタのソースに結合されたインダクタの両端に、このインダクタを流れる導かれた電流により、電圧降下が生じ得る（ブロック６１４）。大きな電流パルスは大きな正の電圧パルスであり、少なくとも１つのダイオードは、インダクタに電流を供給して、インダクタの両端に正の電圧降下を生じさせ得る。あるいは、大きな電流パルスは大きな負の電圧パルスであり、少なくとも１つのダイオードは、インダクタから電流を引き出して、インダクタの両端に負の電圧降下を生じさせ得る。いずれの場合においても、ＮＭＯＳトランジスタのＶgs電圧が、インダクタの両端での電圧降下により低減され得る（ブロック６１６）。
【００５４】
本明細書で述べられた改善されたＥＳＤ保護回路を有する増幅器は、ＩＣ、アナログＩＣ、ＲＦＩＣ、mixed-signal ＩＣ、特定用途向け集積回路（ＡＳＩＣ）、プリント回路基板（ＰＣＢ）、電子デバイス等の上に実装され得る。この増幅器はまた、ＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳ、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）等のような、種々のＩＣプロセス技術で製造され得る。
【００５５】
本明細書で述べられた増幅器を実装する装置は、スタンドアローンのデバイスであっても良いし、または大型のデバイスの一部であっても良い。デバイスは、(i)スタンドアローンＩＣ、(ii)データ及び／または命令を記憶するメモリＩＣを含み得る１つまたはそれ以上のＩＣのセット、(iii)ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、(iv)モバイルステーションモデム（ＭＳＭ）のようなＡＳＩＣ、(v)その他のデバイス内部に組み込まれ得るモジュール、(vi)受信機、携帯電話、無線デバイス、ハンドセット、またはモバイルユニット、(vii)その他、であり得る。
【００５６】
１つまたはそれ以上の典型的な設計では、述べられた機能はハードウェア、ソフトウェア、ファームウェア、またはその任意の組合せで実装され得る。ソフトウェアで実装される場合、それらの機能は１つまたはそれ以上の命令またはコードとして、コンピュータ読み取り可能な媒体に記憶され、或いは伝送され得る。コンピュータ読み取り可能な媒体は、ある場所から別の場所へのコンピュータプログラムの持ち運びを助ける任意の媒体を含むコンピュータ記憶メディア及び通信メディアの双方を含む。記録媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であって良い。例として、これに限定するもので無いものとして、このようなコンピュータ読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは光ディスク媒体、磁気ディスク媒体または他の磁気記録デバイス、または命令またはデータ構造の形で所望のプログラムコードを運びまたは保持するために使用され、そしてコンピュータによってアクセスできる他の任意の媒体を含むことが出来る。また、あらゆる接続が、適切にコンピュータ読み取り可能な媒体と呼ばれる。例えば、そのソフトウェアが同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、或いは赤外線、無線、及びマイクロ波といった無線技術を使用してウェブサイト、サーバ、または遠隔源から送信されるならば、この同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、或いは赤外線、無線、及びマイクロ波といった無線技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk and disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタルバーサタイルディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイディスクを含み、ディスク（disk）は、一般的に、磁気によってデータを再生し、ディスク（disc）はレーザによって光学的にデータを再生する。上記の組合せもまたコンピュータ読み取り可能な媒体の範囲内に含まれるべきである。
【００５７】
本開示の上記説明は、当業者に本開示の製造及び使用を可能にするために与えられる。この開示の種々の変形が、当業者には容易に明白であろう。そして本明細書で定義された包括的な原理は、この開示の範囲から逸脱することなく、その他の変形に適用され得る。よって、この開示は、本明細書に述べられた例及び設計に限定されることを意図されないが、本明細書で開示された新規な特徴と原理に一致する最も広い範囲に許容される。
以下に、本願の出願当初の特許請求の範囲を付記する。
[1]パッドに結合されたゲートを有するトランジスタと、
前記トランジスタのソースに結合されたインダクタと、
前記トランジスタの前記ゲートと前記ソースとの間に結合され、前記トランジスタの静電気放電（ＥＳＤ）保護を提供するクランプ回路とを備える装置。
[2]前記クランプ回路は、正の大電圧パルスが前記パッドに印加された際に、前記インダクタに電流を供給して、前記インダクタの両端に正の電圧降下を生じさせる、[1]の装置。
[3]前記クランプ回路は、負の大電圧パルスが前記パッドに印加された際に、前記インダクタから電流を引き出して、前記インダクタの両端に負の電圧降下を生じさせる、[1]の装置。
[4]前記トランジスタは、Ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタを備える、[1]の装置。
[5]前記クランプ回路は、前記トランジスタの前記ゲートと前記ソースとの間に結合された少なくとも１つのダイオードを備える、[1]の装置。
[6]前記少なくとも１つのダイオードは、少なくとも１つのゲーテッドダイオード（gated diode）で実装される、[5]の装置。
[7]前記クランプ回路は、初段のダイオードと最終段のダイオードとを備える直列に結合された複数のダイオードを備え、
前記初段のダイオードは、前記トランジスタの前記ゲートに結合されたアノードを有し、前記最終段のダイオードは、前記トランジスタの前記ソースに結合されたカソードを有する、[1]の装置。
[8]前記クランプ回路は、前記トランジスタの前記ソースに結合されたアノードと、前記トランジスタの前記ゲートに結合されたカソードとを有するダイオードを備える、[1]の装置。
[9]前記パッドと高電圧電源との間に結合され、正の大電圧パルスが前記パッドに印加された際に電流を流す第１のダイオードと、
前記パッドと低電圧電源との間に結合され、負の大電圧パルスが前記パッドに印加された際に電流を流す第２のダイオードとを更に備える[1]の装置。
[10]前記高電圧電源と前記低電圧電源との間に結合され、大きな過渡電流が前記高電圧電源に与えられた際に電流を流す過渡電流保護回路、を更に備える[9]の装置。
[11]前記第１及び第２のダイオードは、ＳＴＩ（shallow trench isolation）ダイオードで実装される、[9]の装置。
[12]第２のパッドに結合されたゲートを有する第２のトランジスタと、
前記第２のトランジスタのソースに結合された第２のインダクタと、
前記第２のトランジスタの前記ゲートと前記ソースとの間に結合された第２のクランプ回路と
を更に備え、前記トランジスタと前記第２のトランジスタは、増幅器の差動対を形成し、前記インダクタと前記第２のインダクタは、差動トランスの一部である、[1]の装置。
[13]前記トランジスタは、低ノイズ増幅器（ＬＮＡ）についての信号増幅を提供するＮチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタを備え、
前記インダクタは、前記ＮＭＯＳトランジスタについてのソース・ディジェネレーション（source degeneration）を提供し、
前記複数のダイオードは、前記ＮＭＯＳトランジスタについてのＥＳＤ保護を提供する、[7]の装置。
[14]パッドに結合されたゲートを有するＮチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタと、
前記ＮＭＯＳトランジスタのソースと低電圧電源との間に結合されたインダクタと、
前記ＮＭＯＳトランジスタの前記ゲートと前記ソースとの間に結合され、前記ＮＭＯＳトランジスタの静電気放電（ＥＳＤ）保護を提供する少なくとも１つのダイオードとを備える集積回路。
[15]前記少なくとも１つのダイオードは、初段のダイオードと最終段のダイオードとを備える直列に結合された複数のダイオードを備え、
前記初段のダイオードは、前記ＮＭＯＳトランジスタの前記ゲートに結合されたアノードを有し、前記最終段のダイオードは、前記ＮＭＯＳトランジスタの前記ソースに結合されたカソードを有する、[14]の集積回路。
[16]前記少なくとも１つのダイオードは、前記ＮＭＯＳトランジスタの前記ソースに結合されたアノードと、前記ＮＭＯＳトランジスタの前記ゲートに結合されたカソードとを有するダイオードを備える、[14]の集積回路。
[17]前記パッドと高電圧電源との間に結合され、正の大電圧パルスが前記パッドに印加された際に電流を流す第１のダイオードと、
前記パッドと低電圧電源との間に結合され、負の大電圧パルスが前記パッドに印加された際に電流を流す第２のダイオードとを更に備える[14]の集積回路。
[18]前記少なくとも１つのダイオードは、前記第１及び第２のダイオードよりも高速のターンオン速度を有する、[17]の集積回路。
[19]前記少なくとも１つのダイオードは、前記第１及び第２のダイオードよりも小さいサイズを有する、[17]の集積回路。
[20]前記少なくとも１つのダイオードは、少なくとも１つのゲーテッドダイオード（gated diode）で実装され、
前記第１及び第２のダイオードは、ＳＴＩ（shallow trench isolation）ダイオードで実装される、[17]の集積回路。
[21]前記ＮＭＯＳトランジスタは、低ノイズ増幅器（ＬＮＡ）についての信号増幅を提供し、
前記インダクタは、前記ＮＭＯＳトランジスタについてのソース・ディジェネレーション（source degeneration）を提供する、[14]の集積回路。
[22]大電圧パルスがＮチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタのゲートに印加された際に、前記ＮＭＯＳトランジスタのソースとゲートとの間に結合された少なくとも１つのダイオードに電流を流すことと、
前記流された電流がインダクタを通ることにより、前記ＮＭＯＳトランジスタの前記ソースに結合された前記インダクタの両端に電圧降下を発生させることと、
前記インダクタの両端の前記電圧降下により、前記ＮＭＯＳトランジスタのゲート・ソース間電圧（Ｖgs）を低減することとを備える方法。
[23]前記大電圧パルスは、正の大電圧パルスであり、
前記電流を流すことは、前記インダクタの両端に正の電圧降下を発生させるために、前記少なくとも１つのダイオードを介して前記インダクタに電流を供給すること、を備える、[22]の方法。
[24]前記大電圧パルスは、負の大電圧パルスであり、
前記電流を流すことは、前記インダクタの両端に負の電圧降下を発生させるために、前記少なくとも１つのダイオードを介して前記インダクタから電流を引き出すこと、を備える、[22]の方法。
[25]大電圧パルスがＮチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタのゲートに印加された際に、前記ＮＭＯＳトランジスタのソースに結合されたインダクタに電流を流す手段と、
前記インダクタの両端での電圧降下により、前記ＮＭＯＳトランジスタのゲート・ソース間電圧（Ｖgs）を低減する手段とを備える装置。
【００５８】
特許請求の範囲は以下の通りである。
【図１】
0005290426.tif 000002
【図２】
0005290426.tif 000003
【図３】
0005290426.tif 000004
【図４Ａ】
0005290426.tif 000005
【図４Ｂ】
0005290426.tif 000006
【図５】
0005290426.tif 000007
【図６】
0005290426.tif 000008