(57)【特許請求の範囲】
【請求項１】
半導体層上に形成された情報格納用のメモリセル部と；前記半導体層上に形成された前記メモリセル部以外の周辺回路部とを同時に形成してなる不揮発性メモリデバイスであり、前記メモリセル部は、前記半導体層上に形成されたゲート電極と；前記ゲート電極の下端両側に食い込むノッチ上に形成された絶縁膜よりなる電荷蓄積層とを備え、前記周辺回路部は、電荷蓄積層を備えない、不揮発性メモリデバイスの製造方法において、
前記半導体層上に前記ゲート電極を形成した後、当該ゲート電極の表面に熱酸化膜及びＮＳＧ膜を積層形成し；
その後、前記メモリセル部でのみＨＦ処理によって前記ＮＳＧ膜を除去することにより、前記ゲート電極下端に食い込むノッチを形成し；
その後、前記ノッチ内部を含む前記ゲート電極表面に前記電荷蓄積膜を形成し；
その後、前記メモリセル部の前記ノッチ内部にのみ前記電荷蓄積膜が残るように、当該電荷蓄積膜をエッチングすることを特徴とする不揮発性メモリデバイスの製造方法。
【請求項２】
前記メモリセル部は、前記ゲート電極の下端両側に形成された前記電荷蓄積層により、片側に１ビットずつの情報を記憶可能な構造であることを特徴とする請求項１に記載の不揮発性メモリデバイスの製造方法。
【請求項３】
前記電荷蓄積層は、２層のシリコン酸化膜に挟まれたシリコン窒化膜であり、これによってＯＮＯ積層構造膜が形成されることを特徴とする請求項１又は２に記載の不揮発性メモリデバイスの製造方法。
【請求項４】
前記メモリセル部において、前記ＯＮＯ積層構造膜の下部にＬＤＤ層が形成され、
前記ＯＮＯ積層構造膜の上部の前記ゲート電極の側面にはサイドウォール絶縁膜が形成されていることを特徴とする請求項３に記載の不揮発性メモリデバイスの製造方法。
【請求項５】
前記サイドウォールは、シリコン窒化膜からなることを特徴とする請求項４に記載の不揮発性メモリデバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリデバイスの構造及びその製造方法に関する。特に、酸化膜−絶縁膜−酸化膜からなる３積層膜に電荷を蓄積する構造の不揮発性メモリデバイスの構造及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の１つとして、ＭＯＮＯ（Metal Oxide Nitride Oxide Semiconductor）構造のものが知られている。ＭＯＮＯＳ構造では、例えば、基板とゲート電極との間に、ＯＮＯ膜（酸化膜−絶縁膜である窒化膜−酸化膜からなる３積層膜）が設けられている。ＯＮＯ膜中の窒化膜に存在する多量のトラップにより、電荷を捕獲して蓄積することが出来る。このトラップに電荷を出し入れすることにより、不揮発性半導体記憶装置として機能させることが出来る。
【０００３】
電荷の出し入れの方法には、ゲート電極の下全面にトンネル電流で電子を出し入れすることにより書き込み、消去を行う方法と、ホットキャリアを用いる方法とがある。前者のトンネル電流を用いる方法は、書き換え回数を多くすることができ、高い信頼性が確保できる。これに対し、後者のホットキャリアを用いる方法は、書き込み・消去の動作電圧を低く出来き（これにより、製造コストを下げることが出来）、その上、高速にすることが出来る。
【０００４】
図１に従来の半導体記憶装置の構造を示す。図において、左側がメモリセル部、右側が周辺回路（メモリセル部以外のトランジスタ）を示している。この記憶装置では、１セルに２ビットのデータ記憶が可能であり、ゲート電極の左右に形成されたシリコン酸化膜/電荷蓄積窒化膜/シリコン酸化膜(ＯＮＯ膜)積層構造膜１６，１８，２０の左右それぞれに電子を注入・捕獲する。具体的には、電荷蓄積層１８への電子注入に際しては、ソース及び基板をＧＮＤに接続し、ゲートとドレインに高電圧を印加する。この時、ドレイン近傍に作用する横方向の強い電界によって、チャネルを通過した電子が高エネルギー状態（ホットエレクトロン）となり、ゲート電極付近に作用する縦方向の電界に引き寄せられる。データ読み出し時は、サイドウォール下部に形成されたＯＮＯ膜の窒化膜１８に電子を蓄積することにより、ＯＮＯ膜下部に形成されているｎ-層の抵抗を変化させる。これによって、“１”もしくは“０”のデータを区別する。
【０００５】
最初にメモリセル部の構造について説明する。図１において、シリコン基板１０表面付近にＮ＋領域１２及びＮ−領域１４が形成されている。シリコン基板１０上には、シリコン酸化膜１６、ポリシリコン膜２２、ＷＳｉ膜２４及びＳｉＮ膜２６が積層されている。ゲート電極の側壁（サイドウォール）には、電荷蓄積用窒化膜１８、シリコン酸化膜２０及び絶縁膜２８が積層形成されている。
【０００６】
次に、周辺回路部（メモリセル部以外）のトランジスタの構造について説明する。シリコン基板１０表面付近には、メモリセル部と同様にＮ＋領域（ソース／ドレイン）１２及びＮ−領域１４が形成されている。シリコン基板１０上には、シリコン酸化膜１６、ポリシリコン膜２２、ＷＳｉ膜２４及びＳｉＮ膜２６が積層されている。ゲート電極の側壁（サイドウォール）には、シリコン酸化膜、ＮＳＧ膜３０、電荷蓄積用窒化膜１８、シリコン酸化膜２０及び絶縁膜２８が積層形成されている。
【０００７】
図２〜図６には、図１に示した従来の不揮発性メモリデバイスの製造工程が示されている。
まず、シリコン基板１０上にシリコン酸化膜３２、ポリシリコン膜２２、ＷＳｉ膜２４、シリコン窒化膜２６を積層形成する。
【０００８】
次に、リソグラフィ技術を用いて、ゲート電極のパターン形成を行う。つづいて、ドライエッチングによりシリコン窒化膜２６をエッチングし、その後、ドライエッチングを用いてＷＳｉ膜２４及びポリシリコン膜２２をエッチングする。
【０００９】
次に、アッシング技術及びウェット洗浄によりレジストを除去して、図２に示すようなゲート電極を得る。その後、インプラ法によりシリコン基板１０にイオン注入を行い、Ｎ−領域１４を形成する。
【００１０】
次に、熱酸化法により、図３に示すようにシリコン酸化膜１６を形成する。その後、シリコン酸化膜１６表面に周辺ＮＳＧ膜３０を形成する。
【００１１】
次に、図４に示すように、メモリセル部におけるＮＳＧ膜３０をフォトリソグラフィー技術、エッチング技術を用いて除去する。この時、周辺回路部（メモリセル部以外）のＮＳＧ膜３０は除去せずに残しておく。
【００１２】
次に、図５に示すように、メモリセル部においては酸化膜１６上に、周辺回路部においてはＮＳＧ膜３０上にＳｉＮ膜１８をＣＶＤ工程によって形成する。その後、ＳｉＮ膜１８上に酸化膜２０を形成する。
【００１３】
次に、図６に示すように、メモリセル部及び周辺回路部において、酸化膜２０上にＳＷ絶縁膜２８をＣＶＤ及びドライエッチング工程によって形成する。
【００１４】
続いて、高濃度インプラ工程のマスク用ＮＳＧ膜３６をサイドウォール２８を含む全面に形成する。ＮＳＧ膜３６は、例えば、ＣＶＤ工程によって厚さ１００Å程度形成する。次に、フォトリソグラフィー・インプランテイション工程により、メモリセル部のソース／ドレイン領域にＮ＋層１２を形成する。次に、フォトリソグラフィー・インプランテイション工程により、周辺回路部のソース／ドレイン領域にＮ＋層１２を形成する。なお、イオン注入される不純物は、トランジスタの種類（Ｎ、Ｐ）に応じて適宜選択する。その後、図１に示すように、ＮＳＧマスク３６を除去する。
【００１５】
上記のような従来の構造においては、電化蓄積窒化膜１８がメモリセル部以外のトランジスタ（周辺回路部）にも残ってしまい、電子がメモリセル部以外のトランジスタの窒化膜１８にも注入されてしまう。この結果、メモリセル部以外のトランジスタのホットキャリア特性の劣化が生じていた。
【００１６】
このため、電荷蓄積窒化膜１８に含まれる電子を消去するために電気消去を行っている。しかし、電気消去後にもゲート電極近傍以外、例えば、LDD（１４）上部などの電荷蓄積窒化膜１８に電子が残ってしまうため、消去後の電流値が消去前の電流値よりも低下してしまう課題がある。
【００１７】
特許文献１に記載の不揮発性半導体記憶装置の一例が開示されているが、本発明の従来技術に相当するものである。
【特許文献１】特開２００７−１５７８７４号公報
【００１８】
特許文献２に記載の不揮発性半導体記憶装置には、ゲート電極下の端部に窪みを形成する構造が開示されているが、メモリセル部と周辺部との関係について記載されて無く、本発明を創作する上で基礎とは成り得ない。
【特許文献２】特開２００４−３４３０１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明は上記のような状況に鑑みてなされたものであり、メモリセル部以外の周辺回路部におけるホットキャリア特性の向上に寄与する不揮発性メモリデバイス及びその製造法を提供することを目的とする。
【００２０】
本発明の他の目的は、メモリセル部の電荷蓄積窒化膜に含まれる電子を消去するに際し、消去後の電流値の低下を抑制可能な不揮発性メモリデバイス及びその製造法を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の第１の態様は、半導体層上に形成された情報格納用のメモリセル部と；前記半導体層上に形成された前記メモリセル部以外の周辺回路部とを同時に形成してなる不揮発性メモリデバイスに適用される。そして、前記メモリセル部は、前記半導体層上に形成されたゲート電極と；前記ゲート電極の下端両側に食い込むノッチ上に形成された絶縁膜よりなる電荷蓄積層とを備える。一方、前記周辺回路部は、電荷蓄積層を備えない構造とする。
【００２２】
本発明の第２の態様は、上記第１の態様に係る不揮発性メモリデバイスの製造方法に適用される。そして、前記半導体層上に前記ゲート電極を形成した後、当該ゲート電極の表面に熱酸化膜及びＮＳＧ膜を積層形成し；その後、前記メモリセル部でのみＨＦ処理によって前記ＮＳＧ膜を除去することにより、前記ゲート電極下端に食い込むノッチを形成し；その後、前記ノッチ内部を含む前記ゲート電極表面に前記電荷蓄積膜を形成し；その後、前記メモリセル部の前記ノッチ内部にのみ前記電荷蓄積膜が残るように、当該電荷蓄積膜をエッチングすることを特長とする。
【発明の効果】
【００２３】
上記のように作成することにより、メモリセル部以外には電荷蓄積窒化膜が存在しないためメモリセル部以外のホットキャリア特性が向上する。
【００２４】
また、上記のように作成することにより、メモリセル部では、ノッチ部でのみ電荷蓄積窒化膜が残るため電子の蓄積される領域がゲート電極近傍に限定される。このため、例えば、ＬＤＤ上部などの電荷蓄積窒化膜に電子が残ってしまうことがなく、消去後の電流値が消去前の電流値よりも低下する事態を抑制できる。
【発明を実施するための最良の形態】
【００２５】
図７に本発明の実施例に係る半導体記憶装置の構造を示す。図において、左側がメモリセル部、右側が周辺回路（メモリセル部以外のトランジスタ）を示している。この記憶装置では、１セルに２ビットのデータ記憶が可能であり、ゲート電極の左右に形成されたシリコン酸化膜/電荷蓄積窒化膜/シリコン酸化膜(ＯＮＯ膜)積層構造膜１１６，１１８，１２０の左右それぞれに電子を注入・捕獲する。具体的には、電荷蓄積層１１８への電子注入に際しては、ソース及び基板をＧＮＤに接続し、ゲートとドレインに高電圧を印加する。この時、ドレイン近傍に作用する横方向の強い電界によって、チャネルを通過した電子が高エネルギー状態（ホットエレクトロン）となり、ゲート電極付近に作用する縦方向の電界に引き寄せられる。データ読み出し時は、サイドウォール下部に形成されたＯＮＯ膜の窒化膜１１８に電子を蓄積することにより、ＯＮＯ膜下部に形成されているｎ-層の抵抗を変化させる。これによって、“１”もしくは“０”のデータを区別する。
【００２６】
最初にメモリセル部の構造について説明する。図７において、シリコン基板１１０表面付近にＮ＋領域１１２及びＮ−領域１１４が形成されている。シリコン基板１１０上には、シリコン酸化膜１１６、ポリシリコン膜１２２，ＷＳｉ膜１２４及びＳｉＮ膜１２６が積層されている。ゲート電極の側壁（サイドウォール）には、電荷蓄積用窒化膜１１８、シリコン酸化膜１２０及び絶縁膜１２８が積層形成されている。ここで、電荷蓄積用窒化膜１１８は、ゲート両端に食い込むノッチ状（又はくさび状）に成形されている。ノッチ状の電荷蓄積用窒化膜１１８の横方向幅は、例えば、４ｎｍとする。
【００２７】
次に、周辺回路部（メモリセル部以外）のトランジスタの構造について説明する。シリコン基板１１０表面付近には、メモリセル部と同様にＮ＋領域（ソース／ドレイン）１１２及びＮ−領域１１４が形成されている。シリコン基板１１０上には、シリコン酸化膜１１６、ポリシリコン膜１２２，ＷＳｉ膜１２４及びＳｉＮ膜１２６が積層されている。ゲート電極の側壁（サイドウォール）には、シリコン酸化膜、ＮＳＧ膜１３０、シリコン酸化膜１２０及び絶縁膜１２８が積層形成されている。ここで、メモリセル部以外には電荷蓄積膜（窒化膜）が形成されない。
【００２８】
図８〜図１４には、図７に示した不揮発性メモリデバイスの製造工程が示されている。
まず、図８に示すように、メモリセル部及び周辺回路部の双方において、シリコン基板１１０上にシリコン酸化膜（ゲート絶縁膜）１１６、ポリシリコン膜１２２、ＷＳｉ膜１２４、シリコン窒化膜１２６を積層形成する。例えば、ゲート長＝0.13μmの時には、シリコン酸化膜１１６の厚さを90Åとし、ポリシリコン膜１２２の厚さを700Åとし、ＷＳｉ膜１２４の厚さを1000Åとし、シリコン窒化膜１２６の厚さを2000Åとする。
【００２９】
次に、メモリセル部及び周辺回路部の双方において、リソグラフィ技術を用いて、ゲート電極のパターン形成を行う。つづいて、ドライエッチングによりシリコン窒化膜１２６をエッチングし、その後、ドライエッチングを用いてＷＳｉ膜１２４及びポリシリコン膜１２２をエッチングする。
【００３０】
次に、アッシング技術及びウェット洗浄によりレジストを除去して、図８に示すようなゲート電極（１２２，１２４，１２６）を得る。その後、インプランテイション法によりシリコン基板１１０にイオン注入を行い、Ｎ−領域（ＬＤＤ）１１４を形成する。
【００３１】
次に、メモリセル部及び周辺回路部の双方において、図９に示すように、熱酸化法により、シリコン酸化膜１２０を全面に形成する。例えば、ゲート長=0.13μmの場合、熱酸化膜１２０の厚さを65Åとする。その後、シリコン酸化膜１２０表面に周辺ＮＳＧ膜１３０を形成する。例えば、ゲート長=0.13μmの場合には、ＮＳＧ膜１３０の厚さを100Åとする。
【００３２】
次に、図１０に示すように、メモリセル部におけるＮＳＧ膜１３０をフォトリソグラフィー技術、エッチング技術を用いて除去する。例えば、ゲート長=0.13μmの場合には、１％のフッ酸（ＨＦ）水溶液で１８０秒の処理を実行する。ここで、フッ酸処理の時間を調整することにより、ノッチ１５０の量（大きさ＝４ｎｍ）を制御する。一方、周辺回路部（メモリセル部以外）のＮＳＧ膜１３０は除去せずに残しておく。
【００３３】
次に、図１１に示すように、メモリセル部においては酸化膜１２０上に、周辺回路部においてはＮＳＧ膜１３０上に、ＳｉＮ膜１１８をＣＶＤ工程によって形成する。例えば、ゲート長=0.13μmの場合には、ＳｉＮ膜１１８の厚さを４５Åとする。
【００３４】
次に、メモリセル部及び周辺回路部の双方において、図１２に示すように、ドライエッチング法により窒化膜１１８を除去する。エッチング条件としては、例えば、CHF3=10sccm、CF4=45sccm、O2=10sccm、Ar=90sccm、RF=100W、圧力=50mTorr、時間=10secとすることができる。このような条件は、等方性が強いため電荷蓄積膜の横方向も削れて行く。しかし、メモリセル部のノッチ状の部分１５０は、電荷蓄積膜（シリコン窒化膜）１１８が厚くなっているためにノッチ状の部分１５０でのみ電荷蓄積窒化膜１１８が残る。一方、メモリセル部以外では、ノッチが形成されていないため電荷蓄積窒化膜１１８が全て除去される。
【００３５】
次に、図１３に示すように、メモリセル部及び周辺回路部の双方において、酸化膜１３２を全面に形成する。メモリセル部においては、酸化膜１２０上に酸化膜１３２が重ねて形成される。一方、周辺回路部においては、ＮＳＧ膜１３０上に酸化膜１３２が形成される。酸化膜１３２の厚さは、例えば、ゲート長=0.13μmの場合に65Åとすることができる。
【００３６】
次に、図１４に示すように、メモリセル部及び周辺回路部において、酸化膜１３２上にＳＷ絶縁膜１２８をＣＶＤ及びドライエッチング工程によって形成する。例えば、ゲート長=0.13μmの場合には、ＳＷ絶縁膜１２８としては膜厚３０nm程度の酸化膜又は窒化膜を使用することができる。また、エッチング条件は、CHF3=30sccm、CF4=5sccm、Ar=160sccm、RF=200W、圧力=100mTorrとすることができる。
【００３７】
続いて、高濃度インプラ工程のマスク用ＮＳＧ膜１３６をサイドウォール１２８を含む全面に形成する。ＮＳＧ膜１３６は、例えば、ＣＶＤ工程によって厚さ１００Å程度形成する。次に、フォトリソグラフィー・インプランテイション工程により、メモリセル部のソース／ドレイン領域にＮ＋層１１２を形成する。続いて、フォトリソグラフィー・インプランテイション工程により、周辺回路部のソース／ドレイン領域にＮ＋層１１２を形成する。なお、イオン注入される不純物は、トランジスタの種類（Ｎ、Ｐ）に応じて適宜選択する。その後、図７に示すように、ＮＳＧマスク１３６を除去する。
【００３８】
次に、図７に示す構造の半導体メモリデバイスにおける情報（論理値“１”又は“０”）の書き込み動作について説明する。ここで、初期状態を、電荷蓄積部１１８に電荷が蓄積されていない状態（論理値“１”に相当）とし、ドレイン領域側１１２Ｄに、情報としての論理値“０”を書き込む場合について説明する。
【００３９】
ドレイン領域側１１２Ｄに、論理値“０”としての情報の書き込みを、ドレイン領域１１２Ｄに正電圧（＋Ｖｄｗ）を印加し、ゲート電極に正電圧（＋Ｖｇｗ）を印加し、ソース領域１１２Ｓを接地電圧にする。このような書き込み条件によって、ドレイン領域１１２Ｄよりも不純物濃度の低いドレイン側Ｎ−領域１１４Ｄ周辺に電界が集中する。よって、ドレイン側Ｎ−型領域１１４Ｄで、衝突電離によるホットキャリアであるホットエレクトロン（高エネルギー電子とも称する。）の発生が効率的に集中する。その結果、このホットエレクトロンが、ドレイン側Ｎ−型領域１１２Ｄからトンネル酸化膜のエネルギー障壁を越えて、電荷蓄積部１１８に選択的に注入されることにより、情報の書き込みを行うことが出来る。
【００４０】
次に、図７に示す構造の半導体メモリデバイスにおける情報の読み出し動作について説明する。
まず、ソース領域１１２Ｓに正電圧（＋Ｖｓｒ）を印加し、ゲート電極に正電圧（＋Ｖｇｒ）を印加し、ドレイン領域１１２Ｄを接地電圧にする。論理値“０”が書き込まれているドレイン領域１１２Ｄ側では、電荷蓄積部１１８に電荷（電子）が蓄積されているため、ドレイン側Ｎ−型領域１１４Ｄの抵抗値が上昇する。その結果、チャネル形成領域にキャリアが供給され難い状態となり、充分な電流が流れなくなる。一方、初期状態である、論理値“１”のままである場合には、電荷蓄積部１１８に電荷が蓄積されていないため、ドレイン側Ｎ−型領域１１４Ｄの抵抗値は変動しない。その結果、チャネル形成領域にキャリアが供給されて、充分な電流が流れる。このように、流れる電流値の違いを利用して、論理値“１”又は“０”のどちらが書き込まれているかを確実に判別することが出来る。
【００４１】
次に、図７に示す構造の半導体メモリデバイスにおける情報の消去動作について説明する。
ドレイン領域１１２Ｄ側の情報の消去について説明する。例えば、論理値“０”が書き込まれている、ドレイン領域１１２Ｄ側の電荷蓄積部１１８に対して、この電荷蓄積部１１８に蓄積されている電荷の中和を目的とする、紫外線の照射や加熱処理（高温雰囲気下での放置を含む。）等を行う。
【００４２】
以上のように、情報の書き込みを行うに当たり、電圧が印加されたソース領域１１２Ｓ又はドレイン領域１１２Ｄよりも不純物濃度の低いＮ−型領域１１４Ｓ、１１４Ｄの周辺に、電界を集中させることが出来るので、ホットキャリアである電荷の発生をＮ−型領域１１４Ｓ，１１４Ｄに効率的に集中させることが出来る。その結果、Ｎ−型領域１１４Ｓ，１１４Ｄから電荷蓄積部１１８に、電荷を選択的に注入することができる。電荷蓄積部１１８に電荷を蓄積して保持させることにより、情報（論理値“０”又は“１”）の書き込みを効率良く行うことが出来る。
【００４３】
一方、情報の読み出しを、電荷蓄積部１１８が蓄積する電荷の有無に応じて変動するＮ−型領域１１４Ｓ，１１４Ｄの抵抗値の違いを利用して行うことが出来る。つまり、情報の書き込みによって電荷蓄積部１１８が帯電している場合には、Ｎ−型領域１１４Ｓ，１１４Ｄの抵抗値の上昇によりキャリアが供給され難い状態となり、充分に電流が流れない。これとは逆に、電荷蓄積部１１８が帯電していない場合には、Ｎ−型領域１１４Ｓ，１１４Ｄの抵抗値が変動しないためキャリアが供給され、充分な電流が流れる。この違いを利用して、論理値“０”又は“１”を確実に判別することができる。
【００４４】
以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。
【図面の簡単な説明】
【００４５】
【図１】図１は、従来技術に係る半導体装置の構造を示す断面図である。
【図２】図２は、従来技術に係る半導体装置の製造工程を示す断面図である。
【図３】図３は、従来技術に係る半導体装置の製造工程を示す断面図である。
【図４】図４は、従来技術に係る半導体装置の製造工程を示す断面図である。
【図５】図５は、従来技術に係る半導体装置の製造工程を示す断面図である。
【図６】図６は、従来技術に係る半導体装置の製造工程を示す断面図である。
【図７】図７は、本発明の実施例に係る半導体装置の構造を示す断面図である。
【図８】図８は、本発明の実施例に係る半導体装置の製造工程を示す断面図である。
【図９】図９は、本発明の実施例に係る半導体装置の製造工程を示す断面図である。
【図１０】図１０は、本発明の実施例に係る半導体装置の製造工程を示す断面図である。
【図１１】図１１は、本発明の実施例に係る半導体装置の製造工程を示す断面図である。
【図１２】図１２は、本発明の実施例に係る半導体装置の製造工程を示す断面図である。
【図１３】図１３は、本発明の実施例に係る半導体装置の製造工程を示す断面図である。
【図１４】図１４は、本発明の実施例に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００４６】
１１０    半導体基板
１１６    シリコン酸化膜（ゲート絶縁膜）
１１８    シリコン窒化膜（電荷蓄積膜）
１２０    シリコン酸化膜
１２２，１２４，１２６    ゲート電極
【図１】
0005328145.tif 000002
【図２】
0005328145.tif 000003
【図３】
0005328145.tif 000004
【図４】
0005328145.tif 000005
【図５】
0005328145.tif 000006
【図６】
0005328145.tif 000007
【図７】
0005328145.tif 000008
【図８】
0005328145.tif 000009
【図９】
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【図１０】
0005328145.tif 000011
【図１１】
0005328145.tif 000012
【図１２】
0005328145.tif 000013
【図１３】
0005328145.tif 000014
【図１４】
0005328145.tif 000015