(57)【特許請求の範囲】
【請求項１】
複数の半導体層を積層してなり、リセスを有する半導体積層構造と、
前記半導体積層構造上に形成され、前記リセスに対応する位置に開口部を有する金属層と、
前記リセスに設けられ、傘部と、前記傘部を支える軸部とを有するゲート電極と、
前記金属層上に形成され、前記ゲート電極を挟んで両側に設けられたドレイン電極及びソース電極と、
前記金属層上に形成され、開口部を有する絶縁膜とを備え、
前記金属層の開口部は、前記リセスの開口部の大きさと同じか、又は、それよりも大きくなっており、
前記絶縁膜の開口部は、前記金属層の開口部の大きさと同じか、又は、それよりも大きくなっており、
前記金属層は、前記ゲート電極の傘部の下側に入り込むように形成されており、
前記絶縁膜は、前記ゲート電極の傘部に接していないことを特徴とする半導体装置。
【請求項２】
前記半導体積層構造の最も上側の半導体層は、半導体キャップ層であり、
前記リセスは、前記半導体キャップ層に形成されていることを特徴とする、請求項１記載の半導体装置。
【請求項３】
前記金属層は、前記ゲート電極側の厚さが前記ドレイン電極又は前記ソース電極の側の厚さよりも薄くなっていることを特徴とする、請求項１又は２記載の半導体装置。
【請求項４】
半導体基板上に、複数の半導体層を積層してなる半導体積層構造を形成し、
前記半導体積層構造上に金属層を形成し、
前記金属層にリセス形成用開口部を形成し、
前記リセス形成用開口部を介してリセスを形成し、
前記リセス形成用開口部を広げ、
傘部及び前記傘部を支える軸部を有するゲート電極を前記リセスに形成することを特徴とする半導体装置の製造方法。
【請求項５】
前記リセスを形成する工程は、ウェットエッチングによって行なわれることを特徴とする、請求項４記載の半導体装置の製造方法。
【請求項６】
前記金属層を形成した後、前記リセス形成用開口部を形成する前に、前記金属層上に絶縁膜を形成し、
前記金属層及び前記絶縁膜にリセス形成用開口部を形成することを特徴とする、請求項４又は５記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極を形成する前又は後に、少なくとも前記半導体積層構造の表面に露出している部分に絶縁膜を形成することを特徴とする、請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記複数の半導体層は、それぞれ、化合物半導体を含むことを特徴とする、請求項４〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記半導体基板は、ＩｎＰを含むことを特徴とする、請求項４〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記リセス形成用開口部を広げるために、前記金属層の前記ゲート電極側の厚さが前記ドレイン電極又は前記ソース電極の側の厚さよりも薄くなるようにエッチングすることを特徴とする、請求項４〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば化合物半導体からなるＨＥＭＴ(High Electron Mobility Transistor；高電子移動度トランジスタ)に用いて好適の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＨＥＭＴは、優れた高速特性を有するため、光通信システムの信号処理回路、その他の高速デジタル回路などに応用されている。特に、優れた低雑音特性を有するため、マイクロ波やミリ波帯での増幅器への応用も期待されている。
一方、高速でデジタル回路を動作させるためには、素子の増幅率に関連する素子パラメータである相互コンダクタンスｇｍの値をより大きくすることが求められる。
【０００３】
ＨＥＭＴの相互コンダクタンスｇｍを向上させる方法の一つに、ソース電極とゲート電極の間の抵抗（ソース抵抗）を下げる方法がある。
例えば、特許文献１（例えば図１参照）では、ＨＥＭＴのソース抵抗を下げるために、ＩｎＧａＡｓからなるオーミックコンタクト層上に金属膜（Ａｌ膜）を設け、この金属膜上にソース電極及びドレイン電極を設けることが提案されている。
【０００４】
また、例えば、特許文献２（例えば図１、図４参照）では、電界効果型トランジスタのソース抵抗を下げるために、半導体結晶の表面に金属膜（Ｗ膜）を形成し、この金属膜の一部をエッチングして、厚膜部と薄膜部とを有するソース電極及びドレイン電極を形成することが記載されている。
【特許文献１】特開平９−６４３４０号公報
【特許文献２】特開２００６−３２４５１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上述の特許文献１（例えば図２参照）では、次のようなＨＥＭＴの製造方法が記載されている。
まず、複数の半導体層を積層させ、リセス部を形成し、Ｔ型断面形状のゲート電極を形成する。次に、Ａｌを蒸着してＩｎＧａＡｓオーミックコンタクト層上に金属膜（Ａｌ膜）を形成する。その後、この金属膜上にソース電極及びドレイン電極を設ける。
【０００６】
しかしながら、このような製造方法では、金属膜は、Ｔ型断面形状のゲート電極の傘部の下側には形成されない。つまり、よりソース抵抗を下げて相互コンダクタンスｇｍを向上させるためには、金属膜の長さを長くする必要があるが、上述の特許文献１に記載されている製造方法では、Ｔ型断面形状のゲート電極の傘部の下側まで入り込むように金属膜を形成することができないため、金属膜の長さを十分に長くすることができない。
【０００７】
一方、上述の特許文献２では、ソース電極及びドレイン電極を構成する金属膜（Ｗ膜）の薄膜部がゲート電極の傘部の下側まで入り込むように形成されるため、ソース抵抗やドレイン抵抗を低減することができる。
しかしながら、上述の特許文献２では、絶縁膜がゲート電極に当接しており、絶縁膜の下側のリセス領域に空隙が残されて、半導体層の表面が露出した状態になっている（例えば図１、図２参照）。つまり、特許文献２に記載されている製造方法では、ゲート電極を形成するために絶縁膜に開口部（ゲート開口）を形成し、この開口部を介してリセスエッチングを行ない、リセスの形成後、直ちにゲート電極が形成されて、ゲート開口が閉じられてしまう。このため、リセス領域で露出している半導体層の表面の全体に接するように絶縁膜（保護膜）を形成することができず、絶縁膜の下側のリセス領域に空隙が残ってしまい、耐圧や信頼性が低くなってしまう。
【０００８】
本発明は、このような課題に鑑み創案されたもので、ソース抵抗を下げて相互コンダクタンスを向上させながら、絶縁膜を形成して耐圧や信頼性を向上させることができるようにした、半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
このため、本半導体装置は、複数の半導体層を積層してなり、リセスを有する半導体積層構造と、半導体積層構造上に形成され、リセスに対応する位置に開口部を有する金属層と、リセスに設けられ、傘部と、傘部を支える軸部とを有するゲート電極と、金属層上に形成され、ゲート電極を挟んで両側に設けられたドレイン電極及びソース電極と、金属層上に形成され、開口部を有する絶縁膜とを備え、金属層の開口部は、リセスの開口部の大きさと同じか、又は、それよりも大きくなっており、絶縁膜の開口部は、金属層の開口部の大きさと同じか、又は、それよりも大きくなっており、金属層は、ゲート電極の傘部の下側に入り込むように形成されており、絶縁膜は、ゲート電極の傘部に接していないことを要件とする。
【００１０】
本半導体装置の製造方法は、半導体基板上に、複数の半導体層を積層してなる半導体積層構造を形成し、半導体積層構造上に金属層を形成し、金属層にリセス形成用開口部を形成し、リセス形成用開口部を介してリセスを形成し、リセス形成用開口部を広げ、傘部及び傘部を支える軸部を有するゲート電極をリセスに形成することを要件とする。
【発明の効果】
【００１１】
したがって、本半導体装置及びその製造方法によれば、ソース抵抗を下げて相互コンダクタンスを向上させながら、絶縁膜を形成して耐圧や信頼性を向上させることができるようになるという利点がある。
【発明を実施するための最良の形態】
【００１２】
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法について説明する。
［第１実施形態］
まず、本発明の第１実施形態にかかる半導体装置及びその製造方法について、図１〜図４を参照しながら説明する。
【００１３】
本実施形態にかかる半導体装置は、例えば集積回路（例えばＭＭＩＣ）に備えられ、化合物半導体からなるＨＥＭＴ［ここではＩｎＰ基板上に形成されるＨＥＭＴ（ＩｎＰ−ＨＥＭＴ）］に本発明を適用したものである。以下、ＩｎＰ−ＨＥＭＴを例に具体的に説明する。
本ＩｎＰ−ＨＥＭＴは、図１に示すように、複数の半導体層（化合物半導体層）を積層してなる半導体積層構造１５と、半導体積層構造１５上に形成された金属層９と、リセス７に設けられたゲート電極８と、金属層９上に形成され、ゲート電極８を挟んで両側に設けられたドレイン電極１０及びソース電極１１とを備える。
【００１４】
本実施形態では、半導体積層構造１５は、例えば図１に示すように、半絶縁性のＩｎＰ基板（半導体基板）１上に形成され、バッファ層２，チャネル層（電子走行層，キャリア走行層）３，電子供給層（キャリア供給層）４，ストッパ層（エッチング停止層）５，キャップ層（コンタクト層）６を順に積層させた構造になっている。
ここで、バッファ層２は、アンドーピングのＩｎＡｌＡｓ（ｉ−ＩｎＡｌＡｓ）により形成されている。その厚さは例えば３００ｎｍである。
【００１５】
チャネル層３は、アンドーピングのＩｎＧａＡｓ（ｉ−ＩｎＧａＡｓ）により形成されている。なお、チャネル層３は、例えばＩｎＡｌＧａＡｓ（ｉ−ＩｎＡｌＧａＡｓ），ＩｎＡｓ（ｉ−ＩｎＡｓ），ＩｎＰ（ｉ−ＩｎＰ）等により形成しても良いし、これらの材料による多層構造として形成しても良い。ここでは、チャネル層３の厚さは例えば１５ｎｍである。
【００１６】
電子供給層４は、Ｓｉをδドープしてｎ型導電性を付与したＩｎＡｌＡｓ（δドープＩｎＡｌＡｓ；ｎ−ＩｎＡｌＡｓ）により形成されている。なお、電子供給層４は、例えばＩｎＡｌＡｓＳｂ（δドープＩｎＡｌＡｓＳｂ）により形成しても良い。ここでは、電子供給層４の厚さは例えば５ｎｍ〜３０ｎｍである。
なお、この電子供給層４に代えて、下から順に、アンドーピングのＩｎＡｌＡｓ（ｉ−ＩｎＡｌＡｓ）により形成されるスペーサ層（例えば厚さ３ｎｍ）、Ｓｉをδドープしてｎ型導電性を付与したＩｎＡｌＡｓ（ｎ−ＩｎＡｌＡｓ）により形成されるδドープ層（プレーナドープ層，電子供給層；例えば不純物濃度５×１０12ｃｍ-2）、アンドーピングのＩｎＡｌＡｓ（ｉ−ＩｎＡｌＡｓ）により形成される障壁層（バリヤ層；例えば厚さ６ｎｍ）を積層させたものとして構成しても良い。
【００１７】
ストッパ層５は、アンドーピングのＩｎＰ（ｉ−ＩｎＰ）により形成されている。その厚さは例えば５ｎｍである。なお、ストッパ層５は省略しても良い。また、異なる材料によって構成される２層構造のストッパ層を設けても良い。
キャップ層６は、Ｓｉをドープしてｎ型導電性を付与したＩｎＧａＡｓ（ｎ−ＩｎＧａＡｓ）により形成されている。その厚さは例えば５０ｎｍであり、キャリア濃度は例えば１×１０19ｃｍ-3である。なお、ｎ−ＩｎＧａＡｓ層の下に、Ｓｉをドープしてｎ型導電性を付与したＩｎＡｌＡｓ（ｎ−ＩｎＡｌＡｓ）を入れて、２層構造にしても良い。
【００１８】
また、本実施形態では、図１に示すように、半導体積層構造１５の最も上側の半導体層であるキャップ層（半導体キャップ層）６上の全面又はほぼ全面に、金属層（ここではＷＳｉ）９が設けられている。この金属層９は、半導体積層構造１５の最も上側の半導体層であるキャップ層６にオーミック接触している。なお、金属層９は、これが接触する下側の半導体層（ここではキャップ層６）との間でオーミック特性が得られやすい材料を選べば良い。また、本実施形態では、後述するように、リセス７を形成した後、金属層９のリセスの上方に突出している部分をドライエッチングによって除去するため、金属層９はドライエッチング可能な材料（ここではＷ系の材料）によって構成されている。
【００１９】
そして、本実施形態では、図１に示すように、キャップ層６をエッチングしてリセス７が形成されている。つまり、半導体積層構造１５はリセス７を有する。
このリセス７の底面（表面，リセス面）には、ストッパ層５の表面が露出しており、ゲート電極８の端面がショットキー接触している。つまり、ゲート電極８は、リセス７に設けられ、リセス７の底面を構成するストッパ層５上に形成されている。
【００２０】
ゲート電極８は、Ｔｉ(１０ｎｍ)／Ｐｔ(３０ｎｍ)／Ａｕ(５００ｎｍ)を順に積層させて構成される。ここでは、ゲート電極８は、傘部８Ａと、傘部８Ａを支える軸部８Ｂとを有し、Ｔ型の断面形状を有するＴ型ゲート電極として構成されている。なお、ゲート電極８は、これに限られるものではなく、傘部と、傘部を支える軸部とを有するものであれば良く、その形状は、例えばＹ型の断面形状を有するＹ型ゲート電極として構成しても良い。
【００２１】
また、リセス７を挟んで両側に位置し、リセス７の側面を構成するキャップ層６の上にはそれぞれ金属層（メタル）９が形成されており、これらの金属層９上の一部に、それぞれドレイン電極１０、ソース電極１１が形成されている。つまり、金属層９上に、金属層９よりも面積が小さいドレイン電極１０、ソース電極１１が形成されている。これらの電極（オーミック電極）１０，１１は、Ｔｉ(１０ｎｍ)／Ｐｔ(３０ｎｍ)／Ａｕ(３００ｎｍ)を順に積層させたものとして構成される。なお、本実施形態では、リセス７の側面を構成する層（ここではキャップ層６）よりも上側に形成された層又は膜は、金属層９のみである。
【００２２】
なお、金属層９は、キャップ層の一部と見ることもできるし、オーミック電極の一部と見ることもできる。例えば、金属層９をキャップ層の一部と見る場合には、キャップ層が半導体キャップ層と金属キャップ層との２層構造になっていることになる。一方、オーミック電極の一部と見る場合には、オーミック電極が異なる構成の２層構造になっており、厚い部分と薄い部分とを有することになる。
【００２３】
ところで、ＨＥＭＴでは、相互コンダクタンス（伝達コンダクタンス）ｇｍの値をより大きくすることが求められている。
ＨＥＭＴの相互コンダクタンスｇｍを向上させる方法の一つに、ソース電極とゲート電極の間の抵抗（ソース抵抗）を下げる方法がある。ソース抵抗を下げるためには、例えば、リセス長を短くしたり、キャップ層を低抵抗化したりする方法が考えられる。
【００２４】
例えば、リセス長を短くする方法としては、例えば図２（Ａ）に示すように、絶縁膜２０にゲート電極を形成するための開口部（ゲート開口）を形成し、この開口部を介してウェットエッチングを行なって、アンダーカットでリセス長の短いリセスを形成する方法がある。
しかしながら、この方法では、リセス長を短くすることはできるが、リセスの形成後、直ちにゲート電極が形成されて、ゲート開口が閉じられてしまうため、リセスの表面に接するように絶縁膜（保護膜）を形成することができず、絶縁膜２０の下側のリセス領域に空隙ができてしまう。このような方法で製造されたＨＥＭＴは耐圧や信頼性が低くなってしまう。
【００２５】
また、この方法では、リセス長はゲート電極のサイズ（ゲートの軸部のサイズ；ゲート長）によって決まってしまうため、リセス長を自由に設計することができない。
さらに、この方法では、リセスはゲート電極に対して対称的な構造になり、リセスの中央位置にゲート電極が形成されることになるため、ゲート電極を、リセス内の任意の位置に設けることができない。例えば、ゲート電極を、上部にソース電極が形成されているキャップ層の側面に近づけることができないため、ゲート電極をソース電極に近づけ、ドレイン電極から離して、ソース抵抗を低減し、ドレイン耐圧を向上するドレインオフセット構造を実現することができない。
【００２６】
このほか、例えば図２（Ｂ）に示すように、ゲート電極のサイズよりもサイズの大きい開口部を絶縁膜２０に形成し、この開口部を介してウェットエッチングを行なってリセスを形成した後、レジスト膜によってゲート電極形成領域を規定してゲート電極を形成することが考えられる。
しかしながら、この方法では、リセスの表面に接する絶縁膜（保護膜）を形成できるが、リセスはアンダーカットで形成されるため、絶縁膜２０に形成される開口部のサイズに応じてリセス長が長くなってしまう。このため、リセス長を短くするのには限界がある。
【００２７】
また、この方法では、リセスの上方に絶縁膜２０が突出することになるため、リセス内でデート電極を配置できる領域が制限されてしまう。
一方、キャップ層を低抵抗化する方法としては、キャップ層のキャリア濃度を高濃度化したり、キャップ層のオーミック電極が形成されていない領域の長さ（即ち、オーミック電極とリセスとの間の距離）を短くしたりする方法が考えられる。
【００２８】
しかしながら、キャップ層のキャリア濃度の高濃度化は限界に近い。また、例えばオーミック電極をリフトオフによって形成する場合、キャップ層のオーミック電極が形成されていない領域の長さを短くするのは難しく、また、この方法ではある程度までしか効果が期待できない。
そこで、本実施形態では、図１に示すように、キャップ層６上の全面又はほぼ全面に金属層９を設けて、キャップ層の抵抗（ソース抵抗及びドレイン抵抗）を大きく下げるようにしている。
【００２９】
特に、本実施形態では、図１に示すように、ゲート電極８の傘部８Ａの下側に入り込むように金属層９の長さを十分に長く形成している。
ここでは、金属層９を、ゲート電極８の傘部８Ａの大きさよりも十分にサイズの小さいリセス７の近傍まで延びるように形成している。つまり、金属層９は、ゲート電極８の傘部８Ａ（最も太い部分）の大きさよりも十分にサイズの小さい開口部９Ａを有するものとして構成される。これにより、ソース抵抗を十分に低下させて、相互コンダクタンスｇｍの値をより大きくできるようにしている。
【００３０】
ここで、以下の表１は、（Ａ）ＩｎＧａＡｓキャップ層のみを備える構造［図３（Ａ）参照］、（Ｂ）ＩｎＧａＡｓキャップ層及び金属層（メタル；ここではＴｉＷ層）を備え、金属層がゲート電極の傘部の下側に入り込んでいない構造［図３（Ｂ）参照］、（Ｃ）ＩｎＧａＡｓキャップ層及び金属層（メタル；ここではＴｉＷ層）を備え、金属層がゲート電極の傘部の下側に入り込んでいる構造［図３（Ｃ）参照］のそれぞれの構造（キャップ層構造）について、シート抵抗、ソース抵抗及び相互コンダクタンスｇｍを計算した結果を示している。なお、ここでは金属層をＴｉＷ層としているが、本実施形態のように金属層をＷＳｉ層とした場合も同様の結果が得られる。
【００３１】
【表１】
0005163095.tif 000002
【００３２】
表１に示すように、ＩｎＧａＡｓキャップ層のみを備える構造［表１中、（Ａ）欄参照］では、シート抵抗は７０Ω／□である。これに対し、ＩｎＧａＡｓキャップ層上に金属層（ここではＴｉＷ層）を設けると［表１中、（Ｂ）欄参照］、金属層が設けられていないゲート電極の傘部の下側はシート抵抗が７０Ω／□であるが、金属層が設けられているゲート電極の傘部の外側はシート抵抗が９Ω／□になる。さらに、金属層（ここではＴｉＷ層）がゲート電極の傘部の下側に入り込むように、ＩｎＧａＡｓキャップ層上のほぼ全面に金属層（ここではＴｉＷ層）を設けると［表１中、（Ｃ）欄参照］、シート抵抗は大きく減少し、９Ω／□が得られる。
【００３３】
このように、キャップ層構造を図３（Ａ）、図３（Ｂ）、図３（Ｃ）にするにしたがって、シート抵抗が低減されていくため、ソース抵抗が０．２０９Ωｍｍ、０．１７８Ωｍｍ、０．１５４Ωｍｍと低減されていき、これに伴って、相互コンダクタンスｇｍが１．６０Ｓ／ｍｍ、１．６８Ｓ／ｍｍ、１．７５Ｓ／ｍｍと増加していくことになる。つまり、シート抵抗の低減がそのままソース抵抗の低減につながり、相互コンダクタンスｇｍの向上として現れることになる。
【００３４】
また、本実施形態では、後述するように、所望の長さのリセスを形成しうる大きさのリセス形成用開口部９Ｘ［図４（Ｄ）参照］が形成された金属層９を介してウェットエッチングを行なってリセス７を形成するようにして、リセス７のサイズ（リセス長）を自由に設計できるようにしている。
特に、ゲート電極８のサイズに相当するサイズのリセス形成用開口部９Ｘ［図４（Ｄ）参照］が形成された金属層９を介してウェットエッチングを行ない、アンダーカットでリセス７を形成することで、十分に長さの短い所望の長さ（所望のリセス長）のリセス７を形成できることになる。これにより、ソース抵抗を低下させ、相互コンダクタンスｇｍの値をより大きくすることができる。また、微細化を図ることもできる。
【００３５】
さらに、本実施形態では、後述するように、所望のリセス長のリセス７を形成した後、金属層９のリセス７の上方に突出している部分（ひさし構造）９Ｙ［図４（Ｆ）参照］を除去することで（即ち、金属層９に形成されたリセス形成用開口部９Ｘを広げることで）、図１に示すように、金属層９に、キャップ層６の開口部６Ａ（リセス；リセス開口）の大きさよりも大きい開口部９Ａを形成している。ここでは、リセス７の側面を構成する層（ここではキャップ層６）よりも上側に形成された層又は膜は金属層９のみであるため、この金属層９の開口部９Ａが、キャップ層６の開口部６Ａ（リセス７の開口部）の大きさよりも大きくなっている。
【００３６】
このように、ゲート電極８から金属層９の端面までの距離が、ゲート電極８からキャップ層６の端面までの距離よりも大きく、リセス７の上方に金属層９のひさし構造が存在しないようになっている。このため、リセス７内でゲート電極８を配置できる領域が広がり、設計自由度が増すことになる。
また、後述するように、リセス７を形成する工程とゲート電極８を形成する工程とが分かれており、リセス形成用開口部９Ｘが、リセス７の形成後、直ちにゲート電極８によって閉じられてしまわないため、耐圧や信頼性を向上させるために、少なくとも半導体積層構造１５の表面に露出している部分の全体［ここではリセス７の底面を構成するストッパ層５の表面（上面）、及び、リセス７の側面を構成するキャップ層６の表面（側面及び上面）］に接するように、絶縁膜（保護膜；例えばＳｉＮ膜）を形成できることになる。
【００３７】
例えば、半導体積層構造１５の表面に露出している部分を含むメサ構造の表面全体に接するように絶縁膜を形成することができ、このような絶縁膜を形成することで、耐圧や信頼性を向上させることができることになる。なお、絶縁膜は、例えばＳｉＯ2，ＳｉＯＮ等によって形成される絶縁性を有する膜であっても良い。
なお、本実施形態では、金属層９の開口部９Ａが、キャップ層６の開口部６Ａ（リセス７の開口部）の大きさよりも大きくなるようにしているが、これに限られるものではなく、金属層９の開口部９Ａが、キャップ層６の開口部６Ａ（リセス７の開口部）の大きさと同じになるようにしても良い。例えば、金属層９の端面（金属端）とリセス７の側面を構成するキャップ層６の端面（リセス端）との間の距離Ｌが、０ｎｍ以上、２００ｎｍ以下（好ましくは１００ｎｍ以下）の範囲内になるように、キャップ層６上に金属層９を設ければ良い。
【００３８】
次に、本ＩｎＰ−ＨＥＭＴの製造方法について、図４を参照しながら説明する。
まず、図４（Ａ）に示すように、半絶縁性のＩｎＰ基板（半導体基板）１上に、下から順に、ｉ−ＩｎＡｌＡｓバッファ層（例えば厚さ３００ｎｍ）２、ｉ−ＩｎＧａＡｓチャネル層（例えば厚さ１５ｎｍ）３、プレーナドープしたｎ−ＩｎＡｌＡｓ電子供給層４、ｉ−ＩｎＰストッパ層（例えば厚さ５ｎｍ）５、ｎ−ＩｎＧａＡｓキャップ層（例えば、不純物濃度１×１０19ｃｍ-3，厚さ５０ｎｍ)６を、例えばＭＯＣＶＤ法（有機金属化学気相成長法）によって積層させて半導体積層構造１５を形成する。
【００３９】
次に、図４（Ｂ）に示すように、半導体積層構造１５を構成する最も上側の半導体層であるｎ−ＩｎＧａＡｓキャップ層６上の全面に金属材料（ここではＷＳｉ）を例えばスパッタして金属層（ここではＷＳｉ層）９を形成する。なお、ｎ−ＩｎＧａＡｓキャップ層６上に形成されたＷＳｉ層９は、熱処理なしで（ノンアロイで）オーミックコンタクトを得ることができる。
【００４０】
次いで、例えばフォトリソグラフィ技術によって素子分離領域を規定する。
まず、図４（Ｂ）に示すように、レジスト膜１２を設けた後、例えばＣＦ４を用いたドライエッチングで金属層９の一部を除去する。次いで、例えばリン酸，過酸化水素水，水の混合液（リン酸系のエッチャント）を用いたウェットエッチングでｎ−ＩｎＧａＡｓキャップ層６を除去する。このとき、エッチングはｉ−ＩｎＰストッパ層５の上面（表面）で停止する。次いで、ｉ−ＩｎＰストッパ層５を例えば塩酸で選択的に除去する。次に、ｎ−ＩｎＡｌＡｓ電子供給層４からｉ−ＩｎＡｌＡｓバッファ層２までを、ｎ−ＩｎＧａＡｓキャップ層６と同様に、例えばリン酸系のエッチャントでエッチングした後、レジスト膜１２を除去する。このようにして、メサエッチングにより素子間分離が行なわれる。これにより、素子動作領域のメサ構造が形成される。
【００４１】
なお、ここでは、ｉ−ＩｎＡｌＡｓバッファ層２までをメサエッチングしたが、ｉ−ＩｎＧａＡｓチャネル層３までをメサエッチングしておけば、ｉ−ＩｎＡｌＡｓバッファ層２をエッチングしなくても素子間分離の効果はある。
次に、例えばフォトリソグラフィ技術によってソース電極領域及びドレイン電極領域（オーミック電極領域）を規定すべく、金属層９上に、ソース電極１１及びドレイン電極１０の大きさに対応する開口部を有する新たなレジスト膜（図示せず）を設ける。
【００４２】
そして、全面に、Ｔｉ(厚さ１０ｎｍ)，Ｐｔ(厚さ３０ｎｍ)，Ａｕ(厚さ３００ｎｍ)を順に堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜とともにレジスト膜上に堆積したＴｉ／Ｐｔ／Ａｕを除去することによって（即ち、リフトオフ法によって）、Ｔｉ／Ｐｔ／Ａｕの３層構造のソース電極１１及びドレイン電極１０を形成する。これにより、図４（Ｃ）に示すように、金属層９上にソース電極１１及びドレイン電極１０が形成される。
【００４３】
次いで、例えばフォトリソグラフィ技術あるいはＥＢリソグラフィ（電子ビーム露光法）を用いてリセス領域を規定する。
まず、図４（Ｄ）に示すように、金属層９に形成されるリセス形成用開口部９Ｘに対応する開口部を有する新たなレジスト膜１３を設けた後、例えばＳＦ６あるいはＣＦ４を用いたドライエッチングで金属層９を除去して、金属層９に、所望の長さのリセスを形成しうる大きさのリセス形成用開口部９Ｘを形成する。次いで、図４（Ｅ）に示すように、このリセス形成用開口部９Ｘを介して、例えばリン酸，過酸化水素水，水の混合液（エッチング液）を用いたウェットエッチングでｎ−ＩｎＧａＡｓキャップ層６を除去し、所望のリセス長のリセス７を形成する。このとき、エッチング液はｉ−ＩｎＰストッパ層５をほとんどエッチングしないため、ｉ−ＩｎＰストッパ層５の表面でエッチングが停止する。つまり、ｉ−ＩｎＰストッパ層５に対してｎ−ＩｎＧａＡｓキャップ層６が選択エッチングされる。これにより、ｉ−ＩｎＰストッパ層５の表面が露出し、このｉ−ＩｎＰストッパ層５の表面によってリセス７の底面（ＩｎＰリセス面）が構成されることになる。
【００４４】
本実施形態では、金属層９に形成されるリセス形成用開口部９Ｘの大きさを任意に設定することで、リセス７のサイズ（リセス長）を自由に設計できることになる。
特に、本実施形態では、所望の長さのリセスを形成しうる大きさ（ここではゲート電極８のサイズに相当するサイズ）のリセス形成用開口部９Ｘが形成された金属層９をマスクとして用いてウェットエッチング（等方性エッチング）を行ない、アンダーカットでリセス７を形成することで、十分に長さの短い所望の長さ（所望のリセス長）のリセス７を形成するようにしている。これにより、ソース抵抗を低下させ、相互コンダクタンスｇｍの値をより大きくすることができる。また、微細化を図ることもできる。
【００４５】
この場合、図４（Ｅ）に示すように、ウェットエッチングによるアンダーカットで金属層９の下側まで削られるため、金属層９がリセス７の上方に突出してひさし構造９Ｙができる。
次いで、レジスト膜１３を除去した後、再度パターニングして、図４（Ｆ）に示すように、上述のようにして形成された所望のリセス長のリセス７（リセス開口）よりも大きい開口部を有する新たなレジスト膜１４を設け、図４（Ｇ）に示すように、例えばＳＦ６あるいはＣＦ４を用いたドライエッチングで、金属層９のリセス７の上方に突出している部分（ひさし構造）９Ｙを除去する。
【００４６】
これにより、金属層９に、リセス７（リセス開口；キャップ層６の開口部６Ａ）の大きさよりも大きい開口部９Ａが形成される。つまり、金属層９は、リセス７の近傍まで延びるように形成される。
ここでは、リセス７のサイズ（リセス長）は、後述するようにして形成されるゲート電極８の傘部８Ａの大きさよりも十分に小さいため、金属層９は、ゲート電極８の傘部８Ａの下側に入り込むように十分な長さを有するものとなる。
【００４７】
このように、本実施形態では、所望のリセス長のリセス７を形成した後、図４（Ｇ）に示すように、金属層９のリセス７の上方に突出している部分（ひさし構造）９Ｙを除去することで（即ち、金属層９に形成されたリセス形成用開口部９Ｘを広げることで）、金属層９にリセス７の大きさよりも大きい開口部９Ａを形成して、後述のゲート電極８を形成する工程において、リセス７内に制限なくゲート電極８を配置できるようにしている。
【００４８】
なお、新たなレジスト膜１４に形成する開口部は、アンダーカットされた部分も含むリセス７のサイズ［図４（Ｆ）中、左右方向の長さ］よりも大きい（広い）ことが条件である。また、リセス７の表面もドライエッチングにさらされることになるが、リセス８の表面に変化が生じない程度の十分に弱いパワーでエッチングを行なうようにすれば良い。
次に、図４（Ｈ）に示すように、レジスト膜１４を除去した後、例えば電子ビーム露光法を用いて（即ち、例えば電子線レジスト及び電子線を用いて）、Ｔ型の断面形状を有するＴ型ゲート電極領域を規定すべく、図４（Ｉ）に示すように、Ｔ型ゲート電極８の軸部８Ｂのサイズに対応する開口部（ゲート開口；例えば０．１μｍ程度）を有する新たなレジスト膜１６を設ける。
【００４９】
なお、この際、図示しないが、ゲート開口を介して、例えばクエン酸、過酸化水素水、水の混合液を用いてｉ−ＩｎＧａＡｓチャネル層３を選択エッチングしてエアギャップを形成する。
そして、図４（Ｊ）に示すように、全面に、Ｔｉ（厚さ１０ｎｍ），Ｐｔ（厚さ３０ｎｍ），Ａｕ（厚さ５００ｎｍ）を順に堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜１６とともにレジスト膜１６上に堆積したＴｉ／Ｐｔ／Ａｕを除去することによって（即ち、リフトオフ法によって）、図４（Ｋ）に示すように、リセス７内に、Ｔｉ／Ｐｔ／Ａｕの３層構造のゲート電極８を形成する。これにより、リセス７の底面を構成するｉ−ＩｎＰストッパ層５上に、傘部８Ａ及び傘部８Ａを支える軸部８Ｂを有するＴ型断面形状のゲート電極８が形成される。ここでは、ゲート電極８の端面とｉ−ＩｎＰストッパ層５とはショットキー接触するようになっている。
【００５０】
なお、上述のようにして製造されるＩｎＰ−ＨＥＭＴに、耐圧や信頼性を向上させるために、少なくとも半導体積層構造１５の表面に露出している部分の全体［ここではリセス７の底面を構成するストッパ層５の表面（上面）、及び、リセス７の側面を構成するキャップ層６の表面（側面及び上面）］に接するように、絶縁膜（保護膜）を形成する場合、絶縁膜は、リセス７を形成した後であれば、ゲート電極を形成する前に形成しても良いし、ゲート電極を形成した後に形成しても良い。
【００５１】
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、ソース抵抗を下げて相互コンダクタンスｇｍを向上させながら、絶縁膜を形成して耐圧や信頼性を向上させることができるようになるという利点がある。
［第２実施形態］
次に、本発明の第２実施形態にかかる半導体装置及びその製造方法について、図５，図６を参照しながら説明する。
【００５２】
本実施形態にかかる半導体装置及びその製造方法は、上述の第１実施形態のものに対し、図５に示すように、金属層９の表面上、及び、ソース電極１１及びドレイン電極１０の表面上に絶縁膜（保護膜）１７が形成されている点が異なる。つまり、上述の第１実施形態では、リセス７の側面を構成する層（ここではキャップ層６）よりも上側に形成された層又は膜として、金属層９のみが形成されていたのに対し、本実施形態では、リセス７の側面を構成する層（ここではキャップ層６）よりも上側に形成された層又は膜として、金属層９、及び、絶縁膜１７が形成されている点が異なる。なお、図５では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。
【００５３】
具体的には、本ＩｎＰ−ＨＥＭＴは、金属層９上に形成され、開口部１７Ａを有する絶縁膜（ここではＳｉＮ膜）１７をさらに備える。なお、絶縁膜１７は、例えばＳｉＯ2，ＳｉＯＮ等によって形成される絶縁性を有する膜であっても良い。
ここで、上述の第１実施形態の場合と同様に、半導体積層構造１５の最も上側の半導体層はキャップ層（半導体キャップ層）６である。また、リセス７の側面を構成する層はキャップ層６である。
【００５４】
このため、リセス７の側面を構成する層よりも上側に形成された層又は膜は、金属層９及び絶縁膜１７である。
そして、金属層９及び絶縁膜１７は、キャップ層６の開口部６Ａ（リセス７の開口部；リセス開口）の大きさよりも大きい開口部９Ａ，１７Ａを有する。つまり、金属層９及び絶縁膜１７は、その端部がリセス７の上方に突出しないように、即ち、その端面がリセス７の側面よりも外側に位置するように形成されている。
【００５５】
なお、これに限られるものではなく、金属層９及び絶縁膜１７の開口部９Ａ，１７Ａが、キャップ層６の開口部６Ａ（リセス７の開口部；リセス開口）の大きさと同じになっていても良い。
また、後述するように、リセス７を形成する工程とゲート電極８を形成する工程とが分かれており、リセス形成用開口部９Ｘ，１７Ｘが、リセス７の形成後、直ちにゲート電極８によって閉じられてしまわないため、耐圧や信頼性を向上させるために、少なくとも半導体積層構造１５の表面に露出している部分の全体［ここではリセス７の底面を構成するストッパ層５の表面（上面）、及び、リセス７の側面を構成するキャップ層６の表面（側面及び上面）］に接するように、他の絶縁膜（保護膜；例えばＳｉＮ膜）を形成できることになる。例えば、半導体積層構造１５の表面に露出している部分を含むメサ構造の表面全体に接するように、他の絶縁膜を形成することができ、このような絶縁膜を形成することで、耐圧や信頼性を向上させることができることになる。なお、絶縁膜は、例えばＳｉＯ2，ＳｉＯＮ等によって形成される絶縁性を有する膜であれば良い。
【００５６】
また、絶縁膜１７の開口部１７Ａは、金属層９の開口部９Ａの大きさと同じになっている。なお、これに限られるものではなく、絶縁膜１７の開口部１７Ａは、金属層９の開口部９Ａの大きさよりも大きくなっていても良い。
このように、リセス７の側面を構成する層（ここではキャップ層６）よりも上側に形成された層又は膜が複数ある場合（ここでは金属層９及び絶縁膜１７）、上下で隣接する層又は膜の相互間で、上側の層又は膜の開口部（ここでは絶縁膜１７の開口部１７Ａ）の大きさが下側の層又は膜の開口部（ここでは金属層９の開口部９Ａ）の大きさと同じか、又は、それよりも大きくなっているのが好ましい。これにより、上側の層又は膜（ここでは絶縁膜１７）のひさし構造ができないため、耐圧や信頼性を向上させるために、金属層９の表面に露出している部分（金属層の側面）に接するように他の絶縁膜を形成することができ、このような他の絶縁膜を形成することで［図７（Ｃ）参照］、耐圧や信頼性を向上させることができることになる。
【００５７】
次に、本ＩｎＰ−ＨＥＭＴの製造方法について、図６を参照しながら説明する。
まず、上述の第１実施形態の場合と同様に、半導体積層構造１５、金属層９、ソース電極１１及びドレイン電極１０を形成する［図４（Ａ）〜（Ｃ）参照］。なお、図６では、上述の第１実施形態（図４参照）と同一のものには同一の符号を付している。
次いで、図６（Ａ）に示すように、例えばプラズマＣＶＤ法によって、表面全体に絶縁膜（ここではＳｉＮ膜）１７を例えば厚さ１０〜５０ｎｍ堆積させる。
【００５８】
次に、図６（Ｂ），（Ｃ）に示すように、例えばフォトリソグラフィ技術あるいはＥＢリソグラフィ（電子ビーム露光法）を用いてリセス領域を規定する。
まず、図６（Ｂ）に示すように、絶縁膜１７及び金属層（ここではＷＳｉ層）９に形成されるリセス形成用開口部１７Ｘ，９Ｘに対応する開口部を有する新たなレジスト膜１３を設けた後、例えばＳＦ６あるいはＣＦ４を用いたドライエッチングで絶縁膜１７及び金属層９を除去して、絶縁膜１７及び金属層９に、所望の長さのリセスを形成しうる大きさのリセス形成用開口部１７Ｘ，９Ｘを形成する。次いで、図６（Ｃ）に示すように、これらのリセス形成用開口部１７Ｘ，９Ｘを介して、例えばリン酸，過酸化水素水，水の混合液（エッチング液）を用いたウェットエッチングでｎ−ＩｎＧａＡｓキャップ層６を除去し、所望のリセス長のリセス７を形成する。このとき、エッチング液はｉ−ＩｎＰストッパ層５をほとんどエッチングしないため、ｉ−ＩｎＰストッパ層５の表面でエッチングが停止する。つまり、ｉ−ＩｎＰストッパ層５に対してｎ−ＩｎＧａＡｓキャップ層６が選択エッチングされる。なお、絶縁膜１７及び金属層９もエッチングされない。これにより、ｉ−ＩｎＰストッパ層５の表面が露出し、このｉ−ＩｎＰストッパ層５の表面によってリセス７の底面（ＩｎＰリセス面）が構成されることになる。
【００５９】
本実施形態では、絶縁膜１７及び金属層９に形成されるリセス形成用開口部１７Ｘ，９Ｘの大きさを任意に設定することで、リセス７のサイズ（リセス長）を自由に設計できることになる。
特に、本実施形態では、所望の長さのリセスを形成しうる大きさ（ここではゲート電極８のサイズに相当するサイズ）のリセス形成用開口部１７Ｘ，９Ｘが形成された絶縁膜１７及び金属層９をマスクとしても用いてウェットエッチング（等方性エッチング）を行ない、アンダーカットでリセス７を形成することで、十分に長さの短い所望の長さ（所望のリセス長）のリセス７を形成するようにしている。これにより、ソース抵抗を低下させ、相互コンダクタンスｇｍの値をより大きくすることができる。また、微細化を図ることもできる。
【００６０】
この場合、図６（Ｃ）に示すように、ウェットエッチングによるアンダーカットで絶縁膜１７及び金属層９の下側まで削られるため、絶縁膜１７及び金属層９がリセス７の上方に突出してひさし構造１７Ｙ，９Ｙができる。
次いで、レジスト膜１３を除去した後、再度パターニングして、図６（Ｄ）に示すように、上述のようにして形成された所望のリセス長のリセス７の開口部（リセス開口）よりも大きい開口部を有する新たなレジスト膜１４を設け、図６（Ｅ）に示すように、例えばＳＦ６あるいはＣＦ４を用いたドライエッチングで、絶縁膜１７及び金属層９のリセス７の上方に突出している部分（ひさし構造）１７Ｙ，９Ｙを除去する。
【００６１】
これにより、絶縁膜１７及び金属層９に、リセス７（リセス開口；キャップ層６の開口部６Ａ）の大きさよりも大きい開口部１７Ａ，９Ａが形成される。つまり、金属層９は、リセス７の近傍まで延びるように形成される。
ここでは、リセス７のサイズ（リセス長）は、後述するようにして形成されるゲート電極８の傘部８Ａの大きさよりも十分に小さいため、金属層９は、ゲート電極８の傘部８Ａの下側に入り込むように十分な長さを有するものとなる。
【００６２】
このように、本実施形態では、所望のリセス長のリセス７を形成した後、図６（Ｅ）に示すように、絶縁膜１７及び金属層９のリセス７の上方に突出している部分（ひさし構造）１７Ｙ，９Ｙを除去することで（即ち、絶縁膜１７及び金属層９に形成されたリセス形成用開口部１７Ｘ，９Ｘを広げることで）、絶縁膜１７及び金属層９にリセス７の大きさよりも大きい開口部１７Ａ，９Ａを形成して、後述のゲート電極８を形成する工程において、リセス７内に制限なくゲート電極８を配置できるようにしている。
【００６３】
次に、図６（Ｆ）に示すように、レジスト膜１４を除去した後、例えば電子ビーム露光法を用いて（即ち、例えば電子線レジスト及び電子線を用いて）、Ｔ型の断面形状を有するＴ型ゲート電極領域を規定すべく、図６（Ｇ）に示すように、Ｔ型ゲート電極８の軸部８Ｂのサイズに対応する開口部（ゲート開口；例えば０．１μｍ程度）を有する新たなレジスト膜１６を設ける。
【００６４】
そして、図６（Ｈ）に示すように、全面に、Ｔｉ（厚さ１０ｎｍ），Ｐｔ（厚さ３０ｎｍ），Ａｕ（厚さ５００ｎｍ）を順に堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜１６とともにレジスト膜１６上に堆積したＴｉ／Ｐｔ／Ａｕを除去することによって（即ち、リフトオフ法によって）、図６（Ｉ）に示すように、リセス７内に、Ｔｉ／Ｐｔ／Ａｕの３層構造のゲート電極８を形成する。これにより、リセス７の底面を構成するｉ−ＩｎＰストッパ層５上に、傘部８Ａ及び傘部８Ａを支える軸部８Ｂを有するＴ型断面形状のゲート電極８が形成される。ここでは、ゲート電極８の端面とｉ−ＩｎＰストッパ層５とはショットキー接触するようになっている。
【００６５】
なお、その他の構成及び製造方法は、上述の第１実施形態のものと同じであるため、ここでは説明を省略する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、上述の第１実施形態のものと同様に、ソース抵抗を下げて相互コンダクタンスｇｍを向上させながら、絶縁膜を形成して耐圧や信頼性を向上させることができるようになるという利点がある。
【００６６】
ところで、上述の実施形態では、少なくとも半導体積層構造１５の表面に露出している部分の全体に接する他の絶縁膜を備えないものとして構成しているが、耐圧や信頼性を向上させるために、少なくとも半導体積層構造１５の表面に露出している部分の全体に接するように［ここではリセス７の底面を構成するストッパ層５の表面（上面）、及び、リセス７の側面を構成するキャップ層６の表面（側面及び上面）に接するように］、他の絶縁膜（保護膜；例えばＳｉＮ）１８を形成しても良い［図７（Ｃ）参照］。例えば、半導体積層構造１５の表面に露出している部分を含むメサ構造の表面全体に接するように、他の絶縁膜１８を形成しても良く［図７（Ｃ）参照］、このような他の絶縁膜１８を形成することで、耐圧や信頼性を向上させることができるようになる。なお、他の絶縁膜は、例えばＳｉＯ2，ＳｉＯＮ等によって形成される絶縁性を有する膜であれば良い。
【００６７】
このような他の絶縁膜１８を形成する場合、上述の実施形態の製造方法を、以下のように変更すれば良い。
つまり、上述の実施形態の製造方法において、絶縁膜１７及び金属層９のリセス７の上方に突出している部分１７Ｙ，９Ｙを除去し、レジスト膜を除去した後［図６（Ｆ）参照］、図７（Ａ）に示すように、例えばプラズマＣＶＤ法によって、メサ構造の表面全体に他の絶縁膜（ここではＳｉＮ膜）１８を例えば厚さ１０〜５０ｎｍ堆積させる。これにより、半導体積層構造１５の表面に露出している部分（特にリセス表面）を含むメサ構造の表面全体に接するように他の絶縁膜１８が形成され、保護される。
【００６８】
次いで、図７（Ｂ）に示すように、例えば電子ビーム露光法を用いて（即ち、例えば電子線レジスト及び電子線を用いて）、Ｔ型の断面形状を有するＴ型ゲート電極領域を規定すべく、Ｔ型ゲート電極８の軸部８Ｂのサイズに対応する開口部（ゲート開口；例えば０．１μｍ程度）を有する新たなレジスト膜１６を設ける。
次に、図７（Ｂ）に示すように、例えばＳＦ６あるいはＣＦ４を用いたドライエッチングで他の絶縁膜１８の一部を除去して、他の絶縁膜１８にゲート開口部１８Ａを形成する。
【００６９】
そして、全面に、Ｔｉ（厚さ１０ｎｍ），Ｐｔ（厚さ３０ｎｍ），Ａｕ（厚さ５００ｎｍ）を順に堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜１６とともにレジスト膜１６上に堆積したＴｉ／Ｐｔ／Ａｕを除去することによって（即ち、リフトオフ法によって）、図７（Ｃ）に示すように、リセス７内に、Ｔｉ／Ｐｔ／Ａｕの３層構造のゲート電極８を形成する。これにより、リセス７の底面を構成するｉ−ＩｎＰストッパ層５上に、傘部８Ａ及び傘部８Ａを支える軸部８Ｂを有するＴ型断面形状のＴ型ゲート電極８が形成される。
【００７０】
なお、他の絶縁膜１８を形成する方法は、これに限られるものではなく、例えばゲート電極８を形成した後に他の絶縁膜１８を形成するようにしても良い。この場合、他の絶縁膜１８は、ゲート電極８を含む表面全体を覆うように形成されることになる。
また、上述の実施形態にかかる半導体装置の製造方法では、絶縁膜１７及び他の絶縁膜１８をソース電極１１及びドレイン電極１０を形成した後に、ソース電極１１及びドレイン電極１０も覆うように形成しているが、これに限られるものではなく、例えば、後述の第４実施形態と同様に、ソース電極１１及びドレイン電極１０を形成する前に絶縁膜１７及び他の絶縁膜１８を形成しても良い。この場合、絶縁膜１７及び他の絶縁膜１８は、ソース電極１１及びドレイン電極１０上には形成されないことになる。
［第３実施形態］
次に、本発明の第３実施形態にかかる半導体装置及びその製造方法について、図８〜図１０を参照しながら説明する。
【００７１】
本実施形態にかかる半導体装置及びその製造方法は、上述の第１実施形態のものに対し、図８に示すように、金属層９の厚さが変化している点が異なる。
本実施形態では、図８に示すように、金属層９は、ゲート電極８側の厚さがドレイン電極１０又はソース電極１１の側の厚さよりも薄くなっている。つまり、金属層９は、ゲート電極８側の端部がドレイン電極１０又はソース電極１１の側からゲート電極８側へ向けて徐々に薄くなっている。逆に言うと、金属層９のリセス７側の端部の膜厚が、リセス７から遠ざかるにしたがって厚くなっている。なお、図８では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。
【００７２】
具体的には、上述の第１実施形態のものは金属層９のゲート電極８側の端部が垂直形状になっているのに対し、本実施形態では、図８に示すように、ゲート電極８の傘部８Ａと金属層９の端部との間の距離が一定に保たれるように、金属層９のゲート電極８側の端部が徐々に薄くなっている。
なお、このような構成に限られるものではなく、例えば、金属層９は、ドレイン電極１０側又はソース電極１１側からゲート電極８側へ向けて段階的に薄くなっていても良い。つまり、金属層９は、ゲート電極８側の厚さがドレイン電極１０又はソース電極１１の側の厚さよりも薄くなるように、ゲート電極８側の厚さとドレイン電極１０又はソース電極１１の側の厚さとが段階的に変化していても良い。
【００７３】
このようにして、本実施形態では、ゲート電極８の傘部８Ａと金属層９の端部との間を一定距離だけ離すようにしている。これは、ソース電極１１又はドレイン電極１０に接続される金属層９とゲート電極８との間の寄生容量が高速特性や高周波特性に影響を与えるため、ソース電極１１又はドレイン電極１０に接続される金属層９とゲート電極８との間隔を一定距離以上離すのが望ましいからである。
【００７４】
特に、図９に示すように、ソース抵抗やドレイン抵抗を減らすために金属層９の厚さを厚くする場合、上述のように、ゲート電極８側の端部を徐々に薄くして、ゲート電極８の傘部８Ａと金属層９の端部との間を一定距離だけ離すことで、余分な寄生容量が生じないようにして高速特性や高周波特性を確保しながら、ソース抵抗やドレイン抵抗を減らすことができる。
【００７５】
次に、本ＩｎＰ−ＨＥＭＴの製造方法について、図１０を参照しながら説明する。
まず、上述の第１実施形態の場合と同様に、半導体積層構造１５、金属層（ここではＷＳｉ層）９、ソース電極１１及びドレイン電極１０を形成し、金属層９にリセス形成用開口部９Ｘを形成し、リセス７を形成する［図４（Ａ）〜（Ｅ）参照］。なお、図１０では、上述の第１実施形態（図４参照）と同一のものには同一の符号を付している。
【００７６】
次いで、レジスト膜１３を除去した後、再度パターニングして、図１０（Ａ）に示すように、上述のようにして形成された所望のリセス長のリセス７の開口部（リセス開口）よりも大きい開口部を有する新たなレジスト膜１４を設ける。
次に、図１０（Ａ）に示すように、レジスト膜１４を例えば１８０℃〜２００℃でベーキングすることによって、レジスト膜１４のパターンエッジを丸める。これにより、レジスト膜１４のリセス７側の端部の厚さが徐々に薄くなる。
【００７７】
その後、上述の第１実施形態の場合と同様に、図１０（Ｂ）に示すように、例えばＳＦ６あるいはＣＦ４を用いたドライエッチングで、金属層９のリセス７の上方に突出している部分（ひさし構造）９Ｙを除去する。これにより、金属層９に、リセス７（リセス開口；キャップ層６の開口部６Ａ）の大きさよりも大きい開口部９Ａが形成される。
つまり、金属層９は、リセス７の近傍まで延びるように形成される。ここでは、リセス７のサイズ（リセス長）は、後述するようにして形成されるゲート電極８の傘部８Ａの大きさよりも十分に小さいため、金属層９は、ゲート電極８の傘部８Ａの下側に入り込むように十分な長さを有するものとなる。
【００７８】
このように、本実施形態では、所望のリセス長のリセス７を形成した後、図１０（Ｂ）に示すように、金属層９のリセス７の上方に突出している部分（ひさし構造）９Ｙを除去することで（即ち、金属層９に形成されたリセス形成用開口部９Ｘを広げることで）、金属層９にリセス７の大きさよりも大きい開口部９Ａを形成して、後述のゲート電極８を形成する工程において、リセス７内に制限なくゲート電極８を配置できるようにしている。
【００７９】
特に、本実施形態では、レジスト膜１４のリセス７側の端部の厚さが徐々に薄くなっているため、金属層９は、レジスト膜１４の厚さが最も薄くなっているパターンエッジから徐々にエッチングされ、レジスト膜１４の端部の丸みを帯びた形状が金属層９に転写される。これにより、図１０（Ｂ）に示すように、金属層９は、そのリセス７側（ゲート電極８側）の端部の厚さが徐々に薄くなる。
【００８０】
このように、本実施形態では、金属層９に形成されたリセス形成用開口部９Ｘを広げるために、金属層９のゲート電極８側の厚さがドレイン電極１０又はソース電極１１の側の厚さよりも薄くなるようにエッチングする。つまり、本実施形態では、金属層９のリセス７側（ゲート電極８側）の端部の厚さが徐々に薄くなるようにエッチングを行なう。
次に、図１０（Ｃ）に示すように、レジスト膜１４を除去した後、例えば電子ビーム露光法を用いて（即ち、例えば電子線レジスト及び電子線を用いて）、Ｔ型の断面形状を有するＴ型ゲート電極領域を規定すべく、Ｔ型ゲート電極８の軸部８Ｂのサイズに対応する開口部（ゲート開口；例えば０．１μｍ程度）を有する新たなレジスト膜を設ける。
【００８１】
そして、全面に、Ｔｉ（厚さ１０ｎｍ），Ｐｔ（厚さ３０ｎｍ），Ａｕ（厚さ５００ｎｍ）を順に堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜とともにレジスト膜上に堆積したＴｉ／Ｐｔ／Ａｕを除去することによって（即ち、リフトオフ法によって）、図１０（Ｄ）に示すように、リセス７内に、Ｔｉ／Ｐｔ／Ａｕの３層構造のゲート電極８を形成する。これにより、リセス７の底面を構成するｉ−ＩｎＰストッパ層５上に、傘部８Ａ及び傘部８Ａを支える軸部８Ｂを有するＴ型断面形状のゲート電極８が形成される。
【００８２】
なお、その他の構成及び製造方法は、上述の第１実施形態のものと同じであるため、ここでは説明を省略する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、上述の第１実施形態と同様に、ソース抵抗を下げて相互コンダクタンスｇｍを向上させながら、絶縁膜を形成して耐圧や信頼性を向上させることができるようになるという利点がある。
【００８３】
特に、金属層９のゲート電極８側の端部が徐々に薄くなっているため、ゲート・ソース間又はゲート・ドレイン間に余分な寄生容量が生じないようにすることができ、高速特性や高周波特性を向上させることができる。
なお、上述の実施形態では、上述の第１実施形態の変形例として説明しているが、上述の第２実施形態（その変形例も含む）の変形例として構成することもできる。つまり、上述のように、ゲート電極８側の端部が徐々に薄くなっている金属層９上に、絶縁膜１７や他の絶縁膜１８を形成しても良い。
［第４実施形態］
次に、本発明の第４実施形態にかかる半導体装置及びその製造方法について、図１１を参照しながら説明する。
【００８４】
本実施形態にかかる半導体装置及びその製造方法は、上述の各実施形態が本発明をＩｎＰ−ＨＥＭＴに適用した場合の構成例であるに対し、本発明をＧａＮ−ＨＥＭＴに適用した場合の構成例である点が異なる。
つまり、本実施形態にかかる半導体装置は、例えば集積回路（例えばＭＭＩＣ）に備えられ、化合物半導体からなるＨＥＭＴ［ここではＧａＮ系材料を用いたＨＥＭＴ（ＧａＮ−ＨＥＭＴ）］に本発明を適用したものである。以下、具体的に説明する。
【００８５】
本ＧａＮ−ＨＥＭＴは、図１１（Ｂ）に示すように、複数の半導体層（化合物半導体層；ここではＧａＮを含む）を積層してなる半導体積層構造３０と、半導体積層構造３０上に形成された金属層３１と、リセス３２に設けられたゲート電極３３と、金属層３１上に形成され、ゲート電極３３を挟んで両側に設けられたドレイン電極３４及びソース電極３５とを備える。
【００８６】
本実施形態では、半導体積層構造３０は、例えば図１１に示すように、ＳｉＣ基板（半導体基板）３６上に形成され、チャネル層（電子走行層，キャリア走行層）３７，電子供給層（キャリア供給層）３８を順に積層させた構造になっている。
ここで、チャネル層３７は、アンドーピングのＧａＮ（ｉ−ＧａＮ）により形成されている。ここでは、チャネル層３７の厚さは例えば３μｍである。
【００８７】
電子供給層３８は、Ｓｉをドーピングしてｎ型導電性を付与したＡｌＧａＮ［ｎ−ＡｌＧａＮ；Ｓｉドーピング濃度（不純物濃度）５×１０18ｃｍ-3］により形成されている。ここでは、電子供給層３８の厚さは例えば３０ｎｍである。
なお、ｉ−ＧａＮチャネル層３７とｎ−ＡｌＧａＮ電子供給層３８との間に、ｉ−ＡｌＧａＮスペーサ層（例えば厚さ５ｎｍ）を設けても良い。
【００８８】
また、本実施形態では、図１１（Ｂ）に示すように、半導体積層構造３０の最も上側の半導体層である電子供給層３８上に、金属層（メタル；ここではＴｉＡｌ層）３１が設けられている。この金属層３１は、半導体積層構造３０の最も上側の半導体層である電子供給層３８にオーミック接触している。なお、金属層３１は、これが接触する下側の半導体層（ここでは電子供給層３８）との間でオーミック特性が得られやすい材料を選べば良い。また、本実施形態では、後述するように、リセス３２をドライエッチングによって形成するため、金属層３１はドライエッチング可能な材料（ここではＴｉ系の材料）によって構成されている。
【００８９】
さらに、本実施形態では、図１１（Ｂ）に示すように、金属層３１上に形成され、開口部３９Ａを有する絶縁膜（保護膜；ここではＳｉＮ膜）３９をさらに備える。なお、絶縁膜３９は、例えばＳｉＯ2，ＳｉＯＮ等によって形成される絶縁性を有する膜であっても良い。
そして、本実施形態では、図１１（Ｂ）に示すように、絶縁膜３８及び金属層３１をエッチングしてリセス３２が形成されている。つまり、金属層３１にリセス３２が形成されている。
【００９０】
このリセス３２の底面（表面，リセス面）には、電子供給層３８の表面が露出しており、ゲート電極３３の端面がショットキー接触している。つまり、ゲート電極３３は、リセス３２に設けられ、リセス３２の底面を構成する電子供給層３８上に形成されている。
ゲート電極３３は、Ｎｉ／Ａｕを順に積層させて構成される。ここでは、ゲート電極３３は、傘部３３Ａと、傘部３３Ａを支える軸部３３Ｂとを有し、Ｔ型の断面形状を有するＴ型ゲート電極として構成されている。なお、ゲート電極３３は、これに限られるものではなく、傘部と、傘部を支える軸部とを有するものであれば良く、その形状は、例えばＹ型の断面形状を有するＹ型ゲート電極として構成しても良い。
【００９１】
また、リセス３２を挟んで両側に位置し、リセス３２の側面を構成する金属層３１上の一部に、それぞれソース電極３５、ドレイン電極３４が形成されている。つまり、金属層３１上に、金属層３１よりも面積が小さいソース電極３５、ドレイン電極３４が形成されている。これらの電極（オーミック電極）３４，３５は、Ｎｉ／Ａｕを順に積層させたものとして構成される。なお、本実施形態では、リセス３２の側面を構成する層（ここでは金属層３１）よりも上側に形成された層又は膜は、絶縁膜３９のみである。
【００９２】
なお、金属層３１は、キャップ層と見ることもできるし、オーミック電極の一部と見ることもできる。例えば、オーミック電極の一部と見る場合には、オーミック電極が異なる構成の２層構造になっており、厚い部分と薄い部分とを有することになる。
ところで、従来のＧａＮ−ＨＥＭＴは、例えば図１１（Ａ）に示すように、ＳｉＣ基板５０上に、ｉ−ＧａＮチャネル層５１、ｎ−ＡｌＧａＮ電子供給層５２を順に形成し、ｎ−ＡｌＧａＮ電子供給層５２上に、ゲート電極５３、ソース電極５４及びドレイン電極５５を設け、ｎ−ＡｌＧａＮ電子供給層５２の表面を絶縁膜５６で覆った構造になっている。
【００９３】
これに対し、本実施形態では、図１１（Ｂ）に示すように、ｎ−ＡｌＧａＮ電子供給層３８上に金属層（ここではＴｉＡｌ層）３１を設けて、ソース抵抗及びドレイン抵抗を下げるようにしている。
特に、本実施形態では、図１１（Ｂ）に示すように、ゲート電極３３の傘部３３Ａの下側に入り込むように金属層３１の長さを十分に長く形成している。これにより、ソース抵抗を十分に低下させて、相互コンダクタンスｇｍの値をより大きくできるようにしている。
【００９４】
また、本実施形態では、後述するように、金属層３１をドライエッチングすることによってリセス３２を形成するため、リセス３２のサイズ（リセス長）を自由に設計できることになる。特に、十分に長さの短い所望の長さ（所望のリセス長）のリセス３２を形成でき、ソース抵抗を低下させ、相互コンダクタンスｇｍの値をより大きくすることができる。また、微細化を図ることもできる。
【００９５】
さらに、本実施形態では、図１１（Ｂ）に示すように、絶縁膜３９に、金属層３１の開口部３１Ａ（リセス３２；リセス開口）の大きさと同じ大きさの開口部３９Ａを形成している。ここでは、リセス３２の側面を構成する層（ここでは金属層３１）よりも上側に形成された層又は膜は絶縁膜３９のみであるため、この絶縁膜３９の開口部３９Ａが、金属層３１の開口部３１Ａ（リセス３２の開口部）の大きさと同じになっている。
【００９６】
このように、ゲート電極３３から絶縁膜３９の端面までの距離が、ゲート電極３３から金属層３１の端面までの距離よりも大きく、リセス３２の上方に絶縁膜３９のひさし構造が存在しないようになっている。このため、リセス３２内でゲート電極３３を配置できる領域が広く、設計自由度が高い。
また、図１１（Ｃ）に示すように、耐圧や信頼性を向上させるために、少なくとも半導体積層構造３０の表面に露出している部分の全体［ここではリセス３２の底面を構成する電子供給層３８の表面（上面）］に接するように、他の絶縁膜（保護膜；例えばＳｉＮ）４０を形成できる。
【００９７】
例えば、図１１（Ｃ）に示すように、半導体積層構造３０の表面に露出している部分を含むメサ構造の表面全体に接するように、他の絶縁膜を形成することができ、このような他の絶縁膜４０を形成することで、耐圧や信頼性を向上させることができる。なお、他の絶縁膜４０は、例えばＳｉＯ2，ＳｉＯＮ等によって形成される絶縁性を有する膜であっても良い。
【００９８】
なお、本実施形態では、絶縁膜３９の開口部３９Ａが、金属層３１の開口部３１Ａ（リセス３２の開口部）の大きさと同じになるようにしているが、これに限られるものではなく、少なくとも半導体積層構造３０の表面に露出している部分の全体に接する他の絶縁膜４０を形成しうるように、絶縁膜３９の開口部３９Ａが、金属層３１の開口部３１Ａ（リセス３２の開口部）の大きさよりも大きくなっていれば良い。
【００９９】
次に、本ＧａＮ−ＨＥＭＴの製造方法について、図１１（Ｃ）を参照しながら説明する。なお、ここでは、少なくとも半導体積層構造３０の表面に露出している部分の全体に接するように他の絶縁膜４０を形成する工程も含めて説明する。
まず、ＳｉＣ基板（半導体基板）３６上に、例えばＭＯＶＰＥ法（organometallic vapor phase epitaxy；有機金属気相成長法）によって、ｉ−ＧａＮチャネル層（電子走行層；例えば厚さ３μｍ）３７、ｎ−ＡｌＧａＮ電子供給層（例えば厚さ３０ｎｍ；Ｓｉドーピング濃度５×１０18ｃｍ-3）３８を順に積層させて半導体積層構造３０を形成する［図１１（Ｃ）参照］。
【０１００】
次に、半導体積層構造３０を構成する最も上側の半導体層であるｎ−ＡｌＧａＮ電子供給層３８上の全面に金属材料（ここではＴｉＡｌ）を例えば蒸着させて、金属層（ここではＴｉＡｌ層）３１を形成する［図１１（Ｃ）参照］。
次いで、金属層３１上の全面に絶縁材料（ここではＳｉＮ）を、例えばＣＶＤ法（chemical vapor deposition；化学気相成長法）によって堆積させて、絶縁膜（ここではＳｉＮ膜）３９を形成する［図１１（Ｃ）参照］。つまり、金属層３１を形成した後、後述のようにしてリセス３２を形成する前に、金属層３１上に絶縁膜３９が形成される。
【０１０１】
次に、例えばフォトリソグラフィ技術によって素子間分離を行なった後、例えばフォトリソグラフィ技術あるいはＥＢ（electron beam）リソグラフィ（電子ビーム露光法）を用いてリセス領域を規定する。
つまり、絶縁膜３９上に、所望のサイズのリセス３２に対応する開口部を有するレジスト膜を設けた後、例えばＦ系とＣｌ系のガスを用いたドライエッチング（異方性エッチング）を行なって、絶縁膜３９及び金属層３１を除去して、リセス３２を形成する。これにより、ｎ−ＡｌＧａＮ電子供給層３８の表面が露出し、このｎ−ＡｌＧａＮ電子供給層３８の表面によってリセス３２の底面（ＩｎＰリセス面）が構成されることになる［図１１（Ｃ）参照］。
【０１０２】
次に、レジスト膜を除去した後、例えばプラズマＣＶＤ法によって、全面に絶縁材料（ここではＳｉＮ）を堆積させて、他の絶縁膜（ここではＳｉＮ膜）４０を形成する［図１１（Ｃ）参照］。これにより、半導体積層構造３０の表面に露出している部分（ｎ−ＡｌＧａＮ電子供給層３８の表面；リセス面）を含む表面全体［ここではリセス３２の底面を構成する電子供給層３８の表面（上面）、リセス３２の側面を構成する金属層３１の表面（側面）、絶縁膜３９の表面（側面及び上面）］に接するように他の絶縁膜４０が形成され、保護される。
【０１０３】
次いで、窒素雰囲気中にて、例えば４００℃から１０００℃の間（例えば６００℃）で熱処理を行ない、金属層（ここではＴｉＡｌ層）３１のオーミック特性を得る。
次に、例えばフォトリソグラフィ技術によってソース電極領域及びドレイン電極領域（オーミック電極領域）を規定すべく、絶縁膜３９及び他の絶縁膜４０上に、ソース電極形成予定領域及びドレイン電極形成予定領域のそれぞれに開口部を有する新たなレジスト膜を設ける。
【０１０４】
そして、全面に、Ｔｉ，Ｐｔ，Ａｕを順に堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜とともにレジスト膜上に堆積したＴｉ／Ｐｔ／Ａｕを除去することによって（即ち、リフトオフ法によって）、Ｔｉ／Ｐｔ／Ａｕの３層構造のソース電極３５及びドレイン電極３４を形成する。これにより、金属層３１上にソース電極３５及びドレイン電極３４が形成される［図１１（Ｃ）参照］。
【０１０５】
次いで、レジスト膜を除去した後、例えば電子線露光法等を用いて、Ｔ型の断面形状を有するＴ型ゲート電極領域を規定すべく、Ｔ型ゲート電極形成予定領域に開口部を有する新たなレジスト膜を設ける。
そして、他の絶縁膜４０をドライエッチングによって除去した後、全面に、Ｎｉ，Ａｕを順に堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜とともにレジスト膜上に堆積したＮｉ／Ａｕを除去することによって（即ち、リフトオフ法によって）、リセス３２にＮｉ／Ａｕの２層構造のゲート電極３３を形成する［図１１（Ｃ）参照］。これにより、リセス３２の底面を構成するｎ−ＡｌＧａＮ電子供給層３８上に、リセス３２よりもサイズが大きい（リセス長よりも長さが長い）傘部３３Ａ及び傘部３３Ａを支える軸部３３Ｂを有するＴ型断面形状のＴ型ゲート電極３３が形成される。ここでは、ゲート電極３３の端面とｎ−ＡｌＧａＮ電子供給層３８とはショットキー接触するようになっている。
【０１０６】
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、ソース抵抗を下げて相互コンダクタンスｇｍを向上させながら、絶縁膜を形成して耐圧や信頼性を向上させることができるようになるという利点がある。
特に、図１１（Ｃ）に示すように、少なくとも半導体積層構造３０の表面に露出している部分の全体［ここではリセス３２の底面を構成する電子供給層３８の表面（上面）］に接するように、他の絶縁膜（保護膜）４０を形成することで、耐圧や信頼性を向上させることができる。
【０１０７】
なお、本ＧａＮ−ＨＥＭＴの構造及び製造方法は、上述の実施形態のものに限られるものではない。例えば、以下の変形例のように構成することもできる。
本変形例の製造方法では、上述の実施形態の製造方法のリセス３２を形成するためのドライエッチング（異方性エッチング）を行なう工程において、絶縁膜３９及び金属層３１だけでなく、さらに、ｎ−ＡｌＧａＮ電子供給層３８の一部もエッチングによって除去して、リセス３２Ｘを形成する［図１１（Ｄ）参照］。つまり、リセスが、金属層３１及び半導体積層構造３０（ここではｎ−ＡｌＧａＮ電子供給層３８の一部）に形成されている。これにより、ｎ−ＡｌＧａＮ電子供給層３８が露出し、このｎ−ＡｌＧａＮ電子供給層３８によってリセス３２Ｘの底面（ＩｎＰリセス面）及びリセス３２Ｘの側面が構成されることになる。この場合、ｎ−ＡｌＧａＮ電子供給層３８の厚さが薄くなるため、より相互コンダクタンスｇｍを向上させることができる。
【０１０８】
本変形例の構成では、図１１（Ｄ）に示すように、リセス３２Ｘの側面を構成する層は、半導体積層構造３０の最も上側の半導体層（ここではｎ−ＡｌＧａＮ電子供給層３８）である。また、リセス３２Ｘの側面を構成する層よりも上側に形成された層又は膜は、金属層３１及び絶縁膜３９である。さらに、金属層３１及び絶縁膜３９の開口部３１Ａ，３９Ａは、最も上側の半導体層（ここではｎ−ＡｌＧａＮ電子供給層３８）の開口部３８Ａの大きさと同じになっている。また、絶縁膜３９の開口部３９Ａは、金属層３１の開口部３１Ａの大きさと同じになっている。
【０１０９】
なお、これに限られるものではなく、少なくとも半導体積層構造３０の表面に露出している部分の全体に接する他の絶縁膜（ここでは絶縁膜４０）を形成しうるように、金属層３１及び絶縁膜３９の開口部３１Ａ，３９Ａが、最も上側の半導体層（ここではｎ−ＡｌＧａＮ電子供給層３８）の開口部３８Ａの大きさよりも大きくなっていれば良い。また、絶縁膜３９の開口部３９Ａが、金属層３１の開口部３１Ａ（リセス３２Ｘの開口部）の大きさよりも大きくなっていれば良い。
【０１１０】
このように、リセス３２Ｘの側面を構成する層（ここではｎ−ＡｌＧａＮ電子供給層３８）よりも上側に形成された層又は膜が複数ある場合（ここでは金属層３１及び絶縁膜３９）、上下で隣接する層又は膜の相互間で、上側の層又は膜の開口部（ここでは絶縁膜３９の開口部３９Ａ）の大きさが下側の層又は膜の開口部（ここでは金属層３１の開口部３１Ａ）の大きさと同じか、又は、それよりも大きくなっているのが好ましい。これにより、上側の層又は膜（ここでは絶縁膜３９）のひさし構造ができないため、耐圧や信頼性を向上させるために、図１１（Ｄ）に示すように、金属層３１の表面に露出している部分（金属層３１の側面）に接するように他の絶縁膜４０を形成することができ、このような他の絶縁膜４０を形成することで、耐圧や信頼性を向上させることができることになる。
【０１１１】
なお、上述の実施形態及びその変形例にかかる半導体装置の製造方法では、ゲート電極３３を形成する前に他の絶縁膜４０を形成しているが、これに限られるものではなく、例えば、ゲート電極３３を形成した後に他の絶縁膜４０を形成するようにしても良い。この場合、他の絶縁膜４０は、ゲート電極３３を含む表面全体を覆うように形成されることになる。
【０１１２】
また、上述の実施形態の変形例にかかる半導体装置の製造方法では、絶縁膜３９及び他の絶縁膜４０をソース電極３５及びドレイン電極３４を形成する前に形成しているが、これに限られるものではなく、例えば、上述の第２実施形態と同様に、ソース電極及びドレイン電極を形成した後に、ソース電極及びドレイン電極を覆うように絶縁膜３９及び他の絶縁膜４０を形成しても良い。この場合、絶縁膜３９及び他の絶縁膜４０は、ソース電極及びドレイン電極上にも形成されることになる。
［その他］
なお、上述の各実施形態では、ｎ−ＩｎＧａＡｓキャップ層上に設ける金属層をＷＳｉとし、ｎ−ＡｌＧａＮ電子供給層上に設ける金属層をＴｉＡｌ層としたが、金属層の材料はこれに限られるものではない。例えば、ドライエッチングが比較的容易な材料、例えば、Ｗ，Ｍｏ，Ｔａ、ＭｏＳｉ，ＴａＳｉなどのシリサイド、ＴｉＷ，ＴｉＭｏ，ＴｉＴａなどのＴｉとの化合物、ＷＮ，ＭｏＮ，ＴａＮなどの窒化物、ＷＳｉＮ，ＭｏＳｉＮ，ＴａＳｉＮ等のシリサイドの窒化物などを用いるのが好ましい。また、Ａｌ、ＡｌＳｉ（シリサイド）などを用いても良い。
【０１１３】
上述の各実施形態では、本発明をＩｎＰ−ＨＥＭＴやＧａＮ−ＨＥＭＴに適用した場合を例に挙げて説明しているが、これに限られるものではなく、これら以外のＨＥＭＴにも本発明を適用することができる。
また、本発明は、上述した各実施形態及び変形例に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することができる。
【０１１４】
以下、上述の各実施形態に関し、更に、付記を開示する。
（付記１）
複数の半導体層を積層してなり、リセスを有する半導体積層構造と、
前記半導体積層構造上に形成され、前記リセスに対応する位置に開口部を有する金属層と、
前記リセスに設けられ、傘部と、前記傘部を支える軸部とを有するゲート電極と、
前記金属層上に形成され、前記ゲート電極を挟んで両側に設けられたドレイン電極及びソース電極とを備え、
前記金属層の開口部は、前記リセスの開口部の大きさと同じか、又は、それよりも大きくなっており、
前記金属層は、前記ゲート電極の傘部の下側に入り込むように形成されていることを特徴とする半導体装置。
【０１１５】
（付記２）
前記半導体積層構造の最も上側の半導体層は、半導体キャップ層であり、
前記リセスは、前記半導体キャップ層に形成されていることを特徴とする、付記１記載の半導体装置。
（付記３）
前記金属層上に形成され、開口部を有する絶縁膜をさらに備え、
前記絶縁膜の開口部は、前記金属層の開口部の大きさと同じか、又は、それよりも大きくなっていることを特徴とする、付記１又は２記載の半導体装置。
【０１１６】
（付記４）
前記金属層は、前記ゲート電極側の厚さが前記ドレイン電極又は前記ソース電極の側の厚さよりも薄くなっていることを特徴とする、付記１〜３のいずれか１項に記載の半導体装置。
（付記５）
前記金属層は、前記ゲート電極側の端部が徐々に薄くなっていることを特徴とする、付記４記載の半導体装置。
【０１１７】
（付記６）
前記半導体積層構造の表面に露出している部分の全体に接する絶縁膜を備えることを特徴とする、付記１〜５のいずれか１項に記載の半導体装置。
（付記７）
前記半導体積層構造は、半導体基板上に形成され、電子供給層及び電子走行層を含むことを特徴とする、付記１〜６のいずれか１項に記載の半導体装置。
【０１１８】
（付記８）
ＧａＮを含む複数の半導体層を積層してなる半導体積層構造と、
前記半導体積層構造上に形成され、リセスが形成された金属層と、
前記リセスに設けられ、傘部と、前記傘部を支える軸部とを有するゲート電極と、
前記金属層上に形成され、前記ゲート電極を挟んで両側に設けられたドレイン電極及びソース電極とを備え、
前記金属層が、前記ゲート電極の傘部の下側に入り込むように形成されていることを特徴とする半導体装置。
【０１１９】
（付記９）
前記リセスが、前記金属層及び前記半導体積層構造に形成されていることを特徴とする付記８に記載の半導体装置。
（付記１０）
半導体基板上に、複数の半導体層を積層してなる半導体積層構造を形成し、
前記半導体積層構造上に金属層を形成し、
前記金属層にリセス形成用開口部を形成し、
前記リセス形成用開口部を介してリセスを形成し、
前記リセス形成用開口部を広げ、
傘部及び前記傘部を支える軸部を有するゲート電極を前記リセスに形成することを特徴とする半導体装置の製造方法。
【０１２０】
（付記１１）
前記リセスを形成する工程は、ウェットエッチングによって行なわれることを特徴とする、付記１０記載の半導体装置の製造方法。
（付記１２）
前記金属層を形成した後、前記リセス形成用開口部を形成する前に、前記金属層上に絶縁膜を形成し、
前記金属層及び前記絶縁膜にリセス形成用開口部を形成することを特徴とする、付記１０又は１１記載の半導体装置の製造方法。
【０１２１】
（付記１３）
前記ゲート電極を形成する前又は後に、少なくとも前記半導体積層構造の表面に露出している部分に絶縁膜を形成することを特徴とする、付記１０〜１２のいずれか１項に記載の半導体装置の製造方法。
（付記１４）
前記複数の半導体層は、それぞれ、化合物半導体を含むことを特徴とする、付記１０〜１３のいずれか１項に記載の半導体装置の製造方法。
【０１２２】
（付記１５）
前記半導体基板は、ＩｎＰを含むことを特徴とする、付記１０〜１４のいずれか１項に記載の半導体装置の製造方法。
（付記１６）
前記金属層は、前記半導体積層構造の最も上側の半導体層にオーミック接触することを特徴とする付記１０〜１５のいずれか１項に記載の半導体装置の製造方法。
【０１２３】
（付記１７）
前記ゲート電極は、前記リセス内に露出する前記半導体層とショットキー接触することを特徴とする付記１０〜１６のいずれか１項に記載の半導体装置の製造方法。
（付記１８）
前記リセス形成用開口部を広げるために、前記金属層の前記ゲート電極側の厚さが前記ドレイン電極又は前記ソース電極の側の厚さよりも薄くなるようにエッチングすることを特徴とする、付記１０〜１７のいずれか１項に記載の半導体装置の製造方法。
【０１２４】
（付記１９）
前記エッチングは、前記金属層の前記ゲート電極側の端部が徐々に薄くなるように行われることを特徴とする、付記１８記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１２５】
【図１】本発明の第１実施形態にかかる半導体装置（ＩｎＰ−ＨＥＭＴ）の構成を示す模式的断面図である。
【図２】（Ａ），（Ｂ）は、本発明の第１実施形態にかかる半導体装置（ＩｎＰ−ＨＥＭＴ）の課題を説明するための模式的断面図である。
【図３】（Ａ）〜（Ｃ）は、本発明の第１実施形態にかかる半導体装置（ＩｎＰ−ＨＥＭＴ）の効果を他の構造のものと比較して説明する際に用いられる模式的断面図であって、（Ａ）はＩｎＧａＡｓキャップ層のみを備える構造、（Ｂ）はＩｎＧａＡｓキャップ層及び金属層を備え、金属層がゲート電極の傘部の下側に入り込んでいない構造、（Ｃ）はＩｎＧａＡｓキャップ層及び金属層を備え、金属層がゲート電極の傘部の下側に入り込んでいる構造をそれぞれ示している。
【図４】（Ａ）〜（Ｋ）は、本発明の第１実施形態にかかる半導体装置（ＩｎＰ−ＨＥＭＴ）の製造方法を説明するための模式的断面図である。
【図５】本発明の第２実施形態にかかる半導体装置（ＩｎＰ−ＨＥＭＴ）の構成を示す模式的断面図である。
【図６】（Ａ）〜（Ｉ）は、本発明の第２実施形態にかかる半導体装置（ＩｎＰ−ＨＥＭＴ）の製造方法を説明するための模式的断面図である。
【図７】（Ａ）〜（Ｃ）は、本発明の第２実施形態の変形例にかかる半導体装置（ＩｎＰ−ＨＥＭＴ）の製造方法を説明するための模式的断面図である。
【図８】本発明の第３実施形態にかかる半導体装置（ＩｎＰ−ＨＥＭＴ）の構成を示す模式的断面図である。
【図９】本発明の第３実施形態の変形例にかかる半導体装置（ＩｎＰ−ＨＥＭＴ）の構成を示す模式図である。
【図１０】（Ａ）〜（Ｄ）は、本発明の第３実施形態にかかる半導体装置（ＩｎＰ−ＨＥＭＴ）の製造方法を説明するための模式的断面図である。
【図１１】（Ａ）は、従来のＧａＮ−ＨＥＭＴの構成を示す模式的断面図であり、（Ｂ）は、本発明の第４実施形態にかかる半導体装置（ＧａＮ−ＨＥＭＴ）の構成を示す模式的断面図であり、（Ｃ），（Ｄ）は、本発明の第４実施形態の変形例にかかる半導体装置（ＧａＮ−ＨＥＭＴ）の構成を示す模式的断面図である。
【符号の説明】
【０１２６】
１  ＩｎＰ基板（半導体基板）
２  バッファ層
３  チャネル層（電子走行層，キャリア走行層）
４  電子供給層（キャリア供給層）
５  ストッパ層（エッチング停止層）
６  キャップ層（コンタクト層）
６Ａ  開口部
７  リセス
８  ゲート電極
８Ａ  傘部
８Ｂ  軸部
９  金属層
９Ａ  開口部
９Ｘ  リセス形成用開口部
９Ｙ  金属層のリセスの上方に突出している部分（ひさし構造）
１０ドレイン電極
１１  ソース電極
１２，１３，１４，１６  レジスト膜
１５  半導体積層構造
１７  絶縁膜（保護膜）
１７Ａ  開口部
１７Ｘ  リセス形成用開口部
１７Ｙ  絶縁膜のリセスの上方に突出している部分（ひさし構造）
１８  絶縁膜（保護膜）
１８Ａ  開口部
２０  絶縁膜
３０  半導体積層構造
３１  金属層
３１Ａ  開口部
３２，３２Ｘ  リセス
３３  ゲート電極
３３Ａ  傘部
３３Ｂ  軸部
３４  ドレイン電極
３５  ソース電極
３６  ＳｉＣ基板（半導体基板）
３７  チャネル層（電子走行層，キャリア走行層）
３８  電子供給層（キャリア供給層）
３８Ａ  開口部
３９  絶縁膜（保護膜）
３９Ａ  開口部
４０  絶縁膜（保護膜）
【図１】
0005163095.tif 000003
【図２】
0005163095.tif 000004
【図３】
0005163095.tif 000005
【図４】
0005163095.tif 000006
【図５】
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【図６】
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【図７】
0005163095.tif 000009
【図８】
0005163095.tif 000010
【図９】
0005163095.tif 000011
【図１０】
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【図１１】
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