(57)【特許請求の範囲】
【請求項１】
画素回路をマトリックス状に配置して所望の画像を表示する画像表示装置であって、
画素回路に電源を供給する電源供給線および電源供給線と並行して設けられ画素回路に書込信号を供給する走査線の配線パターン、並びに、電源供給線および走査線が延びる方向とは異なる方向に延び画素回路に駆動信号を供給する信号線の配線パターンを備えており、
電源供給線および走査線の配線パターンと信号線の配線パターンとが交差する部位では、信号線の配線パターンが下層に作成され、且つ、電源供給線および走査線の配線パターンが上層に作成され、
電源供給線および走査線の配線パターンと信号線の配線パターンとが交差しない部位では、電源供給線および走査線ならびに信号線の配線パターンが上層に作成され、
電源供給線および走査線の配線パターンと信号線の配線パターンとが交差する部位において、電源供給線の配線パターンのうち走査線と対向する一方の縁側の部分と、電源供給線の配線パターンのうち走査線と対向しない他方の縁側の部分とには、それぞれ、下層の信号線の配線パターンを横切る形状のスリットが形成されており、
下層に作成された信号線の配線パターンにおいて、電源供給線の配線パターンの他方の縁側に位置する部分には、開口が作成されている画像表示装置。
【請求項２】
開口は信号線の配線パターンに沿って延びるスリットである請求項１に記載の画像表示装置。
【請求項３】
下層に作成された信号線の配線パターンにおいて、電源供給線の配線パターンの一方の縁側に位置する部分には、第２の開口が作成されている請求項１または請求項２に記載の画像表示装置。
【請求項４】
第２の開口は信号線の配線パターンに沿って延びるスリットである請求項３に記載の画像表示装置。
【請求項５】
画素回路は、
自発光素子と、
電源供給線により供給される電源により自発光素子を駆動する駆動トランジスタと、
駆動トランジスタのゲートソース間電圧を保持する保持容量と、
走査線を介して入力される書込信号により信号線を保持容量に接続する書込トランジスタを含んでおり、
保持容量の端子間電圧を駆動トランジスタのしきい値電圧に設定した後、
保持容量の端子電圧を書込トランジスタにより信号線の電圧に設定して自発光素子の発光輝度を設定する請求項１ないし請求項４のいずれか１項に記載の画像表示装置。
【請求項６】
画素回路をマトリックス状に配置して所望の画像を表示する画像表示装置における欠陥検出方法において、
画像表示装置は、
画素回路に電源を供給する電源供給線および電源供給線と並行して設けられ画素回路に書込信号を供給する走査線の配線パターン、並びに、電源供給線および走査線が延びる方向とは異なる方向に延び画素回路に駆動信号を供給する信号線の配線パターンを備えており、
電源供給線および走査線の配線パターンと信号線の配線パターンとが交差する部位では、信号線の配線パターンが下層に作成され、且つ、電源供給線および走査線の配線パターンが上層に作成され、
電源供給線および走査線の配線パターンと信号線の配線パターンとが交差しない部位では、電源供給線および走査線ならびに信号線の配線パターンが上層に作成され、
電源供給線および走査線の配線パターンと信号線の配線パターンとが交差する部位において、電源供給線の配線パターンのうち走査線と対向する一方の縁側の部分と、電源供給線の配線パターンのうち走査線と対向しない他方の縁側の部分とには、それぞれ、下層の信号線の配線パターンを横切る形状のスリットが形成されており、
下層に作成された信号線の配線パターンにおいて、電源供給線の配線パターンの他方の縁側に位置する部分には、開口が作成されており、
欠陥検出方法は、
開口の有無を判定して、上層に作成された信号線および電源供給線の配線パターンの短絡事故を検出する欠陥検出のステップを有する欠陥検出方法。
【請求項７】
欠陥検出のステップは、第２の開口の有無を判定して、上層に作成された電源供給線および走査線の配線パターンの短絡事故を検出するステップを更に含む請求項６に記載の欠陥検出方法。
【請求項８】
画素回路をマトリックス状に配置して所望の画像を表示する画像表示装置における短絡事故の修復方法において、
画像表示装置は、
画素回路に電源を供給する電源供給線および電源供給線と並行して設けられ画素回路に書込信号を供給する走査線の配線パターン、並びに、電源供給線および走査線が延びる方向とは異なる方向に延び画素回路に駆動信号を供給する信号線の配線パターンを備えており、
電源供給線および走査線の配線パターンと信号線の配線パターンとが交差する部位では、信号線の配線パターンが下層に作成され、且つ、電源供給線および走査線の配線パターンが上層に作成され、
電源供給線および走査線の配線パターンと信号線の配線パターンとが交差しない部位では、電源供給線および走査線ならびに信号線の配線パターンが上層に作成され、
電源供給線および走査線の配線パターンと信号線の配線パターンとが交差する部位において、電源供給線の配線パターンのうち走査線と対向する一方の縁側の部分と、電源供給線の配線パターンのうち走査線と対向しない他方の縁側の部分とには、それぞれ、下層の信号線の配線パターンを横切る形状のスリットが形成されており、
下層に作成された信号線の配線パターンにおいて、電源供給線の配線パターンの他方の縁側に位置する部分には、開口が作成されており、
短絡事故の修復方法は、
開口の有無を判定して、上層に作成された信号線および電源供給線の配線パターンの短絡事故を検出する欠陥検出のステップと、
欠陥検出のステップで、上層に作成された信号線および電源供給線の配線パターンの短絡事故が検出されると、電源供給線の配線パターンの他方の縁側の部分に形成されたスリットの両端からのトリミングにより上層側の配線パターンを部分的に切断するトリミングステップとを有する短絡事故の修復方法。
【請求項９】
欠陥検出のステップは、第２の開口の有無を判定して、上層に作成された電源供給線および走査線の配線パターンの短絡事故を検出するステップを更に含み、
トリミングステップは、欠陥検出のステップにおいて上層に作成された電源供給線および走査線の配線パターンの短絡事故が検出されると、電源供給線の配線パターンの一方の縁側の部分に形成されたスリットの両端からのトリミングにより上層側の配線パターンを部分的に切断するステップを更に含む請求項８に記載の短絡事故の修復方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置、欠陥検出方法及び短絡事故の修復方法に関し、例えば有機ＥＬ（Electro Luminescence）素子によるアクティブマトリックス型の画像表示装置、この画像表示装置の製造工程に適用することができる。本発明は、交差する部位を除いて、信号線及び走査線の配線パターンを同一層に作成するようにして、交差する部位の上層側及び下層側の配線パターンにそれぞれスリット及び開口を作成することにより、短絡事故の検出精度を従来に比して向上することができるようにする。
【背景技術】
【０００２】
近年、有機ＥＬ素子を用いたアクティブマトリックス型の画像表示装置の開発が盛んになっている。ここで有機ＥＬ素子を用いた画像表示装置は、電界の印加により発光する有機薄膜の発光現象を利用した画像表示装置である。有機ＥＬ素子は、１０〔Ｖ〕以下の印加電圧で駆動することができる。従ってこの種の画像表示装置は、消費電力を低減することができる。また有機ＥＬ素子は、自発光素子である。従ってこの種の画像表示装置は、バックライト装置を必要とせず、軽量化、薄型化することができる。さらに有機ＥＬ素子は、応答速度が数μ秒程度と速い特徴がある。従ってこの種の画像表示装置は、動画像表示時に残像が殆ど発生しない特徴がある。
【０００３】
具体的に、有機ＥＬ素子を用いたアクティブマトリックス型の画像表示装置は、有機ＥＬ素子と有機ＥＬ素子を駆動する駆動回路とによる画素回路をマトリックス状に配置して表示部が形成される。この種の画像表示装置は、表示部に設けられた信号線及び走査線をそれぞれ介して、表示部の周囲に配置した信号線駆動回路及び走査線駆動回路により各画素回路を駆動して所望の画像を表示する。
【０００４】
この有機ＥＬ素子を用いた画像表示装置に関して、特開２００７−３１０３１１号公報には、２つのトランジスタを用いて画素回路を構成する方法が開示されている。従ってこの特開２００７−３１０３１１号公報に開示の方法によれば、画像表示装置の構成を簡略化することができる。またこの特開２００７−３１０３１１号公報には、有機ＥＬ素子を駆動する駆動トランジスタのしきい値電圧のばらつき、移動度のばらつき、有機ＥＬ素子の特性の経時変化による画質劣化を防止する構成が開示されている。
【特許文献１】特開２００７−３１０３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところでこの種の画像表示装置の製造工程は、例えばレーザービームを用いたトリミングにより短絡事故の発生した部位をリペアーし、歩留りを向上している。このような短絡事故の検出精度を従来に比して向上することができれば、歩留りを一段と向上することができると考えられる。
【０００６】
本発明は以上の点を考慮してなされたもので、短絡事故の検出精度を従来に比して向上することができる画像表示装置、欠陥検出方法、この欠陥検出方法を用いた短絡事故の修復方法を提案しようとするものである。
【課題を解決するための手段】
【０００７】
上記の課題を解決するため請求項１の発明は、画素回路をマトリックス状に配置して所望の画像を表示する画像表示装置に適用して、前記画素回路は、信号線及び走査線の配線パターンが交差する部位では、前記信号線及び走査線の配線パターンが異なる層に作成され、前記信号線及び走査線の配線パターンが交差しない部位では、前記信号線及び走査線の配線パターンが同一層に作成され、前記交差する部位では、前記信号線及び走査線の配線パターンのうちの上層側の配線パターンに、前記信号線及び走査線の配線パターンのうちの下層側の配線パターンを横切る形状のスリットが形成され、前記下層側の配線パターンに開口が作成される。
【０００８】
また請求項５の発明は、画素回路をマトリックス状に配置して所望の画像を表示する画像表示装置における欠陥検出方法に適用して、前記画素回路は、信号線及び走査線の配線パターンが交差する部位では、前記信号線及び走査線の配線パターンが異なる層に作成され、前記信号線及び走査線の配線パターンが交差しない部位では、前記信号線及び走査線の配線パターンが同一層に作成され、前記交差する部位では、前記信号線及び走査線の配線パターンのうちの上層側の配線パターンに、前記信号線及び走査線の配線パターンのうちの下層側の配線パターンを横切る形状のスリットが形成され、前記下層側の配線パターンに開口が作成され、前記欠陥検出方法は、前記開口の有無を判定して、前記同一層に作成された前記信号線及び走査線の配線パターンの短絡事故を検出する欠陥検出のステップを有するようにする。
【０００９】
また請求項６の発明は、画素回路をマトリックス状に配置して所望の画像を表示する画像表示装置における短絡事故の修復方法に適用して、前記画素回路は、信号線及び走査線の配線パターンが交差する部位では、前記信号線及び走査線の配線パターンが異なる層に作成され、前記信号線及び走査線の配線パターンが交差しない部位では、前記信号線及び走査線の配線パターンが同一層に作成され、前記交差する部位では、前記信号線及び走査線の配線パターンのうちの上層側の配線パターンに、前記信号線及び走査線の配線パターンのうちの下層側の配線パターンを横切る形状のスリットが形成され、前記下層側の配線パターンに開口が作成され、前記短絡事故の修復方法は、前記開口の有無を判定して、前記同一層に作成された前記信号線及び走査線の配線パターンの短絡事故を検出する欠陥検出のステップと、前記欠陥検出のステップで、前記同一層に作成された前記信号線及び走査線の配線パターンの短絡事故が検出されると、前記スリットの両端からのトリミングにより前記上層側の配線パターンを部分的に切断するトリミングステップとを有するようにする。
【００１０】
請求項１、請求項５、又は請求項６の構成により、信号線及び走査線の配線パターンが交差する部位では、信号線及び走査線の配線パターンを異なる層に作成し、信号線及び走査線の配線パターンが交差しない部位では、信号線及び走査線の配線パターンを同一層に作成すれば、信号線及び走査線の双方を同一層で配線し得ない部位でのみ、信号線及び走査線を異なる層により配置することができる。従ってこの同一層にシート抵抗の小さい配線パターン層を適用して、走査線及び信号線のインピーダンスを小さくすることができる。
【００１１】
しかしながらこのようにすると、信号線及び走査線が同一層に形成されることになり、信号線及び走査線間で短絡事故が発生し易くなる。この短絡事故は、短絡事故を構成する異物、エッチング不良の部位等が信号線及び走査線の配線パターンから飛び出している場合は、簡易に検出することができる。しかしながらこれら異物等が信号線及び走査線の配線パターンと重なり合っている部位については、検出することが困難になる。また信号線と走査線とが交差する部位では、これら信号線及び走査線が積層されていることから、短絡事故を検出し得たとしても、トリミングにより短絡事故を修復することが困難になる。
【００１２】
そこで請求項１の構成では、信号線及び走査線の配線パターンのうちの上層側の配線パターンに下層側の配線パターンを横切る形状のスリットを形成することにより、このスリットを使用して上層側の配線パターンを部分的に切断して短絡事故を修復できるようにする。また下層側の配線パターンに開口を作成し、この開口の有無の判定により、配線パターンの幅以下の大きさによる短絡事故についても検出できるようにし、短絡事故の検出精度を向上する。
【００１３】
また請求項５の構成では、信号線及び走査線の配線パターンのうちの上層側の配線パターンに下層側の配線パターンを横切る形状のスリットを形成することにより、このスリットを使用して上層側の配線パターンを部分的に切断して短絡事故を修復できるようにする。また下層側の配線パターンに開口を作成し、この開口の有無の判定により、配線パターンの幅以下の大きさによる短絡事故についても検出できるようにし、短絡事故の検出精度を向上する。またこの開口の有無の判定により、向上した検出精度により短絡事故を検出する。
【００１４】
また請求項６の構成では、さらに上層側の配線パターンに設けたスリットを利用して、検出した短絡事故を修復する。
【発明の効果】
【００１５】
本発明によれば、短絡事故の検出精度を従来に比して向上することができる。
【発明を実施するための最良の形態】
【００１６】
以下、適宜図面を参照しながら本発明の実施例を詳述する。
【実施例１】
【００１７】
（１）実施例の構成
（１−１）全体構成（図２〜図１３）
図２は、この実施例の画像表示装置を示すブロック図である。この画像表示装置１は、ガラス等の絶縁基板に表示部２が作成される。画像表示装置１は、この表示部２の周囲に信号線駆動回路３及び走査線駆動回路４が作成される。
【００１８】
ここで表示部２は、画素回路（ＰＸＣＬ）５をマトリックス状に配置して形成される。信号線駆動回路３は、表示部２に設けられた信号線ＤＴＬに信号線用の駆動信号Ｓｓｉｇを出力する。より具体的に、信号線駆動回路３は、水平セレクタ（ＨＳＥＬ）３Ａにより、ラスタ走査順に入力される画像データＤ１を順次ラッチして画像データＤ１を信号線ＤＴＬに振り分けた後、それぞれディジタルアナログ変換処理する。信号線駆動回路３は、このディジタルアナログ変換結果を処理して駆動信号Ｓｓｉｇを生成する。これにより画像表示装置１は、例えばいわゆる線順次により各画素回路５の階調を設定する。
【００１９】
走査線駆動回路４は、表示部２に設けられた書込信号用の走査線ＷＳＬ及び電源用の走査線ＤＳＬにそれぞれ書込信号ＷＳ及び駆動信号ＤＳを出力する。ここで書込信号ＷＳは、各画素回路５に設けられた書込トランジスタをオンオフ制御する信号である。また駆動信号ＤＳは、各画素回路５に設けられた駆動トランジスタのドレイン電圧を制御する信号である。走査線駆動回路４は、それぞれライトスキャン回路（ＷＳＣＮ）４Ａ及びドライブスキャン回路（ＤＳＣＮ）４Ｂにおいて、所定のサンプリングパルスＳＰをクロックＣＫで処理して書込信号ＷＳ及び駆動信号ＤＳを生成する。
【００２０】
図３は、画素回路５の構成を詳細に示す接続図である。図３との対比により図４に示すように、表示部２は、この図３に示す画素回路５をマトリックス状に配置して作成される。画素回路５は、有機ＥＬ素子８のカソードが所定の電源Ｖｓｓに接続され、有機ＥＬ素子８のアノードが駆動トランジスタＴｒ２のソースに接続される。なお駆動トランジスタＴｒ２は、例えばＴＦＴによるＮチャンネル型トランジスタである。画素回路５は、この駆動トランジスタＴｒ２のドレインが電源用の走査線ＤＳＬに接続され、この走査線ＤＳＬに走査線駆動回路４から電源用の駆動信号ＤＳが供給される。これらにより画素回路５は、ソースフォロワ回路構成の駆動トランジスタＴｒ２を用いて有機ＥＬ素子８を電流駆動する。
【００２１】
画素回路５は、この駆動トランジスタＴｒ２のゲート及びソース間に保持容量Ｃｓが設けられ、書込信号ＷＳによりこの保持容量Ｃｓのゲート側端電圧が駆動信号Ｓｓｉｇの電圧に設定される。その結果、画素回路５は、駆動信号Ｓｓｉｇに応じたゲートソース間電圧Ｖｇｓにより駆動トランジスタＴｒ２で有機ＥＬ素子８を電流駆動する。なおここでこの図３において、容量Ｃｅｌは、有機ＥＬ素子８の浮遊容量である。また以下において、容量Ｃｅｌは、保持容量Ｃｓに比して十分に容量が大きいものとし、駆動トランジスタＴｒ２のゲートノードの寄生容量は、保持容量Ｃｓに対して十分に小さいものとする。
【００２２】
すなわち画素回路５は、書込信号ＷＳによりオンオフ動作する書込トランジスタＴｒ１を介して、駆動トランジスタＴｒ２のゲートが信号線ＤＴＬに接続される。なおここで書込トランジスタＴｒ１は、例えばＴＦＴによるＮチャンネル型トランジスタである。ここで信号線駆動回路３は、階調設定用電圧Ｖｓｉｇ及びしきい値電圧の補正用電圧Ｖｏを所定のタイミングで切り換えて駆動信号Ｓｓｉｇを出力する。ここでしきい値電圧補正用の固定電圧Ｖｏは、駆動トランジスタＴｒ２のしきい値電圧のばらつき補正に使用する固定電圧である。また階調設定用電圧Ｖｓｉｇは、有機ＥＬ素子８の発光輝度を指示する電圧であり、階調電圧Ｖｉｎにしきい値電圧補正用の固定電圧Ｖｏを加算した電圧である。また階調電圧Ｖｉｎは、有機ＥＬ素子８の発光輝度に対応する電圧である。階調電圧Ｖｉｎは、水平セレクタ（ＨＳＥＬ）３Ａにおいて、ラスタ走査順に入力される画像データＤ１を順次ラッチして各信号線ＤＴＬに振り分けた後、それぞれディジタルアナログ変換処理して信号線ＤＴＬ毎に生成される。
【００２３】
画素回路５は、図５に示すように、有機ＥＬ素子８を発光させる発光期間の間、書込信号ＷＳにより書込トランジスタＴｒ１がオフ状態に設定される（図５（Ａ））。また画素回路５は、発光期間の間、電源用の駆動信号ＤＳによって駆動トランジスタＴｒ２に電源電圧ＶｃｃＨが供給される（図５（Ｂ））。これにより画素回路５は、図６に示すように、発光期間の間、保持容量Ｃｓの端子間電圧である駆動トランジスタＴｒ２のゲートソース間電圧Ｖｇｓ（図５（Ｄ）及び（Ｅ））に応じた駆動電流Ｉｄｓで有機ＥＬ素子８を発光させる。
【００２４】
画素回路５は、発光期間が終了する時点ｔ０で、電源用の駆動信号ＤＳが所定の固定電圧ＶｃｃＬに立ち下げられる（図５（Ｂ））。ここでこの固定電圧ＶｃｃＬは、駆動トランジスタＴｒ２のドレインをソースとして機能させるのに十分に低い電圧であって、かつ有機ＥＬ素子８のカソード電圧Ｖｓｓより低い電圧である。
【００２５】
これにより画素回路５は、図７に示すように、駆動トランジスタＴｒ２を介して、保持容量Ｃｓの有機ＥＬ素子８側端の蓄積電荷が走査線ＤＳＬに流出する。その結果、画素回路５は、駆動トランジスタＴｒ２のソース電圧Ｖｓが電圧ＶｃｃＬに立ち下がり（図５（Ｅ））、有機ＥＬ素子８が発光を停止する。また画素回路５は、このソース電圧Ｖｓの立ち下がりに連動して、駆動トランジスタＴｒ２のゲート電圧Ｖｇが低下する（図５（Ｄ））。
【００２６】
画素回路５は、続く所定の時点ｔ１で、書込信号ＷＳにより書込トランジスタＴｒ１がオン状態に切り換えられ（図５（Ａ））、駆動トランジスタＴｒ２のゲート電圧Ｖｇが信号線ＤＴＬに設定されたしきい値電圧補正用の固定電圧Ｖｏに設定される（図５（Ｃ）及び（Ｄ））。これにより画素回路５は、図８に示すように、駆動トランジスタＴｒ２のゲートソース間電圧Ｖｇｓが電圧Ｖｏ−ＶｃｃＬに設定される。ここで画素回路５は、電圧Ｖｏ、ＶｃｃＬの設定により、この電圧Ｖｏ−ＶｃｃＬが駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈより大きな電圧に設定される。
【００２７】
その後、画素回路５は、時点ｔ２で駆動信号ＤＳにより駆動トランジスタＴｒ２のドレイン電圧が電源電圧ＶｃｃＨに立ち上げられる（図５（Ｂ））。これにより画素回路５は、駆動トランジスタＴｒ２を介して保持容量Ｃｓの有機ＥＬ素子８側端に電源ＶｃｃＨから充電電流Ｉｄｓが流入する。その結果、画素回路５は、保持容量Ｃｓの有機ＥＬ素子８側端の電圧Ｖｓが徐々に上昇する。なおこの場合、画素回路５において、駆動トランジスタＴｒ２を介して有機ＥＬ素子８に流入する電流Ｉｄｓは、有機ＥＬ素子８の容量Ｃｅｌと保持容量Ｃｓの充電にのみ使用され、その結果、有機ＥＬ素子８を発光させることなく、単に駆動トランジスタＴｒ２のソース電圧Ｖｓのみが上昇することになる。
【００２８】
ここで画素回路５は、保持容量Ｃｓの端子間電圧が駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈとなると、駆動トランジスタＴｒ２を介した充電電流Ｉｄｓの流入が停止することになる。従ってこの場合、この駆動トランジスタＴｒ２のソース電圧Ｖｓの上昇は、保持容量Ｃｓの両端電位差が駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈとなると、停止することになる。これにより画素回路５は、駆動トランジスタＴｒ２を介して保持容量Ｃｓの端子間電圧を放電させ、図９に示すように、保持容量Ｃｓの端子間電圧を駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈに設定する。
【００２９】
画素回路５は、保持容量Ｃｓの端子間電圧を駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈに設定するのに十分な時間が経過して時点ｔ３になると、図１０に示すように、書込信号ＷＳにより書込トランジスタＴｒ１がオフ状態に切り換えられる（図５（Ａ））。続いて図１１に示すように、信号線ＤＴＬの電圧が階調設定用電圧Ｖｓｉｇ（＝Ｖｉｎ＋Ｖｏ）に設定される。
【００３０】
画素回路５は、続く時点ｔ４で書込トランジスタＴｒ１がオン状態に設定される（図５（Ａ））。これにより画素回路５は、図１２に示すように、駆動トランジスタＴｒ２のゲート電圧Ｖｇが階調設定用電圧Ｖｓｉｇに設定され、駆動トランジスタＴｒ２のゲートソース間電圧Ｖｇｓは、階調電圧Ｖｉｎに駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈを加算した電圧に設定される。これにより画素回路５は、駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈのばらつきを有効に回避して有機ＥＬ素子８を駆動することができ、有機ＥＬ素子８の発光輝度のばらつきによる画質劣化を防止することができる。
【００３１】
画素回路５は、この駆動トランジスタＴｒ２のゲート電圧Ｖｇを階調設定用電圧Ｖｓｉｇに設定する際に、駆動トランジスタＴｒ２のドレイン電圧を電源電圧ＶｃｃＨに保持した状態で、一定期間の間、駆動トランジスタＴｒ２のゲートが信号線ＤＴＬに接続される。これにより画素回路５は、併せて駆動トランジスタＴｒ２の移動度μのばらつきが補正される。
【００３２】
すなわち保持容量Ｃｓの端子間電圧を駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈに設定した状態で、書込トランジスタＴｒ１をオン状態に設定して駆動トランジスタＴｒ２のゲートを信号線ＤＴＬに接続した場合、駆動トランジスタＴｒ２のゲート電圧Ｖｇは、固定電圧Ｖｏから徐々に上昇して階調設定用電圧Ｖｓｉｇに設定される。
【００３３】
ここで画素回路５は、この駆動トランジスタＴｒ２のゲート電圧Ｖｇの立ち上がりに要する書込時定数が、駆動トランジスタＴｒ２によるソース電圧Ｖｓの立ち上がりに要する時定数に比して短くなるように設定される。
【００３４】
この場合、書込トランジスタＴｒ１がオン動作すると、駆動トランジスタＴｒ２のゲート電圧Ｖｇは、速やかに階調設定用電圧Ｖｓｉｇ（Ｖｏ＋Ｖｉｎ）に立ち上がることになる。このゲート電圧Ｖｇの立ち上がり時、有機ＥＬ素子８の容量Ｃｅｌが保持容量Ｃｓに比して十分に大きければ、駆動トランジスタＴｒ２のソース電圧Ｖｓは変動しないことになる。
【００３５】
しかしながら駆動トランジスタＴｒ２のゲートソース間電圧Ｖｇｓがしきい値電圧Ｖｔｈより増大すると、駆動トランジスタＴｒ２を介して電源ＶｃｃＨから電流Ｉｄｓが流入し、駆動トランジスタＴｒ２のソース電圧Ｖｓが徐々に上昇することになる。その結果、画素回路５は、保持容量Ｃｓの端子間電圧が駆動トランジスタＴｒ２により放電し、ゲートソース間電圧Ｖｇｓの上昇速度が低下することになる。
【００３６】
この端子間電圧の放電速度は、駆動トランジスタＴｒ２の能力に応じて変化する。より具体的には、駆動トランジスタＴｒ２の移動度μが大きい場合程、放電速度は、早くなる。
【００３７】
その結果、画素回路５は、移動度μが大きい駆動トランジスタＴｒ２程、保持容量Ｃｓの端子間電圧が低下するように設定され、移動度のばらつきによる発光輝度のばらつきが補正される。なおこの移動度μの補正に係る端子間電圧の低下分を図５、図１２及び図１３ではΔＶで示す。
【００３８】
画素回路５は、この移動度の補正期間が経過すると、時点ｔ５で書込信号ＷＳが立ち下げられる。その結果、画素回路５は、発光期間が開始し、図１３に示すように、保持容量Ｃｓの端子間電圧に応じた駆動電流Ｉｄｓにより有機ＥＬ素子８を発光させる。なお画素回路５は、発光期間が開始すると、いわゆるブートストラップ回路により駆動トランジスタＴｒ２のゲート電圧Ｖｇ及びソース電圧Ｖｓが上昇する。図１３におけるＶｅｌは、この上昇分の電圧である。
【００３９】
これらにより画素回路５は、時点ｔ０から時点ｔ１までの駆動トランジスタＴｒ２のゲート電圧を電圧ＶｃｃＬに立ち下げている期間で、駆動トランジスタＴｒ２のしきい値電圧を補正する処理の準備を実行する。また続く時点ｔ２から時点ｔ３までの期間で、保持容量Ｃｓの端子間電圧を駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈに設定して、駆動トランジスタＴｒ２のしきい値電圧を補正する。また時点ｔ４から時点ｔ５までの期間で、駆動トランジスタＴｒ２の移動度を補正すると共に、階調設定用電圧Ｖｓｉｇをサンプリングする。
【００４０】
（１−２）画素回路のレイアウト（図１）
図１は、画素回路５における配線パターンのレイアウトを示す平面図である。この画像表示装置１は、この図１に示すレイアウトによる画素回路５が繰り返し配置されて表示部２が作成される。なおこの図１は、有機ＥＬ素子８のアノード電極から上層の部材を除去して基板側を見て示す平面図である。この図１では、各層の配線パターンをそれぞれハッチングの相違により示す。またこの図１においては、円形の印により層間のコンタクトを示す。またこの円形の印の内側にコンタクト先の配線パターンに割り当てたハッチングを設け、層間の接続関係を示す。
【００４１】
画素回路５は、例えばガラスによる絶縁基板上に配線パターン材料層を堆積した後、この配線パターン材料層をエッチング処理して第１配線が作成される。画素回路５は、続いてゲート酸化膜が作成された後、ポリシリコン膜による中間配線層が作成される。
【００４２】
画素回路５は、ほぼ中央の領域において、これら第１配線及び中間配線層が局所的に対向するように作成され、この局所的に対向する部位により保持容量Ｃｓが作成される。画素回路５は、続いてチャンネル保護層等が作成された後、不純物のドープにより書込トランジスタＴｒ１及び駆動トランジスタＴｒ２が作成される。
【００４３】
画素回路５は、続いて配線パターン材料層を堆積した後、この配線パターン材料層をエッチング処理して第２配線が作成される。
【００４４】
画素回路５は、続いて欠陥検出の処理が実行され、続いて欠陥箇所が修復される。また画素回路５は、続いて所定膜厚により平坦化膜が作成された後、有機ＥＬ素子８のアノード電極が作成される。その後、画素回路５は、有機ＥＬ素子８の材料膜、カソード電極、保護膜が順次作成された後、封止用の透明基板が配置されて作成される。
【００４５】
この実施例において、画素回路５は、上下方向に延長する信号線ＤＴＬが、画素回路５の左端側に作成される。また画素回路５は、水平方向に延長する電源用の走査線ＤＳＬ及び書込信号用の走査線ＷＳＬがそれぞれ画素回路５の上下に作成される。
【００４６】
ここでこの種の画像表示装置１では、第２配線の抵抗値が第１配線に比して格段に小さい特徴がある。具体的に第１配線は、第２配線に対してシート抵抗値が５０倍程度である。またこの実施例の画像表示装置１では、信号線ＤＴＬ、走査線ＤＳＬ、ＷＳＬのインピーダンスを低くする必要があり、特に電源用の走査線ＤＳＬは、インピーダンスを小さくする必要がある。
【００４７】
そこで画素回路５は、第２配線により電源用の走査線ＤＳＬ及び書込信号用の走査線ＷＳＬが作成される。また電源用の走査線ＤＳＬが書込信号用の走査線ＷＳＬに比して幅広に作成される。また画素回路５は、可能な限り第２配線により信号線ＤＴＬが作成される。具体的に、画素回路５は、走査線ＤＳＬ及びＷＳＬと交差する部位に限って、第１配線により信号線ＤＴＬが作成され、残りの信号線ＤＴＬが第２配線により作成される。またその結果、信号線ＤＴＬは、走査線ＤＳＬ及びＷＳＬと交差する部位を間に挟んで、第１配線及び第２配線を接続するコンタクトがそれぞれ設けられる。
【００４８】
また画素回路５は、信号線ＤＴＬと電源用の走査線ＤＳＬとが交差する部位の上層側の配線パターンに、下層側の配線パターンを横切る形状のスリットＳＬ１が形成される。より具体的に、画素回路５は、信号線ＤＴＬと電源用の走査線ＤＳＬとが交差する部位の電源用の走査線ＤＳＬに、信号線ＤＴＬを横切る形状のスリットＳＬ１が設けられる。画素回路５は、電源用の走査線ＤＳＬの上下端部に、それぞれスリットＳＬ１が設けられる。ここでスリットＳＬ１は、レーザービームを用いたトリミングに充分なように、両端が信号線ＤＴＬの両側端部より飛び出すように作成される。なおここでスリットＳＬ１は、レーザービームを用いたトリミングに好適なように、両端を幅広に作成するようにしてもよい。
【００４９】
また画素回路５は、これら信号線ＤＴＬ及び電源用の走査線ＤＳＬの下層側の配線パターンに開口が作成される。この実施例では、この開口に、信号線ＤＴＬ及び走査線ＤＳＬが交差する部位から下層側の配線パターンに沿って延長するスリットＳＬ２が適用される。従って画素回路５は、信号線ＤＴＬの第２配線の電源用の走査線ＤＳＬ側端と、電源用の走査線ＤＳＬとの間、信号線ＤＴＬの第１配線にスリットＳＬ２が設けられる。ここでこのスリットＳＬ２は、信号線ＤＴＬの線幅をほぼ２等分するように、信号線ＤＴＬの中央に作成される。
【００５０】
（１−３）欠陥検出処理及び修復処理（図１４〜図２０）
ここでこの実施例の画像表示装置１の製造工程では、欠陥検出処理により配線パターン間の短絡事故を検出する。また続く修復処理において、検出された短絡事故を修復する。
【００５１】
ここでこの製造工程は、表示部２に設けられた各画素回路５を順次撮像手段により撮像し、その撮像結果を画像解析して欠陥を検出する。より具体的に、この製造工程は、所定の判定基準用の撮像結果と、各画素回路５を撮像して得られる撮像結果とを比較し、信号線ＤＴＬに作成したスリットＳＬ１の有無、スリットＳＬ１の形状の異常等を検出して短絡事故を検出する。
【００５２】
ここで図１４は、落射光で画素回路５を撮像した撮像結果を示す平面図である。この図１４では、高輝度部分を白色により示し、低輝度部分を黒色により示す。ここで第１配線、第２配線、中間配線は、反射率が大きい。従って落射光で画素回路５を撮影した場合、信号線ＤＴＬ、走査線ＤＳＬ、ＷＳＬ等は、高い輝度で撮影される。これに対してこれら第１配線、第２配線、中間配線が設けられていない箇所は、透過光量が大きくなる。従って第１配線、第２配線、中間配線が設けられていない箇所は、落射光で撮影した場合、低い輝度で撮影される。従って何ら短絡事故が発生していない場合の撮像結果は、図１４に示すように、スリットＳＬ１、ＳＬ２、信号線ＤＴＬ、走査線ＤＳＬ、ＷＳＬを見て取ることができる。
【００５３】
これに対して短絡事故を発生させるエッチング不良、異物等は、第１配線、第２配線、中間配線と同様に、反射率が大きい。これにより図１及び図１４との対比により図１５において符号Ａにより示すように、短絡事故を生じる恐れのあるエッチング不良が発生している場合、又は異物が付着している場合、該当箇所が高い輝度で撮影されることになる。これによりこの実施例では、図１４に示す何ら短絡事故が発生していない場合の撮像結果を事前に取得して判定基準用の撮像結果に設定する。またこの判定基準用の撮像結果との比較により、エッチング不良、異物の付着を検出する。またこの検出結果から短絡事故を検出する。
【００５４】
より具体的に、この製造工程では、図１６において符号Ｂにより示すように、例えば信号線ＤＴＬ以外の部位で、隣接する画素回路５の書込信号用の走査線ＷＳＬと、当該画素回路５の電源用の走査線ＤＳＬとの間の隙間が部分的に高い輝度で撮影され、この高い輝度で撮影された部位で走査線ＷＳＬ及びＤＳＬが接続されている場合、当該部位において、走査線ＷＳＬ及びＤＳＬ間で短絡事故が発生していると判定する。
【００５５】
また図１６において符号Ｃにより示すように、信号線ＤＴＬの部位で、隣接する画素回路５の書込信号用の走査線ＷＳＬと、当該画素回路５の電源用の走査線ＤＳＬとの間の隙間が部分的に高い輝度で撮影され、この部分的に高い輝度で撮影されている部位が信号線ＤＴＬの幅より大きい場合、当該部位において、走査線ＷＳＬ及びＤＳＬ間で短絡事故が発生していると判定する。
【００５６】
これに対して図１５（Ｂ）に示すように、スリットＳＬ２を検出できない場合、さらにはスリットＳＬ２が変形して撮影される場合、図１５（Ａ）において符号Ａにより示すように、スリットＳＬ２の部位にエッチング不良が発生し、さらには異物が付着していることになる。従ってこの場合、当該スリットＳＬ２の部位において、信号線ＤＴＬ及び走査線ＤＳＬ間で短絡事故が発生していると判定する。
【００５７】
このようにして短絡事故を検出すると、この製造工程では、短絡事故が発生した部位に応じて修復処理を実行する。
【００５８】
すなわち図１６において符号Ｂにより示したように、隣接する画素回路５の書込信号用の走査線ＷＳＬと、当該画素回路５の電源用の走査線ＤＳＬとの間の短絡事故が、信号線ＤＴＬの部位以外で検出された場合、図１７において符号Ｂにより示すように、短絡した部位をレーザービームの照射によりトリミングし、短絡事故を修復する。
【００５９】
これに対して図１６において符号Ｃにより示したように、信号線ＤＴＬの部位で、隣接する画素回路５の書込信号用の走査線ＷＳＬと、当該画素回路５の電源用の走査線ＤＳＬとの間で短絡事故が検出された場合、図１７において符号Ｃにより示すように、スリットＳＬ１を利用して短絡した部位を電源用の走査線ＤＳＬから切り離し、短絡事故を修復する。
【００６０】
これに対して図１５により示すように、スリットＳＬ２の部位において、信号線ＤＴＬ及び走査線ＤＳＬ間で短絡事故が発生している場合、同様に、図１７において符号Ａにより示すように、スリットＳＬ１を利用して短絡した部位を電源用の走査線ＤＳＬから切り離し、短絡事故を修復する。
【００６１】
（２）実施例の動作（図１〜図１７）
以上の構成において、この画像表示装置１では、信号線駆動回路３において、順次入力される画像データＤ１が表示部２の信号線ＤＴＬに振り分けられた後（図２及び図３）、ディジタルアナログ変換処理される。これにより画像表示装置１では、信号線ＤＴＬに接続された各画素回路の階調を指示する階調電圧Ｖｉｎが信号線ＤＴＬ毎に作成される。画像表示装置１では、走査線駆動回路４による表示部の駆動により、表示部２を構成する各画素回路５に例えば線順次によりこの階調電圧Ｖｉｎが設定される。また各画素回路５では、この階調電圧Ｖｉｎに応じた駆動トランジスタＴｒ２による駆動によりそれぞれ有機ＥＬ素子８が発光する（図４）。これにより画像表示装置１では、画像データＤ１に応じた画像を表示部２で表示することができる。
【００６２】
より具体的に、画素回路５においては、ソースフォロワ回路構成の駆動トランジスタＴｒ２により有機ＥＬ素子８が電流駆動される。画素回路５においては、この駆動トランジスタＴｒ２のゲート、ソース間に設けられた保持容量Ｃｓのゲート側端の電圧が階調電圧Ｖｉｎに応じた電圧Ｖｓｉｇに設定される。これにより画像表示装置１では、画像データＤ１に応じた発光輝度により有機ＥＬ素子８を発光させて所望の画像を表示する。
【００６３】
しかしながらこれら画素回路５に適用される駆動トランジスタＴｒ２は、しきい値電圧Ｖｔｈのばらつきが大きい欠点がある。その結果、画像表示装置１では、単に保持容量Ｃｓのゲート側端電圧を階調電圧Ｖｉｎに応じた電圧Ｖｓｉｇに設定したのでは、駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈのばらつきにより有機ＥＬ素子８の発光輝度がばらつき、画質が劣化する。
【００６４】
そこで画像表示装置１では、事前に、駆動信号ＤＳ及び書込信号ＷＳによる駆動トランジスタＴｒ２の制御等により、保持容量Ｃｓの端子間電圧が駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈに設定される（図４〜図７）。その後、画像表示装置１では、保持容量Ｃｓの端子電圧が階調設定用電圧Ｖｓｉｇ（Ｖｉｎ＋Ｖｏ）に設定される（図１１）。これにより画像表示装置１では、駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈのばらつきによる画質劣化を防止することができる。また一定時間の間、駆動トランジスタＴｒ２に電源を供給した状態で、駆動トランジスタＴｒ２のゲート電圧を階調設定用電圧Ｖｓｉｇに保持することにより、駆動トランジスタＴｒ２の移動度のばらつきによる画質劣化を防止することができる。
【００６５】
これにより画像表示装置１は、例えば線順次による各画素回路５の階調を設定する際に、書込信号ＷＳにより精度良く書込トランジスタＴｒ１をオンオフ制御することが必要になる。また有機ＥＬ素子８の駆動電流が電源用の走査線ＤＳＬを介して供給されることから、この走査線ＤＳＬにおける電圧降下を充分に小さくする必要がある。これらにより画像表示装置１では、走査線ＤＳＬ、ＷＳＬのインピーダンスを充分に小さくすることが必要になる。また信号線ＤＴＬについても、充分にインピーダンスを小さくすることが必要になる。
【００６６】
これにより画像表示装置１では、層間絶縁膜等を間に挟んだ第１配線、中間配線、第２配線の積層により、画素回路５が作成される（図１）。またこれら第１配線、中間配線、第２配線のうちで、第２配線が最も抵抗値が低いことにより、書込信号ＷＳの走査線ＷＳＬ、電源用の走査線ＤＳＬが第２配線により作成される。また電源用の走査線ＤＳＬが書込信号ＷＳの走査線ＷＳＬに比して幅広に作成される。これにより走査線ＷＳＬ、電源用の走査線ＤＳＬについて、充分にインピーダンスを低減することができる。
【００６７】
また信号線ＤＴＬは、走査線ＤＳＬ、走査線ＷＳＬと交差する部位のみ、第１配線により配線するようにして、走査線ＤＳＬ、走査線ＷＳＬと交差しない部位が第２配線により作成される。またさらに信号線ＤＴＬは、走査線ＷＳＬと交差する部位を間に挟んで、第１配線及び第２配線を接続するコンタクトが設けられる。これにより信号線ＤＴＬについても、充分にインピーダンスを低減することができる。
【００６８】
ここで画像表示装置１では、高解像度化により画素回路５を高密度に配置することが必要になる。その結果、高解像度化により同一層に設けられた配線パターン間で、短絡事故が発生し易くなる。またこの実施例のように、信号線ＤＴＬを第１配線と第２配線とで配線する場合、第１配線の長さを短くすればする程、信号線ＤＴＬのインピーダンスを低下することができる。従って信号線ＤＴＬのインピーダンスの低下を目的に、第１配線の長さを短くすると、これによっても短絡事故が発生し易くなる。
【００６９】
そこでこの画像表示装置１では、画素回路５を撮像し、撮像結果の画像解析により短絡事故が検出される。またこの検出結果に基づいて、レーザービームを用いたトリミング処理である修復処理により短絡事故が修復される。
【００７０】
ここで図１６において符号Ｂ及びＣにより示すように、短絡事故を発生させるエッチング不良、異物の付着は、配線パターンと同一に撮影される。従って、図１６において符号Ｂにより示すように、何ら配線パターンが積層されていない部位におけるエッチング不良、異物の付着にあっては、何ら配線パターンに工夫しない場合でも、簡易に検出することができ、これらによる短絡事故を簡易に検出することができる。
【００７１】
しかしながら何ら配線パターンに工夫しない場合、第１配線の配線パターンと、エッチング不良の部位、付着した異物が重なり合っている場合には、図１６において符号Ｃにより示すように、これらエッチング不良の部位、付着した異物が大きい場合しか短絡事故を検出することができなくなる。
【００７２】
すなわち図１８（Ａ）は、信号線ＤＴＬにスリットＳＬ２を設けない場合の画素回路のレイアウトを図１との対比により示す平面図である。また図１８（Ｂ）は、図１４との対比によりこの図１８（Ａ）に示す画素回路の撮像結果を示す平面図である。この図１８に示す構成では、図１９（Ａ）において符号Ｄにより示すように、信号線ＤＴＬの線幅より大きい異物が付着した場合、さらにエッチング不良が信号線ＤＴＬの線幅より大きい場合、図１９（Ｂ）に示すように、これら異物、エッチング不良が撮像結果より検出されることになる。従って短絡している部位がある程度大きい場合、短絡事故を検出することができる。
【００７３】
しかしながらこれら異物、エッチング不良の部位が小さく、信号線ＤＴＬよりはみ出していない場合、撮像結果より短絡箇所を検出することが困難になる。その結果、この図１８の例では、図１５において符号Ａにより示すような小さな短絡事故を検出できないことになる。
【００７４】
そこでこの実施例では、信号線ＤＴＬにスリットＳＬ２による開口が設けられ、この開口の有無、形状の変形により、信号線ＤＴＬと重なり合う部位における異物の付着、エッチング不良の部位が検出される。すなわちこの実施例のように、信号線ＤＴＬにスリットＳＬ２を設ける場合には、何らスリットＳＬ２を設けない場合には検出困難な大きさの異物が付着している場合、エッチング不良が発生している場合でも、これらを検出することができる。従って短絡事故の検出精度を向上することができる。
【００７５】
すなわち図１５に示す例では、スリットＳＬ２を遮る程度の大きさの異物の付着、エッチング不良を検出することができる。またこれら異物の付着、エッチング不良の部位が、スリットを作成して残る信号線ＤＴＬの配線パターンと重なり合っている場合でも、図１９について上述した場合の、約１／２の大きさの短絡事故を検出することができる。これによりこの実施例では、従来に比して格段的に短絡事故の検出精度を向上することができる。
【００７６】
これによりこの実施例では、この欠陥検出結果に基づいてレーザートリミングにより欠陥事故を修復する。しかしながら図１６及び図１７において符号Ｂにより示すように、他の配線パターンと積層されていない部位では、短絡事故の発生した部位をトリミングにより切断して簡易かつ確実に短絡事故を修復することができる。
【００７７】
しかしながら図１６及び図１７において符号Ｃにより示すように、また図１５において符号Ａにより示すように、配線パターンが積層されている部位については、レーザートリミングにより他の配線パターンまでも切断することになる。従ってこの場合には、短絡事故を修復することが困難になる。そこでこの実施例では、電源用の走査線ＤＳＬに、スリットＳＬ１が作成され、このスリットＳＬ１を用いて短絡事故が発生した箇所を走査線ＤＳＬより切り離して短絡事故が修復される。これにより信号線ＤＴＬ及び走査線ＤＳＬが交差する場合にあって、交差する部位で短絡事故が発生した場合でも、この短絡事故を修復して歩留りを向上することができる。
【００７８】
（３）実施例の効果
以上の構成によれば、交差する部位を除いて、信号線及び走査線の配線パターンを同一層に作成するようにして、交差する部位の上層側及び下層側の配線パターンにそれぞれスリット及び開口を作成することにより、短絡事故の検出精度を従来に比して向上することができる。
【００７９】
またこの開口が、交差する部位から下層側の配線パターンに沿って延長するスリットであることにより、信号線ＤＴＬのインピーダンスの増大を極力低減して短絡事故の検出精度を従来に比して向上することができる。
【００８０】
また電源用の走査線にスリットを作成することにより、電源用の走査線と信号線との間の短絡事故、電源用の走査線と書込信号用の走査線との間の短絡事故を確実に修復することができる。
【実施例２】
【００８１】
なお上述の実施例においては、電源用の走査線と信号線との短絡事故の検出用に、信号線に開口を設ける場合について述べたが、本発明はこれに限らず、図２０に示すように、走査線ＷＳＬ及びＤＳＬ間の短絡事故の検出用に、これら走査線ＷＳＬ及びＤＳＬ間の信号線ＤＴＬにスリットＳＬ３による開口を設けてもよく、さらには走査線ＷＳＬと信号線ＤＴＬとの短絡事故の検出用に、信号線ＤＴＬにスリットＳＬ４による開口を設けるようにしてもよい。
【００８２】
また上述の実施例においては、スリットによる開口により信号線ＤＴＬを幅方向に２等分する場合について述べたが、本発明はこれに限らず、スリットによる開口を２個以上設け、信号線ＤＴＬを幅方向に３等分以上に分割してもよい。
【００８３】
また上述の実施例においては、スリットにより開口を作成する場合について述べたが、本発明はこれに限らず、例えば矩形形状により開口を作成して配置する場合等、必要に応じて種々の形状により開口を作成して上述の実施例と同様の効果を得ることができる。
【００８４】
また上述の実施例においては、落射光により欠陥検出する場合について述べたが、本発明はこれに限らず、透過光により欠陥検出する場合等にも広く適用することができる。
【００８５】
また上述の実施例においては、第１配線に比して第２配線の抵抗値が低いことにより、第２配線を優先的に使用して信号線及び走査線を配置する場合について述べたが、本発明はこれに限らず、例えば第２配線に比して第１配線の抵抗値が低い場合には、第１配線を優先的に使用して信号線及び走査線を配置するようにしてもよく、この場合にも広く適用することができる。
【００８６】
また上述の実施例においては、図３について上述した画素回路により画像表示装置を構成する場合について述べたが、本発明はこれに限らず、種々の画素回路により画像表示装置を構成する場合に広く適用することができる。
【００８７】
具体的に、例えば、上述の実施例においては、駆動トランジスタのドレイン電圧の立ち下げにより、保持容量の有機ＥＬ素子側端電圧を立ち下げ、これにより保持容量の端子間電圧を駆動トランジスタのしきい値電圧以上の電圧に設定する場合について述べたが、本発明はこれに限らず、例えば別途、スイッチイングトランジスタを介して保持容量の有機ＥＬ素子側端を所定の固定電圧に接続し、これにより保持容量の端子間電圧を駆動トランジスタのしきい値電圧以上の電圧に設定する場合等にも広く適用することができる。
【００８８】
またさらに例えば上述の実施例においては、信号線を介して駆動トランジスタのゲート電圧をしきい値電圧補正用の固定電圧に設定することにより、保持容量の端子間電圧を駆動トランジスタのしきい値電圧以上の電圧に設定する場合について述べたが、本発明はこれに限らず、例えば別途、スイッチイングトランジスタを介して駆動トランジスタのゲート電圧を固定電圧に設定し、これにより保持容量の端子間電圧を駆動トランジスタのしきい値電圧以上の電圧に設定する場合等にも広く適用することができる。
【００８９】
また上述の実施例においては、本発明を有機ＥＬ素子による自発光素子の画像表示装置に適用する場合について述べたが、本発明はこれに限らず、各種の自発光素子による画像表示装置、さらには液晶等による画像表示装置に広く適用することができる。
【産業上の利用可能性】
【００９０】
本発明は、例えば有機ＥＬ素子によるアクティブマトリックス型の画像表示装置に適用することができる。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施例１の画像表示装置に適用される画素回路のレイアウトを示す平面図である。
【図２】本発明の実施例１の画像表示装置を示すブロック図である。
【図３】図２の画像表示装置に適用される画素回路の構成を詳細に示す接続図である。
【図４】図３との対比により図２の表示部を示す接続図である。
【図５】図３の画素回路の動作の説明に供するタイムチャートである。
【図６】図５のタイムチャートの説明に供する接続図である。
【図７】図６の続きの説明に供する接続図である。
【図８】図７の続きの説明に供する接続図である。
【図９】図８の続きの説明に供する接続図である。
【図１０】図９の続きの説明に供する接続図である。
【図１１】図１０の続きの説明に供する接続図である。
【図１２】図１１の続きの説明に供する接続図である。
【図１３】図１２の続きの説明に供する接続図である。
【図１４】図１の画素回路の撮像結果を示す平面図である。
【図１５】図１の画素回路における短絡事故の説明に供する平面図である。
【図１６】図１５とは異なる例による短絡事故の説明に供する平面図である。
【図１７】短絡事故の修復の説明に供する平面図である。
【図１８】開口を設けない場合の画素回路の説明に供する平面図である。
【図１９】図１８の例の場合の短絡事故の説明に供する平面図である。
【図２０】本発明の他の実施例の画像表示装置に適用される画素回路のレイアウトを示す平面図である。
【符号の説明】
【００９２】
１……画像表示装置、２……表示部、３……信号線駆動回路、４……走査線駆動回路、５……画素回路、Ｃｓ……保持容量、ＤＴＬ……信号線、ＤＳＬ、ＷＳＬ……走査線、Ｔｒ１、Ｔｒ２……駆動トランジスタ、ＳＬ１〜ＳＬ５……スリット
【図１】
0005125671.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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