(57)【特許請求の範囲】
【請求項１】
それぞれ位相の異なる３つ以上のクロック信号のいずれかとシフト方向を定める設定信号とによって転送制御される複数の直列接続される単位レジスタと、
前記設定信号に応じて前記３つ以上のクロック信号から少なくとも１つのクロック信号を選択可能とする選択回路と、
を備え、
前記単位レジスタ毎に対応して前記選択回路で選択された一のクロック信号により、前記単位レジスタをリセット状態にするように構成されることを特徴とする双方向シフトレジスタ。
【請求項２】
前記単位レジスタは、
出力端子と、
前記出力端子を駆動する出力回路と、
隣接する単位レジスタの出力信号と前記設定信号とを入力し、該出力信号と前記設定信号とに基づいて前記出力端子をアクティブレベルとするように前記出力回路を駆動する入力回路と、
前記選択回路で選択された一のクロック信号によって前記出力端子を非アクティブレベルとするように前記出力回路を駆動するリセット用トランジスタと、
を備えることを特徴とする請求項１記載の双方向シフトレジスタ。
【請求項３】
前記出力回路は、前記出力端子を非アクティブレベルとするように制御する第１の出力トランジスタを含み、
前記リセット用トランジスタは、ダイオード接続され、ドレインに前記選択回路で選択された一のクロック信号が供給され、ソースを前記第１の出力トランジスタのゲートに接続することを特徴とする請求項２記載の双方向シフトレジスタ。
【請求項４】
前記出力回路は、前記出力端子をアクティブレベルとするように制御する第２の出力トランジスタを含み、
前記入力回路は、第１、第２および第３の入力トランジスタを含み、
前記第１の入力トランジスタは、ダイオード接続され、ドレインに前記選択回路で選択された他のクロック信号が供給され、ソースを前記第２および第３の入力トランジスタのドレインに接続し、
前記第２および第３の入力トランジスタは、隣接する一方および他方の単位レジスタの出力信号がそれぞれのゲートに供給され、ソースを共通に前記第２の出力トランジスタのゲートに接続することを特徴とする請求項２記載の双方向シフトレジスタ。
【請求項５】
前記選択回路は、前記設定信号によってオン状態あるいはオフ状態に切り替えられるスイッチ素子を含み、
該スイッチ素子で、前記３つ以上のクロック信号を選択的に前記単位レジスタへ出力するように構成されることを特徴とする請求項１乃至４のいずれか一に記載の双方向シフトレジスタ。
【請求項６】
それぞれ位相の異なる３つ以上のクロック信号のいずれかとシフト方向を定める設定信号とによって転送制御される複数の直列接続される単位レジスタと、
前記設定信号に応じて前記３つ以上のクロック信号から少なくとも１つのクロック信号を選択可能とする選択回路と、
を備え、
前記単位レジスタ毎に対応して前記選択回路で選択された一のクロック信号により、前記単位レジスタをリセット状態にするように構成され、
前記選択回路は、少なくとも第１の選択トランジスタと第２の選択トランジスタを備え、
前記第１の選択トランジスタは、ゲート電極およびソース電極に前記３つ以上のクロック信号のいずれかに係る配線を接続し、ドレイン電極を前記第２の選択トランジスタのソース電極に接続し、
前記第２の選択トランジスタは、ゲート電極に前記設定信号に係る配線を接続し、ドレイン電極から前記選択された一のクロック信号を出力することを特徴とする双方向シフトレジスタ。
【請求項７】
前記第１の選択トランジスタは、前記３つ以上のクロック信号のいずれかによってオン状態あるいはオフ状態に制御され、
前記第２の選択トランジスタは、前記設定信号によってオン状態あるいはオフ状態に制御されることを特徴とする請求項６記載の双方向シフトレジスタ。
【請求項８】
前記単位レジスタは、
出力端子と、
前記出力端子を駆動する出力回路と、
隣接する単位レジスタの出力信号と前記設定信号とを入力し、該出力信号と前記設定信号とに基づいて前記出力端子をアクティブレベルとするように前記出力回路を駆動する入力回路とを備え、
前記出力回路は、前記選択回路で選択された一のクロック信号がゲートに供給されて前記出力端子を非アクティブレベルとするように制御する第１の出力トランジスタを含むことを特徴とする請求項６または７記載の双方向シフトレジスタ。
【請求項９】
前記出力回路は、前記出力端子をアクティブレベルとするように制御する第２の出力トランジスタを含み、
前記入力回路は、第１および第２の入力トランジスタを含み、
前記第１および第２の入力トランジスタは、前記設定信号によって選択される前記第１および第２の入力トランジスタの一方のドレインに前記選択回路で選択された他のクロック信号が供給され、隣接する一方および他方の単位レジスタの出力信号がそれぞれのゲートに供給され、ソースを共通に前記第２の出力トランジスタのゲートに接続することを特徴とする請求項８に記載の双方向シフトレジスタ。
【請求項１０】
前記選択回路を、前記複数の単位レジスタの全てに対し、あるいは所定の個数の前記単位レジスタ毎に備えることを特徴とする請求項１乃至９のいずれか一に記載の双方向シフトレジスタ。
【請求項１１】
複数の画素が配列された画素アレイと、前記画素を活性化する走査回路とを備える表示装置において、
前記走査回路は、請求項１乃至１０のいずれか一に記載の双方向シフトレジスタを含むことを特徴とする表示装置。
【請求項１２】
前記双方向シフトレジスタに含まれるトランジスタおよび前記画素中のスイッチトランジスタが、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのいずれか一方のみで構成されることを特徴とする請求項１１記載の表示装置。
【請求項１３】
前記走査回路を、前記画素アレイの配置領域の両側にそれぞれ備えることを特徴とする請求項１１または１２記載の表示装置。
【請求項１４】
前記画素アレイの配置領域の両側にそれぞれ備えられる走査回路は、同時に同一のスイッチトランジスタのゲートを駆動することを特徴とする請求項１３記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、双方向シフトレジスタ、及びそれを用いた表示装置に関し、特に、走査回路に用いて好適な双方向シフトレジスタ、及びそれを用いた表示装置に関する。
【背景技術】
【０００２】
液晶表示装置に代表される平面表示装置は、薄型・軽量、かつ低消費電力であることから、各種機器の表示装置として広く用いられている。最近では、更なる薄型・軽量化や低コスト化を実現するために、従来のアモルファスシリコン薄膜トランジスタに比べ、電子移動度が高い低温ポリシリコン薄膜トランジスタを用いて駆動回路を構成し、この駆動回路をガラス基板上に一体的に形成する技術が確立されている。
【０００３】
また、近年の液晶表示装置の高解像度の要求は、日増しに高まっている。解像度が上がることによって一度に表示される情報量が多くなるため、液晶表示装置の付加価値の向上に寄与する。さらに、表示装置を双方向走査に対応させることにより、液晶表示装置の向きに応じて、表示する映像の向きを変えることが可能となる。したがって、高解像度の表示領域と、双方向走査回路を有する高付加価値の液晶表示装置を実現することが望まれている。
【０００４】
このような液晶表示装置を実現する技術が特許文献１、２において開示されている。図２８は、特許文献１に記載の平面表示装置の概略図である。図２８において、この平面表示装置は、アレイ基板１０１上に走査線駆動回路１０２、信号線駆動回路１０３、及び複数（ｍ×ｎ）のスイッチング素子１１０が設置されている。走査線Ｇ１〜Ｇｎは、走査線駆動回路１０２の出力を、スイッチング素子１１０の制御信号として転送するための配線である。また、信号線Ｓ１〜Ｓｍは、信号線駆動回路１０３からの出力を、スイッチング素子１１０のソース・ドレインへ転送するための配線である。
【０００５】
以上の液晶表示装置において、走査線駆動回路１０２、信号線駆動回路１０３の少なくとも一方には、双方向シフトレジスタが用いられる。双方向シフトレジスタは、複数の直列接続される単位レジスタから構成され、３相のシフトクロック信号によって順方向あるいは逆方向にシフトする機能を有する。
【０００６】
図２９は、特許文献１に記載の双方向シフトレジスタを構成する単位レジスタの回路図である。図２９において、単位レジスタは、クロック端子Ｃ１、Ｃ２、Ｃ３、順方向パルス入力端子ＩＮＰ、逆方向パルス入力端子ＩＮＮ、出力端子ＯＵＴ、シフト方向制御信号Ｐ、及びＮを備え、ｔｒ１〜ｔｒ１７のトランジスタで構成される。
【０００７】
クロック端子Ｃ１と出力端子ＯＵＴ間の導電パスをもつトランジスタｔｒ１と、電源電極ＶＤＤと出力端子ＯＵＴ間の導電パスをもつトランジスタｔｒ２とから出力回路が構成される。
【０００８】
また、順方向パルス入力端子ＩＮＰとトランジスタｔｒ１の制御電極間の導電パスをもつトランジスタｔｒ３と、逆方向パルス入力端子ＩＮＮとトランジスタｔｒ１の制御電極間の導電パスをもつトランジスタｔｒ４と、電源電極ＶＤＤとトランジスタｔｒ２の制御電極間の導電パスをもつトランジスタｔｒ５を有し、順方向パルスシフト時にトランジスタｔｒ３とトランジスタｔｒ１間を導通させるとともに順方向パルス入力端子ＩＮＰとトランジスタｔｒ５の制御電極間を導通させ、逆方向パルスシフト時にトランジスタｔｒ４とトランジスタｔｒ１間を導通させるとともに逆方向パルス入力端子ＩＮＮとトランジスタｔｒ５の制御電極間を導通させる入力回路を有する。
【０００９】
さらに、クロック端子Ｃ２とトランジスタｔｒ２の制御電極間の導電パスをもつトランジスタｔｒ６と、クロック端子Ｃ３とトランジスタｔｒ２の制御電極間の導電パスをもつトランジスタｔｒ７と、電源電極ＶＤＤとトランジスタｔｒ１の制御電極間の導電パスをもつトランジスタｔｒ８を有し、順方向パルスシフト時にトランジスタｔｒ６とトランジスタｔｒ２の制御電極およびトランジスタｔｒ８の制御電極との間を導通させ、逆方向パルスシフト時にトランジスタｔｒ７とトランジスタｔｒ２の制御電極およびトランジスタｔｒ８の制御電極との間を導通させるリセット回路を有する。
【００１０】
また、トランジスタｔｒ１がオンでトランジスタｔｒ２がオフの状態でクロック端子Ｃ１に入力されるクロック信号の電圧レベルが反転する場合に、トランジスタｔｒ２の制御電極における電圧レベルが反転することを防止する反転防止回路を有する。
【００１１】
さらに、入力回路は、トランジスタｔｒ３とトランジスタｔｒ１の制御電極間の導電パスをもつトランジスタｔｒ１１と、トランジスタｔｒ４とトランジスタｔｒ１間の導電パスをもつトランジスタｔｒ１２と、順方向パルス入力端子ＩＮＰとトランジスタｔｒ５間の導電パスをもつトランジスタｔｒ１３と、逆方向パルス入力端子ＩＮＮとトランジスタｔｒ５間の導電パスをもつトランジスタｔｒ１４とを有し、順方向パルスシフト時にトランジスタｔｒ１１およびトランジスタｔｒ１３をオンさせ、逆方向パルスシフト時にトランジスタｔｒ１２およびトランジスタｔｒ１４をオンさせる。
【００１２】
また、リセット回路は、トランジスタｔｒ６とトランジスタｔｒ２およびトランジスタｔｒ８との間の導電パスをもつトランジスタｔｒ１５と、トランジスタｔｒ７とトランジスタｔｒ２およびトランジスタｔｒ８との間の導電パスをもつトランジスタｔｒ１６とを有し、順方向パルスシフト時にトランジスタｔｒ１５をオンさせ、逆方向パルスシフト時にトランジスタｔｒ１６をオンさせる。
【００１３】
さらに、反転防止回路は、電源電極ＶＤＤとトランジスタｔｒ２の制御電極間の導電パスとトランジスタｔｒ１の制御電極への導電パスをもつトランジスタｔｒ９と、トランジスタｔｒ９とトランジスタｔｒ２間の導電パスとクロック端子Ｃ１への導電パスをもつトランジスタｔｒ１０と、を有する。
【００１４】
このような単位レジスタから構成される双方向シフトレジスタによれば、順方向パルスシフト時と逆方向パルスシフト時とで出力信号のバラツキが生じることを防止することができる。
【００１５】
次に、特許文献２において開示されている双方向シフトレジスタの構成について説明する。図３０は、特許文献２におけるカスケード段を含むシフトレジスタのブロック図である。図３０において、出力ＯＵＴｎが縦列して配置される双方向走査回路の構成とされる。各シフトレジスタ段２１２は、クロック発生器２０１から出力される３相のクロック信号Ｃ１、Ｃ２、Ｃ３のいずれかで駆動される。クロック信号Ｃ１、Ｃ２、Ｃ３を入れ替えることで、シフトレジスタのシフト方向が下から上あるいは上から下に制御される。
【００１６】
図３１は、図３０のシフトレジスタで用いられるシフトレジスタ段（単位レジスタ）２１２の回路図である。シフトレジスタ段２１２は、ＮＭＯＳトランジスタ２１６、２１７、２１８、２１８ａ、２１９、２２０、２２０ａ、２２１、２２１ａ、２２５、２２５ａを備える。
【００１７】
ＮＭＯＳトランジスタ２１６は、ゲートをノードＰ１に接続し、ドレインにクロック信号Ｃ１（Ｃ３）を供給し、ソースを出力ＯＵＴｎとする。ＮＭＯＳトランジスタ２１７は、ゲートをノードＰ２に接続し、ドレインを出力ＯＵＴｎとし、ソースを電源ＶＳＳＩに接続する。ＮＭＯＳトランジスタ２１６、２１７は、出力回路をなし、ノードＰ１、Ｐ２の電圧レベルにしたがって出力ＯＵＴｎをアクティブとする。
【００１８】
ＮＭＯＳトランジスタ２１８、２１８ａのそれぞれは、ダイオード接続され、隣接するシフトレジスタ段の出力ＯＵＴｎ−１、ＯＵＴｎ＋１をドレインに接続し、ソースを共通にノードＰ１に接続する。ＮＭＯＳトランジスタ２１８、２１８ａは、隣接するシフトレジスタ段からの入力回路をなす。
【００１９】
ＮＭＯＳトランジスタ２１９は、ゲートをノードＰ２に接続し、ドレインをノードＰ１に接続し、ソースを電源ＶＳＳＩに接続し、ノードＰ２がハイレベルの時、ノードＰ１をローレベルにする。
【００２０】
ＮＭＯＳトランジスタ２２０、２２０ａのそれぞれは、ドレインを共通に電源ＶＤＤに接続し、ゲートにシフトレジスタ段の出力ＯＵＴｎ＋２、ＯＵＴｎ−２を接続し、ソースを共通にノードＰ２に接続する。ＮＭＯＳトランジスタ２２０、２２０ａは、リセット回路に相当する。
【００２１】
ＮＭＯＳトランジスタ２２１、２２１ａのそれぞれは、ドレインを共通にノードＰ２に接続し、ゲートにシフトレジスタ段の出力ＯＵＴｎ−１、ＯＵＴｎ＋１を接続し、ソースを共通に電源ＶＳＳに接続する。ＮＭＯＳトランジスタ２２１、２２１ａは、隣接するシフトレジスタ段からの入力回路をなす。
【００２２】
ＮＭＯＳトランジスタ２２５、２２５ａのそれぞれは、ドレインを共通にノードＰ１に接続し、ゲートにシフトレジスタ段の出力ＯＵＴｎ＋２、ＯＵＴｎ−２を接続し、ソースを共通に電源ＶＤＤＩに接続する。ＮＭＯＳトランジスタ２２５、２２５ａは、リセット回路に相当する。
【００２３】
以上のような構成のシフトレジスタ段２１２は、一の隣接するシフトレジスタ段の出力ＯＵＴｎ−１、ＯＵＴｎ＋１のいずれかをクロック信号Ｃ１（Ｃ３）で出力ＯＵＴｎから他の隣接するシフトレジスタ段に出力する。さらに、２つ離れたシフトレジスタ段の出力ＯＵＴｎ＋２、ＯＵＴｎ−２によって出力ＯＵＴｎがリセット状態とされる。
【００２４】
このようなシフトレジスタ段２１２を直列に接続したシフトレジスタは、特許文献１における走査方向を規定する信号（図２９におけるＰ、及びＮ）を必要とせず、双方向走査を実現している。
【００２５】
【特許文献１】特開２００４−１８５６８４号公報  （図１、図４）
【特許文献２】特表２００１−５０６０４４号公報  （図１、図２）
【発明の開示】
【発明が解決しようとする課題】
【００２６】
以下の分析は本発明において与えられる。
【００２７】
従来の双方向シフトレジスタを用いて高付加価値の液晶表示装置を実現するには、以下に述べる問題がある。
【００２８】
例えば特許文献１では、双方向走査を実現するために同じ機能を有する回路要素を重複して設置する必要がある。つまり、図２９に示すとおりトランジスタｔｒ１１、ｔｒ３と、ｔｒ１２、ｔｒ４とは、それぞれ信号Ｐ、Ｎ、及びＩＮＰ、ＩＮＮで制御される。これらは、各々走査方向により一方が活性化され、他方が動作停止の状態である。同様に、ｔｒ１３とｔｒ１４、及びｔｒ１５、ｔｒ６と、ｔｒ１６、ｔｒ７の組み合わせについても走査方向により、一方が活性化され、他方が動作停止の状態である。従ってこのような構成の双方向シフトレジスタは、走査方向に応じて活性化、非活性化する回路要素を持つ必要があるため、回路規模が大きくなる傾向にある。
【００２９】
ここで一般的には、画素の配置ピッチと、走査回路を構成しているシフトレジスタの配置ピッチとは同じ長さであることが望ましい。これは、走査回路から出力される信号を伝達する電気配線のレイアウトの観点から自明である。表示装置の高解像度化に伴い、画素の配置ピッチと、シフトレジスタの配置ピッチは共に小さくなる。つまり、図３２に示すとおり、画素２１の配置ピッチの縮小化に伴い、シフトレジスタ１の回路幅Ｌは、Ｌ’のように増大する。Ｌが増大することにより、表示装置における、走査回路が配置される側の額縁が大きくなってしまう問題がある。また、表示装置の設計において、表示部を装置中心にしたい場合、走査回路が配置されている側と反対側も同じ長さまで額縁を広げる必要がある。従って特許文献１における双方向走査回路では、配置ピッチの縮小化と、表示装置の狭額縁との両立が困難であるということがいえる。
【００３０】
一方、特許文献２では、特許文献１のように同じ回路要素を走査方向に応じて重複して回路を配置する必要はない。しかしながら、図３１におけるＰ１やＰ２等のノードをリセットするタイミングが、１フレームに１回であることから、上記ノードの電位変動という別の問題を引き起こす。すなわち、或るクロック周期において、リセットされたノードは、１フレームの残りの期間においてフローティングとなっている。このフローティングの期間では、対象のノードに接続されているトランジスタのリーク電流や、外部から印加されたノイズ等により、ノードの電位が変動してしまう。この電位変動により、本来、オン状態あるいはオフ状態に維持しなければならない回路要素が別の挙動を示し、回路の安定な動作が損なわれる虞がある。
【００３１】
以上のことから、双方向走査回路、あるいは双方向走査回路を具備した表示装置を従来技術で実現しようとすると、回路規模が大きくなって狭ピッチと狭額縁との両立が困難であるか、回路の安定な動作が損なわれるかのいずれかの問題を引き起こすことになる。
【００３２】
したがって、本発明の目的は、回路規模が小さく、かつ安定に動作する双方向シフトレジスタ、およびそれを用いた表示装置を提供することにある。
【課題を解決するための手段】
【００３３】
本発明の一つのアスペクト（側面）に係る双方向シフトレジスタは、それぞれ位相の異なる３つ以上のクロック信号のいずれかとシフト方向を定める設定信号とによって転送制御される複数の直列接続される単位レジスタと、設定信号に応じて３つ以上のクロック信号から少なくとも１つのクロック信号を選択可能とする選択回路と、を備え、単位レジスタ毎に対応して選択回路で選択された一のクロック信号により、単位レジスタをリセット状態にするように構成される。
【００３４】
本発明の双方向シフトレジスタにおいて、単位レジスタは、出力端子と、出力端子を駆動する出力回路と、隣接する単位レジスタの出力信号と設定信号とを入力し、該出力信号と設定信号とに基づいて出力端子をアクティブレベルとするように出力回路を駆動する入力回路と、選択回路で選択された一のクロック信号によって出力端子を非アクティブレベルとするように出力回路を駆動するリセット用トランジスタと、を備えるようにしてもよい。
【００３５】
本発明の双方向シフトレジスタにおいて、出力回路は、出力端子を非アクティブレベルとするように制御する第１の出力トランジスタを含み、リセット用トランジスタは、ダイオード接続され、ドレインに選択回路で選択された一のクロック信号が供給され、ソースを第１の出力トランジスタのゲートに接続するようにしてもよい。
【００３６】
本発明の双方向シフトレジスタにおいて、出力回路は、出力端子をアクティブレベルとするように制御する第２の出力トランジスタを含み、入力回路は、第１、第２および第３の入力トランジスタを含み、第１の入力トランジスタは、ダイオード接続され、ドレインに選択回路で選択された他のクロック信号が供給され、ソースを第２および第３の入力トランジスタのドレインに接続し、第２および第３の入力トランジスタは、隣接する一方および他方の単位レジスタの出力信号がそれぞれのゲートに供給され、ソースを共通に第２の出力トランジスタのゲートに接続するようにしてもよい。
【００３７】
本発明の双方向シフトレジスタにおいて、選択回路は、設定信号によってオン状態あるいはオフ状態に切り替えられるスイッチ素子を含み、該スイッチ素子で、３つ以上のクロック信号を選択的に単位レジスタへ出力するように構成されるようにしてもよい。
【００３８】
本発明の双方向シフトレジスタにおいて、選択回路は、少なくとも第１の選択トランジスタと第２の選択トランジスタを備え、第１の選択トランジスタは、ゲート電極およびソース電極に３つ以上のクロック信号のいずれかに係る配線を接続し、ドレイン電極を第２の選択トランジスタのソース電極に接続し、第２の選択トランジスタは、ゲート電極に設定信号に係る配線を接続し、ドレイン電極から選択された一のクロック信号を出力するようにしてもよい。
【００３９】
本発明の双方向シフトレジスタにおいて、第１の選択トランジスタは、３つ以上のクロック信号のいずれかによってオン状態あるいはオフ状態に制御され、
第２の選択トランジスタは、設定信号によってオン状態あるいはオフ状態に制御されるようにしてもよい。
【００４０】
本発明の双方向シフトレジスタにおいて、単位レジスタは、
出力端子と、
出力端子を駆動する出力回路と、
隣接する単位レジスタの出力信号と設定信号とを入力し、該出力信号と設定信号とに基づいて出力端子をアクティブレベルとするように出力回路を駆動する入力回路とを備え、
出力回路は、選択回路で選択された一のクロック信号がゲートに供給されて出力端子を非アクティブレベルとするように制御する第１の出力トランジスタを含んでもよい。
【００４１】
本発明の双方向シフトレジスタにおいて、出力回路は、出力端子をアクティブレベルとするように制御する第２の出力トランジスタを含み、
入力回路は、第１および第２の入力トランジスタを含み、
第１および第２の入力トランジスタは、設定信号によって選択される第１および第２の入力トランジスタの一方のドレインに選択回路で選択された他のクロック信号が供給され、隣接する一方および他方の単位レジスタの出力信号がそれぞれのゲートに供給され、ソースを共通に第２の出力トランジスタのゲートに接続するようにしてもよい。
【００４２】
本発明の双方向シフトレジスタにおいて、選択回路を、複数の単位レジスタの全てに対し、あるいは所定の個数の単位レジスタ毎に備えるようにしてもよい。
【００４３】
本発明の表示装置は、複数の画素が配列された画素アレイと、画素を活性化する走査回路とを備える表示装置であって、走査回路は、上記の双方向シフトレジスタを含むことが好ましい。
【００４４】
本発明の表示装置において、双方向シフトレジスタに含まれるトランジスタおよび画素中のスイッチトランジスタが、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのいずれか一方のみで構成されるようにしてもよい。
【００４５】
本発明の表示装置において、走査回路を、画素アレイの配置領域の両側にそれぞれ備えるようにしてもよい。
【００４６】
本発明の表示装置において、画素アレイの配置領域の両側にそれぞれ備えられる走査回路は、同時に同一のスイッチトランジスタのゲートを駆動するようにしてもよい。
【発明の効果】
【００４７】
本発明によれば、選択されたクロック信号により、単位レジスタをリセット状態にすることで、回路規模を大きくすることなく安定に動作する双方向走査が実現される。
【発明を実施するための最良の形態】
【００４８】
本発明の実施形態に係る半導体回路は、少なくとも３つ以上のクロック信号や、転送方向を規定する信号を含む複数の信号によって制御される双方向シフトレジスタが縦列して設置されている半導体回路において、転送方向を規定する信号に応じて、双方向シフトレジスタへ入力するクロック信号を、適宜選択しうる選択手段を有する。
【００４９】
選択手段が、スイッチ回路で構成されていて、かつ、転送方向を規定する信号によって、スイッチ回路をオン状態、あるいはオフ状態に切り替えられ、かつ、入力されたクロック信号を、設定された任意の端子へ出力することが好ましい。
【００５０】
また、選択回路が、少なくとも第１の選択トランジスタと第２の選択トランジスタで構成されており、第１の選択トランジスタのゲート電極、及びソース電極にクロック信号が接続され、かつ、第１の選択トランジスタのドレイン電極が、第２の選択トランジスタのソース電極に接続され、かつ、第２の選択トランジスタのゲート電極に設定信号が接続されていることが好ましい。
【００５１】
また、選択回路が、少なくとも第１の選択トランジスタと第２の選択トランジスタで構成されており、第１の選択トランジスタが、クロック信号によりオン状態、あるいはオフ状態に制御され、かつ、第２の選択トランジスタが、設定信号によりオン状態、あるいはオフ状態に制御されることが好ましい。
【００５２】
また、単位レジスタが、出力端子と、出力端子を駆動する出力回路と、隣接する単位レジスタの出力信号と設定信号とを入力し、該出力信号と設定信号とに基づいて出力端子をアクティブレベルとするように出力回路を駆動する入力回路とを備え、選択回路から出力された、出力端子を非アクティブレベルとするための電気信号を、出力回路へ入力することが好ましい。
【００５３】
また、出力回路が、出力端子を非アクティブレベルとするように制御する第１の出力トランジスタを含んでいることが好ましい。
【００５４】
また、出力回路は、出力端子をアクティブレベルとするように制御する第２の出力トランジスタを含み、入力回路は、第１、および第２の入力トランジスタを含み、第１および第２の入力トランジスタは、隣接する一方および他方の単位レジスタの出力信号がそれぞれのゲートに供給され、ソースを共通に第２の出力トランジスタのゲートに接続されていることが好ましい。
【００５５】
また、選択手段が、複数の双方向シフトレジスタ毎に配置されていることが好ましい。
【００５６】
複数の画素が配列された画素アレイと、画素を活性化する走査回路を具備した表示装置において、走査回路が、上記の半導体回路で構成されていることが好ましい。
【００５７】
また、複数の画素が配列された画素アレイと、画素を活性化する走査回路を、画素アレイの両側に具備した表示装置において、走査回路が、上記の半導体回路で構成されていることが好ましい。
【００５８】
半導体回路が、ＮＭＯＳトランジスタのみ、もしくはＰＭＯＳトランジスタのみで構成されていることが好ましい。
【００５９】
本発明の実施形態に係る双方向シフトレジスタは、少なくとも３つ以上のクロック信号や、転送方向を規定する信号を含む複数の信号によって制御される単位レジスタが縦列して設置されていて、転送方向を規定する信号に応じて、単位レジスタへ入力するクロック信号を、適宜選択しうる選択手段を有する。このような選択手段を有することにより、単位レジスタには、転送方向を規定する信号に応じたクロック信号が入力されるため、回路規模を大きくすることなく所望の双方向走査が可能となる。
【００６０】
また、本発明の双方向シフトレジスタは、選択手段が、スイッチ回路で構成されていて、かつ、転送方向を規定する信号によって、スイッチ回路をオン状態、あるいはオフ状態に切り替えられ、かつ、入力されたクロック信号を、設定された任意の端子へ出力する。このような選択手段が、スイッチ回路で構成されているので、簡単な回路構成で所望の動作を行うことができる。
【００６１】
さらに、本発明の双方向シフトレジスタは、選択手段が、複数の単位レジスタ毎に配置されている。一つの選択手段を利用して複数の単位レジスタにクロック信号を供給するため、単位レジスタの回路規模を小さくすることができる。
【００６２】
本発明の表示装置において、複数の画素が配列された画素アレイと、画素を活性化する走査回路を具備しており、走査回路が、上記双方向シフトレジスタで構成される。このため、比較的回路規模の小さい走査回路を用いているので、狭額縁の表示装置が実現できる。
【００６３】
本発明の表示装置において、複数の画素が配列された画素アレイと、画素を活性化する走査回路を、画素アレイの両側に具備しており、走査回路が、双方向シフトレジスタで構成されている。このため、画素アレイの容量成分、及び抵抗成分からなる負荷が大きい場合においても良好な表示画質を提供する表示装置を実現できる。
【００６４】
本発明において、双方向シフトレジスタ、および、表示装置を構成する半導体回路が、ＮＭＯＳトランジスタのみ、もしくはＰＭＯＳトランジスタのみで構成されている。このため、低コストの半導体回路、又は表示装置を実現することができる。
【００６５】
以下、実施例に即し、図面を参照して詳細に説明する。
【実施例１】
【００６６】
図１は、本発明の第１の実施例に係る表示装置の構成を示す図である。図１において、表示装置は、透明なガラス基板からなる、絶縁基板３上に、表示部４、走査回路２、ゲートバスライン７（Ｇ１、Ｇ２、Ｇ３、・・・・・Ｇｎ−１、Ｇｎ）、ソースＩＣ８、端子列９、データバスライン１０が設置されている。走査回路２は、ゲートバスライン７を介して表示部４中の画素のスイッチトランジスタのゲートを駆動する。また、ソースＩＣ８は、端子列９から入力される信号をデータバスライン１０を介して表示部４中の画素のスイッチトランジスタのソースに供給する。表示部４は、後述する図６に示す画素が複数配置されている。
【００６７】
図２は、図１中の（Ａ−Ａ’）断面図である。図２において、表示装置は、絶縁基板３、対向基板１４、液晶層１５で構成されており、液晶層１５が、絶縁基板３、及び対向基板１４、及び図示されていないギャップ制御手段等によって狭持されている。
【００６８】
図３は、本発明の第１の実施例に係る走査回路の構成を示すブロック図である。図３において、走査回路２は、複数のシフトレジスタ１（ＳＲ１、ＳＲ２、ＳＲ３、・・・・・・・ＳＲｎ−１、ＳＲｎで表される単位レジスタ）と、複数のスイッチアレイ３０（ＳＡ１、ＳＡ２、・・・・ＳＡｍ）、及び、配線群（端子ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＳＴ１、ＳＴ２、ＦＷ、及びＲＶに接続される配線）とで構成される。ゲートバスライン７（Ｇ１、Ｇ２、Ｇ３、・・・・・Ｇｎ−１、Ｇｎ）は、走査回路２の各々のシフトレジスタ１のＯＵＴ端子に接続されており、シフトレジスタ１のＯＵＴ端子からの信号が、接続されたゲートバスライン７へ転送される。
【００６９】
図４は、本発明の第１の実施例に係るシフトレジスタ（単位レジスタ）の構成を示す回路図である。図４において、シフトレジスタ１は、ＮＭＯＳトランジスタＴｒ１〜Ｔｒ１１、端子ＩＮ（ｎ−１）、ＩＮ（ｎ＋１）、ＤＲＶ、ＲＥＦ、ＦＷ、ＲＶ、ＯＵＴ、及びＶＳＳを備える。
【００７０】
ＮＭＯＳトランジスタＴｒ１、Ｔｒ２は、それぞれ、ゲートをＦＷ、ＲＶに接続し、ドレインをＩＮ（ｎ−１）、ＩＮ（ｎ＋１）に接続し、ソースを共通にＮＭＯＳトランジスタＴｒ３のゲートに接続する。ＮＭＯＳトランジスタＴｒ３は、ソースをＶＳＳに接続し、ドレインをノードＡとしてＮＭＯＳトランジスタＴｒ１０のゲートに接続する。
【００７１】
ＮＭＯＳトランジスタＴｒ４は、ダイオード接続され、ドレインをＲＥＦに接続し、ソースをノードＡに接続する。ＮＭＯＳトランジスタＴｒ５は、ゲートをノードＡに接続し、ソースをＶＳＳに接続し、ドレインをノードＢとしてＮＭＯＳトランジスタＴｒ１１のゲートに接続する。
【００７２】
ＮＭＯＳトランジスタＴｒ６は、ゲートをＦＷに接続し、ダイオード接続されたＮＭＯＳトランジスタＴｒ７を介してドレインをＩＮ（ｎ−１）に接続する。ＮＭＯＳトランジスタＴｒ８は、ゲートをＲＶに接続し、ダイオード接続されたＮＭＯＳトランジスタＴｒ９を介してドレインをＩＮ（ｎ＋１）に接続する。
【００７３】
ＮＭＯＳトランジスタＴｒ１０は、ソースをＶＳＳに接続し、ドレインをＯＵＴに接続する。ＮＭＯＳトランジスタＴｒ１１は、ソースをＯＵＴに接続し、ドレインをＤＲＶに接続する。
【００７４】
このような構成のシフトレジスタ１において、Ｔｒ１〜Ｔｒ３、Ｔｒ６〜Ｔｒ９が入力回路として機能し、Ｔｒ４、Ｔｒ５がリセット回路として機能し、Ｔｒ１０、Ｔｒ１１が出力回路として機能する。
【００７５】
また、シフトレジスタ１において、ＩＮ（ｎ−１）端子は、隣接するシフトレジスタ１の内、上側のシフトレジスタ１のＯＵＴ端子に接続される。ＩＮ（ｎ＋１）端子は、隣接するシフトレジスタ１の内、下側のシフトレジスタ１のＯＵＴ端子に接続される。さらに、ＤＲＶ端子には、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３のいずれかの信号がそれぞれ入力される。また、ＲＥＦ端子には、スイッチアレイ３０から出力された信号が入力される。さらに、ＦＷ、及びＲＶは、走査回路２の走査方向を規定する制御信号がそれぞれ入力される。また、ＳＴ１、ＳＴ２は、転送を開始させるためのスタート信号として、シフトレジスタ１（ＳＲ１）のＩＮ（ｎ−１）端子、シフトレジスタ１（ＳＲｎ）のＩＮ（ｎ＋１）端子にそれぞれ入力される。さらに、ＯＵＴ端子は、シフトレジスタ１の動作により、ハイレベル、あるいはローレベルの信号が出力され、ゲートバスライン７にその信号が印加される。ＶＳＳはローレベルの信号と同等の一定電圧が印加される。
【００７６】
図５は、本実施例の第１の実施例に係るスイッチアレイの回路図である。図５において、スイッチアレイ３０は、ＮＭＯＳトランジスタＴｒ２０〜Ｔｒ２５と端子Ｆ、Ｒ、Ｃ１〜Ｃ３、Ｒ１〜Ｒ６を備える。Ｔｒ２０、Ｔｒ２２、及びＴｒ２４のゲートには端子Ｆ（ＦＷ）が、Ｔｒ２１、Ｔｒ２３、及びＴｒ２５のゲートには端子Ｒ（ＲＶ）がそれぞれ接続される。Ｔｒ２２およびＴｒ２５の一端、Ｔｒ２０およびＴｒ２３の一端、Ｔｒ２１およびＴｒ２４の一端は、それぞれＣ１〜Ｃ３に接続される。Ｔｒ２０およびＴｒ２１の他端、Ｔｒ２２およびＴｒ２３の他端、Ｔｒ２４およびＴｒ２５の他端は、Ｒ１およびＲ４、Ｒ３およびＲ６、Ｒ２およびＲ５にそれぞれ接続される。なお、Ｃ１〜Ｃ３には、それぞれＣＬＫ１〜ＣＬＫ３が接続される。また、Ｒ１〜Ｒ６は、６個のシフトレジスタ１のＲＥＦ端子にそれぞれ接続されている。各トランジスタは、ＦＷあるいはＲＶの信号によってオン状態、あるいはオフ状態に制御される。図３の構成において、スイッチアレイ３０の図面縦方向の長さは、シフトレジスタ１の６個分に相当する。
【００７７】
このようなスイッチアレイ３０を備えることで、図４に示したシフトレジスタのノードＡをハイレベルに設定するための要素回路（リセット回路）は、ダイオード接続されたＴｒ４のみである。なお、Ｔｒ５は、リセットの反転回路として機能する。特許文献１に示した回路（図２９参照）によるならば、シフト方向に応じて、ｔｒ１５のほかにもうひとつのダイオード接続されたトランジスタｔｒ６と、ｔｒ１６のほかにもうひとつのダイオード接続されたトランジスタｔｒ７とが必要である。これに対し、図４に示した回路構成を採ることで３個のトランジスタを削減することが可能となる。
【００７８】
また、スイッチアレイ３０は、複数のシフトレジスタ１に亘ってレイアウトされることになるので、縦方向に長いスペースを確保することができ、横方向の幅を短くすることが可能となる。従って、表示装置の額縁の幅（図１の横方向の長さ）を短く抑えることが可能となる。このスイッチアレイ３０により、各シフトレジスタ１のＲＥＦ端子に供給するクロック信号を、このスイッチアレイ３０がまとめて切り替えて転送できるため、シフトレジスタ１は簡略化された回路を適用することが可能となる。
【００７９】
なお、図３において、６個のシフトレジスタ１に対して１個のスイッチアレイ３０を配置する例を示した。しかし、これに限定されること無く、スイッチアレイ３０の駆動能力が高ければ、より多くのシフトレジスタ１に対してスイッチアレイ３０を配置してもよい。極端な場合は、全シフトレジスタ１に対して１個設けることも可能である。すなわち、特許文献２におけるクロック発生器２０１（図３０参照）相当にスイッチアレイ３０を内蔵し、クロック信号を入れ替えるような構成であってもよい。
【００８０】
図６は、本実施例の表示装置の画素部分の回路図である。図６において、画素は、スイッチトランジスタ１３、液晶部（液晶部容量）１１、保持容量１２で構成されている。スイッチトランジスタ１３は、ゲート部にゲートバスライン７が接続され、ソース−ドレイン部の一方にデータバスライン１０が接続され、他方に液晶部１１および保持容量１２の一端がそれぞれ接続されている。液晶部１１の他端は、対向基板１４と接続され、保持容量１２の他端は、共通配線１６に接続されている。なお、共通配線１６は、図示されない表示装置内部で対向基板１４と電気的に接続される。
【００８１】
図１において、ソースＩＣ８は、図示されていない外部接続機器から端子列９を経由して入力された映像表示用データ信号を受けて、データバスライン１０へ供給するための回路である。ソースＩＣ８は、絶縁基板３とは別の基板上に形成されたトランジスタ回路チップが、絶縁基板３上にＣＯＧ（Chip On Glass）実装されている。
【００８２】
［動作の説明］
本実施例の走査回路２は、双方向に対応しているため、順方向シフトと逆方向シフトの二種類の動作を行う。
【００８３】
まず、順方向シフトの動作について説明する。順方向シフトは、図３の図面上側から下側へ転送する動作を表す。順方向シフト時のタイミングチャートを図７に示す。
【００８４】
順方向シフト時は、ＦＷがハイレベル状態、ＲＶがローレベル状態をそれぞれ維持している。従って、シフトレジスタ１内部では、ＦＷがゲートに接続されているＴｒ１、及びＴｒ６はオン状態になり、ＲＶが接続されているＴｒ２、及びＴｒ８はオフ状態となっている。
【００８５】
順方向シフト時のスタート信号は、ＳＴ１を用いる。開始のタイミングは、図７中の期間Ｔ１であり、期間Ｔ１において、ＳＴ１はハイレベルを維持する。一方、ＳＴ２はローレベルを維持している。シフトレジスタ１（ＳＲ１）におけるＩＮ（ｎ−１）端子にＳＴ１のハイレベルが印加されると、Ｔｒ３がオン状態に遷移し、ノードＡにローレベルが印加される。また同時にＴｒ７もオン状態となるため、ノードＢにはハイレベル（実際は、ハイレベルの電位から、Ｔｒ７のしきい値電圧分低下した電圧）が入力される。
【００８６】
次に、期間Ｔ２において、ＳＴ１がローレベルに遷移し、ＣＬＫ１がローレベルからハイレベルへ遷移すると、ブートストラップ効果によって、ノードＢの電位が上昇し、ＣＬＫ１のハイレベルが電位低下することなく、ＯＵＴへ出力される。ここで、ＯＵＴ１（シフトレジスタＳＲ１のＯＵＴ）の信号は、ゲートバスライン７（Ｇ１）に接続されているため、Ｇ１の電位もハイレベルに遷移することになる。
【００８７】
さらに、期間Ｔ３において、ＣＬＫ１はハイレベルからローレベルへ遷移すると、ＯＵＴ１もローレベルへ遷移する。ここで、スイッチアレイ３０（ＳＡ１）のＲ１よりＣＬＫ２の信号が、ＲＥＦ端子を経由してＴｒ４へ転送されるため、ノードＡはハイレベル（実際は、ハイレベルの電位から、Ｔｒ４のしきい値電圧分低下した電圧）に遷移する。したがって、Ｔｒ１０がオン状態となり、ＯＵＴの電位、及びゲートバスライン７（Ｇ１）をＶＳＳへ維持することになる（リセット状態）。
【００８８】
次に、シフトレジスタ１（ＳＲ２）の動作について説明する。シフトレジスタ１（ＳＲ１）が期間Ｔ２において出力したＯＵＴの信号は、分岐してシフトレジスタ１（ＳＲ２）のＩＮ（ｎ−１）に接続されているため、シフトレジスタ１（ＳＲ２）のＴｒ３、及びＴｒ７が共にオン状態となり、前述のシフトレジスタ１（ＳＲ１）と同様の動作を行う。そして、期間Ｔ３において、ＣＬＫ２のハイレベルは電位低下することなく、ＯＵＴ２（シフトレジスタＳＲ２のＯＵＴ）へ出力される。ＯＵＴ２は、ゲートバスライン７（Ｇ２）に接続されているため、Ｇ１と同様、ハイレベルに遷移する。
【００８９】
さらに、期間Ｔ４において、スイッチアレイ３０（ＳＡ１）のＲ２より出力されたＣＬＫ３の信号がＲＥＦ端子を経由してＴｒ４へ転送されるため、ノードＡはハイレベル（実際は、ハイレベルの電位から、Ｔｒ４のしきい値電圧分低下した電圧）に遷移するため、Ｔｒ１０がオン状態となり、ＯＵＴ２、及びゲートバスライン７（Ｇ２）の電位をＶＳＳへ維持することになる（リセット状態）。
【００９０】
このように、シフトレジスタ１（ＳＲｎ）のＯＵＴ（ゲートバスライン７（Ｇｎ））まで順次出力、及び転送動作が繰り返される。
【００９１】
次に、逆方向シフト時の動作について説明する。逆方向シフト時は、図３の図面下側から上側へ転送する動作を表す。逆方向走査時のタイミングチャートを図８に示す。
【００９２】
逆方向シフト時は、ＦＷがローレベル状態、ＲＶがハイレベル状態をそれぞれ維持している。従って、シフトレジスタ１内部では、ＦＷがゲートに接続されているＴｒ１、及びＴｒ６はオフ状態になり、ＲＶが接続されているＴｒ２、及びＴｒ８はオン状態となっている。
【００９３】
逆方向シフト時のスタート信号は、ＳＴ２を用いる。開始のタイミングは、図８中の期間Ｔ１であり、その期間、ＳＴ２はハイレベルを維持する。一方、ＳＴ１はローレベルを維持している。シフトレジスタ１（ＳＲｎ）におけるＩＮ（ｎ＋１）端子にＳＴ２のハイレベルが印加されると、Ｔｒ３がオン状態に遷移し、ノードＡにローレベルが印加される。また同時にＴｒ９もオン状態となるため、ノードＢにはハイレベル（実際は、ハイレベルの電位から、Ｔｒ９のしきい値電圧分低下した電圧）が入力される。
【００９４】
次に、期間Ｔ２において、ＳＴ２がローレベルに遷移し、ＣＬＫ３がローレベルからハイレベルへ遷移すると、ブートストラップ効果によって、ノードＢの電位が上昇し、ＣＬＫ３のハイレベルが電位低下することなく、ＯＵＴへ出力される。ここで、ＯＵＴの信号は、ゲートバスライン７（Ｇｎ）に接続されているため、Ｇｎの電位がハイレベルに遷移することになる。
【００９５】
そして、期間Ｔ３において、ＣＬＫ３はハイレベルからローレベルへ遷移すると、ＯＵＴもローレベルへ遷移する。ここで、スイッチアレイ３０（ＳＡｍ）のＲ６よりＣＬＫ３の信号が、ＲＥＦ端子を経由してＴｒ４へ転送されるため、ノードＡはハイレベル（実際は、ハイレベルの電位から、Ｔｒ４のしきい値電圧分低下した電圧）に遷移する。したがって、Ｔｒ１０がオン状態となり、ＯＵＴ、及びゲートバスライン７（Ｇｎ）の電位をＶＳＳに維持することになる（リセット状態）。
【００９６】
次に、シフトレジスタ１（ＳＲｎ−１）の動作について説明する。シフトレジスタ１（ＳＲｎ）が期間Ｔ２において出力したＯＵＴの信号は、分岐してシフトレジスタ１（ＳＲｎ−１）のＩＮ（ｎ＋１）に接続されているため、シフトレジスタ１（ＳＲｎ−１）のＴｒ３、及びＴｒ９が共にオン状態となり、前述のシフトレジスタ１（ＳＲｎ）と同様の動作を行い、期間Ｔ３において、ＣＬＫ２のハイレベルは電位低下することなく、ＯＵＴへ出力される。ＯＵＴは、ゲートバスライン７（Ｇｎ−１）に接続されているため、Ｇｎと同様、ハイレベルに遷移する。
【００９７】
さらに、期間Ｔ４において、スイッチアレイ３０（ＳＡｍ−１）のＲ５より出力されたＣＬＫ１の信号がＲＥＦ端子を経由してＴｒ４へ転送されるため、ノードＡはハイレベル（実際は、ハイレベルの電位から、Ｔｒ４のしきい値電圧分低下した電圧）に遷移する。したがって、Ｔｒ１０がオン状態となり、ＯＵＴの電位をＶＳＳへ維持することになる（リセット状態）。
【００９８】
このようにして、シフトレジスタ１（ＳＲ１）のＯＵＴ（ゲートバスライン７（Ｇ１））まで順次出力、及び転送動作が繰り返される。
【００９９】
以上説明した順方向シフトあるいは逆方向シフトにおける走査回路２の出力信号によって、ゲートバスライン７がハイレベルに遷移すると、表示部４の画素群のうち、当該ゲートバスライン７に接続されている画素が全て活性化状態となる。一方、図示されていない外部接続機器より出力された映像信号が、端子列９、ソースＩＣ８を経由してデータバスライン１０に転送される。この状態において、当該活性化された画素群に対して、対応するデータバスライン１０から転送された映像信号が入力される。各画素は、入力された映像信号に従い、図示されていない光源の透過率を制御する。
【０１００】
このように、１フレーム期間内に全ゲートバスライン７（Ｇ１〜Ｇｎ）を選択し、各ゲートバスライン７に接続された画素に対応した映像信号を各画素に入力することにより、１フレーム期間内に全ての画素の表示状態を変更することが可能となる。従って、表示部４は、１フレーム期間毎に表示状態を変化させることで、表示装置の機能を果たすことが出来る。
【０１０１】
以上のように、本実施例の表示装置は、表示部４の横に走査回路２を具備し、かつ、その走査回路２は、複数のシフトレジスタ１とスイッチアレイ３０とから構成される。この場合、スイッチアレイ３０を備えることで、シフトレジスタ１の回路構成が簡略化される。したがって、表示部４の高解像度化に伴い、画素ピッチや、シフトレジスタ１の図面縦方向の長さが短くなったとしても、表示装置の額縁（図面横方向の長さに相当する）が大きくなってしまう問題を回避することが可能となる。
【０１０２】
また、本実施例の双方向シフトレジスタは、ＲＥＦ端子に１クロック周期毎にノードＡをハイレベルの電位に設定している（リセット状態）。したがって、トランジスタのリークや、ノイズ等による電位変動を抑制することが可能であって、電位変動起因による回路の誤動作を防止した双方向走査回路、もしくはその走査回路を用いた表示装置を実現することができる。
【実施例２】
【０１０３】
本発明の第２の実施例に係る表示装置は、図９、図１０に示されるように、図１、及び図２に示した構成と同じである。ただし、表示部４を構成する画素におけるスイッチトランジスタは、図１１に示すようにＰＭＯＳトランジスタ１３ａである。また、図９に示すように、第１の実施例における図４のシフトレジスタ１を構成する全トランジスタＴｒ１ａ〜Ｔｒ１１ａ、図１０のスイッチアレイ３０ａを構成する全トランジスタＴｒ２０ａ〜Ｔｒ２５ａは、ＰＭＯＳトランジスタである。さらに、ＶＳＳの代わりにＶＤＤが接続される。なお、接続形態は、第１の実施例と同様である。
【０１０４】
以上のような構成のシフトレジスタおよびスイッチアレイは、第１の実施例で説明したと同様に動作する。ただし、図１２、図１３に示すように全ての信号のレベルは、それぞれ図７、図８に示す信号のレベルに対し反転したレベルとされる。
【０１０５】
以上説明したとおり、本実施例のように、ＰＭＯＳトランジスタを用いた場合においても、第１実施例と同様にスイッチアレイ３０ａを備えることで、シフトレジスタ１の回路構成が簡略化される。したがって、表示部４の高解像度化に伴い、画素ピッチや、シフトレジスタ１の図面縦方向の長さが短くなったとしても、表示装置の額縁（図面横方向の長さに相当する）が大きくなってしまう問題を回避することが可能となる。
【実施例３】
【０１０６】
本発明の第３の実施例に係る表示装置は、図１、及び図２に示した構成と同じである。また、図４に示した第１実施例のシフトレジスタ、および図６に示した表示装置の画素部分についても同じ回路が適用される。本実施例では、走査回路が４相のクロック信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４）で動作する点が、第１の実施例とは異なる。
【０１０７】
図１４は、本発明の第３の実施例に係る走査回路の構成を示す図である。図１４において、走査回路２ｂは、複数のシフトレジスタ１（ＳＲ１、ＳＲ２、・・・・ＳＲｎで表される単位レジスタ）と、複数のスイッチアレイ３０ｂ（ＳＡ１、・・・・ＳＡｍ）、及び、配線群（端子ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＳＴ１、ＳＴ２、ＦＷ、及びＲＶに接続される配線）とで構成される。ゲートバスライン７は、走査回路２ｂの各々のシフトレジスタ１のＯＵＴ端子に接続されており、シフトレジスタ１のＯＵＴ端子からの信号が、接続されたゲートバスライン７へ転送される。
【０１０８】
図１５は、本実施例の第３の実施例に係るスイッチアレイの回路図である。図１５において、スイッチアレイ３０ｂは、ＮＭＯＳトランジスタＴｒ２０ｂ〜Ｔｒ２７ｂと端子Ｆ、Ｒ、Ｃ１〜Ｃ４、Ｒ１〜Ｒ４を備える。Ｔｒ２０ｂ、Ｔｒ２２ｂ、Ｔｒ２４ｂ及びＴｒ２６ｂのゲートにはＦ（ＦＷ）がそれぞれ接続される。Ｔｒ２１ｂ、Ｔｒ２３ｂ、Ｔｒ２５ｂ及びＴｒ２７ｂのゲートにはＲ（ＲＶ）がそれぞれ接続される。Ｔｒ２３ｂおよびＴｒ２６ｂの一端、Ｔｒ２０ｂおよびＴｒ２５ｂの一端、Ｔｒ２２ｂおよびＴｒ２７ｂの一端、Ｔｒ２１ｂおよびＴｒ２４ｂの一端は、それぞれＣ１〜Ｃ４に接続される。Ｔｒ２０ｂおよびＴｒ２１ｂの他端、Ｔｒ２２ｂおよびＴｒ２３ｂの他端、Ｔｒ２４ｂおよびＴｒ２５ｂの他端、Ｔｒ２６ｂおよびＴｒ２７ｂの他端は、Ｒ１〜Ｒ４にそれぞれ接続される。Ｃ１〜Ｃ４は、それぞれＣＬＫ１〜ＣＬＫ４のクロック信号が供給される。また、Ｒ１〜Ｒ４は、順方向に並んだ４個のシフトレジスタ１のＲＥＦ端子がそれぞれ接続される。各トランジスタは、Ｆ、あるいはＲによってオン状態、あるいはオフ状態に制御される。図１４の構成では、スイッチアレイ３０ｂの図面縦方向の長さは、シフトレジスタ１の４個分に相当する。
【０１０９】
このようなスイッチアレイ３０ｂを設置することにより、実施例１と同様、図４に示したシフトレジスタのノードＡをハイレベルに設定するための要素回路は、ダイオード接続されたＴｒ４のみであり、従来技術と比較して、３個のトランジスタを削減することが可能となる。また、スイッチアレイ３０ｂは、複数のシフトレジスタ１に亘ってレイアウトされることになる。このため、縦方向に長いスペースを確保することができるので、横方向の幅を短くすることが可能となる。従って、表示装置の額縁の幅（図１の横方向の長さ）を短く抑えることが可能となる。このスイッチアレイ３０ｂにより、各シフトレジスタ１のＲＥＦ端子に供給するクロック信号を、このスイッチアレイ３０ｂがまとめて切り替えて転送できるため、シフトレジスタ１は比較的簡略化された回路を適用することが可能となる。
【０１１０】
［動作の説明］
本実施例の走査回路２ｂは、第１実施例、又は第２実施例と同様、双方向に対応しているため、順方向シフトと逆方向シフトの二種類の動作を行う。
【０１１１】
まず、順方向シフトの動作について説明する。順方向シフトは、図１４の図面上側から下側へ転送する動作を表す。順方向シフト時のタイミングチャートを図１６に示す。
【０１１２】
順方向シフト時は、ＦＷがハイレベル状態、ＲＶがローレベル状態をそれぞれ維持している。従って、シフトレジスタ１内部では、ＦＷがゲートに接続されているＴｒ１、及びＴｒ６はオン状態になり、ＲＶが接続されているＴｒ２、及びＴｒ８はオフ状態となっている。
【０１１３】
順方向シフト時のスタート信号は、ＳＴ１を用いる。開始のタイミングは、図１６中の期間Ｔ１であり、期間Ｔ１において、ＳＴ１はハイレベルを維持する。一方、ＳＴ２はローレベルを維持している。シフトレジスタ１（ＳＲ１）におけるＩＮ（ｎ−１）端子にＳＴ１のハイレベルが印加されると、Ｔｒ３がオン状態に遷移し、ノードＡにローレベルが印加される。また同時にＴｒ７もオン状態となるため、ノードＢにはハイレベル（実際は、ハイレベルの電位から、Ｔｒ７のしきい値電圧分低下した電圧）が入力される。
【０１１４】
次に、期間Ｔ２において、ＳＴ１がローレベルに遷移し、ＣＬＫ１がローレベルからハイレベルへ遷移すると、ブートストラップ効果によって、ノードＢの電位が上昇し、ＣＬＫ１のハイレベルが電位低下することなく、ＯＵＴへ出力される。ここで、ＯＵＴ１（シフトレジスタＳＲ１のＯＵＴ）の信号は、ゲートバスライン７（Ｇ１）に接続されているため、Ｇ１の電位もハイレベルに遷移することになる。
【０１１５】
さらに、期間Ｔ３において、ＣＬＫ１はハイレベルからローレベルへ遷移すると、ＯＵＴ１もローレベルへ遷移する。ここで、スイッチアレイ３０ｂ（ＳＡ１）のＲ１よりＣＬＫ２の信号が、ＲＥＦ端子を経由してＴｒ４へ転送されるため、ノードＡはハイレベル（実際は、ハイレベルの電位から、Ｔｒ４のしきい値電圧分低下した電圧）に遷移する。したがって、Ｔｒ１０がオン状態となり、ＯＵＴ１の電位、及びゲートバスライン７（Ｇ１）をＶＳＳへ維持することになる（リセット状態）。
【０１１６】
次に、シフトレジスタ１（ＳＲ２）の動作について説明する。シフトレジスタ１（ＳＲ１）が期間Ｔ２において出力したＯＵＴの信号は、分岐してシフトレジスタ１（ＳＲ２）のＩＮ（ｎ−１）に接続されているため、シフトレジスタ１（ＳＲ２）のＴｒ３、及びＴｒ７が共にオン状態となり、前述のシフトレジスタ１（ＳＲ１）と同様の動作を行う。そして、期間Ｔ３において、ＣＬＫ２のハイレベルは電位低下することなく、ＯＵＴ２（シフトレジスタＳＲ２のＯＵＴ）へ出力される。ＯＵＴ２は、ゲートバスライン７（Ｇ２）に接続されているため、Ｇ１と同様、ハイレベルに遷移する。
【０１１７】
さらに、期間Ｔ４において、スイッチアレイ３０ｂ（ＳＡ１）のＲ２より出力されたＣＬＫ３の信号がＲＥＦ端子を経由してＴｒ４へ転送されるため、ノードＡはハイレベル（実際は、ハイレベルの電位から、Ｔｒ４のしきい値電圧分低下した電圧）に遷移するため、Ｔｒ１０がオン状態となり、ＯＵＴ２、及びゲートバスライン７（Ｇ２）の電位をＶＳＳへ維持することになる（リセット状態）。
【０１１８】
このように、シフトレジスタ１（ＳＲｎ）のＯＵＴ（ゲートバスライン７（Ｇｎ））まで順次出力、及び転送動作が繰り返される。
【０１１９】
次に、逆方向シフト時の動作について説明する。逆方向シフト時は、図１４の図面下側から上側へ転送する動作を表す。逆方向走査時のタイミングチャートを図１７に示す。
【０１２０】
逆方向シフト時は、ＦＷがローレベル状態、ＲＶがハイレベル状態をそれぞれ維持している。従って、シフトレジスタ１内部では、ＦＷがゲートに接続されているＴｒ１、及びＴｒ６はオフ状態になり、ＲＶが接続されているＴｒ２、及びＴｒ８はオン状態となっている。
【０１２１】
逆方向シフト時のスタート信号は、ＳＴ２を用いる。開始のタイミングは、図１７中の期間Ｔ１であり、その期間、ＳＴ２はハイレベルを維持する。一方、ＳＴ１はローレベルを維持している。シフトレジスタ１（ＳＲｎ）におけるＩＮ（ｎ＋１）端子にＳＴ２のハイレベルが印加されると、Ｔｒ３がオン状態に遷移し、ノードＡにローレベルが印加される。また同時にＴｒ９もオン状態となるため、ノードＢにはハイレベル（実際は、ハイレベルの電位から、Ｔｒ９のしきい値電圧分低下した電圧）が入力される。
【０１２２】
次に、期間Ｔ２において、ＳＴ２がローレベルに遷移し、ＣＬＫ４がローレベルからハイレベルへ遷移すると、ブートストラップ効果によって、ノードＢの電位が上昇し、ＣＬＫ４のハイレベルが電位低下することなく、ＯＵＴへ出力される。ここで、ＯＵＴの信号は、ゲートバスライン７（Ｇｎ）に接続されているため、Ｇｎの電位がハイレベルに遷移することになる。
【０１２３】
そして、期間Ｔ３において、ＣＬＫ３はハイレベルからローレベルへ遷移すると、ＯＵＴもローレベルへ遷移する。ここで、スイッチアレイ３０ｂ（ＳＡｍ）のＲ４よりＣＬＫ３の信号が、ＲＥＦ端子を経由してＴｒ４へ転送されるため、ノードＡはハイレベル（実際は、ハイレベルの電位から、Ｔｒ４のしきい値電圧分低下した電圧）に遷移する。したがって、Ｔｒ１０がオン状態となり、ＯＵＴ、及びゲートバスライン７（Ｇｎ）の電位をＶＳＳに維持することになる（リセット状態）。
【０１２４】
次に、シフトレジスタ１（ＳＲｎ−１）の動作について説明する。シフトレジスタ１（ＳＲｎ）が期間Ｔ２において出力したＯＵＴの信号は、分岐してシフトレジスタ１（ＳＲｎ−１）のＩＮ（ｎ＋１）に接続されているため、シフトレジスタ１（ＳＲｎ−１）のＴｒ３、及びＴｒ７が共にオン状態となり、前述のシフトレジスタ１（ＳＲｎ）と同様の動作を行い、期間Ｔ３において、ＣＬＫ３のハイレベルは電位低下することなく、ＯＵＴへ出力される。ＯＵＴは、ゲートバスライン７（Ｇｎ−１）に接続されているため、Ｇｎと同様、ハイレベルに遷移する。
【０１２５】
さらに、期間Ｔ４において、スイッチアレイ３０ｂ（ＳＡｍ−１）のＲ３より出力されたＣＬＫ２の信号がＲＥＦ端子を経由してＴｒ４へ転送されるため、ノードＡはハイレベル（実際は、ハイレベルの電位から、Ｔｒ４のしきい値電圧分低下した電圧）に遷移する。したがって、Ｔｒ１０がオン状態となり、ＯＵＴの電位をＶＳＳへ維持することになる（リセット状態）。
【０１２６】
このように、シフトレジスタ１（ＳＲ１）のＯＵＴ（ゲートバスライン７（Ｇ１））まで順次出力、及び転送動作が繰り返される。
【０１２７】
以上説明したとおり、本実施例は、４クロック方式の走査回路を用いた場合において、実施例１と同等の効果の得られる走査回路、およびその走査回路を用いた表示装置を実現することが可能となる。
【実施例４】
【０１２８】
本発明の第４の実施例に係る表示装置は、図１、及び図２に示した構成と同じである。本実施例では、走査回路、シフトレジスタ、およびスイッチアレイの構成が第３の実施例とは異なる。
【０１２９】
図１８は、本発明の第４の実施例に係る走査回路の構成を示す図である。図１８において、走査回路２ｃは、複数のシフトレジスタ１ｃ（ＳＲ１、ＳＲ２、・・・・ＳＲｎ）と、スイッチアレイ３０ｃ（ＳＡ１、・・・・ＳＡｍ）、及び、配線群（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＳＴ１、ＳＴ２、ＦＷ、及びＲＶ）とで構成される。ゲートバスライン７は、走査回路２ｃの各々のシフトレジスタ１ｃのＯＵＴ端子に接続されており、シフトレジスタ１ｃのＯＵＴ端子からの信号が、接続されたゲートバスライン７へ転送される。
【０１３０】
第３の実施例では、ＤＲＶに入力されるクロック信号（例えばＣＬＫ１）の次の位相のクロック信号（ＣＬＫ２に相当）を、ノードＡの電位を設定する動作に利用している。これに対し、本実施例は、ＤＲＶに入力されるクロック信号（例えばＣＬＫ１）の前後のクロック信号（ＣＬＫ２とＣＬＫ４に相当）をノードＡ、及びノードＢを任意の電位に設定する信号として利用している回路に適用される。
【０１３１】
図１９は、本発明の第４の実施例に係るシフトレジスタ（単位レジスタ）の構成を示す回路図である。図１９において、図４と同一の符号は、同一物を表し、その説明を省略する。図１９のシフトレジスタ１ｃは、図４におけるＮＭＯＳトランジスタＴｒ６〜Ｔｒ９に替えて、Ｔｒ１２〜Ｔｒ１４を備える。また、端子ＴＲＧをさらに備える。
【０１３２】
ＮＭＯＳトランジスタＴｒ１２は、ゲートをＩＮ（ｎ−１）に接続し、ソースをノードＢに接続し、ドレインをＴｒ１４のソースに接続する。ＮＭＯＳトランジスタＴｒ１３は、ゲートをＩＮ（ｎ＋１）に接続し、ソースをノードＢに接続し、ドレインをＴｒ１４のソースに接続する。Ｔｒ１４は、ダイオード接続され、ドレインをＴＲＧに接続する。
【０１３３】
ここで、ＩＮ（ｎ−１）端子は、隣接するシフトレジスタ１ｃの内、上側のシフトレジスタ１ｃのＯＵＴ端子からの信号が入力される。また、ＩＮ（ｎ＋１）端子は、隣接するシフトレジスタ１ｃの内、下側のシフトレジスタ１ｃのＯＵＴ端子からの信号が入力される。また、ＤＲＶ端子には、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４のいずれかの信号がそれぞれ入力される。また、ＴＲＧ端子、及びＲＥＦ端子には、スイッチアレイ３０ｃから出力された信号が入力される。また、ＦＷ、及びＲＶは、走査回路２ｃの走査方向を規定する制御信号がそれぞれ入力される。また、ＳＴ１、ＳＴ２は、転送を開始させるためのスタート信号として、シフトレジスタ１ｃの列のＩＮ端子にそれぞれ入力される。また、ＯＵＴ端子は、シフトレジスタ１ｃの動作により、ハイレベル、あるいはローレベルの信号が出力され、ゲートバスライン７にその信号が印加される。最後に、ＶＳＳはローレベル信号と同等の一定電圧が印加される。
【０１３４】
図２０は、本実施例の第４の実施例に係るスイッチアレイの回路図である。図２０において、スイッチアレイ３０ｃは、ＮＭＯＳトランジスタＴｒ２０ｃ〜Ｔｒ２７ｃと端子Ｆ、Ｒ、Ｃ１〜Ｃ４、Ｒ１〜Ｒ４、Ｔ１〜Ｔ４を備える。Ｔｒ２０ｃ、Ｔｒ２２ｃ、Ｔｒ２４ｃ及びＴｒ２６ｃのゲートにはＦがそれぞれ接続される。Ｔｒ２１ｃ、Ｔｒ２３ｃ、Ｔｒ２５ｃ及びＴｒ２７ｃのゲートにはＲがそれぞれ接続される。Ｔｒ２４ｃおよびＴｒ２５ｃの一端、Ｔｒ２０ｃおよびＴｒ２１ｃの一端、Ｔｒ２６ｃおよびＴｒ２７ｃの一端、Ｔｒ２２ｃおよびＴｒ２３ｃの一端は、それぞれＣ１〜Ｃ４に接続される。Ｔｒ２０ｃおよびＴｒ２３ｃの他端、Ｔｒ２５ｃおよびＴｒ２６ｃの他端、Ｔｒ２１ｃおよびＴｒ２２ｃの他端、Ｔｒ２４ｃおよびＴｒ２７ｃの他端は、Ｒ１およびＴ３、Ｒ２およびＴ４、Ｒ３およびＴ１、Ｒ４およびＴ２にそれぞれ接続される。Ｃ１〜Ｃ４は、それぞれＣＬＫ１〜ＣＬＫ４のクロック信号が供給される。また、Ｒ１〜Ｒ４は、順方向に並んだそれぞれのシフトレジスタ１ｃのＲＥＦ端子が接続され、Ｔ１〜Ｔ４には、順方向に並んだそれぞれのシフトレジスタ１ｃのＴＲＧ端子が接続される。各トランジスタは、Ｆ、あるいはＲによってオン状態、あるいはオフ状態に制御される。図１８の構成では、スイッチアレイ３０ｃの図面縦方向の長さは、シフトレジスタ１ｃの４個分に相当する。
【０１３５】
このスイッチアレイ３０ｃを設置することにより、図１９に示したシフトレジスタのノードＡをハイレベルに設定するための要素回路は、ダイオード接続されたＴｒ４のみである。また、ノードＢをハイレベルに設定するための要素回路は、Ｔｒ１２、Ｔｒ１３、及びＴｒ１４で構成される。特許文献１に示した回路によれば、ノードＡ相当を駆動する要素回路は、トランジスタｔｒ６、ｔｒ７、ｔｒ１５、ｔｒ１６の４個である。また、ノードＢ相当を駆動する要素回路は、トランジスタｔｒ３、ｔｒ４、ｔｒ１１、ｔｒ１２の４個である。従って、本実施例のシフトレジスタによれば、特許文献１に示した回路と比較して、３＋１＝４個のトランジスタを削減することが出来る。
【０１３６】
また、スイッチアレイ３０ｃは、複数のシフトレジスタ１ｃに亘ってレイアウトされることになる。このため、縦方向に長いスペースを確保することができるので、横方向の幅を短くすることが可能となる。従って、表示装置の額縁の幅（図１の横方向の長さ）を短く抑えることが可能となる。このスイッチアレイ３０ｃにより、各シフトレジスタ１ｃのＴＲＧ端子、及びＲＥＦ端子に供給するクロック信号を、このスイッチアレイ３０ｃがまとめて切り替えて転送できるため、シフトレジスタ１ｃは比較的簡略化された回路を適用することが可能となる。
【０１３７】
なお、本実施例の走査回路２ｃは、第３実施例と同等の動作（図１６、図１７参照）を行うので、その説明を省略する。
【０１３８】
このように、本実施例は、第３実施例とは構成の異なる４クロック方式の走査回路に適用した場合においても、第１実施例または第２実施例と同等の効果を有する。
【０１３９】
以上説明したとおり、本実施例によれば、出力に使用するクロック信号の前後のクロック信号を利用して制御される４クロック方式の走査回路を用いた場合においても、実施例１等で説明したと同等の効果の得られる走査回路、あるいはその走査回路を用いた表示装置を実現することが可能となる。
【実施例５】
【０１４０】
本発明の第５の実施例に係る表示装置は、図１、及び図２に示した構成と同じである。また、図６に示した表示装置の画素部分についても同じ回路が適用される。本実施例では、走査回路の構成が第１実施例とは異なる。
【０１４１】
図２１は、本発明の第５の実施例に係る走査回路の構成を示す図である。図２１において、走査回路２ｄは、複数のシフトレジスタ１ｄ（ＳＲ１、ＳＲ２、・・・・ＳＲｎで表される単位レジスタ）と、複数のスイッチアレイ３０ｄ（ＳＡ１、・・・・ＳＡｎ）、及び、配線群（端子ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＳＴ１、ＳＴ２、ＦＷ、及びＲＶに接続される配線）とで構成される。ゲートバスライン７は、走査回路２ｄの各々のシフトレジスタ１ｄのＯＵＴ端子に接続されており、シフトレジスタ１ｄのＯＵＴ端子からの信号が、接続されたゲートバスライン７へ転送される。
【０１４２】
図２２は、本発明の第５の実施例に係るシフトレジスタ１ｄの構成を示す回路図である。図２２において、シフトレジスタ１ｄは、ＮＭＯＳトランジスタＴｒ１〜Ｔｒ３、Ｔｒ５、Ｔｒ１０〜Ｔｒ１３、及び端子ＩＮ（ｎ−１）、ＩＮ（ｎ＋１）、ＲＥＦ、ＴＲＧ１、ＴＲＧ２、ＤＲＶ、ＦＷ、ＲＶ、ＯＵＴ、及びＶＳＳを備える。
【０１４３】
ＮＭＯＳトランジスタＴｒ１、Ｔｒ２は、それぞれ、ゲートをＦＷ、ＲＶに接続し、ドレインをＩＮ（ｎ−１）、ＩＮ（ｎ＋１）に接続し、ソースを共通にＮＭＯＳトランジスタＴｒ３のゲートに接続する。ＮＭＯＳトランジスタＴｒ３は、ソースをＶＳＳに接続し、ドレインをノードＡとしてＮＭＯＳトランジスタＴｒ１０のゲートに接続する。
【０１４４】
ＮＭＯＳトランジスタＴｒ５は、ゲートをノードＡに接続し、ソースをＶＳＳに接続し、ドレインをノードＢとしてＮＭＯＳトランジスタＴｒ１１のゲートに接続する。
【０１４５】
ＮＭＯＳトランジスタＴｒ１０は、ソースをＶＳＳに接続し、ドレインをＯＵＴに接続する。ＮＭＯＳトランジスタＴｒ１１は、ソースをＯＵＴに接続し、ドレインを端子ＤＲＶに接続する。
【０１４６】
ＮＭＯＳトランジスタＴｒ１２は、ゲートをＩＮ（ｎ−１）に接続し、ソースを端子ＴＲＧ１に接続し、ドレインをノードＢに接続する。ＮＭＯＳトランジスタＴｒ１３は、ゲートをＩＮ（ｎ＋１）に接続し、ソースを端子ＴＲＧ１に接続し、ドレインをノードＢに接続する。
【０１４７】
このような構成のシフトレジスタ１ｄにおいて、Ｔｒ１〜Ｔｒ３、Ｔｒ１２〜Ｔｒ１３が入力回路として機能し、Ｔｒ１０、Ｔｒ１１が出力回路として機能する。
【０１４８】
また、シフトレジスタ１ｄにおいて、ＩＮ（ｎ−１）端子は、隣接するシフトレジスタ１ｄの内、上側のシフトレジスタ１ｄのＯＵＴ端子に接続される。ＩＮ（ｎ＋１）端子は、隣接するシフトレジスタ１ｄの内、下側のシフトレジスタ１ｄのＯＵＴ端子に接続される。さらに、ＤＲＶ端子には、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３のいずれかの信号がそれぞれ入力される。また、ＲＥＦ端子には、スイッチアレイ３０ｄのＲ２端子から出力された信号が入力される。さらに、ＦＷ、及びＲＶは、走査回路２ｄの走査方向を規定する制御信号がそれぞれ入力される。また、ＳＴ１、ＳＴ２は、転送を開始させるためのスタート信号として、シフトレジスタ１ｄ（ＳＲ１）のＩＮ（ｎ−１）端子、シフトレジスタ１ｄ（ＳＲｎ）のＩＮ（ｎ＋１）端子にそれぞれ入力される。さらに、ＯＵＴ端子は、シフトレジスタ１ｄの動作により、ハイレベル、あるいはローレベルの信号が出力され、ゲートバスライン７にその信号が印加される。ＶＳＳはローレベルの信号と同等の一定電圧が印加される。
【０１４９】
図２３は、本実施例のスイッチアレイ３０ｄの回路図である。図２３において、スイッチアレイ３０ｄは、ＮＭＯＳトランジスタＴｒ３０〜Ｔｒ３５と、Ｃ１〜Ｃ２端子、及びＲ１〜Ｒ３端子を備える。Ｔｒ３１、及びＴｒ３４のゲートには、Ｆ（ＦＷ）がそれぞれ接続される。また、Ｔｒ２２、及びＴｒ２５のゲートには、Ｒ（ＲＶ）がそれぞれ接続される。Ｔｒ３０、Ｔｒ３３は図２３に示したとおり、ダイオード構成となっており、それぞれ、Ｃ１端子、及びＣ２端子に接続されている。このＣ１端子、及びＣ２端子には、ＣＬＫ１〜ＣＬＫ３のいずれかのクロック信号が供給される。Ｒ１〜Ｒ３端子は、それぞれ対応するシフトレジスタ１ｄの端子に接続されている。Ｒ２端子は、シフトレジスタ１ｄのＲＥＦ端子に接続され、Ｒ１端子は、シフトレジスタ１ｄのＴＲＧ１端子、Ｒ３端子は、シフトレジスタ１ｄのＴＲＧ２端子にそれぞれ接続される。尚、図示されていないが、Ｔｒ１２のソースと、Ｔｒ１３のソースがそれぞれ共通化された構成であっても構わない。その際には、ＴＲＧ１端子とＴＲＧ２端子、及びそれぞれに接続されている配線が、短絡された構成でも構わない。
【０１５０】
本実施例のスイッチアレイ３０ｄは、クロック信号が供給されるＣ１端子、及びＣ２端子に接続されているＴｒ３０、及びＴｒ３３がダイオード接続されていることが第１実施例〜第４実施例におけるスイッチアレイ３０、３０ａ、３０ｂ、３０ｃと異なっている。クロック信号を入力するトランジスタＴｒ３０、及びＴｒ３３をダイオード接続にすることで、ノードａ、及びノードｂは、クロック信号のレベルに依らずハイレベル（ただしクロック信号がローレベルの期間は、フローティング状態）となるため、スイッチアレイ３０ｄを構成するトランジスタの内、特にオン状態となったトランジスタにかかるゲートストレスが緩和されるため、トランジスタの特性変化を防止することが可能となる。
【０１５１】
以上、ＮＭＯＳトランジスタを用いた構成について説明したが、本実施例の走査回路２ｄは、ＰＭＯＳトランジスタを用いた構成にも適用される。ただし、表示部４を構成する画素におけるスイッチトランジスタは、図１１に示すようにＰＭＯＳトランジスタ１３ａである。また、図２２のシフトレジスタ１ｄを構成する全トランジスタは、図２４に示すシフトレジスタ１ｅのように、全てＰＭＯＳトランジスタＴｒ１ａ〜Ｔｒ３ａ、Ｔｒ５ａ、Ｔｒ１０ａ〜Ｔｒ１３ａに置き換えられる。また、図２３のスイッチアレイ３０ｄを構成する全トランジスタは、図２５のスイッチアレイ３０ｅに示すように、全てＰＭＯＳトランジスタＴｒ３０ａ〜Ｔｒ３５ａに置き換えられる。さらに、ＶＳＳの代わりにＶＤＤが接続される。なお、接続形態は、図２１と同様である。
【０１５２】
以上のような構成のシフトレジスタ１ｅおよびスイッチアレイ３０ｅは、図２１で説明したと同様に動作する。ただし、全ての信号のレベルは、それぞれ図２１における信号のレベルに対し反転したレベルとされる。
【０１５３】
以上説明したとおり、本実施例のように、ＰＭＯＳトランジスタを用いた場合においても、ノードａ、及びノードｂは、クロック信号のレベルに依らずハイレベル（ただしクロック信号がローレベルの期間は、フローティング状態）となるため、スイッチアレイ３０ｅを構成するトランジスタの内、特にオン状態となったトランジスタにかかるゲートストレスが緩和されるため、トランジスタの特性変化を防止することが可能となる。
【０１５４】
[動作の説明]
本実施例の走査回路２ｄは、第１実施例〜第４実施例と同様、双方向走査に対応しているため、順方向シフトと逆方向シフトの二種類の動作を行う。
【０１５５】
まず、順方向シフトの動作について説明する。順方向シフトは、図２１の図面上側から下側へ転送する動作を表す。順方向シフト時のタイミングチャートを図７に示す。
【０１５６】
順方向シフト時は、ＦＷがハイレベル状態、ＲＶがローレベル状態をそれぞれ維持している。従って、シフトレジスタ１ｄ内部では、ＦＷがゲートに接続されているＴｒ１はオン状態になり、ＲＶが接続されているＴｒ２はオフ状態となっている。
【０１５７】
順方向シフト時のスタート信号は、ＳＴ１を用いる。開始のタイミングは、図７中の期間Ｔ１であり、期間Ｔ１において、ＳＴ１はハイレベルを維持する。一方、ＳＴ２はローレベルを維持している。シフトレジスタ１ｄ（ＳＲ１）におけるＩＮ（ｎ−１）端子にＳＴ１のハイレベルが印加されると、Ｔｒ３がオン状態に遷移し、ノードＡにローレベルが印加される。このとき、ノードＢにはスイッチアレイ３０ｄ（ＳＡ１）よりＴＲＧ１に供給されたハイレベルがＴｒ１２を経由して入力される。
【０１５８】
次に、期間Ｔ２において、ＳＴ１がローレベルに遷移し、ＣＬＫ１がローレベルからハイレベルへ遷移すると、ブートストラップ効果によって、ノードＢの電位が上昇し、ＣＬＫ１のハイレベルが電位低下することなく、ＯＵＴへ出力される。ここで、ＯＵＴ１（シフトレジスタＳＲ１のＯＵＴ）の信号は、ゲートバスライン７（Ｇ１）に接続されているため、Ｇ１の電位もハイレベルに遷移することになる。
【０１５９】
さらに、期間Ｔ３において、ＣＬＫ１はハイレベルからローレベルへ遷移すると、ＯＵＴ１もローレベルへ遷移する。ここで、スイッチアレイ３０ｄ（ＳＡ１）のＲ２よりＣＬＫ２の信号が、ＲＥＦ端子を経由してノードＡに転送されるため、ノードＡはハイレベルに遷移する。したがって、Ｔｒ１０がオン状態となり、ＯＵＴの電位、及びゲートバスライン７（Ｇ１）をＶＳＳへ維持することになる（リセット状態）。
【０１６０】
次に、シフトレジスタ１ｄ（ＳＲ２）の動作について説明する。シフトレジスタ１ｄ（ＳＲ１）が期間Ｔ２において出力したＯＵＴの信号は、分岐してシフトレジスタ１ｄ（ＳＲ２）のＩＮ（ｎ−１）に接続されているため、シフトレジスタ１ｄ（ＳＲ２）のＴｒ３、及びＴｒ１２が共にオン状態となり、前述のシフトレジスタ１ｄ（ＳＲ１）と同様の動作を行う。そして、期間Ｔ３において、ＣＬＫ２のハイレベルは電位低下することなく、ＯＵＴ２（シフトレジスタＳＲ２のＯＵＴ）へ出力される。ＯＵＴ２は、ゲートバスライン７（Ｇ２）に接続されているため、Ｇ１と同様、ハイレベルに遷移する。
【０１６１】
さらに、期間Ｔ４において、スイッチアレイ３０ｄ（ＳＡ１）のＲ２より出力されたＣＬＫ３の信号がＲＥＦ端子を経由してノードＡに転送されるため、ノードＡはハイレベルに遷移し、Ｔｒ１０がオン状態となる。その結果、ＯＵＴ２、及びゲートバスライン７（Ｇ２）の電位をＶＳＳへ維持することになる（リセット状態）。
【０１６２】
このように、シフトレジスタ１ｄ（ＳＲｎ）のＯＵＴ（ゲートバスライン７（Ｇｎ））まで順次出力、及び転送動作が繰り返される。
【０１６３】
次に、逆方向シフト時の動作について説明する。逆方向シフト時は、図２１の図面下側から上側へ転送する動作を表す。逆方向走査時のタイミングチャートを図８に示す。
【０１６４】
逆方向シフト時は、ＦＷがローレベル状態、ＲＶがハイレベル状態をそれぞれ維持している。従って、シフトレジスタ１ｄ内部では、ＦＷがゲートに接続されているＴｒ１はオフ状態になり、ＲＶが接続されているＴｒ２はオン状態となっている。
【０１６５】
逆方向シフト時のスタート信号は、ＳＴ２を用いる。開始のタイミングは、図８中の期間Ｔ１であり、その期間、ＳＴ２はハイレベルを維持する。一方、ＳＴ１はローレベルを維持している。シフトレジスタ１ｄ（ＳＲｎ）におけるＩＮ（ｎ＋１）端子にＳＴ２のハイレベルが印加されると、Ｔｒ３がオン状態に遷移し、ノードＡにローレベルが印加される。またこのとき、スイッチアレイ３０ｄ（ＳＡｎ）からＴＲＧ２に転送されたハイレベルが、Ｔｒ１３を経由してノードＢに入力される。
【０１６６】
次に、期間Ｔ２において、ＳＴ２がローレベルに遷移し、ＣＬＫ３がローレベルからハイレベルへ遷移すると、ブートストラップ効果によって、ノードＢの電位が上昇し、ＣＬＫ３のハイレベルが電位低下することなく、ＯＵＴへ出力される。ここで、ＯＵＴの信号は、ゲートバスライン７（Ｇｎ）に接続されているため、Ｇｎの電位がハイレベルに遷移することになる。
【０１６７】
そして、期間Ｔ３において、ＣＬＫ３はハイレベルからローレベルへ遷移すると、ＯＵＴもローレベルへ遷移する。ここで、スイッチアレイ３０ｄ（ＳＡｎ）のＲ２よりＣＬＫ３の信号が、ＲＥＦ端子を経由してノードＡに転送されるため、ノードＡはハイレベルに遷移する。したがって、Ｔｒ１０がオン状態となり、ＯＵＴ、及びゲートバスライン７（Ｇｎ）の電位をＶＳＳに維持することになる（リセット状態）。
【０１６８】
次に、シフトレジスタ１ｄ（ＳＲｎ−１）の動作について説明する。シフトレジスタ１ｄ（ＳＲｎ）が期間Ｔ２において出力したＯＵＴの信号は、分岐してシフトレジスタ１ｄ（ＳＲｎ−１）のＩＮ（ｎ＋１）に接続されているため、シフトレジスタ１ｄ（ＳＲｎ−１）のＴｒ３、及びＴｒ１３が共にオン状態となり、前述のシフトレジスタ１ｄ（ＳＲｎ）と同様の動作を行い、期間Ｔ３において、ＣＬＫ２のハイレベルは電位低下することなく、ＯＵＴへ出力される。ＯＵＴは、ゲートバスライン７（Ｇｎ−１）に接続されているため、Ｇｎと同様、ハイレベルに遷移する。
【０１６９】
さらに、期間Ｔ４において、スイッチアレイ３０ｄ（ＳＡｎ−１）のＲ２より出力されたＣＬＫ１の信号がＲＥＦ端子を経由してＴｒ４へ転送されるため、ノードＡはハイレベル（実際は、ハイレベルの電位から、Ｔｒ４のしきい値電圧分低下した電圧）に遷移する。したがって、Ｔｒ１０がオン状態となり、ＯＵＴの電位をＶＳＳへ維持することになる（リセット状態）。
【０１７０】
このようにして、シフトレジスタ１ｄ（ＳＲ１）のＯＵＴ（ゲートバスライン７（Ｇ１））まで順次出力、及び転送動作が繰り返される。
【０１７１】
なお、図２４、及び図２５に示したＰＭＯＳトランジスタで構成されたシフトレジスタ１ｅ、及びスイッチアレイ３０ｅの別の構成における動作については、図１２、図１３に示すように全ての信号のレベルが、それぞれ図７、図８に示す信号のレベルに対し、反転したレベルで動作する点を除いては、基本的にはＮＭＯＳトランジスタの場合と同様の動作を行う。
【０１７２】
このように、本実施例の構成、及び駆動方法によれば、走査回路を構成するトランジスタ数を削減することが可能となり、表示部４の高解像度化に伴い、画素ピッチや、シフトレジスタの図面縦方向の長さが短くなったとしても、表示装置の額縁が大きくなってしまう問題を回避することが可能となるだけでなく、スイッチアレイを構成するトランジスタのゲートストレスによる特性変化を防止することも可能となる。
【実施例６】
【０１７３】
本発明の第６の実施例に係る表示装置は、図１、及び図２に示した構成と同じである。本実施例では、走査回路の構成が第５の実施例と異なる。
【０１７４】
図２６は、本発明の第６の実施例に係る走査回路の構成を示す図である。図２６において、走査回路２ｆは、複数のシフトレジスタ１ｄ（ＳＲ１、ＳＲ２、・・・・ＳＲｎで表される単位レジスタ）と、複数のスイッチアレイ３０ｄ（ＳＡ１、・・・・ＳＡｎ）、及び、配線群（端子ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＳＴ１、ＳＴ２、ＦＷ、及びＲＶに接続される配線）とで構成される。ゲートバスライン７は、走査回路２ｆの各々のシフトレジスタ１ｄのＯＵＴ端子に接続されており、シフトレジスタ１ｄのＯＵＴ端子からの信号が、接続されたゲートバスライン７へ転送される。
【０１７５】
ここで、図中のシフトレジスタ１ｄ、及びスイッチアレイ３０ｄは、第５実施例と同じく図２２、及び図２３に示した構成でもよいし、図２４、及び図２５の構成でも構わない。
【０１７６】
なお、本実施例の走査回路２ｆは、スイッチアレイに入力されるクロック信号が４クロック方式であって第５実施例と異なるものの、シフトレジスタ１ｄのＤＲＶ端子、ＴＲＧ１端子、ＴＲＧ２端子、及びＲＥＦ端子にそれぞれ入力される信号の位相関係は、第５実施例と同等の動作であるため、その説明を省略する。
【０１７７】
以上説明したとおり、本実施例は、４クロック方式の走査回路を用いた場合において、実施例５と同等の効果が得られる走査回路、及びその走査回路を用いた表示装置を実現することが可能となる。
【実施例７】
【０１７８】
図２７は、本発明の第７の実施例に係る表示装置の構成図である。図２７において、表示装置は、絶縁基板３上に、表示部４、第１の走査回路５、第２の走査回路６、ゲートバスライン７、ソースＩＣ８、端子列９、データバスライン１０を備える。本実施例と他の実施例との違いは、第１の走査回路５、及び第２の走査回路６を備える点にある。第１の走査回路５と、第２走査回路６のそれぞれの出力部分は、ゲートバスライン７と接続されており、第１の走査回路５と、第２の走査回路６から同時に出力された信号が、接続されたゲートバスライン７に供給される構成となっている。ここで、第１の走査回路５、及び第２の走査回路６は、第１実施例から第６実施例のいずれかに記載された回路を適用することが望ましい。
【０１７９】
ここで、ゲートバスライン７には、容量成分、及び抵抗成分が負荷として介在している。このゲートバスライン７の負荷が大きくなると、例えばローレベルからハイレベルに遷移するために必要な時間も増加してしまう。しかしながら、本実施例の表示装置では、第１の走査回路５、及び第２の走査回路６が同時に両側からゲートバスライン７の負荷を駆動するように動作するので上記問題を解消することが可能となる。
【０１８０】
本実施例の表示装置は、第１実施例から第６実施例のいずれかの走査回路を有し、対応する動作がなされる。このように、本実施例の構成、及び駆動方法により、第１実施例から第４実施例のいずれかの効果を有しながらも、さらにゲートバスラインの負荷が大きくなった場合にでも適用することが可能な表示装置を提供することが可能となる。
【０１８１】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１８２】
【図１】本発明の第１の実施例に係る表示装置を示す構成図である。
【図２】本発明の第１の実施例に係る表示装置の断面図である。
【図３】本発明の第１の実施例に係る走査回路の構成を示すブロック図である。
【図４】本発明の第１の実施例に係るシフトレジスタの構成を示す回路図である。
【図５】本発明の第１の実施例に係るスイッチアレイの構成を示す回路図である。
【図６】本発明の第１の実施例に係る表示装置の画素部分の回路図である。
【図７】本発明の第１の実施例に係る順方向シフト時の走査回路の動作を示すタイミングチャートである。
【図８】本発明の第１の実施例に係る逆方向シフト時の走査回路の動作を示すタイミングチャートである。
【図９】本発明の第２の実施例に係るシフトレジスタの構成を示す回路図である。
【図１０】本発明の第２の実施例に係るスイッチアレイの構成を示す回路図である。
【図１１】本発明の第２の実施例に係る表示装置の画素部分の回路図である。
【図１２】本発明の第２の実施例に係る走査回路の順方向シフト時のタイミングチャートである。
【図１３】本発明の第２の実施例に係る走査回路の逆方向シフト時のタイミングチャートである。
【図１４】本発明の第３の実施例に係る走査回路の構成を示すブロック図である。
【図１５】本発明の第３の実施例に係るスイッチアレイの構成を示す回路図である。
【図１６】本発明の第３の実施例に係る走査回路の順方向シフト時のタイミングチャートである。
【図１７】本発明の第３の実施例に係る走査回路の逆方向シフト時のタイミングチャートである。
【図１８】本発明の第４の実施例に係る走査回路の構成を示すブロック図である。
【図１９】本発明の第４の実施例に係るシフトレジスタの構成を示す回路図である。
【図２０】本発明の第４の実施例に係るスイッチアレイの構成を示す回路図である。
【図２１】本発明の第５の実施例に係る走査回路の構成を示すブロック図である。
【図２２】本発明の第５の実施例に係るシフトレジスタの構成を示す回路図である。
【図２３】本発明の第５の実施例に係るスイッチアレイの構成を示す回路図である。
【図２４】本発明の第５の実施例に係るシフトレジスタの別の構成を示す回路図である。
【図２５】本発明の第５の実施例に係るスイッチアレイの別の構成を示す回路図である。
【図２６】本発明の第６の実施例に係る走査回路の構成を示すブロック図である。
【図２７】本発明の第７の実施例に係る表示装置を示す構成図である。
【図２８】特許文献１の平面表示装置の概略図である。
【図２９】特許文献１の３位相双方向シフトレジスタの一つの構成を示す回路図である。
【図３０】特許文献２のシフトレジスタのブロック図である。
【図３１】特許文献２のシフトレジスタで用いられるシフトレジスタ段の回路図である。
【図３２】画素ピッチと回路幅Ｌの説明を示す図である。
【符号の説明】
【０１８３】
１、１ａ、１ｃ、１ｄ、１ｅ  シフトレジスタ
２、２ｂ、２ｃ、２ｄ、２ｆ  走査回路
３  絶縁基板
４  表示部
５  第１の走査回路
６  第２の走査回路
７  ゲートバスライン
８  ソースＩＣ
９  端子列
１０  データバスライン
１１  液晶部
１２  保持容量
１３、１３ａ  スイッチトランジスタ
１４  対向基板
１５  液晶層
１６  共通配線
２０  出力回路
３０、３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ  スイッチアレイ
Ｔｒ１〜Ｔｒ１４、Ｔｒ２０〜Ｔｒ２５、Ｔｒ２０ｂ〜Ｔｒ２７ｂ、Ｔｒ２０ｃ〜Ｔｒ２７ｃ、Ｔｒ３０〜Ｔｒ３５  ＮＭＯＳトランジスタ
Ｔｒ１ａ〜Ｔｒ１１ａ、Ｔｒ２０ａ〜Ｔｒ２５ａ、Ｔｒ３０ａ〜Ｔｒ３５ａ  ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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