(57)【特許請求の範囲】
【請求項１】
入力電圧をスイッチングする第１スイッチング素子と、
上記第１スイッチング素子のオンまたはオフを制御するコンパレータと、
出力電圧を帰還した電圧と、基準電圧とを比較し、比較結果に基づき上記コンパレータにエラー電圧を出力するエラーアンプと、
上記エラーアンプから出力されるエラー電圧を調整するために、該エラー電圧により充放電するコンデンサとを備えるスイッチング電源回路において、
上記コンデンサを放電する第２スイッチング素子をさらに備え、
上記エラーアンプは、１つの差動入力および２つの出力と、上記エラー電圧を出力するエラーアンプ部と、上記帰還した電圧が上記基準電圧よりもある一定値大きくなる時に電圧を出力することで出力電圧が閾値を超えたことを検出する過電圧検出部とを有し、上記２つの出力のうち、１つの出力は上記エラーアンプ部からの上記エラー電圧を出力し、もう１つの出力は上記過電圧検出部からの上記出力電圧を出力し、
上記第２スイッチング素子は、上記過電圧検出部により上記出力電圧が上記閾値を超えたことを検出すると、オンして上記コンデンサを放電することを特徴とするスイッチング電源回路。
【請求項２】
上記エラーアンプは、上記出力電圧が閾値を超えた過電圧状態において、上記エラー電圧を遮断するスイッチング素子をさらに有することを特徴とする請求項１に記載のスイッチング電源回路。
【請求項３】
上記エラーアンプは、上記出力電圧が閾値を超えた過電圧状態において、上記エラーアンプを駆動する電流を低減するエラーアンプ駆動電流低減手段をさらに有することを特徴とする請求項１に記載のスイッチング電源回路。
【請求項４】
上記過電圧検出部は、上記閾値にヒステリシスを持たせるヒステリシス生成手段をさらに有することを特徴とする請求項１〜３のいずれか１項に記載のスイッチング電源回路。
【請求項５】
上記過電圧検出部は、上記閾値を低くするための抵抗をさらに有することを特徴とする請求項１〜４のいずれか１項に記載のスイッチング電源回路。
【請求項６】
上記過電圧検出部は、
上記エラーアンプの２つの出力のうち、上記帰還した電圧が上記基準電圧よりもある一定値大きくなる時に電圧を出力する出力に、それぞれのドレインが接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを備え、さらに、上記ＮチャネルＭＯＳトランジスタと並列に、当該ＮチャネルＭＯＳトランジスタとは別のＮチャネルＭＯＳトランジスタが接続されていることを特徴とする請求項１〜４のいずれか１項に記載のスイッチング電源回路。
【請求項７】
上記エラーアンプは、上記出力電圧が閾値を超えた過電圧状態において、上記コンデンサの放電を停止する放電停止手段をさらに有することを特徴とする請求項１〜６のいずれか１項に記載のスイッチング電源回路。
【請求項８】
上記放電停止手段は、上記閾値を変化させるための電流を流す定電流源を有し、上記エラーアンプを駆動する電流の温度特性と、上記定電流源が流す電流の温度特性とが互いに逆であることを特徴とする請求項７に記載のスイッチング電源回路。
【請求項９】
請求項１〜８のいずれか１項に記載のスイッチング電源回路を用いた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力電圧のオーバシュートを低減するスイッチング電源回路に関するものである。
【背景技術】
【０００２】
電子機器において、省エネルギ化に向け、スイッチング電源の使用や動作電圧の低電圧化が進んでいる。製品の価格の低下に伴い、いかにコストを低減化し、安定化したスイッチング電源を構成できるかが重要となっている。
【０００３】
スイッチング電源として、以下の項目が重要となっている。
・低電圧を出力可能であること
・低コスト
・出力コンデンサとして、低容量なセラミックコンデンサが使用できる。
【０００４】
スイッチング電源回路において、負荷に流れる電流の急激な変動による出力電圧の変動が発生する。例えば、負荷の電流が多く流れている状態から、ほとんど流れない状態に（例えば３Ａ→１０ｍＡ）変動するとき、出力電圧のオーバシュートが発生する。出力電圧のオーバシュートは、負荷に流れる電流の変動に対して、スイッチング電源回路の応答が遅いために発生する。また、出力電圧のオーバシュートは、スイッチング電源回路が低電圧（例えば１．２Ｖや２．５Ｖ）を出力する、及びスイッチング電源回路の出力コンデンサの容量をより低く（例えば１０μＦ、２２μＦ）すると共に特に発生しやすくなっている。
【０００５】
図１４に従来のスイッチング電源回路１００のブロック図を示す。スイッチング電源回路１００は、チョッパレギュレータ１０１を備えている。出力電圧を安定化されるためのエラーアンプ１０２とは別にもうひとつのエラーアンプ１０３を有し、出力電圧ＶＯのオーバシュートを検出し、スイッチング素子Ｍ１０１の駆動を停止している。図１４に示すように、帰還に使用するエラーアンプ１０２とカレントアンプ１０４とは別に、過電圧状態を検出するため、エラーアンプ１０３及びコンパレータ１０５を構成する事が一般的である。
【０００６】
図１４のスイッチング電源回路１００と同様に、過電圧状態を検出するものとして、特許文献１には、同期整流方式の降圧型直流−直流変換装置において、過電圧による発煙及び発火を防止するとともに、装置の小型化と変換効率の向上とを図る直流−直流変換装置が開示されている。また、特許文献２には、同期整流方式の降圧型直流−直流変換装置において、回路構成を複雑にすることなく、入力電圧の過電圧から直流−直流変換装置を保護、又は入力側の過電圧が発生することを防止する直流−直流変換装置が開示されている。
【特許文献１】特開特開平９−１１７１３１号公報（平成９年５月２日公開）
【特許文献２】特開２０００−２１７３４２号公報（２０００年８月４公開）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図１４に示す従来のスイッチング電源回路１００では、出力電圧ＶＯのオーバシュートを検出するために、チョッパレギュレータ１０１にエラーアンプ１０３が必要であり、また、通常動作時の影響を防ぐため、電圧ＶＲＥＦ１と電圧ＶＲＥＦ２に電圧差を持たし、かつエラーアンプ１０２とエラーアンプ１０３とのオフセット電圧のミスマッチ、即ちエラーアンプ１０２から出力される電圧ＶＣＯＭＰと、エラーアンプ１０３からドライブ回路へ出力される電圧との設計値に対する誤差を小さくするため、エラーアンプ１０２とエラーアンプ１０３とのサイズを大きくする必要がある。これは、上記ミスマッチが、エラーアンプ１０２及びエラーアンプ１０３を構成する素子のサイズ（ＭＯＳＦＥＴのゲート幅×ＭＯＳＦＥＴのゲート長）に依存し、上記素子のサイズを大きくすると、上記ミスマッチを小さく出来るためである。
【０００８】
また、図１４に示すチョッパレギュレータ１０１において、回路のサイズを大きくすること無く、電圧ＶＲＥＦ１と電圧ＶＲＥＦ２との間に微小な電圧差を持たす事は難しい。この理由を、図１５（ａ）及び図１５（ｂ）の回路図を参照して説明する。
【０００９】
ＩＣにおいて、抵抗のマッチング、即ち隣接する抵抗の抵抗値が、同一の値、または同じ比である事が必要となる。そのため、同じパターンを繰り返して抵抗を構成することにより、上記抵抗のマッチングを行う。例えば、長さ３０μｍで５０ｋΩとなる抵抗を２５ｋΩにするには、長さを１５μｍとするのではなく、長さ３０μｍの抵抗を２本並列に接続する。
【００１０】
図１５（ａ）及び図１５（ｂ）に示すように、例えば、３Ｖの電源ラインから電圧ＶＲＥＦ１＝０．６Ｖを出力できる回路１０６、電圧ＶＲＥＦ２＝０．６３Ｖ（電圧ＶＲＥＦ１＋５%）を出力できる回路１０７を、上記抵抗のマッチングを行った上で作成する場合について説明する。図１５（ａ）のように、電圧ＶＲＥＦ１＝０．６Ｖを出力する場合は、回路１０６は５本の抵抗で構成出来るが、図１５（ｂ）のように、電圧ＶＲＥＦ２＝０．６３Ｖを出力する場合は、並列接続の抵抗が増えるので、回路１０７は使用する抵抗が１０本となり、図１５（ａ）の回路１０６よりも多くなる。従って、図１５（ｂ）の回路１０７は、図１５（ａ）の回路１０６よりもサイズが大きくなる。
【００１１】
以上のように、回路１０７のサイズを回路１０６のサイズより大きくすること無く、電圧ＶＲＥＦ１と電圧ＶＲＥＦ２との間に微小な電圧差を持たす事は難しいので、微小なオーバシュートの検出が困難となっており、さらにミスマッチの小さいエラーアンプを追加する必要があるため、チップサイズが増大しコスト的なデメリットが大きい。
【００１２】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、低出力電圧、及び低出力コンデンサ容量で問題となる出力電圧のオーバシュートの低減を、回路の規模を大きくすること無く、かつ低コストで確実に行うスイッチング電源回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明のスイッチング電源回路は、上記課題を解決するために、入力電圧をスイッチングする第１スイッチング素子と、出力電圧を帰還した電圧と、基準電圧とを比較し、比較結果に基づき上記第１スイッチング素子のオンまたはオフを制御するエラーアンプと、上記出力電圧が閾値を超えたことを検出する過電圧検出部と、上記エラーアンプから出力されるエラー電圧を調整するために、該エラー電圧により充電され、上記過電圧検出部により上記出力電圧が上記閾値を超えたことを検出すると放電するコンデンサとを備えるスイッチング電源回路において、上記コンデンサを放電する第２スイッチング素子をさらに備え、上記エラーアンプは、上記過電圧検出部を有し、上記第２スイッチング素子は、上記過電圧検出部により上記出力電圧が上記閾値を超えたことを検出すると、オンして上記コンデンサを放電することを特徴とする。
【００１４】
上記発明によれば、過電圧、即ち出力電圧にオーバシュートが生じると、上記出力電圧を帰還した電圧が上記基準電圧よりも大きくなり、上記過電圧検出部から出力される電圧がＨＩＧＨとなる。これにより、上記第２スイッチング素子がオンし、上記コンデンサの電荷がより短時間で放電するので、上記出力電圧に生じるオーバシュートがより小さく出来る。
【００１５】
また、上記過電圧検出部の一部は、上記エラーアンプが有するエラーアンプ部と共有化している。このため、上記エラーアンプのサイズを低減でき、精度よく過電圧を検出できる。
【００１６】
上記スイッチング電源回路では、上記エラーアンプは、上記出力電圧が上記閾値を超えた過電圧状態において、上記エラー電圧を遮断する第３スイッチング素子をさらに有してもよい。
【００１７】
これにより、上記第２スイッチング素子は、上記コンデンサの放電を、より短時間で確実に行う事ができるので、上記出力電圧のオーバシュートのより高い低減効果が得られる。
【００１８】
上記スイッチング電源回路では、上記エラーアンプは、上記過電圧状態において、上記エラーアンプを駆動する電流を低減するエラーアンプ駆動電流低減手段をさらに有してもよい。
【００１９】
これにより、上記過電圧状態において、上記エラーアンプ全体の電流を低減出来る。
【００２０】
上記スイッチング電源回路では、上記過電圧検出部は、上記閾値にヒステリシスを持たせるヒステリシス生成手段をさらに有してもよい。
【００２１】
これにより、上記過電圧検出部から出力される電圧がＨＩＧＨとＬＯＷとを繰り返す場合でも、上記スイッチング電源回路が不安定な状態になることを防ぐ事が出来る。
【００２２】
上記スイッチング電源回路では、上記過電圧検出部は、上記閾値を低くする第１閾値調整手段をさらに有してもよい。
【００２３】
これにより、上記閾値を低く出来るので、上記出力電圧のオーバシュートをさらに小さく出来る。
【００２４】
上記スイッチング電源回路では、上記過電圧検出部は、上記閾値を超える前の出力電圧が、上記閾値を超えたと誤って検出する場合に、上記閾値を高くする第２閾値調整手段をさらに有してもよい。
【００２５】
これにより、上記閾値を高く出来るので、例えば上記出力電圧が大きい場合に生じる、電圧上昇がより小さいオーバシュートにより、過電圧状態であると誤判定されることを防ぐことが出来る。
【００２６】
上記スイッチング電源回路では、上記エラーアンプは、上記過電圧状態において、上記コンデンサの放電を停止する放電停止手段をさらに有してもよい。
【００２７】
これにより、上記過電圧状態において、上記第２スイッチング素子により上記コンデンサを放電し過ぎ、その後に上記コンデンサを再充電するために遅延時間を生じる事を防ぐことが出来る。
【００２８】
上記スイッチング電源回路では、上記放電停止手段は、定電流源を有し、上記エラーアンプを駆動する電流の温度特性と、上記定電流源が流す電流の温度特性とが互いに逆であってもよい。
【００２９】
これにより、上記エラーアンプの駆動電流が大きい時は上記コンデンサの充電電流が確保でき、上記定電流源が流す電流を小さくすることで、上記過電圧検出部から出力される電圧をＬＯＷにするために、上記エラーアンプから出力される電圧を低く出来る。
【００３０】
本発明の電子機器は、上記いずれかのスイッチング電源回路を備えているので、低コストと小型化とが実現できる。
【発明の効果】
【００３１】
本発明のスイッチング電源回路は、以上のように、コンデンサを放電する第２スイッチング素子をさらに備え、エラーアンプは、過電圧検出部を有し、上記第２スイッチング素子は、上記過電圧検出部により上記出力電圧が上記閾値を超えたことを検出すると、オンして上記コンデンサを放電するものである。
【００３２】
それゆえ、低出力電圧、及び低出力コンデンサ容量で問題となる出力電圧のオーバシュートの低減を、回路の規模を大きくすること無く、かつ低コストで確実に行うスイッチング電源回路を提供するを提供するという効果を奏する。
【発明を実施するための最良の形態】
【００３３】
本発明の一実施形態について、図１〜図１３及び実施例１〜実施例９に基づいて説明すれば、以下の通りである。
【００３４】
図１に本発明の実施形態に係るスイッチング電源回路１のブロック図を示す。スイッチング電源回路１は、大略的には、チョッパレギュレータ２、直流電源３、ツェナーダイオード（定電圧ダイオード）４、インダクタ５、出力コンデンサ６、分圧抵抗７、分圧抵抗８、出力端子２８、抵抗９及び位相補償コンデンサ１０を備えている。
【００３５】
チョッパレギュレータ２は、入力端子１１、チョッパレギュレータ出力端子１２、調整端子１３、補償端子１４、カレントアンプ１５、コンパレータ１６、発振器１７、インバータ１８、ＳＲフリップフロップ１９、ＮＡＮＤ回路２０、ドライブ回路２１、スイッチング素子２２、エラーアンプ２３、基準電源２４及びスイッチング素子２５を有している。また、カレントアンプ１５は、アンプ部２６及び抵抗２７を有している。
【００３６】
スイッチング電源回路１において、直流電源３の＋端子は、入力端子１１に接続され、入力端子１１は、抵抗２７の一端に接続されている。直流電源３の−端子は、電気的に接地されている。抵抗２７の一端は、さらにアンプ部２６の＋端子に接続されている。抵抗２７の他端は、アンプ部２６の−端子とスイッチング素子２２のドレインとに接続されている。アンプ部２６の出力は、コンパレータ１６の＋端子に接続されている。
【００３７】
次に、発振器１７の出力は、インバータ１８の入力とＮＡＮＤ回路２０の１つの入力とに接続されている。インバータ１８の出力は、ＳＲフリップフロップ１９の入力バーＳに接続され、コンパレータ１６の出力は、ＳＲフリップフロップ１９の入力Ｒに接続される。ＳＲフリップフロップ１９の出力バーＱは、ＮＡＮＤ回路２０の他の入力に接続されている。ＮＡＮＤ回路２０の出力は、ドライブ回路２１の入力に接続され、ドライブ回路２１の出力は、スイッチング素子２２のゲートに接続されている。スイッチング素子２２のソースは、チョッパレギュレータ出力端子１２に接続されている。
【００３８】
また、チョッパレギュレータ出力端子１２は、さらにツェナーダイオード４のカソードと、インダクタ５の一端とに接続されている。ツェナーダイオード４のアノードは、電気的に接地されている。インダクタ５の他端は、出力コンデンサ６の一端、分圧抵抗７の一端及び出力端子２８に接続されている。分圧抵抗７の他端は、分圧抵抗８の一端と調整端子１３とに接続されている。出力端子２８は、負荷２９の一端に接続されている。出力コンデンサ６の他端、分圧抵抗８の他端及び負荷２９の他端は、電気的に接地されている。
【００３９】
さらに、調整端子１３は、エラーアンプ２３の−端子に接続されている。基準電源２４の＋端子は、エラーアンプ２３の＋端子に接続され、基準電源２４の−端子は、電気的に接地されている。
【００４０】
さらに、エラーアンプ２３のＶＣＯＭＰ出力は、コンパレータ１６の−端子、補償端子１４及びスイッチング素子２５のドレインに接続されている。エラーアンプ２３のＯＶＰ出力は、スイッチング素子２５のゲートに接続されている。スイッチング素子２５のソースは、電気的に接地されている。
【００４１】
さらに、補償端子１４は、抵抗９の一端に接続され、抵抗９の他端は、位相補償コンデンサ１０の一端に接続されている。そして、位相補償コンデンサ１０の他端は、電気的に接地されている。
【００４２】
スイッチング電源回路１において、直流電源３から出力される電圧ＶＩＮが、入力端子１１に入力され、チョッパレギュレータ出力端子１２からチョッパレギュレータ出力電圧ＶＯＵＴが出力される。チョッパレギュレータ出力電圧ＶＯＵＴは、ツェナーダイオード４によりツェナー電圧Ｖｚとなり、さらにインダクタ５と出力コンデンサ６とにより平滑化され、出力電圧ＶＯとして、出力端子２８から出力される。
【００４３】
図２に、スイッチング電源回路１における各出力電圧のタイミングチャートを示す。エラーアンプ２３のＶＣＯＭＰ出力から出力される電圧ＶＣＯＭＰは、出力電圧ＶＯを帰還し、エラーアンプ２３で増幅したものである。また、電圧ＶＣＲＲは、スイッチング素子２２に流れる電流を抵抗２７によって変換した電圧をアンプ部２６で増幅することにより得られる電圧である。発振器１７から出力されるパルス電圧ＶＯＳＣの立下りにてスイッチング素子２２がオンする。また、電圧ＶＣＲＲが電圧ＶＣＯＭＰを超えるか否かをコンパレータ１６で比較し、超えた場合にＳＲフリップフロップ１９の入力ＲをＨＩＧＨにすることにより、スイッチング素子２２をオフしている。また、パルス電圧ＶＯＳＣの発振周波数としては、１００ＫＨｚ〜４ＭＨｚ程度が一般的である。
【００４４】
なお、エラーアンプ２３のオフセット電圧のミスマッチ、即ち電圧ＶＣＯＭＰの設計値に対する誤差を小さくするため、エラーアンプ２３のサイズを大きくする必要がある。このため、後述する図４において、ＮチャネルＭＯＳトランジスタＭ３、Ｍ４、及びＰチャネルＭＯＳトランジスタＭ５、Ｍ６のサイズを大きくする必要がある。
【００４５】
補償端子１４には、抵抗９と位相補償コンデンサ１０とを直列に接続したものが接続されている。抵抗９と位相補償コンデンサ１０とは、スイッチング電源回路１に構成される帰還回路３０の動作の安定を確保するためのコンデンサである。帰還回路３０は、分圧抵抗７、分圧抵抗８、調整端子１３、コンパレータ１６、エラーアンプ２３及び基準電源２４から構成される。通常、抵抗９の定数としては１ｋΩ〜５０ｋΩ、また位相補償コンデンサ１０の定数としては１ｎＦ〜１００ｎＦ程度の定数が用いられる。
【００４６】
図３は、負荷２９に流れる電流の電流値が急激に変化した時のタイミングチャートである。図３（ａ）は、負荷２９に流れる電流（以降、負荷電流と称する）のタイミングチャートである。図３（ｂ）は、オーバシュート対策をしていない従来のスイッチング電源回路１００における、電圧ＶＣＯＭＰと電圧ＶＣＲＲとのタイミングチャートであり、図３（ｃ）は、従来のスイッチング電源回路１００における出力電圧ＶＯのタイミングチャートである。図３（ｄ）は、本発明の実施形態に係るスイッチング電源回路１における、電圧ＶＣＯＭＰと電圧ＶＣＲＲとのタイミングチャートであり、図３（ｅ）は、本発明の実施形態に係るスイッチング電源回路１における出力電圧ＶＯのタイミングチャートである。
【００４７】
エラーアンプのゲイン、回路消費電流、回路サイズの低減を考慮すると、エラーアンプ１０２とエラーアンプ２３との出力電流能力、即ち出力可能な電流の最大値を１００μＡ程度にするのが妥当であるが、１００μＡ程度の出力電流能力では、位相補償コンデンサ１０８及び位相補償コンデンサ１０を急激に放電する事が出来ない。
【００４８】
このため、従来のスイッチング電源回路１００においては、図３（ａ）に示すように時刻Ｔ１において負荷電流が０になると、図３（ｃ）に示すように、時刻Ｔ２から出力電圧ＶＯが上昇しているにもかかわらず、図３（ｂ）に示すように、電圧ＶＣＯＭＰが低下しない。このため、電圧ＶＣＲＲのパルス幅が狭くならないので、スイッチング素子Ｍ１０１がオンする時の、チョッパレギュレータ出力電圧ＶＯＵＴのパルス幅を狭く出来ず、その結果、出力電圧ＶＯのオーバシュートを低減出来ない。
【００４９】
これに対して、本発明の実施形態に係るスイッチング電源回路１においては、図３（ｅ）に示すように、時刻Ｔ２において出力電圧ＶＯのオーバシュートを検出した際に、エラーアンプ２３のＯＶＰ出力から出力される電圧ＶＯＶＰをＨＩＧＨにする。
【００５０】
これにより、スイッチング素子２５をオンして、位相補償コンデンサ１０を放電するので、図３（ｄ）に示すように急激に電圧ＶＣＯＭＰを低下させる。その結果、電圧ＶＣＲＲのパルス幅を狭く出来るので、図３（ｄ）に示すように、スイッチング素子２２がオンする時の、チョッパレギュレータ出力電圧ＶＯＵＴのパルス幅を狭く出来、出力電圧ＶＯのオーバシュートを低減出来る。
【００５１】
以下に、図１のエラーアンプ２３の内部における回路構成について、実施例１〜実施例９及び図４〜図１３に基づいて説明する。実施例１〜実施例７に記載の、エラーアンプ３１、３９、４０、４１、４２、４３、及び４５は、いずれもエラーアンプ２３に用いることが出来る。
【００５２】
〔実施例１〕
図４に、本実施例１に係るエラーアンプ３１の回路図を示す。エラーアンプ３１は、抵抗Ｒ１〜Ｒ３、ＮチャネルＭＯＳトランジスタＭ１〜Ｍ４、Ｍ９、Ｍ１０、Ｍ１３及びＭ１４、ＰチャネルＭＯＳトランジスタＭ５〜Ｍ８、Ｍ１１及びＭ１２、電源端子３２、調整端子３３、基準端子３４、補償端子３５並びにＯＶＰ端子３６を有している。
【００５３】
エラーアンプ３１では、抵抗Ｒ１、ＮチャネルＭＯＳトランジスタＭ１及びＮチャネルＭＯＳトランジスタＭ２により、エラーアンプの駆動電流を決定する。また、ＭＯＳトランジスタＭ３〜Ｍ１０、抵抗Ｒ２及び抵抗Ｒ３によりエラーアンプ部３７を構成する。さらに、ＭＯＳトランジスタＭ１１〜Ｍ１４により過電圧検出部３８を構成する。
【００５４】
以下に、エラーアンプ３１内部における接続について説明する。まず、電源端子３２は、エラーアンプ３１の外部から電圧ＶＤＤが供給される。エラーアンプ３１では、電圧ＶＤＤを内部定電圧として使用する。電源端子３２は、抵抗Ｒ１の一端、並びにＰチャネルＭＯＳトランジスタＭ５〜Ｍ８、Ｍ１１及びＭ１２のソースに接続されている。
【００５５】
抵抗Ｒ１の他端は、ＮチャネルＭＯＳトランジスタＭ１のドレインと、ＮチャネルＭＯＳトランジスタＭ１のゲートとに接続され、ＮチャネルＭＯＳトランジスタＭ１のゲートは、ＮチャネルＭＯＳトランジスタＭ２のゲートに接続されている。ＮチャネルＭＯＳトランジスタＭ１と、ＮチャネルＭＯＳトランジスタＭ２とのソースは、電気的に接地されている。ＮチャネルＭＯＳトランジスタＭ１と、ＮチャネルＭＯＳトランジスタＭ２とは、カレントミラー回路を構成している。
【００５６】
ＮチャネルＭＯＳトランジスタＭ２のドレインは、ＮチャネルＭＯＳトランジスタＭ３とＮチャネルＭＯＳトランジスタＭ４とのソースに接続されている。ＮチャネルＭＯＳトランジスタＭ３のゲートは調整端子３３に接続され、ＮチャネルＭＯＳトランジスタＭ４のゲートは基準端子３４に接続されている。
【００５７】
ＮチャネルＭＯＳトランジスタＭ３のドレインは、ＰチャネルＭＯＳトランジスタＭ５のドレイン、抵抗Ｒ２の一端、ＰチャネルＭＯＳトランジスタＭ７のゲート及びＰチャネルＭＯＳトランジスタＭ１２のゲートに接続されている。また、ＮチャネルＭＯＳトランジスタＭ４のドレインは、ＰチャネルＭＯＳトランジスタＭ６のドレイン、抵抗Ｒ３の一端、ＰチャネルＭＯＳトランジスタＭ８のゲート及びＰチャネルＭＯＳトランジスタＭ１１のゲートに接続されている。さらに、抵抗Ｒ２の他端、抵抗Ｒ３の他端、ＰチャネルＭＯＳトランジスタＭ５のゲート及びＰチャネルＭＯＳトランジスタＭ６のゲートは、電気的に接続されている。
【００５８】
ＰチャネルＭＯＳトランジスタＭ７のドレインは、ＮチャネルＭＯＳトランジスタＭ９のドレインと、ＮチャネルＭＯＳトランジスタＭ９のゲートとに接続され、ＮチャネルＭＯＳトランジスタＭ９のゲートは、ＮチャネルＭＯＳトランジスタＭ１０のゲートに接続されている。また、ＮチャネルＭＯＳトランジスタＭ９と、ＮチャネルＭＯＳトランジスタＭ１０とのソースは、電気的に接地されている。ＮチャネルＭＯＳトランジスタＭ９と、ＮチャネルＭＯＳトランジスタＭ１０とは、カレントミラー回路を構成している。さらに、ＰチャネルＭＯＳトランジスタＭ８とＮチャネルＭＯＳトランジスタＭ１０とのドレインは、補償端子３５に接続されている。
【００５９】
ＰチャネルＭＯＳトランジスタＭ１１のドレインは、ＮチャネルＭＯＳトランジスタＭ１３のドレインと、ＮチャネルＭＯＳトランジスタＭ１３のゲートとに接続され、ＮチャネルＭＯＳトランジスタＭ１３のゲートは、ＮチャネルＭＯＳトランジスタＭ１４のゲートに接続されている。また、ＮチャネルＭＯＳトランジスタＭ１３と、ＮチャネルＭＯＳトランジスタＭ１４とのソースは、電気的に接地されている。ＮチャネルＭＯＳトランジスタＭ１３と、ＮチャネルＭＯＳトランジスタＭ１４とは、カレントミラー回路を構成している。さらに、ＰチャネルＭＯＳトランジスタＭ１２とＮチャネルＭＯＳトランジスタＭ１４とのドレインは、ＯＶＰ端子３６に接続されている。
【００６０】
調整端子３３は、図１のスイッチング電源回路１における調整端子１３に接続され、出力電圧ＶＯを分圧抵抗７と分圧抵抗８とにより分圧した電圧ＶＡＤＪが入力される。
【００６１】
基準端子３４は、図１のスイッチング電源回路１における基準電源２４の＋端子に接続され、基準電圧ＶＲＥＦが入力される。
【００６２】
補償端子３５は、ＶＣＯＭＰ出力端子であり、コンパレータ１６の−端子、補償端子１４及びスイッチング素子２５のドレインに電圧ＶＣＯＭＰを出力する。
【００６３】
ＯＶＰ端子３６は、ＯＶＰ出力端子であり、スイッチング素子２５のゲートに電圧ＶＯＶＰを出力する。
【００６４】
図１のスイッチング電源回路１において、出力電圧ＶＯが上昇し、電圧ＶＡＤＪが基準電圧ＶＲＥＦよりも大きくなると、ＰチャネルＭＯＳトランジスタＭ７のドレイン−ソース間の電流値が増加し、これによりＮチャネルＭＯＳトランジスタＭ１０のドレイン−ソース間の電流値が増加する。その結果、補償端子１４及び抵抗９を介して補償端子３５に接続されている位相補償コンデンサ１０が放電され、電圧ＶＣＯＭＰが低下する。
【００６５】
逆に出力電圧ＶＯが低下し、電圧ＶＡＤＪが基準電圧ＶＲＥＦよりも小さくなると、ＰチャネルＭＯＳトランジスタＭ８のドレイン−ソース間の電流値が増加する。その結果、位相補償コンデンサ１０が充電され、電圧ＶＣＯＭＰが上昇する。
【００６６】
位相補償コンデンサ１０の充電及び放電を行うため、エラーアンプ部３７が有する、ＰチャネルＭＯＳトランジスタＭ８及びＮチャネルＭＯＳトランジスタＭ１０は、数１００μＡ程度の電流を駆動する能力を持つ。即ち、ＰチャネルＭＯＳトランジスタＭ８及びＮチャネルＭＯＳトランジスタＭ１０は、ドレイン−ソース間に数１００μＡ程度の電流を流すことが出来る。
【００６７】
一方、過電圧検出部３８が有する、ＰチャネルＭＯＳトランジスタＭ１２及びＮチャネルＭＯＳトランジスタＭ１４には、数１００μＡ程度の電流を駆動する能力は必要ない。従って、ＰチャネルＭＯＳトランジスタＭ１２は、ＰチャネルＭＯＳトランジスタＭ８と比較して、サイズの小さな素子で構成できる。同様に、ＮチャネルＭＯＳトランジスタＭ１４は、ＮチャネルＭＯＳトランジスタＭ１０と比較してサイズの小さな素子で構成できる。
【００６８】
過電圧状態、即ち出力電圧ＶＯにオーバシュートが生じている状態では、電圧ＶＡＤＪが基準電圧ＶＲＥＦよりも大きくなり、ＰチャネルＭＯＳトランジスタＭ１２のドレイン−ソース間の電流値が、ＮチャネルＭＯＳトランジスタＭ１４のドレイン−ソース間の電流値よりも大きくなる。これにより、ＯＶＰ端子３６から出力される電圧ＶＯＶＰがＨＩＧＨとなり、過電圧状態が検出される。
【００６９】
過電圧検出部３８により行う過電圧状態の検出において、ＭＯＳトランジスタＭ３〜Ｍ６、抵抗Ｒ２及び抵抗Ｒ３は、エラーアンプ部３７と共有化している。このため、エラーアンプ３１のサイズを低減でき、精度よく過電圧状態を検出できる。
【００７０】
〔実施例２〕
図５に、本実施例２に係るエラーアンプ３９の回路図を示す。エラーアンプ３９は、実施例１のエラーアンプ３１に、ＰチャネルＭＯＳトランジスタＭ１５を追加したものである。
【００７１】
ＰチャネルＭＯＳトランジスタＭ１５のソースは、電源端子３２に接続されている。また、実施例１において、電源端子３２に接続されていたＰチャネルＭＯＳトランジスタＭ８のソースは、ＰチャネルＭＯＳトランジスタＭ１５のドレインに接続される。
【００７２】
実施例１のエラーアンプ３１において、過電圧状態を検知すると、電圧ＶＯＶＰはＨＩＧＨとなり、図１のスイッチング電源回路１において、位相補償コンデンサ１０に蓄えられている電荷を、スイッチング素子２５により放電する。
【００７３】
しかし、ＰチャネルＭＯＳトランジスタＭ８のドレイン−ソース間に電流が流れていると、この電流が流れていない時に比べて、位相補償コンデンサ１０に蓄えられている電荷を放電するのに要する時間が長くなる。従って、電圧ＶＣＲＲのパルス幅を狭くし、チョッパレギュレータ出力電圧ＶＯＵＴのパルス幅を狭くするまでに要する時間が長くなり、その結果、出力電圧ＶＯのオーバシュートの低減効果が弱くなる。
【００７４】
本実施例２のエラーアンプ３９は、過電圧状態の検出時に、ＨＩＧＨである電圧ＶＯＶＰによりＰチャネルＭＯＳトランジスタＭ１５がオフし、これによりＰチャネルＭＯＳトランジスタＭ８のドレイン−ソース間に流れる電流を０にする。従って、エラーアンプ３９は、図１のスイッチング素子２５による位相補償コンデンサ１０の放電を、エラーアンプ３１より短時間で確実に行う事ができるので、エラーアンプ３１より高い出力電圧ＶＯのオーバシュートの低減効果が得られる。
【００７５】
〔実施例３〕
図６に、本実施例３に係るエラーアンプ４０の回路図を示す。エラーアンプ４０は、実施例１のエラーアンプ３１に、ＮチャネルＭＯＳトランジスタＭ１６、ＰチャネルＭＯＳトランジスタＭ１７及び抵抗Ｒ４を追加したものである。
【００７６】
ＰチャネルＭＯＳトランジスタＭ１７のソースは、電源端子３２に接続され、ＰチャネルＭＯＳトランジスタＭ１７のゲートは、ＮチャネルＭＯＳトランジスタＭ３のドレインに接続されている。また、ＰチャネルＭＯＳトランジスタＭ１７のドレインは、ＮチャネルＭＯＳトランジスタＭ１６のドレインと、ＮチャネルＭＯＳトランジスタＭ２のソースとに接続されている。さらに、ＮチャネルＭＯＳトランジスタＭ１６のゲートは、ＮチャネルＭＯＳトランジスタＭ１３のゲートに接続されている。そして、実施例１において、電気的に接地されていたＮチャネルＭＯＳトランジスタＭ２のソースは、抵抗Ｒ４の一端に接続され、抵抗Ｒ４の他端は、電気的に接地されている。
【００７７】
通常時、即ち過電圧状態でない時、ＮチャネルＭＯＳトランジスタＭ２のドレイン−ソース間に流れる電流は、ＶＤＤ／Ｒ１となる。これは、上述したように、ＮチャネルＭＯＳトランジスタＭ１と、ＮチャネルＭＯＳトランジスタＭ２とが、カレントミラー回路を構成しているためである。
【００７８】
この時、ＮチャネルＭＯＳトランジスタＭ１６はオンし、ＮチャネルＭＯＳトランジスタＭ１６のドレイン電位と、ＮチャネルＭＯＳトランジスタＭ１６のソース電位は、ほぼ０Ｖとなる。
【００７９】
過電圧状態では、ＮチャネルＭＯＳトランジスタＭ１６がオフし、電源端子３２→ＰチャネルＭＯＳトランジスタＭ１７のドレイン−ソース間→抵抗Ｒ４→ＧＮＤの経路で電流が流れる。抵抗Ｒ４の電圧降下により、ＮチャネルＭＯＳトランジスタＭ２のゲート−ソース間電圧が低下するので、ＮチャネルＭＯＳトランジスタＭ２のドレイン−ソース間に流れる電流は、通常時のＶＤＤ／Ｒ１から減少する。
【００８０】
ＰチャネルＭＯＳトランジスタＭ７のドレイン−ソース間の電流値は、ＮチャネルＭＯＳトランジスタＭ２のドレイン−ソース間の電流値を増幅することにより得られるため、ＮチャネルＭＯＳトランジスタＭ２のドレイン−ソース間の電流を低減する事により、エラーアンプ４０全体の電流を低減出来る。
【００８１】
なお、過電圧状態では、電圧ＶＡＤＪと基準電圧ＶＲＥＦとの電位差が大きく、ＮチャネルＭＯＳトランジスタＭ３のドレイン−ソース間の電流は、ＮチャネルＭＯＳトランジスタＭ２のドレイン−ソース間の電流と等しくなる。この結果、ＮチャネルＭＯＳトランジスタＭ４のドレイン−ソース間の電流はほぼ０となるので、ＰチャネルＭＯＳトランジスタＭ７のドレイン−ソース間の電流は、ＮチャネルＭＯＳトランジスタＭ３のドレイン−ソース間の電流が増倍されたものとなる。
【００８２】
これは、過電圧状態では電圧ＶＡＤＪが高いため、ＮチャネルＭＯＳトランジスタＭ３、Ｍ４のソース電位が高くなることに起因する。ＮチャネルＭＯＳトランジスタＭ４のゲート電圧は０にはならないが、ＮチャネルＭＯＳトランジスタＭ４のゲート−ソース間電圧が、ＮチャネルＭＯＳトランジスタＭ４のスレッシュ電圧よりも小さくなれば、ＮチャネルＭＯＳトランジスタＭ４のドレイン−ソース間の電流はほぼ０となる。
【００８３】
従って、ＰチャネルＭＯＳトランジスタＭ７のドレイン−ソース間の電流値は、ＮチャネルＭＯＳトランジスタＭ２のドレイン−ソース間の電流値の１０倍程度となる。このため、エラーアンプ４０全体の電流を低減する効果に関して、ＰチャネルＭＯＳトランジスタＭ７のドレイン−ソース間の電流を低減する効果が占める割合が大きい。
【００８４】
以上のように、本実施例３のエラーアンプ４０では、過電流状態において、電源端子３２→ＰチャネルＭＯＳトランジスタＭ１７のドレイン−ソース間→抵抗Ｒ４→ＧＮＤの経路で電流を流す事により、エラーアンプ４０全体の消費電流を低減する。エラーアンプ４０は、ゲインを上げるために数１０μＡ〜１００μＡ程度の電流が必要だが、過電流状態において、ゲインは必要ない為、エラーアンプ部３７の電流を低減することにより、エラーアンプ４０全体の消費電流の低減を行う事ができる。
【００８５】
〔実施例４〕
図７に、本実施例４に係るエラーアンプ４１の回路図を示す。エラーアンプ４１は、実施例１のエラーアンプ３１に、ＰチャネルＭＯＳトランジスタＭ１８、ＰチャネルＭＯＳトランジスタＭ１９及びバッファＢを追加したものである。
【００８６】
ＰチャネルＭＯＳトランジスタＭ１８のソースは、電源端子３２に接続され、ＰチャネルＭＯＳトランジスタＭ１８のゲートは、ＮチャネルＭＯＳトランジスタＭ３のドレインに接続されている。また、ＰチャネルＭＯＳトランジスタＭ１８のドレインは、ＰチャネルＭＯＳトランジスタＭ１９のソースに接続されている。さらに、ＰチャネルＭＯＳトランジスタＭ１９のドレインは、ＯＶＰ端子３６に接続されている。そして、バッファＢの入力は、ＯＶＰ端子３６に接続され、バッファＢの出力は、ＰチャネルＭＯＳトランジスタＭ１９のゲートに接続されている。
【００８７】
電圧ＶＯＶＰがＨＩＧＨとなった時、ＰチャネルＭＯＳトランジスタＭ１９をオンする事により、ＰチャネルＭＯＳトランジスタＭ１８のドレイン−ソース間に電流を流し、電圧ＶＯＶＰがＨＩＧＨとなる電圧ＶＡＤＪの閾値を低下させる。この閾値の低下により、図８に示すヒステリシスが構成できる。
【００８８】
図８に電圧ＶＡＤＪと電圧ＶＯＶＰとの特性におけるヒステリシスを示す。電圧ＶＡＤＪが閾値Ｖ１を越えると電圧ＶＯＶＰがＶＤＤ（ＨＩＧＨ）となる。電圧ＶＯＶＰがＶＤＤ（ＨＩＧＨ）となる事で、電圧ＶＡＤＪの閾値が、Ｖ１→Ｖ２に変化する。電圧ＶＡＤＪが低下し、閾値Ｖ２よりも小さくなる事で電圧ＶＯＶＰが０（ＬＯＷ）となる。
【００８９】
出力電圧ＶＯが閾値Ｖ１近辺になる場合、電圧ＶＯＶＰがＨＩＧＨとＬＯＷとを繰り返し不安定な状態になる可能性があるが、エラーアンプ４１では、電圧ＶＡＤＪと電圧ＶＯＶＰとの特性においてヒステリシスを設けることにより、不安定な状態になることを防ぐ事が出来る。
【００９０】
〔実施例５〕
図９に、本実施例５に係るエラーアンプ４２の回路図を示す。エラーアンプ４２は、実施例１のエラーアンプ３１に、抵抗Ｒ５を追加したものである。
【００９１】
抵抗Ｒ５の一端は、電気的に接地されている。また、実施例１において、電気的に接地されていたＮチャネルＭＯＳトランジスタＭ１４のソースは、抵抗Ｒ５の他端に接続される。
【００９２】
ＮチャネルＭＯＳトランジスタＭ１４のドレイン−ソース間の電流が、ＰチャネルＭＯＳトランジスタＭ１２のドレイン−ソース間の電流よりも小さくなると、電圧ＶＯＶＰがＨＩＧＨとなり、過電圧状態を検知する。抵抗Ｒ５を追加することにより、ＮチャネルＭＯＳトランジスタＭ１４のドレイン−ソース間に流れる電流を小さくし、電圧ＶＯＶＰがＨＩＧＨとなる閾値を低く出来る。これにより出力電圧ＶＯのオーバシュートをさらに低減出来る。
【００９３】
〔実施例６〕
図１０に、本実施例６に係るエラーアンプ４３の回路図を示す。エラーアンプ４３は、実施例１のエラーアンプ３１に、ＮチャネルＭＯＳトランジスタＭ２０とＣＯＮＴ端子４４とを追加したものである。
【００９４】
ＮチャネルＭＯＳトランジスタＭ２０のソースは、ＮチャネルＭＯＳトランジスタＭ１４のソースに接続され、ＮチャネルＭＯＳトランジスタＭ２０のドレインは、ＮチャネルＭＯＳトランジスタＭ１４のドレインに接続されている。また、ＮチャネルＭＯＳトランジスタＭ２０のゲートは、ＣＯＮＴ端子４４に接続されている。
【００９５】
ＮチャネルＭＯＳトランジスタＭ２０のゲートに、ＣＯＮＴ端子からＨＩＧＨの電圧を入力し、ＮチャネルＭＯＳトランジスタＭ２０をオンする事により、ＯＶＰ端子３６−ＧＮＤ間に流れる電流がより大きくなる。その結果、ＯＶＰ端子３６−ＧＮＤ間に流れる電流が、ＰチャネルＭＯＳトランジスタＭ１２のドレイン−ソース間の電流よりも小さくなると、電圧ＶＯＶＰがＨＩＧＨとなるので、電圧ＶＯＶＰがＨＩＧＨとなる閾値を高くできる。
【００９６】
出力電圧ＶＯが小さい場合は、オーバシュートによる電圧上昇が大きいが、出力電圧ＶＯが大きい場合、オーバシュートによる電圧上昇がより小さくなる。ＣＯＮＴ端子からＨＩＧＨの電圧を入力する事により、電圧ＶＯＶＰがＨＩＧＨとなる閾値を高く出来るので、例えば出力電圧ＶＯが大きい場合に生じる、電圧上昇がより小さいオーバシュートにより、過電圧状態であると誤判定されることを防ぐことが出来る。
【００９７】
〔実施例７〕
図１１に、本実施例７に係るエラーアンプ４５の回路図を示す。エラーアンプ４５は、実施例１のエラーアンプ３１に、ＮチャネルＭＯＳトランジスタＭ２１、ＮチャネルＭＯＳトランジスタＭ２２及び定電流源Ｉ１を追加したものである。
【００９８】
定電流源Ｉ１の入力は、電源端子３２に接続され、定電流源Ｉ１の出力は、ＮチャネルＭＯＳトランジスタＭ２１のドレインと、ＮチャネルＭＯＳトランジスタＭ２２のゲートとに接続されている。また、ＮチャネルＭＯＳトランジスタＭ２１のゲートは、補償端子３５に接続されている。さらに、ＮチャネルＭＯＳトランジスタＭ２２のドレインは、ＯＶＰ端子３６に接続されている。そして、ＮチャネルＭＯＳトランジスタＭ２１のソースと、ＮチャネルＭＯＳトランジスタＭ２２のソースとは、電気的に接地されている。
【００９９】
図１のスイッチング電源回路１において、負荷電流を大きくするためには、位相補償コンデンサ１０を充電し、電圧ＶＣＯＭＰを上昇させる必要がある。しかし、過電圧状態において、スイッチング素子２５により位相補償コンデンサ１０を放電し過ぎると、再度負荷電流を大きくするために位相補償コンデンサ１０を再充電するための遅延時間を生じる。図１１のエラーアンプ４５において、補償端子３５の電位、即ち電圧ＶＣＯＭＰが、ＮチャネルＭＯＳトランジスタＭ２１のゲート電位以下になった時、ＮチャネルＭＯＳトランジスタＭ２２がオンし、電圧ＶＯＶＰがＬＯＷとなるので、スイッチング素子２５による位相補償コンデンサ１０の放電が停止する。この動作により位相補償コンデンサ１０の過放電を防ぐ事ができる。
【０１００】
〔実施例８〕
図１１のエラーアンプ４５において、定電流源Ｉ１として図１２に示す定電流源４６を用いることで実現できる。
【０１０１】
定電流源４６は、ＰチャネルＭＯＳトランジスタＭ２３、ＰチャネルＭＯＳトランジスタＭ２４及び抵抗Ｒ６を有している。
【０１０２】
ＰチャネルＭＯＳトランジスタＭ２３のソースと、ＰチャネルＭＯＳトランジスタＭ２４のソースとは、電源端子３２に接続されている。ＰチャネルＭＯＳトランジスタＭ２３のゲートと、ＰチャネルＭＯＳトランジスタＭ２４のゲートとは、ＰチャネルＭＯＳトランジスタＭ２３のドレインに接続され、ＰチャネルＭＯＳトランジスタＭ２３のドレインは、抵抗Ｒ６の一端に接続されている。抵抗Ｒ６の他端は、電気的に接地されている。
【０１０３】
以上のように定電流源４６を構成することにより、ＰチャネルＭＯＳトランジスタＭ２４のドレインから定電流Ｉ１を出力することが出来る。
【０１０４】
エラーアンプ部３７が有するＮチャネルＭＯＳトランジスタＭ２のドレイン−ソース間に流れる定電流Ｉ２の温度特性が正ならば、定電流Ｉ１は負の温度特性を有する。ＭＯＳトランジスタの電流の温度特性は、主にＭＯＳの実効電圧、即ち（ＭＯＳトランジスタのゲート−ソース間電圧）−（ＭＯＳトランジスタのスレッシュ電圧）に依存し、図１２の回路構成にて、抵抗Ｒ６、及びＰチャネルＭＯＳトランジスタＭ２３とＰチャネルＭＯＳトランジスタＭ２４とのアスペクト比を調整し、定電流Ｉ１と定電流Ｉ２とが互いに逆の温度特性となる様に調整する。
【０１０５】
なお、上記アスペクト比は、ＭＯＳＦＥＴのゲート幅をＭＯＳＦＥＴのゲート長で割ることにより求められる。
【０１０６】
位相補償コンデンサ１０の充電電流は、実施例１に記載のエラーアンプの駆動電流と正の相関がある。上記エラーアンプの駆動電流が大きい時は位相補償コンデンサ１０の充電電流が確保でき、その結果、電圧ＶＣＯＭＰを小さくできる。定電流源４６において定電流源Ｉ１が流す電流を小さくすることで、電圧ＶＯＶＰをＬＯＷにするために、ＮチャネルＭＯＳトランジスタＭ２１のゲートに印加する電圧ＶＣＯＭＰを低く出来る。
【０１０７】
〔実施例９〕
本実施例９では、実施例１〜８に記載のエラーアンプを、エラーアンプ２３に用いたスイッチング電源回路１を搭載する電子機器全般が挙げられる。例えば、汎用電源を用いるが、特に低コストと小型化とが必要な、次に示す機器が挙げられる。
・カーオーディオなどの車載機器
・液晶テレビ・テレビ、ＤＶＤビデオなどのＡＶ機器
・ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＤＶＤなどのパソコン周辺機器
・携帯電話液晶画面バックライト用ＬＥＤドライバ
本実施例９に係る電子機器の一例として、図１３にＳＣＳＩサブシステム４７のブロック図を示す。図１３において、ＣＰＵ４８は、システムの中央演算処理装置である。ＣＰＵ４８の演算処理結果が、システムの入出力バス４９を介してＳＣＳＩコントローラ５０に入力される。ＳＣＳＩコントローラ５０は、システム入出力バス４９とＳＣＳＩバス５１との間の電気信号を解釈する。ＳＣＳＩバス５１は、ＳＣＳＩコントローラ５０からデバイスインタフェース５２への通信路である。
【０１０８】
デバイスインタフェース５２は、デバイス本体５３に組み込まれており、ＳＣＳＩバス５１とデバイス本体５３との間の電気信号を解釈する。デバイス本体５３は、ディスク、テープ、ＣＤ−ＲＯＭデバイス等の実際の周辺機器５４の本体である。周辺機器５４は、デバイス本体５３とそこに内蔵されたデバイスインタフェース５２で構成される。スイッチング電源回路１を用いて、デバイス本体５３に電源電圧を供給することにより、ＳＣＳＩサブシステム４７の低コストと小型化とが実現できる。
【０１０９】
〔実施形態の総括〕
本発明の実施形態に係るスイッチング電源回路１は、入力電圧をスイッチングするスイッチング素子２２と、出力電圧ＶＯを帰還した電圧ＶＡＤＪと、基準電圧ＶＲＥＦとを比較し、比較結果に基づきスイッチング素子２２のオンまたはオフを制御するエラーアンプ２３と、出力電圧ＶＯが閾値を超えたことを検出する過電圧検出部と、エラーアンプ２３から出力される電圧ＶＣＯＭＰを調整するために、電圧ＶＣＯＭＰにより充電され、上記過電圧検出部により出力電圧ＶＯが上記閾値を超えたことを検出すると放電する位相補償コンデンサ１０とを備えるスイッチング電源回路において、位相補償コンデンサ１０を放電するスイッチング素子２５をさらに備え、エラーアンプ２３は、過電圧検出部３８を有し、スイッチング素子２５は、過電圧検出部３８により出力電圧ＶＯが上記閾値を超えたことを検出すると、オンして位相補償コンデンサ１０を放電することを特徴とする。
【０１１０】
上記構成によれば、過電圧、即ち出力電圧にオーバシュートが生じると、出力電圧ＶＯを帰還した電圧が基準電圧ＶＲＥＦよりも大きくなり、過電圧検出部３８から出力される電圧がＨＩＧＨとなる。これにより、スイッチング素子２５がオンし、位相補償コンデンサ１０の電荷がより短時間で放電するので、出力電圧ＶＯに生じるオーバシュートがより小さく出来る。
【０１１１】
また、過電圧検出部３８の一部は、エラーアンプ２３が有するエラーアンプ部３７と共有化している。このため、エラーアンプ２３のサイズを低減でき、精度よく過電圧を検出できる。
【０１１２】
上記スイッチング電源回路では、エラーアンプ３９は、出力電圧ＶＯが上記閾値を超えた過電圧状態において、電圧ＶＣＯＭＰを遮断するＰチャネルＭＯＳトランジスタＭ１５をさらに有してもよい。
【０１１３】
これにより、スイッチング素子２５は、位相補償コンデンサ１０の放電を、より短時間で確実に行う事ができるので、出力電圧ＶＯのオーバシュートのより高い低減効果が得られる。
【０１１４】
上記スイッチング電源回路では、エラーアンプ４０は、上記過電圧状態において、エラーアンプ４０を駆動する電流を低減する、ＮチャネルＭＯＳトランジスタＭ１６、ＰチャネルＭＯＳトランジスタＭ１７及び抵抗Ｒ４をさらに有してもよい。
【０１１５】
これにより、上記過電圧状態において、エラーアンプ４０全体の電流を低減出来る。
【０１１６】
上記スイッチング電源回路では、過電圧検出部３８は、上記閾値にヒステリシスを持たせるＰチャネルＭＯＳトランジスタＭ１８、ＰチャネルＭＯＳトランジスタＭ１９及びバッファＢをさらに有してもよい。
【０１１７】
これにより、過電圧検出部３８から出力される電圧がＨＩＧＨとＬＯＷとを繰り返す場合でも、上記スイッチング電源回路が不安定な状態になることを防ぐ事が出来る。
【０１１８】
上記スイッチング電源回路では、過電圧検出部３８は、上記閾値を低くする抵抗Ｒ５をさらに有してもよい。
【０１１９】
これにより、上記閾値を低く出来るので、出力電圧ＶＯのオーバシュートをさらに小さく出来る。
【０１２０】
上記スイッチング電源回路では、過電圧検出部３８は、上記閾値を超える前の出力電圧ＶＯが、上記閾値を超えたと誤って検出する場合に、上記閾値を高くする、ＮチャネルＭＯＳトランジスタＭ２０とＣＯＮＴ端子４４とをさらに有してもよい。
【０１２１】
これにより、上記閾値を高く出来るので、例えば出力電圧ＶＯが大きい場合に生じる、電圧上昇がより小さいオーバシュートにより、過電圧状態であると誤判定されることを防ぐことが出来る。
【０１２２】
上記スイッチング電源回路では、上記エラーアンプは、上記過電圧状態において、上記位相補償コンデンサの放電を停止する、ＮチャネルＭＯＳトランジスタＭ２１、ＮチャネルＭＯＳトランジスタＭ２２及び定電流源Ｉ１をさらに有してもよい。
【０１２３】
これにより、上記過電圧状態において、スイッチング素子２５により位相補償コンデンサ１０を放電し過ぎ、その後に位相補償コンデンサを再充電するために遅延時間を生じる事を防ぐことが出来る。
【０１２４】
上記スイッチング電源回路では、定電流源Ｉ１は、定電流源４６であり、エラーアンプ４５を駆動する電流の温度特性と、定電流源４６が流す電流の温度特性とが互いに逆であってもよい。
【０１２５】
これにより、エラーアンプ４５の駆動電流が大きい時は位相補償コンデンサ１０の充電電流が確保でき、定電流源４６が流す電流を小さくすることで、過電圧検出部３８から出力される電圧をＬＯＷにするために、エラーアンプ４５から出力される電圧ＶＣＯＭＰを低く出来る。
【０１２６】
本発明の実施形態に係る電子機器は、上記いずれかのスイッチング電源回路を備えているので、低コストと小型化とが実現できる。
【産業上の利用可能性】
【０１２７】
本発明のスイッチング電源回路は、出力電圧のオーバシュートの低減を、回路の規模を大きくすること無く、かつ低コストで確実に行うことが出来るので、高効率スイッチング電源装置として、定電圧源、LEDドライバなどに利用でき、特に、光ストレージ装置、液晶テレビなどの電子機器に好適に利用することが出来る。
【図面の簡単な説明】
【０１２８】
【図１】本発明の実施形態に係るスイッチング電源回路のブロック図である。
【図２】本発明の実施形態に係るスイッチング電源回路における各出力電圧のタイミングチャートである。
【図３】図３（ａ）は、負荷に流れる電流のタイミングチャートである。図３（ｂ）は、従来のスイッチング電源回路における、電圧ＶＣＯＭＰと電圧ＶＣＲＲとのタイミングチャートであり、図３（ｃ）は、従来のスイッチング電源回路における出力電圧ＶＯのタイミングチャートである。図３（ｄ）は、本発明の実施形態に係るスイッチング電源回路における、電圧ＶＣＯＭＰと電圧ＶＣＲＲとのタイミングチャートであり、図３（ｅ）は、本発明の実施形態に係るスイッチング電源回路における出力電圧ＶＯのタイミングチャートである。
【図４】本発明の実施例に係るエラーアンプの回路図である。
【図５】本発明の他の実施例に係るエラーアンプの回路図である。
【図６】本発明のさらに別の実施例に係るエラーアンプの回路図である。
【図７】本発明のさらに別の実施例に係るエラーアンプの回路図である。
【図８】電圧ＶＡＤＪと電圧ＶＯＶＰとの特性におけるヒステリシスを示す図である。
【図９】本発明のさらに別の実施例に係るエラーアンプの回路図である。
【図１０】本発明のさらに別の実施例に係るエラーアンプの回路図である。
【図１１】本発明のさらに別の実施例に係るエラーアンプの回路図である。
【図１２】本発明のさらに別の実施例に係る定電流源の回路図である。
【図１３】本発明のさらに別の実施例に係る電子機器のブロック図である。
【図１４】従来のスイッチング電源回路のブロック図である。
【図１５】図１５（ａ）は、３Ｖの電源ラインから０．６Ｖの基準電圧を出力できる回路の回路図であり、図１５（ｂ）は、３Ｖの電源ラインから０．６３Ｖの基準電圧を出力できる回路の回路図である。
【符号の説明】
【０１２９】
１  スイッチング電源回路
２  チョッパレギュレータ
３  直流電源
４  ツェナーダイオード
５  インダクタ
６  出力コンデンサ
７、８  分圧抵抗
９、２７、Ｒ１〜Ｒ３、Ｒ６  抵抗
１０  位相補償コンデンサ（コンデンサ）
１１  入力端子
１２  チョッパレギュレータ出力端子
１３、３３  調整端子
１４、３５  補償端子
１５  カレントアンプ
１６  コンパレータ
１７  発振器
１８  インバータ
１９  ＳＲフリップフロップ
２０  ＮＡＮＤ回路
２１  ドライブ回路
２２  スイッチング素子（第１スイッチング素子）
２５  スイッチング素子（第２スイッチング素子）
２３、３１、３９〜４３、４５  エラーアンプ
２４  基準電源
２６  アンプ部
２８  出力端子
２９  負荷
３０  帰還回路
３２  電源端子
３４  基準端子
３６  ＯＶＰ端子
３７  エラーアンプ部
３８  過電圧検出部
４４  ＣＯＮＴ端子（第２閾値調整手段）
４６  定電流源
４７  ＳＣＳＩサブシステム
４８  ＣＰＵ
４９  入出力バス
５０  ＳＣＳＩコントローラ
５１  ＳＣＳＩバス
５２  デバイスインタフェース
５３  デバイス本体
５４  周辺機器
Ｂ  バッファ（ヒステリシス生成手段）
Ｉ１  定電流源（放電停止手段）
Ｍ１〜Ｍ４、Ｍ９、Ｍ１０、Ｍ１３、Ｍ１４  ＮチャネルＭＯＳトランジスタ
Ｍ５〜Ｍ８、Ｍ１１、Ｍ１２、Ｍ１８、Ｍ１９、Ｍ２３、Ｍ２４  ＰチャネルＭＯＳトランジスタ
Ｍ１５  ＰチャネルＭＯＳトランジスタ（第３スイッチング素子）
Ｍ１６  ＮチャネルＭＯＳトランジスタ（エラーアンプ駆動電流低減手段）
Ｍ１７  ＰチャネルＭＯＳトランジスタ（エラーアンプ駆動電流低減手段）
Ｍ１８、Ｍ１９  ＰチャネルＭＯＳトランジスタ（ヒステリシス生成手段）
Ｍ２０  ＮチャネルＭＯＳトランジスタ（第２閾値調整手段）
Ｍ２１、Ｍ２２  ＮチャネルＭＯＳトランジスタ（放電停止手段）
Ｒ４  抵抗（エラーアンプ駆動電流低減手段）
Ｒ５  抵抗（第１閾値調整手段）
Ｖ１、Ｖ２  閾値
ＶＡＤＪ、ＶＣＲＲ、ＶＤＤ、ＶＩＮ、ＶＯＶＰ  電圧
ＶＣＯＭＰ  電圧（エラー電圧）
ＶＯ  出力電圧
ＶＯＳＣ  パルス電圧
ＶＯＵＴ  チョッパレギュレータ出力電圧
ＶＲＥＦ  基準電圧
Ｖｚ  ツェナー電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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