(57)【特許請求の範囲】
【請求項１】
半導体基板の一部の領域を露出させた第１の絶縁膜を形成するステップと、
前記一部の領域に第１の半導体層を形成するステップと、
前記第１の半導体層及び前記第１の絶縁膜上に、単結晶の第２の半導体層を形成するステップと、
積層された該第２の半導体層及び前記第１の絶縁膜の一部の領域を選択的にエッチングして、ホールを形成するステップと、
前記ホールを埋め込む第２の絶縁膜を形成するステップと、
前記第２の半導体層上に、ゲート絶縁膜およびゲート導電膜を形成するステップと、
を含み、
前記第２の半導体層の下方に位置する前記第１の絶縁膜と、前記第２の絶縁膜とを含む構造が、素子分離領域を構成し、
前記第１の半導体層と前記第２の半導体層とを含む構造が、活性領域を構成し、
前記第２の半導体層と前記第１の絶縁膜とが重なることを特徴とする半導体素子の製造方法。
【請求項２】
前記第１の半導体層は、ＳＰＥ（Solid Phase Epitaxy）法またはＳＥＧ（Silicon Epitaxy Growth）法によって形成された単結晶シリコンで構成されていることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第２の半導体層は、ＥＬＯ（Epitaxial Lateral Overgrowth）法によって形成されたシリコンで構成されていることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記第１の絶縁膜は、酸化物または窒化物で構成されていることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記第２の絶縁膜は、ＣＶＤ法で形成されたＨＤＰ（High Density Plasma）膜であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
半導体基板の一部の領域を露出させた第１の絶縁膜を形成するステップと、
前記一部の領域に第１の半導体層を形成するステップと、
該第１の半導体層及び前記第１の絶縁膜上に、単結晶の第２の半導体層を形成するステップと、
積層された該第２の半導体層及び前記第１の絶縁膜の一部の領域を選択的にエッチングして、ホールを形成するステップと、
前記第１の絶縁膜を除去してボイドを形成するステップと、
前記第２の半導体層の側壁に整合させて、前記ホールを埋め込む第２の絶縁膜を形成するステップと、
前記第２の半導体層上に、ゲート絶縁膜およびゲート導電膜を形成するステップと、
を含み、
前記第２の半導体層の下方に位置する前記ボイドと、前記第２の絶縁膜とを含む構造が、素子分離領域を構成し、
前記第１の半導体層と前記第２の半導体層とを含む構造が、活性領域を構成し、
前記第２の半導体層と前記ボイドとが重なることを特徴とする半導体素子の製造方法。
【請求項７】
前記第１の半導体層は、ＳＰＥ（Solid Phase Epitaxy）法またはＳＥＧ（Silicon Epitaxy Growth）法によって形成された単結晶シリコンで構成されていることを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記第２の半導体層は、ＥＬＯ（Epitaxial Lateral Overgrowth）法によって形成されたシリコンで構成されていることを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項９】
前記絶縁膜は、ＣＶＤ法によって形成されたＨＤＰ（High Density Plasma）膜で構成されていることを特徴とする請求項６に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特に、リフレッシュ特性に優れた半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
一般に、半導体素子は、その内部に多数の単位素子を含んでいる。半導体素子の高集積化に伴い、一定の面積に高密度で素子をレイアウトしなければならないので、単位素子、例えば、トランジスタ、キャパシタなどの大きさはますます小さくなってきている。特に、ＤＲＡＭなどの半導体メモリ素子では、デザインルールが縮小化され、セルの内部に形成される回路の線幅は０．１μｍ以下に縮小されており、線幅７０ｎｍ以下が要求される場合もある。このように縮小化されたデザインルールによって、トランジスタのチャネル長が短くなってきているため、リフレッシュタイムの短縮という結果を招いている。
【０００３】
図１は、従来の技術に係る半導体素子の製造方法を説明するための図であり、素子の構造示す断面図である。図１に示されているように、半導体基板１０１に素子分離膜１０２を形成することによって、活性領域を画定する。
【０００４】
この時、素子分離膜１０２は、半導体基板１０１にＳＴＩ（Shollow Trench Isolation）法によりトレンチを形成し、このトレンチにバッファ酸化膜、絶縁用窒化膜、ライナー酸化膜を順に形成した後、ＣＶＤ法によりＨＤＰ（High Density Plasma）酸化膜をトレンチに埋め込む。
【０００５】
また、ＨＤＰ酸化膜を、化学的機械的研磨によって平坦化した後、トレンチ領域を除いた半導体基板１０１上のバッファ酸化膜、絶縁用窒化膜及びライナー酸化膜を除去することにより、素子分離膜１０２を形成する。
【０００６】
なお、素子分離膜１０２が形成された半導体基板上にゲート絶縁膜形成用層及びゲート導電膜形成用層を順に成膜した後、選択的エッチングを行うことにより、半導体基板１０１の活性領域上にゲート絶縁膜１０３及びゲート導電膜１０４で構成されたゲートパターン１０５を形成する。
【０００７】
次いで、半導体基板１０１のうち、ゲートパターン１０５の両側に露出している領域に、イオン注入法により不純物を注入し、ソース／ドレイン領域１０６を形成する。その後、ゲートパターン１０５の両側壁にスペーサ１０７を形成する。
【０００８】
従来の技術に係るＤＲＡＭなどの半導体素子では、高集積化に伴って、ジャンクション漏れ（Junction Leakage）、短チャネル効果（Short Channel Effect）などの問題が生じている。そのため、寄生キャパシタンスの増加、パンチスルー特性の劣化などが発生し、素子のリフレッシュ特性が低下するという結果を招いている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記従来の技術の問題を解決するためになされたものであって、その目的は、寄生キャパシタンスの低下及びパンチスルー特性の改善により、リフレッシュ特性を向上させた半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するための本発明に係る第１の半導体素子の製造方法は、半導体基板上の一部の領域を露出させた第１の絶縁膜を形成するステップと、前記一部の領域に第１の半導体層を形成するステップと、該第１の半導体層及び前記第１の絶縁膜上に、単結晶の第２の半導体層を形成するステップと、積層された該第２の半導体層及び前記第１の絶縁膜の一部の領域を選択的にエッチングして、ホールを形成するステップと、前記ホールを埋め込む第２の絶縁膜を形成するステップと、前記第２の半導体層上に、ゲート絶縁膜およびゲート導電膜を形成するステップと、を含み、前記第２の半導体層の下方に位置する前記第１の絶縁膜と、前記第２の絶縁膜とを含む構造が、素子分離領域を構成し、前記第１の半導体層と前記第２の半導体層とを含む構造が、活性領域を構成し、前記第２の半導体層と前記第１の絶縁膜とが重なることを特徴としている。
【００１３】
さらに、本発明に係る第２の半導体素子の製造方法は、半導体基板上の一部の領域を露出させた第１の絶縁膜を形成するステップと、前記一部の領域に第１の半導体層を形成するステップと、該第１の半導体層及び前記第１の絶縁膜上に、単結晶の第２の半導体層を形成するステップと、積層された該第２の半導体層及び前記第１の絶縁膜の一部の領域を選択的にエッチングして、ホールを形成するステップと、前記第１の絶縁膜を除去してボイドを形成するステップと、前記第２の半導体層の側壁に整合させて、前記ホールを埋め込む第２の絶縁膜を形成するステップと、前記第２の半導体層上に、ゲート絶縁膜およびゲート導電膜を形成するステップと、を含み、前記第２の半導体層の下方に位置する前記ボイドと、前記第２の絶縁膜とを含む構造が、素子分離領域を構成し、前記第１の半導体層と前記第２の半導体層とを含む構造が、活性領域を構成し、前記第２の半導体層と前記ボイドとが重なることを特徴としている。
【発明の効果】
【００１４】
本発明に係る半導体素子の場合には、寄生キャパシタンスを低下させ、パンチスルー特性を改善させるために、半導体基板の素子分離領域と活性領域とが平面的に重なる領域を形成する。寄生キャパシタンスが小さく、パンチスルー特性に優れているために、リフレッシュタイム特性が改善される。
【００１５】
また、リフレッシュタイム特性の改善により、半導体素子の動作速度の向上及び動作の安定化が達成される。
【発明を実施するための最良の形態】
【００１６】
以下、添付する図面を参照し、本発明の好ましい実施の形態をさらに詳細に説明する。
【００１７】
図２Ａ〜図２Ｅは、本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造過程の各段階における素子の構造を示す断面図である。
【００１８】
第１の実施の形態に係る半導体素子の製造方法では、はじめに、図２Ａに示されているように、半導体基板２０１にパターニングされた第１の絶縁膜２０２を形成する。第１の絶縁膜２０２の形成の際には、第１の絶縁膜形成用層（図示省略）を半導体基板２０１上に形成した後、選択的なエッチングにより第１の半導体層が形成される領域を除去する。この処理によって、半導体基板２０１を露出させたパターン（開口部）を形成する。このパターニングされた第１の絶縁膜２０２は、酸化物及び／又は窒化物を含む誘電体膜であることが好ましい。
【００１９】
次に、図２Ｂに示されているように、パターニングされた第１の絶縁膜２０２の開口部（半導体基板２０１の露出部）に、第１の半導体層２０３を形成する。この第１の半導体層２０３は、ＳＰＥ（Solid Phase Epitaxy）法またはＳＥＧ（Silicon Epitaxy Growth）法によって形成された単結晶シリコンで構成されていることが好ましい。
【００２０】
次に、図２Ｃに示されているように、第１の半導体層２０３上及び第１の絶縁膜２０２上に、第２の半導体層２０４を形成する。第２の半導体層２０４は、ＥＬＯ（Epitaxial Lateral Overgrowth）法によって形成されたシリコンで構成されていることが好ましい。
【００２１】
次いで、第２の半導体層２０４及び第１の絶縁膜２０２の所定の領域を除去するために、フォトレジストパターン２０５を形成する。
【００２２】
次に、図２Ｄに示されているように、フォトレジストパターン２０５をエッチングバリアとしてエッチングを行うことにより、第２の半導体層２０４及び第１の絶縁膜２０２の所定の領域を除去する。その後、フォトレジストパターン２０５を除去する。ここで、符号２０４Ａ、２０２Ａは、それぞれ、フォトレジストパターン２０５を用いて所定の領域が除去され、凹部が形成された第２の半導体層、第１の絶縁膜を示している。
【００２３】
次に、図２Ｅに示されているように、露出した半導体基板２０１上の凹部内、すなわち、凹部に面した第２の半導体層２０４Ａ及び第１の絶縁膜２０２Ａの側面に接触させて、第２の絶縁膜２０６を形成する。この第２の絶縁膜２０６は、ＣＶＤ法で形成されたＨＤＰ膜で構成されていることが好ましい。
【００２４】
次いで、第２の絶縁膜２０６が形成された半導体基板上に、ゲート絶縁膜形成用層及びゲート導電膜形成用層を順に形成した後、選択的なエッチングにより、ゲート絶縁膜２０７及びゲート導電膜２０８で構成されたゲートパターン２０９を形成する。
【００２５】
次いで、ゲートパターン２０９の両側の領域に露出した第２の半導体層２０４Ａにソース／ドレイン領域（図示省略）を形成した後、ゲートパターン２０９の両側壁にスペーサ２１０を形成する。
【００２６】
図３Ａ〜図３Ｅは、本発明の第２の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造過程の各段階における素子の構造を示す断面図である。
【００２７】
第２の実施の形態に係る半導体素子の製造方法では、はじめに、図３Ａに示されているように、半導体基板３０１にパターニングされた第１の絶縁膜３０２を形成する。第１の絶縁膜３０２の形成の際には、第１の絶縁膜形成用層（図示省略）を半導体基板３０１上に形成した後、選択的なエッチングにより第１の半導体層が形成される領域を除去する。この処理によって、半導体基板３０１を露出させたパターン（開口部）を形成する。このパターニングされた第１の絶縁膜３０２は、酸化物及び／又は窒化物を含む誘電体膜であることが好ましい。
【００２８】
次に、図３Ｂに示されているように、パターニングされた第１の絶縁膜３０２の開口部（半導体基板３０１の露出部）に第１の半導体層３０３を形成する。この第１の半導体層３０３は、ＳＰＥ法またはＳＥＧ法によって形成された単結晶シリコンで構成されていることが好ましい。
【００２９】
次に、図３Ｃに示されているように、第１の半導体層３０３上及び第１の絶縁膜３０２上に、第２の半導体層３０４を形成する。この第２の半導体層３０４は、ＥＬＯ法によって形成されたシリコンで構成されていることが好ましい。
【００３０】
次いで、第２の半導体層３０４及び第１の絶縁膜３０２の所定の領域を除去するために、フォトレジストパターン３０５を形成する。
【００３１】
次に、図３Ｄに示されているように、フォトレジストパターン３０５をエッチングバリアとしてエッチングを行うことにより、第２の半導体層３０４及び第１の絶縁膜３０２の所定の領域を除去する。ここで、符号３０４Ａは、フォトレジストパターン３０５を用いて所定の領域が除去され、凹部が形成された第２の半導体層を示している。
【００３２】
次いで、フォトレジストパターン３０５を除去した後、さらに第２の半導体３０４Ａの下部に残っている第１の絶縁膜３０２を除去する。
【００３３】
次に、図３Ｅに示されているように、露出した半導体基板３０１上、すなわち、第２の半導体層３０４Ａの両側の側壁と整合させて、第２の絶縁膜３０６を形成する。この第２の絶縁膜３０６は、ＣＶＤ法で形成されたＨＤＰ膜で構成されていることが好ましい。なお、エッチングにより、第１の絶縁膜３０２が除去された領域は、ボイド領域３０７となっている。
【００３４】
次いで、第２の絶縁膜３０６が形成された半導体基板３０１上に、ゲート絶縁膜形成用層及びゲート導電膜形成用層を順に形成した後、選択的なエッチングにより、ゲート絶縁膜３０８及びゲート導電膜３０９で構成されたゲートパターン３１０を形成する。
【００３５】
次いで、ゲートパターン３１０の両側の領域に露出した第２の半導体層３０４Ａにソース／ドレイン領域（図示省略）を形成した後、ゲートパターン３１０の両側壁にスペーサ３１１を形成する。
【００３６】
図４は、従来の技術に係る半導体素子及び本発明に係る半導体素子について、ワードラインの寄生キャパシタンス（Parasitic Capacitance）を調査した結果を示すグラフである。
【００３７】
図４に示されているように、本発明に係る半導体素子Ｂは、従来の技術に係る半導体素子Ａに比べ、ワードラインの寄生キャパシタンスが小さい。したがって、本発明に係る半導体素子Ｂは、従来の技術に係る半導体素子Ａより動作速度が速いことが分かる。
【００３８】
図５は、従来の技術に係る半導体素子及び本発明に係る半導体素子について、しきい値電圧（１ｋｃ  Ｖｔｓａｔ）とパンチスルー特性（ＣＢＶ ＲＣ１ＫＦ０２ １０ｎ）との関係を調査した結果を示すグラフである。
【００３９】
図５に示されているように、グループＤの本発明に係る半導体素子は、従来の技術に係るグループＣの半導体素子に比べ、パンチスルー特性が優れている。
【００４０】
また、本発明に係るグループＤの半導体素子のうち一部の素子は、しきい値電圧が、０．７５Ｖ前後でもパンチスルー現象が起こりにくいことが分かる。
【００４１】
上述のように、本発明に係る半導体素子の場合には、半導体基板の素子分離領域が広いので、寄生キャパシタンス小さく、パンチスルー特性に優れている。そのため、リフレッシュタイム特性が改善される。
【００４２】
本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００４３】
【図１】従来の技術に係る半導体素子の製造方法を説明するための図であり、素子の構造を示す断面図である。
【図２Ａ】本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造過程の各段階における素子の構造を示す断面図である。
【図２Ｂ】本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造過程の各段階における素子の構造を示す断面図である。
【図２Ｃ】本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造過程の各段階における素子の構造を示す断面図である。
【図２Ｄ】本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造過程の各段階における素子の構造を示す断面図である。
【図２Ｅ】本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造過程の各段階における素子の構造を示す断面図である。
【図３Ａ】本発明の第２の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造過程の各段階における素子の構造を示す断面図である。
【図３Ｂ】本発明の第２の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造過程の各段階における素子の構造を示す断面図である。
【図３Ｃ】本発明の第２の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造過程の各段階における素子の構造を示す断面図である。
【図３Ｄ】本発明の第２の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造過程の各段階における素子の構造を示す断面図である。
【図３Ｅ】本発明の第２の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造過程の各段階における素子の構造を示す断面図である。
【図４】従来の技術に係る半導体素子及び本発明に係る半導体素子について、ワードラインの寄生キャパシタンスを調査した結果を示すグラフである。
【図５】従来の技術に係る半導体素子及び本発明に係る半導体素子について、しきい値電圧とパンチスルー特性との関係を調査した結果を示すグラフである。
【符号の説明】
【００４４】
２０１、３０１      半導体基板
２０２、２０２Ａ、３０２      第１の絶縁膜
２０３、３０３      第１の半導体層
２０４、２０４Ａ、３０４、３０４Ａ      第２の半導体層
２０６、３０６      第２の絶縁膜
２０７、３０８      ゲート絶縁膜
２０８、３０９      ゲート導電膜
２０９、３１０      ゲートパターン
２１０、３１１      スペーサ
３０７      ボイド領域
【図１】
0005307971.tif 000002
【図２Ａ】
0005307971.tif 000003
【図２Ｂ】
0005307971.tif 000004
【図２Ｃ】
0005307971.tif 000005
【図２Ｄ】
0005307971.tif 000006
【図２Ｅ】
0005307971.tif 000007
【図３Ａ】
0005307971.tif 000008
【図３Ｂ】
0005307971.tif 000009
【図３Ｃ】
0005307971.tif 000010
【図３Ｄ】
0005307971.tif 000011
【図３Ｅ】
0005307971.tif 000012
【図４】
0005307971.tif 000013
【図５】
0005307971.tif 000014