(57)【特許請求の範囲】
【請求項１】
交流電圧を整流することにより直流電圧に変換する第１整流器と、
前記第１整流器の出力に接続された昇圧リアクトルとスイッチング素子からなる直列回路と、
前記スイッチング素子の両端に接続された第２整流器と平滑コンデンサからなる整流平滑回路と、
前記第１整流器の出力電圧を検出し検出電圧を入力電圧信号として出力する入力電圧検出手段と、
前記平滑コンデンサの両端電圧を検出し得られた出力電圧信号を出力する出力電圧検出手段と、
前記出力電圧信号と基準電圧との誤差を増幅し得られた誤差増幅信号を出力する誤差増幅器と、
前記入力電圧検出手段の前記入力電圧信号と前記出力電圧検出手段の前記出力電圧信号との演算結果と前記誤差増幅器の前記誤差増幅信号とに基づき前記スイッチング素子のオン／オフのデューティ比を決定する制御回路と、
を有し、
前記制御回路は、
前記入力電圧信号と前記出力電圧信号との演算結果を出力する演算回路と、
前記誤差増幅信号に比例して前記スイッチング素子のオン時間を設定し、前記演算結果と前記誤差増幅信号とを比較して前記スイッチング素子のオフ時間を設定したパルス列信号を生成する信号生成回路と、
を有することを特徴とする力率改善回路。
【請求項２】
交流電圧を整流することにより直流電圧に変換する第１整流器と、
前記第１整流器の出力に接続された昇圧リアクトルとスイッチング素子からなる直列回路と、
前記スイッチング素子の両端に接続された第２整流器と平滑コンデンサからなる整流平滑回路と、
前記第１整流器の出力電圧を検出し検出電圧を入力電圧信号として出力する入力電圧検出手段と、
前記平滑コンデンサの両端電圧を検出し得られた出力電圧信号を出力する出力電圧検出手段と、
前記出力電圧信号と基準電圧との誤差を増幅し得られた誤差増幅信号を出力する誤差増幅器と、
前記入力電圧検出手段の前記入力電圧信号と前記出力電圧検出手段の前記出力電圧信号との演算結果と前記誤差増幅器の前記誤差増幅信号とに基づき前記スイッチング素子のオン／オフのデューティ比を決定する制御回路と、
を有し、
前記制御回路は、
前記入力電圧信号と前記誤差増幅信号との演算結果を出力する演算回路と、
前記入力電圧信号の積分値と前記演算結果とを比較して前記スイッチング素子のオン時間を設定し、前記出力電圧信号と前記入力電圧信号との差の積分値と前記演算結果とを比較して前記スイッチング素子のオフ時間を設定したパルス列信号を生成する信号生成回路と、
を有することを特徴とする力率改善回路。
【請求項３】
前記制御回路は、前記スイッチング素子のオフ時間を一定の期間延長して設定することを特徴とする請求項１又は請求項２記載の力率改善回路。
【請求項４】
前記制御回路は、前記スイッチング素子のオン時間、前記スイッチング素子のオフ時間をコンデンサの充放電によって決定することを特徴とする請求項１乃至請求項３のいずれか１項記載の力率改善回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、力率改善回路の制御方式に関する。
【背景技術】
【０００２】
図１３は従来の力率改善回路の例１を示す回路構成図である。図１３に示す力率改善回路は、電流臨界型の昇圧型のＤＣ／ＤＣコンバータ及び力率改善回路からなる。
【０００３】
図１３において、第１整流器ＲＣ１は、交流電源Ｖinの交流電圧を整流することにより直流電圧に変換する。第１整流器ＲＣ１の出力には、昇圧トランスＴ１の第１巻線Ｎ１とＮ型のＭＯＳＦＥＴからなるスイッチング素子Ｑ１と抵抗Ｒ５とからなる直列回路が接続されている。スイッチング素子Ｑ１と抵抗Ｒ５との直列回路には、第２整流器Ｄ１と平滑コンデンサＣ１とからなる整流平滑回路が並列に接続されている。第１整流器ＲＣ１の両端電圧には、抵抗Ｒ１と抵抗Ｒ２との直列回路が接続されている。平滑コンデンサＣ１の両端には、抵抗Ｒ３と抵抗Ｒ４との直列回路が接続されている。
【０００４】
抵抗Ｒ１と抵抗Ｒ２との直列回路は、入力電圧検出回路を構成し、第１整流器ＲＣ１の出力電圧を抵抗Ｒ１と抵抗Ｒ２との分圧によって検出し得られた入力分圧信号Ｖvinを乗算器１７に出力する。
【０００５】
制御回路１００は、スイッチング素子Ｑ１のオン／オフを制御するもので、誤差増幅器１４、乗算器１７、コンパレータＣＭＰ３、コンパレータＣＭＰ４、フリップフロップ回路ＦＦ２を有している。
【０００６】
誤差増幅器１４は、平滑コンデンサＣ１の両端電圧を抵抗Ｒ３と抵抗Ｒ４とで分圧した分圧信号と図示しない基準電圧Ｖrefとの誤差を増幅して得られた誤差増幅信号Ｖcmpを乗算器１７に出力する。乗算器１７は、入力分圧信号Ｖvinと誤差増幅信号Ｖcmpとの乗算結果をコンパレータＣＭＰ３の反転入力端子に出力する。
【０００７】
抵抗Ｒ５は、スイッチング素子Ｑ１に流れる電流を検出するための電流検出手段を構成する。コンパレータＣＭＰ３は、抵抗Ｒ５によって検出された電流信号Vidと入力分圧信号Ｖvinと誤差増幅信号Ｖcmpとの乗算結果とを比較し、フリップフロップ回路ＦＦ２は、コンパレータＣＭＰ３からの比較結果をリセット端子Ｒに入力して、スイッチング素子Ｑ１のオン期間を決める。
【０００８】
即ち、図１４の制御方式に示すように、電流がゼロから、抵抗Ｒ５によって検出された電流信号Ｖidが入力分圧信号Ｖvinと誤差増幅信号Ｖcmpとの乗算結果Ｖcmp×Ｖvinに達するまで、スイッチング素子Ｑ１のオン期間となる。
【０００９】
また、コンパレータＣＭＰ４は、昇圧トランスＴ１の第２巻線Ｎ２の電圧と基準電圧Ｅ１とを比較し、フリップフロップ回路ＦＦ２は、コンパレータＣＭＰ４からの比較結果をセット端子Ｓに入力する。昇圧トランスＴ１の第２巻線Ｎ２の電圧がＨレベルとなっている期間がスイッチング素子Ｑ１のオフ期間となる。
【００１０】
また、従来の技術として、図１５に示すコンバータが知られている(特許文献１)。このコンバータは、入力電圧Ｕ１を抵抗Ｚ１１と抵抗Ｚ１２で分圧した入力分圧電圧と出力電圧Ｕｃを抵抗Ｚ４１と抵抗Ｚ４２で分圧した出力分圧電圧と基準電圧２０２とをＡ／Ｄ２０３でデジタル信号に変換する。デジタルコントローラ２０４は、ゼロ電流状態が起こった時点の直後に、デジタル変換された入力分圧電圧と出力分圧電圧とシャントスイッチＳのオン時間とに基づいて蓄積インダクタの再充電を始動させている。
【００１１】
また、デジタルコントローラ２０４は、シャントスイッチＳのパルス幅を微調整することにより、出力電圧Ｕｃと基準電圧との比較により伝達されるエネルギーを微調整している。
【特許文献１】米国特許６４４８７４５
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図１３に示す力率改善回路では、トランスＴ１に補助巻線からなる２次巻線Ｎ２を設けているため、回路が大型化するとともに、補助巻線の短絡と言ったアブノーマル状態を想定しなければならず、回路が高価なものになっていた。
【００１３】
また、特許文献１にあっては、Ａ／Ｄ２０３やデジタルコントローラ２０４を用いなければならず、回路が高価なものになっていた。また、デジタル信号を用いているので、離散的にオン時間を保持し、保持されたオン時間と、入力電圧とを用いてオフ時間を計算している。即ち、離散的に処理しているため、外来ノイズなどにより入力電圧が急変した場合には、変化した入力電圧に応じたオフ時間を得ることができない。その結果、入力電圧の変化に対してオフ時間の誤差が発生する。
【００１４】
本発明は、入力電圧と出力電圧とを検出し算術的に昇圧リアクトルに流れる電流が零となる臨界点を求めることによって、補助巻線を除去することが可能となり安価で安全な力率改善回路を提供することにある。
【課題を解決するための手段】
【００１５】
前記課題を解決するために、請求項１の発明は、交流電圧を整流することにより直流電圧に変換する第１整流器と、前記第１整流器の出力に接続された昇圧リアクトルとスイッチング素子からなる直列回路と、前記スイッチング素子の両端に接続された第２整流器と平滑コンデンサからなる整流平滑回路と、前記第１整流器の出力電圧を検出し検出電圧を入力電圧信号として出力する入力電圧検出手段と、前記平滑コンデンサの両端電圧を検出し得られた出力電圧信号を出力する出力電圧検出手段と、前記出力電圧信号と基準電圧との誤差を増幅し得られた誤差増幅信号を出力する誤差増幅器と、前記入力電圧検出手段の前記入力電圧信号と前記出力電圧検出手段の前記出力電圧信号との演算結果と前記誤差増幅器の前記誤差増幅信号とに基づき前記スイッチング素子のオン／オフのデューティ比を決定する制御回路とを有し、前記制御回路は、前記入力電圧信号と前記出力電圧信号との演算結果を出力する演算回路と、前記誤差増幅信号に比例して前記スイッチング素子のオン時間を設定し、前記演算結果と前記誤差増幅信号とを比較して前記スイッチング素子のオフ時間を設定したパルス列信号を生成する信号生成回路とを有することを特徴とする。
【００１７】
請求項２の発明は、交流電圧を整流することにより直流電圧に変換する第１整流器と、前記第１整流器の出力に接続された昇圧リアクトルとスイッチング素子からなる直列回路と、前記スイッチング素子の両端に接続された第２整流器と平滑コンデンサからなる整流平滑回路と、前記第１整流器の出力電圧を検出し検出電圧を入力電圧信号として出力する入力電圧検出手段と、前記平滑コンデンサの両端電圧を検出し得られた出力電圧信号を出力する出力電圧検出手段と、前記出力電圧信号と基準電圧との誤差を増幅し得られた誤差増幅信号を出力する誤差増幅器と、前記入力電圧検出手段の前記入力電圧信号と前記出力電圧検出手段の前記出力電圧信号との演算結果と前記誤差増幅器の前記誤差増幅信号とに基づき前記スイッチング素子のオン／オフのデューティ比を決定する制御回路とを有し、前記制御回路は、前記入力電圧信号と前記誤差増幅信号との演算結果を出力する演算回路と、前記入力電圧信号の積分値と前記演算結果とを比較して前記スイッチング素子のオン時間を設定し、前記出力電圧信号と前記入力電圧信号との差の積分値と前記演算結果とを比較して前記スイッチング素子のオフ時間を設定したパルス列信号を生成する信号生成回路とを有することを特徴とする。
【００１８】
請求項３の発明は、請求項１又は請求項２記載の力率改善回路において、前記制御回路は、前記スイッチング素子のオフ時間を一定の期間延長して設定することを特徴とする。
【００１９】
請求項４の発明は、請求項１乃至請求項３のいずれか１項記載の力率改善回路において、前記制御回路は、前記スイッチング素子のオン時間、前記スイッチング素子のオフ時間をコンデンサの充放電によって決定することを特徴とする。
【発明の効果】
【００２０】
請求項１の発明によれば、制御回路は、入力電圧検出手段の入力電圧信号と出力電圧検出手段の出力電圧信号との演算結果と誤差増幅器の誤差増幅信号とに基づき昇圧リアクトルに流れる電流が零となる臨界点を求めてスイッチング素子のオン／オフの期間を決定するので、補助巻線を用いずに臨界動作を実現でき、安価となる。
【００２１】
また、信号生成回路は、誤差増幅信号に比例してスイッチング素子のオン時間を設定し、演算結果と誤差増幅信号とを比較してスイッチング素子のオフ時間を設定したパルス列信号を生成するので、補助巻線を用いずに昇圧リアクトルに流れる電流が零となる臨界動作を実現すると同時に、力率を改善することができるため安価となる。
【００２２】
請求項２の発明によれば、信号生成回路は、入力電圧信号の積分値と演算結果とを比較してスイッチング素子のオン時間を設定し、出力電圧信号と入力電圧信号との差の積分値と演算結果とを比較してスイッチング素子のオフ時間を設定したパルス列信号を生成するので、補助巻線を用いずに昇圧リアクトルに流れる電流が零となる臨界動作を実現すると同時に、力率を改善することができるため安価となる。
【００２３】
請求項３の発明によれば、制御回路は、スイッチング素子のオフ時間に、昇圧リアクトルに流れる電流が零となる臨界点に達してから所定時間が経過した後、スイッチング素子をオンさせるので、昇圧リアクトルに流れる電流を安定的に臨界状態に保つことができる。これによって、スイッチング素子のターンオン時のスイッチング損失及び第２整流器のリカバリー時の損失を抑えることができる。
【００２４】
請求項４の発明によれば、制御回路は、スイッチング素子のオン時間、スイッチング素子のオフ時間をコンデンサの充放電によって決定するので、補助巻線を用いずに昇圧リアクトルに流れる電流が零となる臨界動作を実現すると同時に、力率を改善することができるため安価となる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の力率改善回路の実施の形態を図面を参照しながら詳細に説明する。
【実施例１】
【００２６】
図１は本発明の実施例１の力率改善回路を示す回路構成図である。図１において、第１整流器ＲＣ１は、交流電源Ｖinの交流電圧を整流することにより直流電圧に変換する。第１整流器ＲＣ１の出力には、昇圧リアクトルＬ１とＮ型のＭＯＳＦＥＴからなるスイッチング素子Ｑ１とからなる直列回路が接続されている。スイッチング素子Ｑ１の両端には、第２整流器Ｄ１と平滑コンデンサＣ１とからなる整流平滑回路が並列に接続されている。第１整流器ＲＣ１の両端電圧には、抵抗Ｒ１と抵抗Ｒ２との直列回路が接続されている。平滑コンデンサＣ１の両端には、抵抗Ｒ３と抵抗Ｒ４との直列回路が接続されている。
【００２７】
制御回路１０は、スイッチング素子Ｑ１のオン／オフを制御するもので、入力電圧検出回路１１、出力電圧検出回路１２、演算器１３、誤差増幅器１４、発振器１５、ゲートドライバ１６を有している。
【００２８】
抵抗Ｒ１と抵抗Ｒ２との接続点には、入力電圧検出回路１１が接続され、入力電圧検出回路１１は、第１整流器ＲＣ１の出力電圧を抵抗Ｒ１と抵抗Ｒ２との分圧によって検出し得られた入力電圧に比例した信号を電流信号に変換し入力電圧信号Ｉvinとして演算器１３に出力する。
【００２９】
出力電圧検出回路１２は、平滑コンデンサＣ１の両端電圧を抵抗Ｒ３と抵抗Ｒ４との分圧によって検出し得られた出力電圧に比例した信号を電流信号に変換し出力電圧信号Ｉvoとして演算器１３に出力する。誤差増幅器１４は、平滑コンデンサＣ１の両端電圧を抵抗Ｒ３と抵抗Ｒ４とで分圧した分圧信号と図示しない基準電圧Ｖrefとの誤差を増幅して得られた誤差増幅信号Ｖcmpを発振器１５に出力する。
【００３０】
演算器１３は、入力電圧検出回路１１の入力電圧信号Ｉvinと出力電圧検出回路１２の出力電圧信号Ｉvoとを演算し得られた演算信号Ｉcalを発振器１５に出力する。発振器１５は、演算器１３の演算信号Ｉcalと誤差増幅器１４の誤差増幅信号Ｖcmpとに基づいてオン期間とオフ期間とからなるパルス列信号を生成する。ゲートドライバ１６は、発振器１５のパルス列信号に基づいてスイッチング素子Ｑ１をオン／オフ駆動する。
【００３１】
図１に示す力率改善回路が安定に動作するためにはスイッチング素子Ｑ１のオン時間Ｔon及びオフ時間Ｔoffは以下の式が成り立つように制御される必要がある。
【数１】
0005163283.tif 000002
【００３２】
ここで、ｄＩは昇圧リアクトルＬ１に流れる電流の変化量、Ｌ１は昇圧リアクトルＬ１のインダクタンス値、Ｖinは入力電圧、dＴonはスイッチング素子Ｑ１のオン時間、Ｖoは出力電圧、dＴoffはスイッチングＱのオフ時間の変化である。
【００３３】
力率改善回路において、スイッチング素子Ｑ１のオン期間とオフ期間とを調節することにより昇圧リアクトルＬ１に流れる電流を連続電流と、不連続電流との境界に保つことによって、スイッチング素子Ｑ１のターンオン時のスイッチング損失及び第２整流器Ｄ１のリカバリー時の損失を抑えることができる。
【００３４】
しかし、式（１）の条件は昇圧リアクトルＬ１に流れる電流が直流重畳した状態においても成り立つため、昇圧リアクトルＬ１に流れる電流を連続電流と不連続電流との境界点、即ち、電流を臨界状態に保つためにスイッチング素子Ｑ１のオフ期間Ｔoffを式（１）の状態から若干長くなるように設定する。このように設定すると、スイッチング素子Ｑ１のオン期間Ｔonの間に昇圧リアクトルＬ１に流れる電流が増加する量より、スイッチング素子Ｑ１のオフ期間Ｔoffに昇圧リアクトルＬ１に流れる電流が減少する量が多くなる。仮に、昇圧リアクトルＬ１に流れる電流が直流重畳した場合においても直流成分を維持し続けることができず臨界状態に収束する。
【００３５】
コンデンサＣを定電流で充電した際のコンデンサの両端電圧は、以下の式（２）で表すことができる。
【数２】
0005163283.tif 000003
【００３６】
昇圧リアクトルＬ１に流れる電流の変化とコンデンサを定電流充電した際の充電電圧の変化とは同形式の数式で表現することができる。そこで、式(１)のｄＩをｄＶ、ＶinをＩvin、（Ｖo−Ｖin）を（Ｉvo−Ｉvin）、Ｌ１をＣrampにそれぞれ置き換えると、式（３）となる。
【数３】
0005163283.tif 000004
【００３７】
ここで、入力電圧検出回路１１によって検出された入力電圧に比例した入力電圧信号をＩvin、出力電圧検出回路１２によって検出された出力電圧に比例した出力電圧信号をＩvoとし、スイッチング素子Ｑ１がオンしている期間Ｔonは、コンデンサＣrampを入力電圧信号Ｉvinにて充電し、その充電電圧と前記差動増幅信号とを比較して双方の差がなくなるまでの時間とする。スイッチング素子Ｑ１のオフ期間は、スイッチング素子Ｑ１がオン期間にコンデンサＣrampに充電された電荷を出力電圧信号Ｉvoから入力電圧信号Ｉvinを引いた電流信号にて放電し該零レベルにまで放電されるまでの期間に設定する。
【００３８】
このようにスイッチング素子Ｑ１を制御することにより、出力電圧を一定に制御すると同時に昇圧リアクトルＬ１に流れる電流が連続電流と不連続電流の境界である臨界状態に制御することができる。
【００３９】
しかし、このままでは常に変動する交流電源Ｖinに対して昇圧リアクトルＬ１に流れる電流が一定となるように制御するため、力率が改善されない。そこで、式（３）を入力電圧に比例した信号である入力電圧信号Ｉvinで除算し定電流Ｉbiasを乗ずることで力率改善動作を実現する。
【数４】
0005163283.tif 000005
【００４０】
となる。
【００４１】
式（４）のｄＶは誤差増幅信号Ｖcmpとし、スイッチング素子Ｑ１のオン期間Ｔonは、コンデンサＣrampが定電流Ｉbiasによって誤差増幅信号Ｖcmpレベルにまで充電される期間とする。スイッチング素子Ｑ１のオフ期間は、スイッチング素子Ｑ１のオン期間に充電されたコンデンサＣrampの電圧が定電流Ｉbias・（出力電圧信号Ｉvo−入力電圧信号Ｉvin）／入力電圧信号Ｉvinによって略零レベルにまで放電される期間とする。
【００４２】
このように制御回路１０が、スイッチング素子Ｑ１のオン／オフ期間を決定することによって、昇圧リアクトルＬ１に流れる電流を臨界状態に保ちながら、入力電流の力率を改善することができる。
【００４３】
図２は実施例１の入力電圧検出回路及び出力電圧検出回路の具体例を示す回路構成図である。図２において、ａ１端子から入力信号ＥinがオペアンプＯＰ１の非反転入力端子に入力され、オペアンプＯＰ１の出力端子はＭＯＳＦＥＴＱ１２のゲートに接続され、オペアンプＯＰ１の反転入力端子はＭＯＳＦＥＴＱ１２のソースと抵抗Ｒ１０の一端に接続され、抵抗Ｒ１０の他端はグランドに接続されている。
【００４４】
ＭＯＳＦＥＴＱ１２のドレインは、ＰＮＰ型のトランジスタＱ１１のコレクタとベース及びＰＮＰ型のトランジスタＱ１０のベースとに接続されている。トランジスタＱ１０のエミッタとトランジスタＱ１１のエミッタとには、電源Ｒｅｇが供給され、トランジスタＱ１０のコレクタからｂ１端子に電流信号Ｉｏｕｔが得られる。
【００４５】
オペアンプＯＰ１、ＭＯＳＦＥＴＱ１２、抵抗Ｒ１０とは電圧電流変換回路を構成する。トランジスタＱ１０とトランジスタＱ１１とは電流ミラー回路を構成する。
【００４６】
以上のように構成された入力電圧検出回路１１及び出力電圧検出回路１２によれば、オペアンプＯＰ１の非反転入力端子に入力された入力分圧信号Ｅinは、電圧電流変換回路によって電流信号に変換され、この電流信号は、電流ミラー回路のトランジスタＱ１０のコレクタからＩｏｕｔとして出力される。
【００４７】
図３は実施例１の演算器の具体例を示す回路構成図である。図３において、トランジスタＱ２０のベースとコレクタは電源Ｒｅｇに接続され、トランジスタＱ２０のエミッタは、ｘ１入力端子とトランジスタＱ２１のベースに接続されている。トランジスタＱ２１のコレクタは電源に接続され、エミッタはｘ２入力端子とトランジスタＱ２２のベースとに接続されている。トランジスタＱ２２のエミッタはトランジスタＱ２３のエミッタと電流源Ｉ２０の一端とに接続されている。トランジスタＱ２２のコレクタはトランジスタＱ２４のベースとトランジスタＱ２５のエミッタとに接続されている。
【００４８】
トランジスタＱ２３のベースはｙ１入力端子とトランジスタＱ２４のエミッタとに接続され、トランジスタＱ２３のコレクタはｚ１出力端子に接続されている。トランジスタＱ２４のコレクタは電源Ｒｅｇに接続され、トランジスタＱ２５のベースとコレクタは電源Ｒｅｇに接続されている。トランジスタＱ２０，Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２４、Ｑ２５は、ＮＰＮ型のトランジスタであり、それぞれ乗除算回路を構成している。
【００４９】
ここでは、ｘ１入力端子には定電流Ｉbiasが入力される。ｘ２入力端子には、出力電圧信号Ｉvoから入力電圧信号Ｉvinを引いた電流信号が入力される。ｙ１入力端子には入力電圧信号Ｉvinが入力される。ｚ１出力端子からは、定電流Ｉbias・（出力電圧信号Ｉvo−入力電圧信号Ｉvin）／入力電圧信号Ｉvinの演算を行った演算結果Ｉcalが出力される。
【００５０】
ただし、ｚ１出力端子から出力される電流信号は、電流源Ｉ２０のバイアス電流以下に制御される。
【００５１】
図４は実施例１の発振器の具体例を示す回路構成図である。トランジスタＱ３３のエミッタとトランジスタＱ３４のエミッタとトランジスタＱ３５のエミッタとは電源Ｒｅｇに接続されている。トランジスタＱ３３のベースとコレクタとトランジスタＱ３４のベースとトランジスタＱ３５のベースとはａ２端子に接続されている。ａ２端子には定電流Ｉbiasが入力される。
【００５２】
演算信号が入力されるａ３端子は、トランジスタＱ３４のコレクタとトランジスタＱ３０のコレクタとベースとトランジスタＱ３１のベースとに接続され、トランジスタＱ３０のエミッタはグランドに接続されている。
【００５３】
トランジスタＱ３５のコレクタはＭＯＳＦＥＴＱ３２のドレインに接続され、ＭＯＳＦＥＴＱ３２のソースはトランジスタＱ３１のコレクタに接続され、トランジスタＱ３１のエミッタはグランドに接続されている。トランジスタＱ３５のコレクタとＭＯＳＦＥＴからなるスイッチ素子Ｑ３２のドレインとの接続点は、コンデンサＣ３０の一端とコンパレータＣＭＰ２の非反転入力端子とコンパレータＣＭＰ１の反転入力端子とに接続されている。
【００５４】
コンパレータＣＭＰ１の非反転入力端子には基準電圧Ｖｒｅｆ３が接続されている。コンパレータＣＭＰ２の反転入力端子には誤差増幅信号Ｖｃｍｐが入力される。フリップフロップ回路ＦＦ１は、Ｒ端子にコンパレータＣＭＰ２の出力を入力し、Ｓ端子にコンパレータＣＭＰ１の出力を入力し、Ｑ出力端子からｂ２端子にパルス列信号ＰＷＭｏｕｔが出力される。フリップフロップ回路ＦＦ１のＱ出力端子に対する反転出力端子Ｑｂは、ＭＯＳＦＥＴＱ３２のゲートに接続されている。  
ＮＰＮ型のトランジスタＱ３０，Ｑ３１は互いにカラントミラー回路を構成する。ＰＮＰ型のトランジスタＱ３３，Ｑ３４，Ｑ３５はそれぞれ２出力のカレントミラー回路を構成する。
【００５５】
次に、図４に示す発振器１５の動作を図５のタイミングチャートを参照しながら説明する。
【００５６】
まず、ａ２端子から定電流Ｉbiasが、トランジスタＱ３３のベースとコレクタとトランジスタＱ３４のベースとトランジスタＱ３５のベースとに入力される。トランジスタＱ３４のコレクタから出力されるミラー回路の出力は、演算器１３から入力された演算結果Ｉcalに加算されて、トランジスタＱ３０，Ｑ３１で構成されたカレントミラー回路の入力端子に入力される。
【００５７】
ＭＯＳＦＥＴＱ３２のオフによりトランジスタＱ３５からの電流によりコンデンサＣ３０の充電が行なわれる。ＭＯＳＦＥＴＱ３２のオンによりコンデンサＣ３０に蓄積された電荷の放電が行なわれる。コンデンサＣ３０は前記式（４）のＣrampとして動作する。
【００５８】
ここで、フリップフロップ回路ＦＦ１がセットされると、出力ＱはＨレベルとなり、出力ＱｂはＬレベルとなる。出力ＱｂがＬレベルになると、ＭＯＳＦＥＴＱ３２がオフし、コンデンサＣ３０は定電流Ｉbiasによって充電される。即ち、コンデンサＣ３０の電圧は、図５に示すように、時刻ｔ１からＩbiasの傾斜で直線的に増加する。
【００５９】
そして、コンデンサＣ３０の電圧が誤差増幅信号レベルＶcmpまで充電されると（図５の時刻ｔ２）、コンパレータＣＭＰ２がＨレベルとなり、フリップフロップ回路ＦＦ１がリセットされる。フリップフロップ回路ＦＦ１がリセットされると出力ＱはＬレベルとなり、出力ＱｂはＨレベルとなる。
【００６０】
出力ＱｂがＨレベルとなると、ＭＯＳＦＥＴＱ３２がオンし、コンデンサＣ３０の電圧はＩbias・（Ｉvo−Ｉvin）／Ｉvinによって放電される。時刻ｔ３において、コンデンサＣ３０が基準電源Ｖref３レベルまで放電されると、コンパレータＣＭＰ１がＨレベルとなり、フリップフロップ回路ＦＦ１がセットされる。以上の動作を繰り返すことによって発振器１５はパルス列を生成し出力する。
【００６１】
即ち、時刻ｔ１〜ｔ２までは、フリップフロップ回路ＦＦ１はＨレベルを出力するので、スイッチング素子Ｑ１のゲートを駆動するための駆動信号Ｖｇ１はＨレベルとなる。時刻ｔ２〜ｔ３までは、フリップフロップ回路ＦＦ１はＬレベルを出力するので、駆動信号Ｖｇ１はＬレベルとなる。ゲートドライバ１６は、発振器１５によって生成されたパルス列信号に同期してスイッチング素子Ｑ１をオン／オフさせる。
【００６２】
なお、図５からもわかるように、制御回路１０は、スイッチング素子Ｑ１のオフ時間中に入力電圧信号と出力電圧信号との演算結果が減少して所定値に達した時（時刻ｔ３）から所定時間（デットタイムＤ）が経過した後、時刻ｔ４において、スイッチング素子Ｑ１をオンさせている。これにより、昇圧リアクトルＬ１に流れる電流を臨界状態で動作させることができる。これによって、スイッチング素子Ｑ１のターンオン時のスイッチング損失及びダイオードＤ１のリカバリー時の損失を抑えることができる。
【００６３】
また、図５の波形において、Ｖｄｓはスイッチング素子Ｑ１のドレイン−ソース間の電圧、ＩＬ１は昇圧リアクトルＬ１に流れる電流、Ｖｇ１はゲートドライバ１６から出力されるスイッチング素子Ｑ１の駆動信号、ＶcrampはコンデンサＣ３０の両端電圧、Ｖcmpは誤差増幅信号を示す。
【００６４】
また、図６は発振器１５が交流電源Ｖinの半サイクル間に生成するパルス信号の変化を示したタイミングチャートである。図６からもわかるようにコンデンサＣ３０の両端電圧Ｖcrampの上限値は誤差増幅信号Ｖcmpとなる。交流電源Ｖinの変化に対してスイッチング素子Ｑ１のオン時間は変化しないが、スイッチング素子Ｑ１のオフ時間は交流電源Ｖinの変化に合わせて変化している。即ち、入力電圧が大きいときはオフ時間が長く、入力電圧が小さいときはオフ時間が短い。
【００６５】
また、図７は臨界型力率改善回路の制御特性を示す図である。図７において、Ｔonはスイッチング素子Ｑ１のオン時間、Ｔoffはスイッチング素子Ｑ１のオフ時間、Ｖinは入力電圧、Ｉinは入力電流、Ｐinは入力電力である。横軸は交流電源Ｖinの位相角、左側の縦軸は電流と時間、右側の縦軸は電圧と電力とを示す。
【００６６】
図７からもわかるように、入力電圧の変化に応じて、入力電力が変化している。また、オン時間Ｔonは一定であるが、オフ時間Ｔoffが入力電圧に応じて変化している。このように制御することによって昇圧リアクトルＬ１に流れる電流を臨界状態に保ちつつ力率改善動作を行っている。
【００６７】
なお、実施例１において、定電流Ｉbiasを誤差増幅信号Ｖcompやその他の外部信号に対応させて変化させても良い。また、スイッチング素子Ｑ１のオン期間にコンデンサＣrampを放電し、スイッチング素子Ｑ１のオフ期間にコンデンサＣrampを充電しても良い。スイッチング素子Ｑ１のオン期間とオフ期間との切り替わるポイントで一旦、コンデンサＣrampを放電（又は充電）し、各オン期間に合わせて充電（又は放電）しても良い。
【００６８】
なお、図１５に示す従来の回路では、デジタル信号を用いているので、離散的にオン時間を保持し、保持されたオン時間と、入力電圧とを用いてオフ時間を計算していた。即ち、離散的に処理しているため、入力電圧が変化した場合には、変化した入力電圧に応じたオフ時間を得ることができない。その結果、入力電圧の変化に対してオフ時間の誤差が発生していた。
【００６９】
これに対して、実施例１では、アナログ信号を用いて連続的に処理しているので、入力電圧が変化した場合には、入力電圧の変化に応じて、オフ時間も変化する。その結果、入力電圧の変化に対してオフ時間の誤差が発生しないという利点がある。
【実施例２】
【００７０】
図８は本発明の実施例２の力率改善回路を示す回路構成図である。図８に示す実施例２の力率改善回路は、図１に示す実施例１の力率改善回路に対して、制御回路１０ａの構成が異なるので、制御回路１０ａのみを説明する。
【００７１】
制御回路１０ａは、入力電圧検出回路１１、出力電圧検出回路１２、誤差増幅器１４、発振器１５ａ、ゲートドライバ１６、乗算器１７を有している。
【００７２】
入力電圧検出回路１１は、第１整流器ＲＣ１の出力電圧を抵抗Ｒ１と抵抗Ｒ２との分圧によって検出し得られた入力分圧信号Ｖvinを入力電圧に比例した電流信号入力電圧信号Ｉvinに変換し、発振器１５ａに出力する。入力分圧信号Ｖvinは乗算器１７に入力される。出力電圧検出回路１２は、平滑コンデンサＣ１の両端電圧を抵抗Ｒ３と抵抗Ｒ４との分圧によって検出し得られた出力電圧信号Ｉvoを発振器１５ａに出力する。
【００７３】
誤差増幅器１４は、平滑コンデンサＣ１の両端電圧を抵抗Ｒ３と抵抗Ｒ４とで分圧した分圧信号と図示しない基準電圧Ｖrefとの誤差を増幅して得られた誤差増幅信号Ｖcmpを乗算器１７に出力する。乗算器１７は、誤差増幅信号Ｖcmpと入力分圧信号Ｖvinとの乗算結果を乗算信号Ｖmultとして発振器１５ａに出力する。
【００７４】
発振器１５ａは、入力電圧信号Ｉvinと出力電圧信号Ｉvoと乗算信号Ｉmultとに基づいてパルス列を生成しパルス列信号をゲートドライバ１６に出力する。ゲートドライバ１６は、発振器１５ａからのパルス列信号に合わせてスイッチング素子Ｑ１へ駆動信号を出力する。
【００７５】
実施例２は、実施例１の構成に対して発振器１５ａの構成が異なっている。実施例１では、発振器１５が前記式（４）と誤差増幅信号Ｖcmpとを比較してスイッチング素子Ｑ１のオン／オフのタイミングを決定していた。実施例２では、発振器１５ａが前記式（３）と誤差増幅信号Ｖcmpに入力分圧信号Ｖvinを乗じた乗算信号Ｖmultとを比較してスイッチング素子Ｑ１のオン／オフのタイミングを決定する。
【００７６】
図９は実施例２の発振器の具体例を示す回路構成図である。図９に示す発振器１５ａは、図４に示す実施例１の発振器１５と回路構成が同一であるが、各端子に入力される信号が異なる。
【００７７】
即ち、トランジスタＱ３３，Ｑ３４，Ｑ３５によって構成される２出力カレントミラー回路のａ２端子には、定電流Ｉbiasの代わりに入力電圧信号Ｉvinが入力される。トランジスタＱ３０，Ｑ３１によって構成されるカレントミラー回路の入力端子であるａ３端子には、演算結果Ｉbias・（Ｉvo−Ｉvin）／Ｉvinの代わりに、入出力電圧差信号（Ｉvo−Ｉvin）が入力される。コンパレータＣＭＰ２の反転入力端子には、誤差増幅信号Ｖcmpの代わりに、乗算器１７から乗算信号ＶmultとしてＶcmp×Ｖvinが入力される。その他の構成及び動作は同一である。
【００７８】
図９において、フリップフロップ回路ＦＦ１がセットされている期間には、ＭＯＳＦＥＴＱ３２がオフであるため、コンデンサＣ３０は入力電圧信号Ｉvinによって充電される。
【００７９】
一方、フリップフロップ回路ＦＦ１がリセットされている期間には、ＭＯＳＦＥＴＱ３２がオンであるため、コンデンサＣ３０は入出力電圧差信号（Ｉvo−Ｉvin）によって放電される。コンデンサＣ３０が充電から放電へ切り替わるタイミングは、コンパレータＣＭＰ２の反転入力端子に入力される乗算信号Ｖmultに比例する。
【００８０】
このように実施例２の発振器１５ａがパルスを生成しパルス列信号をゲートドライバ１６に出力する。ゲートドライバ１６は、発振器１５ａによって生成されたパルス列信号に同期して、スイッチング素子Ｑ１をオン／オフさせることにより臨界型の力率改善回路を提供できる。
【００８１】
図１０は実施例２の力率改善回路の各部の動作を示すタイミングチャートである。図１０の波形において、Ｖｄｓはスイッチング素子Ｑ１のドレイン−ソース間の電圧、ＩＬ１は昇圧リアクトルＬ１に流れる電流、Ｖｇ１は制御回路１０ａから出力されるスイッチング素子Ｑ１の駆動信号、ＶcrampはコンデンサＣ３０の両端電圧、Ｖmultは誤差増幅信号と入力分圧信号との乗算結果を示す。
【００８２】
このように実施例２の力率改善回路によれば、入力電圧と出力電圧とをそれぞれ検出し、検出された入力電圧と出力電圧とに比例した電流信号によってコンデンサＣ３０を充放電することにより、昇圧リアクトルＬ１から補助巻線を除くことができ、安価で、設計が容易な力率改善回路を提供することができる。
【００８３】
また、従来の図１３に示す力率改善回路のように、昇圧リアクトルに補助巻線が設けられている場合には、補助巻線の短絡と言ったアブノーマル状態が発生しうる。しかし、本発明のように補助巻線を必要としないシステムではそのようなアブノーマル状態は発生しない。
【実施例３】
【００８４】
図１１は実施例３の発振器の具体例を示す回路構成図である。図１１に示す実施例３では、図４に示す実施例１の発振器に対して、さらに、コンパレータＣＭＰ１の出力端子とフリップフロップ回路ＦＦ１のセット端子Ｓとの間に遅延回路ＤＬを設けたことを特徴とする。この遅延回路ＤＬは、コンパレータＣＭＰ１からの信号を一定の期間だけ遅延させるもので、スイッチング素子Ｑ１のオフ時間を一定の期間延長して設定する。
【００８５】
図１２は実施例３の発振器に設けられた遅延回路を示す図である。図１２に示す遅延回路において、インバータＩＮＶの入力端子はコンパレータＣＭＰ１の出力端子に接続され、インバータＩＮＶの出力端子はＭＯＳＦＥＴＱ４０のゲートとノア回路ＮＯＲの入力端子とに接続されている。
【００８６】
ＭＯＳＦＥＴＱ４０のドレインは電流源Ｉ３０の一端とコンデンサＣｄｅの一端とシュミットインバータＳ−ＩＮＶ１の入力端子とに接続されている。電流源Ｉ３０の他端は電源Ｒｅｇに接続され、コンデンサＣｄｅの他端とＭＯＳＦＥＴＱ４０のソースは接地されている。
【００８７】
シュミットインバータＳ−ＩＮＶ１の出力端子はノア回路ＮＯＲの入力端子に接続され、ノア回路ＮＯＲの出力端子はフリップフロップ回路ＦＦ１のセット端子Ｓに接続されている。
【００８８】
以上の構成によれば、コンパレータＣＭＰ１からのＬレベルは、インバータＩＮＶにより反転されてＨレベルとなり、ＭＯＳＦＥＴＱ４０がオンする。このため、シュミットインバータＳ−ＩＮＶ１の入力はＬレベルとなり、シュミットインバータＳ−ＩＮＶ１の出力はＨレベルとなる。ノア回路ＮＯＲには、インバータＩＮＶとシュミットインバータＳ−ＩＮＶ１とからＨレベルが入力されるので、ノア回路ＮＯＲからはＬレベルが出力される。
【００８９】
次に、コンパレータＣＭＰ１からＨレベルがインバータＩＮＶに入力されると、インバータＩＮＶからのＬレベルよりＭＯＳＦＥＴＱ４０はオフする。このため、電流源Ｉ３０の電流によりコンデンサＣｄｅが充電されていく。そして、コンデンサＣｄｅの電圧がしきい値電圧になると、シュミットインバータＳ−ＩＮＶ１の出力はＬレベルとなる。ノア回路ＮＯＲはＬレベルの入力によりＨレベルを出力する。即ち、コンパレータＣＭＰ１からＨレベルがインバータＩＮＶに入力された時からコンデンサＣｄｅの電圧がシュミットインバータＳ−ＩＮＶ１のしきい値電圧になるまでの時間だけ遅延した後にＨレベルがフリップフロップ回路ＦＦ１のセット端子Ｓに出力されるので、スイッチング素子Ｑ１のオフ時間を一定の期間延長して設定できる。
【図面の簡単な説明】
【００９０】
【図１】本発明の実施例１の力率改善回路を示す回路構成図である。
【図２】実施例１の入力電圧検出回路及び出力電圧検出回路の具体例を示す回路構成図である。
【図３】実施例１の演算器の具体例を示す回路構成図である。
【図４】実施例１の発振器の具体例を示す回路構成図である。
【図５】実施例１の力率改善回路の各部の動作を示すタイミングチャートである。
【図６】実施例１の力率改善回路内の発振器が交流電源の半サイクル間に生成するパルス列信号の変化を示したタイミングチャートである。
【図７】実施例１の臨界型力率改善回路の制御特性を示す図である。
【図８】本発明の実施例２の力率改善回路を示す回路構成図である。
【図９】実施例２の発振器の具体例を示す回路構成図である。
【図１０】実施例２の力率改善回路の各部の動作を示すタイミングチャートである。
【図１１】実施例３の発振器の具体例を示す回路構成図である。
【図１２】実施例３の発振器に設けられた遅延回路を示す図である。
【図１３】従来の力率改善回路の例１を示す回路構成図である。
【図１４】従来の力率改善回路の例１の動作を説明するタイミングチャートである。
【図１５】従来の力率改善回路の例２を示す回路構成図である。
【符号の説明】
【００９１】
Ｖin  交流電源
ＲＣ１  第１整流器
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ１０  抵抗
Ｌ１  昇圧リアクトル
Ｑ１  スイッチング素子
Ｄ１  ダイオード
Ｃ１  平滑コンデンサ
Ｃ３０  コンデンサ
ＯＰ１  オペアンプ
Ｑ１０，Ｑ１１，Ｑ２０〜Ｑ２５，Ｑ３０〜Ｑ３１，Ｑ３３〜Ｑ３５  トランジスタ
Ｑ１２，Ｑ３２，Ｑ４０  ＭＯＳＦＥＴ
Ｉ２０,Ｉ３０  電流源
ＣＭＰ１，ＣＭＰ２  コンパレータ
ＦＦ１  フリップフロップ回路
ＤＬ 遅延回路
ＩＮＶ  インバータ
ＮＯＲ  ノア回路
Ｓ−ＩＮＶ１  シュミットインバータ
１１  入力電圧検出回路
１２  出力電圧検出回路
１３  演算器
１４  誤差増幅器
１５，１５ａ  発振器
１６  ゲートドライバ
１７  乗算器
【図１】
0005163283.tif 000006
【図２】
0005163283.tif 000007
【図３】
0005163283.tif 000008
【図４】
0005163283.tif 000009
【図５】
0005163283.tif 000010
【図６】
0005163283.tif 000011
【図７】
0005163283.tif 000012
【図８】
0005163283.tif 000013
【図９】
0005163283.tif 000014
【図１０】
0005163283.tif 000015
【図１１】
0005163283.tif 000016
【図１２】
0005163283.tif 000017
【図１３】
0005163283.tif 000018
【図１４】
0005163283.tif 000019
【図１５】
0005163283.tif 000020