(57)【特許請求の範囲】
【請求項１】
バックゲート領域となる一導電型半導体基板と、
該半導体基板表面に設けられた逆導電型のチャネル領域と、
該チャネル領域表面に設けられ、第１の多角形および該第１の多角形より小さい第２の多角形を交互に配置した網状パターンの一導電型のゲート領域と、
前記ゲート領域に囲まれた前記チャネル領域表面にそれぞれ島状に設けられた逆導電型のソース領域およびドレイン領域と、を具備し、
前記ドレイン領域は前記第１の多角形の内側に設けられ、前記ソース領域は前記第２の多角形の内側に設けられ、
前記ドレイン領域から直近の前記ゲート領域までの距離は、前記ソース領域から直近の前記ゲート電極までの距離より大きく、
前記第１の多角形は長辺と短辺とからなる八角形状であり、前記第２の多角形は四角形状であり、
前記第１の多角形の前記長辺は前記第２の多角形と隣接し、前記短辺は他の第１の多角形と隣接し、
前記網状パターンの最外周は、前記第１の多角形および前記第２の多角形を交互に配置して環状に構成されることを特徴とする半導体装置。
【請求項２】
前記網状パターンは、前記第１の多角形または前記第２の多角形を縦横各方向３個ずつ配置して構成され、
前記網状パターンの中央に前記第２の多角形が配置され、前記中央に配置された前記第２の多角形の四辺に各々隣接して前記第１の多角形が配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
隣り合う前記ドレイン領域上に設けられ該ドレイン領域と接続するドレイン電極と、
隣り合う前記ソース領域上に設けられて該ソース領域と接続するソース電極と、
前記一導電型半導体基板裏面に設けられたゲート電極と、を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ドレイン電極およびソース電極は、ストライプ状であることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波デバイスに採用される半導体装置に関し、特にチップサイズを小型化し、高周波特性を向上した半導体装置に関する。
【背景技術】
【０００２】
図４は、高周波デバイスに採用される接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）：以下Ｊ−ＦＥＴ）の一例を示す図である。
【０００３】
図４はＪ−ＦＥＴ２００を示す平面図である。Ｊ−ＦＥＴ２００は、半導体チップを構成する半導体基板２０上に、動作領域３５が設けられる。動作領域３５は、分離領域２３で分離されて、ここでは２つ設けられており、いずれも同様の構成である。
【０００４】
動作領域３５の構成は以下の通りである。すなわちチャネル領域２４に、ストライプ状にソース領域、ドレイン領域およびゲート領域２７が設けられる。またソース領域およびドレイン領域上にはこれらと接続するソース電極２９およびドレイン電極３０が設けられ、動作領域３５外にはこれらと接続するソースパッド電極２９ｐおよびドレインパッド電極３０ｐが設けられる（例えば特許文献１参照。）。
【特許文献１】特開平０８−２２７９００号公報  （第２頁  第６図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図５は、図４の動作領域３５のｃ−ｃ線断面に相当する断面図（図５（Ａ））および、平面拡大図（図５（Ｂ））である。図５（Ａ）では１組のソース領域２５、ゲート領域２７、ドレイン領域２６を示し、図５（Ｂ）では表面の電極層を省略する。
【０００６】
図５（Ａ）を参照して、半導体基板２０は、例えばｐ型のシリコン半導体基板２１上にｐ型半導体層２２を積層してなり、半導体基板２０の表面には、ｎ型半導体領域を高濃度のｐ型不純物領域である分離領域２３で分離したチャネル領域２４が設けられる。ｎ型チャネル領域２４にはストライプ状にｎ＋型ソース領域２５およびドレイン領域２６を設け、ソース領域２５およびドレイン領域２６間にストライプ状のゲート領域２７を形成している。
【０００７】
Ｊ−ＦＥＴ２００は、例えばゲートＧ−ソースＳ間電圧Ｖｇｓは１０ｍＶ〜３０ｍＶ、ドレイン−ソース間電圧Ｖｄｓは２Ｖで使用する。
【０００８】
このような場合、図５（Ｂ）の如く、ソース領域２５、ドレイン領域２６、ゲート領域２７がストライプ状に配置されたＪ−ＦＥＴでは、ゲート領域２７−ドレイン領域２６間の距離（以下Ｇ−Ｄ間距離Ｌ２１）がゲート領域２７−ソース領域２５間の距離（以下Ｇ−Ｓ間距離Ｌ２２）より大きくなるよう配置されていることが多い。
【０００９】
ゲート領域２７とドレイン領域２６間は、ゲート領域２７とソース領域２５間よりバイアスがかかるため、ゲート領域２７からドレイン領域２６側に広がる空乏層幅ｄ１は、ゲート領域２７からソース領域２５側に広がる空乏層幅ｄ２より広くなる。
【００１０】
つまり、空乏層ｄの広がりが妨げられないよう、Ｇ−Ｄ間距離Ｌ２１をＧ−Ｓ間距離Ｌ２２より大きくするパターンを採用している。
【００１１】
ところで、Ｊ−ＦＥＴの重要なパラメータの一つに順伝達アドミタンスｇｍがあり、順伝達アドミタンスｇｍはゲート幅に比例する。つまり、順伝達アドミタンスｇｍを増加させるには、ゲート幅を広げる必要があり、チャネル領域２４に配置されるゲート領域２７の長さを長くする必要がある。
【００１２】
図６は、ゲート領域２７を格子状に配置したパターンのＪ−ＦＥＴ２００’を示す。これは、複数の平行なゲート領域２７を交差して格子状パターンを形成し、これらで囲まれたチャネル領域２４に、互いに離間した島状のソース領域２５、ドレイン領域２６を配置している。また、このパターンでは、ソース電極２９およびドレイン電極３０を波線の如く配置するため、ソース領域２５およびドレイン領域２６は、マトリクス状に交互に配置される。
【００１３】
この場合、図４および図５の如くゲート領域２７がストライプ状に配置された場合と比較して、分離領域２３で島状に分離された１つのチャネル領域２４（以下ボックスＢと称する）の面積が同じとすると、ゲート幅を約２倍にすることができる。
【００１４】
しかしこの場合、少なくとも同一方向に延在するゲート領域２７は、均等な間隔ａで配置されることになる。そして上記の如く、ソース領域２５とドレイン領域２６は交互に配置されているため、ストライプパターンのように、Ｇ−Ｄ間距離Ｌ２１’と、Ｇ−Ｓ間距離Ｌ２２’とを異ならせることができない。つまり、Ｇ−Ｄ間距離Ｌ２１’で耐圧が決まるため、所定の耐圧を確保するには、ボックスＢの面積を大きくする必要が生じる。
【００１５】
この構造のＪ−ＦＥＴ２００’は、バックゲート構造であるため（図５（Ａ）参照）、ボックスＢの面積がｐ型のバックゲート領域（ｐ型半導体層２２）と、ｎ型のチャネル領域２４との接合面積となる。つまりボックスＢの面積の拡大は、ゲート接合容量の増加となり、入力容量Ｃｉｓｓの増加によりスイッチング特性が劣化する問題がある。
【課題を解決するための手段】
【００１６】
本発明はかかる課題に鑑みてなされ、バックゲート領域となる一導電型半導体基板と、該半導体基板表面に設けられた逆導電型のチャネル領域と、該チャネル領域表面に設けられ、第１の多角形および該第１の多角形より小さい第２の多角形を交互に配置した網状パターンの一導電型のゲート領域と、前記ゲート領域に囲まれた前記チャネル領域表面にそれぞれ島状に設けられた逆導電型のソース領域およびドレイン領域と、を具備し、前記ドレイン領域は前記第１の多角形の内側に設けられ、前記ソース領域は前記第２の多角形の内側に設けられ、前記ドレイン領域から直近の前記ゲート領域までの距離は、前記ソース領域から直近の前記ゲート電極までの距離より大きく、前記第１の多角形は長辺と短辺とからなる八角形状であり、前記第２の多角形は四角形状であり、前記第１の多角形の前記長辺は前記第２の多角形と隣接し、前記短辺は他の第１の多角形と隣接し、前記網状パターンの最外周は、前記第１の多角形および前記第２の多角形を交互に配置して環状に構成されることを特徴とする。
【発明の効果】
【００１７】
以上に詳述した如く、本発明に依れば以下の数々の効果が得られる。
【００１８】
第１に、ゲート領域が第１の多角形とそれより小さい第２の多角形を交互に配置してなる網状パターンであり、ゲート領域で囲まれたチャネル領域表面にソース領域およびドレイン領域を設けるので、同じボックス面積でゲート領域がストライプパターンのＪ−ＦＥＴと比較して、ゲート幅を増加させることができ、順伝達アドミタンスｇｍを向上させることができる。
【００１９】
第２に、網状パターンの第１の多角形の内側にドレイン領域を配置し、第２の多角形の内側にソース領域を配置する。また、ドレイン領域から直近のゲート領域までの距離は、ソース領域から直近のゲート電極までの距離より大きくする。これにより、空乏層幅の広がりが大きいドレイン領域−ゲート領域間の距離を、空乏層幅の広がりが小さいソース領域−ゲート領域間の距離より大きくすることができる。従ってボックス面積の増大による入力容量Ｃｉｓｓの増加を最小限に抑えつつ、所定の耐圧を維持できる。
【００２０】
第３に、第１の多角形を八角形とし第２の多角形を四角形とすることにより、これらを隣接して交互に配置することができ、またこれらの内部に配置されるソース領域およびドレイン領域のそれぞれを、ボックスの対角線方向に揃えて配置できる。
【００２１】
従って、ゲート領域を格子状に配置した場合と同様に、ソース領域に接続するソース電極、およびドレイン領域に接続するドレイン電極を、ボックスの対角線方向に延在させ、対応するそれぞれの領域とコンタクトさせることができる。
【発明を実施するための最良の形態】
【００２２】
以下に本発明の実施の形態について、接合型電界効果トランジスタ（Ｊ−ＦＥＴ）を例に、図１から図３を参照して説明する。
【００２３】
図１は、第１の実施形態のＪ−ＦＥＴ１００を示す平面図である。
【００２４】
本実施形態のＪ−ＦＥＴ１００は、一導電型半導体基板１と、チャネル領域４と、ゲート領域７と、ソース領域５と、ドレイン領域６と、から構成される。
【００２５】
Ｊ−ＦＥＴ１００は、１つのチップを構成しバックゲート領域となるｐ型の半導体基板１に、動作領域１５を設ける。ここでは１つの動作領域１５を設けた場合を例に示すが、その数は複数であってもよい。
【００２６】
動作領域１５は、チャネル領域４と、ゲート領域７と、ソース領域５及びドレイン領域６とこれらの上に設けられてこれらと接続するソース電極１１およびドレイン電極１２の総称であり、本実施形態では分離領域３で島状に区画されたチャネル領域４と同じ範囲（破線）とする。また、チャネル領域４（動作領域１５）の１つの範囲を以下ボックスＢと称する。動作領域１５を複数設ける場合は、それらは分離領域３によって区画される。
【００２７】
ソース電極１１およびドレイン電極１２は、チップ（半導体基板１）の対角線およびこれに平行な方向に延在する。そして、チャネル領域４表面を覆う絶縁膜（不図示）に設けられたコンタクトホールを介して、それぞれソース領域５およびドレイン領域６と接続する。
【００２８】
ソース電極１１およびドレイン電極１２は、動作領域１５外に設けられたソースパッド電極１１ｐおよびドレインパッド電極１２ｐとそれぞれ接続する。
【００２９】
図２は、ボックスＢ内に構成される動作領域１５を示す平面図であり、表面の導電層、絶縁膜および電極層（ソース電極およびドレイン電極）を省略している。
【００３０】
図２を参照し、バックゲート領域となるｐ型の半導体基板１の表面にはｎ型のチャネル領域４を設ける。チャネル領域４は、分離領域３によってボックスＢとして区画される。分離領域３は、高濃度のｐ型不純物領域である。
【００３１】
チャネル領域４表面には、ゲート領域７が配置される。ゲート領域７は、ボックスＢ内で連続した網状パターンを有する。
【００３２】
網状パターンとは、第１の多角形７１と、第１の多角形より小さい第２の多角形７２を交互に配置したパターンである。より詳細には、第１の多角形は八角形（以下八角パターン７１）であり、第２の多角形は四角形（以下四角パターン７２）である。八角パターン７１と四角パターン７２の面積比は、例えば２．３：１程度である。
【００３３】
八角パターン７１は、例えば４つの長辺（例えば１９．２μｍ）と４つの短辺（例えば６．１μｍ）とからなる。４つの長辺は周囲に配置された４つの四角パターン７２とそれぞれ隣接し、４つの短辺は、周囲に配置された他の４つの八角パターン７１と隣接する。
【００３４】
四角パターン７２は４辺の長さが等しい正方形である。従って、四角パターン７２は４辺が、その周囲の八角パターン７１とのみ隣接する。
【００３５】
これにより、八角パターン７１と四角パターン７２は、マトリクス状に交互に配置される。
【００３６】
ソース領域５およびドレイン領域６は、ゲート領域７に囲まれたチャネル領域４表面にそれぞれ島状に設けられる。すなわちドレイン領域６は、八角パターン７１の内側の略中央に設けられ、ソース領域５は四角パターン７２の内側の略中央に設けられ、ソース領域５およびドレイン領域６はマトリクス状に交互に配置される。尚、これらの領域の面積は同等である。
【００３７】
これにより、ドレイン領域６から直近のゲート領域７までの距離Ｌ１は、ソース領域５から直近のゲート領域７までの距離Ｌ２より大きくなる。
【００３８】
図３は、本実施形態のＪ−ＦＥＴ１００の使用の一例を示す回路図（図３（Ａ））および図１のａ−ａ線および図２のｂ−ｂ線断面図（図３（Ｂ））である。
【００３９】
図３（Ａ）において、Ｊ−ＦＥＴ１００は、例えばゲートＧ−ソースＳ間電圧Ｖｇｓは１０ｍＶ〜３０ｍＶ、ドレイン−ソース間電圧Ｖｄｓは２Ｖで使用する。
【００４０】
図３（Ｂ）を参照して、基板１０は、ｐ型のシリコン半導体基板（以下ｐ＋型半導体基板）の表面にチャネル領域４が設けられる。チャネル領域４は、ｐ＋型半導体基板１表面にｎ型不純物を選択的にイオン注入および拡散するか、またはエピタキシャル成長などによりｎ型半導体層４’を積層した領域であり、不純物濃度は例えば１．０Ｅ１４ｃｍ−３程度である。
【００４１】
チャネル領域４は、ｐ＋型半導体基板１まで達する分離領域３により島状に形成され、１つのボックスＢを構成する。チャネル領域４の底部は、バックゲート領域となるｐ＋型半導体基板１とｐｎ接合を形成する。
【００４２】
ゲート領域７は、チャネル領域４のソース領域５とドレイン領域６間に設けられたｐ型不純物の拡散領域である。ゲート領域７の不純物濃度は、２Ｅ１８ｃｍ−３程度が好適である。
【００４３】
ゲート領域７は、チャネル領域４外の分離領域３まで延在する。ゲート領域７は、分離領域３、およびｐ＋型半導体基板１を介して、ｐ＋型半導体基板１裏面に設けられたゲート電極１３と電気的に接続する。
【００４４】
このようなバックゲート構造のＪ−ＦＥＴ１００は、１つのボックスＢの底面積と、チャネル領域４内部に設けられたゲート領域７とチャネル領域４の接合面積により、ゲート容量が決定する。
【００４５】
ソース領域５およびドレイン領域６は、チャネル領域４表面にｎ型不純物を注入・拡散して形成した領域である。ゲート領域７の両側にソース領域５およびドレイン領域６を配置し、離間した島状のこれらの領域を、それぞれストライプ状のソース電極およびドレイン電極に接続するため、ソース領域５およびドレイン領域６はマトリクス状に配置される。
【００４６】
図１を参照し、基板１０表面には絶縁膜９が設けられ、ソース領域５およびドレイン領域６と重畳してストライプ状のソース電極１１およびドレイン電極１２が設けられる。ソース電極１１およびドレイン電極１２は、絶縁膜９に設けられたコンタクトホールを介してソース領域５およびドレイン領域６とそれぞれコンタクトする。
【００４７】
ソース電極１１は、チップの対角線方向およびこれに平行な方向に延在し、基板１０表面を覆う絶縁膜９に設けられたコンタクトホールを介して、ソース領域５とコンタクトする。ソース領域５は、チップの対角線方向およびこれに平行な方向に沿って島状に点在しており、複数のソース領域５が１本のソース電極１１と接続する。
【００４８】
ドレイン電極１２も、ボックスの対角線方向およびこれに平行な方向に延在し、基板１０表面を覆う絶縁膜９に設けられたコンタクトホールを介して、ドレイン領域６とコンタクトする。ドレイン領域６は、ボックスの対角線方向およびこれに平行な方向に沿って島状に点在しており、複数のドレイン領域６が１本のドレイン電極１２と接続する。
【００４９】
ソース電極１１は配線によりソースパッド電極１１ｐに接続し、ドレイン電極１２は、配線によりドレインパッド電極１２ｐに接続して櫛歯形状となり、ソース電極１１およびドレイン電極１２は、それぞれの櫛歯をかみ合わせた形状に配置される。尚、電極層のレイアウトおよびパターンについては、図示したものに限らない。
【００５０】
Ｊ−ＦＥＴ１００の一般的な使用方法では、ゲート領域７とドレイン領域６間は、ゲート領域７とソース領域５間よりバイアスがかかるため、ゲート領域７からドレイン領域６方向に広がる空乏層幅ｄ１は、ゲート領域７からソース領域５方向に広がる空乏層幅ｄ２より広くなる（図３（Ｂ））。
【００５１】
本実施形態では図２の如く、チャネル領域４表面におけるゲート領域７のパターンを、八角パターン７１と四角パターン７２を交互に配置した網状パターンとする。そして、八角パターン７１の略中央にドレイン領域６を配置し、四角パターン７２の略中央にソース領域５を配置する。八角パターン７１は、四角パターン７２より大きく、すなわちドレイン領域６からゲート領域７までの直近の距離（以下ゲート−ドレイン間距離Ｌ１）を、ゲート領域７からソース領域５までの直近の距離（以下ゲート−ソース間距離Ｌ２）より大きく確保できる。
【００５２】
既述の如く、順伝達アドミタンスｇｍの向上のためにゲート幅を増加させるには、図５の如く、ゲート領域２７を格子状に配置する構造が効果的である。この場合、ソース領域２５およびドレイン領域２６は、マトリクス状に交互に配置し、これらに接続するストライプ状のソース電極２９及びドレイン電極３０は櫛歯をかみ合わせた形状に配置される。
【００５３】
従って、平行なストライプ状のゲート領域２７を格子状に配置した場合には、Ｇ−Ｄ間距離Ｌ２１’と、Ｇ−Ｓ間距離Ｌ２２’は等距離となってしまう。これは、図５においてゲート領域２７の縦方向と横方向の間隔を異ならせた場合でも同様であり、ソース領域２５とドレイン領域２６がマトリクス状に交互に配置されるパターンでは、これらとゲート領域２７の間隔は等距離となる。
【００５４】
従って、ドレイ領域２６とゲート領域２７間の空乏層幅ｄ１が、ソース領域２５とゲート領域間の空乏層幅ｄ２より広がることを考慮すると、耐圧はＧ−Ｄ間距離Ｌ２１’で決定し、これに合わせてボックス面積が拡大する問題がある。ボックス面積は、ｐ型のバックゲート領域とｎ型のチャネル領域の接合容量となるため、ボックス面積の拡大は、ゲート接合容量の増加を招いてしまう。
【００５５】
またこれに加えて、ゲート領域２７を格子状に配置した場合は、ゲート領域２７がストライプ状のパターンと比較してチャネル領域２４内での、チャネル領域２４とゲート領域２７の接合面積が増加し、ゲート容量が増加してしまう。
【００５６】
従って、ボックス面積の拡大は、入力容量Ｃｉｓｓの増加を招き、順伝達特性（増幅特性)が劣化する問題となる。
【００５７】
本実施形態では、ゲート領域７を八角パターン７１とそれより小さい四角パターン７２の網状パターンとすることにより、ソース領域５およびドレイン領域６がマトリクス状に交互に配置される場合であっても、Ｇ−Ｄ間距離Ｌ１とＧ−Ｓ間距離Ｌ２とを異なる距離にすることができる。
【００５８】
そしてゲート領域７を網状パターンとすることにより、ストライプ状にゲート領域２７を配置した従来構造（図４）と比較して、ゲート幅（ゲート領域７の長さ）を大きくでき、順伝達アドミタンスｇｍを向上させることができる。
【００５９】
つまり、本実施形態では、ゲート幅の増加により順伝達アドミタンスｇｍが向上するパターンにおいて、ボックス面積の増大を最小限に抑えることができる。具体的には、図６おけるゲート領域２７の格子を正方形として、対向するゲート領域２７間の距離ａと、本実施形態の八角パターン７１の対向するゲート領域７間の距離ａとが等しいとすると、本実施形態によればボックス面積は３１％程度低減できる。
【００６０】
ゲート幅について、上記の条件で図２に示す本実施形態のパターンと、図６に示すパターンとを比較すると、ボックス面積は図２の方が小さくなる分、ゲート幅は本実施形態（図２）が小さくなる。しかし、図６のパターンと同じボックス面積とすると、本実施形態（図２）の方がゲート幅は大きくなる。
【００６１】
更に、同じボックス面積で、ゲート領域２７をストライプ状に配置した従来構造（図４）と比較すると、ゲート幅を約５６％増加させることができ、順伝達アドミタンスｇｍが増加する。具体的に図４のパターンの場合に１．４ｍＳであった順伝達アドミタンスｇｍは、本実施形態によれば１．６ｍＳに増加する。
【００６２】
これにより、順伝達アドミタンスｇｍを向上させたパターンでありながら、所定の耐圧を維持しつつ、ゲート容量（入力容量Ｃｉｓｓ）の増加による順伝達特性（増幅特性）の劣化を最小限に抑えることができる。
【図面の簡単な説明】
【００６３】
【図１】本発明を説明するための平面図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための（Ａ）回路図、（Ｂ）断面図である。
【図４】従来構造を説明するための平面図である。
【図５】従来構造を説明するための（Ａ）断面図、（Ｂ）平面図である。
【図６】従来構造を説明するための平面図である。
【符号の説明】
【００６４】
１    ｐ＋型半導体基板
３    分離領域
４    チャネル領域
５    ソース領域
６    ドレイン領域
７    ゲート領域
７１  八角パターン（ゲート領域）
７２  四角パターン（ゲート領域）
９    絶縁膜
１０    基板
１１    ソース電極
１２    ドレイン電極
１１ｐ    ソースパッド電極
１２ｐ    ドレインパッド電極
１３  ゲート電極
２１    ｐ＋型半導体基板
２２    ｐ型エピタキシャル層
２３    分離領域
２４    チャネル領域
２５    ソース領域
２６    ドレイン領域
２７    ゲート領域
２９    ソース電極
３０  ドレイン電極
３１  ゲート電極
４０  絶縁膜
１００、２００  接合型ＦＥＴ（Ｊ−ＦＥＴ）
【図１】
0005307991.tif 000002
【図２】
0005307991.tif 000003
【図３】
0005307991.tif 000004
【図４】
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【図５】
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【図６】
0005307991.tif 000007