(57)【特許請求の範囲】
【請求項１】
基板の第１表面から第２表面に亘って、当該基板を貫通するように形成されたトレンチによって、当該基板が複数の部分領域に分割され、
前記複数の部分領域のうち、一部の部分領域の側壁に、前記第１表面の側から前記第２表面の側に亘って、当該基板より高い導電率を有する導電層が形成され、
前記トレンチに絶縁体が埋め込まれてなることを特徴とする領域分割基板。
【請求項２】
前記基板が、単結晶シリコン基板または埋め込み酸化膜を有するＳＯＩ基板であることを特徴とする請求項１に記載の領域分割基板。
【請求項３】
前記トレンチが、テーパ状に形成されてなることを特徴とする請求項１または２に記載の領域分割基板。
【請求項４】
前記導電層が、前記複数の部分領域のうち、所定の占有面積より小さな占有面積の部分領域の側壁に形成されてなることを特徴とする請求項１乃至３のいずれか一項に記載の領域分割基板。
【請求項５】
前記導電層が、前記側壁の一部に、前記第１表面の側から前記第２表面の側に亘って形成されてなることを特徴とする請求項１乃至４のいずれか一項に記載の領域分割基板。
【請求項６】
前記導電層が、金属層、高不純物濃度シリコン層または金属シリサイド層、およびそれらの積層体からなることを特徴とする請求項１乃至５のいずれか一項に記載の領域分割基板。
【請求項７】
前記導電層が、前記部分領域の側壁だけでなく、前記第１表面および前記第２表面の少なくとも一方を覆うように形成されてなることを特徴とする請求項１乃至６のいずれか一項に記載の領域分割基板。
【請求項８】
前記絶縁体が、酸化シリコンからなることを特徴とする請求項１乃至７のいずれか一項に記載の領域分割基板。
【請求項９】
前記絶縁体が、前記第１表面の側から前記第２表面の側に亘って埋め込まれてなることを特徴とする請求項１乃至８のいずれか一項に記載の領域分割基板。
【請求項１０】
前記側壁に導電層が形成された部分領域が、隣り合って配置され、
前記トレンチに埋め込まれた絶縁体を間に挟んで、貫通コンデンサが形成されてなることを特徴とする請求項１乃至９のいずれか一項に記載の領域分割基板。
【請求項１１】
請求項１乃至１０のいずれか一項に記載の領域分割基板を用いた半導体装置であって、
半導体からなるベース基板であって、絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板と、
前記ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板とを有してなり、
前記キャップ基板が、前記ベース基板の表層部における所定領域に対向して貼り合わされて、前記所定領域とキャップ基板とで構成される空間が、密封されると共に、
前記側壁に導電層が形成された部分領域が、所定の前記ベース半導体領域に電気的に接続されてなる、引き出し導電領域として機能することを特徴とする半導体装置。
【請求項１２】
前記引き出し導電領域として機能する部分領域の側壁の一部に、前記導電層が形成されてなることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記ベース基板または前記キャップ基板において、前記所定領域のベース半導体領域の部分に導電性を有する凸部が形成され、
前記ベース基板と前記キャップ基板が、前記凸部で貼り合わされてなることを特徴とする請求項１１または１２に記載の半導体装置。
【請求項１４】
前記凸部が、単結晶シリコン、多結晶シリコンまたは金属のいずれかからなることを特徴とする請求項１２に記載の半導体装置。
【請求項１５】
前記ベース基板が、埋め込み酸化膜を有するＳＯＩ基板からなり、
前記ベース半導体領域が、前記埋め込み酸化膜に達するトレンチにより周囲から絶縁分離された、ＳＯＩ層からなる領域であることを特徴とする請求項１１乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記半導体装置が、力学量センサ素子を有してなり、
前記複数個のベース半導体領域のうち、
少なくとも一個のベース半導体領域が、前記埋め込み酸化膜の一部を犠牲層エッチングすることにより、変位可能に形成された可動電極を有する可動半導体領域であり、
少なくとももう一個のベース半導体領域が、前記可動電極と対向する固定電極を有する固定半導体領域であり、
前記可動電極と固定電極の対向する面の間の前記空間を誘電体層とする静電容量が形成され、
前記可動半導体領域と前記固定半導体領域に、それぞれ、前記引き出し導電領域が接続され、
前記可動電極が、印加される力学量に応じて前記対向面に対して垂直方向に変位し、
前記可動電極と固定電極の間の距離変化に伴う前記静電容量の変化を測定して、前記印加される力学量を検出することを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記力学量が、加速度または角速度であることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記キャップ基板を構成する前記基板が、単結晶シリコン基板または埋め込み酸化膜を有するＳＯＩ基板からなり、
前記複数個の部分領域のうち、所定の部分領域に、ＩＣ回路が形成されてなることを特徴とする請求項１１乃至１７のいずれか一項に記載の半導体装置。
【請求項１９】
前記ＩＣ回路が形成された部分領域の側壁には、前記導電層が形成されておらず、
前記ＩＣ回路が形成された部分領域を取り囲む部分領域の側壁に、前記トレンチに埋め込まれた絶縁体を間に挟んで、前記導電層が形成されてなることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記ＩＣ回路が形成された部分領域を取り囲む部分領域の側壁の一部に、前記導電層が形成されてなることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記ベース基板と前記キャップ基板が、導電性接着剤により貼り合わされてなることを特徴とする請求項１１乃至２０のいずれか一項に記載の半導体装置。
【請求項２２】
請求項１に記載の領域分割基板の製造方法であって、
前記基板となる１次基板の前記第１表面の側に、前記トレンチとなる所定深さで当該１次基板を貫通しない１次トレンチを形成する１次トレンチ形成工程と、
前記１次トレンチの側壁を覆うようにして、前記導電層となる１次導電層を形成する１次導電層形成工程と、
前記１次トレンチの側壁に形成された１次導電層の一部を除去してパターニングする１次導電層パターニング工程と、
前記絶縁体となる１次絶縁体を前記１次トレンチに埋め込む１次絶縁体埋め込み工程と、
前記第１表面の側から研削して、前記１次基板または該１次基板の上に形成された１次導電層を露出し、前記基板の第１表面とする第１表面形成工程と、
前記１次絶縁体埋め込み工程の後、前記第２表面の側から研削して、前記基板の第２表面とすると共に、前記１次絶縁体を露出して、前記導電層および前記絶縁体とする第２表面形成工程とを有してなることを特徴とする領域分割基板の製造方法。
【請求項２３】
前記１次導電層パターニング工程において、ドライフィルムレジストをマスクとして用い、前記１次トレンチの側壁に形成された１次導電層の一部を除去することを特徴とする請求項２２に記載の領域分割基板の製造方法。
【請求項２４】
前記１次導電層パターニング工程の後、前記１次絶縁体埋め込み工程を実施し、
前記１次絶縁体埋め込み工程の後、前記第１表面形成工程を実施することを特徴とする請求項２２または２３に記載の領域分割基板の製造方法。
【請求項２５】
前記１次絶縁体埋め込み工程において、
前記１次トレンチの下部に犠牲層を埋め込んだ後、その上部に前記絶縁体となる１次絶縁体を埋め込み、
前記第２表面形成工程において、
前記第２表面の側からの研削により前記基板の第２表面に露出する前記犠牲層を、エッチングにより除去することを特徴とする請求項２４に記載の領域分割基板の製造方法。
【請求項２６】
請求項１１に記載の半導体装置の製造方法であって、
前記絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板を準備するベース基板準備工程と、
前記ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板であって、当該キャップ基板を構成する前記基板を貫通するトレンチにより、複数個の部分領域が形成されてなるキャップ基板を準備するキャップ基板準備工程と、
前記キャップ基板を、前記ベース基板の所定領域に対向するようにして、前記ベース基板に貼り合わせ、
前記空間を密封すると共に、前記引き出し導電領域を前記所定のベース半導体領域に電気的に接続する基板貼り合わせ工程とを有してなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板がトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法に関する。
【背景技術】
【０００２】
導電性または半導電性の基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が電気的接続部材として利用される基板が、特表２００６−５２１０２２号公報（特許文献１）に開示されている。また、上記と同様の基板をベース基板に対向して貼り合わされるキャップ基板として用いた半導体装置であって、所定の前記部分領域がベース基板からの引き出し導電領域として機能する半導体装置が、特開２００８−２２９８３３号公報（特許文献２）に開示されている。
【０００３】
図３２は特許文献２に開示された半導体装置の一例で、図３２（ａ）は半導体装置９１の模式的な断面図であり、図３２（ｂ）は半導体装置９１の模式的な上面図である。図３２（ａ）の断面図は、図３２（ｂ）の一点鎖線Ａ−Ａでの断面について、分かり易くするために切断線に沿って任意に伸縮して簡略化して示した図となっている。尚、図３２（ｂ）においては、半導体装置９１の可動電極Ｅｍと固定電極Ｅｓを簡略化して示しているが、実際にはそれぞれ櫛歯状で交互に噛みあうようになっている。
【０００４】
図３３は、図３２の半導体装置９１のベース基板Ｂ２を示す図で、図３３（ａ）はベース基板Ｂ２の断面図であり、図３３（ｂ）はベース基板Ｂ２の上面図である。また、図３４は、図３２の半導体装置９１のキャップ基板Ｃ２を示す図で、図３４（ａ）はキャップ基板Ｃ２の断面図であり、図３３（ｂ）はキャップ基板Ｃ２の上面図である。尚、図３２〜図３４では、（ａ）の断面図と（ｂ）の上面図は、各図で対応したものとなっている。また、一点鎖線Ａ−Ａで示した切断線も、各図で対応したものとなっている。
【０００５】
図３２に示す半導体装置９１は、半導体からなるベース基板Ｂ２と、ベース基板Ｂ２に貼り合わされる導電性を有したキャップ基板Ｃ２とを有している。
【０００６】
図３２の半導体装置９１におけるベース基板Ｂ２は、図３３に示すように、埋め込み酸化膜２０を有するＳＯＩ（Silicon On Insulator）基板で、埋め込み酸化膜２０を挟んで、ＳＯＩ層２１と支持基板２２とで構成されている。ベース基板Ｂ２には、絶縁分離された複数個のベース半導体領域Ｂｓが表層部に形成されている。すなわち、半導体装置９１におけるベース半導体領域Ｂｓは、埋め込み酸化膜２０に達するトレンチ２３により周囲から絶縁分離された、ＳＯＩ層２１からなる領域である。
【０００７】
半導体装置９１は、慣性力を利用した力学量センサ素子を有してなる半導体装置で、ベース基板Ｂ２の表層部に形成されている複数個のベース半導体領域Ｂｓで、加速度や角速度を測定するための力学量センサ素子が、ベース基板Ｂ２の所定領域Ｒ１に構成されている。すなわち、ベース基板Ｂ２における複数個のベース半導体領域Ｂｓのうち、図中に示したベース半導体領域Ｂｓ１が、埋め込み酸化膜２０の一部を犠牲層エッチングすることにより、変位可能に形成された可動電極Ｅｍを有する可動半導体領域となっている。また、図中に示したもう一個のベース半導体領域Ｂｓ２が、可動電極Ｅｍと対向する固定電極Ｅｓを有する固定半導体領域となっている。尚、図３３（ａ）の断面図に示す２個の可動半導体領域Ｂｓ１と２個の固定半導体領域Ｂｓ２は、図３３（ｂ）に示すように、それぞれ、平面構造において連結した一体の領域である。半導体装置９１においては、可動半導体領域Ｂｓ１の可動電極Ｅｍと固定半導体領域Ｂｓ２の固定電極Ｅｓの対向面で静電容量が形成され、可動電極Ｅｍが、印加される力学量に応じて前記対向面に対して垂直方向に変位し、可動電極Ｅｍと固定電極Ｅｓの間の距離変化に伴う静電容量の変化を測定して、印加される力学量を検出するようにしている。
【０００８】
図３２の半導体装置９１におけるキャップ基板Ｃ２は、図３４に示すように、単結晶シリコン基板３０からなり、複数個のキャップ導電領域（部分領域）Ｃｅが形成されている。すなわち、半導体装置９１におけるキャップ導電領域Ｃｅは、当該キャップ基板Ｃ２（単結晶シリコン基板３０）を貫通する絶縁分離トレンチ３１により分割されてなる領域である。尚、キャップ基板Ｃ２において、符号３３の部分は酸化シリコン（ＳｉＯ２）膜等からなる表面保護層であり、符号３４の部分はアルミニウム（Ａｌ）等からなる電極パッドである。
【０００９】
図３２に示すように、半導体装置９１では、所定領域Ｒ１のベース半導体領域Ｂｓ上に、高濃度の不純物を含む導電性の多結晶シリコンや金属等の導電膜５０からなる凸部Ｔ１が形成されている。そして、キャップ基板Ｃ２が、ベース基板Ｂ２の該凸部Ｔ１に貼り合わされ、接合面Ｄ１が形成されている。ベース基板Ｂ２とキャップ基板Ｃ２の接合面Ｄ１は、ベース基板Ｂ２の所定領域Ｒ１において環状となるように設定されており、上記ベース基板Ｂ２とキャップ基板Ｃ２の貼り合わせによって、ベース基板Ｂ２における所定領域Ｒ１の表面とキャップ基板Ｃ２の表面とで構成される空間が、高真空状態または所定の雰囲気（Ｎ２等）、圧力で密封されている。また、上記貼り合わせによって、図中に例示した所定のキャップ導電領域Ｃｅ１，Ｃｅ２が、それぞれ、所定のベース半導体領域Ｂｓ１，Ｂｓ２に電気的に接続されてなる、引き出し導電領域として機能する。すなわち、ベース基板Ｂ２における可動半導体領域Ｂｓ１と固定半導体領域Ｂｓ２に、それぞれ、引き出し導電領域Ｃｅ１，Ｃｅ２が、導電膜５０を介して接続されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特表２００６−５２１０２２号公報
【特許文献２】特開２００８−２２９８３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図３２に示した半導体装置９１は、単結晶シリコン基板３０をベース基板Ｂ２に対向して貼り合わされるキャップ基板Ｃ２として用いた半導体装置であって、所定のキャップ導電領域（部分領域）Ｃｅ１，Ｃｅ２がベース基板Ｂ１，Ｂ２からの引き出し導電領域として機能する半導体装置である。上記半導体装置９１は、上記キャップ基板Ｃ２により、ベース基板Ｂ２の表層部に形成された力学量センサ素子を密封保護できると共に、小型で安価に製造することができ、実装面での制約が少ない半導体装置とすることができる。
【００１２】
一方、上記半導体装置９１において、キャップ基板Ｃ２を構成している母体の基板には、単結晶シリコン基板３０が用いられている。単結晶シリコンは、他の基板材料に較べて低コストでトレンチ加工が容易である。しかしながら、単結晶シリコンは、比抵抗が比較的大きいため、引き出し導電領域とした場合の抵抗値が大きくなり、引き出し導電領域としての適用範囲が限定されてしまう。
【００１３】
そこで、基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法であって、従来の領域分割基板と較べて部分領域を引き出し導電領域として利用した場合の抵抗値が小さく、導電性、半導電性または絶縁性の任意の基板材料を用いることができ、適用制限の少ない領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法を発明し、特許出願中である（特願２０１０−１７６７４２）。
【００１４】
図３５は、上記特許出願中の発明の一例を示す図で、図３５（ａ）は、半導体装置１００の部分的な平面図であり、図３５（ｂ）は、図３５（ａ）における一点鎖線Ｃ−Ｃでの断面図である。尚、図３５（ａ）は、図３５（ｂ）における一点鎖線Ｄ−Ｄでの断面を示した図である。また、図３５に示す半導体装置１００において、図３２に示した半導体装置９１と同様の部分については、同じ符号を付した。
【００１５】
図３５に示す半導体装置１００は、半導体からなるベース基板Ｂ３と、該ベース基板Ｂ３に貼り合わされるキャップ基板としての領域分割基板Ａ１１を有した半導体装置である。
【００１６】
図３５の半導体装置１００におけるベース基板Ｂ３は、図３２に示した半導体装置９１におけるベース基板Ｂ２と同様であり、その説明は省略する。尚、ベース基板Ｂ３において、埋め込み酸化膜２０とベース半導体領域Ｂｓを貫通する符号５１で示した部分は、ＳＯＩ層２１の表面側から支持基板２２に電気的なコンタクトをとるために形成されたコンタクト層で、多結晶シリコン等からなり、支持基板２２の電位固定等に用いられる。
【００１７】
図３５の半導体装置１００において、キャップ基板である領域分割基板Ａ１１は、図３２の半導体装置９１におけるキャップ基板Ｃ２と同様に、単結晶シリコン基板３０からなり、トレンチ３１ａと内部に埋め込まれた絶縁体３１ｂによって、複数個の部分領域Ｃｅが形成されている。一方、図３５に示す領域分割基板Ａ１１は、図３２のキャップ基板Ｃ２と異なり、トレンチ３１ａによって形成された部分領域Ｃｅの側壁には、いずれも、当該基板３０より高い導電率を有する導電層３５が形成されている。
【００１８】
図３５の半導体装置１００においては、図中に例示した領域分割基板Ａ１１の所定の部分領域Ｃｅ１，Ｃｅ２が、それぞれ、導電膜５０からなる凸部Ｔ１を介して、ベース半導体領域Ｂｓ１，Ｂｓ２に電気的に接続され、引き出し導電領域として機能する。
【００１９】
上記領域分割基板Ａ１１を用いた半導体装置１００においては、図３２に示した単にトレンチ（絶縁分離トレンチ３１）によって複数の部分領域Ｃｅに分割されただけのキャップ基板Ｃ２を用いる半導体装置９１と異なり、トレンチ３１ａによって分割された複数の部分領域Ｃｅの側壁に、いずれも、高い導電率を有する導電層３５が形成されている。従って、上記半導体装置１００における引き出し導電領域Ｃｅ１，Ｃｅ２は、従来の半導体装置９１のそれに較べて、抵抗値を小さくすることができる。
【００２０】
本発明は、上記特許出願中の図３５に例示した領域分割基板Ａ１１と半導体装置１００をさらに改良する発明で、基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法であって、前記部分領域の側壁に導電層を形成するメリットだけを享受して、該導電層の形成に伴う悪影響を排除することのできる領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法を提供することを目的としている。
【課題を解決するための手段】
【００２１】
請求項１〜１０に記載の発明は、基板がトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板に関する発明である。
【００２２】
請求項１に記載の領域分割基板は、基板の第１表面から第２表面に亘って、当該基板を貫通するように形成されたトレンチによって、当該基板が複数の部分領域に分割され、前記複数の部分領域のうち、一部の部分領域の側壁に、前記第１表面の側から前記第２表面の側に亘って、当該基板より高い導電率を有する導電層が形成され、前記トレンチに絶縁体が埋め込まれてなることを特徴としている。
【００２３】
上記領域分割基板においては、単にトレンチによって複数の部分領域に分割されただけの従来の領域分割基板と異なり、トレンチによって形成された複数の部分領域のうち、一部の部分領域の側壁に、第１表面の側から第２表面の側に亘って、当該基板より高い導電率を有する導電層が形成されている。このため、例えば後述するように前記側壁に導電層が形成された部分領域を引き出し導電領域として利用する場合には、前記導電層を主な電流経路とすることができ、単にトレンチによって複数の部分領域に分割されただけの従来の領域分割基板に較べて、引き出し導電領域としての抵抗値を小さくすることができる。また、上記領域分割基板においては、前記導電層を主な電流経路とすることができるため、母体となる基板の材料は、導電性または半導電性の材料に限らず、絶縁性の材料であっても、前記導電層が形成された部分領域を引き出し導電領域として利用することが可能である。
【００２４】
前記導電層を引き出し導電領域の主な電流経路とする場合、前記導電層は導電率が高い材料ほど好ましいが、当該基板より高い導電率を有した材料であれば所定の抵抗値低減効果が得られるため、母体となる基板の材料との接合性に優れた材料を選択することもできる。また、前記導電層の厚さも任意に設定することができ、例えば厚く形成すれば抵抗値を小さくすることができ、逆に薄く形成して周囲への応力を低減することも可能である。
【００２５】
また、上記領域分割基板において、前記導電層は、トレンチによって分割形成された複数の部分領域の全てではなく、一部の部分領域の側壁だけに形成されている。従って、例えば前記導電層の形成に伴って応力的に悪影響があるような大きな占有面積の部分領域やＩＣ回路を形成する部分領域を除外して、前記引き出し導電領域として利用する部分領域だけに前記導電層が形成されている構成をとることができる。
【００２６】
以上のようにして、上記領域分割基板は、基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である領域分割基板であって、前記部分領域の側壁に導電層を形成するメリットだけを享受して、該導電層の形成に伴う悪影響を排除することのできる領域分割基板となっている。
【００２７】
前述したように、上記領域分割基板の母体となる基板の材料は、導電性、半導電性または絶縁性の任意の材料であってよい。しかしながら、前記基板は、特に請求項２に記載のように、低コストでトレンチ加工が容易であり、ＩＣ等の形成も可能な、単結晶シリコン基板または埋め込み酸化膜を有するＳＯＩ（Silicon On Insulator）基板であることが好ましい。
【００２８】
一部の部分領域の側壁に導電層が形成されてなる上記領域分割基板は、例えば比抵抗が比較的大きな単結晶シリコン基板を用いても、前記導電層が形成された部分領域を、抵抗値が小さな引き出し導電領域として機能させることができる。
【００２９】
上記領域分割基板における前記トレンチは、例えば請求項３に記載のように、テーパ状に形成されていてもよい。これによれば、前記部分領域の側壁への導電層の形成や、前記トレンチへの絶縁体の埋め込みが容易になる。
【００３０】
上記領域分割基板は、例えば請求項４に記載のように、前記導電層が、前記複数の部分領域のうち、所定の占有面積より小さな占有面積の部分領域の側壁に形成されてなる構成とすることが好ましい。これによれば、前述したように、該導電層を形成したことによる応力的な悪影響を排除することができる。
【００３１】
また、例えば請求項５に記載のように、前記導電層が、前記側壁の一部に、前記第１表面の側から前記第２表面の側に亘って形成されてなる構成としてもよい。これによっても、該導電層を形成したことによる応力的な悪影響を排除することができる。
【００３２】
上記領域分割基板における前記導電層は、例えば請求項６に記載のように、高い導電率を有した金属層、シリコン（Ｓｉ）との接合性に優れた高不純物濃度シリコン層または金属シリサイド層、およびそれらの積層体とすることができる。
【００３３】
また、上記領域分割基板は、請求項７に記載のように、前記導電層が、前記部分領域の側壁だけでなく、前記第１表面および前記第２表面の少なくとも一方を覆うように形成されてなる構成とすることができる。
【００３４】
これによれば、側壁だけに導電層が形成されている場合に較べて、上記第１表面および第２表面の少なくとも一方を覆う導電層への電気接合が容易になると共に、例えば引き出し導電領域として利用した場合、抵抗値をより小さくすることができる。
【００３５】
上記領域分割基板における前記絶縁体は、例えば請求項８に記載のように、半導体製造において一般的に用いられる酸化シリコンとすることができる。
【００３６】
上記領域分割基板においては、請求項９に記載のように、前記絶縁体が、前記第１表面の側から前記第２表面の側に亘って埋め込まれてなることが、該領域分割基板の強度を確保するうえで好ましい。しかしながらこれに限らず、例えば寄生容量を低減するためには、前記絶縁体が、前記第１表面または前記第２表面の一方の側だけに埋め込まれてなるようにしてもよい。
【００３７】
また、上記領域分割基板は、例えば請求項１０に記載のように、前記側壁に導電層が形成された部分領域が、隣り合って配置され、前記トレンチに埋め込まれた絶縁体を間に挟んで、貫通コンデンサが形成されてなる構成とすることも可能である。
【００３８】
請求項１１〜２１に記載の発明は、上記請求項１乃至１０のいずれか一項に記載の領域分割基板を用いた、半導体装置に関する発明である。
【００３９】
請求項１１に記載の半導体装置は、請求項１乃至１０のいずれか一項に記載の領域分割基板を用いた半導体装置であって、半導体からなるベース基板であって、絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板と、前記ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板とを有してなり、前記キャップ基板が、前記ベース基板の表層部における所定領域に対向して貼り合わされて、前記所定領域とキャップ基板とで構成される空間が、密封されると共に、前記側壁に導電層が形成された部分領域が、所定の前記ベース半導体領域に電気的に接続されてなる、引き出し導電領域として機能することを特徴としている。
【００４０】
上記半導体装置においては、ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板が、ベース基板の表層部の所定領域に形成される各種の素子を保護するための密封キャップとして機能する。また、前記キャップ基板には、絶縁分離された複数個の部分領域が形成されており、側壁に導電層が形成された部分領域が、ベース基板に形成された所定の絶縁分離されてなるベース半導体領域に電気的に接続されて、引き出し導電領域として機能する。
【００４１】
上記領域分割基板をキャップ基板として用いた半導体装置においては、単にトレンチによって複数の部分領域に分割されただけのキャップ基板を用いる従来の半導体装置と異なり、キャップ基板におけるトレンチによって分割された複数の部分領域のうち、一部の部分領域の側壁に、高い導電率を有する導電層が形成されている。従って、上記半導体装置における側壁に導電層が形成された部分領域からなる引き出し導電領域は、従来の半導体装置のそれに較べて、抵抗値を小さくすることができる。
【００４２】
また、上記半導体装置において、側壁に導電層が形成された部分領域からなる引き出し導電領域は、例えばＩＣ回路を形成するような他の部分領域に較べて、一般的に小さな占有面積とすることができる。従って、該引き出し導電領域は、側壁に導電層が形成されていても、応力的な悪影響は無視することができる。
【００４３】
上記半導体装置において、キャップ基板として用いた領域分割基板の母体となる基板の材料は、前述したように部分領域の側壁に形成されている導電層を主な電流経路としていることから、導電性、半導電性または絶縁性の任意の基板材料であってよく、例えば単結晶シリコン基板やＳＯＩ基板を用いる場合も、任意の不純物濃度であってよい。従って、上記半導体装置におけるキャップ基板は、引き出し導電領域としての使用に制約されることなく、後述するように、各種の素子やＩＣ回路を形成して種々の用途に供することも可能である。
【００４４】
尚、上記半導体装置において、ベース基板に貼り合わされたキャップ基板の貼り合わせ面と反対側の外部に露出する引き出し導電領域へ、ワイヤボンディングやフェースダウンボンディング（ボールボンディング）による電気的な接続を行うことができることは、言うまでもない。
【００４５】
以上のようにして、上記半導体装置は、基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板を用いた半導体装置であって、ベース基板の表層部に形成された各種の素子がキャップ基板によって保護されると共に、キャップ基板における引き出し導電領域の抵抗値が小さく、フェースダウンボンディングも可能で実装面での制約が少ない、小型で安価な半導体装置とすることができる。
【００４６】
また、上記半導体装置は、領域分割基板からなるキャップ基板において、前記部分領域の側壁に導電層を形成するメリットだけを享受して、該導電層の形成に伴う悪影響を排除することのできる半導体装置となっている。
【００４７】
上記半導体装置は、例えば請求項１２に記載のように、前記引き出し導電領域として機能する部分領域の側壁の一部に、前記導電層が形成されてなる構成であってよい。これによっても、前述したように、該導電層を形成したことによる応力的な悪影響を排除することができる。
【００４８】
上記半導体装置は、請求項１３に記載のように、前記ベース基板または前記キャップ基板において、前記所定領域のベース半導体領域の部分に導電性を有する凸部が形成され、前記ベース基板と前記キャップ基板が、前記凸部で貼り合わされてなる構成としてもよい。これによれば、キャップ基板の貼り合わせ面を平坦にすることができる。この場合、例えば請求項１４に記載のように、前記凸部は、単結晶シリコン、多結晶シリコンまたは金属のいずれかとすることができる。
【００４９】
また、上記半導体装置におけるベース基板は、例えば請求項１５に記載のように、埋め込み酸化膜を有するＳＯＩ基板とすることができ、前記ベース半導体領域を、前記埋め込み酸化膜に達するトレンチにより周囲から絶縁分離された、ＳＯＩ層からなる領域とすることができる。このＳＯＩ層は、単結晶シリコンでも多結晶シリコンでもよい。
【００５０】
上記ベース基板としてＳＯＩ基板を用いる場合には、例えば請求項１６に記載のように、上記半導体装置を、以下に示す慣性力を利用した力学量センサ素子を有してなる半導体装置とすることができる。すなわち、前記ベース基板における前記複数個のベース半導体領域のうち、少なくとも一個のベース半導体領域が、前記埋め込み酸化膜の一部を犠牲層エッチングすることにより、変位可能に形成された可動電極を有する可動半導体領域であり、少なくとももう一個のベース半導体領域が、前記可動電極と対向する固定電極を有する固定半導体領域であり、前記可動電極と固定電極の対向面で静電容量が形成され、前記可動半導体領域と前記固定半導体領域に、それぞれ、前記引き出し導電領域が接続され、前記可動電極が、印加される力学量に応じて前記対向面に対して垂直方向に変位し、前記可動電極と固定電極の間の距離変化に伴う前記静電容量の変化を測定して、前記印加される力学量を検出するように、上記半導体装置を構成する。尚、上記半導体装置における前記力学量は、例えば請求項１７に記載のように、加速度または角速度とすることができる。
【００５１】
上記力学量センサ素子を有してなる半導体装置は、半導体からなるベース基板の表層部に形成された力学量センサ素子を保護するために、前記ベース基板の力学量センサ素子上に密封キャップが配置されてなる半導体装置であって、前述したように、小型で安価に製造することができ、フェースダウンボンディングも可能で実装面での制約が少ない半導体装置とすることができる。
【００５２】
上記半導体装置において、前記キャップ基板を構成する前記基板が単結晶シリコン基板または埋め込み酸化膜を有するＳＯＩ基板からなる場合には、請求項１８に記載のように、前記複数個の部分領域のうち、所定の部分領域に、ＩＣ回路を形成することが可能である。
【００５３】
この場合、例えば請求項１９に記載のように、前記ＩＣ回路が形成された部分領域の側壁には、前記導電層が形成されておらず、前記ＩＣ回路が形成された部分領域を取り囲む部分領域の側壁に、前記トレンチに埋め込まれた絶縁体を間に挟んで、前記導電層が形成されてなる構成とすることができる。これによれば、ＩＣ回路が形成された部分領域の側壁には導電層が形成されていないため、例えば導電層を形成することによる漏電等の悪影響を排除することができる。一方、ＩＣ回路が形成された部分領域を取り囲む部分領域の側壁には導電層が形成されているため、該導電層をノイズシールドとして機能させることができる。
【００５４】
また、この場合には請求項２０に記載のように、前記ＩＣ回路が形成された部分領域を取り囲む部分領域の側壁の一部に、前記導電層が形成されてなることが好ましい。これによれば、一般的に大きな占有面積が必要なＩＣ回路が形成された部分領域を取り囲む部分領域において、側壁の一部に形成された導電層による前記ノイズシールド効果を阻害することなく、該導電層を形成したことによる応力的な悪影響を排除することができる。
【００５５】
尚、上記半導体装置は、例えば請求項２１に記載のように、前記ベース基板と前記キャップ基板が、導電性接着剤により貼り合わされてなる構成であってよい。
【００５６】
請求項２２〜２５に記載の発明は、請求項１に記載の領域分割基板の製造方法に関する発明である。
【００５７】
請求項２２に記載の領域分割基板の製造方法は、請求項１に記載の領域分割基板の製造方法であって、前記基板となる１次基板の前記第１表面の側に、前記トレンチとなる所定深さで当該１次基板を貫通しない１次トレンチを形成する１次トレンチ形成工程と、前記１次トレンチの側壁を覆うようにして、前記導電層となる１次導電層を形成する１次導電層形成工程と、前記１次トレンチの側壁に形成された１次導電層の一部を除去してパターニングする１次導電層パターニング工程と、前記絶縁体となる１次絶縁体を前記１次トレンチに埋め込む１次絶縁体埋め込み工程と、前記第１表面の側から研削して、前記１次基板または該１次基板の上に形成された１次導電層を露出し、前記基板の第１表面とする第１表面形成工程と、前記１次絶縁体埋め込み工程の後、前記第２表面の側から研削して、前記基板の第２表面とすると共に、前記１次絶縁体を露出して、前記導電層および前記絶縁体とする第２表面形成工程とを有してなることを特徴としている。
【００５８】
これによって、上記請求項１に記載の領域分割基板を製造することができる。尚、これによって製造される領域分割基板の効果については前述したとおりであり、その説明は省略する。
【００５９】
請求項２３に記載のように、前記１次導電層パターニング工程においては、ドライフィルムレジストをマスクとして用い、前記１次トレンチの側壁に形成された１次導電層の一部を除去することが好ましい。
【００６０】
ドライフィルムレジストは、塗布レジストに較べて厚膜であり、強度が高い。このため、該ドライフィルムレジストを、前記１次トレンチの開口部に庇状に突き出るようにパターニングして、１次トレンチ内に形成されている前記一次導電層のエッチングマスクとすることができる。これにより、残したい側壁の一次導電層を確実に保護できるため、最終的に、所定の部分領域の側壁にだけ導電層を形成したり、該側壁の一部に高い精度で導電層を形成したりすることが可能となる。
【００６１】
上記領域分割基板の製造方法においては、例えば請求項２４に記載のように、前記１次導電層パターニング工程の後、前記１次絶縁体埋め込み工程を実施し、前記１次絶縁体埋め込み工程の後、前記第１表面形成工程を実施する構成とすることができる。
【００６２】
この場合には、例えば請求項２５に記載のように、前記１次絶縁体埋め込み工程において、前記１次トレンチの下部に犠牲層を埋め込んだ後、その上部に前記絶縁体となる１次絶縁体を埋め込み、前記第２表面形成工程において、前記第２表面の側からの研削により前記基板の第２表面に露出する前記犠牲層を、エッチングにより除去することも可能である。これによれば、例えば第１表面の側だけに絶縁体が埋め込まれた領域分割基板を製造するに際して、第２表面形成工程における研削をトレンチに犠牲層が埋め込まれた状態で実施できるため、研削に伴う基板の割れや欠けを抑制することができる。
【００６３】
請求項２６に記載の発明は、請求項１１に記載の半導体装置の製造方法に関する発明である。
【００６４】
請求項２６に記載の発明は、請求項１１に記載の半導体装置の製造方法であって、前記絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板を準備するベース基板準備工程と、前記ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板であって、当該キャップ基板を構成する前記基板を貫通するトレンチにより、複数個の部分領域が形成されてなるキャップ基板を準備するキャップ基板準備工程と、前記キャップ基板を、前記ベース基板の所定領域に対向するようにして、前記ベース基板に貼り合わせ、前記空間を密封すると共に、前記引き出し導電領域を前記所定のベース半導体領域に電気的に接続する基板貼り合わせ工程とを有してなることを特徴としている。
【００６５】
これによって、上記請求項１１に記載の半導体装置を製造することができる。尚、これによって製造される半導体装置の効果については前述したとおりであり、その説明は省略する。
【図面の簡単な説明】
【００６６】
【図１】本発明に係る領域分割基板の一例を示す図で、（ａ）は、領域分割基板Ａ２０の部分的な上面図であり、（ｂ）は、（ａ）における一点鎖線Ｂ−Ｂでの断面図である。
【図２】図１と同様の領域分割基板Ａ２１を用いた本発明に係る半導体装置の一例を示す図で、（ａ）は、半導体装置２００を模式的に示した部分的な平面図であり、（ｂ）は、半導体装置２００を模式的に示した断面図である。
【図３】領域分割基板Ａ２０の製造方法の一例を示す工程別の断面図である。
【図４】領域分割基板Ａ２０の製造方法の一例を示す工程別の断面図である。
【図５】図２の半導体装置２００におけるキャップ基板（領域分割基板Ａ２１）の準備工程を説明する図で、図３と図４で説明した領域分割基板Ａ２０の製造方法を基にして、その後に実施する工程を示す図である。
【図６】準備したベース基板Ｂ２３と、図３〜図５の工程により準備したキャップ基板（領域分割基板Ａ２１）とを貼り合わせる、基板貼り合わせ工程の一例を示した工程別の断面図である。
【図７】図１に示した領域分割基板Ａ２０の変形例で、領域分割基板Ａ２２の模式的な断面図である。
【図８】図７に示す領域分割基板Ａ２２の製造方法の一例を示す工程別の断面図である。
【図９】図７に示す領域分割基板Ａ２２の製造方法の一例を示す工程別の断面図である。
【図１０】別の変形例で、領域分割基板Ａ２３の模式的な断面図である。
【図１１】図１０に示す領域分割基板Ａ２３の製造方法の一例を示す工程別の断面図である。
【図１２】別の変形例で、領域分割基板Ａ２４の模式的な断面図である。
【図１３】（ａ），（ｂ）は、それぞれ、図１２に示す領域分割基板Ａ２４の製造方法の例を説明する図で、特徴となる製造工程の断面図である。
【図１４】別の領域分割基板の例を示す図で、（ａ）は、領域分割基板Ａ２５を模式的に示した部分的な平面図であり、（ｂ）は、領域分割基板Ａ２５を模式的に示した断面図である。
【図１５】図２に示した半導体装置２００の変形例を示す図で、半導体装置２０１の模式的な断面図である。
【図１６】図１５の半導体装置２０１を構成しているベース基板Ｂ２５と領域分割基板Ａ２６を分解して示した図で、ベース基板Ｂ２５と領域分割基板Ａ２６を貼り合わせる前の位置決めして積層する様子を示した図である。
【図１７】図１５の半導体装置２０１におけるキャップ基板として用いた領域分割基板Ａ２６の製造方法を説明する図で、特徴となる製造工程の断面図である。
【図１８】図１５の半導体装置２０１におけるキャップ基板として用いた領域分割基板Ａ２６の製造方法を説明する図で、特徴となる製造工程の断面図である。
【図１９】図１５に示す半導体装置２０１の別の製造方法を説明する図で、図１８（ｃ）に示した表面保護層３３と配線および電極パッド３４を形成する前の領域分割基板と別に準備したベース基板Ｂ２５を先に貼り合わせる工程の断面図である。
【図２０】図２に示した半導体装置２００の別の変形例を示す図で、（ａ）は、半導体装置２０２を模式的に示した部分的な平面図であり、（ｂ）は、半導体装置２０２を模式的に示した断面図である。
【図２１】図２０の領域分割基板Ａ２７の製造方法を説明する図で、上記したＩＣ回路Ｇｋ，Ｇｌを、ベース基板Ｂ２４との接合前に形成しておく場合の製造工程の断面図である。
【図２２】図２０の領域分割基板Ａ２７の製造方法を説明する図で、上記したＩＣ回路Ｇｋ，Ｇｌを、ベース基板Ｂ２４との接合前に形成しておく場合の製造工程の断面図である。
【図２３】図２０に示した半導体装置２０２の変形例を示す図で、半導体装置２０３の模式的な断面図である。
【図２４】図２３の半導体装置２０３を構成しているベース基板Ｂ２４と領域分割基板Ａ２８を分解して示した図で、ベース基板Ｂ２４と領域分割基板Ａ２８を貼り合わせる前の位置決めして積層する様子を示した図である。
【図２５】図２３の領域分割基板Ａ２８の製造方法を説明する図で、ＩＣ回路Ｇｋ，Ｇｌを、ベース基板Ｂ２４との接合前に形成しておく場合の製造工程の断面図である。
【図２６】図２３の領域分割基板Ａ２８の製造方法を説明する図で、ＩＣ回路Ｇｋ，Ｇｌを、ベース基板Ｂ２４との接合前に形成しておく場合の製造工程の断面図である。
【図２７】図２３に示した半導体装置２０３の変形例を示す図で、半導体装置２０４の模式的な断面図である。
【図２８】図２７に示した半導体装置２０４の変形例を示す図で、半導体装置２０５の模式的な断面図である。
【図２９】図２０に示した半導体装置２０２の別の変形例を示す図で、（ａ）は、半導体装置２０６を模式的に示した部分的な平面図であり、（ｂ）は、半導体装置２０６を模式的に示した断面図である。
【図３０】図２９の領域分割基板Ａ３１の製造方法を説明する図で、ＩＣ回路Ｇｋ，Ｇｌを、ベース基板Ｂ２４との接合前に形成しておく場合の製造工程の断面図である。
【図３１】図２９の領域分割基板Ａ３１の製造方法を説明する図で、ＩＣ回路Ｇｋ，Ｇｌを、ベース基板Ｂ２４との接合前に形成しておく場合の製造工程の断面図である。
【図３２】特許文献２に開示された半導体装置の一例で、（ａ）は半導体装置９１の模式的な断面図であり、（ｂ）は半導体装置９１の模式的な上面図である。
【図３３】図３２の半導体装置９１のベース基板Ｂ２を示す図で、（ａ）はベース基板Ｂ２の断面図であり、（ｂ）はベース基板Ｂ２の上面図である。
【図３４】図３２の半導体装置９１のキャップ基板Ｃ２を示す図で、（ａ）はキャップ基板Ｃ２の断面図であり、（ｂ）はキャップ基板Ｃ２の上面図である。
【図３５】特許出願中の発明の一例を示す図で、（ａ）は、半導体装置１００の部分的な平面図であり、（ｂ）は、（ａ）における一点鎖線Ｃ−Ｃでの断面図である。
【発明を実施するための形態】
【００６７】
本発明は、基板がトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法に関する。以下、本発明を実施するための形態を、図に基づいて説明する。
【００６８】
図１は、本発明に係る領域分割基板の一例を示す図で、図１（ａ）は、領域分割基板Ａ２０の部分的な上面図であり、図１（ｂ）は、図１（ａ）における一点鎖線Ｂ−Ｂでの断面図である。尚、図１に示す領域分割基板Ａ２０において、図３５に示した半導体装置１００のキャップ基板として用いられている領域分割基板Ａ１１と同様の部分については、同じ符号を付した。
【００６９】
図１に示す領域分割基板Ａ２０は、図１（ｂ）に示すように、単結晶シリコンからなる基板３０の第１表面Ｓ１から第２表面Ｓ２に亘って、当該基板３０を貫通するように形成されたトレンチ３１ａによって、当該基板３０が複数の部分領域Ｃｅに分割されている。また、図１（ａ）に示すように、トレンチ３１ａによって形成された複数の部分領域Ｃｅのうち、一部の部分領域Ｃｅａ〜Ｃｅｄの側壁には、第１表面Ｓ１の側から第２表面Ｓ２の側に亘って、当該基板３０より高い導電率を有する導電層３５が形成され、トレンチ３１ａ内に絶縁体３１ｂが埋め込まれた構造となっている。第１表面Ｓ１の側から第２表面Ｓ２の側に亘る導電層３５が形成された部分領域Ｃｅａ〜Ｃｅｄは、後述するように、領域分割基板Ａ２０をキャップ基板として用いる半導体装置において、引き出し導電領域として利用可能である。
【００７０】
図１に示す領域分割基板Ａ２０においては、図３２に示した半導体装置９１における単にトレンチ（絶縁分離トレンチ３１）によって複数の部分領域（キャップ導電領域Ｃｅ）に分割されただけの従来の領域分割基板（キャップ基板Ｃ１）と異なり、トレンチ３１ａによって形成された一部の部分領域Ｃｅａ〜Ｃｅｄの側壁に、第１表面Ｓ１の側から第２表面Ｓ２の側に亘って、当該基板３０より高い導電率を有する導電層３５が形成されている。このため、例えば後述するように該部分領域Ｃｅａ〜Ｃｅｄを引き出し導電領域として利用する場合には、側壁に形成されている当該基板３０より高い導電率を有した導電層３５を主な電流経路とすることができ、図３９に示した従来の領域分割基板（キャップ基板Ｃ１）に較べて、引き出し導電領域としての抵抗値を小さくすることができる。
【００７１】
また、図１の領域分割基板Ａ２０においては、母体となる基板として、単結晶シリコン基板３０が用いられている。単結晶シリコン基板３０は、低コストで、トレンチ３１ａの加工が容易であり、領域分割基板Ａ２０の母体となる基板として好ましい材料である。しかしながら、図１に示す領域分割基板Ａ２０の構造は、部分領域Ｃｅの側壁に形成されている導電層３５を主な電流経路とすることができる。このため、母体となる基板の材料は、単結晶シリコン基板３０に限らず、多結晶シリコン基板や、後述する埋め込み酸化膜を有したＳＯＩ（Silicon On Insulator）基板であってもよい。また、不純物濃度が低くて比抵抗が大きな単結晶シリコン基板３０を用いても、導電層３５が形成された一部の部分領域Ｃｅａ〜Ｃｅｄを、抵抗値が小さな引き出し導電領域として機能させることができる。さらに、導電性や半導電性の材料に限らず、絶縁性の材料であっても、導電層３５を利用して、部分領域Ｃｅａ〜Ｃｅｄを引き出し導電領域として利用することが可能である。
【００７２】
図１に示す領域分割基板Ａ２０のように、部分領域Ｃｅａ〜Ｃｅｄの側壁に形成された導電層３５を引き出し導電領域の主な電流経路とする場合、導電層３５は、導電率が高い材料ほど好ましいが、当該基板３０より高い導電率を有した材料であれば所定の抵抗値低減効果が得られるため、母体となる基板３０の材料との接合性に優れた材料を選択することもできる。例えば、図１の領域分割基板Ａ２０における導電層３５は、アルミニウム（Ａｌ）等の高い導電率を有した金属層、シリコン（Ｓｉ）との接合性に優れた高不純物濃度シリコン層やタングステン（Ｗ）、チタン（Ｔｉ）、白金（Ｐｔ）等をシリコン（Ｓｉ）と反応させて形成する金属シリサイド層、およびそれらの積層体とすることができる。また、導電層３５の厚さも任意に設定することができ、例えば厚く形成すれば抵抗値を小さくすることができ、逆に薄く形成して周囲への応力を低減することも可能である。
【００７３】
また、図１に示す領域分割基板Ａ２０において、導電層３５は、図３５に示した半導体装置１００の領域分割基板Ａ１１と異なり、トレンチ３１ａによって分割形成された複数の部分領域Ｃｅの全てではなく、一部の部分領域Ｃｅａ〜Ｃｅｄの側壁だけに形成されている点に特徴がある。従って、例えば導電層３５の形成に伴って応力的に悪影響があるような、例えばＩＣ回路の形成が可能な図１（ａ）の上方に示す大きな占有面積の部分領域Ｃｅｋ，Ｃｅｌやそれらを取り巻く部分領域を除外して、引き出し導電領域として利用する部分領域Ｃｅａ〜Ｃｅｄだけに導電層３５が形成されている構成をとっている。
【００７４】
図１の領域分割基板Ａ２０において、トレンチ３１ａを埋め込む絶縁体３１ｂは、例えば半導体製造において一般的に用いられる、酸化シリコン（ＳｉＯ２）とすることができる。また、絶縁体３１ｂは、図１（ｂ）に示すように、第１表面Ｓ１の側から第２表面Ｓ２の側に亘ってトレンチ３１ａに埋め込まれてなることが、領域分割基板Ａ２０の強度を確保するうえで好ましい。しかしながらこれに限らず、例えば絶縁体３１ｂを誘電体層とする寄生容量を低減するためには、後述するように、該絶縁体が第１表面Ｓ１または第２表面Ｓ２の一方の側だけに埋め込まれてなるようにしてもよい。
【００７５】
以上のようにして、図１に例示した領域分割基板Ａ２０は、基板３０が該基板３０を貫通するトレンチ３１ａによって複数の部分領域Ｃｅに分割されてなり、部分領域Ｃｅが引き出し導電領域として利用可能である領域分割基板であって、図３２に示した従来の領域分割基板（キャップ基板Ｃ１）と較べて部分領域Ｃｅを引き出し導電領域として利用した場合の抵抗値が小さく、導電性、半導電性または絶縁性の任意の基板材料を用いることができ、適用制限の少ない領域分割基板とすることができる。
【００７６】
また、図１に例示した領域分割基板Ａ２０は、図３５に示した半導体装置１００の領域分割基板Ａ１１と較べてわかるように、一部の部分領域Ｃｅａ〜Ｃｅｄの側壁だけに導電層３５が形成されているため、上記したような引き出し導電領域として利用した場合の抵抗値の低減や、導電性、半導電性または絶縁性の任意の基板材料を用いることができる、部分領域の側壁に導電層３５を形成するメリットだけを享受して、該導電層３５の形成に伴う応力的な悪影響等を低減することのできる領域分割基板となっている。
【００７７】
図２は、図１と同様の領域分割基板Ａ２１を用いた本発明に係る半導体装置の一例を示す図で、図２（ａ）は、半導体装置２００を模式的に示した部分的な平面図であり、図２（ｂ）は、半導体装置２００を模式的に示した断面図である。尚、図２（ｂ）の断面図は、図２（ａ）の一点鎖線Ｅ−Ｅでの断面について、分かり易くするために切断線に沿って任意に伸縮して簡略化して示した図となっている。また、図２（ａ）は、図２（ｂ）における一点鎖線Ｆ−Ｆでの断面を示した図となっている。図２に示す半導体装置２００において、図３５に示した半導体装置１００と同様の部分については、同じ符号を付した。
【００７８】
図２に示す半導体装置２００は、図１に示した領域分割基板Ａ２０と同様の領域分割基板Ａ２１を用いた半導体装置である。図２の半導体装置２００は、半導体からなるベース基板Ｂ２３であって、絶縁分離された複数個のベース半導体領域Ｂｓが表層部に形成されてなるベース基板Ｂ２３と、ベース基板Ｂ２３に貼り合わされる領域分割基板Ａ２１を用いたキャップ基板とを有している。キャップ基板である領域分割基板Ａ２１は、ベース基板Ｂ２３の表層部における所定領域Ｒ１に対向して貼り合わされて、前記所定領域Ｒ１とキャップ基板である領域分割基板Ａ２１とで構成される空間が、密封されると共に、側壁に導電層３５が形成された部分領域Ｃｅａ，Ｃｅｃが、所定のベース半導体領域Ｂｓ１，Ｂｓ２に電気的に接続されてなる、引き出し導電領域として機能する。
【００７９】
より詳細に説明すると、図２の半導体装置２００におけるベース基板Ｂ２３は、埋め込み酸化膜２０を有するＳＯＩ（Silicon On Insulator）基板で、埋め込み酸化膜２０を挟んで、ＳＯＩ層２１と支持基板２２とで構成されている。ベース基板Ｂ２３には、絶縁分離された複数個のベース半導体領域Ｂｓが表層部に形成されている。図２の半導体装置２００におけるベース半導体領域Ｂｓは、埋め込み酸化膜２０に達するトレンチ２３により周囲から絶縁分離された、ＳＯＩ層２１からなる領域である。ベース基板Ｂ２３の所定領域Ｒ１のベース半導体領域Ｂｓ上には、ベース半導体領域Ｂｓや部分領域Ｃｅと同一電導型の多結晶シリコン、アルミニウム（Ａｌ）等の金属、および導電性接着剤等の導電膜５０からなる凸部Ｔ１が形成されている。また、凸部Ｔ１を構成している導電膜５０は、ベース基板Ｂ２３とキャップ基板である領域分割基板Ａ２１を金（Ａｕ）−シリコン（Ｓｉ）共晶接合で貼り合わせる場合には、金（Ａｕ）−シリコン（Ｓｉ）合金となる。また、凸部Ｔ１としては、ベース半導体領域Ｂｓ上に導電膜５０を形成する代わりに、加工成形して単結晶シリコンからなるベース半導体領域Ｂｓの表面が凸部Ｔ１を有するようしてもよい。尚、ベース基板Ｂ２３において、埋め込み酸化膜２０とベース半導体領域Ｂｓを貫通する符号５１で示した部分は、ＳＯＩ層２１の表面側から支持基板２２に電気的なコンタクトをとるために形成されたコンタクト層で、多結晶シリコン等からなり、支持基板２２の電位固定等に用いられる。
【００８０】
図２に示す半導体装置２００は、慣性力を利用した力学量センサ素子を有してなる半導体装置で、ベース基板Ｂ２３の表層部に形成されている複数個のベース半導体領域Ｂｓで、加速度や角速度を測定するための力学量センサ素子が構成されている。すなわち、ベース基板Ｂ２３における複数個のベース半導体領域Ｂｓのうち、図中に示したベース半導体領域Ｂｓ１が、埋め込み酸化膜２０の一部を犠牲層エッチングすることにより、変位可能に形成された可動電極Ｅｍを有する可動半導体領域となっている。また、図中に示したもう一個のベース半導体領域Ｂｓ２が、可動電極Ｅｍと対向する固定電極Ｅｓを有する固定半導体領域となっている。尚、半導体装置２００の力学量センサ素子に関する平面構造は、図３３のベース基板Ｂ２と同様であり図示を省略したが、図２の断面図に示す２個の可動半導体領域Ｂｓ１と２個の固定半導体領域Ｂｓ２は、それぞれ、平面構造において連結した一体の領域である。半導体装置２００においては、可動半導体領域Ｂｓ１の可動電極Ｅｍと固定半導体領域Ｂｓ２の固定電極Ｅｓの対向面で静電容量が形成され、可動電極Ｅｍが、印加される力学量に応じて前記対向面に対して垂直方向に変位し、可動電極Ｅｍと固定電極Ｅｓの間の距離変化に伴う静電容量の変化を測定して、印加される力学量を検出するようにしている。尚、ベース基板Ｂ２３における所定領域Ｒ１以外の他の領域には、別の素子や回路が形成されていてもよい。
【００８１】
図２の半導体装置２００のキャップ基板である領域分割基板Ａ２１は、単結晶シリコン基板３０からなり、複数個の部分領域Ｃｅが形成されている。各部分領域Ｃｅは、単結晶シリコン基板３０を貫通するトレンチ３１ａにより、単結晶シリコン基板３０が複数個に分割された領域である。図２の半導体装置２００における領域分割基板Ａ２１の特徴は、トレンチ３１ａによって形成された複数の部分領域Ｃｅのうち、一部の部分領域Ｃｅａ〜Ｃｅｄの側壁だけに、当該基板３０より高い導電率を有する導電層３５が形成されている点である。すなわち、半導体装置２００の領域分割基板Ａ２１においては、引き出し導電領域として使用される部分領域Ｃｅａ〜Ｃｅｄの側壁だけに導電層３５が形成され、ＩＣ回路の形成が可能な図２（ａ）の上方に示す長方形状の部分領域Ｃｅｋ，Ｃｅｌおよびそれらを取り囲む部分領域Ｃｅｍの側壁には、導電層３５が形成されていない。ＩＣ回路が形成される部分領域Ｃｅｋ，Ｃｅｌの側壁に導電層３５を形成しておくと、ＩＣ回路製造において多くの熱処理を経過する場合、時に結晶欠陥等が入り易くなることがあり、製造プロセスの自由度が低くなる。
【００８２】
尚、図２（ｂ）において、領域分割基板Ａ２１上の符号３３で示された部分は酸化シリコン（ＳｉＯ２）膜等からなる表面保護層であり、符号３４で示された部分はアルミニウム（Ａｌ）等からなる配線や電極パッドである。
【００８３】
半導体装置２００においては、図２（ｂ）に示すように、キャップ基板として用いられている領域分割基板Ａ２１の平坦な一方の表面がベース基板Ｂ２３の凸部Ｔ１に貼り合わされて、接合面Ｄ１が形成されている。ベース基板Ｂ２３と領域分割基板Ａ２１の接合面Ｄ１は、ベース基板Ｂ２３の所定領域Ｒ１において環状となるように凸部Ｔ１ｃが設定されており、ベース基板Ｂ２３と領域分割基板Ａ２１の貼り合わせによって、ベース基板Ｂ２３における所定領域Ｒ１の表面と領域分割基板Ａ２１の表面とで構成される空間が、高真空状態で密封されている。また、上記貼り合わせによって、図中に例示した領域分割基板Ａ２１の側壁に導電層３５が形成された部分領域Ｃｅａ，Ｃｅｃが、それぞれ、凸部Ｔ１ａ，Ｔ１ｂを介して、ベース半導体領域Ｂｓ１，Ｂｓ２に電気的に接続され、引き出し導電領域として機能する。すなわち、ベース基板Ｂ２３における可動半導体領域Ｂｓ１と固定半導体領域Ｂｓ２に、それぞれ、引き出し導電領域Ｃｅａ，Ｃｅｃが接続された構成となっている。尚、半導体装置２００の電極パッド３４には、このままワイヤボンディングしてもよいが、必要に応じてパッシベーション膜を形成し、フリップチップバンプ等のボールボンディング接続するようにしてもよい。この場合、必要に応じてチップの応力バランスをとるため、電気接続をとらないダミーバンプを設置することもできる。
【００８４】
図２に示す半導体装置２００においては、ベース基板Ｂ２３に貼り合わされる領域分割基板Ａ２１を用いたキャップ基板が、ベース基板Ｂ２３の表層部の所定領域Ｒ１に形成される各種の素子を保護するための密封キャップとして機能する。また、該キャップ基板には、絶縁分離された複数個の部分領域Ｃｅが形成されており、側壁に導電層３５が形成された部分領域Ｃｅａ〜Ｃｅｄが、ベース基板Ｂ２３に形成された所定の絶縁分離されてなるベース半導体領域Ｂｓ１，Ｂｓ２等に電気的に接続されて、引き出し導電領域として機能する。
【００８５】
上記領域分割基板Ａ２１をキャップ基板として用いた半導体装置２００においては、図３２に示した単にトレンチ（絶縁分離トレンチ３１）によって複数の部分領域Ｃｅに分割されただけのキャップ基板Ｃ２を用いる従来の半導体装置９１と異なり、キャップ基板として用いた領域分割基板Ａ２１におけるトレンチ３１ａによって分割された複数の部分領域Ｃｅのうち、一部の部分領域Ｃｅａ〜Ｃｅｄの側壁に、高い導電率を有する導電層３５が形成されている。従って、上記半導体装置２００において引き出し導電領域として機能する部分領域Ｃｅａ〜Ｃｅｄは、従来の半導体装置９１のそれに較べて、抵抗値を小さくすることができる。
【００８６】
また、図２の半導体装置２００において、側壁に導電層３５が形成された部分領域Ｃｅａ〜Ｃｅｄからなる引き出し導電領域は、例えば後述する半導体装置においてＩＣ回路を形成するような図２（ａ）の上方に示す長方形状の部分領域Ｃｅｋ，Ｃｅｌおよびそれらを取り囲む部分領域Ｃｅｍに較べて、通常、小さな占有面積とすることができる。従って、該引き出し導電領域は、側壁に導電層３５が形成されていても、応力的な悪影響は無視することが可能である。
【００８７】
一般的に、側壁に導電層３５を形成したことによる応力的な悪影響を排除するためには、導電層３５が、領域分割基板における複数の部分領域Ｃｅのうち、所定の占有面積より小さな占有面積の部分領域の側壁に形成されてなる構成とすることが好ましい。
【００８８】
上記半導体装置２００において、キャップ基板として用いた領域分割基板Ａ２１の母体となる基板の材料は、前述したように部分領域Ｃｅａ〜Ｃｅｄの側壁に形成されている導電層３５を主な電流経路としていることから、導電性、半導電性または絶縁性の任意の基板材料であってよく、例えば領域分割基板Ａ２１における単結晶シリコン基板３０や後述するＳＯＩ基板を用いる場合も、任意の不純物濃度であってよい。従って、上記半導体装置２００におけるキャップ基板は、引き出し導電領域としての使用に制約されることなく、後述するように、各種の素子やＩＣ回路を形成して種々の用途に供することも可能である。
【００８９】
尚、図２の半導体装置２００において、ベース基板Ｂ２３に貼り合わされた領域分割基板Ａ２１からなるキャップ基板の貼り合わせ面と反対側の外部に露出する引き出し導電領域Ｃｅａ，Ｃｅｃに接続した電極３４へ、ワイヤボンディングやフェースダウンボンディング（ボールボンディング）による電気的な接続を行うことができることは言うまでもない。
【００９０】
以上のようにして、図２に示す半導体装置２００は、基板３０が該基板３０を貫通するトレンチ３１ａによって複数の部分領域Ｃｅに分割されてなり、部分領域Ｃｅａ〜Ｃｅｄが引き出し導電領域として利用可能である、領域分割基板Ａ２１を用いた半導体装置であって、ベース基板Ｂ２３の表層部に形成された各種の素子が領域分割基板Ａ２１を用いたキャップ基板によって保護されると共に、キャップ基板における引き出し導電領域Ｃｅａ〜Ｃｅｄの抵抗値が小さく、フェースダウンボンディングも可能で実装面での制約が少ない、小型で安価な半導体装置とすることができる。
【００９１】
また、上記半導体装置２００は、図３５に示した半導体装置１００と比較してわかるように、領域分割基板Ａ２１からなるキャップ基板において、部分領域の側壁に導電層３５を形成するメリットだけを享受して、それ以外の部分領域においては導電層３５の形成に伴う悪影響を排除することのできる半導体装置となっている。
【００９２】
次に、図１に示した領域分割基板Ａ２０の製造方法を、図１（ｂ）に示した断面部で説明する。
【００９３】
図３と図４は、領域分割基板Ａ２０の製造方法の一例を示す工程別の断面図である。
【００９４】
図３（ａ）に示すように、最初に、１次トレンチ形成工程において、領域分割基板Ａ２０の基板３０となる１次基板３０ａの第１表面Ｓ１の側に、トレンチ３１ａとなる所定深さで当該１次基板３０ａを貫通しない１次トレンチ３１ａａを形成する。１次基板３０ａには、例えば、結晶方位（１００）で、砒素（Ａｓ）やリン（Ｐ）等を高濃度に含んだ比抵抗０．００１〜１ΩｃｍのＮ＋型単結晶シリコン基板を用いる。また、１次トレンチ３１ａａは、１０〜５００μｍの所定深さに形成する。
【００９５】
次に、１次導電層形成工程において、１次トレンチ３１ａａの側壁を覆うようにして、領域分割基板Ａ２０の導電層３５となる１次導電層３５ａを、１次基板３０ａにおける第１表面Ｓ１の側の全面に形成する。１次導電層３５ａは、例えばアルミニウム（Ａｌ）や金（Ａｕ）、タングステン（Ｗ）等の金属膜を、蒸着、スパッタリング、ＣＶＤ等で、０．１〜２μｍの厚さで形成する。
【００９６】
次に、図３（ｂ）と図３（ｃ）に示す１次導電層パターニング工程において、１次トレンチ３１ａａの側壁に形成された１次導電層３５ａの一部を除去して、１次導電層３５ａをパターニングする。図３（ｂ）と図３（ｃ）に示す１次導電層パターニング工程では、５〜１００μｍ厚のドライフィルムレジストＤＦＲをマスクとして用い、１次トレンチ３１ａａの側壁に形成されている１次導電層３５ａの一部を除去して、所定の側壁にだけ導電層３５を残す。
【００９７】
図３（ｂ）に示すように、ドライフィルムレジストＤＦＲを、１次導電層３５ａが形成された１次基板３０ａの第１表面Ｓ１の側に貼り合わせる。ドライフィルムレジストＤＦＲは、塗布レジストに較べて厚膜であり、強度が高い。このため、例えば次の図３（ｃ）に示すように、ドライフィルムレジストＤＦＲを、１次トレンチ３１ａａの開口部に庇状に突き出るようにパターニングすることが可能である。ドライフィルムレジストＤＦＲの厚さは、１次トレンチ３１ａａの開口部の大きさに合わせて、所定の厚さのものを適宜選択して使用する。次に、ドライフィルムレジストＤＦＲに対して、露光マスクにより、所定のパターンの形成を行う。
【００９８】
図３（ｃ）に示すように、ドライフィルムレジストＤＦＲを１次トレンチ３１ａａの開口部に庇状に突き出るようにパターニングした後、パターニングされたドライフィルムレジストＤＦＲをマスクとして、１次トレンチ３１ａａ内に形成されている１次導電層３５ａを例えばＡｒイオンビームミリング法等で異方性エッチングする。これによって、１次トレンチ３１ａａの側壁に形成されている１次導電層３５ａの一部および酸化シリコン膜３６上に形成されている１次導電層３５ａの一部を除去して、所定の側壁にだけ導電層３５を残す。
【００９９】
上記のように１次トレンチ３１ａａの開口部に庇状に突き出るようにパターニングされたドライフィルムレジストＤＦＲと異方性エッチングの組合せにより、残したい側壁の一次導電層３５ａを確実に保護できるため、最終的に、所定の部分領域の側壁にだけ導電層３５を形成したり、後述するように該側壁の一部に高い精度で導電層３５を形成したりすることが可能となる。
【０１００】
次に、図４（ａ）に示す１次絶縁体埋め込み工程において、領域分割基板Ａ２０の絶縁体３１ｂとなる１次絶縁体３１ｂａを第１表面Ｓ１の側の全面に堆積し、１次トレンチ３１ａａ内に１次絶縁体３１ｂａを埋め込む。１次絶縁体３１ｂａは、例えば蒸着、スパッタリング、ＣＶＤ等で酸化シリコン（ＳｉＯ２）膜を堆積し、１次トレンチ３１ａａを埋め込むように形成する。領域分割基板Ａ２０の絶縁体３１ｂに起因する寄生容量を小さくしたい場合には、低誘電率のＦＳＧ（ＳｉＯＦ）、カーボン含有ＳｉＯ２膜（ＳｉＯＣ）等を埋め込んでもよい。また、該ＦＳＧ（ＳｉＯＦ）やカーボン含有ＳｉＯ２膜とＳｉＯ２膜との積層膜としてもよい。
【０１０１】
次に、図４（ｂ）に示す第１表面形成工程において、第１表面Ｓ１の側から研削・研磨して、領域分割基板Ａ２０の基板３０となる１次基板３０ａまたは該１次基板３０ａの上に形成された１次導電層３５ａを露出し、領域分割基板Ａ２０における基板３０の第１表面Ｓ１とする。例えば、１次基板３０ａの第１表面Ｓ１上に形成されている１次導電層３５ａをストッパとして１次絶縁体３１ｂａをＣＭＰ等で除去した後、続いてエッチングにより、１次トレンチ３１ａａ内の１次導電層３５ａを残して、１次基板３０ａ上の１次導電層３５ａを除去する。
【０１０２】
次に、図４（ｃ）と図４（ｄ）に示す第２表面形成工程を実施する。
【０１０３】
図４（ｃ）に示すように、図４（ｂ）に示す１次基板３０ａを反転し、第２表面Ｓ２の側から研削する。例えば、研削やエッチング等により１次基板３０ａの第２表面Ｓ２の側を大雑把に除去した後、次にＣＭＰにより１次導電層３５ａをストッパとして除去する。また、これによって、１次基板３０ａが複数の部分領域Ｃｅに分割される。
【０１０４】
次に、図４（ｄ）に示すように、１次基板３０ａをさらに研磨して、領域分割基板Ａ２０における基板３０の第２表面Ｓ２とする。さらに、１次導電層３５ａが基板３０の第２表面Ｓ２から凹むようにエッチングして、導電層３５とする。
【０１０５】
以上の工程によって、図１に示した領域分割基板Ａ２０を製造することができる。
【０１０６】
次に、図２に示した半導体装置２００の製造方法について説明する。
【０１０７】
図２の半導体装置２００の製造方法において、ベース基板Ｂ２３を準備するベース基板準備工程については、前述した特許出願中の特願２０１０−１７６７４２に記載されているベース基板準備工程と同様であり、その説明は省略する。
【０１０８】
図５は、図２の半導体装置２００におけるキャップ基板（領域分割基板Ａ２１）の準備工程を説明する図で、図３と図４で説明した領域分割基板Ａ２０の製造方法を基にして、その後に実施する工程を説明する。
【０１０９】
図５（ａ）に示すように、図３と図４で説明した製造方法により準備した領域分割基板に対して、酸化シリコン（ＳｉＯ２）膜等からなる表面保護層３３を、図４（ｄ）に示す領域分割基板Ａ２０の一方の表面に、ＣＶＤ等により形成する。次に、図５（ｂ）に示すように、所定位置にコンタクト穴を形成し、続いて全面にアルミニウム（Ａｌ）等からなる膜を形成した後、フォトリソエッチングによりパターニングして、配線および電極パッド３４を形成する。
【０１１０】
以上の図３〜図５で説明した工程により、図２の半導体装置２００におけるキャップ基板（領域分割基板Ａ２１）が準備できる。
【０１１１】
図６は、準備したベース基板Ｂ２３と、図３〜図５の工程により準備したキャップ基板（領域分割基板Ａ２１）とを貼り合わせる、基板貼り合わせ工程の一例を示した工程別の断面図である。
【０１１２】
図６（ａ）に示すように、領域分割基板Ａ２１を用いたキャップ基板を、ベース基板Ｂ２３の力学量センサ素子が形成された所定領域Ｒ１に対向するようにして位置決めし、これらを積層する。
【０１１３】
次に、図６（ｂ）に示すように、領域分割基板Ａ２１を、ベース基板Ｂ２３に貼り合わせる。この貼り合わせには、例えば、金（Ａｕ）−シリコン（Ｓｉ）共晶接合を用いることができる。Ａｕ−Ｓｉ共晶接合は、導電膜５０として予め金（Ａｕ）膜を形成しておき、窒素（Ｎ２）ガス等の不活性ガス中で、いわゆるＡｕ−Ｓｉ共晶反応を起こさせて貼り合わせるものである。このＡｕ−Ｓｉ共晶接合を用いた貼り合わせによって、ベース基板Ｂ２３と領域分割基板Ａ２１が、導電性を確保した状態で接合面Ｄ１において強固に貼り合わされると共に、ベース基板Ｂ２３の所定領域Ｒ１と領域分割基板Ａ２１とで構成されるトレンチ２３等からなる空間が完全密封される。上記ベース基板Ｂ２３と領域分割基板Ａ２１の強固な貼り合わせによって、領域分割基板Ａ２１の引き出し導電領域Ｃｅａ，Ｃｅｃが所定のベース半導体領域Ｂｓ１，Ｂｓ２に電気的に接続し、キャップ基板（領域分割基板Ａ２１）の表面に形成された電極パッド３４から、ベース基板Ｂ２３に形成された力学量センサ素子の出力を外部に取り出せるようになる。
【０１１４】
尚、ベース基板Ｂ２３と領域分割基板Ａ２１の貼り合わせには、ベース基板Ｂ２３のＳＯＩ層２１と領域分割基板Ａ２１の母体である単結晶シリコン基板３０が共にシリコン（Ｓｉ）からなる場合、Ａｕ−Ｓｉ共晶接合に限らず、後述するＳｉ直接接合を用いることもできる。また、領域分割基板とベース基板の貼り合わせ面にそれぞれアルミニウム（Ａｌ）層を設け、少なくとも一方のＡｌ層にゲルマニウム（Ｇｅ）層を積層し、アルミニウム（Ａｌ）−ゲルマニウム（Ｇｅ）の共晶合金で接合するようにしてもよい。また、他の共晶合金を用いてもよいことは言うまでもない。さらに、領域分割基板とベース基板を、銀（Ａｇ）ペースト等の導電性接着剤を用いて貼り合わせるようにしてもよい。導電性接着剤は、ベース基板とキャップ基板がシリコン（Ｓｉ）以外の材料からなる場合にも適用することができる。
【０１１５】
以上の図６に示した工程により、図２の半導体装置２００を製造することができる。尚、実際の半導体装置２００の製造においては、ベース基板Ｂ２３およびキャップ基板である領域分割基板Ａ２１はそれぞれウエハ状態で基板貼り合わせ工程まで実施し、接合されたウエハから半導体装置２００が多数のチップに切り出されて製造される。
【０１１６】
次に、図１に示した領域分割基板Ａ２０の変形例、およびその製造方法について説明する。
【０１１７】
図７は、図１に示した領域分割基板Ａ２０の変形例で、領域分割基板Ａ２２の模式的な断面図である。尚、以降に示す領域分割基板Ａ２０の各変形例において、図１に示した領域分割基板Ａ２０と同様の部分については、同じ符号を付した。
【０１１８】
図１の領域分割基板Ａ２０や図２の領域分割基板Ａ２１におけるトレンチ３１ａは、基板３０に対して、垂直に形成されていた。これに対して、図７に示す領域分割基板Ａ２２におけるトレンチ３１ｔは、基板３０に対して、テーパ状に形成されている。これによれば、次に示すように、トレンチ３１ｔによって分割された部分領域Ｃｅの側壁への導電層３５の形成や、トレンチ３１ｔへの絶縁体３１ｂの埋め込みが容易になる。
【０１１９】
また、図１の領域分割基板Ａ２０や図２の領域分割基板Ａ２１における導電層３５は、
部分領域Ｃｅａ〜Ｃｅｄの側壁だけに形成されていた。これに対して、図７に示す領域分割基板Ａ２２の導電層３５は、部分領域Ｃｅｅ，Ｃｅｆの側壁だけでなく、第１表面Ｓ１を覆うように形成されている。
【０１２０】
上記のように導電層３５は、部分領域の側壁だけでなく、第１表面Ｓ１および第２表面Ｓ２の少なくとも一方を覆うように形成するようにしてもよい。これによれば、図１の領域分割基板Ａ２０や図２の領域分割基板Ａ２１のように側壁だけに導電層３５が形成されている場合に較べて、第１表面Ｓ１および第２表面Ｓ２の少なくとも一方を覆う導電層３５への電気接合が容易になると共に、例えば引き出し導電領域として利用した場合、抵抗値をより小さくすることができる。
【０１２１】
図７に示す領域分割基板Ａ２２は、基本的に、図３〜図５で説明した領域分割基板Ａ２０の製造工程と同じ工程で製造することができる。
【０１２２】
図８と図９は、図７に示す領域分割基板Ａ２２の製造方法の一例を示す工程別の断面図である。
【０１２３】
図８（ａ）に示すように、最初に、領域分割基板Ａ２２のトレンチ３１ｔとなる１次トレンチ３１ｔａを、１次基板３０ａを貫通しないようにして、第１表面Ｓ１の側にテーパ状に形成する。次に、テーパ状の１次トレンチ３１ｔａの側壁を覆うようにして、１次導電層３５ａを、第１表面Ｓ１の側の全面に形成する。図８（ａ）に示す１次導電層３５ａの１次トレンチ３１ｔａへの形成は、図３（ａ）に示した１次トレンチ３１ａａへの形成に較べて、１次トレンチ３１ｔａの側壁がテーパ状となっているため、容易かつ均一膜厚にすることが可能である。
【０１２４】
次に、図８（ｂ）に示すように、ドライフィルムレジストＤＦＲを貼り合わせる。
【０１２５】
次に、図８（ｃ）に示すように、１次トレンチ３１ｔａの開口部に庇状に突き出るようにドライフィルムレジストＤＦＲをパターニングして、１次導電層３５ａのエッチングマスクを形成する。次に、上記のようにパターニングされたドライフィルムレジストＤＦＲをマスクとして、１次トレンチ３１ｔａ内に形成されている１次導電層３５ａを異方性エッチングし、一部の側壁と１次基板３０ａの第１表面Ｓ１にだけ１次導電層３５ａを残す。
【０１２６】
次に、図９（ａ）に示すように、１次絶縁体３１ｂａを第１表面Ｓ１の側の全面に堆積し、１次トレンチ３１ｔａ内に１次絶縁体３１ｂａを埋め込む。図９（ａ）に示す１次絶縁体３１ｂａの１次トレンチ３１ｔａ内への埋め込みは、図４（ａ）に示した１次トレンチ３１ａａ内への埋め込みに較べて、１次トレンチ３１ｔａの側壁がテーパ状となっているため、容易かつ確実に埋め込むことが可能である。
【０１２７】
次に、図９（ｂ）に示すように、第１表面Ｓ１の側から研削・研磨して、１次基板３０ａの第１表面Ｓ１上に残されている１次導電層３５ａを露出し、導電層３５とする。
【０１２８】
次に、図９（ｃ）に示すように、図９（ｂ）に示す１次基板３０ａを反転し、第２表面Ｓ２の側から研削・研磨し、基板３０の第２表面Ｓ２とする。これによって、基板３０を貫通するように形成されたテーパ状のトレンチ３１ｔによって、当該基板３０が複数の部分領域Ｃｅに分割される。
【０１２９】
さらに、図５（ａ）で説明した工程により表面保護層３３を形成し、図５（ｂ）で説明した工程によりコンタクト穴と電極パッド３４を形成すれば、図７に示した領域分割基板Ａ２２を製造することができる。
【０１３０】
図１０は、別の変形例で、領域分割基板Ａ２３の模式的な断面図である。
【０１３１】
上述した領域分割基板Ａ２０〜Ａ２２は、例えば図２（ｂ）のキャップ基板として用いられた領域分割基板Ａ２１からわかるように、いずれも、一方の側の面が平坦に形成されている。そして、その平坦な面が、ベース基板Ｂ３に形成されている多結晶シリコンや金属等の導電膜５０からなる凸部Ｔ１に貼り合わされて、接合面Ｄ１が形成されていた。
【０１３２】
これに対して、図１０に示す領域分割基板Ａ２３においては、力学量センサ素子が形成されたベース基板の所定領域に対向する部分に、凹部３２が形成されている。逆に言えば、領域分割基板Ａ２３における凹部３２の周りには、凸部Ｔ２が、単結晶シリコン基板３０から一体的に形成されている。そして、領域分割基板Ａ２３における該凸部Ｔ２の表面と平坦に形成されたベース基板の表面が、シリコン（Ｓｉ）直接接合を利用して、貼り合わされる。
【０１３３】
このＳｉ直接接合は、８００〜１２００℃の高温で行ってもよいし低温（室温〜４５０℃）で行ってもよいが、低温で行うことが好ましい。特に、図２に示す半導体装置２００のように、微少な量の信号出力を扱う力学量センサ素子が形成されている場合には、対向する電極Ｅｍ，Ｅｓ間の変位の基づく容量変化を加速度や角速度の出力としている。従って、高精度の力学量センサ素子を製造するためには、領域分割基板Ａ２３との接合によってベース基板に発生する熱応力をできるだけ小さくする必要があり、このためには室温近くでの接合が好ましい。また、低温のＳｉ直接接合でベース基板と領域分割基板Ａ２３を貼り合わせる場合は、高温で貼り合わせる場合に較べて、製造プロセスに関する温度制約が少ない。このため、例えば、ベース基板と領域分割基板Ａ２３を貼り合わせる前に、ベース基板と領域分割基板Ａ２３に、種々の素子を形成しておくことが可能である。
【０１３４】
低温でのＳｉ直接接合によるベース基板と領域分割基板Ａ２３の貼り合わせは、具体的には、以下のように実施する。準備したベース基板と領域分割基板Ａ２３を真空チャンバ内に入れ、接合面となる領域分割基板Ａ２３の凸部Ｔ２が形成されている側の表面とベース基板の力学量センサ素子が形成されている側の表面を、アルゴン（Ａｒ）等の不活性ガスによるスパッタエッチングやイオンビームエッチングで、軽くエッチングする。これによって、上記表面に形成されている自然酸化膜や吸着している水および有機物分子（汚染物）等を除去する。この結果、各々のシリコン表面がプラズマによって活性化され、結合手を持ったＳｉ原子が露出して、他のＳｉ原子との結合力が大きい活性な状態となる。次に、ベース基板と領域分割基板Ａ２３を位置決めし、真空または所定の減圧雰囲気（例えばＮ２）中でこれら表面を低温で接触させることで、これら表面のシリコン（Ｓｉ）同士が結合して一体となり、強固な接合を形成することができる。
【０１３５】
このＳｉ直接接合によって、ベース基板と領域分割基板Ａ２３が接合面で導電性を確保した状態で強固に貼り合わされると共に、ベース基板における所定領域のトレンチ２３や領域分割基板Ａ２３における凹部３２とで構成される空間を完全密封することができる。
【０１３６】
尚、上記のようにキャップ基板として用いられる図１０の領域分割基板Ａ２３についても、図２に示した半導体装置２００の領域分割基板Ａ２１と同様に、トレンチ３１ａによって分割された引き出し導電領域として使用される部分領域Ｃｅａ，Ｃｅｃの側壁に、高い導電率を有する導電層３５が形成されている。従って、言うまでもなく、領域分割基板Ａ２３の引き出し導電領域として使用される部分領域Ｃｅａ，Ｃｅｃは、図３２に示した従来の半導体装置９１の引き出し導電領域Ｃｅ１，Ｃｅ２に較べて、抵抗値を小さくすることができる。
【０１３７】
一方、図１０の領域分割基板Ａ２３は、図３５に示した領域分割基板Ａ１１に較べて、引き出し導電領域（部分領域Ｃｅａ，Ｃｅｃ）の周りの部分領域Ｃｅの側壁には、導電層３５が形成されていない。従って、図１０の領域分割基板Ａ２３においては、部分領域の側壁に導電層３５を形成するメリットだけを享受して、それ以外の部分領域においては導電層３５の形成に伴う悪影響を排除することができる。
【０１３８】
図１０に示す領域分割基板Ａ２３は、基本的に、図３〜図５で説明した領域分割基板Ａ２０の製造工程と同じ工程で製造することができる。
【０１３９】
図１１は、図１０に示す領域分割基板Ａ２３の製造方法の一例を示す工程別の断面図である。
【０１４０】
最初に、図１１（ａ）に示すように、単結晶シリコンからなる１次基板３０ａを準備し、第１表面Ｓ１の側に、熱酸化により、酸化シリコン（ＳｉＯ２）膜３０ｂを、０．１〜１μｍの厚さで形成する。次に、フォトリソグラフィとエッチングにより、部分的にＳｉＯ２膜３０ｂを除去し、所定のパターンに加工する。次に、所定パターンのＳｉＯ２膜３０ｂをマスクとして、１次基板３０ａをドライエッチングし、深さが０．１〜１０μｍの凹部３２を形成する。これによって、ベース基板と接合するための領域分割基板Ａ２３の凸部Ｔ２が形成される。
【０１４１】
次に、図１１（ｂ）に示すように、マスクに用いたＳｉＯ２膜３０ｂを除去した後、所定パターンのマスクを１次基板３０ａの第１表面Ｓ１の側に再び形成し、フォトリソグラフィと深堀エッチングにより、略垂直の壁を持つ当該１次基板３０ａを貫通しない１次トレンチ３１ａａを形成する。
【０１４２】
以降は、図３〜図５で説明した各工程を実施することにより、図１０の領域分割基板Ａ２３を製造することができる。
【０１４３】
図１２は、別の変形例で、領域分割基板Ａ２４の模式的な断面図である。
【０１４４】
上述した領域分割基板Ａ２０〜Ａ２３では、いずれも、絶縁体３１ｂが、該領域分割基板Ａ２０〜Ａ２３における一方の表面の側から他方の表面の側に亘って、トレンチ３１ａ，３１ｔに埋め込まれていた。これに対して、図１２の領域分割基板Ａ２４では、絶縁体３１ｂがトレンチ３１ａの上方の側だけに埋め込まれており、トレンチ３１ａの下方が空間３７となっている。従って、図１２の領域分割基板Ａ２４においては、上述した領域分割基板Ａ２０〜Ａ２３に較べて、絶縁体３１ｂを誘電体層とする寄生容量を低減や、絶縁体３１ｂからの応力の緩和を図ることができる。
【０１４５】
図１３（ａ），（ｂ）は、それぞれ、図１２に示す領域分割基板Ａ２４の製造方法の例を説明する図で、特徴となる製造工程の断面図である。
【０１４６】
図１２に示す領域分割基板Ａ２４は、図３〜図５で説明した領域分割基板Ａ２０の製造工程を利用して、該工程を一部変更することにより製造することができる。
【０１４７】
図１２の領域分割基板Ａ２４を製造するにあたっては、最初に、図３（ａ）〜（ｃ）で説明した各工程を実施する。すなわち、１次基板３０ａの一方の表層部に１次トレンチ３１ａａを形成した後、１次導電層３５ａを堆積し、１次トレンチ３１ａａの側壁に形成された１次導電層３５ａの一部を除去して、１次導電層３５ａをパターニングする。
【０１４８】
次に、図１３（ａ）に示すように、ＣＶＤ法やスパッタリング成膜等により急速にＳｉＯ２膜を堆積し、１次トレンチ３１ａａの上方を埋め込む絶縁体３１ｂと１次基板３０ａ上の表面保護層３３を形成する。このように急速成膜することによって、１次トレンチ３１ａａの開口部が先に閉じて下方に空間３７が残され、絶縁体３１ｂが１次トレンチ３１ａａの上方だけに埋め込まれた構造を形成することができる。
【０１４９】
続いて、表面保護層３３の所定位置にコンタクト穴を形成し、全面にアルミニウム（Ａｌ）等からなる膜を形成した後、フォトリソエッチングによりパターニングして、図１２に示す配線および電極パッド３４を形成する。
【０１５０】
次に、図１３（ａ）に示す空間３７が露出するまで、１次基板３０ａの下面側から切削やＣＭＰ等で研削する。
【０１５１】
以上の工程により、図１２に示す領域分割基板Ａ２４を製造することができる。
【０１５２】
図１３（ｂ）は、図１２に示す領域分割基板Ａ２４の別の製造方法を説明する図である。
【０１５３】
上記したように、最初に、図３（ａ）〜（ｃ）で説明した各工程を実施し、１次基板３０ａの一方の表層部に１次トレンチ３１ａａを形成した後、１次導電層３５ａを堆積し、１次トレンチ３１ａａの側壁に形成された１次導電層３５ａの一部を除去して、１次導電層３５ａをパターニングする。
【０１５４】
次に、図１３（ｂ）に示すように、１次トレンチ３１ａａの下方に、犠牲層であるＰＳＧ等のエッチング速度が速い絶縁体３８を埋め込んだ後、ＣＶＤ法やスパッタリング成膜等によりＳｉＯ２膜を堆積し、絶縁体３８の上部の絶縁体３１ｂと１次基板３０ａ上の表面保護層３３を形成する。
【０１５５】
続いて、表面保護層３３の所定位置にコンタクト穴を形成し、全面にアルミニウム（Ａｌ）等からなる膜を形成した後、フォトリソエッチングによりパターニングして、図１２に示す配線および電極パッド３４を形成する。
【０１５６】
次に、図１３（ｂ）に示す絶縁体３８が露出するまで、１次基板３０ａの下面側から切削やＣＭＰ等で研削する。
【０１５７】
最後に、ＨＦ系の水溶液を用いてエッチングし、エッチング速度が速い絶縁体３８を除去する。これによって、図１２に示すトレンチ３１ａの空間３７が形成される。
【０１５８】
以上の工程により、図１２に示す領域分割基板Ａ２４を製造することができる。
【０１５９】
一方の表面の側だけに絶縁体３１ｂが埋め込まれた図１２の領域分割基板Ａ２４を製造するに際して、図１３（ｂ）の製造工程においては、１次基板３０ａの下面側からの研削工程をトレンチ３１ａに絶縁体３８が埋め込まれた状態で実施できるため、図１３（ａ）の製造工程に較べて、研削に伴う基板の割れや欠けを抑制することができる。
【０１６０】
図１４は、別の領域分割基板の例を示す図で、図１４（ａ）は、領域分割基板Ａ２５を模式的に示した部分的な平面図であり、図１４（ｂ）は、領域分割基板Ａ２５を模式的に示した断面図である。尚、図１４（ｂ）の断面図は、図１４（ａ）の一点鎖線Ｇ−Ｇでの断面を示した図であり、図１４（ａ）は、図１４（ｂ）における一点鎖線Ｈ−Ｈでの断面を示した図となっている。
【０１６１】
図１４に示す領域分割基板Ａ２５においては、側壁に導電層３５ｇ，３５ｈが形成された部分領域Ｃｅｇ，Ｃｅｈが、隣り合って配置され、トレンチ３１ａに埋め込まれた絶縁体３１ｃを間に挟んで、貫通コンデンサが形成されている。すなわち、該貫通コンデンサは、トレンチ３１ａに埋め込まれた絶縁体３１ｃを誘電体層とし、導電層３５ｇ，部分領域Ｃｅｇおよび電極パッド３４ｇを一方の電極、導電層３５ｈ，部分領域Ｃｅｈおよび電極パッド３４ｈをもう一方の電極としている。
【０１６２】
一部の部分領域の側壁に導電層が形成されてなる上記領域分割基板は、図１４に示す領域分割基板Ａ２５のように、貫通コンデンサが形成されてなる構成とすることも可能である。該貫通コンデンサは、微弱な信号を扱うことの多いセンサ等において、対ノイズ対応のために利用することができる。
【０１６３】
図１４に示す領域分割基板Ａ２５の貫通コンデンサの構造は、信号ラインの周りに、例えば誘電体としてＢａＴｉＯ３膜やＳｉＯ２膜、またこれらの積層膜からなる絶縁体３１ｃを形成し、その外側にグランドを取り囲んだ構造となっている。図１４の例では、信号ラインの配線３４ｇとグランドの配線３４ｈがシリコンからなる部分領域Ｃｅｇ，Ｃｅｈにそれぞれコンタクトする構造となっているが、次に示す例のように、部分領域Ｃｅｇ，Ｃｅｈの全体を導電層３５ｇ，３５ｈで被覆して、該導電層３５ｇ，３５ｈに配線３４ｇ，３４ｈがそれぞれコンタクトする構造としてもよい。
【０１６４】
さらに、図１４の例では、貫通電極である部分領域Ｃｅｇの周りに独立したグランド領域である部分領域Ｃｅｈを配置したが、部分領域Ｃｅｇを取り囲むの部分領域全体をグランドとするようにしてもよい。
【０１６５】
図１５は、図２に示した半導体装置２００の変形例を示す図で、半導体装置２０１の模式的な断面図である。また、図１６は、図１５の半導体装置２０１を構成しているベース基板Ｂ２５と領域分割基板Ａ２６を用いたキャップ基板を分解して示した図で、ベース基板Ｂ２５と領域分割基板Ａ２６を貼り合わせる前の位置決めして積層する様子を示した図である。
【０１６６】
図１５に示す半導体装置２０１のベース基板Ｂ２５は、図２に示した半導体装置２００のベース基板Ｂ２３と同じ構造を有している。一方、図２の半導体装置２００におけるキャップ基板として用いた領域分割基板Ａ２１では、高い導電率を有する導電層３５が、トレンチ３１ａによって分割された部分領域Ｃｅａ〜Ｃｅｄの側壁だけに形成されていた。これに対して、図１５の半導体装置２０１においてキャップ基板として用いられている領域分割基板Ａ２６では、高い導電率を有する導電層３５が、引き出し導電領域として利用される部分領域Ｃｅｉ，Ｃｅｊの側壁だけでなく、部分領域Ｃｅｉ，Ｃｅｊの両側の表面を覆うように形成されている。
【０１６７】
図１５に示す半導体装置２０１においては、図２の半導体装置２００に較べて、両側の表面を覆う導電層３５への電気接合が容易になると共に、該部分領域Ｃｅｉ，Ｃｅｊを引き出し導電領域として利用した場合の抵抗値をより小さくすることができる。尚、図７の領域分割基板Ａ２２に示したように、図１５の半導体装置２０１において、高い導電率を有する導電層３５を、引き出し導電領域として利用される部分領域Ｃｅｉ，Ｃｅｊのいずれか一方だけの表面を覆うように形成してもよい。また、図１５に示すように、領域分割基板Ａ２６の部分領域Ｃｅｉ，Ｃｅｊにおいては、高い導電率を有する導電層３５が、ベース基板Ｂ２５と接続するための下側表面、側壁、および外部と接続するための上側表面に亘って、一体的に部分領域Ｃｅｉ，Ｃｅｊの全表面を覆うように形成されている。従って、図１５に示す領域分割基板Ａ２６の構造においては、母体となる基板として、単結晶シリコン基板３０や多結晶シリコン基板のように導電性のある基板に限らず、シリコンと同等な熱膨張係数を有するガラスや石英ガラス、セラミックス等の絶縁体基板を採用することも可能である。
【０１６８】
図１７と図１８は、図１５の半導体装置２０１におけるキャップ基板として用いた領域分割基板Ａ２６の製造方法を説明する図で、特徴となる製造工程の断面図である。
【０１６９】
図１５に示す領域分割基板Ａ２６は、図３〜図５で説明した領域分割基板Ａ２０の製造工程を利用して、該工程を一部変更することにより製造することができる。
【０１７０】
最初に、図１７（ａ）に示すように、単結晶シリコンからなる１次基板３０ａを準備し、所定パターンのマスクを形成して、フォトリソグラフィと深堀エッチングにより、略垂直の壁を持つ当該１次基板３０ａを貫通しない１次トレンチ３１ａａを形成する。次に、１次トレンチ３１ａａの側壁および１次基板３０ａの上面を覆うようにして、１次導電層３５ａを第１表面Ｓ１の側の全面に形成する。
【０１７１】
次に、図３（ｂ）で説明した工程を実施して、ドライフィルムレジストＤＦＲを１次導電層３５ａが形成された１次基板３０ａの第１表面Ｓ１の側に貼り合わせる。
【０１７２】
次に、図１７（ｂ）に示すように、ドライフィルムレジストＤＦＲを１次トレンチ３１ａａの開口部に庇状に突き出るようにパターニングし、該ドライフィルムレジストＤＦＲをマスクとして、１次トレンチ３１ａａ内に形成されている１次導電層３５ａを異方性エッチングする。これによって、１次トレンチ３１ａａの側壁に形成されている１次導電層３５ａの一部および１次基板３０ａ上に形成されている１次導電層３５ａの一部を除去して、所定の側壁にだけ導電層３５を残す。
【０１７３】
次に、図１７（ｃ）に示すように、領域分割基板Ａ２６の絶縁体３１ｂとなる１次絶縁体３１ｂａを第１表面Ｓ１の側の全面に堆積し、１次導電層３５ａが形成された１次トレンチ３１ａａ内に１次絶縁体３１ｂａを埋め込む。次に、１次基板３０ａの第１表面Ｓ１上に形成されている１次導電層３５ａをストッパとして、第１表面Ｓ１上に形成されている１次導電層３５ａが露出するまで、１次絶縁体３１ｂａをＣＭＰ等で除去する。
【０１７４】
次に、図１８（ａ）の反転図に示すように、第２表面Ｓ２の側から研削・研磨して、１次トレンチ３１ａａ内に埋め込まれている１次絶縁体３１ｂａを露出し、領域分割基板Ａ２６における基板３０の第２表面Ｓ２、トレンチ３１ａおよび絶縁体３１ｂとする。また、これによって、基板３０が複数の部分領域Ｃｅに分割される。
【０１７５】
次に、図１８（ｂ）に示すように、第２表面Ｓ２の全面に、１次導電層３５ａを再び堆積する。
【０１７６】
次に、図１８（ｃ）に示すように、基板３０の第２表面Ｓ２の側においても、フォトリソグラフィとエッチングにより、第２表面Ｓ２上に形成されている１次導電層３５ａを所定のパターンにパターニングし、領域分割基板Ａ２６における導電層３５とする。
【０１７７】
最後に、図５（ａ），（ｂ）で説明した工程を実施して、図１８（ｄ）に示すように、酸化シリコン（ＳｉＯ２）膜等からなる表面保護層３３とアルミニウム（Ａｌ）等からなる配線および電極パッド３４を形成する。
【０１７８】
以上の図１７と図１８に示した工程により、図１５の半導体装置２０１においてキャップ基板として用いられている領域分割基板Ａ２６が製造できる。
【０１７９】
また、以上のようにして製造した領域分割基板Ａ２６を、図１６に示すように別に準備したベース基板Ｂ２５に位置決めして積層し、これらを貼り合わせることで図１５の半導体装置２０１を製造することができる。
【０１８０】
図１９は、図１５に示す半導体装置２０１の別の製造方法を説明する図で、図１８（ｃ）に示した表面保護層３３と配線および電極パッド３４を形成する前の領域分割基板と別に準備したベース基板Ｂ２５を先に貼り合わせる工程の断面図である。
【０１８１】
図１５の半導体装置２０１を製造する場合、図１９に示すように、図１８（ｃ）に示した領域分割基板と別に準備したベース基板Ｂ２５を先に貼り合わせ、その後に表面保護層３３と配線および電極パッド３４を形成するようにしてもよい。
【０１８２】
図２０は、図２に示した半導体装置２００の別の変形例を示す図で、図２０（ａ）は、半導体装置２０２を模式的に示した部分的な平面図であり、図２０（ｂ）は、半導体装置２０２を模式的に示した断面図である。尚、図２０（ｂ）の断面図は、図２０（ａ）の一点鎖線Ｉ−Ｉでの断面について、分かり易くするために切断線に沿って任意に伸縮して示した図となっている。また、図２０（ａ）は、図２０（ｂ）における一点鎖線Ｊ−Ｊでの断面を示した図となっている。
【０１８３】
図２に示した半導体装置２００の領域分割基板Ａ２１では、引き出し導電領域として機能する部分領域Ｃｅａ〜Ｃｅｄの側壁に導電層３５が形成され、図２（ａ）の上方に示した占有面積の大きい長方形状の部分領域Ｃｅｋ，Ｃｅｌおよびそれらを取り囲む部分領域Ｃｅｍの側壁には、導電層３５が形成されていなかった。
【０１８４】
一方、図２０に示す半導体装置においては、領域分割基板Ａ２７の母体として単結晶シリコン基板３０が用いられ、例えば図２０（ａ）の上方に示した占有面積の大きい長方形状の部分領域Ｃｅｋ，Ｃｅｌに、バイポーラ回路やＣＭＯＳ回路等のＩＣ回路Ｇｋ，Ｇｌが形成されている。そして、ＩＣ回路Ｇｋ，Ｇｌが形成された部分領域Ｃｅｋ，Ｃｅｌの側壁には、導電層３５が形成されておらず、ＩＣ回路Ｇｋ，Ｇｌが形成された部分領域Ｃｅｋ，Ｃｅｌを取り囲む部分領域Ｃｅｍの側壁に、トレンチ３１ａに埋め込まれた絶縁体３１ｂを間に挟んで、導電層３５が形成されている。
【０１８５】
図２０に示す半導体装置２０２の領域分割基板Ａ２７においては、ＩＣ回路Ｇｋ，Ｇｌが形成された部分領域Ｃｅｋ，Ｃｅｌの側壁には導電層３５が形成されていない。このため、例えば導電層３５を形成することによるＩＣ回路Ｇｋ，Ｇｌからの漏電等の悪影響、あるいは前述したＩＣ回路製造において結晶欠陥等が入り易くなり、製造プロセスの自由度が低くなる等の悪影響を排除することができる。一方、ＩＣ回路Ｇｋ，Ｇｌが形成された部分領域Ｃｅｋ，Ｃｅｌを取り囲む部分領域Ｃｅｍの側壁には導電層３５が形成されているため、該導電層３５をＩＣ回路Ｇｋ，Ｇｌのノイズシールドとして機能させることができる。尚、部分領域Ｃｅｍは占有面積が大きいため、該部分領域Ｃｅｍの側壁に形成する導電層３５は、柔らかい金属材料の選択や厚さを薄くすることで、導電層３５の形成に伴う応力の低減を図ることが好ましい。
【０１８６】
一方、図２０に示す半導体装置２０２においても、図２に示した半導体装置２００と同様に、側壁に導電層３５が形成された小さな占有面積の部分領域Ｃｅａ〜Ｃｅｄが、ベース基板Ｂ２４における所定のベース半導体領域Ｂｓに接続されて、引き出し導電領域として機能する。前述したように、該部分領域Ｃｅａ〜Ｃｅｄは、占有面積が小さいため、側壁に導電層３５が形成されていても応力的な悪影響は無視することができ、側壁に導電層３５を形成したことによるメリットだけを享受することができる。
【０１８７】
尚、領域分割基板の母体として半導電性の単結晶シリコン基板、ＳＯＩ基板あるいは化合物半導体基板を用いる場合には、ベース基板だけでなく、図２０に示す半導体装置２０２のように、キャップ基板として用いる領域分割基板に複数個形成された部分領域Ｃｅのうち、所定の部分領域に、各種の半導体素子やＩＣ回路を形成することが可能である。
【０１８８】
ＩＣ回路を形成していない図２の領域分割基板Ａ２１においては、例えば、比抵抗（不純物濃度）が０．００１〜１００Ωｃｍといった広範囲の単結晶シリコン基板３０を採用することができる。また、図２０に示す半導体装置２０２の領域分割基板Ａ２７のように、所定の部分領域Ｃｅｋ，ＣｅｌにＩＣ回路Ｇｋ，Ｇｌを形成する場合には、該ＩＣ回路Ｇｋ，Ｇｌの形成に適した不純物濃度の単結晶シリコン基板３０を採用することができる。特に、半導体素子や特にＩＣ回路Ｇｋ，Ｇｌを形成する単結晶シリコン基板３０には、例えば、比抵抗が０．１〜２０Ωｃｍのものが望ましい。尚、これら単結晶シリコン基板３０の導電型は、Ｎ導電型とＰ導電型のいずれであってもよい。
【０１８９】
また、図２０に示す半導体装置２０２のように、ベース基板Ｂ２４に力学量センサ素子の実体となる部分を形成した場合には、領域分割基板Ａ２７に形成されているＩＣ回路Ｇｋ，Ｇｌを、力学量センサ素子からの出力を処理する周辺回路とする。これによって、大面積を要する力学量センサ素子の実体部上にＩＣ回路Ｇｋ，Ｇｌを配置することで、キャップ基板として用いた領域分割基板Ａ２７を効率的に利用し、半導体装置２０２の全体を小型化することができる。尚、この場合、ＩＣ回路Ｇｋ，Ｇｌは、ベース基板Ｂ２４と領域分割基板Ａ２７の接合前に形成してもよいし、接合後に形成してもよい。
【０１９０】
図２１と図２２は、図２０の半導体装置２０２におけるキャップ基板として用いた領域分割基板Ａ２７の製造方法を説明する図で、上記したＩＣ回路Ｇｋ，Ｇｌを、ベース基板Ｂ２４との接合前に形成しておく場合の製造工程の断面図である。
【０１９１】
図２０に示す領域分割基板Ａ２７は、図３〜図５で説明した領域分割基板Ａ２０の製造工程を利用して、該工程を一部変更することにより製造することができる。
【０１９２】
最初に、図２１（ａ）に示すように、単結晶シリコンからなる１次基板３０ａを準備し、一方の表層部の所定位置に、ＩＣ回路Ｇｋ，Ｇｌを形成する。次に、層間絶縁膜および以降の工程の保護膜として、酸化シリコン（ＳｉＯ２）膜３６を形成する。
【０１９３】
次に、図２１（ｂ）に示すように、フォトリソグラフィと深堀エッチングにより１次基板３０ａを貫通しない１次トレンチ３１ａａを形成した後、１次トレンチ３１ａａの側壁および１次基板３０ａ上の酸化シリコン膜３６を覆うようにして、１次導電層３５ａを全面に形成する。
【０１９４】
次に、図３（ｂ）で説明した工程を実施して、ドライフィルムレジストＤＦＲを１次導電層３５ａが形成された１次基板３０ａに貼り合わせる。
【０１９５】
次に、図２１（ｃ）に示すように、ドライフィルムレジストＤＦＲを１次トレンチ３１ａａの開口部に庇状に突き出るようにパターニングしてマスクとし、１次トレンチ３１ａａ内に形成されている１次導電層３５ａを異方性エッチングする。これによって、１次トレンチ３１ａａの側壁に形成されている１次導電層３５ａの一部および酸化シリコン膜３６上に形成されている１次導電層３５ａの一部を除去して、所定の側壁にだけ導電層３５を残す。
【０１９６】
次に、図２２（ａ）に示すように、領域分割基板Ａ２７の絶縁体３１ｂとなる１次絶縁体３１ｂａ（酸化シリコン膜）を第１表面Ｓ１の側の全面に堆積し、１次導電層３５ａが形成された１次トレンチ３１ａａ内に１次絶縁体３１ｂａを埋め込む。次に、酸化シリコン膜３６上に形成されている１次導電層３５ａをストッパとして、１次導電層３５ａが露出するまで１次絶縁体３１ｂａをＣＭＰ等で除去する。
【０１９７】
次に、図２２（ｂ）に示すように、ＩＣ回路Ｇｋ，Ｇｌへのコンタクト穴を形成した後、配線および電極パッド３４を形成し、さらに保護膜３７を形成する。
【０１９８】
最後に、図２２（ｃ）に示すように、図の下面側から研削・研磨して、１次トレンチ３１ａａ内に埋め込まれている１次絶縁体３１ｂａを露出し、領域分割基板Ａ２７の基板３０、トレンチ３１ａおよび絶縁体３１ｂとする。また、これによって、基板３０が複数の部分領域Ｃｅに分割される。
【０１９９】
以上の図２１と図２２に示した工程により、図２０の半導体装置２０２においてキャップ基板として用いられている領域分割基板Ａ２７が製造できる。
【０２００】
図２３は、図２０に示した半導体装置２０２の変形例を示す図で、半導体装置２０３の模式的な断面図である。また、図２４は、図２３の半導体装置２０３を構成しているベース基板Ｂ２４と領域分割基板Ａ２８を用いたキャップ基板を分解して示した図で、ベース基板Ｂ２４と領域分割基板Ａ２８を貼り合わせる前の位置決めして積層する様子を示した図である。
【０２０１】
図２０に示した半導体装置２０２では、領域分割基板Ａ２７の母体として、単結晶シリコン基板３０が用いられていた。これに対して、図２３に示す半導体装置２０３においては、領域分割基板Ａ２８の母体として、埋め込み酸化膜４０を有するＳＯＩ（Silicon On Insulator）基板が用いられている。該ＳＯＩ基板は、埋め込み酸化膜４０を挟んで、ＳＯＩ層４１と支持基板４２とで構成されており、ＩＣ回路Ｇｋ，Ｇｌが、埋め込み酸化膜４０上のＳＯＩ層４１の表層部に形成されている。図２３のＳＯＩ基板からなる領域分割基板Ａ２８に形成されたＩＣ回路Ｇｋ，Ｇｌは、図２０の単結晶シリコン基板３０からなる領域分割基板Ａ２７に形成されたＩＣ回路Ｇｋ，Ｇｌに較べて、一般的に高性能化することができる。
【０２０２】
尚、図２３に示す領域分割基板Ａ２８においても、トレンチ３１ａと該トレンチ３１ａに埋め込まれた絶縁体３１ｂは、上記ＳＯＩ基板のＳＯＩ層４１、埋め込み酸化膜４０および支持基板４２を貫通するように形成されており、これによって、該、上記ＳＯＩ基板が複数の部分領域Ｃｅに分割されている。また、側壁に導電層３５が形成された部分領域Ｃｅａは、ベース基板Ｂ２４における所定のベース半導体領域Ｂｓに接続されて、引き出し導電領域として機能する。
【０２０３】
図２５と図２６は、図２３の半導体装置２０３におけるキャップ基板として用いた領域分割基板Ａ２８の製造方法を説明する図で、ＩＣ回路Ｇｋ，Ｇｌを、ベース基板Ｂ２４との接合前に形成しておく場合の製造工程の断面図である。
【０２０４】
図２５と図２６に示す領域分割基板Ａ２８の各製造工程は、図２１と図２２に示した領域分割基板Ａ２７の各製造工程と対応している。従って、領域分割基板Ａ２８は、先に説明した各製造工程で同じように製造できるため、その説明は省略する。
【０２０５】
図２７は、図２３に示した半導体装置２０３の変形例を示す図で、半導体装置２０４の模式的な断面図である。
【０２０６】
図２３の半導体装置２０３における領域分割基板Ａ２８では、引き出し導電領域として機能する部分領域Ｃｅａにおいて、ベース基板Ｂ２４側の下方に導電層３５が形成されておらず、側壁と上方だけに導電層３５が形成されている。これに対して、図２７の半導体装置２０４における領域分割基板Ａ２９では、引き出し導電領域として機能する部分領域Ｃｅａにおいて、側壁と上方だけでなくベース基板Ｂ２４側の下方にも導電層３５が形成され、導電層３５が該部分領域Ｃｅａを包み込むようにして形成されている。従って、図２７に示す半導体装置２０４の引き出し導電領域は、図２３に示した半導体装置２０３の引き出し導電領域に較べて、低抵抗にすることができる。
【０２０７】
図２８は、図２７に示した半導体装置２０４の変形例を示す図で、半導体装置２０５の模式的な断面図である。
【０２０８】
図２８の半導体装置２０５における領域分割基板Ａ３０は、基本的に、図２７に示した半導体装置２０４の領域分割基板Ａ２９を反転してベース基板Ｂ２４に接合した構造となっている。このため、図２８に示す半導体装置２０５においては、領域分割基板Ａ３０に形成されているＩＣ回路Ｇｋ，Ｇｌは、ベース基板Ｂ２４との接合面側の内部に密封される。従って、図２８の半導体装置２０５におけるＩＣ回路Ｇｋ，Ｇｌは、図２７に示した半導体装置２０４におけるＩＣ回路Ｇｋ，Ｇｌに較べて、より確実に保護される構造となっている。
【０２０９】
尚、部分領域Ｃｅａを包み込むようにして導電層３５が形成された引き出し導電領域を有する上記領域分割基板Ａ２９，Ａ３０の製造方法については、図１７と図１８で説明した領域分割基板Ａ２６の各製造工程と同様である。
【０２１０】
図２９は、図２０に示した半導体装置２０２の別の変形例を示す図で、図２９（ａ）は、半導体装置２０６を模式的に示した部分的な平面図であり、図２９（ｂ）は、半導体装置２０６を模式的に示した断面図である。尚、図２９（ｂ）の断面図は、図２９（ａ）の一点鎖線Ｋ−Ｋでの断面について、分かり易くするために切断線に沿って任意に伸縮して示した図となっている。また、図２９（ａ）は、図２９（ｂ）における一点鎖線Ｌ−Ｌでの断面を示した図となっている。
【０２１１】
図２０の半導体装置２０２における領域分割基板Ａ２７では、導電層３５が、引き出し導電領域として機能する部分領域Ｃｅａ〜Ｃｅｄの側壁の全周に亘って、およびＩＣ回路Ｇｋ，Ｇｌが形成された部分領域Ｃｅｋ，Ｃｅｌを取り囲む部分領域Ｃｅｍの側壁の全周に亘って形成されていた。これに対して、図２９の半導体装置２０６における領域分割基板Ａ３１では、導電層３５が、引き出し導電領域として機能する部分領域Ｃｅａ〜Ｃｅｄの側壁の一部、およびＩＣ回路Ｇｋ，Ｇｌが形成された部分領域Ｃｅｋ，Ｃｅｌを取り囲む部分領域Ｃｅｍの側壁の一部に、ベース基板Ｂ２４と接合する一方の表面の側から反対のもう一方の表面の側に亘って、スリット状に形成されている。これによって、図２９に示す半導体装置２０６の領域分割基板Ａ２７は、図２０に示した半導体装置２０２の領域分割基板Ａ２７に較べて、導電層３５を形成したことによる応力的な悪影響を排除することができる。特に、上記導電層３５を側壁の一部にスリット状に形成することによる効果は、ＩＣ回路Ｇｋ，Ｇｌが形成された部分領域Ｃｅｋ，Ｃｅｌを取り囲む部分領域Ｃｅｍのように、一般的に大きな占有面積が必要な部分領域の側壁に対して有効である。部分領域Ｃｅｍの側壁の一部に形成された導電層３５によって、ＩＣ回路Ｇｋ，Ｇｌに対するノイズシールド効果を阻害することなく、該導電層３５を形成したことによる部分領域Ｃｅｍの応力的な悪影響を排除することができる。
【０２１２】
図３０と図３１は、図２９の半導体装置２０６におけるキャップ基板として用いた領域分割基板Ａ３１の製造方法を説明する図で、ＩＣ回路Ｇｋ，Ｇｌを、ベース基板Ｂ２４との接合前に形成しておく場合の製造工程の断面図である。
【０２１３】
図３０と図３１に示す領域分割基板Ａ３１の各製造工程は、図２１と図２２に示した領域分割基板Ａ２７の各製造工程と対応している。図３０と図３１に示す各製造工程と図２１と図２２に示す各製造工程を比較してわかるように、導電層３５が側壁の一部にスリット状に形成されてなる領域分割基板Ａ３１の製造は、図３０（ｃ）に示したエッチングマスクとして使用するドライフィルムレジストＤＦＲのパターニング形状の違いのみで、それ以外は、導電層３５が側壁の全周に亘って形成されてなる領域分割基板Ａ２７の製造と同じである。
【０２１４】
以上のようにして、上記した領域分割基板Ａ２０〜Ａ３１およびそれを用いた半導体装置２００〜２０６ならびにそれらの製造方法は、特許出願中の図３５に例示した領域分割基板Ａ１１と半導体装置１００をさらに改良する発明で、基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法であって、前記部分領域の側壁に導電層を形成するメリットだけを享受して、該導電層の形成に伴う悪影響を排除することのできる領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法となっている。
【０２１５】
尚、上記した領域分割基板Ａ２０〜Ａ３１を用いる半導体装置２００〜２０６では、加速度や角速度を検出する力学量センサ素子を有した半導体装置の例を示した。しかしながらこれに限らす、本発明の領域分割基板を用いる半導体装置は、例えば、Ｇｙｒｏセンサ、その他の力学量センサ、ＭＥＭＳ（Micro Electro Mechanical System）共振器や赤外線センサ素子等の他の半導体センサ素子を有する半導体装置であってもよい。
【符号の説明】
【０２１６】
Ａ２０〜Ａ３１  領域分割基板
３０  基板
３１ａ  トレンチ
３１ｂ  絶縁体
Ｃｅ，Ｃｅａ〜Ｃｅｍ  部分領域
３５  導電層
Ｇｋ，Ｇｌ  ＩＣ回路
Ｂ２３〜Ｂ２５  ベース基板
２００〜２０６  半導体装置
【図１】
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【図２】
0005206826.tif 000003
【図３】
0005206826.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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