(57)【特許請求の範囲】
【請求項１】
表示パネルに配置される複数のデータ線の各々に対して設けられ、対応するデータ線にデータ電圧を出力する複数の出力バッファを有する出力回路と、前記複数の出力バッファの各々は、バイアス信号に応答して動作する電流源を有し、
前記バイアス信号を生成し、バイアス配線を介して前記バイアス信号を供給するバイアス回路と、
前記複数の出力バッファの一部に対して設けられ、制御信号に応答して前記バイアス配線を介しての前記バイアス信号の前記複数の出力バッファの一部への供給を遮断するスイッチとを具備する
表示パネルのデータ線駆動回路。
【請求項２】
請求項１に記載の表示パネルのデータ線駆動回路において、さらに、
バイアス制御回路を具備し、
前記バイアス制御回路は、
前記スイッチに前記制御信号が供給されるとき、前記制御信号に応答して、電流停止信号を出力し、
前記電流源は、
前記電流停止信号に応答して、その動作を停止し、
前記複数の出力バッファの一部は、前記制御信号に応答して前記データ電圧の出力を停止する
表示パネルのデータ線駆動回路。
【請求項３】
請求項２に記載の表示パネルのデータ線駆動回路において、
前記スイッチは、前記制御信号に応答して開閉するトランスファーゲートで構成される
表示パネルのデータ線駆動回路。
【請求項４】
表示パネルに配置される複数のデータ線を駆動するデータ線駆動回路を具備するドライバ回路であって、
前記データ線駆動回路は、
前記複数のデータ線の各々に対して設けられ、対応するデータ線にデータ電圧を出力する複数の出力バッファを有する出力回路と、前記複数の出力バッファの各々は、バイアス信号に応答して動作する電流源を有し、
前記バイアス信号を生成し、バイアス配線を介して前記バイアス信号を供給するバイアス回路と、
前記複数の出力バッファの一部に対して設けられ、制御信号に応答して前記バイアス配線を介しての前記バイアス信号の前記複数の出力バッファの一部への供給を遮断するバイアス信号切断スイッチと
を備える
ドライバ回路。
【請求項５】
請求項４に記載のドライバ回路において、
前記データ線駆動回路は、
外部からの前記制御信号に応じて出力数を可変にすることができ、
前記バイアス信号切断スイッチは、
出力数選択により使用しなくなる出力バッファと使用する出力バッファとの境目に配置される
ドライバ回路。
【請求項６】
請求項５に記載のドライバ回路において、
前記バイアス信号切断スイッチは、
出力数選択により使用しなくなる出力バッファに、前記バイアス信号が供給されないようにする
ドライバ回路。
【請求項７】
請求項６に記載のドライバ回路において、
前記バイアス信号が遮断された出力バッファは、定電流が流れないように別の電圧信号が供給される
ドライバ回路。
【請求項８】
請求項４に記載のドライバ回路において、
前記出力バッファは、
前記データ線に接続される出力端と、
前記制御信号に応じて、前記出力端をハイインピーダンスにする出力制御回路とを備える
ドライバ回路。
【請求項９】
請求項８に記載のドライバ回路において、さらに、
前記バイアス信号の供給を停止するバイアス制御回路を備え、
前記バイアス制御回路は、
前記制御信号に応答して、前記電流源に、電流停止信号を供給し、
前記電流源は、
前記電流停止信号に応答して、その動作を停止し、
前記複数の出力バッファの一部は、前記制御信号に応答して前記データ電圧の出力を停止する
ドライバ回路。
【請求項１０】
請求項９に記載のドライバ回路において、
前記バイアス信号切断スイッチは、前記制御信号に応答して開閉するトランスファーゲートで構成される
ドライバ回路。
【請求項１１】
行列上に配置される複数の画素を有する表示パネルと、
前記表示パネルに配置される複数のデータ線を駆動するデータ線駆動回路と
を具備し、
前記データ線駆動回路は、
前記複数のデータ線の各々に対して設けられ、対応するデータ線にデータ電圧を出力する複数の出力バッファを有する出力回路と、前記複数の出力バッファの各々は、バイアス信号に応答して動作する電流源を有し、
前記バイアス信号を生成し、バイアス配線を介して前記バイアス信号を供給するバイアス回路と、
前記複数の出力バッファの一部に対して設けられ、制御信号に応答して前記バイアス配線を介しての前記バイアス信号の前記複数の出力バッファの一部への供給を遮断するスイッチと
を備える
表示装置。
【請求項１２】
請求項１１に記載の表示装置において、
前記出力バッファは、
前記データ線に接続される出力端と、
前記制御信号に応じて、前記出力端をハイインピーダンスにする出力制御回路とを備える
表示装置。
【請求項１３】
請求項１２に記載の表示装置において、
前記バイアス回路は、
前記バイアス信号の供給を禁止するバイアス制御回路を備え、
前記バイアス制御回路は、前記制御信号に応答して、前記電流源の動作を停止し、
前記複数の出力バッファの一部は、前記制御信号に応答して前記データ電圧の出力を停止する
表示装置。
【請求項１４】
請求項１３に記載の表示装置において、
前記制御信号は、前記データ線の駆動タイミングを制御する制御回路から出力され、
前記スイッチは、前記制御信号に応答して開閉するトランスファーゲートで構成される
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ線駆動回路、そのデータ線駆動回路を備えるドライバＩＣ、そのドライバＩＣで動作する表示装置に関する。
【背景技術】
【０００２】
液晶表示装置や、有機ＥＬ（Electro Luminescence）ディスプレイなどのフラットパネルディスプレイが広く普及している。液晶表示装置は、テレビ、パーソナルコンピュータの表示装置、デジタルカメラの表示装置および携帯電話の表示装置など、様々な分野における表示装置として使用されている。また、有機ＥＬディスプレイは、次世代表示装置として有望視されており、携帯電話の表示装置や車載用ディスプレイなどに使用されている。これらのフラットパネルディスプレイは、ドライバＩＣを備えている。そのドライバＩＣは、表示素子を駆動し、画像表示を制御する回路として使用されている。
【０００３】
フラットパネルディスプレイは、一般に、マトリックス状に配置された複数の画素を有数する表示領域を備えている。ドライバＩＣは、各画素からの光を制御することによって表示領域に画像表示を行う。各画素は、液晶材料や有機ＥＬ素子などの表示素子を備えている。各表示素子は、ドライバＩＣからの信号によって制御される。
【０００４】
例えば、パーソナルコンピュータの表示装置は、パーソナルコンピュータ本体から供給される画像信号を、画像表示装置に実装されたコントローラＬＳＩで受け取る。そのコントローラＬＳＩは、画像信号に応じたデジタル信号をドライバＩＣに供給する。ドライバＩＣは、取得したデジタル信号に基づいてアナログ信号を生成し、マトリックス上に配列された各画素に出力する。これによって、各画素の表示素子が制御され、画像が表示領域内に表示される。
【０００５】
一般に、ドライバＩＣの出力数は固定されている。このため、画素列数（ドット列数）がドライバＩＣの出力数の整数倍でない場合、従来は、異なる出力数のドライバＩＣを数種類併用することで対応していた。しかし、異なる出力数のドライバＩＣを数種類併用する場合、それらのドライバＩＣ間において、駆動能力その他の電気的特性に差が生じる。そのため、異なるドライバＩＣ間の表示品質にばらつきが発生することがあった。表示品質の低下を抑制するために、ドライバＩＣの出力数を変更する技術が知られている（例えば、特許文献１参照）。
【０００６】
図１は、特許文献１に記載のソース・ドライバＩＣ１２０と、その出力配線を示すブロック図である。図１において、点線で囲まれた領域（表示領域３０１）は、複数の画素から構成され、画像表示を行う表示領域である。特許文献１に記載の技術において、表示領域３０１は、４５４ｄｏｔ×ＲＧＢ（１３６２画素列）の表示を行う。具体的には、３つのソース・ドライバＩＣ１２０の内、中央のソース・ドライバＩＣ１２０ｂの出力数が４０２であり、他の両端の２つのソース・ドライバＩＣ１２０ａ、ソース・ドライバＩＣ１２０ｃの出力数は４８０である例が示されている（４５４×３＝４８０＋４０２＋４８０）。
【０００７】
図１を参照して説明すると、ソース・ドライバＩＣ１２０（ソース・ドライバＩＣ１２０ａ〜ソース・ドライバＩＣ１２０ｃ）は、複数の表示信号出力端子３１０の他、出力数制御端子３１１を備えている。出力数制御端子３１１には、制御回路１０５（図示されず）からの制御信号（ＴＥＳＴ１、ＴＥＳＴ１Ｂ）３５０が入力される。本例において、各出力数制御端子３１１への入力である制御信号（ＴＥＳＴ１、ＴＥＳＴ１Ｂ）３５０は、一定に維持され、出力数は一定数に維持される。例えば、中央のソース・ドライバＩＣ１２０ｂにＬレベルの制御信号（ＴＥＳＴ１、ＴＥＳＴ１Ｂ）３５０を入力することによって、出力数を４０２に設定し、両端のソース・ドライバＩＣ１２０ａ、ソース・ドライバＩＣ１２０ｃにＨレベルの制御信号（ＴＥＳＴ１、ＴＥＳＴ１Ｂ）３５０を入力することによって、出力数を４８０に設定することができる。
【０００８】
こうして、各ソース・ドライバＩＣ１２０は、出力数制御端子３１１へ入力される制御信号（ＴＥＳＴ１、ＴＥＳＴ１Ｂ）３５０に応じて、４８０出力あるいは４０２出力を切替ている。
【０００９】
【特許文献１】特開２００５−２１５００７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献１には、ドライバＩＣが、出力数の切り替えるための具体的な構成が記載されていない。また、特許文献１に記載のドライバＩＣは、出力数の切り替えを行ったときに、不要になった出力部に流れる電流を停止することができなかった。不要になった出力部への電流をカットすることは、消費電流削減につながり、ドライバＩＣに常に求められる重要な電気的特性のひとつである。
【００１１】
本発明が解決しようとする課題は、出力数の切り替えを、適切に行うことができる構成を備えたデータ線駆動回路（ドライバ回路）を提供することにある。
【課題を解決するための手段】
【００１２】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
上記課題を解決するために、バイアス信号に応答して電流を流す電流源（３３）を有し、表示パネル（１）に配置される複数のデータ線（７）の各々にデータ電圧を供給する出力回路（２１）と、前記バイアス信号を生成し、バイアス配線（２３）を介して前記バイアス信号を前記出力回路（２１）に供給するバイアス回路（２２）と、前記バイアス回路（２２）と前記出力回路（２１）との間に設けられ、制御信号（ＴＥＳＴ１、ＴＥＳＴ１Ｂ）に応答して前記バイアス配線（２３）を遮断するスイッチを具備する表示パネル（１）のデータ線駆動回路を構成する。
【００１４】
これにより、制御信号に応答して動作するスイッチのＯＮ／ＯＦＦで、データ線駆動回路の出力数を切り換えて使用できるようにする。
【００１５】
また、表示パネル（１）のデータ線駆動回路は、前記バイアス信号の供給を停止するバイアス制御回路を備えていることが好ましい。ここにおいて、前記バイアス制御回路は、前記スイッチに前記制御信号（ＴＥＳＴ１、ＴＥＳＴ１Ｂ）が供給されるとき、前記制御信号（ＴＥＳＴ１、ＴＥＳＴ１Ｂ）に応答して、電流停止信号（ＶＤＤ）を出力する。そして、前記電流源（３３）は、前記電流停止信号（ＶＤＤ）に応答して、前記出力回路（２１）に対する電流の供給を停止する。
【００１６】
これにより、動作を停止した出力バッファ２１（ＡＭＰ）の出力段のトランジスタをＨｉ−Ｚ状態にするとともに、出力バッファ２１（ＡＭＰ）の定電流源を制御しているバイアス信号でその電流をカットする。
【発明の効果】
【００１７】
本発明によると、出力数の切り替えを適切に行うことができる構成を備えたドライバ回路を提供することが可能となる。
【００１８】
また、本発明によると、出力数の切り替えによって動作を停止した出力部への電流の供給を適切に停止する技術を提供することにある。
【発明を実施するための最良の形態】
【００１９】
以下に、図面を参照して、本発明を実施するための形態について説明を行う。図２は、本実施形態の液晶表示装置１０の構成を例示するブロック図である。液晶表示装置１０は、液晶表示パネル１と、データ線駆動回路２と、走査線駆動回路３と、電源回路４と、制御回路５とを含んでいる。
【００２０】
液晶表示パネル１は、図面の横方向に配列されて縦方向に延びるデータ線６と、図面の縦方向に配列されて横方向に延びる走査線７とを含んでいる。また、マトリクス状に配置された複数の各画素８を備えている。複数の画素８の各々は、複数のデータ線６と複数の走査線７との交点付近に配置されている。複数の画素８は、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）１１と、画素容量１２と、液晶素子１３とを含んでいる。ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）１１のゲート端子は、走査線７に接続されている。ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）１１のソース（ドレイン）端子は、データ線６に接続されている。また、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）１１のドレイン（ソース）端子には、画素容量１２と液晶素子１３が接続されている。画素容量１２と液晶素子１３とは、ノード１４を介して共通電極（図示されず）に接続されている。
【００２１】
データ線駆動回路２は、表示データに基づいた信号電圧を出力してデータ線６を駆動する。走査線駆動回路３は、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）１１の選択／非選択電圧を出力して走査線７を駆動する。制御回路５は、走査線駆動回路３およびデータ線駆動回路２による駆動のタイミングをコントロールする。電源回路４は、データ線駆動回路２が出力する信号電圧や、走査線駆動回路３が出力する選択／非選択電圧を生成して各駆動回路に供給する。
【００２２】
以下に、データ線駆動回路２の構成について説明を行う。図３は、データ線駆動回路２の構成を示すブロック図である。本実施形態では、データ線駆動回路２が処理する表示信号が、６ビット・デジタル表示信号である場合に対応して説明を行う。データ線駆動回路２は、外部より表示信号Ｒ、Ｇ、Ｂを取り込むデータレジスタ１５と、ストローブ信号ＳＴに同期して６ビットディジタル信号をラッチするラッチ回路１６と、並列Ｎ段のデジタル／アナログ変換器よりなるＤ／Ａコンバータ１８と、液晶の特性に合わされたガンマ変換特性をもつ階調電圧発生回路１７と、出力アンプ部１９とを備えている。その出力アンプ部１９には、Ｄ／Ａコンバータ１８からの電圧を、データ線６に供給するＮ個の出力バッファ２１（ボルテージフォロア）が備えられている。出力アンプ部１９に備えられた複数の出力バッファ２１は、バイアス配線２３を介してバイアス回路２２に接続されている。
【００２３】
図４は、本実施形態のバイアス回路２２とバイアス配線２３の詳細な構成を例示するブロック図である。バイアス回路２２から出力バッファ２１への経路において、複数のスイッチ（第１スイッチＳＷ１〜第６スイッチＳＷ６）が備えられている。その複数のスイッチは、トランスファーゲートなどで構成されていることが好ましい。以下に述べる実施形態においては、データ線駆動回路２が、４種の出力数を可変的に設定する機能を備えている場合を例示する。なお、この構成は、本実施形態におけるデータ線駆動回路２の出力数を制限するものではない。バイアス回路２２は、データ線駆動回路２チップの中央付近に備えられ、出力列の中央付近の出力バッファ２１の動作を停止する機能をそなえていることが好ましい。
【００２４】
図５は、第１スイッチＳＷ１〜第６スイッチＳＷ６の状態と、その時の出力数との対応を例示するテーブルである。図５のテーブルに示されているように、複数のスイッチ（第１スイッチＳＷ１〜第６スイッチＳＷ６）のＯＮ／ＯＦＦを切り換えることによって、各種の出力数を実現できる。
【００２５】
図４に戻り、本実施形態のバイアス配線２３は、４種の切り替えの一番少ない出力数のところの左右の境界までレイアウトされている。具体的には、バイアス配線２３は、出力３４２と出力４６３までは、直接的にバイアス回路２２に接続されている。本実施形態のデータ線駆動回路２においては、その境界部から先（ＩＣ外側に向かって）の出力が、固定であるように構成されている。従って、そのバイアス配線２３は、各出力バッファ２１に接続される。
【００２６】
上記境界から内側の出力バッファ２１の場合、各種切り替えの境界のところにバイアス配線２３の接続を制御するスイッチ（第１スイッチＳＷ１〜第６スイッチＳＷ６）を備えている。第１スイッチＳＷ１は、第１非反転信号ＴＥＳＴ１と第１反転信号ＴＥＳＴ１Ｂに応じて、ＯＮ／ＯＦＦの切り替えが行われる。第２スイッチＳＷ２は、第２非反転信号ＴＥＳＴ２と第２反転信号ＴＥＳＴ２Ｂに応じて、ＯＮ／ＯＦＦの切り替えが行われる。第３スイッチＳＷ３は、第３非反転信号ＴＥＳＴ３と第３反転信号ＴＥＳＴ３Ｂに応じて、ＯＮ／ＯＦＦの切り替えが行われる。第４スイッチＳＷ４は、第４非反転信号ＴＥＳＴ４と第４反転信号ＴＥＳＴ４Ｂに応じて、ＯＮ／ＯＦＦの切り替えが行われる。第５スイッチＳＷ５は、第５非反転信号ＴＥＳＴ５と第５反転信号ＴＥＳＴ５Ｂに応じて、ＯＮ／ＯＦＦの切り替えが行われる。第６スイッチＳＷ６は、第６非反転信号ＴＥＳＴ６と第６反転信号ＴＥＳＴ６Ｂに応じて、ＯＮ／ＯＦＦの切り替えが行われる。
【００２７】
出力バッファ２１に接続されるバイアス配線２３は、最大の出力の端まで配線されている。そして、その内側の出力のバイアス配線２３は、スイッチを介して配線され、制御回路５から供給される制御信号に応じて、出力数を変更する。また、バイアス回路２２は、出力数を変更する場合に、動作を停止したデータ線駆動回路２１に接続されるバイアス配線２３の電圧を固定にすることで、該当の出力バッファ２１への電流の供給を停止する。ここにおいて、各出力バッファ２１の電流カットは、複数のスイッチ（第１スイッチＳＷ１〜第６スイッチＳＷ６）をコントロールする信号を利用することが好ましい。
【００２８】
図６は、本実施形態の出力バッファ２１の構成を例示する回路図である。出力バッファ２１は、増幅段３１と出力段３２とを含んでいる。なお、本実施形態では、増幅段３１の、入力信号（Ｖｉｎ+、Ｖｉｎ-）を受けるトランジスタが、Ｐチャネルトランジスタである場合を例示する。なお、図６に示す回路構成は、本実施形態における出力バッファ２１の構成を制限するものではない。また図６に示す出力バッファ２１は、第１スイッチＳＷ１の状態に応じて、動作を停止する回路を例示している。
【００２９】
図６を参照すると、出力バッファ２１の増幅段３１は、電流源３３を含んでいる。電流源３３は、ゲート電極に印加されるバイアス信号ＢＩＡＳに応答して、所定の電流を、入力段とカレントミラー回路に供給している。本実施形態において、動作を停止している出力バッファ２１には、バイアス信号ＢＩＡＳとして電源線圧ＶＤＤが供給される。これによって、スイッチを切ったとき、これと同時にそのバイアス配線に接続される出力バッファ２１の電流源３３は、出力バッファ２１の定常電流をカットするように作用する。
【００３０】
また、図６を参照すると、出力段３２は、第１出力制御回路３４と第２出力制御回路３５とを含んでいる。第１出力制御回路３４のゲート電極には、第１反転信号ＴＥＳＴ１Ｂが供給され、第２出力制御回路３５のゲート電極には、第１非反転信号ＴＥＳＴ１が供給されている。第１非反転信号ＴＥＳＴ１および第１反転信号ＴＥＳＴ１Ｂは、第１スイッチＳＷ１をコントロールする信号である。第１非反転信号ＴＥＳＴ１をＨｉｇｈレベルにし、第１反転信号ＴＥＳＴ１ＢをＬｏｗレベルとすることにより、出力バッファ２１の「Ｖｏｕｔ」がＨｉ−Ｚ（ハイインピーダンス）になる。
【００３１】
図７は、バイアス信号制御回路の構成を例示する回路図である。「３６」は、出力バッファ２１の前段に設けられ、バイアス信号ＢＩＡＳを電源電圧もしくはグランド（接地電圧）にする。バイアス信号制御回路３６は、バイアス配線２３を、ドライバの電源電圧もしくはグランド（接地電圧）にすることで、そのバイアス配線２３に接続されている出力バッファ２１の電流源３３の動作を停止させる。
【００３２】
制御回路５が第１非反転信号ＴＥＳＴ１をＨｉｇｈレベルにし、第１反転信号ＴＥＳＴ１ＢをＬｏｗレベルとすることにより、バイアス信号制御回路３６の第１トランジスタ３７が非活性化される。このとき、バイアス信号制御回路３６の第１トランジスタ３７が活性化され、バイアス配線２３はＶＤＤに接続される。
【００３３】
図８は、バイアス信号ＢＩＡＳを制御する回路の他の構成を例示する回路図である。図８のバイアス信号制御回路４１は、出力バッファ２１の増幅段３１において、入力信号（Ｖｉｎ+、Ｖｉｎ-）を受けるトランジスタが、Ｎチャネルトランジスタである場合に適している。制御回路５が第１非反転信号ＴＥＳＴ１をＨｉｇｈレベルにし、第１反転信号ＴＥＳＴ１ＢをＬｏｗレベルとしたとき、バイアス信号制御回路４１の第３トランジスタ４２が非活性化され、バイアス信号制御回路４１の第４トランジスタ４３が活性化される。これによって、バイアス配線２３がＶＳＳに接続され、出力バッファ２１に電流が流れなくなる。
【００３４】
上述のように、本実施形態のデータ線駆動回路２は、動作を停止した出力バッファ２１（ＡＭＰ）の出力段のトランジスタをＨｉ−Ｚ状態にするとともに、出力バッファ２１（ＡＭＰ）の定電流源を制御しているバイアス信号でその電流をカットする。これによって、データ線駆動回路２は、出力アンプ部１９の出力バッファ２１のうち、動作を停止した出力バッファ２１への電流をカットする。このように、本実施形態のデータ線駆動回路２は、複雑な回路を構成することなく、スイッチによってバイアス配線の切り替えが可能である。そして、そのときに不要になった出力部の電流をカットすることにより消費電流削減を達成することができる。
【００３５】
この構成によって、バイアス配線２３のレイアウト上の面積を増加させることなく、出力切り替えによって、動作を停止している出力バッファ２１の電流消費を抑制することができる。
【図面の簡単な説明】
【００３６】
【図１】図１は、従来のソース・ドライバＩＣ１２０と、その出力配線を示すブロック図である。
【図２】図２は、本実施形態の液晶表示装置１０の構成を例示するブロック図である。
【図３】図３は、データ線駆動回路２の構成を示すブロック図である。
【図４】図４は、本実施形態のバイアス回路２２とバイアス配線２３の詳細な構成を例示するブロック図である。
【図５】図５は、第１スイッチＳＷ１〜第６スイッチＳＷ６の状態と、その時の出力数との対応を例示するテーブルである。
【図６】図６は、本実施形態の出力バッファ２１の構成を例示する回路図である。
【図７】図７は、バイアス信号制御回路の構成を例示する回路図である。
【図８】図８は、バイアス信号制御回路の構成を例示する回路図である。
【符号の説明】
【００３７】
１０…液晶表示装置
１…液晶表示パネル
２…データ線駆動回路
３…走査線駆動回路
４…電源回路
５…制御回路
６…データ線
７…走査線
８…画素
１１…ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）
１２…画素容量
１３…液晶素子
１４…ノード
１５…データレジスタ
１６…ラッチ回路
１７…階調電圧発生回路
１８…Ｄ／Ａコンバータ
１９…出力アンプ部
２１…出力バッファ
２２…バイアス回路
２３…バイアス配線
３１…増幅段
３２…出力段
３３…電流源
３４…第１出力制御回路
３５…第２出力制御回路
３６…バイアス信号制御回路
３７…第１トランジスタ
３８…第２トランジスタ
４１…バイアス信号制御回路
４２…第３トランジスタ
４３…第４トランジスタ
ＳＷ１…第１スイッチ
ＳＷ２…第２スイッチ
ＳＷ３…第３スイッチ
ＳＷ４…第４スイッチ
ＳＷ５…第５スイッチ
ＳＷ６…第６スイッチ
ＴＥＳＴ１…第１非反転信号
ＴＥＳＴ１Ｂ…第１反転信号
ＴＥＳＴ２…第２非反転信号
ＴＥＳＴ２Ｂ…第２反転信号
ＴＥＳＴ３…第３非反転信号
ＴＥＳＴ３Ｂ…第３反転信号
ＴＥＳＴ４…第４非反転信号
ＴＥＳＴ４Ｂ…第４反転信号
ＴＥＳＴ５…第５非反転信号
ＴＥＳＴ５Ｂ…第５反転信号
ＴＥＳＴ６…第６非反転信号
ＴＥＳＴ６Ｂ…第６反転信号
ＢＩＡＳ…バイアス信号
１０５…制御回路
１２０…ソース・ドライバＩＣ
１２０ａ…ソース・ドライバＩＣ
１２０ｂ…ソース・ドライバＩＣ
１２０ｃ…ソース・ドライバＩＣ
３０１…表示領域
３１０…表示信号出力端子
３１１…出力数制御端子
３５０…制御信号（ＴＥＳＴ１、ＴＥＳＴ１Ｂ）
【図１】
0005354899.tif 000002
【図２】
0005354899.tif 000003
【図３】
0005354899.tif 000004
【図４】
0005354899.tif 000005
【図５】
0005354899.tif 000006
【図６】
0005354899.tif 000007
【図７】
0005354899.tif 000008
【図８】
0005354899.tif 000009