(57)【特許請求の範囲】
【請求項１】
フラッシュメモリと、
前記フラッシュメモリを制御するように構成されたメモリコントローラとを含み、
前記メモリコントローラは、プログラム動作モードのとき、ホストから提供されたプログラムデータが前記フラッシュメモリに全て格納されたか否かを判別し、前記プログラムデータが前記フラッシュメモリに全て格納されたと判別された場合に、前記メモリコントローラは、ダミープログラム動作のためのダミープログラム命令とアドレスとを前記フラッシュメモリに出力するとともに、前記プログラムデータが格納された最終ワードラインの次のワードラインに対する前記ダミープログラム動作を実行するように前記フラッシュメモリを制御し、
前記フラッシュメモリは、選択されたワードラインに対するプログラム動作が実行された後、前記選択されたワードラインに隣接するワードラインに対する再プログラム動作が実行されるように構成され、複数の状態のうちのいずれか１つを示すマルチビットデータを格納するための複数のメモリセルが接続された第１及び第２ビットラインを具備し、
前記フラッシュメモリは、最終ワードラインの次のワードラインに対する前記ダミープログラム動作の実行が完了した後に、最終ワードラインに再プログラム動作を実行するように構成され、
前記再プログラム動作は、前記選択されたワードラインに隣接するワードラインと前記第１ビットラインに接続されたプログラムされたメモリセルとを再プログラムする段階と、前記選択されたワードラインに隣接するワードラインと前記第２ビットラインに接続されたプログラムされたメモリセルとを再プログラムする段階とを含み、これによって高温ストレスによって減少される隣接した状態の間の読み出しマージンが増加され、
前記選択されたワードラインに隣接するワードラインと前記第１ビットラインに接続されたプログラムされたメモリセルとを再プログラムする段階は、
前記複数の状態のいずれかにそれぞれプログラムされたメモリセルのそれぞれの閾値電圧分布のうち所定領域に属するプログラムされたメモリセルを検出する段階を含み、
前記複数の状態のそれぞれについての所定領域は第１検証電圧と読み出し電圧とのうちのいずれか１つと第２検証電圧によって選択され、前記第２検証電圧は前記第１検証電圧より高く、前記読み出し電圧は前記第１検証電圧より低く、
前記再プログラムする段階は、
前記複数の状態にそれぞれ対応するそれぞれの第２検証電圧と同一またはそれより高い閾値電圧を有するように、前記検出されたメモリセルをプログラムする段階を更に含み、
前記選択されたワードラインに隣接するワードラインと前記第２ビットラインに接続されたプログラムされたメモリセルとを再プログラムする段階は、
前記複数の状態のいずれかにそれぞれプログラムされたメモリセルのそれぞれの閾値電圧分布のうち所定領域に属するプログラムされたメモリセルを検出する段階を含み、
前記複数の状態のそれぞれについての所定領域は第１検証電圧と読み出し電圧とのうちのいずれか１つと第２検証電圧によって選択され、前記第２検証電圧は前記第１検証電圧より高く、前記読み出し電圧は前記第１検証電圧より低く、
前記再プログラムする段階は、
前記複数の状態にそれぞれ対応するそれぞれの第２検証電圧と同一またはそれより高い閾値電圧を有するように前記検出されたメモリセルをプログラムする段階を含む
ことを特徴とするメモリシステム。
【請求項２】
前記フラッシュメモリは、前記アドレスに対応するワードラインのメモリセルが消去された状態を維持するようにダミープログラム動作を実行することを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記メモリコントローラは、前記ホストからプログラムデータが再び提供される場合に、前記ダミープログラム動作が実行されたワードラインの次のワードラインのメモリセルに前記プログラムデータがプログラムされるように前記フラッシュメモリを制御することを特徴とする請求項１に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリに係り、より具体的にはフラッシュメモリをプログラムするメモリシステムに関する。
【背景技術】
【０００２】
最近、揮発性メモリと不揮発性メモリのような記憶装置の応用がＭＰ３プレーヤ、ＰＭＰ、携帯電話、ノートパソコン、ＰＤＡなどのようなモバイル機器において急速に広がっている。そのようなモバイル機器は、多様な機能（例えば、動映像再生機能）を提供するために、漸次的に大容量の記憶装置を必要とするようになってきた。そのような要求を満たすための多様な努力が行われている。そのような努力のうちの１つとして、１つのメモリセルに２ビットデータまたはそより多くのデータビットを格納するマルチビットメモリ装置が提案されている。１つのメモリセルにマルチビットデータを格納する例示的なマルチビットメモリ装置が特許文献１、特許文献２及び特許文献３にそれぞれ開示されており、これらは、この出願に参照によって組み込まれる。
【０００３】
１つのメモリセルに１−ビットデータを格納する場合、メモリセルは、２個の閾値電圧分布のうちのいずれか１つに属する閾値電圧を有する。すなわち、メモリセルはデータ‘１’とデータ‘０’をそれぞれ示す２個の状態のうちの１つを有する。一方、１つのメモリセルに２ビットデータを格納する場合、メモリセルは、４個の閾値電圧分布のうちのいずれか１つに属する閾値電圧を有する。すなわち、１つのメモリセルは、データ‘１１’、データ‘１０’、データ‘００’、及びデータ‘０１’をそれぞれ示す４個の状態のうちの１つを有する。図１には、４個の状態に対応する閾値電圧分布が示されている。
【０００４】
４個の状態に対応する閾値電圧分布がそれぞれ定められた閾値電圧ウインド内に存在するためには閾値電圧分布をより正確に制御すべきである。このために、ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍｍｉｎｇ）スキームを利用したプログラム方法が提案されている。ＩＳＰＰスキームによれば、閾値電圧がプログラムループの繰り返しによってプログラム電圧の増加分だけ移動される。プログラム電圧の増加分を小さく設定するによって閾値電圧分布をより正確に制御するのが可能である。これは、状態の間のマージンを十分に確保することが可能であることを意味する。これに反して、プログラム電圧の増加分を小さく設定する場合、メモリセルを所望する状態にプログラムするに必要な時間が増加されるであろう。従って、プログラム時間を考慮してプログラム電圧の増加分が定めるであろう。
【０００５】
そのようなＩＳＰＰスキームにもかかわらず、各状態の閾値電圧分布は多様な原因によって所望するウインドよりさらに広く形成される。例えば、図１の点線１０、１１、１２、１３に示したように、閾値電圧分布はプログラミングの時、隣接したメモリセルの間のカップリングによって広くなる。そのようなカップリングは“電界カップリング（ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ  ｃｏｕｐｌｉｎｇ）”または“Ｆ‐ｐｏｌｙカップリング”と呼ばれる。例えば、図２を参照すると、メモリセルＭＣＡは、４個の状態のうちのいずれか１つの状態を有するようにプログラムされたセルであり、メモリセルＭＣＢは、４個の状態のうちのいずれか１つの状態を有するようにプログラムされるセルであると仮定する。このような仮定によれば、メモリセルＭＣＢがプログラムされるによってフローティングゲートＦＧには電荷が蓄積されるであろう。ここで、隣接したメモリセルＭＣＡのフローティングゲートＦＧの電位は、メモリセルＭＣＢをプログラムするとき、メモリセルＭＣＢのフローティングゲートＦＧとのカップリングによって高くなるであろう。そのように増加された閾値電圧はプログラミングの以後にもフローティングゲートの間のカップリングによって継続に維持されるであろう。ここで、メモリセルＭＣＢはメモリセルＭＣＡに対してワードライン方向および／またはビットライン方向に位置したメモリセルを含む。このようなカップリングによって、プログラムされたメモリセルＭＣＡの閾値電圧が高くなり、その結果、閾値電圧分布が図１の点線１０、１１、１２、１３に示したように、広くなるであろう。各状態の閾値電圧分布が広くなるによって、図１から分かるように、状態の間のマージンが減少するになる。これは、読み出しマージンが減少することを意味する。
【０００６】
そのようなカップリング現象によって閾値電圧分布が広くなる問題を解決するための技術が特許文献４に開示されている。
【０００７】
電界カップリング／Ｆ‐ｐｏｌｙカップリングと共に、状態の間の読み出しマージンは、メモリセルの閾値電圧が時間の経過によって低くなる現象によってさらに減少する。そのような現象を以下では高温ストレス（ＨｏｔＴｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ： ＨＴＳ）であると呼ぶ。ＨＴＳとは、メモリセルのフローティングゲートに蓄積された電荷が基板に抜けることを意味する。フローティングゲートの蓄積された電荷が減少するによって、図３において点線２０、２１、２２に示したように、各状態に属するメモリセルの閾値電圧が低くなる。従って、電界カップリング／Ｆ‐ｐｏｌｙカップリングによる閾値電圧の増加とＨＴＳによる閾値電圧の減少とによって状態の間の読み出しマージンを確保することが困難である。これは、メモリセルがどの状態でプログラムされたかを判別するのが困難であることを意味する。このような問題は製造工程が微細化されるによってさらに深刻になっている。
【０００８】
結論的に、電界カップリング／Ｆ‐ｐｏｌｙカップリングによる閾値電圧の増加とＨＴＳによる閾値電圧の減少とにもかかわらず、状態の間の読み出しマージンを確保することができる技術が求められている。
【特許文献１】米国特許第６，１２２，１８８号明細書
【特許文献２】米国特許第６，０７５，７３４号明細書
【特許文献３】米国特許第５，９２３，５８７号明細書
【特許文献４】米国特許第５，８６７，４２９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、フラッシュメモリを含んだメモリシステムにおいて読み出しマージンを安定的に確保することにある。
【課題を解決するための手段】
【００１０】
前記の目的を達成するための本発明の特徴によれば、メモリシステムは、フラッシュメモリと、前記フラッシュメモリを制御するように構成されたメモリコントローラとを含み、前記メモリコントローラは、プログラム動作モードのとき、ホストから提供されたプログラムデータが前記フラッシュメモリに全て格納されたか否かを判別し、前記プログラムデータが前記フラッシュメモリに全て格納されたと判別された場合に、前記メモリコントローラは、前記プログラムデータが格納された最終ワードラインの次のワードラインに対するダミープログラム動作を実行するように前記フラッシュメモリを制御する。
【００１１】
この実施形態において、前記プログラムデータが前記フラッシュメモリに全て格納されたと判別された場合に、前記メモリコントローラは、ダミープログラム動作のためのダミープログラム命令とアドレスとを前記フラッシュメモリに出力する。
【００１２】
この実施形態において、前記フラッシュメモリは、前記アドレスに対応するワードラインのメモリセルが消去された状態を維持するようにダミープログラム動作を実行する。
【００１３】
この実施形態において、前記フラッシュメモリは選択されたワードラインに対するプログラム動作が実行された後、前記選択されたワードラインの次のワードラインに対する再プログラム動作が実行されるように構成され、複数の状態のうちのいずれか１つを示すマルチビットデータを格納するための複数のメモリセルが接続された第１及び第２ビットラインを具備する。
【００１４】
この実施形態において、前記再プログラム動作は、前記選択されたワードラインの次のワードラインと前記第１ビットラインに接続されたプログラムされたメモリセルとを再プログラムする段階と、前記選択されたワードラインの次のワードラインと前記第２ビットラインに接続されたプログラムされたメモリセルとを再プログラムする段階とを含み、これによって高温ストレスによって減少される隣接した状態の間の読み出しマージンが増加される。
【００１５】
この実施形態において、前記選択されたワードラインの次のワードラインと前記第１ビットラインに接続されたプログラムされたメモリセルとを再プログラムする段階は、前記複数の状態のいずれかにそれぞれプログラムされたメモリセルのそれぞれについての閾値電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階を含み、前記複数の状態のそれぞれについての所定領域は第１検証電圧と読み出し電圧とのうちのいずれか１つと第２検証電圧によって選択され、前記第２検証電圧は前記第１検証電圧より高く、前記読み出し電圧は前記第１検証電圧より低く、前記再プログラムする段階は、前記各状態に対応する第２検証電圧と同一またはそれより高い閾値電圧を有するように前記検出されたメモリセルをプログラムする段階を更に含む。
【００１６】
この実施形態において、前記選択されたワードラインの次のワードラインと前記第２ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階は、前記複数の状態のいずれかにそれぞれプログラムされたメモリセルのそれぞれの閾値電圧分布のうち所定領域に属するプログラムされたメモリセルを検出する段階を含み、前記複数の状態のそれぞれについての所定領域は第１検証電圧と読み出し電圧とのうちのいずれか１つと第２検証電圧によって選択され、前記第２検証電圧は前記第１検証電圧より高く、前記読み出し電圧は前記第１検証電圧より低く、前記再プログラムする段階は、前記複数の状態にそれぞれ対応するそれぞれの第２検証電圧と同一、またはそれより高い閾値電圧を有するように前記検出されたメモリセルをプログラムする段階とを含む。
【００１７】
この実施形態において、前記メモリコントローラは前記ホストからプログラムデータが再び提供される場合に、前記ダミープログラム動作が実行されたワードラインの次のワードラインのメモリセルに前記プログラムデータがプログラムされるように前記フラッシュメモリを制御する。
【発明の効果】
【００１８】
前記のように、第１プログラム動作の後、各状態の特定領域に属するメモリセルを第１プログラム動作の検証電圧と同じまたはそれより高い閾値電圧を有するように第２プログラム動作を実行することよって電界カップリング／Ｆ‐ｐｏｌｙカップリングとＨＴＳによる隣接した状態の間の読み出しマージンを十分に確保することが可能である。また、最終のワードラインに対する第２プログラム動作を実行することが可能である。これは、すべてのプログラムされたセルに対する読み出しマージンが十分に確保されることができることを意味する。
【発明を実施するための最良の形態】
【００１９】
前記の一般的な説明及び次の詳細な説明は全て例示的なものと理解すべきであり、特許請求された発明の付加的な説明が提供されるものとして考えられるべきである。
【００２０】
参照符号が本発明の望ましい実施形態に詳細に示されており、それの例が添付図面に示している。可能な限り、同一の参照番号が同一または類似の部分を参照するために説明及び図面において共通に用いられている。
【００２１】
以下において、ＮＡＮＤフラッシュメモリ装置が本発明の特徴及び機能を説明するための１つの例として用いられている。しかし、当業者であれば、ここに記載した内容に基づいて本発明の他の利点及び特性を容易に理解することができるであろう。本発明は、他の実施形態を通じて、実現または適用されることができるであろう。さらに、詳細な説明は、本発明の範囲、技術的思想及び他の目的から逸脱しない観点及び応用によって修正または変更されることができる。
【００２２】
図４は本発明に係るフラッシュメモリ装置を概略的に示すブロック図であり、図５は図４に示したメモリセルアレイを示す回路図である。
【００２３】
まず、図４を参照すると、本発明に係るフラッシュメモリ装置は、データ情報を記憶するためのメモリセルアレイ１００を含む。メモリセルアレイ１００は、複数のメモリブロックを含み、各メモリブロックは、図５に示したように構成されたメモリセル構造を有する。図５に示したように、メモリブロックＭＢは複数のストリング１０１で構成され、各ストリング１０１はストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、及びメモリセルＭＣ３１−ＭＣ０を含む。メモリセルそれぞれは、フローティングゲートトランジスタで構成される。ストリング選択トランジスタＳＳＴは、ストリング選択ラインＳＳＬによって制御され、対応するビットラインに接続されたドレインを有する。接地選択トランジスタＧＳＴは、接地選択ラインＧＳＬによって制御され、共通ソースラインＣＳＬに接続されたソースを有する。メモリセルＭＣ３１‐ＭＣ０は、ストリング選択トランジスタＳＳＴのソースと接地選択トランジスタＧＳＴのドレインとの間に直列接続され、対応するワードラインＷＬ３１−ＷＬ０によってそれぞれ制御される。複数のビットライン対（ＢＬｅ０、ＢＬｏ０）−（ＢＬｅ（ｎ-１）−ＢＬｏ（ｎ-１））がワードラインＷＬ３１‐ＷＬ０と交差するように配列されている。読み出し／プログラム動作のとき、各ビットライン対のうちのいずれか１つのビットラインがレジスタブロック１２０によって選択される。これは１つのワードラインが２つのページで構成されることを意味する。以下、“ｅ”と表記したビットラインは偶数番目のビットラインを示し、“ｏ”と表記したビットラインは奇数番目のビットラインを示す。これに反して、１つのワードラインが１つのページで構成されることができることはこの分野の通常的な知識を習得した者に自明である。
【００２４】
また図４を参照すると、行選択回路１１０（図には“Ｘ‐ＳＥＬ”として表記されている）は、制御ロジック１５０によって制御される。行選択回路１１０は、入出力インターフェース１４０を通じて提供されるアドレスＡＤＤに応答してメモリブロックのうちの１つを選択し、選択されたメモリブロックの行（ワードライン及び選択ラインを含む）を制御する。レジスタブロック１２０は、制御ロジック１５０によって制御され、動作モードに応じて感知増幅器として、又は書き込みドライバとして動作する。レジスタブロック１２０は、図示しなかったが、ページバッファで構成されうる。各ページバッファは、１つのビットラインまたは一対のビットラインのうちのいずれか１つに電気的に接続され、ビットラインを通じてメモリセルからデータを読み出すかビットラインを通じてメモリセルにデータを格納する。列選択回路１３０（図面には“Ｙ‐ＳＥＬ”として表記されている）は、制御ロジック１５０によって制御され、入出力インターフェース１４０を通じて提供されるアドレスＡＤＤに応答してレジスタブロック１２０に格納されたデータを入出力インターフェース１４０または制御ロジック１５０に出力する。例えば、通常読み出し動作のとき、列選択回路１３０は、レジスタブロック１２０に格納されたデータを入出力インターフェース１４０に出力する。検証読み出し動作のとき、列選択回路１３０は、レジスタブロック１２０に格納されたデータを制御ロジック１５０に出力し、制御ロジック１５０は、列選択回路１３０から提供されるデータがパスデータであるか否かを判別する。プログラム動作のデータロード区間のとき、列選択回路１３０は、入出力インターフェース１４０を通じて伝達されるプログラムデータをレジスタブロック１２０に出力する。制御ロジック１５０は、フラッシュメモリ装置の全般的な動作を制御するように構成される。電圧発生回路１６０は、制御ロジック１５０によって制御され、フラッシュメモリ装置のプログラム／消去／読み出し動作に必要な電圧（例えば、ワードライン電圧、バルク電圧、読み出し電圧、パス電圧などを含む）を発生するように構成される。
【００２５】
以後に説明されるように、本発明に係るフラッシュメモリ装置は、メモリセルが電界カップリング／Ｆ‐ｐｏｌｙカップリングとＨＴＳとを受けても隣接した状態の間の読み出しマージンを十分に確保するための新たなプログラム技術を採用する。概略的に説明すれば、まず、メモリセルを所望する状態それぞれの目標の閾値電圧にプログラムするために２ビットデータが選択されたページのメモリセルにそれぞれ格納される。これを以降では“第１プログラム動作”と呼ぶ。第１プログラム動作が完了した後、各状態に属するメモリセルのうちの所定の閾値電圧領域に属するメモリセルを検出するための読み出し動作が実行される。そのように検出されたメモリセルは、各状態の目標閾値電圧より高い閾値電圧を有するようにプログラムされる。これを以降では“第２プログラム動作”と呼ぶ。
【００２６】
２ビットデータを格納するための第１プログラム動作は、レジスタブロック１２０の構造によって多様に実行されることができる。例えば、ＬＳＢ及びＭＳＢデータビットを全てレジスタブロック１２０にロードした後、第１プログラム動作が実行されることができる。または、ＬＳＢデータビットをプログラムし、（以下、“ＬＳＢプログラム動作”と言う）その次にＭＳＢデータビットをプログラムする（以下、“ＭＳＢプログラム動作”と言う）方式によって第１プログラム動作が実行されることができる。例示的なプログラム方法として後者のプログラム方法を図６Ａ及び図６Ｂを参照して概略的に説明する。
【００２７】
１つのメモリセルは、“１１”、“１０”、“００”及び“０１”状態のうちのいずれか１つを有するようにプログラムされる。便宜上、“１１”、“１０”、“００”及び“０１”状態は、それぞれＳＴ０、ＳＴ１、ＳＴ２、ＳＴ３に対応すると仮定する。“１１”状態を有するメモリセルは、消去されたメモリセルであり、“１０”状態を有するメモリセルの閾値電圧は“１１”状態のメモリセルの閾値電圧より高い。“００”状態を有するメモリセルの閾値電圧は、“１０”状態のメモリセルの閾値電圧より高く、“０１”状態を有するメモリセルの閾値電圧は、“００”状態のメモリセルの閾値電圧より高い。このような条件において、ＬＳＢプログラム動作が実行されれば、図６Ａに示したように、メモリセルは消去された状態または“１０”状態を有する。ＬＳＢプログラム動作の次に行われるＭＳＢプログラム動作が実行されれば、図６Ｂに示したように、“１１”状態を有するメモリセルは、消去された状態または“０１”状態を有する反面、“１０”状態のメモリセルは“１０”状態または“００”状態を有する。
【００２８】
本実施形態において、任意のワードラインが選択されるとき、選択されたワードラインと偶数番目のビットラインＢＬｅ０−ＢＬｅ（ｎ‐１）に接続されたメモリセルに対するプログラム動作が先に実行され、その次に選択されたワードラインと奇数番目のビットラインＢＬｏ０−ＢＬｏ（ｎ‐１）に接続されたメモリセルに対するプログラム動作が実行されうる。便宜上、このような手順で本発明に係るプログラム動作が説明される。しかし、選択されたワードラインと奇数番目のビットラインＢＬｏ０−ＢＬｏ（ｎ‐１）に接続されたメモリセルたちに対するプログラム動作が先に実行され、その次に選択されたワードラインと偶数番目のビットラインＢＬｅ０−ＢＬｅ（ｎ‐１）に接続されたメモリセルに対するプログラム動作が実行されることができることは、この分野の通常的な知識を習得した者に自明である。
【００２９】
図７は本発明の一実施形態によるフラッシュメモリ装置のプログラム方法を説明するためのフローチャートである。以後、本発明に係るプログラム方法を参照図面に基づいて詳細に説明する。
【００３０】
プログラム動作が開始されると、制御ロジック１５０は、選択されたワードライン（例えば、Ｎ番目のワードライン）の偶数番目のビットラインＢＬｅ０−ＢＬｅ（ｎ‐１）が選択されたか否かを判別する（Ｓ１００）。これは、入出力インターフェース１４０を通じて提供されるアドレス情報に基づいて制御ロジック１５０によって判別されうる。偶数番目のビットラインＢＬｅ０−ＢＬｅ（ｎ‐１）が選択された場合、選択されたワードラインＷＬｎ及び偶数番目のビットラインＢＬｅ０−ＢＬｅ（ｎ‐１）に接続されたメモリセルに対する第１プログラム動作が制御ロジック１５０の制御の下において実行されうる（Ｓ１２０）。第１プログラム動作は、図６Ａ及び図６Ｂを参照して説明したプログラム方法によって実行されうる。第１プログラム動作が実行されている間に、選択されたメモリセルは、図９の状態ＳＴ１、ＳＴ２、ＳＴ３のうちのいずれか１つの状態にそれぞれプログラムされる。メモリセルが各状態にプログラムされたか否かは、状態ＳＴ１、ＳＴ２、ＳＴ３に対応する検証電圧Ｖｖｆｙ１１、Ｖｖｆｙ２１、Ｖｖｆｙ３１を基準として判別される。例えば、メモリセルがＳＴ１状態にプログラムされたか否かは検証電圧Ｖｖｆｙ１１を用いて判別され、メモリセルがＳＴ２状態にプログラムされたか否かは検証電圧Ｖｖｆｙ２１を利用して判別され、メモリセルがＳＴ３状態にプログラムされたか否かは検証電圧Ｖｖｆｙ３１を利用して判別される。以後、プログラム手続きは終了する。
【００３１】
奇数番目のビットラインＢＬｏ０−ＢＬｏ（ｎ‐１）が選択された場合、選択されたワードラインＷＬｎ及び奇数番目のビットラインＢＬｏ０−ＢＬｏ（ｎ‐１）に接続されたメモリセルに対する第１プログラム動作が制御ロジック１５０の制御の下において実行される（Ｓ１２０）。第１プログラム動作は、前記と同一の方式によって実行されるため、それに対する説明は省略する。選択されたワードラインＷＬｎ及び奇数番目のビットラインＢＬｏ０−ＢＬｏ（ｎ‐１）に接続されたメモリセルに対するプログラム動作が完了すると、選択されたワードラインＷＬｎの次のワードラインＷＬ（ｎ‐１）に対するプログラム動作（すなわち、第２プログラム動作）が実行される。まず、ワードラインＷＬ（ｎ‐１）及び偶数番目のビットラインＢＬｅ０−ＢＬｅ（ｎ‐１）に接続されたメモリセルに対する第２プログラム動作（または再プログラム動作）が実行される（Ｓ１６０）。その次に、ワードラインＷＬ（ｎ‐１）及び奇数番目のビットラインＢＬｏ０−ＢＬｏ（ｎ‐１）に接続されたメモリセルに対する第２プログラム動作（または再プログラム動作）が実行される（Ｓ１８０）。以後説明するように、第２プログラム動作によって各状態の閾値電圧領域のうちの所定領域に属するメモリセルがより高い閾値電圧を有するように再プログラムされる。図７に示したことは異なり、ワードラインＷＬ（ｎ‐１）及び奇数番目のビットラインＢＬｏ０−ＢＬｏ（ｎ‐１）に接続されたメモリセルに対する第２プログラム動作が実行され、その次にワードラインＷＬ（ｎ‐１）及び偶数番目のビットラインＢＬｅ０−ＢＬｅ（ｎ‐１）に接続されたメモリセルに対する第２プログラム動作が実行されることができる。
【００３２】
図８Ａ、８Ｂは、本発明によるフラッシュメモリ装置の第２プログラム動作を説明するためのフローチャートであり、図９は本発明によるフラッシュメモリ装置のプログラム動作を実行するときの検証電圧を示す図である。
【００３３】
図７において説明したように、２ビットデータの第１プログラム動作が完了すれば、選択されたワードラインＷＬｎの次のワードラインＷＬ（ｎ‐１）に接続されたメモリセルに対する第２プログラム動作が実行される。まず、ワードラインＷＬ（ｎ‐１）及び偶数番目のビットラインＢＬｏ０−ＢＬｏ（ｎ‐１）に接続されたプログラムされたメモリセルに対する第２プログラム動作を説明すれば、次のとおりである。
【００３４】
まず、選択されたワードラインＷＬｎ‐１に検証電圧Ｖｖｆｙ１１（または読み出し電圧Ｖｒｅａｄ１）が印加された状態でレジスタブロック１２０を通じて読み出し動作が実行される（Ｓ２００）。その次に、選択されたワードラインＷＬｎ‐１に検証電圧Ｖｖｆｙ１１より高い検証電圧Ｖｖｆｙ１２が印加された状態でレジスタブロック１２０を通じて読み出し動作が実行される（Ｓ２１０）。２回の読み出し動作によって検証電圧Ｖｖｆｙ１１、Ｖｖｆｙ１２(または読み出し及び検証電圧Ｖｒｅａｄ１、Ｖｖｆｙ１２）（図９参照）の間に存在する閾値電圧を有するメモリセルが検出される。検証電圧Ｖｖｆｙ１１、Ｖｖｆｙ１２（または読み出し及び検証電圧Ｖｒｅａｄ１、Ｖｖｆｙ１２）の間に存在する閾値電圧を有するメモリセルを検出する方法は、レジスタブロック１２０の構造によって多様に変更されることができるのはこの分野の通常的な知識を習得した者に自明である。
【００３５】
検証電圧Ｖｖｆｙ１１、Ｖｖｆｙ１２（または読み出し及び検証電圧Ｖｒｅａｄ１、Ｖｖｆｙ１２)の間に存在する閾値電圧を有するメモリセルが検出されると、検出されたメモリセルに対するプログラム動作（すなわち、第２プログラム動作）が実行される（Ｓ２２０）。プログラム動作が実行された後、読み出し電圧として検証電圧Ｖｖｆｙ１２が選択されたワードラインＷＬｎ‐１に印加された状態で検証読み出し動作が実行される（Ｓ２３０）。その次に、検出されたメモリセルが検証電圧Ｖｖｆｙ１２に対応する閾値電圧を有するようにプログラムされたか否かが判別される（Ｓ２４０）。検出されたメモリセルが全て要求される閾値電圧にプログラムされないと判別された場合は、選択されたワードラインＷＬｎ‐１に印加されるプログラム電圧が定められた増加分だけ増加される（Ｓ２５０）。以後、手続きはＳ２２０段階に進行し、前記の段階（Ｓ２２０−Ｓ２５０）で構成されたプログラムループが定められた回数の程度繰り返されるまで、またはプログラムループが検出されたメモリセルが全てプログラムされるまで繰り返される。
【００３６】
検出されたメモリセルが全て要求される閾値電圧にプログラムされたと判別された場合は、選択されたワードラインＷＬｎ‐１に検証電圧Ｖｖｆｙ２１（または読み出し電圧Ｖｒｅａｄ２）が印加された状態でレジスタブロック１２０を通じて読み出し動作が実行される（Ｓ２６０）。その次に、選択されたワードラインＷＬｎ‐１に検証電圧Ｖｖｆｙ２１より高い検証電圧Ｖｖｆｙ２２が印加された状態でレジスタブロック１２０を通じて読み出し動作が実行される（Ｓ２７０）。２回の読み出し動作によって検証電圧Ｖｖｆｙ２１、Ｖｖｆｙ２２（または読み出し及び検証電圧Ｖｒｅａｄ２、Ｖｖｆｙ２２）（図９参照）の間に存在する閾値電圧を有するメモリセルが検出される。検証電圧Ｖｖｆｙ２１、Ｖｖｆｙ２２（または読み出し及び検証電圧Ｖｒｅａｄ２、Ｖｖｆｙ２２)の間に存在する閾値電圧を有するメモリセルが検出された場合、検出されたメモリセルに対するプログラム動作（すなわち、２次プログラム動作）が実行される（Ｓ２８０）。プログラム動作が実行された後、読み出し電圧として検証電圧Ｖｖｆｙ２２が選択されたワードラインＷＬｎ‐１に印加された状態で検証読み出し動作が実行される（Ｓ２９０）。その次に、検出されたメモリセルが検証電圧Ｖｖｆｙ２２に対応する閾値電圧を有するようにプログラムされたか否かが判別される（Ｓ３００）。検出されたメモリセルが全て要求される閾値電圧にプログラムされないと判別された場合は、選択されたワードラインに印加されるプログラム電圧が定められた増加分だけ加される（Ｓ３１０）。以後、手続きはＳ２８０段階に進行し、前記の段階（Ｓ２８０−Ｓ３１０）で構成されたプログラムループが定められた回数の程度繰り返されるまで、またはプログラムループが検出されたメモリセルが全てプログラムされるまで繰り返される。
【００３７】
検出されたメモリセルすべてが要求される閾値電圧にプログラムされたと判別された場合は、選択されたワードラインＷＬｎ‐１に検証電圧Ｖｖｆｙ３１（または読み出し電圧Ｖｒｅａｄ３）が印加された状態でレジスタブロック１２０を通じて読み出し動作が実行される（Ｓ３２０）。その次に、選択されたワードラインＷＬｎ‐１に検証電圧Ｖｖｆｙ３１より高い検証電圧Ｖｖｆｙ３２が印加された状態でレジスタブロック１２０を通じて読み出し動作が実行される（Ｓ３３０）。２回の読み出し動作によって検証電圧Ｖｖｆｙ３１、Ｖｖｆｙ３２（または読み出し及び検証電圧Ｖｒｅａｄ３、Ｖｖｆｙ３２）（図９参照）の間に存在する閾値電圧を有するメモリセルが検出される。検証電圧Ｖｖｆｙ３１、Ｖｖｆｙ３２（または読み出し及び検証電圧Ｖｒｅａｄ３、Ｖｖｆｙ３２)の間に存在する閾値電圧を有するメモリセルが検出された場合は、検出されたメモリセルに対するプログラム動作（すなわち、２次プログラム動作）が実行される（Ｓ３４０）。プログラム動作が実行された後、読み出し電圧として検証電圧Ｖｖｆｙ３２が選択されたワードラインに印加された状態で検証読み出し動作が実行される（Ｓ３５０）。その次に、検出されたメモリセルが検証電圧Ｖｖｆｙ３２に対応する閾値電圧を有するようにプログラムされたか否かが判別される（Ｓ３６０）。検出されたメモリセルすべてが要求される閾値電圧にプログラムされないと判別された場合は、選択されたワードラインＷＬｎ‐１に印加されるプログラム電圧が定められた増加分だけ加される（Ｓ３７０）。以後、手続きはＳ３４０段階に進行し、前記の段階（Ｓ３４０−Ｓ３７０）で構成されたプログラムループが定められた回数の程度繰り返されるまで、またはプログラムループが検出されたメモリセルが全てプログラムされるまで繰り返される。
【００３８】
検出されたメモリセルがすべて要求される閾値電圧にプログラムされたと判別された場合、図７に示したように、ワードラインＷＬ（ｎ‐１）と奇数番目のビットラインＢＬｏ０‐ＢＬｏ（ｎ‐１）に接続されたプログラムされたメモリセルに対する第２プログラム動作が実行される。これは前記の説明と同一であるため、それに対する説明は省略する。
【００３９】
本発明に係るプログラム手続きが終了した後の閾値電圧分布の一例を示す図１０を参照すれば、状態ＳＴ１に対応する閾値電圧分布において、検証電圧Ｖｖｆｙ１１、Ｖｖｆｙ１２（または読み出し及び検証電圧Ｖｒｅａｄ１、Ｖｖｆｙ１２)の間に存在するメモリセルは、検証電圧Ｖｖｆｙ１２またはそれより高い電圧を有するようにプログラムされている。図１０及び図３を参照すれば、状態ＳＴ０、ＳＴ１の間のマージンが増加されたことが分かる。状態ＳＴ２に対応する閾値電圧分布において、検証電圧Ｖｖｆｙ２１、Ｖｖｆｙ２２（または読み出し及び検証電圧Ｖｒｅａｄ２、Ｖｖｆｙ２２）の間に存在するメモリセルは、検証電圧Ｖｖｆｙ２２またはそれより高い電圧を有するようにプログラムされている。図１０及び図３を参照すれば、状態ＳＴ１、ＳＴ２の間のマージンが増加されたことが分かる。同様に、状態ＳＴ３に対応する閾値電圧分布において、検証電圧Ｖｖｆｙ３１、Ｖｖｆｙ３２（または読み出し及び検証電圧Ｖｒｅａｄ３、Ｖｖｆｙ３２)の間に存在するメモリセルは、検証電圧Ｖｖｆｙ３２またはそれより高い電圧を有するようにプログラムされている。図１０及び図３を参照すれば、状態ＳＴ２、ＳＴ３の間のマージンが増加されたことが分かる。即ち、隣接した状態の間の読み出しマージンが図３に示した読み出しマージンと比較して増加する。従って、電界カップリング／Ｆ‐ｐｏｌｙカップリングとＨＴＳとによって閾値電圧分布が広くなっても、本発明に係るプログラム方法を通じて、隣接した状態の間の読み出しマージンを十分に確保することが可能である。
【００４０】
図１１は本発明に係るメモリシステムを概略的に示すブロック図である。図１１を参照すれば、本発明に係るメモリシステムは、フラッシュメモリ１０００とメモリコントローラ２０００とを含む。フラッシュメモリ１０００は、図４に示したものと実質的に同一であるため、それに対する説明は省略する。さらに、フラッシュメモリ１０００は、前記のプログラム方法によってプログラム動作を実行するように構成される。
【００４１】
本発明に係るメモリシステムにおけるメモリコントローラ２０００は、ホストインターフェース２１００、フラッシュインターフェース２２００、状態マシン２３００、及びＲＡＭ２４００を含む。ホストインターフェース２１００は、ホスト（図示せず）とのインターフェースを提供するように構成され、フラッシュインターフェース２２００は、フラッシュメモリ１０００とのインターフェースを提供するように構成される。ホストから提供されるプログラムデータは、ホストインターフェース２１００を通じてＲＡＭ２４００に一時的に格納され、ＲＡＭ２４００に格納されたプログラムデータは、状態マシン２３００の制御の下において、フラッシュインターフェース２２００を通じてフラッシュメモリ１０００に伝送される。
【００４２】
状態マシン２３００は、ホストから提供されたプログラムデータが全てフラッシュメモリ１０００に格納されたか否かを判別するように構成される。プログラムデータが複数のページデータを含む場合、ページデータは、選択されたメモリブロックの行に順にプログラムされる。以後、最後のページのデータ（以下、最終プログラムデータ）が格納されるページまたはワードラインを“最終ワードライン”と言う。ここで、最終ワードラインがメモリブロックの最後のワードラインを示すものではないことに注意しなければならない。最終ワードラインは、選択されたメモリブロックのワードラインのうちの１つである。プログラムデータがすべてフラッシュメモリ１０００に格納された場合、状態マシン２３００は、最終ワードラインの次のワードラインに対する第１プログラム動作を実行するようにフラッシュメモリ１０００を制御する。例えば、プログラムデータがすべてフラッシュメモリ１０００に格納された場合、状態マシン２３００は、ダミープログラム命令及びアドレスをフラッシュインターフェース２２００を通じてフラッシュメモリ１０００に出力する。状態マシン２３００から出力されるアドレスは、最終ワードラインの次のワードラインを指定するためのアドレスである。フラッシュメモリ１０００は、メモリコントローラ２０００からのダミープログラム命令及びアドレスに応答して、入力されたアドレスに対応するワードライン（すなわち、最終ワードラインの次のワードライン）のメモリセル（例えば、偶数番ページのメモリセル）に対する第プログラム動作を実行する。第１プログラム動作が完了すれば、フラッシュメモリ１０００は、前記説明したものと同一である方法によって最終ワードラインのメモリセルに対する第２プログラム動作を実行する。
【００４３】
動作説明において、フラッシュメモリ１０００に格納されるプログラムデータがメモリコントローラ２０００の制御の下において格納される。この時、フラッシュメモリ１０００は、前記の方法によって第１及び第２プログラム動作を自動的に実行する。第１及び第２プログラム動作は、前記の説明と実質的に同一であるため、それに対する説明は省略する。プログラムデータがフラッシュメモリ１０００にすべて格納されると、メモリコントローラ２０００は、ダミープログラム命令及びアドレスをフラッシュメモリ１０００に出力する。ダミープログラム命令とともに提供されたアドレスは、最終ワードラインの次のワードラインを選択するためのアドレスである。
【００４４】
フラッシュメモリ１０００は、メモリコントローラ２０００から提供されたダミープログラム命令に応答して、入力されたアドレスに対応するワードラインに対する第１プログラム動作を実行する。この時、ダミープログラム命令による第１プログラム動作は、メモリセルそれぞれの消去された状態が維持されるように実行される。すなわち、レジスタブロック１２０のページバッファが初期化された状態の下においてプログラム動作が実行される。これは、選択されたワードラインのメモリセルが消去された状態を維持するようにプログラム動作が実行されることを意味する。このような場合、単一のプログラムループを通じて第１プログラム動作が終了する。ダミープログラム命令による第１プログラム動作が完了すれば、フラッシュメモリ１０００は、最終ワードライン（または最終ワードラインの偶数番のページまたは／および偶数番及び奇数番のページ）に対する第２プログラム動作を実行する。最終ワードラインに対する第２プログラム動作は前記の説明と同一であるため、それに対する説明は省略する。
【００４５】
以後、ホストから伝送されたプログラムデータは、ダミープログラム命令によって第１プログラム動作が実行されたワードラインの次のワードラインのメモリセルに格納される。
【００４６】
本発明の範囲または技術的思想を逸脱せず、本発明の構造が多様に修正または変更されることができるのはこの分野に熟練された者に自明である。前記の内容を考慮して見る時、もし、本発明の修正及び変更が請求項及び同等物の範囲内に属すれば、本発明がこの発明の変更及び修正を含むことと思う。
【図面の簡単な説明】
【００４７】
【図１】電界カップリング／Ｆ‐ｐｏｌｙカップリングによる閾値電圧分布が広くなることを説明するための図である。
【図２】メモリセルの間に生ずる電界カップリング／Ｆ‐ｐｏｌｙカップリングを説明するための図である。
【図３】高温ストレスによる閾値電圧分布が広くなることを説明するための図である。
【図４】本発明に係るフラッシュメモリ装置を概略的に示すブロック図である。
【図５】図４に示したメモリセルアレイを示す回路図である。
【図６Ａ】本発明に係るマルチビットプログラム動作を概略的に説明するための図である。
【図６Ｂ】本発明に係るマルチビットプログラム動作を概略的に説明するための図である。
【図７】本発明の一実施形態によるフラッシュメモリ装置のプログラム方法を説明するためのフローチャートである。
【図８Ａ】図７に示した第２プログラム方法を説明するためのフローチャートである。
【図８Ｂ】図７に示した第２プログラム方法を説明するためのフローチャートである。
【図９】本発明に係るフラッシュメモリ装置のプログラム動作を実行するときの検証電圧を示す図である。
【図１０】本発明に係るフラッシュメモリ装置のプログラム動作が実行された後の閾値電圧分布を示す図である。
【図１１】本発明に係るメモリシステムを示すブロック図である。
【符号の説明】
【００４８】
１００  メモリセルアレイ
１１０  行選択回路
１２０  レジスタブロック
１３０  列選択回路
１４０  入出力インターフェース
１５０  制御ロジック
１６０  電圧発生回路
１０００  フラッシュメモリ
２０００  メモリコントローラ
２１００  ホストインターフェース
２２００  フラッシュインターフェース
２３００  状態マシン
２４００  ＲＡＭ
【図１】
0005354857.tif 000002
【図２】
0005354857.tif 000003
【図３】
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【図４】
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【図５】
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【図６Ａ】
0005354857.tif 000007
【図６Ｂ】
0005354857.tif 000008
【図７】
0005354857.tif 000009
【図８Ａ】
0005354857.tif 000010
【図８Ｂ】
0005354857.tif 000011
【図９】
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【図１０】
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【図１１】
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