(57)【特許請求の範囲】
【請求項１】
基板上方の、第１の導電層と、接続配線と、
前記基板、前記第１の導電層、及び前記接続配線上方の、絶縁層と、
前記第１の導電層、前記接続配線、及び前記絶縁層上方の、有機化合物層と、
前記有機化合物層上方の、第２の導電層と、を有し、
前記第１の導電層は、第１の方向に延び、
前記接続配線は、前記第１の方向と交差する第２の方向に延び、
前記第２の導電層は、前記第２の方向に延び、
前記第１の導電層、前記有機化合物層、及び前記第２の導電層は前記絶縁層の開口部において記憶素子を形成し、
前記接続配線及び前記第２の導電層は、前記有機化合物層の開口部において電気的に接続されることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記接続配線は、前記第１の導電層と同時に形成されることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記記憶素子に整流素子が接続されていることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記第１の導電層にスイッチング素子が接続されていることを特徴とする半導体装置。
【請求項５】
基板上方に、第１の導電層及び接続配線を同時に形成し、
前記基板、前記第１の導電層、及び前記接続配線上方に、絶縁層を形成し、
前記絶縁層の一部を除去して前記第１の導電層及び前記接続配線の一部を露出した後、前記第１の導電層、前記接続配線、及び前記絶縁層上方に、有機化合物層を形成し、
前記有機化合物層の一部を除去して前記接続配線の一部を露出した後、前記有機化合物層上及び前記接続配線の露出部上に第２の導電層を形成し、
前記接続配線及び前記第２の導電層は、前記接続配線の露出部において電気的に接続されることを特徴とする半導体装置の作製方法。
【請求項６】
請求項５において、
前記有機化合物層の一部にレーザ光を照射して前記有機化合物層の一部を除去することを特徴とする半導体装置の作製方法。
【請求項７】
基板上方に、第１の導電層及び接続配線を同時に形成し、
前記基板、前記第１の導電層、及び前記接続配線上方に、絶縁層を形成し、
前記絶縁層の一部を除去して前記第１の導電層及び前記接続配線の一部を露出した後、前記第１の導電層、前記接続配線、及び前記絶縁層上方に、有機化合物層を形成し、
前記有機化合物層上方に、第２の導電層を形成し、
前記接続配線、前記有機化合物層及び前記第２の導電層が重畳する領域にレーザ光を照射して、前記有機化合物層及び第２の導電層を溶融させて前記接続配線及び前記第２の導電層を電気的に接続させることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機化合物を用いて形成された記憶素子を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、絶縁表面上に複数の回路が集積され、様々な機能を有する半導体装置の開発が進められている。また、アンテナを設けることにより、無線によるデータの送受信が可能な半導体装置の開発が進められている。このような半導体装置は、無線チップ（ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）タグ、無線タグ、電子タグ、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）ともよばれる）とよばれ、既に一部の市場で導入されている。
【０００３】
現在実用化されているこれらの半導体装置の多くは、Ｓｉ等の半導体基板を用いた回路（ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップとも呼ばれる）とアンテナとを有し、当該ＩＣチップは記憶回路（メモリとも呼ぶ）や制御回路等から構成されている。特に多くのデータを記憶可能な記憶回路を備えることによって、より高機能で付加価値が高い半導体装置の提供が可能となる。また、これらの半導体装置は低コストで作製することが要求されており、近年、制御回路や記憶回路等に有機化合物を用いた有機薄膜トランジスタや有機メモリ等の開発が盛んに行われている（例えば特許文献１）。
【特許文献１】特開２００４−４７７９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
記憶回路としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュメモリなどが挙げられる。このうち、ＤＲＡＭ、ＳＲＡＭは揮発性の記憶回路であり、電源をオフするとデータが消去されてしまうため、電源をオンする度にデータを書き込む必要がある。ＦｅＲＡＭは不揮発性の記憶回路であるが、強誘電体層を含む容量素子を用いているため、作製工程が増加してしまう。マスクＲＯＭは、簡単な構造であるが、製造工程でデータを書き込む必要があり、追記することはできない。ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリは、不揮発性の記憶回路ではあるが、２つのゲート電極を含む素子を用いているため、作製工程が増加してしまう。
【０００５】
一方、メタルマスクを用いた蒸着法やスパッタリング法を用いて半導体装置を作製する場合、メタルマスクのアライメントの位置合わせ工程を用いる。一般にフォトリソグラフィー工程やレーザアブレーションのような手法においては、位置合わせの精度が高く数μｍ程度であり、アライメントの位置合わせのマージンをそれほど考慮しなくて良い。しかしながら、メタルマスクを用いた蒸着法やスパッタリング法では、アライメントの位置合わせ精度が低く、更には成膜時のメタルマスク部分への回り込みを考慮して、数十μｍ〜数百μｍのマージンをとる必要がある。このため、微細な構造の素子等を作製することが困難であり、半導体装置の小型化、軽量化、高性能化が困難である。
【０００６】
上記問題を鑑み、本発明は、製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の記憶素子を有する半導体装置を提供する。また、高集積化が可能な半導体装置を提供する。さらには、小型化が可能な半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一は、第１の導電層、第２の導電層、及び第１の導電層及び第２の導電層に挟持される有機化合物層を有する記憶素子を有する半導体装置において、有機化合物層に形成される開口部を介して第２の導電層は接続配線と接続される半導体装置である。
【０００８】
また、本発明の一は、第１の導電層、第２の導電層、及び第１の導電層及び第２の導電層に挟持される有機化合物層を有する記憶素子を有する半導体装置において、有機化合物層に形成される開口部を介して第２の導電層は第１の接続配線及び前記第２の接続配線と接続される半導体装置である。
【０００９】
なお、上記接続配線は、第１の導電層と同一の絶縁層または絶縁性基板に接する。また、上記接続配線は、第１の導電層と同時に形成される。また、上記接続配線は、第１の導電層と同一の材料からなる。
【００１０】
なお、上記接続配線は、上記第１の導電層の周辺部に形成される。また、第１の接続配線及び第２の接続配線は、前記第１の導電層を上面からみて、上記第１の導電層を間に挟む周辺部に形成される。
【００１１】
また、本発明の一は、第１の導電層及び接続配線を形成し、第１の導電層及び接続配線上に有機化合物層を形成した後、有機化合物層の一部を除去し、接続配線の一部を露出した後、接続配線に接続される第２の導電層を形成する半導体装置の作製方法である。
【００１２】
また、本発明の一は、第１の導電層及び接続配線を形成し、第１の導電層及び接続配線上に有機化合物層を形成し、有機化合物層上に第２の導電層を形成した後、第２の導電層にレーザ光を照射して、第２の導電層及び接続配線を接続させる半導体装置の作製方法である。
【００１３】
また、本発明の一は、第１の導電層、第１の接続配線、及び第２の接続配線を形成し、第１の導電層、第１の接続配線、及び第２の接続配線上に有機化合物層を形成し、有機化合物層上に第２の導電層を形成した後、第２の導電層に電圧を印加して、前記第２の導電層を介して前記第１の接続配線及び前記第２の接続配線を電気的に接続する半導体装置の作製方法である。
【００１４】
なお、接続配線、第１の接続配線、第２の接続配線は、デコーダ、セレクタ、読み出し／書き込み回路１２６等の駆動回路や、共通電極に接続される。
【発明の効果】
【００１５】
本発明によれば、有機化合物層有する記憶素子を設けることにより、製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の記憶素子を有する半導体装置を得ることができる。また、接続配線と第２の導電層を有機化合物層に形成される開口部を介して接続することにより、高集積化が可能となる。それにより小型化が可能な半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる形態で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
本実施の形態では、本発明の半導体装置の主要な構成について示す。代表的には、第１の導電層と、有機化合物層と、第２の導電層とを有する記憶素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイについて、図１乃至３を用いて説明する。図１（Ａ）はメモリセルアレイの上面図を示し、図１（Ｂ）は図１（Ａ）のＡ−Ｂの断面図を示し、図１（Ｃ）は図１（Ａ）のＣ−Ｄの断面図を示す。
【００１８】
なお、ここでは、第１の導電層２２ａは第１方向に延び、第２の導電層２４ａは第１の方向と交差する第２の方向に延び、接続配線２１ａが複数の第１の導電層の外側に形成されているが、この代わりに、第１の導電層が前記第２の方向に延び、第２の導電層が前記第１の方向に延び、配線が第１の導電層の外側に形成されてもよい。
【００１９】
メモリセルアレイ１８には、メモリセル１９がマトリクス状に設けられている（図１（Ａ）参照。）。メモリセル１９は、記憶素子１０ａを有する（図１（Ｂ）参照。）。記憶素子１０ａは、基板２０上に、第１の方向に延びた第１の導電層２２ａと、第１の導電層２２ａを覆う有機化合物層２３ａと、第１の方向と交差する第２の方向に延びた第２の導電層２４ａとを有する。また、第１の導電層２２ａと同時に形成される接続配線２１ａが複数の第１の導電層の外側に形成される。即ち、第１の導電層２２ａ及び接続配線２１ａは、同一の基板２０に接する。また、第２の導電層２４ａを覆うように、保護層として機能する絶縁層を設けてもよい。
【００２０】
図１（Ｂ）において接続配線部及びメモリセルアレイの断面構造について示す。
【００２１】
基板２０上に接続配線２１ａ及び第１の導電層２２ａが形成される。基板２０、接続配線２１ａ、及び第１の導電層２２ａ上に有機化合物層２３ａが形成される。また、有機化合物層２３ａ上及び接続配線２１ａの一部上に第２の導電層２４ａが形成される。第２の導電層２４ａは有機化合物層２３ａの開口部２６ａにおいて、接続配線２１ａと接続される。
【００２２】
図１（Ｃ）においてメモリセルアレイの断面構造について示す。なお、図１（Ｃ）は図１（Ｂ）の断面方向と垂直な方向における断面構造を示す。
【００２３】
基板２０上に第１の導電層２２ａが形成される。第１の導電層２２ａ上に有機化合物層２３ｂ及び隔壁として機能する絶縁層２５ａ、２５ｂが形成される。また、隔壁として機能する絶縁層２５ａ、２５ｂ上にも有機化合物層２７ａ、２７ｂが形成される。なお、有機化合物層２３ｂ及び有機化合物層２７ａ、２７ｂはそれぞれ、分断されているため絶縁されている。有機化合物層２３ｂ上に第２の導電層２４ｂが形成される。また、有機化合物層２７ａ、２７ｂ上に第２の導電層２８ａ、２８ｂが形成される。また、第１の導電層２２ａ、有機化合物層２３ｂ、及び第２の導電層２４ｂにより記憶素子１０ｂを構成する。
【００２４】
基板２０としては、ガラス基板や可撓性基板の他、石英基板、シリコン基板、金属基板、ステンレス基板、繊維質な材料からなる紙等を用いることができる。可撓性基板とは、折り曲げることができる（フレキシブル）基板のことであり、例えば、ポリカーボネート、ポリアリレート、ポリエーテルスルフォン等からなるプラスチック基板等が挙げられる。また、熱可塑性樹脂層を有するフィルム（ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる）を用いることもできる。
【００２５】
第１の導電層２２ａ、接続配線２１ａ、及び第２の導電層２４ａとしては、導電性の高い金属、合金、化合物等からなる単層または積層構造を用いることができる。代表的には、仕事関数の大きい（具体的には４．０ｅＶ以上）金属、合金、導電性化合物、およびこれらの混合物や、仕事関数の小さい（具体的には３．８ｅＶ以下）金属、合金、導電性化合物、およびこれらの混合物などを用いることが可能である。
【００２６】
仕事関数の大きい（具体的には４．０ｅＶ以上）金属、合金、導電性化合物の代表例としては、インジウム錫酸化物（以下、ＩＴＯと示す）、または珪素を含有したＩＴＯ、２〜２０％の酸化亜鉛（ＺｎＯ）を含む酸化インジウム等が挙げられる。また、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、または金属材料の窒化物（例えば、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ））等を用いることも可能である。
【００２７】
仕事関数の小さい（具体的には３．８ｅＶ以下）金属、合金、導電性化合物の代表例としては、元素周期表の１族または２族に属する金属、即ちリチウム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属、およびマグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、およびこれらのいずれかを含む合金（ＭｇＡｇ、ＡｌＬｉ）、ユーロピウム（Ｅｒ）、イッテルビウム（Ｙｂ）等の希土類金属およびこれらを含む合金等が挙げられる。
【００２８】
なお、第１の導電層２２ａ又は第２の導電層２４ａに、有機化合物層２３ａ、２３ｂ、２７ａ、２７ｂに対して正孔を注入する電極、すなわち陽極を用いる場合には、仕事関数の大きな電極を用いるのが好ましい。逆に有機化合物層２３ａ、２３ｂ、２７ａ、２７ｂに対して電子を注入する電極を用いる場合には、仕事関数の小さい電極を用いることが好ましい。
【００２９】
有機化合物層２３ａ、２３ｂ、２７ａ、２７ｂとしては、第１の導電層２２ａ及び第２の導電層２４ａに印加された電圧により、結晶状態や導電性、形状が変化する有機化合物で形成する。有機化合物層２３ａ、２３ｂ、２７ａ、２７ｂは、単層で設けてもよいし、異なる有機化合物で形成された層複数を積層させて設けてもよい。
【００３０】
なお、有機化合物層２３ａ、２３ｂは、外部からの電圧印加により記憶素子の電気抵抗が変化する膜厚で形成する。有機化合物層２３ａ、２３ｂの代表的な膜厚は、５ｎｍから１００ｎｍ、好ましくは１０ｎｍから６０ｎｍである。
【００３１】
また、有機化合物層２３ａ、２３ｂ、２７ａ、２７ｂは、正孔輸送性を有する有機化合物又は電子輸送性を有する有機化合物を用いて形成することができる。
【００３２】
正孔輸送性を有する有機化合物としては、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＮＰＢ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物やフタロシアニン（略称：Ｈ２ＰＣ）、銅フタロシアニン（略称：ＣｕＰＣ）、バナジルフタロシアニン（略称：ＶＯＰＣ）等のフタロシアニン化合物を用いることができる。ここに述べた物質は、主に１０−６ｃｍ２／Ｖｓ以上の正孔移動度を有する物質である。
【００３３】
電子輸送性を有する有機化合物としては、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料を用いることができる。また、この他、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等を用いることができる。ここに述べた物質は、主に１０−６ｃｍ２／Ｖｓ以上の電子移動度を有する物質である。
【００３４】
また、有機化合物層２３ａ、２３ｂ、２７ａ、２７ｂの正孔輸送性又は電子輸送性を変化させるために、電荷輸送性の異なる複数の有機化合物で有機化合物層２３ａ、２３ｂ、２７ａ、２７ｂを形成してもよい。このような有機化合物層は、電荷輸送性の異なる有機化合物を共蒸着することで形成することが可能である。
【００３５】
さらには、有機化合物層２３ａ、２３ｂ、２７ａ、２７ｂの正孔輸送性又は電子輸送性を変化させるために、有機化合物及び絶縁物で有機化合物層２３ａ、２３ｂ、２７ａ、２７ｂを形成してもよい。このような有機化合物層は、有機化合物と無機化合物の共蒸着や、有機化合物層に無機化合物の添加、有機化合物層及び無機化合物層の積層構造等とすることで形成することが可能である。無機化合物としては、絶縁物及び半導体がある。絶縁性を有する無機化合物としては、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｓｃ２Ｏ３、ＺｒＯ２、Ｆｅ２Ｏ３、ＣｏＯ、ＰｄＯ、Ａｇ２Ｏ、Ａｌ２Ｏ３等に代表される絶縁性を有する酸化物、ＬｉＦ、ＫＦ、ＣａＦ２等に代表される絶縁性を有するフッ化物、ＬｉＣｌ、ＮａＣｌ、ＫＣｌ、ＢｅＣｌ２、ＣａＣｌ２、ＢａＣｌ２等に代表される絶縁性を有する塩化物、ＫＢｒ、ＣｓＢｒ、ＡｇＢｒ等に代表される絶縁性を有する臭化物、ＮａＩ、ＫＩ、ＢａＩ２等に代表される絶縁性を有するヨウ化物、ＭｇＣＯ３、ＣａＣＯ３、ＳｒＣＯ３、ＢａＣＯ３、ＭｎＣＯ３、ＦｅＣＯ３、ＣｏＣＯ３等に代表される絶縁性を有する炭酸塩、Ｌｉ２ＳＯ４、Ｋ２ＳＯ４、Ｎａ２ＳＯ４、ＭｇＳＯ４、ＣａＳＯ４、ＳｒＳＯ４、ＢａＳＯ４等に代表される絶縁性を有する硫酸塩、ＡｌＮ、ＳｉＮ等に代表される絶縁性を有する窒化物がある。また、半導体を示す無機化合物としては、酸化モリブデン、酸化スズ、酸化ビスマス、シリコン膜、酸化バナジウム、酸化ニッケル、酸化亜鉛、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、酸化インジウム、リン化インジウム、窒化インジウム、硫化カドミウム、テルル化カドミウム、チタン酸ストロンチウム膜などがある。
【００３６】
隔壁として機能する絶縁層２５ａ、２５ｂの形状は、本実施の形態では、断面において底辺より上辺の長さが長い逆台形であることが好ましい。また、第２の導電層が形成される第２の方向に縞状に形成されることが好ましい。このような形状にすることで、有機化合物層及び第２の導電層を形成する際、自己整合的に絶縁層２５ａ、２５ｂ上の領域に形成される有機化合物層及び第２の導電層と、第１の導電層２２ａ上に形成される有機化合物層及び第２の導電層とを縞状に分離することができる。このため、有機化合物層及び第２の導電層の工程数を削減することが可能である。
【００３７】
隔壁として機能する絶縁層２５ａ、２５ｂは、ポリイミド、ポリエチレン、ポリプロピレン、ポリスチレン樹脂、エポキシ樹脂、アクリル樹脂等の有機樹脂または有機化合物を用いて形成する。
【００３８】
なお、メモリセル１９には記憶素子１０の他に整流性を有する素子を設けることが好ましい。整流性を有する素子とは、ゲート電極とドレイン電極を接続したトランジスタ、またはダイオード等がある。ダイオードの代表例としては、ＰＮ接合ダイオード、ＰＩＮ接合を有するダイオードやアバランシェダイオード等が挙げられる。また、他の構成のダイオードを用いてもよい。基板２０及び第１の導電層２２ａの間に整流性を有する素子を設けることができる。また、第２の導電層を介して有機化合物層２３ａ、２３ｂと反対側に整流性を有する素子を設けることができる。また、整流性を有する素子は、有機化合物層２３ａ、２３ｂと第１の導電層２２ａとの間に設けることができる。また、有機化合物層２３ａ、２３ｂと第２の導電層２４ａとの間に整流性を有する素子を設けることができる。このように、整流性がある素子を設けることにより、１つの方向にしか電流が流れないために、読み出し誤差が減少する。
【００３９】
記憶素子を構成する第１の導電層、有機化合物層、及び第２の導電層並びに接続配線を形成する場合、メタルマスクを用いて有機化合物層や第２の導電層を形成する場合、メタルマスクのアライメント精度や成膜時の回り込み等を考慮して、一定のマージンを考慮したレイアウトの設計が必要である。
【００４０】
図１８に従来の記憶素子が形成されるメモリセルアレイの端部の上面図を示し、図１９（Ｃ）に図１８のＡ−Ｂの断面図を示す。図１８においては、複数の第２の導電層２４を第１の導電層２２と交差する方向に分離するために、逆台形状の層間絶縁層２５を第１の導電層２２と交差する方向に設けている。また、層間絶縁層２５上には、有機化合物層及び第２の導電層２４と同時に形成された導電層２８が設けられる。
【００４１】
間に有機化合物層を設けずに接続配線２１及び第２の導電層２４を接続させるようにレイアウトを設計すると、第１の導電層２２を覆う有機化合物層２３ｃを形成する場合、有機化合物層２３を形成するメタルマスクのずれを考慮すると、マージンｄ１が必要である。
【００４２】
また、接続配線２１及び第２の導電層２４が接続する領域において、有機化合物層２３ｃが形成されないようにするためには、有機化合物層２３ｃを形成するメタルマスクのずれを考慮するとマージンｄ２が必要である。
【００４３】
また、接続配線２１に接続する第２の導電層２４を形成する場合、第２の導電層２４を形成するメタルマスクのずれを考慮すると、接続配線２１及び第２の導電層２４が接続する端部２６ｃからマージンｄ３が必要である。
【００４４】
なお、破線２３ｄは有機化合物層が最低限形成される必要がある領域であり、破線Ｍ１は有機化合物層を形成するためのメタルマスクの開口部設計可能領域を示し、破線Ｍ２は第２の導電層２４を形成するためのメタルマスクの開口部設計可能領域を示す。
【００４５】
しかしながら、図１７に示す本発明のように、有機化合物層２３ｃに形成される開口部２６ａにおいて接続配線２１及び第２の導電層２４を接続させることにより、メタルマスクのマージンを削減することができる。
【００４６】
図１７に本発明の記憶素子が形成されるメモリセルアレイの端部の上面図を示し、図１９（Ａ）に図１７（Ａ）のＡ−Ｂの断面図を示し、図１９（Ｂ）に図１７（Ｂ）のＡ−Ｂの断面図を示す。図１７（Ａ）においては、図１８と同様に、複数の第２の導電層２４を第１の導電層２２と交差する方向に分離するために、逆台形状の層間絶縁層（図示せず）を第１の導電層２２と交差する方向に設けている。また、層間絶縁層上には、有機化合物層２３ｃと同時に形成される有機化合物層、及び第２の導電層２４と同時に形成される導電層２８が設けられる。
【００４７】
図１７（Ａ）に示すように、第１の導電層２２を覆う有機化合物層２３ｃを形成する場合、有機化合物層２３ｃを形成するメタルマスクのずれを考慮すると、マージンｄ１１（図１８のマージンｄ１に相当する。）が必要である。また、開口部２６ａに第２の導電層２４を形成する場合、第２の導電層２４を形成するメタルマスクのずれを考慮すると、マージンｄ１２が必要である。
【００４８】
さらには、接続配線２１及び第２の導電層２４を確実に接続するため、開口部２６ａを設け、当該領域において、接続配線２１及び第２の導電層２４を接続する。
【００４９】
しかしながら、上記図１８で示す従来例のように、接続配線２１及び第２の導電層２４が接続される領域（図１７（Ａ）においては、開口部２６ａ）に有機化合物層を形成しないためのマージンｄ２が必要ではない。
【００５０】
さらには、開口部２６ａはアライメント精度の高いフォトリソグラフィー工程またはレーザアブレーションで形成することが可能である。このため、接続配線２１を第１の導電層２２に近づけた位置に設けることが可能である。この結果、接続配線２１及び第２の導電層２４が接続する領域を、メモリセルアレイに近づけることが可能である。
【００５１】
断面が順テーパ状（即ち、断面の上辺が底辺より短い台形状）であり、基板上ほぼ全面に形成され、接続配線２１及び第１の導電層２２の一部を露出する開口部１６を有する層間絶縁層１５を形成する場合について、図１７（Ｂ）及び１９（Ｂ）を用いて説明する。
【００５２】
第１の導電層２２上に有機化合物層２３ｃを形成する場合、有機化合物層２３ｃを形成するメタルマスクのずれを考慮すると、マージンｄ１３（図１８のマージンｄ１に相当する。）が必要である。
【００５３】
また、開口部２６ｂに第２の導電層２４を形成する場合、第２の導電層２４を形成するメタルマスクのずれを考慮すると、マージンｄ１４が必要である。さらには、接続配線２１及び第２の導電層２４を確実に接続するため、開口部２６ｂを設け、当該領域において、接続配線２１及び第２の導電層２４を接続する。
【００５４】
しかしながら、上記図１８で示す従来例のように、接続配線２１及び第２の導電層２４が接続される領域（図１７（Ｂ）においては、開口部２６ｂ）に有機化合物層２３ｃを形成しないためのマージンｄ２が必要ではない。
【００５５】
さらには、開口部２６ｂはアライメント精度の高いフォトリソグラフィー工程またはレーザアブレーションで形成することが可能である。このため、接続配線２１を第１の導電層２２に近づけた位置に設けることが可能である。この結果、接続配線２１及び第２の導電層２４が接続する領域を、メモリセルアレイに近づけることが可能である。
【００５６】
本発明のような構造をとることにより、第２の導電層２４及び接続配線２１が接続される領域を、メモリセルアレイに近づけることが可能であり、半導体装置の小型化が可能である。また、従来と同様の面積においては、より多くの記憶素子を記憶回路に集積することが可能であり、情報の記録を増大させた半導体装置を作製することができる。
【００５７】
次に、本実施の形態で示す半導体装置の作製方法について、図２及び図３を用いて説明する。
【００５８】
図２（Ａ）、（Ｃ）、（Ｅ）、及び（Ｇ）は図１（Ｂ）のＡ−Ｂの作製工程を示し、図２（Ｂ）、（Ｄ）、（Ｆ）、及び（Ｈ）は図１（Ｃ）のＣ−Ｄの作製工程を示す。
【００５９】
図２（Ａ）及び（Ｂ）に示すように、基板２０上に第１の導電層２２ａ及び接続配線２１ａを形成し、第１の導電層２２ａ及び接続配線２１ａ上に隔壁として機能する絶縁層２５ａ、２５ｂを形成する。
【００６０】
第１の導電層２２ａ及び接続配線２１ａは、蒸着法、スパッタリング法、ＣＶＤ法、印刷法、電解メッキ法、無電解メッキ法、液滴吐出法等を用いて導電層を形成する。なお、ここでは、液滴吐出法とは微粒子を含む組成物の液滴を微細な孔から吐出して所定の形状のパターンを形成する方法である。
【００６１】
ここでは、５０〜２００ｎｍのチタン膜をスパッタリング法により成膜した後、フォトリソグラフィー法により所望の形状にエッチングして第１の導電層２２ａ、接続配線２１ａを形成する。
【００６２】
隔壁として機能する絶縁層２５ａ、２５ｂは、ドライエッチング法、ウエットエッチング法等を用いて形成することができる。また、感光性樹脂を用いて絶縁層２５ａ、２５ｂを形成する場合、フォトリソグラフィー工程等を用いて形成することができる。なお、隔壁として機能する絶縁層２５ａ、２５ｂを第１の導電層２２ａと交差する方向に形成することが好ましい。
【００６３】
次に、図２（Ｃ）及び（Ｄ）に示すように、基板２０、接続配線２１ａ、及び第１の導電層２２ａ上に有機化合物層２３ａ、２３ｂを形成する。なお、本実施の形態においては、隔壁として機能する絶縁層２５ａ、２５ｂの断面が逆台形状であるため、有機化合物層を形成するときに、隔壁として機能する絶縁層２５ａ、２５ｂ上に形成されるとともに、隔壁として機能する絶縁層２５ａ、２５ｂの間にも形成される。即ち、基板２０及び第１の導電層２２ａ上に形成される有機化合物層２３ａは、絶縁層２５ａ、２５ｂ上に形成される有機化合物層２７ａ、２７ｂと分離され、且つ第１の導電層２２ａと交差する方向に形成される。
【００６４】
有機化合物層２３ａ、２３ｂ、２７ａ、２７ｂは、蒸着法、電子ビーム蒸着法、スパッタリング法、ＣＶＤ法等を用いて形成することができる。また、スピンコート法、ゾル−ゲル法、印刷法または液滴吐出法等を用いてもよいし、上記方法とこれらを組み合わせてもよい。
【００６５】
ここでは、蒸着法により厚さ０．１〜１０ｎｍ、好ましくは１〜５ｎｍの酸化スズ層を形成した後、蒸着法により厚さ５〜５０ｎｍ、好ましくは１０〜２０ｎｍのＮＰＢを用いて有機化合物層２３ａ、２３ｂ、２７ａ、２７ｂを形成する。
【００６６】
次に、有機化合物層２３ａにレーザ光２９を照射して、有機化合物層２３ａの一部をアブレーションして、図２（Ｅ）に示すような開口部２６ａを形成する。なお、有機化合物層２３ａを形成する際に、開口部２６ａを形成可能なマスクを用いることで、図２（Ｃ）に示すレーザ光２９の照射工程を経ずとも、開口部２６ａを形成することができる。
【００６７】
次に、図２（Ｇ）及び（Ｈ）に示すように、有機化合物層２３ａ、２３ｂ上に第２の導電層２４ａ、２４ｂを形成するとともに、及び有機化合物層２７ａ、２７ｂ上に第２の導電層２８ａ、２８ｂを形成する。また、第２の導電層２４ａ、２４ｂ、２８ａ、２８ｂとして厚さ５０〜２００ｎｍのアルミニウム層を蒸着法により形成する。
【００６８】
第２の導電層２４ａ、２４ｂは、断面が逆台形状の隔壁として機能する絶縁層２５ａ、２５ｂが形成されているため、マスクを用いずとも、有機化合物層２７ａ、２７ｂ上に形成される第２の導電層２８ａ、２８ｂと分離され、且つ第１の導電層２２ａと交差する方向に第２の導電層２４ａ、２４ｂを形成することができる。
【００６９】
また、上記とは異なる手法で形成可能な半導体装置の作製方法について、図３に示す。
【００７０】
図３（Ａ）及び（Ｂ）に示すように、図２（Ａ）及び（Ｂ）と同様に、基板２０上に第１の導電層２２ａ及び接続配線２１ａを形成する。
【００７１】
次に、図３（Ｃ）及び（Ｄ）に示すように、図２（Ｃ）及び（Ｄ）と同様に、第１の導電層２２ａ上に有機化合物層２３ａ、２３ｂ、隔壁として機能する絶縁層２５ａ、２５ｂを形成する。隔壁として機能する絶縁層２５ａ、２５ｂ上に有機化合物層２７ａ、２７ｂを形成する。
【００７２】
次に、図３（Ｅ）及び（Ｆ）に示すように、有機化合物層２３ａ、２３ｂ、２７ａ、２７ｂ上に第２の導電層２４ａ、２４ｂ、２８ａ、２８ｂを形成する。次に、接続配線２１ａ、有機化合物層２３ａ、及び第２の導電層２４ａが重畳する領域にレーザ光２９を照射して、少なくとも有機化合物層２３ａ及び第２の導電層２４ａを溶融させて、図３（Ｇ）に示すように、接続配線２１ａと第２の導電層２４ａを接続させる。
【００７３】
このとき、第２の導電層２４ａが接続配線２１ａの深さまで打ち込まれるようにレーザの出力を調節する。ここでは、レーザ波長２６６ｎｍのＮｄ：ＹＶＯ４パルスレーザーを用いて、発振周波数を１５ｋＨｚ、平均出力を３Ｗとしてレーザ照射を行う。この条件は代表的な条件を例示しただけであり、この条件に特に限定されるものではない。このレーザ照射により、第２の導電層２４ａと接続配線２１ａが電気的に接続され、図３（Ｇ）に示すような状態となる。具体的には、図３（Ｇ）に示すように、レーザ光が照射された箇所において、有機化合物層２３ａに開口部２６ａが形成され、当該開口部２６ａの側壁部分に沿って接続配線２１ａの表面まで第２の導電層２４ａが侵出している状態となっている。
【００７４】
以上の工程により、有機化合物層２３ａの開口部２６ａにおいて第１の導電層２２ａと同時に形成された接続配線２１ａと接続する第２の導電層２４ａを形成することができる。また、従来と比較して小型化された半導体装置を作製することが可能である。また、従来と同様の面積の半導体装置においては、記憶情報量を増大させた半導体装置を作製することが可能である。
【００７５】
（実施の形態２）
本実施の形態では、上記実施の形態の接続配線及び第２の導電層の接続方法の異なる半導体装置の主要な構成について、図４を用いて説明する。
【００７６】
本実施の形態では、第１の導電層と、有機化合物層と、第２の導電層とを有するメモリセルがマトリクス状に配列されたメモリセルアレイについて、図４及び５を用いて説明する。図４（Ａ）はメモリセルアレイの上面図を示し、図４（Ｂ）は図４（Ａ）のＡ−Ｂ、Ｅ−Ｆの断面図を示し、図４（Ｃ）は図４（Ａ）のＣ−Ｄの断面図を示す。なお、本実施の形態では、第２の導電層の両端において第１の接続配線及び第２の接続配線が接続される。
【００７７】
メモリセルアレイ１８には、メモリセル１９がマトリクス状に設けられている（図４（Ａ）参照。）。メモリセル１９は、記憶素子１０を有する（図４（Ｂ）参照。）。記憶素子１０は、基板２０上に、第１の方向に延びた第１の導電層２２ａと、第１の導電層２２ａを覆う有機化合物層２３ａと、第１の方向と交差する第２の方向に延びた第２の導電層２４ａとを有する。また、第１の導電層と同時に形成される接続配線が複数の第１の導電層の外側に形成される。即ち、第１の導電層、第１の接続配線、及び第２の接続配線は、同一の基板２０に接する。
【００７８】
図４（Ｂ）において第１の接続配線、第２の接続配線、及びメモリセルアレイの断面構造について示す。
【００７９】
図４（Ｂ）のＡ−Ｂの領域においては、基板２０上に第１の接続配線２１ａ及び第１の導電層２２ａが形成される。基板２０、第１の接続配線２１ａ、及び第１の導電層２２ａ上に有機化合物層２３ａが形成される。また、有機化合物層２３ａ上とともに、第１の接続配線２１ａの一部上に第２の導電層２４ａが形成される。第２の導電層２４ａは有機化合物層２３ａの開口部２６ａにおいて、第１の接続配線２１ａと接続される。また、図４（Ｂ）のＥ−Ｆの領域においては、基板２０上に第２の接続配線２１ｂ及び第１の導電層２２ｂが形成される。基板２０、第２の接続配線２１ｂ、及び第１の導電層２２ｂ上に有機化合物層２３ａが形成される。また、有機化合物層２３ａ上及び第２の接続配線２１ｂの一部上に第２の導電層２４ａが形成される。第２の導電層２４ａは有機化合物層２３ａの開口部２６ｂにおいて、第２の接続配線２１ｂと接続される。即ち、第２の導電層２４ａは、第１の接続配線２１ａ及び第２の接続配線２１ｂに接続されている。
【００８０】
図４（Ｃ）において図４（Ａ）のメモリセルアレイのＣ−Ｄの断面構造について示す。図４（Ｃ）は図１（Ｃ）のと同様の断面構造である。
【００８１】
次に、本実施の形態で示す半導体装置の作製方法について、図５を用いて説明する。
【００８２】
図５（Ａ）、（Ｃ）〜（Ｅ）は図４（Ｂ）のＡ−Ｂ及びＥ−Ｆの作製工程を示し、図５（Ｂ）は図４（Ｃ）のＣ−Ｄの作製工程を示す。
【００８３】
図５（Ａ）に示すように、実施の形態１と同様に、基板２０上に第１の導電層２２ａ、２２ｂ、及び第１の接続配線２１ａ、第２の接続配線２１ｂを形成する。
【００８４】
次に、図５（Ｂ）に示すように、第１の導電層２２ａ上に隔壁として機能する絶縁層２５ａ、２５ｂを形成する。
【００８５】
次に、図５（Ｃ）に示すように、基板２０、第１の接続配線２１ａ、第２の接続配線２１ｂ、及び第１の導電層２２ａ、２２ｂ上に有機化合物層２３ａを形成する。なお、図５（Ｃ）には図示しないが、本実施の形態においても、隔壁として機能する絶縁層２５ａ、２５ｂの側面が逆台形状であるため、有機化合物層を形成するときに、隔壁として機能する絶縁層２５ａ、２５ｂ上に有機化合物層が形成されるとともに、その間にも形成される。即ち、基板２０及び第１の導電層２２ａ上に形成される有機化合物層２３ａは、絶縁層２５ａ、２５ｂ上に形成される有機化合物層と分離され、且つ第１の導電層２２ａと交差する方向に形成される。
【００８６】
次に、図５（Ｄ）に示すように、有機化合物層２３ａ上に第２の導電層２４ａを形成する。
【００８７】
次に、第１の接続配線２１ａ及び第２の接続配線２１ｂに所定の電圧を印加し、有機化合物層２３ａの結晶状態や導電性、形状を変化させて、第１の接続配線２１ａ、第２の導電層２４ａ、及び第２の接続配線２１ｂを短絡させる。この結果、第１の接続配線２１ａ、第２の導電層２４ａ、及び第２の接続配線２１ｂが有機化合物層２３ａの開口部２６ａ、２６ｂにおいてそれぞれ接続される。
【００８８】
以上の工程により、有機化合物層の開口部において第１の導電層と同時に形成された複数の接続配線と接続する第２の導電層を形成することができる。また、従来と比較して小型化された半導体装置を作製することが可能である。また、従来と同様の面積の半導体装置においては、記憶情報量を増大させた半導体装置を作製することが可能である。
【００８９】
（実施の形態３）
上記実施の形態において、隔壁として機能する絶縁層の形状が上記実施の形態と異なる半導体装置の作製方法について、図６及び７を用いて説明する。
【００９０】
本実施の形態では、第１の導電層と、有機化合物層と、第２の導電層とを有するメモリセルがマトリクス状に配列されたメモリセルアレイについて、図６を用いて説明する。図６（Ａ）はメモリセルアレイの上面図を示し、図６（Ｂ）は図６（Ａ）のＡ−Ｂの断面図を示し、図６（Ｃ）は図６（Ａ）のＣ−Ｄの断面図を示す。
【００９１】
メモリセルアレイ１８には、メモリセル１９がマトリクス状に設けられている（図６（Ａ）参照。）。メモリセル１９は、記憶素子１０を有する（図６（Ｂ）参照。）。記憶素子１０は、基板２０上に、第１の方向に延びた第１の導電層２２ａと、第１の導電層２２ａを覆う有機化合物層３２と、第１の方向と交差する第２の方向に延びた第２の導電層３３ａとを有する。また、第１の導電層と同時に形成される接続配線が複数の第１の導電層の外側に形成される。即ち、第１の導電層及び接続配線は、同一の基板２０に接する。
【００９２】
図６（Ｂ）において接続配線及びメモリセルアレイの断面構造について示す。
【００９３】
基板２０上に接続配線２１ａ及び第１の導電層２２ａが形成される。基板２０、接続配線２１ａ、及び第１の導電層２２ａ上に、隔壁として機能する絶縁層３１が形成される。また、絶縁層３１の開口部３５ａにおいて、第１の導電層２２ａ接続配線２１ａ上に有機化合物層３２が形成される。また、有機化合物層３２上に第２の導電層３３ａが形成される。第２の導電層３３ａは有機化合物層３２の開口部３６ａにおいて、接続配線２１ａと接続される。
【００９４】
図６（Ｃ）においてメモリセルアレイの断面構造について示す。なお、図６（Ｃ）は図６（Ｂ）の断面方向と垂直な方向における断面構造を示す。
【００９５】
基板２０上に第１の導電層２２ａが形成される。第１の導電層２２ａ上に隔壁として機能する絶縁層３１が形成される。また、隔壁として機能する絶縁層３１の開口部３５ｂ、３５ｃにおいて及び第１の導電層２２ａの露出部上に有機化合物層３２が形成される。有機化合物層３２上に第２の導電層３３ｂ、３３ｃが形成される。
【００９６】
また、第１の導電層２２ａ、有機化合物層３２、及び第２の導電層３３ａにより記憶素子を構成する。また、第１の導電層２２ａ、有機化合物層３２、及び第２の導電層３３ｂにより記憶素子を構成する。また、第１の導電層２２ａ、有機化合物層３２、及び第２の導電層３３ｃにより記憶素子を構成する。
【００９７】
第２の導電層３３ａ〜３３ｃとしては、上記実施の形態の第２の導電層２４ａ及び２４ｂと同様の材料を用いることができる。
【００９８】
有機化合物層３２の材料及び作製方法としては、上記実施の形態で示す有機化合物層２３ａ、２３ｂ、２７ａ、２７ｂと同様のものを用いることができる。ただし、隔壁として機能する絶縁層３１の断面形状は、上辺より底辺の長さが長いいわゆる台形状であるため、絶縁層３１上及び第１の導電層２２ａ上に形成される有機化合物層は分離せずつながっている。
【００９９】
隔壁として機能する絶縁層３１は、上記実施の形態で示す隔壁として機能する絶縁層２５ａ、２５ｂの材料を適宜用いることができる。
【０１００】
本実施の形態に示すように、第１の導電層と同時に形成される接続配線と、第２の導電層とが有機化合物層に形成される開口部において接続されることにより、マスクの位置合わせのマージン量を削減することが可能である。このため、従来と比較してメモリセルの面積を縮小することが可能であり、半導体装置の小型化が可能である。また、従来と同様の面積の半導体装置においては、メモリセルの集積量を増やすことが可能であるため、高集積化が可能である。
【０１０１】
次に、本実施の形態で示す半導体装置の作製方法について、図７を用いて説明する。
【０１０２】
図７（Ａ）、（Ｃ）、（Ｅ）、及び（Ｇ）は図６（Ｂ）のＡ−Ｂの作製工程を示し、図７（Ｂ）、（Ｄ）、（Ｆ）、及び（Ｈ）は図６（Ｃ）のＣ−Ｄの作製工程を示す。
【０１０３】
図７（Ａ）及び（Ｂ）に示すように、基板２０上に第１の導電層２２ａ及び接続配線２１ａを形成し、第１の導電層２２ａ及び接続配線２１ａ上に隔壁として機能する絶縁層３１を形成する。隔壁として機能する絶縁層３１は、感光性または非感光性の材料を用いて形成することができる。感光性を有する材料を用いる場合、フォトマスクを用いて感光性を有する材料を選択的に露光し現像して絶縁層３１を形成することができる。また、レーザービームを選択的に照射して感光性を有する材料を露光した後、現像して絶縁層３１を形成することができる。
【０１０４】
次に、図７（Ｃ）及び（Ｄ）に示すように、接続配線２１ａ、第１の導電層２２ａ、及び絶縁層３１上に有機化合物層３２を形成する。なお、本実施の形態においては、隔壁として機能する絶縁層３１の断面が台形であるため、基板上において有機化合物層は分断されず、連続した有機化合物層３２が絶縁層３１、第１の導電層２２ａ、及び接続配線２１ａ上に形成される。
【０１０５】
次に、有機化合物層３２にレーザ光２９を照射して、有機化合物層３２の一部をアブレーションして、図７（Ｅ）に示すような開口部３６ａを形成する。なお、有機化合物層３２を形成する際に、開口部３６ａが形成可能なマスクを用いることで、図７（Ｃ）に示すレーザ光２９の照射工程を経ずとも、開口部３６ａを形成することができる。
【０１０６】
次に、図７（Ｇ）及び（Ｈ）に示すように、有機化合物層３２上に第２の導電層３３ａ〜３３ｃを形成する。
【０１０７】
第２の導電層３３ａ〜３３ｃは、上記実施の形態で示す第２の導電層２４ａ、２４ｂと同様の手法を適宜適用することができる。なお、スパッタリング法またはＣＶＤ法を用いる場合、有機化合物層３２上に導電層を形成した後、マスクを用いて選択的に導電層をエッチングして、図６（Ａ）に示すような第２の方向に縞状の第２の導電層３３ａ〜３３ｃを形成する。
【０１０８】
なお、本実施の形態は、第２の導電層２４ａ、２４ｂ及び接続配線２１ａの接続方法として実施の形態１を用いたが、実施の形態２を適宜用いることもできる。
【０１０９】
以上の工程により、有機化合物層の開口部において第１の導電層と同時に形成された接続配線と接続する第２の導電層を形成することができる。また、従来と比較して小型化された半導体装置を作製することが可能である。また、従来と同様の面積の半導体装置においては、記憶情報量を増大させた半導体装置を作製することが可能である。
【０１１０】
（実施の形態４）
上記実施の形態で示す半導体装置のデータの書き込み動作及び読み出し動作について図８を用いて示す。
【０１１１】
図８（Ａ）に示すように、本実施の形態の半導体装置１２２は、メモリセルアレイ１１６と、デコーダ１２３、１２４、セレクタ１２５、読み出し／書き込み回路１２６等の駆動回路とを有する。メモリセルアレイ１１６は複数のメモリセル１２１で形成される。メモリセル１２１は、第１の導電層、有機化合物層、及び第２の導電層が順に積層される。上記第１の導電層はワード線Ｗｙ（１≦ｙ≦ｎ）に接続されるか、又はワード線Ｗｙを用いる。また、第２の導電層はビット線Ｂｘ（１≦ｘ≦ｍ）を用いる。
【０１１２】
メモリセルにデータの書き込みを行う際の動作について説明する。電気的作用によりデータの書き込みを行う場合について説明する。なお、書き込みはメモリセルの電気特性を変化させることで行うが、メモリセルの初期状態（電気的作用を加えていない状態）をデータ「０」、電気特性を変化させた状態を「１」とする。
【０１１３】
メモリセル１２１にデータ「１」を書き込む場合、まず、デコーダ１２３、１２４およびセレクタ１２５によってメモリセル１２１を選択する。具体的には、デコーダ１２４によって、メモリセル１２１に接続されるワード線Ｗ３に所定の電圧Ｖ２を印加する。また、デコーダ１２３とセレクタ１２５によって、メモリセル１２１に接続されるビット線Ｂ３を読み出し／書き込み回路１２６に接続する。そして、読み出し／書き込み回路１２６からビット線Ｂ３へ書き込み電圧Ｖ１を出力する。こうして、当該メモリセル１２１を構成する第１の導電層と第２の導電層の間には電圧Ｖｗ＝Ｖ１−Ｖ２を印加する。電位Ｖｗを適切に選ぶことで、当該導電層間に設けられた有機化合物層を物理的もしくは電気的変化させ、データ「１」の書き込みを行う。具体的には、読み出し動作電圧において、データ「１」の状態の第１の導電層と第２の導電層の間の電気抵抗が、データ「０」の状態と比して、大幅に小さくなるように変化させるとよく、電圧Ｖｗは５〜１５Ｖ、あるいは−５〜−１５Ｖとすればよい。例えば、（Ｖ１、Ｖ２）＝（０Ｖ、５〜１５Ｖ）、あるいは（３〜５Ｖ、−１２〜−２Ｖ）などとすることができる。
【０１１４】
なお、非選択のワード線および非選択のビット線には、接続されるメモリセルにデータ「１」が書き込まれないよう制御する。例えば、非選択のワード線および非選択のビット線を浮遊状態とすればよい。メモリセルを構成する第１の導電層と第２の導電層の間は、ダイオード特性など、選択性を確保できる特性を有する必要がある。
【０１１５】
一方、メモリセル１２１にデータ「０」を書き込む場合は、メモリセル１２１には電気的作用を加えなければよい。回路動作上は、例えば、「１」を書き込む場合と同様に、デコーダ１２３、１２４およびセレクタ１２５によってメモリセル１２１を選択するが、読み出し／書き込み回路１２６からビット線Ｂ３への出力電位を、選択されたワード線Ｗ３の電位あるいは非選択ワード線の電位と同程度とし、メモリセル１２１を構成する第１の導電層と第２の導電層の間に、メモリセル１２１の電気特性を変化させない程度の電圧（例えば−５〜５Ｖ）を印加すればよい。
【０１１６】
次に、メモリセルからデータの読み出しを行う際の動作について説明する（図８（Ｂ）、（Ｃ）参照）。データの読み出しは、メモリセルを構成する第１の導電層と第２の導電層の間の電気特性が、データ「０」を有するメモリセルとデータ「１」を有するメモリセルとで異なることを利用して行う。例えば、データ「０」を有するメモリセルを構成する第１の導電層と第２の導電層の間の実効的な電気抵抗（以下、単にメモリセルの電気抵抗と呼ぶ）が、読み出し電圧においてＲ０、データ「１」を有するメモリセルの電気抵抗を、読み出し電圧においてＲ１とし、電気抵抗の差を利用して読み出す方法を説明する。なお、Ｒ１＜＜Ｒ０とする。読み出し／書き込み回路は、読み出し部分の構成として、例えば、図８（Ｂ）に示す抵抗素子１４６と差動増幅器１４７を用いた回路１２６を考えることができる。抵抗素子１４６は抵抗値Ｒｒを有し、Ｒ１＜Ｒｒ＜Ｒ０であるとする。抵抗素子１４６の代わりにトランジスタ１４８を用いても良いし、差動増幅器の代わりにクロックドインバータ１４９を用いることも可能である（図８（Ｃ））。クロックドインバータ１４９には、読み出しを行うときにＨｉｇｈ、行わないときにＬｏｗとなる、信号φ又は反転信号φが入力される。勿論、回路構成は図８（Ｂ）及び（Ｃ）に限定されない。
【０１１７】
メモリセル１２１からデータの読み出しを行う場合、まず、デコーダ１２３、１２４およびセレクタ１２５によってメモリセル１２１を選択する。具体的には、デコーダ１２４によって、メモリセル１２１に接続されるワード線Ｗｙに所定の電圧Ｖｙを印加する。また、デコーダ１２３とセレクタ１２５によって、メモリセル１２１に接続されるビット線Ｂｘを読み出し／書き込み回路１２６の端子Ｐに接続する。その結果、端子Ｐの電位Ｖｐは、抵抗素子１４６（抵抗値Ｒｒ）とメモリセル１２１（抵抗値Ｒ０もしくはＲ１）による抵抗分割によって決定される値となる。従って、メモリセル１２１がデータ「０」を有する場合には、Ｖｐ０＝Ｖｙ＋（Ｖ０−Ｖｙ）×Ｒ０／（Ｒ０＋Ｒｒ）となる。また、メモリセル１２１がデータ「１」を有する場合には、Ｖｐ１＝Ｖｙ＋（Ｖ０−Ｖｙ）×Ｒ１／（Ｒ１＋Ｒｒ）となる。その結果、図８（Ｂ）では、ＶｒｅｆをＶｐ０とＶｐ１の間となるように選択することで、図８（Ｃ）では、クロックドインバータの変化点をＶｐ０とＶｐ１の間となるように選択することで、出力電位Ｖｏｕｔとして、データ「０」／「１」に応じて、Ｌｏｗ／Ｈｉｇｈ（もしくはＨｉｇｈ／Ｌｏｗ）が出力され、読み出しを行うことができる。
【０１１８】
例えば、差動増幅器をＶｄｄ＝３Ｖで動作させ、Ｖｙ＝０Ｖ、Ｖ０＝３Ｖ、Ｖｒｅｆ＝１．５Ｖとする。仮に、Ｒ０／Ｒｒ＝Ｒｒ／Ｒ１＝９とすると、メモリセルのデータが「０」の場合、Ｖｐ０＝２．７ＶとなりＶｏｕｔはＨｉｇｈが出力され、メモリセルのデータが「１」の場合、Ｖｐ１＝０．３ＶとなりＶｏｕｔはＬｏｗが出力される。こうして、メモリセルの読み出しを行うことができる。
【０１１９】
上記の方法によると、有機化合物層の電気抵抗の状態は、抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。勿論、読み出し方法は、この方法に限定されない。例えば、電気抵抗の差を利用する以外に、電流値の差を利用して読み出しても構わない。また、メモリセルの電気特性が、データ「０」と「１」とで、しきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。
【０１２０】
（実施の形態５）
本実施の形態では、半導体装置の主要部について説明する。代表的には、メモリセルにスイッチング素子及び記憶素子を有するメモリセルアレイを有する半導体装置の主要な構成について、図９を用いて説明する。なお、記憶素子は、第１の導電層と、有機化合物層と、第２の導電層とを有する。図９（Ａ）はメモリセルアレイの上面図を示し、図９（Ｂ）及び（Ｃ）は図９（Ａ）のＡ−Ｂ、Ｃ−Ｄの断面図を示す。
【０１２１】
メモリセルアレイ２２２は、複数のメモリセル２２０がマトリクス状に設けられている。又、メモリセル２２０は、絶縁表面を有する基板２００上にスイッチング素子として機能するトランジスタ２０２および当該トランジスタ２０２に接続された記憶素子２１２とを有している（図９（Ａ）及び（Ｂ）参照。）。記憶素子２１２は、絶縁層２０５上に形成される第１の導電層２０６と、有機化合物層２０９と、第２の導電層２１０とを有する。なお、有機化合物層２０９は、第１の導電層２０６、及び第１の導電層２０６の一部を覆う隔壁として機能する絶縁層２０８上に形成される。また、トランジスタ２０２として、薄膜トランジスタを用いている。また、第２の導電層２１０を覆って保護層として機能する絶縁層を有してもよい。
【０１２２】
図９（Ａ）において、記憶素子２１２の第２の導電層２１０は、薄膜トランジスタのゲート配線と平行な方向に、縞状に形成されている。また、接続配線２０７は、第２の導電層２１０の延長上に形成されている。なお、記憶素子２１２の第２の導電層２１０を薄膜トランジスタのソース配線と平行な方向に、縞状に形成されてもよい。この場合、接続配線２０７は、第２の導電層２１０の延長上に形成されている。
【０１２３】
また、図９（Ｂ）において、絶縁層２０５上には、第１の導電層２０６と同時に形成された接続配線２０７が形成されており、接続配線２０７上には開口部を有する絶縁層２０８、有機化合物層２０９、第２の導電層２１０が形成される。また、接続配線２０７及び第２の導電層２１０は、有機化合物層２０９の開口部２１１によって接続されている。
【０１２４】
また、接続配線をトランジスタのゲート電極と同時に形成することも可能である。さらには、接続配線をトランジスタの配線と同時に形成することも可能である。図９（Ｃ）には、トランジスタの配線２０４ａ、２０４ｂと同時に形成した接続配線２１５が、有機化合物層２０９の開口部２１６において第２の導電層２１０と接続される形態を示す。
【０１２５】
記憶素子２１２の第２の導電層２１０及び接続配線２０７、２１５の接続方法は、上記実施の形態を適宜適用することができる。
【０１２６】
トランジスタ２０２に用いることが可能な薄膜トランジスタの一態様について、図１６を参照して説明する。図１６（Ａ）はトップゲート型の薄膜トランジスタを適用する一例を示している。絶縁表面を有する基板２００上に絶縁層２０１が設けられ、絶縁層２０１上に薄膜トランジスタが設けられている。薄膜トランジスタは、絶縁層２０１上に半導体層１３０２、ゲート絶縁層として機能することができる絶縁層１３０３が設けられている。絶縁層１３０３の上には、半導体層１３０２に対応してゲート電極２０２ａが形成され、その上層に保護層として機能する絶縁層２０３ａ、層間絶縁層として機能する絶縁層２０３ｂが設けられている。また、半導体層のソース領域及びドレイン領域それぞれに接続する配線２０４ａ、２０４ｂが形成される。
【０１２７】
半導体層１３０２は、結晶構造を有する半導体で形成される層であり、非単結晶半導体若しくは単結晶半導体を用いることができる。特に、非晶質若しくは微結晶質の半導体を、レーザ光の照射により結晶化させた結晶性半導体、加熱処理により結晶化させた結晶性半導体、加熱処理とレーザ光の照射を組み合わせて結晶化させた結晶性半導体を適用することが好ましい。加熱処理においては、シリコン半導体の結晶化を助長する作用のあるニッケルなどの金属元素を用いた結晶化法を適用することができる。
【０１２８】
レーザ光を照射して結晶化する場合には、連続発振レーザ光の照射若しくは繰り返し周波数が１０ＭＨｚ以上であって、パルス幅が１ナノ秒以下、好ましくは１乃至１００ピコ秒である高繰返周波数超短パルス光を照射することによって、結晶性半導体が溶融した溶融帯を、当該レーザ光の照射方向に連続的に移動させながら結晶化を行うことができる。このような結晶化法により、大粒径であって、結晶粒界が一方向に延びる結晶性半導体を得ることができる。キャリアのドリフト方向を、この結晶粒界が延びる方向に合わせることで、トランジスタにおける電界効果移動度を高めることができる。例えば、４００ｃｍ２／Ｖ・ｓｅｃ以上を実現することができる。
【０１２９】
上記結晶化工程を、ガラス基板の耐熱温度（約６００℃）以下の結晶化プロセスを用いる場合、大面積ガラス基板を用いることが可能である。このため、基板あたり大量の半導体装置を作製することが可能であり、低コスト化が可能である。
【０１３０】
また、ガラス基板の耐熱温度以上の加熱により、結晶化工程を行い、半導体層１３０２を形成してもよい。代表的には、絶縁性を有する基板２００に石英基板を用い、非晶質若しくは微結晶質の半導体を７００℃以上で加熱して半導体層１３０２を形成する。この結果、結晶性の高い半導体を形成することが可能である。このため、応答速度や移動度などの特性が良好で、高速な動作が可能な薄膜トランジスタを提供することができる。
【０１３１】
ゲート絶縁層として機能することができる絶縁層１３０３としては、ＣＶＤ法やＰＶＤ法等の薄膜形成方法により、酸化珪素層、窒化珪素層、酸化窒化珪素層等を適宜形成する。
【０１３２】
ゲート電極２０２ａは金属又は一導電型の不純物を添加した多結晶半導体で形成することができる。金属を用いる場合は、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）などを用いることができる。また、上記した金属を窒化させた金属窒化物を用いることができる。或いは、当該金属窒化物からなる第１層と当該金属から成る第２層とを積層させた構造としても良い。積層構造とする場合には、第１層の端部が第２層の端部より外側に突き出した形状としても良い。このとき第１層を金属窒化物とすることで、バリアメタルとすることができる。すなわち、第２層の金属が、絶縁層１３０３やその下層の半導体層１３０２に拡散することを防ぐことができる。
【０１３３】
ゲート電極２０２ａの側面には、サイドウォール（側壁スペーサ）１３０８が形成される。サイドウォールは、基板上にＣＶＤ法により酸化珪素で形成される絶縁層を形成し、該絶縁層をＲＩＥ（Ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ：反応性イオンエッチング）法により異方性エッチングすることで形成できる。
【０１３４】
半導体層１３０２、絶縁層１３０３、ゲート電極２０２ａなどを組み合わせて構成されるトランジスタは、シングルドレイン構造、ＬＤＤ（低濃度ドレイン）構造、ゲートオーバーラップドレイン構造など各種構造を適用することができる。ここでは、サイドウォールが重畳する半導体層において、低濃度不純物領域１３１０が形成されるＬＤＤ構造の薄膜トランジスタを示す。また、シングルゲート構造、等価的には同電位のゲート電圧が印加されるトランジスタが直列に接続された形となるマルチゲート構造、半導体層を上下にゲート電極で挟むデュアルゲート構造を適用することができる。
【０１３５】
絶縁層２０３ａは、プラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化窒化アルミニウム、または酸化アルミニウム、その他の絶縁性材料を用いて形成することが好ましい。
【０１３６】
絶縁層２０３ｂは、酸化シリコン及び酸化窒化シリコンなどの無機絶縁材料、又はアクリル樹脂及びポリイミド樹脂などの有機絶縁材料で形成する。スピン塗布やロールコーターなど塗布法を用いる場合には、有機溶媒中に溶かされた絶縁層材料を塗布した後、熱処理により絶縁層を形成される酸化シリコンを用いることもできる。例えば、シロキサン結合を含む塗布層を形成しておいて、２００乃至４００℃での熱処理により形成可能な絶縁層を用いることができる。絶縁層２０３ｂを、塗布法で形成する絶縁層やリフローにより平坦化した絶縁層を形成することで、その層上に形成する配線の断線を防止することができる。また、多層配線を形成する際にも有効に利用することができる。
【０１３７】
絶縁層２０３ｂの上に形成される配線２０４ａ、２０４ｂは、ゲート電極２０２ａと同じ層で形成される配線と交差して設けることが可能であり、多層配線構造を形成している。絶縁層２０３ａと同様に機能を有する絶縁層を複数積層して、その層上に配線を形成することで多層配線構造を形成することができる。配線２０４ａ、２０４ｂはチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造、モリブデン（Ｍｏ）とアルミニウム（Ａｌ）との積層構造など、アルミニウム（Ａｌ）のような低抵抗材料と、チタン（Ｔｉ）やモリブデン（Ｍｏ）などの高融点金属材料を用いたバリアメタルとの組み合わせで形成することが好ましい。
【０１３８】
図１６（Ｂ）は、ボトムゲート型の薄膜トランジスタを適用する一例を示している。絶縁表面を有する基板２００上に絶縁層２０１が形成され、その上に薄膜トランジスタが設けられている。薄膜トランジスタには、ゲート電極２０２ａ、ゲート絶縁層として機能する絶縁層１３０３、半導体層１３０２、チャネル保護層１３０９、保護層として機能する絶縁層１３０５、層間絶縁層として機能する絶縁層２０３ｂが設けられている。さらにその上層には、保護層として機能する絶縁層を形成しても良い。配線２０４ａ、２０４ｂは、絶縁層１３０５の層上若しくは絶縁層２０３ｂの層上に形成することができる。なお、ボトムゲート型の薄膜トランジスタの場合は、絶縁層１３０５、２０３ｂが形成されなくともよい。
【０１３９】
また、絶縁表面を有する基板２００が可撓性を有する基板である場合、耐熱温度がガラス基板等の非可撓性基板と比較して低い。このため、トランジスタの半導体層に有機半導体を用いて形成することができる。
【０１４０】
さらには、薄膜トランジスタや有機半導体トランジスタはスイッチング素子として機能し得るものであれば、どのような構成で設けてもよい。
【０１４１】
ここで、トランジスタ２０２として有機半導体を用いる薄膜トランジスタの構造について、図１６（Ｃ）、（Ｄ）を参照して説明する。図１６（Ｃ）は、スタガ型の有機半導体トランジスタを適用する一例を示している。基板２００上にトランジスタ２０２として有機半導体トランジスタが設けられている。有機半導体トランジスタは、ゲート電極２０２ａ、ゲート絶縁層として機能する絶縁層１４０３、ゲート電極２０２ａ及びゲート絶縁層として機能する絶縁層１４０３と重畳する半導体層１４０４、半導体層１４０４に接続する第１の配線２０４ａ、２０４ｂが形成されている。なお、半導体層１４０４は、ゲート絶縁層として機能する絶縁層１４０３及び第１の配線２０４ａ、２０４ｂに一部挟持される。
【０１４２】
ゲート電極２０２ａとして液滴吐出法を用い、乾燥及び焼成して形成することができる。また、可撓性を有する基板上に、微粒子を含むペーストを印刷法により印刷し、乾燥及び焼成してゲート電極２０２ａを形成することができる。微粒子の代表例としては、金、銅、金と銀の合金、金と銅の合金、銀と銅の合金、金と銀と銅の合金のいずれかを主成分とする微粒子でもよい。また、インジウム錫酸化物（ＩＴＯ）などの導電性酸化物を主成分とする微粒子でもよい。
【０１４３】
ゲート絶縁層として機能する絶縁層１４０３は、絶縁層１３０３と同様の材料及び手法により形成することができる。但し、有機溶媒中に溶解する絶縁層材料を塗布した後、熱処理により絶縁層を形成する場合、熱処理温度が可撓性を有する基板の耐熱温度より低い温度で行う。
【０１４４】
有機半導体トランジスタの半導体層１４０４の材料としては、多環芳香族化合物、共役二重結合系化合物、フタロシアニン、電荷移動型錯体等が挙げられる。例えばアントラセン、テトラセン、ペンタセン、６Ｔ（ヘキサチオフェン）、ＴＣＮＱ（テトラシアノキノジメタン）、ＰＴＣＤＡ（ペリレンカルボン酸無水化物）、ＮＴＣＤＡ（ナフタレンカルボン酸無水化物）などを用いることができる。また、有機半導体トランジスタの半導体層１４０４の材料としては、有機高分子化合物等のπ共役系高分子、カーボンナノチューブ、ポリビニルピリジン、フタロシアニン金属錯体等が挙げられる。特に骨格が共役二重結合から構成されるπ共役系高分子である、ポリアセチレン、ポリアニリン、ポリピロール、ポリチエニレン、ポリチオフェン誘導体、ポリ（３アルキルチオフェン）、ポリパラフェニレン誘導体又はポリパラフェニレンビニレン誘導体を用いると好ましい。
【０１４５】
また、有機半導体トランジスタの半導体層１４０４の形成方法としては、基板に膜厚の均一な膜が形成できる方法を用いればよい。厚さは１ｎｍ以上１０００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下が望ましい。具体的な方法としては、蒸着法、塗布法、スピンコーティング法、バーコート法、溶液キャスト法、ディップ法、スクリーン印刷法、ロールコーター法又は液滴吐出法を用いることができる。
【０１４６】
図１６（Ｄ）は、コプレナー型の有機半導体トランジスタを適用する一例を示している。基板２００上にトランジスタ２０２として有機半導体トランジスタが設けられている。有機半導体トランジスタは、ゲート電極２０２ａ、ゲート絶縁層として機能する絶縁層１４０３、第１の配線２０４ａ、２０４ｂ、ゲート電極２０２ａ及びゲート絶縁層として機能する絶縁層１４０３に重畳する半導体層１４０４が形成されている。また、第１の配線２０４ａ、２０４ｂは、ゲート絶縁層として機能する絶縁層１４０３及び半導体層１４０４に一部挟持される。
【０１４７】
また、単結晶基板やＳＯＩ基板を用いて、トランジスタを形成し、その上に記憶素子を設けてもよい。ＳＯＩ基板はウェハの貼り合わせによる方法や酸素イオンをＳｉ基板内に打ち込むことにより内部に絶縁層を形成するＳＩＭＯＸと呼ばれる方法を用いて形成すればよい。
【０１４８】
このような単結晶半導体で形成されるトランジスタは、応答速度や移動度などの特性が良好なために、高速な動作が可能なトランジスタを提供することができる。また、トランジスタは、その特性のバラツキが少ないために、高い信頼性を実現した半導体装置を提供することができる。
【０１４９】
記憶素子２１２は、絶縁層２０５上に形成される第１の導電層２０６と、第１の導電層２０６の一部を覆う隔壁（絶縁層）２０８と、第１の導電層２０６、及び隔壁（絶縁層）２０８を覆う有機化合物層２０９と、第２の導電層２１０とを有する。
【０１５０】
このように、絶縁層２０５を設けて記憶素子２１２を形成することによって第１の導電層２０６を自由に配置することができる。つまり、トランジスタ２０２の上方に記憶素子２１２を形成することが可能となる。その結果、半導体装置をより高集積化することが可能となる。また、配線２０４ａ、２０４ｂ及びゲート電極２０２ａの端部を覆わず、ゲート電極２０２ａの直上に記憶素子２１２を形成することで、第１の導電層２０６が形成される下地領域（即ち絶縁層２０５の表面）の凸凹を低減することが可能である。このため、第１の導電層２０６の表面の凹凸も低減可能であり、記憶素子２１２の意図しない書き込みを制御することが可能であり、信頼性を高めることが可能である。
【０１５１】
第１の導電層２０６、有機化合物層２０９、及び第２の導電層２１０の材料や形成方法は、上記実施の形態で示した第１の導電層２２ａ、有機化合物層２３ａ、及び第２の導電層２４ａ〜２４ｂの材料および形成方法のいずれかを用いて同様に行うことができる。
【０１５２】
また、絶縁層２０８は、上記実施の形態で示した絶縁層２５ａ、２５ｂ、３１と同様の材料および形成方法を適宜用いて形成することができる。
【０１５３】
また、絶縁層２０５と第１の導電層２０６の間に整流性を有する素子を設けてもよい。または、第１の導電層２０６と有機化合物層２０９との間に、整流性を有する素子を設けてもよい。または、有機化合物層２０９と第２の導電層２１０との間に、整流性を有する素子を設けてもよい。または、第２の導電層２１０上に、実施の形態１で述べた整流性を有する素子を設けてもよい。
【０１５４】
また、絶縁表面を有する基板２００及び絶縁層２０１の間に剥離層を設け、剥離層上にスイッチング素子及び記憶素子２１２を含む素子形成層を形成した後、素子形成層を剥離層から剥離し、可撓性を有する基板上に接着層を介して素子形成層を貼り合わせても良い。なお剥離方法としては、（１）絶縁表面を有する基板と素子形成層の間に剥離層として金属酸化物層を設け、当該金属酸化物層を結晶化により脆弱化して、当該素子形成層を剥離する方法、（２）絶縁表面を有する基板と素子形成層の間に剥離層として水素を含む非晶質珪素層を設け、レーザ光の照射またはエッチングにより当該非晶質珪素層を除去することで、当該素子形成層を剥離する方法、（３）素子形成層が形成された絶縁表面を有する基板を機械的に削除する、又は溶液やＮＦ３やＢｒＦ３、ＣｌＦ３等のフッ化ハロゲンガスによるエッチングで除去する方法、（４）絶縁表面を有する基板と素子形成層の間に剥離層として金属層及び金属酸化物層を設け、当該金属酸化物層を結晶化により脆弱化し、金属層の一部を溶液やＮＦ３やＢｒＦ３、ＣｌＦ３等のフッ化ハロゲンガスによりエッチングで除去した後、脆弱化された金属酸化物層において物理的に剥離する方法等を用いればよい。
【０１５５】
また、素子形成層を貼り付ける可撓性を有する基板としては、可撓性基板、熱可塑性樹脂を有するフィルム、繊維質な材料からなる紙等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。なお、可撓性基板としては、ポリカーボネート、ポリアリレート、ポリエーテルスルフォン等からなるプラスチック基板等が挙げられる。また、熱可塑性樹脂層を有するフィルムとしては、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどを用いることもできる。
【０１５６】
（実施の形態６）
上記実施の形態で示す半導体装置のデータの書き込み動作及び読み出し動作について図１０を用いて示す。
【０１５７】
半導体装置２２１は、デコーダ２２３、２２４、セレクタ２２５、読み出し／書き込み回路２２６、及びメモリセルアレイ２２２を有する。メモリセルアレイ２２２は、トランジスタ２４０と、記憶素子２４１とを有するメモリセル２２０を有する。記憶素子２４１は、一対の導電層の間に、有機化合物層が挟まれた構造を有する。トランジスタ２４０のゲート電極はワード線Ｗｙ（１≦ｙ≦ｎ）と接続され、ソース電極もしくはドレイン電極のいずれか一方はビット線Ｂｘ（１≦ｘ≦ｍ）と接続され、残る一方は記憶素子２４１が有する第１の導電層と接続される。記憶素子２４１の残る第２の導電層は接続配線と接続される。また、接続配線は共通電極（電位Ｖｃｏｍ）と接続される。
【０１５８】
次に、半導体装置２２１にデータの書き込みを行うときの動作について説明する。
【０１５９】
ここでは、ｎ行ｍ列目のメモリセル２２０に電気的作用によりデータを書き込む場合について説明する。なお、書き込みはメモリセルの電気特性を変化させることで行うが、メモリセルの初期状態（電気的作用を加えていない状態）をデータ「０」、電気特性を変化させた状態を「１」とする。
【０１６０】
メモリセル２２０にデータ「１」を書き込む場合、まず、デコーダ２２３、２２４およびセレクタ２２５によってメモリセル２２０を選択する。具体的には、デコーダ２２４によって、メモリセル２２０に接続されるワード線Ｗｎに所定の電圧Ｖ２２を印加する。また、デコーダ２２３とセレクタ２２５によって、メモリセル２２０に接続されるビット線Ｂｍを読み出し／書き込み回路２２６に接続する。そして、読み出し／書き込み回路２２６からビット線Ｂ３へ書き込み電圧Ｖ２１を出力する。
【０１６１】
こうして、メモリセルを構成するトランジスタ２４０をオン状態とし、記憶素子２４１に、ビット線を電気的に接続し、おおむねＶｗ＝ＶｃｏｍーＶ２１の電圧を印加する。なお、記憶素子２４１の第２の導電層は電位Ｖｃｏｍの共通電極に接続されている。電位Ｖｗを適切に選ぶことで、当該一対の導電層間に設けられた有機化合物層を物理的もしくは電気的変化させ、データ「１」の書き込みを行う。具体的には、読み出し動作電圧において、データ「１」の状態の第１の導電層と第２の導電層の間の電気抵抗が、データ「０」の状態と比して、大幅に小さくなるように変化させるとよく、単に短絡（ショート）させてもよい。なお、電位は、（Ｖ２１、Ｖ２２、Ｖｃｏｍ）＝（５〜１５Ｖ、５〜１５Ｖ、０Ｖ）、あるいは（−１２〜０Ｖ、−１２〜０Ｖ、３〜５Ｖ）の範囲から適宜選べば良い。電圧Ｖｗは５〜１５Ｖ、あるいは−５〜−１５Ｖとすればよい。
【０１６２】
なお、非選択のワード線および非選択のビット線には、接続されるメモリセルにデータ「１」が書き込まれないよう制御する。具体的には、非選択のワード線には接続されるメモリセルのトランジスタをオフ状態とする電位（例えば０Ｖ）を印加し、非選択のビット線は浮遊状態とするか、Ｖｃｏｍと同程度の電位を印加するとよい。
【０１６３】
一方、メモリセル２２０にデータ「０」を書き込む場合は、メモリセル２２０には電気的作用を加えなければよい。回路動作上は、例えば、「１」を書き込む場合と同様に、デコーダ２２３、２２４およびセレクタ２２５によってメモリセル２２０を選択するが、読み出し／書き込み回路２２６からビット線Ｂ３への出力電位をＶｃｏｍと同程度とするか、ビット線Ｂ３を浮遊状態とする。その結果、記憶素子２４１には、小さい電圧（例えば−５〜５Ｖ）が印加されるか、電圧が印加されないため、電気特性が変化せず、データ「０」書き込みが実現される。
【０１６４】
次に、電気的作用により、データの読み出しを行う際の動作について説明する。データの読み出しは、記憶素子２４１の電気特性が、データ「０」を有するメモリセルとデータ「１」を有するメモリセルとで異なることを利用して行う。例えば、データ「０」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてＲ０、データ「１」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてＲ１とし、電気抵抗の差を利用して読み出す方法を説明する。なお、Ｒ１＜＜Ｒ０とする。読み出し／書き込み回路は、読み出し部分の構成として、例えば、図１０（Ｂ）に示す抵抗素子２４６と差動増幅器２４７を用いた回路２２６を考えることができる。抵抗素子は抵抗値Ｒｒを有し、Ｒ１＜Ｒｒ＜Ｒ０であるとする。抵抗素子２４６の代わりに、トランジスタ２５０を用いても良いし、差動増幅器２４７の代わりにクロックドインバータ２５１を用いることも可能である（図１０（Ｃ））。勿論、回路構成は図１０（Ｂ）及び（Ｃ）に限定されない。
【０１６５】
ｘ列ｙ行目メモリセル２２０からデータの読み出しを行う場合、まず、デコーダ２２３、２２４およびセレクタ２２５によってメモリセル２２０を選択する。具体的には、デコーダ２２４によって、メモリセル２２０に接続されるワード線Ｗｙに所定の電圧Ｖ２４を印加し、トランジスタ２４０をオン状態にする。また、デコーダ２２３とセレクタ２２５によって、メモリセル２２０に接続されるビット線Ｂｘを読み出し／書き込み回路２２６の端子Ｐに接続する。その結果、端子Ｐの電位Ｖｐは、抵抗素子２４６（抵抗値Ｒｒ）と記憶素子２４１（抵抗値Ｒ０もしくはＲ１）による抵抗分割によって決定される値となる。従って、メモリセル２２０がデータ「０」を有する場合には、Ｖｐ０＝Ｖｃｏｍ＋（Ｖ０−Ｖｃｏｍ）×Ｒ０／（Ｒ０＋Ｒｒ）となる。また、メモリセル２２０がデータ「１」を有する場合には、Ｖｐ１＝Ｖｃｏｍ＋（Ｖ０−Ｖｃｏｍ）×Ｒ１／（Ｒ１＋Ｒｒ）となる。その結果、図１０（Ｂ）では、ＶｒｅｆをＶｐ０とＶｐ１の間となるように選択することで、図１０（Ｃ）では、クロックドインバータの変化点をＶｐ０とＶｐ１の間となるように選択することで、出力電位Ｖｏｕｔが、データ「０」／「１」に応じて、Ｌｏｗ／Ｈｉｇｈ（もしくはＨｉｇｈ／Ｌｏｗ）が出力され、読み出しを行うことができる。
【０１６６】
例えば、差動増幅器をＶｄｄ＝３Ｖで動作させ、Ｖｃｏｍ＝０Ｖ、Ｖ０＝３Ｖ、Ｖｒｅｆ＝１．５Ｖとする。仮に、Ｒ０／Ｒｒ＝Ｒｒ／Ｒ１＝９とし、トランジスタ２４０のオン抵抗を無視できるとすると、メモリセルのデータが「０」の場合、Ｖｐ０＝２．７ＶとなりＶｏｕｔはＨｉｇｈが出力され、メモリセルのデータが「１」の場合、Ｖｐ１＝０．３ＶとなりＶｏｕｔはＬｏｗが出力される。こうして、メモリセルの読み出しを行うことができる。
【０１６７】
上記の方法によると、記憶素子２４１の抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。勿論、読み出し方法は、この方法に限定されない。例えば、電気抵抗の差を利用する以外に、電流値の差を利用して読み出しても構わない。また、メモリセルの電気特性が、データ「０」と「１」とで、しきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。
【実施例１】
【０１６８】
本実施例では、上述した記憶回路を備えた非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。
【０１６９】
半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している（図１１）。高周波回路８１０はアンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
【０１７０】
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８３０を通った信号およびクロック発生回路８４０を通った復調信号は制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により無線信号に載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。また、上記実施の形態で示す記憶回路を記憶回路８８０に適用することができる。
【０１７１】
このように、リーダ／ライタから半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号を検出器（例えば、リーダ／ライタ）で受信することによって、半導体装置のデータを読み取ることが可能となる。
【０１７２】
また、半導体装置８００は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波または電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
【０１７３】
次に、上記半導体装置の構造の一例に関して図面を用いて説明する。本実施例の半導体装置の上面図を図１２（Ａ）に、図１２（Ａ）における線Ｘ−Ｙの断面構造を図１２（Ｂ）に示す。
【０１７４】
図１２（Ａ）に示すように、半導体装置は基板４００上に記憶回路４０４、集積回路部４２１、アンテナ４３１が設けられている。なお、図１２に示す記憶回路４０４は図１１に示す記憶回路８８０に相当し、集積回路部４２１は図１１に示す高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、及び制御回路８７０に相当し、アンテナ４３１は図１１に示すアンテナ８９０に相当する。
【０１７５】
図１２（Ｂ）に示すように、半導体装置は、素子形成層４０３が基板４００、４０１によって挟持されている。また、素子形成層４０３と基板４００、４０１それぞれは、接着材４０６、４０５によって固着されている。また、素子形成層４０３には、絶縁層４５３、トランジスタ４４２が形成される。またトランジスタ４４２上に絶縁層４５４が形成され、絶縁層４５４には配線及びメモリセルアレイ４３３が形成される。また、絶縁層４５５及び配線上に導電層４３０及びアンテナ４３１が形成され、アンテナ４３１及び絶縁層４５５上に絶縁層４３２が形成される。導電層４３０及びアンテナ４３１は、絶縁層４５５に形成される開口部において、絶縁層４５４上に形成される配線４５６と接続される。配線４５６は集積回路の一部である高周波回路に接続される。また、記憶回路４０４には上記実施の形態で示す記憶回路を有し、集積回路部４２１にはトランジスタ４４２を有する例を示したが、その他抵抗素子、容量素子、整流素子等も有する。
【０１７６】
本実施例では、絶縁層４５５にポリイミド層を用いて形成し、導電層４３０にチタン層、アルミニウム層、及びチタン層が積層された導電層を用い、アンテナ４３１に印刷法により形成された銀合金層をそれぞれ用いている。絶縁層４３２はアンテナ４３１の凹凸を緩和するために形成しており、塗布法により組成物を塗布し、乾燥及び焼成をして形成することが好ましい。ここでは、絶縁層４３２として、エポキシ樹脂層を用いて形成する。基板４００、４０１にＰＥＮフィルムを用い、接着材４０６、４０５に熱可塑性樹脂を用いる。
【０１７７】
なお、アンテナは、記憶回路に対して、重なって設けてもよいし、重ならずに周囲に設ける構造でもよい。また重なる場合も全面が重なってもよいし、一部が重なっている構造でもよい。アンテナ部と記憶回路が重なる構造であると、アンテナが交信する際に信号に載っているノイズ等や、電磁誘導により発生する起電力の変動等の影響による、半導体装置の動作不良を減らすことが可能であり、信頼性が向上する。また、半導体装置を小型化することもできる。
【０１７８】
また、上述した非接触データの入出力が可能である半導体装置における信号の伝送方式は、電磁結合方式、電磁誘導方式またはマイクロ波方式等を用いることができる。伝送方式は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に伴って最適なアンテナを設ければよい。
【０１７９】
例えば、半導体装置における信号の伝送方式として、電磁結合方式または電磁誘導方式（例えば１３．５６ＭＨｚ帯）を適用する場合には、磁界密度の変化による電磁誘導を利用するため、アンテナ４３１を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ）に形成する。
【０１８０】
また、半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナ４３１の長さ等の形状を適宜設定すればよく、例えば、アンテナ４３１を線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）またはリボン型の形等に形成することができる。また、アンテナ４３１の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【０１８１】
アンテナ４３１は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【０１８２】
例えば、スクリーン印刷法を用いてアンテナを形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷し、乾燥及び焼成することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられるまた、上述した材料以外にも、セラミックやフェライト等をアンテナに適用してもよい。
【０１８３】
また、電磁結合方式または電磁誘導方式を適用する場合であって、アンテナを備えた半導体装置を金属に接して設ける場合には、当該半導体装置と金属との間に透磁率を備えた磁性材料を設けることが好ましい。アンテナを備えた半導体装置を金属に接して設ける場合には、磁界の変化に伴い金属に渦電流が流れ、当該渦電流により発生する反磁界によって、磁界の変化が弱められて通信距離が低下する。そのため、半導体装置と金属との間に透磁率を備えた材料を設けることにより金属の渦電流を抑制し通信距離の低下を抑制することができる。なお、磁性材料としては、高い透磁率を有し高周波損失の少ないフェライトや金属薄膜を用いることができる。
【０１８４】
また、本実施例においては、素子形成層においてトランジスタ等の半導体素子とアンテナを直接形成した半導体装置を示したが、これに限定される物ではない。例えば、半導体素子とアンテナを別々の基板上に設けた後に、電気的に接続するように貼り合わせることによって設けてもよい。
【０１８５】
本発明により、製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の記憶素子を有する半導体装置を作製することができる。また、信頼性が高く、安価な半導体装置を作製することができる。
【０１８６】
非接触でデータの入出力が可能な半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１３（Ａ）参照）、包装用容器類（包装紙やボトル等、図１３（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１３（Ｂ）参照）、乗物類（自転車等、図１３（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１３（Ｅ）、図１３（Ｆ）参照）等の物品に設けて使用することができる。また、動物類や人体に設けることができる。電子機器とは、液晶表示装置、ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。
【０１８７】
本発明の半導体装置９２１０は、プリント基板への実装、表面への貼着、埋め込み等により、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして、各物品に固定される。本発明の半導体装置９２１０は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置９２１０を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置９２１０を設けることにより、検品システム等のシステムの効率化を図ることができる。
【０１８８】
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、検出器（例えば、リーダ／ライタ）３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図１４（Ａ））。品物３２２０が含む半導体装置３２３０に検出器（例えば、リーダ／ライタ）３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、検出器（例えば、リーダ／ライタ）３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図１４（Ｂ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
【０１８９】
次に、本発明の半導体装置を実装した電子機器の一態様について図面を参照して説明する。ここで例示する電子機器は携帯電話機であり、筐体２７００、２７０６、パネル２７０１、ハウジング２７０２、プリント配線基板２７０３、操作ボタン２７０４、バッテリ２７０５を有する（図１５参照）。パネル２７０１はハウジング２７０２に脱着自在に組み込まれ、ハウジング２７０２はプリント配線基板２７０３に嵌着される。ハウジング２７０２はパネル２７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板２７０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、本発明の半導体装置２７１０を用いることができる。プリント配線基板２７０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、記憶回路、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。
【０１９０】
パネル２７０１は、接続フィルム２７０８を介して、プリント配線基板２７０３と接続される。上記のパネル２７０１、ハウジング２７０２、プリント配線基板２７０３は、操作ボタン２７０４やバッテリ２７０５と共に、筐体２７００、２７０６の内部に収納される。パネル２７０１が含む画素領域２７０９は、筐体２７００に設けられた開口窓から視認できるように配置されている。
【０１９１】
上記の通り、本発明の半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体２７００、２７０６内部の限られた空間を有効に利用することができる。
【０１９２】
また、本発明の半導体装置は、外部からの電圧印加により変化する有機化合物層が一対の導電層間に挟まれた単純な構造の記憶素子を有するため、安価な半導体装置を用いた電子機器を提供することができる。また、本発明の半導体装置は高集積化が容易なため、大容量の記憶回路を有する半導体装置を用いた電子機器を提供することができる。
【０１９３】
また、本発明の半導体装置が有する半導体装置は、外部からの電圧印加によりデータの書き込みを行うものであり、不揮発性であって、データの追記が可能であることを特徴とする。上記特徴により、書き換えによる偽造を防止することができ、新たなデータを追加して書き込むことができる。従って、高機能化と高付加価値化を実現した半導体装置を用いた電子機器を提供することができる。
【０１９４】
なお、筐体２７００、２７０６は、携帯電話機の外観形状を一例として示したものであり、本実施例に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。
【図面の簡単な説明】
【０１９５】
【図１】本発明の半導体装置を説明する上面図及び断面図である。
【図２】本発明の半導体装置の作製工程を説明する断面図である。
【図３】本発明の半導体装置の作製工程を説明する断面図である。
【図４】本発明の半導体装置を説明する上面図及び断面図である。
【図５】本発明の半導体装置の作製工程を説明する断面図である。
【図６】本発明の半導体装置を説明する上面図及び断面図である。
【図７】本発明の半導体装置の作製工程を説明する断面図である。
【図８】本発明の半導体装置を説明する図である。
【図９】本発明の半導体装置を説明する上面図及び断面図である。
【図１０】本発明の半導体装置を説明する図である。
【図１１】本発明の半導体装置を説明する図である。
【図１２】本発明の半導体装置を説明する上面図及び断面図である。
【図１３】本発明の半導体装置の応用例を示す図である。
【図１４】本発明の半導体装置の応用例を示す図である。
【図１５】本発明の半導体装置の応用例を示す図である。
【図１６】本発明に適用可能なトランジスタの構造を示す図である。
【図１７】本発明の半導体装置を説明する上面図である。
【図１８】従来の半導体装置を説明する上面図である。
【図１９】本発明及び従来の半導体装置を説明する断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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