(57)【特許請求の範囲】
【請求項１】
複数のダイパッド並びに複数のリードフレームが選択的に配置された支持基板と、
前記複数のダイパッドの何れかのダイパッド上に搭載された少なくとも一つの第１の半導体素子と、
他のダイパッド上に搭載され、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子と、
前記支持基板の主面に対向するように配置され、厚さが１０μｍ〜５０μｍであって有機絶縁樹脂により構成される配線支持基材と、
前記配線支持基材に支持された、第１の導電膜並びに第２の導電膜と、
前記第１の導電膜に導通すると共に、前記複数のリードフレームの何れかのリードフレームに導通する第１の半田層と、
前記第１の導電膜に導通すると共に、前記第１の半導体素子の主電極に導通する第２の半田層と、
前記第２の導電膜に導通すると共に、他のリードフレームに導通する第３の半田層と、
前記第２の導電膜に導通すると共に、前記第１の半導体素子の制御用電極に導通する第４の半田層と、
前記ダイパッドと前記第１の半導体素子の他の主電極とを接合する第５の半田層と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１の導電膜及び前記第２の導電膜は、
前記配線支持基材の前記支持基板の前記主面と対向する面の反対側の主面にそれぞれ配置され、
前記配線支持基材の前記第１の導電膜及び前記第２の導電膜の配置箇所にそれぞれ形成された貫通孔を通じて、前記第１の半田層及び前記第２の半田層と当接する、
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の半導体素子の電極と、更に他のリードフレームとがワイヤにて電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２の半導体素子の電極と、更に他のリードフレームとが前記配線支持基材に支持された第３の導電膜を通じて電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第３の導電膜に導通すると共に、更に他のリードフレームに導通する第６の半田層と、
前記第３の導電膜に導通すると共に、前記第２の半導体素子の前記電極に導通する第７の半田層と、を備えたことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１の導電膜、前記第２の導電膜並びに前記第３の導電膜が前記配線支持基材の主面に選択的に配置させた金属膜であることを特徴とする請求項１，４，５のいずれか一項に記載の半導体装置。
【請求項７】
前記金属膜の材質が銅を主たる成分により構成されていることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１の半田層並びに前記第２の半田層が前記配線支持基材を貫通し、前記第１の導電膜に導通していることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記第３の半田層並びに第４の半田層が前記配線支持基材を貫通し、前記第２の導電膜に導通していることを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記第６の半田層並びに前記第７の半田層が前記配線支持基材を貫通し、前記第３の導電膜に導通していることを特徴とする請求項５記載の半導体装置。
【請求項１１】
前記配線支持基材の材質が、ポリイミド樹脂、液晶ポリマ樹脂、エポキシ樹脂、ガラス−エポキシ樹脂、ビスマレイミドトリアジン樹脂、ガラス−ビスマレイミドトリアジン樹脂、ポリエチレンテレフタレート樹脂、ポリフェニレンエーテル樹脂の少なくとも一つを含む有機材であることを特徴とする請求項１，６，８，９，１０の何れか一項に記載の半導体装置。
【請求項１２】
前記支持基板の端部に、前記複数のダイパッドまたは前記複数のリードフレームに導通する電極端子が延出され、前記電極端子に、棒状の入出力端子が電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項１３】
複数のダイパッド並びに複数のリードフレームが選択的に配置された支持基板を準備する工程と、
前記複数のダイパッドの何れかのダイパッド上に、少なくとも一つの第２の半導体素子を搭載する工程と、
第１の導電膜並びに第２の導電膜を支持し、前記第１の導電膜に第１の主電極、並びに前記第２の導電膜に制御用電極が電気的に接続された少なくとも一つの第１の半導体素子を配置し、厚さが１０μｍ〜５０μｍであって有機絶縁樹脂により構成される配線支持基材を、前記第１の半導体素子の第２の主電極と他のダイパッドとが衝合するように、前記支持基板に対向させる工程と、
前記第２の主電極と前記他のダイパッドとを第１の半田層を介して接合すると共に、前記第１の導電膜と前記複数のリードフレームの何れかのリードフレームとを第２の半田層を介して電気的に接続し、前記第２の導電膜と他のリードフレームとを第３の半田層を介して電気的に接続する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１４】
前記配線支持基材を前記支持基板に対向させる前に、前記ダイパッド上に搭載された前記第２の半導体素子の電極と、更に他のリードフレームとをワイヤにて電気的に接続することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記支持基板を準備する前または後に、
前記第１の導電膜並びに前記第２の導電膜を前記配線支持基材上に選択的に配置する工程と、
前記第１の導電膜並びに前記第２の導電膜が配置された領域の前記配線支持基材内に、複数の貫通孔を形成する工程と、
前記第１の導電膜並びに前記第２の導電膜が配置された前記配線支持基材の第１の主面とは反対側の第２の主面上に、前記第１の半導体素子を配置し、前記第１の主電極と前記第１の導電膜、並びに前記制御用電極と前記第２の導電膜とを、少なくとも一つの貫通孔を通して、電気的に接続する工程と、
を有することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１６】
前記第１の主電極と前記第１の導電膜とを、前記複数の貫通孔の何れかの貫通孔内に充填した第４の半田層を介して電気的に接続し、
前記制御用電極と前記第２の導電膜とを、他の貫通孔内に充填した第５の半田層を介して電気的に接続することを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記第１の導電膜と前記リードフレームとを電気的に接続し、前記第２の導電膜と前記他のリードフレームとを電気的に接続する前に、前記配線支持基材の第２の主面側に、前記第１の導電膜または前記第２の導電膜と導通する少なくとも一つの半田ボールを形成することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１８】
電気的な接続を完了させた後、前記支持基板、前記第１の半導体素子、前記第２の半導体素子、前記第１の導電膜並びに前記第２の導電膜が配置された前記配線支持基材の少なくとも一つを樹脂により封止することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１９】
前記封止後、前記複数のダイパッドまたは前記複数のリードフレームに導通し、前記支持基板の主面の端に配置された電極端子に、入出力端子を電気的に接続することを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記支持基板が複数個連続した状態にあり、前記封止後、連続した前記支持基板、前記配線支持基材並びに前記樹脂を分割することを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２１】
複数のダイパッド並びに複数のリードフレームが選択的に配置された支持基板を準備する工程と、
第１の導電膜、第２の導電膜並びに第３の導電膜を支持し、前記第１の導電膜に第１の主電極、並びに前記第２の導電膜に制御用電極が電気的に接続された少なくとも一つの第１の半導体素子と、前記第３の導電膜に電極が電気的に接続された少なくとも一つの第２の半導体素子とを配置し、厚さが１０μｍ〜５０μｍであって有機絶縁樹脂により構成される配線支持基材を、前記第１の半導体素子の第２の主電極と前記複数のダイパッドの何れかのダイパッドと、前記第２の半導体素子と他のダイパッドと、が衝合するように、前記支持基板に対向させる工程と、
前記第２の主電極と前記ダイパッド、並びに前記第２の半導体素子と前記他のダイパッドとを第１の半田層を介して接合すると共に、前記第１の導電膜と前記複数のリードフレームの何れかのリードフレームとを第２の半田層を介して電気的に接続し、前記第２の導電膜と他のリードフレームとを第３の半田層を介して電気的に接続し、前記第３の導電膜と更に他のリードフレームとを第４の半田層を介して電気的に接続する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２２】
前記支持基板を準備する前または後に、
前記第１の導電膜、前記第２の導電膜並びに前記第３の導電膜を前記配線支持基材に選択的に配置する工程と、
前記第１の導電膜、前記第２の導電膜並びに前記第３の導電膜が配置された領域の前記配線支持基材内に、複数の貫通孔を形成する工程と、
前記第１の導電膜並びに前記第２の導電膜が配置された前記配線支持基材の第１の主面とは反対側の第２の主面上に、前記第１の半導体素子を配置し、前記第１の主電極と前記第１の導電膜、並びに前記制御用電極と前記第２の導電膜とを、少なくとも一つの貫通孔を通して、電気的に接続すると共に、
前記第３の導電膜が配置された前記配線支持基材の前記第１の主面とは反対側の前記第２の主面上に、前記第２の半導体素子を配置し、前記第２の半導体素子の電極と前記第３の導電膜とを前記複数の貫通孔を通して、電気的に接続する工程と、
を有することを特徴とする請求項２１記載の半導体装置の製造方法。
【請求項２３】
前記第１の主電極と前記第１の導電膜とを、前記複数の貫通孔の何れかの貫通孔内に充填した第５の半田層を介して電気的に接続し、
前記制御用電極と前記第２の導電膜とを、他の貫通孔内に充填した第６の半田層を介して電気的に接続し、
前記第２の半導体素子の電極と前記第３の導電膜とを、更に他の貫通孔内に充填した第７の導電層を介して電気的に接続することを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２４】
前記第１の導電膜と前記リードフレームとを電気的に接続し、前記第２の導電膜と前記他のリードフレームとを電気的に接続し、前記第３の導電膜と更に他のリードフレームとを電気的に接続する前に、前記配線支持基材の第２の主面側に、前記第１の導電膜または前記第２の導電膜または前記第３の導電膜と導通する少なくとも一つの半田ボールを形成することを特徴とする請求項２１記載の半導体装置の製造方法。
【請求項２５】
電気的な接続を完了させた後、前記支持基板、前記第１の半導体素子、前記第２の半導体素子、前記第１の導電膜、前記第２の導電膜並びに前記第３の導電膜が配置された前記配線支持基材の少なくとも一つを樹脂により封止することを特徴とする請求項２１記載の半導体装置の製造方法。
【請求項２６】
前記封止後、前記複数のダイパッドまたは前記複数のリードフレームに導通し、前記支持基板の前記主面の端に配置された電極端子に、入出力端子を電気的に接続することを特徴とする請求項２５記載の半導体装置の製造方法。
【請求項２７】
前記支持基板が複数個連続した状態にあり、前記封止後、連続した前記支持基板、前記配線支持基材並びに前記樹脂を分割することを特徴とする請求項２５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及び半導体装置の製造方法に関し、特に複数の半導体素子を搭載したマルチチップモジュール型の半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
薄型テレビや携帯電話の小型・軽量化を実現させている要素技術の一つとして、マルチチップモジュールがある。
マルチチップモジュールは、複数の半導体素子を１つのパッケージ内に封入し、夫々の半導体素子間を配線により接続した構成をなし、システム性能の向上を図ることを特徴としている。
【０００３】
中でも、パワー半導体素子や、制御用ＩＣを、同じ支持基板上に２次元的に配置し、これらの素子間をボンディングワイヤで配線接続したマルチチップパワーデバイスが注目されている（例えば、特許文献１参照）。
【特許文献１】特開２００３−２１８３０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記の先行例で開示されたデバイスに於いては、複数の素子間や、素子と配線間とを多数のボンディングワイヤにて接続している部分がある。
このようなボンディングワイヤ配線には、多大な時間を要し、当該デバイスの生産性が向上しないという問題点があった。
【０００５】
本発明はこのような点に鑑みてなされたものであり、生産性の高い半導体装置（マルチチップパワーデバイス）及び当該半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様では上記課題を解決するために、複数のダイパッド並びに複数のリードフレームが選択的に配置された支持基板と、前記複数のダイパッドの何れかのダイパッド上に搭載された少なくとも一つの第１の半導体素子と、他のダイパッド上に搭載され、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子と、前記支持基板の主面に対向するように配置され、厚さが１０μｍ〜５０μｍであって有機絶縁樹脂により構成される配線支持基材と、前記配線支持基材に支持された、第１の導電膜並びに第２の導電膜と、前記第１の導電膜に導通すると共に、前記複数のリードフレームの何れかのリードフレームに導通する第１の半田層と、前記第１の導電膜に導通すると共に、前記第１の半導体素子の主電極に導通する第２の半田層と、前記第２の導電膜に導通すると共に、他のリードフレームに導通する第３の半田層と、前記第２の導電膜に導通すると共に、前記第１の半導体素子の制御用電極に導通する第４の半田層と、前記ダイパッドと前記第１の半導体素子の他の主電極とを接合する第５の半田層と、を備えたことを特徴とする半導体装置が提供される。
【０００７】
また、上記の半導体装置を製造するために、本発明の一態様では、複数のダイパッド並びに複数のリードフレームが選択的に配置された支持基板を準備する工程と、前記複数のダイパッドの何れかのダイパッド上に、少なくとも一つの第２の半導体素子を搭載する工程と、第１の導電膜並びに第２の導電膜を支持し、前記第１の導電膜に第１の主電極、並びに前記第２の導電膜に制御用電極が電気的に接続された少なくとも一つの第１の半導体素子を配置し、厚さが１０μｍ〜５０μｍであって有機絶縁樹脂により構成される配線支持基材を、前記第１の半導体素子の第２の主電極と他のダイパッドとが衝合するように、前記支持基板に対向させる工程と、前記第２の主電極と前記他のダイパッドとを第１の半田層を介して接合すると共に、前記第１の導電膜と前記複数のリードフレームの何れかのリードフレームとを第２の半田層を介して電気的に接続し、前記第２の導電膜と他のリードフレームとを第３の半田層を介して電気的に接続する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【０００８】
また、上記の半導体装置を製造するために、本発明の一態様では、複数のダイパッド並びに複数のリードフレームが選択的に配置された支持基板を準備する工程と、第１の導電膜、第２の導電膜並びに第３の導電膜を支持し、前記第１の導電膜に第１の主電極、並びに前記第２の導電膜に制御用電極が電気的に接続された少なくとも一つの第１の半導体素子と、前記第３の導電膜に電極が電気的に接続された少なくとも一つの第２の半導体素子とを配置し、厚さが１０μｍ〜５０μｍであって有機絶縁樹脂により構成される配線支持基材を、前記第１の半導体素子の第２の主電極と前記複数のダイパッドの何れかのダイパッドと、前記第２の半導体素子と他のダイパッドと、が衝合するように、前記支持基板に対向させる工程と、前記第２の主電極と前記ダイパッド、並びに前記第２の半導体素子と前記他のダイパッドとを第１の半田層を介して接合すると共に、前記第１の導電膜と前記複数のリードフレームの何れかのリードフレームとを第２の半田層を介して電気的に接続し、前記第２の導電膜と他のリードフレームとを第３の半田層を介して電気的に接続し、前記第３の導電膜と更に他のリードフレームとを第４の半田層を介して電気的に接続する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、生産性の高い半導体装置を実現することができる。更に、薄型化・小型化形状の半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
＜第１の実施の形態＞
図１は第１の実施の形態に係る半導体装置の要部図である。ここで、図（Ａ）には、第１の実施の形態に係る半導体装置１の上面が示され、図（Ｂ）には、図（Ａ）のａ−ｂ位置に於ける半導体装置１の断面が示されている。
【００１１】
図示するように、半導体装置１は、パターニングされた支持基板（リードフレーム基板）１０を基体としている。そして、当該支持基板１０の所定の位置には、接着部材を介して、半導体素子２０，２１，２２が搭載されている。
【００１２】
ここで、半導体素子２０，２１は、その上方に、平板状の配線支持基材（ベースフィルム）３０（後述）が配置されている都合上、支持基板１０と配線支持基材３０との間隙に位置し、図（Ａ）では、それらの透視外形が矩形状の点線で示されている。また、半導体素子２２は、配線支持基材３０中央に設けられた貫通孔３０ａから、その上面が表出している。このような貫通孔３０ａを設けることにより、半導体素子２２に接続された金属ワイヤ（ボンディングワイヤ）２３がループ形状を有していても、金属ワイヤ２３と配線支持基材３０とが接触しない形態になる。
【００１３】
また、上述した半導体素子（第１の半導体素子）２０，２１に於いては、例えば、縦型のパワー半導体素子が適用される。具体的には、素子の一方の主面（上面側）に、主電極（例えば、ソース電極）と制御電極（ゲート電極）を配設し、他方の主面（下面側）に他の主電極（例えば、ドレイン電極）を配設したパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）素子が該当する。
【００１４】
或いは、当該パワーＭＯＳＦＥＴに代わる素子として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子を用いてもよい。
また、半導体素子２０，２１の間に位置する半導体素子（第２の半導体素子）２２は、制御用ＩＣチップであり、当該半導体素子２２は、半導体素子２０，２１の少なくとも何れかのスイッチング制御等をする。
【００１５】
尚、半導体装置１に搭載する半導体素子の数に於いては、特に上記の数に限定されているものではない。即ち、少なくとも一つの半導体素子（例えば、パワーＭＯＳＦＥＴまたはＩＧＢＴ素子）と、当該パワー半導体素子を制御する少なくとも一つの制御ＩＣチップが支持基板１０上に配置されていればよい。
【００１６】
また、半導体装置１にあっては、支持基板１０自体がリードフレームで構成された配線パターンを形成し（後述）、これらの配線が主回路、信号回路、電源用回路等に組み込まれる。このような支持基板１０は、例えば、銅（Ｃｕ）を主たる成分により構成されている。
【００１７】
また、半導体装置１にあっては、支持基板１０の主面に対向するように、半導体素子２０，２１の上方に、所定の形状に加工された配線支持基材３０を配置している。そして、当該配線支持基材３０の主面と、支持基板１０の主面とは、平行状態にある。
【００１８】
このような配線支持基材３０は、例えば、ポリイミド樹脂（ＰＩ）、液晶ポリマ樹脂（ＬＣＰ）、エポキシ樹脂（ＥＰ）、ガラス−エポキシ樹脂、ビスマレイミドトリアジン樹脂（ＢＴ）、ガラス−ビスマレイミドトリアジン樹脂、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリフェニレンエーテル樹脂（ＰＰＥ）の少なくとも一つを含む有機絶縁樹脂から構成されている。このような有機絶縁樹脂を主材とする配線支持基材３０は、その主面に於いて歪曲可能であり、フレキシブルな配線支持基材として機能する。
【００１９】
また、配線支持基材３０の厚みは、１０〜５０μｍである。その理由は、１０μｍより、小なる厚みでは、機械的強度や絶縁性が低下し、５０μｍより大なる厚みでは、半導体装置の小型化・薄型化を目的とした、本発明の課題に反するからである。
【００２０】
また、半導体装置１にあっては、当該配線支持基材３０上に、導電性金属膜（金属膜）４１，４２で構成された配線パターンを複数個、選択的に固着・配置している。例えば、導電性金属膜４１に於いては、その平面形状を矩形状とし、導電性金属膜４２に於いては、その平面形状をＴ字状としている。尚、このような平面形状は、特に上記のような形状に限ることはない。例えば、導電性金属膜４１の平面形状がＴ字状で、導電性金属膜４２の平面形状が矩形状であってもよい。そして、導電性金属膜４１を通じて、半導体素子２０，２１の主電極（ソース電極）と、支持基板１０とが電気的に接続されている。また、導電性金属膜４２を通じて、半導体素子２０，２１の制御電極と支持基板１０とが電気的に接続されている。
【００２１】
また、このような導電性金属膜４１，４２は、例えば、銅を主たる成分により構成され、エポキシ系樹脂またはシリコン系樹脂を含む接着部材（図示しない）を介し、配線支持基材３０上に固着されている。また、その厚みは、２５〜５００μｍである。そして、導電性金属膜４１には、導電層である半田層４１ａ，４１ｂが導通した形態をなし（図（Ｂ）参照）、導電性金属膜４２には、同じく導電層である半田層４２ａ，４２ｂが導通している。
【００２２】
これらの導電性金属膜４１，４２、半田層４１ａ，４１ｂ，４２ａ，４２ｂの配置により、半導体素子２０，２１に設けられた電極と、支持基板１０を構成するリードフレームとが、当該導電性金属膜４１，４２を通じて、電気的に接続されている。
【００２３】
また、半導体素子２２に於いては、上述した如く、金属ワイヤ２３を介して、リードフレームとの電気的な接続が確保されている。
尚、半導体素子２０，２１を、支持基板１０上に搭載する接着部材としては、鉛フリー半田（例えば、錫（Ｓｎ）−銀（Ａｇ）系半田）を含む半田材が適用される。
【００２４】
更に、半導体装置１にあっては、夫々の支持基板１０の端部まで電極端子１０ｐを延出し、更に、これらの電極端子１０ｐに、棒状の入出力端子５０（材質は銅）を半田付けにて電気的に接続している。
【００２５】
そして、支持基板１０、支持基板１０上に搭載された半導体素子２０，２１，２２、配線支持基材３０並びに導電性金属膜４１，４２等は、エポキシ系の樹脂６０により完全に封止されている。
【００２６】
尚、図（Ａ）に於いては、半導体装置１の内部の構造を明確にするために、樹脂６０の外枠を破線で表示している。
このような実施の形態により、半導体装置１は、コンパクト形状且つ低価格のマルチチップパワーデバイスとして機能する。
【００２７】
続いて、図１に示す半導体装置１の構造をより深く理解するために、半導体装置１の断面模式図を用いて、当該半導体装置１の構造を説明する。
尚、以下に示す全ての図に於いては、図１と同一の部材には、同一の符号を付し、その説明の詳細については省略する。
【００２８】
図２は第１の実施の形態に係る半導体装置の要部断面模式図である。この図２には、入出力端子５０等は、特に表示せず、半導体装置１の特徴的な形態を拡大させた図が示されている。また、この図２に示す素子としては、半導体素子２０，２２のみが示されている。
【００２９】
上述したように、半導体装置１にあっては、支持基板１０を基体としている。この支持基板１０は、パターン形成された複数のリードフレーム１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅを有している。このようなリードフレーム１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅは、他の配線等を通じて、上述した入出力端子５０との電気的接続が確保されている。
【００３０】
また、半導体装置１にあっては、リードフレーム１０ａ（ダイパッド部）上に、鉛フリーの半田層１１を介し半導体素子２０を実装している。従って、半導体素子２０のドレイン電極とリードフレーム１０ａとが、半田層１１を介して電気的に接続されている。
【００３１】
また、制御用ＩＣチップである半導体素子２２は、接着部材１２を介し、リードフレーム（ダイパッド部）１０ｄ上に搭載されている。そして、半導体素子２２の電極パッド２２ｐと、リードフレーム１０ｃ，１０ｅとは、金（Ａｕ）製の金属ワイヤ２３を介して、電気的に接続されている。
【００３２】
また、半導体装置１にあっては、支持基板１０、半導体素子２０の上方に、上述した配線支持基材３０を配置している。
そして、配線支持基材３０の上面に、導電性金属膜４１，４２が固着・配設されている（導電性金属膜４２については、図２では不図示）。
【００３３】
また、導電性金属膜４１が配置されている配線支持基材３０の主面とは反対側の主面に、半田層４１ａ，４１ｂが配設されている。
そして、半田層４１ａの一方の端は、配線支持基材３０内に設けられた貫通孔（ビアホール）３０ｔａを通じて、導電性金属膜４１に接合している。また、半田層４１ａのもう一方の端は、リードフレーム１０ｂに接合している。従って、導電性金属膜４１とリードフレーム１０ｂとは、半田層４１ａを通じて、電気的に接続されている。
【００３４】
また、半田層４１ｂに於いては、その一方の端が配線支持基材３０内に設けられた貫通孔（ビアホール）３０ｔｂを通じて、導電性金属膜４１に接合している。また、半田層４１ｂのもう一方の端は、半導体素子２０の主電極（ソース電極）に導通する電極パッド２０ｅに接合している。従って、導電性金属膜４１と半導体素子２０の主電極（ソース電極）とは、半田層４１ｂを通じて、電気的に接続されている。
【００３５】
このような導電性金属膜４１、半田層４１ａ，４１ｂの配置により、半導体素子２０に設けられた電極パッド２０ｅと、半導体素子２０に隣接するリードフレーム１０ｂとが、電気的に接続されている。
【００３６】
また、半導体装置１にあっては、半田層４１ａの体積または高さを調節することにより導電性金属膜４１と支持基板１０とが平行状態になる。
また、導電性金属膜４１が半田層４１ａ，４１ｂと当接する接触面には、鍍金膜を形成させてもよい（図示しない）。例えば、当該接触面に、その下層からニッケル（Ｎｉ）膜、金（Ａｕ）膜、またはニッケル（Ｎｉ）膜、錫（Ｓｎ）膜の順に、鍍金膜を形成させてもよい。
【００３７】
＜第１の実施の形態の製造方法＞
次に、半導体装置１の製造方法について説明する。
図３乃至図１３は第１の実施の形態の半導体装置の製造工程を説明する要部図である。
【００３８】
先ず、図３に示すように、複数の導電性金属膜、貫通孔等が配置された配線支持基材３０を準備する。ここで、図（Ａ）には、配線支持基材３０の主面（裏面側）が示され、図（Ｂ）には、図（Ａ）のａ−ｂ位置に於ける断面が示されている。
【００３９】
図示するように、帯状の配線支持基材３０を準備した後、当該配線支持基材３０の主面に、上述した導電性金属膜４１，４２を複数個、選択的に固着・配置する。ここで、図（Ａ）では、配線支持基材３０の裏面側が示されている都合上、導電性金属膜４１，４２の外周を投影させた形状が点線で示されている。
【００４０】
このような導電性金属膜４１，４２は、銅（Ｃｕ）を主たる成分とする金属箔を、例えば、ラミネート法により配線支持基材３０の裏面側に固着させた後、ドライ式またはウェット式のエッチング処理により、形成させる。
【００４１】
尚、導電性金属膜４１，４２と配線支持基材３０とを接合させる接着部材としては、エポキシ系またはシリコン系樹脂を含む接着材を用いる。
続いて、導電性金属膜４１，４２を配置させた領域の配線支持基材３０の反対側の配線支持基材３０の主面に、レーザー光を照射し、配線支持基材３０内を貫通する貫通孔（ビアホール）３０ｔａ，３０ｔｂを複数個、選択的に形成する。ここで、形成した貫通孔３０ｔａ，３０ｔｂの径は異なり、例えば、貫通孔３０ｔａは、貫通孔３０ｔｂより大なる径を有している。また、導電性金属膜４１を配置させた配線支持基材３０の反対側の配線支持基材３０には、小径の貫通孔３０ｔｂを格子状（例えば、３行３列）に複数個、形成する。尚、このような貫通孔形成は、上述したレーザー加工のほか、ドリル加工にて実施してもよい。
【００４２】
このような貫通孔３０ｔａ，３０ｔｂの形成により、配線支持基材３０の裏面側から導電性金属膜４１，４２の主面の一部が表出することになる。
更に、貫通孔３０ｔａ，３０ｔｂが形成されていない配線支持基材３０の主面には、同様にレーザー加工にて、貫通孔３０ａを形成する。この貫通孔３０ａは、上述した半導体素子２１の上面を表出させるためのものである。
【００４３】
また、貫通孔３０ａとは別に、配線支持基材３０には、貫通孔３０ｈを形成する。この貫通孔３０ｈは、後述する位置合わせ用のピンを挿通させるためのものである。
尚、この段階での配線支持基材３０の形状は、横長に連なった帯状であり、当該連続した配線支持基材３０に、上述した貫通孔３０ａ，３０ｈ，３０ｔａ，３０ｔｂのパターンが周期的に形成されている。
【００４４】
次に、配線支持基材３０に設けた貫通孔３０ｔａ，３０ｔｂ内に、上述した鉛フリーの半田材を、ディッピング法、印刷法、鍍金等のいずれかの手段により、充填する。特に、貫通孔３０ｔａに於いては、半田材が漏出または突出する程度に、過剰に充填する。続いて、当該半田材に、リフロー処理を施す（図示しない）。
【００４５】
このようなリフロー処理により、図４に示す如く、導電性金属膜４１，４２に導通する複数の半田ボール４１ａｂ，４２ａｂ並びに半田層（ビア）４１ｂｖ，４２ｂｖが形成する。ここで、半田ボール４１ａｂ，４２ａｂ並びに半田層４１ｂｖ，４２ｂｖは、後述するように導電層になる。また、半田ボール４１ａｂ，４２ａｂの径は、例えば、半導体素子２０，２１の厚み程度とする。このようなボール径は、貫通孔３０ｔａの口径、貫通孔３０ｔａへ供給する半田材の供給量等を調整することにより、半導体素子２０，２１の厚み程度に調整される。
【００４６】
尚、この段階で作製した配線支持基材３０、貫通孔３０ａ，３０ｈ，３０ｔａ，３０ｔｂ、導電性金属膜４１，４２、半田ボール４１ａｂ，４２ａｂ並びに半田層４１ｂｖ，４２ｂｖを含む基板を、以下、配線基板３１と称する。
【００４７】
尚、このような半田ボール４１ａｂ，４２ａｂを配線基板３１に配設した理由については後述する。
次に、図５に示すように、半導体素子２０，２１を配線基板３１に固着・配置する。
【００４８】
例えば、半導体素子２０，２１を配線支持基材３０の所定の箇所に位置させ、半導体素子２０，２１の上面に配置されたソース電極に導通する電極パッド２０ｅ，２１ｅ、制御電極に導通する電極パッド２０ｇ，２１ｇの夫々を、図４に示す半田層４１ｂｖ，４２ｂｖに接触させた後、例えば、２６０℃、１０秒のリフロー処理を施す。これにより、図５に示す如く、電極パッド２０ｅ，２１ｅと導電性金属膜４１とが、半田層４１ｂを介して、電気的に接続される。更に、電極パッド２０ｇ，２１ｇと導電性金属膜４２とが、半田層４２ｂを介して、電気的に接続される。
【００４９】
次に、図６に示すように、支持基板１０が連続した基板を準備する。図示する如く、各支持基板１０には、リードフレームで構成された配線パターンが選択的に形成されている。
【００５０】
例えば、支持基板１０内には、半導体素子２０，２１，２２をマウントするためのダイパッド部２０ｄ，２１ｄ，２２ｄが設けられている。また、ダイパッド部２０ｄ，２１ｄ，２２ｄが配置された領域以外に、複数のリードフレームがパターン形成されている。
【００５１】
尚、当該ダイパッド部２０ｄは、図２に示すリードフレーム１０ａに対応し、ダイパッド部２２ｄは、リードフレーム１０ｄに対応している。
そして、夫々のダイパッド部２０ｄ，２１ｄ，２２ｄ、上記リードフレームからは、更に支持基板１０の端部まで、外部接続用の電極端子１０ｐが横一列になって延出されている。これらの電極端子１０ｐは、ダイパッド部２０ｄ，２１ｄ，２２ｄ、または、上記リードフレームに導通している。
【００５２】
更に、支持基板１０に於いては、これらの電極端子１０ｐ間を中継するために、ダイバ１０Ｄが電極端子１０ｐの中途に設けられている。
このような支持基板１０の形態により、各リードフレームが架渡し材の機能を有し、支持基板１０自体の機械的強度（曲げ剛性）を向上させている。これにより、後述する支持基板１０上で行う素子のマウント、ワイヤボンディング、リフロー並びに樹脂封止等の工程に於いて、支持基板１０の反り、位置ずれ等を未然に防止することかできる。
【００５３】
尚、位置合わせ用のピンを備えた支持台上に、連続した支持基板１０を載置・嵌合させるために、連続した支持基板１０の中間位置には、予め、貫通孔１０ｈを形成させておく。
【００５４】
また、連続した支持基板１０に於いては、横長に連続したタイプのものではなく、必要に応じて、縦・横方向に連続するマトリクス状の支持基板１０を用いてもよい。
また、後述する樹脂封止装置に設置された金型の容量により、必要に応じて、連続する基板の個数を調節してもよい。
【００５５】
そして、支持基板１０のダイパッド部２２ｄの素子搭載領域（図中のダイパッド部２２ｄの破線で示す領域）に、エポキシ系またはシリコン系の接着部材を塗布する（図示しない）。尚、当該接着部材に代えて、半田材を用いてもよい。
【００５６】
次に、図７に示すように、半導体素子２２を支持基板１０上に搭載（マウント）し、支持基板１０上に、半導体素子２２を固着する。更に、半導体素子２２に配設された電極と、半導体素子２１の周辺に位置するリードフレーム（支持基板１０）とを、金製の金属ワイヤ２３にて導通させる（ワイヤボンディング完了）。
【００５７】
次に、図８に示すように、位置あわせ用のピン７０ｐを複数個、立設させた支持台７０を準備する。続いて、支持基板１０を支持台７０上に対向させ、ピン７０ｐの上方に、支持基板１０の貫通孔１０ｈが位置するように、支持基板１０の位置合わせをする。そして、ピン７０ｐが貫通孔１０ｈに嵌合するように、支持基板１０を支持台７０に対し、降下せしめる。
【００５８】
尚、上述した半導体素子２２の支持基板１０へのマウント並びにワイヤボンディングは、支持台７０に、支持基板１０を載置した後に実施してもよい。
次に、図９に示すように、支持基板１０上を支持台７０上に載置した後、支持基板１０上のダイパッド部２０ｄ，２１ｄの素子搭載領域（図７中のダイパッド部２０ｄ，２１ｄの破線で示す領域）に、ディスペンス法にてペースト状の半田材１１ａを配置する。尚、当該半田材１１ａの配置は、図６乃至８で示す何れかの製造工程中に実施してもよい。
【００５９】
続いて、半導体素子２０，２１を装着した配線基板３１を、支持基板１０を載置した支持台７０上に対向させる。続いて、ピン７０ｐの上方に、配線基板３１の貫通孔３０ｈが位置するように、配線基板３１の位置合わせをする。そして、ピン７０ｐが貫通孔３０ｈに嵌合するように、配線基板３１を支持台７０に対し、降下せしめる。
【００６０】
降下させた後には、半導体素子２０，２１のドレイン電極と、ダイパッド部２０ｄ，２１ｄとが半田材１１ａを介して衝合し、支持基板１０と配線基板３１とが対向する（図示しない）。そして、半導体素子２０，２１を装着した配線基板３１を、支持基板１０上に載置した状態を維持し、支持基板１０、配線基板３１等を加熱炉内に設置する（図示しない）。そして、当該支持基板１０、配線基板３１等に、例えば、２６０℃、１０秒のリフロー処理を施す。
【００６１】
この処理により、半田ボール４１ａｂ，４２ａｂ、半田材１１ａが溶融・固化し、図１０に示す如く、導電性金属膜４１，４２と支持基板１０との間に、半田層４１ａ，４２ａが形成する。または、半導体素子２０，２１の下面と支持基板１０との間に、半田層１１が形成する。
【００６２】
また、格子状に配列した半田層４１ｂｖに於いては、上記のリフロー処理により互いに結合する。そして、半導体素子２０，２１の電極パッド２０ｅ，２１ｅ上にて、バルク状の半田層４１ｂが形成される。
【００６３】
また、図１０には、図示されていないが、半田ボール４１ａｂに於いても、隣接する半田ボール４１ａｂ同士が結合し、バルク状の半田層４１ａが形成している。
また、上記のリフロー処理の際には、半導体素子２０，２１の裏面側（ドレイン電極）と、その下地のダイパッド部２０ｄ，２１ｄとが、図２に示す半田層１１を介し、電気的に接続される。
【００６４】
また、図１１には、リフロー後の支持基板１０、配線基板３１を上方から眺めた状態が示されている。この図では、支持基板１０下に位置する支持台７０は、表示されていない。
【００６５】
図示する如く、平板状の配線基板３１に配設された、全ての導電性金属膜４１，４２が半導体素子２０，２１の電極または支持基板１０に接合されているのが分る。
このような方法により、半導体素子２０，２１に配設された夫々の電極（ソース電極）と支持基板１０とが、導電性金属膜４１，４２並びに半田層４１ａ，４１ｂ，４２ａ，４２ｂを通じて一括して電気的に接続される。
【００６６】
特に、半導体素子２０，２１のソース電極と支持基板１０との間には、バルク状の半田層４１ａ，４１ｂ、導電性金属膜４１で構成された通電経路が形成されている。従って、半導体素子２０，２１のソース電極に、導電性金属膜４１並びに半田層４１ａ，４１ｂを経由し、大電流を安定して通電させることができる。
【００６７】
また、半田ボール４１ａｂ，４２ａｂの径を半導体素子２０，２１の厚み程度としている。これにより、リフロー後に於いて、半田層４１ａ，４２ａの高さが半導体素子２０，２１の厚み程度となり、導電性金属膜４１，４２と、支持基板１０とは、平行状態を維持する（図２，１０参照）。
【００６８】
尚、半田層４１ａ，４２ａが支持基板１０と接触する部分の支持基板１０に、半導体素子２０，２１の厚み程度の凸部が形成されている場合には、このような肉厚の半田層４１ａ，４２ａを形成させる必要はない。当該凸部の高さに応じて、半田層４１ａ，４２ａの高さを調整すればよい。
【００６９】
次に、図１２に示すように、支持基板１０等を、樹脂封止装置に備えられた金型（図示しない）内に設置し、支持基板１０、半導体素子２０，２１，２２、配線支持基材３０並びに導電性金属膜４１，４２等の少なくとも一つを樹脂６０により封止する。
【００７０】
尚、このような樹脂封止は、トランスファモールド法、ポッティング法、ディッピング法、キャスティング法、流動浸漬手法のほか、圧縮成形モールド、または印刷成形法の何れか一つの手段にて実施する。また、このような樹脂６０中には、アルミナ（Ａｌ2Ｏ3）や酸化シリコン（ＳｉＯ2）を含む無機フィラーを含浸させてもよい。
【００７１】
そして、ダイバ１０Ｄから更に遠方に突出された電極端子１０ｐ並びにダイバ１０Ｄ自体をカッティングにより除去する（図示しない）。
次に、図１３に示すように、支持基板１０の主面の端部に配設された電極端子１０ｐに、ダイバ５０Ｄにより中継された棒状の入出力端子５０を電気的に接続する。即ち、リフロー処理を施し、電極端子１０ｐに、入出力端子５０の端を半田付けする。
【００７２】
そして、この後に於いては、連続した支持基板１０、配線支持基材３０並びに樹脂６０をダイシングラインＤＬに沿って分割し、個片化を行う。また、ダイバ５０Ｄ自体をカッティングにより除去し（図示しない）、棒状の入出力端子５０を半導体装置に形成させる。尚、上述したダイバ１０Ｄの除去に於いては、当該個片化後に実施してもよい。
【００７３】
このように、本実施の形態に於いては、複数のダイパッド部２０ｄ，２１ｄ，２２ｄ並びに複数のリードフレームが選択的に配置された支持基板１０を準備し、ダイパッド部２２ｄ上に、少なくとも一つの制御用素子を搭載する。
【００７４】
次に、導電性金属膜４１，４２を支持し、導電性金属膜４１にソース電極、並びに導電性金属膜４２に制御用電極が電気的に接続された半導体素子２０，２１を配置する配線支持基材３０を、半導体素子２０，２１のドレイン電極とダイパッド部２０ｄ，２１ｄとが衝合するように、支持基板１０に対向させる。
【００７５】
そして、ドレイン電極とダイパッド部２０ｄ，２１ｄとを接合すると共に、導電性金属膜４１と何れかのリードフレームとを電気的に接続し、導電性金属膜４２と他のリードフレームとを電気的に接続することを特徴としている。
【００７６】
また、支持基板１０を準備する前または後に、導電性金属膜４１，４２を配線支持基材３０上に選択的に配置し、導電性金属膜４１，４２が配置された領域の配線支持基材３０内に、複数の貫通孔３０ｔａ，３０ｔｂを形成する。
【００７７】
そして、導電性金属膜４１，４２が配置された配線支持基材３０の主面とは反対側の主面上に、半導体素子２０，２１を配置し、ソース電極と導電性金属膜４１、並びに制御用電極と導電性金属膜４２とを少なくとも一つの貫通孔３０ｔｂを通して、電気的に接続することを特徴としている。
【００７８】
以上のような製造工程にて、図１に示されるような、半導体装置１（マルチチップモジュール）が形成する。
＜第２の実施の形態＞
図１４は第２の実施の形態に係る半導体装置の要部図である。ここで、図（Ａ）には、第２の実施の形態に係る半導体装置２の上面が示され、図（Ｂ）には、図（Ａ）のａ−ｂ位置に於ける半導体装置２の断面が示されている。
【００７９】
図示するように、半導体装置２は、支持基板（支持基板）１０を基体としている。そして、当該支持基板１０の所定の位置には、接着部材を介して、半導体素子２０，２１，２２が搭載されている。
【００８０】
ここで、半導体素子２０，２１，２２は、その上方に、平板状の配線支持基材３０が配置されている都合上、支持基板１０と配線支持基材３０との間隙に位置し、図（Ａ）では、それらの透視外形が矩形状の点線で示されている。
【００８１】
また、上述した半導体素子２０，２１に於いては、例えば、縦型のパワー半導体素子が適用される。具体的には、素子の一方の主面（上面側）に、主電極（例えば、ソース電極）と制御電極（ゲート電極）を配設し、他方の主面（下面側）に他の主電極（例えば、ドレイン電極）を配設したパワーＭＯＳＦＥＴ素子が該当する。
【００８２】
或いは、当該パワーＭＯＳＦＥＴに代わる素子として、ＩＧＢＴ素子を用いてもよい。
また、半導体素子２０，２１の間に位置する半導体素子２２は、制御用ＩＣチップであり、当該半導体素子２２は、半導体素子２０，２１の少なくとも何れかのスイッチング制御等をする。
【００８３】
尚、半導体装置２に搭載する半導体素子の数に於いては、特に上記の数に限定されているものではない。即ち、少なくとも一つの半導体素子（例えば、パワーＭＯＳＦＥＴまたはＩＧＢＴ素子）と、当該パワー半導体素子を制御する少なくとも一つの制御ＩＣチップが支持基板１０上に配置されていればよい。
【００８４】
また、半導体装置２にあっては、支持基板１０自体がリードフレームで構成された配線パターンを形成し、これらの配線が主回路、信号回路、電源用回路等に組み込まれる。このような支持基板１０は、例えば、銅（Ｃｕ）を主たる成分により構成されている。
【００８５】
また、半導体装置２にあっては、支持基板１０の主面に対向するように、半導体素子２０，２１，２２の上方に、所定の形状に加工された配線支持基材３０を配置している。そして、当該配線支持基材３０の主面と、支持基板１０の主面とは、平行状態にある。
【００８６】
また、半導体装置２にあっては、当該配線支持基材３０上に、導電性金属膜（金属膜）４１，４２，４３で構成された配線を複数個、選択的に固着・配置している。そして、導電性金属膜４１を通じて、半導体素子２０，２１の主電極（ソース電極）と、支持基板１０とが電気的に接続されている。また、導電性金属膜４２を通じて、半導体素子２０，２１の制御電極と支持基板１０とが電気的に接続されている。更に、導電性金属膜４３を通じて、半導体素子２２の電極と支持基板１０とが電気的に接続されている。
【００８７】
また、このような導電性金属膜４１，４２，４３は、例えば、銅を主たる成分により構成され、エポキシ系樹脂またはシリコン系樹脂を含む接着部材（図示しない）を介し、配線支持基材３０上に固着されている。また、その厚みは、２５〜５００μｍである。そして、導電性金属膜４１には、半田層４１ａ，４１ｂが導通した形態をなし（図（Ｂ）参照）、導電性金属膜４２には、半田層４２ａ，４２ｂが導通している。更に、導電性金属膜４３には、導電層である半田層４３ａ，４３ｂが導通している。
【００８８】
これらの導電性金属膜４１，４２、半田層４１ａ，４１ｂ，４２ａ，４２ｂの配置により、半導体素子２０，２１に設けられた電極と、支持基板１０を構成するリードフレームとが、当該導電性金属膜４１，４２を通じて、電気的に接続されている。
【００８９】
また、導電性金属膜４３、半田層４３ａ，４３ｂの配置により、半導体素子２２に設けられた電極と、支持基板１０を構成するリードフレームとが、当該導電性金属膜４３を通じて、電気的に接続されている。
【００９０】
尚、半導体素子２０，２１を、支持基板１０上に搭載する接着部材としては、鉛フリー半田（例えば、錫（Ｓｎ）−銀（Ａｇ）系半田）を含む半田材が適用される。
更に、半導体装置２にあっては、夫々の支持基板１０の端部まで電極端子１０ｐを延出し、更に、これらの電極端子１０ｐに、棒状の入出力端子５０（材質は銅）を半田付けにて電気的に接続している。
【００９１】
そして、支持基板１０、支持基板１０上に搭載された半導体素子２０，２１，２２、配線支持基材３０並びに導電性金属膜４１，４２，４３等は、エポキシ系の樹脂６０により完全に封止されている。
【００９２】
尚、図（Ａ）に於いては、半導体装置２の内部の構造を明確にするために、樹脂６０の外枠を破線で表示している。
このような実施の形態により、半導体装置２は、コンパクト形状且つ低価格のマルチチップパワーデバイスとして機能する。
【００９３】
続いて、図１４に示す半導体装置２の構造をより深く理解するために、半導体装置２の断面模式図を用いて、当該半導体装置２の構造を説明する。
図１５は第２の実施の形態に係る半導体装置の要部断面模式図である。この図１５には、入出力端子５０等は、特に表示せず、半導体装置２の特徴的な形態を拡大させた図が示されている。また、この図１５に示す素子としては、半導体素子２０，２２のみが示されている。
【００９４】
上述したように、半導体装置２にあっては、支持基板１０を基体としている。この支持基板１０は、パターン形成された複数のリードフレーム１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅを有している。このようなリードフレーム１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅは、他の配線等を通じて、上述した入出力端子５０との電気的接続が確保されている。
【００９５】
また、半導体装置２にあっては、リードフレーム１０ａ（ダイパッド部）上に、鉛フリーの半田層１１を介し半導体素子２０を実装している。従って、半導体素子２０のドレイン電極とリードフレーム１０ａとが、半田層１１を介して電気的に接続されている。
【００９６】
また、制御用ＩＣチップである半導体素子２２は、接着部材１２を介し、リードフレーム（ダイパッド部）１０ｄ上に搭載されている。
また、半導体装置２にあっては、支持基板１０、半導体素子２０の上方に、上述した配線支持基材３０を配置している。
【００９７】
そして、配線支持基材３０の上面に、導電性金属膜４１，４２，４３が固着・配設されている（導電性金属膜４２については、図２では不図示）。
また、導電性金属膜４１，４３が配置されている配線支持基材３０の主面とは反対側の主面に、半田層４１ａ，４１ｂ，４３ａ，４３ｂが配設されている。
【００９８】
そして、半田層４１ａの一方の端は、配線支持基材３０内に設けられた貫通孔（ビアホール）３０ｔａを通じて、導電性金属膜４１に接合している。また、半田層４１ａのもう一方の端は、リードフレーム１０ｂに接合している。従って、導電性金属膜４１とリードフレーム１０ｂとは、半田層４１ａを通じて、電気的に接続されている。
【００９９】
また、半田層４１ｂに於いては、その一方の端が配線支持基材３０内に設けられた貫通孔（ビアホール）３０ｔｂを通じて、導電性金属膜４１に接合している。また、半田層４１ｂのもう一方の端は、半導体素子２０の主電極（ソース電極）に導通する電極パッド２０ｅに接合している。従って、導電性金属膜４１と半導体素子２０の主電極（ソース電極）とは、半田層４１ｂを通じて、電気的に接続されている。
【０１００】
このような導電性金属膜４１、半田層４１ａ，４１ｂの配置により、半導体素子２０に設けられた電極パッド２０ｅと、半導体素子２０に隣接するリードフレーム１０ｂとが、電気的に接続されている。
【０１０１】
また、半田層４３ａの一方の端は、配線支持基材３０内に設けられた他の貫通孔３０ｔａを通じて、導電性金属膜４３に接合している。また、半田層４３ａのもう一方の端は、リードフレーム１０ｃ，１０ｅに接合している。従って、導電性金属膜４３とリードフレーム１０ｃ，１０ｅとは、半田層４３ａを通じて、電気的に接続されている。
【０１０２】
また、半田層４３ｂに於いては、その一方の端が配線支持基材３０内に設けられた他の貫通孔３０ｔｂを通じて、導電性金属膜４３に接合している。また、半田層４３ｂのもう一方の端は、半導体素子２２の電極に導通する電極パッド２２ｐに接合している。従って、導電性金属膜４３と半導体素子２２の電極とは、半田層４３ｂを通じて、電気的に接続されている。
【０１０３】
このような導電性金属膜４３、半田層４３ａ，４３ｂの配置により、半導体素子２２に設けられた電極パッド２２ｐと、半導体素子２２に隣接するリードフレーム１０ｃ，１０ｅとが、電気的に接続されている。
【０１０４】
また、半導体装置２にあっては、半田層４１ａ，４３ａの体積または高さを調節することにより導電性金属膜４１，４３と支持基板１０とが平行状態になる。
また、導電性金属膜４１，４３が半田層４１ａ，４１ｂ，４３ａ，４３ｂと当接する接触面には、鍍金膜を形成させてもよい（図示しない）。例えば、当該接触面に、その下層からニッケル（Ｎｉ）膜、金（Ａｕ）膜、またはニッケル（Ｎｉ）膜、錫（Ｓｎ）膜の順に、鍍金膜を形成させてもよい。
【０１０５】
＜第２の実施の形態の製造方法＞
次に、半導体装置２の製造方法について説明する。
図１６乃至図２２は第２の実施の形態の半導体装置の製造工程を説明する要部図である。
【０１０６】
先ず、図１６に示すように、複数の導電性金属膜、貫通孔等が配置された配線支持基材３０を準備する。ここで、図（Ａ）には、配線支持基材３０の主面（裏面側）が示され、図（Ｂ）には、図（Ａ）のａ−ｂ位置に於ける断面が示されている。
【０１０７】
図示するように、帯状の配線支持基材３０を準備した後、当該配線支持基材３０の主面に、上述した導電性金属膜４１，４２，４３を複数個、選択的に固着・配置する。ここで、図（Ａ）では、配線支持基材３０の裏面側が示されている都合上、導電性金属膜４１，４２，４３の外周を投影させた形状が点線で示されている。
【０１０８】
このような導電性金属膜４１，４２，４３は、銅（Ｃｕ）を主成分とする金属箔を、例えば、ラミネート法により配線支持基材３０の裏面側に固着させた後、ドライ式またはウェット式のエッチング処理により、形成させる。
【０１０９】
尚、導電性金属膜４１，４２，４３と配線支持基材３０とを接合させる接着部材としては、エポキシ系またはシリコン系樹脂を含む接着材を用いる。
続いて、導電性金属膜４１，４２，４３を配置させた領域の配線支持基材３０の反対側の配線支持基材３０の主面に、レーザー光を照射し、配線支持基材３０内を貫通する貫通孔（ビアホール）３０ｔａ，３０ｔｂ，３０ｔｃ，３０ｔｄを複数個、選択的に形成する。ここで、形成した貫通孔３０ｔａ，３０ｔｂ，３０ｔｃ，３０ｔｄの径は異なり、例えば、貫通孔３０ｔａは、貫通孔３０ｔｂより大なる径を有している。また、貫通孔３０ｔｃは、貫通孔３０ｔｄより大なる径を有している。
【０１１０】
尚、導電性金属膜４１を配置させた配線支持基材３０の反対側の配線支持基材３０には、小径である貫通孔３０ｔｂが格子状（例えば、３行３列）に複数個、形成されている。更に、当該部分の配線支持基材３０には、大径である２個の貫通孔３０ｔａが隣接するように形成されている。
【０１１１】
このような貫通孔３０ｔａ，３０ｔｂ，３０ｔｃ，３０ｔｄの形成により、配線支持基材３０の裏面側から導電性金属膜４１，４２，４３の主面の一部が表出することになる。
尚、貫通孔の形成は、上述したレーザー加工のほか、ドリル加工にて実施してもよい。
【０１１２】
また、上述した貫通孔とは別に、配線支持基材３０には、貫通孔３０ｈを形成する。この貫通孔３０ｈは、後述する位置合わせ用のピンを挿通させるためのものである。
尚、この段階での配線支持基材３０の形状は、横長に連なった帯状であり、当該連続した配線支持基材３０に、上述した貫通孔３０ｔａ，３０ｔｂ，３０ｔｃ，３０ｔｄ，３０ｈのパターンが周期的に形成されている。
【０１１３】
次に、配線支持基材３０に設けた貫通孔３０ｔａ，３０ｔｂ，３０ｔｃ，３０ｔｄ内に、上述した鉛フリーの半田材を、ディッピング法、印刷法、鍍金等のいずれかの手段により、充填する。特に、貫通孔３０ｔａ，３０ｔｃに於いては、半田材が漏出または突出する程度に、過剰に充填する。続いて、当該半田材に、リフロー処理を施す（図示しない）。
【０１１４】
このようなリフロー処理により、図１７に示す如く、導電性金属膜４１，４２，４３に導通する複数の半田ボール４１ａｂ，４２ａｂ，４３ａｂ並びに半田層（ビア）４１ｂｖ，４２ｂｖ，４３ｂｖが形成する。ここで、半田ボール４１ａｂ，４２ａｂ，４３ａｂ並びに半田層４１ｂｖ，４２ｂｖ，４３ｂｖは、後述するように導電層になる。また、半田ボール４１ａｂ，４２ａｂの径は、例えば、半導体素子２０，２１の厚み程度とする。また、半田ボール４３ａｂの径は、例えば、半導体素子２２の厚み程度とする。このようなボール径は、貫通孔３０ｔａ，３０ｔｃの口径、貫通孔３０ｔａ，３０ｔｃへ供給する半田材の供給量等を調整することにより、半導体素子２０，２１または半導体素子２２の厚み程度に調整される。
【０１１５】
尚、この段階で作製した配線支持基材３０、貫通孔３０ｔａ，３０ｔｂ，３０ｔｃ，３０ｔｄ、導電性金属膜４１，４２，４３、半田ボール４１ａｂ，４２ａｂ，４３ａｂ並びに半田層４１ｂｖ，４２ｂｖ，４３ｂｖを含む基板を、以下、配線基板３２と称する。
【０１１６】
次に、図１８に示すように、半導体素子２０，２１並びに半導体素子２２を配線基板３２に固着・配置する。
例えば、半導体素子２０，２１の上面に配置されたソース電極に導通する電極パッド２０ｅ，２１ｅ、制御電極に導通する電極パッド２０ｇ，２１ｇの夫々を、図１７に示す半田層４１ｂｖ，４２ｂｖに接触させた後、例えば、２６０℃、１０秒のリフロー処理を施す。これにより、図１８に示す如く、電極パッド２０ｅ，２１ｅと導電性金属膜４１とが、半田層４１ｂを介して、電気的に接続される。更に、電極パッド２０ｇ，２１ｇと導電性金属膜４２とが、半田層４２ｂを介して、電気的に接続される。
【０１１７】
また、半導体素子２２の上面に配置された電極に導通する電極パッド２２ｐを、図１７に示す半田層４３ｂｖに接触させた後、例えば、２６０℃、１０秒のリフロー処理を施す。これにより、図１８に示す如く、電極パッド２２ｐと導電性金属膜４３とが、半田層４３ｂを介して、電気的に接続される。
【０１１８】
尚、この段階での上記２つのリフロー処理に於いては、同時に実施してもよい。
次に、図１９に示すように、支持基板１０が連続した基板を準備する。図示する如く、各支持基板１０には、リードフレームで構成された配線パターンが選択的に形成されている。
【０１１９】
例えば、支持基板１０内には、半導体素子２０，２１，２２をマウントするためのダイパッド部２０ｄ，２１ｄ，２２ｄが設けられている。また、ダイパッド部２０ｄ，２１ｄ，２２ｄが配置された領域以外に、複数のリードフレームがパターン形成されている（図６参照。）。
【０１２０】
尚、連続した支持基板１０に於いては、横長に連続したタイプのものではなく、必要に応じて、縦・横方向に連続したマトリクス状の支持基板１０を用いてもよい。
また、後述する樹脂封止装置に設置された金型の容量により、必要に応じて、連続する基板の個数を調節してもよい。
【０１２１】
次に、図１９に示すように、位置あわせ用のピン７０ｐを複数個、立設させた支持台７０を準備する。続いて、支持基板１０を支持台７０上に対向させ、ピン７０ｐの上方に、支持基板１０の貫通孔１０ｈが位置するように、支持基板１０の位置合わせをする。そして、ピン７０ｐが貫通孔１０ｈに嵌合するように、支持基板１０を支持台７０に対し、降下せしめる。
【０１２２】
次に、図２０に示すように、支持基板１０上を支持台７０上に載置した後、支持基板１０上のダイパッド部２０ｄ，２１ｄの素子搭載領域（例えば、図６中のダイパッド部２０ｄ，２１ｄの破線で示す領域）に、ディスペンス法にてペースト状の半田材１１ａを配置する。
【０１２３】
更に、支持基板１０のダイパッド部２２ｄの素子搭載領域（例えば、図６中のダイパッド部２２ｄの破線で示す領域）に、エポキシ系またはシリコン系の接着部材１２を塗布する（図示しない）。尚、当該接着部材１２の材質は、エポキシ系またはシリコン系の接着材に代えて、半田材を用いてもよい。
【０１２４】
尚、支持基板１０のへの半田材１１ａ、接着部材１２の配置は、図１６乃至１８で示す何れかの製造工程中に実施してもよい。
続いて、半導体素子２０，２１，２２を装着した配線基板３２を、支持基板１０を載置した支持台７０上に対向させ、ピン７０ｐの上方に、配線基板３２の貫通孔３０ｈが位置するように、配線基板３２の位置合わせをする。そして、ピン７０ｐが貫通孔３０ｈに嵌合するように、配線基板３２を支持台７０に対し、降下せしめる。
【０１２５】
降下させた後は、半導体素子２０，２１のドレイン電極と、ダイパッド部２０ｄ，２１ｄとが半田材１１ａを介して衝合する。また、半導体素子２２の下面側と、ダイパッド部２２ｄとが接着部材１２を介して衝合する（図示しない）。これにより、支持基板１０と配線基板３２とが対向する（図示しない）。
【０１２６】
続いて、半導体素子２０，２１，２２を装着した配線基板３２を、支持基板１０上に載置した状態を維持し、支持基板１０、配線基板３２等を加熱炉内に設置する（図示しない）。そして、当該支持基板１０、配線基板３２等に、例えば、２６０℃、１０秒のリフロー処理を施す。
【０１２７】
この処理により、半田ボール４１ａｂ，４２ａｂ，４３ａｂ、半田材１１ａが溶融・固化し、図２１に示す如く、導電性金属膜４１，４２と支持基板１０との間に、半田層４１ａ，４２ａが形成する。または、半導体素子２０，２１の下面と支持基板１０との間に、半田層１１が形成する。
【０１２８】
更に、図２１には、図示されていないが、導電性金属膜４３と支持基板１０との間に、半田層４３ａが形成する。
また、格子状に配列した半田層４１ｂｖに於いては、上記のリフロー処理により互いに結合する。そして、半導体素子２０，２１の電極パッド２０ｅ，２１ｅ上にて、バルク状の半田層４１ｂが形成される。
【０１２９】
また、図２１には、図示されていないが、半田ボール４１ａｂに於いても、隣接する半田ボール４１ａｂ同士が結合し、バルク状の半田層４１ａが形成している。
また、半導体素子２０，２１の裏面側（ドレイン電極）と、その下地のダイパッド部２０ｄ，２１ｄとが、半田層１１を介し、電気的に接続される。
【０１３０】
尚、上記の配線基板３２の支持基板１０上への載置によって、半導体素子２２は、接着部材１２を介して、支持基板１０のダイパッド部２２ｄ上に搭載される。
また、図２２には、リフロー後の支持基板１０、配線基板３２を上方から眺めた状態が示されている。この図では、支持基板１０下に位置する支持台７０は、表示されていない。
【０１３１】
図示する如く、平板状の配線基板３２に配設された、全ての導電性金属膜４１，４２，４３が半導体素子２０，２１，２２の電極または支持基板１０に接合されているのが分る。
【０１３２】
このような方法により、半導体素子２０，２１に配設された夫々の電極（ソース電極）と支持基板１０とが、導電性金属膜４１，４２並びに半田層４１ａ，４１ｂ，４２ａ，４２ｂを通じて一括して電気的に接続される。
【０１３３】
更に、半導体素子２２に配設された夫々の電極と支持基板１０とが、導電性金属膜４３並びに半田層４３ａ，４３ｂを通じて一括して電気的に接続される。
特に、半導体素子２０，２１のソース電極と支持基板１０との間には、バルク状の半田層４１ａ，４１ｂ、導電性金属膜４１で構成された通電経路が形成されている。従って、半導体素子２０，２１のソース電極に、導電性金属膜４１並びに半田層４１ａ，４１ｂを経由し、大電流を安定して通電させることができる。
【０１３４】
また、半田ボール４１ａｂ，４２ａｂの径を半導体素子２０，２１の厚み程度とし、更に、半田ボール４３ａｂの径を半導体素子２２の厚み程度としている。これにより、リフロー後に於いて、夫々の半田層４１ａ，４２ａ，４３ａの高さが半導体素子２０，２１，２２の厚み程度となり、導電性金属膜４１，４２，４３と、支持基板１０とは、平行状態を維持する（図１４，１５参照）。
【０１３５】
尚、半田層４１ａ，４２ａ，４３ａが支持基板１０と接触する部分の支持基板１０に、半導体素子２０，２１，２２の厚み程度の凸部が形成されている場合には、このような肉厚の半田層４１ａ，４２ａ，４３ａを形成させる必要はない。当該凸部の高さに応じて、半田層４１ａ，４２ａ，４３ａの高さを調整すればよい。
【０１３６】
そして、この後に於いては、図１２を用いて説明したのと同様に、支持基板１０等を、樹脂封止装置に備えられた金型（図示しない）内に設置し、支持基板１０、半導体素子２０，２１，２２、配線支持基材３０並びに導電性金属膜４１，４２，４３等の少なくとも一つを樹脂６０により封止する。
【０１３７】
尚、このような樹脂封止は、トランスファモールド法、ポッティング法、ディッピング法、キャスティング法、流動浸漬手法のほか、圧縮成形モールド、または印刷成形法の何れか一つの手段にて実施する。また、このような樹脂６０中には、アルミナや酸化シリコンを含む無機フィラーを含浸させてもよい。
【０１３８】
そして、ダイバ１０Ｄから更に遠方に突出された電極端子１０ｐ並びにダイバ１０Ｄ自体をカッティングにより除去する（図示しない）。
次に、図１３を用いて説明したのと同様に、支持基板１０の主面の端部に配設された電極端子１０ｐに、ダイバ５０Ｄにより中継された棒状の入出力端子５０を電気的に接続する。即ち、リフロー処理を施し、電極端子１０ｐに、入出力端子５０の端を半田付けする。また、ダイバ５０Ｄ自体をカッティングにより除去する。
【０１３９】
更に、この後に於いては、連続した支持基板１０、配線支持基材３０並びに樹脂６０をダイシングラインＤＬに沿って分割し、個片化を行う。尚、上述したダイバ１０Ｄの除去に於いては、当該個片化後に実施してもよい。
【０１４０】
このように本実施の形態に於いては、複数のダイパッド部２０ｄ，２１ｄ，２２ｄ、並びに複数のリードフレームが選択的に配置された支持基板１０を準備し、導電性金属膜４１，４２，４３を支持し、導電性金属膜４１にソース電極、並びに導電性金属膜４２に制御用電極が電気的に接続された半導体素子２０，２１と、導電性金属膜４３に電極が電気的に接続された半導体素子２２とを配置する配線支持基材３０を、半導体素子２０，２１のドレイン電極とダイパッド部２０ｄ，２１ｄと、半導体素子２２とダイパッド部２２ｄと、が衝合するように、支持基板１０に対向させる。
【０１４１】
そして、ドレイン電極とダイパッド部２０ｄ，２１ｄ、半導体素子２２の主面とダイパッド部２２ｄとを接合すると共に、導電性金属膜４１と何れかのリードフレームとを電気的に接続し、導電性金属膜４２と他のリードフレームとを電気的に接続し、導電性金属膜４３と更に他のリードフレームとを電気的に接続することを特徴としている。
【０１４２】
また、支持基板１０を準備する前または後に、導電性金属膜４１，４２，４３を配線支持基材３０に選択的に配置し、導電性金属膜４１，４２，４３が配置された領域の配線支持基材３０内に、複数の貫通孔３０ｔａ，３０ｔｂ，３０ｔｃ，３０ｔｄを形成する。
【０１４３】
次に、導電性金属膜４１，４２が配置された配線支持基材３０の主面とは反対側の主面上に、半導体素子２０，２１を配置し、ソース電極と導電性金属膜４１、並びに制御用電極と導電性金属膜４２とを、少なくとも一つの貫通孔３０ｔｂを通して、電気的に接続すると共に、導電性金属膜４３が配置された配線支持基材３０の主面とは反対側の主面上に、半導体素子２２を配置し、半導体素子２２の電極と導電性金属膜４３とを複数の貫通孔３０ｔｄを通して、電気的に接続することを特徴としている。
【０１４４】
以上のような製造工程にて、図１４に示されるような、半導体装置２（マルチチップモジュール）が形成する。
このように、第１，２の実施の形態によれば、複数の導電性金属膜４１，４２または複数の導電性金属膜４３にて、一括して、半導体素子２０，２１または半導体素子２２に配設された電極と、支持基板１０に形成されたリードフレームとを電気的に接続できる。その結果、マルチチップパワーデバイスなる半導体装置の生産性を格段に向上させることができる。
【０１４５】
例えば、従来のアルミニウム配線を用いたワイヤボンディング法では、アルミニウム配線を１本ボンディングするのに、約１秒を要していた。従って、約２０本のボンディングワイヤを搭載した１つのマルチチップモジュールでは、ワイヤボンディングを完了させるのに、約２０秒を要していた。
【０１４６】
従って、Ｍ個のマルチチップモジュールを作製する場合には、約２０×Ｍ秒の時間が当該ワイヤボンディングに費やされる。
しかし、本実施の形態によれば、Ｍ個のマルチチップモジュールに含まれる全ての素子対し、僅か１０秒のリフロー処理で、その配線を完了させることができる。
【０１４７】
従って、本実施の形態によれば、従来のワイヤボンディング工程で要されていた時間を、約２０×Ｍ分の１０（１０／（２０×Ｍ））に短縮させることができる。
また、半導体装置１，２では、導電性金属膜４１，４２または導電性金属膜４３を固着・支持させた配線基板３１，３２を、半導体素子２０，２１または半導体素子２２の直上に配置している。これにより、半導体装置の薄型化・小型化を図ることができる。
【０１４８】
また、半導体素子（第１の半導体素子）２０ａ，２０ｂと、半導体素子（第２の半導体素子）２１の組み合わせについては、上述したパワー半導体素子、制御用ＩＣチップに限ることはない。
【０１４９】
例えば、第１の半導体素子としては、半導体メモリであってもよく、第２の半導体素子としては、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、或いは半導体メモリの何れかであってもよい。また、第１の半導体素子、第２の半導体素子が共に、アナログＩＣチップであってもよい。
【図面の簡単な説明】
【０１５０】
【図１】第１の実施の形態に係る半導体装置の要部図である。
【図２】第１の実施の形態に係る半導体装置の要部断面模式図である。
【図３】第１の実施の形態の半導体装置の製造工程を説明する要部図である（その１）。
【図４】第１の実施の形態の半導体装置の製造工程を説明する要部図である（その２）。
【図５】第１の実施の形態の半導体装置の製造工程を説明する要部図である（その３）。
【図６】第１の実施の形態の半導体装置の製造工程を説明する要部図である（その４）。
【図７】第１の実施の形態の半導体装置の製造工程を説明する要部図である（その５）。
【図８】第１の実施の形態の半導体装置の製造工程を説明する要部図である（その６）。
【図９】第１の実施の形態の半導体装置の製造工程を説明する要部図である（その７）。
【図１０】第１の実施の形態の半導体装置の製造工程を説明する要部図である（その８）。
【図１１】第１の実施の形態の半導体装置の製造工程を説明する要部図である（その９）。
【図１２】第１の実施の形態の半導体装置の製造工程を説明する要部図である（その１０）。
【図１３】第１の実施の形態の半導体装置の製造工程を説明する要部図である（その１１）。
【図１４】第２の実施の形態に係る半導体装置の要部図である。
【図１５】第２の実施の形態に係る半導体装置の要部断面模式図である。
【図１６】第２の実施の形態の半導体装置の製造工程を説明する要部図である（その１）。
【図１７】第２の実施の形態の半導体装置の製造工程を説明する要部図である（その２）。
【図１８】第２の実施の形態の半導体装置の製造工程を説明する要部図である（その３）。
【図１９】第２の実施の形態の半導体装置の製造工程を説明する要部図である（その４）。
【図２０】第２の実施の形態の半導体装置の製造工程を説明する要部図である（その５）。
【図２１】第２の実施の形態の半導体装置の製造工程を説明する要部図である（その６）。
【図２２】第２の実施の形態の半導体装置の製造工程を説明する要部図である（その７）。
【符号の説明】
【０１５１】
１，２  半導体装置
１０  支持基板
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ  リードフレーム
１０Ｄ，５０Ｄ  ダイバ
１０ｈ，３０ａ，３０ｔａ，３０ｔｂ，３０ｔｃ，３０ｔｄ，３０ｈ  貫通孔
１０ｐ  電極端子
１１，４１ａ，４１ｂ，４２ａ，４２ｂ，４３ａ，４３ｂ，４１ｂｖ，４２ｂｖ，４３ｂｖ  半田層
１１ａ  半田材
１２  接着部材
２０，２１，２２  半導体素子
２０ｄ，２１ｄ，２２ｄ  ダイパッド部
２０ｅ，２０ｇ，２１ｅ，２１ｇ，２２ｐ  電極パッド
２３  金属ワイヤ
３０  配線支持基材
３１，３２  配線基板
４１，４２，４３  導電性金属膜
４１ａｂ，４２ａｂ，４３ａｂ  半田ボール
５０  入出力端子
６０  樹脂
７０  支持台
７０ｐ  ピン
【図１】
0005233341.tif 000002
【図２】
0005233341.tif 000003
【図３】
0005233341.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005233341.tif 000009
【図９】
0005233341.tif 000010
【図１０】
0005233341.tif 000011
【図１１】
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【図１２】
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【図１３】
0005233341.tif 000014
【図１４】
0005233341.tif 000015
【図１５】
0005233341.tif 000016
【図１６】
0005233341.tif 000017
【図１７】
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【図１８】
0005233341.tif 000019
【図１９】
0005233341.tif 000020
【図２０】
0005233341.tif 000021
【図２１】
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【図２２】
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