(57)【特許請求の範囲】
【請求項１】
金属からなる支持層の表面に誘電体層が積層され、誘電体層に金属層が積層されて形成されたキャパシタシートを使用するキャパシタ部品の製造方法であって、
前記金属層と前記支持層を所定パターンにエッチングし、それぞれ上部電極と下部電極として形成する工程と、
絶縁樹脂が被着した板を用い、前記絶縁樹脂が被着した面を前記キャパシタシートに向け、前記板を加熱および加圧して、前記上部電極と下部電極が形成された前記キャパシタシートの両面に前記絶縁樹脂を圧着した後、前記板を除去して、前記キャパシタシートの面を前記絶縁樹脂により被覆する工程と、
前記絶縁樹脂による被覆部が形成された前記キャパシタシートを個片のキャパシタ部品に切断する工程とを備え、
前記板は、前記絶縁樹脂が被着する面が粗面に形成され、
前記板を除去することにより、前記絶縁樹脂による前記被覆部の外面が粗面に形成されることを特徴とするキャパシタ部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はキャパシタ部品およびその製造方法ならびに半導体パッケージに関し、より詳細には半導体パッケージ等に内蔵して用いることができるキャパシタ部品およびその製造方法、ならびにキャパシタ部品を用いた半導体パッケージに関する。
【背景技術】
【０００２】
半導体パッケージの特性を改善することを目的として、デカップリングキャパシタを配線基板に内蔵する方法が従来、検討されてきた。デカップリングキャパシタを内蔵した配線基板は、基板上にチップコンデンサ等の部品を配置する方法とくらべて、半導体チップとの配線距離を短縮して半導体装置の特性を改善することができ、また効果的に電子部品を小型化できるという利点がある。
【０００３】
デカップリングキャパシタを配線基板に設ける方法としては、基板表面に誘電体膜を印刷してデカップリングキャパシタとする方法、Si板の表面に誘電体膜を形成したデカップリングキャパシタを基板に内蔵する方法、セラミックチップコンデンサあるいは固体電解コンデンサを基板に内蔵させる方法等がある。また、誘電体層を金属層で挟んだシート材を使用して基板にキャパシタを内蔵する方法もある（特許文献１）。
【特許文献１】特開２００６−３１０５３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
基板に内蔵するデカップリングキャパシタとしてはある程度の電気容量を有することが求められる。誘電体膜を印刷してデカップリングキャパシタとする方法は、高容量化が困難であり、１μF/cm2程度の電気容量を得ることが難しい。
また、Si基板の表面に誘電体膜を形成してキャパシタとする方法の場合は、Si基板の表面に誘電体を塗布した後、高温で焼結させるため、焼結時に誘電体がSi中に拡散しないように、誘電体層の下地層を設ける必要があり、下地層としてPt等の耐熱性の金属を使用することによって、製造コストがかかるという問題がある。
また、基板内にチップコンデンサを埋設する方法の場合は、チップコンデンサの厚さによって基板の全厚が厚くなるという問題がある。また、基板の厚さを抑えるために、小型のチップコンデンサを使用した場合は、大きな電気容量が得られなくなるという問題がある。
【０００５】
本発明は、これらの課題を解決すべくなされたものであり、薄型化が可能で配線基板に内蔵した場合であっても基板の全厚を抑えることができ、また大きな電気容量を得ることができて配線基板に内蔵するキャパシタとして好適に使用することができるキャパシタ部品を提供するとともに、キャパシタ部品の製造方法ならびにキャパシタ部品を用いた半導体パッケージを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明は次の構成を備える。
すなわち、本発明に係るキャパシタ部品は、平板状に形成された上部電極および下部電極と、前記上部電極と下部電極とによって挟まれて配置された誘電体層と、前記上部電極および下部電極の外面を被覆する絶縁樹脂からなる被覆部とを備え、前記被覆部の外面が、粗面であることを特徴とする。
【０００７】
前記上部電極と下部電極の少なくとも一方に、基板にキャパシタ部品を内蔵する際に、配線パターンに接続して形成されるビアよりも大径に形成された開口穴が、少なくとも一つ設けられていることにより、開口穴位置に接続用のビア穴を形成することにより、キャパシタ部品の一方の面側から上部電極と下部電極にビアを接続することができる。
また、前記上部電極と下部電極の双方に、前記ビアよりも大径に形成された開口穴と、前記ビアよりも小径に形成された開口穴が設けられ、前記上部電極と下部電極に形成された小径の開口穴が、前記下部電極と上部電極にそれぞれ形成された大径の開口穴の平面領域内に位置するように設けられていることにより、小径の開口穴位置に合わせてビアを形成することによって、キャパシタ部品を貫通するようにビアを形成して、一方のビアを上部電極に他方のビアを下部電極に接続することができる。
【０００８】
また、金属からなる支持層の表面に誘電体層が積層され、誘電体層に金属層が積層されて形成されたキャパシタシートを使用するキャパシタ部品の製造方法であって、前記金属層と前記支持層を所定パターンにエッチングし、それぞれ上部電極と下部電極として形成する工程と、絶縁樹脂が被着した板を用い、前記絶縁樹脂が被着した面を前記キャパシタシートに向け、前記板を加熱および加圧して、前記上部電極と下部電極が形成された前記キャパシタシートの両面に前記絶縁樹脂を圧着した後、前記板を除去して、前記キャパシタシートの面を前記絶縁樹脂により被覆する工程と、前記絶縁樹脂による被覆部が形成された前記キャパシタシートを個片のキャパシタ部品に切断する工程とを備え、前記板は、前記絶縁樹脂が被着する面が粗面に形成され、前記板を除去することにより、前記絶縁樹脂による前記被覆部の外面が粗面に形成されることを特徴とする。
【０００９】
また、本発明に係る配線基板は、平板状に形成された上部電極および下部電極と、前記上部電極と下部電極とによって挟まれて配置された誘電体層と、前記上部電極および下部電極の外面を被覆する絶縁樹脂からなる被覆部とを備えるキャパシタ部品を有しており、前記キャパシタ部品の被覆部の外面が粗面に形成されており、前記キャパシタ部品が層間絶縁層に埋設されて、前記被覆部の外面と前記層間絶縁層が密着しており、ビアを介して前記上部電極および下部電極と配線パターンとが電気的に接続されていることを特徴とする。
また、配線基板の構成として、前記キャパシタ部品は、前記上部電極と下部電極の双方に、前記ビアよりも大径に形成された開口穴と、前記ビアよりも小径に形成された開口穴が設けられるとともに、前記上部電極と下部電極に形成された小径の開口穴が、前記下部電極と上部電極にそれぞれ形成された大径の開口穴の平面領域内に位置するように設けられ、前記ビアは、前記上部電極と下部電極にそれぞれ形成された小径の開口穴に位置合わせして、前記層間絶縁層と前記キャパシタ部品を厚さ方向に貫通して設けられ、前記ビアの一方は、前記上部電極と電気的に接続され、他方は、前記下部電極と電気的に接続されていることを特徴とする。
また、配線基板の構成として、前記キャパシタ部品は、前記上部電極と下部電極の少なくとも一方に、前記ビアよりも大径に形成された開口穴が、少なくとも一つ設けられ、前記ビアの一方は、前記上部電極と下部電極の一方に接続され、他方は、前記開口穴位置に位置合わせして前記上部電極と下部電極の他方に接続されていることを特徴とする。
【００１０】
また、本発明に係る配線基板は、平板状に形成された上部電極および下部電極と、前記上部電極と下部電極とによって挟まれて配置された誘電体層と、前記上部電極および下部電極の外面を被覆する絶縁樹脂からなる被覆部とを備えるキャパシタ構造をコア基板に備え、前記被覆部の外面が、粗面であり、前記被覆部の粗面上に形成された配線パターンと、前記上部電極および下部電極とが、ビアを介して電気的に接続され、前記ビアの外周が、前記誘電体層と接し、前記配線パターンを被覆するソルダーレジストが形成されていることを特徴とする。
また、配線基板の他の構成として、前記キャパシタ構造は、前記上部電極と下部電極の双方に、前記ビアよりも大径に形成された開口穴と、前記ビアよりも小径に形成された開口穴が設けられるとともに、前記上部電極と下部電極に形成された小径の開口穴が、前記下部電極と上部電極にそれぞれ形成された大径の開口穴の平面領域内に位置するように設けられ、前記ビアは、前記上部電極と下部電極にそれぞれ形成された小径の開口穴に位置合わせして、前記コア基板を厚さ方向に貫通して設けられ、前記ビアの一方は、前記上部電極と電気的に接続され、他方は、前記下部電極と電気的に接続されていることを特徴とする。
また、配線基板の他の構成として、前記キャパシタ構造は、前記上部電極と下部電極の少なくとも一方に、前記ビアよりも大径に形成された開口穴が、少なくとも一つ設けられ、前記ビアの一方は、前記上部電極と下部電極の一方に接続され、他方は、前記開口穴位置に位置合わせして前記上部電極と下部電極の他方に接続されていることを特徴とする。
【発明の効果】
【００１１】
本発明に係るキャパシタ部品は、誘電体層を上部電極と下部電極とによって挟む構造とし、被覆部によって外面を被覆したことによって、薄型、小型化を図ることができ、また所要の電気容量を確保することができて、基板に内蔵するキャパシタ部品として好適に用いられる。また、本発明に係る半導体パッケージはキャパシタ部品を内蔵した配線基板として提供され、基板の小型化が図られるとともに、電源の安定化等の機能を備えた製品として提供される。また、コア基板にキャパシタ構造を備えた半導体パッケージは、デカップリングキャパシタを備えた基板としてさらに小型化、薄型化を図ることができる。
【発明を実施するための最良の形態】
【００１２】
（キャパシタ部品）
まず、本発明に係るキャパシタ部品の製造方法について説明する。
図１（ａ）は、キャパシタ部品の製造に用いるキャパシタシート１０を示す。このキャパシタシート１０は、キャパシタシート１０の支持層としてのニッケル層１２と、誘電体層１４と銅箔１６とを積層した構造に形成されている。
キャパシタシート１０はあらかじめ大判の板体状に形成された製品であり、本発明に係るキャパシタ部品はこのキャパシタシート１０を利用して製造する。
【００１３】
誘電体層１４は、支持層であるニッケル層１２の表面に焼結して形成されている。ニッケル層１２はキャパシタシート１０を保形できる厚さに形成するが、同時に誘電体を焼結させて誘電体層１４を形成する支持体としても機能する。誘電体の焼結温度は高温であるが、ニッケルは窒素雰囲気中においては十分に耐熱性があり、ニッケル層１２を支持体として誘電体を焼結することによってニッケル層１２の表面に誘電体層１４を形成することができる。
【００１４】
本実施形態においては、誘電体層１４として、BST(Barium Strontium Titanate)を厚さ500nmに形成したものを使用した。誘電体層１４には、この他に、チタン酸バリウム、チタン酸ストロンチウム、PZT(Lead Zirconate Titanate)、PLZT(Lead Lanthanum Zirconate Titanate)、チタン酸ビスマス等の高誘電率材料を使用することができる。
また、ニッケル層１２は厚さ35μｍのものを使用した。銅箔１６は誘電体層１４の上に蒸着法またはスパッタ法により形成したものである。
【００１５】
図１（ｂ）は、キャパシタ部品の上部電極を形成するため、銅箔１６をめっき給電層とする電解銅めっきにより、銅箔１６の表面に銅めっき層１６ａを厚付けした状態を示す。銅箔１６の厚さは２μｍ程度であり、銅めっきにより１８μｍ程度の厚さに銅めっき層１６ａを形成する。
なお、キャパシタシート１０の表面に形成した銅箔（金属層）が所要の厚さに形成されている場合には、銅めっき等によって金属層を厚付けする必要はない。
【００１６】
図１（ｃ）、（ｄ）は、銅めっき層１６ａと銅箔１６をパターニングしてキャパシタ部品の上部電極１８を形成する工程を示す。
図１（ｃ）は、上部電極１８の平面パターンにしたがってレジストパターン１９を形成した状態を示す。銅めっき層１６ａの表面にドライフィルムレジストをラミネートし、露光及び現像によりレジストパターン１９を形成する。次いで、レジストパターン１９をマスクとして銅めっき層１６ａと銅箔１６をエッチングし、底面に誘電体層１４が露出する開口穴１８ａ、１８ｂを形成する。
【００１７】
図１（ｄ）は、開口穴１８ａ、１８ｂを形成した後、レジストパターン１９を除去した状態を示す。銅めっき層１６ａと銅箔１６は同一の銅材からなるから、銅のエッチング液により同時にエッチングされてパターン化される。このエッチング工程においては、必要に応じて、ニッケル層１２をドライフィルムによって被覆し、エッチング液からニッケル層１２を保護する。
【００１８】
図３に、キャパシタ部品に形成する上部電極の平面パターン例を示す。この例では、小径の平面形状が円形の開口穴１８ａと大径の平面形状が円形の開口穴１８ｂを交差配置にそれぞれ２個ずつ設けている。小径の開口穴１８ａはキャパシタ部品を基板に内蔵する際に、ビアを介して上部電極と配線パターンとを層間で電気的に接続するためのものである。大径の開口穴１８ｂは、配線パターンとキャパシタ部品の下部電極とを接続させるためのものであり、配線パターンと下部電極とをビアによって接続する際に、ビアが上部電極１８と干渉しないようにビアが余裕をもって通過できる径に形成する。上部電極１８に設ける開口穴１８ａ、１８ｂの配置、配置数は任意に設定することができる。
【００１９】
上部電極１８の外形形状は、上部電極１８の外形位置に沿って設けられるスリット溝１８ｃによって規定される。図３の上部電極１８は平面形状が正方形に形成されているが、上部電極の平面形状は任意に設定することができる。キャパシタ部品では下部電極も上部電極と合わせた平面形状に形成される。上部電極と下部電極とで挟まれた誘電体層１４の平面積が電気容量に関係し、上部電極と下部電極の平面積を広くとることによってキャパシタ部品の電気容量を大きくすることができる。
【００２０】
図１（ｅ）、（ｆ）は、ニッケル層１２をパターニングしてキャパシタ部品の下部電極２０を形成する工程を示す。
図１（ｅ）は、ニッケル層１２をエッチングした状態を示す。本実施形態では、エッチングにより、厚さ35μｍのニッケル層１２を20μｍの厚さにまで薄くした。ニッケル層１２をエッチングする際に、必要に応じ、上部電極１８をドライフィルムレジストによって被覆して上部電極１８を保護する。ニッケル層１２をエッチングするのは、キャパシタ部品の厚さをできるだけ薄くするためである。
【００２１】
図１（ｆ）はエッチングしたニッケル層１２をパターニングして下部電極２０を形成した状態を示す。下部電極２０も上部電極１８を形成する場合と同様に、ニッケル層１２の表面にドライフィルムレジストをラミネートし、露光及び現像してレジストパターンを形成した後、レジストパターンをマスクとしてニッケル層１２をエッチングして形成する。ニッケル層１２を選択的にエッチングするエッチング液を使用することによって、銅からなる上部電極１８には損傷を与えずにエッチングすることができる。
【００２２】
図３（ｂ）に下部電極２０の平面パターン例を示す。この下部電極２０の平面パターンは、図３（ａ）に示す上部電極１８と対として用いるもので、上部電極１８に形成した小径の開口穴１８ａの位置には下部電極２０の大径の開口穴２０ｂが位置し、上部電極１８の大径の開口穴１８ｂの位置には下部電極２０の小径の開口穴２０ａがそれぞれ平面形状が円形に形成され、同芯配置に設けられている。下部電極２０の外形位置はスリット溝２０ｃによって規定される。上部電極１８と下部電極２０の平面形状は同一である。
なお、上部電極１８と下部電極２０に設ける開口穴は、必ずしも円形でなければならないものではない。
【００２３】
前述したように、キャパシタシート１０は大判のシート体として提供される。図１は、キャパシタシート１０に形成する単位のキャパシタ部品の領域を示す。キャパシタシート１０のニッケル層１２や銅箔１６、銅めっき層１６ａをパターニングして上部電極１８および下部電極２０を形成する際には、キャパシタシート１０のすべての単位領域に図１、図２に示したパターンと同一のパターンに上部電極１８と下部電極２０を形成する。もちろん、各単位領域ごとに別のパターンに上部電極１８と下部電極２０を形成することも可能である。ニッケル層１２と銅箔１６、銅めっき層１６ａをパターニングするレジストパターンは任意にパターン形成できるからである。
【００２４】
キャパシタシート１０の両面に上部電極１８と下部電極２０を形成した後、キャパシタシート１０の両面を絶縁樹脂によって被覆する工程に進む。
図２（ａ）は、上部電極１８と下部電極２０が形成されたキャパシタシート１０の両面に、樹脂２４ａが被着した面をキャパシタシート１０に向け、銅板２２を加熱および加圧している状態を示す。樹脂２４ａをキャパシタシート１０の両面に圧着することによって、上部電極１８および下部電極２０が樹脂２４ａ中に埋没し、誘電体層１４とともに封止される。
【００２５】
片面に樹脂２４ａを被着した銅板２２を使用するのは、樹脂２４ａを介してキャパシタシートを確実に樹脂封止し、平坦状に樹脂成形できるようにすることと、キャパシタシートの外面を被覆する樹脂２４ａからなる被覆部２４の外面が粗面になるようにするためである。
銅板２２を加熱プレスし、樹脂２４ａを熱硬化させた後、銅板２２を化学的にエッチングして除去することによって、キャパシタシートの両面が被覆部２４によって封止されたシート体が得られる。
銅板２２の樹脂２４ａが被着する面をあらかじめ粗面に形成しておけば、樹脂２４ａを熱硬化させた後、銅板２２をエッチングして除去することにより、被覆部２４の外面を粗面に形成することができる。被覆部２４の外面を粗面に形成することにより、キャパシタ部品を基板に内蔵させた際に、アンカー作用により基板を構成する樹脂材とキャパシタ部品とを良好に密着させることができる。
【００２６】
次いで、樹脂封止したシート体を単位領域ごとに切断することによって、個片のキャパシタ部品３０が得られる。図２（ｂ）が、キャパシタ部品３０の断面図、図２（ｃ）が平面図である。
図２（ｂ）、（ｃ）に示すように、キャパシタ部品３０は外面が樹脂からなる被覆部２４によって被覆され、内部に誘電体層１４を挟む配置に上部電極１８と下部電極２０が設けられている。上部電極１８には小径の開口穴１８ａと大径の開口穴１８ｂが形成され、下部電極２０には小径の開口穴２０ａと大径の開口穴２０ｂが、上部電極１８におけるとは逆の配置に設けられている。被覆部２４の外面は粗面に形成される。
【００２７】
本実施形態のキャパシタ部品３０は、誘電体層１４が上部電極１８と下部電極２０によって挟まれ、被覆部２４によって両面が被覆されて樹脂成形されたことによって、誘電体層１４および上部電極１８および下部電極２０が被覆部２４によって保護され、所定の保形性を備えた製品として得られる。キャパシタの電気容量は誘電体層１４の誘電率、厚さ、および上部電極１８、下部電極２０の平面積によって決まる。誘電体層１４と上部電極１８、下部電極２０の平面積を大きくすることによって電気容量を大きくすることができる。本実施形態のキャパシタ部品によれば、１μF/cm2程度の電気容量が得られる。
また、本実施形態のキャパシタ部品３０は、被覆部２４の厚さを含めた全体の厚さが80〜100μｍ程度であり、薄型に形成されることから、基板内蔵用として好適に用いられる。
【００２８】
（キャパシタ部品の他の例）
図２では、キャパシタシートの両面を樹脂２４ａによって封止して成形した例を示したが、図４に示すように、キャパシタシートの一方の面のみを樹脂２４ａによって封止してキャパシタ部品とすることもできる。図４（ａ）は、キャパシタシートの上部電極１８を設けた面を樹脂からなる被覆部２４によって被覆したキャパシタ部品３１、図４（ｂ）は、キャパシタシートの下部電極２０を設けた面を樹脂によって封止したキャパシタ部品３２を示す。このようにキャパシタシートの片面を被覆部２４によって封止して被覆する構成とした場合は、両面を被覆部２４によって被覆する場合と比較してキャパシタ部品の厚さを薄くできるという利点がある。
【００２９】
キャパシタシートの片面を被覆部２４によって封止した場合と、両面を被覆部２４によって封止した場合とを比較すると、キャパシタシートの両面を被覆部２４によって封止する場合の方がキャパシタ部品の反り等の変形を抑えることができる点で有利である。キャパシタシートの片面を樹脂によって封止する場合は、樹脂の厚さを薄くし、電極の厚さをある程度厚くすることによって、反り等の変形を抑えることができる。
【００３０】
図５は、キャパシタ部品に形成する上部電極１８と下部電極２０の他の構成例を示す。図５（ａ）は断面図、図５（ｂ）は上部電極１８の平面図、図５（ｃ）は下部電極２０の平面図である。このキャパシタ部品３３は、上部電極１８と下部電極２０の双方に、ビア径よりも大径となる開口穴１８ｂ、２０ｂを配置したこと、開口穴１８ｂ、２０ｂの平面配置位置が重複しないように配置したことを特徴とする。図示例では、上部電極１８と下部電極２０に２個ずつ対角配置に開口穴１８ｂ、２０ｂを設けたが、開口穴１８ｂ、２０ｂの配置位置、配置数は適宜選択することができる。
【００３１】
（半導体パッケージ：第１の実施の形態）
上述したキャパシタ部品３０〜３３は、プリント基板等の基板に内蔵することによって、キャパシタ内蔵型の配線基板（半導体パッケージ）として提供することができる。
図６、７は、図２（ｂ）に示したキャパシタ部品３０を基板に内蔵して配線基板を形成する製造工程を示す。
図６（ａ）は、両面銅張り樹脂基板からなるコア基板４０の上面の銅箔４２を所定パターンにパターニングした状態を示す。銅箔４２をパターニングする工程はコア基板４０の両面に所定の配線パターンを形成する工程であり、図では、コア基板４０の上面にキャパシタ部品３０を搭載することを想定して配線パターン４２ａを形成した状態を示す。
図６（ｂ）は、コア基板４０の表面に樹脂フィルムをラミネートして層間絶縁層４４を形成した状態を示す。
【００３２】
図６（ｃ）、（ｄ）は、コア基板４０の上面にキャパシタ部品３０を配置する工程である。キャパシタ部品３０を層間絶縁層４４の上に配置し、ビルドアップ用の樹脂フィルム４６をコア基板４０の上方からラミネートすることにより、層間絶縁層４４、４６ａにキャパシタ部品３０を埋没させるように配置する（図６（ｄ））。キャパシタ部品３０の被覆部２４の外面が粗面に形成されていると、アンカー効果によって、層間絶縁層４４、４６ａとキャパシタ部品３０との密着性が向上するという利点がある。
【００３３】
図７は、層間絶縁層４４、４６ａに埋没して配置されたキャパシタ部品３０の上部電極１８および下部電極２０と配線パターンとを層間で電気的に接続する工程を示す。
図７（ａ）は、キャパシタ部品３０の配置位置に合わせて、ビア穴を形成する工程である。ビア穴４８ａ、４８ｂは、CO2レーザあるいはUV-YAGレーザ等を用いて、層間絶縁層４６ａの上方から、キャパシタ部品３０に形成した開口穴１８ａ、１８ｂ、２０ａ、２０ｂに位置合わせして形成する。層間絶縁層４６ａ、４４はレーザ加工によって容易に穴あけ加工することができ、誘電体層１４もレーザ加工によって簡単に穴あけ加工できる。
【００３４】
前述したように、上部電極１８と下部電極２０には、小径の開口穴１８ａ、２０ａと大径の開口穴１８ｂ、２０ｂとが組み合わせて形成されている。
図８に、ビア穴４８ａ、４８ｂを形成した状態を拡大して示す。このビア穴加工においては、キャパシタ部品３０を通過する部位でのビア穴の径を、小径の開口穴１８ａ、２０ａよりも大径で、かつ大径の開口穴１８ｂ、２０ｂよりも細径となるように設定する。
図８に示すビア穴４８ａは、上部電極１８の開口穴１８ｂが大径で、下部電極２０の開口穴２０ａが小径である。したがって、ビア穴４８ａは、下部電極２０と重複して交差し、上部電極１８とは干渉しない配置となる。逆に、ビア穴４８ｂは、上部電極１８と重複して交差し、下部電極２０とは干渉しない配置となる。
【００３５】
このように、ビア穴を加工する際には、一方のビア穴が上部電極１８と重複して交差し、他方のビア穴が下部電極２０と重複して交差するように形成する。これによって、デカップリングキャパシタのプラス側の電極とマイナス側の電極に配線が別個に接続される。前述したように、キャパシタ部品の上部電極１８と下部電極２０には適宜開口穴を形成することができるから、ビア穴を形成する場合は、当該層における配線パターンの配置等を考慮し、適宜開口穴を選択してビア穴を形成すればよい。
【００３６】
図７（ｂ）〜（ｃ）は、キャパシタ部品３０と電気的に接続する配線パターンを形成する工程である。
図７（ｂ）は、ビア穴加工後、無電解銅めっき等によりめっきシード層５０を形成し、レジストパターン５２を形成した状態を示す。図は、キャパシタ部品３０に接続する部分を示すが、レジストパターン５２は、層間絶縁層４６ａの表面に形成する第２層目の配線パターンの全てのパターンにしたがってパターニングする。
図７（ｃ）は、めっきシード層５０をめっき給電層として電解銅めっきにより第２層目の配線パターン５４を形成した状態を示す。
【００３７】
図７（ｄ）は、レジストパターン５２を除去した後、めっきシード層５０の露出部分を除去して、第２層目の配線パターン５４を独立したパターンに形成した状態を示す。
第２層目の配線パターン５４は下層の第１層目の配線パターン４２ａと、ビア５４ａを介して電気的に接続される。
また、キャパシタ部品３０の上部電極１８と下部電極２０は、ビア５４ａを介して、一方と他方の配線パターン５４にそれぞれ電気的に接続される。すなわち、配線パターン５４の一方が、キャパシタ部品３０の一方の極板である上部電極１８に電気的に接続し、他方が、キャパシタ部品３０の他方の極板である下部電極２０に電気的に接続して、デカップリングキャパシタが基板に組み込まれる。
【００３８】
キャパシタ部品３０を層間に搭載した後は、一般的なビルドアップ方法を利用して、配線パターンを多層に積層して配線基板を形成する。
本実施形態においては、コア基板４０の直上にキャパシタ部品３０を搭載したが、上記製造工程から明らかなように、キャパシタ部品３０はコア基板４０の直上に限らず、多層配線基板の任意の層間に搭載することが可能である。たとえば、多層配線基板に搭載される半導体チップの直下層に設けることで、半導体チップにより近接させて搭載することもできる。
また、基板の平面内におけるキャパシタ部品の配置位置も任意に選択することができ、同一平面内で複数個所に配置することもできる。また、複数層に個別にキャパシタ部品を搭載することもできる。
【００３９】
（半導体パッケージ：第２の実施の形態）
図９は、図５に示したキャパシタ部品３３を搭載した配線基板（半導体パッケージ）の例を示す。キャパシタ部品３３は、上部電極１８と下部電極２０にそれぞれ大径の開口穴１８ｂ、２０ｂのみを形成したものである。
このキャパシタ部品３３を使用する場合も、図７、８に示したと同様な製造工程によってキャパシタ部品３３を基板に内蔵させることができる。上述した配線基板の構造と本実施形態の配線基板の構造が相違する点は、キャパシタ部品３３と配線パターン５４とを電気的に接続するビア５４ａの構造である。
【００４０】
上述した実施形態においては、ビア穴４８ａ、４８ｂは上層の配線パターン５４から下層の配線パターン４２ａにまで貫通するように形成した。これは、キャパシタ部品３０に形成した開口穴１８ａ〜２０ｂに位置合わせしてビア５４ａを形成したからである。
これに対して、図５に示したキャパシタ部品３３では、大径の開口穴１８ｂ、２０ｂのみ形成され、小径の開口穴１８ａ、２０ａが形成されていない。
したがって、キャパシタ部品３３を層間絶縁層４６ａ、４４に埋設した状態でビア穴をあけると、上部電極１８において開口穴１８ｂを形成していない部位では、上部電極１８の表面でビア穴が遮られる。また、上部電極１８において、開口穴１８ｂを形成した部位では、誘電体層１４を通過して下部電極２０の表面でビア穴が遮られる。
【００４１】
図９では、キャパシタ部品３３において、開口穴１８ｂを形成していない部位ではビア５４ｂを介して配線パターン５４と上部電極１８とが電気的に接続されることを示す。また、キャパシタ部品３３において開口穴１８ｂを形成した部位では、ビア５４ｃを介して下部電極２０と配線パターン５４とが電気的に接続されることを示す。
すなわち、本実施形態では、第２層に形成した配線パターン５４との間で、キャパシタ部品３３の上部電極１８と下部電極２０とが接続する構造となっている。この場合も、一方の配線パターン５４がキャパシタ部品３３の極板となる上部電極１８に電気的に接続し、他方の配線パターン５４がキャパシタ部品３３の極板となる下部電極２０に電気的に接続して、基板にデカップリングキャパシタが内蔵された構成となる。
【００４２】
このように、基板にキャパシタ部品を搭載する場合に、キャパシタ部品を挟んで配置される配線層の一方の配線層と電気的に接続されるようにキャパシタ部品を搭載することもできるし、前述した実施形態のように、両方の配線層と電気的に接続されるようにキャパシタ部品を搭載することもできる。
なお、図９では、キャパシタ部品３３を搭載する際に、上部電極１８を上側として搭載したが、キャパシタ部品３３の上下向きを反転させて、下部電極２０を上側として搭載することも可能である。
本実施形態のように、ビア穴の内底面を上部電極１８あるいは下部電極２０の位置で止めるようにして配線パターンと上部電極１８あるいは下部電極２０とを電気的に接続する構成とする場合には、上部電極１８あるいは下部電極２０のいずれか一方に、ビア穴よりも大径となる開口穴を少なくとも一つ形成すればよい。
【００４３】
（半導体パッケージ：第３の実施の形態）
図１０は、誘電体層１４を上部電極１８と下部電極２０とによって挟み、外面を樹脂からなる被覆部２４によって被覆した構成を有するキャパシタシート体３４を基板のコアとして配線基板（半導体パッケージ）を形成する例を示す。前述したキャパシタ部品３０は両面を樹脂２４ａからなる被覆部によって被覆するから、被覆部２４に所定の強度を付与することによって、コア基板として使用することが可能である。本実施形態においてはこのキャパシタシート体３４を使用して配線基板を形成する。
図１０（ａ）は、誘電体層１４、上部電極１８、下部電極２０を備え、被覆部２４によって外面を被覆したキャパシタシート体３４である。このキャパシタシート体３４は個片に切断してキャパシタ部品３０を形成する前段階の状態のものである。
上部電極１８に開口穴１８ａ、１８ｂを形成すること、下部電極２０に開口穴２０ａ、２０ｂを形成する構成はキャパシタ部品３０の構成と同様である。
【００４４】
図１０（ｂ）は、キャパシタシート体３４に、シート体を厚さ方向に貫通する貫通孔６０を形成した状態を示す。貫通孔６０はレーザ加工あるいはドリル加工によって形成することができる。貫通孔６０は、一方が上部電極１８と重複して交差し、他方が下部電極２０と重複して交差するように、形成位置および径寸法を制御して形成する。
図１０（ｃ）は、シート体の両面に電解銅めっきを施し、貫通孔６０をめっき銅６２によって充填し、同時にシート体の両面に銅層６４を形成した状態を示す。
【００４５】
次いで、シート体の両面にレジストパターン６６を形成する（図１０（ｄ））。レジストパターン６６はシート体の両面に被着する銅層６４をパターニングして配線パターンを形成するためのものである。
図１０（ｅ）は、レジストパターン６６をマスクとして銅層６４をパターニングし、その後、レジストパターン６６を除去した状態を示す。シート体の両面に配線パターン６４ａ、６４ｂが形成されたことを示す。
図１０（ｆ）は外部接続端子を接合するパッドを形成するため、シート体の両面に感光性のソルダーレジストを塗布し、パッドを形成する部位を露出させるようにソルダーレジスト６８をパターニングした状態である。シート体の上面に形成された配線パターン６４ａにパッド６５ａが形成され、シート体の下面にパッド６５ｂが形成される。
【００４６】
ソルダーレジスト６８をパターニングするとパッド６５ａ、６５ｂの部分で銅層が露出するから、パッド６５ａ、６５ｂ部分に、保護めっきとしてニッケルめっきと、金めっきをこの順に施す。
図１０（ｇ）は、パッド６５ａ、６５ｂに外部接続端子７０ａ、７０ｂとしてはんだボールを接合した状態を示す。外部接続端子７０ａ、７０ｂを接合する工程は、パッド６５ａ、６５ｂにはんだ印刷によってはんだを供給し、はんだボールを搭載し、はんだリフローによる。
本実施形態では大判のシート体を使用しているから、はんだリフロー工程では、個片状あるいは短冊状にシート体を切断して外部接続端子７０ａ、７０ｂを接合する。
【００４７】
こうして、コア基板自体にデカップリングキャパシタを内蔵し、キャパシタの上部電極１８および下部電極２０と基板の表面に形成した配線パターンとが電気的に接続された構造を有する配線基板を得ることができる。
図１０（ｇ）に示す配線基板は、基板に内蔵されるキャパシタの部分の断面を示すが、上述した製造工程は、コア基板を用いる両面配線基板の製造工程と基本的に変わらない。すなわち、上述した製造工程において、キャパシタに接続される配線パターンに加えて、配線基板の両面に所要の配線パターンを形成することによって、一般に用いられている両面配線基板と同様の構成を備える配線基板（半導体パッケージ）が得られる。
【００４８】
図１１は、上述した製造方法によって得られた配線基板７２に半導体素子８０を搭載して、２段に配線基板を積み重ねて形成した半導体パッケージ（POP：Package on Package)を構成した例を示す。配線基板７２にはデカップリングキャパシタが内蔵されている。上段の配線基板７４についてもデカップリングキャパシタを内蔵した基板を用いてもよい。外部接続端子７０ａを大径に形成したことによって、配線基板７２、７４間に半導体素子８０を搭載するスペースを確保している。
【００４９】
本実施形態の半導体装置のように、基板内にデカップリングキャパシタを内蔵させることにより、電源電位を安定させるといったことが可能となる。デカップリングキャパシタを内蔵した配線基板は、POP型の半導体パッケージのように積層型とした場合にも、薄型化を図ることができる。また、POP型に限らず、単一の配線基板を用いた半導体パッケージとして構成することももちろん可能である。
【００５０】
図１２は、誘電体層１４を上部電極１８と下部電極２０とによって挟み、樹脂２４ａからなる被覆部２４によって外面を保護するキャパシタ構造をコア基板に利用する他の例である。この例では、上部電極１８と下部電極２０には開口穴を設けず、基板の両面に形成した配線パターン６４ａ、６４ｂと上部電極１８および下部電極２０とを、ビア６４ｃ、６４ｄを介して電気的に接続している。基板の両面に形成される配線パターン６４ａ、６４ｂ間の電気的接続は、従来の両面配線基板と同様に基板に設けるスルーホールを介してなされる。この構造の半導体パッケージの場合は、基板に内蔵するキャパシタ構造に用いる上部電極１８と下部電極２０を、開口穴を設けない単一膜構造とすることができる。
なお、コア基板にキャパシタ構造を組み込む方法としては、図９に示すような、基板の一方の面側から、配線パターンと上部電極１８および下部電極２０とを電気的に接続する構成とすることもできる。
【００５１】
本発明に係るキャパシタ部品あるいはキャパシタ構造を内蔵した配線基板（半導体パッケージ）は、誘電体層１４を上部電極１８と下部電極２０とで挟む構造としているから、誘電体層１４の大きさ、言い換えれば上部電極１８と下部電極２０の大きさを大きくすることによってより大きな電気容量を確保することが可能である。また、誘電体層１４、上部電極１８、下部電極２０を積層した構造としたことにより、薄型化、小型化が図れ、ビルドアップ層に組み込んでキャパシタ内蔵型の配線基板を形成するといったことが容易に可能になる。また、上部電極１８および下部電極２０は任意のパターンに形成できるから、キャパシタ部品を組み込む製品に応じて電極のパターンや開口穴のパターンを適宜設計することが可能になる等の利点を有する。
【図面の簡単な説明】
【００５２】
【図１】キャパシタ部品を製造する工程を示す断面図である。
【図２】キャパシタ部品を製造する工程を示す断面図（ａ）、キャパシタ部品の断面図（ｂ）および平面図（ｃ）である。
【図３】キャパシタ部品を構成する上部電極と下部電極の平面図である。
【図４】キャパシタ部品の他の構成例を示す断面図である。
【図５】キャパシタ部品のさらに他の構成を示す断面図（ａ）、上部電極と下部電極の平面図（ｂ）、（ｃ）である。
【図６】キャパシタ部品を搭載した配線基板の製造工程を示す断面図である。
【図７】キャパシタ部品を搭載した配線基板の製造工程を示す断面図である。
【図８】キャパシタ部品に形成した開口穴に合わせてビア穴を形成した状態を示す断面図である。
【図９】基板にキャパシタ部品を搭載した状態の断面図である。
【図１０】コア基板にキャパシタを内蔵する配線基板の製造方法を示す断面図である。
【図１１】キャパシタを内蔵した配線基板を用いて組み立てた半導体パッケージの側面図である。
【図１２】コア基板にキャパシタを内蔵した配線基板の断面図である。
【符号の説明】
【００５３】
１０  キャパシタシート
１２  ニッケル層
１４  誘電体層
１６  銅箔
１６ａ  銅めっき層
１８  上部電極
１８ａ、１８ｂ、２０ａ、２０ｂ  開口穴
２０  下部電極
２２  銅板
２４ａ  樹脂
２４  被覆部
３０、３１、３２、３３  キャパシタ部品
３４  キャパシタシート体
４０  コア基板
４２  銅箔
４２ａ  配線パターン
４４、４６ａ  層間絶縁層
４６  樹脂フィルム
４８ａ、４８ｂ  ビア穴
５０  めっきシード層
５２  レジストパターン
５４  配線パターン
５４ａ、５４ｂ、５４ｃ  ビア
６０  貫通孔
６４ａ、６４ｂ  配線パターン
６５ａ、６５ｂ  パッド
６６  レジストパターン
６８  ソルダーレジスト
７０ａ、７０ｂ  外部接続端子
７２、７４  配線基板
８０  半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005188256.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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