(57)【特許請求の範囲】
【請求項１】
第１遅延量を有する第１遅延素子を複数含み、入力信号を受けて第１出力信号を出力する遅延段と、
前記第１出力信号に第１遅延量と同一の第２遅延量を付与して遅延させる第２遅延素子と、
前記第２遅延素子に並列接続され、前記第１出力信号に前記第１遅延量より長い遅延量であって前記第１遅延量の２倍よりも小さい第３遅延量を付与して遅延させる第３遅延素子と、
前記第１遅延素子の第１遅延量、前記第２遅延素子の第２遅延量、および前記第３遅延素子の第３遅延量を調整する制御電流を供給する制御電流供給部と、
前記第１出力信号の遅延時間を選択する遅延時間選択信号に応じ、前記第２遅延素子の第２出力信号もしくは前記第３遅延素子の第３出力信号のいずれか一方を選択する出力信号選択部と、
を備えることを特徴とする可変遅延回路。
【請求項２】
前記制御電流供給部は、カレントミラー回路を備え、
前記カレントミラー回路は、基準電流に対し、所定の電流比率を有する前記制御電流を出力する出力トランジスタを備えることを特徴とする請求項１に記載の可変遅延回路。
【請求項３】
出力信号を基準周波数に応じた発振周波数に位相同期するＰＬＬ回路を備え、
前記ＰＬＬ回路は、
チャージポンプから出力される電圧信号を電流信号に変換する電圧電流変換器と、
前記電圧電流変換器から出力される電流信号に応じた発振周波数を前記出力信号として出力する制御発振器とを備え、
前記基準電流は、前記電圧電流変換器から出力される電流信号に応じた電流値を有して、前記電圧電流変換器から出力されることを特徴とする請求項２に記載の可変遅延回路。
【請求項４】
前記第２遅延素子は、
前記出力信号選択部に接続された第１バッファ回路と、
前記制御電流に応じて、前記第１バッファ回路の導通状態を制御する制御電圧を生成する制御電圧生成部と、
を備えることを特徴とする請求項１または２に記載の可変遅延回路。
【請求項５】
前記制御電圧生成部は、前記制御電流に応じて導通状態が制御される第１トランスファゲートであり、
前記第１バッファ回路は、前記第１トランスファゲートの出力電圧が供給される第１バッファ回路であることを特徴とする請求項４に記載の可変遅延回路。
【請求項６】
前記制御電流供給部は、複数のカレントミラー回路を備え、
前記複数のカレントミラー回路の内のそれぞれのカレントミラー回路が有する出力トランジスタは、前記所定の電流比率がそれぞれ異なる前記制御電流を出力することを特徴とする請求項２に記載の可変遅延回路。
【請求項７】
前記遅延量が異なる前記第２遅延素子を複数備え、前記複数の遅延素子に、前記遅延量の異なる第２遅延素子がそれぞれ接続されることを特徴とする請求項１に記載の可変遅延回路。
【請求項８】
可変遅延回路の制御方法において、
入力信号を受け、第１遅延量を有する複数の第１遅延素子を介して第１出力信号を出力するステップと、
前記第１出力信号に第１遅延量と同一の第２遅延量を付与して遅延させた第２出力信号を生成する第２遅延ステップと、
前記第１出力信号に前記第１遅延量より長い遅延量であって前記第１遅延量の２倍よりも小さい第３遅延量を付与して遅延させた第３出力信号を生成する第３遅延ステップと、
前記第１遅延量、前記第２遅延量、および前記第３遅延量を調整する制御電流を供給する制御電流供給ステップと、
前記第１出力信号の遅延時間を選択する遅延時間選択信号に応じ、前記第２出力信号もしくは前記第３出力信号のいずれか一方を選択する出力信号選択ステップと、
を備えることを特徴とする可変遅延回路の制御方法。
【請求項９】
前記第２遅延量を調整する制御電流を供給する制御電流供給ステップを備え、
前記制御電流供給ステップは、基準電流に対し、所定の電流比率を有する前記制御電流を出力することを特徴とする請求項８に記載の可変遅延回路の制御方法。
【請求項１０】
前記制御電流供給ステップは、前記所定の電流比率がそれぞれ異なる複数の前記制御電流を出力することを特徴とする請求項９に記載の可変遅延回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、可変遅延回路及びその制御方法に関する。
【０００２】
一般に、入力信号の位相を調整するために、一定の時間だけ入力信号を遅延させる遅延回路が用いられている。例えば、特許文献１には、複数の第１のゲートを縦続接続して構成し、信号が入力される第１のゲート列と、該第１のゲート列とは遅延時間の異なる第２のゲートを複数縦続接続して構成し、前記信号を遅延した信号を出力する第２のゲート列と、前記第１のゲート列の中間ノードと前記第２のゲート列の対応する中間ノードとの間に設けられた複数のスイッチを有する可変遅延回路が開示されている。
【０００３】
特許文献１の可変遅延回路によれば、前記複数のスイッチの内の１つを閉じることにより、信号が、第１のゲート及び第２のゲートを通過する数に応じて、第１のゲートの遅延時間と第２のゲートの遅延時間との差に応じて、入力信号の遅延時間の設定間隔を変化させている。そこで、特許文献１の可変遅延回路によれば、第１のゲートの遅延時間や第２のゲートの遅延時間を、それぞれ可変することにより、入力信号の遅延時間の設定間隔を変化させ、様々な遅延時間を得ることができる。
【０００４】
また、特許文献２には、入力端子に入力された信号を出力端子に供給する第１の経路と、入力端子に入力された信号を出力端子に供給する遅延時間可変の第２の経路とを備え、第２の経路が、遅延時間制御信号に応じて、遅延時間を可変する機能を有する可変遅延回路が開示されている。特許文献２の可変遅延回路は、セレクト信号に従って、第１の経路又は第２の経路のいずれかを選択する機能を備えている。
【０００５】
特許文献２の可変遅延回路によれば、遅延時間制御信号に応じて、第２の経路の遅延時間を任意に可変することができるため、遅延時間の分解能が特定の値に限定されてしまうことがない。そこで、特許文献２の可変遅延回路によれば、遅延時間制御信号によって、遅延時間を適宜に定めることにより、遅延時間の分解能を、所望の値に定めることができる。
【０００６】
さらに、特許文献３には、特許文献２と同様に、遅延時間の分解能を、所望の値に定めることができる可変遅延回路が開示されている。特許文献３の可変遅延回路は、クロック入力端子に入力したクロック信号及びデータ入力端子に入力したデータ信号が供給され、遅延時間がそれぞれ異なる複数の遅延回路と、複数の遅延回路に接続され、セレクト信号に従って、遅延回路からの出力の内のいずれか１つをデータ出力端子に出力するセレクタとを備えている。
【０００７】
特許文献３の可変遅延回路においては、複数の遅延回路が、それぞれ位相が異なる信号を出力する。そこで、特許文献３の可変遅延回路においては、セレクト信号に応じて、異なる遅延回路を選択すると、選択された遅延回路からの出力信号の位相の違いに対応させて、可変遅延回路の遅延時間を変化させることができる。
【０００８】
加えて、特許文献４の背景技術においては、微小遅延部と粗遅延部とを直列接続した可変遅延回路に、信号を入力し、入力信号に対して任意の遅延量を持った信号を発生させる技術が開示されている。
【０００９】
特許文献４に開示された技術によれば、微小遅延部が、バッファと付加容量とスイッチとを多段接続して構成されている。微小遅延部では、スイッチをオン状態にすると、付加容量によって遅延量が増加し、スイッチがオフ状態の場合に比べて、微小遅延部の一段あたりの遅延量を増加させることができる。
【００１０】
一方、粗遅延部は、ＣＭＯＳバッファのゲート遅延を多段に設けた経路と、ゲート遅延を設けない経路とを、セレクタによって切り替えるように構成されている。粗遅延部では、セレクタごとに、ゲート遅延を多段に設けた経路又はゲート遅延を設けない経路のいずれかに切り替えると、セレクタごとに、遅延量を設定することができる。
【００１１】
そこで、特許文献４に開示された技術によれば、例えば１１ｎｓの遅延を発生させるためには、微小遅延部によって、１ｎｓの遅延を発生させ、粗遅延部によって、１０ｎｓの遅延を発生させている。これにより、特許文献４に開示された技術によれば、粗遅延部のみによって、遅延を発生させる場合に比べて、遅延時間の分解能を高くすることができる。
【特許文献１】特許第３７３９５２５号明細書
【特許文献２】特開平９−４６１９６号公報
【特許文献３】特開平９−４６１９７号公報
【特許文献４】特開２００６−１８６５４７号公報
【００１２】
なお、上述した特許文献に開示された技術に加えて、特許文献５には、可変遅延回路に関する技術が開示されている。
【特許文献５】実公平６−１０５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、例えば、光ディスクに、パターンとしてデータを書き込む際に、パターンの強度分布にムラが生じないようにすることが求められる。このため、光ディスクに、パターンとしてデータを書き込む際には、上記の可変遅延回路によって、光ディスクにレーザ光を出射するタイミングを調整し、光ディスクに、短い間隔で、連続してレーザ光を出射する場合がある。
【００１４】
そこで、光ディスクに、短い間隔で、連続してレーザ光を出射するために、特許文献１の第１のゲートの遅延時間や第２ゲートの遅延時間を、それぞれ短くしたり、特許文献３の各遅延回路の遅延時間を短縮することが考えられる。
【００１５】
しかしながら、遅延時間の短縮には、上述した特許文献１の第１のゲートの素子特性や第２のゲートの素子特性が影響を与えたり、特許文献３の各遅延回路を構成する遅延素子の素子特性が影響を与えるため、第１及び第２のゲートの遅延時間や、各遅延回路の遅延時間を、際限なく短縮することは困難である。
【００１６】
また、上記の特許文献１ないし特許文献３の可変遅延回路においては、第１のゲートの遅延時間と第２ゲートの遅延時間の合計値によって、遅延時間が定められたり、各遅延回路を構成する遅延素子の遅延時間に応じて、可変遅延回路の遅延時間が定められる。したがって、特許文献１ないし特許文献３の可変遅延回路においては、該可変遅延回路の遅延時間を、第１及び第２のゲートの最小遅延時間よりも短い時間に設定することができず、各遅延回路を構成する遅延素子の最小遅延時間よりも短い時間に設定することできなかった。
【００１７】
この発明は、このような状況に鑑み提案されたものであって、遅延素子の最小遅延時間よりも短い遅延時間を設定し、遅延時間の設定精度を向上させることができる可変遅延回路及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
請求項１の発明に係る可変遅延回路は、第１遅延量を有する第１遅延素子を複数含み、入力信号を受けて第１出力信号を出力する遅延段と、前記第１出力信号に第１遅延量と同一の第２遅延量を付与して遅延させる第２遅延素子と、前記第２遅延素子に並列接続され、前記第１出力信号に前記第１遅延量より長い遅延量であって前記第１遅延量の２倍よりも小さい第３遅延量を付与して遅延させる第３遅延素子と、前記第１遅延素子の第１遅延量、前記第２遅延素子の第２遅延量、および前記第３遅延素子の第３遅延量を調整する制御電流を供給する制御電流供給部と、前記第１出力信号の遅延時間を選択する遅延時間選択信号に応じ、前記第２遅延素子の第２出力信号もしくは前記第３遅延素子の第３出力信号のいずれか一方を選択する出力信号選択部と、を備えることを特徴とする。
【００１９】
請求項１の発明に係る可変遅延回路によれば、入力信号の遅延時間を選択する遅延時間選択信号に応じ、出力信号選択部が、第１ディレイラインの出力信号もしくは第２ディレイラインの出力信号のいずれか一方を選択すると、第１ディレイラインを構成する第２遅延素子の第２遅延量と、第２ディレイラインを構成する第３遅延素子の第３遅延量が異なるため、出力信号選択部が、入力信号を遅延させた出力信号を選択するタイミングが変化する。
そこで、請求項１の発明に係る可変遅延回路によれば、出力信号選択部が出力信号を選択するタイミングの違いに応じて、出力信号の遅延時間を変化させることができる。
【００２０】
請求項８の発明に係る可変遅延回路の制御方法は、可変遅延回路の制御方法において、入力信号を受け、第１遅延量を有する複数の第１遅延素子を介して第１出力信号を出力するステップと、前記第１出力信号に第１遅延量と同一の第２遅延量を付与して遅延させた第２出力信号を生成する第２遅延ステップと、前記第１出力信号に前記第１遅延量より長い遅延量であって前記第１遅延量の２倍よりも小さい第３遅延量を付与して遅延させた第３出力信号を生成する第３遅延ステップと、前記第１遅延量、前記第２遅延量、および前記第３遅延量を調整する制御電流を供給する制御電流供給ステップと、前記第１出力信号の遅延時間を選択する遅延時間選択信号に応じ、前記第２出力信号もしくは前記第３出力信号のいずれか一方を選択する出力信号選択ステップと、を備えることを特徴とする。
【００２１】
請求項８の発明に係る可変遅延回路の制御方法によれば、入力信号の遅延時間を選択する遅延時間選択信号に応じ、出力信号選択ステップによって、第２遅延ステップにおいて生成される第２出力信号もしくは第３遅延ステップにおいて生成される第３出力信号のいずれか一方を選択すると、第２遅延量と、第３遅延量が異なるため、出力信号選択ステップが、入力信号を遅延させた出力信号を選択するタイミングが変化する。
そこで、請求項８の発明に係る可変遅延回路の制御方法によれば、出力信号選択ステップが出力信号を選択するタイミングの違いに応じて、出力信号の遅延時間を変化させることができる。
【発明の効果】
【００２２】
本発明の可変遅延回路及びその制御方法によれば、入力信号の遅延時間を選択する遅延時間選択信号に応じ、第２遅延素子の出力信号もしくは第３遅延素子の出力信号のいずれか一方を選択すると、第２遅延量と、第３遅延量が異なるため、出力信号選択部が、入力信号を遅延させた出力信号を選択するタイミングが変化する。
そこで、本発明の可変遅延回路及びその制御方法によれば、出力信号を選択するタイミングの違いに応じて、出力信号の遅延時間を変化させることができる。
【発明を実施するための最良の形態】
【００２３】
＜実施形態１＞
本発明の実施形態１を、図１ないし図４を参照しつつ説明する。ここでは、本発明の可変遅延回路を、遅延回路１０を例に挙げて説明する。図１は、遅延回路１０の概略回路構成図である。遅延回路１０は、ゲート２０と、第１セレクタ３０と、ゲート４０と、電流発生回路５０と、第２セレクタ６０とを備えている。
【００２４】
図１に図示するように、Ｎ個のゲート２０Ａ〜２０Ｎは、直列接続されている。本実施形態の各ゲート２０Ａ〜２０Ｎの遅延時間は、それぞれ１００ｐｓに設定されている。
【００２５】
第１セレクタ３０は、Ｎ個のスイッチＳＷＡ〜ＳＷＮを備えている。スイッチＳＷＡは、ゲート２０Ａの出力と出力端子（ＯＵＴ）との間に接続されている。各スイッチＳＷＢ〜ＳＷＮは、スイッチＳＷＡと同様に、各ゲート２０Ｂ〜２０Ｎの出力と前記出力端子（ＯＵＴ）との間に、それぞれ接続されている。また、各スイッチＳＷＡ〜ＳＷＮは、信号入力端子（ＩＮ）を通じ、制御回路３１に接続されている。
なお、Ｎ個のゲート２０Ａ〜２０Ｎ及び第１セレクタ３０からなる遅延調整部は、第２セレクタ６０の出力端に電気的に接続しても良い。
【００２６】
ゲート２０Ｏは、図２に図示するように、トランスファゲート２１と、バッファ２２とを備えている。バッファ２２の入力は、トランスファゲート２１を介し、ゲート２０Ｏの入力を通じ、第１セレクタ３０の出力端子（ＯＵＴ）に接続されている。
【００２７】
本実施形態では、上記の各ゲート２０Ａ〜２０Ｎが、ゲート２０Ｏと同様に、トランスファゲート２１及びバッファ２２を備えている。ゲート２０Ｏの遅延時間は、各ゲート２０Ａ〜２０Ｎと同様に、１００ｐｓに設定されている。なお、ゲート２０Ｏは、本発明の第１遅延素子に相当する。また、各ゲート２０Ａ〜２０Ｎが備えるトランスファゲート２１は、本発明の第２トランスファゲートに相当する。各ゲート２０Ａ〜２０Ｎが備えるバッファ２２は、本発明の第３バッファ回路に相当する。
【００２８】
ゲート４０は、トランスファゲート４１と、バッファ４２とを備えている。バッファ４２の入力は、トランスファゲート４１を介し、ゲート４０の入力を通じ、第１セレクタ３０の出力端子（ＯＵＴ）に接続されている。
【００２９】
電流発生回路５０は、Ｐ型チャンネルトランジスタＭ５１、Ｍ５２と、Ｎ型チャンネルトランジスタＭ５３〜Ｍ５６と、Ｐ型チャンネルトランジスタＭ５７とを備えている。ここでは、電流発生回路５０が、ゲート２０Ｏ、４０に接続される構成を説明する。なお、図示しないが、電流発生回路５０は、ゲート２０Ｏ、４０と同様に、各ゲート２０Ａ〜２０Ｎに接続されている。
【００３０】
Ｐ型チャンネルトランジスタＭ５１とＰ型チャンネルトランジスタＭ５２とによって、カレントミラー回路が構成されている。Ｐ型チャンネルトランジスタＭ５１、Ｍ５２のソースは、電源電圧ＶＣＣに接続されている。Ｐ型チャンネルトランジスタＭ５１のドレインは、Ｎ型チャンネルトランジスタＭ５３のドレインに接続されている。Ｎ型チャンネルトランジスタＭ５３のソースは、グランドに接続されている。
【００３１】
Ｐ型チャンネルトランジスタＭ５１のゲートとドレインとの間は、短絡されている。さらに、Ｐ型チャンネルトランジスタＭ５１のゲートは、Ｐ型チャンネルトランジスタＭ５２のゲートに接続されている。また、両トランジスタＭ５１、Ｍ５２のゲートは、ゲート４０のトランスファゲート４１を構成するＰ型チャンネルトランジスタに接続されている。
【００３２】
Ｐ型チャンネルトランジスタＭ５２のドレインは、Ｎ型チャンネルトランジスタＭ５４のドレインに接続されている。Ｎ型チャンネルトランジスタＭ５４のソースは、グランドに接続されている。Ｎ型チャンネルトランジスタＭ５４のゲートとドレインとの間は、短絡されている。Ｐ型チャンネルトランジスタＭ５４のゲートは、前記トランスファゲート４１を構成するＮ型チャンネルトランジスタに接続されている。
【００３３】
また、Ｎ型チャンネルトランジスタＭ５５とＮ型チャンネルトランジスタＭ５３とによって、カレントミラー回路が構成されている。Ｎ型チャンネルトランジスタＭ５５のドレインは、基準電流ＩＲＥＦを供給する定電流源（図４参照。）に接続されている。Ｎ型チャンネルトランジスタＭ５５のソースは、グランドに接続されている。Ｎ型チャンネルトランジスタＭ５５のゲートとドレインとの間は、短絡されている。さらに、Ｎ型チャンネルトランジスタＭ５５のゲートは、Ｎ型チャンネルトランジスタＭ５３のゲートに接続されている。
【００３４】
図４に図示するように、基準電流ＩＲＥＦを供給する定電流源は、位相同期回路（ＰＬＬ）を備えている。位相同期回路は、周波数位相比較器と、チャージポンプと、ループフィルタと、電圧制御型発振器（ＶＣＯ）と、分周器とを備えている。
【００３５】
周波数位相比較器には、基準信号（基準ＣＬＫ）及び分周信号が入力される。分周信号は、分周器によって、電圧制御型発振器の出力信号（ＣＬＫ出力）を分周した信号である。周波数位相比較器は、前記基準信号と前記分周信号との位相差を検出し、周波数／遅延制御信号を出力する。
【００３６】
周波数／遅延制御信号に応じ、チャージポンプの発生電圧が制御される。チャージポンプの発生電圧は、ループフィルタを通じ、電圧制御型発振器の電圧電流変換回路に出力される。電圧電流変換回路は、ループフィルタを通過した前記発生電圧に応じ、基準電流ＩＲＥＦを出力する。位相同期回路では、周波数位相比較器によって、前記基準信号と前記分周信号との位相差を検出し、前記出力信号の周波数が、前記基準信号の周波数に分周器の分周比を乗算したものとなるように制御される。
【００３７】
両トランジスタＭ５５、Ｍ５３のゲートは、ゲート２０Ｏのトランスファゲート２１を構成するＮ型チャンネルトランジスタのゲートに接続されている。さらに、Ｎ型チャンネルトランジスタＭ５５とＮ型チャンネルトランジスタＭ５６とによって、カレントミラー回路が構成されている。両トランジスタＭ５３、Ｍ５５の各ゲートは、Ｎ型チャンネルトランジスタＭ５６のゲートに接続されている。Ｎ型チャンネルトランジスタＭ５６のソースは、グランドに接続されている。
【００３８】
Ｐ型チャンネルトランジスタＭ５７のソースは、電源電圧ＶＣＣに接続されている。Ｐ型チャンネルトランジスタＭ５７のゲートとドレインとの間は、短絡されている。Ｐ型チャンネルトランジスタＭ５７のドレインは、前記Ｎ型チャンネルトランジスタＭ５６のドレインに接続されている。Ｐ型チャンネルトランジスタＭ５７のゲートは、前記トランスファゲート２１を構成するＰ型チャンネルトランジスタのゲートに接続されている。
【００３９】
第２セレクタ６０は、スイッチＳＷ１及びスイッチＳＷ２を備えている。スイッチＳＷ１は、第２セレクタ６０の第１入力端子（ＩＮ２）と、第２セレクタ６０の出力端子（ＯＵＴ２）との間に接続されている。第２セレクタ６０の第１入力端子（ＩＮ２）は、ゲート２０Ｏの出力に接続されている。
【００４０】
また、スイッチＳＷ２は、第２セレクタ６０の第２入力端子（ＩＮ３）と、第２セレクタ６０の出力端子（ＯＵＴ２）との間に接続されている。第２セレクタ６０の第２入力端子（ＩＮ３）は、ゲート４０の出力に接続されている。
【００４１】
次に、本実施形態の遅延回路１０の動作を説明する。遅延回路１０では、図３を用いて説明するように、ゲート２０Ｏの遅延時間を１００ｐｓに設定すると共に、ゲート４０の遅延時間を１５０ｐｓに設定する。以下に、図１に図示する制御回路３１によって出力される遅延時間設定信号Ｓ１により、第１セレクタ３０のスイッチＳＷＡが選択され、該スイッチＳＷＡが閉じられると共に、スイッチＳＷＢ〜ＳＷＮが開放状態の場合の動作を説明する。遅延時間設定信号Ｓ１は、本発明の遅延時間選択信号に相当する。
【００４２】
図３は、遅延回路１０の動作を説明するタイミングチャートである。図３に図示する入力信号ＳＩＮは、図１に図示するゲート２０Ａに入力される。ゲート２０Ａに入力された入力信号ＳＩＮは、ゲート２０Ａの出力からスイッチＳＷＡを経由して、第１セレクタ３０の出力端子（ＯＵＴ）を通過する。図３に図示するように、入力信号ＳＩＮは、ゲート２０Ａに入力されてから１００ｐｓだけ経過した後に、第１セレクタ３０の出力端子（ＯＵＴ）から、信号が出力される。
【００４３】
第１セレクタ３０の出力信号は、ゲート２０Ｏを通過する。電流発生回路５０においては、Ｎ型チャンネルトランジスタＭ５５のゲートが、Ｎ型チャンネルトランジスタＭ５６のゲート及びトランスファゲート２１を構成するＮ型チャンネルトタンジスタのゲートと共通接続され、Ｎ型チャンネルトランジスタＭ５５のサイズ（Ｌ／Ｗ）を、Ｎ型チャンネルトランジスタＭ５６のサイズ（Ｌ／Ｗ）と同じに設定している。電流発生回路５０においては、前記基準電流ＩＲＥＦ及び前記サイズ比に基づいて、各Ｎ型チャンネルトランジスタＭ５５、Ｍ５６によって生成される電流に応じ、各Ｎ型チャンネルトランジスタＭ５５、Ｍ５６のゲート及びトランスファゲート２１を構成するＮ型チャンネルトランジスタのゲート及び該トランスファゲート２１を構成するＰ型チャンネルトランジスタのゲートに、所定の電圧が共通に印加される。これにより、トランスファゲート２１のＮ型及びＰ型の各トランジスタのゲート電圧が制御されて、トランスファゲート２１のオン抵抗が変化し、トランスファゲート２１の導通状態が制御される。電流生成回路５０は、本発明の制御電流供給部に相当し、各Ｎ型チャンネルトランジスタＭ５５、Ｍ５６によって生成される電流は、本発明の制御電流に相当する。
【００４４】
ゲート２０Ｏでは、トランスファゲート２１の導通状態に応じ、第１セレクタ３０の出力信号を遅延させる時間（ここでは１００ｐｓ）が設定される。また、ゲート２０Ｏでは、トランスファゲート２１の導通状態に応じ、バッファ２２の入力電圧の変化時間が、制御される。これにより、バッファ２２の入力電圧がバッファ２２の閾値電圧を上回る時間が調整され、ゲート２０Ｏにおいては、遅延時間が１００ｐｓに設定される。そこで、図３に図示するように、ゲート２０Ｏに入力された信号が、１００ｐｓだけ経過した後に、ゲート２０Ｏから第２セレクタ６０の第１入力端子（ＩＮ２）に向けて出力される。なお、本実施形態では、ゲート２０Ａの出力からスイッチＳＷＡを経由し、ゲート２０Ｏを経て第２セレクタ６０の第１入力端子（ＩＮ２）に至る信号経路ＤＬ１が、本発明の遅延段（第１ディレイライン）に相当する。
【００４５】
本実施形態では、各ゲート２０Ａ〜２０Ｏの素子構造と、電圧制御型発振器のリングオシレータに用いられる複数のゲートの素子構造を同一のものとしている。各ゲート２０Ａ〜２０Ｏ及びリングオシレータに用いられる複数のゲートには、電圧制御型発振器の発振周波数に基づいて生成される基準電流ＩＲＥＦが供給される。このため、本実施形態では、基準電流ＩＲＥＦに応じ、各ゲート２０Ａ〜２０Ｏ及びリングオシレータに用いられる複数のゲートのそれぞれの遅延時間が、一定の時間になるように制御される。
【００４６】
例えば、２０段のゲートによってリングオシレータが形成され、リングオシレータの発振周波数が２５０ＭＨｚの場合には、発振周期は２ｎｓ（＝１／[２×２５０ＭＨｚ]）である。そこで、１段のゲートの遅延時間は、１００ｐｓ（２ｎｓ／２０段）である。本実施形態では、上記の位相同期回路がロック（同期）しているときの基準電流ＩＲＥＦに応じ、各ゲート２０Ａ〜２０Ｏの遅延時間が、１００ｐｓになるように制御される。
【００４７】
一方、第１セレクタ３０の出力信号は、上記のゲート２０Ｏに加えて、ゲート４０を通過する。電流発生回路５０においては、図２に図示するように、各Ｎ型チャンネルトランジスタＭ５５とＭ５３、Ｍ５４のサイズ比（Ｌ／Ｗ）と、前記各Ｎ型チャンネルトランジスタＭ５５とＭ５６のサイズ比（Ｌ／Ｗ）との比を、１：α（α＜１）に設定している。電圧発生回路５０においては、前記基準電流ＩＲＥＦ及び設定されたサイズ比（１：α）に基づいて、各Ｎ型チャンネルトランジスタＭ５３、Ｍ５４によって生成される電流に応じ、トランスファゲート４１を構成するＮ型チャンネルトランジスタのゲート及びＰ型チャンネルトランジスタのゲートに、所定の電圧が共通に印加される。これにより、トランスファゲート４１のＮ型及びＰ型の各トランジスタのゲート電圧が制御され、トランスファゲート４１のオン抵抗が変化し、トランスファゲート４１の導通状態が制御される。各Ｎ型チャンネルトランジスタＭ５３、Ｍ５４は、本発明の出力トランジスタに相当する。また、各Ｎ型チャンネルトランジスタＭ５３、Ｍ５４によって電流を生成することは、本発明の制御電流供給ステップに相当する。
【００４８】
トランスファゲート４１のＮ型及びＰ型の各トランジスタのゲート電圧値は、前記トランスファゲート２１のＮ型及びＰ型の各トランジスタのゲート電圧値よりも低い値に設定される。ゲート４０では、トランスファゲート４１の導通状態に応じ、第１セレクタ３０の出力信号を遅延させる時間（ここでは１５０ｐｓ）が設定される。また、ゲート４０では、トランスファゲート４１の導通状態に応じ、バッファ４２の入力電圧の変化時間が、制御される。これにより、バッファ４２の入力電圧がバッファ４２の閾値電圧を上回る時間が調整され、ゲート４０においては、遅延時間が１５０ｐｓに設定される。そこで、図３に図示するように、ゲート４０に入力された信号が、１５０ｐｓだけ経過した後に、ゲート４０から第２セレクタ６０の第２入力端子（ＩＮ３）に向けて出力される。
【００４９】
本実施形態では、ゲート２０Ａの出力からスイッチＳＷＡを経由し、ゲート４０を経て第２セレクタ６０の第２入力端子（ＩＮ３）に至る信号経路ＤＬ２が、本発明の遅延段（第２ディレイライン）に相当する。また、ゲート４０は、本発明の第２遅延素子に相当する。
【００５０】
本実施形態では、ゲート４０が、本発明の第１バッファ回路及び第１トランスファゲートに相当する。また、トランスファゲート４１は、本発明の制御電圧生成部及び第１バッファ回路に相当する。
【００５１】
図２に図示するように、遅延時間設定信号Ｓ１によって、第２セレクタ６０のスイッチＳＷ１が閉じられると共に、スイッチＳＷ２が開放状態のときは、図２及び図３に図示するゲート２０Ｏの出力信号Ｓ１Ａが、スイッチＳＷ１を経由し、第２セレクタ６０の出力端子（ＯＵＴ２）を通過する。ゲート２０Ｏの出力信号Ｓ１Ａは、本発明の第１ディレイライン（第１遅延素子）の出力信号に相当する。本実施形態では、信号経路ＤＬ１によって、出力信号Ｓ１Ａを生成することが、本発明の第１遅延ステップに相当する。遅延時間設定信号Ｓ１によって、出力信号Ｓ１Ａが、スイッチＳＷ１を経由し、第２セレクタ６０の出力端子（ＯＵＴ２）を通過することは、本発明の出力信号選択ステップに相当する。
【００５２】
一方、遅延時間設定信号Ｓ１によって、第２セレクタ６０のスイッチＳＷ２が閉じられると共に、スイッチＳＷ１が開放状態のときは、図２及び図３に図示するゲート４０の出力信号Ｓ１Ｂが、スイッチＳＷ２を経由し、第２セレクタ６０の出力端子（ＯＵＴ２）を通過する。ゲート４０の出力信号Ｓ１Ｂは、本発明の第２ディレイライン（第２遅延素子）の出力信号に相当する。本実施形態では、信号経路ＤＬ２によって、出力信号Ｓ１Ｂを生成することは、本発明の第２遅延ステップに相当する。遅延時間設定信号Ｓ１によって、出力信号Ｓ１Ｂが、スイッチＳＷ２を経由し、第２セレクタ６０の出力端子（ＯＵＴ２）を通過することは、本発明の出力信号選択ステップに相当する。第２セレクタ６０は、本発明の出力信号選択部に相当する。
【００５３】
本実施形態では、遅延時間設定信号Ｓ１によって、スイッチＳＷ１もしくはスイッチＳＷ２のいずれか一方のスイッチを閉じ、他方のスイッチを開放状態に保つと、図３に図示するように、第２セレクタ６０の出力端子（ＯＵＴ２）を通過する信号の遅延時間を、ゲート４０の遅延時間（１５０ｐｓ）とゲート２０Ｏの遅延時間（１００ｐｓ）との差分値に応じた遅延間隔（１５０ｐｓ−１００ｐｓ＝５０ｐｓ）で調整することができる。
【００５４】
＜実施形態１の効果＞
本実施形態の遅延回路１０によれば、遅延時間設定信号Ｓ１によって、第２セレクタ６０が、ゲート２０Ｏの出力信号Ｓ１Ａもしくはゲート４０の出力信号Ｓ１Ｂのいずれか一方を選択すると、信号経路ＤＬ１を構成するゲート２０Ｏの遅延時間と、信号経路ＤＬ２を構成するゲート４０の遅延時間が異なるため、第２セレクタ６０が、入力信号ＳＩＮを遅延させた信号を選択するタイミングが変化する。
そこで、本実施形態の遅延回路１０によれば、第２セレクタ６０が入力信号ＳＩＮを遅延させた信号を選択するタイミングの違いに応じて、第２セレクタ６０の出力端子（ＯＵＴ２）を通過する信号の遅延時間を変化させることができる。
このため、本実施形態の遅延回路１０のように、ゲート４０の遅延時間（１５０ｐｓ）を、ゲート２０Ｏの遅延時間（１００ｐｓ）の２倍以下に設定すると、ゲート４０の遅延時間と、ゲート２０Ｏの遅延時間との差分値（５０ｐｓ）を、ゲート２０Ｏの最小遅延時間（１００ｐｓ）よりも小さくすることができる。
したがって、本実施形態の遅延回路１０によれば、前記差分値（５０ｐｓ）に応じて、第２セレクタ６０の出力端子（ＯＵＴ２）を通過する信号の遅延時間を、ゲート２０Ｏの最小遅延時間（１００ｐｓ）よりも小さい間隔で、調整することができる。
【００５５】
本実施形態の遅延回路１０の制御方法によれば、遅延時間設定信号Ｓ１によって、ゲート２０Ｏの出力信号Ｓ１Ａもしくはゲート４０の出力信号Ｓ１Ｂのいずれか一方を選択すると、信号経路ＤＬ１を構成するゲート２０Ｏの遅延時間と、信号経路ＤＬ２を構成するゲート４０の遅延時間が異なるため、信号経路ＤＬ１、もしくは信号経路ＤＬ２を通過した入力信号ＳＩＮを遅延させた信号のどちらを選択するかで遅延が変化する。
そこで、本実施形態の遅延回路１０の制御方法によれば、入力信号ＳＩＮを遅延させた信号のどちらを選択するかに応じて、第２セレクタ６０の出力端子（ＯＵＴ２）を通過する信号の遅延時間を変化させることができる。
このため、本実施形態の遅延回路１０のように、ゲート４０の遅延時間（１５０ｐｓ）を、ゲート２０Ｏの遅延時間（１００ｐｓ）の２倍以下に設定すると、ゲート４０の遅延時間と、ゲート２０Ｏの遅延時間との差分値（５０ｐｓ）を、ゲート２０Ｏの最小遅延時間（１００ｐｓ）よりも小さくすることができる。
したがって、本実施形態の遅延回路１０の制御方法によれば、前記差分値（５０ｐｓ）に応じて、第２セレクタ６０の出力端子（ＯＵＴ２）を通過する信号の遅延時間を、ゲート２０Ｏの最小遅延時間（１００ｐｓ）よりも小さい間隔で、調整することができる。
【００５６】
本実施形態の可変遅延回路１０によれば、電流発生回路５０が、基準電流ＩＲＥＦに対し、設定されたサイズ比α（α＜１）に応じた電流を生成するＮ型チャンネルトランジスタＭ５５、Ｍ５３、Ｍ５４を備えると、Ｎ型チャンネルトランジスタＭ５３、Ｍ５４とＰ型チャンネルトランジスタＭ５１によって、ゲート４０のトランスファゲート４１に印加する電圧を、ゲート２０Ｏのトランスファゲート２１に印加する電圧とは異なるものにすることができる。
【００５７】
本実施形態の可変回路１０の制御方法によれば、基準電流ＩＲＥＦに対し、設定された比α（α＜１）に応じた電流を生成すると、生成した電流に対応させて、ゲート４０のトランスファゲート４１に印加する電圧を、ゲート２０Ｏのトランスファゲート２１に印加する電圧とは異なるものにすることができる。
【００５８】
本実施形態の可変回路１０では、電流発生回路５０のＮ型チャンネルトランジスタＭ５５、Ｍ５３、Ｍ５４によって生成される電流に応じ、ゲート４０のトランスファゲート４１が、第２セレクタ６０の入力端子（ＩＮ３）に接続されたバッファ４２の入力電圧を制御している。本実施形態の可変回路１０によれば、電流発生回路５０のＮ型チャンネルトランジスタＭ５５、Ｍ５３、Ｍ５４によって生成される電流によって、トランスファゲート４１のオン抵抗が変化すると、バッファ４２の入力電圧がバッファ４２の閾値電圧を上回る時間を変化させることができ、ゲート４０に入力された信号が、ゲート４０から第２セレクタ６０の第２入力端子（ＩＮ３）に向けて出力される時間を変化させることができる。
【００５９】
本実施形態の遅延回路１０によれば、ゲート２０Ｏと同様に、各ゲート２０Ａ〜２０Ｎが、トランスファゲート２１及びバッファ２２を備えると、各ゲート２０Ａ〜２０Ｎについても、ゲート２０Ｏと同様に、トランスファゲート２１のオン抵抗及びバッファ２２の入力電圧がバッファ２２の閾値電圧を上回る時間を、調整することができる。そこで、本実施形態の遅延回路１０によれば、各ゲート２０Ａ〜２０Ｎのトランスファゲート２１のオン抵抗及びバッファ２２の入力電圧がバッファ２２の閾値電圧を上回る時間を、ゲート２０Ｏと同様に調整することができ、各ゲート２０Ａ〜２０Ｎの遅延時間を、ゲート２０Ａの遅延時間に一致させることができる。
【００６０】
＜実施形態２＞
本発明の実施形態２を、図５を参照しつつ説明する。ここでは、実施形態１と同一の構成は同一の符号を付し、その説明を省略する。図５に図示する遅延回路１０Ａは、図２に図示するゲート２０Ｏ及びゲート４０に代えて、ゲート２０Ｐ及びゲート４０Ａを備えている。
【００６１】
ゲート２０Ｐは、差動回路２４と、バッファ２２とを備えている。差動回路２４は、負荷電流源トランジスタ２５と、差動入力トランジスタ２６と、差動電流源トランジスタ２７とを備えている。
【００６２】
負荷電流源トランジスタ２５は、Ｐ型チャンネルトランジスタＭ２５Ａ、Ｍ２５Ｂを備えている。各Ｐ型チャンネルトランジスタＭ２５Ａ、Ｍ２５Ｂのゲートは、電流発生回路５０のＰ型チャンネルトランジスタＭ５７のゲート及びドレインに接続されている。
【００６３】
差動入力トランジスタ２６は、Ｎ型チャンネルトランジスタＭ２６Ａ、Ｍ２６Ｂを備えている。Ｎ型チャンネルトランジスタＭ２６Ａのドレインは、上記のＰ型チャンネルトランジスタＭ２５Ａのドレインに接続されている。Ｎ型チャンネルトランジスタＭ２６Ｂのドレインは、Ｐ型チャンネルトランジスタＭ２５Ｂのドレインに接続されている。Ｎ型チャンネルトランジスタＭ２６ＢのドレインとＰ型チャンネルトランジスタＭ２５Ｂのドレインとの接続点は、バッファ２２の入力に接続されている。
【００６４】
差動電流源トランジスタ２７のドレインは、Ｎ型チャンネルトランジスタ２６Ａのソース及びＮ型チャンネルトランジスタＭ２６Ｂのソースに接続されている。差動電流源トランジスタ２７のゲートは、Ｎ型チャンネルトランジスタＭ５６のゲート、Ｎ型チャンネルトランジスタＭ５５のゲート及びドレインにそれぞれ接続されている。差動電流源トランジスタＭ２７のソースは、グランドに接続されている。
【００６５】
ゲート４０Ａは、差動回路４４と、バッファ４２とを備えている。差動回路４４は、負荷電流源トランジスタ４５と、差動入力トランジスタ４６と、差動電流源トランジスタ４７とを備えている。負荷電流源トランジスタ４５は、本発明の電流源トランジスタに相当する。差動入力トランジスタ４６は、本発明の差動回路に相当する。差動電流源トランジスタ４７は、本発明の差動電流源トランジスタに相当する。バッファ４２は、本発明の第２バッファ回路に相当する。
【００６６】
負荷トランジスタ４５は、Ｐ型チャンネルトランジスタＭ４５Ａ、Ｍ４５Ｂを備えている。各Ｐ型チャンネルトランジスタＭ４５Ａ、Ｍ４５Ｂのゲートは、電流発生回路５０の両Ｐ型チャンネルトランジスタＭ５１、Ｍ５２のゲート及びＮ型チャンネルトランジスタＭ５３のドレインに接続されている。
【００６７】
差動入力トランジスタ４６は、Ｎ型チャンネルトランジスタＭ４６Ａ、Ｍ４６Ｂを備えている。Ｎ型チャンネルトランジスタＭ４６Ａのドレインは、上記のＰ型チャンネルトランジスタＭ４５Ａのドレインに接続されている。Ｎ型チャンネルトランジスタＭ４６Ｂのドレインは、上記のＰ型チャンネルトランジスタＭ４５Ｂのドレインに接続されている。Ｎ型チャンネルトランジスタＭ４６ＢのドレインとＰ型チャンネルトランジスタＭ４５Ｂのドレインとの接続点は、バッファ４２の入力に接続されている。
【００６８】
差動電流源トランジスタ４７のドレインは、Ｎ型チャンネルトランジスタＭ４６Ａのソース及びＮ型チャンネルトランジスタＭ４６Ｂのソースに接続されている。差動電流源トランジスタ４７のゲートは、Ｎ型チャンネルトランジスタＭ５４のゲート及びドレインにそれぞれ接続されている。差動電流源トランジスタ４７のソースは、グランドに接続されている。
【００６９】
次に、本実施形態の遅延回路１０Ａの動作を説明する。遅延回路１０Ａでは、実施形態１の遅延回路１０と同様に、ゲート２０Ｐの遅延時間を１００ｐｓに設定すると共に、ゲート４０Ａの遅延時間を１５０ｐｓに設定する。ここでは、実施形態１と同様に、第１セレクタ３０のスイッチＳＷＡが閉じられた場合の動作を説明する。
【００７０】
入力信号ＳＩＮは、実施形態１と同様に、ゲート２０Ａの出力からスイッチＳＷＡを経由し、第１セレクタ３０の出力端子（ＯＵＴ）を通過する。第１セレクタ３０の出力信号は、ゲート２０Ｐを通過する。ゲート２０Ｐでは、以下に説明するような動作を実行する。
【００７１】
ゲート２０Ｐでは、第１セレクタ３０の出力信号がハイレベルのときは、差動入力トランジスタ２６のＮ型チャンネルトランジスタＭ２６Ａのゲート電圧が、ハイレベルに固定される。これにより、Ｎ型チャンネルトランジスタＭ２６Ａに流れる電流は大きくなる。一方、差動入力トランジスタ２６のＮ型チャンネルトランジスタＭ２６Ｂのゲートには、基準電圧ＶＲＥＦによって、ハイレベルよりも低い電圧が印加される。これにより、Ｎ型チャンネルトランジスタＭ２６Ｂに流れる電流は、小さくなる。このため、負荷電流源トランジスタ２５のＰ型チャンネルトランジスタＭ２５Ｂのドレインと前記Ｎ型チャンネルトランジスタＭ２６Ｂとの接続点から、差動電流源トランジスタ２５によって供給される電流Ｉ１に応じ、ハイレベルの電圧Ｖ１が、バッファ２２に向けて出力される。
【００７２】
バッファ２２への入力電圧は、負荷電流源トランジスタ２５の導通状態に応じて設定される。負荷電流源トランジスタ２５の導通状態は、電流発生回路５０のＮ型チャンネルトランジスタＭ５６によって生成される電流に応じて変化する。
【００７３】
本実施形態では、前記Ｎ型チャンネルトランジスタＭ５６によって生成される電流に応じ、バッファ２２の入力電圧のスルーレートを設定している。ゲート２０Ｐの遅延時間は、設定されたスルーレートによって、バッファ２２の閾値電圧を上回る時間を調整することにより、１００ｐｓに設定される。ゲート２０Ｐに入力された信号は、１００ｐｓだけ経過した後に、ゲート２０Ｐから第２セレクタ６０の第１入力端子（ＩＮ２）に向けて出力される。
【００７４】
なお、第１セレクタ３０の出力信号がローレベルのときは、差動入力トランジスタ２６のＮ型チャンネルトランジスタＭ２６Ａがオフ状態に制御され、Ｎ型チャンネルトランジスタＭ２６Ａに流れる電流は小さくなる。一方、差動入力トランジスタ２６のＮ型チャンネルトランジスタＭ２６Ｂのゲートには、基準電圧ＶＲＥＦによって、ローレベルよりも高い電圧が印加される。これにより、差動入力トランジスタ２６のＮ型チャンネルトランジスタＭ２６Ｂ及び差動電流源トランジスタ２７を通じ、グランドに至るシンク電流が大きくなる。差動電流源トランジスタ２７のゲートには、電流発生回路５０のＮ型チャンネルトランジスタＭ５４によって生成される電流に応じ、所定の電圧が印加される。これにより、差動電流源トランジスタ２７に電流Ｉ２が流れ、ローレベルの電圧Ｖ１がバッファ２２に向けて出力される。
【００７５】
一方、第１セレクタ３０の出力信号は、実施形態１と同様に、上記のゲート２０Ｐに加えて、ゲート４０Ａを通過する。ゲート４０Ｐでは、以下に説明するような動作を実行する。
【００７６】
ゲート４０Ａでは、第１セレクタ３０の出力信号がハイレベルのときは、差動入力トランジスタ４６のＮ型チャンネルトランジスタＭ４６Ａのゲート電圧が、ハイレベルに固定される。これにより、Ｎ型チャンネルトランジスタＭ４６Ａに流れる電流は大きくなる。一方、差動入力トランジスタ４６のＮ型チャンネルトランジスタＭ４６Ｂのゲートには、基準電圧ＶＲＥＦによって、ハイレベルよりも低い電圧が印加される。これにより、Ｎ型チャンネルトランジスタＭ４６Ｂに流れる電流は、小さくなる。このため、負荷電流源トランジスタ４５のＰ型チャンネルトランジスタＭ４５Ｂのドレインと前記Ｎ型チャンネルトランジスタＭ４６Ｂのドレインとの接続点から、差動電流源トランジスタ４５によって供給される電流Ｉ３に応じ、ハイレベルの電圧Ｖ２が、バッファ４２に向けて出力される。
【００７７】
バッファ４２への入力電圧は、負荷電流源トランジスタ４５の導通状態に応じて設定される。負荷電流源トランジスタ４５の導通状態は、電流発生回路５０のＮ型チャンネルトランジスタＭ５３によって生成される電流に応じて変化する。
【００７８】
本実施形態では、電圧発生回路５０により、前記基準電流ＩＲＥＦ及び設定されたサイズ比α（α＜１）に基づいて、Ｎ型チャンネルトランジスタＭ５５、Ｍ５３によって生成される電流に応じ、バッファ４２の入力電圧が、閾値電圧を上回る時間を調整することにより、スルーレートを設定している。
【００７９】
本実施形態では、Ｎ型チャンネルトランジスタＭ５３のサイズと、前記Ｎ型チャンネルトランジスタＭ５６のサイズとの比を、α：１に設定している。そこで、前記電流Ｉ１の値に比べて、電流Ｉ３の値が小さい値に設定される。このため、バッファ４２のＮ型チャンネルトランジスタのゲート電圧が閾値電圧を上回る時間は、バッファ２２のＮ型チャンネルトランジスタのゲート電圧が閾値電圧を上回る時間よりも長くなる。したがって、ゲート４０Ａのスルーレートが、ゲート２０のスルーレートよりも低くなる。
【００８０】
ゲート４０Ａの遅延時間は、設定されたスルーレートによって、１５０ｐｓに設定される。ゲート４０Ａに入力された信号は、１５０ｐｓだけ経過した後に、ゲート４０Ａから第２セレクタ６０の第２入力端子（ＩＮ３）に向けて出力される。
【００８１】
なお、第１セレクタ３０の出力信号がローレベルのときは、差動入力トランジスタ４６のＮ型チャンネルトランジスタＭ４６Ａがオフ状態に制御され、Ｎ型チャンネルトランジスタＭ４６Ａに流れる電流は小さくなる。一方、差動入力トランジスタ４６のＮ型チャンネルトランジスタＭ４６Ｂのゲートには、基準電圧ＶＲＥＦによって、ローレベルよりも高い電圧が印加される。これにより、差動入力トランジスタ４６のＮ型チャンネルトランジスタＭ４６Ｂ及び差動電流源トランジスタ４７を通じ、グランドに至るシンク電流が大きくなる。差動電流源トランジスタ４７のゲートには、電流発生回路５０のＮ型チャンネルトランジスタＭ５４によって生成される電流に応じ、所定の電圧が印加される。これにより、差動電流源トランジスタ４７に電流Ｉ４が流れ、ローレベルの電圧Ｖ２がバッファ４２に向けて出力される。
【００８２】
Ｎ型チャンネルトランジスタＭ５４のサイズと、前記Ｎ型チャンネルトランジスタＭ５５のサイズとの比を、α：１に設定している。そこで、差動電流源トランジスタ４７のゲートに印加される電圧値は、前記差動電流源トランジスタ２７のゲートに印加される電圧値よりも低い値に設定される。このため、電流Ｉ４の値は、電流Ｉ２の値よりも小さくなる。
【００８３】
本実施形態では、実施形態１と同様に、第２セレクタ６０の出力端子（ＯＵＴ２）を通過する信号の遅延時間を、ゲート４０Ａの遅延時間（１５０ｐｓ）とゲート２０Ｐの遅延時間（１００ｐｓ）との差分値に応じた遅延間隔（１５０ｐｓ−１００ｐｓ＝５０ｐｓ）で調整することができる。
【００８４】
＜実施形態２の効果＞
本実施形態の遅延回路１０Ａでは、電流発生回路５０のＮ型チャンネルトランジスタＭ５３によって生成される電流に応じて制御される差動電流源トランジスタ４５の供給電流Ｉ３又は電流発生回路５０のＮ型チャンネルトランジスタＭ５４によって生成される電流に応じて制御される差動電流源トランジスタＭ４７に流れる電流Ｉ４に応じ、負荷電流源トランジスタ４５のＰ型チャンネルトランジスタＭ４５Ｂのドレインと前記Ｎ型チャンネルトランジスタＭ４６Ｂのドレインとの接続点から、バッファ４２に、電圧Ｖ２を出力する。本実施形態の遅延回路１０Ａによれば、電圧Ｖ１、Ｖ２に応じて変化するスルーレートの差によって、バッファ４２を制御することができ、ゲート４０Ａを通過する入力信号ＳＩＮの遅延時間を変化させることができる。
【００８５】
本発明は、上述した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施することができる。例えば、実施形態１とは異なり、図６に図示する遅延回路１０Ｂのように、電流発生回路５０Ａが、実施形態１のＮ型チャンネルトランジスタＭ５３〜Ｍ５６に加え、サイズ比がα１（１＞α＞α１）に設定されたＮ型チャンネルトランジスタＭ６３、Ｍ６４を備えるものであってもよい。
【００８６】
図６に図示する遅延回路１０Ｂによれば、電流発生回路５０Ａが、Ｎ型チャンネルトランジスタＭ５５、Ｍ５６のサイズ比と、Ｎ型チャンネルトランジスタＭ５３、Ｍ５４のサイズ比と、Ｎ型チャンネルトランジスタＭ６３、Ｍ６４とのサイズ比を、１：α：α１に設定すると、設定されたサイズ比に基づいて、各Ｎ型チャンネルトランジスタＭ５３〜Ｍ５６、Ｍ６３、Ｍ６４によって生成される電流に応じ、第２セレクタ６０Ａに接続された複数のゲート２０Ｏ、４０Ｂ、４０Ｃがそれぞれ有するトランスファゲートに、所定の電圧を印加することができる。そこで、遅延回路１０Ｂによれば、複数のゲート２０Ｏ、４０Ｂ、４０Ｃがそれぞれ有するトランスファゲート２１、４１、４８の導通状態に応じ、各ゲート２０Ｏ、４０Ｂ、４０Ｃの遅延時間を、それぞれ異ならせることができる。符号４９は、バッファである。
【００８７】
遅延回路１０Ｂの制御方法によれば、サイズ比が異なるそれぞれのＮ型チャンネルトランジスタによって、電流値が異なる複数の電流を生成すると、生成された各電流値に応じ、複数のゲート２０Ｏ、４０Ｂ、４０Ｃの遅延時間を、それぞれ異なるものに調整することができる。そこで、遅延回路１０Ｂの制御方法によれば、電流値が異なる複数の電流によって、各ゲート２０Ｏ、４０Ｂ、４０Ｃの遅延時間の調整幅を広げることができる。
【００８８】
また、例えば、図６に図示する遅延回路１０Ｂのように、第２セレクタ６０Ａが、第１入力端子（ＩＮ２）〜第３入力端子（ＩＮ４）を備え、実施形態１のゲート２０Ａから第１セレクタ３０を経由し、第２セレクタ６０Ａに至る３つの信号経路ＤＬ１〜ＤＬ３を形成し、各信号経路ＤＬ１〜ＤＬ３にそれぞれ接続するゲート２０Ｏ、４０Ｂ、４０Ｃの遅延時間を異なるものに設定してもよい。信号経路ＤＬ２、ＤＬ３は、本発明の遅延段（第２ディレイライン）に相当する。
【００８９】
図６に図示する遅延回路１０Ｂによれば、遅延時間の異なるゲート２０Ｏ、４０Ｂ、４０Ｃがそれぞれ接続された複数の信号経路ＤＬ１〜ＤＬ３を備えると、各信号経路ＤＬ１〜ＤＬ３が第２セレクタ６０Ａの入力端子（ＩＮ２）〜（ＩＮ４）に向けて出力する信号の遅延時間を異なるものに設定することができる。そこで、遅延回路１０Ｂによれば、例えば、ゲート２０Ｏの遅延時間を１００ｐｓ、ゲート４０Ｂの遅延時間を１３３ｐｓ、ゲート４０Ｃの遅延時間を１６６ｐｓにそれぞれ設定すると、スイッチＳＷ１〜スイッチＳＷ３の閉鎖状態あるいは開放状態に応じ、第２セレクタ６０Ａの出力端子（ＯＵＴ３）を通過する信号の遅延時間を、ゲート４０Ｂの遅延時間とゲート２０Ｏの遅延時間との差分値に応じた遅延間隔（１３３ｐｓ−１００ｐｓ＝３３ｐｓ）あるいはゲート４０Ｃの遅延時間とゲート４０Ｂの遅延時間との差分値に応じた遅延間隔（１６６ｐｓ−１３３ｐｓ＝３３ｐｓ）で調整することが可能となる。
【００９０】
遅延回路１０Ｂの制御方法によれば、複数の信号経路ＤＬ１〜ＤＬ３によって、第２セレクタ６０Ａの出力端子（ＩＮ２）〜（ＩＮ４）に向けて出力する信号の遅延時間を異なるものに設定している。そこで、遅延回路１０Ｂの制御方法によれば、例えば、遅延時間を、３種類の遅延時間（１００ｐｓ、１３３ｐｓ、１６６ｐｓ）に設定すると、スイッチＳＷ１〜スイッチＳＷ３の閉鎖状態あるいは開放状態に応じ、第２セレクタ６０Ａの出力端子（ＯＵＴ３）の出力端子（ＯＵＴ３）を通過する信号の遅延時間を、各遅延時間同士の差分値に応じた遅延間隔（１３３ｐｓ−１００ｐｓ＝３３ｐｓ、１６６ｐｓ−１３３ｐｓ＝３３ｐｓ）で調整することが可能となる。
【００９１】
また、遅延回路１０Ｂに代えて、第２セレクタ６０Ａと第１セレクタ３０との間に、４つ以上のゲートを設け、遅延回路を形成してもよい。遅延回路が、４つ以上のゲートを備えると、各ゲートの遅延時間を適宜に設定することにより、第２セレクタ６０Ａの出力端子（ＯＵＴ３）を通過する信号の遅延時間を、適宜の遅延間隔に調整することが可能となる。
【００９２】
さらに、実施形態１の遅延回路１０とは異なり、図７に図示する遅延回路１０Ｃのように、電流発生回路５０により、ゲート２０Ｏのトランスファゲートの導通状態及びゲート４０のトランスファゲートの導通状態をそれぞれ制御し、ゲート２０Ｏの遅延時間を１００ｐｓに設定すると共に、ゲート４０の遅延時間を１５０ｐｓに設定してもよい。
【００９３】
図７に図示する遅延回路１０Ｃについても、実施形態１の遅延回路１０と同様に、第２セレクタ６０の出力端子（ＯＵＴ２）を通過する信号の遅延時間を、ゲート４０の遅延時間とゲート２０Ｏの遅延時間との差分値に応じた遅延間隔（５０ｐｓ）で調整することができる。
なお、Ｎ個のゲート２０Ａ〜２０Ｎ及び第１セレクタ３０からなる遅延調整部は、第２セレクタ６０の出力端に電気的に接続しても良い。
【００９４】
本発明の技術思想により背景技術における課題を解決するための手段を、以下に列記する。
（付記１）  入力信号を遅延させる第１遅延素子と、
前記第１遅延素子を並列接続され、前記入力信号を遅延させる第２遅延素子と、
前記第１遅延素子の遅延量及び前記第２遅延素子の遅延量を調整する制御電流を供給する制御電流供給部と、
前記入力信号の遅延時間を選択する遅延時間選択信号に応じ、前記第１遅延素子の出力信号もしくは前記第２遅延素子の出力信号のいずれか一方を選択する出力信号選択部と、を備えることを特徴とする可変遅延回路。
（付記２）複数の遅延素子を含む遅延段を有し、
前記遅延段は、前記第１遅延素子及び前記第２遅延素子の入力端に電気的に接続される、又は、前記出力信号選択部の出力端に電気的に接続されることを特徴とする付記１に記載の可変遅延回路。
（付記３）前記第１遅延素子と前記複数の遅延素子とは同一の遅延量を有し、前記第２遅延素子の遅延量は、前記第１遅延素子の遅延量よりも大きく前記第１遅延素子の遅延量の２倍よりも小さいことを特徴とする付記１又は付記２に記載の可変遅延回路。
（付記４）  前記制御電流供給部は、カレントミラー回路を備え、
前記カレントミラー回路は、基準電流に対し、所定の電流比率を有する前記制御電流を出力する出力トランジスタを備えることを特徴とする付記１ないし付記３の何れか１項に記載の可変遅延回路。
（付記５）  前記第２遅延素子は、
前記出力信号選択部に接続された第１バッファ回路と、
前記制御電流に応じて、前記第１バッファ回路の導通状態を制御する制御電圧を生成する制御電圧生成部と、
を備えることを特徴とする付記１ないし付記４の何れか１項に記載の可変遅延回路。
（付記６）  前記制御電圧生成部は、前記制御電流に応じて導通状態が制御される第１トランスファゲートであり、
前記第１バッファ回路は、前記第１トランスファゲートの出力電圧が供給される第１バッファ回路であることを特徴とする付記５に記載の可変遅延回路。
（付記７）  前記制御電流供給部は、複数のカレントミラー回路を備え、
前記複数のカレントミラー回路の内のそれぞれのカレントミラー回路が有する出力トランジスタは、前記所定の電流比率がそれぞれ異なる前記制御電流を出力することを特徴とする付記４に記載の可変遅延回路。
（付記８）  前記遅延量が異なる前記第２遅延素子を複数備え、前記複数の遅延素子に、前記遅延量の異なる第２遅延素子がそれぞれ接続されることを特徴とする付記２又は３に記載の可変遅延回路。
（付記９）  前記第２遅延素子は、
前記制御電流に応じて、供給電流が制御される電流源トランジスタと、
前記制御電流に応じて、動作電流が制御される差動電流源トランジスタと、
前記供給電流又は前記動作電流に応じた差動電圧を出力する差動回路と、
前記出力信号選択部に接続されると共に、前記差動電圧が供給される第２バッファ回路と、  を備えることを特徴とする付記１又は付記２に記載の可変遅延回路。
（付記１０）  前記第１遅延素子と前記複数の遅延とを含む第１ディレイラインを構成する前記複数の遅延素子のそれぞれの遅延素子は、前記制御電流に応じて導通状態が制御される第２トランスファゲートと、前記第２トランスファゲートの出力電圧が供給される第３バッファ回路と、を備えることを特徴とする付記２又は付記３に記載の可変遅延回路。
（付記１１）  可変遅延回路の制御方法において、
第１遅延素子によって、前記入力信号を遅延させた第１出力信号を生成する第１遅延ステップと、
前記第１遅延素子に並列接続された第２遅延素子によって、前記入力信号を遅延させた第２出力信号を生成する第２遅延ステップと、
前記第１遅延素子及び前記第２遅延素子の遅延量を調整する制御電流を供給する制御電流供給ステップと、
前記入力信号の遅延時間を選択する遅延時間選択信号に応じ、前記第１出力信号もしくは前記第２出力信号のいずれか一方を選択する出力信号選択ステップと、
を備えることを特徴とする可変遅延回路の制御方法。
（付記１２）  前記第２遅延素子の遅延量を調整する制御電流を供給する制御電流供給ステップを備え、
前記制御電流供給ステップは、基準電流に対し、所定の電流比率を有する前記制御電流を出力することを特徴とする付記１１に記載の可変遅延回路の制御方法。
（付記１３）  前記制御電流供給ステップは、前記所定の電流比率がそれぞれ異なる複数の前記制御電流を出力することを特徴とする付記１２に記載の可変遅延回路の制御方法。
（付記１４）  前記第２遅延ステップは、前記複数の遅延素子に、前記遅延量の異なる第２遅延素子がそれぞれ接続された複数の前記第２ディレイラインによって、前記遅延量がそれぞれ異なる複数の前記第２出力信号を生成することを特徴とする付記１１〜１３の何れか１項に記載の可変遅延回路の制御方法。
【図面の簡単な説明】
【００９５】
【図１】本発明の実施形態１の遅延回路の概略回路構成図である。
【図２】実施形態１の遅延回路の一部を示す詳細回路構成図である。
【図３】実施形態１の遅延回路の動作を説明するタイミングチャートである。
【図４】基準電流を供給する定電流源の概略回路構成図である。
【図５】実施形態２の遅延回路の一部を示す詳細回路構成図である。
【図６】実施形態１の変形例の遅延回路の一部を示す詳細回路構成図である。
【図７】実施形態１の他の変形例の遅延回路の概略回路構成図である。
【符号の説明】
【００９６】
１０            遅延回路
２０Ｏ          ゲート（第１遅延素子）
４０            ゲート（第２遅延素子）
４１            トランスファゲート
４２            バッファ
４５            負荷電流源トランジスタ
４６            差動入力トランジスタ
４７            差動電流源トランジスタ
５０            電流発生回路
６０            第２セレクタ
ＤＬ１、ＤＬ２  信号経路
Ｍ５３、Ｍ５４  Ｎ型チャンネルトランジスタ
Ｓ１            遅延時間設定信号
Ｓ１Ａ          ゲート２０Ｏの出力信号
Ｓ１Ｂ          ゲート４０の出力信号
【図１】
0005298527.tif 000002
【図２】
0005298527.tif 000003
【図３】
0005298527.tif 000004
【図４】
0005298527.tif 000005
【図５】
0005298527.tif 000006
【図６】
0005298527.tif 000007
【図７】
0005298527.tif 000008