(57)【特許請求の範囲】
【請求項１】
定電流源と、各々のゲートに正相および逆相の各入力信号が与えられ、各々のソースが共通接続され、これらのソースの共通接続点に前記定電流源が接続された第１および第２の電界効果トランジスタと、前記第１および第２の電界効果トランジスタの各ドレイン電流の電流路となる第１および第２の負荷と、前記第１および第２の電界効果トランジスタの各ドレイン電圧が各々のゲートに与えられる電界効果トランジスタを各々含み、前記正相および逆相の各入力信号を差動増幅した正相および逆相の各出力信号を発生する第１および第２のソース接地増幅部とを有する差動増幅器において、
前記差動増幅器の起動時に、所定時間に亙って前記第１および第２の電界効果トランジスタの各々と並列な第１および第２の電流路を形成する電流路形成手段を設けることにより、同相入力範囲を越える入力信号が与えられる状況においても、前記第１および第２の電界効果トランジスタの各ドレインがフローティング状態となるのを回避し、前記第１および第２のソース接地増幅部の各電界効果トランジスタがＯＦＦ状態になるのを回避したことを特徴とする差動増幅器。
【請求項２】
前記電流路形成手段は、ソースおよびドレインが前記第１の電界効果トランジスタのソースおよびドレインに各々接続された第３の電界効果トランジスタと、ソースおよびドレインが前記第２の電界効果トランジスタのソースおよびドレインに各々接続された第４の電界効果トランジスタと、前記差動増幅器の起動を検知したときに前記第３および第４の電界効果トランジスタを所定時間に亙ってＯＮ状態とするゲート電圧を前記第３および第４の電界効果トランジスタの各ゲートに与える初期化制御手段とを具備することを特徴とする請求項１に記載の差動増幅器。
【請求項３】
定電流源と、各々のゲートに正相および逆相の各入力信号が与えられ、各々のソースが共通接続され、これらのソースの共通接続点に前記定電流源が接続された第１および第２の電界効果トランジスタと、前記第１および第２の電界効果トランジスタの各ドレイン電流の電流路となる第１および第２の負荷と、前記第１および第２の電界効果トランジスタの各ドレイン電圧が各々のゲートに与えられる電界効果トランジスタを各々含み、前記正相および逆相の各入力信号を差動増幅した正相および逆相の各出力信号を発生する第１および第２のソース接地増幅部とを有する差動増幅器において、
ソースおよびドレインが前記第１の電界効果トランジスタのソースおよびドレインに各々接続された第３の電界効果トランジスタと、ソースおよびドレインが前記第２の電界効果トランジスタのソースおよびドレインに各々接続された第４の電界効果トランジスタとを具備し、前記第３および第４の電界効果トランジスタの各ゲートに対し、前記差動増幅器の同相入力範囲内の電圧であって、前記同相入力範囲の上限または下限の近傍の電圧を与えることにより、同相入力範囲を越える入力信号が与えられる状況においても、前記第１および第２の電界効果トランジスタの各ドレインがフローティング状態となるのを回避し、前記第１および第２のソース接地増幅部の各電界効果トランジスタがＯＦＦ状態になるのを回避したことを特徴とする差動増幅器。
【請求項４】
前記第１および第２の負荷の各々に対し、常時、微小電流を各々供給する微小電流供給手段を具備することを特徴とする請求項１〜３のいずれか１の請求項に記載の差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、正逆２相の差動形式の入力信号の差動増幅を行う差動増幅器に関する。
【背景技術】
【０００２】
図４は従来の差動増幅器の一例である差動増幅器１を用いたアナログ回路の構成例を示す回路図である。図示の例において、差動増幅器１の高電位側電源線は電源電圧ＡＶＤＤの電源に接続されており、低電位側電源線は接地されている。差動増幅器１は、大別して、差動増幅部１０と、ソース接地増幅部２０および３０とにより構成されている。差動増幅部１０は、各々のソースが共通接続され、差動トランジスタペアをなすＰチャネル電界効果トランジスタ１１および１２と、これらの両トランジスタの負荷となり、カレントミラー回路を構成するＮチャネル電界効果トランジスタ１３および１４と、差動トランジスタペアに定電流を供給する定電流源１５とにより構成されている。差動増幅の対象である正逆２相の入力信号ＶｉｐおよびＶｉｎは、Ｐチャネル電界効果トランジスタ１１および１２の各ゲートに各々与えられる。
【０００３】
ソース接地増幅部２０は、Ｐチャネル電界効果トランジスタ１１のドレイン電圧がゲートに与えられ、ソースが接地されたＮチャネル電界効果トランジスタ２１と、このＮチャネル電界効果トランジスタ２１のドレインと高電位側電源線との間に介挿された定電流源２２とにより構成されている。そして、定電流源２２とＮチャネル電界効果トランジスタ２１のドレインとの接続点の電圧が差動増幅器１の正相出力信号ＯＰとなる。
【０００４】
ソース接地増幅部３０は、Ｐチャネル電界効果トランジスタ１２のドレイン電圧がゲートに与えられ、ソースが接地されたＮチャネル電界効果トランジスタ３１と、このＮチャネル電界効果トランジスタ３１のドレインと高電位側電源線との間に介挿された定電流源３２とにより構成されている。そして、定電流源３２とＮチャネル電界効果トランジスタ３１のドレインとの接続点の電圧が差動増幅器１の逆相出力信号ＯＮとなる。
【０００５】
そして、図示の例では、差動増幅器１の正相入力信号ＩＰおよび逆相入力信号ＩＮの各入力端子に対し、同一の抵抗値を有する入力抵抗４１および４２の各一端が接続されている。また、差動増幅器１の逆相出力信号ＯＮの出力端子と正相入力信号ＩＰの入力端子との間には帰還抵抗５１が介挿され、正相出力信号ＯＰの出力端子と逆相入力信号ＩＮの入力端子との間には帰還抵抗５１と同じ抵抗値の帰還抵抗５２が介挿されている。
【０００６】
以上のような構成において、入力抵抗４１および４２の各他端には、正逆２相の入力信号ＶｉｐおよびＶｉｎが与えられる。この入力信号ＶｉｐおよびＶｉｎは、例えばＡＶＤＤ／２を同相レベルとし、この同相レベルを中心に対称をなす差動平衡型の信号である。そして、図示のアナログ回路では、抵抗５１および５２を介した負帰還が働くため、差動増幅器１は、正相入力信号ＩＰおよび逆相入力信号ＩＮの各入力端子を同相レベルに仮想接地した状態で入力信号ＶｉｐおよびＶｉｎの差動増幅を行い、増幅結果である正相出力信号ＯＰおよび逆相出力信号ＯＮを出力する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、図４に例示するようなアナログ回路において、差動増幅器１およびその前段の回路（図示略）を含む回路全体の動作が安定した状態では、同相レベルを中心に対称な入力信号ＶｉｐおよびＶｉｎが前段の回路から差動増幅器１に与えられる。しかし、例えばアナログ回路全体の起動時には、前段の回路から差動増幅器１に与えられる入力信号ＶｉｐおよびＶｉｎの両方が差動増幅の可能な入力信号の電圧範囲である同相入力範囲を越え、例えば電源電圧ＡＶＤＤの近傍の電圧まで立ち上がる場合がある。そのような場合、Ｐチャネル電界効果トランジスタ１１および１２の両方がＯＦＦ状態となり、Ｎチャネル電界効果トランジスタ１３および１４への電流供給が断たれる。このため、Ｎチャネル電界効果トランジスタ１３および１４は、ＯＮ状態にならず、ＯＦＦ状態を維持する。そして、Ｐチャネル電界効果トランジスタ１１および１２の各ドレインはフローティング状態となるが、各ドレインの電圧は０Ｖ近傍の電圧となる。このため、Ｎチャネル電界効果トランジスタ２１および３１の両方がＯＦＦ状態となって、正相出力信号ＯＰおよび逆相出力信号ＯＮの両方が電源電圧ＡＶＤＤ付近の電圧となり、この正相出力信号ＯＰおよび逆相出力信号ＯＮが逆相入力信号ＩＮおよび正相入力信号ＩＰの各入力端子に正帰還される。この正帰還が働くことにより、逆相入力信号ＩＮおよび正相入力信号ＩＰが電源電圧ＡＶＤＤ付近に維持される。このような状態に陥ると、その後、前段の回路から差動増幅器１に与えられる入力信号ＶｉｐおよびＶｉｎが同相レベルに対して対称な正常な波形になったとしても、差動増幅器１が異常な動作状態を脱して正常な差動増幅を開始するまでに時間が掛かるという問題があった。
【０００８】
この発明は、以上説明した事情に鑑みてなされたものであり、同相入力範囲を越える入力信号が与えられる状況においても、差動増幅を行わない異常な動作状態に長時間に亙って陥るのを防止することができる差動増幅器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明は、定電流源と、各々のゲートに正相および逆相の各入力信号が与えられ、各々のソースが共通接続され、これらのソースの共通接続点に前記定電流源が接続された第１および第２の電界効果トランジスタと、前記第１および第２の電界効果トランジスタの各ドレイン電流の電流路となる第１および第２の負荷とを有し、前記第１および第２の電界効果トランジスタの各ドレイン電圧に基づいて、前記正相および逆相の各入力信号を差動増幅した正相および逆相の各出力信号を発生する差動増幅器において、前記差動増幅器の起動時に、所定時間に亙って前記第１および第２の電界効果トランジスタの各々と並列な第１および第２の電流路を形成する電流路形成手段を具備することを特徴とする差動増幅器を提供する。
【００１０】
かかる差動増幅器によれば、起動時に、所定時間に亙って第１および第２の電界効果トランジスタと並列な第１および第２の電流路が形成される。従って、起動時に同相入力範囲を越える入力信号が与えられ、第１および第２の電界効果トランジスタの両方がＯＦＦ状態となる場合でも、第１および第２の電流路を介して第１および第２の負荷に電流が流れ、第１および第２の電界効果トランジスタの各ドレインがフローティング状態となる不具合が回避される。このため、差動増幅器が差動増幅を行わない異常な動作状態になるのが回避される。
【００１１】
他の態様において、この発明は、定電流源と、各々のゲートに正相および逆相の各入力信号が与えられ、各々のソースが共通接続され、これらのソースの共通接続点に前記定電流源が接続された第１および第２の電界効果トランジスタと、前記第１および第２の電界効果トランジスタの各ドレイン電流の電流路となる第１および第２の負荷とを有し、前記第１および第２の電界効果トランジスタの各ドレイン電圧に基づいて、前記正相および逆相の各入力信号を差動増幅した正相および逆相の各出力信号を発生する差動増幅器において、ソースおよびドレインが前記第１の電界効果トランジスタのソースおよびドレインに各々接続された第３の電界効果トランジスタと、ソースおよびドレインが前記第２の電界効果トランジスタのソースおよびドレインに各々接続された第４の電界効果トランジスタとを具備し、前記第３および第４の電界効果トランジスタの各ゲートに対し、前記差動増幅器の同相入力範囲内の電圧であって、前記同相入力範囲の上限または下限の近傍の電圧を与えてなることを特徴とする差動増幅器を提供する。
【００１２】
かかる差動増幅器によれば、同相入力範囲を越える入力信号が与えられ、第１および第２の電界効果トランジスタの両方がＯＦＦ状態になると、出力電流の供給先を失った定電流源の電圧降下が減少する。これにより、第３および第４の電界効果トランジスタのゲート−ソース間電圧が増加し、第３および第４の電界効果トランジスタがＯＮ状態となり、第１および第２の電界効果トランジスタの各ドレインがフローティング状態となる不具合が回避される。このため、差動増幅器が差動増幅を行わない異常な動作状態になるのが回避される。
【００１３】
以上のような差動増幅器において、第１および第２の負荷の各々に対し、常時、微小電流を各々供給する微小電流供給手段をさらに設けてもよい。この態様によれば、第１および第２の負荷に微小な電流が常時流れる。従って、差動増幅器の起動時以外の局面において、雑音等の外乱の影響により同相入力範囲を越える入力信号が入力されて、第１および第２の電界効果トランジスタの両方がＯＦＦ状態になる場合に、第１および第２の電界効果トランジスタの各ドレインがフローティング状態となる不具合が回避され、差動増幅器が差動増幅を行わない異常な動作状態になるのが回避される。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照し、この発明の実施の形態を説明する。
図１は、この発明の一実施形態である差動増幅器１００の構成を示す回路図である。図１に示すように、本実施形態による差動増幅器１００は、Ｐチャネル電界効果トランジスタとＮチャネル電界効果トランジスタにより構成されている。ここで、差動増幅器１００を構成する全Ｐチャネル電界効果トランジスタのうちＰチャネル電界効果トランジスタ１１１、１１２、１２１、１２２、１７１、１７２は、各々のソースおよびドレインの背景領域（Ｐチャネル電界効果トランジスタの場合はＮウエル）であるバックゲートが各々のソースに接続されている。これは、バックゲートおよびソース間の電圧に依存して電界効果トランジスタの閾値が上昇する基板バイアス効果を防止するためである。これら以外のＰチャネル電界効果トランジスタのバックゲートは、高電位側電源電圧ＡＶＤＤに固定されている。また、差動増幅器１００を構成する全Ｎチャネル電界効果トランジスタは、各々のソースが低電位側電源電圧ＡＶＳＳに、各々のバックゲートが低電位側電源電圧ＡＶＳＳＢに固定されている。ここで、低電位側電源電圧ＡＶＳＳおよびＡＶＳＳＢは、通常は同じ電圧が与えられる。
【００１５】
図１に示すように、差動増幅器１００は、２つの差動増幅部１１０および１２０と、２つのソース接地増幅部１３０および１４０を有する。差動増幅部１１０は、外部から与えられる正逆２相の入力信号ＩＰおよびＩＮの差動増幅を行う回路であり、Ｐチャネル電界効果トランジスタ１１１および１１２と、Ｎチャネル電界効果トランジスタ１１３および１１４と、Ｐチャネル電界効果トランジスタ１１５とにより構成されている。ここで、Ｐチャネル電界効果トランジスタ１１１および１１２は、差動トランジスタペアを構成しており、各々のソースが共通接続され、各々のゲートには正相入力信号ＩＰおよび逆相入力信号ＩＮが与えられる。Ｐチャネル電界効果トランジスタ１１５は、このＰチャネル電界効果トランジスタ１１１および１１２の各ソースの共通接続点と高電位側電源電圧ＡＶＤＤを供給する電源線との間に介挿されており、差動トランジスタペアに電流を供給する定電流源として働く。Ｎチャネル電界効果トランジスタ１１３および１１４は、各々のドレインがＰチャネル電界効果トランジスタ１１１および１１２の各ドレインに接続されており、Ｐチャネル電界効果トランジスタ１１１および１１２の負荷となっている。
【００１６】
このような構成において、正相入力信号ＩＰの電圧値が逆相入力信号ＩＮの電圧値よりも低くなると、信号ＩＰおよびＩＮ間の電圧差に応じて、Ｐチャネル電界効果トランジスタ１１１のドレイン電流の増加およびＰチャネル電界効果トランジスタ１１２のドレイン電流の減少が生じ、Ｐチャネル電界効果トランジスタ１１１のドレイン電圧の上昇およびＰチャネル電界効果トランジスタ１１２のドレイン電圧の低下が生じる。逆に、正相入力信号ＩＰの電圧値が逆相入力信号ＩＮの電圧値よりも高くなると、信号ＩＰおよびＩＮ間の電圧差に応じて、Ｐチャネル電界効果トランジスタ１１１のドレイン電流の減少およびＰチャネル電界効果トランジスタ１１２のドレイン電流の増加が生じ、Ｐチャネル電界効果トランジスタ１１１のドレイン電圧の低下およびＰチャネル電界効果トランジスタ１１２のドレイン電圧の上昇が生じる。
【００１７】
ソース接地増幅部１３０は、高電位側電源電圧ＡＶＤＤを供給する電源線と低電位側電源電圧ＡＶＳＳを供給する電源線との間に順次直列に介挿されたＰチャネル電界効果トランジスタ１３２とＮチャネル電界効果トランジスタ１３１とにより構成されている。そして、Ｎチャネル電界効果トランジスタ１３１のゲートには差動増幅部１１０におけるＰチャネル電界効果トランジスタ１１１のドレイン電圧が与えられ、Ｎチャネル電界効果トランジスタ１３１のドレイン電圧が差動増幅器１００の正相出力信号ＯＰとなる。ソース接地増幅部１４０も、ソース接地増幅部１３０のものと同様なＰチャネル電界効果トランジスタ１４２とＮチャネル電界効果トランジスタ１４１とにより構成されている。そして、Ｎチャネル電界効果トランジスタ１４１のゲートには差動増幅部１１０におけるＰチャネル電界効果トランジスタ１１２のドレイン電圧が与えられ、Ｎチャネル電界効果トランジスタ１４１のドレイン電圧が差動増幅器１００の逆相出力信号ＯＮとなる。
【００１８】
ソース接地増幅部１３０のＮチャネル電界効果トランジスタ１３１のドレインとソース接地増幅部１４０のＮチャネル電界効果トランジスタ１４１のドレインとの間には、同一抵抗値の抵抗１８１および１８２が直列に介挿されている。この抵抗１８１および１８２の接続点には、正相出力信号ＯＰおよび逆相出力信号ＯＮ間の中点の電圧Ｍが発生する。
【００１９】
差動増幅部１２０は、Ｐチャネル電界効果トランジスタ１２１および１２２と、Ｎチャネル電界効果トランジスタ１２３および１２４と、Ｐチャネル電界効果トランジスタ１２５とにより構成されている。ここで、Ｐチャネル電界効果トランジスタ１２１および１２２は、各々のソースが共通接続されており、差動トランジスタペアを構成している。そして、Ｐチャネル電界効果トランジスタ１２１のゲートには、抵抗１８１および１８２の接続点から正相出力信号ＯＰおよび逆相出力信号ＯＮ間の中点の電圧Ｍが与えられる。また、Ｐチャネル電界効果トランジスタ１２２のゲートには、正相入力信号ＩＰおよび逆相入力信号ＩＮの同相レベルＶＲＥＦが差動増幅器１００の外部から与えられる。Ｐチャネル電界効果トランジスタ１２５は、Ｐチャネル電界効果トランジスタ１２１および１２２の各ソースの共通接続点と高電位側電源電圧ＡＶＤＤを供給する電源線との間に介挿されており、差動トランジスタペアに電流を供給する定電流源として働く。Ｎチャネル電界効果トランジスタ１２３および１２４は、各々のドレインおよびゲートがＰチャネル電界効果トランジスタ１２１および１２２の各ドレインに接続されており、Ｐチャネル電界効果トランジスタ１２１および１２２の負荷となっている。そして、Ｎチャネル電界効果トランジスタ１２３のドレイン電圧（＝ゲート電圧）が差動増幅部１１０のＮチャネル電界効果トランジスタ１１３および１１４にゲート電圧として与えられる。
【００２０】
この差動増幅部１２０において、正相出力信号ＯＰおよび逆相出力信号ＯＮ間の中点の電圧Ｍが入力信号ＩＰおよびＩＮの同相レベルＶＲＥＦより低いと、Ｐチャネル電界効果トランジスタ１２１のドレイン電流が増加して、差動増幅部１１０のＮチャネル電界効果トランジスタ１１３および１１４のゲート電圧が上昇し、正相出力信号ＯＰおよび逆相出力信号ＯＮのレベルが高電位電源電圧ＡＶＤＤ側にシフトする。逆に、正相出力信号ＯＰおよび逆相出力信号ＯＮ間の中点の電圧Ｍが入力信号ＩＰおよびＩＮの同相レベルＶＲＥＦより高いと、Ｐチャネル電界効果トランジスタ１２１のドレイン電流が減少して、差動増幅部１１０のＮチャネル電界効果トランジスタ１１３および１１４のゲート電圧が低下し、正相出力信号ＯＰおよび逆相出力信号ＯＮのレベルが低電位電源電圧ＡＶＳＳ側にシフトする。このように差動増幅部１２０は、差動増幅部１１０から出力される正相出力信号ＯＰおよび逆相出力信号ＯＮ間の中点の電圧Ｍを入力信号ＩＰおよびＩＮの同相レベルＶＲＥＦに一致させるように、差動増幅部１１０のＮチャネル電界効果トランジスタ１１３および１１４に与えるゲート電圧を制御する役割を果たす。
【００２１】
定電流制御回路１５０は、Ｐチャネル電界効果トランジスタ１１５、１２５、１３２、１４２、１７３および１７４に一定のゲート電圧を与え、これらのＰチャネル電界効果トランジスタを定電流源として機能させる回路である。この定電流制御回路１５０において、Ｎチャネル電界効果トランジスタ１５１は、ゲートおよびドレインが共通接続されており、Ｐチャネル電界効果トランジスタ１６３を介して、差動増幅器１００の外部の定電流源から定電流ＩＲＥＦが通電される。Ｎチャネル電界効果トランジスタ１５２および１５３の各ゲートには、Ｎチャネル電界効果トランジスタ１５１に与えられるものと同じゲート電圧が与えられる。Ｐチャネル電界効果トランジスタ１５４および１５５は、高電位側電源電圧ＡＶＤＤを供給する電源線に各々のソースが接続されており、各々のドレインおよびゲートがＮチャネル電界効果トランジスタ１５２および１５３の各ドレインに接続されている。
【００２２】
この構成において、Ｎチャネル電界効果トランジスタ１５２および１５３は、Ｎチャネル電界効果トランジスタ１５１と同じゲート電圧が与えられるため、定電流ＩＲＥＦに比例したドレイン電流が流れる。そして、Ｎチャネル電界効果トランジスタ１５２および１５３の各ドレイン電流は、Ｐチャネル電界効果トランジスタ１５４および１５５に各々流れる。そして、Ｐチャネル電界効果トランジスタ１３２および１４２には、このときＰチャネル電界効果トランジスタ１５４に与えられるゲート電圧と同じゲート電圧が与えられ、Ｐチャネル電界効果トランジスタ１１５、１２５、１７３および１７４には、Ｐチャネル電界効果トランジスタ１５５に与えられるゲート電圧と同じゲート電圧が与えられる。従って、これらのＰチャネル電界効果トランジスタ１１５、１２５、１３２、１４２、１７３および１７４には、定電流ＩＲＥＦに比例した定電流が流れる。Ｐチャネル電界効果トランジスタ１１５、１２５、１３２、１４２、１７３および１７４に流れる定電流の大きさは、Ｎチャネル電界効果トランジスタ１５１とこれらの各トランジスタとの間に介在している各トランジスタのサイズの比により決定される。
【００２３】
インバータ１６１および１６２と、Ｐチャネル電界効果トランジスタ１６３、１６５および１６６と、Ｎチャネル電界効果トランジスタ１６４、１６７および１６８は、この差動増幅器１００において定電流源をなす電界効果トランジスタや増幅動作を行う電界効果トランジスタを強制的にＯＦＦ状態とし、差動増幅器１００を消費電流の非常に少ないパワーダウン状態にする回路を構成している。
【００２４】
さらに詳述すると、インバータ１６１は、差動増幅器１００の外部から与えられるパワーダウン指令信号ＰＤをレベル反転することにより、パワーダウン指令信号ＰＤＮを出力する。また、インバータ１６２は、このパワーダウン指令信号ＰＤＮをレベル反転することにより、パワーダウン指令信号ＰＤと同じ論理値を持ったパワーダウン指令信号ＰＤＰを出力する。Ｐチャネル電界効果トランジスタ１６５は、Ｐチャネル電界効果トランジスタ１３２および１４２の各ゲートと各ソースとの間に介挿されており、パワーダウン指令信号ＰＤＮがゲート電圧として与えられる。Ｐチャネル電界効果トランジスタ１６６は、Ｐチャネル電界効果トランジスタ１１５、１２５、１７３および１７４の各ゲートと各ソースとの間に介挿されており、パワーダウン指令信号ＰＤＮがゲート電圧として与えられる。Ｎチャネル電界効果トランジスタ１６７および１６８は、Ｎチャネル電界効果トランジスタ１３１および１４１の各ゲート−ソース間に各々介挿されており、パワーダウン指令信号ＰＤＰがゲート電圧として与えられる。Ｐチャネル電界効果トランジスタ１６３は、Ｎチャネル電界効果トランジスタ１５１のドレイン電流の流路に介挿されており、パワーダウン指令信号ＰＤＰがゲート電圧として与えれる。Ｎチャネル電界効果トランジスタ１６４は、Ｎチャネル電界効果トランジスタ１５２および１５３の各ゲートと各ソースとの間に介挿されており、パワーダウン指令信号ＰＤＰがゲート電圧として与えられる。
【００２５】
このような構成において、パワーダウン指令信号ＰＤがＨレベル（アクティブレベル）になると、パワーダウン指令信号ＰＤＮはＬレベル（アクティブレベル）、パワーダウン指令信号ＰＤＰはＨレベル（アクティブレベル）となる。この状態では、Ｐチャネル電界効果トランジスタ１６５がＯＮ状態となるため、Ｐチャネル電界効果トランジスタ１３２および１４２がＯＦＦ状態となる。また、Ｐチャネル電界効果トランジスタ１６６がＯＮ状態となるため、Ｐチャネル電界効果トランジスタ１１５、１２５、１７３および１７４がＯＦＦ状態となる。また、Ｎチャネル電界効果トランジスタ１６７および１６８が各々ＯＮ状態となるため、Ｎチャネル電界効果トランジスタ１３１および１４１が各々ＯＦＦ状態となる。また、Ｐチャネル電界効果トランジスタ１６３がＯＦＦ状態となるため、Ｎチャネル電界効果トランジスタ１５１のドレイン電流が断たれる。また、Ｎチャネル電界効果トランジスタ１６４がＯＮ状態となるため、Ｎチャネル電界効果トランジスタ１５２および１５３がＯＦＦ状態となる。
【００２６】
本実施形態による差動増幅器１００は、Ｐチャネル電界効果トランジスタ１７１および１７２と、初期化制御部１７０を有している。ここで、Ｐチャネル電界効果トランジスタ１７１は、ソースおよびドレインが差動増幅部１１０のＰチャネル電界効果トランジスタ１１１のソースおよびドレインに各々接続されており、Ｐチャネル電界効果トランジスタ１７２は、ソースおよびドレインがＰチャネル電界効果トランジスタ１１２のソースおよびドレインに各々接続されている。初期化制御部１７０は、差動増幅器１００の起動時、具体的には電源電圧ＡＶＤＤが立ち上がったとき、またはパワーダウン指令信号ＰＤＰおよびＰＤＮがアクティブレベルから非アクティブレベルになったときに、所定時間に亙って、Ｐチャネル電界効果トランジスタ１７１および１７２をＯＮ状態とするゲート電圧ＤＣＧを発生する回路である。すなわち、本実施形態において、Ｐチャネル電界効果トランジスタ１７１および１７２と初期化制御部１７０は、差動増幅器１００の起動時に、所定時間に亙ってＰチャネル電界効果トランジスタ１１１および１１２の各々と並列な第１および第２の電流路を形成する電流路形成手段として機能する。本実施形態の第１の特徴は、この電流路形成手段にある。
【００２７】
また、本実施形態による差動増幅器１００は、Ｐチャネル電界効果トランジスタ１７３および１７４を有している。ここで、Ｐチャネル電界効果トランジスタ１７３および１７４は、各々のソースが高電位側電源電圧ＡＶＤＤを供給する電源線に接続され、各々のドレインがＮチャネル電界効果トランジスタ１１３および１１４の各ドレインに接続されており、定電流制御回路１５０のＰチャネル電界効果トランジスタ１５５とともにカレントミラーを構成している。Ｐチャネル電界効果トランジスタ１７３および１７４は、差動増幅部１１０の定電流源として働くＰチャネル電界効果トランジスタ１１５に比べて、チャネル長が長く、かつ、チャネル幅が狭く、Ｐチャネル電界効果トランジスタ１１５が出力する定電流に比べて微小な定電流をＮチャネル電界効果トランジスタ１１３および１１４に各々供給する微小電流供給手段としての役割を果たす。Ｐチャネル電界効果トランジスタ１７３および１７４からＮチャネル電界効果トランジスタ１１３および１１４に供給される微小な電流は、Ｎチャネル電界効果トランジスタ１３１および１４１がＯＦＦ状態となるのを防止する役割を果たす。本実施形態の第２の特徴は、Ｎチャネル電界効果トランジスタ１１３および１１４に微小な電流を常時流して、Ｎチャネル電界効果トランジスタ１３１および１４１がＯＦＦ状態になるのを防止するＰチャネル電界効果トランジスタ１７３および１７４にある。
【００２８】
次に具体例を挙げて、本実施形態の動作を説明する。図２に示すアナログ回路において、差動増幅器１００Ａおよび１００Ｂのうち少なくとも差動増幅器１００Ｂは、本実施形態による差動増幅器１００と同一構成の差動増幅器である。前段の差動増幅器１００Ａの出力信号ＯＮは、キャパシタ２０１および入力抵抗２０２を介し、入力信号ＩＰとして後段の差動増幅器１００Ｂに入力される。また、前段の差動増幅器１００Ａの出力信号ＯＰは、キャパシタ２０３および入力抵抗２０４を介し、入力信号ＩＮとして後段の差動増幅器１００Ｂに入力される。また、後段の差動増幅器１００Ｂの出力信号ＯＮおよびＯＰは、帰還抵抗２０５および２０６を各々介し、入力信号ＩＰおよびＩＮが入力される各入力端子に帰還される。
【００２９】
図３は、図２に示すアナログ回路において、前段の差動増幅器１００Ａおよび後段の差動増幅器１００Ｂに対するパワーダウン指令信号ＰＤが一時的にアクティブレベルとなった場合における各部の波形を示している。この図３に示すように、パワーダウン指令信号ＰＤがアクティブレベルになると、前段の差動増幅器１００Ａでは、Ｎチャネル電界効果トランジスタ１３１および１４１、Ｐチャネル電界効果トランジスタ１３２および１４２がいずれもＯＦＦ状態となる（図１参照）。このため、前段の差動増幅器１００Ａの出力信号ＯＰおよびＯＮの同相レベルは、本来あるべき同相レベルＶＲＥＦから次第に外れ、例えば低電位側電源電圧ＡＶＳＳの近傍のレベルになる。
【００３０】
その後、前段の差動増幅器１００Ａに対するパワーダウン指令信号ＰＤが非アクティブレベルになると、前段の差動増幅器１００Ａの出力信号ＯＰおよびＯＮの同相レベルは、本来あるべき同相レベルＶＲＥＦに立ち上がる。このとき、キャパシタ２０１および２０３に電荷が充電されていると、キャパシタ２０１および２０３の電圧が前段の差動増幅器１００Ａの出力信号ＯＰおよびＯＮに上乗せされるため、後段の差動増幅器１００Ｂの入力抵抗２０２および２０４に与えられる入力信号ＶｉｐおよびＶｉｎが差動増幅器１００Ｂの同相入力範囲を越えて上昇する。これにより、差動増幅器１００Ｂに対する入力信号ＩＰおよびＩＮも同相入力範囲を越える。
【００３１】
このような場合において、仮に後段の差動増幅器１００Ｂが上述した従来の差動増幅器１のようなものであると、後段の差動増幅器１００Ｂは、同相入力範囲を越える入力信号ＩＰおよびＩＮが与えられることにより、Ｐチャネル電界効果トランジスタ１１および１２の両方がＯＦＦ状態となって差動増幅を行わない異常な動作状態に陥り、さらに逆相入力信号ＩＮおよび正相入力信号ＩＰを電源電圧ＡＶＤＤ付近に維持するような正帰還が行われる（図４参照）。このような正帰還が働いた状態になると、その後、前段の差動増幅器１００Ａから入力抵抗２０２および２０４に与えられる入力信号ＶｉｐおよびＶｉｎが正常な波形になったとしても、差動増幅器１００Ｂが正常な差動増幅を行う動作状態に復帰するまでに時間が掛かる。
【００３２】
しかしながら、後段の差動増幅器１００Ｂが本実施形態による差動増幅器１００である場合、後段の差動増幅器１００Ｂでは、パワーダウン指令信号ＰＤが非アクティブレベルになったときに、初期化制御部１７０が、所定時間に亙って、Ｐチャネル電界効果トランジスタ１７１および１７２をＯＮ状態とするゲート電圧ＤＣＧを発生する。これにより、Ｐチャネル電界効果トランジスタ１１１および１１２の各々と並列な第１および第２の電流路が形成される。従って、同相入力範囲を越える入力信号ＩＰおよびＩＮが与えられて、Ｐチャネル電界効果トランジスタ１１１および１１２がＯＦＦ状態になったとしても、定電流源であるＰチャネル電界効果トランジスタ１１５のドレイン電流がこの第１および第２の電流路に分流し、Ｎチャネル電界効果トランジスタ１１３および１１４に流れる。このため、Ｐチャネル電界効果トランジスタ１１１および１１２の各ドレインがフローティング状態にならず、Ｎチャネル電界効果トランジスタ１３１および１４１がＯＦＦ状態となるのが回避される。
【００３３】
このように、起動時に入力信号ＶｉｐおよびＶｉｎが一時的に同相入力範囲を越えたとしても、差動増幅器１００Ｂでは、Ｐチャネル電界効果トランジスタ１１１および１１２の各ドレインがフローティング状態、Ｎチャネル電界効果トランジスタ１３１および１４１がＯＦＦ状態となるのが回避される。このため、その後、入力信号ＶｉｐおよびＶｉｎが同相レベルＶＲＥＦに対して対称な正常な波形になると、後段の差動増幅器１００Ｂでは、直ちに正常な差動増幅が開始される。
【００３４】
また、本実施形態では、Ｐチャネル電界効果トランジスタ１７３および１７４を介して、Ｎチャネル電界効果トランジスタ１１３および１１４に微小な電流が常時流される。このため、起動時以外に雑音等の影響により入力信号ＶｉｐおよびＶｉｎが一時的に同相入力範囲を越えたとしても、差動増幅器１００Ｂでは、Ｐチャネル電界効果トランジスタ１１１および１１２の各ドレインがフローティング状態、Ｎチャネル電界効果トランジスタ１３１および１４１がＯＦＦ状態となるのが回避される。従って、雑音等の外乱がなくなると、後段の差動増幅器１００Ｂでは、直ちに正常な差動増幅が開始される。
【００３５】
以上、この発明の一実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。
【００３６】
（１）上記実施形態では、２個のＰチャネル電界効果トランジスタ１１１および１１２により差動増幅部１１０の差動トランジスタペアを構成したが、２個のＮチャネル電界効果トランジスタにより差動トランジスタペアを構成し、各Ｎチャネル電界効果トランジスタのソースの共通接続点と低電位側電源線との間に定電流源を介挿し、各Ｎチャネル電界効果トランジスタの各ドレインと高電位側電源線との間にアクティブ負荷としてのＰチャネル電界効果トランジスタを介挿してもよい。この場合、２個のＮチャネル電界効果トランジスタに対し、上述した第１および第２の電流路となる２個のＮチャネル電界効果トランジスタを並列接続し、差動増幅器の起動時にこの第１および第２の電流路となる２個のＮチャネル電界効果トランジスタを所定時間だけＯＮ状態にするように構成すればよい。
【００３７】
（２）上記実施形態では、初期化制御部１７０が起動時に第１および第２の電流路となるＰチャネル電界効果トランジスタ１７１および１７２を所定時間に亙ってＯＮ状態としたが、初期化制御部１７０を設けず、その代わりに、Ｐチャネル電界効果トランジスタ１７１および１７２の各ゲートの電圧を差動増幅器１００の同相入力範囲の上限より僅かに低い電圧に固定してもよい。
【００３８】
この場合、同相入力範囲を越える入力信号ＩＰおよびＩＮが与えられ、Ｐチャネル電界効果トランジスタ１１１および１１２の両方がＯＦＦ状態になると、ドレイン電流の供給先を失った定電流源たるＰチャネル電界効果トランジスタ１１５の動作点が飽和領域から非飽和領域に移動し、Ｐチャネル電界効果トランジスタ１１５のドレイン−ソース間電圧が減少する。これにより、Ｐチャネル電界効果トランジスタ１７１および１７２のゲート−ソース間電圧が増加し、Ｐチャネル電界効果トランジスタ１７１および１７２がＯＮ状態となり、Ｐチャネル電界効果トランジスタ１１１および１１２の各ドレインがフローティング状態となる不具合が回避される。このため、差動増幅器１００が差動増幅を行わない異常な動作状態になるのが回避される。
【００３９】
なお、差動トランジスタペアをＮチャネル電界効果トランジスタにより構成する場合には、上記（１）のように、第１および第２の電流路となるＮチャネル電界効果トランジスタを差動トランジスタペアの各トランジスタに並列接続し、この第１および第２の電流路となるＮチャネル電界効果トランジスタの各ゲートに同相入力範囲の下限値よりもやや高いゲート電圧を与えればよい。
【図面の簡単な説明】
【００４０】
【図１】この発明の一実施形態である差動増幅器１００の構成を示す回路図である。
【図２】同差動増幅器１００を用いたアナログ回路の構成例を示す回路図である。
【図３】同アナログ回路において前段および後段の差動増幅器１００Ａおよび１００Ｂに対するパワーダウン指令信号ＰＤを一時的にアクティブレベルにしたときの各部の波形を示す波形図である。
【図４】従来の差動増幅器の一例である差動増幅器１の構成を示す回路図である。
【符号の説明】
【００４１】
１００，１００Ａ，１００Ｂ……差動増幅器、１１０，１２０……差動増幅部、１１１，１１２……差動トランジスタペアを構成するＰチャネル電界効果トランジスタ、１１５……定電流源としてのＰチャネル電界効果トランジスタ、１１３，１１４……第１および第２の負荷としてのＮチャネル電界効果トランジスタ、１７１，１７２……第１および第２の電流路としてのＰチャネル電界効果トランジスタ、１７０……初期化制御部、１７３，１７４……微小電流供給手段としてのＰチャネル電界効果トランジスタ。
【図１】
0005130857.tif 000002
【図２】
0005130857.tif 000003
【図３】
0005130857.tif 000004
【図４】
0005130857.tif 000005