(57)【特許請求の範囲】
【請求項１】
アナログ値をそれぞれ保持する複数のアナログ値保持手段と、
前記アナログ値を前記複数のアナログ値保持手段の少なくとも１つに保持させるように入力する入力手段と、
前記複数のアナログ値保持手段に保持される前記アナログ値を前記複数のアナログ値保持手段の間でシフト同期信号に従って転送する転送手段と、
前記複数のアナログ値保持手段に保持される前記アナログ値の少なくとも１つを読み出して出力する出力手段と
を具備し、
前記入力手段は、前記シフト同期信号に従ってスキャンパステストのテストデータを前記アナログ値として前記複数のアナログ値保持手段の少なくとも１つに保持させるスキャンイン手段を備え、
前記出力手段は、前記シフト同期信号に従って前記複数のアナログ値保持手段からスキャンパステストの結果として前記アナログ値を読み出すスキャンアウト手段を備える
スキャンパステストを行うためのアナログスキャン回路。
【請求項２】
前記入力手段は、共通入力制御信号に従って同時に複数の前記アナログ値を前記複数のアナログ値保持手段の対応するものに保持させる観測データ共通入力手段をさらに備える
請求項１記載のアナログスキャン回路。
【請求項３】
前記入力手段は、複数の前記アナログ値のそれぞれに対応する個別入力制御信号に従って前記複数のアナログ値を前記複数のアナログ値保持手段の対応するものに保持させる観測データ個別入力手段をさらに備える
請求項１記載のアナログスキャン回路。
【請求項４】
前記出力手段は、共通出力制御信号に従って同時に前記複数のアナログ値保持手段から前記アナログ値を読み出す観測データ共通出力手段をさらに備える
請求項１記載のアナログスキャン回路。
【請求項５】
前記出力手段は、複数の前記アナログ値のそれぞれに対応する個別出力制御信号に従って前記複数のアナログ値保持手段から前記アナログ値を読み出す観測データ個別出力手段をさらに備える
請求項１記載のアナログスキャン回路。
【請求項６】
前記複数のアナログ値保持手段は、半導体基体上に形成された拡散層領域に電荷を蓄積することにより前記アナログ値を保持する請求項１記載のアナログスキャン回路。
【請求項７】
前記複数のアナログ値保持手段は、半導体基体上に生じた空乏層領域に電荷を蓄積することにより前記アナログ値を保持する請求項１記載のアナログスキャン回路。
【請求項８】
アナログデータを出力する出力回路と、前記アナログデータを受けてスキャンパステストを行うためのアナログスキャン回路とを具備するデータ処理装置であって、
前記アナログスキャン回路は、
アナログ値をそれぞれ保持する複数のアナログ値保持手段と、
前記アナログデータの瞬時値を前記アナログ値として前記複数のアナログ値保持手段の少なくとも１つに保持させるように入力する入力手段と、
前記複数のアナログ値保持手段に保持される前記アナログ値を前記複数のアナログ値保持手段の間でシフト同期信号に従って転送する転送手段と、
前記複数のアナログ値保持手段に保持される前記アナログ値の少なくとも１つを読み出して出力する出力手段とを備え、
前記入力手段は、前記シフト同期信号に従ってスキャンパステストのテストデータを前記アナログ値として前記複数のアナログ値保持手段の少なくとも１つに保持させるスキャンイン手段を備え、
前記出力手段は、前記シフト同期信号に従って前記複数のアナログ値保持手段からスキャンパステストの結果として前記アナログ値を読み出すスキャンアウト手段を備える
データ処理装置。
【請求項９】
スキャンパステストを行ってアナログデータを供給するためのアナログスキャン回路と、前記アナログデータを受けて入力する入力回路とを具備するデータ処理装置であって、
前記アナログスキャン回路は、
アナログ値をそれぞれ保持する複数のアナログ値保持手段と、
前記アナログ値を前記複数のアナログ値保持手段の少なくとも１つに保持させるように入力する入力手段と、
前記複数のアナログ値保持手段に保持される前記アナログ値を前記複数のアナログ値保持手段の間でシフト同期信号に従って転送する転送手段と、
前記複数のアナログ値保持手段に保持される前記アナログ値の少なくとも１つを読み出して前記アナログデータとして出力する出力手段とを備え、
前記入力手段は、前記シフト同期信号に従ってスキャンパステストのテストデータを前記アナログ値として前記複数のアナログ値保持手段の少なくとも１つに保持させるスキャンイン手段を備え、
前記出力手段は、前記シフト同期信号に従って前記複数のアナログ値保持手段からスキャンパステストの結果として前記アナログ値を読み出すスキャンアウト手段を備える
データ処理装置。
【請求項１０】
第１のアナログデータを出力する出力回路と、前記第１のアナログデータを受けてスキャンパステストを行って第２のアナログデータを供給するためのアナログスキャン回路と、前記第２のアナログデータを受けて入力する入力回路とを具備するデータ処理装置であって、
前記アナログスキャン回路は、
アナログ値をそれぞれ保持する複数のアナログ値保持手段と、
前記第１のアナログデータの瞬時値を前記アナログ値として前記複数のアナログ値保持手段の少なくとも１つに保持させるように入力する入力手段と、
前記複数のアナログ値保持手段に保持される前記アナログ値を前記複数のアナログ値保持手段の間でシフト同期信号に従って転送する転送手段と、
前記複数のアナログ値保持手段に保持される前記アナログ値の少なくとも１つを読み出して前記第２のアナログデータとして出力する出力手段とを備え、
前記入力手段は、前記シフト同期信号に従ってスキャンパステストのテストデータを前記アナログ値として前記複数のアナログ値保持手段の少なくとも１つに保持させるスキャンイン手段を備え、
前記出力手段は、前記シフト同期信号に従って前記複数のアナログ値保持手段からスキャンパステストの結果として前記アナログ値を読み出すスキャンアウト手段を備える
データ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理装置に関し、特に回路内のアナログデータの瞬時値をアナログ値として保持し、または、保持するアナログ値を回路内のアナログデータとして供給するアナログスキャン回路に関する。
【背景技術】
【０００２】
現在のデジタルＬＳＩにおいて、その試験手法は大きな技術革新がなされ、そのチップの試験を行うための試験回路や試験のための信号列であるテストパターンは、自動的に生成できるまでになっている。すなわち、デジタルＬＳＩは、「０」および「１」の２値信号処理を扱うものであり、アナログＬＳＩに比べて試験し易いことや、単一縮退故障に限定することで故障モデルを簡素化することができるため、スキャンパステスト等の手法で自動化がされている。
【０００３】
ここで、スキャンパステストとは、フリップフロップ同士をシリアルに連結したパス（スキャンパス）を設けて、このスキャンパスを通じてフリップフロップに任意の値を保持させ、または、スキャンパスを通じてフリップフロップに保持されている値を読み出すことにより、回路の状態を調べる手法である。このスキャンパステストにおいては、通常使用される全てのフリップフロップをテストモードにおいてシリーズに接続させて、全てのフリップフロップに任意のデータを外部から設定できるようにする（制御性の改善）。そして、次に通常モードに切り替えてＬＳＩ内部の組み合わせゲートに外部から設定したフリップフロップのデータを加えた後に、クロックを１個加えることにより、それらのゲートの出力を同じフリップフロップに取り込む。最後に、またテストモードにてスキャンアウト（観測性の改善）して、ＬＳＩの外部に内部ゲートの信号を出力することでゲート出力が正常か異常かを判定する。この動作が所望のフォルトカバレッジを達成するまで繰り返される。このように、デジタルＬＳＩの試験を行うためにスキャンパステストを用いる例は広く知られている（例えば、特許文献１参照。）。
【特許文献１】特許第２５５０５２１号公報（図５）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
これに対し、アナログＬＳＩは連続的なアナログ値を扱うため、処理が複雑になり、現在でも充分な故障検出のアルゴリズムが無く、自動化が遅れている。アナログ信号処理では、一般にフリップフロップは使われず、ＬＳＩに交流や直流のアナログ信号が加えられる。例えば、アンプやフィルタなどはＬＳＩに直接、様々なレベルや周波数の信号を加えることで比較的簡単に制御することができる。すなわち、アナログＬＳＩではノードの電位等一義的に決まる回路が多く、制御性は良い場合が多い。一方、例えば、ＬＳＩの内部にフィルタが存在することを想定すると、フィルタの入力には前述の様に比較的簡単に所望の信号を加えられるため、その出力が次の信号処理回路に入力されることになる。この場合、フィルタの出力を観測するには特殊な試験回路を内蔵する必要がある。すなわち、アナログＬＳＩでは観測性が悪いのが一般的である。
【０００５】
したがって、アナログＬＳＩにおいて、内部の信号や電位を把握することは観測性を改善するという点において有用である。また、制御性をより向上させることは試験の効率化のために有用である。
【０００６】
本発明はこのような状況に鑑みてなされたものであり、アナログＬＳＩの試験における観測性および制御性を向上させることを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するためになされたものであり、その第１の側面は、アナログ値をそれぞれ保持する複数のアナログ値保持手段と、上記アナログ値を上記複数のアナログ値保持手段の少なくとも１つに保持させるように入力する入力手段と、上記複数のアナログ値保持手段に保持される上記アナログ値を上記複数のアナログ値保持手段の間で転送する転送手段と、上記複数のアナログ値保持手段に保持される上記アナログ値の少なくとも１つを読み出して出力する出力手段とを具備することを特徴とするアナログスキャン回路である。これにより、アナログ回路等からのアナログ信号を入力し、または、アナログ回路等に対してアナログ信号を出力させるという作用をもたらす。
【０００８】
また、この第１の側面において、上記転送手段は、シフト同期信号に従って上記転送を行ってもよい。例えば、シフト同期信号として、２相クロック信号を用いることができる。
【０００９】
また、この第１の側面において、上記入力手段は、上記シフト同期信号に従って上記アナログ値を上記複数のアナログ値保持手段の少なくとも１つに保持させてもよい。例えば、スキャンイン端子を介してＬＳＩテスタからのアナログ信号を保持させることができる。
【００１０】
また、この第１の側面において、上記出力手段は、上記シフト同期信号に従って上記複数のアナログ値保持手段から上記アナログ値を読み出してもよい。例えば、スキャンアウト端子を介してＬＳＩテスタにアナログ信号を出力することができる。
【００１１】
また、この第１の側面において、上記入力手段は、共通入力制御信号に従って同時に複数の上記アナログ値を上記複数のアナログ値保持手段の対応するものに保持させてもよい。例えば、ロード用クロック信号に合わせて、入力端子を介してアナログ回路等からのアナログ信号を保持させることができる。
【００１２】
また、この第１の側面において、上記入力手段は、複数の上記アナログ値のそれぞれに対応する個別入力制御信号に従って上記複数のアナログ値を上記複数のアナログ値保持手段の対応するものに保持させてもよい。例えば、個別のロード用制御信号に合わせて、入力端子を介してアナログ回路等からのアナログ信号を保持させることができる。
【００１３】
また、この第１の側面において、上記出力手段は、共通出力制御信号に従って同時に上記複数のアナログ値保持手段から上記アナログ値を読み出してもよい。例えば、ライト用クロック信号に合わせて、出力端子を介してアナログ回路等にアナログ信号を出力することができる。
【００１４】
また、この第１の側面において、上記出力手段は、複数の上記アナログ値のそれぞれに対応する個別出力制御信号に従って上記複数のアナログ値保持手段から上記アナログ値を読み出してもよい。例えば、個別のライト用制御信号に合わせて、出力端子を介してアナログ回路等にアナログ信号を出力することができる。
【００１５】
また、この第１の側面において、上記複数のアナログ値保持手段は、半導体基体上に形成された拡散層領域に電荷を蓄積することにより上記アナログ値を保持してもよい。例えば、電荷転送素子としてＢＢＤ（Bucket Bridge Device）を用いることができる。
【００１６】
また、この第１の側面において、上記複数のアナログ値保持手段は、半導体基体上に生じた空乏層領域に電荷を蓄積することにより上記アナログ値を保持してもよい。例えば、電荷転送素子としてＣＣＤ（Charge Coupled Device）を用いることができる。
【００１７】
また、本発明の第２の側面は、アナログデータを出力する出力回路と、上記アナログデータを受けるアナログスキャン回路とを具備するデータ処理装置であって、上記アナログスキャン回路は、アナログ値をそれぞれ保持する複数のアナログ値保持手段と、上記アナログデータの瞬時値を上記アナログ値として上記複数のアナログ値保持手段の少なくとも１つに保持させるように入力する入力手段と、上記複数のアナログ値保持手段に保持される上記アナログ値を上記複数のアナログ値保持手段の間で転送する転送手段と、上記複数のアナログ値保持手段に保持される上記アナログ値の少なくとも１つを読み出して出力する出力手段とを備えることを特徴とするデータ処理装置である。これにより、出力回路からのアナログ信号を取り込んで観測可能な状態にさせるという作用をもたらす。
【００１８】
また、本発明の第３の側面は、アナログデータを供給するアナログスキャン回路と、上記アナログデータを受けて入力する入力回路とを具備するデータ処理装置であって、上記アナログスキャン回路は、アナログ値をそれぞれ保持する複数のアナログ値保持手段と、上記アナログ値を上記複数のアナログ値保持手段の少なくとも１つに保持させるように入力する入力手段と、上記複数のアナログ値保持手段に保持される上記アナログ値を上記複数のアナログ値保持手段の間で転送する転送手段と、上記複数のアナログ値保持手段に保持される上記アナログ値の少なくとも１つを読み出して上記アナログデータとして出力する出力手段とを備えることを特徴とするデータ処理装置である。これにより、入力回路に対して任意のアナログ値を設定して制御させるという作用をもたらす。
【００１９】
また、本発明の第４の側面は、第１のアナログデータを出力する出力回路と、上記第１のアナログデータを受けて第２のアナログデータを供給するアナログスキャン回路と、上記第２のアナログデータを受けて入力する入力回路とを具備するデータ処理装置であって、上記アナログスキャン回路は、アナログ値をそれぞれ保持する複数のアナログ値保持手段と、上記第１のアナログデータの瞬時値を上記アナログ値として上記複数のアナログ値保持手段の少なくとも１つに保持させるように入力する入力手段と、上記複数のアナログ値保持手段に保持される上記アナログ値を上記複数のアナログ値保持手段の間で転送する転送手段と、上記複数のアナログ値保持手段に保持される上記アナログ値の少なくとも１つを読み出して上記第２のアナログデータとして出力する出力手段とを備えることを特徴とするデータ処理装置である。これにより、出力回路からのアナログ信号を取り込んで観測可能な状態にさせるとともに、そのアナログ信号を入力回路に対して設定させるという作用をもたらす。
【発明の効果】
【００２０】
本発明によれば、アナログＬＳＩの試験における観測性および制御性を向上させることができるという優れた効果を奏し得る。なお、本発明において、アナログＬＳＩは、アナログ回路とデジタル回路とが混在するデジアナ混在ＬＳＩを含むものとする。
【発明を実施するための最良の形態】
【００２１】
次に本発明の実施の形態について図面を参照して詳細に説明する。
【００２２】
図１は、本発明の実施の形態におけるアナログスキャン回路１００と試験対象となる回路群との関係例を示す図である。回路１１乃至１３は、試験の際に観測対象となる回路である。回路３１乃至３３は、試験の際に制御対象となる回路である。なお、ここでは説明の便宜上、観測対象となる回路および制御対象となる回路がそれぞれ３つずつ存在することを想定しているが、これに限定されるものではない。
【００２３】
アナログスキャン回路１００は、入力端子ＩＮ１乃至ＩＮ３に入力された回路１１乃至１３の内部の信号電圧をサンプリングしてアナログ値として保持し、また、出力端子ＶＯＵＴ１乃至ＶＯＵＴ３から回路３１乃至３３に対してアナログ値を供給して各回路の内部の信号電圧として設定する機能を有する。また、アナログスキャン回路１００は、スキャンイン端子Ｓｉｎおよびスキャンアウト端子Ｓｏｕｔを備えており、（図示しない）テスタからスキャンイン端子Ｓｉｎに入力されたテストデータをアナログ値として保持し、また、スキャンアウト端子Ｓｏｕｔからテスタに対してテストデータを出力する機能を有する。
【００２４】
回路３１乃至３３の入力端子には、それぞれ２つのトランジスタ５１乃至５３および６１乃至６３が接続されており、何れか一方のトランジスタが導通することにより、回路２１乃至２３の出力端子またはアナログスキャン回路１００の出力端子ＶＯＵＴ１乃至ＶＯＵＴ３の何れかの信号が入力されるようになっている。何れのトランジスタを導通させるかは、テスト端子ＴＳ１乃至ＴＳ３の信号によって制御される。トランジスタ５１乃至５３および６１乃至６３のゲート端子には、インバータ４１乃至４３によって互いに相反する極性の信号が与えられ、両トランジスタは互いに異なる状態となるように制御される。
【００２５】
例えば、回路３１をテストする場合には、テスト端子ＴＳ１に「１」が設定され、トランジスタ６１がオン状態になり、トランジスタ５１がオフ状態になる。これにより、回路３１にはアナログスキャン回路１００のＶＯＵＴ１の信号が入力される。一方、回路３１をテストしない通常動作の場合には、テスト端子ＴＳ１に「０」が設定され、トランジスタ６１がオフ状態になり、トランジスタ５１がオン状態になる。これにより、回路３１には前段の回路２１からの信号が入力される。
【００２６】
アナログスキャン回路１００は、アナログ値を保持するセルを複数備えており、保持されるアナログ値はセルの間でシフト転送できるようになっている。この転送タイミングを制御するために、アナログスキャン回路１００にはシフト転送のためのクロック端子ＳＡｃｋおよびＳＢｃｋが設けられている。また、アナログスキャン回路１００には、アナログ値をセルに新たに保持（ロードまたはサンプリング）するためのクロック端子Ｌｃｋ、および、保持しているアナログ値を出力（ライト）するためのクロック端子Ｗｃｋが設けられている。各セルに保持されるアナログ値は、アナログ信号のパルス振幅変調（ＰＡＭ：Pulse Amplitude Modulation）信号である。すなわち、時間方向には量子化（サンプリング）されるが、振幅としてはアナログ値となる。
【００２７】
また、アナログスキャン回路１００には、ロード用制御端子ＬＣＮＴ１乃至ＬＣＮＴ３およびライト用制御端子ＷＣＮＴ１乃至ＷＣＮＴ３が設けられる。ロード用制御端子ＬＣＮＴ１乃至ＬＣＮＴ３は、入力端子ＩＮ１乃至ＩＮ３に対応し、これらを個別に制御するための端子である。また、ライト用制御端子ＷＣＮＴ１乃至ＷＣＮＴ３は、出力端子ＶＯＵＴ１乃至ＶＯＵＴ３に対応し、これらを個別に制御するための端子である。これらの制御の具体的な内容については後述する。
【００２８】
図２は、本発明の実施の形態におけるアナログスキャン回路１００の第１の実施例を示す概念図である。また、図３は、本発明の実施の形態におけるアナログスキャン回路１００の第１の実施例を示すレイアウト図である。
【００２９】
アナログスキャン回路１００は、例えばＰ型のシリコン基板１０１上に形成される。シリコン基板１０１の表面には、酸化工程により絶縁膜１０２が形成される。絶縁膜１０２の下にはＮ型の拡散層領域２２１乃至２２６が形成される。また、絶縁膜１０２の上には拡散層領域２２１乃至２２６に対応する位置にゲート電極２１１乃至２１６が形成される。このゲート電極２１１乃至２１６は、図示するように、拡散層領域２２１乃至２２６の隣接する一方の上方に延在している。
【００３０】
ゲート電極２１１乃至２１６と拡散層領域２２１乃至２２６との間の容量にはそれぞれ電荷を蓄積することができる。ゲート電極２１１乃至２１６には、１つおきにクロック信号線１２１および１２２が接続される。クロック信号線１２１にはクロック信号ＳＡｃｋが供給され、クロック信号線１２２にはクロック信号ＳＢｃｋが供給される。このクロック信号ＳＡｃｋおよびＳＢｃｋを制御することにより、蓄積された電荷が左方から右方へ転送される。
【００３１】
このアナログスキャン回路１００は、ＢＢＤ（Bucket Bridge Device）を基本としたものであり、電荷を蓄積する単位としてセル２０１乃至２０６に分けることができる。なお、ここでは説明の便宜上、６つのセル２０１乃至２０６を示しているが、これに限定されるものではない。ＢＢＤのセル構造は、例えば特公昭４７−２７５７３号公報に記載されている。
【００３２】
拡散層領域２２１乃至２２６には、他の回路からの出力信号を入力することができる。この第１の実施例では、拡散層領域２２１にトランジスタ３０１を、拡散層領域２２３にトランジスタ３０２を、拡散層領域２２５にトランジスタ３０３を、それぞれ接続している。トランジスタ３０１の一端には入力端子ＩＮ１（３１１）が接続され、トランジスタ３０２の一端には入力端子ＩＮ２（３１２）が接続され、トランジスタ３０３の一端には入力端子ＩＮ３（３１３）が接続されている。
【００３３】
また、トランジスタ３０１乃至３０３のゲートにはロード用クロック信号線１３０が接続されている。このクロック信号線１３０には、ロード用クロック信号Ｌｃｋが供給される。これにより、クロック信号ＬｃｋがＨ（Ｈｉｇｈ）状態であれば、トランジスタ３０１乃至３０３がオン状態となって、入力端子ＩＮ１乃至ＩＮ３のアナログ信号が拡散層領域２２１、２２３および２２５に供給される。このようにして供給されたアナログ信号によって、ゲート電極２１１、２１３および２１５と拡散層領域２２１、２２３および２２５との間のそれぞれの容量には電荷が充電される。そして、クロック信号ＬｃｋがＬ（Ｌｏｗ）状態になると、トランジスタ３０１乃至３０３がオフ状態となり、電荷の充電は停止する。
【００３４】
この第１の実施例では、拡散層領域２２５に電荷電圧変換アンプ（ＱＶアンプ）４０１が接続されており、この電荷電圧変換アンプ４０１を介してスキャンアウト信号Ｓｏｕｔがスキャンアウト端子に出力される。この電荷電圧変換アンプ４０１は、蓄積されている電荷を電圧に変換するアンプである。また、拡散層領域２２６にはイコライズ用のイニシャル電圧Ｖｅｑが供給される。クロック信号ＳＡｃｋおよびＳＢｃｋをともにＨ状態とすることにより、拡散層領域２２１乃至２２６の電位がイコライズ用のイニシャル電圧Ｖｅｑに一致するようになり、ゲート電極２１１乃至２１６と拡散層領域２２１乃至２２６との間の各容量に保持されていた可動電荷がイニシャル値（Ｑｅｑ）になる。このイコライズは、データシフト時に途中のセルに蓄積電荷が存在すると、信号から作った電荷に加算されて精度が劣化するため、これを防ぐために行われる処理である。なお、スキャン動作によってイコライズが自動的に行われるため、２度目のスキャン以降では再度イコライズを行う必要はない。
【００３５】
図４は、本発明の実施の形態におけるアナログスキャン回路１００の第１の実施例のタイミングチャートである。
【００３６】
時刻Ｔ１では、クロック信号ＳＡｃｋおよびＳＢｃｋがともにＨ状態にされることにより、拡散層領域２２１乃至２２６における電位ＶＣ１乃至ＶＣ６はイコライズ用の電位Ｖｅｑに一致するようになり、可動電荷はイニシャル値（Ｑｅｑ）となる。したがって、このときのスキャンアウト信号Ｓｏｕｔは、イニシャル電圧（Ｖｅｑ）になる。
【００３７】
時刻Ｔ２では、クロック信号ＬｃｋがＨ状態にされることにより、入力端子ＩＮ１乃至ＩＮ３のアナログ信号が拡散層領域２２１、２２３および２２５に供給され、それぞれＶＣ１乃至ＶＣ３として電荷が蓄積される。このときのスキャンアウト信号Ｓｏｕｔは、入力端子ＩＮ３に供給されている電位と同じ電位になる。
【００３８】
時刻Ｔ３では、クロック信号ＳＡｃｋがＬ状態、クロック信号ＳＢｃｋがＨ状態にされることにより、ゲート電極２１１、２１３および２１５と拡散層領域２２１、２２３および２２５との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１２、２１４および２１６と拡散層領域２２２、２２４および２２６との間のそれぞれの容量に転送される。これにより、ゲート電極２１１、２１３および２１５と拡散層領域２２１、２２３および２２５との間のそれぞれの容量における可動電荷はイニシャル値（Ｑｅｑ）になる。
【００３９】
時刻Ｔ４では、クロック信号ＳＡｃｋがＨ状態、クロック信号ＳＢｃｋがＬ状態にされることにより、ゲート電極２１２、２１４および２１６と拡散層領域２２２、２２４および２２６との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１１、２１３および２１５と拡散層領域２２１、２２３および２２５との間のそれぞれの容量に転送される。このときのスキャンアウト信号Ｓｏｕｔは、時刻Ｔ２において入力端子ＩＮ２に供給されていた電位と同じ電位になる。
【００４０】
同様に、時刻Ｔ５では、クロック信号ＳＡｃｋがＬ状態、クロック信号ＳＢｃｋがＨ状態にされ、続く時刻Ｔ６では、クロック信号ＳＡｃｋがＨ状態、クロック信号ＳＢｃｋがＬ状態にされる。これにより、時刻６におけるスキャンアウト信号Ｓｏｕｔは、時刻Ｔ２において入力端子ＩＮ１に供給されていた電位と同じ電位になる。
【００４１】
時刻Ｔ７以降は、時刻Ｔ２以降の動作を繰り返すことになる。したがって、クロック信号ＳＡｃｋまたはＳＢｃｋの半周期分を１Ｔとして表すと、この第１の実施例におけるサンプリング（ロード）周期は５Ｔになる。
【００４２】
このように、本発明の実施の形態における第１の実施例では、クロック信号ＬｃｋをＨ状態にすることにより入力端子ＩＮ１乃至ＩＮ３のアナログ信号を取り込み、その後、クロック信号ＳＡｃｋおよびＳＢｃｋを交互にＨ状態にすることにより電荷を転送して、スキャンアウト信号Ｓｏｕｔとして出力することができる。
【００４３】
なお、実際のＬＳＩにおいてモニターしたい信号は、ＬＳＩの中に不規則に分散しているため、このＢＢＤセルをＬＳＩの一部分にまとめて配置してしまうと、それぞれのノードからＢＢＤセルまで配線する必要があり、チップ面積を増大させることになる。そこで、ＢＢＤセルを分割して、それぞれのノードの近くに配置し、また、トータルの配線が最短になるように一筆書きに配置するのが好ましい。図５は、本発明の実施の形態においてＢＢＤセルを分散配置する例を示す図である。この例のように、一方のＢＢＤセルにおける拡散層領域２２７と他方のＢＢＤセルにおける拡散層領域２２８との間を信号線２５１により接続することにより、分散したＢＢＤセル間においても連続するスキャンパスとして扱うことができるようになる。
【００４４】
図６は、本発明の実施の形態におけるアナログスキャン回路１００の第２の実施例を示すレイアウト図である。第１の実施例では入力端子ＩＮ１乃至ＩＮ３が接続されるトランジスタのゲートには共通のロード用クロック信号線１３０が接続されていたが、この第２の実施例では入力端子ＩＮ１乃至ＩＮ３が接続されるトランジスタのゲート電極３２１乃至３２３には個別の制御信号線が接続されている。これら個別の信号線には論理和ゲート３３１乃至３３３の出力が接続されている。
【００４５】
論理和ゲート３３１乃至３３３は、制御信号ＬＣＮＴ１乃至ＬＣＮＴ３とロード用クロック信号Ｌｃｋのそれぞれの論理和（ＯＲ）を生成する論理ゲートである。これにより、ロード用クロック信号ＬｃｋがＨ状態でない場合であっても、個別に制御信号ＬＣＮＴ１乃至ＬＣＮＴ３をＨ状態にすることにより、対応する入力端子ＩＮ１乃至ＩＮ３のアナログ信号を取り込むことができる。
【００４６】
図７は、本発明の実施の形態におけるアナログスキャン回路１００の第２の実施例のタイミングチャートである。この第２の実施例では、入力端子ＩＮ１のアナログ信号のみを取り込むために、定常的にＬＣＮＴ１＝Ｈ、ＬＣＮＴ２＝Ｌ、ＬＣＮＴ３＝Ｌ、Ｌｃｋ＝Ｌに設定されるものとする。
【００４７】
時刻Ｔ１で、制御信号ＬＣＮＴ１がＨ状態になると、拡散層領域２２１に入力端子ＩＮ１のアナログ値が供給されるようになる。また、クロック信号ＳＡｃｋがＨ状態、クロック信号ＳＢｃｋがＬ状態にされることにより、ゲート電極２１２および２１４と拡散層領域２２２および２２４との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１３および２１５と拡散層領域２２３および２２５との間のそれぞれの容量に転送される。
【００４８】
時刻Ｔ２では、クロック信号ＳＡｃｋがＬ状態、クロック信号ＳＢｃｋがＨ状態にされることにより、ゲート電極２１１、２１３および２１５と拡散層領域２２１、２２３および２２５との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１２、２１４および２１６と拡散層領域２２２、２２４および２２６との間のそれぞれの容量に転送される。すなわち、入力端子ＩＮ１から拡散層領域２２１に供給されるアナログ信号が、拡散層領域２２２まで供給され、クロック信号ＳＢｃｋが再びＬ状態に移行するタイミングまで電荷が蓄積されていく。
【００４９】
時刻Ｔ３では、クロック信号ＳＡｃｋがＨ状態、クロック信号ＳＢｃｋがＬ状態にされることにより、ゲート電極２１２および２１４と拡散層領域２２２および２２４との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１３および２１５と拡散層領域２２３および２２５との間のそれぞれの容量に転送される。すなわち、時刻Ｔ２において入力端子ＩＮ１からゲート電極２１２と拡散層領域２２２との間に蓄積された電荷が、ゲート電極２１３と拡散層領域２２３との間に転送される。
【００５０】
時刻Ｔ４では、クロック信号ＳＡｃｋがＬ状態、クロック信号ＳＢｃｋがＨ状態にされることにより、ゲート電極２１１、２１３および２１５と拡散層領域２２１、２２３および２２５との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１２、２１４および２１６と拡散層領域２２２、２２４および２２６との間のそれぞれの容量に転送される。すなわち、入力端子ＩＮ１から拡散層領域２２１に供給されるアナログ信号が、拡散層領域２２２まで供給され、クロック信号ＳＢｃｋが再びＬ状態に移行するタイミングまで電荷が蓄積されていく。また、時刻Ｔ２において入力端子ＩＮ１からゲート電極２１２と拡散層領域２２２との間に蓄積された電荷は、ゲート電極２１４と拡散層領域２２４との間に転送される。
【００５１】
時刻Ｔ５では、クロック信号ＳＡｃｋがＨ状態、クロック信号ＳＢｃｋがＬ状態にされることにより、ゲート電極２１２および２１４と拡散層領域２２２および２２４との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１３および２１５と拡散層領域２２３および２２５との間のそれぞれの容量に転送される。すなわち、時刻Ｔ４においてゲート電極２１２と拡散層領域２２２との間に蓄積された電荷がゲート電極２１３と拡散層領域２２３との間に転送され、時刻Ｔ２においてゲート電極２１２と拡散層領域２２２との間に蓄積された電荷がゲート電極２１５と拡散層領域２２５との間に転送される。これにより、時刻５におけるスキャンアウト信号Ｓｏｕｔは、時刻２において入力端子ＩＮ１に供給されていた電位と同じ電位になる。
【００５２】
この第２の実施例においては、時刻Ｔ３以降は、時刻Ｔ１以降の動作を繰り返すことになる。したがって、クロック信号ＳＡｃｋまたはＳＢｃｋの半周期分を１Ｔとして表すと、この第２の実施例におけるサンプリング周期は２Ｔになる。すなわち、第１の実施例では複数の入力信号を並列に取り込んでいたためサンプリング周期が長くなっていたが、この第２の実施例のように各入力信号に対応する制御信号を個別に設けることにより、サンプリング対象を絞ることができ、サンプリング周期を短縮することができる。
【００５３】
図８は、本発明の実施の形態におけるアナログスキャン回路１００の第２の実施例の詳細タイミングチャートである。入力端子ＩＮ１に正弦波が与えられた場合の具体例を示している。
【００５４】
ＬＣＮＴ１が常にＨ状態であることから、拡散層領域２２１には常に入力端子ＩＮ１からのアナログ信号が供給される。また、クロック信号ＳＢｃｋがＨ状態にある期間は、拡散層領域２２２にも入力端子ＩＮ１からのアナログ信号が供給される。これにより、ゲート電極２１２と拡散層領域２２２との間に電荷が蓄積される。そして、クロック信号ＳＡｃｋおよびＳＢｃｋが交互に制御されることにより、蓄積された電荷が左方から右方へ転送される。
【００５５】
図９は、本発明の実施の形態におけるアナログスキャン回路１００の第３の実施例を示す概念図である。また、図１０は、本発明の実施の形態におけるアナログスキャン回路１００の第３の実施例を示すレイアウト図である。
【００５６】
この第３の実施例では、スキャンイン端子Ｓｉｎからの信号が拡散層領域２２０に供給される。これにより、ゲート電極２１１と拡散層領域２２１との間に電荷が蓄積される。そして、クロック信号ＳＡｃｋおよびＳＢｃｋが交互に制御されることにより、蓄積された電荷が左方から右方へ転送される。
【００５７】
この第３の実施例では、拡散層領域２２１、２２３および２２５に、電荷電圧変換アンプ４１１乃至４１３を、それぞれ接続している。この電荷電圧変換アンプ４１１乃至４１３は、上述のように、蓄積されている電荷を電圧に変換するアンプである。このアンプの出力は電圧となり、ハイインピーダンスにはならない。
【００５８】
電荷電圧変換アンプ４１１乃至４１３の出力は、拡散層領域４５１乃至４５３からトランジスタ４２１乃至４２３に加えられる。トランジスタ４２１乃至４２３のゲートには出力用のクロック信号Ｗｃｋがクロック信号線１４０を介して供給される。このクロック信号ＷｃｋがＨ状態のときにトランジスタ４２１乃至４２３はオン状態となって、拡散層領域４６１乃至４６３と電極４７１乃至４７３とから構成されるコンデンサ４３１乃至４３３を充電する。また、クロック信号ＷｃｋがＬ状態のときにトランジスタ４２１乃至４２３はオフ状態となって、充電された電圧値はホールドされる。このように、トランジスタ４２１乃至４２３およびコンデンサ４３１乃至４３３はサンプル・アンド・ホールド回路を構成する。このサンプル・アンド・ホールド回路の出力には、それぞれアンプ４４１乃至４４３が接続されており、各出力はそれぞれ出力端子ＶＯＵＴ１乃至ＶＯＵＴ３に供給される。
【００５９】
図１１は、本発明の実施の形態におけるアナログスキャン回路１００の第３の実施例のタイミングチャートである。
【００６０】
時刻Ｔ１では、クロック信号ＳＡｃｋおよびＳＢｃｋがともにＨ状態にされることにより、拡散層領域２２１乃至２２６における電位ＶＣ１乃至ＶＣ６はイコライズ用の電位Ｖｅｑに一致するようになり、可動電荷はイニシャル値（Ｑｅｑ）となる。
【００６１】
時刻Ｔ２では、クロック信号ＳＡｃｋがＨ状態、クロック信号ＳＢｃｋがＬ状態にされることにより、スキャンイン端子Ｓｉｎからの信号Ａ１が拡散層領域２２１に供給され、拡散層領域２２１とゲート電極２１１との間の容量に信号Ａ１の電荷が蓄積される（ＶＣ１）。
【００６２】
時刻Ｔ３では、クロック信号ＳＡｃｋがＬ状態、クロック信号ＳＢｃｋがＨ状態にされることにより、ゲート電極２１１、２１３および２１５と拡散層領域２２１、２２３および２２５との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１２、２１４および２１６と拡散層領域２２２、２２４および２２６との間のそれぞれの容量に転送される。すなわち、この時刻Ｔ３では、時刻Ｔ２で拡散層領域２２１とゲート電極２１１との間に蓄積された信号Ａ１の電荷が、拡散層領域２２２とゲート電極２１２との間に転送される（ＶＣ２）。
【００６３】
時刻Ｔ４では、クロック信号ＳＡｃｋがＨ状態、クロック信号ＳＢｃｋがＬ状態にされることにより、スキャンイン端子Ｓｉｎからの信号Ｂ１が拡散層領域２２１に供給され、拡散層領域２２１とゲート電極２１１との間の容量に信号Ｂ１の電荷が蓄積される。また、ゲート電極２１２および２１４と拡散層領域２２２および２２４との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１３および２１５と拡散層領域２２３および２２５との間のそれぞれの容量に転送される。すなわち、この時刻Ｔ４では、時刻Ｔ２で拡散層領域２２１とゲート電極２１１との間に蓄積された信号Ａ１の電荷が、拡散層領域２２３とゲート電極２１３との間に転送される（ＶＣ３）。
【００６４】
時刻Ｔ５では、クロック信号ＳＡｃｋがＬ状態、クロック信号ＳＢｃｋがＨ状態にされることにより、ゲート電極２１１、２１３および２１５と拡散層領域２２１、２２３および２２５との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１２、２１４および２１６と拡散層領域２２２、２２４および２２６との間のそれぞれの容量に転送される。すなわち、この時刻Ｔ５では、時刻Ｔ２で拡散層領域２２１とゲート電極２１１との間に蓄積された信号Ａ１の電荷が、拡散層領域２２４とゲート電極２１４との間にまで転送されたことになり（ＶＣ４）、同時に、時刻Ｔ４で拡散層領域２２１とゲート電極２１１との間に蓄積された信号Ｂ１の電荷が、拡散層領域２２２とゲート電極２１２との間に転送される（ＶＣ２）。
【００６５】
時刻Ｔ６では、クロック信号ＳＡｃｋがＨ状態、クロック信号ＳＢｃｋがＬ状態にされることにより、スキャンイン端子Ｓｉｎからの信号Ｃ１が拡散層領域２２１に供給され、拡散層領域２２１とゲート電極２１１との間の容量に信号Ｃ１の電荷が蓄積される。また、ゲート電極２１２および２１４と拡散層領域２２２および２２４との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１３および２１５と拡散層領域２２３および２２５との間のそれぞれの容量に転送される。すなわち、この時刻Ｔ６では、時刻Ｔ２で拡散層領域２２１とゲート電極２１１との間に蓄積された信号Ａ１の電荷が、拡散層領域２２５とゲート電極２１５との間に転送されたことになり（ＶＣ５）、同時に、時刻Ｔ４で拡散層領域２２１とゲート電極２１１との間に蓄積された信号Ｂ１の電荷が、拡散層領域２２３とゲート電極２１３との間に転送される（ＶＣ３）。
【００６６】
また、この時刻Ｔ６において、ライト用のクロック信号ＷｃｋがＨ状態にされることにより、出力端子ＶＯＵＴ１乃至ＶＯＵＴ３には、アナログ値Ｃ１、Ｂ１およびＡ１がそれぞれ供給される。これら出力端子ＶＯＵＴ１乃至ＶＯＵＴ３の値は、サンプル・アンド・ホールド回路によって、次にクロック信号ＷｃｋがＨ状態にされる時刻Ｔ１２の直前まで同じ値が維持される。
【００６７】
時刻Ｔ７以降は、同様の要領で動作を繰り返す。この場合、クロック信号ＳＡｃｋまたはＳＢｃｋの半周期分を１Ｔとして表すと、この第３の実施例における出力周期は６Ｔになる。
【００６８】
図１２は、本発明の実施の形態におけるアナログスキャン回路１００の第３の実施例のためのスキャンイン端子Ｓｉｎからの信号の例である。ＶＯＵＴ１用信号、ＶＯＵＴ２用信号、および、ＶＯＵＴ３用信号は、それぞれ出力端子ＶＯＵＴ１乃至ＶＯＵＴ３から出力させようとする信号である。ＶＯＵＴ１用信号は、サンプリングされた順に、Ａ１、Ａ２、Ａ３などの信号列となる。ＶＯＵＴ２用信号は、サンプリングされた順に、Ｂ１、Ｂ２、Ｂ３などの信号列となる。ＶＯＵＴ３用信号は、サンプリングされた順に、Ｃ１、Ｃ２、Ｃ３などの信号列となる。
【００６９】
スキャンイン信号Ｓｉｎは、これらＶＯＵＴ１用信号、ＶＯＵＴ２用信号、および、ＶＯＵＴ３用信号を合成したものであり、Ａ１、Ｂ１、Ｃ１、Ａ２、Ｂ２、Ｃ２、Ａ３、Ｂ３、Ｃ３等の信号列に並び替えられる。このようにして生成されたスキャンイン信号Ｓｉｎは、同図のように各点で変化するＰＡＭ信号となる。
【００７０】
図１３は、本発明の実施の形態におけるアナログスキャン回路１００の第４の実施例を示すレイアウト図である。第３の実施例では出力端子ＶＯＵＴ１乃至ＶＯＵＴ３が接続されるトランジスタのゲートには共通のライト用クロック信号線１４０が接続されていたが、この第４の実施例では出力端子ＶＯＵＴ１乃至ＶＯＵＴ３が接続されるトランジスタのゲート電極４９１乃至４９３には個別の制御信号線が接続されている。これら個別の信号線には論理積ゲート４８１乃至４８３の出力が接続されている。
【００７１】
論理積ゲート４８１乃至４８３は、ライト用制御信号ＷＣＮＴ１乃至ＷＣＮＴ３とライト用クロック信号Ｗｃｋのそれぞれの論理積（ＡＮＤ）を生成する論理ゲートである。これにより、個別に制御信号ＷＣＮＴ１乃至ＷＣＮＴ３をＨ状態にすることにより、ライト用クロック信号ＷｃｋがＨ状態になったタイミングで、対応する出力端子ＶＯＵＴ１乃至ＶＯＵＴ３にアナログ信号を出力することができる。
【００７２】
図１４は、本発明の実施の形態におけるアナログスキャン回路１００の第４の実施例のタイミングチャートである。この第４の実施例では、個別に制御信号ＷＣＮＴ１乃至ＷＣＮＴ３をＨ状態にすることにより、出力端子ＶＯＵＴ１乃至ＶＯＵＴ３に対してアナログ信号を出力する。
【００７３】
この例では、スキャンイン信号Ｓｉｎは、時刻Ｔ１でＢ１、時刻Ｔ３でＣ１、時刻Ｔ５でＢ３、時刻Ｔ７でＢ４、時刻Ｔ９でＡ１、時刻Ｔ１１でＢ６、時刻Ｔ１３でＣ２の各アナログ値を示す。このスキャンイン信号Ｓｉｎは、クロック信号ＳＡｃｋがＨ状態となるタイミングでゲート電極２１１と拡散層領域２２１との間に供給され、電荷が充電される。そして、クロック信号ＳＡｃｋおよびＳＢｃｋの制御により、蓄積された電荷が左方から右方へ転送される。
【００７４】
時刻Ｔ４では、クロック信号ＷｃｋがＨ状態になる際に、出力端子ＶＯＵＴ１乃至ＶＯＵＴ３が全てＨ状態にされる。これにより、出力端子ＶＯＵＴ１にはアナログ値Ｃ１が、出力端子ＶＯＵＴ２にはアナログ値Ｂ１が、出力端子ＶＯＵＴ３にはアナログ値「０」が、それぞれ出力される。
【００７５】
時刻Ｔ８では、クロック信号ＷｃｋがＨ状態になる際に、出力端子ＶＯＵＴ２のみがＨ状態にされる。これにより、出力端子ＶＯＵＴ２にはアナログ値Ｂ３が出力され、他の出力端子ＶＯＵＴ１およびＶＯＵＴ３の出力には変化は生じない。
【００７６】
同様に、時刻Ｔ１０では、クロック信号ＷｃｋがＨ状態になる際に、出力端子ＶＯＵＴ２のみがＨ状態にされる。これにより、出力端子ＶＯＵＴ２にはアナログ値Ｂ４が出力され、他の出力端子ＶＯＵＴ１およびＶＯＵＴ３の出力には変化は生じない。
【００７７】
また、時刻Ｔ１４では、クロック信号ＷｃｋがＨ状態になる際に、出力端子ＶＯＵＴ１乃至ＶＯＵＴ３が全てＨ状態にされる。これにより、出力端子ＶＯＵＴ１にはアナログ値Ｃ２が、出力端子ＶＯＵＴ２にはアナログ値Ｂ６が、出力端子ＶＯＵＴ３にはアナログ値Ａ１が、それぞれ出力される。この場合、クロック信号ＳＡｃｋまたはＳＢｃｋの半周期分を１Ｔとして表すと、この第４の実施例における出力周期は２Ｔになる。
【００７８】
図１５は、本発明の実施の形態におけるアナログスキャン回路１００の第４の実施例のためのスキャンイン端子Ｓｉｎからの信号の例である。
【００７９】
スキャンイン信号Ｓｉｎには、出力端子ＶＯＵＴ１乃至ＶＯＵＴ３に出力される各信号が含まれている。ここで、出力端子ＶＯＵＴ１に出力される信号はゆっくり変化する三角波であり、出力端子ＶＯＵＴ２に出力される信号は周波数の高いサイン波であり、出力端子ＶＯＵＴ３に出力される信号は少し周波数の高い２値信号である。
【００８０】
このような信号を想定した場合、周波数の高い信号については出力周期を短くし、周波数の低い信号については出力周期を長くすることで、各セルを有効に利用することができる。上述の第４の実施例によれば、出力端子を個別に制御することができるため、信号の性質に応じて出力頻度を決定することができる。
【００８１】
図１６は、本発明の実施の形態におけるアナログスキャン回路１００の第５の実施例を示す概念図である。また、図１７は、本発明の実施の形態におけるアナログスキャン回路１００の第５の実施例を示すレイアウト図である。この第５の実施例では、拡散層領域２２１にトランジスタ３０１を、拡散層領域２２３に電荷電圧変換アンプ４１２を、拡散層領域２２５にトランジスタ３０３を、それぞれ接続している。また、拡散層領域２２５には電荷電圧変換アンプ４０１が接続されており、この電荷電圧変換アンプ４０１の出力はスキャンアウト端子Ｓｏｕｔに供給される。
【００８２】
トランジスタ３０１の一端には入力端子ＩＮ１が接続され、トランジスタ３０３の一端には入力端子ＩＮ３が接続されている。トランジスタ３０１および３０３のゲートにはロード用クロック信号線１３０が接続されている。このクロック信号線１３０には、ロード用クロック信号Ｌｃｋが供給される。これにより、クロック信号ＬｃｋがＨ状態であれば、トランジスタ３０１および３０３がオン状態となって、入力端子ＩＮ１およびＩＮ３のアナログ信号が拡散層領域２２１および２２５に供給される。このようにして供給されたアナログ信号によって、ゲート電極２１１および２１５と拡散層領域２２１および２２５との間のそれぞれの容量には電荷が充電される。そして、クロック信号ＬｃｋがＬ状態になると、トランジスタ３０１および３０３がオフ状態となり、電荷の充電は停止する。
【００８３】
電荷電圧変換アンプ４１２の出力は、拡散層領域４５２からトランジスタ４２２に加えられる。トランジスタ４２２のゲートには出力用のクロック信号Ｗｃｋがクロック信号線１４０を介して供給される。このクロック信号ＷｃｋがＨ状態のときにトランジスタ４２２はオン状態となって、拡散層領域４６２と電極４７２とから構成されるコンデンサ４３２を充電する。また、クロック信号ＷｃｋがＬ状態のときにトランジスタ４２２はオフ状態となって、充電された電圧値はホールドされる。このように、トランジスタ４２２およびコンデンサ４３２はサンプル・アンド・ホールド回路を構成する。このサンプル・アンド・ホールド回路の出力にはアンプ４４２が接続されており、その出力は出力端子ＶＯＵＴ２に供給される。
【００８４】
すなわち、この第５の実施例は、図３に示した第１の実施例と図１０に示した第３の実施例とを同時に実現したものである。したがって、その動作も両者を組み合わせたものになる。
【００８５】
図１８は、本発明の実施の形態におけるアナログスキャン回路１００の第５の実施例のタイミングチャートである。この第５の実施例では、クロック信号ＬｃｋがＨ状態になるタイミングで、入力端子ＩＮ１およびＩＮ３からアナログ信号が供給され、それぞれゲート電極２１１および２１５と拡散層領域２２１および２２５との間に電荷が充電される。また、クロック信号ＳＡｃｋがＨ状態になるタイミングで、スキャンイン端子Ｓｉｎからアナログ信号が供給され、ゲート電極２１１と拡散層領域２２１との間に電荷が充電される。そして、クロック信号ＳＡｃｋおよびＳＢｃｋの制御により、蓄積された電荷が左方から右方へ転送される。
【００８６】
また、クロック信号ＷｃｋがＨ状態になるタイミングで、出力端子ＶＯＵＴ２には、ゲート電極２１３と拡散層領域２２３との間に充電されていた電荷に相当する電位が出力される。
【００８７】
この第５の実施例では、クロック信号ＳＡｃｋまたはＳＢｃｋの半周期分を１Ｔとして表すと、サンプリング周期および出力周期はともに５Ｔになる。
【００８８】
なお、本発明の実施の形態におけるＢＢＤは、電荷転送によりアナログ信号を転送するため、電荷が途中でリークして電荷量が減衰する場合もありえる。この信号は外部からスキャンイン端子Ｓｉｎを介して入力した既知の信号であり、読み出された電圧から電荷の変化量を校正することができる。例えば、スキャンアウト端子Ｓｏｕｔの時刻Ｔ９における信号Ｂ１および時刻Ｔ１４における信号Ｂ２はともに既知であるため、両信号に基づいて校正することにより電圧アジャストを実現することができる。また、アナログスキャン回路１００に故障がある場合にも、アナログスキャン回路１００自体を試験するために、このスキャンアウト端子Ｓｏｕｔの出力を用いることができる。
【００８９】
図１９は、本発明の実施の形態におけるアナログスキャン回路１００の第６の実施例を示すレイアウト図である。この第６の実施例では、拡散層領域２２１、２２３および２２５に、トランジスタ３０１乃至３０３および電荷電圧変換アンプ４１１乃至４１３の両者を、それぞれ接続している。
【００９０】
すなわち、この第６の実施例は、図６に示した第２の実施例と図１３に示した第４の実施例とを同時に実現したものである。したがって、その動作も両者を組み合わせたものになる。但し、図６に示した第２の実施例ではクロック信号Ｌｃｋと制御信号ＬＣＮＴ１乃至ＬＣＮＴ３との間の論理和を生成していたが、この第６の実施例では、両者間の論理積を論理積ゲート３８１乃至３８３によって生成している。基本的な動作は同様であり、例えば、ＩＮ１のみを選択して、他のＩＮ２およびＩＮ３を非選択にするには、クロック信号Ｌｃｋおよび制御信号ＬＣＮＴ１をＨ状態として、制御信号ＬＣＮＴ２およびＬＣＮＴ３をＬ状態にすればよい。
【００９１】
なお、この第６の実施例では、一般形として同一セルに入出力の両者を接続しているが、同一セルにおいては同タイミングでは何れか一方しか動作できない。
【００９２】
図２０は、本発明の実施の形態におけるアナログスキャン回路１００の第７の実施例を示すレイアウト図である。この第７の実施例は、第６の実施例と比べて、スキャンイン端子にＤ／Ａ（Digital to Analog）コンバータ２０９が接続され、スキャンアウト端子にＡ／Ｄ（Analog to Digital）コンバータ４０９が接続されている。これにより、ＬＳＩテスタからＤ／Ａコンバータ２０９を介してデジタル信号を入力することができるようになり、また、Ａ／Ｄコンバータ４０９を介してデジタル信号をＬＳＩテスタに出力することができるようになる。
【００９３】
アナログＬＳＩを測定する場合には、ＬＳＩテスタからアナログ値による電圧を加え、アナログ値による電圧を読み出すのが一般的である。しかし、ＬＳＩテスタは一般に、高速にアナログ信号を発生し、測定するのはあまり得意ではない。一方、ＬＳＩテスタは、デジタル信号であれば高速に発生し、測定することは可能である。特に、ＬＳＩから内部信号を読み出して、並べ変え、フィルタリングもしくは信号処理する場合には、デジタルデータとして取り込んだ場合の方が処理し易い。そのため、この第７の実施例では、Ｄ／Ａコンバータ２０９およびＡ／Ｄコンバータ４０９が新たに設けられる。
【００９４】
これらＤ／Ａコンバータ２０９およびＡ／Ｄコンバータ４０９は、必要に応じて適宜用いられるものであり、ＬＳＩの内部に備えられてもよく、ＬＳＩの外部に備えられてもよい。ＬＳＩの内部に備えた場合は、ＢＩＳＴ（Built-In Self-Test）と呼ばれ、変換速度や耐ノイズ性の点でメリットがあるが、チップ面積が増大するというデメリットもある。一方、ＬＳＩの外部に備えた場合は、ＢＯＳＴ（Built-Out Self-Test）と呼ばれ、ＢＩＳＴとは逆の得失がある。本発明は何れの場合であっても適用可能である。これらＤ／Ａコンバータ２０９およびＡ／Ｄコンバータ４０９を設けることにより、デジタルデータと同様にアナログ信号を取り扱うことができるようになる。また、これにより、特にデジアナ混在ＬＳＩとの親和性を向上させることができる。
【００９５】
なお、ここまでの実施例では、アナログ値の転送機能をＢＢＤにより実現する例について説明したが、本発明はこれに限定されるものではなく、例えば、ＣＣＤ（Charge Coupled Device）により実現してもよい。
【００９６】
図２１は、本発明の実施の形態におけるアナログスキャン回路１００の第８の実施例を示すレイアウト図である。この第８の実施例は、アナログ値の転送機能をＣＣＤにより実現する例である。ＣＣＤは、シリコン基板上の酸化膜の上に２層のポリシリコン電極が配置されて構成される。このＣＣＤでは、電極に電圧を加えることにより隣接する空乏層をつなげて、隣接容量の電荷をパンチスルーにより転送する。
【００９７】
この第８の実施例では、３相クロックによるＣＣＤを想定し、電極６１１乃至６１９に対して３本のクロック信号線６３１乃至６３３の何れか１本を接続している。また、図３の第１の実施例と同様に、ロード用クロック信号線６７０をゲートに接続したトランジスタを電極６１１、６１４および６１７に接続している。トランジスタの他端には入力端子ＩＮ１乃至ＩＮ３が接続される。なお、トランジスタは、ソースおよびドレインに相当する拡散層領域６５１乃至６５３および６６１乃至６６３の対と、ゲートに相当するクロック信号線６７０により形成される。
【００９８】
また、電極６１９には、拡散層領域６６４を介して、電荷電圧変換アンプ６８０およびトランジスタ６４０が接続される。電荷電圧変換アンプ６８０により、拡散層領域６６４を介してスキャンアウト信号Ｓｏｕｔがスキャンアウト端子に出力される。また、トランジスタ６４０の他端にはイコライズ用の端子Ｖｅｑが接続され、ゲートにはイコライズ駆動端子Ｔｅｑが接続される。イコライズ駆動端子ＴｅｑをＨ状態にすることによって、拡散層領域６６４を介してイコライズが行われる。
【００９９】
クロック信号線６７０がＨ状態にされると、入力端子ＩＮ１乃至ＩＮ３からのアナログ信号が電極６１１、６１４および６１７の下の電荷蓄積領域（空乏層）に供給され、電荷が蓄積される。そして、クロック信号線６３１乃至６３３によって３相のクロック信号ＳＡｃｋ、ＳＢｃｋおよびＳＣｃｋを順番にＨ状態とすることにより、左から右へ電荷が転送されていく。転送された電荷は順次、電荷電圧変換アンプ６８０に入力されて電圧に変換され、スキャンアウト信号Ｓｏｕｔとしてスキャンアウト端子に出力されていく。
【０１００】
このように、ＣＣＤはＢＢＤと比べて電荷を転送する仕組みは異なるが、基本的な動作はＢＢＤと同様である。なお、第８の実施例では、３相クロックによるＣＣＤを想定したが、これ以外に、２相や４相などの他の多相クロックによるＣＣＤに適用することができる。２相および４相クロックによるＣＣＤの構造については、例えば、米本和也著「ＣＣＤ／ＣＭＯＳのイメージセンサの基礎と応用」（ＣＱ出版）を参照することができる。
【０１０１】
次に、本発明の実施の形態の具体的な適用例について説明する。
【０１０２】
図２２は、本発明の実施の形態のアナログスキャン回路をアナログ回路の同期化制御に用いた場合の例を示す図である。この例では、ＬＳＩ９００内の回路９１０と回路９２０の間にアナログスキャン回路９５０が挿入され、回路９２０と回路９３０の間にアナログスキャン回路９６０が挿入されている。アナログスキャン回路９５０および９６０は、それぞれ１ビット分のアナログフリップフロップ（ＡＦＦ）９５１および９６１を複数備えることができる。これにより、回路９１０の出力はアナログスキャン回路９５０において一旦同期化され、その後、回路９２０に入力される。同様に、回路９２０の出力はアナログスキャン回路９６０において一旦同期化され、その後、回路９３０に入力される。
【０１０３】
アナログスキャン回路９５０とアナログスキャン回路９６０の間はスキャンチェーン９５９により接続されており、両者は一体化されたスキャンパスを形成する。また、アナログスキャン回路９５０のスキャンイン端子にはＤ／Ａコンバータ９４０が接続され、アナログスキャン回路９６０のスキャンアウト端子にはＡ／Ｄコンバータ９７０が接続されている。これにより、ＬＳＩテスタとの間でデジタル信号によるインターフェースを形成する。すなわち、任意の同期化されたタイミングにおいて、回路９１０または９２０から出力されるアナログ信号を読み出すことができ、また、回路９２０または９３０に入力されるべきアナログ信号を設定することができる。アナログスキャン回路９５０および９６０に保持される値はアナログ値であり、これによりアナログ信号のスキャンパスを実現することができる。
【０１０４】
なお、これらのスキャンパスは、ＬＳＩ単体の検証時の他、装置として組み込まれた後であっても利用することができる。装置として組み込まれた後は、例えば、定期的なメンテナンスや、故障時の解析のためのログダンプ採取、あるいは、これらの場合の検証等のためのステップアンドダンプ（所望の値を所望の箇所に埋め込んで、任意のクロック後の各部出力データ等を採取する、または、ログダンプする）やテストプログラムの実行などに利用することができる。
【０１０５】
図２３は、本発明の実施の形態のアナログスキャン回路をアナログ回路の同期化制御に用いた場合のレイアウト図である。ここでは、アナログフリップフロップ（ＡＦＦ）の１つ（１本のアナログ信号に相当する単位）として、ゲート電極２１８および２１９と、拡散層領域２２８および２２９が示されている。ゲート電極２１８にはクロック信号線１２１によりＳＡｃｋが供給され、ゲート電極２１９にはクロック信号線１２２によりＳＢｃｋが供給される。この構成では、デジタル回路における１ビット用のマスタスレーブタイプのスキャン機能付のフリップフロップと概念的に類似の動作を行う。この場合、ＶＣ８がマスタ側ラッチの出力に、ＶＣ９がスレーブ側ラッチの出力に、それぞれ対応すると考えられる。なお、このアナログフリップフロップは、当然に、スキャンパスの一部を構成する。
【０１０６】
拡散層領域２２８には信号線１３０をゲート接続したトランジスタ３０９が接続される。このトランジスタ３０９の他端には入力端子ＩＮ（ｉ）が接続される。拡散層領域２２９には電荷電圧変換アンプ４１９が接続される。この電荷電圧変換アンプ４１９には信号線１４０をゲート接続したトランジスタ４２９が接続される。このトランジスタ４２９の他端にはコンデンサ４３９およびアンプ４４９が接続される。トランジスタ４２９およびコンデンサ４３９はサンプル・アンド・ホールド回路を構成する。
【０１０７】
図２４は、本発明の実施の形態におけるアナログスキャン回路をアナログ回路の同期化制御に用いた場合のタイミングチャートである。
【０１０８】
時刻Ｔ１では、クロック信号ＳＡｃｋおよびＳＢｃｋがともにＨ状態にされることにより、拡散層領域２２８および２２９における可動電荷はイニシャル値（Ｑｅｑ）となる。
【０１０９】
時刻Ｔ２では、クロック信号ＬｃｋがＨ状態にされることにより、入力端子ＩＮ（ｉ）に入力されるアナログ信号（ａ）がゲート電極２１８と拡散層領域２２８の間に供給され、電荷が蓄積される（ＶＣ８）。
【０１１０】
時刻Ｔ３では、クロック信号ＳＢｃｋがＨ状態にされることにより、ゲート電極２１８と拡散層領域２２８の間に保持される電荷（ａ）がゲート電極２１９と拡散層領域２２９の間に転送される（ＶＣ９）。また、このとき、クロック信号ＷｃｋがＨ状態にされることにより、ゲート電極２１９と拡散層領域２２９の間に転送された電荷（ａ）に相当する電位が出力端子ＶＯＵＴ（ｉ）に出力される。
【０１１１】
時刻Ｔ４では、クロック信号ＬｃｋがＨ状態にされることにより、次のアナログ信号（ｂ）に対応する電荷が蓄積される（ＶＣ８）。また、時刻Ｔ５では、クロック信号ＳＢｃｋがＨ状態にされることにより、蓄積された電荷（ｂ）が転送され（ＶＣ９）、クロック信号ＷｃｋがＨ状態にされることにより、転送された電荷（ｂ）に相当する電位が出力端子ＶＯＵＴ（ｉ）に出力される。これ以降は、同様の要領で動作を繰り返す。この場合、クロック信号ＳＢｃｋの半周期分を１Ｔとして表すと、サンプリング周期および出力周期はともに２Ｔになる。すなわち、クロック信号ＬｃｋおよびＷｃｋを半周期ずつずらして与えることにより、アナログスキャン回路は、前段のアナログ回路からアナログ信号を受け取って、一旦同期をとり、後段のアナログ回路にそのアナログ信号を供給することができる。
【０１１２】
図２５は、本発明の実施の形態におけるアナログスキャン回路を用いたＩＩＲフィルタの構成例を示す図である。ＩＩＲ（Infinite Impulse Response）フィルタは、システムのインパルス応答列が無限に続くフィルタ（無限インパルス応答フィルタ）である。ＩＩＲフィルタはデジタルフィルタとして実現されることが多く、この場合、各要素はデジタル回路により構成される。これに対し、本発明の実施の形態では、各要素を以下のようにアナログ回路により実現する。
【０１１３】
本発明の実施の形態におけるＩＩＲフィルタは、アナログ加算器８１０および８５０と、アナログ乗算器８３１乃至８４９と、アナログ同期回路８２１乃至８２９とを備えている。アナログ加算器８１０は、入力されるアナログ信号Ｘ（ｔ）と、アナログ乗算器８３１乃至８３９の出力とを加算する加算器である。アナログ加算器８５０は、アナログ乗算器８４０乃至８４９の出力を加算する加算器である。アナログ乗算器８３１乃至８３９は、アナログ同期回路８２１乃至８２９の出力に対してそれぞれ定数ａ１乃至ａｎ−１を乗算する乗算器である。アナログ乗算器８４０乃至８４９は、アナログ加算器８１０およびアナログ同期回路８２１乃至８２９の出力に対してそれぞれ定数ｂ０乃至ｂｎ−１を乗算する乗算器である。アナログ同期回路８２１乃至８２９は、アナログ加算器８１０の出力を１サンプリング時間ずつ遅延させる遅延器である。このアナログ同期回路８２１乃至８２９は、本発明の実施の形態におけるアナログスキャン回路により実現することができる。
【０１１４】
すなわち、本発明の実施の形態におけるＩＩＲフィルタでは、アナログ同期回路８２１乃至８２９をアナログスキャン回路により実現することにより、フィルタ全体に亘ってアナログ信号を扱うことを可能としている。これにより、従来のデジタルフィルタと比較して、構成要素を減らすことができ、消費電力やコストを低減することができる。また、デジタルフィルタの設計手法を用いることができるため、従来のアナログフィルタと比較して、フィルタ周波数特性の調整が不要であり、ＬＣＲ成分に依存せずに周波数特性を決定することができる。
【０１１５】
なお、ここでは、本発明の実施の形態におけるアナログスキャン回路を用いたＩＩＲフィルタの構成例について説明したが、本発明のアナログスキャン回路はＦＩＲフィルタにも同様に適用することができる。ＦＩＲ（Finite Impulse Response）フィルタは、システムのインパルス応答列が有限時間で０に収束するフィルタ（有限インパルス応答フィルタ）である。
【０１１６】
このように、本発明の実施の形態によれば、任意のタイミングにおけるアナログ回路の出力をアナログ値としてアナログスキャン回路（例えば、アナログスキャン回路１００）に取り込むことにより、アナログ回路の状態を容易に観測することができる。また、アナログスキャン回路に保持された任意のアナログ値をアナログ回路に出力することにより、アナログ回路の状態を容易に制御することができる。すなわち、アナログＬＳＩの試験における観測性および制御性を向上させることができる。また、本発明の実施の形態におけるアナログスキャン回路は、アナログ回路の同期化制御にも応用することができる。
【０１１７】
なお、本発明の実施の形態では、トランスミッションゲート機能をトランジスタにより実現する例について説明した。ここで、図２６（ａ）のように、ドレインに入力として電圧Ｖｄを加え、ゲートに電圧Ｖｇを加えた場合、ソースの出力電圧Ｖｓは電圧Ｖｇからトランジスタの閾値Ｖｔｈ分、下がった電圧よりは、高くならない。すなわち、
Ｖｓ≦Ｖｇ−Ｖｔｈ
である。例えば、ゲート電圧Ｖｇとして３ボルト加えたとすると、トランジスタの閾値Ｖｔｈが０．５ボルトの場合、このトランジスタはオンするが、ソース電圧Ｖｓは２．５ボルトを超えることにはならない。また、ドレイン電圧Ｖｄが０ボルトから２．５ボルトの場合はソース電圧Ｖｓも０ボルトから２．５ボルトになるが、ドレイン電圧Ｖｄが２．５ボルト以上になってもソース電圧Ｖｓは２．５ｖボルトを超えることにはならない。そこで、本発明の実施の形態のようにトランジスタを用いる場合、入力信号の最大電圧に対してゲートに加える電圧はそれよりトランジスタの閾値Ｖｔｈ分、高くする必要がある。入力信号の最大振幅がゲートにオンさせるために加えられる電圧よりトランジスタの閾値Ｖｔｈ以上低い場合は問題にならない。この点、図２６（ｂ）のように、ＮチャネルトランジスタとＰチャネルトランジスタを並列に接続すれば、出力電圧がゲート電圧より閾値Ｖｔｈ分、下がるということはなくなる。実現する際には、何れの方策を用いてもよい。
【０１１８】
なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、以下に示すように特許請求の範囲における発明特定事項とそれぞれ対応関係を有するが、これに限定されるものではなく本発明の要旨を逸脱しない範囲において種々の変形を施すことができる。
【０１２８】
なお、本発明の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。
【産業上の利用可能性】
【０１２９】
データ処理装置、または、一般的に電子機器等と呼ばれる小型の装置等や各種ネットワーク等のシステムを含む装置の内部に関しては、デジタル化が急速に進む傾向にあるが、これら装置の外部（人間社会も含めた意味での自然界）では、電磁波を含む波（振動等）など、基本的にアナログ信号あるいはアナログ値が支配しているため、全てがデジタル化されることは有り得ない。
【０１３０】
このため、各種の装置の内部と外部との間には、必ず何らかのアナログ信号（アナログ値）が介在することになる。まず、装置外部から内部の方向を鑑みると、大きな意味で「センサ系」と言えるが、例えばテレビやラジオの電波を受ける場合（個人等側の受信装置）においては、入力する電波はアナログ信号である。一方、装置内部から外部の方向を鑑みると、大きな意味で「ドライバ系（アクチュエータ系）」と言えるが、上述の電波を送信する場合（テレビ局等側の送信装置）においては、装置内部では仮に各種処理をデジタル処理していたとしても、出力の電波はアナログ信号である。
【０１３１】
また、例えば上記のテレビ局等や一般家庭等において、マイクや楽器やプレーヤ等からの音声や音楽、または、カメラ映像等を装置内に入れる場合（センサ系）、入力となる音声等（音の振動）も映像（イメージ）画像（光）もアナログ信号であり、それらをスピーカに出力し、または、テレビ等に表示する場合（ドライバ系）、装置から外部への出力となる音声や映像等も、もちろんアナログ信号である。
【０１３２】
これらの場合、本発明を使用すれば（類似概念として図２２参照）、例えば上記各種センサ系からの入力をアナログスキャン回路（アナログフリップフロップ等）に入力し、装置内部と同期させて保持して、スキャンアウトで観測したり、Ａ／Ｄコンバータ等で変換後に内部のデジタル回路で処理したり、そのまま内部のアナログ回路で同期処理したりするように、装置を構成することができる。
【０１３３】
また、内部のデジタル回路の処理結果をＤ／Ａコンバータ等で変換した後に、もしくは、内部のアナログ回路からそのままアナログスキャン回路（アナログフリップフロップ等）に入力して保持し、または、スキャンインで任意の設定データをアナログスキャン回路に設定し、保持したアナログ信号（アナログ値）を上記のドライバ系に出力するように、装置を構成することができる。
【０１３４】
また、上述の内部の回路の選択、すなわち、アナログ回路にするかデジタル回路にするかについても、観測性や制御性が同等になることにより、処理スピードや処理精度等に基づいて選択し易くなり、装置の構成の選択の幅を広げることができる。
【図面の簡単な説明】
【０１３５】
【図１】本発明の実施の形態におけるアナログスキャン回路１００と試験対象となる回路群との関係例を示す図である。
【図２】本発明の実施の形態におけるアナログスキャン回路１００の第１の実施例を示す概念図である。
【図３】図３は、本発明の実施の形態におけるアナログスキャン回路１００の第１の実施例を示すレイアウト図である。
【図４】本発明の実施の形態におけるアナログスキャン回路１００の第１の実施例のタイミングチャートである。
【図５】本発明の実施の形態においてＢＢＤセルを分散配置する例を示す図である。
【図６】本発明の実施の形態におけるアナログスキャン回路１００の第２の実施例を示すレイアウト図である。
【図７】本発明の実施の形態におけるアナログスキャン回路１００の第２の実施例のタイミングチャートである。
【図８】本発明の実施の形態におけるアナログスキャン回路１００の第２の実施例の詳細タイミングチャートである。
【図９】本発明の実施の形態におけるアナログスキャン回路１００の第３の実施例を示す概念図である。
【図１０】本発明の実施の形態におけるアナログスキャン回路１００の第３の実施例を示すレイアウト図である。
【図１１】本発明の実施の形態におけるアナログスキャン回路１００の第３の実施例のタイミングチャートである。
【図１２】本発明の実施の形態におけるアナログスキャン回路１００の第３の実施例のためのスキャンイン端子Ｓｉｎからの信号の例である。
【図１３】本発明の実施の形態におけるアナログスキャン回路１００の第４の実施例を示すレイアウト図である。
【図１４】本発明の実施の形態におけるアナログスキャン回路１００の第４の実施例のタイミングチャートである。
【図１５】本発明の実施の形態におけるアナログスキャン回路１００の第４の実施例のためのスキャンイン端子Ｓｉｎからの信号の例である。
【図１６】本発明の実施の形態におけるアナログスキャン回路１００の第５の実施例を示す概念図である。
【図１７】図１７は、本発明の実施の形態におけるアナログスキャン回路１００の第５の実施例を示すレイアウト図である。
【図１８】本発明の実施の形態におけるアナログスキャン回路１００の第５の実施例のタイミングチャートである。
【図１９】本発明の実施の形態におけるアナログスキャン回路１００の第６の実施例を示すレイアウト図である。
【図２０】本発明の実施の形態におけるアナログスキャン回路１００の第７の実施例を示すレイアウト図である。
【図２１】本発明の実施の形態におけるアナログスキャン回路１００の第８の実施例を示すレイアウト図である。
【図２２】本発明の実施の形態のアナログスキャン回路をアナログ回路の同期化制御に用いた場合の例を示す図である。
【図２３】本発明の実施の形態のアナログスキャン回路をアナログ回路の同期化制御に用いた場合のレイアウト図である。
【図２４】本発明の実施の形態におけるアナログスキャン回路をアナログ回路の同期化制御に用いた場合のタイミングチャートである。
【図２５】本発明の実施の形態におけるアナログスキャン回路を用いたＩＩＲフィルタの構成例を示す図である。
【図２６】本発明の実施の形態におけるトランスミッションゲートの構成例を示す図である。
【符号の説明】
【０１３６】
１１〜１３、２１〜２３、３１〜３３  回路
４１〜４３  インバータ
５１〜５３、６１〜６３  トランジスタ
１００  アナログスキャン回路
１０１  シリコン基板
１０２  絶縁膜
１２１  クロック信号線（ＳＡｃｋ）
１２２  クロック信号線（ＳＢｃｋ）
１３０  クロック信号線（Ｌｃｋ）
１４０  クロック信号線（Ｗｃｋ）
２０１〜２０６  ＢＢＤセル
２０９  Ｄ／Ａコンバータ
２１１〜２１９  電極
２２０〜２２９  拡散層領域
３０１〜３０４、３０９  トランジスタ
３２１〜３２３  電極
３３１〜３３３  論理和ゲート
３８１〜３８３  論理積ゲート
４０１、４１１〜４１３、４１９  電荷電圧変換アンプ
４０９  Ａ／Ｄコンバータ
４２１〜４２３、４２９  トランジスタ
４３１〜４３３、４３９  コンデンサ
４４１〜４４３、４４９  アンプ
４５１〜４５３、４６１〜４６３  拡散層領域
４７１〜４７３、４９１〜４９３  電極
４８１〜４８３  論理積ゲート
６１１〜６１９  電極
６３１〜６３３  クロック信号線
６４０  トランジスタ
６５１〜６５３、６６１〜６６４  拡散層領域
６７０  クロック信号線（Ｌｃｋ）
６８０  電荷電圧変換アンプ
８１０、８５０  アナログ加算器
８２１〜８２９  アナログ同期回路
８３１〜８４９  アナログ乗算器
９１０、９２０、９３０  回路
９４０  Ｄ／Ａコンバータ
９５０、９６０  アナログスキャン回路
９７０  Ａ／Ｄコンバータ
【図１】
0005130905.tif 000002
【図２】
0005130905.tif 000003
【図４】
0005130905.tif 000004
【図７】
0005130905.tif 000005
【図８】
0005130905.tif 000006
【図９】
0005130905.tif 000007
【図１１】
0005130905.tif 000008
【図１４】
0005130905.tif 000009
【図１６】
0005130905.tif 000010
【図１８】
0005130905.tif 000011
【図２２】
0005130905.tif 000012
【図２４】
0005130905.tif 000013
【図２５】
0005130905.tif 000014
【図２６】
0005130905.tif 000015
【図３】
0005130905.tif 000016
【図５】
0005130905.tif 000017
【図６】
0005130905.tif 000018
【図１０】
0005130905.tif 000019
【図１２】
0005130905.tif 000020
【図１３】
0005130905.tif 000021
【図１５】
0005130905.tif 000022
【図１７】
0005130905.tif 000023
【図１９】
0005130905.tif 000024
【図２０】
0005130905.tif 000025
【図２１】
0005130905.tif 000026
【図２３】
0005130905.tif 000027