(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた半導体層と、
前記半導体層上に設けられ、少なくとも２つの開口を有し、窒化物を含む第１表面パッシベーション膜と、
前記第１表面パッシベーション膜のすべての上面及び側面を覆う第２表面パッシベーション膜と、
前記第２表面パッシベーション膜上の一部に設けられたゲート電極と、
前記２つの開口にそれぞれ設けられたソース電極およびドレイン電極と、
を有し、
前記第１表面パッシベーション膜は開口を有し、前記開口は前記第２表面パッシベーション膜および前記ゲート電極の一部に覆われており、
前記第２表面パッシベーション膜は、２以上の膜が積層されて形成されており、かつ、前記ゲート電極、前記ソース電極、および前記ドレイン電極よりも融点が高い材料で形成された半導体装置。
【請求項２】
前記第１表面パッシベーション膜の側面は、順テーパ状である請求項１に記載の半導体装置。
【請求項３】
前記開口は前記第２表面パッシベーション膜と前記半導体層が接するように貫通しており、前記開口部分に対応する前記半導体層の上面は凹状になっている請求項１に記載の半導体装置。
【請求項４】
前記半導体層は、前記ソース電極及び前記ドレイン電極が設けられた位置に開口を有する請求項１に記載の半導体装置。
【請求項５】
前記半導体層上に、前記第１表面パッシベーション膜を設ける工程と、
前記第１表面パッシベーション膜に第１の開口、第２の開口、および第３の開口を形成する工程と、
前記第１表面パッシベーション膜のすべての面、前記開口から露出した前記半導体層、および前記開口の側面を覆う第２表面パッシベーション膜を成膜する工程と、
前記開口の側面を覆う部分を残して、前記第２表面パッシベーション膜の前記第１の開口、第２の開口を覆う部分を開口する工程と、
前記第１の開口の上にソース電極を形成し、前記第２の開口の上にドレイン電極を形成し、前記第３の開口の上にゲート電極を形成する工程と、
前記ソース電極、前記ドレイン電極、前記ゲート電極を熱処理する工程と、
を備え、前記第２パッシベーション膜の材料は前記ゲート電極、前記ソース電極および前記ドレイン電極よりも融点が高い、請求項１から４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
例えば電界効果トランジスタなどの半導体装置においては、半導体層上に貫通孔を有する絶縁性の表面保護膜、いわゆる表面パッシベーション膜が設けられ、この貫通孔上に電極が設けられている。このような半導体装置において、電極と半導体層に良好なオーミック接触を持たせるためには、電極は高温で形成される。しかしながら、表面パッシベーション膜と電極が接触していると、電極を形成する際に表面パッシベーション膜に電極材料が拡散する場合がある。表面パッシベーション膜中の電極材料が拡散した領域は導電性を有し、耐圧の低下や電流コラプスの増加および素子ごとの特性のバラツキの原因となる虞がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１４７５２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
発明が解決しようとする課題は、電極材料が表面パッシベーション膜に拡散するのを防止することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、基板と、前記基板上に設けられた半導体層と、前記半導体層上に設けられ、少なくとも２つの開口を有し、窒化物を含む第１表面パッシベーション膜と、前記第１表面パッシベーション膜のすべての上面及び側面を覆う第２表面パッシベーション膜と、前記第２表面パッシベーション膜上の一部に設けられたゲート電極と、前記２つの開口にそれぞれ設けられたソース電極およびドレイン電極と、を有する。前記第１表面パッシベーション膜は開口を有し、前記開口は前記第２表面パッシベーション膜および前記ゲート電極の一部に覆われており、前記第２表面パッシベーション膜は、２以上の膜が積層されて形成されており、かつ、前記ゲート電極、前記ソース電極、および前記ドレイン電極よりも融点が高い材料で形成される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置の概略断面図。
【図２】第１の実施形態に係る半導体装置の製造過程を示す図。
【図３】第１の実施形態に係る半導体装置の製造過程を示す図。
【図４】第１の実施形態に係る半導体装置の製造過程を示す図。
【図５】第１の実施形態に係る半導体装置の製造過程を示す図。
【図６】第１の実施形態に係る半導体装置の製造過程を示す図。
【図７】第１の実施形態に係る半導体装置の製造過程を示す図。
【図８】第１の実施形態に係る半導体装置の製造過程を示す図。
【図９】第１の実施形態に係る半導体装置の製造過程を示す図。
【図１０】第１の実施形態に係る半導体装置の製造過程を示す図。
【図１１】第１の実施形態に係る半導体装置の製造過程を示す図。
【図１２】第２の実施形態に係る半導体装置の概略断面図。
【図１３】第３の実施形態に係る半導体装置の概略断面図。
【図１４】第４の実施形態に係る半導体装置の概略断面図。
【図１５】第５の実施形態に係る半導体装置の概略断面図。
【図１６】第６の実施形態に係る半導体装置の概略断面図。
【図１７】第７の実施形態に係る半導体装置の製造過程を示す図。
【図１８】第７の実施形態に係る半導体装置の製造過程を示す図。
【図１９】第７の実施形態に係る半導体装置の製造過程を示す図。
【図２０】第７の実施形態に係る半導体装置の製造過程を示す図。
【図２１】第７の実施形態に係る半導体装置の製造過程を示す図。
【図２２】第７の実施形態に係る第４の実施形態に係る半導体装置の概略断面図。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
第１の実施形態に係る半導体装置について図１を使って説明する。図１は、半導体装置であるゲート絶縁膜を有する高電子移動度トランジスタ（High Electron Mobility Transistor）の断面を示す図である。この薄膜トランジスタは、基板１と、基板１上に設けられた半導体層２０と、半導体層２０上に設けられ、複数の開口（第１の開口、第２の開口、第３の開口）Ｘ、Ｙ、Ｚを有する第１パッシベーション膜６と、第１パッシベーション膜６の上面及び側面、及び第１パッシベーション膜６の開口Ｙを覆う第２パッシベーション膜８とを有する。さらに、この電界効果トランジスタは、開口Ｙを覆う第２パッシベーション膜８上に設けられたゲート電極１４と、開口Ｘ、Ｚ上に設けられたソース電極１５、ドレイン電極１６と、を有する。半導体層２０は、基板１側から順番にバッファ層２、チャネル層３、スペーサ層４、バリア層５が積層されたものである。
【０００８】
ソース電極１５、ドレイン電極１６は一部がバリア層５と接している。ゲート電極１４の一部とバリア層５との間には第２パッシベーション膜８が介在している。
【０００９】
第２表面パッシベーション膜８は、については、電極材料よりも融点が高い材料を使用する。従って、第２表面パッシベーション膜８は、電極材料が第１表面パッシベーション膜に拡散するのを防ぐ働きをする。かつ、第２表面パッシベーション膜８のゲート電極１４とバリア層５との間に介在する部分についてはゲート絶縁膜として機能する。
【００１０】
ゲート電極１４、ソース電極１５、ドレイン電極１６には導電材料を用いる。例えば、アルミニウム、チタン、ニッケル、タンタル、ジルコニウム、モリブデン、金、銀、プラチナ、銅、これらを用いた単層の金属膜や、複数種類の金属の積層膜を電極１４、１５、１６に用いることができる。厚さは、例えば１００〜５００nmとする。少なくとも、ソース電極１５、ドレイン電極１６にアルミニウム（融点は約６６０度）を用いると、バリア層５と良好なオーミック接触がとられる。例えば、チタン（融点は約１６７０度）５〜５０ｎｍ、アルミニウム１００〜３００ｎｍのものが好ましい。さらに、チタン２５ｎｍの上にアルミニウム２００ｎｍを設けた２層膜が好ましい。
【００１１】
第２パッシベーション膜８には、電極１４、１５、１６よりも融点が高い絶縁材料を用いる。第２パッシベーション膜８の材料は、さらに、壊電界強度が高いことが望ましい。例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化タンタル（Ｔａ２Ｏ５）などの金属酸化物や、これらを積層したものを用いることができる。ここではＡｌ２Ｏ３（融点は約２０２０度）を用いる。第２パッシベーション膜８の厚さは５０ｎｍ以下が好ましく、３０ｎｍがより好ましい。第２パッシベーション膜が厚すぎると、ゲート電極の電位が半導体層にかかりにくい。
【００１２】
第１パッシベーション膜６には、少なくとも窒化物を含み、各電極間の絶縁性を有し、バリア層５との界面準位密度を低く抑えることが可能な材料を用いる。例えば、シリコン窒化物（ＳｉＮＸ（Ｘは正の値））や、シリコン窒化物上にシリコン酸化物（ＳｉＯＸ）を積層したものなどを第１パッシベーション膜６として用いることができる。シリコン窒化物は数十〜数百nmの厚さを要するためＣＶＤ法で形成されるため、その融点は６００〜７００度程度である。ここでは、第１パッシベーション膜６にＳｉＮＸを用いる。第１パッシベーション膜６の厚さは３００ｎｍ以下が好ましく、２００ｎｍ以下がより好ましく、さらに５０〜１００ｎｍが好ましい。
【００１３】
バリア層５には、チャネル層３との界面に２次元電子ガスを形成可能なバンド構造を有する半導体材料を用いる。例えば、ＡｌhＧａiＮ（０＜ｈ≦１、０≦i＜１、ｈ＋i＝１）あるいはＩｎｐＡｌｑＧａｒＮ（０≦ｐ＜１、０≦ｒ＜１、０＜ｑ≦１、ｐ＋ｑ＋ｒ＝１）を単層あるいは積層構造にてバリア層５として用いることができる。ここではバリア層としてＡｌＧａＮを用いる。例えば、Ａｌの混晶比hは０．１〜０．４が好ましく、０．２５程度がより好ましい。厚さは１０〜４０ｎｍが好ましく、２０ｎｍがより好ましい。
【００１４】
スペーサ層４は、バリア層５とチャネル層３間のヘテロ接合界面から２次元電子ガスを遠ざけて、電子の散乱を抑え、高い電子移動度を得る事が可能にする。を用いる。ここではＡｌＮをスペーサ層４として用いる。厚さは２ｎｍ以下が好ましく、１ｎｍがより好ましい。
【００１５】
チャネル層３には、不純物が入っていない高純度の半導体材料を用いる。例えば、ＧａＮ、ＩｎｊＧａｋＮ（０＜ｊ≦１、０≦ｋ＜１、ｊ＋ｋ＝１）などをチャネル層３として用いることができる。ここではＧａＮをチャネル層３として用いる。
【００１６】
バッファ層２は高純度のチャネル層を成長させるための基板であり、上述のチャネル層３と同様の材料で形成された市販の半導体層を用いることができる。ここではＧａＮをバッファ層２として用いる。
【００１７】
基板１はバッファ層２を成長させる基板であり、ここではシリコン単結晶基板やＳｉＣ基板、サファイア基板などを用いる。
【００１８】
電極１５、１６をチャネル層３とオーミック接触させるために、電極１５、１６は電極材料を溶融して形成される。電極材料としてアルミニウムを用いる場合には６００度以上の熱処理によって電極１５、１６は形成される。第２パッシベーション膜８は熱的に安定であり電極材料よりも融点が高いため、熱処理時に電極１４、１５、１６を形成する際に溶融しない。第１パッシベーション膜６は一般にバリア層５との界面準位密度を低く抑えることが可能なプラズマＣＶＤ成膜法によるＳｉＮ膜を用いるが、プラズマＣＶＤ法で成膜したＳｉＮ膜は欠陥が多い為に、電極材料と接する場合には電極材料が第１パッシベーション膜に拡散する虞がある。しかしながら、第２パッシベーション膜８を設けることにより、電極材料が第１絶縁層６に拡散するのを防止することができる。
【００１９】
高電子移動度トランジスタに限らず、半導体層上に絶縁膜を介してゲート電極が設けられた構成を有する半導体装置において本実施例の構成を採用すれば、本実施例と同様に電極材料が絶縁膜に拡散することを防止することができる。
【００２０】
また、ゲート電極１４の下層の一部は、第２パッシベーション膜８を介してバリア層５が設けられており、ＳｉＮのバンドギャップが５．１ｅＶであるのに対してＡｌ２Ｏ３のバンドギャップは８．９ｅＶとワイドバンドギャップである事と、ＳｉＮと比較して比誘電率の高いＡｌ２Ｏ３ではゲート絶縁膜の厚さを増加する事が可能である事から、ゲート電極１４とバリア層５間にリーク電流が流れるのを防止することができる。
【００２１】
デバイスを高電圧で駆動する場合、ゲート電極１４とドレイン電極１６間に大きな電界が発生し、これによって特にゲート電極のドレイン側端部に電界が集中する。本提案の構造では、パッシベーション膜に開けた開口部をオーバーラップするように電極を設けることから電極端部が増える。これにより電界集中の分散と緩和が可能となり、高耐圧化に有効である。また、プラズマＣＶＤ法で成膜したＳｉＮ膜の絶縁破壊強度が３ＭＶ／ｃｍ程度であるのに対して、ＡＬＤ法で成膜したＡｌ２Ｏ３膜の絶縁破壊強度は８ＭＶ／ｃｍと高い事から、第２パッシベーション膜にＡＬＤ法Ａｌ２Ｏ３膜を適用する事で、ゲート電極が電界集中による破壊を防ぐ事ができる。
【００２２】
図１に示す半導体装置の製造方法を図２〜図１０を使って説明する。図２〜１０は、半導体装置の製造過程を示す断面図である。
【００２３】
まず、図２に示すように、ＭＢＥ（分子線エピタキシャル）装置あるいはＭＯＣＶＤ（有機金属気相成長）装置等を用いて、Ｓｉから成る基板１上に、複数の半導体層で構成される半導体層２０を形成する。すなわち、半導体層２０はヘテロエピタキシャル層である。具体的な例として、Ｓｉ基板１上にＧａＮでバッファ層２を形成し、バッファ層２の上にアンドープ型ＧａＮでチャネル層３を形成し、チャネル層３の上にＡｌＮでスペーサ層４を形成し、スペーサ層上にノンドープ型ＡｌｘＧａ１−ｘＮ（０＜ｘ＜０．５）５でバリア層５を形成する。
【００２４】
次に、図３に示すように、バリア層５の上面に、プラズマＣＶＤ（気相成長）装置等でＳｉＮ膜を設けた。
【００２５】
そして、図４に示すように、フォトリソグラフィー工程によって、後に設ける電極１４、１５、１６の位置にある第１の表面パッシベーション膜６に開口を形成する。すなわち、続いて行うエッチング工程のマスク材とするフォトレジストをＳｉＮ膜の上に設ける。リソグラフィー工程によって形成されたフォトレジスト７１には、後に形成する電極１４、１５、１６の配置に対応するパターンが形成されている。このフォトレジスト７１を用いて、フォトレジスト７１のパターンが形成されていない部分のＳｉＮ膜をウェットエッチングもしくはドライエッチングにより除去してＳｉＮ膜をパターニングし、第１表面パッシベーション膜６を形成する。そしてフォトレジスト７１を剥離する。
【００２６】
図５に示すように、第１表面パッシベーション膜６には、開口ＸＹＺが形成されている。基板１の主面に平行な一方向に第１表面パッシベーション膜６は並んで配置されている。３つの開口Ｘ、Ｙ、Ｚが形成された部分からは、バリア層５の表面が露出している。
【００２７】
次に、図６に示すように、第１表面パッシベーション膜６及び第１表面パッシベーション膜６の開口から露出するバリア層５の表面の上にＡｌ２Ｏ３膜９をＡＬＤ（原子層堆積）装置等を用いて成膜する。第１表面パッシベーション６の側面にもＡｌ２Ｏ３膜９が設けられている。
【００２８】
続いて、図７に示すように、Ａｌ２Ｏ３膜９上に、ソース電極１５およびドレイン電極１６を配置する位置に開口が設けられたフォトレジスト７2をリソグラフィー工程によって設ける。すなわち、第１表面パッシベーション膜６の３つの開口のうち、中央の開口Ｙを挟む２つの開口Ｘ、Ｚに対応してフォトレジスト７２にも開口が形成されている。このフォトレジスト７２を用いて、Ａｌ２Ｏ３膜９のフォトレジスト７２の開口に対応する部分をウェットエッチングもしくはドライエッチングにより取り除く。すなわち、第１表面パッシベーション膜６の開口Ｘ、Ｚ上のＡｌ２Ｏ３膜９は取り除かれる。
【００２９】
続いて、フォトレジスト７２を剥離すると、図８に示すように、第２表面パッシベーション膜８が形成されている。
【００３０】
続いて、図９に示すように、第２表面パッシベーション膜８及び第２表面パッシベーション膜８から露出したバリア層５上にＴｉ膜とＡｌ膜が重なって２層になったＴｉ／Ａｌ積層膜１３を成膜する。成膜装置としては、スパッタ成膜装置や電子ビーム蒸着装置などが挙げられる。続いて、開口Ｘ、Ｚにおいてバリア層５とＴｉ／Ａｌ積層膜を良好にオーミック接触させるために、熱処理を行う。例えば、ＲＴＡ（ラピッドサーマルアニール）装置を用いて窒素雰囲気中で６００℃に加熱する。後にＴｉ／Ａｌのメタル積層膜を電極１４、１５、１６の形状にパターニングするが、パターニングする前に、熱処理を施すことで、素子間のオーミックコンタクト特性のバラツキを抑えることが出来る。
【００３１】
続いて、図１０に示すように、Ｔｉ／Ａｌ積層膜１３上に、電極１４、１５、１６を形成する位置に対応したパターンを有するフォトレジスト７３をリソグラフィー工程によって形成する。フォトレジスト２３は、第１表面パッシベーション膜６の開口Ｘ、Ｙ、Ｚ上に、この開口Ｘ、Ｙ、Ｚから外縁が1μｍ程度はみ出すようなパターンを有する。このフォトレジスト７３をマスク材としてドライエッチングし、フォトレジスト７３のパターンが形成されていない部分のＴｉ／Ａｌのメタル積層膜を除去する。あるいは、Ｔｉ／Ａｌ積層膜上にＣＶＤ法などによってＳｉＯ２膜を成膜し、これの上にフォトレジストをパターニングし、フォトレジストのパターンをマスクにＳｉＯ２膜をエッチングし、このパターニングされたＳｉＯ２膜をマスク材に、フォトレジスト７３のパターンが形成されていない部分のＴｉ／Ａｌのメタル積層膜をエッチングして除去する。
【００３２】
その後フォトレジスト７３を剥離すると、図１１に示すように、第１表面パッシベーション膜６の開口Ｘ上にＴｉ／Ａｌ積層膜で形成されたソース電極１５、開口Ｙ上にＴｉ／Ａｌ積層膜で形成されたゲート電極１４、開口Ｚ上Ｔｉ／Ａｌ積層膜で形成されたドレイン電極１６が設けられている。
【００３３】
このようにして、図１に示すような半導体装置を形成することができる。
【００３４】
各電極を同時に、一様に成膜した金属積層膜を熱処理後にエッチングによって電極形状に切り出すことから、一般的な電子ビーム蒸着工程と熱処理の組み合わせでは実現が困難であった矩形形状の電極を形成することができ、熱処理で電極側壁が荒れることによる特性の劣化を防ぐ事ができる。さらに、電極長の詳細な設計やフィールドプレート長の詳細な設計が可能となり、電界集中を分散させることができるので、電界が集中する領域にあるトラップに電子が捕獲され、ドレイン電流が低下する現象である電流コラプスを低減させたり耐圧を向上させたりするのに有効である。
【００３５】
なお、本実施の形態においては、半導体装置としてゲート絶縁膜を有する横型の高電子移動度トランジスタを用いて説明したが、電界効果トランジスタであれば他の半導体装置の形態であっても良い。
【００３６】
（第２の実施形態）
第２の実施形態に係る半導体装置について、図１２を使って説明する。図１２は半導体装置の一断面を示す図である。
【００３７】
第１表面パッシベーション膜６の側面は順テーパ状になっており、バリア層５側に狭くなる形状である。他の構成については第１の実施形態と同じである。
【００３８】
上述したように、ソース電極１５とゲート電極１４の間、及びゲート電極１４とドレイン電極１６との間には電位差があるため、電極１４、１６の端部には負荷が掛かる虞がある。しかしながら、第１表面パッシベーション膜をバリア層５側に広がる順テーパ状にすることにより、連続的に多段のフィールドプレートがある状態と等しく、電極１４、１６に掛かる電界集中を分散することができる。
【００３９】
製造方法は、第１の実施形態において第１表面パッシベーション膜６をエッチングする際に、エッチングの時間を長く設ける。他の方法については第１の実施形態と同様である。
【００４０】
表面パッシベーション膜であるＳｉＮ膜をエッチングする工程で、エッチング方法をコントロールすることで、ＳｉＮ膜の開口形状を順テーパ状１９に加工することで、ＡＬＤ装置によるゲート絶縁膜成膜時のカバレッジをさらに向上させ、アルミニウムの拡散防止機能を高め、加えて、開口部に埋め込まれゲート絶縁膜に接触する電極側壁にフィールドプレート効果を持たす事が可能になり、ＭＩＳ型電界効果トランジスタの特性向上を実現する。
【００４１】
（第３の実施形態）
第３の実施形態について図１２を使って説明する。図１３は半導体装置の一断面を示す図である。
【００４２】
第２表面パッシベーション膜１７は積層された２層から構成されている。２層のいずれも、第１の実施形態における第２表面パッシベーション膜の材料を用いることができる。
【００４３】
第２表面パッシベーション膜１７の２層のうち少なくとも一方が高融点の材料であれば、第１の実施形態と同様に、電極１４、１５、１６の材料が第１表面パッシベーション膜６に拡散するのを防止することが出来る。
【００４４】
例えば２層両方に高融点の材料を用いる場合には、下側（基板１側）の層にＨｆＯ２膜を用い、上側の層にＡｌ２Ｏ３膜を用いることができる。他の構成については第１の実施形態と同じであるので、同じ部分については詳細な説明は省略する。
【００４５】
ＨｆＯ２膜は、Ａｌ２Ｏ３膜よりもさらに比誘電率が高い材料であるため、この２つの膜を組み合わせて用いる場合にはゲート絶縁膜の厚さが増す。従って、リーク電流を低減させることができる。
【００４６】
製造方法は、第１の実施形態と同様に第１表面パッシベーション膜６を形成した後に第２表面パッシベーション膜１７となる２層を積層させ、その後、電極１４、１５、１６を形成する部分をフォトリソグラフィー工程とエッチング工程を用いて取り除き、第２パッシベーション膜１７を形成する。続いて、第１の実施形態と同様に第２パッシベーション膜１７上に電極１４、１５、１６を形成する。
【００４７】
（第４の実施形態）
第４の実施形態を、図１４を使って説明する。図１４は半導体装置の一断面を示す図である。
【００４８】
バリア層５は、一部に貫通していない開口１８が形成されており、その開口を覆うようにして第２表面パッシベーション膜８が設けられている。開口１８上には、第２の表面パッシベーション膜８を介してゲート電極１４が形成されている。他の構成については第１の実施形態と同様であるので、同じ部分の詳細な説明は省略する。
【００４９】
ゲートリセスを設けることで、ゲート電極１４とバリア層５の距離が変化する。これによって、ゲート電極１４から空乏層が伸びて、チャネルに到達し、電流を遮断する為に必要なゲート電圧が変化する。従って、ピンチオフ電圧を制御することが可能となり、ノーマリオフ型のＭＩＳ型電界効果トランジスタを得ることが出来る。
【００５０】
製造方法は、第１表面パッシベーション膜６を形成するまでは第１の実施形態と同様である。第１表面パッシベーション膜６のためのＳｉＮ膜を形成した後、第１表面電極１４、１５、１６を形成する位置に開口を設ける際に、ゲート電極１４を設ける位置のバリア層５の表面を連続してエッチングする。その後、第１の実施形態と同様にして第２表面パッシベーション膜８及び電極１４、１５、１６を形成する。
【００５１】
このように、本実施の形態によっても、電極材料が表面パッシベーション膜に拡散するのを防止することができる。
【００５２】
（第５の実施形態）
第５の実施形態について図１５を使って説明する。この半導体装置は、半導体装置が破壊に至る耐圧を向上する目的で、ゲート電極１４とソース電極１５との距離よりも、ゲート電極１４とドレイン電極１６との距離の方を長く設定している。例えば、６００Vの耐圧を要する半導体装置では、ゲート電極１４とドレイン電極１６間の距離は、５〜１５ミクロン程度が好ましく、１０ミクロンがより好ましい。この時、ゲート電極１４とソース電極１５との距離は、2ミクロン以下が好ましく、1ミクロンがより好ましい。
【００５３】
図１５の半導体装置の製造方法については、開口Ｘ、Ｙ、Ｚおよび電極１４、１５、１６を設ける位置以外については第１の実施形態における製造方法と同じである。
【００５４】
このように、本実施の形態によっても、電極材料が表面パッシベーション膜に拡散するのを防止することができる。
【００５５】
（第６の実施形態）
第６の実施形態について図１６を使って説明する。図１６は、半導体装置の一断面を示す図である。ソース電極１５、ドレイン電極１６の下にある第１表面パッシベーション膜６の開口Ｘ、Ｚに対応するように、バリア層５にも開口がもうけられている。バリア層５の開口は、スペーサ層４まで貫通する開口である。このバリア層５の開口Ｘ、Ｚ側面は第２表面パッシベーション膜８で覆われている。また、ゲート電極１４の下の第１表面パッシベーション膜６には開口が設けられていない。
【００５６】
ソース電極１５、ドレイン電極１５の一部、バリア層５の開口に埋め込まれており、電極１５、１６とバリア層５との接触面積が大きいので、更にオーミックコンタクト特性を向上させることができる。
【００５７】
製造方法は、第１表面パッシベーション膜６に開口Ｘ、Ｙ、Ｚを設ける際に、ソース電極１５、ドレイン電極１６が設けられる開口Ｘ、Ｚについてはバリア層を貫通するようにエッチングする。他の製造方法については、第１の実施形態と同様である。
【００５８】
このように、本実施の形態によっても、電極材料が表面パッシベーション膜に拡散するのを防止することができる。
【００５９】
（第７の実施形態）
第１の実施形態における半導体装置の電極の他の製造方法について、図１７〜図２２を使って説明する。電極以外の製造方法（図２乃至図１１）は、第１の実施形態と同じであるので、同じ部分の詳細な説明は省略する。
【００６０】
図１７に示すように、第２のパッシベーション膜８を形成した後、第２のパッシベーション膜８の上に端部が逆テーパ状を成すリフトオフ用のフォトレジスト７４をリソグラフィー工程によって設ける。フォトレジスト７４は、開口Ｘ、Ｚに対応する位置に開口を有しており、開口Ｙの上を覆っている。
【００６１】
続いて、図１８に示すように、フォトレジスト７４の上からソース電極とドレイン電極の材料の膜１３１をスパッタ成膜装置あるいは電子ビーム蒸着装置などを用いて設ける。この材料１３１は、フォトレジスト７４の上だけでなく開口Ｘ、Ｚにも設けられている。開口Ｘを埋める電極材料１３１がソース電極１５となり、開口Ｚを埋める電極材料１３１がドレイン電極１６となる。
【００６２】
続いて図１９に示すように、フォトレジスト７４を取り除く。この際、フォトレジスト７４上にある電極材料１３１も取り除かれる。
【００６３】
続いて、図２０に示すように、開口Ｘに対応する位置に開口を有するフォトレジスト７５をリソグラフィー工程によって設ける。
【００６４】
フォトレジスト７５上からゲート電極の材料１３２の膜をスパッタ成膜装置あるいは電子ビーム蒸着装置などを用いて設ける。電極材料１３２は、フォトレジスト７５の上だけでなく、開口Ｙにも設けられている。開口Ｙを埋める電極材料１３２がゲート電極１４となる。
【００６５】
続いて、図２２に示すようにフォトレジスト７５を取り除く。この際、フォトレジスト７５上にある電極材料１３２も取り除かれる。
【００６６】
このようにしても、図１に示すような半導体装置を形成することができる。ゲート電極１４を、ソース電極１５、ドレイン電極１６と別に形成する場合には、ゲート電極１４をソース電極１５、ドレイン電極１６と異なる材料で形成することが可能である。
【００６７】
このように、本実施の形態によっても、電極材料が表面パッシベーション膜に拡散するのを防止することができる。
【符号の説明】
【００６８】
１              基板
２              バッファ層
３              チャネル層
４              スペーサ層
５              バリア層
６              第１表面パッシベーション膜
７１、７２、７３，７４、７５  フォトレジスト
８              第２表面パッシベーション膜
９              オーミック電極コンタクト面
１４            ゲート電極
１５            ソース電極
１６            ドレイン電極
１７            第２表面パッシベーション膜
Ｘ、Ｙ、Ｚ      開口
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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