(57)【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面に形成された不純物領域と、
前記半導体基板に形成された絶縁ゲート型電界効果トランジスタと、
前記不純物領域および前記絶縁ゲート型電界効果トランジスタの上に形成された絶縁層とを備え、
前記絶縁ゲート型電界効果トランジスタは、前記主表面に形成された１対のソース／ドレイン領域と、前記１対のソース／ドレイン領域に挟まれるチャネル形成領域の上にゲート絶縁層を介して形成されたゲート電極層とを含み、
前記絶縁層は、前記ゲート電極層と前記不純物領域との双方に達するシェアードコンタクトホールを有しており、
前記ゲート電極層は、平面視において互いに対向する一方側壁と他方側壁とを有しており、
平面視において、前記ゲート電極層の前記シェアードコンタクトホールが達する部分の前記一方側壁が、前記ゲート電極層の前記チャネル形成領域上に位置する部分の前記一方側壁の仮想延長線よりも前記他方側壁側にずれて位置しており、かつ
平面視において、前記ゲート電極層の前記シェアードコンタクトホールが達する部分の線幅の中心線が、前記ゲート電極層の前記チャネル形成領域上に位置する部分の線幅の中心線に対してずれて位置しており、
前記シェアードコンタクトホールが達する部分の前記ゲート電極層の前記他方側壁は、前記チャネル形成領域上の前記ゲート電極層の前記他方側壁とは同一直線上に位置している、半導体装置。
【請求項２】
平面視において、前記シェアードコンタクトホールが達する部分の前記ゲート電極層の前記一方側壁は、前記チャネル形成領域上の前記ゲート電極層の前記一方側壁に対して平行である、請求項１に記載の半導体装置。
【請求項３】
平面視において、前記シェアードコンタクトホールが達する部分の前記ゲート電極層の前記一方側壁は、前記チャネル形成領域上の前記ゲート電極層の前記一方側壁に対して傾斜している、請求項１に記載の半導体装置。
【請求項４】
請求項１〜３のいずれかに記載の半導体装置の製造方法において前記ゲート電極層のパターニングに用いられるフォトマスクであって、
露光光を透過する基板と、
前記基板上に形成された、前記露光光の透過を遮る遮光膜パターンとを備え、
前記遮光膜パターンは、前記チャネル形成領域上に形成される前記ゲート電極層の部分に対応する第１パターン部分と、前記第１パターン部分よりも前記シェアードコンタクトホール側に位置する第２パターン部分とを有し、
前記遮光膜パターンは、平面視において互いに対向する一方側壁と他方側壁とを有しており、
平面視において、前記第２パターン部分の前記一方側壁が、前記第１パターン部分の前記一方側壁の仮想延長線よりも前記遮光膜パターンの前記他方側壁側にずれて位置しており、かつ
平面視において、前記第２パターン部分の線幅の中心線が、前記第１パターン部分の線幅の中心線に対してずれて位置している、フォトマスク。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびフォトマスクに関し、特に、ゲート電極層と不純物領域との双方に達するシェアードコンタクトホールを有する半導体装置およびそのゲート電極層のパターニングに用いられるフォトマスクに関するものである。
【背景技術】
【０００２】
ゲート電極層と不純物領域との双方に達するシェアードコンタクトホールを有する半導体装置は、たとえば特開平９−３２１１５２号公報、特開２００４−２７３６４２号公報、特開２００４−２７３９７２号公報、特開２００４−３２７７９６号公報などに開示されている。
【特許文献１】特開平９−３２１１５２号公報
【特許文献２】特開２００４−２７３６４２号公報
【特許文献３】特開２００４−２７３９７２号公報
【特許文献４】特開２００４−３２７７９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
シェアードコンタクトホールは通常、開口端部から深い位置ほど開口径が小さくなるテーパ状の断面形状を有している。このため、絶縁層などの被エッチング膜をエッチングしてシェアードコンタクトホールを形成する際に、エッチングの進行とともに被エッチング膜のエッチング面積も小さくなる。この被エッチング面積の縮小によりエッチングの進行が阻害され、結果としてシェアードコンタクトホールが活性層（不純物領域）まで到達しない開口不良などの導通上の不具合が発生する。
【０００４】
たとえばシェアードコンタクトホール形成のためのエッチング時には、エッチングの途中でゲート電極層側壁に位置するサイドウォールスペーサの出っ張りによりエッチングが阻害される。このため、平面視において、サイドウォールスペーサの端部（シェアードコンタクトホール形成時のエッチングにより削れていない状態での端部）からシェアードコンタクトホールの長辺方向のエッジ部までの距離を大きく確保しないと、サイドウォールスペーサ上のライナー窒化膜をエッチングする工程で残渣が発生し、開口不良が生じる。
【０００５】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、シェアードコンタクトホールの開口不良を抑制できる半導体装置およびフォトマスクを提供することである。
【課題を解決するための手段】
【０００６】
本実施の形態の半導体装置は、半導体基板と、不純物領域と、絶縁ゲート型電界効果トランジスタと、絶縁層とを備えている。半導体基板は、主表面を有している。不純物領域は、その主表面に形成されている。絶縁ゲート型電界効果トランジスタは、半導体基板に形成されている。絶縁層は、不純物領域および絶縁ゲート型電界効果トランジスタの上に形成されている。絶縁ゲート型電界効果トランジスタは、主表面に形成された１対のソース／ドレイン領域と、その１対のソース／ドレイン領域に挟まれるチャネル形成領域の上にゲート絶縁層を介して形成されたゲート電極層とを含んでいる。絶縁層は、ゲート電極層と不純物領域との双方に達するシェアードコンタクトホールを有している。ゲート電極層は、平面視において互いに対向する一方側壁と他方側壁とを有している。平面視において、ゲート電極層のシェアードコンタクトホールが達する部分の一方側壁が、ゲート電極層のチャネル形成領域上に位置する部分の一方側壁の仮想延長線上よりも他方側壁側にずれて位置している。平面視において、ゲート電極層のシェアードコンタクトホールが達する部分の線幅の中心線が、ゲート電極層のチャネル形成領域上に位置する部分の線幅の中心線に対してずれて位置している。シェアードコンタクトホールが達する部分のゲート電極層の他方側壁は、チャネル形成領域上のゲート電極層の他方側壁とは同一直線上に位置している。
【０００７】
本実施の形態において、中心線がずれて位置しているとは、双方の中心線が同一直線上に位置しないことを意味し、双方の中心線が互いに平行である場合を含み、かつ双方の中心線が互いに傾斜して交差する場合を含む概念である。
【発明の効果】
【０００８】
本実施の形態の半導体装置によれば、平面視において、ゲート電極層のシェアードコンタクトホールが達する部分の一方側壁が、ゲート電極層のチャネル形成領域上に位置する部分の一方側壁の仮想延長線上よりも他方側壁側にずれて位置している。このため、ゲート電極層のシェアードコンタクトホールが達する部分の一方側壁とシェアードコンタクトホールのエッジとの間の距離を拡大することができる。これにより、シェアードコンタクトホール形成時のエッチング時に開口不良が生じることを抑制することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、ＳＲＡＭのメモリセルの等価回路図である。図１を参照して、ＳＲＡＭは揮発性の半導体記憶装置であり、このＳＲＡＭのメモリセルはたとえばフルＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のメモリセルである。
【００１０】
このＳＲＡＭではマトリックス（行列）状に配置された相補型データ線（ビット線）ＢＬ、／ＢＬとワード線ＷＬとの交差部にメモリセルが配置される。このメモリセルは１対のインバータ回路からなるフリップフロップ回路および２個のアクセストランジスタＡＴ１、ＡＴ２で構成されている。このフリップフロップ回路により、クロスカップリングさせた２つの記憶ノードＮ１、Ｎ２が構成され、（Ｈｉｇｈ、Ｌｏｗ）または（Ｌｏｗ、Ｈｉｇｈ）の双安定状態が構成されている。このメモリセルは、所定の電源電圧が与えられている限り、双安定状態を保持し続ける。
【００１１】
１対のアクセストランジスタＡＴ１、ＡＴ２の各々は、たとえばｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと称する）よりなっている。アクセストランジスタＡＴ１のソース／ドレインの一方が記憶ノードＮ１に電気的に接続されており、ソース／ドレインの他方はビット線／ＢＬに電気的に接続されている。またアクセストランジスタＡＴ２のソース／ドレインの一方は記憶ノードＮ２に電気的に接続されており、ソース／ドレインの他方はビット線ＢＬに電気的に接続されている。またアクセストランジスタＡＴ１、ＡＴ２の各々のゲートはワード線ＷＬに電気的に接続されている。このワード線ＷＬによりアクセストランジスタＡＴ１、ＡＴ２の導通、非導通状態が制御される。
【００１２】
インバータ回路は１個のドライバトランジスタＤＴ１（もしくはＤＴ２）および１個の負荷トランジスタＬＴ１（もしくはＬＴ２）で構成されている。
【００１３】
１対のドライバトランジスタＤＴ１、ＤＴ２の各々は、たとえばｎＭＯＳトランジスタよりなっている。１対のドライバトランジスタＤＴ１、ＤＴ２の各々のソースはＧＮＤ（接地電位）に電気的に接続されている。またドライバトランジスタＤＴ１のドレインは記憶ノードＮ１に電気的に接続されており、ドライバトランジスタＤＴ２のドレインは記憶ノードＮ２に電気的に接続されている。さらにドライバトランジスタＤＴ１のゲートは記憶ノードＮ２に電気的に接続されており、ドライバトランジスタＤＴ２のゲートは記憶ノードＮ１に電気的に接続されている。
【００１４】
１対の負荷トランジスタＬＴ１、ＬＴ２の各々は、たとえばｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと称する）よりなっている。１対の負荷トランジスタＬＴ１、ＬＴ２の各々のソースはＶｄｄ電源電圧に電気的に接続されている。また負荷トランジスタＬＴ１のドレインは記憶ノードＮ１に電気的に接続されており、負荷トランジスタＬＴ２のドレインは記憶ノードＮ２に電気的に接続されている。また負荷トランジスタＬＴ１のゲートは記憶ノードＮ２に電気的に接続されており、負荷トランジスタＬＴ２のゲートは記憶ノードＮ１に電気的に接続されている。
【００１５】
このメモリセルにデータを書込むときは、ワード線ＷＬが選択されてアクセストランジスタＡＴ１、ＡＴ２が導通状態とされ、所望の論理値に応じてビット線対ＢＬ、／ＢＬに強制的に電圧が印加されることにより、フリップフロップ回路の双安定状態がいずれかに設定される。またこのメモリセルからデータを読出すときは、アクセストランジスタＡＴ１、ＡＴ２が導通状態とされ、記憶ノードＮ１、Ｎ２の電位がビット線ＢＬ、／ＢＬに伝達される。
【００１６】
本実施の形態の半導体装置の構成においては、負荷トランジスタＬＴ１のゲート電極層と負荷トランジスタＬＴ２のドレイン領域とがシェアードコンタクトにより互いに電気的に接続されており、負荷トランジスタＬＴ２のゲート電極層と負荷トランジスタＬＴ１のドレイン領域とがシェアードコンタクトにより互いに電気的に接続されている。以下、その構成について説明する。
【００１７】
図２〜図４は、本発明の実施の形態１における半導体装置の平面レイアウト構成を下から順に示す概略平面図である。また図５は、図２〜図４のＶ−Ｖ線に沿う概略断面図である。
【００１８】
図２および図５を参照して、半導体基板ＳＢの主表面には、たとえばＳＴＩ（Shallow Trench Isolation）よりなるトレンチ分離構造が形成されている。このトレンチ分離構造は、半導体基板ＳＢの主表面に形成されたトレンチ分離用の溝ＴＲと、その溝ＴＲ内を充填する充填物ＴＩとを有している。
【００１９】
このトレンチ分離構造により分離された半導体基板ＳＢの主表面に、複数のＳＲＡＭメモリセルが形成されている。１つのＳＲＡＭメモリセル領域ＭＣ（図２中の破線で囲った領域）には、１対のドライバトランジスタＤＴ１、ＤＴ２、１対のアクセストランジスタＡＴ１、ＡＴ２および１対の負荷トランジスタＬＴ１、ＬＴ２が形成されている。
【００２０】
１対のドライバトランジスタＤＴ１、ＤＴ２と１対のアクセストランジスタＡＴ１、ＡＴ２との各々は、たとえばｎＭＯＳトランジスタよりなっており、半導体基板ＳＢの主表面のｐ型ウエル領域ＰＷ１、ＰＷ２に形成されている。また１対の負荷トランジスタＬＴ１、ＬＴ２の各々は、たとえばｐＭＯＳトランジスタよりなっており、半導体基板ＳＢの主表面のｎ型ウエル領域ＮＷ内に形成されている。
【００２１】
ドライバトランジスタＤＴ１は、１対のソース／ドレイン領域となる１対のｎ型不純物領域ＮＩＲ、ＮＩＲと、ゲート電極層ＧＥ１とを有している。１対のｎ型不純物領域ＮＩＲ、ＮＩＲの各々は、ｐ型ウエル領域ＰＷ１内の半導体基板ＳＢの主表面に互いに間隔をあけて形成されている。ゲート電極層ＧＥ１は、１対のｎ型不純物領域ＮＩＲ、ＮＩＲに挟まれるチャネル形成領域上にゲート絶縁層（図示せず）を挟んで形成されている。
【００２２】
ドライバトランジスタＤＴ２は、１対のソース／ドレイン領域となる１対のｎ型不純物領域ＮＩＲ、ＮＩＲと、ゲート電極層ＧＥ２とを有している。１対のｎ型不純物領域ＮＩＲ、ＮＩＲの各々は、ｐ型ウエル領域ＰＷ２内の半導体基板ＳＢの主表面に互いに間隔をあけて形成されている。ゲート電極層ＧＥ２は、１対のｎ型不純物領域ＮＩＲ、ＮＩＲに挟まれるチャネル形成領域上にゲート絶縁層（図示せず）を挟んで形成されている。
【００２３】
アクセストランジスタＡＴ１は、１対のソース／ドレイン領域となる１対のｎ型不純物領域ＮＩＲ、ＮＩＲと、ゲート電極層ＧＥ３とを有している。１対のｎ型不純物領域ＮＩＲ、ＮＩＲの各々は、ｐ型ウエル領域ＰＷ１内の半導体基板ＳＢの主表面に互いに間隔をあけて形成されている。ゲート電極層ＧＥ３は、１対のｎ型不純物領域ＮＩＲ、ＮＩＲに挟まれるチャネル形成領域上にゲート絶縁層（図示せず）を挟んで形成されている。
【００２４】
アクセストランジスタＡＴ２は、１対のソース／ドレイン領域となる１対のｎ型不純物領域ＮＩＲ、ＮＩＲと、ゲート電極層ＧＥ４とを有している。１対のｎ型不純物領域ＮＩＲ、ＮＩＲの各々は、ｐ型ウエル領域ＰＷ２内の半導体基板ＳＢの主表面に互いに間隔をあけて形成されている。ゲート電極層ＧＥ４は、１対のｎ型不純物領域ＮＩＲ、ＮＩＲに挟まれるチャネル形成領域上にゲート絶縁層（図示せず）を挟んで形成されている。
【００２５】
負荷トランジスタＬＴ１は、１対のソース／ドレイン領域となる１対のｐ型不純物領域ＰＩＲ、ＰＩＲと、ゲート電極層ＧＥ１とを有している。１対のｐ型不純物領域ＰＩＲ、ＰＩＲの各々は、ｎ型ウエル領域ＮＷ内の半導体基板ＳＢの主表面に互いに間隔をあけて形成されている。ゲート電極層ＧＥ１は、１対のｐ型不純物領域ＰＩＲ、ＰＩＲに挟まれるチャネル形成領域ＣＨＮ１上にゲート絶縁層ＧＩを挟んで形成されている。
【００２６】
負荷トランジスタＬＴ２は、１対のソース／ドレイン領域となる１対のｐ型不純物領域ＰＩＲ、ＰＩＲと、ゲート電極層ＧＥ２とを有している。１対のｐ型不純物領域ＰＩＲ、ＰＩＲの各々は、ｎ型ウエル領域ＮＷ内の半導体基板ＳＢの主表面に互いに間隔をあけて形成されている。ゲート電極層ＧＥ２は、１対のｐ型不純物領域ＰＩＲ、ＰＩＲに挟まれるチャネル形成領域ＣＨＮ２上にゲート絶縁層ＧＩを挟んで形成されている。
【００２７】
ドライバトランジスタＤＴ１のドレイン領域とアクセストランジスタＡＴ１の１対のソース／ドレイン領域の一方とは、同一のｎ型不純物領域ＮＩＲにより形成されている。またドライバトランジスタＤＴ２のドレイン領域とアクセストランジスタＡＴ２の１対のソース／ドレイン領域の一方とは、互いに同一のｎ型不純物領域ＮＩＲにより形成されている。
【００２８】
ドライバトランジスタＤＴ１のゲート電極層ＧＥ１と負荷トランジスタＬＴ１のゲート電極層ＧＥ１とは、互いに同一の導電層により形成されている。またドライバトランジスタＤＴ２のゲート電極層ＧＥ２と負荷トランジスタＬＴ２のゲート電極層ＧＥ２とは、互いに同一の導電層により形成されている。
【００２９】
主に図５を参照して、これらのトランジスタＤＴ１、ＤＴ２、ＡＴ１、ＡＴ２、ＬＴ１、ＬＴ２の各々のゲート電極層、ソース／ドレイン領域に接するようにシリサイド層ＳＣＬが形成されている。またこれらのトランジスタＤＴ１、ＤＴ２、ＡＴ１、ＡＴ２、ＬＴ１、ＬＴ２の各々のゲート電極層、ソース／ドレイン領域などを覆うように半導体基板ＳＢ上にライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１が順に積層して形成されている。ライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、複数のコンタクトホールＣＨ１〜ＣＨ８および複数のシェアードコンタクトホールＳＣ１、ＳＣ２が形成されている。
【００３０】
主に図２を参照して、具体的には、ライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、ドライバートランジスタＤＴ１、ＤＴ２の各々のソース領域に達するコンタクトホールＣＨ１、ＣＨ２が形成されている。またライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、アクセストランジスタＡＴ１、ＡＴ２の各々の１対のソース／ドレイン領域の一方（ドライバートランジスタＤＴ１、ＤＴ２の各々のドレイン領域）に達するコンタクトホールＣＨ３、ＣＨ４が形成されている。またライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、アクセストランジスタＡＴ１、ＡＴ２の各々の１対のソース／ドレイン領域の他方に達するコンタクトホールＣＨ５、ＣＨ６が形成されている。またライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、負荷トランジスタＬＴ１、ＬＴ２の各々のソース領域に達するコンタクトホールＣＨ７、ＣＨ８が形成されている。
【００３１】
またライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、負荷トランジスタＬＴ１のゲート電極層ＧＥ１と負荷トランジスタＬＴ２のドレイン領域との双方に達するシェアードコンタクトホールＳＣ１が形成されている。またライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、負荷トランジスタＬＴ２のゲート電極層ＧＥ２と負荷トランジスタＬＴ１のドレイン領域との双方に達するシェアードコンタクトホールＳＣ２が形成されている。
【００３２】
主に図５を参照して、上記の複数のコンタクトホールＣＨ１１〜ＣＨ１８およびシェアードコンタクトホールＳＣ１、ＳＣ２の各々の内部には導電層ＰＬ１（図５）が充填されている。層間絶縁層ＩＩ１上には、絶縁層ＢＬ１と層間絶縁層ＩＩ２とが順に積層して形成されている。この絶縁層ＢＬ１および層間絶縁層ＩＩ２には複数の貫通孔が形成されており、複数の貫通孔の各々の内部には複数の導電層（第１メタル層）ＣＬ１の各々が埋め込まれている。これら複数の導電層ＣＬ１により導電層パターンが構成されている。
【００３３】
主に図２を参照して、この導電層ＣＬ１により、シェアードコンタクトホールＳＣ１内の導電層ＰＬ１とコンタクトホールＣＨ４内の導電層ＰＬ１とが電気的に接続されている。これにより、負荷トランジスタＬＴ１のゲート電極層ＧＥ１と、負荷トランジスタＬＴ２のドレイン領域と、ドライバトランジスタＤＴ２のドレイン領域と、アクセストランジスタＡＴ２の１対のソース／ドレイン領域の一方とが電気的に接続されている。
【００３４】
また導電層ＣＬ１により、シェアードコンタクトホールＳＣ２内の導電層ＰＬ１とコンタクトホールＣＨ３内の導電層ＰＬ１とが電気的に接続されている。これにより、負荷トランジスタＬＴ２のゲート電極層ＧＥ２と、負荷トランジスタＬＴ１のドレイン領域と、ドライバトランジスタＤＴ１のドレイン領域と、アクセストランジスタＡＴ１の１対のソース／ドレイン領域の一方とが電気的に接続されている。
【００３５】
またコンタクトホールＣＨ１、ＣＨ２、ＣＨ５〜ＣＨ８の各々の内部の導電層ＰＬ１も個別に導電層ＣＬ１と電気的に接続されている。
【００３６】
主に図５を参照して、層間絶縁層ＩＩ２上には、絶縁層ＢＬ２と層間絶縁層ＩＩ３とが順に積層して形成されている。この絶縁層ＢＬ２および層間絶縁層ＩＩ３には複数のビアホールＶＨ１１〜ＶＨ１８が形成されており、複数のビアホールＶＨ１１〜ＶＨ１８の各々に連通するように層間絶縁層ＩＩ３の表面に導電層埋め込み用の溝が形成されている。
【００３７】
複数のビアホールＶＨ１１〜ＶＨ１８の各々には、導電層ＰＬ２が埋め込まれている。また複数の導電層埋め込み用の溝の各々には、複数の導電層（第２メタル層）ＣＬ２の各々が埋め込まれている。これら複数の導電層ＣＬ２により導電層パターンが形成されている。
【００３８】
主に図３を参照して、ビアホールＶＨ１３およびコンタクトホールＣＨ５を介してアクセストランジスタＡＴ１の１対のソース／ドレイン領域の他方に電気的に接続される導電層ＣＬ２はビット線／ＢＬとして機能する。またビアホールＶＨ１４およびコンタクトホールＣＨ６を介してアクセストランジスタＡＴ２の１対のソース／ドレイン領域の他方に電気的に接続される導電層ＣＬ２はビット線ＢＬとして機能する。またビアホールＶＨ１５およびコンタクトホールＣＨ７を介して負荷トランジスタＬＴ１のソース領域に電気的に接続され、かつビアホールＶＨ１６およびコンタクトホールＣＨ８を介して負荷トランジスタＬＴ２のソース領域に電気的に接続される導電層ＣＬ２は電源線Ｖｄｄとして機能する。これらのビット線ＢＬ、／ＢＬおよび電源線Ｖｄｄは、図中縦方向に沿って互いに並走するように延びている。
【００３９】
またビアホールＶＨ１１、ＶＨ１２、ＶＨ１７、ＶＨ１８の各々の内部の導電層ＰＬ２も個別に導電層ＣＬ２と電気的に接続されている。
【００４０】
主に図５を参照して、層間絶縁層ＩＩ３上には、絶縁層ＢＬ３と層間絶縁層ＩＩ４とが順に積層して形成されている。この絶縁層ＢＬ３および層間絶縁層ＩＩ４には複数のビアホールＶＨ２１〜ＶＨ２４が形成されており、複数のビアホールＶＨ２１〜ＶＨ２４の各々に連通するように層間絶縁層ＩＩ４の表面に導電層埋め込み用の溝が形成されている。
【００４１】
複数のビアホールＶＨ２１〜ＶＨ２４の各々には、導電層（図示せず）が埋め込まれている。また複数の導電層埋め込み用の溝の各々には、複数の導電層（第３メタル層）ＣＬ３の各々が埋め込まれている。これら複数の導電層ＣＬ３により導電層パターンが形成されている。
【００４２】
主に図４を参照して、ビアホールＶＨ２１、ビアホールＶＨ１１およびコンタクトホールＣＨ１を介してドライバトランジスタＤＴ１のソース領域に電気的に接続される導電層ＣＬ３はＧＮＤ線として機能する。またビアホールＶＨ２２、ビアホールＶＨ１２およびコンタクトホールＣＨ２を介してドライバトランジスタＤＴ２のソース領域に電気的に接続される導電層ＣＬ３はＧＮＤ線として機能する。またビアホールＶＨ２３、ビアホールＶＨ１７およびコンタクトホールＣＨ９を介してアクセストランジスタＡＴ１のゲート電極層ＧＥ３に電気的に接続され、かつビアホールＶＨ２４、ビアホールＶＨ１８およびコンタクトホールＣＨ１０を介してアクセストランジスタＡＴ２のゲート電極層ＧＥ３に電気的に接続される導電層ＣＬ３はワード線ＷＬとして機能する。これらのＧＮＤ線およびワード線ＷＬは、図中横方向に沿って互いに並走するように延びている。
【００４３】
次に、本実施の形態の半導体装置におけるシェアードコンタクトホール付近の構成を詳細に説明する。
【００４４】
図６は、本発明の実施の形態１における半導体装置のシェアードコンタクトホール付近を拡大して示す概略平面図である。図６を参照して、シェアードコンタクトホールＳＣ１は、負荷トランジスタＬＴ１のゲート電極層ＧＥ１と負荷トランジスタＬＴ２のドレイン領域（ｐ型不純物領域）ＰＩＲとの双方に達している。また、シェアードコンタクトホールＳＣ２は、負荷トランジスタＬＴ２のゲート電極層ＧＥ２と負荷トランジスタＬＴ１のドレイン領域（ｐ型不純物領域）ＰＩＲとの双方に達している。
【００４５】
ゲート電極層ＧＥ１は、平面視において互いに対向する一方側壁Ｅ１、Ｅ２と他方側壁Ｅ３、Ｅ４とを有している。平面視において、ゲート電極層ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分の一方側壁Ｅ２が、ゲート電極層ＧＥ１の負荷トランジスタＬＴ１のチャネル形成領域ＣＨＮ１上に位置する部分の一方側壁Ｅ１の仮想延長線Ｅ１ａ上よりも他方側壁Ｅ３、Ｅ４側にずれて位置している。また平面視において、ゲート電極層ＧＥ１のシェアードコンタクトホールが達する部分の線幅Ｄ１の中心線（Ｃ２−Ｃ２線）が、ゲート電極層ＧＥ１の上記チャネル形成領域ＣＨＮ１上に位置する部分の線幅Ｄ２の中心線（Ｃ１−Ｃ１線）に対して他方側壁Ｅ４側にずれて位置している。
【００４６】
上記の一方側壁Ｅ１の仮想延長線Ｅ１ａに対する一方側壁Ｅ２の位置のずれは、ゲート電極層ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分に切欠を設けることにより生じている。つまり、平面視において、ゲート電極層ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分は、その部分の一方側壁Ｅ２が一方側壁Ｅ１の仮想延長線Ｅ１ａに対して上他方側壁Ｅ３側に退行するような切欠を有している。
【００４７】
また一方側壁Ｅ２は一方側壁Ｅ１と実質的に平行である。またゲート電極層ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分の他方側壁Ｅ４とゲート電極層ＧＥ１のチャネル形成領域ＣＨＮ１上の部分の他方側壁Ｅ３とは実質的に同一直線上に位置している。また平面視において、負荷トランジスタＬＴ２のドレイン領域（ｐ型不純物領域）ＰＩＲの端部と一方側壁Ｅ２との最短の距離Ｌは５ｎｍ以上であることが好ましい。
【００４８】
またゲート電極層ＧＥ２もゲート電極層ＧＥ１と同様の構成を有している。
次に、本実施の形態の半導体装置の製造方法について説明する。
【００４９】
図７〜図１５は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図であり、図５の断面に対応する断面で示す図である。図７を参照して、半導体基板ＳＢにｐ型ウエルＰＷ１、ＰＷ２、ｎ型ウエルＮＷが形成される。また半導体基板ＳＢの主表面にトレンチ分離用の溝ＴＲが形成され、その溝ＴＲ内に充填物ＴＩが埋め込まれることによりＳＴＩよりなるトレンチ分離構造が形成される。
【００５０】
図８を参照して、半導体基板ＳＢの主表面上にゲート絶縁層ＧＩとゲート電極用導電層ＧＥが形成される。このゲート電極用導電層ＧＥ上には、たとえばポジ型のフォトレジストＰＲが塗布される。
【００５１】
このフォトレジストＰＲに、フォトマスクＰＭのパターンが露光される。このフォトマスクＰＭは、露光光を透過する基板ＴＳと、その基板ＴＳ上に形成された、露光光の透過を遮るための遮光パターン（たとえばクロム膜）ＬＳとを有している。この露光の後、フォトレジストＰＲが現像される。
【００５２】
図９を参照して、上記の現像により、露光光が照射されたフォトレジストＰＲの領域が除去されて、フォトレジストＰＲがパターニングされる。このフォトレジストＰＲのパターンをマスクとして、ゲート電極用導電層ＧＥにエッチングが施される。これにより、ゲート電極用導電層がパターニングされて、ゲート電極層ＧＥ１〜ＧＥ４などが形成される。この後、フォトレジストＰＲのパターンがアッシングなどにより除去される。
【００５３】
図１０を参照して、ゲート電極層ＧＥ１〜ＧＥ４などをマスクとして不純物をイオン注入などすることにより、半導体基板ＳＢの主表面にソース／ドレイン領域の低濃度領域が形成される。この際、ｎ型不純物とｐ型不純物とが別々に注入されて、ｎ型の低濃度領域とｐ型の低濃度領域ＰＩＲＬとが形成される。
【００５４】
図１１を参照して、ゲート電極層ＧＥ１〜ＧＥ４上を覆うようにサイドウォールスペーサ用の絶縁層が形成される。この後、半導体基板ＳＢの主表面が露出するまで全面エッチバックが施されることにより、ゲート電極層ＧＥ１〜ＧＥ４の各々の側壁にサイドウォールスペーサ用の絶縁層が残存して、サイドウォールスペーサＳＷが形成される。
【００５５】
このサイドウォールスペーサＳＷとゲート電極層ＧＥ１〜ＧＥ４などをマスクとして不純物をイオン注入などすることにより、半導体基板ＳＢの主表面にソース／ドレイン領域の高濃度領域が形成される。この際、ｎ型不純物とｐ型不純物とが別々に注入されて、ｎ型の高濃度領域とｐ型の高濃度領域ＰＩＲＨとが形成される。
【００５６】
このようにしてｎ型の低濃度領域と高濃度領域とによりＬＤＤ（Lightly Doped Drain）構造を有するｎ型のソース／ドレイン領域が形成される。またｐ型の低濃度領域ＰＩＲＬと高濃度領域ＰＩＲＨとによりＬＤＤ構造を有するｐ型のソース／ドレイン領域ＰＩＲが形成される。
【００５７】
図１２を参照して、半導体基板ＳＢの主表面全面に高融点金属層が形成され、熱処理が施されることにより、ゲート電極層ＧＥ１〜ＧＥ４上および半導体基板ＳＢの主表面上にシリサイド層ＳＣＬが形成される。この後、シリサイドにならなかった高融点金属層の部分が除去される。
【００５８】
図１３を参照して、ゲート電極層ＧＥ１〜ＧＥ４、サイドウォールスペーサＳＷなどを覆うように半導体基板ＳＢの主表面上にライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１が順に積層して形成される。
【００５９】
図１４を参照して、ライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１に、写真製版技術およびエッチング技術を用いてシェアードコンタクトホールＳＣ１、ＳＣ２、コンタクトホールＣＨ１〜ＣＨ１０などが形成される。
【００６０】
ここで、シェアードコンタクトホールＳＣ１は、負荷トランジスタＬＴ１のゲート電極層ＧＥ１と負荷トランジスタＬＴ２のドレイン領域ＰＩＲとの双方に達するように（双方の表面を露出するように）形成される。またシェアードコンタクトホールＳＣ２は、負荷トランジスタＬＴ２のゲート電極層ＧＥ２と負荷トランジスタＬＴ１のドレイン領域ＰＩＲとの双方に達するように（双方の表面を露出するように）形成される。
【００６１】
図１５を参照して、シェアードコンタクトホールＳＣ１、ＳＣ２、コンタクトホールＣＨ１〜ＣＨ１０などを埋め込むように、たとえばＣＶＤ（Chemical Vapor Deposition）法によりタングステン（Ｗ）よりなる導電層が層間絶縁層ＩＩ１上に形成される。この後、層間絶縁層ＩＩ１の表面が露出するまで導電層がエッチバックされる。これにより、シェアードコンタクトホールＳＣ１、ＳＣ２、コンタクトホールＣＨ１〜ＣＨ１０などを埋め込む、コンタクトプラグ層としての導電層ＰＬ１が形成される。
【００６２】
この後、絶縁層の形成と導電層の形成とが繰り返されて、図５に示す本実施の形態の半導体装置が製造される。
【００６３】
次に、図８に示したフォトマスクの構成について説明する。
図１６は、本発明の実施の形態１における半導体装置の製造方法に用いられるフォトマスクの構成を概略的に示す平面図である。また図１７は、図１６の領域Ｒを拡大して示す部分拡大平面図である。
【００６４】
主に図１６を参照して、ポジ型のフォトレジストを露光してゲート電極層をパターニングするためのフォトマスクＰＭにおいては、ゲート電極のパターンに対応する位置に遮光部ＬＳ１、ＬＳ２などが位置するように遮光パターンＬＳが形成される。またポジ型の場合、ゲート電極層のデザイン値に対して遮光部の寸法は若干大きくなるように設定される。このため、ゲート電極層のデザイン値ＧＥ１Ｄ、ＧＥ２Ｄに対して遮光パターンＬＳの各遮光部ＬＳ１、ＬＳ２のサイズは大きく設定される。特に各遮光部ＬＳ１、ＬＳ２の各々の端部においては露光光の回り込みが多くなるため、遮光部ＬＳ１、ＬＳ２の端部（第３パターン部分）ＬＳ１ｃ、ＬＳ２ｃでは他の部分よりもゲート電極層のデザイン値ＧＥ１Ｄ、ＧＥ２Ｄに対するパターンサイズの拡大量が大きくなっている。
【００６５】
本実施の形態では、遮光部ＬＳ１は、少なくとも第１パターン部分ＬＳ１ａと、第２パターン部分ＬＳ１ｂと、第３パターン部分ＬＳ１ｃとを有している。第１パターン部分ＬＳ１ａは、負荷トランジスタＬＴ１のチャネル形成領域ＣＨＮ１上に形成されるゲート電極層ＧＥ１の部分に対応している。第３パターン部分ＬＳ１ｃは、ゲート電極層ＧＥ１のシェアードコンタクトホールＳＣ１側の端部の部分に対応している。また第２パターン部分ＬＳ１ｂは、上記第１パターン部分ＬＳ１ａと第３パターン部分ＬＳ１ｃとに挟まれるゲート電極層ＧＥ１の部分に対応しており、かつゲート電極層ＧＥ１の切欠が形成された部分に対応している。
【００６６】
主に図１７を参照して、遮光部ＬＳ１は、平面視において互いに対向する一方側壁Ｅ１１、Ｅ１２Ａ、Ｅ１２Ｂと他方側壁Ｅ１３、Ｅ１４Ａ、Ｅ１４Ｂとを有している。平面視において、第２パターン部分ＬＳ１ｂの一方側壁Ｅ１２Ａが、第１パターン部分ＬＳ１ａの一方側壁Ｅ１１の仮想延長線Ｅ１１ａよりも遮光部ＬＳ１の他方側壁側Ｅ１３、Ｅ１４Ａ、Ｅ１４Ｂ側にずれて位置している。また平面視において、第２パターン部分ＬＳ１ｂの線幅（２×Ｗ１２）の中心線（Ｃ１２−Ｃ１２線）が、第１パターン部分ＬＳ１ａの線幅（２×Ｗ１１）の中心線（Ｃ１１−Ｃ１１線）に対して他方側壁Ｅ１３、Ｅ１４Ａ、Ｅ１４Ｂ側にずれて位置している。
【００６７】
また一方側壁Ｅ１２Ａは第３パターン部ＬＳ１ｃの一方側壁Ｅ１２Ｂよりも他方側壁Ｅ１３、Ｅ１４Ａ、Ｅ１４Ｂ側に位置している。
【００６８】
本実施の形態によれば、図６に示すように、平面視において、ゲート電極層ＧＥ１の一方側壁Ｅ２が一方側壁Ｅ１の仮想延長線Ｅ１ａに対して他方側壁Ｅ３側に位置している。これにより、シェアードコンタクトホールＳＣ１の形成時に開口不良が生じることを抑制することができる。以下、そのことを説明する。
【００６９】
仮に、図１８に示すように、ゲート電極層ＧＥ１、ＧＥ２の各々が直線状に延びており、切欠などを有していない場合を想定する。この場合、シェアードコンタクトホール形成途中における図１８のＸＩＸ−ＸＩＸ線に沿う概略断面は図１９に示すようになる。図１９を参照して、シェアードコンタクトホールは通常、開口端部から深い位置ほど開口径が小さくなるテーパ状の断面形状を有している。このため、シェアードコンタクトホールＳＣ２が層間絶縁層ＩＩ１を貫通してライナー窒化膜ＬＮに達したとき、シェアードコンタクトホールＳＣ２の底部において露出するライナー窒化膜ＬＮのエッチング面積も小さくなる。
【００７０】
またシェアードコンタクトホールＳＣ２の形成のためのエッチング時には、ゲート電極層ＧＥ１の側壁に位置するサイドウォールスペーサＳＷの出っ張りがある。このため、サイドウォールスペーサＳＷに沿うライナー窒化膜ＬＮの部分の下端部とシェアードコンタクトホールＳＣ２の長辺方向のエッジ部の下端部との距離Ｗ１が小さくなる。
【００７１】
さらにマスクの重ね合わせ誤差により、図１９中において点線で示す位置から実線で示す位置にシェアードコンタクトホールＳＣ２の形成位置がずれた場合には、さらに上記距離Ｗ１が小さくなる。
【００７２】
このように上記距離Ｗ１が小さくなった場合には、マイクロローディング効果により、この距離Ｗ１の部分に層間絶縁層ＩＩ１の残渣が生じる。この状態でライナー窒化膜ＬＮをエッチングした場合、開口不良が生じる。
【００７３】
これに対して、本実施の形態においては、図６に示すように、平面視において、ゲート電極層ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分は、その部分の一方側壁Ｅ２が一方側壁Ｅ１の仮想延長線Ｅ１ａに対して他方側壁Ｅ３側に退行している。これは、ゲート電極層ＧＥ２のシェアードコンタクトホールＳＣ２が達する部分についても同じである。これにより、図２０に示すように、サイドウォールスペーサＳＷに沿うライナー窒化膜ＬＮの部分の下端部とシェアードコンタクトホールＳＣ１の長辺方向のエッジ部の下端部との距離Ｗ２を図１９に示す場合よりも大きくすることができる。このため、この距離Ｗ２の部分に残渣が生じにくくなり、シェアードコンタクトホールＳＣ１形成時の開口不良を抑制することができる。
【００７４】
またシェアードコンタクトホールＳＣ２についても、同様に、開口不良が生じることを抑制することができる。
【００７５】
（実施の形態２）
図２１は、本発明の実施の形態２における半導体装置のシェアードコンタクトホール付近を拡大して示す概略平面図である。図２１を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、一方側壁Ｅ２が一方側壁Ｅ１に対して傾斜して交差する点において異なっている。具体的には、一方側壁Ｅ２は、一方側壁Ｅ１の仮想延長線Ｅ１ａに対してチャネル形成領域ＣＨＮ１から離れるほど他方側壁Ｅ４側へ退行するように傾斜しており、一方側壁Ｅ２は一方側壁Ｅ１の仮想延長線Ｅ１ａに対して角度θ１をなして交差している。
【００７６】
また平面視において、ゲート電極層ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分の線幅Ｄ１の中心線（Ｃ２−Ｃ２線）が、ゲート電極層ＧＥ１のチャネル形成領域ＣＨＮ１上に位置する部分の線幅Ｄ２の中心線（Ｃ１−Ｃ１線）に対して他方側壁Ｅ４側へずれて位置している。また線幅Ｄ１の中心線（Ｃ２−Ｃ２線）は線幅Ｄ２の中心線（Ｃ１−Ｃ１線）に対して傾斜している。
【００７７】
上記の一方側壁Ｅ１の仮想延長線Ｅ１ａに対する一方側壁Ｅ２の位置のずれは、ゲート電極層ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分に切欠を設けることにより生じている。つまり、ゲート電極層ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分は、平面視において、一方側壁Ｅ２が一方側壁Ｅ１の仮想延長線Ｅ１ａに対して他方側壁Ｅ３側に退行し、かつ傾斜するような切欠を有している。
【００７８】
またゲート電極層ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分の他方側壁Ｅ４とゲート電極層ＧＥ１のチャネル形成領域ＣＨＮ１上の部分の他方側壁Ｅ３とは実質的に同一直線上に位置している。また平面視において、負荷トランジスタＬＴ２のドレイン領域（ｐ型不純物領域）ＰＩＲの端部と一方側壁Ｅ２との最短の距離Ｌは５ｎｍ以上であることが好ましい。
【００７９】
またゲート電極層ＧＥ２もゲート電極層ＧＥ１と同様の構成を有している。
これ以外の構成については、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００８０】
次に、上記のゲート電極層を形成するためのフォトマスクの構成について説明する。
図２２は、本発明の実施の形態２における半導体装置を製造するために用いられるフォトマスクの構成を概略的に示す部分拡大平面図である。図２２を参照して、本実施の形態のフォトマスクの遮光部ＬＳ１は、平面視において互いに対向する一方側壁Ｅ１１、Ｅ１２Ａ、Ｅ１２Ｂと他方側壁Ｅ１３、Ｅ１４Ａ、Ｅ１４Ｂとを有している。平面視において、第２パターン部分ＬＳ１ｂの一方側壁Ｅ１２が、第１パターン部分ＬＳ１ａの一方側壁Ｅ１１の仮想延長線Ｅ１１ａよりも他方側壁側Ｅ１３、Ｅ１４Ａ、Ｅ１４Ｂ側にずれて位置している。また平面視において、第２パターン部分ＬＳ１ｂの線幅（２×Ｗ１２）の中心線（Ｃ１２−Ｃ１２線）が、第１パターン部分ＬＳ１ａの線幅（２×Ｗ１１）の中心線（Ｃ１１−Ｃ１１線）に対して他方側壁Ｅ１３、Ｅ１４Ａ、Ｅ１４Ｂ側にずれて位置している。
【００８１】
また一方側壁Ｅ１２Ａよりも遮光部ＬＳ１の先端側に位置する第３パターン部ＬＳ１ｃの一方側壁Ｅ１２Ｂは、第２パターン部ＬＳ１ｂの一方側壁Ｅ１２Ａよりもさらに他方側壁Ｅ１３、Ｅ１４Ａ、Ｅ１４Ｂ側に退行している。
【００８２】
これ以外の構成については、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００８３】
本実施の形態によれば、図２１に示すように、平面視において、ゲート電極層ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分は、その部分の一方側壁Ｅ２が一方側壁Ｅ１の仮想延長線Ｅ１ａに対して他方側壁Ｅ３側に退行している。これにより、実施の形態１と同様、シェアードコンタクトホールＳＣ１の形成時に開口不良が生じることを抑制することができる。
【００８４】
またシェアードコンタクトホールＳＣ２についても、同様に、開口不良が生じることを抑制することができる。
【００８５】
（実施の形態３）
上述の実施の形態１および２においては、ゲート電極層ＧＥ１（またはＧＥ２）のシェアードコンタクトホールＳＣ１（またはＳＣ２）が達する部分の他方側壁Ｅ４が、ゲート電極層ＧＥ１（またはＧＥ２）のチャネル形成領域ＣＨＮ１（またはＣＨＮ２）上に位置する部分の他方側壁Ｅ３と同一直線上にある場合について説明した。しかし、本発明は、他方側壁Ｅ４が他方側壁Ｅ３と異なる直線上にある場合にも適用することができる。そこで、他方側壁Ｅ４が他方側壁Ｅ３と異なる直線上にある場合について実施の形態３および４にて説明する。
【００８６】
図２３は、本発明の実施の形態３における半導体装置のシェアードコンタクトホール付近を拡大して示す概略平面図である。図２３を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、他方側壁Ｅ４が他方側壁Ｅ３と異なる直線上にある点において異なる。
【００８７】
本実施の形態では、ゲート電極層ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分の他方側壁Ｅ４は、ゲート電極層ＧＥ１のチャネル形成領域ＣＨＮ１上の部分の他方側壁Ｅ３に対して実質的に平行に延び、かつその他方側壁Ｅ３に対して一方側壁Ｅ２側とは反対側にずれて位置している。またゲート電極層ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分の線幅Ｄ１は、ゲート電極層ＧＥ１のチャネル形成領域ＣＨＮ１上の部分の線幅Ｄ２と同じであってもよく、また異なっていてもよい。
【００８８】
またゲート電極層ＧＥ２もゲート電極層ＧＥ１と同様の構成を有している。
これ以外の構成については、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００８９】
次に、上記のゲート電極層を形成するためのフォトマスクの構成について説明する。
図２４は、本発明の実施の形態３における半導体装置を製造するために用いられるフォトマスクの構成を概略的に示す部分拡大平面図である。図２４を参照して、本実施の形態のフォトマスクの遮光部ＬＳ１は、平面視において互いに対向する一方側壁Ｅ１１、Ｅ１２と他方側壁Ｅ１３とを有している。平面視において、第２パターン部分ＬＳ１ｂの一方側壁Ｅ１２が、第１パターン部分ＬＳ１ａの一方側壁Ｅ１１の仮想延長線Ｅ１１ａよりも遮光部ＬＳ１の他方側壁側Ｅ１３側にずれて位置している。また平面視において、第２パターン部分ＬＳ１ｂの線幅（２×Ｗ１２）の中心線（Ｃ１２−Ｃ１２線）が、第１パターン部分ＬＳ１ａの線幅（２×Ｗ１１）の中心線（Ｃ１１−Ｃ１１線）に対して他方側壁Ｅ１３側にずれて位置している。
【００９０】
また第２パターン部ＬＳ１ｂの一方側壁Ｅ１２Ａは、その一方側壁Ｅ１２Ａよりも遮光部ＬＳ１の先端側に位置する第３パターン部ＬＳ１ｃの一方側壁Ｅ１２Ｂに対しても他方側壁Ｅ１４Ａ、１４Ｂ側に退行している。
【００９１】
また他方側壁Ｅ１４Ａは他方側壁Ｅ１３よりも一方側壁Ｅ１２Ａとは反対側にずれて位置している。また他方側壁Ｅ１４Ｂは他方側壁Ｅ１４Ａよりも一方側壁Ｅ１２Ａ、１２Ｂとは反対側にずれて位置している。
【００９２】
これ以外の構成については、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００９３】
本実施の形態によれば、図２３に示すように、平面視において、ゲート電極層ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分は、その部分の一方側壁Ｅ２が一方側壁Ｅ１の仮想延長線Ｅ１ａに対して他方側壁Ｅ３側に退行している。これにより、実施の形態１と同様、シェアードコンタクトホールＳＣ１の形成時に開口不良が生じることを抑制することができる。
【００９４】
またシェアードコンタクトホールＳＣ２についても、同様に、開口不良が生じることを抑制することができる。
【００９５】
（実施の形態４）
図２５は、本発明の実施の形態４における半導体装置のシェアードコンタクトホール付近を拡大して示す概略平面図である。図２５を参照して、本実施の形態の構成は、実施の形態２の構成と比較して、他方側壁Ｅ４が他方側壁Ｅ３と異なる直線上にある点、および一方側壁Ｅ２および他方側壁Ｅ４の各々が、一方側壁Ｅ１および他方側壁Ｅ３各々に対して傾斜している点において異なる。
【００９６】
本実施の形態では、ゲート電極層ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分の一方側壁Ｅ２は、ゲート電極層ＧＥ１のチャネル形成領域ＣＨＮ１上の部分の一方側壁Ｅ１に対してチャネル形成領域ＣＨＮ１から離れるほど他方側壁Ｅ４側へ退行するように傾斜している。
【００９７】
またゲート電極層ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分の他方側壁Ｅ４は、ゲート電極層ＧＥ１のチャネル形成領域ＣＨＮ１上の部分の他方側壁Ｅ３に対してチャネル形成領域ＣＨＮ１から離れるほど一方側壁Ｅ２側とは反対側へ退行するように傾斜している。またゲート電極層ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分の線幅Ｄ１は、ゲート電極層ＧＥ１のチャネル形成領域ＣＨＮ１上の部分の線幅Ｄ２と同じであってもよく、また異なっていてもよい。
【００９８】
またゲート電極層ＧＥ２もゲート電極層ＧＥ１と同様の構成を有している。
これ以外の構成については、実施の形態２の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００９９】
次に、上記のゲート電極層を形成するためのフォトマスクの構成について説明する。
図２６は、本発明の実施の形態４における半導体装置を製造するために用いられるフォトマスクの構成を概略的に示す部分拡大平面図である。図２６を参照して、本実施の形態のフォトマスクの遮光部ＬＳ１は、平面視において互いに対向する一方側壁Ｅ１１、Ｅ１２と他方側壁Ｅ１３とを有している。平面視において、第２パターン部分ＬＳ１ｂの一方側壁Ｅ１２が、第１パターン部分ＬＳ１ａの一方側壁Ｅ１１の仮想延長線Ｅ１１ａよりも遮光部ＬＳ１の他方側壁側Ｅ１３側にずれて位置している。また平面視において、第２パターン部分ＬＳ１ｂの線幅（２×Ｗ１２）の中心線（Ｃ１２−Ｃ１２線）が、第１パターン部分ＬＳ１ａの線幅（２×Ｗ１１）の中心線（Ｃ１１−Ｃ１１線）に対して他方側壁Ｅ１３側にずれて位置している。
【０１００】
また一方側壁Ｅ１２Ａよりも遮光部ＬＳ１の先端側に位置する第３パターン部ＬＳ１ｃの一方側壁Ｅ１２Ｂは、第２パターン部ＬＳ１ｂの一方側壁Ｅ１２Ａよりもさらに他方側壁Ｅ１３側に退行している。
【０１０１】
また他方側壁Ｅ１４Ａは他方側壁Ｅ１３よりも一方側壁Ｅ１２Ａ側とは反対側にずれて位置している。また他方側壁Ｅ１４Ｃは他方側壁Ｅ１４Ａよりも一方側壁Ｅ１２Ａ側とは反対側にずれて位置している。また他方側壁Ｅ１４Ｂは他方側壁Ｅ１４Ｃよりも一方側壁Ｅ１２Ａ側とは反対側にずれて位置している。
【０１０２】
これ以外の構成については、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１０３】
本実施の形態によれば、図２５に示すように、平面視において、ゲート電極層ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分は、その部分の一方側壁Ｅ２が一方側壁Ｅ１の仮想延長線Ｅ１ａに対して他方側壁Ｅ３側に退行している。これにより、実施の形態１と同様、シェアードコンタクトホールＳＣ１の形成時に開口不良が生じることを抑制することができる。
【０１０４】
またシェアードコンタクトホールＳＣ２についても、同様に、開口不良が生じることを抑制することができる。
【０１０５】
本実施の形態においては、シェアードコンタクトホールが一方の負荷トランジスタのゲート電極層と他方の負荷トランジスタのドレイン領域とに達する構造について説明したが、シェアードコンタクトホールは他のトランジスタのゲート電極層と他の不純物領域とに達するものであってもよい。
【０１０６】
またシェアードコンタクトホールを有するデバイスとしてＳＲＡＭについて説明したが、本発明はシェアードコンタクトホールを有するものであればＳＲＡＭ以外にも適用可能である。
【０１０７】
またＳＲＡＭを構成する各トランジスタがＭＯＳトランジスタである場合について説明したが、本発明はＭＯＳトランジスタに限定されず絶縁ゲート型電界効果トランジスタに適用することができる。
【０１０８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１０９】
本発明は、ゲート電極層と不純物領域との双方に達するシェアードコンタクトホールを有する半導体装置およびそのゲート電極層のパターニングに用いられるフォトマスクに特に有利に適用され得る。
【図面の簡単な説明】
【０１１０】
【図１】ＳＲＡＭのメモリセルの等価回路図である。
【図２】本発明の実施の形態１における半導体装置の平面レイアウト構成を下から第１層目を示す概略平面図である。
【図３】本発明の実施の形態１における半導体装置の平面レイアウト構成を下から第２層目を示す概略平面図である。
【図４】本発明の実施の形態１における半導体装置の平面レイアウト構成を下から第３層目を示す概略平面図である。
【図５】図２〜図４のＶ−Ｖ線に沿う概略断面図である。
【図６】本発明の実施の形態１における半導体装置のシェアードコンタクトホール付近を拡大して示す概略平面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図であり、図５の断面に対応する断面で示す図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図であり、図５の断面に対応する断面で示す図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図であり、図５の断面に対応する断面で示す図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図であり、図５の断面に対応する断面で示す図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図であり、図５の断面に対応する断面で示す図である。
【図１２】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図であり、図５の断面に対応する断面で示す図である。
【図１３】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図であり、図５の断面に対応する断面で示す図である。
【図１４】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図であり、図５の断面に対応する断面で示す図である。
【図１５】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図であり、図５の断面に対応する断面で示す図である。
【図１６】本発明の実施の形態１における半導体装置の製造方法に用いられるフォトマスクの構成を概略的に示す平面図である。
【図１７】図１６の領域Ｒを拡大して示す部分拡大平面図である。
【図１８】仮に、ゲート電極層が直線状に延びており、切欠などを有していない場合の構成を示す概略平面図である。
【図１９】図１８の構造の製造時において開口不良が生じることを説明するための概略断面図である。
【図２０】本発明の実施の形態１における半導体装置の製造時において開口不良の発生を抑制できることを説明するための概略断面図である。
【図２１】本発明の実施の形態２における半導体装置のシェアードコンタクトホール付近を拡大して示す概略平面図である。
【図２２】本発明の実施の形態２における半導体装置を製造するために用いられるフォトマスクの構成を概略的に示す部分拡大平面図である。
【図２３】本発明の実施の形態３における半導体装置のシェアードコンタクトホール付近を拡大して示す概略平面図である。
【図２４】本発明の実施の形態３における半導体装置を製造するために用いられるフォトマスクの構成を概略的に示す部分拡大平面図である。
【図２５】本発明の実施の形態４における半導体装置のシェアードコンタクトホール付近を拡大して示す概略平面図である。
【図２６】本発明の実施の形態４における半導体装置を製造するために用いられるフォトマスクの構成を概略的に示す部分拡大平面図である。
【符号の説明】
【０１１１】
ＡＴ１，ＡＴ２  アクセストランジスタ、ＢＬ，／ＢＬ  ビット線、ＢＬ１〜ＢＬ３  絶縁層、ＣＨ１〜ＣＨ１０  コンタクトホール、ＣＨＮ１，ＣＨＮ２  チャネル形成領域、ＣＬ１〜ＣＬ３  導電層、ＤＴ１，ＤＴ２  ドライバトランジスタ、ＧＥ  ゲート電極用導電層、ＧＥ１〜ＧＥ４  ゲート電極層、ＧＩ  ゲート絶縁層、ＩＩ１〜ＩＩ４  層間絶縁層、ＬＮ  ライナー窒化膜、ＬＳ  遮光パターン、ＬＳ１  遮光部、ＬＳ１ａ〜ＬＳ１ｃ  パターン部分、ＬＴ１，ＬＴ２  負荷トランジスタ、ＭＣ  メモリセル領域、Ｎ１，Ｎ２  記憶ノード、ＮＩＲ  ｎ型不純物領域、ＮＩＲＨ  ｎ型高濃度領域、ＮＩＲＬ  ｎ型低濃度領域、ＮＷ  ｎ型ウエル領域、ＰＩＲ  ｐ型不純物領域、ＰＬ１，ＰＬ２  導電層、ＰＭ  フォトマスク、ＰＲ  フォトレジスト、ＰＷ１，ＰＷ２  ｐ型ウエル領域、ＳＢ  半導体基板、ＳＣ１，ＳＣ２  シェアードコンタクトホール、ＳＣＬ  シリサイド層、ＳＷ  サイドウォールスペーサ、ＴＩ  充填物、ＴＳ  基板、ＶＨ１１〜ＶＨ１８，ＶＨ２１〜ＶＨ２４  ビアホール、ＷＬ  ワード線。
【図１】
0005272203.tif 000002
【図２】
0005272203.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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