(57)【特許請求の範囲】
【請求項１】
半導体基板上に第２のフィールド絶縁膜を形成する工程と；
前記半導体基板上の前記第２のフィールド絶縁膜を含む領域に、前記第２のフィールド絶縁膜よりも厚みの小さな第１のフィールド絶縁膜を形成する工程と；
前記第１のフィールド絶縁膜をマスクとしたイオン注入技術により、前記半導体基板表面に第１の不純物拡散層を形成する工程と；
前記第１のフィールド絶縁膜を所望の形状に成形する工程と；
前記第１の不純物拡散層上にゲート絶縁膜を形成する工程と；
前記ゲート絶縁膜、前記第１のフィールド絶縁膜及び前記第２のフィールド絶縁膜上にゲート電極を形成する工程と；
前記第１の不純物拡散層の内側に前記第１の不純物拡散層とは逆の導電型の第３の不純物拡散層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のフィールド絶縁膜を所望の形状に成形する工程は、前記第１の不純物拡散層を形成した後に、当該第１のフィールド絶縁膜を第２のフィールド絶縁膜側に退行させる工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のフィールド絶縁膜を所望の形状に成形する工程は、異方性のドライエッチング技術とウェットエッチング技術とによって実行されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１のフィールド絶縁膜を所望の形状に成形する工程は、全てウェットエッチング技術によって実行されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記第１のフィールド絶縁膜を所望の形状に成形する工程の前に、前記第１のフィールド絶縁膜上に当該第１のフィールド絶縁膜よりもエッチグレートの大きな補助膜を形成し、
その後、前記第１のフィールド絶縁膜と前記補助膜とを同時にエッチングすることによって、前記第１のフィールド絶縁膜を所望の形状に成形することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項６】
半導体基板上に第２のフィールド絶縁膜を形成する工程と；
前記半導体基板上の前記第２のフィールド絶縁膜を含む領域に、前記第２のフィールド絶縁膜よりも厚みの小さな第１のフィールド絶縁膜を形成する工程と；
前記第１のフィールド絶縁膜上に窒化膜を形成する工程と；
前記窒化膜をマスクとして前記第１のフィールド絶縁膜をエッチングすることで、前記第１のフィールド絶縁膜を退行させる工程と；
前記窒化膜及び前記第１のフィールド絶縁膜をマスクとしたイオン注入により、前記半導体基板表面に第１の不純物拡散層を形成する工程と；
前記第１の不純物拡散層上にゲート絶縁膜を形成する工程と；
前記ゲート絶縁膜及び前記窒化膜上にゲート電極材料を形成する工程と；
前記窒化膜をマスクとして前記ゲート電極材料をエッチングし、第１のゲート電極を形成する工程と；
前記窒化膜を除去した後、前記第１のゲート電極、前記第１のフィールド絶縁膜及び前記第２のフィールド絶縁膜上に第２のゲート電極を形成する工程と；
前記第１の不純物拡散層の内側に前記第１の不純物拡散層とは逆の導電型の第２の不純物拡散層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の構造及びその製造方法に関する。特に、ＤＭＯＳ（Double Diffused MOS）ＦＥＴ(Field Effect Transistor) の構造及び製造方法に関する。
【背景技術】
【０００２】
ＤＭＯＳデバイスは、高電圧動作用デバイスのスイッチング素子等に多くに用いられている。従来のＮ型ＤＭＯＳ１０の一般的な構造を図１に示す。
【０００３】
図１において、Ｎ型半導体基板１１の表面にはゲート酸化膜８及びフィールド酸化膜１２が形成されている。ＤＭＯＳ構造の第１の特徴としては、ソース側にＰ型ボディ層１５とそのＰ型ボディ層１５の内側にソース電極として高濃度のＮ＋拡散層１９を有しているところである。このＰ型ボディ層１５は、ゲート電極３をマスクとして、例えばボロン等の不純物をイオン注入し、熱処理等によってゲート電極１３の下まで横方向へボロンを拡散させて形成する方法が一般的である。また、このＰ型ボディ層１５はＤＭＯＳのゲート電極１３に電圧が印加されると、ゲート電極１３付近のＰ型ボディ層１５が反転して、その結果、ソース電極（１９）からドレイン電極２０へ電流が流れる。つまり、このＰ型ボディ層１５は通常のＭＯＳＦＥＴで言うところのチャネルとして機能する。
【０００４】
ＤＭＯＳ構造の第２の特徴としては、ドレイン電極とゲート電極の耐圧確保のために、ドレイン電極側にゲート酸化膜８よりも厚いフィールド酸化膜１２を形成しているところである。また、このフィールド酸化膜１２は、素子間の分離にも用いられる。ゲート電極３の側面にはサイドウォール４が形成されている。フィールド絶縁膜１２を挟んでＮ型不純物拡散層（ソース電極）１９の逆側の半導体基板表面にはドレイン電極となるＮ＋拡散層２０が形成されている。また、Ｎ型不純物拡散層１９に隣接して、Ｎ＋型不純物拡散層２０と逆側にＰ＋拡散層１７が形成される。Ｎ型不純物拡散層（ソース電極）１９及びＮ＋不純物拡散層（ドレイン電極）２０の上部にはコンタクト２３，２２が各々形成されている。
【０００５】
図１に示すような従来構造１０による第１の課題としては、Ｐ型ボディ層１５を熱処理等による不純物拡散によって横方向へ形成しているため、ソース電極（１９）側のゲート端からドレイン電極（２０）側へ行くに従い、不純物濃度が指数関数的に減少し、その結果、ＤＭＯＳのパンチスルー耐圧が劣化することである。パンチスルー耐圧が劣化すると、オフリーク電流が劇的に増加して、ＤＭＯＳ性能が著しく劣化する。
【０００６】
Ｐ型ボディ層１５における不純物濃度の減少による問題を解決するためには、Ｐ型ボディ層１５の不純物濃度を増加させることが考えられる。しかし、Ｐ型ボディ層１５の不純物濃度の増加はＤＭＯＳの閾値電圧を高くし、ＤＭＯＳの駆動能力を劣化させる。
【０００７】
そこで、特許文献１（US Patent No.6268626）に開示される様な方法が考えられている。特許文献１では、ゲート電極をマスクとしてＰ型の不純物をイオン注入し、そのゲート電極に導電性のサイドウォールスペース膜を形成した後、Ｎ型のソース電極を形成している。この方法によれば、ゲート電極の下に高濃度のＰ型ボディ層を形成可能である。しかしながら、この方法では、ＤＭＯＳのチャネル長は導電性のサイドウォールスペース膜で決定されるため、チャネルの長さが制限されるという問題がある。また、導電性のサイドウォールの先端では、その膜厚が減少することから、特にチャネル長を長くしようとした場合、電極としての抵抗が増加して、ＤＭＯＳの性能を劣化させるという問題がある。
【０００８】
図１に示すような従来構造１０による第２の課題としては、ドレイン電極（２０）側に形成されたフィールド酸化膜１２の厚みがゲート酸化膜８よりも大きく、当該フィールド酸化膜１２のエッジが急激に先細っているため、ドレイン電極（２０）に電圧を印加した場合、フィールド酸化膜１２のエッジ付近で電界が集中して、ＤＭＯＳの耐圧が著しく劣化するということである。
【０００９】
【特許文献１】米国特許６，２６８，６２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は上記のような状況に鑑みてなされたものであり、フィールド酸化膜のエッジ付近で電界が集中するのを抑制可能な半導体装置及びその製造方法を提供することを目的とする。
【００１１】
本発明の他の目的は、チャネル長を制限することなく、またゲート電極の導電性を劣化させることなく、ゲート電極の下に高濃度のＰ型ボディ層を形成可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記のような課題を解決するために、本発明の第１の態様に係る半導体装置は、半導体基板と；前記半導体基板に第１の導電型のイオンを注入して形成される第１の不純物拡散層と；前記第１の不純物拡散層上に形成されたゲート絶縁膜と；前記ゲート絶縁膜に隣接して形成され、前記ゲート絶縁膜の厚さより大きい厚さを有する第１のフィールド絶縁膜と；前記第１のフィールド絶縁膜に隣接して形成され、当該第１のフィールド絶縁膜の厚さより大きい厚さを有する第２のフィールド絶縁膜と；前記ゲート絶縁膜、第１のフィールド絶縁膜及び前記第２のフィールド絶縁膜上に亘って形成されたゲート電極と；前記ゲート電極に覆われる前記第１の不純物拡散層に隣接して前記半導体基板に形成され、前記第１の導電型を有する第２の不純物拡散層とを備えたことを特徴とする。
【００１３】
本発明の第２の態様に係る半導体装置の製造方法は、半導体基板上に第２のフィールド絶縁膜を形成する工程と；前記半導体基板上の前記第２のフィールド絶縁膜を含む領域に、前記第２のフィールド絶縁膜よりも厚みの小さな第１のフィールド絶縁膜を形成する工程と；前記第１のフィールド絶縁膜をマスクとしたイオン注入技術により、前記半導体基板表面に第１の不純物拡散層を形成する工程と；前記第１のフィールド絶縁膜を所望の形状に成形する工程と；前記第１の不純物拡散層上にゲート絶縁膜を形成する工程と；前記ゲート絶縁膜、前記第１のフィールド絶縁膜及び前記第２のフィールド絶縁膜上にゲート電極を形成する工程と；前記第１の不純物拡散層の内側に前記第１の不純物拡散層とは逆の導電型の第３の不純物拡散層を形成する工程とを含むことを特徴とする。
【００１４】
本発明の第３の態様に係る半導体装置の製造方法は、半導体基板上に第２のフィールド絶縁膜を形成する工程と；前記半導体基板上の前記第２のフィールド絶縁膜を含む領域に、前記第２のフィールド絶縁膜よりも厚みの小さな第１のフィールド絶縁膜を形成する工程と；前記第１のフィールド絶縁膜上に窒化膜を形成する工程と；前記窒化膜をマスクとして前記第１のフィールド絶縁膜をエッチングすることで、前記第１のフィールド絶縁膜を退行させる工程と；前記窒化膜及び前記第１のフィールド絶縁膜をマスクとしたイオン注入により、前記半導体基板表面に第１の不純物拡散層を形成する工程と；前記第１の不純物拡散層上にゲート絶縁膜を形成する工程と；前記ゲート絶縁膜及び前記窒化膜上にゲート電極材料を形成する工程と；前記窒化膜をマスクとして前記ゲート電極材料をエッチングし、第１のゲート電極を形成する工程と；前記窒化膜を除去した後、前記第１のゲート電極、前記第１のフィールド絶縁膜及び前記第２のフィールド絶縁膜上に第２のゲート電極を形成する工程と；前記第１の不純物拡散層の内側に前記第１の不純物拡散層とは逆の導電型の第２の不純物拡散層を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、フィールド酸化膜の端部を薄くすることにより、フィールド酸化膜のエッジ付近で電界が集中することが抑制可能となる。また、フィールド絶縁膜をマスクとした不純物拡散層（ボディ層）の形成により、チャネル長を制限することなく、またゲート電極の導電性を劣化させることなく、ゲート電極下ボディ層の不純物濃度の横方向への低下を抑制することができる。
【発明を実施するための最良の形態】
【００１６】
図２は、本発明の概念（思想）を示す断面図である。図２において、本発明に係るＤＭＯＳ−ＦＥＴ５０は、Ｎ型半導体基板５１と；Ｎ型半導体基板５１にＰ型のイオンを注入して形成される第１の不純物拡散層６５と；第１の不純物拡散層６５上に形成されたゲート絶縁膜５８と；ゲート絶縁膜５８に隣接して形成され、ゲート絶縁膜５８の厚さより大きい厚さを有する第１のフィールド絶縁膜５２ｂと；第１のフィールド絶縁膜５２ｂに隣接して形成され、当該第１のフィールド絶縁膜５２ｂの厚さより大きい厚さを有する第２のフィールド絶縁膜５２ａと；ゲート絶縁膜５８、第１のフィールド絶縁膜５２ｂ及び第２のフィールド絶縁膜５２ａ上に亘って形成されたゲート電極５３と；ゲート電極５３に覆われる第１の不純物拡散層６５に隣接して半導体基板５１に形成されたＰ型の第２の不純物拡散層５５とを備えている。また、Ｐ型不純物拡散層５５の内側であってＰ型不純物層６５に隣接してＮ型不純物拡散層５６が、さらにＮ型不純物拡散層５６に隣接してＮ型不純物拡散層５９がそれぞれ形成されている。
【００１７】
図２において、ゲート電極５３の側面にはサイドウォール５４が形成されている。Ｐ型不純物拡散層５５の内側に、Ｎ型不純物拡散層５９に隣接して、更にＰ＋拡散層５７が形成されている。第２のフィールド絶縁膜５２ａを挟んでＮ型不純物拡散層（ソース電極）５９の逆側の半導体基板表面にはドレイン電極となるＮ＋不純物拡散層６０が形成されている。Ｎ型不純物拡散層（ソース電極）５９及びＮ＋不純物拡散層（ドレイン電極）６０の上部にはコンタクト６３，６２が各々形成されている。
【００１８】
［第１実施例］
図３（Ａ）〜（Ｃ）、図４（Ｄ），（Ｅ）、図５（Ｆ），（Ｇ）、図６（Ｈ），（Ｉ）及び図７（Ｊ）は、本発明の第１実施例に係る半導体装置の製造方法に適用される工程を示す断面図である。
【００１９】
工程（Ａ）
まず、通常の半導体製造方法により、Ｎ型半導体基板１０１上に、図３（Ａ）に示すように、膜厚50nm〜1000nmのフィールド酸化膜（第２のフィールド絶縁膜）１０２ａを形成する
【００２０】
工程（Ｂ）
次に、例えば、800℃〜1200℃の酸素雰囲気中での熱処理により、図３（Ｂ）に示すように、Ｎ型半導体基板１０１上に、ステップフィールド用酸化膜（第１のフィールド絶縁膜）１０２ｂとなる膜厚10nm〜500nmの酸化膜を形成する。ステップフィールド用酸化膜１０２ｂの膜厚は、例えば約110nmとすることが好ましい。
【００２１】
工程（Ｃ）
続いて、ホトリソグラフィー技術により、フィールド酸化膜１０２ａ、１０２ｂ上にレジスト１２０を形成する。その後、エッチング技術によりレジスト１２０をマスクとして、図３（Ｃ）に示すように、Ｐ型ボディ層１１５が形成される領域のステップフィールド用酸化膜１０２ｂを開口する。
【００２２】
工程（Ｄ）
次に、レジスト１２０及びステップフィールド用酸化膜１０２ｂをマスクとし、イオン注入技術により、例えばボロン（B＋）を加速電圧10KeV〜1MeVで半導体基板１０１の表面にイオン注入して、図４（Ｄ）に示すように、高濃度のＰ型ボディ層（不純物拡散層）１１５を形成する。
【００２３】
工程（Ｅ）
続いて、レジスト１２０をマスクとし、例えば0.1〜50％濃度のフッ化水素溶液にフッ化アンモニウム溶液を混合したバッファードフッ化水素溶液（BHF溶液）により、図４（Ｅ）に示すように、ステップフィールド用酸化膜１０２ｂを横方向へ10〜1000nmエッチングする。好ましくは、約5％濃度のフッ化水素溶液にフッ化アンモニウム溶液を混合したバッファードフッ化水素溶液（BHF溶液）を用いた約５分間のウェットエッチングにより、ステップフィールド用酸化膜１０２ｂを横方向（図の右方向）へ約０．３μｍ退行させる。
【００２４】
工程（Ｆ）
次に、レジスト１２０を除去し、その後、例えば700℃〜1200℃の酸素雰囲気中での熱処理により、図５（Ｆ）に示すように、膜厚1nm〜100nmのゲート酸化膜１０８を半導体基板１０１の表面に形成する。
【００２５】
工程（Ｇ）
続いて、半導体基板１０１の表面に、例えば膜厚100nm〜1000nmの不純物ドープされたポリシリコン（ゲート電極材料）を形成し、ホトリソグラフィーとエッチング技術により、図５（Ｇ）に示すように、ゲート電極１０３を形成する。ここで、ゲート電極１０３はフィールド酸化膜１０２ａ，１０２ｂの上部及び、ゲート酸化膜１０８を介してＰ型ボディー層１１５の上部に形成される。
【００２６】
工程（Ｈ）
次に、レジスト１２２をゲート電極１０３及びフィールド酸化膜１０２ａ，１０２ｂの上部に形成し、当該レジスト１２２及びゲート電極１０３をマスクとして、例えばボロン（B＋）を加速電圧10KeV〜1MeVでイオン注入して、図６（Ｈ）に示すように、半導体基板１０１の表面にＰ型ボディ層（不純物拡散層）１０５を形成する。
【００２７】
工程（Ｉ）
次に、レジスト１２２を除去した後、ゲート電極１０３をマスクとして、例えばリン（Ｐ＋）を加速電圧10KeV〜200KeVで半導体基板１０１の表面にイオン注入して、図６（Ｉ）に示すように、Ｎ型不純物拡散層１０６を形成する。続いて、ゲート電極１０３の側面に周知の方法によりサイドウォール１０４を形成した後、ボディー層１０５の上部にレジスト１２４を形成する。その後、レジスト１２４、ゲート電極１０３及びサイドウォール１０４をマスクとして、例えばリン（Ｐ＋）を加速電圧10KeV〜200KeVで半導体基板１０１の表面にイオン注入して、Ｐ濃度1×1019〜1×1022cm-3の高濃度のＮ＋不純物拡散層１０９及びＮ＋不純物拡散層１１０を半導体基板１０１の表面に形成する。
なお、Ｎ＋不純物拡散層１０９はソース電極として機能し、Ｎ＋不純物拡散層１１０はドレイン電極として機能する。
【００２８】
工程（Ｊ）
その後、Ｎ＋不純物拡散層１０９の上部及びＮ＋不純物拡散層１１０の上部に、コンタクト１１３及び１１２を各々形成し、図７（Ｊ）に示すように、ステップフィールド酸化膜１０２ｂとＰ型ボディ層１１５を有するＮ型ＤＭＯＳが完成する。ここで、ボディー層１１５とステップフィールド酸化膜１０２ｂとの距離Ｄは約０．２μｍ程度となる。
【００２９】
第１実施例の効果
以上述べたように、本実施例によれば、図４（Ｄ）に示すように、レジスト１２０及びステップフィールド用酸化膜１０２ｂをマスクとしたイオン注入によりＰ型ボディ層１１５を形成しているため、Ｐ型ボディ層１１５をステップフィールド用酸化膜１０２ｂに対してセルフアラインで形成できる。このため、ホトリソグラフィー工程でのステッパによる合わせ余裕が低減でき、素子寸法の縮小が可能となる。
【００３０】
また、ステップフィールド酸化膜１０２ｂ端とＰ型ボディ層１１５との距離を常に一定に保つことができるため、ＤＭＯＳの電気特性のバラツキが低減でき、回路設計がし易くなるという利点がある。さらに、膜厚の薄いステップフィールド酸化膜１０２ｂにより、電界集中によるＤＭＯＳの耐圧劣化を著しく改善できるという利点がある。
【００３１】
ステップフィールド用酸化膜２０２ｂを形成した後の酸化工程は、高電圧用のＭＯＳＦＥＴのゲート酸化膜を形成する工程を兼ねることも可能である。この場合、工程が簡略化し、製造コストが低減できるという利点がある。
【００３２】
一般的には、Ｐ型ボディ層は、ゲート電極をマスクとして不純物をイオン注入し、900℃〜1100℃の熱処理等によってゲート電極の下まで横方向へボロンを拡散させて形成する。一方、本実施例では、熱処理無しでゲート電極１０３の下までＰ型ボディ層１１５を形成可能であるため、ＤＭＯＳ製造工程における熱履歴を低減可能である。これにより、従来のロジック回路用として開発されたＭＯＳＦＥＴとＤＭＯＳを１チップで混載し易くなるという利点がある。
【００３３】
なお、本実施例においては、ステップフィールド酸化膜１０２ｂをマスクとしてＰ型ボディ層１１５を形成したが、電界集中抑制の効果だけを求める場合には、ステップフィールド酸化膜１０２ｂをマスクとしてＰ型ボディ層１１５の形成を省略し、ステップフィールド酸化膜１０２ｂのみを単体形成することも可能である。
【００３４】
［第２実施例］
図８（Ａ）〜（Ｃ）、図９（Ｄ），（Ｅ）、図１０（Ｆ），（Ｇ）、図１１（Ｈ），（Ｉ）、図１２（Ｊ），（Ｋ）、図１３（Ｌ）は、本発明の第２実施例に係る半導体装置の製造方法に適用される工程を示す断面図である。
【００３５】
工程（Ａ）
まず、図８（Ａ）に示すように、Ｎ型半導体基板２０１上に、通常の半導体製造方法により膜厚50nm〜1000nmのフィールド酸化膜（第２のフィールド絶縁膜）２０２ａを形成する。
【００３６】
工程（Ｂ）
次に、例えば800℃〜1200℃の酸素雰囲気中での熱処理により、図８（Ｂ）に示すように、Ｎ型半導体基板２０１上に膜厚10nm〜500nmのステップフィールド用酸化膜（第１のフィールド絶縁膜）２０２ｂを形成した後、ＣＶＤ法によりマスク窒化膜２３０をステップフィールド用酸化膜２０２ｂ及びフィールド酸化膜２０２ａ上に形成する。
【００３７】
工程（Ｃ）
続いて、ホトリソグラフィー技術により、マスク窒化膜２３０上にレジスト２２０を形成する。その後、エッチング技術によりレジスト２２０をマスクとして、図８（Ｃ）に示すように、Ｐ型ボディ層（不純物拡散層）２１５が形成される領域のマスク窒化膜２３０とステップフィールド用酸化膜２０２ｂを開口する。次に、例えば0.1〜50％濃度のフッ化水素溶液にフッ化アンモニウム溶液を混合したバッファードフッ化水素溶液（BHF溶液）により、マスク窒化膜２３０をマスクとしてステップフィールド用酸化膜２０２ｂを横方向へ10〜1000nmエッチングして、図８（Ｃ）に示すようなステップフィールド酸化膜２０２ｂを形成する。
【００３８】
工程（Ｄ）
続いて、ステップフィールド酸化膜２０２ｂをマスクとして、イオン注入技術により、例えばボロン（B＋）を加速電圧10KeV〜500KeVで半導体基板２０１表面にイオン注入して、図９（Ｄ）に示すように、高濃度のＰ型ボディ層（不純物拡散層）２１５を形成する。その後、例えば700℃〜1200℃の酸素雰囲気中での熱処理により、図９（Ｄ）に示すように、膜厚1nm〜100nmのゲート酸化膜２０８を半導体基板２０１表面に形成する。
【００３９】
工程（Ｅ）
次に、ゲート酸化膜２０８及びマスク窒化膜２３０上に、図９（Ｅ）に示すように、例えば膜厚50nm〜1000nmの不純物ドープされたゲート電極用ポリシリコン（２０３）を形成する。この時、ポリシリコンはゲート酸化膜２０８とマスク窒化膜２３０との間に入り込む。
【００４０】
工程（Ｆ）
次に、マスク窒化膜２３０をマスクとしたエッチングにより、図１０（Ｆ）に示すように、ゲート電極の一部２０３ａを形成する。
【００４１】
工程（Ｇ）
続いて、図１０（Ｇ）に示すように、マスク窒化膜２３０を熱燐酸等により除去する。
【００４２】
工程（Ｈ）
次に、図１１（Ｈ）に示すように、例えば膜厚50nm〜1000nmの不純物ドープされた第２のポリシリコンのゲート電極材料２０３ｂを、ゲート酸化膜２０８、第１のゲート電極２０３ａ及びフィールド酸化膜２０２ａ，２０２ｂ上に形成する。
【００４３】
工程（Ｉ）
続いて、図１１（Ｉ）に示すように、ホトリソグラフィー技術によりレジスト２３２を形成した後、レジスト２３２をマスクとしたエッチングにより、ゲート電極２０３ｂを最終形状に成形する。
【００４４】
工程（Ｊ）
次に、レジスト２３４及びゲート電極２０３ａ、２０３ｂをマスクとして、例えばボロン（B＋）を加速電圧10KeV〜500KeVでイオン注入して、図１２（Ｊ）に示すように、Ｐ型ボディ層（不純物拡散層）２０５を形成する。
【００４５】
工程（Ｋ）
続いて、ゲート電極２０３ａ，２０３ｂをマスクとして、例えばリン（P+）を加速電圧10KeV〜200KeVでイオン注入して、図１２（Ｋ）に示すように、Ｎ−不純物拡散層２０６を形成する。次に、ゲート電極２０３ａ，２０３ｂの側面にサイドウォール２０４を形成する。その後、レジスト３−１６及びゲート電極３−１３及びサイドウォール２０４をマスクとして、例えばリン（P+）を加速電圧10KeV〜200KeVでイオン注入して、図１２（Ｋ）に示すように、Ｐ濃度1×1019〜1×1022cm-3の高濃度のＮ＋不純物拡散層２０９及びＮ＋不純物拡散層２１６を形成する。なお、Ｎ＋不純物拡散層２０９はソース電極として機能し、Ｎ＋不純物拡散層２１６はドレイン電極として機能する。
【００４６】
工程（Ｌ）
その後、Ｎ＋不純物拡散層２０９及びＮ＋不純物拡散層２１６の上部に、図１３（Ｌ）に示すように、コンタクト２１３及び２１２を各々形成して、ステップフィールド酸化膜２０２ｂとＰ型ボディ層２１５を持つＮ型ＤＭＯＳが完成する。
【００４７】
第２実施例の効果
以上述べたように、本実施例によれば、マスク窒化膜２３０をマスクとしたエッチングによりゲート電極２０３を形成しているため、Ｐ型ボディ層２１５の形成に加えて、ゲート電極２０３をステップフィールド酸化膜２０２ｂに対してセルフアラインで形成できる。このため、実施例１に比べてホトリソグラフィー工程でのステッパによる合わせ余裕が低減でき、素子寸法が縮小可能である。なお、本実施例は第１の実施例の効果も合わせ持つ。
【００４８】
［第３実施例］
第１〜第２の実施例において、ステップフィールド用酸化膜（１０２ｂ，２０２ｂ）をエッチングする工程で、レジスト（１２０，２２０）をマスクとして、異方性のドライエッチングを行っている。このため、ステップフィールド用酸化膜１０２ｂ端は垂直に加工される（縁部が半導体基板の深さ方向に切り立っている）。続いて、ウェットエッチング技術によりレジスト１２０をマスクとしてステップフィールド用酸化膜を等方的にエッチングすると、図１４に示すように、端が垂直なステップフィールド酸化膜１０２ｂが形成される。
【００４９】
一方、レジスト３２０をマスクとして、全てウェットエッチング技術により等方的にステップフィールド用酸化膜３０２ｂをエッチングすると、図１５に示すように、端部が円弧状に窪んだステップフィールド酸化膜３０２ｂが形成される。また、図１６に示すように、端部が円弧状に窪んだステップフィールド酸化膜３０２ｂをマスクとして不純物をイオン注入することにより、端部が滑らかな（丸くなった）形状を持つＰ型ボディ層３１５が形成される。
【００５０】
［第４実施例］
本発明の第４実施例においては、図１７に示すように、レジスト４３０をマスクとして、ウェットエッチングにより等方的にステップフィールド用酸化膜４１２ｂをエッチングするとともに、例えばオゾンガスによるレジスト４３０のアッシングによる後退とを繰り返すことにより、端部が傾斜したステップフィールド酸化膜４１２ｂを形成する。また、上記の方法を組み合わせることにより、ステップフィールド酸化膜の形状のバリエーションはさらに増加する。また、図１８に示すように、端部が傾斜したステップフィールド酸化膜４１２ｂをマスクとして不純物をイオン注入することにより、傾斜した端部形状を持つＰ型ボディ層４１５が形成される。
【００５１】
第３及び第４実施例の効果
以上述べたように、第３及び第４実施例によれば、ステップフィールド酸化膜の端部の形状を調整することにより、Ｐ型ボディ層の端部形状を制御可能となる。その結果、フィールド酸化膜の端部付近で発生する電界集中を精密に抑制することが可能となる。
【００５２】
［第５実施例］
図１９（Ａ），（Ｂ）、図２０（Ｃ），（Ｄ）は、本発明の第５実施例に係る半導体装置の製造方法に適用される工程を示す断面図である。
【００５３】
工程（Ａ）
まず、Ｎ型半導体基板５０１上に、周知の半導体製造工程により、図１９（Ａ）に示すように、膜厚50nm〜1000nmのフィールド酸化膜５０２ａを形成する。次に、例えば800℃〜1200℃の酸素雰囲気中での熱処理により、Ｎ型半導体基板５０１上に、膜厚10nm〜500nmの酸化膜を形成し、ステップフィールド用酸化膜５０２ｂを形成する。続いて、例えば常圧ＣＶＤ法によりボロン及びリンが添加された膜厚5nm〜100nmのダミー酸化膜５３０を、フィールド酸化膜５０２ａ及びステップフィールド用酸化膜５０２ｂ上に形成する。
【００５４】
工程（Ｂ）
続いて、ホトリソグラフィー技術によりレジスト５２０をダミー酸化膜５３０上に形成した後、レジスト５２０をマスクとして、エッチングによりＰ型ボディ層（不純物拡散層）５１５が形成される領域のステップフィールド用酸化膜５０２ｂ及びダミー酸化膜５３０を開口する。その後、図１９（Ｂ）に示すように、レジスト５２０をマスクとして、高濃度のＰ型ボディ層５１５をイオン注入により形成する。
【００５５】
工程（Ｃ）
次に、図２０（Ｃ）に示すように、レジスト５２０をマスクとして、例えば0.1〜50％濃度のフッ化水素溶液にフッ化アンモニウム溶液を混合したバッファードフッ化水素溶液（BHF溶液）により、ダミー酸化膜５３０及びステップフィールド用酸化膜５０２ｂを横方向へ10〜1000nmエッチングする。これにより、ステップフィールド酸化膜５０２ｂの先端が傾斜した最終形状となる。この際、ステップフィールド用酸化膜５０２ｂに比べてダミー酸化膜５３０のエッチング速度が速いため、ダミー酸化膜５３０の方がステップフィールド用酸化膜５０２ｂよりも多くエッチングされる。その結果、ステップフィールド酸化膜５０２ｂの端部は傾斜した形状となる。
【００５６】
工程（Ｄ）
続いて、図２０（Ｄ）に示すように、レジスト５２０及びダミー酸化膜５３０を除去して、端が斜めなステップフィールド酸化膜５０２ｂが露出する。以後は、第１の実施例と同様な工程を行うことにより、端が斜めの形状であるステップフィールド酸化膜５０２ｂとＰ型ボディ層５１５を持つＮ型ＤＭＯＳが完成する。
【００５７】
第５実施例の効果
以上述べたように、本実施例によれば、エッチング速度の異なる２種の材料（ダミー酸化膜５３０，ステップフィールド酸化膜５０２ｂ）を積層させることにより、ステップフィールド酸化膜５０２ｂの端部を傾斜させることができる。このため、上述した第４実施例でのレジストのアッシングによる後退で斜めにする方法に比べ、マスクとしてのレジストがアッシングされて無くなることがなく、ステップフィールド用酸化膜をより多くエッチングすることが可能となる。また、斜めの傾斜はステップフィールド用酸化膜とダミー酸化膜のエッチング速度比により決定されるため、ステップフィールド用酸化膜５０２ｂの端部形状の制御が容易となる。
【００５８】
［第６実施例］
図２１及び図２２は、本発明の第６実施例に係る半導体装置６００を示す。本実施例は、上述した第５実施例のフィールド酸化膜の構造のみを変更したものであり、他の構造は同一であるため重複した説明は省略する。図２２は、図２０（Ｃ）に対応する工程を示すものである。
【００５９】
第５実施例においては、通常のフィールド酸化膜（５０２ａ）を形成した後にステップフィールド酸化膜（５０２ｂ）を更に形成した構造を採用している。これに対して、本実施例においては、一層のフィールド酸化膜６０２を有する構造となっている。このような構造とすることにより、フィールド酸化膜６０２による段差がなくなり、ホトリソグラフィー工程が実施し易く、より微細なＤＭＯＳが形成可能となる。
【００６０】
以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。
【図面の簡単な説明】
【００６１】
【図１】図１は、従来技術に係る半導体装置の構造を示す断面図である。
【図２】図２は、本発明の概念（思想）を示す断面図である。
【図３】図３（Ａ）〜（Ｃ）は、本発明の第１実施例に係る半導体装置の製造方法に適用される工程を示す断面図である。
【図４】図４（Ｄ），（Ｅ）は、本発明の第１実施例に係る半導体装置の製造方法に適用される工程を示す断面図である。
【図５】図５（Ｆ），（Ｇ）は、本発明の第１実施例に係る半導体装置の製造方法に適用される工程を示す断面図である。
【図６】図６（Ｈ），（Ｉ）は、本発明の第１実施例に係る半導体装置の製造方法に適用される工程を示す断面図である。
【図７】図７（Ｊ）は、本発明の第１実施例に係る半導体装置の製造方法に適用される工程を示す断面図である。
【図８】図８（Ａ）〜（Ｃ）は、本発明の第２実施例に係る半導体装置の製造方法に適用される工程を示す断面図である。
【図９】図９（Ｄ），（Ｅ）は、本発明の第２実施例に係る半導体装置の製造方法に適用される工程を示す断面図である。
【図１０】図１０（Ｆ），（Ｇ）は、本発明の第２実施例に係る半導体装置の製造方法に適用される工程を示す断面図である。
【図１１】図１１（Ｈ），（Ｉ）は、本発明の第２実施例に係る半導体装置の製造方法に適用される工程を示す断面図である。
【図１２】図１２（Ｊ），（Ｋ）は、本発明の第２実施例に係る半導体装置の製造方法に適用される工程を示す断面図である。
【図１３】図１３（Ｌ）は、本発明の第２実施例に係る半導体装置の製造方法に適用される工程を示す断面図である。
【図１４】図１４は、本発明の第１実施例の主要な工程を示す断面図である。
【図１５】図１５は、本発明の第３実施例に係る半導体装置の製造方法の要部の工程を示す断面図である。
【図１６】図１６は、本発明の第３実施例に係る半導体装置の製造方法の要部の工程を示す断面図である。
【図１７】図１７は、本発明の第４実施例に係る半導体装置の製造方法の要部の工程を示す断面図である。
【図１８】図１８は、本発明の第４実施例に係る半導体装置の製造方法の要部の工程を示す断面図である。
【図１９】図１９（Ａ），（Ｂ）は、本発明の第５実施例に係る半導体装置の製造方法に適用される工程を示す断面図である。
【図２０】図２０（Ｃ），（Ｄ）は、本発明の第５実施例に係る半導体装置の製造方法に適用される工程を示す断面図である。
【図２１】図２１は、本発明の第６実施例に係る半導体装置を示す断面図である。
【図２２】図２２は、本発明の第６実施例に係る半導体装置の製造工程の一部を示す断面図である。
【符号の説明】
【００６２】
５０：ＤＭＯＳ−ＦＥＴ
５１：Ｎ型半導体基板
５８：ゲート絶縁膜
５２ａ：第２のフィールド絶縁膜
５２ｂ：第１のフィールド絶縁膜
５３：ゲート電極
５５，６５：Ｐ型不純物拡散層
５６，５９：Ｎ型不純物拡散層
【図１】
0005354951.tif 000002
【図２】
0005354951.tif 000003
【図３】
0005354951.tif 000004
【図４】
0005354951.tif 000005
【図５】
0005354951.tif 000006
【図６】
0005354951.tif 000007
【図７】
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【図８】
0005354951.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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