(57)【特許請求の範囲】
【請求項１】
ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、
基板と、
前記基板上に形成された、キャリア走行層およびリセス部を有する半導体動作層と、
前記リセス部を含む前記半導体動作層上に形成された絶縁膜と、
前記リセス部における前記絶縁膜上に形成されたゲート電極と、
前記半導体動作層上に前記リセス部を挟んで形成され、前記半導体動作層に電気的に接続されたソース電極およびドレイン電極と、
を備え、前記リセス部は、前記半導体動作層の一部を少なくとも前記キャリア走行層に到る深さまで除去して形成され、前記半導体動作層に対して傾斜して立ち上がっている側壁部を有することを特徴とする電界効果トランジスタ。
【請求項２】
前記基板上に形成され、前記半導体動作層の下部に位置する下部半導体層を備え、
前記半導体動作層は、アンドープの前記キャリア走行層と該キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層とが順次積層して形成され、前記キャリア走行層および前記キャリア供給層の一部を前記下部半導体層に到る深さまで除去して形成した前記リセス部を有することを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記半導体動作層は、前記ソース電極および前記ドレイン電極の直下にコンタクト領域を有することを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項４】
前記コンタクト領域は、前記半導体動作層に不純物イオンを注入して形成されたものであることを特徴とする請求項３に記載の電界効果トランジスタ。
【請求項５】
前記半導体動作層は、ｎ型またはｐ型の導電型を有する前記キャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とが順次積層して形成され、前記キャリア走行層および前記コンタクト層の一部を前記キャリア走行層に到る深さまで除去して形成した前記リセス部を有することを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項６】
ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、
ｎ型またはｐ型の導電型を有する基板上に形成された、前記基板と同一の導電型を有し該基板よりもキャリア濃度が小さい下部半導体層と、
前記下部半導体層上の一部の領域に、前記下部半導体層とは反対の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とが順次積層して形成され、前記キャリア走行層および前記コンタクト層の一部を前記下部半導体層に至る深さまで除去して前記下部半導体層の表面から傾斜して立ち上がるように形成した側壁を有する半導体動作層と、
前記半導体動作層上に、前記キャリア走行層および前記コンタクト層の両方に接続するように形成したソース電極と、
前記基板の裏面に形成されたドレイン電極と、
前記半導体動作層の表面と前記側壁と前記下部半導体層の表面とにわたって形成されたゲート絶縁膜と、
前記側壁上を覆うように前記ゲート絶縁膜上に形成されたゲート電極と、
を備えたことを特徴とする電界効果トランジスタ。
【請求項７】
前記半導体動作層の側壁の立ち上がりの角度は、３０°以上７５°以下であることを特徴とする請求項１〜６のいずれか１つに記載の電界効果トランジスタ。
【請求項８】
前記半導体動作層の側壁の立ち上がりの角度は、６５°以下であることを特徴とする請求項７に記載の電界効果トランジスタ。
【請求項９】
ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、
基板上に下部半導体層を形成し、前記下部半導体層上に、アンドープのキャリア走行層と該キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層とを順次積層して半導体動作層を形成する半導体動作層形成工程と、
前記半導体動作層上に、開口部を有するマスク層を形成し、前記開口部における前記マスク層の側壁をエッチングしながら該開口部内に露出した前記半導体動作層を前記下部半導体層に至る深さまでエッチングしてリセス部を形成するリセス部形成工程と、
前記半導体動作層上に前記リセス部を挟んでソース電極およびドレイン電極を形成するソース／ドレイン電極形成工程と、
前記半導体動作層上と前記リセス部内における表面とにわたってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記リセス部において前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
【請求項１０】
ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、
基板上に、ｎ型またはｐ型の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とを順次積層して半導体動作層を形成する半導体動作層形成工程と、
前記半導体動作層上に、開口部を有するマスク層を形成し、前記開口部における前記マスク層の側壁をエッチングしながら該開口部内に露出した前記半導体動作層を前記キャリア走行層に至る深さまでエッチングしてリセス部を形成するリセス部形成工程と、
前記半導体動作層上に前記リセス部を挟んでソース電極およびドレイン電極を形成するソース／ドレイン電極形成工程と、
前記半導体動作層上と前記リセス部内における表面とにわたってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記リセス部において前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
【請求項１１】
ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、
ｎ型またはｐ型の導電型を有する基板上に、前記基板と同一の導電型を有し該基板よりもキャリア濃度が小さい下部半導体層を形成する下部半導体層形成工程と、
前記下部半導体層上に、前記下部半導体層とは反対の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とを順次積層する半導体動作層形成工程と、
前記半導体動作層上の一部領域にマスク層を形成し、前記マスク層の側壁をエッチングしながら前記一部領域以外の半導体動作層を前記下部半導体層に到る深さまでエッチングするエッチング工程と、
前記半導体動作層上に、前記キャリア走行層および前記コンタクト層の両方に接続するようにソース電極を形成するソース電極形成工程と、
前記基板の裏面にドレイン電極を形成するドレイン電極形成工程と、
前記半導体動作層の表面と前記側壁と前記下部半導体層の表面とにわたってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記側壁上を覆うように前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーエレクトロニクス用デバイスや高周波増幅デバイスとして用いられる窒化物系化合物からなる電界効果トランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
ＩＩＩ−Ｖ族窒化物系化合物に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温、大パワー、あるいは高周波用半導体デバイスの材料として非常に魅力的である。また、たとえばＡｌＧａＮ／ＧａＮヘテロ構造を有する電界効果トランジスタ（ＦＥＴ）は、ピエゾ効果によって、界面に２次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有しており、多くの注目を集めている。また、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ接合ＦＥＴ（ＨＦＥＴ）は、低いオン抵抗、および速いスイッチング速度を持ち、高温動作が可能である。これらの特徴は、パワースイッチング応用に非常に好適である。
【０００３】
通常のＡｌＧａＮ／ＧａＮ  ＨＦＥＴは、ゲートにバイアスが印加されていないときに電流が流れ、ゲートに負電位を印加することによって電流が遮断されるノーマリオン型デバイスである。一方、パワースイッチング応用においては、デバイスが壊れたときの安全性確保のために、ゲートにバイアスが印加されていないときには電流が流れず、ゲートに正電位を印加することによって電流が流れるノーマリオフ型デバイスが好ましい。
【０００４】
ノーマリオフ型デバイスを実現するためには、ＭＯＳ構造を採用する必要がある。たとえば、特許文献１には、ＡｌＧａＮ等からなるキャリア供給層をゲート部分においてエッチオフし、キャリア走行層のエッチング表面上に絶縁層を形成してＭＯＳ構造とした電界効果トランジスタ（ＭＯＳＦＥＴ）が開示されている。
【０００５】
【特許文献１】国際公開第２００３／０７１６０７号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示される電界効果トランジスタは、エッチオフしたキャリア供給層の側壁がキャリア走行層のエッチング表面に対してほぼ垂直に形成される。その結果、ゲート−ドレイン間において、キャリア供給層の側壁とキャリア走行層のエッチング表面が形成する直角の角部に電界が集中するため、耐圧性が低下するという問題がある。
【０００７】
本発明は、上記に鑑みてなされたものであって、耐圧性が高い電界効果トランジスタおよび電界効果トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本発明に係る電界効果トランジスタは、ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、基板と、前記基板上に形成された、リセス部を有する半導体動作層と、前記リセス部を含む前記半導体動作層上に形成された絶縁膜と、前記リセス部における前記絶縁膜上に形成されたゲート電極と、前記半導体動作層上に前記リセス部を挟んで形成され、前記半導体動作層に電気的に接続されたソース電極およびドレイン電極と、を備え、前記リセス部が前記半導体動作層に対して傾斜して立ち上がっている側壁部を有することを特徴とする。
【０００９】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記半導体動作層は、アンドープのキャリア走行層と該キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層とが順次積層して形成され、前記キャリア走行層および前記キャリア供給層の一部を前記下部半導体層に到る深さまで除去して形成したリセス部を有することを特徴とする。
【００１０】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記半導体動作層は、前記ソース電極および前記ドレイン電極の直下にコンタクト領域を有することを特徴とする。
【００１１】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記コンタクト領域は、前記半導体動作層に不純物イオンを注入して形成されたものであることを特徴とする。
【００１２】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記半導体動作層は、ｎ型またはｐ型の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とが順次積層して形成され、前記キャリア走行層および前記コンタクト層の一部を前記キャリア走行層に到る深さまで除去して形成したリセス部を有することを特徴とする。
【００１３】
また、本発明に係る電界効果トランジスタは、ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、ｎ型またはｐ型の導電型を有する基板上に形成された、前記基板と同一の導電型を有し該基板よりもキャリア濃度が小さい下部半導体層と、前記下部半導体層上の一部の領域に、前記下部半導体層とは反対の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とが順次積層して形成され、前記下部半導体層の表面から傾斜して立ち上がる側壁を有する半導体動作層と、前記半導体動作層上に、前記キャリア走行層および前記コンタクト層の両方に接続するように形成したソース電極と、前記基板の裏面に形成されたドレイン電極と、前記半導体動作層の表面と前記側壁と前記下部半導体層の表面とにわたって形成されたゲート絶縁膜と、前記側壁上を覆うように前記ゲート絶縁膜上に形成されたゲート電極と、を備えたことを特徴とする。
【００１４】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記半導体動作層の側壁の立ち上がりの角度は、３０°以上７５°以下であることを特徴とする。
【００１５】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記半導体動作層の側壁の立ち上がりの角度は、６５°以下であることを特徴とする。
【００１６】
また、本発明に係る電界効果トランジスタの製造方法は、ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、基板上に半導体動作層を形成する半導体動作層形成工程と、前記半導体動作層上に、開口部を有するマスク層を形成し、前記開口部における前記マスク層の側壁をエッチングしながら該開口部内に露出した前記半導体動作層を所定の深さまでエッチングしてリセス部を形成するリセス部形成工程と、前記半導体動作層上に前記リセス部を挟んでソース電極およびドレイン電極を形成するソース／ドレイン電極形成工程と、前記半導体動作層上と前記リセス部内における表面とにわたってゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記リセス部において前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、を含むことを特徴とする。
【００１７】
また、本発明に係る電界効果トランジスタの製造方法は、上記の発明において、前記半導体動作層形成工程において、アンドープのキャリア走行層と該キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層とを順次積層することを特徴とする。
【００１８】
また、本発明に係る電界効果トランジスタの製造方法は、上記の発明において、前記半導体動作層形成工程において、ｎ型またはｐ型の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とを順次積層することを特徴とする。
【００１９】
また、本発明に係る電界効果トランジスタの製造方法は、ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、ｎ型またはｐ型の導電型を有する基板上に、前記基板と同一の導電型を有し該基板よりもキャリア濃度が小さい下部半導体層を形成する下部半導体層形成工程と、前記下部半導体層上に、前記下部半導体層とは反対の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とを順次積層する半導体動作層形成工程と、前記半導体動作層上の一部領域にマスク層を形成し、前記マスク層の側壁をエッチングしながら前記一部領域以外の半導体動作層を前記下部半導体層に到る深さまでエッチングするエッチング工程と、前記半導体動作層上に、前記キャリア走行層および前記コンタクト層の両方に接続するようにソース電極を形成するソース電極形成工程と、前記基板の裏面にドレイン電極を形成するドレイン電極形成工程と、前記半導体動作層の表面と前記側壁と前記下部半導体層の表面とにわたってゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記側壁上を覆うように前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、を含むことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、ゲート−ドレイン間における局所的な電界集中が緩和されるので、耐圧性が高い電界効果トランジスタを実現できるという効果を奏する。
【発明を実施するための最良の形態】
【００２１】
以下に、図面を参照して本発明に係る電界効果トランジスタおよび電界効果トランジスタの製造方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００２２】
（実施の形態１）
図１は、本発明の実施の形態１に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ１００は、サファイア、ＳｉＣ、Ｓｉなどからなる基板１０１上に、ＡｌＮ層１０２と、ＧａＮ層とＡｌＮ層とを交互に積層して形成したバッファ層１０３と、ｐ−ＧａＮからなる下部半導体層１０４とが形成されている。さらに、下部半導体層１０４上には、半導体動作層１０５が形成されている。半導体動作層１０５は、アンドープＧａＮからなるキャリア走行層１０５ａと、キャリア走行層１０５ａとはバンドギャップエネルギーが異なるｎ−ＡｌＧａＮからなるキャリア供給層１０５ｂとを順次積層し、キャリア走行層１０５ａおよびキャリア供給層１０５ｂの一部を下部半導体層１０４に到る深さまで除去してリセス部１０５ｃを形成したものである。さらに、半導体動作層１０５上には、リセス部１０５ｃを挟んでソース電極１０６およびドレイン電極１０７が形成されている。さらに、半導体動作層１０５上とリセス部１０５ｃ内における下部半導体層１０４の表面１０４ａとにわたってＳｉＯ２などからなるゲート絶縁膜１０８が形成され、さらにリセス部１０５ｃにおいてゲート絶縁膜１０８上にはゲート電極１０９が形成されている。
【００２３】
このＭＯＳＦＥＴ１００は、ノーマリオフ型として動作するとともに、キャリア走行層１０５ａのキャリア供給層１０５ｂとの界面に発生した２次元電子ガスによって、低いオン抵抗と、高速のスイッチング動作とを実現できる。
【００２４】
また、このＭＯＳＦＥＴ１００においては、リセス部１０５ｃのドレイン電極１０７側の側壁１０５ｄが、下部半導体層１０４の表面１０４ａから角度θ１だけ傾斜して立ち上がっているので、従来のように側壁が下部半導体層の表面から垂直に立ち上がる場合とは異なり、ゲート−ドレイン間の電界の局所的集中が緩和される。その結果、ＭＯＳＦＥＴ１００は、耐圧性が高いＭＯＳＦＥＴとなる。
【００２５】
さらに、このＭＯＳＦＥＴ１００においては、側壁１０５ｄが傾斜しているので、キャリア供給層１０５ｂの厚さがドレイン電極１０７側から徐々に薄くなっている。したがって、キャリア走行層１０５ａに発生する２次元電子ガスの密度も、キャリア供給層１０５ｂの厚さの減少に対応して徐々に小さくなる。その結果、ゲート電極１０９の直下において電界集中を緩和するＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ）領域が形成され、耐圧がさらに向上する。
【００２６】
なお、角度θ１は、９０°未満であれば電界の局所的集中を緩和できるが、７５°以下であればオン抵抗が低くなるので好ましく、６５°以下であれば局所的集中をさらに十分に緩和できるので好ましい。また、角度θ１が３０°以上であれば、オン抵抗が低いことに加え、ソース−ドレイン間距離が長くなりすぎず、素子の小型化、低コスト化の点で好ましい。
【００２７】
また、このＭＯＳＦＥＴ１００においては、リセス部１０５ｃのソース電極１０６側の側壁１０５ｅも、下部半導体層１０４の表面１０４ａから角度θ２だけ傾斜して立ち上がっており、角度θ２の値は角度θ１の値と同じである。しかし、側壁１０５ｅについては、角度θ２の値が角度θ１の値と異なってもよいし、表面１０４ａから垂直に立ち上がっていてもよい。
【００２８】
つぎに、このＭＯＳＦＥＴ１００の製造方法について説明する。図２〜７は、ＭＯＳＦＥＴ１００の製造方法の一例を説明する説明図である。なお、以下では、有機金属気相成長（ＭＯＣＶＤ）法を用いた場合について説明するが、特に限定はされない。
【００２９】
はじめに、図２に示すように、（１１１）面を主表面とするＳｉからなる基板１０１をＭＯＣＶＤ装置にセットし、濃度１００％の水素ガスをキャリアガスとして用い、トリメチルガリウム（ＴＭＧａ）とトリメチルアルミニウム（ＴＭＡｌ）とＮＨ３とを、それぞれ５８μｍｏｌ／ｍｉｎ、１００μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１０５０℃で、基板１０１上に、ＡｌＮ層１０２、バッファ層１０３、ｐ−ＧａＮからなる下部半導体層１０４を順次エピタキシャル成長させる。なお、下部半導体層１０４に対するｐ型のドーピング源としてビスシクロペンタディエニルマグネシウム（Ｃｐ２Ｍｇ）を用い、Ｍｇの濃度が１×１０１７ｃｍ−３程度になるようにＣｐ２Ｍｇの流量を調整する。つぎに、ＴＭＧａとＮＨ３とを、それぞれ１９μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１０５０℃で、下部半導体層１０４上にアンドープＧａＮからなるキャリア走行層１０５ａをエピタキシャル成長させ、さらに、ＴＭＡｌとＴＭＧａとＮＨ３とを、それぞれ１２５μｍｏｌ／ｍｉｎ、１９μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、キャリア走行層１０５ａ上にＡｌ組成が２５％のｎ−ＡｌＧａＮからなるキャリア供給層１０５ｂをエピタキシャル成長させ、半導体動作層１０５を形成する。なお、キャリア供給層１０５ｂに対するｎ型のドーピング源としてＳｉＨ４を用いる。
【００３０】
なお、上記において、バッファ層１０３は、厚さ２００ｎｍ／２０ｎｍのＧａＮ／ＡｌＮ複合層を８層だけ積層したものとする。また、ＡｌＮ層１０２、下部半導体層１０４、キャリア走行層１０５ａ、キャリア供給層１０５ｂの厚さは、それぞれ１００ｎｍ、５００ｎｍ、１００ｎｍ、２０ｎｍとする。
【００３１】
つぎに、図３に示すように、プラズマ化学気相成長（ＰＣＶＤ）法を用いて、キャリア供給層１０５ｂ上に、アモルファスシリコン（ａ−Ｓｉ）からなるマスク層１１０を厚さ５００ｎｍで形成し、フォトリソグラフィとＣＦ４ガスを用いてパターニングを行い、開口部１１０ａを形成する。
【００３２】
つぎに、マスク層１１０をマスクとして、エッチングガスであるＣｌ２ガスを用いてキャリア走行層１０５ａおよびキャリア供給層１０５ｂの一部をエッチング除去してリセス部１０５ｃを形成する。ここで、図４に示すように、Ｃｌ２ガスは、開口部１１０ａ内に露出したキャリア供給層１０５ｂの表面とともに、開口部１１０ａの側壁１１０ｂもエッチングするので、側壁１１０ｂは徐々に後退する。
【００３３】
側壁１１０ｂが後退するにつれて、キャリア供給層１０５ｂの表面が新たに露出して行くが、キャリア供給層１０５ｂの新たに露出した表面は、早く露出した部分ほど長い時間エッチングされるためエッチング深さが深くなり、遅く露出した部分ほどエッチング深さが浅くなる。側壁１１０ｂの後退は連続的に進行するため、キャリア供給層１０５ｂ、キャリア走行層１０５ａのエッチング深さも連続して変化し、新たに露出した表面がエッチングされたエッチング面は傾斜したものになる。一方、開口部１１０ａにおいて当初より露出していたキャリア供給層１０５ｂの表面の部分は、ほぼ均一な深さでエッチングされる。このエッチングを下部半導体層１０４に到る深さ約１２０ｎｍまで行なうと、図５に示すように、平坦な下部半導体層１０４の表面１０４ａを底面とし、この表面１０４ａから側壁１０５ｄ、１０５ｅが角度θ１、θ２で傾斜して立ち上がっている形状のリセス部１０５ｃが形成される。
【００３４】
ここで、側壁１０５ｄ、１０５ｅの表面１０４ａに対する立ち上がりの角度θ１、θ２の値は、半導体動作層１０５とマスク層１１０とのエッチングレートの比によって決定される。上記のように、半導体動作層１０５がＧａＮ系の材料であり、エッチングガスがＣｌ２ガスであり、マスク層１１０がａ−Ｓｉからなる場合は、角度θ１、θ２の値は約６５°となる。また、マスク層１１０をノボラック系のポジ型レジスト樹脂とした場合は、角度θ１、θ２の値は約４３°となる。また、マスク層のエッチングレートをａｎｍ／ｍｉｎ、半導体動作層のエッチングレートをｂｎｍ／ｍｉｎとした場合、立ち上がりの角度θは、θ＝ｔａｎ−１（ｂ／ａ）程度となる。
【００３５】
なお、マスク層１１０は、開口部１１０ａの側壁１１０ｂだけでなく、表面からもエッチングされる。したがって、マスク層１１０の厚さは、エッチングを下部半導体層１０４が露出するまで行なった場合に、開口部１１０ａ以外の位置のキャリア供給層１０５ｂが露出してしまわないように、十分に厚くする。
【００３６】
つぎに、図６に示すように、マスク層１１０を除去し、ＳｉＨ４とＮ２Ｏを原料ガスとしたＰＣＶＤ法を用いて、半導体動作層１０５上とリセス部１０５ｃ内における下部半導体層１０４の表面１０４ａとにわたってＳｉＯ２からなる厚さ６０ｎｍのゲート絶縁膜１０８を形成する。なお、側壁１０５ｄ、１０５ｅが傾斜しているので、側壁が垂直に立ち上がる場合と比較して、ゲート絶縁膜１０８がいっそう均一な厚さに形成される。
【００３７】
つぎに、図７に示すように、ゲート絶縁膜１０８の一部をフッ酸で除去し、リフトオフ法を用いて半導体動作層１０５上にソース電極１０６、ドレイン電極１０７を形成する。なお、ソース電極１０６、ドレイン電極１０７は、いずれも厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造とする。また、金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。そして、ソース電極１０６、ドレイン電極１０７を形成後、６００℃、１０分のアニールを行なう。
【００３８】
つぎに、リフトオフ法を用いて、リセス部１０５ｃにＴｉ／Ａｌ／Ｔｉ構造のゲート電極１０９を形成し、図１に示すＭＯＳＦＥＴ１００が完成する。
【００３９】
以上説明したように、本実施の形態１に係るＭＯＳＦＥＴ１００は、耐圧性が高いＭＯＳＦＥＴとなる。
【００４０】
（実施例１、比較例１）
本発明の実施例１−１、１−２、比較例１として、図１に示すＭＯＳＦＥＴ１００と同様の構造のＭＯＳＦＥＴを製造した。なお、実施例１−１のＭＯＳＦＥＴは、上述した製造方法にしたがい製造した。また、実施例１−２のＭＯＳＦＥＴは、ほとんど上述した製造方法に従って製造したが、ノボラック系のポジ型レジスト樹脂（東京応化製ＴＳＭ８９００）からなるマスク層を形成してパターニングを行なった点が異なる。また、比較例１のＭＯＳＦＥＴは、ほとんど上述した製造方法に従って製造したが、ＰＣＶＤ法を用いてＳｉＯ２からなるマスク層を厚さ３００ｎｍで形成し、フォトリソグラフィとＣＨＦ３ガスを用いてパターニングを行なった点が異なる。なお、実施例１−１、１−２、比較例１の各ＭＯＳＦＥＴは、ゲート−ドレイン電極間の距離を２４μｍとし、ＭＯＳＦＥＴの基板からキャリア供給層までの厚さに対して十分に大きくした。そして、実施例１−１、１−２、比較例１の各ＭＯＳＦＥＴのオン抵抗と耐圧を測定し、さらに、各ＭＯＳＦＥＴの断面を観察し、リセス部における半導体動作層のドレイン電極側の側壁の立ち上がりの角度を測定した。
【００４１】
図８は、実施例１−１、１−２、比較例１の各ＭＯＳＦＥＴの立ち上がりの角度、オン抵抗、および耐圧を示す図である。図８に示すように、比較例１の場合、マスク層であるＳｉＯ２はＣｌ２ガスによってはほとんどエッチングされないので、立ち上がりの角度が９０°であって傾斜していないが、オン抵抗は２５ｍΩｃｍ２と高く、耐圧は３００Ｖと低かった。一方、実施例１−１、１−２の場合、立ち上がりの角度がそれぞれ６５°、４３°と傾斜していたが、オン抵抗はそれぞれ１２ｍΩｃｍ２、１７ｍΩｃｍ２と低かった。また、耐圧はそれぞれ６５０Ｖ、７００Ｖと高く、基板からバッファ層を介してキャリア供給層までの積層構造および厚さから見積もられる耐圧である７００Ｖとほぼ同程度の値であった。すなわち、実施例１−１、１−２のＭＯＳＦＥＴにおいては、ゲート−ドレイン間において局所的な電界集中が発生していないことが確認された。
【００４２】
（実施の形態２）
つぎに、本発明の実施の形態２に係るＭＯＳＦＥＴについて説明する。本実施の形態２に係るＭＯＳＦＥＴは、図１に示すＭＯＳＦＥＴ１００と同様の構造を有するが、半導体動作層が、ソース電極およびドレイン電極の直下にコンタクト領域を有する点が異なる。
【００４３】
図９は、本発明の実施の形態２に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ２００は、ＭＯＳＦＥＴ１００と同様に、基板２０１上に、ＡｌＮ層２０２と、ＧａＮ層とＡｌＮ層とを交互に積層して形成したバッファ層２０３と、ｐ−ＧａＮからなる下部半導体層２０４とが形成されている。さらに、下部半導体層２０４上には、半導体動作層２０５が形成されている。半導体動作層２０５は、アンドープＧａＮからなるキャリア走行層２０５ａと、ｎ−ＡｌＧａＮからなるキャリア供給層２０５ｂとを順次積層し、キャリア走行層２０５ａおよびキャリア供給層２０５ｂの一部を下部半導体層２０４に到る深さまで除去してリセス部２０５ｃを形成したものである。さらに、半導体動作層２０５上には、リセス部２０５ｃを挟んでソース電極２０６およびドレイン電極２０７が形成されている。さらに、半導体動作層２０５上とリセス部２０５ｃ内における下部半導体層２０４の表面２０４ａとにわたってゲート絶縁膜２０８が形成され、さらにリセス部２０５ｃにおいてゲート絶縁膜２０８上にはゲート電極２０９が形成されている。
【００４４】
また、このＭＯＳＦＥＴ２００においては、リセス部２０５ｃのドレイン電極２０７側の側壁２０５ｄおよびソース電極２０６側の側壁２０５ｅが、下部半導体層２０４の表面２０４ａからそれぞれ角度θ３、θ４だけ傾斜して立ち上がっている。その結果、ＭＯＳＦＥＴ１００と同様に、ゲート−ドレイン間の電界の局所的集中が緩和され、耐圧性が高いＭＯＳＦＥＴとなる。なお、角度θ３、θ４の好ましい角度としては、実施の形態１に係るＭＯＳＦＥＴ１００における角度θ１、θ２のそれぞれと同様である。
【００４５】
さらに、このＭＯＳＦＥＴ２００は、ソース電極２０６およびドレイン電極２０７のそれぞれの直下に、導電型がｎ＋型のコンタクト領域２１１、２１２を有しており、ソース電極２０６およびドレイン電極２０７のコンタクト抵抗が低くなっている。なお、このコンタクト領域２１１、２１２は、半導体動作層２０５から下部半導体層２０４にいたる深さまで形成されているが、形成深さは適宜設定できる。
【００４６】
つぎに、このＭＯＳＦＥＴ２００の製造方法について説明する。図１０〜１２は、ＭＯＳＦＥＴ２００の製造方法の一例を説明する説明図である。
【００４７】
はじめに、上述したＭＯＳＦＥＴ１００の製造方法と同様にして、基板２０１上に、ＡｌＮ層２０２と、バッファ層２０３と、下部半導体層２０４と、半導体動作層２０５とを形成する。
【００４８】
つぎに、ＰＣＶＤ法を用いて、半導体動作層２０５上に、厚さ２μｍのＳｉＯ２層２１３を形成し、フォトリソグラフィとフッ酸とを用いて、ＳｉＯ２層２１３の一部を除去する。つぎに、図１０に示すように、ｎ型不純物であるＳｉイオンのイオン注入を行なう。すると、ＳｉＯ２層２１３を除去した領域にＳｉイオンが打ち込まれ、打ち込み領域２１４、２１５が形成される。つぎに、ＳｉＯ２層２１３をフッ酸で除去した後、半導体動作層２０５上に、活性化アニール用の保護膜としてのＳｉＯ２膜を厚さ５００ｎｍで成膜する。そして、打ち込んだＳｉイオンを活性化させるために、窒素ガスを流しながら、１１５０℃、４分の活性化アニールを行なう。その結果、打ち込み領域２１４、２１５はそれぞれコンタクト領域２１１、２１２となる。
【００４９】
つぎに、図１１に示すように、ＰＣＶＤ法を用いて、キャリア供給層２０５ｂ上に、ａ−Ｓｉからなるマスク層２１０を厚さ５００ｎｍで形成し、フォトリソグラフィとＣＦ４ガスを用いてパターニングを行い、開口部２１０ａを形成する。
【００５０】
つぎに、マスク層２１０をマスクとして、Ｃｌ２ガスを用いてキャリア走行層２０５ａおよびキャリア供給層２０５ｂの一部を下部半導体層２０４に到る深さまでエッチング除去してリセス部２０５ｃを形成する。このとき、実施の形態１と同様に、マスク層２１０の側壁もエッチングされる。その結果、図１２に示すように、リセス部２０５ｃは、平坦な下部半導体層２０４の表面２０４ａを底面とし、この表面２０４ａから側壁２０５ｄ、２０５ｅが角度θ３、θ４で傾斜して立ち上がっている形状となる。
【００５１】
つぎに、上述したＭＯＳＦＥＴ１００の製造方法と同様にして、ゲート絶縁膜２０８、ソース電極２０６、ドレイン電極２０７、ゲート電極２０９を順次形成し、図９に示すＭＯＳＦＥＴ２００が完成する。
【００５２】
以上説明したように、本実施の形態２に係るＭＯＳＦＥＴ２００は、耐圧性が高く、さらにソースおよびドレイン電極のコンタクト抵抗が低いＭＯＳＦＥＴとなる。
【００５３】
なお、上述した製造方法では、イオン注入法を用いてコンタクト領域を形成したが、たとえば拡散法を用いてコンタクト領域を形成してもよい。また、ｎ型不純物はＳｉに限られず、Ｇｅ、Ｓｎでもよい。
【００５４】
（実施例２、比較例２）
本発明の実施例２−１、２−２、比較例２として、図９に示すＭＯＳＦＥＴ２００と同様の構造のＭＯＳＦＥＴを製造した。なお、実施例２−１のＭＯＳＦＥＴは、上述した製造方法にしたがい製造した。また、実施例２−２のＭＯＳＦＥＴは、ほとんど上述した製造方法にしたがって製造したが、実施例１−２と同様のポジ型レジスト樹脂からなるマスク層を形成してパターニングを行なった点が異なる。また、比較例２のＭＯＳＦＥＴは、ほとんど上述した製造方法にしたがって製造したが、比較例１と同様のＳｉＯ２からなるマスク層を形成してパターニングを行なった点が異なる。なお、実施例２−１、２−２、比較例２の各ＭＯＳＦＥＴは、ゲート−ドレイン電極間の距離を２４μｍとし、ＭＯＳＦＥＴの基板からキャリア供給層までの厚さに対して十分に大きくした。そして、実施例２−１、２−２、比較例２の各ＭＯＳＦＥＴのオン抵抗と耐圧を測定し、さらに、リセス部における半導体動作層のドレイン電極側の側壁の立ち上がりの角度を測定した。
【００５５】
図１３は、実施例２−１、２−２、比較例２の各ＭＯＳＦＥＴの立ち上がりの角度、オン抵抗、および耐圧を示す図である。図１３に示すように、比較例２の場合、オン抵抗は２４ｍΩｃｍ２と高く、耐圧は２９５Ｖと低かった。一方、実施例２−１、２−２の場合、オン抵抗はそれぞれ１２ｍΩｃｍ２、１８ｍΩｃｍ２と低かった。また、耐圧はそれぞれ６３８Ｖ、６９４Ｖと高かった。すなわち、実施例２−１、２−２のＭＯＳＦＥＴにおいては、ゲート−ドレイン間において局所的な電界集中が発生していないことが確認された。
【００５６】
（実施の形態３）
つぎに、本発明の実施の形態３に係るＭＯＳＦＥＴについて説明する。本実施の形態３に係るＭＯＳＦＥＴは、縦型構造を有するＭＯＳＦＥＴである。
【００５７】
図１４は、本発明の実施の形態３に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ３００は、ｎ−ＧａＮからなる基板３０１上に、下部半導体層としての、キャリア濃度が低いｎ−−ＧａＮからなるドリフト層３０４が形成されている。さらに、ドリフト層３０４上の一部の領域には、半導体動作層３０５が形成されている。この傾斜形成層３０５は、ｐ−ＧａＮからなるキャリア走行層３０５ａと、ｎ＋−ＧａＮからなるコンタクト層３０５ｂとを順次積層したものである。さらに、この半導体動作層３０５は、ドリフト層３０４の表面３０４ａから傾斜して立ち上がるように側壁３０５ｄを形成したものである。さらに、半導体動作層３０５上に、キャリア走行層３０５ａおよびコンタクト層３０５ｂの両方に接続するようにソース電極３０６が形成されている。なお、コンタクト層３０５ｂは、導電型がｎ＋型であるため、ソース電極３０６のコンタクト抵抗は低くなる。また、基板３０１の裏面にはドレイン電極３０７が形成されている。さらに、半導体動作層３０５の表面と傾斜した側壁３０５ｄとドリフト層３０４の表面３０４ａとにわたってＳｉＯ２などからなるゲート絶縁膜３０８が形成され、さらにゲート絶縁膜３０８上には、側壁３０５ｄ上を覆うようにゲート電極３０９が形成されている。
【００５８】
このＭＯＳＦＥＴ３００においては、チャネルはキャリア走行層３０５ａにおいて側壁３０５ｄに沿って形成されるが、側壁３０５ｄはドリフト層３０４の表面３０４ａから角度θ５だけ傾斜して立ち上がっているので、側壁がドリフト層の表面から垂直に立ち上がる場合とは異なり、ゲート−ドレイン間の電界の局所的集中が緩和される。その結果、耐圧性が高いＭＯＳＦＥＴとなる。なお、角度θ５の好ましい角度としては、実施の形態１に係るＭＯＳＦＥＴ１００における角度θ１と同様である。
【００５９】
つぎに、このＭＯＳＦＥＴ３００の製造方法について説明する。図１５〜１８は、ＭＯＳＦＥＴ３００の製造方法の一例を説明する説明図である。
【００６０】
はじめに、ｎ−ＧａＮからなる基板３０１をＭＯＣＶＤ装置にセットし、濃度１００％の水素ガスをキャリアガスとして用い、ＴＭＧａとＮＨ３とを、それぞれ５８μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１０５０℃で、基板３０１上に、ドリフト層３０４、キャリア走行層３０５ａ、コンタクト層３０５ｂを順次エピタキシャル成長させる。なお、キャリア走行層３０５ａに対するｐ型のドーピング源としてＣｐ２Ｍｇを用い、Ｍｇの濃度が１×１０１７ｃｍ−３程度になるようにＣｐ２Ｍｇの流量を調整する。また、ドリフト層３０４、コンタクト層３０５ｂに対するｎ型のドーピング源としてＳｉＨ４を用い、Ｓｉの濃度が、ドリフト層３０４において５×１０１６ｃｍ−３程度、コンタクト層３０５ｂにおいて５×１０１８ｃｍ−３程度になるようにＳｉＨ４の流量を調整する。また、ドリフト層３０４、キャリア走行層３０５ａ、コンタクト層３０５ｂの厚さは、それぞれ１０μｍ、５００ｎｍ、１００ｎｍとする。
【００６１】
つぎに、図１５に示すように、ＰＣＶＤ法を用いて、コンタクト層３０５ｂ上に、ａ−Ｓｉを厚さ５００ｎｍで形成し、フォトリソグラフィとＣＦ４ガスを用いてパターニングを行って、コンタクト層３０５ｂ上の一部領域にマスク層３１０を形成する。
【００６２】
つぎに、マスク層３１０をマスクとして、Ｃｌ２ガスを用いてキャリア走行層３０５ａおよびコンタクト層３０５ｂをドリフト層３０４に到る深さまでエッチング除去する。このとき、実施の形態１、２と同様に、マスク層３１０の側壁もエッチングされる。その結果、図１６に示すように、ドリフト層３０４の表面３０４ａが露出し、半導体動作層３０５は、側壁３０５ｄが表面３０４ａから角度θ５で傾斜して立ち上がる形状となる。
【００６３】
つぎに、図１７に示すように、マスク層３１０を除去し、ＰＣＶＤ法を用いて、半導体動作層３０５の表面と傾斜した側壁３０５ｄとドリフト層３０４の表面３０４ａとにわたってＳｉＯ２からなる厚さ６０ｎｍのゲート絶縁膜３０８を形成する。なお、側壁３０５ｄが傾斜しているため、ゲート絶縁膜３０８がいっそう均一な厚さに形成される。
【００６４】
つぎに、図１８に示すように、ゲート絶縁膜３０８の一部をフッ酸で除去し、さらにコンタクト層３０５ｂの一部を除去する。そして、リフトオフ法を用いてソース電極３０６を形成するとともに、基板３０１の裏面全面にドレイン電極３０７を形成する。なお、ソース電極３０６、ドレイン電極３０７は、いずれも厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造とする。また、金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。そして、ソース電極３０６、ドレイン電極３０７を形成後、６００℃、１０分のアニールを行なう。さらに、リフトオフ法を用いて、側壁３０５ｄ上を覆うようにＴｉ／Ａｕ／Ｔｉ構造のゲート電極３０９を形成し、図１４に示すＭＯＳＦＥＴ３００が完成する。
【００６５】
以上説明したように、本実施の形態３に係るＭＯＳＦＥＴ３００は、耐圧性が高い縦型のＭＯＳＦＥＴとなる。
【００６６】
（実施例３、比較例３）
本発明の実施例３−１、３−２、比較例３として、図１４に示すＭＯＳＦＥＴ３００と同様の構造のＭＯＳＦＥＴを製造した。なお、実施例３−１のＭＯＳＦＥＴは、上述した製造方法にしたがい製造した。また、実施例３−２のＭＯＳＦＥＴは、ほとんど上述した製造方法にしたがって製造したが、実施例１−２と同様のポジ型レジスト樹脂からなるマスク層を形成してパターニングを行なった点が異なる。また、比較例３のＭＯＳＦＥＴは、ほとんど上述した製造方法にしたがって製造したが、比較例１と同様のＳｉＯ２からなるマスク層を形成してパターニングを行なった点が異なる。そして、実施例３−１、３−２、比較例３の各ＭＯＳＦＥＴのオン抵抗と耐圧を測定し、さらに、傾斜形成層の側壁の立ち上がりの角度を測定した。
【００６７】
図１９は、実施例３−１、３−２、比較例３の各ＭＯＳＦＥＴの立ち上がりの角度、オン抵抗、および耐圧を示す図である。図１９に示すように、比較例３の場合、オン抵抗は１６ｍΩｃｍ２と高く、耐圧は２００Ｖと低かった。一方、実施例３−１、３−２の場合、オン抵抗はそれぞれ５ｍΩｃｍ２、９ｍΩｃｍ２と低かった。また、耐圧はそれぞれ５３０Ｖ、５５０Ｖと高く、ドリフト層の厚さから見積もられる耐圧である６００Ｖとほぼ同程度の値であった。すなわち、実施例３−１、３−２のＭＯＳＦＥＴにおいては、ゲート−ドレイン間において局所的な電界集中が発生していないことが確認された。
【００６８】
（実施の形態４）
図２０は、本発明の実施の形態４に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ４００は、実施の形態１に係るＭＯＳＦＥＴ１００と同様に、基板４０１上に、ＡｌＮ層４０２と、ＧａＮ層とＡｌＮ層とを交互に積層して形成したバッファ層４０３とが形成されている。さらに、バッファ層４０３上には、半導体動作層４０５が形成されている。半導体動作層４０５は、ｐ−ＧａＮからなるキャリア走行層４０５ａと、キャリア走行層４０５ａとは反対の導電型を有するｎ−ＧａＮからなるコンタクト層４０５ｂとを順次積層し、キャリア走行層４０５ａおよびコンタクト層４０５ｂの一部をキャリア走行層４０５ａに到る深さまで除去してリセス部４０５ｃを形成したものである。さらに、半導体動作層４０５上には、リセス部４０５ｃを挟んでソース電極４０６およびドレイン電極４０７が形成されている。さらに、半導体動作層４０５上とリセス部４０５ｃ内におけるキャリア走行層４０５ａの表面４０５ａａとにわたってゲート絶縁膜４０８が形成され、さらにリセス部４０５ｃにおいてゲート絶縁膜４０８上にはゲート電極４０９が形成されている。
【００６９】
このＭＯＳＦＥＴ４００は、リセス部４０５ｃがキャリア走行層４０５ａに到る深さまで形成されているため、ノーマリオフ型として動作する。また、このＭＯＳＦＥＴ４００においては、リセス部４０５ｃのドレイン電極４０７側の側壁４０５ｄが、キャリア走行層４０５ａの表面４０５ａａから角度θ６だけ傾斜して立ち上がっているので、ＭＯＳＦＥＴ１００と同様に、ゲート−ドレイン間の電界の局所的集中が緩和され、耐圧性が高いＭＯＳＦＥＴとなる。また、このＭＯＳＦＥＴ４００においては、リセス部４０５ｃのソース電極４０６側の側壁４０５ｅも、キャリア走行層４０５ａの表面４０５ａａから角度θ７だけ傾斜して立ち上がっている。角度θ６、θ７の好ましい角度としては、実施の形態１に係るＭＯＳＦＥＴ１００における角度θ１、θ２のそれぞれと同様である。
【００７０】
なお、このＭＯＳＦＥＴ４００は、上述したＭＯＳＦＥＴ１００の製造方法と同様の方法を用いて製造することができる。また、キャリア走行層４０５ａの厚さおよびキャリア濃度は、それぞれたとえば６００ｎｍ、１×１０１６ｃｍ−３程度とする。また、コンタクト層４０５ｂの厚さおよびキャリア濃度は、それぞれたとえば１００ｎｍ、３×１０１８ｃｍ−３程度とする。また、キャリア走行層４０５ａにおけるリセス部４０５ｃの深さは、たとえば１５０ｎｍ程度とする。
【００７１】
（実施の形態５）
図２１は、本発明の実施の形態５に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ５００は、実施の形態４に係るＭＯＳＦＥＴ４００と同様に、基板５０１上に、ＡｌＮ層５０２と、ＧａＮ層とＡｌＮ層とを交互に積層して形成したバッファ層５０３とが形成されている。さらに、バッファ層５０３上には、半導体動作層５０５が形成されている。半導体動作層５０５は、ｐ−ＧａＮからなるキャリア走行層５０５ａと、ｎ−ＧａＮからなるコンタクト層５０５ｂとを順次積層し、キャリア走行層５０５ａおよびコンタクト層５０５ｂの一部をキャリア走行層５０５ａに到る深さまで除去してリセス部５０５ｃを形成したものである。さらに、半導体動作層５０５上には、リセス部５０５ｃを挟んでソース電極５０６およびドレイン電極５０７が形成されている。さらに、半導体動作層５０５上とリセス部５０５ｃ内におけるキャリア走行層５０５ａの表面５０５ａａとにわたってゲート絶縁膜５０８が形成され、さらにリセス部５０５ｃにおいてゲート絶縁膜５０８上にはゲート電極５０９が形成されている。さらに、ドレイン電極５０７側のコンタクト層５０５ｂには、ゲート電極５０９の直下から所定の長さにわたって、コンタクト層５０５ｂのドレイン電極５０７の直下の部分よりもキャリア濃度が低いＲＥＳＵＲＦ領域５０５ｂａが形成されている。
【００７２】
このＭＯＳＦＥＴ５００も、上述したＭＯＳＦＥＴ４００と同様に、リセス部５０５ｃがキャリア走行層５０５ａに到る深さまで形成されているため、ノーマリオフ型として動作し、リセス部５０５ｃのドレイン電極５０７側の側壁５０５ｄが、キャリア走行層５０５ａの表面５０５ａａから角度θ８だけ傾斜して立ち上がっているので、耐圧性が高いＭＯＳＦＥＴとなる。さらに、このＭＯＳＦＥＴ５００は、ＲＥＳＵＲＦ領域５０５ｂａが形成されているため、耐圧がさらに向上する。
【００７３】
なお、このＭＯＳＦＥＴ５００において、リセス部５０５ｃのソース電極５０６側の側壁５０５ｅは、キャリア走行層５０５ａの表面５０５ａａから角度θ９だけ傾斜して立ち上がっている。角度θ８、θ９の好ましい角度としては、実施の形態１に係るＭＯＳＦＥＴ１００における角度θ１、θ２のそれぞれと同様である。また、このＭＯＳＦＥＴ５００は、上述したＭＯＳＦＥＴ１００の製造方法と同様の方法を用いて製造することができる。また、キャリア走行層５０５ａの厚さおよびキャリア濃度は、それぞれたとえば６００ｎｍ、１×１０１６ｃｍ−３程度とする。また、コンタクト層５０５ｂの厚さおよびキャリア濃度は、それぞれたとえば１００ｎｍ、５×１０１９ｃｍ−３程度とし、ＲＥＳＵＲＦ領域５０５ｂａのキャリア濃度はたとえば３×１０１７ｃｍ−３程度とする。
【００７４】
ここで、シミュレーション計算結果を参照して、ＭＯＳＦＥＴにおけるリセス部の側壁の傾斜角度と特性との関係についてさらに具体的に説明する。なお、計算に用いたシミュレーションソフトはシノプシス(ＳＹＮＯＰＳＹＳ)社のＴＣＡＤである。
【００７５】
はじめに、計算モデル１として、図２０に示すＭＯＳＦＥＴ４００の構造のＭＯＳＦＥＴを用いて、このＭＯＳＦＥＴのソース電位を０Ｖとして、ドレイン電圧およびゲート電圧を２０Ｖとし、角度θ６、θ７を１５°〜９０°の間で変化させながら、各角度でのオン抵抗と最大電流値とを求めた。
【００７６】
なお、計算モデル１においては、角度θ６と角度θ７を同一とし、コンタクト層４０５ｂの上面におけるリセス部４０５ｃの幅を一定値にしながら角度θ６、θ７を変化させた。また、キャリア走行層４０５ａの厚さおよびキャリア濃度は、それぞれ６００ｎｍ、１×１０１６ｃｍ−３とした。また、コンタクト層４０５ｂの厚さおよびキャリア濃度は、それぞれ１００ｎｍ、３×１０１８ｃｍ−３とした。また、キャリア走行層４０５ａにおけるリセス部４０５ｃの深さは、１５０ｎｍとした。
【００７７】
図２２は、計算モデル１における角度θ６、θ７の角度とオン抵抗との関係を示す図である。また、図２３は、計算モデル１における角度θ６、θ７の角度と最大電流値との関係を示す図である。図２２、２３に示すように、角度θ６、θ７が３０°〜７５°の場合に、オン抵抗が５ｍΩｃｍ２以下と低くなり、最大電流値が０．２５Ａ／ｍｍ以上と大きくなるので、好適である。なお、この計算モデル１について耐圧を計算したところ、角度θ６、θ７が３０°〜７５°の場合に、耐圧は角度によらずほぼ一定の約５０Ｖであった。
【００７８】
つぎに、計算モデル２として、図２１に示すＭＯＳＦＥＴ５００の構造のＭＯＳＦＥＴを用いて、このＭＯＳＦＥＴのソース電位を０Ｖとして、ドレイン電圧およびゲート電圧を２０Ｖとし、角度θ８、θ９を１５°〜９０°の間で変化させながら、各角度でのオン抵抗と最大電流値とを求めた。
【００７９】
なお、計算モデル２においては、角度θ８と角度θ９を同一とし、コンタクト層５０５ｂの上面におけるリセス部５０５ｃの幅を一定値にしながら角度θ８、θ９を変化させた。また、キャリア走行層５０５ａの厚さおよびキャリア濃度は、それぞれ６００ｎｍ、１×１０１６ｃｍ−３とした。また、コンタクト層５０５ｂの厚さおよびキャリア濃度は、それぞれ１００ｎｍ、５×１０１９ｃｍ−３とし、ＲＥＳＵＲＦ領域５０５ｂａのキャリア濃度は３×１０１７ｃｍ−３とした。また、キャリア走行層５０５ａにおけるリセス部５０５ｃの深さは、１５０ｎｍとした。
【００８０】
図２４は、計算モデル２における角度θ８、θ９の角度とオン抵抗との関係を示す図である。また、図２５は、計算モデル２における角度θ８、θ９の角度と最大電流値との関係を示す図である。図２４、２５に示すように、角度θ８、θ９が３０°〜７５°の場合に、オン抵抗が２０ｍΩｃｍ２以下と低くなり、最大電流値が０．２Ａ／ｍｍ以上と大きくなるので、好適である。なお、この計算モデル２について耐圧を計算したところ、角度θ８、θ９が３０°〜７５°の場合に、耐圧は角度によらずほぼ一定の約８００Ｖであった。
【００８１】
また、上記計算結果は、図２０、２１に示すＭＯＳＦＥＴ４００、５００に対するものであるが、図１、９、１４に示すＭＯＳＦＥＴ１００〜３００に対しても、そのオン抵抗および最大電流値については上記計算結果とは異なるものの、オン抵抗および最大電流値の角度θ１〜θ５の角度依存性に関しては、上記計算結果と同様の結果となり、角度θ１〜θ５についても３０°〜７５°の場合が好適であることが確認された。
【００８２】
なお、上記実施の形態１、２では、半導体動作層の側壁は、下部半導体層の表面に対する角度が双方向で一様であったが、たとえばキャリア走行層の部分とキャリア供給層の部分とで角度が異なっていてもよいし、直線状でなく湾曲していてもよい。実施の形態３〜５におけるキャリア走行層、コンタクト層についても同様である。また、上記実施の形態３〜５において、ＭＯＳＦＥＴはキャリアが電子であるｎ型であるが、本発明はこれに限らず、ｐ型のＭＯＳＦＥＴに対しても適用できる。
【図面の簡単な説明】
【００８３】
【図１】実施の形態１に係るＭＯＳＦＥＴの模式的な断面図である。
【図２】図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図３】図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図４】図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図５】図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図６】図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図７】図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図８】実施例１−１、１−２、比較例１の各ＭＯＳＦＥＴの立ち上がりの角度、オン抵抗、および耐圧を示す図である。
【図９】実施の形態２に係るＭＯＳＦＥＴの模式的な断面図である。
【図１０】図９に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図１１】図９に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図１２】図９に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図１３】実施例２−１、２−２、比較例２の各ＭＯＳＦＥＴの立ち上がりの角度、オン抵抗、および耐圧を示す図である。
【図１４】実施の形態３に係るＭＯＳＦＥＴの模式的な断面図である。
【図１５】図１４に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図１６】図１４に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図１７】図１４に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図１８】図１４に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図１９】実施例３−１、３−２、比較例３の各ＭＯＳＦＥＴの立ち上がりの角度、オン抵抗、および耐圧を示す図である。
【図２０】実施の形態４に係るＭＯＳＦＥＴの模式的な断面図である。
【図２１】実施の形態５に係るＭＯＳＦＥＴの模式的な断面図である。
【図２２】計算モデル１における角度とオン抵抗との関係を示す図である。
【図２３】計算モデル１における角度と最大電流値との関係を示す図である。
【図２４】計算モデル２における角度とオン抵抗との関係を示す図である。
【図２５】計算モデル２における角度と最大電流値との関係を示す図である。
【符号の説明】
【００８４】
１００〜５００  ＭＯＳＦＥＴ
１０１〜５０１  基板
１０２、２０２、４０２、５０２  ＡｌＮ層
１０３、２０３、４０３、５０３  バッファ層
１０４、２０４  下部半導体層
１０４ａ〜３０４ａ、４０５ａａ、５０５ａａ  表面
１０５〜５０５  半導体動作層
１０５ａ〜５０５ａ  キャリア走行層
１０５ｂ、２０５ｂ  キャリア供給層
３０５ｂ〜５０５ｂ  コンタクト層
１０５ｃ、２０５ｃ、４０５ｃ、５０５ｃ  リセス部
１０５ｄ、１０５ｅ、１１０ｂ、２０５ｄ、２０５ｅ、３０５ｄ、４０５ｄ、４０５ｅ、５０５ｄ、５０５ｅ  側壁
１０６〜５０６  ソース電極
１０７〜５０７  ドレイン電極
１０８〜５０８  ゲート絶縁膜
１０９〜５０９  ゲート電極
１１０〜３１０  マスク層
１１０ａ、２１０ａ  開口部
２１１、２１２  コンタクト領域
２１３  ＳｉＯ２層
２１４、２１５  打ち込み領域
３０４  ドリフト層
θ１〜θ９  角度
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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