(57)【特許請求の範囲】
【請求項１】
光電変換部を含む画素が複数配置された画素部と、
前記画素部から読み出された画素信号を記憶する第１の記憶部及び第２の記憶部と、
前記第１の記憶部に記憶された画素信号を第１の共通信号線に読み出すための第１の読み出しスイッチと、
前記第２の記憶部に記憶された画素信号を第２の共通信号線に読み出すための第２の読み出しスイッチと、
入力端が前記第２の記憶部の出力端に電気的に接続され、出力端が前記第１の読み出しスイッチの出力端に電気的に接続され、前記第２の記憶部に記憶された画素信号を前記第１の共通信号線に読み出すための第３の読み出しスイッチと、
前記第１の記憶部及び前記第１の読み出しスイッチの間に電気的に接続された第１のダミー回路と、
前記第２の読み出しスイッチ及び前記第２の共通信号線の間に電気的に接続された第２のダミー回路と、を備え、
前記第１、第２のダミー回路の電気的特性が同一であることを特徴とする光電変換装置。
【請求項２】
前記第１の記憶部及び前記第１の共通信号線を結ぶ配線と、前記第２の記憶部及び前記第１の共通信号線を結ぶ配線と、前記第２の記憶部及び前記第２の共通信号線を結ぶ配線と、の配線抵抗が同一であることを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記第１、第２及び第３の読み出しスイッチの電気的特性が同一であることを特徴とする請求項２に記載の光電変換装置。
【請求項４】
前記第１の記憶部に記憶された画素信号と前記第２の記憶部に記憶された画素信号とを異なるタイミングで前記第１の共通信号線に読み出すモードと、前記第１の記憶部に記憶された画素信号を前記第１の共通信号線に読み出しかつ前記第２の記憶部に記憶された画素信号を前記第２の共通信号線に読み出すモードと、を前記第２の読み出しスイッチおよび前記第３の読み出しスイッチによって切り換えるように構成されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の光電変換装置。
【請求項５】
前記第２の記憶部に記憶された画素信号を前記第２の共通信号線に読み出すモードと、前記第２の記憶部に記憶された画素信号を前記第１の共通信号線及び前記第２の共通信号線の両方に読み出すモードと、を前記第２の読み出しスイッチおよび前記第３の読み出しスイッチによって切り換えるように構成されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の光電変換装置。
【請求項６】
前記第１の読み出しスイッチがオンすると、前記第１の記憶部に記憶された信号が前記第１の記憶部の容量と前記第１の共通信号線の容量とによって分割され、これによって信号が前記第１の共通信号線に出力され、
前記第２の読み出しスイッチがオンすると、前記第２の記憶部に記憶された信号が前記第２の記憶部の容量と前記第２の共通信号線の容量とによって分割され、これによって信号が前記第１の共通信号線に出力され、
前記第３の読み出しスイッチがオンすると、前記第２の記憶部に記憶された信号が前記第２の記憶部の容量と前記第１の共通信号線の容量とによって分割され、これによって信号が前記第１の共通信号線に出力されることを特徴とする請求項１乃至６のいずれか１項に記載の光電変換装置。
【請求項７】
光電変換部を含む画素が複数配置された画素部と、
前記画素部から読み出された画素信号を出力する信号出力回路と、
を備え、
前記信号出力回路が、
前記画素部から読み出された画素信号を記憶する複数の第１の記憶部及び複数の第２の記憶部と、
前記複数の第１の記憶部から信号が出力される第１のブロック共通信号線と、前記複数の第２の記憶部から信号が出力される第２のブロック共通信号線と、
を含むブロックを複数備え、
複数の前記第１のブロック共通信号線からの信号が転送される第１の共通信号線と、複数の前記第２のブロック共通信号線からの信号が転送される第２の共通信号線とを有する光電変換装置において、
前記複数の第１の記憶部に記憶された画素信号を前記第１のブロック共通信号線に読み出すための複数の第１の読み出しスイッチと、
前記複数の第２の記憶部に記憶された画素信号を前記第２のブロック共通信号線に読み出すための複数の第２の読み出しスイッチと、
入力端が前記複数の第２の記憶部の各々の出力端に電気的に接続され、出力端が前記第１のブロック共通信号線に電気的に接続され、前記複数の第２の記憶部の各々に記憶された画素信号を前記第１のブロック共通信号線にそれぞれ読み出すための複数の第３の読み出しスイッチと、
前記複数の第１の記憶部及び前記複数の第１の読み出しスイッチの間に電気的に接続された複数の第１のダミー回路と、
前記第２の読み出しスイッチ及び前記第２の共通信号線の間に電気的に接続された複数の第２のダミー回路と、を備え、
前記複数の第１、第２のダミー回路の電気的特性が同一であることを特徴とする光電変換装置。
【請求項８】
前記第１の読み出しスイッチがオンすると、前記第１の記憶部に記憶された信号が前記第１の記憶部の容量と前記第１のブロック共通信号線の容量とによって分割され、これによって信号が前記第１のブロック共通信号線に出力され、
前記第２の読み出しスイッチがオンすると、前記第２の記憶部に記憶された信号が前記第２の記憶部の容量と前記第２のブロック共通信号線の容量とによって分割され、これによって信号が前記第１のブロック共通信号線に出力され、
前記第３の読み出しスイッチがオンすると、前記第２の記憶部に記憶された信号が前記第２の記憶部の容量と前記第１のブロック共通信号線の容量とによって分割され、これによって信号が前記第１のブロック共通信号線に出力されることを特徴とする請求項７に記載の光電変換装置。
【請求項９】
請求項１乃至請求項８の何れか１項に記載の光電変換装置と、
前記光電変換装置の撮像面へ像を形成する光学系と、
前記光電変換装置から出力された信号を処理して画像データを生成する信号処理部と、
を備えることを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置及びこれを用いた撮像装置に関する。
【背景技術】
【０００２】
近年、カメラのデジタル化が急速に進んでおり、撮像光学系により結像された被写体像を光電変換する光電変換装置を搭載したデジタルカメラの普及が進んでいる。光電変換装置の代表的なものには、ＣＣＤ型やＭＯＳ型の光電変換装置が挙げられる。ＭＯＳ型光電変換装置は、フォトダイオード等の光電変換素子を含む基本セル（画素）が２次元に配置された画素部と、画素部からの信号を保持する容量部と、容量部からの信号を外部へ出力するための共通信号線とを有する。共通出力線の信号は出力端子から外部へ出力される。出力端子数は、光電変換装置の外部との関係によって制限される場合がある。
【０００３】
特許文献１は、共通信号線を複数有し、それらの信号を多重化する構成を開示している。
【０００４】
特許文献２は、異なる出力アンプから出力される信号をオフセット補正するために、異なる出力アンプが接続された２本の水平信号線の間にスイッチを配置した構成を開示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−０２０４８３号公報
【特許文献２】特開２００４−１５３７０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の技術では、多重化時のサンプルアンドホールドによって、信号波形にひずみが生じてしまう場合がある。
【０００７】
また、特許文献２の技術では、光電変換装置の外部との関係によって出力端子数が制限される場合の読み出し方法については検討がなされていなかった。例えば、同一の信号を異なる出力アンプから出力した場合には、出力経路の抵抗量がスイッチの抵抗分だけ異なるため、オフセットが生じ、縦スジなどの画像劣化がもたらされる。
【０００８】
本発明は、上記の問題に鑑みてなされたものであり、異なる共通信号線に出力される信号のオフセットを低減することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の側面は、光電変換装置に係り、光電変換部を含む画素が複数配置された画素部と、前記画素部から読み出された画素信号を記憶する第１の記憶部及び第２の記憶部と、前記第１の記憶部に記憶された画素信号を第１の共通信号線に読み出すための第１の読み出しスイッチと、前記第２の記憶部に記憶された画素信号を第２の共通信号線に読み出すための第２の読み出しスイッチと、入力端が前記第２の記憶部の出力端に電気的に接続され、出力端が前記第１の読み出しスイッチの出力端に電気的に接続され、前記第２の記憶部に記憶された画素信号を前記第１の共通信号線に読み出すための第３の読み出しスイッチと、前記第１の記憶部及び前記第１の読み出しスイッチの間に電気的に接続された第１のダミー回路と、前記第２の読み出しスイッチ及び前記第２の共通信号線の間に電気的に接続された第２のダミー回路と、を備え、前記第１、第２のダミー回路の電気的特性が同一であることを特徴とする。
【００１０】
本発明の第２の側面は、光電変換装置に係り、光電変換部を含む画素が複数配置された画素部と、前記画素部から読み出された画素信号を出力する信号出力回路と、を備え、前記信号出力回路が、前記画素部から読み出された画素信号を記憶する複数の第１の記憶部及び複数の第２の記憶部と、前記複数の第１の記憶部から信号が出力される第１のブロック共通信号線と、前記複数の第２の記憶部から信号が出力される第２のブロック共通信号線と、を含むブロックを複数備え、複数の前記第１のブロック共通信号線からの信号が転送される第１の共通信号線と、複数の前記第２のブロック共通信号線からの信号が転送される第２の共通信号線とを有する光電変換装置において、前記複数の第１の記憶部に記憶された画素信号を前記第１のブロック共通信号線に読み出すための複数の第１の読み出しスイッチと、前記複数の第２の記憶部に記憶された画素信号を前記第２のブロック共通信号線に読み出すための複数の第２の読み出しスイッチと、入力端が前記複数の第２の記憶部の各々の出力端に電気的に接続され、出力端が前記第１のブロック共通信号線に電気的に接続され、前記複数の第２の記憶部の各々に記憶された画素信号を前記第１のブロック共通信号線にそれぞれ読み出すための複数の第３の読み出しスイッチと、前記複数の第１の記憶部及び前記複数の第１の読み出しスイッチの間に電気的に接続された複数の第１のダミー回路と、前記第２の読み出しスイッチ及び前記第２の共通信号線の間に電気的に接続された複数の第２のダミー回路と、を備え、前記複数の第１、第２のダミー回路の電気的特性が同一であることを特徴とする。
【００１１】
本発明の第３の側面は、撮像装置に係り、上記の光電変換装置と、前記光電変換装置の撮像面へ像を形成する光学系と、前記光電変換装置から出力された信号を処理して画像データを生成する信号処理部と、を備えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、異なる共通信号線から出力される信号のオフセットを低減することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の好適な第１の実施形態に係る光電変換装置の構成を示す図である。
【図２】本発明の好適な第１の実施形態に係る画素基本セルから垂直出力線までの回路図である。
【図３】本発明の好適な第１の実施形態に係る垂直出力線から読み出し増幅部までの回路図である。
【図４】本発明の好適な第１の実施形態に係るラインメモリから読み出しアンプまでの回路図である。
【図５】本発明の好適な第１の実施形態に係る第１の読み出しモードの動作を示す図である。
【図６】本発明の好適な第１の実施形態に係る第２の読み出しモードの動作を示す図である。
【図７】本発明の好適な第２の実施形態に係るラインメモリから読み出しアンプまでの回路図である。
【図８】本発明の好適な第３の実施形態に係る垂直出力線から読み出し増幅部までの回路図である。
【図９】本発明の好適な第３の実施形態に係るラインメモリから読み出しアンプまでの回路図である。
【図１０】本発明の好適な第３の実施形態に係る第１の読み出しモードの動作を示す図である。
【図１１】本発明の好適な第３の実施形態に係る第２の読み出しモードの動作を示す図である。
【図１２】本発明の好適な第３の実施形態に第２の読み出しモードの動作を示す図である。
【図１３】本発明の好適な実施の形態に係る光電変換装置を適用した撮像装置の一例を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の好適な実施の形態について、図面を参照して詳細に説明する。なお、下記の説明において、各部の構成、配置、大きさ等は、特段の記載がない限り、本発明の範囲をそれのみに限定する趣旨のものではない。
【００１５】
（第１の実施形態）
図１は、本発明の好適な第１の実施形態に係る光電変換装置１００の構成を示す図である。ここでは、ＣＭＯＳイメージセンサを光電変換部として用いる場合を例に挙げて説明する。画素部１０３には、例えば、図２に示す周知の画素基本セル２００が撮像面に水平方向（行方向）及び垂直方向（列方向）に複数配置されている。画素基本セル２００に対して、行毎に行選択線ＳＥＬが、列毎に垂直出力線１０５がそれぞれ配線されている。垂直走査回路１０１によって行選択線ＳＥＬを順次Ｈｉレベルにすることにより、１行分の画素信号を垂直出力線１０５に読み出す。なお、本実施形態では、ｎＭＯＳを使って回路が構成され、ｎＭＯＳのゲートに印加される信号がＨｉレベルとなるとｎＭＯＳがＯＮし、ｎＭＯＳのゲートに印加される信号がＬｏｗレベルとなるとｎＭＯＳがＯＦＦするものとする。定電流源は各垂直出力線１０５に配されている。
【００１６】
図３は、図１における信号読み出し回路１０６、読み出し増幅部１０７、出力線１０８の回路図である。図３において、Ｓ信号とは、画像を得るための光信号であり、Ｎ信号とは、画素部１０３のソースフォロワＳＦ及び信号読み出し回路の少なくとも一方の増幅部のリセット信号（いわゆるノイズ信号）であり、Ｓ信号に重畳した信号をいう。
【００１７】
画素部１０３から垂直出力線１０５に読み出されたＳ信号及びＮ信号は、容量３００を介して増幅部（リセットスイッチ３０１、容量３０２及びプレアンプ３０３で構成される）で増幅される。そして、書き込みスイッチ３０４の各スイッチ３０６、３０７に所定のタイミングでＨｉレベルのＰＴＳパルス及びＰＴＮパルスを与えることによって、各々ラインメモリ３０５のＣＴＮ３０９及びＣＴＳ３０８に書き込まれる。ここで、本実施形態においては、容量３００と増幅部によってクランプ回路が構成され、Ｓ信号から画素部１０３のソースフォロワＳＦのリセット信号は除去される。新たにＳ信号には増幅部のオフセットが重畳され、ＣＴＮ３０９に書き込まれるＮ信号は増幅部のオフセットである。
【００１８】
ラインメモリ３０５に記憶されたＳ信号及びＮ信号は、読み出しスイッチ３１２の各スイッチ３１０、３１１に所定のタイミングでＨｉレベルの列選択パルスＰＣＬＭを順次与えることによって、各々共通信号線３１３、３１４へ出力される。すなわち、読み出しスイッチ３１２がＯＮすると、１列分のＳ信号及びＮ信号が各々共通信号線３１３、３１４の寄生容量３１５（ＣＨＮ３１６、ＣＨＳ３１７）へ容量分割によって出力される。共通信号線３１３、３１４の寄生容量ＣＨＮ３１６、ＣＨＳ３１７へ出力されたＳ信号及びＮ信号は、読み出し増幅部１０７のアンプの非反転入力端子（＋）及び反転入力端子（-）にそれぞれ入力される。そして、差分信号(Ｓ信号−Ｎ信号)として出力線１０８へ出力される。
【００１９】
各共通信号線３１３、３１４は、１列分の信号が出力された後、共通信号線リセットスイッチ３２０のリセットスイッチ３１８、３１９がそれぞれＯＮして、リセットレベル電圧Ｖｃｈｒｓ、Ｖｃｈｒｎにそれぞれリセットされる。すなわち、各共通信号線３１３、３１４は、リセットスイッチ３１８、３１９がＯＦＦのときに、読み出しスイッチ３１２がＯＮすることによって信号レベル電圧を保持する。そして、リセットスイッチ３１８、３１９がＯＮのときに、読み出しスイッチ３１２がＯＦＦすることによってリセットレベル電圧を保持され、リセットされる。ここで、各共通信号線３１３、３１４には、スイッチ３１０、３１１以外にも複数列分のスイッチが接続される（不図示）。
【００２０】
図４は、図３に示すＣＴＳ３０８及びＣＴＮ３０９から出力線１０８までの信号出力回路をより詳細に示した図である。なお、図４では、垂直方向に６個、水平方向に６個の画素基本セル２００が画素部１０３に配列されたものを例として示し、図４の左側を１列目とする。また、参照符号中の括弧内の数字は、列番号を表している。
【００２１】
ＣＴＮ(１)〜ＣＴＮ(６)は、Ｎ信号を記憶するための容量素子(メモリ)である。ＣＴＳ(１)〜ＣＴＳ(６)は、Ｓ信号を記憶するための容量素子(メモリ)である。ＣＴＳ及びＣＴＮは各列に配置され、ＣＴＳ(１)〜ＣＴＳ(６)及びＣＴＮ(１)〜ＣＴＮ(６)によって、Ｓ信号及びＮ信号のラインメモリ４０９として機能する。
【００２２】
図３に示すように、ＣＴＳ３０８及びＣＴＮ３０９に記憶されたＳ信号及びＮ信号は、読み出し増幅部１０７の入力端子までの経路が同一であり、同一の列選択パルスのタイミングで各々の共通信号線３１３、３１４に出力される。すなわち、Ｎ信号が、ラインメモリ３０５から読み出し増幅部１０７に入力されるまでのタイミング及び回路構成は、Ｓ信号と同等である。そのため、図４の説明においてはＮ信号についての説明を省略し、Ｓ信号について説明する。
【００２３】
図４に示すように、本実施形態では、第３の読み出しスイッチ４１６を有する。この構成によって、第１の読み出しアンプ４２５を動作させて画素信号を出力線４２６に出力するモードと、第１及び第２の読み出しアンプ４２５、４２７の両方を動作させて、画素信号を出力線４２６、４２８に並列に出力するモードとを実行できる。また、第１の読み出しモード及び第２の読み出しモードは、任意に切り替えることができる。第１の読み出しモードにおいては、第２の読み出しアンプ４２７を停止させることによって消費電力を抑えることができる。また、第２の読み出しモードにおいては、第１及び第２の読み出しアンプ４２５、４２７の両方を動作させて、並列に読み出すことによって、高速読み出しを行うことができる。また、第１の読み出しアンプ４２６と第２の読み出しアンプ４２７とのオフセットを補正するために、第１の読み出しモードにおいて第２の読み出しアンプ４２７を動作させ、同一のメモリからの信号を読み出すことも可能である。
【００２４】
図４において、第１及び第２の読み出しスイッチ４１１、４１８は、水平走査回路１０２からの列選択パルスＰＣＬＭ（１）、ＰＣＬＭ（２）によってＯＮ、ＯＦＦする。読み出しスイッチ４１０、４１１、４１８、４１９がＯＮの場合を考える。この場合、ラインメモリ４０９のＣＴＳ(１)４０３、ＣＴＮ(１)４２９、ＣＴＳ(２)４０４、ＣＴＮ(２)４３０に記憶された信号を第１及び第２の共通信号線４０１ａ、４０１ｂ、４０２ａ、４０２ｂへ各々出力する。次いで、読み出しスイッチ４１０、４１１、４１８、４１９がＯＦＦの場合を考える。この場合、ラインメモリ４０９のＣＴＳ(１)４０３、ＣＴＮ(１)４２９、ＣＴＳ(２)４０４、ＣＴＮ(２)４３０と共通信号線４０１ａ、４０１ｂ、４０２ａ、４０２ｂは電気的に絶縁状態となる。
【００２５】
第３の読み出しスイッチ４１６は、偶数列のＣＴＳ４０４、４０６、４０８の出力端、奇数列目の読み出しスイッチ４１０、４１２、４１３の出力端とを電気的に接続する。典型的には、第３の読み出しスイッチ４１６の入力端は、偶数列のＣＴＳ４０４、４０６、４０８の出力端と同列の読み出しスイッチ４１９、４２０、４２１の入力端とを結ぶ配線に接続される。また、第３の読み出しスイッチ４１６の出力端は、奇数列目の読み出しスイッチ４１０、４１２、４１３の出力端と第１の共通信号線４０１ａとを結ぶ配線に接続される。なお、「配線」には、金属配線や拡散層配線などが含まれる。従って、第３の読み出しスイッチ４１６は、配線を介して電気的に接続されてもよく、半導体基板の活性領域を介して電気的に接続されてもよい。
【００２６】
第３の読み出しスイッチ４１６は、水平走査回路１０２から受けるＰＳＷパルスがＨｉレベルのとき、上記の配線間を導通状態にする。また、水平走査回路１０２から受けるＰＳＷパルスがＬｏｗレベルのとき、上記の配線間を電気的に絶縁状態にする。
【００２７】
第１及び第２の共通信号線のＳ信号線４０１ａ、４０２ａは、それぞれ第１及び第２の読み出しアンプ４２５、４２７の非反転入力端子に入力される。また、第１及び第２の共通信号線のＮ信号線４０１ｂ、４０２ｂは、それぞれ第１及び第２の読み出しアンプ４２５、４２７の反転入力端子に入力される。
【００２８】
本実施形態では、第１、第２及び第３の読み出しスイッチ４１１、４１６、４１８の電気的特性が同一であることが好ましい。例えば、第１〜第３の読み出しスイッチ４１１、４１６、４１８をｎＭＯＳトランジスタで構成し、それらのゲート長及びゲート幅を同一とする。これにより、第１の読み出しモードにて信号を読み出す場合においても、信号経路の電気的特性を同一とすることができる。第１及び第２の共通信号線４０１ａ、４０２ａは、共通信号線リセットスイッチ４２４を介して、共通信号線リセット電圧源Ｖｃｈｒｓに接続されている。
【００２９】
共通信号線リセットスイッチ４２４は、水平走査回路１０２からのＰＣＨＲパルスがＨｉレベルのときに、第１及び第２の共通信号線４０１ａ、４０２ａをリセットレベル電圧にリセットする。また、共通信号線リセットスイッチ４２４は、ＰＣＨＲパルスがＬｏｗレベルのときに、共通信号線リセット電圧源Ｖｃｈｒｓと第１及び第２の共通信号線４０１ａ、４０２ａとを電気的に絶縁状態にする。同様に、共通信号線リセットスイッチ４２３は、ＰＣＨＲパルスがＨｉレベルのときに、第１及び第２の共通信号線４０１ｂ、４０２ｂをリセットレベル電圧にリセットする。また、共通信号線リセットスイッチ４２３は、ＰＣＨＲパルスがＬｏｗレベルのときに、共通信号線リセット電圧源Ｖｃｈｒｎと第１及び第２の共通信号線４０１ｂ、４０２ｂとを電気的に絶縁状態にする。
【００３０】
第１及び第２の読み出しアンプ４２５、４２７には、Ｓ信号とＮ信号とが並列してラインメモリ４０９から同等のタイミング及び回路構成で、非反転入力端子及び反転入力端子にそれぞれ入力される。第１及び第２の読み出しアンプ４２５、４２７は、入力されたＳ信号とＮ信号とを差分処理して、出力線４２６、４２８からセンサーチップの外部へ信号を出力する。この第１及び第２の読み出しアンプはＳ信号とＮ信号との差分をしないアンプでもよく、光電変換装置１００の外部で差分を行っても良い。
【００３１】
次に、図５を用いて第１の読み出しモードの動作について詳細に説明する。図５は、第１の読み出しモードにおいて、図４に示す各スイッチを駆動するパルスのタイミングチャートと、第１及び第２の共通信号線（Ｓ信号）４０１ａ、４０２ａの電位変動を示す図である。
【００３２】
第１の読み出しモードでは、図５に示すように、第２の読み出しスイッチ４１８を常時ＯＦＦするために、列選択パルスＰＣＬＭ(２)、ＰＣＬＭ(４)及びＰＣＬＭ(６)をＬｏｗレベルにする。また、タイミングｔ１の時点では、一行分のＳ信号とＮ信号が、ＰＴＳパルス及びＰＴＮパルスの所定のタイミングによってラインメモリ４０９に書き込まれている。以下、図５に示すタイミングｔ１〜ｔ１４の動作について説明する。
【００３３】
タイミングｔ１では、共通信号線リセットスイッチ４２３、４２４をＯＮするために、ＰＣＨＲパルスをＨｉレベルにし、第１及び第２の共通信号線４０１ａ、４０１ｂ、４０２ａ、４０２ｂを共通信号線リセット電圧Ｖｃｈｒｓ、Ｖｃｈｒｎにリセットする。
【００３４】
タイミングｔ２では、ＰＣＨＲパルスをＬｏｗレベルにし、第１及び第２の共通信号線４０１ａ、４０１ｂ、４０２ａ、４０２ｂと共通信号線リセット電圧源Ｖｃｈｒｓ、Ｖｃｈｒｎとを電気的に絶縁状態にする。また、１列目の列選択パルスＰＣＬＭ(１)をＨｉレベルにすることによって、第１の記憶部としてのＣＴＳ(１)４０３と第１の共通信号線４０１ａとを導通状態にし、ＣＴＳ(１)４０３に記憶されている信号レベルを第１の共通信号線４０１ａに出力する。
【００３５】
すなわち、第１の共通信号線４０１ａは、共通信号線リセットレベル電圧Ｖｃｈｒｓから、徐々にＳ信号レベルへ変化する。このとき、ＣＴＳ(１)４０３から第１の共通信号線４０１にかかる抵抗成分は、第１の読み出しスイッチ４１０の抵抗成分とＣＴＳ(１)４０３から第１の読み出しアンプ４２５までの配線抵抗との和となる。同様に、Ｎ信号も同じタイミングでＣＴＮ(１)４２９から同等の回路構成を経て、第１の共通信号線(Ｎ信号)４０１ｂに出力され、Ｎ信号の第１の共通信号線(Ｎ信号)４０１ｂは、徐々にＮ信号レベルへ変化する。
【００３６】
以下、第１の読み出しアンプ４２５の出力電圧を所定のタイミングでホールドすることにより、１列目の画素信号を得ることができる。
【００３７】
タイミングｔ３では、第１の読み出しアンプ４２５の出力信号を得た後、１列目の列選択パルスＰＣＬＭ(１)をＬｏｗレベルにする。また、ｔ３のタイミングでは、第１の共通信号線４０１ａの電圧は、１列目の信号レベルの電圧になっている。そのため、ＰＣＨＲパルスをＨｉレベルにすることによって、第１の共通信号線４０１ａを共通信号線リセット電圧Ｖｃｈｒｓにリセットする。
【００３８】
タイミングｔ４では、第１の共通信号線４０１ａが共通信号線リセットレベルＶｃｈｒｓに変化した後、ＰＣＨＲパルスをＬｏｗレベルにし、再び第１の共通信号線４０１ａと共通信号線リセット電圧源Ｖｃｈｒｓとを電気的に絶縁状態にする。また、２列目の列選択パルスＰＳＷ(２)をＨｉレベルにすることによって、第２の記憶部としてのＣＴＳ(２)４０４と第１の共通信号線４０１ａとを導通状態にし、ＣＴＳ(２)４０４に記憶されている信号レベルを第１の共通信号線４０１ａに出力する。すなわち、タイミングｔ２〜ｔ３と同様に、第１の共通信号線４０１ａは、共通信号線リセットレベル電圧Ｖｃｈｒｓから、徐々にＳ信号レベルへ変化する。このとき、ＣＴＳ(２)４０４から第１の共通信号線４０１ａにかかる抵抗成分は、第３の読み出しスイッチ４１４の抵抗成分とＣＴＳ(２)４０４から第１の読み出しアンプ４２５までの配線抵抗との和となる。同様に、Ｎ信号も同じタイミングでＣＴＮ(２)４３０から同等の回路構成を経て、第１の共通信号線(Ｎ信号)４０１ｂに出力され、Ｎ信号の第１の共通信号線４０１ｂは、徐々にＮ信号レベルへ変化する。
【００３９】
以下、第１の読み出しアンプ４２５の出力電圧を所定のタイミングでホールドすることにより、２列目の画素信号を得ることができる。
【００４０】
ｔ５のタイミングでは、第１の読み出しアンプ４２５の出力信号を得た後、２列目の列選択パルスＰＳＷ(２)をＬｏｗレベルにする。また、ｔ５のタイミングでは、第１の共通信号線４０１ａの電圧は、２列目の信号レベルの電圧になっている。そのため、ＰＣＨＲパルスをＨｉレベルにすることによって、第１の共通信号線４０１ａを再び共通信号線リセット電圧にリセットする。以下、同様に、タイミングｔ５〜ｔ９の期間で、３列目及び４列目の画素信号を出力し、タイミングｔ９〜ｔ１３の期間で、５列目及び６列目の画素信号を出力する。このように、タイミングｔ１〜ｔ１３の期間で、垂直走査回路１０１で選択された１行分の画素信号を得ることができる。
【００４１】
本実施形態では、垂直方向に６行分の画素が配置されているため、全画素信号を読み出すためには、タイミングｔ１〜ｔ１３の動作を６回繰り返し行うことになる。
【００４２】
このように、第１の読み出しモードでは、ラインメモリ４０９から第１の読み出しアンプ４２５にかかる抵抗成分は、以下のようになる。奇数列を読み出す場合、第１の読み出しスイッチ４１１の抵抗成分とラインメモリ４０９から第１の読み出しアンプ４２５までの配線抵抗との和となる。また、偶数列を読み出す場合、第３の読み出しスイッチ４１６の抵抗成分とラインメモリ４０９から第１の読み出しアンプ４２５までの配線抵抗との和となる。各スイッチのゲート長及びゲート幅等の電気的特性は全て等しい。そのため、奇数列を読み出すときの信号遅延量と、偶数列を読み出すときの信号遅延量とは同等となる。従って、奇数列と偶数列の信号のホールド時における信号遅延量が同等なため、奇数列と偶数列との間での信号のオフセットが低減できる。更に、共通信号線をリセットする場合のリセット電圧になるまでの遅延量も奇数列と偶数列とで同等とすることができるため、リセット時の共通信号線のオフセットを低減することが可能となる。そのため、奇数列と偶数列での信号のオフセットの低減が可能となる。
【００４３】
次に、図６を用いて第２の読み出しモードの動作について詳細に説明する。図６は、第２の読み出しモードにおいて、図４に示す各スイッチを駆動するパルスのタイミングチャートと、第１及び第２の共通信号線(Ｓ信号)４０１ａ、４０２ａの電位変動を示す図である。
【００４４】
第２の読み出しモードでは、図６に示すように、第３の読み出しスイッチ４１６を常時ＯＦＦするために、列選択パルスＰＳＷ(２)、ＰＳＷ(４)及びＰＳＷ(６)をＬｏｗレベルにする。また、タイミングｔ１の時点では、一行分のＳ信号とＮ信号が、ＰＴＳパルス及びＰＴＮパルスの所定のタイミングによってラインメモリ４０９に書き込まれている。以下、図６に示すタイミングｔ１〜ｔ８の動作について説明する。
【００４５】
タイミングｔ１では、共通信号線リセットスイッチ４２３、４２４をＯＮするために、ＰＣＨＲパルスをＨｉレベルにし、第１及び第２の共通信号線４０１ａ、４０１ｂ、４０２ａ、４０２ｂを共通信号線リセット電圧Ｖｃｈｒｓ、Ｖｃｈｒｎにリセットする。タイミングｔ２では、ＰＣＨＲパルスをＬｏｗレベルにし、第１及び第２の共通信号線４０１ａ、４０１ｂ、４０２ａ、４０２ｂと共通信号線リセット電圧源Ｖｃｈｒｓ、Ｖｃｈｒｎとを電気的に絶縁状態にする。また、１列目の列選択パルスＰＣＬＭ(１)と２列目の列選択パルスＰＣＬＭ(２)とをＨｉレベルにする。これによって、ＣＴＳ(１)４０３及びＣＴＳ(２)４０４と第１の共通信号線４０１ａ及び第２の共通信号線４０２ａとを導通状態にする。そして、ＣＴＳ(１)４０３に記憶されている信号レベルを第１の共通信号線４０１ａに、ＣＴＳ(２)４０４に記憶されている信号レベルを第２の共通信号線４０２ａにそれぞれ出力する。
【００４６】
すなわち、第１及び第２の共通信号線４０１ａ、４０２ａは、それぞれ共通信号線リセットレベル電圧Ｖｃｈｒｓから、徐々にＳ信号レベルへ変化する。
【００４７】
このとき、ＣＴＳ(１)４０３から第１の共通信号線４０１ａにかかる抵抗成分は、第１の読み出しスイッチ４１０の抵抗成分とＣＴＳ(１)から第１の読み出しアンプ４２５までの配線抵抗との和となる。ＣＴＳ(２)４０４から第２の共通信号線４０２ａにかかる抵抗成分は、第２の読み出しスイッチ４１９の抵抗成分とＣＴＳ(２)から第２の読み出しアンプ４２７までの配線抵抗との和となる。
【００４８】
同様に、Ｎ信号も同じタイミングでＣＴＮ(１)４２９及びＣＴＮ(２)４３０からそれぞれ同等の回路構成を経て、第１の共通信号線(Ｎ信号)４０１ｂに出力される。そして、Ｎ信号の第１及び第２の共通信号線(Ｎ信号)４０１ｂ、４０２ｂは、それぞれ徐々にＮ信号レベルへ変化する。
【００４９】
以下、第１及び第２の読み出しアンプ４２５、４２７の出力電圧をそれぞれ所定のタイミングでホールドすることにより、１列目と２列目の画素信号を同時に得ることができる。すなわち、同じ動作周波数で駆動する場合、第２の読み出しモードは、第１の読み出しモードに比べて、２倍のフレームレートで画素信号を得ることができる。
【００５０】
ｔ３のタイミングでは、第１の読み出しアンプ４２５及び第２の読み出しアンプ４２７の出力信号をそれぞれ得た後、１列目の列選択パルスＰＣＬＭ(１)及び２列目の列選択パルスＰＣＬＭ(２)をＬｏｗレベルにする。また、ｔ３のタイミングでは、第１の共通信号線４０１ａ及び第２の共通信号線４０２ａは、それぞれ１列目の信号レベル電圧、２列目の信号レベル電圧になっている。そのため、ＰＣＨＲパルスをＨｉレベルにすることによって、第１及び第２の共通信号線４０１ａ、４０２ａを共通信号線リセット電圧Ｖｃｈｒｓにそれぞれリセットする。
【００５１】
以下、同様に、タイミングｔ３〜ｔ５の期間で、３列目及び４列目の画素信号を出力し、タイミングｔ５〜ｔ７の期間で、５列目及び６列目の画素信号を出力する。これによって、垂直走査回路１０１で選択された１行分の画素信号を得ることができる。
【００５２】
本実施形態では、垂直方向に６行分の画素が配置されているため、全画素信号を読み出すためには、タイミングｔ１〜ｔ８の動作を６回繰り返し行うことになる。
【００５３】
このように、第２の読み出しモードでは、ラインメモリ４０９から読み出しアンプ４２５にかかる抵抗成分は、以下のようになる。奇数列を読み出す場合、第１の読み出しスイッチ４１０の抵抗成分とラインメモリ４０９から第１の読み出しアンプ４２５までの配線抵抗との和となる。また、偶数列を読み出す場合、第２の読み出しスイッチ４１９の抵抗成分とラインメモリ４０９から第２の読み出しアンプ４２７までの配線抵抗との和となる。各スイッチのゲート長及びゲート幅等の電気的特性は全て等しい。そのため、奇数列を読み出すときの信号遅延量と、偶数列を読み出すときの信号遅延量とは同等となる。その結果、第１の共通信号線に出力される信号と、第２の共通信号線に出力される信号とを読み出す場合に、両者の出力のオフセットが低減され、画像上の縦スジを低減することができる。以上、本実施形態の構成によれば、画素信号を単一の出力線に出力するモードと、画素信号を複数の出力線に並列に出力するモードとを切り替えることができる。これにより、出力線に接続される出力端子の個数の切り替えが可能でかつ画像の劣化を低減することが可能となる。
【００５４】
（第２の実施形態）
本実施形態は、図４において第１の共通信号線４０１ａ、４０１ｂ及び第２の共通信号線４０２ａ、４０２ｂの信号遅延要因として、第３のスイッチによる寄生容量を考慮したものである。
【００５５】
図７を用いて本発明の好適な第２の実施形態を詳細に説明する。
【００５６】
図７において、各スイッチを駆動するパルスと回路構成は実施形態１の場合と同様であるため、詳細な説明は省略する。
【００５７】
本実施形態では、各垂直信号線や共通信号線の寄生容量が同等になるように実施形態１の構成にダミー回路を設けたものである。具体的には、第１、第２及び第３の読み出しスイッチ４１１、４１８、４１６と電気的特性が等しいダミースイッチ４３０、４３２等を配置している。
【００５８】
ダミースイッチ４３０は、奇数番目の列のＣＴＳ(１)４０３と同じ列の第１の読み出しスイッチ４１１とを結ぶ配線上に接続されている。ダミースイッチ４３２は、偶数番目の列の第２の読み出しスイッチ４１８と第２の共通信号線４０２を結ぶ配線上とに接続されている。
【００５９】
ダミースイッチ４３０、４３２のそれぞれゲート端子は、ＧＮＤによりショートされ、非動作の状態になっている。以下、このように構成された回路をダミー回路という。ダミー回路４３４、４３５、４３６、４３７についても、ダミー回路４３１、４３３と同様にして構成されている。
【００６０】
このようにして、ダミー回路４３１、４３３、４３４、４３５、４３６、４３７を配置する。これによって、第１の読み出しモードにおいて、奇数番目のＣＴＳと第１の読み出しスイッチ４１１とを結ぶ配線上における寄生容量と、偶数番目のＣＴＳと第３の読み出しスイッチ４１６とを結ぶ配線上における寄生容量が等しくなる。その結果、信号遅延量が同等になる。
【００６１】
また、第２の読み出しモードにおいて、奇数番目のＣＴＳと第１の共通信号線４０１とを結ぶ配線上における寄生容量と、偶数番目のＣＴＳと第２の共通信号線４０２とを結ぶ配線上における寄生容量とが等しくなる。その結果、信号遅延量が同等になり、画像上縦スジを低減することができる。
【００６２】
以上説明したように、第１の読み出しモードにおいて、ラインメモリ４０９から第１の読み出しアンプ４２５までの配線上にかかる寄生容量は、以下のようになる。奇数列を読み出す場合、ラインメモリ４０９と第１の読み出しスイッチ４１１との間の第１のダミー回路４３１に配置された第１のダミースイッチ４３０の容量成分と、第３の読み出しスイッチ４１６(ＯＦＦ)の容量成分との和となる。また、偶数列を読み出す場合、第１の読み出しスイッチ４１１(ＯＦＦ)の容量成分と、第２のダミー回路４３３に配置された第２のダミースイッチ４３２(ＯＦＦ)の容量成分との和となる。
【００６３】
また、第２の読み出しモードにおいて、ラインメモリ４０９から第１及び第２の読み出しアンプ４２５、４２７までの配線上にかかる寄生容量は、以下のようになる。奇数列を読み出す場合、ラインメモリ４０９と第１の読み出しスイッチ４１１との間に配置されるダミースイッチ４３０の容量成分と、第３の読み出しスイッチ４１６(ＯＦＦ)の容量成分との和となる。また、偶数列を読み出す場合、第３の読み出しスイッチ４１６(ＯＦＦ)の容量成分と、第２の読み出しスイッチ４１８と第２の共通信号線４０２との間に配置されるダミースイッチ４３３の容量成分との和となる。各スイッチのゲート長、ゲート幅及び電気的特性は全て等しい。そのため、第１の読み出しモード及び第２の読み出しモードのいずれの場合でも、奇数列を読み出すときの信号遅延量と、偶数列を読み出すときの信号遅延量は同等となる。すなわち、第１の共通信号線４０１に出力される信号と、第２の共通信号線４０２に出力される信号を読み出す場合に、両者の出力のオフセットを低減することができるため、画像上縦スジを低減することができる。
【００６４】
（第３の実施形態）
図８は、特開２００５−０８６２６０号公報に開示されているラインメモリをブロック化して読み出す技術を本発明に適用した場合の信号読み出し回路１０６の回路図である。
【００６５】
画素部１０３から垂直出力線１０５に読み出されたＳ信号及びＮ信号は、増幅部（プレアンプ）３０３で増幅され、ＰＴＳパルス及びＰＴＮパルスを所定のタイミングでＨｉレベルにすることによって、各々ラインメモリ３０５に書き込まれる。
【００６６】
ラインメモリ３０５に記憶されたＳ信号及びＮ信号は、ブロック選択スイッチ８００の各スイッチ８０３、８０４がＯＮすると、列選択パルスＰＣＬＭを順次Ｈｉレベルにして各々共通信号線８０５、８０６へ出力される。また、ブロック選択スイッチ８００がＯＦＦしている場合、ブロック共通信号線８０１、８０２と共通信号線８０５、８０６は電気的に絶縁状態となる。つまり、ブロック選択スイッチ８００がＯＮしている期間、読み出しスイッチ３１２が順次ＯＮすると、１ブロック分のＳ信号及びＮ信号が各々共通信号線８０５、８０６へ同時に出力される。共通信号線８０５、８０６へ出力されたＳ信号及びＮ信号は、読み出し増幅部１０７の非反転入力端子（＋）及び反転入力端子（-）に入力され、差分信号(Ｓ信号−Ｎ信号)として出力線１０８へ出力される。
【００６７】
各共通信号線８０５、８０６は、１列分の信号を出力した後、共通信号線リセットスイッチ３２０がＯＮし、リセットレベル電圧Ｖｃｈｒｓ、Ｖｃｈｒｎにリセットされる。
【００６８】
すなわち、各共通信号線８０５、８０６は、共通信号線リセットスイッチ３２０がＯＦＦのとき、読み出しスイッチ３１２がＯＮすることによって信号レベル電圧を保持する。また、読み出しスイッチ３１２がＯＦＦし、リセットスイッチ３２０がＯＮしている期間は、リセットレベル電圧を保持する。
【００６９】
図９を用いて第３の実施形態に信号読み出し回路１０６を詳細に説明する。
【００７０】
本実施形態の画素部１０３は、垂直方向に６個、水平方向に１８個の画素基本セル２００が配列されている。また、信号読み出し回路１０６のラインメモリ９０７は、１ブロック６列のブロックを複数備える。
【００７１】
図９は、図８に示すＣＴＳ３０８から読み出し増幅部１０７までの出力回路の１ブロックを表している。本実施形態では、図９に示す基本ブロック９００が水平方向に３個配置されており、それぞれ第１のブロック選択スイッチ９２０及び第２のブロック選択スイッチ９２１を介して第１の共通信号線９２２及び第２の共通信号線９２３に接続されている（不図示）。
【００７２】
また、第１の共通信号線９２２と第２の共通信号線９２３の信号遅延要因として抵抗成分に加え、さらに寄生容量分を考慮している。図９に示すように、第１のダミー回路９２７のダミースイッチ９２６が、奇数列のＣＴＳと同じ列の第１の読み出しスイッチ９１１とを結ぶ配線上に配置されている。また、第２のダミー回路９２９のダミースイッチ９２８が偶数列の第２の読み出しスイッチ９１９と第２のブロック共通信号線９２５とを結ぶ配線上とに配置されている。ダミースイッチ９２６、９２８は、第１、第２及び第３の読み出しスイッチ９１１、９１９、９１５と同じゲート長及びゲート幅を有し、電気的特性が等しい。また、ダミースイッチ９２６、９２８のそれぞれゲート端子は、ＧＮＤによりショートされ、非動作の状態となっている。
【００７３】
また、本実施形態では、図８に示す読み出し増幅部１０７に第１の読み出しアンプ９３７及び第２の読み出しアンプ９３８の２つのアンプ配置されている。このような構成により、第１の読み出しアンプ９３７を動作させて画素信号を出力線９３９へ出力する第１の読み出しモードと、第１及び第２の読み出しアンプ９３７、９３８の両方を動作させる。そして、画素信号を出力線９３９、９４０に並列に出力する第２の読み出しモードとを実行することができる。
【００７４】
図８に示すように、ＣＴＳ３０８及びＣＴＮ３０９に記憶されたＳ信号及びＮ信号は、読み出し増幅部１０７の入力端子までの経路が同一である。そして、同一のブロック選択パルスＢＳＥＬ及び列選択パルスＰＣＬＭのタイミングでブロック共通信号線８０１、８０２を介して各々の共通信号線８０５、８０６に出力される。すなわち、Ｎ信号が、ラインメモリ３０５から読み出し増幅部１０７に入力されるまでのタイミング及び回路構成は、Ｓ信号と同等である。そのため、本実施形態では、Ｎ信号についての説明を省略し、Ｓ信号について説明する。
【００７５】
図９において、第１及び第２の読み出しスイッチ９１１、９１９は、水平走査回路１０２からの列選択パルスＰＣＬＭ（１）、（２）によってＯＮ、ＯＦＦする。読み出しスイッチ９１１、９１９がＯＮのとき、ラインメモリ９０７に記憶された信号を第１及び第２のブロック共通信号線９２４、９２５へ各々出力して読み出す。また、スイッチ９１１、９１９がＯＦＦのとき、ラインメモリ９０７とブロック共通信号線９２４、９２５は電気的に絶縁状態となる。
【００７６】
第３の読み出しスイッチ９１５は、偶数列のＣＴＳ９０２、９０４、９０６及び同列の第２の読み出しスイッチ９１９の間の配線上と、奇数列の読み出しスイッチ９１１及び第１のブロック共通信号線９２４の間の配線上とを、接続する。
【００７７】
第３の読み出しスイッチ９１５は、水平走査回路１０２から受けるＰＳＷパルスがＨｉレベルのとき、上記の配線間を導通状態にする。一方、水平走査回路１０２から受けるＰＳＷパルスがＬｏｗレベルのとき、上記の配線間を電気的に絶縁状態にする。
【００７８】
第１及び第２のブロック選択スイッチ９２０、９２１は、水平走査回路１０２から受けるブロック選択パルスＢＳＥＬがＨｉレベルのとき、第１及び第２のブロック共通信号線９２４、９２５と第１及び第２の共通信号線９２２、９２３とを導通状態にする。一方、水平走査回路１０２から受けるブロック選択パルスＢＳＥＬがＬｏｗレベルのとき、第１及び第２のブロック共通信号線９２４、９２５と第１及び第２の共通信号線９２２、９２３とを電気的に絶縁状態にする。
【００７９】
第１及び第２の共通信号線９２２、９２３は、それぞれ第１及び第２の読み出しアンプ９３７、９３８の非反転入力端子に入力(Ｎ信号は反転入力端子に入力される)されている。
【００８０】
本実施形態において、第１、第２及び第３の読み出しスイッチ９１１、９１９、９１５の電気的特性が同一であることが好ましい。例えば、第１、第２及び第３の読み出しスイッチ９１１、９１９、９１５をｎＭＯＳトランジスタで構成し、それらのゲート長及びゲート幅を同一とすることにより、電気的特性を同一とすることができる。
【００８１】
第１及び第２の共通信号線９２２、９２３は、共通信号線リセットスイッチ９３６を介して、共通信号線リセット電圧源Ｖｃｈｒｓに接続されている。
【００８２】
共通信号線リセットスイッチ９３６は、水平走査回路１０２からのＰＣＨＲパルスがＨｉレベルのときに、第１及び第２の共通信号線９２２、９２３をリセットレベル電圧にリセットする。また、共通信号線リセットスイッチ９３６は、ＰＣＨＲパルスがＬｏｗレベルのときに、共通信号線リセット電圧源Ｖｃｈｒｓと第１及び第２の共通信号線９２２、９２３とを電気的に絶縁状態にする。
【００８３】
第１及び第２の読み出しアンプ９３７、９３８には、Ｓ信号とＮ信号とが並列してラインメモリ９０７から同等のタイミング及び回路構成で非反転入力端子及び反転入力端子にそれぞれ入力される。第１及び第２の読み出しアンプ９３７、９３８は、入力されたＳ信号とＮ信号とを差分処理して、出力線９３９、９４０からセンサーチップの外部へ信号を出力する。
【００８４】
図１０を用いて第１の読み出しモードの動作について詳細に説明する。
【００８５】
図１０は、第１の読み出しモードにおいて、図９に示す各スイッチを駆動するパルスのタイミングチャートと、第１及び第２の共通信号線(Ｓ信号)９２２、９２３の電位変動を示す図である。
【００８６】
第１の読み出しモードでは、図１０に示すように、第２の読み出しスイッチ９１９を常時ＯＦＦするために、列選択パルスＰＣＬＭ(２)、ＰＣＬＭ(４)及びＰＣＬＭ(６)をＬｏｗレベルにする。
【００８７】
また、タイミングｔ１の時点では、一行分のＳ信号とＮ信号が、ＰＴＳパルス及びＰＴＮパルスの所定のタイミングによってラインメモリ９０７に書き込まれている。
【００８８】
以下、図１０に示すタイミングｔ１〜ｔ１４の動作について説明する。
【００８９】
タイミングｔ１では、共通信号線リセットスイッチ９３６をＯＮするために、ＰＣＨＲパルスをＨｉレベルにし、第１及び第２の共通信号線９２２、９２３を共通信号線リセット電圧Ｖｃｈｒｓ、Ｖｃｈｒｎにリセットする。また、１ブロック目のブロック選択パルスＢＳＥＬ(１)をＨｉレベルにし、１ブロック目のブロック共通信号線９２４、９２５と共通信号線９２２、９２３とを導通状態にする。
【００９０】
タイミングｔ２では、ＰＣＨＲパルスをＬｏｗレベルにし、第１及び第２の共通信号線９２２、９２３と共通信号線リセット電圧源Ｖｃｈｒｓ、Ｖｃｈｒｎとを電気的に絶縁状態にする。また、１列目の列選択パルスＰＣＬＭ(１)をＨｉレベルにすることによって、ＣＴＳ(１)９０１と第１の共通信号線９２２とを導通状態にし、ＣＴＳ(１)９０１に記憶されている信号レベルを第１の共通信号線９２２に出力する。
【００９１】
すなわち、第１の共通信号線９２２は、共通信号線リセットレベル電圧Ｖｃｈｒｓから、徐々にＳ信号レベルへ変化する。このとき、ＣＴＳ(１)９０１から第１の共通信号線９２２にかかる抵抗成分は、第１の読み出しスイッチ９１１及び第１のブロック選択スイッチ９２０の抵抗成分と、ＣＴＳ(１)９０１から第１の読み出しアンプ９３７までの配線抵抗との和となる。同様に、Ｎ信号も同じタイミングでＣＴＮ(１)９０１から同等の回路構成を経て、第１の共通信号線(Ｎ信号)に出力され、Ｎ信号の第１の共通信号線(Ｎ信号)は徐々にＮ信号レベルへ変化する。
【００９２】
以下、第１の読み出しアンプの出力電圧を所定のタイミングでホールドすることにより、１列目の画素信号を得ることができる。
【００９３】
タイミングｔ３では、第１の読み出しアンプの出力信号を得た後、１列目の列選択パルスＰＣＬＭ(１)をＬｏｗレベルにする。また、ｔ３のタイミングでは、第１の共通信号線９２２は、１列目の信号レベルの電圧になっている。そのため、ＰＣＨＲパルスをＨｉレベルにすることによって、第１の共通信号線９２２を共通信号線リセット電圧Ｖｃｈｒｓにリセットする。
【００９４】
タイミングｔ４では、第１の共通信号線９２２が共通信号線リセットレベルＶｃｈｒｓに変化した後、ＰＣＨＲパルスをＬｏｗレベルにし、再び第１の共通信号線９２２と共通信号線リセット電圧源Ｖｃｈｒｓとを電気的に絶縁状態にする。また、２列目の列選択パルスＰＳＷ(２)をＨｉレベルにすることによって、ＣＴＳ(２)９０２と第１の共通信号線９２２とを導通状態にし、ＣＴＳ(２)９０２に記憶されている信号レベルを第１の共通信号線９２２に出力する。
【００９５】
すなわち、タイミングｔ２〜ｔ３と同様に、第１の共通信号線９２２は、共通信号線リセットレベル電圧Ｖｃｈｒｓから、徐々にＳ信号レベルへ変化する。このとき、ＣＴＳ(２)９０２から第１の共通信号線９２２にかかる抵抗成分は、第３の読み出しスイッチ９１２と第１のブロック選択スイッチ９２０の抵抗成分とＣＴＳ(２)９０２から第１の読み出しアンプ９３７までの配線抵抗との和となる。
【００９６】
同様に、Ｎ信号も同じタイミングでＣＴＮ(２)９０２から同等の回路構成を経て、第１の共通信号線(Ｎ信号)に出力され、Ｎ信号の第１の共通信号線は徐々にＮ信号レベルへ変化する。
【００９７】
以下、第１の読み出しアンプの出力電圧を所定のタイミングでホールドすることにより、２列目の画素信号を得ることができる。
【００９８】
ｔ５のタイミングでは、第１の読み出しアンプの出力信号を得た後、２列目の列選択パルスＰＳＷ(２)をＬｏｗレベルにする。また、ｔ５のタイミングでは、第１の共通信号線９２２の電圧は、２列目の信号レベルの電圧になっている。そのため、ＰＣＨＲパルスをＨｉレベルにすることによって、第１の共通信号線９２２を再び共通信号線リセット電圧にリセットする。
【００９９】
以下、同様に、タイミングｔ５〜ｔ９の期間で、３列目及び４列目の画素信号を出力し、タイミングｔ９〜ｔ１３の期間で、５列目及び６列目の画素信号を出力する。このように、タイミングｔ１〜ｔ１３の期間で、垂直走査回路１０１で選択された１行分のうち１ブロック分の画素信号を得ることができる。
【０１００】
タイミングｔ１３では、１ブロック分の画素信号を出力した後、１ブロック目のブロック選択パルスＢＳＥＬ(１)をＬｏｗレベルにし、１ブロック目のブロック共通信号線と共通信号線を電気的に絶縁状態にする。
【０１０１】
以降、２ブロック目のブロック選択パルスＢＳＥＬ(２)、３ブロック目のブロック選択パルスＢＳＥＬ(３)を駆動することにより、垂直走査回路１０１で選択された１行分の画素信号を得ることができる。なお、図１２のタイミングＴ１、Ｔ２、Ｔ３、Ｔ４のそれぞれのタイミングの間（例えば、Ｔ１〜Ｔ２の間）に図１０のｔ１〜ｔ１３の動作が行われる。
【０１０２】
本実施形態は、垂直方向に６行分の画素が配置されているので、全画素信号を読み出すために、図１２に示すタイミングＴ１〜Ｔ４を６回繰り返し行うことになる。
【０１０３】
以上説明したように、第１の読み出しモードにおいて、ラインメモリ９０７から読み出しアンプ９３７にかかる抵抗成分は、以下のようになる。奇数列を読み出す場合、第１の読み出しスイッチ９１１と第１のブロック選択スイッチ９２０の抵抗成分とラインメモリ９０７から第１の読み出しアンプ９３７までの配線抵抗との和となる。また、偶数列を読み出す場合、第３の読み出しスイッチ９１５と第１のブロック選択スイッチ９２０の抵抗成分とラインメモリ９０７から第１の読み出しアンプ９３７までの配線抵抗との和となる。
【０１０４】
また、ラインメモリ９０７から第１の読み出しアンプ９３７までの配線上にかかる寄生容量は、以下のようになる。奇数列を読み出す場合、ラインメモリ９０７と第１の読み出しスイッチ９１１との間に配置される第１のダミー回路９２７のダミースイッチ９２６の容量成分と、第３の読み出しスイッチ(ＯＦＦ)９１５の容量成分との和となる。また、偶数列を読み出す場合、第１の読み出しスイッチ(ＯＦＦ)９１１の容量成分と、第２の読み出しスイッチ(ＯＦＦ)９１９の容量成分との和となる。
【０１０５】
各スイッチのゲート長、ゲート幅及び電気的特性は全て等しいので、奇数列を読み出すときの信号遅延量と、偶数列を読み出すときの信号遅延量は同等となる。
【０１０６】
次に、図１１及び図１２を用いて第２の読み出しモードについて詳細に説明する。
【０１０７】
図１１は、第２の読み出しモードにおいて、図９に示す各スイッチを駆動するパルスのタイミングチャートと、第１及び第２の共通信号線(Ｓ信号)９２２、９２３の電位変動を示す図である。
【０１０８】
第２の読み出しモードでは、図１１に示すように、第３の読み出しスイッチ９１５を常時ＯＦＦするために、列選択パルスＰＳＷ(２)、ＰＳＷ(４)及びＰＳＷ(６)をＬｏｗレベルにする。
【０１０９】
また、タイミングｔ１の時点では、一行分のＳ信号とＮ信号が、ＰＴＳパルス及びＰＴＮパルスの所定のタイミングによってラインメモリ９０７に書き込まれている。以下、図１１に示すタイミングｔ１〜ｔ８の動作について説明する。
【０１１０】
タイミングｔ１では、共通信号線リセットスイッチ９３６をＯＮするために、ＰＣＨＲパルスをＨｉレベルにし、第１及び第２の共通信号線９２２、９２３を共通信号線リセット電圧Ｖｃｈｒｓ、Ｖｃｈｒｎにリセットする。また、１ブロック目のブロック選択パルスＢＳＥＬ(１)をＨｉレベルにし、１ブロック目のブロック共通信号線９２４、９２５と共通信号線とを導通状態にする。
【０１１１】
タイミングｔ２では、ＰＣＨＲパルスをＬｏｗレベルにし、第１及び第２の共通信号線９２２、９２３と共通信号線リセット電圧源Ｖｃｈｒｓ、Ｖｃｈｒｎとを電気的に絶縁状態にする。
【０１１２】
また、１列目の列選択パルスＰＣＬＭ(１)と２列目の列選択パルスＰＣＬＭ(２)とをＨｉレベルにする。これによって、ＣＴＳ(１)９０１及びＣＴＳ(２)９０２と第１の共通信号線及び第２の共通信号線とを導通状態にする。また、ＣＴＳ(１)９０１に記憶されている信号レベルを第１の共通信号線９２２に、ＣＴＳ(２)９０２に記憶されている信号レベルを第２の共通信号線９２３にそれぞれ出力する。
【０１１３】
すなわち、第１及び第２の共通信号線９２２、９２３は、それぞれ共通信号線リセットレベル電圧Ｖｃｈｒｓから、徐々にＳ信号レベルへ変化する。このとき、ＣＴＳ(１)９０１から第１の共通信号線９２２にかかる抵抗成分は、第１の読み出しスイッチ９０８及び第１のブロック選択スイッチ９２０の抵抗成分と、ＣＴＳ(１)９０１から第１の読み出しアンプ９３７までの配線抵抗との和となる。また、ＣＴＳ(２)９０２から第２の共通信号線９２３にかかる抵抗成分は、第２の読み出しスイッチ９１６及び第２のブロック選択スイッチ９２１の抵抗成分と、ＣＴＳ(２)９０２から第２の読み出しアンプ９３８までの配線抵抗との和となる。
【０１１４】
同様に、Ｎ信号も同じタイミングでＣＴＮ(１)及びＣＴＮ(２)からそれぞれ同等の回路構成を経て、第１の共通信号線(Ｎ信号)に出力され、Ｎ信号の第１及び第２の共通信号線(Ｎ信号)は、それぞれ徐々にＮ信号レベルへ変化する。
【０１１５】
以下、第１及び第２の読み出しアンプの出力電圧をそれぞれ所定のタイミングでホールドすることにより、１列目と２列目の画素信号を同時に得ることができる。
【０１１６】
すなわち、同じ動作周波数で駆動する場合、第２の読み出しモードは、第１の読み出しモードに比べて、２倍のフレームレートで画素信号を得ることができる。
【０１１７】
ｔ３のタイミングでは、第１及び第２の読み出しアンプの出力信号をそれぞれ得た後、１列目の列選択パルスＰＣＬＭ(１)及び２列目の列選択パルスＰＣＬＭ(２)をＬｏｗレベルにする。また、ｔ３のタイミングでは、第１の共通信号線９２２及び第２の共通信号線９２３は、それぞれ１列目の信号レベル電圧、２列目の信号レベル電圧になっている。そのため、ＰＣＨＲパルスをＨｉレベルにすることによって、第１及び第２の共通信号線９２２、９２３を共通信号線リセット電圧Ｖｃｈｒｓにそれぞれリセットする。
【０１１８】
以下、同様に、タイミングｔ３〜ｔ５の期間で、３列目及び４列目の画素信号を出力し、タイミングｔ５〜ｔ７の期間で、５列目及び６列目の画素信号を出力する。これによって、垂直走査回路１０１で選択された１行分のうち１ブロック分の画素信号を得ることができる。
【０１１９】
タイミングｔ７では、１ブロック分の画素信号を出力した後、１ブロック目のブロック選択パルスＢＳＥＬ(１)をＬｏｗレベルにし、１ブロック目のブロック共通信号線と共通信号線を電気的に絶縁状態にする。
【０１２０】
以下、図１２に示すタイミングで、２ブロック目のブロック選択パルスＢＳＥＬ(２)、３ブロック目のブロック選択パルスＢＳＥＬ(３)を駆動することにより、垂直走査回路１０１で選択された１行分の画素信号を得ることができる。なお、図１２のタイミングＴ１、Ｔ２、Ｔ３、Ｔ４のそれぞれの間に図１１のｔ１〜ｔ８の動作が行われる。
【０１２１】
本実施形態は、垂直方向に６行分の画素が配置されているので、全画素信号を読み出すために、図１２に示すタイミングｔ１〜ｔ４を６回繰り返し行うことになる。
【０１２２】
以上説明したように、第２の読み出しモードにおいて、ラインメモリ９０７から読み出しアンプ９３７にかかる抵抗成分は、以下のようになる。奇数列を読み出す場合、第１の読み出しスイッチ９１１及び第１のブロック選択スイッチ９２０の抵抗成分と、ラインメモリ９０７から第１の読み出しアンプ９３７までの配線抵抗との和となる。また、偶数列を読み出す場合、第２の読み出しスイッチ９１９及び第２のブロック選択スイッチ９２１の抵抗成分と、ラインメモリ９０７から第２の読み出しアンプ９３８までの配線抵抗との和となる。
【０１２３】
また、ラインメモリ９０７から第１及び第２の読み出しアンプ９３７、９３８までの配線上にかかる寄生容量は、以下のようになる。奇数列を読み出す場合、ラインメモリ９０７と第１の読み出しスイッチ９１１との間に配置されるダミースイッチの容量成分と、第３の読み出しスイッチ(ＯＦＦ)９１５の容量成分との和となる。また、偶数列を読み出す場合、第３の読み出しスイッチ(ＯＦＦ)９１５の容量成分と、第２の読み出しスイッチ９１９と第２のブロック共通信号線９２５との間に配置されるダミースイッチの容量成分との和となる。
【０１２４】
各スイッチのゲート長及びゲート幅及び電気的特性は全て等しい。そのため、第１の読み出しモード及び第２の読み出しモードのいずれの場合でも、奇数列を読み出すときの信号遅延量と、偶数列を読み出すときの信号遅延量は同等となる。
【０１２５】
従って、第１の共通信号線に出力される信号と、第２の共通信号線に出力される信号とを読み出す場合に、両者の出力のオフセットを低減することができるため、画像上縦スジを低減することができる。
【０１２６】
（撮像装置）
次に、本発明の光電変換装置を適用した撮像装置の一例を図１３に示す。
【０１２７】
撮像装置９０は、図１３に示すように、主として、光学系、撮像装置８６及び信号処理部を備える。光学系は、主として、シャッター９１、撮影レンズ９２及び絞り９３を備える。撮像装置８６は、本発明の好適な実施の形態に係る光電変換装置１００を含む。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。
【０１２８】
シャッター９１は、光路上において撮影レンズ９２の手前に設けられ、露出を制御する。
【０１２９】
撮影レンズ９２は、入射した光を屈折させて、撮像装置８６の撮像面に被写体の像を形成する。
【０１３０】
絞り９３は、光路上において撮影レンズ９２と本発明の好適な実施の形態に係る光電変換装置との間に設けられ、撮影レンズ９２を通過後に本発明の好適な実施の形態に係る光電変換装置へ導かれる光の量を調節する。
【０１３１】
本発明の好適な実施の形態に係る光電変換装置は、撮像面に形成された被写体の像を画像信号に変換する。撮像装置８６は、その画像信号を光電変換装置から読み出して出力する。
【０１３２】
撮像信号処理回路９５は、撮像装置８６に接続されており、撮像装置８６から出力された画像信号を処理する。
【０１３３】
Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）をデジタル信号へ変換する。
【０１３４】
画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。
【０１３５】
メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。
【０１３６】
外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。
【０１３７】
タイミング発生部９８は、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。
【０１３８】
全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。
【０１３９】
記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。
【０１４０】
上述した実施形態においては、偶数列のＳ信号を奇数列のＳ信号の経路を用いて読み出す実施形態について説明してきたが、同一列のＳ信号とＮ信号とを同一の経路を用いて時系列的に読み出すなど、適宜変形が可能である。
【符号の説明】
【０１４１】
１０３  画素部
４０１ａ  第１の共通信号線(Ｓ信号)
４０２ａ  第２の共通信号線(Ｓ信号)
４１１  第１の読み出しスイッチ
４１６  第３の読み出しスイッチ
４１８  第２の読み出しスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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