(57)【特許請求の範囲】
【請求項１】
内部領域と外部領域の間の中間環状領域がその上に設けられた半導体基板と、
前記内部領域内で、前記半導体基板上に設けられたＳｉＧｅ装置と、
前記中間環状領域内で、前記半導体基板上に設けられた複数のセル状ＳｉＧｅ埋め込みダミーパターン、及び、複数のダミーポリシリコンパターンを有する複数の第一ダミーパターンと、
を備え、
複数の前記セル状ＳｉＧｅ埋め込みダミーパターンのそれぞれは、ダミーゲートと、ダミーＰ＋拡散領域と、他のダミーＰ＋拡散領域とを含み、
前記ダミーＰ＋拡散領域と前記他のダミーＰ＋拡散領域には、ＳｉＧｅ膜が形成され、
前記ダミーポリシリコンパターンは、ＳＴＩの上に配置され、前記セル状ＳｉＧｅ埋め込みダミーパターンの間に位置する、
半導体装置。
【請求項２】
前記複数のセル状ＳｉＧｅ埋め込みダミーパターンは、それぞれ前記ＳｉＧｅ装置と実質的に同様な構造を有する請求項１に記載の半導体装置。
【請求項３】
前記ＳｉＧｅ装置は、ＳＴＩ（シャロートレンチ分離）により電気的に分離される請求項１または２に記載の半導体装置。
【請求項４】
前記外部領域内で、前記半導体基板上に複数の第二ダミーパターンが設けられ、該複数の第二ダミーパターンはＳｉＧｅを含まない請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記ダミーポリシリコンパターンは、前記ＳｉＧｅ埋め込みダミーパターンと重ならない請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記ＳｉＧｅ装置は、ＰＭＯＳ（Ｐ型チャネル金属酸化膜半導体）トランジスタである請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記ＳｉＧｅ装置は、ミックスドシグナル回路、ＲＦ（無線周波数）回路、またはアナログ回路の回路素子として機能する請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記半導体基板は、シリコン基板を含む請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
半導体装置であって、
内部領域と外部領域の間の中間環状領域がその上に設けられた半導体基板と、
前記内部領域内で、前記半導体基板上に設けられたＳｉＧｅ装置と、
前記中間環状領域内で、前記半導体基板上に設けられ、それぞれダミーゲートと、ダミーＰ＋拡散領域と、他のダミーＰ＋拡散領域とを有する複数のセル状ＳｉＧｅ埋め込みダミーパターンと、
前記中間環状領域内に設けられた複数のダミーポリシリコンパターンと、
前記外部領域内に設けられた複数のセル状無ＳｉＧｅダミーパターンと、
を備え、
前記ダミーＰ＋拡散領域と前記他のダミーＰ＋拡散領域には、ＳｉＧｅ膜が形成され、
前記ダミーポリシリコンパターンは、ＳＴＩの上に配置され、前記セル状ＳｉＧｅ埋め込みダミーパターンの間に位置する、
半導体装置。
【請求項１０】
前記複数のセル状ＳｉＧｅ埋め込みダミーパターンは、それぞれ前記ＳｉＧｅ装置と実質的に同様な構造を有する請求項９に記載の半導体装置。
【請求項１１】
前記ＳｉＧｅ装置は、ＳＴＩにより電気的に分離される請求項９または１０に記載の半導体装置。
【請求項１２】
前記ＳｉＧｅ装置は、ＰＭＯＳトランジスタである請求項９から１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記ＳｉＧｅ装置は、ゲートスタックと、Ｐ＋ソース拡散領域と、Ｐ＋ドレイン拡散領域とを含み、
前記Ｐ＋ソース拡散領域と前記Ｐ＋ドレイン拡散領域との間がＰ型チャネルとして機能する請求項９から１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記Ｐ＋ソース拡散領域と前記Ｐ＋ドレイン拡散領域には、ＳｉＧｅストレッサー膜が形成される請求項１３に記載の半導体装置。
【請求項１５】
前記ＳｉＧｅ装置は、ミックスドシグナル回路、ＲＦ回路、またはアナログ回路の回路素子として機能する請求項９から１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記半導体基板は、シリコン基板を含む請求項９から１５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路分野に関し、特に、ＳｉＧｅ（シリコンゲルマニウム）装置を取り囲んで、ＳｉＧｅのエピタキシャル成長時にマイクロローディング効果を軽減できるＳｉＧｅ埋め込みダミーパターンを備えたＳｉＧｅ装置に関する。
【背景技術】
【０００２】
当技術分野で周知のように、ＭＯＳ（金属酸化膜半導体）トランジスタの性能を強化するために、ＭＯＳトランジスタのチャネル領域に応力を加えてキャリア移動度を増加することができる。一般に、ＮＭＯＳ装置のチャネル領域でソースからドレインへの引張応力を引き起こし、ＰＭＯＳ装置のチャネル領域でソースからドレインへの圧縮応力を引き起こすことが望ましい。
【０００３】
通常、ＰＭＯＳトランジスタのチャネル領域で圧縮応力を引き起こすために、エピタキシャル成長したＳｉＧｅ（ＳｉＧｅストレッサーとも称する）をＰＭＯＳ装置のソースとドレイン領域に形成する。ＳｉＧｅはシリコンより大きな格子定数を有するので、アニール後に膨張し、チャネル領域に加わるソースからドレインへの圧縮応力を引き起こす。
【０００４】
しかし、従来のＳｉＧｅ技術は、１枚のチップにおけるパターンの密度差により発生するマイクロローディング効果の影響を受ける。マイクロローディング効果は高密度領域と低密度領域のエピタキシャル成長率を異にする。成長率の違いにより、生成したＳｉＧｅ膜の厚さは不均一となる。なお、エピタキシャルＳｉＧｅストレッサーの構成は、分離された活性領域と高密度実装された活性領域によって異なる。このような不均一さはエピタキシャルＳｉＧｅストレッサーの応力水準を変え、装置の性能に悪影響を与えうる。
【０００５】
したがって、当業界では改良されたＳｉＧｅ装置と、マイクロローディング効果を軽減すると同時に従来の技術の欠点を克服する方法に対して強い要望がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的の一つは、ＳｉＧｅ装置を取り囲んで、ＳｉＧｅのエピタキシャル成長時にマイクロローディング効果を軽減できるように特別に設計されたＳｉＧｅ埋め込みダミーパターンを備えた改良されたＳｉＧｅ装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明によれば、マイクロローディング効果を軽減するためのダミーパターンを備えた半導体装置は、内部領域と外部領域の間の中間環状領域がその上に設けられた半導体基板と、内部領域内で、半導体基板上に設けられたＳｉＧｅ（シリコンゲルマニウム）装置と、中間環状領域内で、半導体基板上に設けられた複数の第一ダミーパターンとを含む。複数の第一ダミーパターンのうち少なくとも１つがＳｉＧｅを含む。
【０００８】
本発明の一様態では、半導体装置は、内部領域と外部領域の間の中間環状領域がその上に設けられた半導体基板と、内部領域内で、半導体基板上に設けられたＳｉＧｅ装置と、中間環状領域内で、半導体基板上に設けられ、それぞれＳｉＧｅ装置と実質的に同様な構造を有する複数のセル状ＳｉＧｅ埋め込みダミーパターンと、外部領域内に設けられた複数のセル状無ＳｉＧｅダミーパターンとを含む。
【発明を実施するための最良の形態】
【０００９】
かかる方法の特徴を詳述するために、具体的な実施例を挙げ、図を参照にして以下に説明する。
【００１０】
本発明は、ＳｉＧｅ装置を取り囲んで、ＳｉＧｅのエピタキシャル成長時にマイクロローディング効果を軽減するか打ち消すことができるＳｉＧｅ埋め込みダミーパターンを備えた改良されたＳｉＧｅ装置に関する。このようなＳｉＧｅ装置はミックスドシグナル回路、ＲＦ（無線周波数）回路、またはアナログ回路の回路素子であって、結合効果を回避するために分離された素子として設計されるのが一般である。
【００１１】
図１は、本発明の第一の好ましい実施例によるＳｉＧｅ装置とＳｉＧｅダミーパターンのレイアウトを示す平面図である。図１に示すように、ＳｉＧｅ装置１００は基板１の分離領域１０に形成されている。基板１は、シリコン基板、ＳＯＩ（シリコン・オン・インシュレーター）基板、またはその他好適な半導体基板である。ＳｉＧｅ装置１００は、ＰＭＯＳ（Ｐ型チャネル金属酸化膜半導体）トランジスタまたはバイポーラ接合トランジスタを含むが、これに限らない。例えば、ＳｉＧｅ装置１００は、ゲートスタック１０１、Ｐ＋ソース拡散領域１０２と、Ｐ＋ドレイン拡散領域１０３を備えたＰＭＯＳトランジスタである。
【００１２】
基板１の分離領域１０では、Ｎ型ウェル１２が形成され、上記ＳｉＧｅ装置１００はＮ型ウェル１２の中に製作される。Ｐ＋ソース拡散領域１０２とＰ＋ドレイン拡散領域１０３はいずれもエピタキシャル成長したＳｉＧｅストレッサー膜を備える。ＳｉＧｅ装置１００を電気的に分離するために、ＳＴＩ（シャロートレンチ分離）１４が基板１に形成されている。
【００１３】
ソース領域とドレイン領域にＳｉＧｅストレッサー膜を成長させる前の段階としては通常、半導体基板の上にゲートスタックを形成する段階と、ゲートスタックの側壁にスペーサーを形成する段階と、シリコン基板にゲートスペーサーに沿って凹所を形成する段階を含む。その後、ＳｉＧｅストレッサー膜は凹所の中でエピタキシャル成長し、アニールすることができる。ＳｉＧｅストレッサー膜は、当技術分野で周知の方法、例えばＳＥＧ（選択的エピタキシャル成長）法で形成することができる。
【００１４】
ＳｉＧｅ成長によるマイクロローディング効果を有効に打ち消すために、中間環状領域３００には複数のＳｉＧｅダミーパターン２０が設けられている。中間環状領域３００はＳｉＧｅ装置１００が配置された内部領域２００と外部領域４００の間に位置する。ＳｉＧｅダミーパターン２０は、ＳｉＧｅ装置１００を囲んだ活性領域であって、ＳｉＧｅ装置１００の活性領域またはＯＤ（酸化物規定）領域とともに定められる。ＳｉＧｅは、ＳｉＧｅ装置１００のＰ＋ソース拡散領域１０２とＰ＋ドレイン拡散領域１０３に成長するＳｉＧｅストレッサー膜とともに、上記活性領域に成長する。
【００１５】
図２と図３を参照する。図２は、本発明の第二の好ましい実施例によるＳｉＧｅ装置とＳｉＧｅ埋め込みダミーパターンのレイアウトを示す平面図であり、図３は、図２に示す線Ｉ−Ｉに沿った断面図である。図２と図３では同様の領域、素子及び膜に同じ番号をつける。
【００１６】
図２と図３に示すように、前記と同じく、ＳｉＧｅ装置１００は、基板１のＮ型ウェル１２に形成されている。基板１はシリコン基板、ＳＯＩ基板、またはその他好適な半導体基板である。第二の好ましい実施例によれば、ＳｉＧｅ装置１００は、例えば、ゲートスタック１０１、Ｐ＋ソース拡散領域１０２と、Ｐ＋ドレイン拡散領域１０３を備えたＰＭＯＳトランジスタを含むが、これに限らない。Ｐ＋ソース拡散領域１０２にはＳｉＧｅストレッサー膜１０２ａが形成され、Ｐ＋ドレイン拡散領域１０３にはＳｉＧｅストレッサー膜１０３ａが形成されている。ＳｉＧｅ装置１００を、電気的に分離するために基板１にはＳＴＩ１４が形成されている。
【００１７】
本実施例では、ＳｉＧｅ装置１００の周辺に複数のＳｉＧｅ埋め込みダミー拡散領域３２と複数のダミーポリシリコンパターン３４が設けられている。図２に示すように、ＳｉＧｅ１００を囲んだＳｉＧｅ埋め込みダミー拡散領域３２とダミーポリシリコンパターン３４は互い違いに配列されている。もっとも、ＳｉＧｅ埋め込みダミー拡散領域３２をＳｉＧｅ装置１００の周辺を囲むように設けるその他の配列法も適用できる。
【００１８】
図３を参照する。ＳｉＧｅ成長によるマイクロローディング効果を有効に打ち消すために、ＳｉＧｅ埋め込みダミー拡散領域３２ごとに１枚のダミーＳｉＧｅ膜３２ａが成長してなる。ダミーＳｉＧｅ膜３２ａは、ＳｉＧｅストレッサー膜１０２ａ、１０３ａとともに成長する。図３に示すように、ダミーポリシリコンパターン３４はＳＴＩ１４の真上に位置し、ＳｉＧｅ埋め込みダミー拡散領域３２と重ならない。
【００１９】
図２と図３に示すように、複数のＳｉＧｅ埋め込みダミー拡散領域３２と複数のダミーポリシリコンパターン３４は中間環状領域３００に配置される。中間環状領域３００は、ＳｉＧｅ装置１００が配置された内部領域２００と外部領域４００の間に位置する。
【００２０】
外部領域４００には、複数のダミーポリシリコンパターン３４と複数の無ＳｉＧｅダミー拡散領域３６が設けられている。「無ＳｉＧｅ」とは、ＳｉＧｅを含まないことをさす。無ＳｉＧｅダミー拡散領域３６では、ＳｉＧｅが成長しない。前記と同じように、ダミーポリシリコンパターン３４と無ＳｉＧｅダミー拡散領域３６は互い違いに配列されているが、これに限らない。各ダミーポリシリコンパターン３４は、ＳＴＩ１４の上に形成される。前記と同じように、外部領域４００では、ダミーポリシリコンパターン３４は無ＳｉＧｅダミー拡散領域３６と重ならない。
【００２１】
図４と図５を参照する。図４は、本発明の第三の好ましい実施例によるＳｉＧｅ装置とＳｉＧｅ埋め込みダミーパターンのレイアウトを示す平面図であり、図５は、図４に示す線ＩＩ−ＩＩに沿った断面図である。図４に示すように、ＳｉＧｅ装置１００は、基板１のＮ型ウェル１２に形成されている。基板１はシリコン基板、ＳＯＩ基板、またはその他好適な半導体基板である。第三の好ましい実施例によれば、ＳｉＧｅ装置１００は、例えば、ゲートスタック１０１、Ｐ＋ソース拡散領域１０２と、Ｐ＋ドレイン拡散領域１０３と、Ｐ＋ソース拡散領域１０２とＰ＋ドレイン拡散領域１０３の間にあるＰ型チャネルを備えたＰＭＯＳトランジスタを含むが、これに限らない。Ｐ＋ソース拡散領域１０２とＰ＋ドレイン拡散領域１０３にはそれぞれＳｉＧｅストレッサー膜１０２ａとＳｉＧｅストレッサー膜１０３ａが形成されている。ＳｉＧｅ装置１００を電気的に分離するために基板１にはＳＴＩ１４が形成されている。
【００２２】
第三の好ましい実施例によれば、内部領域２００と外部領域４００の間の中間環状領域３００には、複数のセル状ＳｉＧｅ埋め込みダミーパターン３３２が配置されている。ＳｉＧｅ装置１００は、内部領域２００に配置され、複数のセル状無ＳｉＧｅダミーパターン４３２は、外部領域４００に配置されている。
【００２３】
本実施例では、セル状ＳｉＧｅ埋め込みダミーパターン３３２は、ＳｉＧｅ装置１００とともに製作されるので、セル状ＳｉＧｅ埋め込みダミーパターン３３２は、接触点が形成されていないことを除いて、ＳｉＧｅ装置１００と同様の構造を有する。つまり、各セル状ＳｉＧｅ埋め込みダミーパターン３３２は、ダミーゲート３０１と、ダミーＰ＋拡散領域３０２と、ダミーＰ＋拡散領域３０３を備える。ダミーＰ＋拡散領域３０２とダミーＰ＋拡散領域３０３にはそれぞれＳｉＧｅ膜３０２ａとＳｉＧｅ膜３０３ａが形成されている。
【００２４】
外部領域４００に配置された各セル状無ＳｉＧｅダミーパターン４３２は、接触点とＳｉＧｅ膜を除いて、ＳｉＧｅ装置１００と同様の構造を有しうる。図５に示すように、各セル状無ＳｉＧｅダミーパターン４３２は、ダミーゲート４０１と、ダミーＰ＋拡散領域４０２と、ダミーＰ＋拡散領域４０３を備える。ダミーＰ＋拡散領域４０２とダミーＰ＋拡散領域４０３にはＳｉＧｅ膜が形成されていない。
【００２５】
図６を参照する。図６は、本発明の第四の好ましい実施例によるＳｉＧｅ装置とＳｉＧｅ埋め込みダミーパターンのレイアウトを示す平面図である。図６に示すように、ＳｉＧｅ装置１００ａは、内部領域２００に形成されている。内部領域２００を囲む中間環状領域３００には複数のセル状ＳｉＧｅ埋め込みダミーパターン３３２ａが形成され、外部領域４００には複数のセル状無ＳｉＧｅダミーパターン４３２ａが形成されている。
【００２６】
セル状ＳｉＧｅ埋め込みダミーパターン３３２ａは、ＳｉＧｅ装置１００ａとともに製作することができるので、各セル状ＳｉＧｅ埋め込みダミーパターン３３２ａは接触点が形成されていないことを除いて、ＳｉＧｅ装置１００と同様の構造を有しうる。外部領域４００に配置された各セル状無ＳｉＧｅダミーパターン４３２ａは、接触点とＳｉＧｅ膜を除いて、ＳｉＧｅ装置１００と同様の構造を有しうる。
【００２７】
図６に示す第四の好ましい実施例の特徴は、中間環状領域３００に複数のポリシリコンダミーパターン５０２を設けることにある。本実施例では、ポリシリコンダミーパターン５０２はＳＴＩ１４の上に配置され、セル状ＳｉＧｅ埋め込みダミーパターン３３２ａ間に位置する。ポリシリコンダミーパターン５０２を設けることで、ポリシリコンの限界寸法（ＣＤ）を改善することができる。
【００２８】
以上は本発明に好ましい実施例であって、本発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、本発明の精神の下においてなされ、本発明に対して均等の効果を有するものは、いずれも本発明の特許請求の範囲に属するものとする。本実施形態の例をここに記載する。
［項目１］
マイクロローディング効果を軽減するためのダミーパターンを備えた半導体装置であって、
内部領域と外部領域の間の中間環状領域がその上に設けられた半導体基板と、
内部領域内で、半導体基板上に設けられたＳｉＧｅ（シリコンゲルマニウム）装置と、
中間環状領域内で、半導体基板上に設けられ、少なくとも１つがＳｉＧｅを含む複数の第一ダミーパターンと、
を含む半導体装置。
［項目２］
ＳｉＧｅ装置は、ＳＴＩ（シャロートレンチ分離）により電気的に分離される項目１に記載の半導体装置。
［項目３］
外部領域内で、半導体基板上に複数の第二ダミーパターンが設けられ、該複数の第二ダミーパターンはＳｉＧｅを含まない項目１に記載の半導体装置。
［項目４］
複数の第一ダミーパターンは、ダミーポリシリコンパターンとＳｉＧｅ埋め込みダミー拡散領域を含み、
ダミーポリシリコンパターンとＳｉＧｅ埋め込みダミー拡散領域は、中間環状領域内で互い違いに配列される項目１に記載の半導体装置。
［項目５］
ダミーポリシリコンパターンは、ＳｉＧｅ埋め込みダミー拡散領域と重ならない項目４に記載の半導体装置。
［項目６］
ＳｉＧｅ装置は、ＰＭＯＳ（Ｐ型チャネル金属酸化膜半導体）トランジスタである項目１に記載の半導体装置。
［項目７］
ＳｉＧｅ装置は、ミックスドシグナル回路、ＲＦ（無線周波数）回路、またはアナログ回路の回路素子として機能する項目１に記載の半導体装置。
［項目８］
半導体基板は、シリコン基板を含む項目１に記載の半導体装置。
［項目９］
半導体装置であって、
内部領域と外部領域の間の中間環状領域がその上に設けられた半導体基板と、
内部領域内で、半導体基板上に設けられたＳｉＧｅ装置と、
中間環状領域内で、半導体基板上に設けられ、それぞれＳｉＧｅ装置と実質的に同様な構造を有する複数のセル状ＳｉＧｅ埋め込みダミーパターンと、
外部領域内に設けられた複数のセル状無ＳｉＧｅダミーパターンと、
を含む半導体装置。
［項目１０］
ＳｉＧｅ装置は、ＳＴＩにより電気的に分離される項目９に記載の半導体装置。
［項目１１］
ＳｉＧｅ装置は、ＰＭＯＳトランジスタである項目９に記載の半導体装置。
［項目１２］
ＳｉＧｅ装置は、ゲートスタックと、Ｐ＋ソース拡散領域と、Ｐ＋ドレイン拡散領域とを含み、
Ｐ＋ソース拡散領域とＰ＋ドレイン拡散領域との間がＰ型チャネルとして機能する項目１１に記載の半導体装置。
［項目１３］
Ｐ＋ソース拡散領域とＰ＋ドレイン拡散領域には、ＳｉＧｅストレッサー膜が形成される項目１２に記載の半導体装置。
［項目１４］
複数のセル状ＳｉＧｅ埋め込みダミーパターンのそれぞれは、ダミーゲートと、ダミーＰ＋拡散領域と、他のダミーＰ＋拡散領域とを含み、
ダミーＰ＋拡散領域と他のダミーＰ＋拡散領域には、ＳｉＧｅ膜が形成される項目９に記載の半導体装置。
［項目１５］
ＳｉＧｅ装置は、ミックスドシグナル回路、ＲＦ回路、またはアナログ回路の回路素子として機能する項目９に記載の半導体装置。
［項目１６］
半導体基板は、シリコン基板を含む項目９に記載の半導体装置。
【図面の簡単な説明】
【００２９】
添付図面は本発明に関してより一層理解を与えるために収録され、本明細書に組み込まれてその一部を構成する。図面は本発明の実施例を図解し、前掲記述とともに本発明の原理を説明する。
【図１】本発明の第一の好ましい実施例によるＳｉＧｅ装置とＳｉＧｅダミーパターンのレイアウトを示す平面図である。
【図２】本発明の第二の好ましい実施例によるＳｉＧｅ装置とＳｉＧｅダミーパターンのレイアウトを示す平面図である。
【図３】図２に示す線Ｉ−Ｉに沿った断面図である。
【図４】本発明の第三の好ましい実施例によるＳｉＧｅ装置とＳｉＧｅダミーパターンのレイアウトを示す平面図である。
【図５】図４に示す線ＩＩ−ＩＩに沿った断面図である。
【図６】本発明の第四の好ましい実施例によるＳｉＧｅ装置とＳｉＧｅダミーパターンのレイアウトを示す平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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