(57)【特許請求の範囲】
【請求項１】
第１導電型のＦＺ半導体基板の第１主面の表面に、第２導電型のアノード層とアノード電極を形成し、該ＦＺ半導体基板の第１主面または第２主面からプロトンを注入し、前記ＦＺ半導体基板の第２主面を切削して前記ＦＺ半導体基板を薄くし、前記切削した面に第１導電型の不純物をイオン注入し、熱処理し、カソード層を形成し、カソード電極を形成することにより、前記プロトンをドナー化させて前記第１導電型のＦＺ半導体基板のドナー濃度よりも高濃度の第１導電型バッファ層を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記プロトン照射量が１×１０11ｃｍ-2以上で、１×１０14ｃｍ-2以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記熱処理の温度が３００℃以上で６００℃以下であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
第１導電型半導体基板からなる第１導電型ドリフト層と、
前記第１導電型半導体基板の第１主面となる前記第１導電型ドリフト層のおもて面に形成され、該第１導電型ドリフト層よりも高濃度の第２導電型アノード層と、
前記第１導電型半導体基板の第２主面に形成され、該第１導電型ドリフト層よりも高濃度の第１導電型もしくは第２導電型コンタクト層と、を有する半導体装置において、
前記第１主面から前記第２主面への深さ方向に沿って前記第２導電型アノード層と前記第１導電型ドリフト層が隣接するとともに該第１導電型ドリフト層よりも高濃度の第１導電型バッファ層が前記第１導電型ドリフト層に挟入されており、
前記第１導電型バッファ層はプロトンのドナー化層であり、
前記第１導電型バッファ層が前記半導体装置の素子耐圧以下の電圧印加に応じて空乏化するに足るドナー濃度を有し、
前記第１導電型バッファ層を含めた前記第１導電型ドリフト層全体の積分濃度が、８×１０１１ｃｍ−２以上２×１０１２ｃｍ−２以下であることを特徴とする半導体装置。
【請求項５】
前記第１導電型バッファ層に続いて、該第１導電型バッファ層の前記第２主面側に隣接する前記第１導電型ドリフト層には２つ目の前記第１導電型バッファ層が挟入されており、該２つ目の前記第１導電型バッファ層が前記電圧印加に応じて空乏化するに足るドナー濃度を有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記２つ目の第１導電型バッファ層に続いて、さらに複数の前記第１導電型バッファ層が前記深さ方向に連なっており、かつ前記さらに複数の第１導電型バッファ層の少なくとも１つが前記電圧印加に応じて空乏化するに足るドナー濃度を有することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記積分濃度が、８×１０１１ｃｍ−２以上１．３×１０１２ｃｍ−２以下であることを特徴とする請求項４〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１主面の表面から、前記第１導電型ドリフト層に挟入されている前記第１導電型バッファ層の最大濃度となる位置までの距離Ｘが、式
【数１】
0005359567.tif 000007
で表される位置指標に対して０．３倍以上１．７倍以下であることを特徴とする請求項４〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記距離Ｘが、前記位置指標に対して０．８倍以上１．２倍以下であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１導電型バッファ層の最大濃度Ｎｐが、前記第１導電型ドリフト層全体の平均濃度Ｎｄｍに対して、１倍よりも高く５倍以下であることを特徴とする請求項４〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記Ｎｐが、前記Ｎｄｍに対して、１倍よりも高く２倍以下であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１導電型バッファ層の積分濃度が８×１０１１ｃｍ−２以下であることを特徴とする請求項４〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記第１導電型バッファ層の積分濃度が６×１０１１ｃｍ−２以下であることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１導電型ドリフト層と前記第２導電型アノード層とのｐｎ接合近傍における前記第１導電型ドリフト層の濃度Ｎｄ（ｘｊ）が、式
【数２】
0005359567.tif 000008
を満たすことを特徴とする請求項４〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記第２導電型アノード層を第２導電型ウエル領域とし、
該第２導電型ウエル領域の前記第１主面側に形成され、該第２導電型ウエル領域よりも高濃度の第１導電型エミッタ層と、
互いに隣接する前記第１導電型エミッタ層と前記第２導電型ウエル領域および前記第１導電型ドリフト層に対向するように絶縁膜を介して形成されたゲート電極を有するゲート構造と、をさらに備えることを特徴とする請求項４〜１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記コンタクト層が第２導電型であり、かつ該コンタクト層が前記第１導電型バッファ層よりも高濃度であることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
請求項４〜１６に記載の半導体装置を製造するにあたって、
前記第１導電型半導体基板が第１導電型ＦＺ半導体基板であり、
該第１導電型ＦＺ半導体基板の第１主面の表面に前記第２導電型アノード層とアノード電極を形成する工程と、
前記第１導電型ＦＺ半導体基板の前記第１主面側または第２主面側から前記プロトンを１回以上注入する工程と、
前記第１導電型ＦＺ半導体基板の前記第２主面を切削して前記ＦＺ半導体基板を薄くする工程と、
前記切削した面に第１導電型または第２導電型の不純物をイオン注入する工程と、
熱処理により前記プロトンをドナー化させる工程と、を有し、
前記プロトンのドナー化により前記第１導電型のＦＺ半導体基板のドナー濃度よりも高濃度の前記第１導電型バッファ層が形成され、
前記プロトンを注入する工程は、前記第１導電型バッファ層の前記第１主面からの深さが前記第２導電型アノード層よりも深くなるとともに、前記第１導電型バッファ層が前記第１導電型ドリフト層に挟入されるように前記プロトンを注入することを特徴とする半導体装置の製造方法。
【請求項１８】
前記プロトンの照射量が１×１０11ｃｍ-2以上で、１×１０14ｃｍ-2以下であることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記熱処理の温度が３００℃以上で６００℃以下であることを特徴とする請求項１７または１８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速・低損失であるだけでなく、ソフトリカバリー特性の両立を可能にするダイオードなどの半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
現在広く用いられている図１７に示すｐｉｎダイオード（従来例Ｂ）は、オン状態からオフ状態にスイッチするとき（逆回復時）には、過渡的に大きな逆向きの電流がダイオードに流れる。これを逆回復電流というが、このときダイオードに、定常的な状態よりも大きな電気的損失が生じる。この損失を小さくし、高速化することが、ダイオードの特性に強く要求される。さらに、このときダイオード内部には、定常状態の場合に比べて高い電気的責務が生じる。ダイオードに流れる定常電流を大きくしたり、阻止状態の電圧を大きくすると、この電気的責務が大きくなり、そのためダイオードが破壊することがある。電力用途のダイオードにおいて高い信頼性を保証するためには、この逆回復耐量を、定格よりもはるかに大きくすることが強く要求される。
現在、ｐｉｎダイオードの逆回復特性および耐量を改善するための対策として、重金属拡散や電子線照射などを用いた少数キャリアのライフタイム制御が広く適用されている。すなわち、ライフタイムを小さくすることで、定常状態における総キャリア濃度が低減されるため、逆回復中に空間電荷領域の広がりで掃き出されるキャリア濃度が減少し、逆回復の時間や逆回復ピーク電流、逆回復電荷を小さくすることができ、逆回復損失を低減できる。また、ホールが空間電荷領域を走り抜けることによる逆回復中の電界強度も、そのホール濃度の減少により緩和されるため、責務が小さくなり逆回復耐量が向上する。
【０００３】
一方、ダイオードのソフトリカバリー化も重要な課題である。近年環境問題などにより、パワーエレクトロニクス機器から発生する電磁ノイズの低減が要求されており、その対応策の一つに、ダイオード逆回復をソフトリカバリーにして、発振等ノイズの原因を抑えることがある。ソフトリカバリー化の手段としては、アノード側からの少数キャリア注入効率を低くするとよい。代表的には、Ｍｅｒｇｅｄ  Ｐｉｎ／Ｓｃｈｏｔｔｋｙ  Ｄｉｏｄｅ（ＭＰＳ）（非特許文献〔１〕に開示されている）やＳｏｆｔ  ａｎｄ  Ｆａｓｔ  ｒｅｃｏｖｅｒｙ  Ｄｉｏｄｅ（ＳＦＤ）（非特許文献〔２〕に開示されている）などがある。
このＭＰＳダイオードは、ｐｉｎダイオードのアノード層がｐ領域とショトキー領域で構成されている。その構成をつぎに説明する。
図３２は、ＭＰＳダイオードの要部斜視図である。表面構造（アノード層７２ａ）が、ｐ領域７２ｂとショットキー領域７２ｃで構成され、この図ではｐ領域７２ｂの平面形状が円形で、その中心が三角形格子の格子点に配置されている。
尚、図中の７１ａはｎドリフト層、７３ａはｎカソード層、７４ａはアノード電極、７５ａはカソード電極、７６ａは耐圧構造である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−３１６５００号公報
【非特許文献】
【０００５】
【非特許文献１】B.J.Baliga, "The Pinch Rectifier," IEEE Electron. Dev. Lett., ED-5, pp194, 1984.
【非特許文献２】M. Mori, et. al., "A Novel Soft and Fast Recovery Diode (SFD) with Thin P-layer Formed by Al-Si Electrode," Proceedings of ISPSD'91, pp113-117, 1991.
【非特許文献３】M. Nemoto, et. al., "An Advanced FWD Design Concept with Superior Soft Reverse Recovery Characteristics," Proceedings of ISPSD2000, pp119-122, 2000.
【非特許文献４】B.J.Baliga, "Power Semiconductor Devices," PWS Publishing Company, 1996.
【非特許文献５】M. Nemoto et. al., "Great Improvement in IGBT Turn-on Characteristics with Trench Oxide PiN Schottky (TOPS) Diode", Proc. ISPSD'01, pp307-310, 2001.
【非特許文献６】M. Nemoto et. al., Proc. ISPSD'98, pp305-308, 1998.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
逆回復動作の高速・低損失特性とソフトリカバリー特性の間には、トレードオフの関係がある（非特許文献〔３〕に開示されている）。即ち、ソフトリカバリーにするには、特にカソード側に少数キャリアを多く蓄積させ、逆回復時に空間電荷領域がアノード側からカソード側に向かって広がる時にできるだけカソード側少数キャリアを残すことで、アノード電流の減少率ｄｉｒ／ｄｔを小さくする。しかしながらそのために、逆回復損失が増加し、逆回復の終了までに時間を要する。一方、反対に、高速低損失逆回復にするということは、オン時にドリフト層に蓄積する少数キャリアを少なくすることであるが、そのためにいわゆるスナッピーな逆回復（ハードリカバリー）となり、電圧、電流ともに発振する場合がある。
例えば、非特許文献〔６〕に示されているように、逆回復過程が終了する前にｎ- ドリフト層内の余剰キャリアが消滅すると、ｄｉｒ／ｄｔが急激に増加するため、ダイオードのアノード・カソード電圧Ｖａｋもそれに伴って増加してサージ電圧が発生する。このサージ電圧は、素子内部に電界集中を引き起こすため、素子耐圧破壊をもたらす。更にそのサージ電圧がトリガーとなり、振動波形となる。この波形振動が、インバータ等の電力変換装置からの放射ノイズの発生源となる。従って、逆回復時には、ダイオードが電流阻止の定常状態に達するまでの途中で余剰キャリアが消滅しないようにしなければならない。
【０００７】
また、素子耐圧を損なわない範囲でｎ- ドリフト層を薄くして逆回復電荷を減少させて、逆回復損失を低減する方法もあるが、逆回復時のカソード側蓄積キャリアを減らすこととなり、余剰キャリアが逆回復中に消滅しやすくなるため、結果として発振しやすくなる。よって、現状の方法では、ソフトリカバリー特性を維持しながら逆回復損失を低減することは極めて困難になりつつある。
上記トレードオフを改善する方法の代表例の一つは、前述の低注入構造とドリフト層厚の低減を組合せることである。少数キャリアの注入効率を下げることで、カソード側余剰キャリアを増やしてソフトリカバリー化を図り、かつドリフト層厚を低減すれば、ソフトリカバリー化を達成しかつ高速逆回復化も可能である。また、プロトンやヘリウムイオン等の軽イオン粒子線の照射により、ライフタイムの局所制御でソフトリカバリー化を向上する方法もある。しかしながらこれらの場合、ドリフト層厚の減少により、耐圧の低下だけでなく、ソフトリカバリー化の限界がある。これは、逆回復時のドリフト層内における空間電荷領域の拡張が主にドリフト層のドナー分布に依存するため、印加電圧が素子耐圧以下の範囲で高くなれば、低注入化を行っていたとしても結局はドリフトにより空間電荷領域へのキャリアの掃き出しは多くなり、その結果ハードリカバリーとなるからである。
【０００８】
上記トレードオフを改善する他の例として、ドリフト層のドナー分布を工夫する方法がある。例えば、特開平８−１４８６９９号公報で開示されている図１８（従来品Ｃ）に示すダイオードでは、ｎドリフト層８１を２つの領域８１ａ、８１ｂに分けて、ｐアノード層８２側を高比抵抗（低濃度）にし、ｎカソード層８３側を低比抵抗（高濃度）にすることで、空乏層の伸びをある電圧以上で抑えている。
特開平８−３１６５００号公報（特許文献１）に開示されている図１９（従来品Ｄ）に示すダイオードでは、ｎカソード層９３に向かって徐々に比抵抗が低くなる構造をなし、同様にソフトリカバリー化を図っている。しかしながら逆回復時のキャリアの掃き出しでは、ｐアノード層９２側が高比抵抗の場合、アプリケーションの動作モード（高電圧低電流等）によってはキャリアがドリフトで掃き出される量が却って多くなることがあり、ハードリカバリーとなる。
最近では、発明者らが提案した特願２００１−４８６３１号公報に開示されている図１６（従来品Ａ）に示すダイオードでは、ｎドリフト層６１のほぼ中間に、ｎドリフト層６１よりは低比抵抗でそれ自身逆バイアス時に空乏化する濃度および厚さのｎバッファ層６１ａを設けることで、空乏層の伸びを制御し、ソフトリカバリー化と高速化の双方を著しく向上させる構造がある。しかしながら、この構造の場合、ｎバッファ層６１ａの存在により、逆回復時に空間電荷領域が丁度ｎバッファ層６１ａに達するときに電圧上昇率ｄＶ／ｄｔが増加するという現象（逆回復電圧のピーク近傍のｄＶ／ｄｔが増加する現象）が観測された。これは、ノイズ低減という観点からデメリットとなるため、このｄＶ／ｄｔの増加を抑制する必要がある。
【０００９】
図３０は、図１６、図１７、図１８の従来の半導体装置において、逆回復動作時の電圧波形と電流波形をシミュレーションした図であり、図５、図６、図７はそれぞれの半導体装置の内部状態をシミュレーションした図である。図１６の従来品Ａではｎドリフト層６１をつぎのように形成している。ｎカソード層６３側について、６５Ωｃｍ／５２μｍとなるようにリンを不純物としてエピ成長（エピタキシャル成長のこと）して一定濃度領域６１ｂを形成し、そのつぎにリンのドーズ量２×１０11ｃｍ-2で幅約５μｍのｎバッファ層６１ａを形成した後、ｐアノード層側について９０Ωｃｍ／６０μｍとなるようにエピ成長して一定濃度領域６１ｃを形成する。ｎドリフト層６１の積分濃度は、約１．０×１０12ｃｍ-2である。このｎバッファ層６１ａの不純物濃度分布はパルス的に急激にピーク濃度まで立ち上がる場合であり、また、ｎドリフト層６１の全域での平均濃度をＮｄｍとし、ｎバッファ層６１ａのピーク濃度をＮｐとしたとき、Ｎｐ／Ｎｄｍが２０となっている。
特願２００１−４８６３１号に記載され、また図３０からも分かるように、図１６の従来の半導体装置（従来品Ａ）は、逆回復時の発振を抑えたソフトリカバリーとなる。
しかしながら、図３０に示すように、逆回復電圧Ｖａｋの波形をみると、時刻０．４７３μｓあたりから電圧変化率ｄＶ／ｄｔが急激に増加している。このｄｖ／ｄｔの増加は、電磁ノイズの原因の一つであり、抑制されなければならない。
【００１０】
図５は、デバイスシミュレーションしたときの従来品Ａの内部キャリア（電子、ホール）と電界強度の時間変化を示す図である。時刻が０．４７μｓから０．４７５μｓの間で空間電荷領域がｎバッファ層６１ａに達しており、その時に図３０からｄＶ／ｄｔが増加していることがわかる。これは、いわゆる空間電荷領域のピン止め効果（空乏層の伸びがバッファ層でストップする効果のこと）である。このピン止め効果により空間電荷領域がバッファ層で拡張を止められるので、ｎカソード層６３側にキャリアのドリフトによる掃き出しは無くなり、電流はハードリカバリーとなる。しかしながらｎバッファ層６１ａよりｐアノード層６２側での電界強度が急激に増加するために図３０のようにｄＶ／ｄｔが増加する。
図１７の従来品Ｂは、ｎドリフト層７１（ｉ層）を５０Ωｃｍ／１１７μｍとしてエピ成長（リン）したものである。ｎドリフト層７１におけるドナーの積分濃度は、約１．１×１０12ｃｍ-2である。図１８の従来品Ｃほどではないが、やはり時刻０．５０４μｓで発振を始めている。図６は、デバイスシミュレーションしたときの従来品Ｂの内部キャリア（電子、ホール）と電界強度の時間変化を示す図である。時刻０．５０から０．５２μｓに至るまでにキャリアが消滅しており、そのときに発振を開始している。
【００１１】
図１８の従来品Ｃは、ｎドリフト層８１を、ｐアノード層８２側で６３Ωｃｍ／７０μｍ、ｎカソード層８３側で４０Ωｃｍ／４７μｍとしてエピ成長（リン）したものである。ｎドリフト層８１の全領域におけるドナーの積分濃度は、約１．１×１０12ｃｍ-2である。図３０より、逆回復電流がピークを越えたあとに波形が発振している。
図７は、デバイスシミュレーションしたときの従来品Ｃの内部キャリア（電子、ホール）と電界強度の時間変化を示す図である。時刻が０．４９μｓから０．５０μｓに移る時に、キャリアが無くなり、その間に図３０で示すように発振を始めていることがわかる。
逆回復時の発振は、逆回復時の電流減少率ｄｉｒ／ｄｔが急激に増加すること（すなわちハードリカバリー）に起因しており、従来品Ｂおよび従来品Ｃはハードリカバリーである。
この発明の目的は、前記の課題を解決して、逆回復時のｄＶ／ｄｔの増加を抑制し、逆回復時の波形振動を抑制し、高速・低損失特性とソフトリカバリー特性の両者を同時に向上する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
前記の目的を達成するために、
１）第１導電型のＦＺ半導体基板の第１主面の表面に、第２導電型のアノード層とアノード電極を形成し、該ＦＺ半導体基板の第１主面または第２主面からプロトンを注入し、前記ＦＺ半導体基板の第２主面を切削して前記ＦＺ半導体基板を薄くし、前記切削した面に第１導電型の不純物をイオン注入し、熱処理し、カソード層を形成し、カソード電極を形成することにより、前記プロトンをドナー化させて前記第１導電型のＦＺ半導体基板の濃度よりも高濃度の第１導電型バッファ層を形成する製造方法とする。
２）前記プロトン照射量が１×１０11ｃｍ-2以上で、１×１０14ｃｍ-2以下であることとする。
３）前記熱処理の温度が３００℃以上で６００℃以下であることとする。
４）第１導電型半導体基板からなる第１導電型ドリフト層と、
前記第１導電型半導体基板の第１主面となる前記第１導電型ドリフト層のおもて面に形成され、該第１導電型ドリフト層よりも高濃度の第２導電型アノード層と、
前記第１導電型半導体基板の第２主面に形成され、該第１導電型ドリフト層よりも高濃度の第１導電型もしくは第２導電型コンタクト層と、を有する半導体装置において、
前記第１主面から前記第２主面への深さ方向に沿って前記第２導電型アノード層と前記第１導電型ドリフト層が隣接するとともに該第１導電型ドリフト層よりも高濃度の第１導電型バッファ層が前記第１導電型ドリフト層に挟入されており、
前記第１導電型バッファ層はプロトンのドナー化層であり、
前記第１導電型バッファ層が前記半導体装置の素子耐圧以下の電圧印加に応じて空乏化するに足るドナー濃度を有し、
前記第１導電型バッファ層を含めた前記第１導電型ドリフト層全体の積分濃度が、８×１０１１ｃｍ−２以上２×１０１２ｃｍ−２以下である半導体装置とする。
５）前記第１導電型バッファ層に続いて、該第１導電型バッファ層の前記第２主面側に隣接する前記第１導電型ドリフト層には２つ目の前記第１導電型バッファ層が挟入されており、該２つ目の前記第１導電型バッファ層が前記電圧印加に応じて空乏化するに足るドナー濃度を有してもよい。
６）前記２つ目の第１導電型バッファ層に続いて、さらに複数の前記第１導電型バッファ層が前記深さ方向に連なっており、かつ前記さらに複数の第１導電型バッファ層の少なくとも１つが前記電圧印加に応じて空乏化するに足るドナー濃度を有してもよい。
７）前記積分濃度が、８×１０１１ｃｍ−２以上１．３×１０１２ｃｍ−２以下であってもよい。
８）前記第１主面の表面から、前記第１導電型ドリフト層に挟入されている前記第１導電型バッファ層の最大濃度となる位置までの距離Ｘが、式
【数３】
0005359567.tif 000002
で表される位置指標に対して０．３倍以上１．７倍以下であってもよい。
９）前記距離Ｘが、前記位置指標に対して０．８倍以上１．２倍以下であってもよい。
１０）前記第１導電型バッファ層の最大濃度Ｎｐが、前記第１導電型ドリフト層全体の平均濃度Ｎｄｍに対して、１倍よりも高く５倍以下であってもよい。
１１）前記Ｎｐが、前記Ｎｄｍに対して、１倍よりも高く２倍以下であってもよい。
１２）前記第１導電型バッファ層の積分濃度が８×１０１１ｃｍ−２以下であってもよい。
１３）前記第１導電型バッファ層の積分濃度が６×１０１１ｃｍ−２以下であってもよい。
１４）前記第１導電型ドリフト層と前記第２導電型アノード層とのｐｎ接合近傍における前記第１導電型ドリフト層の濃度Ｎｄ（ｘｊ）が、式
【数４】
0005359567.tif 000003
を満たしてもよい。
１５）前記第２導電型アノード層を第２導電型ウエル領域とし、
該第２導電型ウエル領域の前記第１主面側に形成され、該第２導電型ウエル領域よりも高濃度の第１導電型エミッタ層と、
互いに隣接する前記第１導電型エミッタ層と前記第２導電型ウエル領域および前記第１導電型ドリフト層に対向するように絶縁膜を介して形成されたゲート電極を有するゲート構造と、をさらに備えてもよい。
１６）前記コンタクト層が第２導電型であり、かつ該コンタクト層が前記第１導電型バッファ層よりも高濃度であってもよい。
１７）上記４）〜１６）に記載の半導体装置を製造するにあたって、
前記第１導電型半導体基板が第１導電型ＦＺ半導体基板であり、
該第１導電型ＦＺ半導体基板の第１主面の表面に前記第２導電型アノード層とアノード電極を形成する工程と、
前記第１導電型ＦＺ半導体基板の前記第１主面側または第２主面側から前記プロトンを１回以上注入する工程と、
前記第１導電型ＦＺ半導体基板の前記第２主面を切削して前記ＦＺ半導体基板を薄くする工程と、
前記切削した面に第１導電型または第２導電型の不純物をイオン注入する工程と、
熱処理により前記プロトンをドナー化させる工程と、を有し、
前記プロトンのドナー化により前記第１導電型のＦＺ半導体基板のドナー濃度よりも高濃度の前記第１導電型バッファ層が形成され、
前記プロトンの注入は、前記第１導電型バッファ層の前記第１主面からの深さが前記第２導電型アノード層よりも深くなるとともに前記第１導電型バッファ層が前記第１導電型ドリフト層に挟入されるように注入される製造方法とする。
１８）前記プロトンの照射量が１×１０11ｃｍ-2以上で、１×１０14ｃｍ-2以下であってもよい。
１９）前記熱処理の温度が３００℃以上で６００℃以下であってもよい。
以下の説明では、前記の第１導電型をｎ型、第２導電型をｐ型とする。このような構造にすることで、耐圧を損なわずｎドリフト層総厚を薄くして高速化し、かつソフトリカバリーとなるだけでなく、逆回復時のｄＶ／ｄｔも抑制することができる。
即ち、逆回復時に広がる空間電荷領域がプロトンを注入したｎバッファ層で一旦止まるため、バッファ層よりアノード側の少数キャリアは空間電荷領域によりすばやく掃き出される。一方バッファ層よりカソード側では、空間電荷領域は、バッファ層を超えて少しだけ残りのカソード側ドリフト層に進入し、それ以上は広がらない。このために、カソード側の少数キャリアは、空間電荷領域には掃き出されずに、再結合のみにより減少する。したがって従来型ダイオードに比べて十分キャリアが残るので、電流減少率が抑えられて、ソフトリカバリーとなる。したがって全ドリフト層厚を薄くすることができ、結果として、従来ダイオードに比べてソフトリカバリーかつ高速・低損失な逆回復動作にもすることが可能になる。
【００１３】
さらにドリフト層（またはバッファ層）のドナー濃度分布の最大濃度を小さくすることで、空間電荷領域の拡張が従来のバッファ構造よりもスムースとなり、かつバッファ層の積分濃度を所定濃度にすることで耐圧やソフトリカバリー効果を損なわないように逆回復時のｄＶ／ｄｔを抑制できる。上記の作用は、空間電荷領域の逆回復時の拡張を抑制し、かつ抑制範囲を、特に抑制しない範囲よりも広くすることで得られる効果である。空間電荷領域の拡張の抑制とは、図８０に示すように、逆回復中における電界強度の勾配（１次微分、∂Ｅ／∂ｘ）の絶対値が増加する領域を設け、その領域の方が、同値が平均的に一定である領域よりも広くすることである。ここで図８０は、ｐｉｎ構造での逆回復時における挙動を示した図で、同図（ａ）は空間電荷領域とキャリアの動きを示した模式図、同図（ｂ）は従来のｐｉｎ構造の電界強度分布を示した図、同図（ｃ）は本発明の場合の電界強度分布を示した図である。同図（ｂ）と同図（ｃ）の縦軸が空間電荷領域の電界強度、横軸がｐｎ接合からカソード電極方向への距離である。電流導通時に存在していた大量の少数キャリアは、逆回復時には主に空間電荷領域の拡張によるドリフトで掃き出され、空間電荷領域を駆け抜けてアノード層に達する。このため中性領域のキャリアは、この空間電荷領域の拡張が速いほど、より多く減少し、最終的に消滅する。
【００１４】
従って、同図（ｃ）のようにすれば、空間電荷領域の拡張する幅が従来例に比べて抑えられるため、ドリフトにより中性領域から空間電荷領域に掃き出される少数キャリアの量は減少する。よってその分、中性領域の余剰キャリアは十分残るため、スナッピー（急激に減少すること）な逆回復は回避され、ソフトリカバリーとなる。空間電荷領域の拡張の抑制領域が、そうでない領域すなわち∂Ｅ／∂ｘが一定の領域よりも広いほど、その効果が大きい。
一方、ソフトリカバリー特性を良好に確保しながら、阻止特性を維持するには、空間電荷領域が抑制領域を通過した後、空間電荷領域の拡張の抑制を緩和するとよい。つまり、電界強度の２次微分∂2 Ｅ／∂ｘ2 が負および正の両方の極性を示すことが良い。そのために、不純物濃度分布は、ｎ- ドリフト層内で、アノード方向及びカソード方向双方に徐々に減少する分布が良い。
図８１は、本発明の不純物濃度分布と電界強度分布の関係を示した図で、同図（ａ）は不純物濃度分布、同図（ｂ）は同図（ａ）の素子にある値の逆バイアス電圧が静的に印加されたときの電界強度分布、同図（ｃ）は同図（ｂ）の１次微分∂Ｅ／∂ｘ、同図（ｄ）は２次微分∂2 Ｅ／∂ｘ2 である。同図（ａ）のように本発明の不純物濃度分布をとることで、同図（ｂ）の様に電界強度Ｅの分布がｎ- ドリフト層の中心近傍で減少し、それにより空間電荷領域の伸びを抑えて、さらに同層中心よりもカソード側では、再び少しだけ空間電荷領域が伸びる。これは、１次微分∂Ｅ／∂ｘがｎ- 層中で同図（ｃ）のように極値をもつことで達成される。さらに同図（ｄ）のように２次微分が負だけでなく正の値をもつことで、空間電荷領域がカソード側に少しだけ伸びるので、耐圧も高く維持することができる。以上により、通常耐圧の半値程度での動作電圧では、逆回復時には空間電荷領域の抑制によりソフトリカバリーとなり、耐圧も十分高くできる。
【発明の効果】
【００１５】
この発明により、逆回復損失の低減、ソフトリカバリー特性の一層の向上、逆回復電圧のｄＶ／ｄｔの抑制および逆回復電圧・電流波形の振動の抑制ができる。その結果、電気的損失および放射電磁ノイズの低い、環境問題を考慮したＩＧＢＴモジュール、ＩＰＭなどの半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】この発明の第１実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は同図（ａ）の不純物濃度の分布図
【図２】この発明の第２実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は同図（ａ）の不純物濃度の分布図
【図３】本発明品と前記した従来品Ａ、Ｂ、Ｃのそれぞれの逆回復波形を比較した図
【図４】逆回復過程での本発明品の内部状態の時間変化を示した図
【図５】逆回復過程での従来品Ａの内部状態の時間変化を示した図
【図６】逆回復過程での従来品Ｂの内部状態の時間変化を示した図
【図７】逆回復過程での従来品Ｃの内部状態の時間変化を示した図
【図８】本発明品において、ｎドリフト層１（ｎバッファ層１ａ）の最大濃度Ｎｐと平均濃度Ｎｄｍの比であるＮｐ／ＮｄｍとｄＶ／ｄｔの関係を示す図
【図９】本発明品にて、実効バッファ積分濃度による、素子耐圧（ブレークダウン電圧）の依存性を示す図
【図１０】逆回復電流減少率ｄｊｒ／ｄｔと、Ｘｐと位置指標の比の関係を示す図
【図１１】本発明品において、ｎドリフト層全体の積分濃度と、逆回復損失Ｅｒｒと逆回復電流減少率ｄｊｒ／ｄｔとの関係を示した図である。
【図１２】本発明品において、ｐアノード層２とｎドリフト層１のｐｎ接合Ｘｊ近傍におけるｎドリフト層１の不純物濃度Ｎｄ（Ｘｊ）と濃度指標との比と、素子耐圧の関係を示す図
【図１３】本発明品において、少数キャリアのライフタイム分布が白金拡散の場合と電子線照射の場合を示した図
【図１４】本発明品と従来品Ｂについて、ライフタイム制御を白金拡散および電子線照射としたときの、逆回復波形を示す図
【図１５】ｎドリフト層への少数キャリアの注入効率γによる逆回復電流減少率ｄｊｒ／ｄｔの関係を示した図
【図１６】従来品Ａの要部断面図と不純物プロフィルの図
【図１７】従来品Ｂの要部断面図と不純物プロフィルの図
【図１８】従来品Ｃの要部断面図と不純物プロフィルの図
【図１９】従来品Ｄの要部断面図と不純物プロフィルの図
【図２０】この発明の第３実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は不純物濃度分布図
【図２１】この発明の第４実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は不純物濃度分布図
【図２２】この発明の第５実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は不純物濃度分布図
【図２３】本発明品の電界分布とｎドリフト層の積分濃度の図
【図２４】この発明の第６実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は不純物濃度分布図
【図２５】この発明の第７実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は不純物濃度分布図
【図２６】この発明の第８実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は不純物濃度分布図
【図２７】この発明の第９実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は不純物濃度分布図
【図２８】この発明の第１０実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は不純物濃度分布図
【図２９】この発明の第１１実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は不純物濃度分布図
【図３０】従来品Ａ、Ｂ、Ｃのそれぞれの逆回復波形を比較した図
【図３１】Ｎｐ／Ｎｄｍと逆回復電圧のｄＶ／ｄｔとの関係を示す図
【図３２】ＭＰＳダイオードの要部斜視図
【図３３】この発明の第１２実施例の半導体装置の要部製造工程断面図
【図３４】図３３に続く、この発明の第１２実施例の半導体装置の要部製造工程断面図
【図３５】図３４に続く、この発明の第１２実施例の半導体装置の要部製造工程断面図
【図３６】この発明の第１３実施例の半導体装置の要部製造工程断面図
【図３７】図３６に続く、この発明の第１３実施例の半導体装置の要部製造工程断面図
【図３８】図３７に続く、この発明の第１３実施例の半導体装置の要部製造工程断面図
【図３９】図３８に続く、この発明の第１３実施例の半導体装置の要部製造工程断面図
【図４０】図３９に続く、この発明の第１３実施例の半導体装置の要部製造工程断面図
【図４１】図４０に続く、この発明の第１３実施例の半導体装置の要部製造工程断面図
【図４２】この発明の第１４実施例の半導体装置の要部製造工程断面図
【図４３】図４２に続く、この発明の第１４実施例の半導体装置の要部製造工程断面図
【図４４】図４３に続く、この発明の第１４実施例の半導体装置の要部製造工程断面図
【図４５】図４４に続く、この発明の第１４実施例の半導体装置の要部製造工程断面図
【図４６】図４５に続く、この発明の第１４実施例の半導体装置の要部製造工程断面図
【図４７】図４６に続く、この発明の第１４実施例の半導体装置の要部製造工程断面図
【図４８】この発明の第１５実施例の半導体装置の要部製造工程断面図
【図４９】図４８に続く、この発明の第１５実施例の半導体装置の要部製造工程断面図
【図５０】図４９に続く、この発明の第１５実施例の半導体装置の要部製造工程断面図
【図５１】図５０に続く、この発明の第１５実施例の半導体装置の要部製造工程断面図
【図５２】図５１に続く、この発明の第１５実施例の半導体装置の要部製造工程断面図
【図５３】図５２に続く、この発明の第１５実施例の半導体装置の要部製造工程断面図
【図５４】図５３に続く、この発明の第１５実施例の半導体装置の要部製造工程断面図
【図５５】この発明の第１６実施例の半導体装置の要部製造工程断面図
【図５６】図５５に続く、この発明の第１６実施例の半導体装置の要部製造工程断面図
【図５７】図５６に続く、この発明の第１６実施例の半導体装置の要部製造工程断面図
【図５８】図５７に続く、この発明の第１６実施例の半導体装置の要部製造工程断面図
【図５９】図５８に続く、この発明の第１６実施例の半導体装置の要部製造工程断面図
【図６０】この発明の第１７実施例の半導体装置の要部製造工程断面図
【図６１】図６０に続く、この発明の第１７実施例の半導体装置の要部製造工程断面図
【図６２】図６１に続く、この発明の第１７実施例の半導体装置の要部製造工程断面図
【図６３】図６２に続く、この発明の第１７実施例の半導体装置の要部製造工程断面図
【図６４】図６３に続く、この発明の第１７実施例の半導体装置の要部製造工程断面図
【図６５】図６４に続く、この発明の第１７実施例の半導体装置の要部製造工程断面図
【図６６】この発明の第１８実施例の半導体装置の要部製造工程断面図
【図６７】図６６に続く、この発明の第１８実施例の半導体装置の要部製造工程断面図
【図６８】図６７に続く、この発明の第１８実施例の半導体装置の要部製造工程断面図
【図６９】図６８に続く、この発明の第１８実施例の半導体装置の要部製造工程断面図
【図７０】図６９に続く、この発明の第１８実施例の半導体装置の要部製造工程断面図
【図７１】図７０に続く、この発明の第１８実施例の半導体装置の要部製造工程断面図
【図７２】図４の電界強度分布の１次微分と２次微分したもので、（ａ）は１次微分した図、（ｂ）は２次微分した図
【図７３】図５の電界強度分布の１次微分と２次微分したもので、（ａ）は１次微分した図、（ｂ）は２次微分した図
【図７４】図６の電界強度分布の１次微分と２次微分したもので、（ａ）は１次微分した図、（ｂ）は２次微分した図
【図７５】図７の電界強度分布の１次微分と２次微分したもので、（ａ）は１次微分した図、（ｂ）は２次微分した図
【図７６】不純物濃度分布が、細かいステップ関数状で徐々に変化する場合で、（ａ）は不純物プロフィル図（模式的）、（ｂ）は逆バイアス電圧（〜耐圧程度）での電界強度Ｅ、（ｃ）は１次微分∂Ｅ／∂ｘを示す図、（ｄ）は２次微分∂2 Ｅ／∂ｘ2 を示す図
【図７７】実際に測定した不純物プロフィル図
【図７８】この発明の第１９実施例の半導体装置の不純物プロフィル図
【図７９】この発明の第２０実施例の半導体装置の不純物プロフィル図であり、（ａ）は３個の極大箇所の不純物濃度が同じ場合の図、（ｂ）は４個の極大箇所の不純物濃度が同じ場合の図、（ｃ）は、３個の極大箇所の不純物濃度が異なる場合の図、（ｄ）は極大箇所からの不純物濃度の傾きが大きく異なる場合の図
【図８０】ｐｉｎ構造での逆回復時における挙動を示した図で、（ａ）は空間電荷領域とキャリアの動きを示した模式図、（ｂ）は従来のｐｉｎ構造の電界強度分布を示した図、（ｃ）は本発明の場合の電界強度分布を示した図
【図８１】本発明の不純物濃度分布と電界強度分布の関係を示した図で、（ａ）は不純物濃度分布図、（ｂ）は（ａ）の素子にある値の逆バイアス電圧が静的に印加されたときの電界強度分布図、（ｃ）は（ｂ）の１次微分∂Ｅ／∂ｘを示す図、（ｄ）は２次微分∂2 Ｅ／∂ｘ2 を示す図
【図８２】本発明品を適用した電力変換装置の例を示す図
【図８３】図８２（ａ）の電力変換装置に適用したときの放射電磁ノイズを測定した結果を示す図
【図８４】本発明品（ｎ- 層総厚１１７μｍ）、従来品Ｂ（同１１７μｍ）、および従来品Ｂのｎ- 層厚が１３０μｍの場合それぞれの逆回復波形を示した図
【図８５】この発明の第２１実施例の半導体装置の不純物プロフィル図で、（ａ）は極大となる箇所が１箇所の場合の図、（ｂ）は極大となる箇所が２箇所の場合の図
【発明を実施するための形態】
【００１７】
以下本発明の実施例を、図面を用いて説明する。図１は、この発明の第１実施例の半導体装置であり、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）の不純物濃度の分布図である。この半導体装置の表面構造は通常のｐｉｎダイオードの場合と同じで、ｐアノード層は活性領域全面に形成されている。尚、以上の図において活性領域のみを断面で示した図で説明するがこの活性領域の外周には電力用途の素子で採用されているガードリング、フィールドプレートあるいはＲＥＳＵＲＦなどの耐圧構造が設けられる。そして、アノード側表面の外周端には、ｐ型領域のストッパ領域が設けられ、その表面にはストッパ電極が設けられる。このストッパ領域によって、空乏層が外周端まで達しないので、ｎドリフト層１がチップの外周側面に露出しても特に問題ない。このため、チップ側端では切断後に特別な処理を施さなくともよい。
図１において、ｎドリフト層１の一方にｐアノード層２を形成し、他方にｎカソード層３を形成し、ｐアノード層２上にアノード電極４、ｎカソード層３上にカソード電極５を形成する。このｎドリフト層１の不純物濃度は、同図（ｂ）で示すように中央付近でピークとなり、このピークの位置Ｘｐからｐアノード層２側およびｎカソード層３側に緩やかに減少するようにする。
【００１８】
同図（ｂ）に示すように、ｎドリフト層１において、ドナーの濃度、すなわち、不純物濃度Ｎｄ（Ｘ）が、ｎドリフト層１内の位置Ｘｐにおいて最大濃度を持ち、Ｘｐからアノード電極４方向またはカソード電極５方向に向かって、なだらかに不純物濃度が減少するように形成されている。この不純物濃度の減少は単調に減少する連続関数であってもよく、また、単調に減少する小刻みなステップ関数の連続であっても構わない。ｐアノード層２とアノード電極４の境界を始点（０）として、ｐアノード層２とｎドリフト層１の境界（接合）までの距離をＸｊとし、ｎカソード層３とｎドリフト層１の境界までの距離をＷｄとした場合に、ＸｊからＷｄまでの不純物濃度分布Ｎｄ（Ｘ）を積分し、Ｗｄ−Ｘｊで割った平均濃度Ｎｄｍを、
【数５】
0005359567.tif 000004
【００１９】
[数５]とすると、Ｎｄ（Ｘ）とＮｄｍとの交点が２点与えられ、それをＸｃ、Ｘｄとそれぞれ置くことができる。このＸｃとＸｄに挟まれる領域が実効的なｎバッファ層（実効ｎバッファ層１ａ）となる。また、ｐアノード層２とｎドリフト層１の交点での不純物濃度をＮ１、ｎカソード層３とｎドリフト層１の交点での不純物濃度をＮ２とした場合にＮ１≦Ｎ２となるようにする。
このｎドリフト層１をエピタキシャル成長で形成し、その不純物濃度の調整は、エピタキシャル成長中の、リンを含有するガスの流量を調整することで行う。このガス流量を時間的に単調な連続関数で変化させると、滑らかな不純物濃度分布となり、小刻みなステップ関数で変化させると、小刻みなステップ状に変化する不純物濃度分布となる。また、不純物濃度分布のピーク位置（Ｘｐ）は、ｎドリフト層１の中央部であっても、ｐアノード層２よりであっても、ｎカソード層３よりであっても構わない。ｎドリフト層１のドナー積分濃度を、１．０×１０12ｃｍ-2程度とする。
図２は、この発明の第２実施例の半導体装置であり、同図（ａ）は要部断面図、同図（ｂ）は不純物濃度の分布図である。この半導体装置の表面構造は図１と同じである。
図２において、図１との違いは、ｎドリフト層１０の不純物濃度が、ｐアノード層２側付近およびｎカソード層３側付近で一定となる領域（一定不純物濃度層１０ｂ、１０ｃ）が存在する点である。
【００２０】
同図（ｂ）において、ｎドリフト層１０の不純物濃度は、ｐアノード層２およびｎカソード層３に接する近傍で一定となり、ｎドリフト層１０内の中央付近へ向かって、この一定の低い不純物濃度より緩やかに高くなり、中央付近の位置Ｘｐでピークとなるようにする。この不純物濃度が高くなる領域をｎバッファ層１０ａとする。
このｎバッファ層１０ａの不純物濃度Ｎｄ（Ｘ）は、位置Ｘｐにおいて最大濃度を持ち、Ｘｐからアノード電極およびカソード電極に向かって濃度がなだらかに減少する。このｎバッファ層１０ａは、位置ＸａおよびＸｂにおいてｎドリフト層１０の低い一定の不純物濃度となる領域（一定不純物濃度層１０ｂ、１０ｃ）と接する。
このｎバッファ層１０ａの不純物濃度分布は、図１で説明したように、単調な連続関数であっても、小刻みなステップ関数であっても構わない。また、バッファ層１０ａの不純物濃度がピークとなる位置（Ｘｐ）は、図１で説明したように、ｐアノード層２寄りであっても、ｎカソード層３寄りであっても構わないが、ｎバッファ層１０ａの中央部付近に位置するとよい。
また、Ｘａ−Ｘｊを、Ｗｄ−Ｘｊ（ｎドリフト層１０の厚さ）の半分より小さくする（半分未満）ことで、空乏層がｎドリフト層１０より不純物濃度の高いｎバッファ層１０ａに低い電圧で到達するようになるため、ソフトリカバリー効果の確保が容易になることから、ｎバッファ層１０ａをｎドリフト層１０の中央よりｐアノード層２寄りに形成するとよい。さらに、図１と図２を組み合わせて、不純物濃度が徐々に減少するｎバッファ層がｐアノード層側またはｎカソード層側の一方に位置し、他方にのみ一定不純物濃度を有する構成としても同様の効果が得られるので構わない。
【００２１】
図３は、本発明品と前記した従来品Ａ、Ｂ、Ｃのそれぞれの逆回復波形を比較した図である。以下に説明する本発明品は図１の半導体装置である。
図３において、Ｉａはアノード電流であり、Ｖａｋはアノード・カソード間の電圧である。また、逆回復過程で発生する電圧は逆電圧であるが、ここでは、その逆電圧を正電圧として表現しており、実際の波形とは逆となっている。
前記した従来品Ｂ、Ｃは逆回復電圧および逆回復電流の発振が見られるが、本発明品は発振が抑制されている。また、従来品Ａは、発振はしないものの電圧のピーク近傍でのｄＶ／ｄｔが大きいが、本発明品はｄＶ／ｄｔが抑制されている。つまり、本発明品は、ｄＶ／ｄｔおよび発振が抑制されている。
図４は、図３の逆回復過程での本発明品の内部状態の時間変化を示した図である。同図では、不純物（ドナー）濃度分布、電界強度分布、正孔濃度分布および電子濃度分布の時間変化を示す。図中の０．４７から０．５０の数字は図３の横軸の時間（μｓで示す）と一致する。
本発明品は、時刻０．５０μｓ以降もｎカソード層３側に十分キャリアが残留しており、このためアノード電流Ｉａが発振せずソフトリカバリーとなっていることがわかる。
【００２２】
また、従来品Ａとは異なり、時刻０．４７５μｓ前後でも電界強度分布は滑らかであり、空間電荷領域のピン止め効果（空乏層の伸びが停止すること）は起きていないことがわかる。このため、ソフトリカバリーでありながらかつｄＶ／ｄｔの増加が抑制されている。
ここで、本発明品のｎドリフト層１の平均濃度Ｎｄｍは、上記ドナー積分濃度をｎドリフト層１の幅で割れば求められ、その値は約８×１０13ｃｍ-3である。この濃度となるドナーの濃度（即ち、不純物濃度）は、図１のように２点存在する。その２点間（Ｘｃ、Ｘｄ）での積分濃度は実効ｎバッファ層１ａの積分濃度（以下、実効バッファ積分濃度という）となり、その値は約５×１０11ｃｍ-2で、後述する従来品Ａのｎバッファ層の積分濃度とほぼ同じである。このためソフトリカバリー効果は十分得られ、逆回復電圧・電流の振動が抑制される。
逆回復電圧のピーク近傍のｄＶ／ｄｔの抑制効果は、図３１に示すように、ｎドリフト層１の最大濃度Ｎｐと平均濃度Ｎｄｍの比に依存する。また、空乏層のピン止め効果（空乏層の伸びをストップさせる効果）は、ｎバッファ層１の最大濃度Ｎｐがｎドリフト層平均濃度Ｎｄｍよりも高いほど大きい。
【００２３】
その理由は次のように説明できる。ｎバッファ層１の不純物濃度が高いほど、ｎバッファ層１ａへの空乏層（＝空間電荷領域）の侵入が抑えられる。
従って、電圧が増加している時に空間電荷領域がｎバッファ層１ａへ達すると、電圧の増加分δＶはｐアノード層２側の不純物濃度が低い（高比抵抗の）ｎドリフト層１でのみ担うため、その電界強度は急激に増加する。このためｄＶ／ｄｔが増加する。従って、ｎドリフト層１（ｎバッファ層１ａ）の最大濃度Ｎｐを抑えればｄＶ／ｄｔは抑制できる。
従って、本発明品は逆回復電流のピークを越えた後での振動が抑制され、さらに、逆回復電圧のピーク近傍でのｄＶ／ｄｔが緩やかになる。図８は、本発明品において、ｎドリフト層１（ｎバッファ層１ａ）の最大濃度Ｎｐと平均濃度Ｎｄｍの比であるＮｐ／ＮｄｍとｄＶ／ｄｔの関係を示す図である。ここで、ｄＶ／ｄｔは従来品Ｂの値で規格化している。また、図３１に、逆電圧波形とＮｐ／Ｎｄｍの関係を示す。Ｎｐ／Ｎｄｍが小さくなるとｄＶ／ｄｔが小さくなる。
図８に示すように、Ｎｐ／Ｎｄｍが５より小さければ、ｄＶ／ｄｔは従来品Ｂの２倍よりも小さくなり、Ｎｐ／Ｎｄｍが２より小さければ、ほぼ従来例Ｂと同じｄＶ／ｄｔとなっている。したがって望ましくは、Ｎｐ／Ｎｄｍは２以下が良い。勿論、波形振動はなく、Ｎｐ／Ｎｄｍが２０である従来品ＡよりもｄＶ／ｄｔの値は小さくなる。
【００２４】
尚、従来品Ｂは前記したようにｄＶ／ｄｔは小さいが、逆回復電圧・電流波形が振動する。
図９は、本発明品にて、実効バッファ積分濃度による、素子耐圧（ブレークダウン電圧）の依存性を示す図である。素子耐圧は、従来品Ｂの耐圧にて規格化してある。横軸が実効バッファ積分濃度である。
ｐアノード層２側からｎカソード層３側に向かう任意の２点間の電界強度の減少分（電界強度の勾配）は、その２点間のｎドリフト層１（含むｎバッファ層１ａ）の積分濃度差によって決まる。
従って、その値を調整して電界強度の勾配を減らし、耐圧を損ねない様にする必要がある。図９に示すように、実効バッファ積分濃度が８×１０11ｃｍ-2を超えると、耐圧の減少分が大きくなることがわかる。さらに実効バッファ積分濃度が６×１０11ｃｍ-2であれば、耐圧減少は無いことが判る。従って、実効バッファ積分濃度は、８×１０11ｃｍ-2以下か、望ましくは６×１０11ｃｍ-2以下がよい。
図７２、図７３、図７４および図７５は、それぞれ図４、図５、図６および図７の電界強度分布の１次微分と２次微分したもので、同図（ａ）は１次微分した図、同図（ｂ）は２次微分した図である。
【００２５】
図４で示す本発明の場合、ｔ＝０．４７〜０．５０μｓで、電界強度Ｅはその傾きが一定ではなく、カソード層に近づくほどその傾きは急峻となる。すなわち図７２（ａ）のように∂Ｅ／∂ｘが一定ではない領域 (３０〜８０μｍぐらい）の方が一定な領域（１０〜３０μｍ）よりも広い。
図５の従来例Ａでは、バッファ層がＸ＝６０μｍの位置を中心に１０μｍ程度と狭いため、結局図７３（ａ）に示す∂Ｅ／∂ｘは〜５０μｍまで一定の値を示し、バッファ層（〜６０μｍ）で∂Ｅ／∂ｘが本発明品より大きくなっている。これは、空間電荷領域がそこで強く止められていることを示す。よってバッファ層のために発振はしないものの、ｄＶ／ｄｔが増加する。
図６の従来例Ｂでは、不純物濃度分布が一定のため、図７４（ａ）に示すように、電界強度の傾き∂Ｅ／∂ｘは一定である。図７の従来例Ｃでは、深さ７０μｍ以降で濃度が高くなるが、７０μｍ前後それぞれで∂Ｅ／∂ｘは一定であることがわかる。
つぎに、２次微分である図７２（ｂ）から図７５（ｂ）をみると、図７２（ｂ）の本発明では、空間電荷領域の∂2 Ｅ／∂ｘ2 が０でない領域（２０μｍ以降）が、ほぼ０である領域（１０〜２０μｍ）よりも広い。一方図７３（ｂ）〜７５（ｂ）では、逆回復時間が経つほど（〜０．５μｓ）、∂2 Ｅ／∂ｘ2 ＝０の領域の方が、０でない領域よりも広くなっている。以上から本発明のように、電界強度の制御により、空間電荷領域の逆回復時の拡張を抑制することで、従来よりもスムースなソフトリカバリーを達成できる。
【００２６】
図７６は、不純物濃度分布が、細かいステップ関数状で徐々に変化する場合で、同図（ａ）は不純物プロフィル図（模式的）、同図（ｂ）は逆バイアス電圧（〜耐圧程度）での電界強度Ｅ、同図（ｃ）は同１次微分∂Ｅ／∂ｘ、同図（ｄ）は同２次微分∂2 Ｅ／∂ｘ2 を示すである。例えばエピタキシャル成長時に、ガス流量の制御によっては同図（ａ）のように不純物濃度分布がステップ関数状になる。よって１次微分∂Ｅ／∂ｘも同様に同図（ｃ）のようにステップ関数状となり、２次微分∂2 Ｅ／∂ｘ2 は有限のδ関数の集合のようになる。しかしながら前述のような同様の空間電荷領域の抑制効果が得られるので、図３に示す本発明品のようにソフトリカバリーとなる。よって、ｎ- ドリフト層の不純物濃度分布がこのようなステップ関数状であっても構わない。
さらに図７７に、実際に測定した不純物プロフィル図を示す。この不純物プロフィル図は図７６（ａ）に相当している。このように不純物濃度分布が波打つように変化するが、その包絡線Ａ（波打つカーブの局所的ピーク値をなぞった線）は、徐々に傾きをもって増加し、また徐々に傾きをもって減少する分布となっている。このように、不純物プロフィルが波打つのは、エピタキシャル成長時の不純物ドープ量を小刻みステップで増大および減少させるときに、ステップの変わり目でドープ量がオーバーシュートすることが一因と考えられる。
【００２７】
図７８は、この発明の第１９実施例の半導体装置の不純物プロフィル図である。この実施例では、不純物濃度分布の極大箇所が２箇所ある場合である。また、低い一定の不純物濃度から、２個の極大箇所を有する不純物濃度分布の場合である。
このように２個の極大箇所を設けた場合も図１と同様の効果が得られる。この場合、∂2 Ｅ／∂ｘ2 は２個の負および正の有限値を有する。
図７９は、この発明の第２０実施例の半導体装置の不純物プロフィル図であり、同図（ａ）は３個の極大箇所の不純物濃度が同じ場合、同図（ｂ）は４個の極大箇所の不純物濃度が同じ場合、同図（ｃ）は、３個の極大箇所の不純物濃度が異なる場合、同図（ｄ）は極大箇所からの不純物濃度の傾きが大きく異なる場合である。これらの場合も図１と同様の効果が得られる。また、不純物濃度分布はこれに限るものではない。
図８５は、この発明の第２１実施例の半導体装置の不純物プロフィル図であり、同図（ａ）は極大となる箇所が１箇所の場合の図、同図（ｂ）は極大となる箇所が２箇所の場合の図である。いずれの場合も不純物プロフィルは小さな極値となる箇所が多数あり、その極値を結んだ包絡線Ａの最大箇所（極大となる箇所）が同図（ａ）では１箇所、同図（ｂ）では２箇所ある場合を示している。また、いずの場合も包絡線Ａは、極大となる箇所からアノード側およびカソード側の双方に向かって傾きをもって徐々に減少する。また、いずれの場合も前記した実施例と同様の効果が得られる。
【００２８】
図１０は、逆回復電流減少率ｄｊｒ／ｄｔと、Ｘｐと位置指標の比の関係を示す図である。この図はＸｐを位置指標（横軸の式の分母）に対して変化させたときのｄｊｒ／ｄｔを、位置指標との比が１の場合について規格化して示した。また、縦軸の逆回復電流減少率ｄｊｒ／ｄｔの電流は電流密度（Ａ／ｃｍ2)で表現した場合である。前記の位置指標とは、
【数６】
0005359567.tif 000005
【００２９】
[数６]のことである。この位置指標の物理的意味は筆者らが特願２００１─４８６３１号で説明済である。  図１０において、ｎドリフト層１または実効ｎバッファ層１ａの最大濃度Ｎｐの位置Ｘｐが位置指標と同じときに、最もｄｊｒ／ｄｔが小さくなり、ソフトリカバリーになる。全般的に従来品Ｂ（●で示す）よりもｄｊｒ／ｄｔは小さくでき、指標０．３から１．７の間で効果的に小さくできる。特に比が０．８から１．２の間で最もｄｊｒ／ｄｔが小さくなる。従って、比は０．３から１．７の間がよく、さらに、０．８から１．２の間が望ましい。
図１１は、本発明品において、ｎドリフト層全体の積分濃度と、逆回復損失Ｅｒｒと逆回復電流減少率ｄｊｒ／ｄｔとの関係を示した図である。横軸がｎドリフト層全体の積分濃度である。ｎドリフト層１全体の積分濃度は、実効バッファ積分濃度を５×１０11ｃｍ-2に固定して、ｎドリフト層の幅（Ｗｄ−Ｘｊ）を変えて変化させた。この図から、ｎドリフト層全体の積分濃度が、約１．３×１０12ｃｍ-2を超えると、素子は耐圧時でも空乏層がｎカソード層に達しない、所謂、ノンパンチスルー型となる。
また、図１１から、積分濃度が１．３×１０12ｃｍ-2を超えるとＥｒｒの増加は大きくなり、２×１０12ｃｍ-2以上では急激にＥｒｒが増加する。このようにｎドリフト層の幅を増加させて積分濃度を増やせば、Ｅｒｒの増加につながってしまう。
【００３０】
前記から、ｎドリフト層全体の積分濃度は注意深く設計する必要がある。Ｅｒｒの急激な増加を抑えるためには、積分濃度は２×１０12ｃｍ-2以下、望ましくは１．３×１０12ｃｍ-2以下がよい。
また、発振を抑えて逆回復電流減少率ｄｊｒ／ｄｔを十分小さくするためには、同様に積分濃度を適切に設定しなければならない。同じく図１１から、積分濃度が８×１０11ｃｍ-2未満となると、素子厚は約１００μｍと薄くなるため発振が生じるようになる。従って、積分濃度は８×１０11ｃｍ-2以上とする必要がある。
以上により、積分濃度の範囲は、８×１０11ｃｍ-2以上、２×１０12ｃｍ-2以下とし、望ましくは８×１０11ｃｍ-2以上、１．３×１０12ｃｍ-2以下であるとよい。また、ｎカソード層３の表面濃度は、カソード電極５と低抵抗でコンタクトさせるために、少なくとも１×１０17ｃｍ-3以上であるとよい。図２３には臨界電界強度になったときの電界分布と積分濃度の模式図を示す。この積分濃度はｎドリフト層全域で１．３×１０12ｃｍ-2の場合の模式図であり、空乏層はｎドリフト層端に達している。
図１２は、本発明品において、ｐアノード層２とｎドリフト層１のｐｎ接合Ｘｊ近傍におけるｎドリフト層１の不純物濃度Ｎｄ（Ｘｊ）と濃度指標との比と、素子耐圧（ブレークダウン電圧）の関係を示す図である。横軸の式の分母が濃度指標であり、
【数７】
0005359567.tif 000006
【００３１】
[数７]と表され、非特許文献〔４〕に開示されている。      ここでは、縦軸の素子耐圧は、濃度比（不純物濃度Ｎｄ（Ｘｊ）と濃度指標との比）が１のときの素子耐圧で規格化している。素子耐圧は臨界電界強度と逆バイアス時の電界強度分布の関係で決り、接合での不純物濃度が小さくなれば、素子耐圧は向上する。
本発明品の場合、Ｘｊ近傍のドナー濃度（不純物濃度）を下げることで、素子耐圧を向上させることができる。素子耐圧は、濃度比が小さくなるほど増加し、逆に濃度比が１以上では急激に耐圧が減少する。よってこの濃度比が１以下になるようにすることが望ましい。
図１３は、本発明品において、少数キャリアのライフタイム分布が白金拡散の場合と電子線照射の場合を示した図である。本発明品は、ｎカソード層３側のｎドリフト層１への空間電荷領域の侵入を抑制し、且つ、白金拡散のようにｎカソード層３側のｎドリフト層１のライフタイムを相対的に長くすればソフトリカバリー効果がより増大できる。
図１４は、本発明品と従来品Ｂについて、ライフタイム制御を白金拡散および電子線照射としたときの、逆回復波形を示す図である。イは本発明品に電子線を照射したもの、ロは本発明品に白金を拡散したもの、ハは従来品Ｂに電子線を照射したもの、ニは従来品Ｂに白金を拡散したものである。
【００３２】
白金拡散は、アノード側から白金を９００℃／１ｈにて拡散した。また、電子線照射は、４．６ＭｅＶ／４００ＫＧｙにて行い、３５０℃／１ｈにて熱処理している。このとき動作電流密度１８０Ａ／ｃｍ2 での順電圧降下は、いずれも約２．３Ｖで同じ値である。
図１４から明らかなように、本発明品に白金拡散を施したもの（ロ）がもっともソフトリカバリーで、しかも逆回復電荷Ｑｒｒも小さい。これは、例えば図４から判るように、空間電荷領域が侵入しないｎカソード層３側のｎドリフト層１では、キャリアはドリフト効果では減少せずに再結合のみで減少するためである。
また、白金拡散では、ｎカソード層３側のｎドリフト層１のライフタイムが長くなる様に分布に重みをつけることができて、再結合による減少を抑制することができる。
つまり、ドリフト効果によるキャリアの減少が少なく、キャリアが残留するｎカソード層３側のライフタイムを長くする効果により、ソフトリカバリーとなり、また、白金拡散によりライフタイムを減少できるために逆回復電荷Ｑｒｒを低減できて、低損失化が大幅に改善される。この効果はｎカソード層３側のｎドリフト層１のライフタイムが長くなればいいので、例えばＨｅやプロトン等の軽イオン照射でアノード層２近傍のライフタイムを局所的に短くしても良い。
【００３３】
さらに、アノード電極４からｐアノード層２やｎドリフト層１にかけての少数キャリアの注入効率γを抑制して、カソード側のキャリア濃度を増加しても、同様にソフトリカバリー化が大幅に改善される。
図１５は、ｎドリフト層への少数キャリアの注入効率γによる逆回復電流減少率ｄｊｒ／ｄｔの関係を示した図である。比較のために、従来品Ｃの場合も示した。
本発明品の場合も従来品の場合も、注入効率γが大きくなるとｄｊｒ／ｄｔが増加する。全領域に亘って、本発明品の場合の方がｄｊｒ／ｄｔが小さくなる。また、ｄｊｒ／ｄｔは、従来品Ｂの場合で、逆回復電流が零となる近傍で電流が急激に小さくなり、逆回復電流が振動し始めるときの値で規格化した。本発明品の場合、ｄｊｒ／ｄｔが１となる注入効率γが０．７であるので、この値より小さくすることで、ソフトリカバリー化が一層図れるために好ましい。
この注入効率γはアノード電極の全電流密度におけるホール電流密度の割合であり、その値はｐアノード層の不純物濃度やアノード表面構造を変えることで、変化させることができる。以下に詳細に説明する。
図１５の下に記した高注入ＰＩＮはｐｉｎダイオードのアノード表面構造で、ｐアノード層の不純物濃度を高めてｎドリフト層への正孔の注入効率を上げた場合である。低注入ＰＩＮはｐｉｎダイオードのアノード表面構造で、ｐアノード層の不純物濃度を低くしてｎドリフト層への正孔の注入効率を小さくした場合である。ＳＦＤは、図２５に示すように、ｐアノード層を部分的に薄く形成し、その不純物濃度を低くした場合である。ＭＰＳは、図２４や図３２に示すようにアノード表面構造をｐアノード領域とショットキー領域で構成した場合である。ＴＯＰＳは、図２６に示すようにトレンチ溝の底部にｐアノード領域を形成し、表面にはショットキー領域を形成した場合である。いずれの場合も、ｎドリフト層の不純物濃度分布は図１のようになっている。
【００３４】
これらの表面構造の注入効率をシミュレーションした結果を説明する。
図２４に示すＭＰＳの場合、γは０．４である。図２５に示すＳＦＤの場合、γは０．５である。図２６に示すＴＯＰＳの場合、γは０．２５である。低注入ＰＩＮの場合、γは０．７、高注入ＰＩＮの場合、γは０．８である。ｄｊｒ／ｄｔは低注入ＰＩＮで規格化した。
前記したγを０．７以下とするためには、ダイオードのアノード表面構造を低注入のＰＩＮ、ＳＦＤ、ＭＰＳおよびＴＯＰＳのような構造とするとよい。以下に、本発明の他の実施例について説明する。図２０は、この発明の第３実施例の半導体装置であり、同図（ａ）は要部断面図、同図（ｂ）は不純物濃度分布図である。第２実施例との違いは、ｎバッファ層１の最大濃度の領域を広くフラットに分布させ、ｎバッファ層２０ａの境界でなだらかに減少させた点である。このようにすることで、例えば空乏層のピン止め効果を一層低減できたり、ｎバッファ層をエピタキシャル成長にて形成するときの不純物量の制御が容易となる。このｎバッファ層の積分濃度やバッファ層の位置を第１実施例で示した前述の式を満すようにすることで、同様の効果が得られる。
尚、図中の２０はｎドリフト層、２０ａはｎバッファ層、２０ｂは一定不純物濃度層である。
【００３５】
図２１は、この発明の第４実施例の半導体装置であり、同図（ａ）は要部断面図、同図（ｂ）は不純物濃度分布図である。第２実施例との違いは、ｎバッファ層１１ａをｎドリフト層内１１で縦方向に複数個に分割した点である。この場合も前述と同様の効果が得られる。勿論、第１実施例のｎバッファ層１を縦方向に複数個に分割した場合も同様の効果が得られる。このようにすれば、逆バイアス時の空間電荷領域の拡張を制御する部分（１１ａ）と、広げる部分（１１ｂ）を分けることができるので、ソフトリカバリー効果と耐圧の維持の双方を達成し易くなる。
尚、図中の１１はｎドリフト層、１１ａはｎバッファ層、１１ｂ、１１ｃは一定不純物濃度層である。
図２２は、この発明の第５実施例の半導体装置であり、同図（ａ）は要部断面図、同図（ｂ）は不純物濃度分布図である。第３実施例との違いは、ｎバッファ層１２ａをｎドリフト層１２内で縦方向に複数個に分割した点である。この場合も前述と同様の効果が得られる。
尚、図中の１２はｎドリフト層、１２ａはｎバッファ層、１２ｂは一定不純物濃度層である。
【００３６】
図２４は、この発明の第６実施例の半導体装置であり、同図（ａ）は要部断面図、同図（ｂ）は不純物濃度分布図である。非特許文献〔１〕に開示されているＭＰＳダイオードに、第１実施例または第２実施例のｎドリフト層を設けることで、注入効率γを低下させ、ｄｊｒ／ｄｔを小さくして、波形振動を図１および図２の半導体装置よりも一層抑制することができる。また、ｄＶ／ｄｔも図１および図２の半導体装置より一層抑制することができる。
尚、図中の２１はアノード層、２１ａはｐ領域、２１ｂはショットキー領域である。
図２５は、この発明の第７実施例の半導体装置であり、同図（ａ）は要部断面図、同図（ｂ）は不純物濃度分布図である。非特許文献〔２〕に開示されているＳＦＤ〔２〕に、第１実施例または第２実施例のｎドリフト層を設けることで、注入効率γを低下させ、ｄｊｒ／ｄｔを小さくして、波形振動を図２４の半導体装置よりも一層抑制することができる。
尚、図中の２２はアノード層、２２ａはｐ領域、２２ｂはｐ- 領域である。図２６は、この発明の第８実施例の半導体装置であり、同図（ａ）は要部断面図、同図（ｂ）は不純物濃度分布図である。非特許文献〔５〕に開示されているＴＯＰＳダイオードに、第１実施例または第２実施例のｎドリフト層を設けることで、注入効率γを低下させ、ｄｊｒ／ｄｔを小さくして、波形振動を図２５の半導体装置よりも一層抑制することができる。
【００３７】
尚、図中の２３はアノード層、２３ａはｐ領域、２３ｂはショットキー領域、２３ｃはトレンチ、２４ｃは絶縁膜である。図２７は、この発明の第９実施例の半導体装置（ＭＯＳＦＥＴ）であり、同図（ａ）はプレーナゲート構造の要部断面図、同図（ｂ）はトレンチゲート構造の要部断面図、同図（ｃ）は不純物濃度分布図である。ＭＯＳＦＥＴのｎドリフト層に第１実施例（他の実施例でもよい）を適用した場合である。ＭＯＳＦＥＴに内蔵されるダイオードが動作し、逆回復動作したときに、従来型ＭＯＳＦＥＴよりもスムーズで高速な逆回復が可能となる。ゲート構造がプレーナ構造（同図（ａ）の場合もトレンチ構造（同図（ｂ））の場合も同様な効果が得られる。
尚、図中の３１はｎドリフト層、３２ａはｐウエル領域、３２ｂはｎソース領域、３２ｃはゲート絶縁膜、３２ｄはゲート電極、３２ｅは層間絶縁膜、３２ｆはトレンチ、３３はｎドレイン層、３４はソース電極、３５はドレイン電極である。図２８は、この発明の第１０実施例の半導体装置であり、同図（ａ）は要部断面図、同図（ｂ）は不純物濃度分布図である。これはＮＰＴ（ノンパンチスルー）−ＩＧＢＴに逆阻止能力を持たせた逆阻止ＩＧＢＴの場合である。この逆阻止型ＩＧＢＴはダイオード動作があるため、第１実施例（他の実施例でもよい）のバッファ層を設けることでダイオード動作の改善が可能である。このｎバッファ層は、側面ｐコレクタ層４３ａに到達しても、してなくても構わない。
【００３８】
尚、図中の４１はｎドリフト層、４２ａはｐウエル領域、４２ｂはｎエミッタ領域、４２ｃはゲート絶縁膜、４２ｄはゲート電極、４２ｅは層間絶縁膜、４３はｐコレクタ層、４３ａは側面ｐコレクタ層、４４はエミッタ電極、４５はコレクタ電極である。図２９は、この発明の第１１実施例の半導体装置であり、同図（ａ）は要部断面図、同図（ｂ）は不純物濃度分布図である。逆導通ＧＴＯサイリスタの場合であり、第１実施例（他の実施例でもよい）のｎバッファ層を設けることで、ダイオードの逆回復動作時に、前記した効果が期待できる。
尚、図中の５１はｎドリフト層、５２ａはｐ層（ダイオードのｐアノード層）、５２ｂはｎカソード層（サイリスタ）、５２ｃはゲート電極、５３はｐアノード層（サイリスタ）、５３ａはｎカソード層（ダイオード）、５４はカソード電極（サイリスタ）、５４ａはアノード電極（ダイオード）、５５はアノード電極（サイリスタ）／カソード電極（ダイオード）である。
つぎに、前記した実施例の半導体装置についてその製造方法を説明する。以下の要部製造工程断面図は、ウェハをスクライブラインで切断した後の半導体チップに相当する箇所での要部断面図である。
【００３９】
図３３から図３５は、この発明の第１２実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
アンチモン、ヒ素等のｎ型で低比抵抗のＣＺ（ＦＺの場合もある）によるバルクウェハ１００（図３３）（ｎ半導体基板）に所定の前処理を施し、リン等のｎ型不純物を含む高比抵抗（低不純物濃度）のエピタキシャル層１０１を形成する（図３４）。この時、リンなどのｎ型不純物を含むガスを所定の流量で供給するのであるが、その流量を制御することで、同図（ｂ）に示すように、徐々に濃度が増加し、所定位置から以降は徐々に濃度が減少するような不純物濃度分布とする。その詳細は前記した図１（ｂ）に示す。その後、ｐアノード層１０２と、オーミックコンタクトを得るためのｎ+ 層１０３を形成し、それぞれの上にアノード電極１０４とカソード電極１０５を形成する（図３５）。ｎ型不純物を含むガスの流量を調整することで、図２（ｂ）、図２０（ｂ）のｎドリフト層の不純物分布が得られる。
図３６から図４１は、この発明の第１３実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
アンチモン、ヒ素等のｎ型で低比抵抗のＣＺ（ＦＺの場合もある）によるバルクウェハ１００（図３６）に所定の前処理を施し、リン等のｎ型不純物を含む高比抵抗の第１エピタキシャル層１１０を形成する（図３７）。その後、リン等のｎ型イオン（不純物１１２）を所定の濃度でイオン注入１１１を行い、欠陥回復の熱処理を施す（図３８）。その後リン等のｎ型不純物を含む第２のエピタキシャル層１１３を形成する（図３９）。形成後に、前記イオン注入で導入した不純物１１２を、熱拡散（ドライブイン）して、図１（ｂ）のように徐々に不純物濃度が増加し、所定位置から以降は徐々に濃度が減少するような不純物濃度分布とする（図４０）。ここで、イオン注入濃度は、前記したように、５×１０11ｃｍ-2以下、望ましくは２×１０11ｃｍ-2以下であることがよい。
【００４０】
一方、熱拡散については、本実施例で用いたリン元素の場合、拡散係数は１２５０℃で３×１０-12 ｃｍ2 ／ｓであり、このとき拡散を１００時間行うと拡散長√Ｄｔ（√Ｄｔは（Ｄｔ）の平方根を示す）は１０．４μｍである。プロセスシミュレーションによれば、１２５０℃で８０時間拡散すれば、この通りの拡散となり、ドリフト層平均濃度Ｎｄｍ（８．４×１０13ｃｍ-3）との２点の交点間の距離は約５０μｍとなる。このときドリフト層内最大濃度Ｎｐ（図１（ｂ））は１．９×１９14ｃｍ-3となり、Ｎｐ／Ｎｄｍは２程度である。
従って、ほぼ所望の分布が得られる。拡散時間は、そのままプロセス処理時間となるため、一工程当たりの所要時間をできるだけ増加しないようにしたい。よって拡散温度をある程度高くする必要がある。前記の考察により、拡散温度は、できれば１２００℃以上が望ましい。理科年表に掲載されているように、Ｓｉの融点は１４１２℃であるため、拡散温度はそれ以下でなければならない。
その後、ｐアノード層１１４とｎ+ 層１１５を形成し、それぞれの上にアノード電極１１６とカソード電極１１７を形成する（図４１）。
また、ｎ型不純物を含むガスの流量を調整することで、図２（ｂ）、図２０（ｂ）のｎドリフト層の不純物分布が得られる。
【００４１】
図４２から図４７は、この発明の第１４実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
リンを含むｎ型で高比抵抗のＦＺのバルクウェハ２００（図４２）に所定の前処理を施し、リン等のｎ型不純物を含む高比抵抗のエピタキシャル層２１０を形成する（図４３）。この時、リンなどのｎ型不純物を含むガスを所定の流量で供給するのであるが、その流量を制御することで、図２のように一定の濃度から第１の所定位置で徐々に濃度が増加し、第２の所定位置（ピーク位置）から以降は徐々に濃度が減少し、第３の所定位置から一定の濃度となる不純物濃度分布とする。
その後通常のプロセスを経過して一方の表面にｐアノード層２１１を形成し、その上にアノード電極２１２を形成する（図４４）。その後裏面側より前記バルクウェハ２００をバックグラインドにより所定の厚さまで切削する（図４５）。その後裏面にリン等のｎ型不純物イオン（不純物２１４）を所定のドーズ量でイオン注入２１３を行い（図４６）、所定の温度で熱処理を行い、ｎカソード層２１５を形成し、その上にカソード電極２１６を形成する（図４７）。このｎカソード層２１５の表面濃度は、カソード電極２１６とのコンタクトをとるために１×１０17ｃｍ-3以上であることが望ましい。
【００４２】
図４８から図５４は、この発明の第１５実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
リンによるｎ型で高比抵抗のＦＺによるバルクウェハ２００（図４８）に所定の前処理を施し、リン等のｎ型不純物を含む高比抵抗の第１エピタキシャル層２２０を形成する（図４９）。その後、リン等のｎ型イオン（不純物２２２）を所定の濃度でイオン注入２２１を行い、欠陥回復の熱処理を施す（図５０）。その後リン等のｎ型不純物を含む第２のエピタキシャル層２２３を形成する（図５１）。形成後に、前記イオン注入で導入した不純物２２２を、熱拡散（ドライブイン）する（図５２）。ここで、イオン注入濃度は、前記したように、５×１０11ｃｍ-2以下、望ましくは２×１０11ｃｍ-2以下であることがよい。
一方、熱拡散については、本実施例で用いたリン元素の場合、拡散係数は１２５０℃で３×１０-12 ｃｍ2 ／ｓ、このとき拡散を１００時間行うと拡散長√Ｄｔは１０．４μｍである。プロセスシミュレーションによれば、１２５０℃で８０時間拡散すれば、この通りの拡散となり、ドリフト層平均濃度Ｎｄｍ（８．４×１０13ｃｍ-3）との２点の交点間の距離は約５０μｍとなる。このときドリフト層内最大濃度Ｎｐは１．９×１０14ｃｍ-3となり、Ｎｐ／Ｎｄｍは２．３である。よってほぼ所望の分布となる。拡散時間は、そのままプロセス処理時間となるため、一工程所要時間をできるだけ増加しないようにしたい。よって拡散温度をある程度高くする必要がある。前記の考察により、拡散温度は、できれば１２００℃以上が望ましい。理科年表に掲載されているように、Ｓｉの融点は１４１２℃であるため、拡散温度はそれ以下でなければならない。
【００４３】
その後、ｐアノード層２２５を形成し、その上にアノード電極２２６を形成する（図５３）。その後、裏面側より前記バルクウェハ２００をバックグラインドにより所定の厚さまで切削し、裏面にリン等のｎ型不純物イオンを所定のドーズ量でイオン注入し、所定の温度で熱処理を行い、ｎカソード層２２７を形成し、その上にカソード電極２２８を形成する（図５４）。このｎカソード層２２７の表面濃度は、カソード電極２２８とコンタクトをとるために１×１０17ｃｍ-3以上であることがのぞましい。
図５５から図５９は、この発明の第１６実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
アンチモン、ヒ素等のｎ型で低比抵抗のＣＺ（ＦＺの場合もある）によるバルクウェハ１００（図５５）に所定の前処理を施し、リン等のｎ型不純物を含む高比抵抗のエピタキシャル層１２０を形成する。この時、濃度分布を一様にする（図５６）。その後通常のプロセスにより、一方の表面にｐアノード層１２１やｎカソード層１２３およびアノード電極１２２を形成する（図５７）。この段階までは、従来の方法と差異はない。その後、アノード側より軽イオン照射１２４をする（図５８）。軽イオン１２５は、ヘリウムイオン、プロトン、デュトロンなどがあるが、図５８では、プロトンを照射した。前記軽イオンは、所望の深さに局所的に欠陥を生成することができる（例えば、電気学会編のパワーデバイスハンドブックを参照）。尚、軽イオン照射１２４をカソード側より行って構わない。
【００４４】
本発明では、軽イオンの飛程をＸｐとして、Ｘｐが  前述の数式を満たす様になるように照射する。その後、熱処理を施すと、欠陥が回復するだけでなく、欠陥の局在している領域のドナー濃度が増加する、いわゆる軽イオンのドナー化が生じる。これは、軽イオンが熱処理によりＳｉのＣＢ（伝導帯）から禁制帯の上部の約０．２ｅＶと比較的浅い準位を形成するためである。この軽イオンのドナー化については、例えば特開平９−２３２３３２号公報、特開２０００−７７３５０号公報あるいは（再公表：国際公開番号ＷＯ００／１６４０８号公報）などに開示されている。
しかし、特開平９−２３２３３２号公報では、ＩＧＢＴのゲート部にカウンタードープとして用いられており、本発明のように、ｎドリフト層への不純物として用いることとは本質的に用途が異なる。
また、特開２０００−７７３５０号公報では、単にゲートターンオフサイリスタ「ＧＴＯ」の半導体基板のドナー化をするためだけの記述であり、本発明のように、ドナー化によって形成する層の機能、それによって得られる素子内部の物理的効果、さらには素子そのものの電気的特性上の効果、およびその素子を用いることで得られる産業上の効果については全く示唆されていない。さらに再公表：国際公開番号ＷＯ００／１６４０８の場合、ドナー化によって形成する層は前記の従来例Ｃの図のようにｎカソード層に接するところに形成するため、本発明の構造とは本質的に形成する位置、物理的効果が異なる。
【００４５】
図５８に続いて、ｎカソード層１２３上にカソード電極１２６を形成する（図５９）。
この第１６実施例では、前記したように、ｎドリフト層１２０の不純物濃度分布を、プロセス後段の比較的低温にて形成することが特徴である。プロトン照射量は、裏面電極形成の前段階に、１×１０11ｃｍ-2から１×１０14ｃｍ-2で照射することが望ましい。さらに熱処理温度は３００℃以上６００℃以下であることがよい。１×１０11ｃｍ-2で３００℃の熱処理では、ＦＺウェハの濃度８×１０13ｃｍ-3に対し、ドナー化濃度が１．０×１０14ｃｍ-3と極めて近い値となり、ドナー化の効果が小さい。また、格子欠陥も多数残っているためライフタイムが約０．１μｓと低かった。
一方１×１０14ｃｍ-2、３００℃では、ドナー化濃度が３×１０14ｃｍ-3となるものの、格子欠陥が多くライフタイムが約０．０１μｓと極めて低くなってしまった。他に、６００℃以上の熱処理ではドナー化が生じないため、意味がない。よって、例えば１×１０12ｃｍ-2の照射、３５０℃熱処理では、ドナー化およびライフタイム値が適正となった。なお軽イオンは他にヘリウム、デュトロンがあるが、欠陥の半値幅（結晶欠陥層の厚さ）との兼ね合いから、プロトンがドナー化幅が約４０μｍと、ほぼ所望の分布となる。
図６０から図６５は、この発明の第１７実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
【００４６】
リンを含むｎ型で高比抵抗のＦＺのバルクウェハ３００（図６０）にて通常のプロセス処理を行い、一方の表面にｐアノード層３０１、アノード電極３０２を形成する（図６１）。その後、前記第１６実施例のように、プロトン等の軽イオン照射３０３を行う（図６２）。照射後、裏面から所定の厚さまで、切削する（図６３）。こうすることで、バルクウェハ３００が薄くなってから行う処理の工程数が削減できる。切削後、裏面の切削面３０５にリン等のｎ型不純物イオン（不純物３０７）のイオン注入３０６を行い（図６４）、熱処理を行い、ｎカソード層３０８を形成し、その上にカソード電極３０９を形成する（図６５）。熱処理温度は、第１６実施例と同様でよい。
尚、軽イオンの局在領域でのライフタイムの低下を、素子特性向上のため積極的に利用しても構わない。
図６６から図７１は、この発明の第１８実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
この製造方法は、第１６実施例と殆ど同じであるが、図４９の第１エピ成長層２２０の形成を省略して、バルクウエハ２００にイオン注入し、その上に第２エピ成長層２２３を形成した点が異なる。このように第１エピ層２２０を省略することで、第１６実施例より製造コストを低くすることができる。
【００４７】
図８２は、本発明品を適用した電力変換装置の例である。同図（ａ）は、ＡＣ−ＡＣ用インバータ・コンバーターである。効率良く誘導電動機やサーボモータ等を制御することが可能で、産業・電鉄などで広く用いることができる。図中のＩＧＢＴの還流用ダイオード部に用いる。同図（ｂ）は、力率改善回路で、ＡＣ−ＡＣ変換の入力電流を正弦波状に制御し波形改善をはかり、スイッチング電源用に用いることができる。チョッパ回路中のダイオードに用いる。
同図（ｃ）は、図28の逆阻止ＩＧＢＴを用いたＡＣ−ＡＣ直接変換用マトリクスコンバーターである。特に、図８２（ａ）に適用したときの放射電磁ノイズを測定した結果が図８３である。この図は、外部の電磁ノイズを遮断した電波暗室にて同インバータを動作させたときのノイズスペクトルである。図から明らかな様に、本発明のダイオードを使用したインバータの方が、１０ｄＢ以上のノイズ低減ができている。
図８４は、本発明品（ｎ- 層総厚１１７μｍ）、従来品Ｂ（同１１７μｍ）、および従来品Ｂのｎ- 層厚が１３０μｍの場合それぞれの逆回復波形を示した図である。いずれも、Ｖｆ＝１．７Ｖである。従来型の場合、発振を抑えるには図の様に１３０μｍまで厚くする必要がある。このとき逆回復損失Ｅｒｒは０．６０９ｍＪである。一方、本発明品は１１７μｍで発振しておらず、逆回復損失は、０、３２８ｍＪであり、１３０μｍ品と比べて４６％もの損失削減となる。
【符号の説明】
【００４８】
１    ｎドリフト層
１ａ  実効ｎバッファ層
２    ｐアノード層
３    ｎカソード層
４    アノード電極
５    カソード電極
１０    ｎドリフト層
１０ａ  ｎバッファ層
１０ｂ、１０ｃ  一定不純物濃度層
１１    ｎドリフト層
１１ａ  ｎバッファ層
１１ｂ、１１ｃ  一定不純物濃度層
１２    ｎドリフト層
１２ａ  ｎバッファ層
１２ｂ  一定不純物濃度層
２０    ｎドリフト層
２０ａ  ｎバッファ層
２０ｂ、２０ｃ  一定不純物濃度層
２１    アノード層
２１ａ  ｐ領域
２１ｂ  ショットキー領域
２２    アノード層
２２ａ  ｐ領域
２２ｂ  ｐ- 領域
２３    アノード層
２３ａ  ｐ領域
２３ｂ  ショットキー領域
２３ｃ  トレンチ
２３ｄ  絶縁膜
３１    ｎドリフト層
３２ａ  ｐウエル領域
３２ｂ  ｎソース領域
３２ｃ  ゲート絶縁膜
３２ｄ  ゲート電極
３２ｅ  層間絶縁膜
３２ｆ  トレンチ
３３    ｎドレイン層
３４    ソース電極
３５    ドレイン電極
４１    ｎドリフト層
４２ａ  ｐウエル領域
４２ｂ  ｎエミッタ領域
４２ｃ  ゲート絶縁膜
４２ｄ  ゲート電極
４２ｅ  層間絶縁膜
４３    ｐコレクタ層
４３ａ  側面ｐコレクタ層
４４    エミッタ電極
４５    コレクタ電極
５１    ｎドリフト層
５２ａ  ｐ層（ダイオードのｐアノード層）
５２ｂ  ｎカソード層（サイリスタ）
５２ｃ  ゲート電極
５３    ｐアノード層（サイリスタ）
５３ａ  ｎカソード層（ダイオード）
５４    カソード電極（サイリスタ）
５４ａ  アノード電極（ダイオード）
５５    アノード電極（サイリスタ）／カソード電極（ダイオード）
【図１】
0005359567.tif 000009
【図２】
0005359567.tif 000010
【図３】
0005359567.tif 000011
【図４】
0005359567.tif 000012
【図５】
0005359567.tif 000013
【図６】
0005359567.tif 000014
【図７】
0005359567.tif 000015
【図８】
0005359567.tif 000016
【図９】
0005359567.tif 000017
【図１０】
0005359567.tif 000018
【図１１】
0005359567.tif 000019
【図１２】
0005359567.tif 000020
【図１３】
0005359567.tif 000021
【図１４】
0005359567.tif 000022
【図１５】
0005359567.tif 000023
【図１６】
0005359567.tif 000024
【図１７】
0005359567.tif 000025
【図１８】
0005359567.tif 000026
【図１９】
0005359567.tif 000027
【図２０】
0005359567.tif 000028
【図２１】
0005359567.tif 000029
【図２２】
0005359567.tif 000030
【図２３】
0005359567.tif 000031
【図２４】
0005359567.tif 000032
【図２５】
0005359567.tif 000033
【図２６】
0005359567.tif 000034
【図２７】
0005359567.tif 000035
【図２８】
0005359567.tif 000036
【図２９】
0005359567.tif 000037
【図３０】
0005359567.tif 000038
【図３１】
0005359567.tif 000039
【図３２】
0005359567.tif 000040
【図３３】
0005359567.tif 000041
【図３４】
0005359567.tif 000042
【図３５】
0005359567.tif 000043
【図３６】
0005359567.tif 000044
【図３７】
0005359567.tif 000045
【図３８】
0005359567.tif 000046
【図３９】
0005359567.tif 000047
【図４０】
0005359567.tif 000048
【図４１】
0005359567.tif 000049
【図４２】
0005359567.tif 000050
【図４３】
0005359567.tif 000051
【図４４】
0005359567.tif 000052
【図４５】
0005359567.tif 000053
【図４６】
0005359567.tif 000054
【図４７】
0005359567.tif 000055
【図４８】
0005359567.tif 000056
【図４９】
0005359567.tif 000057
【図５０】
0005359567.tif 000058
【図５１】
0005359567.tif 000059
【図５２】
0005359567.tif 000060
【図５３】
0005359567.tif 000061
【図５４】
0005359567.tif 000062
【図５５】
0005359567.tif 000063
【図５６】
0005359567.tif 000064
【図５７】
0005359567.tif 000065
【図５８】
0005359567.tif 000066
【図５９】
0005359567.tif 000067
【図６０】
0005359567.tif 000068
【図６１】
0005359567.tif 000069
【図６２】
0005359567.tif 000070
【図６３】
0005359567.tif 000071
【図６４】
0005359567.tif 000072
【図６５】
0005359567.tif 000073
【図６６】
0005359567.tif 000074
【図６７】
0005359567.tif 000075
【図６８】
0005359567.tif 000076
【図６９】
0005359567.tif 000077
【図７０】
0005359567.tif 000078
【図７１】
0005359567.tif 000079
【図７２】
0005359567.tif 000080
【図７３】
0005359567.tif 000081
【図７４】
0005359567.tif 000082
【図７５】
0005359567.tif 000083
【図７６】
0005359567.tif 000084
【図７７】
0005359567.tif 000085
【図７８】
0005359567.tif 000086
【図７９】
0005359567.tif 000087
【図８０】
0005359567.tif 000088
【図８１】
0005359567.tif 000089
【図８２】
0005359567.tif 000090
【図８３】
0005359567.tif 000091
【図８４】
0005359567.tif 000092
【図８５】
0005359567.tif 000093