(57)【特許請求の範囲】
【請求項１】
バックライトを有する表示装置に使用され、前記バックライトからの照明光に晒される半導体記憶装置であり、
前記半導体記憶装置が、絶縁基板上に不揮発性メモリ素子を備え、
前記不揮発性メモリ素子が、電荷保持膜と、チャネル領域と、前記チャネル領域の両側にソースとドレインとを備える半導体層を備え、
前記電荷保持膜が、少なくともその一部の上側と下側とに設けられた、上側遮光体及び下側遮光体の間、及びチャネル長方向もしくはチャネル幅方向に沿う方向において、左側と右側とに設けられた左側遮光体と右側遮光体との間に位置し、前記左側及び右側遮光体が、それらの平面視において、長さが幅の２倍以上であり、
前記上側遮光体が、前記バックライト側に位置し、Ａｌ、Ａｕ、Ｃｕ及びＡｇから選択される金属を含み、かつ１００〜１００００ｎｍの厚さを有し、
前記ソースとドレインの前記チャネル領域側の端部が、前記チャネル領域を覆う上側遮光体のチャネル長方向に沿う端部と整合していることを特徴とする半導体記憶装置。
【請求項２】
前記チャネル領域が、前記上側遮光体と下側遮光体との間に位置する請求項１に記載の半導体記憶装置。
【請求項３】
前記チャネル領域が、チャネル長方向もしくはチャネル幅方向に沿う方向において、前記左側遮光体と右側遮光体との間に位置する請求項２に記載の半導体記憶装置。
【請求項４】
電界効果型トランジスタを備える表示装置であって、前記電界効果型トランジスタが、同一絶縁基板上に形成された、電荷保持膜を備えるトランジスタと備えないトランジスタとからなり、前記電荷保持膜を備えるトランジスタが、請求項１〜３に記載の半導体記憶装置であることを特徴とする表示装置。
【請求項５】
携帯電話、携帯情報端末、液晶ＴＶ、有機ＥＬディスプレイＴＶから選択される表示装置付き機器であって、前記表示装置が請求項４に記載された表示装置であること特徴とする機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、表示装置及び機器に関する。更に詳しくは、本発明は、例えば、絶縁基板上に形成されたＴＦＴ素子のような半導体装置に不揮発性のメモリ機能を持たせることにより高機能化させた半導体記憶装置、表示装置及び機器に関する。
【背景技術】
【０００２】
半導体装置を高機能化させる構造として、特開２００２−１１０８２９号公報（特許文献１）では、以下のようなＴＦＴメモリ素子の構造が記載されている。その構造を、図１の概略断面図を用いて説明する。
この公報のＴＦＴメモリ素子０１１１は、基板０１２１上に形成したソース０１２２ａ、チャネル領域０１２２ｂ及びドレイン０１２２ｃの各領域を有するポリシリコン層０１２２と、このポリシリコン層０１２２上に形成したゲート酸化膜（絶縁膜）０１２３及び０１２５とを備えている。ゲート酸化膜０１２３及び０１２５内に、注入されたキャリアの電荷を捕獲する粒状の複数のシリコン粒子０１２４を内在させている。
【特許文献１】特開２００２−１１０８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記の複数のシリコン粒子に電荷を捕獲する構造では、表示装置としての利用に耐えることが困難であることを発明者等は見い出している。
詳しくは、上記構造を表示装置に用いる場合には、バックライト等の照明が必要である。この照明光は、シリコン粒子に当たると捕獲されている電荷を活性化させることでシリコン粒子外部へ逃がすことが分かった。即ち、照明光を用いる表示装置に、シリコン粒子に電荷を捕獲する方法を使用すると、電荷が保持できないことになる。
そこで、シリコン粒子でなく他の電荷保持膜、更には電荷保持膜にとらわれず様々な記憶保持膜を用いて実験を行ったが、上記課題の解決には至らなかった。
【０００４】
また、上記電荷保持膜に捕獲された電荷をトランジスタのスイッチング動作により読み出しを行う時において、チャネル領域に当たった光による光電変換効果で発生した漏れ電流の影響により、正確な保持情報を読み出せない課題も発覚した。
本発明は、このような事情に鑑みてなされたものであり、光が照射されたときに記憶情報が失われることを防止でき、かつ、記憶情報を正確に読み出すことができる不揮発性メモリを有する半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００５】
かくして本発明によれば、バックライトを有する表示装置に使用され、前記バックライトからの照明光に晒される半導体記憶装置であり、
前記半導体記憶装置が、絶縁基板上に不揮発性メモリ素子を備え、
前記不揮発性メモリ素子が、電荷保持膜と、チャネル領域と、前記チャネル領域の両側にソースとドレインとを備える半導体層を備え、
前記電荷保持膜が、少なくともその一部の上側と下側とに設けられた、上側遮光体及び下側遮光体の間、及びチャネル長方向もしくはチャネル幅方向に沿う方向において、左側と右側とに設けられた左側遮光体と右側遮光体との間に位置し、前記左側及び右側遮光体が、それらの平面視において、長さが幅の２倍以上であり、
前記上側遮光体が、前記バックライト側に位置し、Ａｌ、Ａｕ、Ｃｕ及びＡｇから選択される金属を含み、かつ１００〜１００００ｎｍの厚さを有し、
前記ソースとドレインの前記チャネル領域側の端部が、前記チャネル領域を覆う上側遮光体のチャネル長方向に沿う端部と整合していることを特徴とする半導体記憶装置が提供される。
また、本発明によれば、電界効果型トランジスタを備える表示装置であって、前記電界効果型トランジスタが、同一絶縁基板上に形成された、電荷保持膜を備えるトランジスタと備えないトランジスタとからなり、前記電荷保持膜を備えるトランジスタが、上記半導体記憶装置であることを特徴とする表示装置が提供される。
更に、携帯電話、携帯情報端末、液晶ＴＶ、有機ＥＬディスプレイＴＶから選択される表示装置付き機器であって、前記表示装置が上記表示装置であること特徴とする機器が提供される。
【発明の効果】
【０００６】
（１）本発明によれば、電荷保持膜は、少なくともその一部が、上側と下側の遮光体により遮光されているので、下側のバックライトの光や、上側の太陽光の光等が不揮発性メモリ素子に向けて照射されたとしても、上下の遮光体によって光が遮られるため、電荷保持膜に光が当ることを抑制できる。その結果、捕獲された電荷が活性化し外部へ逃げることを抑制できる。
（２）また、チャネル長又はチャネル幅方向に沿う方向の電荷保持膜の左側と右側も遮光体により遮光されている場合、上側又は下側の遮光体端で遮光できない横方向の光が、左側もくしは右側から侵入することで、電荷保持膜に光が当ることを抑制できる。加えて、左側と右側の遮光体を、平面上で、その長さを幅の２倍以上とすることで、長さが１：１の時と異なり、長い形となる。その結果、長さに比例した大きな遮光効果が得られる。
【０００７】
（３）更に、チャネル領域が、上側遮光体と下側遮光体との間に位置する場合、下側のバックライトの光や、上側の太陽光の光等が不揮発性メモリ素子に向けて照射されたとしても、この素子中のチャネル領域への光が上下の遮光体により遮られる。そのため、ソースとドレイン間に光電変換効果による漏れ電流が発生することを抑制できる。
（４）また、チャネル領域が、上側及び下側だけでなく、チャネル長又はチャネル幅方向に沿う方向においても、左側遮光体と右側遮光体との間に位置する場合、上側又は下側の遮光体端で遮光できない横方向の光が左側もくしは右側から侵入しチャネル領域に光が当ることを防止できる。従って、光電変換効果による漏れ電流が発生することをより抑制できる。
【０００８】
（５）更に、チャネル領域だけでなく半導体層の全てが上側遮光体と下側遮光体との間に位置する場合、下側の遮光体パターンの端の段差が、その上に形成する構成に製造プロセス上の悪影響を及ぼすことを防止できる。また、これら遮光体は、チャネル領域の外側に位置するソースとドレインの位置（半導体層の外側）までの大きさを有している。そのため、遮光体端で発生する回折光が、遮光体端からソースとドレインの内側にあるチャネル領域まで到達することを十分に防止できる。このため、半導体層の中心に形成されているチャネル領域を十分に遮光できる。
【０００９】
（６）また、半導体層が、上側及び下側だけでなく、チャネル長又はチャネル幅方向に沿う方向においても、左側遮光体と右側遮光体との間に位置する場合、上側又は下側の遮光体端で遮光できない横方向の光が左側もくしは右側から侵入しチャネル領域に光が当ることを防止できる。従って、光電変換効果による漏れ電流が発生することをより抑制できる。
また、上記手段同様に、半導体層の全てが上側遮光体と下側遮光体との間に位置するので、上側又は下側の遮光体端で遮光できない横方向の光が左側もくしは右側から回折により侵入しチャネル領域やソースとドレインに光が当ることを抑制できる。このため、チャネル領域への回折光の侵入に対しては、２重の対策が可能である。
【００１０】
（７）下側遮光体が、前記チャネル領域の下部に前記電荷保持膜を介して位置する場合、下側遮光体を、チャネル領域に対するゲート電極としても併用することが可能となる。別途ゲート電極を形成する必要性がなくなり、製造コストを抑制できる。
（８）下側遮光体が、１５００℃以上の融点を有する高融点金属を含む場合、後の熱処理が加わる工程に耐性を向上できる。その結果、熱処理プロセスに対応できる。
（９）下側遮光体が、５０ｎｍ以上の膜厚である場合、遮光の効果を十分期待でき、かつ、１０００ｎｍ以下の膜厚である場合、段差を少なくできることで、後工程のリソグラフィー等の配線パターンを形成する工程等に与える下地段差の影響を抑制できる。
【００１１】
（１０）左側遮光体及び右側遮光体の少なくともいずれか一方が、下側遮光体とコンタクトされている電極プラグである場合、左側又は右側の遮光体を、下側遮光体に一定の電位を与えるための使用することが可能となる。その結果、下側遮光体をゲート電極として機能させることができる。
（１１）左側遮光体及び右側遮光体の少なくとも一方が、Ａｌ、Ａｕ、Ｃｕ及びＡｇから選択される金属を含む場合、低抵抗化金属膜で形成されるコンタクトプラグと同一の金属を使用できる。その結果、これら遮光体とコンタクトプラグとを同時に同一工程で加工できるため、製造コスト削減できる。
【００１２】
（１２）左側遮光体及び右側遮光体の少なくとも一方の短辺の幅が、平面視において、０．２μｍ以上であれば、配線部から層間絶縁膜を介して素子の電極上に形成されるにコンタクトホール等と同時に加工が可能であり、製造コスト削減できる。また、幅が１０μｍ以下であれば、メモリ素子が大きくなり過ぎず、製造コストが上がることを抑制できる。
（１３）左側遮光体及び右側遮光体が、上側遮光体を介して繋がっている場合、左側及び右側の遮光体の高さを高くできる。その結果、横方向の遮光効果の高い構造を得ることができる。
【００１３】
（１４）上側遮光体が、チャネル領域上に、絶縁膜を介して位置する場合、上側遮光体は、チャネル領域と絶縁された状態となる。そのためより遮光効果の高い導電性の金属膜を上側遮光体に用いることが可能となる。また、絶縁膜の厚さを１ｎｍ以上とすることでリーク電流を抑制でき、２００ｎｍ以下とすることでチャネル領域に対して印加される電界を低下できる。
（１５）上側遮光体が、１０００℃以上の融点を有する高融点金属を含む場合、後の熱処理が加わる工程に耐性を向上できる。その結果、熱処理プロセスに対応できる。
【００１４】
（１６）チャネル領域上の上側遮光体が、１０００ｎｍ以下の膜厚である場合、段差を少なくできることで、後工程のリソグラフィー等の配線パターンを形成する工程等に与える下地段差の影響を抑制できる。一方、１００ｎｍ以上の膜厚である場合、十分な配線の低抵抗化と、遮光の効果を十分期待できる。加えて、チャネル領域の両側に位置するソースとドレインにイオン注入を行う際に、注入を行わないチャネル領域の注入マスクとして使用できる。その結果、別途注入マスクを設ける必要がなくなる。
【００１５】
（１７）上側遮光体が、不揮発性メモリ素子上に層間絶縁膜を介して形成され、ソース、ドレイン又はゲート電極のいずれかと接続する配線を兼ねる場合、上側遮光体をソース又はドレイン又はゲート電極と接続する配線で形成できる。そのため、配線を作製するために別途プロセス工程を設ける必要がない。従って、現状の配線のパターン形状とパターン位置を、電荷保持膜等の上部に位置するように適宜変更するだけで容易に形成できる。
（１８）上側遮光体が、Ａｌ、Ａｕ、Ｃｕ及びＡｇから選択される、ソース又はドレイン又はゲート電極と接続する配線に最適な低抵抗化金属を含む場合、配線形成工程と同時に加工が可能である。そのため、別途プロセス工程を設ける必要がなく、現状の配線をパターン形状とパターン位置を変更するだけで容易に上側遮光体を形成できる。また、上記金属は、効果的な遮光が可能な金属であり、その使用により遮光の効果も十分に期待できる。
【００１６】
（１９）層間絶縁膜上の上側遮光体が、１００００ｎｍ以下の膜厚である場合、段差を少なくできることで、後工程のリソグラフィー等の２層目以降の配線パターンを形成する工程等に与える下地段差の影響を抑制できる。一方、５０ｎｍ以上の膜厚である場合、十分な配線の低抵抗化と、遮光の効果を十分期待できる。加えて、チャネル領域の両側に位置するソースとドレインにイオン注入を行う際に、注入を行わないチャネル領域の注入マスクとして使用できる。その結果、別途注入マスクを設ける必要がなくなる。
（２０）上側遮光体が、ソースとドレインが接続される配線上に、絶縁膜を介して位置する場合、半導体記憶装置が例えばＴＦＴトランジスタであれば、ディスプレイパネルを作製する際の反射電極膜と同一工程での加工が可能となる。従って、上側遮光体を別途形成するプロセス工程を省略できる。
【００１７】
（２１）上側遮光体が、反射率が高いＡｌ又はＡｇを含む場合、液晶パネルの画素スイッチング素子の反射電極膜に適用が可能となる。更に、遮光効果も十分に得ることができる。このため、反射電極膜と同一工程での加工が可能となる。従って、上側遮光体を別途形成するプロセス工程を省略できる。また、Ａｌ、Ａｇは、効果的な遮光が可能な金属であり、その使用により遮光の効果も十分に期待できる。
（２２）上側遮光体が、５０ｎｍ以上の厚さである場合、十分な遮光効果が得られる。また、５００ｎｍ以下の厚さである場合、装置の成膜処理時間を短くできる。従って、製造コストを抑えることが可能となる。
【００１８】
（２３）不揮発性メモリ素子上に、液晶注入領域を介して、ブラックマトリクスを備えた対向基板を有し、上側遮光体が、ブラックマトリクスである場合、ＴＦＴディスプレイ基板に上記半導体記憶装置を搭載する場合において、対向基板のメモリ素子領域にブラックマトリクスのパターンを形成できる。その結果、メモリ素子を遮光できる。
（２４）上側遮光体が、遮光剤入りの樹脂である場合、樹脂タイプの遮光剤入りブラックマトリクスを使用できるので、低コストでパターン作製が可能である。このため、安価なブラックマトリクスを作製可能となる。
（２５）遮光剤が、カーボンブラック又はチタン酸化物である場合、遮光率の高い遮光体を成膜することができて、効果的にメモリ素子を遮光できる。
【００１９】
（２６）電荷保持膜上に、２つ以上の前記上側遮光体を備え、前記２つ以上の上側遮光体が、それぞれ異なる成分から構成されている場合、上側の遮光体で漏れた光があったとしてもその下の遮光体で更に遮光できる。
（２７）不揮発性メモリ素子が、上側遮光体の下又は下側遮光体の上に複数位置する場合、遮光体の分離スペースを削減できる。従って、半導体記憶装置の高集積化が可能となる。
（２８）電荷保持膜が、シリコン窒化膜を含む場合、シリコン窒化膜を用いた電荷保持膜は形成が容易であるため、低コストで製造可能である。
（２９）電荷保持膜が、上下のシリコン酸化膜にシリコン窒化膜が挟持された構造であるである場合、シリコン窒化膜に捕獲された電荷がゲート電極側もしくはチャネル領域側（上側もくは下側）へ逃げることを抑制できる。
【００２０】
（３０）上下のシリコン酸化膜が１〜２０ｎｍの厚さ、前記シリコン窒化膜が１〜５０nmの厚さを有する場合、全体の膜厚が９０ｎｍ以下となり低電圧で容易に電荷を出し入れできる。また、シリコン窒化膜が１〜５０nmの範囲であれば、読み出しに有効な電荷を出し入れすることが容易である。また、それを挟むシリコン酸化膜が１〜２０nmの範囲であれば、読み出しに有効な電荷を出し入れすることが容易である。また、１ｎｍ以下のシリコン窒化膜では、電荷を捕獲し難いことがある。１ｎｍ以下のシリコン酸化膜では、電荷の保持が困難なことがある。
（３１）本発明の表示装置は、メモリ混載ディスプレイとすることができる。その結果、ディスプレイ基板内に情報を保持できるようになり、ディスプレイ基板に外付けで用いていた記憶装置が不要となる。従って、表示装置を低コスト化及び省スペース化できる。
（３２）本発明の機器は、携帯電話、携帯情報端末、液晶ＴＶ、有機ＥＬディスプレイＴＶから選択される表示装置付き機器の表示装置に使用できる。これら機器の低コスト化及び省スペース化を図ることができる。
【発明を実施するための最良の形態】
【００２１】
本発明の半導体記憶装置は、絶縁基板、不揮発性メモリ素子（以下、メモリ素子ともいう）、上側遮光体及び下側遮光体を少なくとも備えている。
本発明で使用される絶縁基板は、特に限定されず、公知の基板をいずれも使用できる。また、メモリ素子の構造は、特に限定されず、公知の構造をいずれも適用できる。
本発明で使用する遮光体は、電荷保持膜を遮光する効果を発揮するものである。遮光される光は、紫外線、可視光、赤外線等が挙げられ、用途に応じて遮光対象の波長が決まる。例えば、３００〜８００ｎｍの波長の光が挙げられる。遮光の程度は、遮光対象の光の平均透過率が１０％以下であることが好ましく、１％以下がより好ましく、０．１％以下が更に好ましい。具体的には、波長３００〜８００ｎｍの範囲の光の平均透過率が１０％以下であることが好ましく、１％以下がより好ましく、０．１％以下が更に好ましい。
【００２２】
また、遮光体は、電荷保持膜を遮光できる位置に形成されていればよい。形成できる位置としては、電荷保持膜に近い領域に形成する方法と、遠い領域に形成する方法とがある。
近い領域に形成する方法としては、メモリを形成する絶縁基板やその基板に貼り合せる対向基板に遮光体を接触して形成する方法がある。この方法では、電荷保持膜及びチャネル領域に近い領域での遮光が可能となり光の回り込みを抑えて効果的な遮光ができる。
中でも、ＴＦＴ基板内での遮光（ＴＦＴを構成するプロセスを用いた遮光）は、メモリに対して極限まで近接させた遮光が可能となり光の回り込みにおいて最も有効な遮光が可能となる。
【００２３】
一方、遠い領域に形成する方法としては、絶縁基板や対向基板を保護する枠やカバー及び機器の外装に遮光体を形成する方法がある。これらの方法は、現状の枠やカバーや外装を用いて遮光体とするため、別途遮光体を設ける必要がないこのため製造コストを抑えることができる。
以下、実施の形態を用いて本発明を更に詳細に説明するが、本発明は、以下の記載内容に限定されるものではない。なお、以下の実施の形態で使用する図は、寸法比率を一定しておらず、図から構造が認識しやすいように調整した図である。
【００２４】
（実施の形態１）
本実施の形態においては、電荷保持膜に遮光体を設けることで、捕獲した電荷を逃がさないようにした。また、チャネル領域に遮光体を設けることで、チャネル領域に当たった光による光電変換効果を抑制し漏れ電流を抑制した。
まず、メモリ素子及び遮光体の製造方法と、それから得られる構造とについて説明する。また、これら製造方法と構造は、図２（ａ）〜（ｄ）を用いて説明する。図２（ａ）及び（ｂ）は実施の形態１の製造方法の概略工程断面図であり、図２（ｃ）は、図２（ｂ）の概略平面図であり、図２（ｄ）は、図２（ｂ）の変形例である。図２（ｂ）は、その平面図である図２（ｃ）の直線０２１１部の断面である。図２（ｃ）では、見やすくするために図２（ｂ）の番号０２０６、０２０８、０２１０を省略している。
【００２５】
まず、ガラス基板０２０１上にＣＶＤ法を用いてベースコート膜０２０２となるシリコン窒化膜５０ｎｍとシリコン酸化膜１００ｎｍを順に成膜する。このシリコン窒化膜は、酸素が含まれるシリコン酸窒化膜でもよい。
その上に、下側の遮光体となるＭｏ（モリブデン）膜を３００ｎｍ成膜し、感光性レジストを用いたフォトリソグラフィーとエッチング処理により、所望の領域にＭｏ膜０２０３及び０２０３ａを形成する。次に、電荷保持膜形成用膜であるシリコン酸化膜１５ｎｍに挟まれたシリコン窒化膜２０ｎｍを成膜し、感光性レジストを用いたフォトリソグラフィーとエッチング処理により、電荷保持膜形成用膜をパターニングして電荷保持膜０２０４を得る。図示されているのは、パターニング後の構造である。
【００２６】
次に、ＣＶＤ法によりアモルファスのＳｉ膜を電荷保持膜０２０４上に５０ｎｍ成膜し、エキシマレーザーを用いた結晶化処理を行い多結晶シリコン膜にする。次いで、多結晶シリコン膜をリソグラフィーとエッチング処理によりパターニングする。パターニングされて半導体層０２０５となる。更に、半導体層０２０５にリン又はボロンのイオン注入を行いＮ型あるいはＰ型のチャネル領域を形成する。今回は、Ｐ型のチャネル領域を形成した。
次に、７０ｎｍのシリコン酸化膜０２０６を成膜する。
次に、上側遮光体となるＷ（タングステン）膜４００ｎｍを成膜し、リソグラフィーとエッチング処理によりＷ膜をパターニングし上側遮光体０２０７を形成する。この上側遮光体において、下地との密着性を向上させるために、１０〜５０ｎｍのＴａＮ（窒化タンタル）膜等を下側に設けてもよい。ここまでの概略工程断面図が図２（ａ）である。
【００２７】
上側遮光体０２０７の形成に続いて、上側遮光体０２０７をマスクとして１Ｅ１４〜５Ｅ１６／ｃｍ2程度のリン又はボロンのイオン注入を行いＮ型又はＰ型の拡散層を形成する。上記マスクにより注入されなかった領域がチャネル領域２０５ｃとなり、注入された領域が、それぞれ、ソース０２０５ａ及びドレイン０２０５ｂとなる。リン注入を行った場合、Ｎ型の特性を示すメモリ素子（スイッチング素子）となり、ボロン注入を行った場合にはＰ型のメモリ素子（スイッチング素子）となる。今回は、Ｎ型のスイッチング素子を形成した。
【００２８】
次に、シリコン酸化膜を５０ｎｍ程度成膜し、モノシラン・アンモニアを含むガスによりＣＶＤ法でシリコン窒化膜を２５０ｎｍ成膜し、更にシリコン酸化膜を７００ｎｍ成膜することで、三層からなる層間絶縁膜０２０８を形成する。また、最初のシリコン酸化膜成膜後から次のシリコン窒化膜の成膜の前に、注入したイオンを活性化させるためのアニール処理として７００℃程度のアニールを５分程度している。また、この３層の層間絶縁膜が全て成膜された後にシリコン窒化膜に含まれる水素をアニール処理により拡散させてチャネル領域や電荷保持膜に存在する界面順位等を水素終端させて膜の信頼性を向上させる。
【００２９】
次に、層間絶縁膜０２０８を開口させて電極プラグ（遮光体）０２０９、０２０９ａ、０２０９ｂ及び０２０９ｃ形成用のコンタクトホールを形成し、Ａｌ（アルミニウム）３５０ｎｍを成膜しコンタクトホールを埋め、かつ、平面上全面に堆積させる。今回は、コンタクトホールが全て埋まるまで膜を堆積させたが、完全に埋めなくともよい。また、ＡｌにＳｉ（シリコン）を含ませた物でもよい。また、密着性を向上させるためや、チャネル領域０２０５ｃ、ソース０２０５ａ及びドレイン０２０５ｂとＡｌが反応することを抑制するためにＴｉ（チタン）等の膜を予め堆積した後にＡｌ膜を成膜してもよい。
【００３０】
次に、リソグラフィーとエッチング処理によってコンタクトホールを埋め込むＡｌと繋がる配線０２１０を形成し、この配線０２１０を必要な読み出し回路へ接続する。コンタクトホール内部に形成された電極プラグ０２０９ａは横方向の遮光体としての役割とゲート電極へコンタクトする電極プラグの役割の２つの役割をもつ。参照番号０２０９ｂは、ゲート電極専用の電極プラグであり、電極プラグ０２０９ａがある場合には形成する必要はない。参照番号０２０９ｃは、上側遮光体用の電極プラグであり、上側遮光体が電気的に浮遊状態になるのを防止するために基準電圧等に固定する役割を有する。しかし、常に一定の電位に固定する必要はなく、メモリの書込み消去時に適度な電圧を掛けてそれぞれの効率化を図ってもよい。０２０９は通常のソース及びドレイン用の電極プラグである。
実施の形態１のメモリ素子の主要な構造は、上記のようにして製造される。
【００３１】
次に、実施の形態１のメモリ素子の記憶方法及び読出し方法について説明する。
まず、実施の形態１のメモリ素子は、ゲート電極から絶縁膜（電荷保持膜機能を持つ絶縁膜）を介してチャネル領域が有り、その両側にソースとドレインが存在する。この構造は、一般的な電界効果型トランジスタと同様である。このため、ゲート電極とドレインに電圧を印加することで通常のスイッチング特性を示すといった基本的な動作は、一般的なトランジスタと同じである。一般的な動作方法を下記する。
記憶方法は、読出し時よりも大きい２倍以上の電圧をドレインに印加してホットキャリアを発生させて絶縁膜（以下電荷保持膜）に捕獲する方法である。また、消去方法は、アバランシェ電流を流し、捕獲した電荷と反対の電荷をゲート電極で引寄せて中和させる方法である。
【００３２】
例えば、Ｎ型のメモリ素子の場合において、読出しを行う場合には、ソースに基準となる０Ｖを印加し、ゲートに１０Ｖ・ドレインに１０Ｖの電圧を印加してソースとドレイン間に流れる電流を読み出す。
書き込みを行う場合には、ソースに基準となる０Ｖを印加し、ゲートに１０Ｖ印加し、読出しの時と比較してドレインに２倍の２０Ｖ電圧を印加する。これら電圧の印加により、効率よくホットキャリアを発生させてゲート側へ電子を引寄せて電荷保持膜に捕獲させることで書き込みが行われる。この捕獲した電子によりチャネル領域の反転が妨げられ、上記読み出しを行う際に、読出し電流が減少する（例えば、０．１ｍＡ流れていたものが書き込みにより０．０１ｍＡとなる）。
【００３３】
また、消去は、書き込みよりも更に高い２５Ｖ程度の電圧をドレインに印加し、ソースは０Ｖとし、ゲートに−５Ｖを印加する。これら電圧の印加により、アバランシェ電流により発生したホールをゲート電極で引寄せることで、捕獲されている電子を中和する。この中和により、書込みよって減少した読出し電流が元に戻る（例えば、０．０１ｍＡ流れていたものが消去（中和）により０．１ｍＡとなる）。
捕獲された電子等の電荷は、時間経過と共に電荷保持膜外部へ出て行くものではなく、長期的に捕獲され続ける（記憶し続ける）ことが可能であるため、この素子を不揮発性メモリ素子として利用できる。
【００３４】
上述したように従来の技術では、メモリ素子の電荷保持膜に光があたることで、保持した電荷が外部へ逃げてしまうという問題があった。従って、記憶した電荷が保持できなかった。
また、記憶情報の読出し時において、チャネル領域に光が当ることで、漏れ電流が発生するという問題もあった。従って、電荷保持された時（書込み状態）と保持した電荷が中和（消去状態）されたときの電流差を正確に読み出せなかった。例えば、書込み状態での０．０１ｍＡ読出し電流が、漏れ電流の影響により、０．０２ｍＡと増加すると、消去（中和）状態と判別できる電流差が減少する。従って、保持した情報を正確に読み出すことができなかった。
そこで、上記図２（ａ）〜（ｃ）に示す構造のメモリ素子を用いることでこれらの問題が解決できる。
【００３５】
（１）〜（６）上記構造のメモリ素子は、可視光に対して透明な絶縁基板上において形成されている。今回はガラス基板を用いたが透明なアクリルやポリカーボネート樹脂やポリスルフォン樹脂、ポリメチルペンテン樹脂、ポリアリレート樹脂、ポリイミド樹脂、フェノール樹脂等の等のプラスティック基板でもよい。この場合、基板が光を透過するため、メモリ素子に光が当ることになる。
こういった状況下に置かれるメモリ素子において、上記構造のように、メモリ素子を形成する電荷保持膜の一部が、上側と下側の２つの遮光体の間に形成される。この電荷保持膜の一部とは、電荷を捕獲する領域の一部のことである。
【００３６】
この一部が、遮光されていれば、その部分で捕獲された電荷には光が当ることがないため、電荷の保持が可能である。望ましくは、電荷を捕獲する領域全てを遮光するのがよい。即ち、本実施の形態の場合、チャネル領域下側の電荷保持膜を全て遮光するのが最もよい。
また、上記メモリ素子を液晶ディスプレイの基板に搭載する場合には、電荷保持膜の一部は、上側と下側の遮光体により遮光されているので、下側のバックライトの光や、上側の太陽光の光等が不揮発性メモリ素子に向けて照射されたとしても、上下の遮光体によって光が遮られるため電荷保持膜に光が当ることを抑制できる。その結果、捕獲された電荷が活性化し外部へ逃げることを抑制できる。
上側の太陽光や下側のバックライト光の照射といった上下関係は、一例であり、製品設計段階で部品の取り付け向きが裏表逆（逆さま）になることもある。このため、太陽光が下側から照射されることも、バックライトが上側から照射されることもある。
【００３７】
更に、今回実験として、捕獲された電荷が光によりどの程度のスピードで逃げるか、及び遮光の効果を以下の内容で確認した。
まず、サンプルは、上側遮光体の効果のみを評価するために、左右方向０２０９ａの遮光体を省いている。また、上側遮光体０２０７がない構造のメモリ素子と、上側遮光体０２０７がある構造のメモリ素子とを比較した。
光は、携帯電話のバックライトをサンプルの上方向から２４時間照射される。
評価は、捕獲されている電荷の量の変化に応じて読み出し電流が変化するため、書き込みにより捕獲された電荷が外部へ逃げたかどうかを、書込み後の読出し電流である０．０１ｍＡが書込み前の０．１ｍＡまで戻らないかどうかにより行う。
【００３８】
この実験の結果、遮光体０２０７がない場合、０．１ｍＡまで上昇した。これは、捕獲された電荷が逃げて書込み前の状態に戻ったことを表している。従って、光が照射される条件下で電子を保持できなかった。一方、上側遮光体０２０７が有る場合、電流の増加は０．０１２ｍＡに留まった。この程度の変化であれば実用に耐え得る。これによって、上側遮光体の効果と重要性は明らかとなった。
また、下側遮光体の有無の評価は、次のようにして行う。まず、下側遮光膜をゲート電極としても併用しているため、省くことができない。そのため、ゲート電極として、遮光効果の有る５０ｎｍのＭｏ膜と、光が透過するリンが添加されている２０ｎｍのポリシリコン膜とを使用すること、即ち材料を変えることで遮光の効果を実験した。
【００３９】
光の照射方法と評価方法は、光を照射する方向を下側からに変えたこと以外は、上側遮光体と同様である。
その結果、Ｍｏ膜を用いて遮光体されている場合は、０．０１２ｍＡに留まったが、光が透過するリンが添加されているポリシリコン膜の場合には、０．1ｍＡまで上昇した。従って、光が照射される条件下で電子を保持できなかった。また、遮光有りの場合においても多少の変化があったがこの程度であれば実用に耐え得る。これによって、下側の遮光体の効果と重要性は明らかとなった。
【００４０】
この実験の結果、光が透過するリンが添加されているポリシリコン膜の場合、０．１ｍＡまで上昇した。これは、捕獲された電荷が逃げて書込み前の状態に戻ったことを表している。従って、光が照射される条件下で電子を保持できなかった。一方、下側遮光体が有る場合、電流の増加は０．０１２ｍＡに留まった。この程度の変化であれば実用に耐え得る。これによって、下側遮光体の効果と重要性は明らかとなった。
上記の実験により上下方向の遮光体の重要性について明らかになった。それに追加して左側と右側の遮光体０２０９ａについての効果も実験により確認した。
【００４１】
また、遮光体０２０９ａは、通常のコンタクトホールの加工とその部分に形成されるプラグの形成と同時に形成する。しかし、通常のプラグと大きく異なる点は、平面上において、正方形、もしくはその角がなくなった丸型の形状ではなく、長方形（図２（ｃ）参照）又はその角がなくなった楕円形からなる細長い形状を有していることである。これは、横方向の遮光できる幅を増加させて、少しでも横方向からの光の進入の阻止を狙ったものである。今回は、この遮光体を、平面上の幅５μｍ、長さを１００μｍとした。即ち、幅に対する長さが２０倍である。また、上下方向高さは、１μｍである。
【００４２】
捕獲された電荷が光によりどの程度のスピードで消去されるかの実験を以下の内容で行った。
まず、サンプルは、左右の遮光体についての効果のみを評価するために、上下の遮光体を用いた上で、左右方向０２０９ａの遮光体が有るサンプルと省いたサンプルを比較した。
光は、携帯電話のバックライトをサンプルの下方向から２４時間照射される。評価方法は、上記方法と同じである。
この実験の結果、遮光体０２０９ａがない場合、０．０１２ｍＡまで上昇した。従って、光が照射される条件下で横方向から回り込んでくる光による電荷の逃げの影響が確認できた。一方、遮光体０２０９ａが有る場合、電流の増加は０．０１１ｍＡに留まった。上記では、上下の遮光体があれば、実用性があると記載したが、更なる高いスペックを求められる時には、これらの横方向の遮光体を適用する必要があることが明らかとなった。
【００４３】
今回用いた左側と右側の遮光体は、長さが幅の２０倍である１００μｍで行ったが、長さが幅の２倍以上の１０μｍから効果があった。１００μｍの場合は、０．００１ｍＡの読出し電流の上昇を抑えているのに対し、１０μｍの場合は、０．０００１ｍＡの読出し電流の上昇を抑えている。更に少ない効果であるが、パターンレイアウト上に制限が有る場合には、このようなパターンをつかって遮光することもできる。しかし、それ以下の長さ（長さが幅の２倍未満）では、測定値上では、効果が確認できなかった。従って、横方向の遮光体は、長さが幅の２倍以上の遮光体を用いることがよいと言える。
【００４４】
（３）また、メモリ素子に光が当る状況下に置かれるメモリ構造において、本実施例の上記構造ように、メモリ素子を形成するチャネル領域を、上側と下側の２つの遮光体の間に形成する。
本メモリ素子を液晶ディスプレイの基板に搭載する場合には、チャネル領域は、上側と下側の遮光体により遮光されているので、下側のバックライトの光や、上側の太陽光の光などが不揮発性メモリ素子のチャネル領域に向けて照射されたとしても、上下の遮光体によって光が遮られるため光が当ることによるソース・ドレイン間の漏れ電流を抑制できる。その結果、メモリ素子の読出しを行う際に、正確に読出しを行うことが出来る。
【００４５】
チャネル領域に照射された光による漏れ電流の影響を以下の実験にて評価した。
まず、サンプルは、上方向の遮光体についての効果のみを評価するために、左右方向０２０９ａの遮光体を省いたサンプルにおいて、上側遮光体０２０７が無い構造のメモリ素子と、上側遮光体０２０７が有るときのメモリ素子を比較した。
光を照射する方法として、携帯電話のバックライトをサンプルの上方向から照射する。
評価方法は、チャネル領域に光が照射されている時に読み出しを行うことで、光電変換効果による書込み後の読出し電流である０．０１ｍＡが増加するか否かにより判別する。
この実験の結果、上側遮光体０２０７が有る場合は僅かに増加し０．０１２ｍＡであったが、上側遮光体０２０７が無い場合は、０．０２ｍＡまで上昇した。遮光体がある場合の０．００２ｍＡの増加であれば実用上特に問題が無い。
従って、遮光体により漏れ電流が抑制できたことが判明した。これによって、チャネル領域の上側を遮光することの重要性が明らかとなった。
【００４６】
また、下方向の遮光体の有無の評価方法であるが、ゲート電極としても併用している為、省くことが出来ない為、遮光効果の有るＭｏ膜と、透過率得られるリンが添加されているポリシリコン膜２０ｎｍとで、材料を変えることで遮光の効果を実験した。
光の照射方法と評価方法は、光を照射する方向が下側からに変えた以外は、上側遮光体と同様である。
その結果、Ｍｏ膜を用いて遮光体されている場合は殆ど増加無しの０．０１２ｍＡであったが、光が透過するリンが添加されているポリシリコン膜の場合には、０．０２ｍＡまで上昇した。従って、上側遮光体と遮光効果と同等の効果が得られた。これによって、下側の遮光体の効果と重要性は明らかとなった。
【００４７】
（４）上記の実験により漏れ電流の観点から上下方向の遮光体の重要性について明らかになったが、それに追加して左側と右側の遮光体０２０９ａについての効果も実験により確認した。
まず、サンプルは、横向の遮光体についての効果のみを評価するために、上下の遮光体を用いた上で、左右方向０２０９ａの遮光体が有るサンプルと省いたサンプルを作製し漏れ電流を評価した。
光を照射する方法として、携帯電話のバックライトをサンプルの下方向から照射する。
評価方法は、上記方法と同じである。
【００４８】
この実験の結果、遮光体０２０９ａが有る場合は、増加無しの０．０１１ｍＡであった。しかし、遮光体０２０９ａが無い場合は、０．０１２ｍＡまで上昇した。
従って、光が照射される条件下では横方向からの光の回り込みが起こり、それによる漏れ電流による影響が確認できた。上記では、上下の遮光体があれば、実用性があると記載したが、更なる高いスペックを求められる時には、これらの横方向の遮光体を適用する必要があることが明らかとなった。
【００４９】
今回用いた左側と右側の遮光体は、長さが幅の２０倍である１００μｍで行ったが、長さが幅の２倍以上の１０μｍから効果があった。１００μｍの場合は、０．００１ｍＡの読出し電流の上昇を抑えているのに対し、１０μｍの場合は、０．０００１ｍＡの漏れ電流を抑えている。さらに少ない効果であるが、パターンレイアウト上に制限が有る場合には、このようなパターンをつかって遮光することも出来る。しかし、それ以下の長さ（長さが幅の２倍未満）では、測定値上では、効果が確認できなかった。また、サイズの規定方法であるが、素子の微細化は、全ての部分に適応されるため、長さで規定したサイズよりも、比率を重視したサイズ規定の方がよい。従って、横方向の遮光体は、長さが幅の２倍以上の遮光体をもちいることがよいと言える。
【００５０】
（７）本実施の形態のメモリ素子では、下側遮光体がチャネル領域下部に電荷保持膜を介して形成されている。このため、下側遮光体は、チャネル領域に対するゲート電極としても併用可能となった。このため、別途ゲート電極を加工する必要性がなくなり製造コストを抑えることができた。
（８）本実施の形態のメモリ素子では、下側遮光体は、Ｍｏ（モリブデン）膜を使用した。これは、上部のアモルファスシリコン膜を結晶化する時や注入されたイオンを活性化するためのアニール処理に耐え得るために選ばれた膜である。Ｍｏ以外に、この目的を果たせる１５００℃以上の高融点を持つＴｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）及びＰｄ（パラジウム）等の金属のうちいずれかを含むことで実現可能である。
【００５１】
（９）本実施の形態のメモリ素子では、３００ｎｍの厚さの下側遮光体を用いたが、５０〜１０００ｎｍの厚さでも本実施の効果は得られる。５０ｎｍ以上膜厚であることから遮光の効果を十分期待できる。一方、１０００ｎｍ以下の膜厚であることから、段差を少なくできることで、後の工程のゲート電極をパターニングする工程や配線パターンをパターニング時のリソグラフィー形成等に与える下地段差の影響を抑制できる。
（１０）本実施の形態のメモリ素子では、左側又は右側のどちらか一方の遮光体は、下側遮光体とコンタクトされている電極プラグである。このため、左側又は右側の遮光体は、遮光体として働くと共に、下側遮光体に一定の電位を与える可能となり下側遮光体をゲート電極として機能させることができる。また、これにより、図２（ｃ）の０２０９ｂのコンタクトプラグの形成が不要となる。
【００５２】
（１１）本実施の形態のメモリ素子では、左側及び右側の遮光体は、３５０ｎｍのＡｌ（アルミニウム）膜を用いた。しかし、これに限らず、低抵抗化な金属膜であるＡｕ、Ｃｕ、Ａｇのうちいずれかを含むものでもよい。
このため、低抵抗化金属膜で形成されるコンタクトプラグと、遮光体の材料を同一化できるため、同時に同一工程で加工が可能であり、その結果、製造コスト削減できる。
（１２）本実施の形態のメモリ素子では、左側及び右側の遮光体は、幅が５μｍであるが、平面上においての幅が０．２〜１０μｍであればよい。幅が０．２μｍ以上あることから、配線部から層間絶縁膜を介して素子の電極上に形成されるにコンタクトホール等と同時に加工が可能なサイズであり、コスト削減できる。また、１０μｍ以下であることで、メモリ素子が大きくなり過ぎず、製造コストが上がることを抑制できる。
【００５３】
（１４）本実施の形態のメモリ素子では、上側遮光体は、チャネル領域上に７０ｎｍの絶縁膜を介して形成したが、絶縁膜の厚さは１〜２００ｎｍの範囲であればよい。
この上側遮光体は、チャネル領域と絶縁された状態となるため、上側遮光体に遮光効果の高い導電性の金属膜を用いることが可能となる。また、絶縁膜が１ｎｍより薄くなるとリーク電流が問題になることがある。また、２００ｎｍより厚くなるとチャネル領域に対して電界を掛ける場合において高電界が必要になる。
【００５４】
（１５）本実施の形態のメモリ素子では、上側遮光体には、Ｗ膜を使用した。Ｗ以外に、融点が１０００℃以上の高融点金属である、Ｔｉ、Ｃｒ、Ｔａ、Ｍｏ及びＰｄのうちいずれかを含んでいればよい。半導体層の形成が終わっている場合においても、１０００℃に近い熱処理を加える必要がある場合が有る。そのため、高融点金属を含むことから後の熱処理が加わる工程に絶えることが可能となり、それらのプロセスに対応できる。
【００５５】
（１６）本実施の形態のメモリ素子では、チャネル領域上の上側遮光体の厚さは４００ｎｍであったが、１００〜１０００ｎｍの厚さであればよい。１０００ｎｍ以下の膜厚であることから、段差を少なくできることで、後工程のリソグラフィー等の配線パターン形成等に与える下地段差の影響を抑制することができる。更に、厚さを１００ｎｍ以上とすることで、上記チャネル領域の両側に位置するソースとドレインにイオン注入を行う際に、注入を行わないチャネル領域の注入マスクとして用いることも可能となる。そのため、別途注入マスクを設ける必要がなくなると同時に、遮光体の遮光効果も得られる。
【００５６】
（１７）本実施の形態のメモリ素子では、上側遮光体は、チャネル領域上に７０ｎｍの厚さの絶縁膜を介して形成したが、更に厚い層間絶縁膜を介して形成した遮光体でもよい。
また、図２（ｄ）に示すソースとドレインの配線を通常のソースとドレイン上のみでなくチャネル領域上まで届くように大きくすることによってチャネル領域及び電荷保持膜の一部を遮光できる。
このようにすることで、上側遮光体は、メモリ素子上に層間絶縁膜を介して形成されたソース又はドレイン又はゲート電極と接続する配線で形成される。このため、ソース又はドレイン又はゲート電極と接続する配線で形成できる。従って、別途プロセスを設ける必要がなく、現状の配線をパターン形状又はパターン位置を変更することで、電荷保持膜等の上部に遮光体が位置するようにできる。
【００５７】
（１８）また、層間絶縁膜上に形成された上側遮光体は、Ａｌ膜を用いた。しかし、これに限らず、低抵抗化な金属膜である、Ａｕ（金）、Ｃｕ（銅）、Ａｇ（銀）のうちいずれかを含むものでもよい。このような金属膜を使用することで十分な遮光効果を得ることができ、かつ、ソースとドレインの配線として必要な低い抵抗を得ることができる。
従って、ソース又はドレイン又はゲート電極と接続する配線に最適な低抵抗化金属膜を遮光体として用いることで、低抵抗化金属膜を用いるソース又はドレイン又はゲート電極と接続する配線形成工程と同時に加工が可能であり、別途プロセス工程を設ける必要がない。よって、現状の配線をパターン形状とパターン位置を変更するだけで容易に形成できる。
【００５８】
（１９）また、層間絶縁膜上に形成された上側遮光体の膜厚を３５０ｎｍとした。しかし、１００〜１００００ｎｍの範囲であっても遮光効果得ることができ、かつ、ソースとドレインの配線として必要な低い抵抗を得ることができる。
１層目の配線を加工した以降の工程においても、１００００ｎｍ以下の膜厚であることから、段差を少なくできることで、後工程のリソグラフィー等の２層目以降の配線パターン形成等に与える下地段差の影響を抑制することができる。
また、１００ｎｍ以上の膜厚であることから、十分な配線の低抵抗化が行えることと同時に、遮光体としての遮光効果も得られる。
【００５９】
（２８）本実施の形態のメモリ素子では、電荷保持膜は、シリコン酸化膜１５ｎｍに挟まれたシリコン窒化膜２０ｎｍを用いている。しかし、シリコン窒化膜が含まれるものであればよい。シリコン窒化膜は、膜中に順位が多くあり、これらに電荷を捕獲し保持させることができる。また、シリコン窒化膜は、ＣＶＤ法を用いることで容易に成膜が可能で、製造コストを抑えることができる。また、シリコン窒化膜の単層、あるいは、シリコン酸化膜上にシリコン窒化膜を形成した２層のもの、更には、シリコン酸化膜中に１〜１０ｎｍシリコン窒化粒を含ませた膜でもよい。
【００６０】
（２９）本実施の形態のメモリ素子では、電荷保持膜は、シリコン酸化膜１５ｎｍに挟まれたシリコン窒化膜２０ｎｍを用いた。シリコン窒化膜をシリコン酸化膜により上下から挟むことによりシリコン窒化膜に捕獲された電荷がゲート電極側もしくはチャネル領域側（上側もくは下側）へ逃げることを抑制できる。
（３０）本実施の形態のメモリ素子では、電荷保持膜は、シリコン酸化膜１５ｎｍに挟まれたシリコン窒化膜２０ｎｍを用いた。しかし、上下のシリコン酸化膜が１〜２０ｎｍで、シリコン窒化膜が１〜５０ｎｍであればよい。
このため、全体の膜厚が９０ｎｍ以下となり、３０Ｖ以下のゲート電圧で容易に電荷を出し入れすることが可能である。
また、シリコン窒化膜が１〜２０ｎｍの範囲で読み出しに有効な電荷を出し入れすることが容易で、それを挟むシリコン酸化膜に１〜５０ｎｍの範囲であれば同様に電荷を出し入れすることが容易になる。
【００６１】
また、１ｎｍより薄いシリコン窒化膜では、電荷の捕獲が困難であり、かつ、電荷の保持が困難である。
また、本実施の半導体層は、ポリシリコンを用いたが、アモルファスシリコン、単結晶シリコンあるいは、シリコンゲルマニウム、ゲルマニウム等の材質を用いることができる。
また、電荷保持膜には、シリコン窒化膜を用いたメモリ素子を用いた。本発明は、素子外部の光により記憶保持特性及び記憶情報の読出しに悪影響を及ぼすメモリ素子の場合において有効である。従って、フローティングゲート型のメモリ素子でも実施可能である。
また、層間絶縁膜やゲート絶縁膜等の絶縁膜の成膜方法についてもおもにＣＶＤ法を用いたがスパッタリング法やコーティング法でも実施可能である。
【００６２】
また、遮光体については、高融点が１０００℃以上の物が含まれるものを使用するのがよいが、製造プロセスの温度が低温化した場合においては他の金属膜でもよい。
横方向（左側及び右側）の遮光体については、今回は左側及び右側のみの２つ遮光体を用いたが、手前側や奥側を含む四方を囲むようにするのもよい。更には、１８０度の全方向を囲んでもよい。囲めば囲むほど遮光できる方向が増加するため、遮光効果を上げることができる。
【００６３】
（実施の形態２）
本実施の形態は、実施の形態１のような電荷保持膜又はチャネル領域のみを遮光する構成ではなく、半導体層全てが遮光体の間に位置した構成を有している。この構成により、重要なポイントとなるチャネル領域及びチャネル領域上の電荷保持膜に照射される回折光の回り込みが低減されるので、更に遮光効果を向上できる。
【００６４】
まず、メモリ素子及び遮光体の製造方法と、それから得られる構造とについて説明する。また、これらの製造方法と構造は、図３（ａ）〜（ｅ）を用いて説明する。図３（ａ）及び（ｂ）は実施の形態２の製造方法の概略工程断面図であり、図３（ｃ）は、図３（ｂ）の概略平面図であり、図３（ｄ）及び（ｅ）は、図３（ｂ）の変形例である。図３（ｂ）は、その平面図である図３（ｃ）の直線０３１１部の断面である。図３（ｃ）では、見やすくするために、ポイントとなる下側遮光体（ゲート電極）０３０３、０３０９、０３０９ａ及び０３０９ｂのコンタクトホール、０３０５、０３０５ａ及び０３０５ｂからなる半導体層のみを表示している。
【００６５】
まず、ガラス基板０３０１上にＣＶＤ法を用いてベースコート膜０３０２となるシリコン窒化膜５０ｎｍとシリコン酸化膜１００ｎｍを順に成膜する。このシリコン窒化膜は、酸素が含まれるシリコン酸窒化膜でもよい。
その上に、下側の遮光体となるＭｏ膜を３００ｎｍ成膜し、電荷保持膜形成用膜であるシリコン酸化膜１５ｎｍに挟まれたシリコン窒化膜２０ｎｍを成膜する。次いで、感光性レジストを用いたフォトリソグラフィーとエッチング処理により、Ｍｏ膜及び電荷保持膜形成膜をパターニングして下側遮光体０３０３及び電荷保持膜０３０４を得る。図示されているのは、パターニング後の構造である。
【００６６】
次に、ＣＶＤ法によりアモルファスのＳｉ膜を電荷保持膜０３０４上に５０ｎｍ成膜し、エキシマレーザーを用いた結晶化処理を行い多結晶シリコン膜にする。次いで、多結晶シリコン膜をリソグラフィーとエッチング処理によりパターニングする。パターニングされて半導体層０３０５となる。更に、半導体層０３０５にリン又はボロンのイオン注入を行いＮ型あるいはＰ型のチャネル領域を形成する。今回は、Ｐ型のチャネル領域を形成した。
次に、７０ｎｍのシリコン酸化膜０３０６を成膜する。
【００６７】
次に、ソース及びドレイン形成用の注入マスクとなるレジストパターン０３０７ｒをフォトリソグラフィーにより形成する。ここまでの概略工程断面図が図３（ａ）である。
レジストパターン０３０７ｒの形成に続いて、レジストパターン０３０７ｒをマスクとして１Ｅ１４〜５Ｅ１６／ｃｍ2程度のリン又はボロンのイオン注入を行いＮ型又はＰ型の拡散層を形成する。上記マスクにより注入されなかった領域がチャネル領域０３０５ｃとなり、注入された領域が、それぞれ、ソース０３０５ａ及びドレイン０３０５ｂとなる。リン注入を行った場合、Ｎ型の特性を示すメモリ素子（スイッチング素子）となり、ボロン注入を行った場合にはＰ型のメモリ素子（スイッチング素子）となる。今回は、N型のスイッチング素子を形成した。注入が終わればレジストパターン０３０７ｒは、酸素プラズマ処理等により除去する。
【００６８】
次に、シリコン酸化膜を５０ｎｍ程度成膜し、モノシランとアンモニアを含むガスによりＣＶＤ法でシリコン窒化膜を２５０ｎｍ成膜し、更にシリコン酸化膜を７００ｎｍ成膜することで、三層からなる層間絶縁膜０３０８を形成する。また、最初のシリコン酸化膜成膜後から次のシリコン窒化膜の成膜の前に、注入したイオンを活性化させるためのアニール処理として７００℃程度のアニールを５分程度している。また、この３層の層間絶縁膜が全て成膜された後にシリコン窒化膜に含まれる水素をアニール処理により拡散させてチャネル領域や電荷保持膜に存在する界面順位等を水素終端させて膜の信頼性を向上させる。
【００６９】
次に、層間絶縁膜０３０８を開口させて電極プラグ０３０９（ソースとドレイン用）、０３０９ａ（左側及び右側遮光体用）、０３０９ｂ（ゲート電極用）形成用のコンタクトホールを形成し、Ａｌ（アルミニウム）３５０ｎｍを成膜しコンタクトホールを埋め、かつ、平面上全面に堆積させる。今回は、コンタクトホールが全て埋まるまで膜を堆積させたが、完全に埋めなくともよい。また、ＡｌにＳｉ（シリコン）を含ませた物でもよい。また、密着性を向上させるためや、チャネル領域０３０５ｃ、ソース０３０５ａ及びドレイン０３０５ｂとＡｌが反応することを抑制するためにＴｉ（チタン）等の膜を予め堆積した後にＡｌ膜を成膜してもよい。
【００７０】
次に、リソグラフィーとエッチング処理によってコンタクトホールを埋め込むＡｌと繋がる配線０３１０を形成し、この配線０３１０を必要な読み出し回路へ接続する。コンタクトホール０３０９ａ内部に形成された電極プラグは横方向の遮光体としての役割とゲート電極へコンタクトする電極プラグの役割の２つの役割をもつ。参照番号０３０９ｂは、ゲート電極専用の電極プラグであり、電極プラグ０３０９ａがある場合には形成する必要はない。０３０９は通常のソースとドレインの電極プラグである。
次に、絶縁膜としてソース電極の上に透明なアクリル系の樹脂膜０３１２を２．５μｍ形成する。次に、Ａｌ（アルミニウム）膜０３１３を１００ｎｍ成膜し、０３０５ａ、０３０５ｂ及び０３０５ｃからなる半導体層０３０５の全てをカバーできるようにパターニングする。
【００７１】
実施の形態２のメモリ素子の主要な構造は、上記のようにして製造される。
また、実施の形態２のメモリ素子の記憶方法及び読出し方法については、上記実施の形態１と同じである。実施の形態２においても、実施の形態１と同様、従来の問題が解決できる。
【００７２】
（５）実施の形態１では、電荷保持膜を遮光することにより、捕獲した電荷が逃げることを抑制した。また、チャネル領域を遮光することにより、読出し時の漏れ電流を抑制した。
実施の形態２では、更に効果を上げるべく上側遮光体を半導体層の全てが遮光できるまでに大きくし、光の回り込みを抑制することによる効果を以下の実験にて確認した。実施の形態２のメモリ素子では、チャネル領域と、ソースとドレインとを含む半導体層が、上側と下側の２つの遮光体の間に形成されている。
【００７３】
最初に、上側遮光体を大きくしたことによる、効果のみを確認するために、０３０９ａを省略したサンプルを用意した。加えて、上側遮光体の小さい時のデータと大きい時のデータを比較することにした。小さい時の遮光体は番号０３１４に示すようにチャネル領域と同程度の大きさとし、大きい時の遮光体は番号０３１３に示すように半導体層より大きくしている。上側遮光体の大きい場合は、平面図上に表示していないが、大きさ及び形は下側遮光体と同じにしてある。
評価方法は、実施の形態１と同じ方法で上側から光を照射している。
【００７４】
この実験の結果、上側遮光体が番号０３１４のサイズである場合は０．０１２ｍＡに上昇したが、上側遮光体が番号０３１３のサイズである場合は、０．０１１ｍＡに留まった。これは、チャネル領域の外側に位置するソースとドレインの位置（半導体層の外側）まで大きくした上側遮光体は、遮光体端で発生する回折光が、遮光体端からソースとドレインの内側にあるチャネル領域まで届くことを十分抑制できた結果、捕獲した電荷が逃げることを抑制できたためである。
【００７５】
また、上記実施の形態で行った書き込み後の読出時に発生する漏れ電流の影響も調べた。その結果、上側遮光体を大きくすることで、漏れ電流を０．００１ｍＡ抑えることができた。
以上により、半導体層の中心に形成されているチャネル領域及び記憶保持膜を十分に遮光できたことが分かる。これによって、上側遮光体の大きさによる効果と重要性は明らかとなった。
また、横側遮光体０３０９ａを除いた状態において、下側遮光体の大きさを、図３（ｂ）及び（ｃ）に図示した半導体層を覆う大きさにした場合（番号０３０３）と、チャネル幅と同等の大きさにした場合（番号０３１５）の２つのサンプルを作製し、上記と同様に実験を行った。光の照射は、光を照射する方向を下側からに変えたこと以外は、上側遮光体と同様である。
【００７６】
その結果は、下側遮光体が番号０３１５のサイズである場合は０．０１２ｍＡに上昇したが、番号０３０３のサイズである場合は、０．０１１ｍＡに留まった。従って、捕獲した電荷が逃げることが抑制できた。
また、上記実施の形態で行った書き込み後の読出時に発生する漏れ電流(光が照射されることによる漏れ電流)の影響も調べた。その結果、下側遮光体を大きくすることで、漏れ電流を０．００１ｍＡ抑えることができた。
【００７７】
このことにより、下側遮光体を大きくすることで、上記上側遮光体の実験と同様、回折光を抑制できたため捕獲した電荷が逃げること及びソース・ドレイン間の漏れ電流を抑制できた。
また、チャネル領域だけでなくメモリ素子を形成する半導体層の全てが下側遮光体の上にある。このため、半導体層であるポリシリコン膜を、段差の影響を受けることなく、容易にパターニングできる。また、半導体層の全てが下側遮光体の上にあり段差部にないことで、ゲート電極（下側遮光体）の端の角部で発生しやすいリーク電流（絶縁膜（電荷保持膜）を介しての半導体層へのリーク電流）の影響を受けることもない。このように、下側遮光体パターンの端の段差が、その上に形成するメモリ素子の製造プロセスに悪影響を及ぼすことがない。
【００７８】
上記実験は、上下の遮光体の大きさを、半導体層全てを覆う大きさにした。遮光体のサイズは、全方向に半導体層のチャネル領域より３μｍ大きくしている（チャネル領域より３μｍオーバーラップしている）。３μｍより大きくすることで、実施の形態２の効果を得ることができる。また、サイズを大きくすれば、それに応じて回折光を抑制する効果が高まる。遮光体の上限のサイズについて特に制限はない。しかし、メモリ素子の面積が大きくなると製造コストが上昇するため、１００μｍ以下に抑える方が好ましい。
【００７９】
（６）また、横方向の遮光体については、以下のように実験を行った。
実施の形態２のメモリ素子では、チャネル領域と、ソースとドレインとを含む半導体層が、少なくとも上側と下側及び左側と右側の４つ以上の遮光体の間に形成されている。
上側遮光体と下側遮光体は、図３（ｂ）と（ｃ）の番号０３０３及び０３１３のサイズとした。その上で、横側の遮光体は番号０３０９ａに示すように作製したサンプルと、横側の遮光体がないサンプルを用意して光の照射実験を行った。光の照射方法は、実施の形態１と同じ方法で下側から照射した。
【００８０】
実験の結果、左側と右側の遮光体がない場合は０．０１１ｍＡに上昇したが、左側と右側の遮光体が有る場合、０．０１０ｍＡに留まった。
これは、２つの効果による。１つ目は、チャネル領域の外側に位置するソースとドレインの位置（半導体層の外側）まで大きくした上下の遮光体では、遮光体端で発生する回折光が、遮光体端からソースとドレインの内側にあるチャネル領域にまで届くことを十分抑制できた効果である。２つ目は、１つ目の効果に追加して、左側と右側に壁状の遮光体０３０９ａを設けることで、更に回折光による影響を抑制できた効果である。
【００８１】
また、実施の形態１で行った書き込み後の読出時に発生する漏れ電流の影響を調べた。その結果、左側と右側の遮光体を設けることで、光が照射されることによる漏れ電流を０．００１ｍＡ抑制できた。
以上から、半導体層の中心に形成されているチャネル領域を十分に遮光できたことが分かった。これによって、左側と右側の遮光体による効果と重要性は明らかとなった。
また、実施の形態１と同様に、チャネル領域だけでなくメモリ素子の全てが下側遮光体の上にあることで、下側遮光体パターンの端の段差が、その上に形成するメモリ素子に製造プロセス上の悪影響を及ぼすことがない。
【００８２】
（１３）また、実施の形態２の半導体記憶装置の一例として、
左側及び右側の遮光体を、第一の左側及び右側の遮光体とし、
第一の左側及び右側の遮光体上に絶縁膜が形成されていて、
第一の左側及び右側の遮光体上の絶縁膜に開口された領域があり、
開口された領域に第二の左側及び右側の遮光体が形成されていて、
第一の左側及び右側の遮光体がそれぞれ第二の左側及び右側の遮光体と上下方向で繋がっている構成が挙げられる。
【００８３】
上記構成は、
第一の左側及び右側の遮光体上のみ下側に湾曲させて第一の左側及び右側の遮光体と上下方向において接触するように上側遮光体を形成することで得られる。この上側遮光体において、下側に湾曲した部分が横方向の第二の左側及び右側の遮光体となる。
この構成により、左側及び右側の遮光体の高さが高くなり、横方向の遮光効果を高めることができる。
また、第二の左側及び右側の遮光体は、記憶保持膜上やチャネル領域上まで延長すること上側遮光体として機能させることができる。また、それぞれが、記憶保持膜上やチャネル領域上で繋がっていることで上側遮光体としても機能することができる。
【００８４】
上記構成を、図３（ｃ）及び（ｄ）を用いて説明する。
図３（ｂ）の構造により、十分な遮光効果が得られる。しかし、更に強い光が当る条件下等の事情により更に強い遮光効果が求められる場合も考えられる。このような場合には、左側と右側の遮光体０３０９ａと上側遮光体０３１３の下側に湾曲させた部分とを接触させることで、更に光に対する遮光性能を上げることができる。それらの構造を示した概略断面図が図３（ｄ）である。
【００８５】
この図では、上記で述べたように上側遮光体中の番号０３１３ｘが右側及び左側の遮光体０３０９ａ上において下側に湾曲していることが分かる。下側に湾曲した番号０３１３ｘの部分が第二の左側及び右側の遮光体となる。この構成では、遮光体０３０９ａと０３１３ｘとが接続されている。ここで接続されるとは、図面上では、遮光体０３０９ａが配線０３１０を介して遮光体０３１３ｘと接していることを意味する。なお、遮光体０３０９ａは、コンタクトプラグとして下に突出した部分であり、配線０３１０は層間絶縁膜０３０８上に形成された部分であり、両者は遮光機能も有しているため、まとめて遮光体としている。従って、上記第一と第二の左側及び右側の遮光体は上下方向において接続されている。
【００８６】
このようにして、チャネル領域が、上側遮光体０３１３と、下側遮光体０３０３と、左右の遮光体０３０９ａ及び０３１３ｘの全方向において、完全密閉されている。この構造によって、図３（ｂ）よりも遮光効果を向上させることが可能となり、電荷の保持を更に向上させ、かつ、読出し時の漏れ電流も更に抑制可能となる。
【００８７】
なお、上記構造を、液晶用のＴＦＴパネル等に用いる場合には、ゲート電圧が印加されているときに、上部の液晶に上側遮光体０３１３の電圧が掛かる場合がある。その場合は、図３（ｅ）に示したように、ゲート電極と分離した部分０３０３ｘに横側遮光体０３０９ｘと０３１０ｘを設け、その上に、上側遮光体と第二の左側及び右側の遮光体を兼ねる０３１３ｘを形成してもよい。この場合、分離距離０３１６が大きくなれば、光がメモリ素子部に入ってくることがある。そのため、分離距離０３１６は、０．１〜１０μｍ程度にするのがよい。
また、上記実施の形態では、横側の遮光体は、主に左側と右側について実施したが、断面図上の奥側と手前側（平面図面上の上側と下側）も追加すると、更に遮光効果を向上させることができる。即ち、チャネル領域を囲めば囲むほど遮光効果が向上する。
【００８８】
（２０）本実施の形態においては、上側遮光体は、メモリ素子のソースとドレインに接続される配線上に絶縁膜を介して形成した。このため、ＴＦＴトランジスタを用いたディスプレイパネルを作製する際の反射電極膜と形成工程と同一加工が可能となり、別途プロセスを設ける必要がなくなる。また、必要に応じてＩＴＯ膜やＩＺＯ膜等の透明電極膜と反射電極膜を重ねて成膜することで、液晶パネルの画素駆動用のスイッチング素子部の反射電極膜と同時に形成することが容易になる。
【００８９】
（２１）本実施の形態においては、上側遮光体としてＡｌ１００％の膜を用いた。しかし、反射率を維持するためには、Ａｌを５０％以上配合する膜でよい。また、反射率や遮光効果の面からＡｌのほかにＡｇ（銀）を用いるのもよい。また、ＡｌとＡｇを併用するのもよい。上側遮光体は、Ａｌ、Ａｇの内、いずれかを含むことで本実施の効果を得ることができる。このことにより、Ａｌ、Ａｇは反射率が高いため、液晶パネルの画素スイッチング素子の反射電極膜に適用が可能であって、更に遮光効果も十分に得ることができる。このため、同一プロセスで同一加工が可能となり、別途プロセス工程を設ける必要がなくなる。また、Ａｌ、Ａｇは、遮光に効果的な金属であり、遮光の効果も十分に期待できる。
【００９０】
（２２）本実施の形態においては、上側遮光体として１００ｎｍのＡｌ膜を用いた。しかし、５０〜５００ｎｍの膜厚で形成されていれば本実施の効果を得ることができる。５０ｎｍ以上の膜厚が有ることから、十分な遮光効果が得られる。また、５００ｎｍ以下であれば装置の成膜処理時間を短くすることで、製造コストを抑えることが可能となる。
（２３）本実施の形態においては、メモリ素子を形成する同一基板上に遮光体を形成した。液晶注入領域を介して形成される対向基板に遮光体を形成しても本実施の効果を得ることが可能である。その遮光体は、メモリ素子が形成された基板上に液晶注入領域を介した対向基板に形成されたブラックマトリクスを兼ねてもよい。
このため、ＴＦＴディスプレイ基板に上記半導体記憶装置を搭載する場合において、対向基板のメモリ素子領域にブラックマトリクスパターンを形成することでメモリ素子を遮光することができる。
【００９１】
（２４）また、このブラックマトリクスは、遮光剤入りの樹脂で形成するとよい。樹脂タイプの遮光剤入りブラックマトリクスは、低コストで作製可能である。このため、安価なブラックマトリクスを作製可能となり、コストダウンできる。
（２５）また、ブラックマトリクスには、カーボンブラック又はチタン酸化物を含む遮光剤が含まれていてもよい。その結果、遮光率の高い遮光体を成膜することができ、効果的にメモリ素子を遮光できる。
【００９２】
（２６）上側遮光体に、上記した上側遮光体のうち少なくとも２つ以上を用いてもよい。この場合、一つ目の上側遮光体で漏れた光があったとしても、二つ目の上側遮光体でその光を遮光できる。
（２７）連続する上側遮光体の下又は下側遮光体の上に複数のメモリ素子を形成してもよい。これにより、遮光体の分離スペースを削減できるため、メモリ素子の高集積化が可能となる。
詳しくは、上記実施の形態では、一つの遮光体の上には、一つのメモリ素子を形成している。しかし、集積度を向上させる場合には、一つの遮光体上に複数のメモリ素子を形成するのがよい。複数のメモリ素子が、一つの遮光体を共有することで、遮光体の分離部分の面積を削減できるため集積度を向上できる。また、これは上側遮光体においても、同じであり、一つの遮光体の下に、複数のメモリ素子を形成することで同様に集積度を向上できる。
【００９３】
上記集積度が向上できることを図４（ａ）〜（ｃ）を用いて説明する。これらの図は、簡単な断面図であり、０４０１が上側遮光体、０４０２が横側の遮光体であり、０４０３が下側の遮光体であり、０４０４がメモリ素子である。図４（ａ）は、１つの遮光体に１つのメモリ素子を形成している。図４（ｂ）及び（ｃ）は、一つの遮光体に複数のメモリ素子を形成している。図４（ｃ）は、図４（ｂ）の構造に横側の遮光体を加えた一例である。図４（ａ）対図４（ｂ）のメモリ素子の集積度は、４個対７個であり、図４（ｂ）は図４（ａ）の約１．７５倍であることが分かる。このように、一つの遮光体に複数のメモリ素子を形成することで集積度を向上できる。また同時にメモリ素子に対する配線も、遮光体越しに縫うように配置する必要がなくなり、配列的な配線を用いることが可能となる。
従って、メモリの大容量化を行うためには、この手法が効果的である。
【００９４】
（実施の形態３）
上記実施の形態のようにして形成されたメモリを用いることで、光が照射されても記憶情報を失うとこがない。そのため、バックライトを用いるＴＦＴを用いた表示パネルにメモリを混載させることも可能になる。これによって、ＴＦＴを用いた論理回路の補正情報やその他、対向電極に掛ける電圧の補正値・ガンマ補正値等の設定情報を同一パネル上に記憶させることが可能となる。このことによって、パネル外部に接続していた記憶装置が不要となり、省スペース化及びコストダウンが可能となる。
【００９５】
（３１）図５は、メモリ素子をＴＦＴパネルに混載した時の一例である。図面は、ＴＦＴ基板上から見た平面図である。
０５０１はＴＦＴ基板であり、０５０２は画素スイッチを含む画素領域であり、０５０３は画素スイッチをコントロールするドライバー回路である。四隅の余った領域０５０４にメモリ素子とそれを読み出すための回路が形成されている。
このようにして、電界効果型トランジスタを備えるディスプレイにおいて、上記の半導体記憶装置と、電荷保持膜を持たない電界効果型トランジスタ（画素部スイッチング素子及びドライバー回路）を同一基板上に形成できる。このことにより、メモリ混載ディスプレイとなりディスプレイ基板内に上記情報(対向電極に掛ける電圧の補正値・ガンマ補正値等の設定情報）を保持できるようになり、ディスプレイ基板に外付けで用いていたメモリが不要となり低コスト化及び省スペース化できる。
【００９６】
（３２）更には、このように形成された、ＴＦＴ基板を用いることで、低コスト化及び省スペース化された液晶パネル等のディスプレイパネルが完成される。このディスプレイパネルを用いることで、携帯電話、携帯情報端末、液晶ＴＶ、有機ＥＬディスプレイＴＶ等の表示機能付き機器において、低コスト化及び省スペース化が実現できる。
本発明では、メモリ素子を液晶パネルの用途を中心に適用したが、スイッチング素子を備える表示パネルに適用可能である。例えば、有機ＥＬを用いたパネルでも同様の効果を得ることができる。
【図面の簡単な説明】
【００９７】
【図１】従来のＴＦＴメモリ素子の概略断面図である。
【図２】本発明の半導体記憶装置の概略図である。
【図３】本発明の半導体記憶装置の概略図である。
【図４】本発明の半導体記憶装置の概略図である。
【図５】本発明の半導体記憶装置の概略図である。
【符号の説明】
【００９８】
０１１１  ＴＦＴメモリ素子
０１２１  基板
０１２２ａ、０２０５ａ、０３０５ａ  ソース
０１２２ｂ、０２０５ｃ、０３０５ｃ  チャネル領域
０１２２ｃ、０２０５ｂ、０３０５ｂ  ドレイン
０１２２  ポリシリコン層
０１２３、０１２５  ゲート酸化膜（絶縁膜）
０１２４  シリコン粒子
０２０１、０３０１  ガラス基板
０２０２、０３０２  ベースコート膜
０２０３、０２０３ａ  Ｍｏ膜
０２０４、０３０４  電荷保持膜
０２０５、０３０５  半導体層
０２０６、０３０６  シリコン酸化膜
０２０７  上側遮光体
０２０８、０３０８  層間絶縁膜
０２０９、０２０９ａ、０２０９ｂ、０２０９ｃ、０３０９、０３０９ａ、０３０９ｂ、０３１３ｘ  遮光体
０２１０、０２１０ａ、０３１０  配線
０２１１、０３１１  直線
０３０３  下側遮光体
０３０７ｒ  レジストパターン
０３１２  樹脂膜
０３１３  上側遮光体
０３１３ｘ  遮光体
０３１４  チャネル領域の幅
０３１６  分離距離
０４０１  上側遮光体
０４０２  横側の遮光体
０４０３  下側遮光体
０４０４  メモリ素子
０５０１  ＴＦＴ基板
０５０２  画素領域
０５０３  ドライバー回路
０５０４  四隅の領域
【図１】
0005291972.tif 000002
【図２】
0005291972.tif 000003
【図３】
0005291972.tif 000004
【図４】
0005291972.tif 000005
【図５】
0005291972.tif 000006