(57)【特許請求の範囲】
【請求項１】
第１の主面と該第１の主面に対向位置する第２の主面とを有する絶縁層と、
前記絶縁層の前記第１の主面上に設けられた、半導体チップ用の第１の部品実装用ランドおよび表面実装用チップ部品用の第２の部品実装用ランドを含みかつ前記絶縁層の側の面とは反対の側の該第１、第２の部品実装用ランドの表面が粗化されている、該表面を含めてＣｕ製の配線パターンと、
前記第１、第２の部品実装用ランドを除く前記配線パターン上から前記絶縁層の前記第１の主面上に連なるように形成された保護層と、
前記配線パターンの前記第１の部品実装用ランド上にフリップ接続された、端子パッドを有する半導体チップと、
前記配線パターンの前記第２の部品実装用ランド上に表面実装された表面実装用チップ部品と、
前記半導体チップの前記端子パッドと前記配線パターンの前記第１の部品実装用ランドとの間に挟設された、該端子パッドと該第１の部品実装用ランドとを電気的、機械的に接続する導電性バンプと、
前記半導体チップと前記保護層との間に設けられた樹脂と、
前記表面実装用チップ部品と前記配線パターンの前記第２の部品実装用ランドとを電気的、機械的に接続する、フィレットを含むはんだ部と
を具備することを特徴とする電子モジュール。
【請求項２】
前記導電性バンプがその材料としてＡｕを有することを特徴とする請求項１記載の電子モジュール。
【請求項３】
前記配線パターンの前記第１、第２の部品実装用ランドの前記表面が、十点表面粗さＲｚの評価で０．３５μｍを超える表面粗さであることを特徴とする請求項２記載の電子モジュール。
【請求項４】
前記配線パターンが、前記絶縁層の側とは反対の側の表面のすべての領域において粗化されていることを特徴とする請求項１ないし３のいずれか１項記載の電子モジュール。
【請求項５】
絶縁板上に積層された銅箔をパターニングし、半導体チップを実装するための第１のランドおよび表面実装用チップ部品を実装するための第２のランドを含む配線パターンを形成する工程と、
前記第１、第２のランドを除く前記配線パターン上から前記絶縁板上に連なるように保護層を形成する工程と、
前記第１、第２のランド上が少なくとも粗化されるように前記銅箔または前記銅箔から得られた前記配線パターンを表面粗化する工程と、
粗化表面を有する前記第１のランドを含む前記絶縁板上の位置に樹脂を適用する工程と、
端子パッドを有し該端子パッド上に導電性バンプが形設された半導体チップを、前記樹脂を介し、粗化表面を有する前記第１のランドの位置に前記導電性バンプの位置を合わせてフリップ接続する工程と、
はんだを用い該はんだがフィレットを形成するように、表面実装用チップ部品を粗化表面を有する前記第２のランド上に表面実装する工程と
を具備することを特徴とする電子モジュールの製造方法。
【請求項６】
前記導電性バンプがその材料としてＡｕを有することを特徴とする請求項５記載の電子モジュールの製造方法。
【請求項７】
表面粗化する前記工程が、十点表面粗さＲｚの評価で０．３５μｍを超える表面粗さになるようになされることを特徴とする請求項６記載の電子モジュールの製造方法。
【請求項８】
表面粗化する前記工程が、Ｃｕを黒化還元処理することによりなされることを特徴とする請求項６記載の電子モジュールの製造方法。
【請求項９】
表面粗化する前記工程が、Ｃｕをマイクロエッチングすることによりなされることを特徴とする請求項６記載の電子モジュールの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線板の主面上に半導体チップがフリップ接続された電子モジュールおよびその製造方法に係り、特に、低コスト化、高信頼性に好適な電子モジュールおよびその製造方法に関する。
【背景技術】
【０００２】
半導体素子を配線板上に実装する形態のひとつとして、近年、半導体チップ（ベアチップ）をフェースダウンで配線板上に実装するフリップ接続が多用されてきている。特に、電子機器として小型化や高周波信号処理対応の要求が強い用途でその傾向が顕著である。このような用途に適用できる、フリップ接続を含む電子モジュールとして下記特許文献１に開示のものがある。
【０００３】
フリップ接続は、例えば、半導体チップ上に形成された端子パッド上にさらにＡｕバンプを形成し、これを接着剤（アンダーフィル樹脂）を介して配線板上に形成された配線パターンに圧接することでなすことができる。ここで考慮点は、Ａｕバンプと配線パターンとの低抵抗接続およびその接続信頼性の確保である。このため配線パターン表面には高い洗浄度が求められ、よく行われる方法として、配線パターンの表層にもＡｕめっき層（例えば０．０３μｍ厚）を形成しておく。
【０００４】
また、別のフリップ接続方法としては、上記と同様に半導体チップ上の端子パッド上にＡｕバンプを形成し、これを接続すべき配線パターン上にはやや厚めのＡｕめっき層（例えば０．３μｍ厚）を形成しておいて、超音波を印加してこれらを金属接合する方法もある。金属接合部位を確実に形成することで信頼性を向上することができる。
【０００５】
一般に、配線板の主面上に半導体チップをフリップ接続する場合には、配線パターンのうち接続に供する部位のみを残してはんだレジストのような保護層を形成し、そのあと、接続に供する部位にＡｕめっき層を形成している。これにより、安価とは言えないＡｕめっきを小さな面積に留めて施すことができる。しかしながら、通常、配線板の主面上には他の表面実装部品もはんだにより実装がされ、そのような実装のためのランド上にもＡｕめっきを施すとその分コストアップの要因になる。
【特許文献１】国際公開第０２／０９３６３８号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記した事情を考慮してなされたもので、配線板の主面上に半導体チップがフリップ接続された電子モジュールおよびその製造方法において、低コスト化を図りつつ高信頼性を得ることができる電子モジュールおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するため、本発明の一態様である電子モジュールは、第１の主面と該第１の主面に対向位置する第２の主面とを有する絶縁層と、前記絶縁層の前記第１の主面上に設けられた、半導体チップ用の第１の部品実装用ランドおよび表面実装用チップ部品用の第２の部品実装用ランドを含みかつ前記絶縁層の側の面とは反対の側の該第１、第２の部品実装用ランドの表面が粗化されている、該表面を含めてＣｕ製の配線パターンと、前記第１、第２の部品実装用ランドを除く前記配線パターン上から前記絶縁層の前記第１の主面上に連なるように形成された保護層と、前記配線パターンの前記第１の部品実装用ランド上にフリップ接続された、端子パッドを有する半導体チップと、前記配線パターンの前記第２の部品実装用ランド上に表面実装された表面実装用チップ部品と、前記半導体チップの前記端子パッドと前記配線パターンの前記第１の部品実装用ランドとの間に挟設された、該端子パッドと該第１の部品実装用ランドとを電気的、機械的に接続する導電性バンプと、前記半導体チップと前記保護層との間に設けられた樹脂と、前記表面実装用チップ部品と前記配線パターンの前記第２の部品実装用ランドとを電気的、機械的に接続する、フィレットを含むはんだ部とを具備することを特徴とする。
【０００８】
すなわち、半導体チップをその端子パッド上の導電性バンプを介して絶縁層の主面上にフリップ接続で良好に実装するため、配線パターンのうちの部品実装用ランドは表面が粗化された状態になっている。実験によれば、表面が粗化された配線パターンと導電性バンプとの電気的接続は、粗化がされていない配線パターンの場合より、顕著に低抵抗接続およびその接続信頼性の向上が実現する。Ａｕめっき層の形成には及ばず、コストダウンを図ることができる。
【００１１】
また、本発明のさらに別の態様である電子モジュールの製造方法は、絶縁板上に積層された銅箔をパターニングし、半導体チップを実装するための第１のランドおよび表面実装用チップ部品を実装するための第２のランドを含む配線パターンを形成する工程と、前記第１、第２のランドを除く前記配線パターン上から前記絶縁板上に連なるように保護層を形成する工程と、前記第１、第２のランド上が少なくとも粗化されるように前記銅箔または前記銅箔から得られた前記配線パターンを表面粗化する工程と、粗化表面を有する前記第１のランドを含む前記絶縁板上の位置に樹脂を適用する工程と、端子パッドを有し該端子パッド上に導電性バンプが形設された半導体チップを、前記樹脂を介し、粗化表面を有する前記第１のランドの位置に前記導電性バンプの位置を合わせてフリップ接続する工程と、はんだを用い該はんだがフィレットを形成するように、表面実装用チップ部品を粗化表面を有する前記第２のランド上に表面実装する工程とを具備することを特徴とする。
【００１２】
この製造方法は、上記の電子モジュールを製造するためのひとつの例である。
【発明の効果】
【００１５】
本発明によれば、配線板の主面上に半導体チップがフリップ接続された電子モジュールおよびその製造方法において、低コスト化を図りつつ高信頼性の電子モジュールを得ることができる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施態様として、前記導電性バンプがその材料としてＡｕを有する、とすることができる。Ｃｕの配線パターンはもっとも一般的でローコストであり、導電性バンプがＡｕであるとＣｕとの接続相性がよく好ましい。
【００１７】
ここで、前記配線パターンの第１、第２の前記部品実装用ランドの前記表面が、十点表面粗さＲｚの評価で０．３５μｍを超える表面粗さである、とすることができる。実験によれば、配線パターンの上記表面の表面粗さが０．３５μｍを超えると、初期導通試験で導電性バンプとの導通が不良と判定されるサンプルの発生がなくなる。
【００１９】
また、実施態様として、前記配線パターンが、前記絶縁層の側とは反対の側の表面のすべての領域において粗化されている、とすることができる。このような粗化であれば、その処理においてマスクの形成の必要がなくコスト増を回避できる。
【００２２】
また、製造方法としての実施態様として、前記導電性バンプがその材料としてＡｕを有する、とすることができる。Ｃｕの配線パターンはもっとも一般的でローコストであり、導電性バンプがＡｕであるとＣｕとの接続相性がよく好ましい。
【００２３】
ここで、表面粗化する前記工程が、十点表面粗さＲｚの評価で０．３５μｍを超える表面粗さになるようになされる、とすることができる。実験によれば、配線パターンの表面粗さが０．３５μｍを超えると、初期導通試験で導電性バンプとの導通が不良と判定されるサンプルの発生がなくなる。
【００２４】
ここで、表面粗化する前記工程が、Ｃｕを黒化還元処理することによりなされる、とすることができる。また、表面粗化する前記工程が、Ｃｕをマイクロエッチングすることによりなされる、とすることもできる。これらの粗化方法は、一般的に採用され得る粗化の方法例である。
【００２６】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係る電子モジュールの構成を模式的に示す断面図である。図１に示すように、この電子モジュールは、絶縁層１１、同１２、同１３、同１４、同１５、配線層（配線パターン）２１、同２２、同２３、同２４、同２５、同２６（＝合計６層）、層間接続体３１、同３２、同３４、同３５、スルーホール導電体３３、電気／電子部品４１、半導体チップ４２、はんだ５１（接続部材）、導電性バンプ５２、アンダーフィル樹脂５５（樹脂）、はんだレジスト６１、６２を有する。
【００２７】
この電子モジュールは、その使用する配線板として６層配線層構造のものを利用している。ただし、これに限らず一般的な両面配線板や片面配線板を使用した態様でも同様の効果を得ることは以下の記載から自明である。また、いわゆる部品内蔵配線板を利用することもできる。概略的には、この電子モジュールは、外層配線層である配線層２６の構成およびその上に実装される部品（半導体チップ４２、電気／電子部品４１）との接続態様に特徴がある。
【００２８】
半導体チップ４２は、フリップ接続により導電性バンプ５２を介して外層の配線層２６に電気的、機械的に接続されている。この接続のため、半導体チップ４２が有する端子パッド（不図示）上にあらかじめ導電性バンプ５２が形設され、この導電性バンプ５２に位置を合わせて配線層２６には部品実装用ランドがパターン形成されている。導電性バンプ５２は、材質として例えばＡｕであり、あらかじめ端子パッド上にスタッド状に形成されたものである。半導体チップ４２と配線層２６および絶縁層１５との間には、フリップ接続部分の機械的および化学的な保護のためアンダーフィル樹脂５５が満たされている。
【００２９】
導電性バンプ５２との接続に供せられる部分を含めて配線層２６の絶縁層１５側と反対の表面は、表面粗さが適度に大きくなるように処理がされた粗化表面２６ａになっている。粗化表面２６ａを設けることで、導電性バンプ５２との接続の低抵抗性およびその信頼性を確保する。こうすれば、配線層２６の絶縁層１５側の表面の洗浄度を増すためＡｕめっきを施すことは考慮する必要がない。したがって、より低コストが実現される。
【００３０】
配線層２６の表面を粗化表面２６ａにすること以外の実装構造、すなわち、半導体チップ４２、導電性バンプ５２、配線層２６および絶縁層１５、アンダーフィル樹脂５５がなす構造自体については、一般的に多用されているフリップ接続で得られる構造でよく、したがって大きなコスト増は生じない。さらに、粗化表面２６ａは、配線層２６と電気／電子部品４１とをはんだ５１により接続、実装したランド部分においても何らの接続性劣化をもたらすものでなく（この点は後述する）、電子モジュールとして多数の部品が実装される形態に適用して好ましい。
【００３１】
電気／電子部品４１は、表面実装用のチップ部品であり、ここでは例えばチップ抵抗である。その平面的な大きさは例えば０．６ｍｍ×０．３ｍｍである。両端に端子４１ａを有し、その下側が配線層２６による実装用ランド（粗化表面２６ａとなっている）に対向位置している。電気／電子部品４１の端子４１ａと実装用ランドとは、はんだ５１により電気的・機械的に接続されている。
【００３２】
配線層２１、２６は、配線板の両主面上の配線層であり、一般的に、その上に各種の部品が実装され得る。これらの配線層２１、２６上のうち、はんだ５１が載るべきランド部分およびフリップ接続の半導体チップ４２が接続されるランド部分を除いて、配線層２１、２６上から絶縁層１１、１５上に連なるように、両主面上には、はんだレジスト６１、６２が形成されている（厚さはそれぞれ例えば２０μｍ程度）。はんだレジスト６１、６２は、溶融したはんだ５１をランド部分に留めてフィレットを形よく形成させ、かつその後は保護層として機能する。なお、図示では、配線層２６の側のみ部品が実装されているが、両面に部品が実装される態様もあり得る。その場合には、配線層２１にも粗化表面を設けることができる。
【００３３】
半導体チップ４２と配線層２６との接続部分の微細な構造について図２を参照して補足する。図２は、図１に示した電子モジュールにおける半導体チップ４２と配線層２６との接続部分をやや詳細にかつ模式的に示す断面構造図である。図２において、図１中に示した構成と同一のものには同一符号を付してある。図２に示すように、微細な構造として、導電性バンプ５２が配線層２６に圧接された状態で配線層２６の粗化表面２６ａの凹凸がつぶされ、これにより配線層２６の新生面が導電性バンプ５２側に露出して接触している。したがって良好な接続が実現される。
【００３４】
図１に戻り、この電子モジュールのほかの構造について述べると、外側の配線層２１、２６とは別の配線層２２、２３、２４、２５はそれぞれ内層の配線層であり、順に、配線層２１と配線層２２の間に絶縁層１１が、配線層２２と配線層２３の間に絶縁層１２が、配線層２３と配線層２４との間に絶縁層１３が、配線層２４と配線層２５との間に絶縁層１４が、配線層２５と配線層２６との間に絶縁層１５が、それぞれ位置しこれらの配線層２１〜２６を隔てている。各配線層２１〜２６は、例えばそれぞれ厚さ１８μｍの金属（銅）箔からなっている。
【００３５】
各絶縁層１１〜１５は、絶縁層１３を除き例えばそれぞれ厚さ１００μｍ、絶縁層１３のみ例えば厚さ３００μｍで、それぞれ例えばガラスエポキシ樹脂からなるリジッドな素材である。絶縁層１２、１４は、絶縁層１３のスルーホール導電体３３内部の空間を埋めるように変形進入しており内部に空隙となる空間は存在しない。
【００３６】
配線層２１と配線層２２とは、それらのパターンの面の間に挟設されかつ絶縁層１１を貫通する層間接続体３１により導通し得る。同様に、配線層２２と配線層２３とは、それらのパターンの面の間に挟設されかつ絶縁層１２を貫通する層間接続体３２により導通し得る。配線層２３と配線層２４とは、絶縁層１３を貫通して設けられたスルーホール導電体３３により導通し得る。配線層２４と配線層２５とは、それらのパターンの面の間に挟設されかつ絶縁層１４を貫通する層間接続体３４により導通し得る。配線層２５と配線層２６とは、それらのパターンの面の間に挟設されかつ絶縁層１５を貫通する層間接続体３５により導通し得る。
【００３７】
層間接続体３１、３２、３４、３５は、それぞれ、導電性組成物のスクリーン印刷により形成される導電性バンプを由来とするものであり、その製造工程に依拠して軸方向（図１の図示で上下の積層方向）に径が変化している。その直径は、太い側で例えば２００μｍである。
【００３８】
以上、本実施形態に係る電子モジュールについて説明した。この電子モジュールは、半導体チップ４２を、その端子パッド上の導電性バンプ５２を介して絶縁層１５の主面上の配線層２６上にフリップ接続で良好に実装するため、配線層２６のうちの部品実装用ランドは表面が粗化された状態（粗化表面２６ａ）になっている。これにより、配線層２６と導電性バンプ５２との電気的接続は、粗化表面２６ａを備えていない配線層２６の場合より、顕著に低抵抗接続およびその接続信頼性の向上が実現する。結果として、Ａｕめっき層の形成には及ばず、コストダウンを図ることができる。さらに、粗化表面２６ａは、はんだ５１のような接続部材を使用した実装の場合にも何ら接続の劣化を招くものではなく、フリップ接続とはんだ接続が混在する電子モジュールに適用して有用である。
【００３９】
次に、図１に示した電子モジュールの製造工程を図３ないし図５Ｈを参照して説明する。このうち図３ないし図５Ｄは、図１に示した電子モジュールに使用の配線板の製造過程の模式的断面で示す工程図である。また、図５Ｅないし図５Ｈは、図１に示した電子モジュールを製造するための部品実装を行う過程を模式的断面で示す工程図である。図３ないし図５Ｈにおいて、図１中に示した構成要素と同一または同一相当のものには同一符号を付してある。
【００４０】
図３から説明する。図３は、図１中に示した各構成のうち絶縁層１１を中心とした部分の製造工程を示している。まず、図３（ａ）に示すように、厚さ例えば１８μｍの金属箔（電解銅箔）２２Ａ上に例えばスクリーン印刷により、層間接続体３１となるペースト状の導電性組成物をほぼ円錐形のバンプ状（底面径例えば２００μｍ、高さ例えば１６０μｍ）に形成する。この導電性組成物は、ペースト状の樹脂中に銀、金、銅などの金属微細粒または炭素微細粒を分散させたものである。説明の都合で金属箔２２Ａの下面に印刷した図示となっている。層間接続体３１の印刷後これを乾燥させて硬化させる。
【００４１】
次に、図３（ｂ）に示すように、金属箔２２Ａ上に厚さ例えば公称１００μｍのＦＲ−４のプリプレグ１１Ａを積層して層間接続体３１を貫通させ、その頭部が露出するようにする。露出に際してあるいはその後その先端を塑性変形でつぶしてもよい（いずれにしても層間接続体３１の形状は、積層方向に一致する軸を有しその軸方向に径が変化する形状になる。）。続いて、図３（ｃ）に示すように、プリプレグ１１Ａ上に金属箔（電解銅箔）２１Ａを積層配置して加圧・加熱し全体を一体化する。このとき、金属箔２１Ａは層間接続体３１と電気的導通状態となり、プリプレグ１１Ａは完全に硬化して絶縁層１１になる。
【００４２】
次に、図３（ｄ）に示すように、片側の金属箔２２Ａに例えば周知のフォトリソグラフィによるパターニングを施し、これを配線層２２に加工する。続いて、図３（ｅ）に示すように、パターニングされた配線層２２上所定位置に、層間接続体３２となるペースト状の導電性組成物をほぼ円錐形のバンプ状（底面径例えば２００μｍ、高さ例えば１６０μｍ）に形成する。この層間接続体３２の形成は、上記説明の層間接続体３１の形成と同様の材料、方法による。
【００４３】
次に、図３（ｆ）に示すように、絶縁層１２とすべきＦＲ−４のプリプレグ１２Ａ（公称厚さ例えば１００μｍ）を配線層２２側にプレス機を用い積層する。この積層では、層間接続体３２の頭部をプリプレグ１２Ａに貫通させる。図３（ｆ）における層間接続体３２の頭部の破線は、この段階でその頭部を塑性変形させてつぶしておく場合と塑性変形させない場合の両者あり得ることを示す。この積層工程により、配線層２２はプリプレグ１２Ａ側に沈み込んで位置する。
【００４４】
以上により、配線層が２層（金属層２１Ａ、配線層２２）で絶縁層も２層（絶縁層１１、プリプレグ１２Ａ）の配線板素材１が得られる。この配線板素材１を用いる後の工程については図５Ａで後述する。
【００４５】
次に、図４を参照して説明する。図４は、図１中に示した各構成のうち絶縁層１３を中心とした部分（コア部分）の製造工程を示している。まず、図４（ａ）に示すように、両面に例えば厚さ１８μｍの金属箔（電解銅箔）２３Ａ、２４Ａが積層された例えば厚さ３００μｍのＦＲ−４の絶縁層１３を用意し、その所定位置にスルーホール導電体を形成するための貫通孔７１をあける。
【００４６】
次に、無電解めっきおよび電解めっきを行い、図４（ｂ）に示すように、貫通孔７１の内壁にスルーホール導電体３３を形成する。さらに、図４（ｃ）に示すように、金属箔２３Ａ、２４Ａを周知のフォトリソグラフィを利用して所定にパターニングして配線層２３、２４を形成する。以上により得られた配線板素材を配線板素材２とする。
【００４７】
次に、図５Ａを参照して説明する。図５Ａは、上記で得られた配線板素材１、２などを積層する配置関係を示す図である。図５Ａにおいて、図示上側の配線板素材３は、下側の配線板素材１と同様な工程を適用して得られた素材である。すなわち、金属箔（電解銅箔）２６Ａ、絶縁層１５、層間接続体３５、配線層２５、プリプレグ１４Ａ、層間接続体３４は、それぞれ、配線板素材１の金属箔２１Ａ、絶縁層１１、層間接続体３１、配線層２２、プリプレグ１２Ａ、層間接続体３２に相当する。
【００４８】
図５Ａに示すような配置で各配線板素材１、２、３を積層配置してプレス機で加圧・加熱する。これにより、プリプレグ１２Ａ、１４Ａが完全に硬化し全体が積層・一体化する。このとき、加熱により得られるプリプレグ１２Ａ、１４Ａの流動性により、スルーホール導電体３３内部の空間にはプリプレグ１２Ａ、１４Ａが変形進入し空隙は発生しない。また、配線層２３、２４は、層間接続体３２、３４にそれぞれ電気的に接続される。以上により、図５Ｂに示すような、絶縁板の両面に金属箔が積層された、両面金属箔張り多層配線板が得られる。
【００４９】
次に、図５Ｃに示すように、この多層配線板の両主面上の金属箔２１Ａ、２６Ａに例えば周知のフォトリソグラフィによるパターニングを施し、これを配線層２１、２６に加工する。続いて、加工により得られた片側の配線層２６の表面を粗化処理して粗化表面２６ａにする。これには、具体的に、例えば、黒化還元処理やマイクロエッチング処理を採用することができる。マイクロエッチング処理としては、例えば、ＣＺ処理（メック社商品名）やボンドフィルム処理（アトテック社商品名）がある。粗化の程度についてはフリップ接続での低抵抗性およびその信頼性を考慮し適切な程度にする（後述する）。
【００５０】
図５Ｃに示すパターニングおよび粗化処理の後、図５Ｄに示すようにはんだレジスト６１、６２の層を形成する。はんだレジスト６１、６２は、配線層２１、２６上のうち、はんだ５１が載るべきランド部分およびフリップ接続の半導体チップ４２が接続されるランド部分を除いて形成する。以上により、図１に示した電子モジュールに使用するための配線板の部分が完成する（図５Ｄ）。
【００５１】
図５Ｅ以下は、上記完成した配線板を用いてこれに部品を実装し、電子モジュールを完成する工程の説明になる。まず、図５Ｅに示すように、加工により得られた配線層２６の実装用ランド上（粗化表面２６ａ上）に、例えばスクリーン印刷によりクリームはんだ５１Ａを印刷・適用する。クリームはんだ５１Ａは、スクリーン印刷を用いれば容易に所定パターンに印刷できる。スクリーン印刷に代えてディスペンサを使用することもできる。クリームはんだ５１Ａは、これらに代えて硬化前の導電性組成物を使用することもできる。
【００５２】
次に、電気／電子部品４１をクリームはんだ５１Ａを介して実装用ランド上に例えばマウンタで載置し、さらにその後クリームはんだ５１Ａをリフローさせるべく加熱を行う。これにより、図５Ｆに示すような、はんだ５１を介して電気／電子部品４１が配線層２６の実装用ランド上に接続された状態が得られる。
【００５３】
次に、図５Ｇに示すように、半導体チップ４２が実装されるべき位置に例えばディスペンサを用いて硬化前のアンダーフィル樹脂５５Ａを適用する。続いて、導電性バンプ５２を伴った半導体チップ４２を例えばフリップチップボンダを用いて、配線層２６の実装用ランドに位置合わせし圧接する。圧接の後、その接続強度の向上のため、およびアンダーフィル樹脂５５Ａを硬化するため、加熱工程を行う。以上により、図５Ｈに示すような、導電性バンプ５２を介して半導体チップ４２が配線層２６の実装用ランド上（粗化表面２６ａ上）に接続され、かつ半導体チップ４２と配線層２６および絶縁層１５との間にアンダーフィル樹脂５５が満たされた状態が得られ、電子モジュールが完成する。この図５Ｈは図１と同じ図示である。
【００５４】
なお、図５Ｂないし図５Ｄに示した工程については、配線層２６のパターニング処理、粗化表面２６ａの形成、はんだレジスト６２の形成の順序を上記説明の順序と変更することができる。すなわち、配線層２６のパターニング処理よりあとにはんだレジスト６２の形成を行うようにすればよく、粗化表面２６ａの形成は、これらの前、これらの中間、これらの後、の３通りの順序があり得る。どれを採用しても、外層配線層である配線層２６とその上に実装される部品（半導体チップ４２、電気／電子部品４１）との接続態様の特徴は維持される。
【００５５】
また、電気／電子部品４１の表面実装工程（図５Ｅ、図５Ｆ）と、半導体チップ４２のフリップ接続工程（図５Ｇ、図５Ｈ）とは、その順序を上記説明とは逆にすることも可能である。この場合、クリームはんだ５１Ａのスクリーン印刷時に、フリップ接続済みの半導体チップ４２がその干渉要因になるように一見見えるが、半導体チップ４２として十分に薄いものを利用するなど一定の考慮を施せばその点は解決可能である。
【００５６】
次に、図１に示した電子モジュールをサンプルとして実際に製造し機能評価した結果について図６を参照して述べる。図６は、図１に示した電子モジュールをサンプルとして実際に製造しその半導体チップの接続について機能評価した結果を示す表である。前提として図６（ａ）には、フリップ実装の半導体チップ４２の諸元を示す。ここでの半導体チップ４２は、評価のためのテストチップであり、図６（ａ）に示すように、サイズとして３．０ｍｍ×３．０ｍｍ、厚さが２００μｍ、端子数が３０ピン、端子ピッチが３００μｍの各諸元であり、導電性バンプ５２としてＡｕスタッドバンプが形設されたものである。
【００５７】
図６（ｂ）に示すように、比較のため、配線層２６に粗化処理を行った場合、行わない場合、さらに従来のフリップ接続のようにＡｕめっきを施したランドを利用した場合のそれぞれについて電子モジュールとして１００サンプルを製造、用意した。そして、これらのバンプごとの接続抵抗、初期導通評価、熱衝撃試験実施後の導通評価を行った。
【００５８】
バンプごとの接続抵抗としては、１バンプあたり１０ｍΩ以上の接続抵抗のバンプを有するサンプルを導通ＮＧ（導通不良）と判定した。この結果、表に示すように、配線層２６に粗化処理を行ったサンプルでは、初期導通評価でＮＧ発生率は０％であったのに対して、粗化処理を行わないサンプルでは、１５％のＮＧ発生率であった。さらに、初期導通評価でＮＧと判定されなかったサンプルについて、表に示すような熱衝撃試験を行った後に同様の導通評価を行ったところ、粗化処理を行ったサンプルでは、引き続きＮＧ発生率は０％であったのに対して、粗化処理を行わないサンプルでは、熱衝撃試験前にＮＧでなかった７５サンプル中１５サンプルがＮＧ（ＮＧ発生率２０％）になった。
【００５９】
したがって、配線層２６表面の粗化処理は、半導体チップ４２と配線層２６との低抵抗接続の実現およびその接続信頼性の向上に大きく寄与していることがデータ上で確かめられた。なお、図６（ｂ）に示すように、Ａｕめっきを施したランドを利用したフリップ接続の場合については、初期導通評価、熱衝撃試験実施後導通試験ともに用意した１００サンプルにおいてＮＧ発生はなかった。よって、粗化処理によって、このようなＡｕめっきを利用したフリップ接続と同様の接続信頼性を得ることができたことになる。
【００６０】
次に、図７は、図６に示した評価において、特に粗化後の表面粗さの違いによる不良発生頻度の違いの結果（初期導通評価）を示す表である。ここで表面粗さは、ＪＩＳで規定された十点平均粗さＲｚで示している。図７におけるＲｚ＝０．１５μｍは、図６の粗化処理なしの場合に相当し、図７におけるＲｚ＝０．５５μｍは、図６の粗化処理ありの場合に相当している。図７に示すように、配線層２２の粗化処理後の表面粗さＲｚが０．３５μｍまで大きくなると、初期導通評価としてほぼＮＧ発生がなくなり、よってこの値を超えるようなＲｚにすることが好ましいと考えられる。Ｒｚが４．０μｍまで大きくなっても初期導通評価として問題ないことも判明した。
【００６１】
次に、図８は、図１に示した電子モジュールをサンプルとして実際に製造しそのチップ抵抗の接続について機能評価した結果を示す表である。前提として図８（ａ）には、実装のチップ抵抗（電気／電子部品４１の一態様）の諸元を示す。ここで使用したチップ抵抗は、図８（ａ）に示すように、サイズとして０６０３（０．６ｍｍ×０．３ｍｍ）、抵抗値として０Ω（すなわちジャンパチップ）の各諸元である。接続態様として、１０個を直列に接続し、それらの直列接続されたものを１ブロックとして１０ブロック実装した。
【００６２】
図８（ｂ）に示すように、比較のため、配線層２６に粗化処理を行った場合、行わない場合、さらに従来の表面実装のようにＡｕめっきを施したランドを利用した場合のそれぞれについて電子モジュールとして１００サンプルを製造、用意した。そして、これらの初期導通評価、熱衝撃試験実施後の導通評価を行った。
【００６３】
導通評価としては、ブロックあたり１０ｍΩ以上の接続抵抗を有するブロックが含まれるサンプルを導通ＮＧ（導通不良）と判定した。この結果、表に示すように、配線層２６に粗化処理を行ったサンプル、粗化処理を行わないサンプル、Ａｕめっきを施したランドのサンプルのいずれも、初期導通評価、熱衝撃試験実施後の導通評価ともにＮＧ発生は認められなかった。
【００６４】
したがって、配線層２６表面の粗化処理は、表面実装用の部品について導通試験の成績を悪化するものではないと言える。よって、図６、図７に示した結果と総合してみると、図１に示した電子モジュールは、フリップ接続とはんだ接続が混在するモジュールとしても有用であることが確かめられた。
【００６５】
次に、図９は、図８に示した評価において、特に粗化後の表面粗さの違いによる不良発生頻度の違いの結果（初期導通評価）を示す表である。ここで表面粗さは、ＪＩＳで規定された十点平均粗さＲｚで示している。図９におけるＲｚ＝０．１５μｍは、図８の粗化処理なしの場合に相当し、図９におけるＲｚ＝０．５５μｍは、図８の粗化処理ありの場合に相当している。図９から、Ｒｚが４．０μｍまで大きくなっても初期導通評価として問題ないことがわかった。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施形態に係る電子モジュールの構成を模式的に示す断面図。
【図２】図１に示した電子モジュールにおける半導体チップ４２と配線層２６との接続部分をやや詳細にかつ模式的に示す断面構造図。
【図３】図１に示した電子モジュールに使用の配線板の製造過程の一部を模式的断面で示す工程図。
【図４】図１に示した電子モジュールに使用の配線板の製造過程の別の一部を模式的断面で示す工程図。
【図５Ａ】図１に示した電子モジュールに使用の配線板の製造過程のさらに別の一部を模式的断面で示す工程図。
【図５Ｂ】図５Ａの続図であって、図１に示した電子モジュールに使用の配線板の製造過程を模式的断面で示す工程図。
【図５Ｃ】図５Ｂの続図であって、図１に示した電子モジュールに使用の配線板の製造過程を模式的断面で示す工程図。
【図５Ｄ】図５Ｃの続図であって、図１に示した電子モジュールに使用の配線板の製造過程を模式的断面で示す工程図。
【図５Ｅ】図５Ｄの続図であって、図１に示した電子モジュールを製造するため部品実装を行う過程を模式的断面で示す工程図。
【図５Ｆ】図５Ｅの続図であって、図１に示した電子モジュールを製造するため部品実装を行う過程を模式的断面で示す工程図。
【図５Ｇ】図５Ｆの続図であって、図１に示した電子モジュールを製造するため部品実装を行う過程を模式的断面で示す工程図。
【図５Ｈ】図５Ｇの続図であって、図１に示した電子モジュールを製造するため部品実装を行う過程を模式的断面で示す工程図。
【図６】図１に示した電子モジュールをサンプルとして実際に製造しその半導体チップの接続について機能評価した結果を示す表。
【図７】図６に示した評価において、特に粗化後の表面粗さの違いによる不良発生頻度の違いの結果を示す表。
【図８】図１に示した電子モジュールをサンプルとして実際に製造しそのチップ抵抗の接続について機能評価した結果を示す表。
【図９】図８に示した評価において、特に粗化後の表面粗さの違いによる不良発生頻度の違いの結果を示す表。
【符号の説明】
【００６７】
１…配線板素材、２…配線板素材、３…配線板素材、１１…絶縁層、１１Ａ…プリプレグ、１２…絶縁層、１２Ａ…プリプレグ、１３…絶縁層、１４…絶縁層、１４Ａ…プリプレグ、１５…絶縁層、２１…配線層（配線パターン）、２１Ａ…金属箔（銅箔）、２２…配線層（配線パターン）、２２Ａ…金属箔（銅箔）、２３…配線層（配線パターン）、２３Ａ…金属箔（銅箔）、２４…配線層（配線パターン）、２４Ａ…金属箔（銅箔）、２５…配線層（配線パターン）、２６…配線層（配線パターン）、２６Ａ…金属箔（銅箔）、２６ａ…粗化表面、３１，３２，３４，３５…層間接続体（導電性組成物印刷による導電性バンプ）、３３…スルーホール導電体、４１…チップ抵抗（電気／電子部品）、４１ａ…端子、４２…半導体チップ、５１…接続部材（はんだまたは導電性組成物）、５１Ａ…クリームはんだまたは硬化前導電性組成物、５２…導電性バンプ（Ａｕスタッドバンプ）、５５…アンダーフィル樹脂、５５Ａ…アンダーフィル樹脂（硬化前）、６１，６２…はんだレジスト、７１…貫通孔。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図６】
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【図７】
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【図８】
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【図９】
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