(57)【特許請求の範囲】
【請求項１】
レジストパターンに形成された開口を通して基板上に金属を堆積させて電極を形成する工程を含む半導体装置の製造方法であり、
前記電極を形成する前記工程と、その後リフトオフにより前記電極を形成する金属部分以外の他の金属を除去する工程との間に、前記レジストパターンにおける前記開口内のレジスト側壁部のみを除去して、前記電極と前記レジスト側側壁部との間の接触部をなくし、前記電極のみが露出する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記レジスト側壁部を除去する工程はアッシング工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記電極は、ＧａＡｓ半導体素子のゲート電極、ドレイン電極、ソース電極のうちの少なくとも１つの電極であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
ＧａＡｓ半導体基板に形成されたドレイン領域、ソース領域、チャネル層と、前記ドレイン領域に接合されるドレイン電極と、前記ソース領域に接合されるソース電極と、前記チャネル層に接合されるゲート電極とを備える半導体装置を製造する方法であり、
前記ドレイン領域と前記ソース領域と前記チャネル層の上に絶縁層を形成する工程と、前記絶縁層に前記ゲート電極を形成する工程と、前記絶縁層に前記ドレイン電極および前記ソース電極を同時に形成する工程を含み、さらに、
前記ゲート電極を形成する前記工程と、前記ドレイン電極および前記ソース電極を同時に形成する工程とうちのいずれか一方の工程または両方の工程は、
前記絶縁層における電極の形成箇所に対応する位置に第１の開口を有する第１のレジストパターンを形成する工程と、
前記第１の開口を通して露出する前記絶縁層を所定の膜厚になるまでドライエッチングする工程と、
前記第１のレジストパターンを除去する工程と、
前記第１のレジストパターンの第１の開口の位置と同一の箇所に前記第１の開口より開口幅の広い第２の開口を有する第２のレジストパターンを形成する工程と、
前記第１の開口を通して露出する前記絶縁層を取り除くまでウェットエッチングする工程と、
前記電極を形成するための金属を成膜する工程と、
前記第２のレジストパターンの開口内のレジスト側壁部のみを除去して前記ゲート電極と前記レジスト側壁部との間の接触部をなくし、前記電極のみが露出する側壁部除去工程と、
リフトオフで前記ゲート電極を形成する金属以外の金属を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記側壁部除去工程はアッシング工程であることを特徴とする請求項４記載の半導体製造装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ＩＣ内蔵ホールセンサチップなどの電界効果トランジスタを作製するための半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
例えば、ＧａＡｓ半導体装置の製造プロセスでは、ＧａＡｓウェハ上にレジストパターンを形成しアライメントマーク形成工程、イオン注入工程、アニール工程を経ることによりチャネル層とソース領域とドレイン領域が作られる。次に、チャネル層にショットキー接合で接合されるゲート電極と、ソース領域およびドレイン領域のそれぞれにオーミック接合で接合されるソース電極およびドレイン電極とが形成される。
【０００３】
従来のＧａＡｓ半導体装置の製造プロセスにおける電極の形成工程で、ゲート電極はチタン・タングステン（Ｔｉ／Ｗ）をスパッタリング装置により成膜し、レジストパターニング後、反応性イオンエッチング（ＲＩＥ）工程、レジスト剥離工程を経て完成される。またソース電極およびドレイン電極は、イメージリバースパターニング後、オーミック電極を構成する金属を蒸着により成膜し、リフトオフ法により余分な金属を除去することにより完成される。
【０００４】
上記の「イメージリバースパターニング」とは、レジストの開口部の壁面が下部に行くにつれて後退するような形状（逆テーパ形状）を形成できるパターニングをいう。また、「リフトオフ法」とは、半導体基板上に形成されたレジスト膜で囲まれたパターン領域に、このレジスト膜をマスクにして真空蒸着により金属膜を形成し、これをアセトン等の有機溶剤中に浸漬してレジスト膜および金属膜を除去する方法をいう。レジストの開口部の側面の形状を逆テーパ形状にするのは、電極部分とレジスト部分が接触することを防止するためである。電極部分とレジスト部分が接触していないため、リフトオフ法を行ったときに有機溶剤等がレジストに容易に接触し、容易にリフトオフができる。
【０００５】
しかしながら、上記従来の半導体装置の製造方法においては、各工程の最後に有機系溶剤によるレジスト剥離の工程を伴い、ＧａＡｓウェハ表面にダメージを与えていた。また、リフトオフを伴う場合、蒸着時のレジストへのダメージのためレジスト残渣が生じる危険性を伴う。それゆえ、剥離条件を、ＧａＡｓウェハに対してダメージを促進する方向で行う必要が生じる。その条件はＧａＡｓ表面を数百オングストロームだけエッチングする程度であり、それによりチャネル層等自体を失う結果となる。また、剥離しきれないレジスト残渣をドライエッチングにより除去する必要があるため、プラズマによるチャネル層等へのダメージが生じる。当然反応性イオンエッチング（ＲＩＥ）工程においても、ＧａＡｓ表面にプラズマダメージが生じる。そのダメージにより、完成した半導体装置のトランジスタ特性が安定しない、すなわち、ウェハ上でばらつきを伴うという問題点が生じていた。
【０００６】
そこで本出願人は、先に、下記の特許文献１によって、上記問題点を解決する半導体装置の製造方法に係る特許出願を行った。特許文献１に開示される半導体装置の製造方法を特許文献１の図１と図２を参照して概説する。
【０００７】
この半導体製造装置の製造方法は、ＧａＡｓ電界効果トランジスタ（ＧａＡｓＭＥＳＦＥＴ）を製造する工程を有する。このＧａＡｓＭＥＳＦＥＴの製造工程は、工程を大きく分けると、ドレイン領域、ソース領域およびチャネル層を形成する工程（ＳＴ１０）、ゲート電極を形成する工程（ＳＴ２０）、ドレイン電極およびソース電極を形成する工程（ＳＴ３０）から成っている。
【０００８】
さらに詳しく述べると、上記のゲート電極形成工程（ＳＴ２０）、または上記のドレイン電極およびソース電極の形成工程（ＳＴ３０）では、第１の開口を通して露出する無機系絶縁層を所定膜厚になるまでドライエッチングするエッチング工程（ＳＴ２３またはＳＴ３２）と、第１の開口の上に第２の開口を形成する工程（ＳＴ２５，ＳＴ２６またはＳＴ３４，ＳＴ３５）と、その後に第１の開口を通して露出していた上記無機系絶縁層を取り除くまでウェットエッチングするエッチング工程（ＳＴ２７またはＳＴ３６）とを備える。
【０００９】
特許文献１による半導体装置の製造方法によれば、上記のエッチング工程等を有するため、チャネル層、ドレイン領域およびソース領域へのプラズマによるダメージを生じないという利点を有し、それによってプラズマダメージに起因する半導体装置のトランジスタ特性にばらつきがなくなり、動作が安定する。
【特許文献１】特開２００３−１２４２３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献１による半導体装置の製造方法によれば、第１のレジストパターンを除去し、第１の開口の形成位置と同一位置に第１の開口より広い第２の開口を有する第２のレジストパターンを形成し、第２の開口を通して露出した部分のＳｉＯ２膜もその上部がエッチングされる。この工程の後、金属堆積工程により金属を蒸着法等により成膜する。その後、リフトオフ法により第２のレジストパターンを除去し、レジストパターン上に蒸着された不要な金属を除去するようにしていた。
【００１１】
しかしながら、上記製造方法で製造される半導体装置でも不良品が生じる場合がある。不良品を顕微鏡観察を行ったところ、金属残渣、ゴミ・キズ、パターニング不良、レジスト残渣などが原因となっている場合が多い。それらの原因のうち、特に金属残渣が原因となる場合が多かった。
【００１２】
ここで「金属残渣」とは、電極形成工程にて不要金属除去（リフトオフ）時に残存する金属粉である。この金属残渣が電極パターンの電極間をまたぐように付着すると、電極同士がショートし、ＩＣの動作不良を引き起こす。
【００１３】
上記特許文献１での製造方法において、第２のレジストパターンが形成され、電極部が蒸着により堆積される際、電極部とレジスト側壁が接触している場合がある。このような場合が生じると、リフトオフ工程時に電極部とレジスト側壁の間にアセトン等の有機溶剤が浸入しないため、電極部の側部のレジストが除去されにくく、レジスト残渣が残存しやすいという問題があった。この問題を以下に詳述する。
【００１４】
図７は、第２のレジストパターンが形成され、金属蒸着で電極部が堆積した後であってリフトオフを行う前の段階での第２の開口の要部縦断面図を示す。この要部縦断面図は、ＳＥＭ（走査電子顕微鏡）による断面形状観察結果に基づいて描かれている。この観察では、図７（ａ）で示す場合と図７（ｂ）で示す場合の２通りの場合が観察された。
【００１５】
図７で、符号１００は開口、符号１０１は半導体基板、符号１０２はＳｉＯ２膜、符号１０３は電極、符号１０４はレジスト、符号１０５は金属をそれぞれ示している。図７（ａ）においては、円Ａで囲んだ部分を見て分かるように、電極１０３とレジスト１０４の側壁は接触していない。そのためリフトオフが容易に行われ、レジスト残渣は生じない。また、レジスト１０４の側壁に堆積された金属１０５も電極１０３に接触していない。この金属は、リフトオフ後に取り除かれ、従って金属残渣も生じない。
【００１６】
一方、図７（ｂ）においては、円Ｂで囲んだ部分を見て分かるように、電極１０３とレジスト１０４の側壁が接触している。さらに、レジスト１０４の側壁に堆積した金属１０５も電極１０３に接触している。このとき、リフトオフ法を行うときに、レジスト１０４の電極１０３に接触している部分は、アセトン等の有機溶剤に接触しにくく溶解されにくい。そのためレジスト残渣が生じてしまい、またそれと共に金属残査が生じてしまう。
【００１７】
さらに、レジスト１０４の側壁で金属が付着している部分のレジストは金属によって有機溶剤に接触することが妨げられ、溶解しない。そのため、第２のレジストパターンの側壁部で金属粉が付着している部分が溶解されずに、レジスト残渣が残ってしまう。そのとき、レジスト残査を介して不要な金属粉（金属残渣）が電極部と接続した状態で残存し、金属残渣は、その後のレジスト残渣除去工程でも除去されない。また、その後のレジスト残渣を除去するためのアッシングによりレジスト除去しても、金属残渣は残存し、その金属残渣によりゲート電極、ドレイン電極、ソース電極のそれぞれの間で接続されてしまい、ショートの原因となっていた。
【００１８】
本発明の目的は、上記課題に鑑み、簡単な工程を付加することによって電極部と開口側レジスト側壁部の接触部をなくし、レジスト残渣とこの上に形成される金属残渣の発生を確実に防ぐことができ、金属残渣に起因した電極間のショート発生をなくすことができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
本発明に係る半導体装置の製造方法は、上記の目的を達成するために、次のように構成される。
【００２０】
第１の半導体装置の製造方法（請求項１に対応）は、レジストパターンに形成された開口を通して基板上に金属を堆積させて電極を形成する工程を含む半導体装置の製造方法であり、電極を形成する工程と、その後リフトオフにより電極を形成する金属部分以外の他の金属を除去する工程との間に、レジストパターンにおける開口内のレジスト側壁部のみを除去して、電極とレジスト側壁部との間の接触部をなくし、電極のみが露出する工程を有することで特徴づけられる。
【００２１】
第１の半導体装置の製造方法によれば、電極を形成する工程と、その後リフトオフにより電極を形成する金属部分以外の他の金属を除去する工程との間に、レジストパターンにおける開口内のレジスト側壁部を除去する工程を有するため、電極を形成する工程において形成した電極とレジスト側壁部が接触していたとしても、レジストパターンにおける開口内のレジスト側壁部を除去する工程により、レジスト側壁部が除去され、電極とレジストとの接触が取り除かれる。それにより、その後のリフトオフにより電極を形成する金属部分以外の他の金属を除去する工程において、容易にレジストと、電極を形成する金属部分以外の他の金属を除去することができ、レジスト残渣が生じにくくなる。また、レジストの側壁部に金属が付着していたとしても、レジストパターンにおける開口内のレジスト側壁部を除去する工程で側壁部に付着した金属も除去されるので、金属残渣を低減することができる。
【００２２】
第２の半導体装置の製造方法（請求項２に対応）は、上記の方法において、好ましくはレジスト側壁部を除去する工程では、電極とレジスト側壁部との間の接触部をなくすことで特徴づけられる。
【００２３】
第２の半導体装置の製造方法（請求項２に対応）は、上記の方法において、好ましくはレジスト側壁部を除去する工程はアッシング工程であることで特徴づけられる。
【００２４】
第３の半導体装置の製造方法（請求項３に対応）は、上記の方法において、好ましくは電極は、ＧａＡｓ半導体素子のゲート電極、ドレイン電極、ソース電極のうちの少なくとも１つの電極であることで特徴づけられる。
【００２５】
第４の半導体装置の製造方法（請求項４に対応）は、ＧａＡｓ半導体基板に形成されたドレイン領域、ソース領域、チャネル層と、ドレイン領域に接合されるドレイン電極と、ソース領域に接合されるソース電極と、チャネル層に接合されるゲート電極とを備える半導体装置を製造する方法であり、ドレイン領域とソース領域とチャネル層の上に絶縁層を形成する工程と、絶縁層にゲート電極を形成する工程と、絶縁層にドレイン電極およびソース電極を同時に形成する工程を含み、さらに、ゲート電極を形成する工程と、ドレイン電極およびソース電極を同時に形成する工程とうちのいずれか一方の工程または両方の工程は、絶縁層における電極の形成箇所に対応する位置に第１の開口を有する第１のレジストパターンを形成する工程と、第１の開口を通して露出する絶縁層を所定の膜厚になるまでドライエッチングする工程と、第１のレジストパターンを除去する工程と、第１のレジストパターンの第１の開口の位置と同一の箇所に第１の開口より開口幅の広い第２の開口を有する第２のレジストパターンを形成する工程と、第１の開口を通して露出する絶縁層を取り除くまでウェットエッチングする工程と、電極を形成するための金属を成膜する工程と、第２のレジストパターンの開口内のレジスト側壁部のみを除去してゲート電極とレジスト側壁部との間の接触部をなくし、電極のみが露出する側壁部除去工程と、リフトオフでゲート電極を形成する金属以外の金属を除去する工程と、を含むことで特徴づけられる。
【００２６】
第５の半導体装置の製造方法（請求項５に対応）は、上記の方法において、好ましくは側壁部除去工程はアッシング工程であることで特徴づけられる。
【発明の効果】
【００２７】
本発明によれば次の効果を奏する。電極形成工程において、第２のレジストパターンを利用して金属を蒸着した後、電極を形成する金属部分に接触するレジスト側壁部とをアッシング等の側壁部除去工程により除去した後、リフトオフにより第２のレジストパターンを除去したため、金属残渣を伴うレジスト残渣をなくすことができる。さらに、金属残渣をなくすことができるため、電極同士間のショートをなくすことができる。
【発明を実施するための最良の形態】
【００２８】
以下に、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。
【００２９】
図１と図２は、本発明の実施形態に係る半導体装置の製造方法によりＧａＡｓ電界効果トランジスタ（以下「ＧａＡｓＭＥＳＦＥＴ」と記す）を製造する工程を示すフローチャートである。図１と図２は全体で上記製造工程を示し、特に、図１は製造工程の前半部を示し、図２は製造工程の後半部を示している。ＧａＡｓＭＥＳＦＥＴの製造工程は、全体の工程を大きく分けると、ドレイン領域、ソース領域およびチャネル層形成工程Ｓ１０と、ゲート電極形成工程Ｓ２０と、ドレイン電極およびソース電極形成工程Ｓ４０とから成っている。
【００３０】
上記のゲート電極形成工程Ｓ２０は、さらに、次の１１工程Ｓ２１〜Ｓ３１を含んでいる。
Ｓ２１：無機系絶縁層堆積工程。
Ｓ２２：第１のレジストパターニング工程。
Ｓ２３：ドライエッチングにより、ゲート電極を形成する部分の、第１の開口により露出する無機系絶縁層を所定の膜厚までエッチングする工程。
Ｓ２４：第１のレジスト剥離工程。
Ｓ２５：イメージリバースパターニングによる、第１のレジストパターンの第１の開口の位置と同一の箇所に第１の開口より開口幅の広い第２の開口を有する第２のレジストパターニング工程。
Ｓ２６：アッシング工程。
Ｓ２７：ウェットエッチングにより、第１の開口により露出していた所定の膜厚の無機系絶縁層を取り除くまでエッチングする工程。
Ｓ２８：ゲート電極を形成する金属を堆積する工程。
Ｓ２９：側壁部除去工程。
Ｓ３０：リフトオフ工程。
【００３１】
上記のドレイン電極およびソース電極形成工程Ｓ４０は、さらに、１０工程Ｓ４１~Ｓ５０を含んでいる。
Ｓ４１：第１のレジストパターニング工程。
Ｓ４２：ドライエッチングによりドレイン電極およびソース電極を形成する部分の第１の開口により露出する無機系絶縁層を所定の膜厚までエッチングする工程。
Ｓ４３：第１のレジスト剥離工程。
Ｓ４４：イメージリバースパターニングにより第１のレジストパターンの第１の開口の位置と同一の箇所に第１の開口より開口幅の広い第２の開口を有する第２のレジストパターニング工程。
Ｓ４５：アッシング工程。
Ｓ４６：ウェットエッチングにより第１の開口により露出していた所定の膜厚の残りの無機系絶縁層をエッチングする工程。
Ｓ４７：ドレイン電極およびソース電極を形成する金属を堆積する工程。
Ｓ４８：側壁部除去工程。
Ｓ４９：リフトオフ工程。
【００３２】
ドレイン領域、ソース領域、およびチャネル層の形成工程Ｓ１０は、従来と同様に、まず、アライメントマークが形成されたＧａＡｓ半導体基板にドレイン領域とソース領域となる高不純物濃度活性層を形成するために、表面に数百オングストロームの酸化膜を形成し、適当なマスクを通して、１６０ｋｅＶ、２．０×１０１３／ｃｍ２の高ドーズのＳｉ＋イオン注入を行う。次に、そのＧａＡｓ半導体基板にチャネル層を形成するために、適当なマスクを通して、Ｓｉ＋を１２０ｋｅＶ、２．０×１０１２／ｃｍ２でイオン注入する。その後、ＳｉＯ２膜をＧａＡｓ半導体基板上に堆積し、そのＧａＡｓ半導体基板をアニール炉の中に入れ、水素（Ｈ２）雰囲気中で、８００℃で約１０分間加熱し、キャップアニールを行う。それにより、Ｓｉイオンが活性化され、チャネル層、ドレイン領域およびソース領域が形成される。
【００３３】
次に、ゲート電極形成工程Ｓ２０の具体的内容を図３と図４を参照して説明する。図３と図４はゲート電極形成工程Ｓ２０の各工程でのＧａＡｓ半導体基板の部分縦断面図である。図３の（ａ）〜（ｄ）と図４の（ａ）〜（ｅ）は連続的に実行される。
【００３４】
無機系絶縁層堆積工程（Ｓ２１）では、図３（ａ）に示すごとく、チャネル層１０、ドレイン領域１１、ソース領域１２が形成されたＧａＡｓ半導体基板１３に、プラズマＣＶＤにより、３０００オングストロームの膜厚のＳｉＯ２膜１４を無機系絶縁層として成膜する。
【００３５】
第１のレジストパターニング工程（Ｓ２２）では、まず図３（ｂ）に示すごとく、ＧａＡｓ半導体基板１３上に堆積した無機系絶縁層であるＳｉＯ２膜１４の上に第１のレジスト１５をスピンコータなどにより、均一に塗布する。次に、ゲート電極を形成する部分が光を通すようになっているマスクを、ＧａＡｓ半導体基板１３上の無機系絶縁層であるＳｉＯ２膜１４上のレジスト１５に密着させ、レジスト１５が反応する波長の光により露光する。その後、現像液に浸けることによりレジストの露光された部分が溶け、第１の開口１６を形成する。そして、リンス液により現像液を洗浄する。
【００３６】
その後、第１のレジスト１５中に存在する現像液あるいはリンス液を除き、第１のレジスト１５と無機系絶縁層であるＳｉＯ２膜１４との接着性を増すため、ポストベークを行う。
【００３７】
次に、図３（ｃ）に示すごとく、反応性イオンエッチング（ＲＩＥ）により、レジスト１５の第１の開口１６内のＳｉＯ２を、所定の膜厚の、例えば５００オングストロームの膜厚のＳｉＯ２膜１７を残すようにエッチングする（工程Ｓ２３）。
【００３８】
その後、図３（ｄ）に示すごとく、第１のレジスト１５を剥離する（工程Ｓ２４）。
【００３９】
さらにその後、図４（ａ）に示すごとく、イメージリバースパターニングにより、第１のレジストパターンの第１の開口１６の位置と同一の箇所に、第１の開口１６より開口幅の広い第２の開口１８を有する第２のレジストパターン１９を形成する（工程Ｓ２５）。
【００４０】
この第２のレジストパターン１９を形成する工程では、まず、ポジ型レジストをウェハ全面に塗布する。次に、紫外線によりゲート電極を形成する第１の開口１６上に第１の開口１６より広い領域が遮光されたマスクを用いて第１の露光を行う。次に、イメージリバース処理として、１１０℃のベークを行い、その後、ウェハ全面に紫外線により第２の露光を行い現像を行ってレジスト膜の第１の露光時の未感光部を除去する。これにより、第１の開口１６上に開口幅が広くかつリフトオフが可能であるようにアンダーカット形状（逆テーパ形状）を有する第２の開口１８が形成される。
【００４１】
次に、現像残渣を除去するために、プラズマアッシング装置により酸素（Ｏ２）プラズマを発生させて、アッシングを行う（工程Ｓ２６）。その後、図４（ｂ）に示すごとく残りの５００オングストロームの厚さのＳｉＯ２膜１７をバッファードふっ酸（ＢＨＦ）によるウェットエッチングによって除去する（工程Ｓ２７）。そのとき、第２の開口１８を通して露出した部分のＳｉＯ２膜も上部がエッチングされる。
【００４２】
このように、第１の開口１６を通して露出する無機系絶縁層を所定の膜厚になるまでドライエッチングによりエッチングする工程Ｓ２３と、第１の開口１６上に第１の開口幅よりも広い第２の開口１８を形成した後に、第１の開口１６により露出していた所定の膜厚の無機系絶縁層をすべて取り除くまでウェットエッチングによりエッチングする工程Ｓ２７によりエッチングするため、プラズマによるチャネル層１０へのダメージを生じない。それにより、ダメージによる半導体装置のトランジスタ特性にばらつきがなくなり安定になる。また、無機系絶縁層がＳｉＯ２膜１４の一種類であるため、無機系絶縁層堆積のための工程数を少なくすることができる。
【００４３】
ゲート電極を形成する金属を堆積する工程（工程Ｓ２８）では、ゲート電極を形成する金属は、図４（ｃ）に示されるごとく、例えばチタン・金・チタン（Ｔｉ／Ａｕ／Ｔｉ）を３０００オングストロームの膜厚で蒸着法により成膜する。それにより、ゲート電極２１とレジスト１９上の金属２０とが形成される。その後、側壁部除去工程（工程Ｓ２９）では、レジスト側壁部を除去するために、プラズマアッシング装置により酸素（Ｏ２）プラズマを発生させて、アッシングを行う。これにより、図４（ｄ）に示されるごとく、レジスト１９の側壁部１９ｓが削り取られる。これによってゲート電極２１とレジスト１９の側壁部１９ｓとの間で接触部分が確実に生じないようにすることができる。
【００４４】
その後、図４（ｅ）に示すごとく、リフトオフによってレジスト１９とそのレジスト上部に堆積した金属２０とを取り除く（工程Ｓ３０）。このとき、ゲート電極２１とレジスト１９の側壁部が接触していないので、リフトオフ用のアセトン等の有機溶剤によってレジストを溶解することができる。上記のように、レジスト１９の側壁部１９ｓが除去された状態でリフトオフ工程を行うので、金属残渣を伴うことなくレジストを除去できるため、金属残渣の発生を防止でき、金属残渣による電極同士の短絡を防止することができ、歩留まりの向上が図れる。
【００４５】
前述のゲート電極形成工程Ｓ２０の後、ドレイン電極およびソース電極形成工程Ｓ４０が実施される。
【００４６】
次に、ドレイン電極およびソース電極形成工程Ｓ４０の具体的内容を図５と図６を参照して説明する。図５と図６はゲート電極形成工程Ｓ２０の各工程でのＧａＡｓ半導体基板の部分縦断面図である。図５の（ａ）〜（ｄ）と図６の（ａ）〜（ｅ）は連続的に実行される。
【００４７】
まず図５（ａ）に示すごとく、ＧａＡｓ半導体基板１３上に堆積した無機系絶縁層であるＳｉＯ２膜１４の上に第１のレジスト２２をスピンコータなどにより、均一に塗布する。次に図５（ｂ）に示すごとく、ドレイン電極およびソース電極を形成する部分が光を通すようになっているマスクをＧａＡｓ半導体基板１３上の無機系絶縁層であるＳｉＯ２膜１４上のレジスト２２に密着させ、レジスト２２が反応する波長の光により露光し、その後、現像液に浸けることによりレジストの露光された部分が溶け、第１の開口２３，２４を形成する（工程Ｓ４１）。そして、リンス液により現像液を洗浄する。
【００４８】
その後、レジスト２２中に存在する現像液あるいはリンス液を除き、レジスト２２と無機系絶縁層であるＳｉＯ２膜１４との接着性を増すため、ポストベークを行う。
【００４９】
次に、図５（ｃ）に示すごとく、反応性イオンエッチング（ＲＩＥ）により、レジスト２２の第１の開口部２３，２４のＳｉＯ２を所定の膜厚、例えば５００オングストロームの膜厚のＳｉＯ２膜２５，２６を残すようにエッチングする（工程Ｓ４２）。
【００５０】
その後、図５（ｄ）に示すごとく、第１のレジストを剥離する（工程Ｓ４３）。
【００５１】
次に図６（ａ）に示すごとく、イメージリバースパターニングにより、第１のレジストパターンの第１の開口２３，２４の位置と同一の箇所に第１の開口より開口幅の広い第２の開口２７，２８を有する第２のレジストパターン２９を形成する（工程Ｓ４４）。
【００５２】
この第２のレジストパターン２９を形成する工程では、まず、ポジ型レジストをウェハ全面に塗布する。次に、紫外線によりオーミック電極を形成する第１の開口２３，２４上に第１の開口より広い領域が遮光されたマスクを用いて第１の露光をする。次に、イメージリバース処理として、１１０℃のベークを行い、その後、ウェハ全面に紫外線による第２の露光を行い現像を行ってレジスト膜の第１の露光時の未感光部を除去する。これにより、第１の開口上に開口幅が広くかつリフトオフが可能であるようにアンダーカット形状（逆テーパ形状）を有する第２の開口２７，２８が形成される。
【００５３】
次に、現像残渣を除去するために、プラズマアッシング装置により酸素（Ｏ２）プラズマを発生させて、アッシングを行う（工程Ｓ４５）。
【００５４】
その後、図６（ｂ）に示すごとく、残りの５００オングストロームの厚さのＳｉＯ２膜２５，２６をバッファードふっ酸（ＢＨＦ）によるウェットエッチングによって除去する（工程Ｓ４６）。そのとき、第２の開口２７，２８により露出した部分のＳｉＯ２膜も上部がエッチングされる。
【００５５】
このように、第１の開口２３，２４により露出する無機系絶縁層であるＳｉＯ２を所定の膜厚になるまでドライエッチングによりエッチングする工程Ｓ４２と、第１の開口上に第１の開口幅よりも広い第２の開口２７，２８を形成した後に、第１の開口により露出していた所定の膜厚の無機系絶縁層を取り除くまでウェットエッチングによりエッチングする工程Ｓ４６によりエッチングするため、プラズマによるドレイン領域およびソース領域へのダメージを生じない。それにより、ダメージによる半導体装置のトランジスタ特性にばらつきがなくなり安定となる。また、無機系絶縁層がＳｉＯ２膜の一種類であるため、無機系絶縁層堆積のための工程数を少なくすることができる。
【００５６】
次に、図６（ｃ）に示すごとく、ドレイン電極およびソース金属を形成する金属として、例えば、ＡｕＧｅ／Ｎｉ／Ａｕ膜３０を３０００オングストロームの膜厚で蒸着により成膜する（工程Ｓ４７）。それにより、ドレイン電極３１とソース電極３２が形成され、レジスト上に金属３０が堆積される。その後、側壁部除去工程Ｓ４８では、レジスト側壁部を除去するために、プラズマアッシング装置により酸素（Ｏ２）プラズマを発生させて、アッシングを行う。これにより、図６（ｄ）で示すごとく、レジスト２９の側壁部２９ｓが削り取られ、ドレイン電極３１あるいはソース電極３２とレジスト２９の側壁部２９ｓとの接触がないようにすることができる。
【００５７】
次に、リフトオフ技術により（工程Ｓ４９）、レジスト２９とそのレジスト上部に堆積した金属３０を取り除く（工程Ｓ４９）。このとき、ドレイン電極３１あるいはソース電極３２とレジスト２９の側壁部が接触していないので、図６（ｅ）に示すごとくリフトオフ用のアセトン等の有機溶剤によってレジストを溶解することができる。上記のように、レジストの側壁部が除去された状態でリフトオフ工程を行うので、金属残渣を伴うことなくレジストの除去ができるため、電極同士の短絡を防止することができ、歩留まりの向上が図れる。
【００５８】
なお、本実施形態においては、ＧａＡｓ半導体装置をあげて説明したが、Ｓｉ半導体装置、ＳｉＣ半導体装置、ＩｎＰ半導体装置などの半導体装置の製造方法においても用いることができる。また、本実施形態においては、無機系絶縁層として、ＳｉＯ２膜を用いて説明したが、無機系絶縁層としてＳｉＮｘを用いて行うこともできる。また本実施形態においては、レジストの第１の開口部のＳｉＯ２の反応性イオンエッチング（ＲＩＥ）によるエッチングを所定の膜厚として５００オングストローム残すようにして行ったが、パターンが広がってしまうようなサイドエッチングの影響とドライエッチングの精度を考慮して、所定の膜厚として３００オングストローム以上７００オングストローム以下の範囲内であれば、５００オングストローム以外の膜厚でも可能である。
【００５９】
実施形態で説明される構成、形状、大きさおよび配置関係については本発明が理解・実施できる程度に概略的に示したものにすぎず、また数値および各構成の組成（材質）については例示にすぎない。従って本発明は、以下に説明される実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。
【産業上の利用可能性】
【００６０】
本発明は、金属残渣をなくして電極間のショートをなくし、ＩＣ内蔵ホールセンサチップ等の半導体装置を製造する方法として利用される。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施形態に係る半導体装置の製造方法によりＧａＡｓ電界効果トランジスタを製造する工程の前半部を示すフローチャートである。
【図２】本発明の実施形態に係る半導体装置の製造方法によりＧａＡｓ電界効果トランジスタを製造する工程の後半部を示すフローチャートである。
【図３】ゲート電極形成工程の前半の各工程でのＧａＡｓ半導体基板の要部縦断面図である。
【図４】ゲート電極形成工程の後半の各工程でのＧａＡｓ半導体基板の要部縦断面図である。
【図５】ドレイン電極およびソース電極形成工程の前半の各工程でのＧａＡｓ半導体基板の要部縦断面図である。
【図６】ドレイン電極およびソース電極形成工程の後半の各工程でのＧａＡｓ半導体基板の要部縦断面図である。
【図７】従来の半導体装置の製造方法において、第２のレジストパターンが形成され、金属蒸着で電極部が形成された後であってリフトオフを行う前の段階での第２の開口を説明するための部分縦断面図である。
【符号の説明】
【００６２】
１０              チャネル層
１１              ドレイン領域
１２              ソース領域
１３              ＧａＡｓ半導体基板
１４              ＳｉＯ２膜
１５              レジスト
１６              第１の開口
１７              ＳｉＯ２膜
１８              第２の開口
Ｓ１０            ドレイン領域、ソース領域およびチャネル層形成工程
Ｓ２０            ゲート電極形成工程
Ｓ４０            ドレイン電極およびソース電極形成工程
【図１】
0005180442.tif 000002
【図２】
0005180442.tif 000003
【図３】
0005180442.tif 000004
【図４】
0005180442.tif 000005
【図５】
0005180442.tif 000006
【図６】
0005180442.tif 000007
【図７】
0005180442.tif 000008