(57)【特許請求の範囲】
【請求項１】
可変抵抗体の両端に電極を担持し、当該両端の間に電気的ストレスを与えることにより、当該両端間の抵抗特性で規定される抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いる可変抵抗素子を有するメモリセルを、行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置であって、
前記メモリセルアレイ内の一または複数の選択された前記メモリセルのランダム書き換えにおいて、
前記選択されたメモリセルの前記可変抵抗素子の前記抵抗状態に拘わらず、前記メモリセルの前記可変抵抗素子の前記抵抗状態を抵抗値の最も低い消去状態に遷移させるための消去電圧パルスを前記選択されたメモリセルに印加する消去動作、又は、
前記選択されたメモリセルの前記可変抵抗素子の抵抗状態に拘わらず、前記消去電圧パルスを前記選択されたメモリセルに印加し、前記メモリセルの前記可変抵抗素子の前記抵抗状態を前記消去状態から所定の前記抵抗状態に遷移させるための第１の書き込み電圧パルスを前記選択されたメモリセルに印加する書き込み動作の何れかが、前記選択された前記メモリセルの夫々に対し実行され、
前記書き込み動作を実行後、前記選択されたメモリセルの前記可変抵抗素子の抵抗特性が前記所定の抵抗状態の抵抗分布範囲内にあるか否かを検証する検証動作を実行する検証手段を備え、
前記検証動作において、前記選択されたメモリセルの前記可変抵抗素子の抵抗特性が前記所定の抵抗状態の抵抗分布範囲外にある前記メモリセルが検出された場合、
当該抵抗分布範囲外のメモリセルの前記可変抵抗素子の前記抵抗状態に拘わらず、前記消去電圧パルスを当該メモリセルに印加し、当該抵抗分布範囲外のメモリセルの前記可変抵抗素子の前記抵抗状態を前記消去状態から前記所定の抵抗状態に遷移させるための第２の書き込み電圧パルスを当該メモリセルに印加する第２書き込み動作を、
当該抵抗分布範囲外のメモリセルの前記可変抵抗素子の抵抗特性が前記所定の抵抗状態の抵抗分布範囲内になるまで繰り返し実行することを特徴とする半導体記憶装置。
【請求項２】
前記消去動作または前記書き込み動作の実行前に、前記選択されたメモリセルの前記可変抵抗素子の前記抵抗状態を読み出す初期検証動作が行われないことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２書き込み動作が複数回繰り返される場合、
初回の前記第２書き込み動作において、
前記第２の書き込み電圧パルスは、前記第１の書き込み電圧パルスよりも電圧振幅の絶対値が小さいか、又は、前記第１の書き込み電圧パルス印加時よりもパルス印加時に前記可変抵抗素子に流れる電流量が小さくなるように設定され、
２回目以降の前記第２書き込み動作において、
前記第２の書き込み電圧パルスの電圧振幅の絶対値、又は、前記第２の書き込みパルス印加時に前記可変抵抗素子に流れる電流量を、前記第２書き込み動作の実行回数を重ねる毎に段階的に大きくしていくことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記メモリセル毎に、前記可変抵抗素子の前記可変抵抗体の一端の電極と接続する電流制御素子を備え、
前記電流制御素子は、ソース或いはドレインの何れか一方が前記可変抵抗体の一端の電極と接続するトランジスタであることを特徴とする請求項１〜３の何れか一項に記載の半導体記憶装置。
【請求項５】
前記メモリセル毎に、前記可変抵抗素子の前記可変抵抗体の一端の電極と接続する電流制御素子を備え、
前記電流制御素子は、アノード或いはカソードの何れか一方が前記可変抵抗体の一端の電極と接続するダイオード素子であることを特徴とする請求項１〜３の何れか一項に記載の半導体記憶装置。
【請求項６】
前記可変抵抗体が、Ａｌ、Ｈｆ、Ｎｉ、Ｃｏ、Ｔａ、Ｚｒ、Ｗ、Ｔｉ、Ｃｕ、Ｖ、Ｚｎ、Ｎｂの少なくとも何れかの金属の酸化物もしくは酸窒化物を含んでなることを特徴とする請求項１〜５の何れか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的ストレスの印加により電気抵抗が変化する電気的動作特性に基づき情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリに代表される不揮発性メモリは、大容量で小型の情報記録媒体としてコンピュータ、通信、計測機器、自動制御装置及び個人の周辺に用いられる生活機器等の広い分野において用いられており、より安価で大容量の不揮発性メモリに対する需要は非常に大きい。これは、電気的に書き換えが可能であり、しかも電源を切ってもデータが消えない点から、容易に持ち運びの可能なメモリカードや携帯電話等や装置稼動の初期設定として不揮発に記憶しておくデータストレージ、プログラムストレージなどとしての機能を発揮することが可能等の理由による。
【０００３】
ただし、フラッシュメモリは、データを論理値“１”を書き込むプログラム動作に比べて、データを論理値“０”に消去する消去動作に時間がかかるため、高速動作させることができない。消去動作に関して、消去動作を行うときは数バイト単位やブロック単位で行うことで速度の向上を図っているが、数バイト単位・ブロック単位で行うためランダムアクセスによる書き込みができないという問題がある。
【０００４】
そこで現在、フラッシュメモリに代わる新型の不揮発メモリが広く研究されている。なかでも金属酸化膜に電圧を印加することで抵抗変化がおきる現象を利用した抵抗変化メモリは、微細化限界の点でフラッシュメモリに比べ有利であり、また高速のデータ書き換えが可能であることから近年研究開発が盛んに行われている（例えば、特許文献１、あるいは下記の非特許文献１及び２を参照）。
【０００５】
これら金属酸化物を有する可変抵抗素子の書き込み・消去特性として、バイポーラスイッチングと呼ばれる駆動方法の場合、夫々逆極性の電圧パルスを素子に印加することで素子の電気抵抗が増加(高抵抗状態)・減少(低抵抗状態)するため、各電気抵抗状態にデータとして論理値を当てはめることでメモリとして使用する。
【０００６】
金属酸化物を有する可変抵抗素子の特徴として、ランダムアクセスによる高速な書き込み・消去が可能な点が挙げられる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００２−５３７６２７号公報
【非特許文献】
【０００８】
【非特許文献１】Ｈ．Ｐａｇｎｉａほか、"Ｂｉｓｔａｂｌｅ Ｓｗｉｔｃｈｉｎｇｉｎ Ｅｌｅｃｔｒｏｆｏｒｍｅｄ Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−ＭｅｔａｌＤｅｖｉｃｅｓ"，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ），ｖｏｌ．１０８，ｐｐ．１１−６５，１９８８年
【非特許文献２】Ｂａｅｋ，Ｉ．Ｇ．ほか、"Ｈｉｇｈｌｙ Ｓｃａｌａｂｌｅ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ ｕｓｉｎｇ Ｓｉｍｐｌｅ Ｂｉｎａｒｙ Ｏｘｉｄｅ Ｄｒｉｖｅｎ ｂｙ Ａｓｙｍｍｅｔｒｉｃ Ｕｎｉｐｏｌａｒ Ｖｏｌｔａｇｅ Ｐｕｌｓｅｓ"，ＩＥＤＭ２００４，ｐｐ．５８７−５９０，２００４年
【発明の概要】
【発明が解決しようとする課題】
【０００９】
例えばデータ“０”と“１”の２値を記憶する可変抵抗素子について、ランダムアクセスによる書き込み・消去動作を行うことを考える。メモリセルの抵抗状態によらず書き込み・消去動作を行う場合、書き込み状態にある素子に消去電圧パルスを印加する消去動作、或いは消去状態にある素子に書き込み電圧パルスを印加する書き込み動作は正しい動作となるが、元々書き込み状態にある素子に書き込み電圧パルスを印加する書き込み動作、或いは、元々消去状態にある素子に消去電圧パルスを印加する消去動作は、元の状態に対してオーバーライトすることになる。
【００１０】
素子の特性ばらつきは、このような動作履歴の影響を受けやすく、抵抗状態によっては、オーバーライトを行うことでその電気抵抗が変化しデータが書き変わってしまう可能性がある。そして、素子の動作履歴が大きいと素子間の特性ばらつきよりも大きいものになり、データエラーの要因となる。
【００１１】
実際に可変抵抗素子をメモリとして用いる場合は、書き込み動作において、素子特性のばらつきや印加電圧或いは印加電流のばらつきなどで書き込み動作不良が発生する可能性があるため、書き換え動作を実行した可変抵抗素子の抵抗特性が所望の抵抗分布範囲に移行しているか否かを検証する検証動作が必要となる。そして、当該検証動作を行った結果、実際に書き込み動作不良が起こった際には可変抵抗素子の抵抗特性が所望の抵抗分布範囲内に収まるように再度書き換え電圧パルスを印加し、書き込み動作を行う必要がある。
【００１２】
ところが、抵抗特性が正しい抵抗状態の抵抗分布範囲にない可変抵抗素子に対して再度、書き込み動作のための電圧パルスを印加すると、当該可変抵抗素子にとっては書き込み動作のオーバーライトとなるため、電気抵抗が低下するなど所望の抵抗分布範囲に書き込むことができない。
【００１３】
一方で、金属酸化物可変抵抗素子に代表される可変抵抗素子の書き込み特性は、図１２のような抵抗履歴曲線を示す。図１２は可変抵抗素子に印加される書き込み電圧パルスの絶対値と当該電圧パルスにより変化後の抵抗値との関係を示す図である。図１２に示されるように、ある書き込み印加電圧までは、印加電圧の増加に伴って抵抗値が増加するが、その後は印加電圧の増加に伴って抵抗値は減少してゆく。
【００１４】
このように、可変抵抗素子に印加される書き込み電圧によって、書き込み後の電気抵抗値は大きく変化し、可変抵抗素子によっては僅かな印加電圧差が大きな電気抵抗の差となって現れる。これは、書き込み印加電圧だけでなく、書き込み印加電流においても同様であり、書き込み印加電流の大きさによって書き込み後の抵抗値が大きく変化する。
【００１５】
図１２に示されるように、印加電圧が低いと、書き換え動作後の電気抵抗はピーク値まで上がりきらないが、印加電圧が高すぎても電気抵抗は下がる。当該電気抵抗のピーク値、及び、電気抵抗値がピークとなる印加電圧は、可変抵抗素子毎に素子ばらつきを有しており、また、印加される電圧パルスが同じであっても、例えばメモリセルアレイ内の可変抵抗素子の位置によって素子毎に実際に印加される電圧にばらつきが生じるため、電圧パルス印加後の抵抗特性を所望の抵抗分布範囲内に収めるように書き込むことが困難となる。
【００１６】
本発明は、上述した従来の問題点に鑑み、ランダムアクセスによる書き込み動作を行う際に、メモリセルの抵抗状態によらず、所望の電気抵抗状態へ安定に書き込みを行うことが可能な半導体記憶装置を提供することをその目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するための本発明に係る半導体記憶装置は、可変抵抗体の両端に電極を担持し、当該両端の間に電気的ストレスを与えることにより、当該両端間の抵抗特性で規定される抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いる可変抵抗素子を有するメモリセルを、行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置であって、前記メモリセルアレイ内の一または複数の選択された前記メモリセルのランダム書き換えにおいて、前記選択されたメモリセルの前記可変抵抗素子の前記抵抗状態に拘わらず、前記メモリセルの前記可変抵抗素子の前記抵抗状態を抵抗値の最も低い消去状態に遷移させるための消去電圧パルスを前記選択されたメモリセルに印加する消去動作、又は、前記選択されたメモリセルの前記可変抵抗素子の抵抗状態に拘わらず、前記消去電圧パルスを前記選択されたメモリセルに印加し、前記メモリセルの前記可変抵抗素子の前記抵抗状態を前記消去状態から所定の前記抵抗状態に遷移させるための第１の書き込み電圧パルスを前記選択されたメモリセルに印加する書き込み動作の何れかが、前記選択された前記メモリセルの夫々に対し実行され、
前記書き込み動作を実行後、前記選択されたメモリセルの前記可変抵抗素子の抵抗特性が前記所定の抵抗状態の抵抗分布範囲内にあるか否かを検証する検証動作を実行する検証手段を備え、
前記検証動作において、前記選択されたメモリセルの前記可変抵抗素子の抵抗特性が前記所定の抵抗状態の抵抗分布範囲外にある前記メモリセルが検出された場合、
当該抵抗分布範囲外のメモリセルの前記可変抵抗素子の前記抵抗状態に拘わらず、前記消去電圧パルスを当該メモリセルに印加し、当該抵抗分布範囲外のメモリセルの前記可変抵抗素子の前記抵抗状態を前記消去状態から前記所定の抵抗状態に遷移させるための第２の書き込み電圧パルスを当該メモリセルに印加する第２書き込み動作を、当該抵抗分布範囲外のメモリセルの前記可変抵抗素子の抵抗特性が前記所定の抵抗状態の抵抗分布範囲内になるまで繰り返し実行することを第１の特徴とする。
【００１８】
更に、本発明に係る半導体記憶装置は、上記第１の特徴に加えて、前記消去動作または前記書き込み動作の実行前に、前記選択されたメモリセルの前記可変抵抗素子の前記抵抗状態を読み出す初期検証動作が行われないことを第２の特徴とする。
【００１９】
上記第１又は第２の特徴の半導体記憶装置に依れば、選択されたメモリセルの書き込み（高抵抗化）において、当該メモリセルの可変抵抗素子の抵抗状態に拘わらず、消去電圧パルスを印加して最も低抵抗の抵抗状態に変化させ、その後、書き込み電圧パルスを印加して高抵抗状態に変化させる。また、選択されたメモリセルの消去（低抵抗化）においても、当該メモリセルの可変抵抗素子の抵抗状態に拘わらず、消去電圧パルスを印加して、低抵抗状態に変化させる。
【００２０】
詳細については後述するが、金属酸化物を可変抵抗体として用いる可変抵抗素子は、最も高抵抗状態にあるメモリセルに対し、更に高抵抗化する書き込み電圧パルスを印加すると、パルス印加後の抵抗値が低下するという望ましくない特性を有している。一方で、最も低抵抗状態にあるメモリセルに対して、更に低抵抗化する消去電圧パルスを印加しても、パルス印加後の抵抗値は殆ど変化しない。
【００２１】
これは即ち、当該可変抵抗素子は、書き込み電圧パルス印加に対するオーバーライト（以降、適宜「プログラムオーバーライト」と称する）の影響を強く受けるが、消去電圧パルス印加に対するオーバーライト（以降、適宜「イレースオーバーライト」と称する）に対しては耐性があるということである。本発明ではこの特徴を利用することで、抵抗状態の抵抗特性を所望の分布範囲内に制御が容易な書き込み・消去動作を実現することができる。
【００２２】
本発明では、パルス印加前の抵抗状態に拘わらず、消去電圧パルスを書き換え対象のメモリセルに印加する。このため、パルス印加前の抵抗状態が最も低抵抗の抵抗状態（消去状態）にある場合、消去状態の可変抵抗素子に対して消去電圧パルスを印加することになるが、上述の通り、当該可変抵抗素子はイレースオーバーライトに対しては耐性があるため、低抵抗状態の抵抗特性が高抵抗化することはなく、抵抗特性は所望の低抵抗の分布範囲内に維持される。そして、高抵抗状態（書き込み状態）に変化させる場合は、常に消去パルスを印加した後に書き込み電圧パルスを印加して書き込み動作を行うため、プログラムオーバーライトの発生が回避され、安定な書き込み・消去動作を実現することができる。
【００２３】
また、パルス印加前の可変抵抗素子の抵抗状態に依らず、消去電圧パルスを印加して書き換えを行うため、パルス印加前の可変抵抗素子の抵抗状態を読み出す初期検証動作は不要となる。
【００２５】
更に、書き込み動作後、書き込み動作不良によって抵抗特性が所望の抵抗範囲内にないメモリセルに対して再度書き込みを行う場合も、消去電圧パルスを印加してから書き換え電圧パルスを印加して再書き込みを行うため、プログラムオーバーライトの発生が回避され、書き込み動作不良をなくすことができる。
【００２６】
更に、本発明に係る半導体記憶装置は、上記第１又は第２の特徴に加えて、前記第２書き込み動作が複数回繰り返される場合、初回の前記第２書き込み動作において、前記第２の書き込み電圧パルスは、前記第１の書き込み電圧パルスよりも電圧振幅の絶対値が小さいか、又は、前記第１の書き込み電圧パルス印加時よりもパルス印加時に前記可変抵抗素子に流れる電流量が小さくなるように設定され、２回目以降の前記第２書き込み動作において、前記第２の書き込み電圧パルスの電圧振幅の絶対値、又は、前記第２の書き込みパルス印加時に前記可変抵抗素子に流れる電流量を、前記第２書き込み動作の実行回数を重ねる毎に段階的に大きくしていくことを第３の特徴とする。
【００２７】
上記第３の特徴の半導体記憶装置に依れば、可変抵抗素子の素子ばらつき、或いは、可変抵抗素子のアレイ内の位置を考慮して、所望の抵抗範囲内に制御性よく抵抗特性を書き込むことが可能になる。
【００２８】
更に、本発明に係る半導体記憶装置は、上記第１乃至第３の何れかの特徴に加えて、前記メモリセル毎に、前記可変抵抗素子の前記可変抵抗体の一端の電極と接続する電流制御素子を備え、前記電流制御素子は、ソース或いはドレインの何れか一方が前記可変抵抗体の一端の電極と接続するトランジスタであることを第４の特徴とする。
【００２９】
更に、本発明に係る半導体記憶装置は、上記第１乃至第３の何れかの特徴に加えて、前記メモリセル毎に、前記可変抵抗素子の前記可変抵抗体の一端の電極と接続する電流制御素子を備え、前記電流制御素子は、アノード或いはカソードの何れか一方が前記可変抵抗体の一端の電極と接続するダイオード素子であることを第５の特徴とする。
【００３０】
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記可変抵抗体が、Ａｌ、Ｈｆ、Ｎｉ、Ｃｏ、Ｔａ、Ｚｒ、Ｗ、Ｔｉ、Ｃｕ、Ｖ、Ｚｎ、Ｎｂの少なくとも何れかの金属の酸化物もしくは酸窒化物を含んでなることを第６の特徴とする。
【発明の効果】
【００３１】
従って、本発明に依れば、選択されたメモリセルの書き換えにおいて、当該メモリセルの可変抵抗素子の抵抗状態に拘わらず、常に消去電圧パルスを印加して低抵抗状態に変化させてから書き込み電圧パルスを印加することで、制御性よく、所望の抵抗特性の分布範囲に書込みを行うことが可能な半導体記憶装置が実現される。
【図面の簡単な説明】
【００３２】
【図１】可変抵抗素子を備えるメモリセルアレイの一構成例を示す図。
【図２】本発明の効果の検証に用いた可変抵抗素子のスイッチング特性を示す図。
【図３】本発明の効果の検証に用いた可変抵抗素子のプログラムオーバーライト耐性を示す図。
【図４】本発明の効果の検証に用いた可変抵抗素子のイレースオーバーライト耐性を示す図。
【図５】本発明の効果の検証に用いた可変抵抗素子において、連続して多数回の書き込み電圧パルスを印加後、消去電圧パルスと書き込み電圧パルスを交互に複数回印加した場合のスイッチング特性を示す図。
【図６】本発明の効果の検証に用いた可変抵抗素子において、連続して多数回の消去電圧パルスを印加後、書き込み電圧パルスと消去電圧パルスを交互に複数回印加した場合のスイッチング特性を示す図。
【図７】本発明の第１実施形態における書き換え動作方法を示すフローチャート。
【図８】本発明の第２実施形態における書き換え動作方法を示すフローチャート。
【図９】一回の書き込み電圧パルスの印加では書き込みを行えなかった可変抵抗素子について、更に消去電圧パルスと第２の書き込み電圧パルスを交互に複数回印加した場合の抵抗値の変化を示す図。
【図１０】一回の書き込み電圧パルスの印加では書き込みを行えなかった可変抵抗素子について、更に消去電圧パルスと第２の書き込み電圧パルスを交互に複数回、第２の書き込み電圧パルスの印加電圧を増加させながら印加した場合の抵抗値の変化を示す図。
【図１１】一回の書き込み電圧パルスの印加では書き込みを行えなかった可変抵抗素子について、更に消去電圧パルスと第２の書き込み電圧パルスを交互に複数回、パルス印加に伴う書き込み電流を増加させながら印加した場合の抵抗値の変化を示す図。
【図１２】可変抵抗素子に印加される書き換え電圧パルスの絶対値と、当該書き換え電圧パルス印加後の抵抗値との関係を示す抵抗履歴曲線。
【発明を実施するための形態】
【００３３】
〈第１実施形態〉
本発明の一実施形態に係る半導体記憶装置（以降、適宜「本発明装置」と称す）のメモリセルアレイの一構成例を図１のメモリセルアレイ１００に示す。図１に示すように、メモリセルアレイ１００は、可変抵抗素子Ｒ（Ｒ１１〜Ｒ１ｎ、Ｒ２１〜Ｒ２ｎ、・・・）と電流制限素子としてのトランジスタＱ（Ｑ１１〜Ｑ１ｎ、Ｑ２１〜Ｑ２ｎ、・・・）からなる１Ｔ１Ｒ型のメモリセルを、夫々、行方向（図１の縦方向）および列方向（図１の横方向）にマトリクス状に配列してなる。
【００３４】
個々のメモリセルにおいて、可変抵抗素子の一端とトランジスタのソース或いはドレインの一端が接続され、また、同一列に配列されるメモリセルの可変抵抗素子の他端は、夫々、列方向に延伸するビット線ＢＬ１，ＢＬ２，・・・に接続され、同一列に配列されるメモリセルのトランジスタのソース或いはドレインの他端は、全メモリセル共通のコモン線ＣＭＬに接続され、同一行に配列されるメモリセルのトランジスタのゲートには、夫々、行方向に延伸するワード線ＷＬ１〜ＷＬｎが接続されている。コモン線ＣＭＬについては、メモリセルアレイ内の全ての前記コモン線ＣＭＬを共通としてもよいし、或いは、夫々が別の行または列方向に延伸するコモン線を構成していてもよく、その構成は特に限定しない。また、本発明装置のメモリセルアレイ１００は、図１に示した等価回路に限定されるわけではなく、可変抵抗素子と電流制御素子を備えたメモリセルをビット線とワード線を用いて夫々接続し、メモリセルアレイを成していれば、特にその回路構成について本発明が限定されるものではない。また、本実施形態では、可変抵抗素子のトランジスタと接続しない一端をビット線に接続しているが、可変抵抗素子のトランジスタと接続しない一端をコモン線に接続する構成であっても構わない。
【００３５】
金属酸化物可変抵抗素子として用いる可変抵抗体の材料としては、Ｈｆ酸化物の他、例えば、Ｈｆ酸窒化物、又は、Ａｌ、Ｎｉ、Ｃｏ、Ｔａ、Ｚｒ、Ｗ、Ｔｉ、Ｃｕ、Ｖ、Ｚｎ、Ｎｂの各酸化物もしくは酸窒化物が挙げられる。
【００３６】
また、当該金属酸化物を挟持する電極の材料として、一方の電極には仕事関数の大きなもの（例えば、ＴｉＮ、Ｐｔ、Ｉｒなど）を用いて第１電極とし、他方の電極には金属酸化物のフェルミ準位と同程度の仕事関数を有するもの（例えば、Ｔａ、Ａｌなど）を用いて第２電極とする。このとき、電極と金属酸化物との界面は、第２電極側ではオーミック接合となり、第１電極側では非オーミック接合（ショットキー接合）となる。書き込み動作を行うときは第１電極側から正バイアスを印加し、消去動作を行うときは第２電極側から正バイアスを印加する。
【００３７】
ここで、可変抵抗素子の抵抗状態について、高抵抗状態から低抵抗状態（消去状態）へ書き換える動作を消去動作、低抵抗状態から高抵抗状態（書き込み状態）へ書き換える動作を書き込み動作とした。また、消去動作と書き込み動作を併せて、書き換え動作と称する。
【００３８】
上記金属酸化物可変抵抗素子は、書き込み或いは消去動作を行う際、可変抵抗素子に印加される電圧或いは電流を制御することにより、書き込み或いは消去動作後の可変抵抗素子の抵抗状態が二以上の異なる抵抗状態間で遷移し、可変抵抗素子が最も低抵抗の低抵抗状態（消去状態）と、当該低抵抗状態よりも抵抗値の大きな一以上の抵抗状態（書き込み状態）を持つことで、夫々の抵抗状態に異なる情報を割り当てることができ、各メモリセルの可変抵抗素子に対して夫々２値以上の情報を記憶できる。特に、複数の書き込み状態を持ち、３値以上を記憶することができる可変抵抗素子を用いることで多値の情報を記憶することが可能となる。
【００３９】
このとき、可変抵抗素子の抵抗状態の書き換えは、印加する電圧或いは電流を制御することで行うことができ、異なる情報を記憶する毎に、可変抵抗素子に印加する電圧パルスの回数や印加時間を調整する必要がないため、複雑なアルゴリズムを必要としない。
【００４０】
メモリセルアレイ１００は、ワード線ＷＬ１〜ＷＬｎが読み出し、書き込み、消去等のメモリ動作対象のメモリセルの列を選択するためのワード線デコーダ（図示せず）に接続され、ビット線ＢＬ１，ＢＬ２・・・が当該メモリ動作対象のメモリセルの行を選択するためのビット線デコーダ（図示せず）に接続される。更に、メモリ動作の際に各ワード線および各ビット線に印加される電圧を生成し、ビット線デコーダあるいはワード線デコーダを介してメモリ動作対象のメモリセルに供給するための電圧印加回路、メモリセルの可変抵抗素子の抵抗を検知するための読み出し回路、並びに、制御回路を備えて本発明装置が構成される。尚、ワード線デコーダ、ビット線デコーダ、電圧印加回路、読み出し回路、及び、制御回路については、種々の公知の構成が利用可能であり、本発明の本旨から外れるため、詳細な説明は割愛する。
【００４１】
また、読み出し回路および制御回路は、書き込み動作において、書き込み対象のメモリセルの可変抵抗素子の抵抗特性が所望の抵抗分布範囲内にあるか否かを検証するための検証手段としての役割を有している。
【００４２】
次に、本実施形態におけるメモリセルの書き換え動作について説明する。尚、本実施形態では、低抵抗状態と高抵抗状態の２つの抵抗状態を有し、極性の異なる電圧パルスの印加により夫々の抵抗状態間を遷移する、２値のバイポーラ動作特性を有する可変抵抗素子について詳述する。
【００４３】
可変抵抗素子の一端を構成する下部電極としての窒化チタン（ＴｉＮ）上に酸化ハフニウム（ＨｆＯｘ）を３ｎｍ成膜し、その上に当該可変抵抗素子の他端となる上部電極としてタンタル（Ｔａ）を積層して作製した可変抵抗素子Ｒについて、消去動作と書き込み動作を交互に繰り返し行ったときの抵抗値の推移を図２に示す。
【００４４】
図２に示されるように、可変抵抗素子Ｒは、上部電極に書き込み電圧パルスとして、例えば下部電極側を基準として１．６Ｖ、５０ｎｓｅｃの電圧パルスを印加すると、高抵抗の書き込み状態（抵抗値５ＭΩ）に遷移し、下部電極に消去電圧パルスとして、例えば上部電極側を基準として１．８Ｖ、５０ｎｓｅｃの電圧パルスを印加すると、低抵抗の消去状態（抵抗値２０ｋΩ）に遷移した。尚、抵抗値の読み出しは０．５Ｖの電圧を電極間に印加して行った。このように、消去電圧パルスと書き込み電圧パルスを交互に印加する場合は、可変抵抗素子は、各電圧パルスの印加によって消去状態（低抵抗状態）と書き込み状態（高抵抗状態）の間で相互に遷移し、良好なスイッチング特性を示す。
【００４５】
ところが、高抵抗の書き込み状態において、更に書き込み電圧パルスを連続して印加した場合の可変抵抗素子Ｒの抵抗値の推移を、プログラムオーバーライトの結果として図３に示す。図３に示されるように、可変抵抗素子Ｒは、プログラムオーバーライトを繰り返すことで、書き込み動作後の抵抗値が徐々に低下していくため、４０回以上連続して書き込み動作を行うと、書き込み状態と低抵抗の消去状態とを区別して読み出すことが困難になる。
【００４６】
一方、低抵抗の消去状態において、更に消去電圧パルスを連続して印加した場合の可変抵抗素子Ｒの抵抗値の推移を、イレースオーバーライトの結果として図４に示す。図４に示されるように、可変抵抗素子Ｒは、イレースオーバーライトを繰り返しても、消去動作後の抵抗値に変動はなくほぼ一定値をとり続けることが分かる。即ち、可変抵抗素子Ｒイレースオーバーライトに対して耐性があるといえる。
【００４７】
更に、書き込み状態の可変抵抗素子Ｒに連続して書き込み電圧パルスを印加し、プログラムオーバーライトを続けた後に、消去電圧パルスと書き込み電圧パルスを交互に繰り返し印加した場合の可変抵抗素子Ｒの抵抗値の推移を図５に示す。図５に示されるように、書き込み状態の可変抵抗素子に更に書き込み動作を連続して行うと、徐々に抵抗値が抵抗していくだけでなく、その後に消去動作と書き込み動作を交互に行っても、正常であれば高抵抗になるべき抵抗値が上がりきらず、正常な書き換え動作を実行できない。
【００４８】
一方、消去状態の可変抵抗素子Ｒに連続して消去電圧パルスを印加し、イレースオーバーライトを続けた後に、書き込み電圧パルスと消去電圧パルスを交互に繰り返し印加した場合の可変抵抗素子Ｒの抵抗値の推移を図６に示す。図６に示されるように、消去状態の可変抵抗素子に更に消去動作を連続して行い、イレースオーバーライトを実行し続けても、その後の書き換え動作において正常に書き換え動作を実行することができる。
【００４９】
以上より、可変抵抗素子Ｒの書き換え動作（書き込み動作および消去動作）を行う際は、以下のように動作させれば、プログラムオーバーライトによる抵抗値の低下や書き換え動作不良の問題を回避することができる。図７に本発明における書き換え動作のフローチャートを示す。
【００５０】
（１）書き換え動作を行うときは、書き換え対象の可変抵抗素子の書き換え動作を行う直前の抵抗状態が書き込み状態であろうと消去状態であろうと、当該可変抵抗素子の抵抗状態に拘わらず、一度消去電圧パルスを印加し、消去状態に遷移させる（ステップ＃２０１）。
（２）その後、書き込み動作の場合には（ステップ＃２０２でＹＥＳ分枝）、書き込み電圧パルス（第１の書き込み電圧パルス）を印加して、書き込み対象の可変抵抗素子の抵抗状態を消去状態から書き込み状態に遷移させる（ステップ＃２０３）。
【００５１】
このとき、ステップ＃２０１において消去電圧パルスを印加する際は、書き換え対象の可変抵抗素子の全数に対して一括して消去電圧パルスを印加してもよいし、書き換え対象の可変抵抗素子を順次選択して個別に消去電圧パルスを印加してもよい。または、ワード線あるいはビット線毎に書き換え対象の可変抵抗素子を選択し、一括して消去電圧パルスを印加してもよい。
【００５２】
これにより、アレイ内のメモリセルをランダムに選択して消去動作を実行する際に、消去対象の可変抵抗素子が書き込み状態にあれば、消去電圧パルスの印加により、書き込み状態→消去状態となり正常に消去される。一方、消去対象の可変抵抗素子が消去状態にあった場合、消去電圧パルスの印加により、消去状態→消去状態となりイレースオーバーライトとなるが、図４で説明したように、イレースオーバーライトを繰り返しても抵抗値はほぼ変化しないため消去状態を維持することができる。また、図６で説明したように、その後の書き換え動作においても正常に書き換え動作を実行することができる。
【００５３】
一方、アレイ内のメモリセルをランダムに選択して書き込み動作を実行する際に、書き込み対象の可変抵抗素子が書き込み状態にあれば、一度消去電圧パルスを印加した後書き込み電圧パルスを印加することにより、書き込み状態→消去状態→書き込み状態となってプログラムオーバーライトとはならないため書き込み対象の可変抵抗素子の抵抗状態は書き込み状態で維持される。また、書き込み対象の可変抵抗素子が消去状態にあった場合、消去電圧パルスの印加により、一度消去電圧パルスを印加した後書き込み電圧パルスを印加することにより、消去状態→消去状態→書き込み状態となるが、イレースオーバーライトを繰り返しても抵抗値はほぼ変化せず、その後の書き込み電圧パルスの印加により正常に書き込みを行うことができるため、正常に書き込みがされる。
【００５４】
即ち、書き込み動作を行うときは、可変抵抗素子の抵抗状態に拘わらず一度消去電圧パルスを印加してから書き込み電圧パルスを印加することで、連続して書き換え電圧パルスを印加しても、オーバーライトが起こるのはイレースオーバーライトのみとなり、異常な抵抗値の劣化が起きることなくデータは保持される。
【００５５】
上述の書き換え動作では、書き換え対象の可変抵抗素子の抵抗状態に拘わらず、常に一度消去電圧パルスを印加するため、書き込み動作の場合において消去電圧パルスを印加する分の時間を要することになる。しかしながら、金属酸化物可変抵抗素子に代表される可変抵抗素子の消去動作に要する時間は、数１０ｎｓｅｃ以下と短いため、書き込み動作で数μｓｅｃ以上、消去動作では数ｍｓｅｃ以上時間を要するフラッシュメモリと比べると充分に短時間で行うことができる。このため、本発明装置は、消去動作を実行する際にも、バイト単位やブロック単位で行わなくても、ビット単位で消去動作を実行可能であり、フラッシュメモリと比べ、高速動作のみならずランダムアクセス性としても高い性能を備えている。
【００５６】
〈第２実施形態〉
上述の本発明装置では、消去電圧パルスを印加後に書き込み電圧パルスを印加することで、プログラムオーバーライトによる問題を回避し、異常な抵抗値の低下を伴うことなく書き込み状態に遷移させることができる。しかしながら、当該書き込み動作において、消去状態の可変抵抗素子に書き込み電圧パルスを印加した場合であっても、素子特性のばらつきや印加電圧或いは印加電流のばらつき等により書き込み状態の抵抗特性にばらつきが生じるため、所望の抵抗範囲に抵抗値を書き込むことができない場合が生じ得る。
【００５７】
そこで、本実施形態では、書き込み電圧パルスの印加後、可変抵抗素子の書き込み後の抵抗特性が所望の抵抗分布範囲内にあるかを検証する検証動作を行い、当該書き込み検証動作において、書き込み後の抵抗特性が所望の抵抗分布範囲内にないと判断された場合に、再度、消去電圧パルスと第２の書き込み電圧パルスを印加して、プログラムオーバーライトを回避しつつ、抵抗特性が所望の抵抗分布範囲内に収まるように書き込みを制御する。
【００５８】
以下に、本実施形態における書き換え動作について、図８のフローチャートを参照して説明する。
【００５９】
先ず、上述の第１実施形態における消去動作および書き込み動作と同様、書き換え対象の可変抵抗素子に、当該可変抵抗素子の抵抗状態に拘わらず、消去電圧パルスを印加し（ステップ＃２０１）、その後、書き込み対象の可変抵抗素子に対して、書き込み電圧パルスを印加する（ステップ＃２０３）。このとき、書き換え対象の可変抵抗素子が複数ある場合は、書き換え対象の可変抵抗素子を全選択して一括して消去電圧パルスを印加してもよいし、書き換え対象の可変抵抗素子を順次選択して個別に消去電圧パルスを印加してもよい。または、ワード線あるいはビット線毎に書き換え対象の可変抵抗素子を選択し、一括して消去電圧パルスを印加してもよい。
【００６０】
その後、書き込み対象の全ての可変抵抗素子の抵抗値を読み出し（ステップ＃２０４）、書き込み状態の抵抗特性が所望の抵抗分布範囲内にあるか否かを判定する（ステップ＃２０５）。このとき、書き込み状態として複数の抵抗状態を持つ場合は、書き込み状態としては、ある所定の抵抗値以上、若しくはある抵抗値からある抵抗値までの所定の範囲内にあるかを判定基準として、抵抗特性が所望の抵抗分布範囲内であるか否かの判定を行う。
【００６１】
この判定において、抵抗特性が所望の抵抗分布範囲内にない書き込み対象の可変抵抗素子が存在した場合には（ステップ＃２０５でＮＯ分枝）、再度、書き込みを行い、抵抗特性が所望の抵抗分布範囲内に収まるように制御する。
【００６２】
このとき、書き込み状態の可変抵抗素子に再度、書き込み電圧パルスを印加すると、当該可変抵抗素子にとってはプログラムオーバーライトとなるため、正常な書き込み状態とならず、書き込み不良となる可能性がある。そこで、抵抗特性が所望の抵抗分布範囲内にない書き込み対象の可変抵抗素子に対して、消去電圧パルスを印加し（ステップ＃２０６）、可変抵抗素子を消去状態に遷移させてから、改めて第２の書き込み電圧パルスを印加する（ステップ＃２０７）。
【００６３】
そして、全ての書き込み対象の可変抵抗素子の抵抗特性が所望の抵抗分布範囲内に収まるまで、消去電圧パルスの印加と第２の書き込み電圧パルスの印加を繰り返す。
【００６４】
一回の書き込み電圧パルス印加で書き込み不良が発生し、書き込み状態へ遷移できなかった可変抵抗素子について、上記の方法で抵抗特性が書き込み状態における所望の抵抗分布範囲内（ここでは、１００ｋΩ以上）に収まるまで消去電圧パルスと第２の書き込み電圧パルスの印加を繰り返した時の抵抗値の推移を図９に示す。図９に示されるように、一回の書き込み動作で書き込み状態にすることができなくても、消去電圧パルスと第２の書き込み電圧パルスの印加を繰り返すことで、所望の抵抗分布範囲まで抵抗値を上昇させることができる。
【００６５】
更に、初回の書き込み電圧パルス印加後、抵抗特性が所望の抵抗分布範囲内にない書き込み対象の可変抵抗素子に第２の書き込み電圧パルスを繰り返し印加する場合、第２の書き込み電圧パルスの印加電圧の絶対値を、当該初回の書き込み電圧パルスの印加電圧の絶対値よりも小さく設定しておき、その後、第２の書き込み電圧パルスの印加を繰り返す毎に段階的に増加させることが好ましい。
【００６６】
可変抵抗素子の特性として図１２のような抵抗履歴曲線を持つため、可変抵抗素子に印加される書き込み電圧によって、書き込み後の抵抗値は大きく変化し、可変抵抗素子によっては僅かな印加電圧差が大きな電気抵抗の差となって現れる。図１２の抵抗履歴曲線は素子毎にばらつきを有しており、かつ、同じ書き込み電圧パルスを印加しても、アレイ内の可変抵抗素子の位置によって素子毎に実際に印加される電圧または電流に差が生じるため、同じ書き込み電圧パルスを印加しても、抵抗特性が所望の抵抗分布範囲に入らない可変抵抗素子が存在する可能性がある。
【００６７】
その場合、消去電圧パルスと書き込み電圧パルスの印加を繰り返しても、印加される書き込み電圧パルスの絶対値が全て同じである限り、当該可変抵抗素子の書き込み状態の抵抗特性を所望の抵抗分布範囲内に制御することは困難である。
【００６８】
しかしながら、繰り返し印加される第２の書き込み電圧パルスの絶対値を、一回目の第２の書き込み電圧パルスの印加においては、初回の書き込み電圧パルスよりも小さく設定しておき、その後、２回目以降の第２の書き込み電圧パルスの印加において、段階的に増加させることで、素子毎の特性ばらつきを考慮し、安定に書込みを制御することができる。
【００６９】
１．６Ｖの初回の書き込み電圧パルスの印加で書き込み不良が発生し、書き込み状態へ遷移できなかった可変抵抗素子について、第２の書き込みパルスの印加電圧の絶対値を１．０Ｖから０．１Ｖずつ段階的に増加させながら、消去電圧パルスと第２の書き込み電圧パルスの印加を繰り返した時の抵抗値の推移を図１０に示す。図１０に示されるように、一度の書き込み動作で書き込み状態にすることができなくても、消去電圧パルスと第２の書き込み電圧パルスの印加を、第２の書き込み電圧パルスの印加電圧を変えながら繰り返すことで、所望の抵抗分布範囲（ここでは、１００ｋΩ以上）まで、確実に抵抗値を上昇させることができる。
【００７０】
尚、図１０では第２の書き込み電圧パルスの印加電圧を段階的に増加させながら書き込みを行っているが、印加電流を段階的に増加させることによっても書き込みが可能である。書き込み電流を２００μＡに制限した状態で書き込み電圧パルスを印加したが、書き込み状態へ遷移できなかった可変抵抗素子について、第２の書き込みパルスの印加時における書き込み電流を５０μＡから段階的に増加させながら、消去電圧パルスと第２の書き込み電圧パルスの印加を繰り返した時の抵抗値の推移を図１１に示す。尚、図１０および図１１における第２書き込み電圧パルスの印加電圧や印加電流の値、及び抵抗値は本実施形態を説明するための一例であり、可変抵抗素子の特性を制限するものではない。
【００７１】
尚、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【００７２】
以下に、別実施形態について説明する。
【００７３】
〈１〉上記実施形態では、図１のメモリセルアレイ１００内の一メモリセルの書き換えを行う場合を例として詳細に説明したが、本発明はメモリセルアレイの構成により制限されるものではなく、金属酸化物で構成される可変抵抗素子をメモリセルに備え、所望のメモリセル数を有する任意のメモリアレイに適用可能である。
【００７４】
〈２〉図２では低抵抗状態及び高抵抗状態の電気抵抗として具体的値を取っているが、これは本実施形態での可変抵抗素子の電気抵抗値例であり、可変抵抗素子の特性を限定するものではない。２状態以上の複数の異なる電気抵抗状態をもつ素子であれば本発明は適用可能である。また、書き込み動作及び消去動作に用いた読み出し電圧や、書き換え電圧パルスの電圧値は本発明を説明するための具体例であり、可変抵抗素子の特性を限定するものではない。さらに、本実施例では書き込み動作を行う際に上部電極から電圧パルスを印加し下部電極を基準電圧にし、また消去動作を行う際に下部電極から電圧パルスを印加し上部電極を基準電圧として書き換え動作を行っているが、これは可変抵抗素子の特性を限定するものではなく、可変抵抗素子に用いる材料によっては書き込み動作及び読み出し動作時に電圧パルスを印加する電極と基準電圧を印加する電極が逆になっても構わない。
【００７５】
〈３〉上記実施形態では、一般にバイポーラ動作と呼ばれる、書き込み電圧パルスと消去特性電圧パルスが夫々逆極性の電圧パルスを可変抵抗素子に印加することで、当該素子の抵抗値を増加（高抵抗状態）あるいは減少（低抵抗状態）させる駆動方法を挙げたが、本発明は当該バイポーラ動作に限られるものではない。ユニポーラ動作と呼ばれる、同一極性の書き込み電圧パルスと消去電圧パルスを可変抵抗素子に印加して当該素子の抵抗値を増加（高抵抗状態）あるいは減少（低抵抗状態）させる駆動方法であっても、書き込み電圧パルスと消去電圧パルスの何れかの書き換え電圧パルス印加に対してオーバーライト耐性を有する素子であれば、本発明を適用することができる。その場合、電流制御素子としてダイオードを用いてもかまわない。このとき、ダイオードのアノード或いはカソードの何れか一方が可変抵抗素子の一端と接続し、何れか他方がワード線と接続し、ダイオードと接続しない可変抵抗素子の他端がビット線と接続する。ワード線とビット線の関係は逆でもよい。
【００７６】
〈４〉また、上記実施形態では、抵抗状態として低抵抗状態と高抵抗状態の２状態を持つ、２値の可変抵抗素子について詳述したが、本発明は２値の可変抵抗素子に限定されるものではない。３状態以上の抵抗状態を保持できる可変抵抗素子についても適用可能である。その場合、３状態以上の抵抗状態のうち、最も低い抵抗状態を消去状態、他の残りの状態を書き込み状態とする。書き込み動作においては、消去電圧パルスを印加後、抵抗特性が所望の抵抗状態の抵抗分布範囲に入るように制御した第１の書き込み電圧パルスを印加する。その後、上述の第２実施形態に示されるように、書き込み対象の可変抵抗素子の抵抗特性が、所望の抵抗状態の抵抗分布範囲に入るまで、消去電圧パルスの印加と第２書き込み電圧パルスの印加を繰り返す。図１０または図１１に示されるように、第２書き込み電圧パルスの印加電圧または印加電流を段階的に増加させていくと可変抵抗素子の抵抗値は徐々に大きくなっていくため、所望の抵抗分布範囲に入ったときに書き込み動作を終えることで、任意の書き込み状態へ書込みを行うことができる。
【００７７】
〈５〉上記実施形態では、可変抵抗体として酸化ハフニウムを用いた可変抵抗素子の場合を例として説明したが、本発明はこれに限られるものではない。金属酸化物可変抵抗素子の特性として当該金属酸化物において絶縁性の高い状態が高抵抗状態であり、絶縁膜に電圧を印加し続けることで絶縁破壊が起きる。これは素子によって印加時間や電圧特性は異なるが、絶縁膜に電圧を印加し続ける以上、ストレスをかければいずれ起きる現象である。このため、書き込み動作等において、高抵抗状態の素子にさらに高抵抗にさせるような電圧を印加し続ける（オーバーライトする）といずれ絶縁破壊が起き、低抵抗化する。このような特性を持つ材料であれば本発明の書き込み方式が有効である。従って、本発明において可変抵抗体として利用可能な金属酸化物はＨｆの酸化物に限られるものではなく、例えば、Ｈｆの酸窒化物、又は、Ａｌ、Ｎｉ、Ｃｏ、Ｔａ、Ｚｒ、Ｗ、Ｔｉ、Ｃｕ、Ｖ、Ｚｎ、Ｎｂの少なくともいずれか一つの金属の酸化物もしくは酸窒化物であれば本発明は適用できる。更にいえば、可変抵抗素子の各抵抗状態のうち、抵抗値の最も高い高抵抗状態と抵抗値の最も低い低抵抗状態の何れかが、上述のオーバーライト耐性を有する素子であれば、当該オーバーライト耐性を有する側の抵抗状態を消去状態として、本発明を適用することができる。
【産業上の利用可能性】
【００７８】
本発明は、半導体記憶装置に利用可能であり、特に電気的ストレスの印加によって抵抗状態が遷移し、当該遷移後の抵抗状態を情報の記憶に用いる可変抵抗素子を備えてなる不揮発性の半導体記憶装置に利用可能である。
【符号の説明】
【００７９】
１００：  メモリセルアレイ
ＢＬ１，ＢＬ２：  ビット線
ＣＭＬ：  コモン線
Ｑ，Ｑ１１〜Ｑ１ｎ，Ｑ２１〜Ｑ２ｎ：  トランジスタ（電流制限素子）
Ｒ，Ｒ１１〜Ｒ１ｎ，Ｒ２１〜Ｒ２ｎ：  可変抵抗素子
ＷＬ１〜ＷＬｎ：  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005149358.tif 000009
【図９】
0005149358.tif 000010
【図１０】
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【図１１】
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【図１２】
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