(57)【特許請求の範囲】
【請求項１】
第１の半導体ウェーハの表面上に接合層を形成し、
イオンドーピング装置によりＨ＋イオン及びＨ３＋イオンを前記第１の半導体ウェーハに照射して前記接合層の下方に分離層を形成し、
前記第１の半導体ウェーハに第２の半導体ウェーハの一方の面を前記接合層を介して貼り合わせ、
熱処理を行うことにより前記分離層の層内または前記分離層界面を劈開面として前記第１の半導体ウェーハの一部を分離して、前記第２の半導体ウェーハの一方の面上に、前記接合層と、前記接合層上に単結晶半導体層とを有する構造を形成し、
前記接合層は、プラズマＣＶＤ法により得られる酸化シリコンを含む絶縁膜であり、
前記Ｈ＋イオンよりも前記Ｈ３＋イオンの割合が高いことを特徴とするＳＯＩ基板の作製方法。
【請求項２】
請求項１において、
前記Ｈ３＋イオンの割合は８割以上であることを特徴とするＳＯＩ基板の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体ウェーハの作製方法に関し、絶縁膜上の単結晶半導体層を有する半導体ウェーハの製造方法および絶縁膜上の単結晶半導体層を有する半導体ウェーハを用いた半導体装置およびその作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁膜上の単結晶半導体層の形成はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術として広く知られている。ＳＯＩ構造は、単結晶シリコン基板中に酸化シリコン膜が埋め込まれ、その上に単結晶シリコン薄膜が存在する構造である。このＳＯＩ構造を有する基板をＳＯＩ基板とも呼ぶ。
【０００４】
ＳＯＩ構造を用いると素子の下方に絶縁膜があるので、バルクシリコンウェーハ上に素子を形成する場合と比べて、素子分離プロセスが単純化できる結果、プロセス工程が短縮される。また、ＳＯＩ基板を用いた半導体集積回路は、トランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させるものとして注目を集めている。
【０００５】
ＳＯＩ基板を製造する方法としては、例えば特許文献１に記載の水素イオン注入剥離法が知られている。水素イオン注入剥離法は、イオンインプランテーション法によりシリコンウェーハに水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、該微小気泡層を劈開面とすることで、別のシリコンウェーハに薄いシリコン層（ＳＯＩ層）を接合する。さらにＳＯＩ層を剥離する熱処理を行うことに加え、酸化性雰囲気下での熱処理によりＳＯＩ層に酸化膜を形成した後に該酸化膜を除去し、次に１０００乃至１３００℃の還元性雰囲気下で熱処理を行って、接合強度を高め、且つ、表面粗さを改善している。
【０００６】
イオンインプランテーション法は、イオン注入法とも呼ばれ、真空中で試料に注入したい粒子をイオン化し、直流もしくは高周波により加速して、試料に注入する方法である。イオン注入法を用いたイオン注入装置は、イオン源、質量分離部、加速部、ビーム走査部（静電スキャン）、注入室（エンドステーション）、及び真空排気装置から構成される。また、イオンビームの断面は不均一であるため、試料面上での均一性を得るために、イオンビームを電気的に走査する。また、注入した粒子は深さ方向にガウス分布を示す。
【０００７】
また、ＳＯＩ基板を用いた半導体装置の一例として、本出願人によるものが知られている（特許文献２参照）。特許文献２にも、イオン注入法を用いて水素を添加することが開示されている。
【０００８】
本出願人は、特許文献３に、基板を回転させずに移動させる線状ドーピング装置を示している。
【特許文献１】米国特許第６３７２６０９号
【特許文献２】特開２０００−１２８６４号公報
【特許文献３】特開平１０−１６２７７０
【発明の開示】
【発明が解決しようとする課題】
【０００９】
また、イオン注入法で半導体ウェーハに添加する水素イオンは質量が小さいため、半導体ウェーハの表面から深い領域に添加され、水素濃度のピークが深い領域に位置することとなる。従って深い領域が劈開面となるため、結果として別の半導体ウェーハの絶縁膜上に得られる半導体層の厚さが厚くなる。また、浅い領域から深い領域にまで広い範囲で添加される、即ちブロードな濃度プロファイルを示すこととなるため、イオン注入濃度のばらつきが生じる。
【００１０】
加えて、イオン注入法は、所定の電流量のイオンビームをラスタースキャンして行われるため、半導体ウェーハ面内でイオン注入濃度のばらつきが生じる。このばらつきを反映して劈開面も平坦でなくなる恐れがある。従来では、剥離後の半導体ウェーハの表面粗さを改善するため、機械加工による研磨を行っている。
【００１１】
本発明は、膜厚が薄く、且つ、その膜厚の均一性が高い単結晶半導体層を絶縁膜上に有するＳＯＩ基板の作製方法を提供することを課題とする。
【００１２】
また、イオン注入法は、所定の電流量のイオンビームをラスタースキャンして行われるため、１枚当たりの半導体ウェーハを処理する時間が長くなる。
【００１３】
そこで、水素イオンを添加する時間を短縮し、１枚当たりのＳＯＩ基板の製造時間を短縮することも本発明の課題とする。
【課題を解決するための手段】
【００１４】
本明細書で開示する発明の構成は、第１の半導体ウェーハの表面上に接合層を形成し、イオンドーピング装置によりＨ３＋イオンを第１の半導体ウェーハに照射して接合層の下方に分離層を形成し、第１の半導体ウェーハの接合層を第２の半導体ウェーハの一方の面に貼り合わせ、熱処理を行うことにより分離層の層内または分離層界面を劈開面として第１の半導体ウェーハの一部を分離して、第２の半導体ウェーハの一方の面上に、接合層と、接合層上に単結晶半導体層とを有する半導体ウェーハの作製方法である。
【００１５】
半導体ウェーハに分離層を形成する際、Ｈ３＋イオン（三価水素分子イオン）を含む水素プラズマを発生させ、このプラズマ中のＨ３＋イオンを高い電圧によって加速し、イオン流（イオンシャワー）として半導体ウェーハ中に添加する。このドーピング方法は、イオンドーピング法、もしくはプラズマドーピング方法と呼ばれ、イオン注入法とは大きく異なる。
【００１６】
高い電圧によって加速されたＨ３＋イオンは、半導体ウェーハ表面で分離されて３つのＨ＋イオンとなり、それぞれのＨ＋イオンは深く侵入することはできない。従って、従来のイオン注入法よりも半導体ウェーハの浅い領域にＨ＋イオンを高濃度に添加することができる。
【００１７】
また、半導体ウェーハ表面で分離された３つのＨ＋イオンのそれぞれは、深く侵入することができないため、半導体ウェーハ中に添加された水素は深さ方向に狭い範囲で分布することとなる。言い換えると、半導体ウェーハ中に添加された水素は急峻な濃度プロファイルを示す。従って、従来のイオン注入法よりも均一な水素濃度で半導体ウェーハに添加することができ、膜厚の均一性が高い単結晶半導体層を絶縁膜上に有するＳＯＩ基板を作製することができる。
【００１８】
なお、水素プラズマを発生させる際、水素プラズマに含まれるＨ＋イオンよりもＨ３＋イオンの割合を高めることが好ましい。例えば、水素プラズマのうち、Ｈ３＋イオンの割合はプラズマ全体の８割、またはそれ以上とすることが望ましい。Ｈ＋イオンよりもＨ３＋イオンの割合を高めることで、浅い領域を劈開面とすることができる。浅い領域を劈開面とすることで膜厚が薄い単結晶半導体層を絶縁膜上に有するＳＯＩ基板を作製することができる。
【００１９】
また、Ｈ３＋イオンをイオン流として半導体ウェーハ中に添加するドーピング方法は、イオン流の断面形状を変化させることができ、断面が線状または長方形のイオン流を発生させ、半導体ウェーハをイオン流の断面形状の長尺方向に対して垂直な方向に移動させて半導体ウェーハ全面へのドーピング処理が行われる。こうすることにより、水素イオンを添加する時間を短縮し、１枚当たりのＳＯＩ基板の製造時間を短縮することができる。
【００２０】
また、分離層を形成した第１の半導体ウェーハと第２の半導体ウェーハを接合する際、接合を形成する面の一方若しくは双方に、好ましくは有機シランを原材料としてプラズマＣＶＤ法により成膜した酸化シリコン膜を用いる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）３）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物が適用される。
【００２１】
このプラズマＣＶＤ法により成膜した酸化シリコン膜は接合層であり、平滑面を有し親水性表面を形成することが好ましい。平滑面を有し親水性表面を形成する接合層は５ｎｍ乃至５００ｎｍの厚さで設けられる。この厚さであれば、被成膜表面の表面荒れを平滑化すると共に、当該膜の成長表面の平滑性を確保することが可能である。また、接合する第２の半導体ウェーハとの歪みを緩和することができる。第２の半導体ウェーハにも同様の酸化シリコン膜を設けておいても良い。すなわち、接合を形成する面の一方若しくは双方に、好ましくは有機シランを原材料として成膜した酸化シリコン膜でなる接合層設けることで強固な接合を形成することができる。この接合はファン・デル・ワールス力が作用しており、第１の半導体ウェーハと第２の半導体ウェーハとを圧接することで水素結合により強固な接合を形成することが可能である。
【００２２】
また、接合層として、ケミカルオキサイドを適用することもできる。ケミカルオキサイドは、例えばオゾン含有水で半導体ウェーハ表面を処理することで形成することができる。ケミカルオキサイドは半導体ウェーハの表面の平坦性を反映して形成されるので好ましい。
【００２３】
Ｈ３＋イオンの添加は、第１の半導体ウェーハ表面に接合層を形成した後に行うことが好ましい。従って、Ｈ３＋イオンの添加は、接合層を介して添加を行うこととなる。接合層は、イオンドーピング法によって表面がダメージを受け、平坦性が損なわれるのを防ぐことができる。なお、本明細書では、Ｈ３＋のイオン種のみとして添加することもイオンドープと呼ぶこととする。
【００２４】
また、第１の半導体ウェーハと第２の半導体ウェーハとを接合した後、熱処理を行い分離層の層内または分離層界面を劈開面として第１の半導体ウェーハと第２の半導体ウェーハとを分離する。熱処理の温度は接合層の成膜温度以上、半導体ウェーハの耐熱温度以下で行うことが好ましい。接合層として、プラズマＣＶＤ法により成膜した酸化シリコン膜を用いることにより、７００℃以下の温度で第１の半導体ウェーハと第２の半導体ウェーハとの接合を形成することができる。例えば、４００℃乃至６００℃の熱処理を行うことにより、分離層に形成された微小な空洞の堆積変化が起こり、分離層に沿って劈開することが可能となる。分離層は第２の半導体ウェーハと接合しているので、第２の半導体ウェーハ上には第１の半導体ウェーハと同じ結晶性の単結晶半導体層が残存することとなる。
【発明の効果】
【００２５】
従来の水素イオン注入剥離法で得られるＳＯＩ基板と比べて、膜厚が薄く、且つ、その膜厚の均一性が高い単結晶半導体層を絶縁膜上に有するＳＯＩ基板を作製することができる。
【００２６】
さらに、従来のイオン注入法を用いたＳＯＩ基板の作製方法と比べて、水素イオンを添加する時間を短縮し、１枚当たりのＳＯＩ基板の製造時間を短縮することができる。
【発明を実施するための最良の形態】
【００２７】
本発明の実施形態について、以下に説明する。
【００２８】
ＳＯＩ基板の製造方法について図１を参照して以下に説明する。
【００２９】
まず、第１の半導体ウェーハ１０１上に接合層１０２を形成する。第１の半導体ウェーハ１０１は、単結晶半導体のインゴットを薄く切断して作製される半導体ウェーハを用いる。ここでは、第１の半導体ウェーハ１０１として、結晶方位が（１００）である５インチの単結晶シリコンウェーハ（直径１２５ｍｍ）を例に用いる。なお、必要があれば、８インチの単結晶シリコンウェーハ（直径２００ｍｍ）や１２インチの単結晶シリコンウェーハ（直径３００ｍｍ）を用いることができる。なお、第１の半導体ウェーハ１０１として、外周の一部に結晶方位を示すオリエンテーションフラットが形成されているものを用いてもよい。オリエンテーションフラットは、イオンドーピングの際に基準とすることができる。また、結晶方位が（１１０）、または（１１１）の半導体ウェーハ１０１も用いることができる。
【００３０】
接合層１０２としては、有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜を用いる。本実施の形態では、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）の有機シランガスを用いてＰＣＶＤ法により１００ｎｍの膜厚で形成する。
【００３１】
ここまでの段階を示す工程断面図が図１（Ａ）に相当する。
【００３２】
次いで、イオンドーピング法により接合層１０２を介して第１の半導体ウェーハ１０１中にＨ３＋イオンの添加を行う。このＨ３＋イオンの添加により水素を多く含む領域である分離層１０３が形成される。また、分離層１０３と接合層１０２との間には、単結晶半導体層１０４が形成される。この単結晶半導体層１０４の膜厚は、分離層１０３の深さ方向の位置により決定される。従って、単結晶半導体層１０４の膜厚は、Ｈ３＋イオンのドーピング条件（加速電圧など）に依存する。Ｈ３＋イオンの割合を高めておくと添加効率を高めることができ、添加時間を短縮することができる。
【００３３】
ここで、イオンドーピング法によって添加される水素イオンの濃度分布について説明する。
【００３４】
本発明者らは、イオンドーピング装置を用いて半導体ウェーハ（結晶方位が（１００）面であるシリコンウェーハ）に水素イオンを添加する実験を行い、そのＳＩＭＳ分析の結果データに基づき、本発明者が添加されるモデルをいくつか設定し、深さ方向に対する水素イオンの数及び欠陥の数を計算した。また、モデルのサイズを（ｘ軸，ｙ軸，ｚ軸）＝（８００ｎｍ，８００ｎｍ，１２００ｎｍ）として計算した。なお、ｘ軸及びｙ軸は、Ｓｉウェハ平面に対応し、ｚ軸は深さ方向に対応する。また、実験に用いたイオンドーピング装置は、イオンの添加分布を均一化するためにウェ−ハを回転させている。
【００３５】
膜厚１００ｎｍの接合層１０２が設けられている面側から第１の半導体ウェーハ１０１に対して、イオンドーピング法により添加した場合、イオン数と、イオンが膜中の原子（シリコン原子や酸素原子）と衝突することによって生じる欠陥の数を、モンテカルロ法で計算した。また、加速電圧は、８０ｋｅＶとして計算を行った。なお、接合層１０２は、珪酸エチルの有機シランガスを用いて得られたアモルファス構造の酸化シリコン膜である。
【００３６】
図２（Ａ）は、Ｈ３＋イオンが加速電圧８０ｋｅＶによって加速され、第１の半導体ウェーハ表面、即ち、接合層１０２表面で分離されて３つのＨ＋イオンとなる第１のモデル図を示している。第１のモデル図に基づき、計算した深さ方向に対するイオンの数及び欠陥の数を示すグラフが図２（Ｂ）に相当する。なお、グラフの横軸である深さは、１００ｎｍの酸化シリコン膜（接合層１０２）を含めた表面からの深さを示している。
【００３７】
また、図３（Ａ）は、Ｈ３＋イオンが加速電圧８０ｋｅＶによって加速され、そのまま第１の半導体ウェーハ中に添加される第２のモデル図を示している。第２のモデル図に基づき、計算した深さ方向に対するイオンの数及び欠陥の数を示すグラフが図３（Ｂ）に相当する。
【００３８】
また、図４（Ａ）は、Ｈ＋イオンが加速電圧８０ｋｅＶによって加速され、そのまま第１の半導体ウェーハ中に添加される第３のモデル図を示している。第３のモデル図に基づき、計算した深さ方向に対するイオンの数及び欠陥の数を示すグラフが図４（Ｂ）に相当する。
【００３９】
図４（Ｂ）からＨ＋イオンは深く添加され、水素濃度のピークが８００ｎｍ付近に位置していることが読み取れる。また、最も深い所では、表面から１１００ｎｍを超える深さまで水素が添加されており、浅い領域から深い領域にまで広い範囲で添加されていることが読み取れる。このことは、ウェーハ面内で添加されるイオン注入濃度のばらつきが生じる原因となる恐れがある。
【００４０】
また、図３（Ｂ）からＨ３＋イオンは浅く添加され、水素濃度のピークが１５０ｎｍ付近に位置していることが読み取れる。また、最も深い所では、表面から２００ｎｍを超える深さまでしか水素が添加されていない。また、欠陥の数のピークも水素濃度のピークとほぼ同じ１５０ｎｍ付近に位置していることから、表面付近の原子（シリコン原子や酸素原子）と衝突していると考えられる。Ｈ３＋イオンの水素イオン同士の結合エネルギーは２２．６ｅＶ程度であり、加速電圧８０ｋｅＶに比べて限りなく小さいため、実際には、ほとんどのＨ３＋イオンは衝突した段階でそれぞれ３つのＨ＋イオンに分離されると考えられる。
【００４１】
従って、本発明者らは、図２（Ａ）に示した第１のモデル図が実際のＨ３＋イオンの添加時の挙動に近いと考えている。図２（Ｂ）からは、Ｈ＋イオンの結果である図４（Ｂ）と比べて浅く添加され、水素濃度のピークが４００ｎｍ付近に位置していることが読み取れる。また、最も深い所では、表面から６００ｎｍを超える深さまでしか水素が添加されていない。第３のモデル図に基づく計算結果に比べて第１のモデル図の計算結果よりも浅い領域に添加されているのは、３つのＨ＋イオンに分離する際に解離エネルギーとして運動エネルギーが使われたためと考えられる。
【００４２】
また、ここでは、加速電圧８０ｋｅＶの計算結果を示したが、加速電圧の数値を調節することで水素の濃度ピークの位置を調節できることは言うまでもない。また、接合層を１００ｎｍの酸化シリコン膜とした計算結果を示したが、膜厚を調節することで、単結晶半導体層１０４の膜厚を調節することができることは言うまでもない。単結晶半導体層１０４の膜厚は、５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍの厚さとする。従来のイオン注入法を用いるＳＯＩ基板の作製方法では、剥離後に研磨やエッチングを行って膜厚を薄くする処理を行わなければ、このような膜厚にすることは困難である。半導体ウェーハは高価であり、研磨やエッチングによって薄膜化することは材料のロスに繋がる。また、剥離後に研磨やエッチングを行ったとしても従来のイオン注入法を用いるＳＯＩ基板の作製工程と比べて短時間で研磨やエッチングを行うことができる。また、剥離後に研磨やエッチングを行ったとしても同様に材料のロスを低減することができる。また、剥離した第１の半導体ウェーハの残りは、再利用することができるため、残りの膜厚が厚ければ厚いほど、１枚の第１の半導体ウェーハからより多くのＳＯＩ基板を作製することができる。
【００４３】
次いで、接合層１０２の表面を清浄化した後、第２の半導体ウェーハ１０５の一方の面とを密接させ、第１の半導体ウェーハ１０１と第２の半導体ウェーハ１０５とを重ねて貼り合わせて接合を形成する。なお、接合を形成する第２の半導体ウェーハ１０５の一方の面は、十分に清浄化しておく。この接合はファン・デル・ワールス力が作用しており、第１の半導体ウェーハ１０１と第２の半導体ウェーハ１０５とを圧接することで水素結合により強固な接合を形成することが可能である。
【００４４】
第１の半導体ウェーハ１０１及び第２の半導体ウェーハ１０５を接合層１０２を介して貼り合わせた後は、加熱処理又は加圧処理を行うことが好ましい。加熱処理又は加圧処理を行うことで接合強度を向上させることが可能となる。加圧処理においては、接合面に垂直な方向に圧力が加わるように行い、第１の半導体ウェーハ１０１及び第２の半導体ウェーハ１０５の耐圧性を考慮して行う。
【００４５】
ここまでの段階を示す工程断面図が図１（Ｃ）に相当する。
【００４６】
次いで、４００℃乃至６００℃の熱処理を行うことにより、接合層１０２に形成された微小な空洞の体積変化が起こり、接合層１０２に沿って劈開する。
【００４７】
以上の工程を経ることによって、図１（Ｄ）に示すＳＯＩ基板を得ることができる。図１（Ｄ）に示すＳＯＩ基板は、第２の半導体ウェーハ１０５上に接合層１０２を有し、その接合層１０２上に単結晶半導体層１０４を有する構造である。
【００４８】
また、ＳＯＩ基板の外周部分を加工する工程を追加して、半導体ウェーハと同じように半導体装置の製造装置に対応できるようにすることが好ましい。
【００４９】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【実施例１】
【００５０】
実施の形態では、半導体ウェーハを回転するドーピング装置を用いる例を示したが、本実施例では、イオン流の形状を所望の形状とし、半導体ウェーハを移動させるドーピング装置の例を示す。図５はそのドーピング装置の一例を示す斜視図である。
【００５１】
イオン源１２は、プラズマ室であるチャンバー内に設けられた熱電子放出用フィラメントと、チャンバーの周囲に極性を交互にして複数配置されたリング状の永久磁石とで構成されている。
【００５２】
また、加速電極部１３は、チャンバー下部開口部にアノードであるチャンバーと同電位に保たれるイオン閉込め電極と、イオン閉込め電極より数ｋＶ低電位に保たれる引出し電極と、引出し電極より数十ｋＶ低電位に保たれる加速電極とで構成されている。なお、イオン閉込め電極、引出し電極、および加速電極はグリッド状電極である。
【００５３】
また、イオンビームを遮断するシャッターを設けて開閉操作を行うことによって照射のオンオフを制御してもよい。
【００５４】
ガス導入口からチャンバー内に導入される作動ガス（水素や、フォスフィンや、ジボランなど）にフィラメントから放出される電子を作用させてプラズマを生成し、これを永久磁石の磁場によってチャンバ内に閉じこめつつ、引き出し電極によって電界を印加することでプラズマ中のイオンをイオン閉じこめ電極を通して引き出し、これを加速電極の電界で加速してイオンビーム１４を発生させる。
【００５５】
そして、ドーピング室１１内にイオンビーム１４が照射され、半導体ウェーハ１０にイオンが添加される。半導体ウェーハの平面は、イオンビーム１４の照射方向に対して垂直に保持される。半導体ウェーハ全面へのドーピング処理は、イオンビーム１４の断面は線状もしくは長方形とし、半導体ウェーハをイオンビーム１４の長尺方向に対して垂直な方向に移動させて行われる。
【００５６】
また、イオンビーム１４の断面を線状もしくは長方形とすることにより、ラスタースキャンに比べて半導体ウェーハ面内でイオン注入濃度のばらつきを低減することができる。
【００５７】
ウェーハ搬送ロボットを用い、イオン源１２の下方を通過するようにして半導体ウェーハ１０を走査方向１５に移動させる。半導体ウェーハ１０の走査方向への移動はロボットに限らず、レールおよび駆動用ギヤードモータを用いてもよい。
【００５８】
また、直線方向である走査方向１５に１回の移動で半導体ウェーハ１０を全面照射できるため、ラスタースキャンに比べて短時間で半導体ウェーハの全面照射を終えることができる。
【００５９】
また、上述した図５の装置構成に特に限定されず、パーティクルの問題があるため基板は垂直に立てた状態に近い傾斜状態でイオンビームを水平方向に照射するような装置構成としてもよい。
【００６０】
上述したドーピング装置構成に特に限定されず、ドーピング装置には、従来のイオンドーピング技術において公知であるイオン収束装置などを付加してもよい。
【００６１】
また、本実施例は、実施の形態と自由に組み合わせることができる。
【実施例２】
【００６２】
本実施例では、実施の形態で作製したＳＯＩ基板を用いた半導体装置の作製方法について説明する。ここでは、半導体装置としてＣＭＯＳ構造を作製する一例を図６を用いて示す。なお、図６中、図１と同じ部分は、図１と同じ符号を用いて説明する。
【００６３】
実施の形態によれば、ＳＯＩ基板の単結晶半導体層１０４の厚さを１００ｎｍまたはそれ以下とすることができる。単結晶半導体層１０４の厚さを１００ｎｍまたはそれ以下とすると、トランジスタのチャネル形成領域の空乏層の最大深さより薄くなり、顕著なトランジスタの電気特性をもたらす。トランジスタの十分な空乏層化によりほとんど理想的なＳ値、しきい値電圧などを得ることができる。さらに、ＣＭＯＳ構造を作製した場合、速いスイッチング速度を得ることができる。
【００６４】
まず、実施の形態に従ってＳＯＩ基板を得た後、単結晶半導体層１０４上に素子分離絶縁層を形成するためのマスクとなる保護層１０６を形成する。この段階の工程断面図が図６（Ａ）に相当する。保護層１０６は酸化シリコン膜や窒化シリコン膜などを用いる。
【００６５】
なお、しきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物を単結晶半導体層１０４に添加しておくことが好ましい。例えば、ｐ型不純物として硼素を５×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加されていても良い。
【００６６】
次いで、保護層１０６をマスクとしてエッチングを行い、露呈している単結晶半導体層１０４及びその下方の接合層１０２の一部を除去する。次いで、ＴＥＯＳを用いて酸化シリコン膜を化学気相成長法で堆積する。この酸化シリコン膜は、単結晶半導体層１０４が埋め込まれるように厚く堆積する。次いで、単結晶半導体層１０４上に重なる酸化シリコン膜を研磨により除去した後、保護層１０６を除去して、素子分離絶縁層１０７を残存させる。この段階の工程断面図が図６（Ｂ）に相当する。
【００６７】
次いで、第１の絶縁膜を形成し、第１の絶縁膜上に導電材料を含むポリシリコン膜を有するゲート電極１０９を形成し、ゲート電極をマスクとして第１の絶縁膜をエッチングしてゲート絶縁層１０８を形成する。次いで、ゲート電極１０９を覆う第２の絶縁膜１１０を形成し、さらにサイドウォール絶縁層１１３、１１４を形成する。ｐＦＥＴとなる領域のサイドウォール絶縁層１１４は、ｎＦＥＴとなる領域のサイドウォール絶縁層１１３よりも幅を広くする。次いで、ｎＦＥＴとなる領域にＡｓなどをドーピングして浅い接合深さの第１不純物領域１１１を形成し、ｐＦＥＴとなる領域にＢなどをドーピングして浅い接合深さの第２不純物領域１１２を形成する。この段階の工程断面図が図６（Ｃ）に相当する。
【００６８】
次いで、第２の絶縁膜１１０を部分的にエッチングしてゲート電極１０９の上面と、第１不純物領域１１１及び第２不純物領域１１２とを露出させる。次いで、ｎＦＥＴとなる領域にＡｓなどをドーピングして深い接合深さの第３不純物領域１１５を形成し、ｐＦＥＴとなる領域にＢなどをドーピングして深い接合深さの第４不純物領域１１６を形成する。次いで、活性化のための熱処理（８００℃〜１１００℃）を行う。次いで、シリサイドを形成するための金属膜としてコバルト膜を成膜する。次いでＲＴＡなどの熱処理（５００℃、１分）を行い、コバルト膜に接する部分のシリコンをシリサイド化させる。その後、コバルト膜を選択的に除去する。次いで、シリサイド化の熱処理よりも高い温度で熱処理を行い、シリサイド部分の低抵抗化を図る。この段階の工程断面図が図６（Ｄ）に相当する。
【００６９】
次いで、層間絶縁膜１２０を形成し、深い接合深さの第３不純物領域１１５や深い接合深さの第４不純物領域１１６に達するコンタクトプラグ１２１を形成する。こうして第２の半導体ウェーハ１０５に接合された単結晶半導体層１０４を用いてｎＦＥＴ１２２とｐＦＥＴ１２３とが作製できる。この段階の工程断面図が図６（Ｅ）に相当する。
【００７０】
これらのｎＦＥＴ１２２とｐＦＥＴ１２３を相補的に組み合わせることによってＣＭＯＳ構造を構成する。
【００７１】
このＣＭＯＳ構造上に、さらに配線や素子などを積層することでマイクロプロセッサなどの半導体装置を作製することができる。なお、マイクロプロセッサは、演算回路（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ、及びメモリインターフェース（ＲＯＭ  Ｉ／Ｆ）を有している。
【００７２】
マイクロプロセッサは、ＣＭＯＳ構造を含む集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。
【００７３】
また、本実施例は、実施の形態または実施例１と自由に組み合わせることができる。
【産業上の利用可能性】
【００７４】
従来よりも安価なＳＯＩ基板を提供することができ、ＳＯＩ基板を用いた半導体装置の製造コストの低減に寄与することができる。
【図面の簡単な説明】
【００７５】
【図１】ＳＯＩ基板の作製工程を示す図。
【図２】（Ａ）は第１のモデル図を示す図、（Ｂ）は第１のモデル図に基づき、計算した深さ方向に対するイオンの数及び欠陥の数を示すグラフである。
【図３】（Ａ）は第２のモデル図を示す図、（Ｂ）は第２のモデル図に基づき、計算した深さ方向に対するイオンの数及び欠陥の数を示すグラフである。
【図４】（Ａ）は第３のモデル図を示す図、（Ｂ）は第３のモデル図に基づき、計算した深さ方向に対するイオンの数及び欠陥の数を示すグラフである。
【図５】イオンドーピング装置の斜視図を示す図である。
【図６】トランジスタの作製工程を示す図。
【符号の説明】
【００７６】
１０１：第１の半導体ウェーハ
１０２：接合層
１０３：分離層
１０４：単結晶半導体層
１０５：第２の半導体ウェーハ
１０６：保護層
１０７：素子分離絶縁層
１０８：ゲート絶縁層
１０９：ゲート電極
１１０：第２の絶縁膜
１１１：第１不純物領域
１１２：第２不純物領域
１１３：サイドウォール絶縁層
１１４：サイドウォール絶縁層
１１５：第３不純物領域
１１６：第４不純物領域
１２０：層間絶縁膜
１２１：コンタクトプラグ
１２２：ｎＦＥＴ
１２３：ｐＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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