(57)【特許請求の範囲】
【請求項１】
多層信号配線デバイス上に電子素子を実装する方法において：
多層信号配線デバイスの表面に、複数の電子素子を収容できる素子用スペースを決定するステップと；
前記素子用スペースと同一または素子用スペースより広いチャネルスペースを有した少なくとも一本のチャネルを形成するステップであり、該少なくとも一本のチャネルの位置には、前記多層信号配線デバイスの前記表面へ延在する前記多層信号配線デバイス中に設けられる導電マイクロバイアを配置させないことにより、前記多層信号配線デバイスの前記表面に該少なくとも一本のチャネルを形成するステップと；
前記少なくとも一本のチャネル内の前記多層信号配線デバイスの前記表面に、前記複数の電子素子の少なくとも一部を実装するステップと；
を有する方法。
【請求項２】
前記素子用スペースを決定するステップは：
前記多層信号配線デバイスの前記表面に実装すべき前記複数の電子素子の数を決定するステップと；
前記多層信号配線デバイスの前記表面に実装すべき前記複数の電子素子一つを実装するのに必要とするスペースを決定するステップと；
を有する、請求項１記載の方法。
【請求項３】
前記少なくとも一本のチャネルを形成するステップは、前記多層信号配線デバイスの底面に形成された少なくとも一本のチャネルの位置と一致させて、前記多層信号配線デバイス中に相対的に配列された少なくとも２つの導電マイクロバイアを形成するステップを含む、請求項１記載の方法。
【請求項４】
前記多層信号配線デバイスの前記表面は、前記多層信号配線デバイスの底面であり、複数の導電パッドが、前記多層信号配線デバイスの底面とは反対側の前記多層信号配線デバイスの主面に形成される、請求項１記載の方法。
【請求項５】
相対的に配列された少なくとも２つの導電マイクロバイアが、前記複数の導電パッドのうちの少なくとも２つのそれぞれの導電パッドと電気的に接続して、かつ前記多層信号配線デバイスの底面に形成された少なくとも一本のチャネルの位置と一致させて、前記多層信号配線デバイス中に形成される、請求項４記載の方法。
【請求項６】
前記多層信号配線デバイスの底面に形成された前記少なくとも一本のチャネル内に、前記多層信号配線デバイスの底面にある前記複数の電子素子のうちの少なくとも一部を実装するステップ、を更に含む請求項５記載の方法。
【請求項７】
前記多層信号配線デバイスの底面に形成された少なくとも一本のチャネル内で、導電パッドを前記多層信号配線デバイスの底面に形成するステップ、を更に含む請求項５記載の方法。
【請求項８】
前記多層信号配線デバイスの底面に形成された前記導電パッドと電気的に接続された電気配線パターンを、前記多層信号配線デバイスの底面に形成するステップ、を更に含む請求項７記載の方法。
【請求項９】
前記多層信号配線デバイスの底面にある前記複数の電子素子のうちの少なくとも一つを、前記多層信号配線デバイスの底面に形成された前記導電パッドと電気的に接続して、かつ前記多層信号配線デバイスの底面に形成された少なくとも一本のチャネルの位置と一致させて実装するステップ、を更に含む請求項７記載の方法。
【請求項１０】
前記多層信号配線デバイスの底面に形成された少なくとも一本のチャネルが、前記多層信号配線デバイスの表面に沿って縦方向、横方向、或いは斜め方向に形成される、請求項１記載の方法。
【請求項１１】
多層信号配線デバイスであって：
主面であって、該主面には複数の導電パッドが形成されており、該複数の導電パッドの一つのグループは当該多層信号配線デバイス中に形成された導電マイクロバイアの一つのグループと電気的に接続している、主面と；
底面であって、該底面には一本のチャネルが形成されており、該チャネルは該底面に電子素子を実装するためのチャネルスペースを有する、底面と、
を有し、
当該多層信号配線デバイス中に形成された前記導電マイクロバイアの前記一つのグループは、前記主面から当該多層信号配線デバイス中へは延在するが、当該多層信号配線デバイスを貫通して前記底面へは延在せず；且つ
前記チャネルは、前記導電マイクロバイアの前記一つのグループが前記主面から当該多層信号配線デバイス中へ延在している位置の直下の前記底面に形成されている、
多層信号配線デバイス。
【請求項１２】
前記底面は、前記底面に形成された前記チャネル内に導電パッドを有している、請求項１１記載の多層信号配線デバイス。
【請求項１３】
前記底面は、前記底面に形成された前記導電パッドと電気的に接続された電気配線パターンを有している、請求項１２記載の多層信号配線デバイス。
【請求項１４】
前記電子素子は、前記底面の前記チャネル内に、前記底面に形成された前記導電パッドと電気的に接続されて実装される、請求項１２記載の多層信号配線デバイス。
【請求項１５】
前記チャネルは、当該多層信号配線デバイスの前記底面に沿って縦方向、横方向、或いは斜め方向に形成されている、請求項１１記載の多層信号配線デバイス。
【請求項１６】
前記チャネルは更に、導電マイクロバイアが当該多層信号配線デバイスを貫通して前記底面へは延在しない位置の直下の前記底面に形成されている、請求項１１記載の多層信号配線デバイス。
【請求項１７】
前記底面の前記チャネルスペースに実装される前記電子素子は、単独の電子素子である、請求項１１記載の多層信号配線デバイス。
【請求項１８】
前記底面の前記チャネルスペースに実装される前記電子素子は、パッケージ化された集積電子素子である、請求項１１記載の多層信号配線デバイス。
【発明の詳細な説明】
【関連出願】
【０００１】
本ＰＣＴ出願は、米国仮特許出願、出願番号６０／４２７，８６５（顧客参照番号１５７２５ＲＯＵＳ０１Ｐ）、出願日２００２年１１月２０日、の優先権を主張し、この優先権主張の基礎出願は、本明細書においてそのまま引例として参照される。
【０００２】
本ＰＣＴ出願は、米国特許出願、出願番号１０／１０１，２１１（特許弁護士整理番号５７９８３．００００７６、顧客参照番号１４９１８ＲＯＵＳ０１Ｉ）、出願日２００２年３月２０日、の一部継続出願である。更にこの米国特許出願（出願番号１０／１０１，２１１）は、米国特許出願、出願番号０９／６５１，１８８（特許弁護士整理番号５７９８３．００００１０、顧客参照番号１２６２３ＲＯＵＳ０２Ｕ）、出願日２０００年８月３０日、現在は米国特許番号６，３８８，８９０、の一部継続出願である。又更にこの特許出願（０９／６５１，１８８）は、米国仮特許出願、出願番号６０／２１２，３８７、出願日２０００年６月１９日、の優先権を主張し、これらの基礎出願全ては、以下において引例として参照される。
【０００３】
同様に本ＰＣＴ出願は、米国特許出願、出願番号１０／３２６，１２３（特許弁護士整理番号５７９８３．００００７１、顧客参照番号１４８５０ＲＯＵＳ０１Ｉ）、出願日２００２年１２月２３日、の一部継続出願である。更にこの米国特許出願（出願番号１０／３２６，１２３）は、上記引例である米国特許出願、出願番号１０／１０１，２１１（特許弁護士整理番号５７９８３．００００７６、顧客参照番号１４９１８ＲＯＵＳ０１Ｉ）の一部継続出願であると同時に、この米国特許出願（出願番号１０／３２６，１２３）は、米国特許出願、出願番号出願番号１０／１２６，７００（特許弁護士整理番号５７９８３．００００８５、顧客参照番号１２６２３ＲＯＵＳ０３Ｃ）、出願日２００２年４月２２日、現在は米国特許番号６，５４５，８７６、の一部継続出願である。更にこの米国特許出願（１０／１２６，７００）は、上記引例である米国特許出願、出願番号０９／６５１，１８８（特許弁護士整理番号５７９８３．００００１０、顧客参照番号１２６２３ＲＯＵＳ０２Ｕ）の継続出願である。これらの基礎出願全ては、以下において引例として参照される。
【０００４】
同様に本ＰＣＴ出願は、米国特許出願、出願番号１０／３２６，０７９（特許弁護士整理番号５７９８３．００００７３、顧客参照番号１５０５７ＲＯＵＳ０１Ｉ）、出願日２００２年１２月２３日、の一部継続出願である。更にこの米国特許出願（出願番号１０／３２６，０７９）は、上記引例である米国特許出願、出願番号１０／１２６，７００（特許弁護士整理番号５７９８３．００００８５、顧客参照番号１２６２３ＲＯＵＳ０３Ｃ）の一部継続出願であると同時に、米国一部継続出願（出願番号１０／３２６，０７９）は，上記引例である米国特許出願、出願番号出願番号１０／１０１，２１１（特許弁護士整理番号５７９８３．００００７６、顧客参照番号１４９１８ＲＯＵＳ０１Ｉ）の一部継続出願である。これらの基礎出願全ては、以下において引例として参照される。
【０００５】
同様に本ＰＣＴ出願は、米国特許出願、出願番号１０／４０７，４６０（特許弁護士整理番号５７９８３．００００７２、顧客参照番号１５０４１ＲＯＵＳ０１Ｉ）、出願日２００３年４月７日、の一部継続出願である。更にこの米国特許出願（出願番号１０／４０７，４６０）は、上記引例である米国特許出願、出願番号１０／１２６，７００（特許弁護士整理番号５７９８３．００００８５、顧客参照番号１２６２３ＲＯＵＳ０３Ｃ）の一部継続出願であり、更に上記引例である米国特許出願、出願番号１０／１０１，２１１（特許弁護士整理番号５７９８３．００００７６、顧客参照番号１４９１８ＲＯＵＳ０１Ｉ）の一部継続出願であり、更に上記引例である米国特許出願、出願番号１０／３２６，１２３（特許弁護士整理番号５７９８３．００００７１、顧客参照番号１４８５０ＲＯＵＳ０１Ｉ）の一部継続出願であり、そして更に上記引例である米国特許出願、出願番号１０／３２６，０７９（特許弁護士整理番号５７９８３．００００７３、顧客参照番号１５０５７ＲＯＵＳ０１Ｉ）の一部継続出願である。これらの基礎出願全ては、以下において引例として参照される。
【技術分野】
【０００６】
本発明は一般的に多層信号配線デバイスに関連し、より具体的には多層信号配線デバイス上の電子部品の実装技術に関する。
【背景技術】
【０００７】
電子素子間の電気的接続を形成するためには、プリント回路（ＰＣ）基板（ＰＣＢ）が永年使用されてきた。この種の第１代目の基板は、基板表面上に実装された電子素子間に電気信号を送るために、基板表面上だけに単一の配線層を有していた。これら単一の配線層基板では、同じ基板に実装する電子素子の間で送ることが出来る電気信号の数に関して厳しい限界を有する。すなわち、単一の配線層基板に実装する電子素子の間で送ることが出来る電気信号の数は、その配線層の表面積により制限される。
【０００８】
この単一の配線層基板における基板表面の面積による限界により、その後に多層ＰＣ基板が発展するに至った。この種の多層ＰＣ基板では、各層の片面に配線層を設けても又は両面でもよくて、さらに多層ＰＣ基板内に多層の配線層を埋設してもよい。このようにして、この種の多層ＰＣ基板では、同じ基板に実装する電子素子の間で伝達できる電気信号数を大幅に増加することが出来るようになった。
【０００９】
多層ＰＣ基板の使用は、特に高密度パッケージを有する電子素子を使用するときには特に有益である。すなわち、高密度パッケージを有する電子素子を実装するには、一般に多層ＰＣ基板内の複数層を必要とし、これにより同じ基板に実装する電子素子間で多くの電気的接続を形成することが出来るようになった。事実、電子構成素子パッケージの密度向上には、一般的に電子素子が取り付けられる多層ＰＣ基板中に多くの層を必要とする。しかしながら、多層ＰＣ基板により提供される層数が理論的に無制限である一方、特に電子素子間で高速電気信号を送る時に、多層ＰＣ基板の層数がある程度の層数を上回ると、信頼性や他の多くの技術的な問題が発生する。例えば多層ＰＣ基板の異なる層間で電気的接続を形成する場合には、電気配線パターンと導体間電気接続（バイア）の組合せが一般に使用される。これらの導体間電気接続（バイア）によって、多層ＰＣ基板内の異なる層の間で直接的に垂直方向の電気的接続が可能となる一方、それによって、その導体間電気接続（バイア）を通じて信号伝達の効率性に悪影響を与えるという導体間電気接続（バイア）に固有の問題が発生する。すなわち、これらの導体間電気接続（バイア）は固有の避け難い抵抗値、キャパシタンス値およびインダクタンス値を有する。そして、それは各々の導体間電気接続（バイア）に沿って伝達される信号に悪影響を与えてしまう。加えて、これらの固有の問題は、ＰＣ基板の生産性を低下させるという弊害をもたらし、結果としてコストアップという副作用を有する。さらに信号効率への逆影響により、これらの固有の問題は、各々の導体間電気接続（バイア）に沿って伝わる信号のバンド幅をも制限してしまう。なおこれらの逆影響は、多層ＰＣ基板層数が増加すればそれに伴って更に増加することになる。
【００１０】
少なくとも上述の逆影響の幾つかを軽減するためには、導電バイアと直列または並列に接続した抵抗、キャパシタンスおよびインダクタンスの各素子が有効であり、これにより電気素子の信号ドライバ接点との電気接続を行なうことも出来るようになる。しかしながらこの信号ドライバ接点は電気素子の接点アレーの内部に位置するために、これ等の抵抗、キャパシタンスおよびインダクタンス各素子を実装するスペースが無く、このような構成はしばしば実現困難である。またたとえ信号ドライバ接点が電気素子の接点アレーの外周に沿って配置されていても、これらの電子素子が基板あるいは他のタイプの信号配線デバイス上に更に高密度で実装されるために、これ等の抵抗、キャパシタンスおよびインダクタンス各素子を実装するスペースは依然として存在しない。
【００１１】
電気素子が信号ドライバ接点周辺に存在するための抵抗、キャパシタンスおよびインダクタンス各素子の実装上の問題を解決する方法は、これ等の抵抗、キャパシタンスおよびインダクタンス各素子をＰＣ基板あるいはその他の多層信号配線デバイス内部に埋設または一体成型することである。しかしながらコストやこの解決策に適した技術の成熟度が十分ではなく、それを実現するのは不可能である。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記の問題点に鑑み、上述の不十分さや欠点を克服することが出来る、電子素子用の信号ドライバ接点付近に実装された多層信号配線デバイス上の抵抗、キャパシタンスおよびインダクタンス各素子を実装できる技術が望まれている。
【課題を解決するための手段】
【００１３】
本発明は、多層信号配線デバイス上の電気素子を実装する技術を開示する。本発明の一つの実施例によると、多層信号配線デバイス上に電子素子を実装する方法が開示されている。すなわち本方法は、多層信号配線デバイスの表面上に複数の電子素子を収容できる素子用スペースを決定するステップと；そして前記素子用スペースと同一または素子用スペースより広いチャネルスペースを有した少なくとも一本の信号配線用チャネルを、前記多層信号配線デバイスの前記表面上に形成するステップ；とで構成されたことを特徴とする多層信号配線デバイス上に電子素子を実装する方法が開示されている。そしてその多層信号配線デバイスの底表面上に形成された少なくとも一本の信号配線チャネルは、該多層信号配線デバイスの表面に沿って縦、横、或いは斜め方向に形成されたことを特徴とする。
【００１４】
また更に本発明の別の実施例では、前記素子用スペースを決定するステップが：前記多層信号配線デバイスの表面に実装すべき前記複数の電子素子の数を決定するステップと；
前記多層信号配線デバイスの表面に実装すべき前記複数の電子素子一つを実装するのに必要とするスペースを決定するステップ；とで構成されたことを特徴とする。
【００１５】
また更に本発明の別の実施例では、前記少なくとも一本の信号配線用チャネルを形成するステップが、前記多層信号配線デバイスの底表面に形成された少なくとも一本の信号配線チャネルの位置と一致させて、前記多層信号配線デバイス中に相対的に配列された少なくとも２つの導電マイクロバイアを形成するステップを含むことを特徴とする。
【００１６】
また更に本発明の別の実施例では、前記多層信号配線デバイスの前記表面とは、該多層信号配線デバイスの底表面であり、さらに複数の導電パッドが、前記多層信号配線デバイスの底表面とは反対側の前記多層信号配線デバイスの主表面上に形成されていることを特徴とする。そのような場合には、相対的に配列された少なくとも２つの導電マイクロバイアが、前記導電パッドの少なくとも２つと電気的に接続され、かつ前記多層信号配線デバイスの底表面に形成された少なくとも一本の信号配線チャネルの位置と一致させて、前記多層信号配線デバイス中に形成されたことを特徴とする。そしてさらに、前記多層信号配線デバイスの底表面に形成された少なくとも一本の信号配線チャネル内に、前記多層信号配線デバイスの底表面上にある前記複数の電子素子の少なくとも一部を実装するステップを含むことを特徴とする。またさらに、前記多層信号配線デバイスの底表面上に形成された少なくとも一本の信号配線チャネル内に、導電パッドを多層信号配線デバイスの底表面上に形成するステップを含むことを特徴とする。このような場合には、前記多層信号配線デバイスの底表面上にある複数の電子素子の少なくとも一つを、前記多層信号配線デバイスの底表面上の前記導電パッドと電気的に接続し、かつ前記多層信号配線デバイスの底表面に形成された少なくとも一本の信号配線チャネルの位置と一致させて実装することを特徴とする。もちろん、多層信号配線デバイスの底表面上に形成された前記導電パッドと電気的に接続する電気配線パターンを、多層信号配線デバイスの底表面上に形成するステップを含んでも良い。
【００１７】
さらに別の実施例では、本技術は新規な多層信号配線デバイスを開示する。すなわちそのような多層信号配線デバイスは、主表面には複数の導電パッドを有し、該複数の導電パッドの一つのグループは該多層信号配線デバイス中に形成された導電マイクロバイアの一つのグループと電気的に接続するように構成した主表面を有する。そしてこの多層信号配線デバイスはさらに、底表面には前記導電マイクロバイアの前記グループの配置位置と一致する信号配線チャネルを有し、該信号配線チャネルは底表面上の電子素子を実装するための底表面上のチャネルスペースを有するように構成されている。なおこの信号配線チャネルは、該多層信号配線デバイスの底表面上に沿って縦、横、或いは斜め方向に形成されている。
【００１８】
さらに本発明の別の実施例では、前記底表面は、該底表面上の前記信号配線チャネル内に導電パッドを有していることを特徴としている。そしてこの場合、電子素子は、底表面上の前記信号配線チャネル内に、底表面上に形成された前記導電パッドと電気的に接続されて実装されることを特徴とする。もちろん前記底表面は、その上に形成された電気配線パターンを有し、この電気配線パターンは、該底表面上に形成された導電パッドと電気的に接続していることを特徴とする。
【００１９】
以下に本発明を、添付図面に示した実施例を参照にして更に詳細に説明する。実施例を参照にして説明を行なうので、本発明の権利範囲はその説明のみに限定されないものと理解されなければならない。すなわちこの技術に関連する通常の知識を有する当業者であれば、追加的な実施、改造、実施例の創作、他の使用分野は当然考えられ、それらは本明細書と特許請求の範囲の開示事項および本発明の広範囲な利用価値より判断して、全て出願人の権利範囲内であることをここで主張する。
【発明を実施するための最良の形態】
【００２０】
下記の引例に記載した多層信号配線デバイスの層数を減少させる技術を参照することで、本発明をより良く理解できるものと思われる。すなわちこれらの引例とは、既に述べた米国仮特許出願番号６０／２１２，３８７、米国特許出願０９／６５１，１８８（現在米国特許番号６，３８８，８９０）、米国特許出願１０／１０１，２１１、米国特許出願１０／１２６，７００（現在米国特許番号６，５４５，８７６）、米国特許出願１０／３２６，１２３、米国特許出願１０／３２６，０７９、米国特許出願１０／４０７，４６０、であり、これ等は全て引例として用いられる。
【００２１】
上記引例の技術は、多層信号配線デバイスの層数を減少させるには有用であるが、これ等の技術は、以下に述べる技術と共に用いると更に有用である。
【００２２】
第１図には多層信号配線デバイスの底表面の一部１００が示されている。この多層信号配線デバイスの一部１００は、その上に形成された複数の導電パッド１０２を有し、好ましくはこの導電パッドの各々は多層信号配線デバイスの一部１００内部に形成された導電バイア（図示せず）に電気的に接続されている。またこの複数の導電パッド１０２は、上記導電バイアの各々を通して、この多層信号配線デバイスの一部１００の主表面（つまり反対の面）に形成された導電パッド（図示せず）と電気的に接続されている。なお多層信号配線デバイスの一部１００の主表面に形成された導電パッドは、この多層信号配線デバイスの一部１００の主表面に実装される電子素子の導電接点と電気的に接続されている。
【００２３】
第１図の実施例では、多層信号配線デバイスの一部１００の主表面に実装される上記電子素子上には、２０ｘ２０個のアレー配列された導電接点が形成されている。第１図に示すように、電子素子上の２０ｘ２０個のアレー配列された導電接点の幾つかは、多層信号配線デバイスの一部１００の底表面上に形成された導電パッド１０２に電気的に接続されていない。多層信号配線デバイスの一部１００の底表面上に形成された導電パッド１０２に電気的に接続されていない上記電子素子のこれらの導電接点は、その代わりに多層信号配線デバイスの一部１００の主表面上に形成された追加の導電パッドに接続される。そして多層信号配線デバイスの一部１００の主表面上に形成されたこれ等の追加の導電パッドは、この多層信号配線デバイスの一部１００内部に形成されたマイクロバイア（図示せず）に電気的に接続される。これ等のマイクロバイアは上記の多層基板の層数を減少させる上述の技術で開示されているように、多層信号配線デバイスの一部１００の１または複数の内部層と同様に、底表面上にチャネル（信号配線チャネルとも称する）１０４を形成するように配置されている。
【００２４】
ここで注意すべき点は、この多層信号配線デバイスの一部１００の底表面上に形成された導電パッド１０２に電気的に接続されない電子素子の導電接点の幾つかは、同じく多層信号配線デバイスの一部１００の主表面上に形成された導電パッドにも電気的に接続されないこともあることである。例えばこれらの多層信号配線デバイスの一部１００の底表面上に形成された導電パッド１０２に電気的に接続されない電子素子の導電接点の幾つかは、これ等の電子素子が多層信号配線デバイスの一部１００上に実装されていない時に、この電子素子をテストするために用いられる。
【００２５】
信号配線チャネル１０４は上記引例で開示された技術で述べたように、層数を減少させるためには大変有用であるが、本発明の実施例によれば、この信号配線チャネル１０４は同時に、多層信号配線デバイスの一部１００の底表面の上に追加の電子素子を実装する貴重なスペースを提供するために用いられる。例えば第２図を参照すると、多層信号配線デバイスの一部１００の底表面上に追加の複合電子素子１０６が、信号配線チャネル１０４内に実装されているのが示されている。第２図に示すように、上記の複合電子素子１０６は多層信号配線デバイスの一部１００の底表面上に形成された導電パッド１０２とは、導電線１０８で接続されている。
【００２６】
特にここで注意を要する点は、第２図に示すように、この追加の複合電子部品は単独の抵抗器、コンデンサー、そして誘導部品であってもよい点である。さらに第２Ａ図に示すように、この追加の複合電子素子は、例えばロジック回路のようなアクティブ電子素子であってもよい。
【００２７】
さらに注意を要する点は、これらの導電線１０８は、多層信号配線デバイスの一部１００の底表面に形成された電気配線パターンであってもよい。そのような場合には、上記追加の複合電子素子１０６は導電接点パッド(例えば表面装着パッド等)を有し、これが多層信号配線デバイスの一部１００の底表面上に形成された導電パッド（図示せず）と電気的に接続される。もちろん多層信号配線デバイスの一部１００の底表面に形成されたこれ等の対応の導電パッドは、各々対応の電気配線パターンに電気的に接続されている。
【００２８】
さらに別の構成として、この導電線１０８はそれら電子素子１０６の導電リード線であってもよい。このような場合には、上記の複合電子素子１０６は非導電性の接着剤で多層信号配線デバイスの一部１００の底部に接着し、それらの導電リード線は対応する導電パッド１０２に別途、電気的に接続しても良い。また実際にはこれ等の追加の複合電子素子は、多層信号配線デバイスの一部１００の底表面の信号配線チャネル１０４内に実装される表面実装素子のさらに上部に実装することで、二段実装となる構成とし、これによりさらに多層信号配線デバイスの一部１００の実装密度を向上させることが可能である。
【００２９】
第２図に示すように本発明の実施例によれば信号配線チャネル１０４は、多層信号配線デバイスの一部１００の底表面に追加の電子素子１０６を実装する貴重なスペースを作り出すことが可能である。多層信号配線デバイスの一部１００の底表面にこれ等の追加の電子素子１０６を実装する重要な利点は、これ等の電子素子（例えば抵抗、コンデンサー、誘電素子等）がその素子の信号ドライバ接点の近くに実装された場合には、信号の信頼性を改善することが出来る点である。また更にこれ等の多層信号配線デバイスの一部１００の底表面にこれ等の電子素子１０６を実装する追加的な利点として、実験的な環境下でトラブルシューティングを行なうように順番にかつ論理的に、これ等の電子素子を実装することが可能な点である。
【００３０】
また別の重要な点は、特定の設計用に上記の追加的な電子素子１０６を収納するのに必要なスペースの合計を経験的に予測することが可能である点である。例えば最悪のケースで信号対グランドの比率が２：１であり、各信号を上記電子素子１０６の一つに接続しなければならない場合には、実装されるM x N個の導電接点のアレーを有した一つの電子素子用の上記追加的な電子素子１０６の合計数は、略（M x N）／３で計算することが可能である。従って特定の設計に必要とする追加的な電子素子１０６の全てを収納する全スペースは、（M x N）／３に掛ける（一個の追加の電子素子１０６の周囲の空きスペースを含めた電子素子一個のスペース）、で計算することが出来る。一旦この全スペースが決定すると、信号配線チャネル１０４の必要とする個数とサイズが、多層信号配線デバイスの層数を減少させる上述の引例にある技術を用いて求められる。
【００３１】
ここで更に注意する点は、追加の電子素子１０６を収納できる全スペースを確保するためには、種々の態様で信号配線チャネル１０４を構成することが可能である点である。例えば第３図には、他の実施例による多層信号配線デバイスの底表面の一部３００が示されている。第３図の実施例では、全ての追加の電子素子１０６を横方向に収納するために、信号配線チャネル１０４は全て横方向に構成されている。
【００３２】
次に例えば第４図には、他の実施例による多層信号配線デバイスの底表面の一部４００が示されている。第４図の実施例では、全ての追加の電子素子１０６を縦方向に収納するために、信号配線チャネル１０４は全て縦方向に構成されている。
【００３３】
次に例えば第５図には、他の実施例による多層信号配線デバイスの底表面の一部５００が示されている。第５図の実施例では、全ての追加の電子素子１０６を横方向に収納するために、信号配線チャネル１０４は全て横方向に構成されている。さらに上述の追加の電子素子１０６が２個づつ、導電線１０８で電気的に相互に接続されている。
【００３４】
次に例えば第６図には、他の実施例による多層信号配線デバイスの底表面の一部６００が示されている。第６図の実施例では、全ての追加の電子素子１０６を縦方向に収納するために、信号配線チャネル１０４は全て縦方向に構成されている。さらに上述の追加の電子素子１０６が２個づつ、導電線１０８で電気的に相互に接続されている。
【００３５】
次に例えば第７図には、他の実施例による多層信号配線デバイスの底表面の一部７００が示されている。第７図の実施例では、全ての追加の電子素子１０６を二つの長方形のポケット又は窪部内に収納するために、信号配線チャネル１０４は導電パッド１０２で囲まれた、２つ一組の長方形のポケット又は窪部の形状に構成されている。さらに上述の追加の電子素子１０６が２個づつ、導電線１０８で電気的に相互に接続されている。
【００３６】
次に例えば第８図には、他の実施例による多層信号配線デバイスの底表面の一部８００が示されている。第８図の実施例では、全ての追加の電子素子１０６を単一の長方形のポケット又は窪部内に収納するために、信号配線チャネル１０４は導電パッド１０２で囲まれた、単一の長方形のポケット又は窪部（例えば幅の狭い信号配線チャネルを幾つか組み合わせて）の形状に構成されている。さらに上述の追加の電子素子１０６が２個づつ、導電線１０８で電気的に相互に接続されている。
【００３７】
次に例えば第９図には、他の実施例による多層信号配線デバイスの底表面の一部９００が示されている（ここでは追加の電子素子１０６は図示せず）。第９図の実施例では、全ての追加の電子素子１０６を横および縦方向に収納するために、信号配線チャネル１０４は全て横および縦方向に構成されている。
【００３８】
次に例えば第１０図には、他の実施例による多層信号配線デバイスの底表面の一部１０００が示されている（ここでは追加の電子素子１０６は図示せず）。第１０図の実施例では、全ての追加の電子素子１０６を横および斜め方向に収納するために、信号配線チャネル１０４は全て横および斜め方向に構成されている。
【００３９】
次に例えば第１１図には、他の実施例による多層信号配線デバイスの底表面の一部１１００が示されている（ここでは追加の電子素子１０６は図示せず）。第１１図の実施例では、全ての追加の電子素子１０６を斜め方向に収納するために、信号配線チャネル１０４は全て斜め方向に構成されている。
【００４０】
次に例えば第１２図には、他の実施例による多層信号配線デバイスの底表面の一部１２００が示されている（ここでは追加の電子素子１０６は図示せず）。第１２図の実施例では、全ての追加の電子素子１０６を縦、横および斜め方向に収納するために、信号配線チャネル１０４は全て縦、横および斜め方向に構成されている。
【００４１】
次に例えば第１３図には、他の実施例による多層信号配線デバイスの底表面の一部１３００が示されている（ここでは追加の電子素子１０６は図示せず）。第１３図の実施例では、全ての追加の電子素子１０６を縦、横および菱形斜め方向に収納するために、信号配線チャネル１０４は全て縦、横および菱形斜め方向に構成されている。
【００４２】
本発明は、本願明細書に記載されている特定の実施態様によっては、権利範囲が制限されることなない。実際に本願明細書に記載されている内容に加え種々の変更を加えることは、上述の記載と添付した図面からとで当業者には明らかである。従ってその種の変更態様も、以下添付の請求の範囲の権利範囲内であると理解される。更に、本発明は本願明細書において特定の環境での特定の実施を前提として記載されているが、その有用性はそれにのみ制限されるものではなく、本発明がいかなる目的や環境においても、有益に実行可能であると当業者は理解できる。したがって以下の特許請求の範囲は、開示された本発明の記載内容とその技術的な精神からみて広く解釈されなければならない。
【図面の簡単な説明】
【００４３】
本発明をよく理解するために添付図面を参照にして説明をする。なお図中、類似の構成要素には同一のキャプション番号が付けられている。これ等の図面は本発明の範囲を限定する為のものではなく、単なる例示に過ぎない。
【図１】信号配線チャネルを有した多層信号配線デバイスの底表面の一部である。
【図２】本発明の実施例に係る、第１図に示す多層信号配線デバイスの信号配線チャネル内に電子素子を実装した底表面の一部である。
【図２Ａ】本発明の実施例に係る、第１図に示す多層信号配線デバイスの信号配線チャネル内に、ロジックデバイスと電子素子を実装した底表面の一部である。
【図３】本発明の他の実施例に係る、多層信号配線デバイスの横方向の信号配線チャネル内に、電子素子を実装した底表面の一部である。
【図４】本発明の他の実施例に係る、多層信号配線デバイスの縦方向の信号配線チャネル内に電子素子を実装した底表面の一部である。
【図５】本発明の他の実施例に係る、多層信号配線デバイスの略横方向の信号配線チャネル内に、電子素子を実装した底表面の一部である。
【図６】本発明の他の実施例に係る、多層信号配線デバイスの略縦方向の信号配線チャネル内に、電子素子を実装した底表面の一部である。
【図７】本発明の他の実施例に係る、多層信号配線デバイスの２つの長方形ポケット或いは窪地状の信号配線チャネル内に、電子素子を実装した底表面の一部である。
【図８】本発明の他の実施例に係る、多層信号配線デバイスの単一の長方形ポケット或いは窪地状の信号配線チャネル内に、電子素子を実装した底表面の一部である。
【図９】本発明の他の実施例に係る、横と縦の両方向の電子素子を実装する信号配線チャネルを有した多層信号配線デバイスの底表面の一部である。
【図１０】本発明の他の実施例に係る、横と斜めの両方向の電子素子を実装する信号配線チャネルを有した多層信号配線デバイスの底表面の一部である。
【図１１】本発明の他の実施例に係る、斜めの方向の電子素子を実装する信号配線チャネルを有した多層信号配線デバイスの底表面の一部である。
【図１２】本発明の他の実施例に係る、横、縦、斜めの各方向の電子素子を実装する信号配線チャネルを有した多層信号配線デバイスの底表面の一部である。
【図１３】本発明の他の実施例に係る、横、縦、包囲型斜めの各方向の電子素子を実装する信号配線チャネルを有した多層信号配線デバイスの底表面の一部である。
【図１】
0005180425.tif 000002
【図２】
0005180425.tif 000003
【図２Ａ】
0005180425.tif 000004
【図３】
0005180425.tif 000005
【図４】
0005180425.tif 000006
【図５】
0005180425.tif 000007
【図６】
0005180425.tif 000008
【図７】
0005180425.tif 000009
【図８】
0005180425.tif 000010
【図９】
0005180425.tif 000011
【図１０】
0005180425.tif 000012
【図１１】
0005180425.tif 000013
【図１２】
0005180425.tif 000014
【図１３】
0005180425.tif 000015