(57)【特許請求の範囲】
【請求項１】
各エミッタ端子どうしが接続されて電源に接続された２つのスイッチングトランジスタからなる第１のＰＮＰトランジスタ対と、
前記２つのスイッチングトランジスタの各コレクタ端子とグランドとの間に挿入された少なくとも１つの入力トランジスタとを備え、
前記２つのスイッチングトランジスタの各ベース端子に局部発振波を印加するとともに、前記入力トランジスタのベース端子に入力信号を印加して、前記２つのスイッチングトランジスタの各コレクタ端子から、前記入力信号と前記局部発振波との混合波を出力するミクサ回路において、
前記第１のＰＮＰトランジスタ対と前記入力トランジスタとの間に従属接続された少なくとも１対のベース接地トランジスタを備え、
前記１対のベース接地トランジスタの各ベース端子は、高周波的に接地されていることを特徴とするミクサ回路。
【請求項２】
各エミッタ端子どうしが接続されて電源に接続された２つのスイッチングトランジスタからなる第１のＰＮＰトランジスタ対と、
各エミッタ端子どうしが接続されて電源に接続された２つのスイッチングトランジスタからなる第２のＰＮＰトランジスタ対と、
前記第１のＰＮＰトランジスタ対を構成する２つのスイッチングトランジスタの各コレクタ端子とグランドとの間に挿入された少なくとも１つの第１の入力トランジスタと、
前記第２のＰＮＰトランジスタ対を構成する２つのスイッチングトランジスタの各コレクタ端子とグランドとの間に挿入された少なくとも１つの第２の入力トランジスタとを備え、
前記第１および第２のＰＮＰトランジスタ対を構成する各２つのスイッチングトランジスタのベース端子に局部発振波を印加するとともに、前記第１および第２の入力トランジスタのベース端子に入力信号を印加して、前記第１および第２のＰＮＰトランジスタ対を構成する各２つのスイッチングトランジスタのコレクタ端子から、前記入力信号と前記局部発振波との混合波を出力するミクサ回路において、
前記第１のＰＮＰトランジスタ対と前記第１の入力トランジスタとの間に従属接続された少なくとも１対の第１のベース接地トランジスタと、
前記第２のＰＮＰトランジスタ対と前記第２の入力トランジスタとの間に従属接続された少なくとも１対の第２のベース接地トランジスタとを備え、
前記第１および第２のベース接地トランジスタの各ベース端子は、高周波的に接地されていることを特徴とするミクサ回路。
【請求項３】
請求項１または請求項２に記載のミクサ回路を用いて構成されたことを特徴とする送受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ミクサ回路およびそれを用いた送受信機に関し、特に、半導体プロセスの微細化により耐圧が低下したトランジスタを用いて構成されているミクサ回路の飽和特性を改善するための技術に関するものである。
【背景技術】
【０００２】
一般に、Ｓｉプロセスを用いたＩＣ上においては、ミクサ回路としてアナログ乗算器が用いられており、この種のアナログ乗算器は、２つの入力信号の乗算結果を得る回路により構成されている（たとえば、非特許文献１参照）。
図１５は非特許文献１（ｐ１７１、図１０．８）に記載された従来のミクサ回路を示す回路構成図であり、２象限アナログ乗算器からなるミクサ回路を示している。
【０００３】
図１５において、ミクサ回路は、第１の入力信号が印加される第１の入力端子１と、差動信号が印加される差動入力端子２、３と、ＩＦ（中間）信号からなる差動信号を出力する差動出力端子４、５と、電源端子６と、第１の入力信号がベース端子に印加される第１の入力トランジスタ７と、差動信号がベース端子に印加されてオン／オフを交互に繰り返す２つ（１対）のスイッチングトランジスタ８、９（第１のトランジスタ対）と、各スイッチングトランジスタ８、９のコレクタ端子と電源端子６との間に挿入された第１および第２の負荷抵抗Ｒ１、Ｒ２とを備えている。
なお、上記非特許文献１（図１０．８）では、第１の入力トランジスタ７のベース端子に電圧・電流変換回路が接続されているが、図１５では特に必要ないので、電圧・電流変換回路は省略されている。
【０００４】
図１５において、たとえば、ＲＦ信号を入力信号としてＩＦ信号を出力する場合には、第１の入力端子１にＲＦ信号を印加して、差動出力端子４、５からＩＦ信号を得る。
逆に、ＩＦ信号を入力信号としてＲＦ信号を出力する場合には、第１の入力端子１にＩＦ信号を印加して、差動出力端子４、５からＲＦ信号を得る。
なお、上記のいずれの場合も、差動入力端子２、３には、差動信号（ＬＯ波）が印加される。
【０００５】
次に、図１５に示した従来のミクサ回路の動作について説明する。
まず、第１の入力端子１に信号が印加されると、印加された入力信号の振幅に比例した電流が、電源端子６から第１の負荷抵抗Ｒ１およびスイッチングトランジスタ８を経て、第１の入力トランジスタ７のコレクタ端子からエミッタ端子に向けて流れる。
【０００６】
一方、差動入力端子２、３にＬＯ波（差動信号）が印加されると、印加されたＬＯ波により、各スイッチングトランジスタ８、９がＬＯ周期で交互にオン／オフを繰り返すので、各負荷抵抗Ｒ１、Ｒ２には、両者の積に相当する電圧が発生する。
ここで、入力信号Ｖｉｎｃｏｓ（ωｉｎｔ）およびＬＯ波（差動信号）±ＶＬＯｃｏｓ（ωＬＯｔ）を用いると、両者の積Ａは、以下の式で表される。
【０００７】
Ａ＝±ＶＬＯｃｏｓ（ωＬＯｔ）×Ｖｉｎｃｏｓ（ωｉｎｔ）
＝±［ｃｏｓ｛（ωＬＯ−ωｉｎ）ｔ｝−ｃｏｓ｛（ωＬＯ＋ωｉｎ）ｔ｝］×Ｖｉｎ・ＶＬＯ／２
【０００８】
上式のように、和周波数成分（ωｉｎ＋ωＬＯ）および差周波数成分（ωｉｎ−ωＬＯ）の差動電圧が生じ、これらの差動電圧は、差動出力端子４、５から出力される。
なお、第１の入力端子１に印加された入力信号は、差動出力端子４、５からは、同相の信号として出力されるので、第１の入力端子１と差動出力端子４、５との間のアイソレーションは確保される。
一方、差動入力端子（ＬＯ端子）２、３に印加されたＬＯ波は、差動出力端子４、５からは、差動信号として出力されるので、差動入力端子（ＬＯ端子）２、３と差動出力端子４、５との間のアイソレーションは確保されない。
【０００９】
図１６は上記非特許文献１（Ｐ１７２、図１０．９）に記載された従来のミクサ回路の他の例を示す回路構成図であり、４象限で動作するギルバート乗算器からなるミクサ回路を示している。図１６中、前述（図１５参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
図１６において、ギルバート乗算器は、前述（図１５）の構成に加えて、入力信号（差動信号）が印加される第１および第２の入力端子１、１２と、第２の入力トランジスタ１４と、２つのスイッチングトランジスタ１５、１６（第２のトランジスタ対）とを備えている。
【００１０】
図１６の４象限ギルバート乗算器は、図１５の２象限アナログ乗算器を２つ組み合わせた構成からなる。
図１６においては、第１および第２の入力信号は差動信号であり、この差動信号は、第１および第２の入力端子１、１２を介して、第１および第２の入力トランジスタ７、１４に印加される。また、スイッチングトランジスタ８、１５の各コレクタ端子は、共通接続されて第１の負荷抵抗Ｒ１に接続され、スイッチングトランジスタ９、１６の各コレクタ端子は、共通接続されて第２の負荷抵抗Ｒ２に接続されている。
【００１１】
図１６に示す２つの２象限アナログ乗算器の各動作は上述と同様であるが、差動入力信号±Ｖｉｎｃｏｓ（ωｉｎｔ）の正相成分は、第１の入力端子１に印加され、逆相成分は、第２の入力端子１２に印加されるものとする。
また、差動信号のＬＯ波±ＶＬＯｃｏｓ（ωＲＦｔ）の正相成分は、一方の差動入力端子２に印加され、逆相成分は、他方の差動入力端子３に印加されるものとする。
【００１２】
このとき、第１の負荷抵抗Ｒ１には、第１のトランジスタ７およびスイッチングトランジスタ８を介した正相の入力信号＋Ｖｉｎｃｏｓ（ωｉｎｔ）および逆相のＬＯ波−ＶＬＯｃｏｓ（ωＲＦｔ）と、第２の入力トランジスタ１４およびスイッチングトランジスタ１５を介した逆相の入力信号−Ｖｉｎｃｏｓ（ωｉｎｔ）および正相のＬＯ波＋ＶＬＯｃｏｓ（ωＲＦｔ）との、それぞれの混合波Ｂからなる電圧が発生する。このとき、第１の負荷抵抗Ｒ１によって得られる混合波Ｂは、以下の式のように表される。
【００１３】
Ｂ＝−ＶＬＯｃｏｓ（ωＬＯｔ）×Ｖｉｎｃｏｓ（ωｉｎｔ）
＝［ｃｏｓ｛（ωＬＯ−ωｉｎ）ｔ｝−ｃｏｓ｛（ωＬＯ＋ωｉｎ）ｔ｝］×（−Ｖｉｎ・ＶＬＯ／２）
【００１４】
同様に、第２の負荷抵抗Ｒ２には、第１の入力トランジスタ７およびスイッチングトランジスタ９を介した正相の入力信号Ｖｉｎｃｏｓ（ωｉｎｔ）および逆相のＬＯ波−ＶＬＯｃｏｓ（ωＲＦｔ）と、第２の入力トランジスタ１４およびスイッチングトランジスタ１６を介した逆相の入力信号−Ｖｉｎｃｏｓ（ωｉｎｔ）および逆相のＬＯ波−ＶＬＯｃｏｓ（ωＲＦｔ）との、それぞれの混合波Ｃからなる電圧が発生する。このとき、第２の負荷抵抗Ｒ２によって得られる混合波Ｃは、以下の式のように表される。
【００１５】
±ＶＬＯｃｏｓ（ωＬＯｔ）×［±Ｖｉｎｃｏｓ（ωｉｎｔ）］
＝  ［ｃｏｓ｛（ωＬＯ−ωｉｎ）ｔ｝−ｃｏｓ｛（ωＬＯ＋ωｉｎ）ｔ｝］×（Ｖｉｎ・ＶＬＯ／２）
【００１６】
ただし、上式において、複合は同順に対応する。
上記各式から、差動出力信号が得られることが分かる。
さらに、第１の負荷抵抗Ｒ１には、スイッチングトランジスタ８を介して、逆相のＬＯ波が印加されるとともに、スイッチングトランジスタ１５を介して、正相のＬＯ波が印加されるので、ＬＯ波そのものは打ち消される。
このことは、第２の負荷抵抗Ｒ２についても同様であり、これにより、差動出力端子４、５にはＬＯ波が出力されず、ＬＯ端子と差動出力端子４、５との間のアイソレーションが確保される。
【００１７】
従来のミクサ回路は、上記のように構成されており、Ｓｉ基板上で占有面積の大きいキャパシタやインダクタなどの受動素子を用いないことで小形化を実現しており、Ｓｉ−ＩＣ上の周波数変換回路として広く用いられている。
また、プロセス微細化の進展にともない、トランジスタの遮断周波数が高くなり、マイクロ波帯やミリ波帯のような高周波帯においても用いられるようになっている。
【００１８】
しかしながら、プロセスを微細化してトランジスタの遮断周波数を高くすると、トランジスタの端子間の耐圧が低下するので、トランジスタに耐圧を超えた電圧が印加された場合には、半導体構造の破壊などによって信頼性低下の問題が発生する。
【００１９】
たとえば、プロセスの微細化にともなう高周波性能および耐圧の変化を考慮すると、エミッタ端子サイズ＝０．３５μｍでは、遮断周波数が５０ＧＨｚ程度であるが、エミッタ端子サイズ＝０．１８μｍまで微細化すると、遮断周波数が２００ＧＨｚ以上と大幅に上昇して高周波帯での動作が可能となる。
しかし、一方の耐圧については、たとえば、エミッタ端子サイズ＝０．３５μｍでは、コレクタ・エミッタ端子間に印加可能な最大電圧は３．３Ｖ程度であるのに対し、エミッタ端子サイズ＝０．１８μｍでは、コレクタ・エミッタ端子間に印加可能な最大電圧は１．５Ｖ程度まで低下する。
【００２０】
したがって、たとえば、図１５に示す２象限アナログ乗算器を用いたミクサ回路において、エミッタ端子サイズ＝０．１８ｕｍとしたトランジスタを用いると、差動出力端子４、５の電圧は最大でも３．０Ｖとなる。一方、エミッタ端子サイズ＝０．３５ｕｍとしたトランジスタを用いた場合には、６．６Ｖとなる。
【００２１】
また、耐圧に関しては、実際にミクサ回路として動作する場合には、直流バイアス電圧に信号が重畳した状態での電圧の上限であるから、エミッタ端子サイズ＝０．１８ｕｍのトランジスタを用いたミクサ回路では、差動出力端子４、５の直流バイアス電圧を１．５Ｖとし、これに振幅３．０Ｖｐｐの信号を重畳させることが限界になる。
【００２２】
一方、エミッタ端子サイズ＝０．３５ｕｍのトランジスタを用いた場合、差動出力端子４、５の直流バイアス電圧を３．３Ｖとし、これに振幅６．６Ｖｐｐの信号を重畳させることが可能となる。すなわち、耐圧の低トランジスタを用いると、電源電圧のみならず各部の直流バイアス電圧を低く設定しなければならず、結果的に、出力信号の振幅が低くなる。
【００２３】
もちろん、実際には、各トランジスタのバイアス電圧の設定などにより、かならずしもコレクタ・エミッタ端子間の耐圧の２倍に等しい振幅の出力信号が得られるわけではないが、エミッタ端子サイズが小さくなるにつれて、耐圧に関する制約により、電源電圧を下げざるを得ず、この結果、出力信号の振幅は低下する。
【００２４】
【非特許文献１】超ＬＳＩのためのアナログ集積回路設計技術  下巻、ｐ１７１、図１０．８、Ｐ１７２、図１０．９
【発明の開示】
【発明が解決しようとする課題】
【００２５】
従来のミクサ回路では、トランジスタのエミッタ端子サイズが小さくなるにつれて、耐圧に関する制約によって電源電圧を下げる必要があることから、出力信号の振幅が低下するので、ミクサ回路として動作させた場合の最大出力が低下して、飽和特性が低下するという課題があった。
【００２６】
この発明は、上記のような課題を解決するためになされたものであり、トランジスタの微細化にともなう耐圧の低下に影響されることなく、高周波での動作と高い飽和特性の両立を実現することのできるミクサ回路を得ることを目的とする。
【課題を解決するための手段】
【００２７】
この発明に係るミクサ回路は、第１または第２の負荷抵抗を介して各コレクタ端子が電源に接続されるとともに、各エミッタ端子どうしが接続された２つのスイッチングトランジスタからなる第１のトランジスタ対と、第１または第２の負荷抵抗を介して各コレクタ端子が電源に接続されるとともに、各エミッタ端子どうしが接続された２つのスイッチングトランジスタからなる第２のトランジスタ対と、第１のトランジスタ対を構成する２つのスイッチングトランジスタの各エミッタ端子とグランドとの間に挿入された第１の入力トランジスタと、第２のトランジスタ対を構成する２つのスイッチングトランジスタの各エミッタ端子とグランドとの間に挿入された第２の入力トランジスタとを備え、第１および第２のトランジスタ対を構成する各２つのスイッチングトランジスタのベース端子に局部発振波を印加するとともに、第１および第２の入力トランジスタのベース端子に入力信号を印加して、第１および第２のトランジスタ対を構成する各２つのスイッチングトランジスタのコレクタ端子から、入力信号と局部発振波との混合波を出力するミクサ回路において、第１のトランジスタ対と第１の入力トランジスタとの間に従属接続された少なくとも１つの第１のベース接地トランジスタと、第２のトランジスタ対と第２の入力トランジスタとの間に従属接続された少なくとも１つの第２のベース接地トランジスタとを備え、第１および第２のベース接地トランジスタの各ベース端子は、高周波的に接地されているものである。
【発明の効果】
【００２８】
この発明によれば、アナログ乗算器を用いたミクサ回路において、入力信号を受ける第１の入力トランジスタのコレクタ端子と、ＬＯ波を受けてオン／オフを繰り返す２つのスイッチングトランジスタのエミッタ端子との間に、少なくとも１つの第１のベース接地トランジスタが従属接続されているので、各トランジスタとして耐圧の低いトランジスタを用いても、電源電圧を高く設定することができ、出力信号の振幅を高めて、飽和特性の低下を回避することができる。
【発明を実施するための最良の形態】
【００２９】
実施の形態１．
図１はこの発明の実施の形態１に係るミクサ回路を示す回路構成図であり、ＮＰＮトランジスタを用いたアナログ乗算器からなるミクサ回路を示している。図１中、前述（図１５参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
図１において、ミクサ回路は、前述の構成に加えて、少なくとも１つの第１のベース接地トランジスタ１７と、第１のベース接地トランジスタ１７のベース端子に接続されたキャパシタ１８およびバイアス端子１９とを備えている。
【００３０】
第１のベース接地トランジスタ１７は、２つのスイッチングトランジスタ８、９からなる第１のトランジスタ対の各エミッタ端子と、第１の入力トランジスタ７のコレクタ端子との間に従属接続され、キャパシタ１８を介して高周波的にグランドに接地されている。
また、第１のベース接地トランジスタ１７のベース端子には、バイアス端子１９からの直流電圧が印加されるように構成されている。
【００３１】
すなわち、図１においては、第１の入力端子１を介して入力信号が印加される第１の入力トランジスタ７のコレクタ端子と、差動入力端子（ＬＯ端子）２、３を介してＬＯ波が印加されるスイッチングトランジスタ８、９の各エミッタ端子との間に、第１のベース接地トランジスタ１７が従属接続されている点のみが前述（図１５）と異なる。
【００３２】
次に、図１に示したこの発明の実施の形態１による動作について説明する。
まず、第１の入力端子１から第１の入力トランジスタ７のベース端子に入力信号が印加されると、入力信号の振幅に応じた電流が、電源端子６から、第１および第２の負荷抵抗Ｒ１、Ｒ２と、スイッチングトランジスタ８、９と、第１のベース接地トランジスタ１７とを介して、グランドへと流れる。
この電流は、スイッチングトランジスタ８、９により、ＬＯ波の周期でオン／オフされ、第１および第２の負荷抵抗Ｒ１、Ｒ２には、入力信号とＬＯ波との積、すなわち、和周波数成分と差周波数成分とを有する信号電圧が発生する。
【００３３】
図１においては、第１の入力トランジスタ７のコレクタ端子とスイッチングトランジスタ８、９のエミッタ端子との間に、第１のベース接地トランジスタ１７が接続されているので、第１のベース接地トランジスタ１７の耐圧分だけ、電源端子６からの電源電圧を高く設定して、差動出力端子４、５の直流バイアス電圧を高く設定することができる。
この結果、出力信号の最大振幅を高めて、ミクサ回路の飽和特性を改善することができる。
【００３４】
なお、図１では、第１の入力トランジスタ７とスイッチングトランジスタ８、９との間に、単一の第１のベース接地トランジスタ１７のみを接続したが、この構成に限定されることはなく、たとえば、図２に示すように、２つの第１のベース接地トランジスタ１７、２０を従属接続して配置してもよい。
【００３５】
図２はこの発明の実施の形態１に係る第２の構成例を示す回路構成図である。
図２において、追加された第１のベース接地トランジスタ２０は、キャパシタ２１によって高周波的に接地されており、追加された第１のベース接地トランジスタ２０のベース端子には、バイアス端子２２を介して直流電圧が印加されるように構成されている。
【００３６】
図２に示したこの発明の実施の形態１に係る第２の構成例においては、２つの第１のベース接地トランジスタ１７、２０により、トランジスタ段数を２段構成としているので、前述（図１）の第１の構成例に比べて、耐圧の範囲内で各トランジスタを使用しつつ、さらに電源電圧を高めて差動出力端子４、５の直流バイアス電圧を高く設定することができる。
【００３７】
この結果、前述（図１）のミクサ回路に比べて、さらに出力信号の最大振幅を高めて、飽和特性を改善することができる。
また、ベース接地トランジスタの段数を３段以上に増やすことにより、さらに電源電圧を高めて、差動出力端子４、５の直流バイアス電圧を高く設定することが可能となり、出力信号の最大振幅を高めて、さらに飽和特性を改善することができる。
【００３８】
さらに、図１、図２では、各トランジスタとしてバイポーラトランジスタを用いたが、これに限定されることはなく、たとえばＦＥＴを用いたミクサ回路にも適用可能なことは言うまでもない。
図３はこの発明の実施の形態１に係る第３の構成例を示す回路構成図であり、図１内の各トランジスタ７〜９、１７に代えて、各ＦＥＴ２３、２５、２６、２４を用いた場合を示している。
【００３９】
図３において、ミクサ回路は、入力信号が印加される第１の入力ＦＥＴ２３と、キャパシタ１８によって高周波的に接地された少なくとも１つの第１のゲート接地ＦＥＴ２４と、ＬＯ波が印加されてオン／オフを繰り返す２つのスイッチングＦＥＴ２５、２６とを備えている。
第１のゲート接地ＦＥＴ２４のゲート端子には、バイアス端子１９を介して直流電圧が印加される。
【００４０】
図３のアナログ乗算器を用いたミクサ回路は、前述（図１）の各トランジスタをＦＥＴに置き換えたのみであり、動作については、図１のミクサ回路と同じである。
したがって、図３のようにＦＥＴを用いたミクサ回路においても、入力信号を受ける第１の入力ＦＥＴ２３のドレイン端子（コレクタ端子に対応）と、２つのスイッチングＦＥＴ２５、２６のソース端子（エミッタ端子に対応）との間に、少なくとも１つの第１のゲート接地ＦＥＴ２４を設けることにより、耐圧の範囲内で各ＦＥＴを使用しつつ、前述と同様に、電源電圧を高めて差動出力端子４、５の直流バイアス電圧を高くすることができ、出力信号の最大振幅を高めて、飽和特性を改善することができる。
【００４１】
また、図３のようにＦＥＴを用いた場合でも、単一の第１のゲート接地ＦＥＴ２４に限定されることはなく、ゲート接地ＦＥＴの段数を２段以上に増やすことにより、耐圧の範囲内で各ＦＥＴを使用しつつ、電源電圧を高めて差動出力端子４、５の直流バイアス電圧を高くして、出力信号の最大振幅を高め、さらに飽和特性を改善可能なことは言うまでもない。
【００４２】
また、図１〜図３においては、ＮＰＮトランジスタ（図１、図２）やＮ型ＦＥＴ（図３）を用いた場合を示したが、これに限定されることはなく、ＰＮＰトランジスタやＰ型ＦＥＴを用いたアナログ乗算器においても、同様の効果を得ることができる。
たとえば、図１内の第１のトランジスタ対（２つのＮＰＮトランジスタ）に代えて、２つのＰＮＰトランジスタからなる第１のＰＮＰトランジスタ対（図示せず）を用いた場合、各ＰＮＰトランジスタのコレクタ端子どうしが接続されて、第１のベース接地トランジスタ１７に接続されることになる。また、各ＰＮＰトランジスタのエミッタ端子（差動出力端子４、５）から混合波が出力されることになる。
【００４３】
また、この発明の実施の形態１においては、第１の入力トランジスタ７（図１、図２）のエミッタ端子、または第１の入力ＦＥＴ２３（図３）のソース端子を、グランド（地導体）に直接接続したが、これに限定されることはなく、第１の入力トランジスタ７のエミッタ端子（第１の入力ＦＥＴ２３のソース端子）と、グランドとの間に負荷抵抗やトランジスタ（または、ＦＥＴ）からなる電流源を接続してもよく、この場合も、前述と同様の効果を得ることができる。
さらに、負荷として、負荷抵抗を用いる代わりに、インダクタなどのリアクタンス素子を用いたミクサ回路の場合においても、前述と同様の効果を得ることができる。
【００４４】
以上のように、この発明の実施の形態１に係るミクサ回路（図１〜図３）は、負荷抵抗Ｒ１、Ｒ２を介して各コレクタ端子が電源（電源端子６）に接続されるとともに、各エミッタ端子どうしが接続された２つのスイッチングトランジスタ８、９（スイッチングＦＥＴ２５、２６）からなる第１のトランジスタ対と、２つのスイッチングトランジスタの各エミッタ端子（各ソース端子）とグランドとの間に挿入された第１の入力トランジスタ７（入力ＦＥＴ２３）とを備えている。
【００４５】
また、２つのスイッチングトランジスタ８、９（スイッチングＦＥＴ２５、２６）の各ベース端子に局部発振波を印加するとともに、第１の入力トランジスタのベース端子（ゲート端子）に入力信号を印加することにより、２つのスイッチングトランジスタの各コレクタ端子（ドレイン端子）から、入力信号と局部発振波との混合波を出力することにより、アナログ乗算器を構成している。
【００４６】
上記アナログ乗算器からなるミクサ回路において、第１のトランジスタ対と第１の入力トランジスタ７（入力ＦＥＴ２３）との間に従属接続された少なくとも１つの第１のベース接地トランジスタ１７（ゲート接地ＦＥＴ２４）を備え、第１のベース接地トランジスタのベース端子（ゲート端子）は、高周波的に接地されている。
【００４７】
このように、アナログ乗算器を用いたミクサ回路において、入力信号を受ける第１の入力トランジスタ７のコレクタ端子と、ＬＯ波を受けてオン／オフを繰り返す２つのスイッチントランジスタ８、９のエミッタ端子との間に、ベース端子が交流的に接地された第１のベース接地トランジスタ７を少なくとも１つ以上従属接続することにより、耐圧の低いトランジスタを用いても、電源電圧を高く設定し、出力信号の振幅を高めて、飽和特性の低下を回避することができる。
【００４８】
実施の形態２．
なお、上記実施の形態１（図１）では、２象限アナログ乗算器において、２つのスイッチングトランジスタ８、９からなる第１のトランジスタ対に第１のベース接地トランジスタ７を接続したが、図４のように、４象限ギルバート乗算器において、第１のトランジスタ対に並設された第２のトランジスタ対（２つのスイッチングトランジスタ１５、１６）に対しても、同様に、第２のベース接地トランジスタ１４を接続してもよい。
【００４９】
図４はこの発明の実施の形態２に係るミクサ回路を示す回路構成図であり、ＮＰＮトランジスタを用いたギルバート乗算器からなるミクサ回路を示している。図４中、前述（図１、図１６参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
図４において、ミクサ回路は、前述の構成に加えて、少なくとも１つの第２のベース接地トランジスタ２７と、第２のベース接地トランジスタ２７のベース端子に接続されたキャパシタ２８およびバイアス端子２９と、を備えている。
【００５０】
この場合、前述（図１）と同様に、第１の入力トランジスタ７のコレクタ端子と、スイッチングトランジスタ８、９の各エミッタ端子との間には、第１のベース接地トランジスタ１７が従属接続されている。
また、第２の入力端子１２を介して入力信号（後述する差動信号）が印加される第２の入力トランジスタ１４のコレクタ端子と、差動入力端子（ＬＯ端子）２、３を介してＬＯ波が印加される２つのスイッチングトランジスタ１５、１６の各エミッタ端子との間には、第２のベース接地トランジスタ２７が従属接続されている。
【００５１】
さらに、スイッチングトランジスタ８、１５の各コレクタ端子は、第１の負荷抵抗Ｒ１を介して電源端子６に接続され、スイッチングトランジスタ９、１６の各コレクタ端子は、第２の負荷抵抗Ｒ２を介して電源端子６に接続されている。
【００５２】
第２のベース接地トランジスタ２７は、ベース端子がキャパシタ２８を介して接地されており、また、バイアス端子２９を介して、ベース端子に直流電圧が印加されるように構成されている。
図４のように、ギルバート乗算器を構成する第１および第２のトランジスタ対と、第１および第２の入力トランジスタ７、１４との間との間には、それぞれ、第１および第２のベース接地トランジスタ１７、２７を従属接続されている。
【００５３】
これにより、第１および第２の入力端子１、１２から入力された差動信号のうち、第１の入力端子１から第１の入力トランジスタ７のベース端子に印加された成分については、入力信号の振幅に応じた電流が、電源端子６から、第１または第２の負荷抵抗Ｒ１、Ｒ２、スイッチングトランジスタ８、９、第１のベース接地トランジスタ１７、および第１の入力トランジスタ７を介してグランドへと流れる。
【００５４】
同様に、第１および第２の入力端子１、１２から入力された差動信号のうち、第２の入力端子１２から第２の入力トランジスタ１４のベース端子に印加された成分については、入力信号の振幅に応じた電流が、電源端子６から、第１または第２の負荷抵抗Ｒ１、Ｒ２、２つのスイッチングトランジスタ１５、１６、第２のベース接地トランジスタ２７、第２の入力トランジスタ１４を介してグランドへと流れる。
【００５５】
第１および第２の入力トランジスタ７、１４を介して流れる２系統の電流は、スイッチングトランジスタ８、９（第１のトランジスタ対）と、スイッチングトランジスタ１５、１６（第２のトランジスタ対）とにより、それぞれ、ＬＯ波の周期でオン／オフされる。この結果、第１および第２の負荷抵抗Ｒ１、Ｒ２には、入力信号とＬＯ波との積、すなわち、和周波数成分および差周波数成分を有する信号の電圧が発生する。
【００５６】
図４に示すミクサ回路においては、第１の入力トランジスタ７のコレクタ端子と、スイッチングトランジスタ８、９のエミッタ端子との間に、第１のベース接地トランジスタ１７が接続され、第２の入力トランジスタ１４のコレクタ端子と、スイッチングトランジスタ１５、１６のエミッタ端子との間に、第２のベース接地トランジスタ２７が接続されている。
これにより、従来のギルバート乗算器に比べて、第１および第２のベース接地トランジスタ２７の耐圧分だけ、電源電圧を高めて差動出力端子４、５の直流バイアス電圧を高くすることができるので、ミクサ回路の動作時の出力信号の最大振幅を高めて、飽和特性を改善することができる。
【００５７】
なお、図４では、各入力トランジスタ７、１４と各スイッチングトランジスタ８、９、１５、１６との間に、それぞれ１段のみの各ベース接地トランジスタ１７、２７を従属接続したが、これに限定されることはなく、図５に示すように、それぞれ２段構成のベース接地トランジスタ１７、２０、２７、３０を従属接続してもよい。
【００５８】
図５において、前述（図２、図４参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
この場合、前述（図２）のように、第１の入力トランジスタ７とスイッチングトランジスタ８、９（第１のトランジスタ対）との間に、２段構成の第１のベース接地トランジスタ１７、２７が従属接続されている。
【００５９】
同様に、第２の入力トランジスタ１４とスイッチングトランジスタ１５、１６（第２のトランジスタ対）との間に、２段構成の第２のベース接地トランジスタ２７、３０が従属接続されている。
第２のベース接地トランジスタ３０のベース端子は、キャパシタ３１を介して高周波的に接地されている。また、第２のベース接地トランジスタ３０のベース端子には、バイアス端子３２を介して直流電圧が印加されるように構成されている。
【００６０】
図５のように、各入力トランジスタ７、１４のコレクタ端子と、各スイッチングトランジスタ８、９、１５、１６のエミッタ端子との間に、２段構成の各ベース接地トランジスタ１７、２０、２７、３０を従属接続することにより、各ベース接地トランジスタ１７、２０、２７、３０の耐圧の範囲内で各トランジスタ（ＦＥＴ）を使用しつつ、さらに電源電圧を高めて、差動出力端子４、５の直流バイアス電圧を高くすることができる。この結果、ミクサ回路の動作時の出力信号の最大振幅を高めて、飽和特性をさらに改善することができる。
【００６１】
なお、図５では、２段構成の各ベース接地トランジスタ１７、２０、２７、３０を従属接続したが、これに限定されることはなく、３段以上のベース接地トランジスタを従属接続してもよい。これにより、耐圧の範囲内で各トランジスタ（ＦＥＴ）を使用しつつ、さらに電源電圧を高め、差動出力端子４、５の直流バイアス電圧を高くして、ミクサ回路の動作時の出力信号の最大振幅を高め、飽和特性をさらに改善することができる。
【００６２】
また、図４では、トランジスタを用いて構成されたギルバート乗算器に適用した場合を示したが、図６のように、ＦＥＴを用いて構成されたギルバート乗算器に適用してもよく、前述と同様の作用効果を奏することは言うまでもない。
図６において、前述（図３、図４参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
【００６３】
この場合、入力信号が印加される第１および第２の入力ＦＥＴ２３、３３のドレイン端子と、ＬＯ波によりオン／オフを繰り返すスイッチングＦＥＴ２５、２６、３６、３７のソース端子との間に、第１および第２のゲート接地ＦＥＴ２４、３４が従属接続されている。これにより、耐圧の範囲内で各ＦＥＴを使用しつつ、電源電圧を高めて、差動出力端子４、５の直流バイアス電圧を高くすることができ、ミクサ回路の動作時の出力信号の最大振幅を高めて、飽和特性を改善することができる。
【００６４】
以上のように、この発明の実施の形態２（図４〜図６）に係るミクサ回路は、第１または第２の負荷抵抗Ｒ１、Ｒ２を介して各コレクタ端子が電源に接続されるとともに、各エミッタ端子どうしが接続された２つのスイッチングトランジスタ８、９からなる第１のトランジスタ対と、第１または第２の負荷抵抗Ｒ１、Ｒ２を介して各コレクタ端子が電源に接続されるとともに、各エミッタ端子どうしが接続された２つのスイッチングトランジスタ１５、１６からなる第２のトランジスタ対と、第１のトランジスタ対を構成する２つのスイッチングトランジスタ８、９の各エミッタ端子とグランドとの間に挿入された第１の入力トランジスタ７と、第２のトランジスタ対を構成する２つのスイッチングトランジスタ１５、１６の各エミッタ端子とグランドとの間に挿入された第２の入力トランジスタ１４とを備えている。
【００６５】
また、第１および第２のトランジスタ対を構成する各２つのスイッチングトランジスタ８、９、１５、１６のベース端子に局部発振波を印加するとともに、第１および第２の入力トランジスタ７、１４のベース端子に入力信号を印加することにより、第１および第２のトランジスタ対を構成する各２つのスイッチングトランジスタ８、９、１５、１６のコレクタ端子から、入力信号と局部発振波との混合波を出力することにより、ギルバート乗算器を構成している。
【００６６】
上記ギルバート乗算器からなるミクサ回路において、第１のトランジスタ対と第１の入力トランジスタ７（ゲート接地ＦＥＴ２３）との間に従属接続された少なくとも１つの第１のベース接地トランジスタ１７、２０（ゲート接地ＦＥＴ２４）と、第２のトランジスタ対と第２の入力トランジスタ１４（ゲート接地ＦＥＴ３３）との間に従属接続された少なくとも１つの第２のベース接地トランジスタ２７、３０（ゲート接地ＦＥＴ３４）とを備え、第１および第２のベース接地トランジスタの各ベース端子は、高周波的に接地されている。
【００６７】
また、第１および第２のトランジスタ対を構成する各２つのスイッチングトランジスタ８、９、１５、１６は、それぞれＮＰＮトランジスタにより構成され、第１のベース接地トランジスタ１７のコレクタ端子は、第１のトランジスタ対を構成する２つのスイッチングトランジスタ８、９の各エミッタ端子に接続され、第１のベース接地トランジスタ１７のエミッタ端子は、第１の入力トランジスタ７のコレクタ端子に接続されている。
同様に、第２のベース接地トランジスタ２７のコレクタ端子は、第２のトランジスタ対を構成する２つのスイッチングトランジスタ１５、１６の各エミッタ端子に接続され、第２のベース接地トランジスタ２７のエミッタ端子は、第２の入力トランジスタ１４のコレクタ端子に接続されている。
このように、ギルバート乗算器からなるミクサ回路においても、前述の実施の形態１と同様の作用効果を奏することができる。
【００６８】
さらに、図４〜図６に示したこの発明の実施の形態２においては、ＮＰＮトランジスタやＮ型ＦＥＴを用いたが、これに限定されることはなく、前述と同様に、ＰＮＰトランジスタやＰ型ＦＥＴを用いたギルバート乗算器に適用しても、同様の作用効果を得ることができる。
【００６９】
たとえば、図４内の第１および第２のトランジスタ対（各２つのＮＰＮトランジスタ）に代えて、各２つのＰＮＰトランジスタからなる第１および第２のＰＮＰトランジスタ対（図示せず）を用いた場合、各ＰＮＰトランジスタ対において、２つのＰＮＰトランジスタのコレクタ端子どうしが接続されて、第１および第２のベース接地トランジスタ１７、２７に接続されることになる。また、各２つのＰＮＰトランジスタのエミッタ端子（差動出力端子４、５）から混合波が出力されることになる。
【００７０】
実施の形態３．
なお、上記実施の形態１、２では、電源端子６とトランジスタ対との間に、第１および第２の負荷抵抗Ｒ１、Ｒ２を挿入して差動出力端子４、５を設けたが、図７のように、ＰＮＰトランジスタ対（２つのスイッチングトランジスタ３８、３９）のエミッタ端子を電源端子６に直接接続して、ＰＮＰトランジスタ対の各コレクタ端子に差動出力端子４、５を設けてもよい。
【００７１】
図７はこの発明の実施の形態３に係るミクサ回路を示す回路構成図であり、前述（図１参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
図７において、第１のＰＮＰトランジスタ対を構成する２つのスイッチングトランジスタ３８、３９は、ＰＮＰトランジスタにより構成されており、それぞれのコレクタ端子は、差動出力端子４、５に接続されている。
また、ベース接地トランジスタ１７に対向配置されたベース接地トランジスタ４１は、ベース端子が、キャパシタ４２を介して接地されるとともに、バイアス端子１９に接続されている。
【００７２】
図７に示したアナログ乗算器からなるミクサ回路において、ＰＮＰトランジスタからなるスイッチングトランジスタ３８、３９は、差動入力端子２、３に印加されたＬＯ波により、ＬＯ波の周期でオン／オフを繰り返すことにより、負荷抵抗Ｒ１、Ｒ２を介在することなく、直接、出力信号を取り出すように構成されている。
したがって、負荷抵抗における電圧降下を回避して、外部から印加される電源電圧を、前述の実施の形態１、２の回路よりも低く設定することができる。
【００７３】
図７において、第１の入力端子１から入力された入力信号は、２つの入力トランジスタ７、４０のベース端子に印加され、入力信号の振幅に応じた電流が、電源端子６から、２つのスイッチングトランジスタ３８、３９と、１対のベース接地トランジスタ１７、４１と、２つの入力トランジスタ７、４０とを介して、グランドへと流れる。
【００７４】
２つの入力トランジスタ７、４０を介して流れる２系統の電流は、２つのスイッチングトランジスタ３８、３９により、ＬＯ波の周期でオン／オフされ、この結果、差動出力端子４、５には、入力信号とＬＯ波との積、すなわち、和周波数成分および差周波数成分を有する信号の電圧が出力される。
【００７５】
図７のように、この発明の実施の形態３に係るミクサ回路においても、入力トランジスタ７のコレクタ端子と、スイッチングトランジスタ３８のコレクタ端子との間に、一方のベース接地トランジスタ１７が従属接続され、同様に、入力トランジスタ４０のコレクタ端子とスイッチングトランジスタ３９のコレクタ端子との間に、他方のベース接地トランジスタ４１が接続されている。
【００７６】
これにより、各ベース接地トランジスタ１７、４１の耐圧分だけ、電源電圧を高めて、差動出力端子４、５の直流バイアス電圧を高くすることができ、ミクサ回路の動作時の出力信号の最大振幅を高めて、飽和特性を改善することができる。
【００７７】
なお、図７のミクサ回路は、２つの入力トランジスタ７、４０を用いて入力信号を受け、各入力トランジスタ７、４０と２つのスイッチングトランジスタ３８、３９との間に、１対のベース接地トランジスタ１７、４１を従属接続したが、これに限られることはなく、種々の変形例に対しても適用可能なことは言うまでもない。
【００７８】
たとえば、入力信号を２つの入力トランジスタ７、４０で受けずに、図８のように、単一の入力トランジスタ７のみで受けるように構成してもよい。
図８において、入力トランジスタ７のベース端子には、入力端子１からの入力信号が印加され、入力トランジスタ７のコレクタ端子には、第１および第２のベース接地トランジスタ１７、４１のエミッタ端子が接続されている。
この場合、１対のベース接地トランジスタ１７、４１は、エミッタ端子どうしが接続されている。
【００７９】
図８のように、使用する入力トランジスタの数を節減しつつ、１対のベース接地トランジスタ１７、４１を従属接続することにより、前述（図７）と同様に、各ベース接地トランジスタ１７、４１の耐圧分だけ、電源電圧を高めて差動出力端子４、５の直流バイアス電圧を高くすることができ、ミクサ回路の動作時の出力信号の最大振幅を高めて、飽和特性を改善することができる。
【００８０】
また、図９に示すように、１対のベース接地トランジスタ１７、４１に対して、さらに１対のベース接地トランジスタ２０、４４を追加し、各ベース接地トランジスタを２段構成としてもよい。
図９において、前述（図２、図７参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
【００８１】
この場合、各スイッチングトランジスタ３８、３９のコレクタ端子には、それぞれ、２段構成のベース接地トランジスタ１７、２０と、ベース接地トランジスタ４１、４４とが従属接続されている。
ベース接地トランジスタ４４のベース端子は、キャパシタ４５を介して接地されるとともに、バイアス端子４６に接続されている。
【００８２】
図９のように、各ベース接地トランジスタを２段構成とすることにより、前述（図２、図５参照）と同様に、耐圧の範囲内で各トランジスタ（ＦＥＴ）を使用しつつ、さらに電源電圧を高め、差動出力端子４、５の直流バイアス電圧を高くすることができる。この結果、ミクサ回路の動作時の出力信号の最大振幅を高めて、飽和特性をさらに改善することができる。
【００８３】
また、図９では、ベース接地トランジスタを２段構成としているが、これに限定されることはなく、ベース接地トランジスタを３段以上に構成してもよい。この場合、耐圧の範囲内で各トランジスタ（ＦＥＴ）を使用しつつ、いっそう電源電圧を高め、差動出力端子４、５の直流バイアス電圧を高くすることができ、ミクサ回路の動作時の出力信号の最大振幅を高めて、飽和特性をさらに改善することができる。
【００８４】
また、図１０に示すように、追加された第１のベース接地トランジスタ２０のみを従属接続してもよい。
いずれの場合も、ベース接地トランジスタを従属接続することにより、その耐圧分だけ電源電圧を高めて、差動出力端子４、５の直流バイアス電圧を高くすることができ、ミクサ回路の動作時の出力信号の最大振幅を高めて、飽和特性を改善することができる。
【００８５】
また、図７〜図１０では、ＬＯ波を受けてＬＯ周期でオン／オフを繰り返す２つのスイッチングトランジスタ３８、３９以外のトランジスタとして、すべてＮＰＮトランジスタを用いたが、これに限定されることはなく、ＰＮＰトランジスタを用いても、耐圧の範囲内で各トランジスタ（ＦＥＴ）を使用しつつ、電源電圧を高めて、差動出力端子４、５の直流バイアス電圧を高くし、ミクサ回路の動作時の出力信号の最大振幅を高めて、飽和特性を改善することができる。
【００８６】
以上のように、この発明の実施の形態３に係るミクサ回路（図７〜図１０）は、各エミッタ端子どうしが接続されて電源に接続された２つのスイッチングトランジスタ３８、３９からなる第１のＰＮＰトランジスタ対と、２つのスイッチングトランジスタ３８、３９の各コレクタ端子とグランドとの間に挿入された少なくとも１つの入力トランジスタ７、４０とを備えている。
【００８７】
また、２つのスイッチングトランジスタ３８、３９の各ベース端子に局部発振波を印加するとともに、各入力トランジスタ７、４０のベース端子に入力信号を印加して、２つのスイッチングトランジスタ３８、３９の各コレクタ端子から、入力信号と局部発振波との混合波を出力することにより、アナログ乗算器を構成している。
【００８８】
上記アナログ乗算器からなるミクサ回路において、第１のＰＮＰトランジスタ対と入力トランジスタ７、４０との間に従属接続された少なくとも１つの第１および第２のベース接地トランジスタ１７、２０、４１、４４を備え、第１および第２のベース接地トランジスタ１７、２０、４１、４４の各ベース端子は、高周波的に接地されている。
これにより、前述と同様に、電源電圧を高め、差動出力端子４、５の直流バイアス電圧を高くすることができる。
【００８９】
実施の形態４．
なお、上記実施の形態３では、アナログ乗算器からなるミクサ回路にＰＮＰトランジスタ対（２つのスイッチングトランジスタ３８、３９）を適用したが、図１１のように、ギルバート乗算器からなるミクサ回路に第１および第２のＰＮＰトランジスタ対（各２つのスイッチングトランジスタ３８、３９、４８、４９）を適用してもよい。
【００９０】
図１１はこの発明の実施の形態４に係るミクサ回路を示す回路構成図であり、前述（図４、図７参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
図１１において、電源端子６には、第１のＰＮＰトランジスタ対（２つのスイッチングトランジスタ３８、３９）に加えて、第２のＰＮＰトランジスタ対（２つのスイッチングトランジスタ４８、４９）のエミッタ端子が接続されている。
【００９１】
第１のＰＮＰトランジスタ対を構成する２つのスイッチングトランジスタ３８、３９の各コレクタ端子は、１対の第１の入力トランジスタ７、４０を介して接地されており、第１のＰＮＰトランジスタ対と各入力トランジスタ７、４０のコレクタ端子との間には、１対の第１のベース接地トランジスタ１７、４１が従属接続されている。
【００９２】
同様に、第２のＰＮＰトランジスタ対を構成する２つのスイッチングトランジスタ４８、４９の各コレクタ端子は、１対の第２の入力トランジスタ４７、１４を介して接地されており、第２のＰＮＰトランジスタ対と各入力トランジスタ４７、１４のコレクタ端子との間には、１対の第２のベース接地トランジスタ５０、２７が従属接続されている。
【００９３】
一方のベース接地トランジスタ２７のベース端子は、前述（図４）と同様に、キャパシタ２８を介して接地されるとともに、直流電圧が印加されるバイアス端子２９に接続されている。
同様に、他方の第２のベース接地トランジスタ５０のベース端子は、キャパシタ５１を介して接地されるとともに、直流電圧が印加されるバイアス端子５２に接地されている。
【００９４】
各スイッチングトランジスタ３８、４９のベース端子は、差動入力端子３に接続され、各スイッチングトランジスタ３９、４８のベース端子は、差動入力端子２に接続されている。
また、各スイッチングトランジスタ３８、４９のコレクタ端子は、差動出力端子５に接続され、各スイッチングトランジスタ３９、４８のコレクタ端子は、差動出力端子４に接続されている。
【００９５】
各スイッチングトランジスタ３８、３９、４８、４９は、差動入力端子２、３（ベース端子）に印加されたＬＯ波により、ＬＯ波の周期でオン／オフを繰り返し、差動出力端子４、５（コレクタ端子）から差動信号を出力する。
このように、負荷抵抗Ｒ１、Ｒ２（図４参照）を不要として、出力信号を直接取り出すことのできるミクサ回路を構成している。
【００９６】
これにより、負荷抵抗Ｒ１、Ｒ２における電圧降下をなくして、外部から電源端子６に印加される電源電圧を低く設定することができる。
また、差動入力信号を受けることができるように、第２のＰＮＰトランジスタ対に１対の第２の入力トランジスタ１４、４７を追加接続するとともに、１対の第２の入力トランジスタ１４、４７と第２のＰＮＰトランジスタ対（２つのスイッチングトランジスタ４８、４９）との間に、１対の第２のベース接地トランジスタ２７、５０を従属接続している。
【００９７】
ここで、差動入力信号のうち、第１の入力端子１に入力された成分を正相信号、第２の入力端子１２に入力された成分を逆相信号とすると、差動出力端子の４、５においては、入力信号の正相信号と逆相信号とが合成されて互いに打ち消しあうので、各入力端子１、１２と差動出力端子４、５との間のアイソレーレション特性を向上することができる。
【００９８】
また、入力トランジスタ７、４０、４７、１４と、スイッチングトランジスタ３８、３９、４８、４９との間に、第１のベース接地トランジスタ１７、４１と、第２のベース接地トランジスタ５０、２７とを接続しているので、耐圧の範囲内で各トランジスタ（ＦＥＴ）を使用しつつ、電源電圧を高めて、差動出力端子４、５の直流バイアス電圧を高くすることができ、ミクサ回路の動作時の出力信号の最大振幅を高めて、飽和特性を改善することができる。
【００９９】
なお、図１１では、各１段構成（１対ずつ）の第１のベース接地トランジスタ１７、４１と、第２のベース接地トランジスタ５０、２７とを用いたが、これに限られることはなく、２段構成以上のベース接地トランジスタを用いてもよい。
これにより、さらに電源電圧を高めて、差動出力端子４、５の直流バイアス電圧を高くすることができ、いっそう、ミクサ回路の動作時の出力信号の最大振幅を高めて、飽和特性を改善することができる。
【０１００】
また、図１１では、各１対の第１および第２の入力トランジスタ７、４０、４７、１４を用いたが、図１２のように、各１つの第１および第２の入力トランジスタ７、１４を用いてもよい。
図１２の構成例においては、前述（図１１）の第１の入力トランジスタ７、４０が単一の入力トランジスタ７のみに置き換えられ、第２の入力トランジスタ４７、１４が単一の入力トランジスタ１４のみに置き換えられている。
【０１０１】
図１２のように構成しても、第１および第２の入力端子（差動入力端子）１、１２と差動出力端子４、５との間のアイソレーション特性を向上することができる。
また、各入力トランジスタ７、１４と、各スイッチングトランジスタ３８、３９、４８、４９との間に、各ベース接地トランジスタ１７、４１、５０、２７が従属接続されているので、耐圧の範囲内で各トランジスタ（ＦＥＴ）を使用しつつ、電源電圧を高めて、差動出力端子４、５の直流バイアス電圧を高くすることができ、ミクサ回路の動作時の出力信号の最大振幅を高めて、飽和特性を改善することができる。
【０１０２】
また、図１１、図１２では、各１段構成の第１のベース接地トランジスタ１７、４１、および第２のベース接地トランジスタ５０、２７を用いたが、これに限定されることはなく、図１３、図１４のように、第１のベース接地トランジスタ２０、５３、および第２のベース接地トランジスタ５６、３０を追加して、２段構成以上のベース接地トランジスタを用いてもよい。
【０１０３】
図１３、１４において、前述（図５、図１２参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
図１３に示すミクサ回路の場合、スイッチングトランジスタ３８と第１のベース接地トランジスタ１７との間には、追加された第１のベース接地トランジスタ２０が従属接続され、スイッチングトランジスタ３９と第１のベース接地トランジスタ４１との間には、追加された第１のベース接地トランジスタ５３が従属接続されている。
【０１０４】
同様に、スイッチングトランジスタ４８と第２のベース接地トランジスタ５０との間には、追加された第２のベース接地トランジスタ５６が従属接続され、スイッチングトランジスタ４９と第２のベース接地トランジスタ２７との間には、追加された第２のベース接地トランジスタ３０が従属接続されている。
【０１０５】
第１のＰＮＰトランジスタ対を構成するスイッチングトランジスタ３８、３９の各コレクタ端子は、追加された第１のベース接地トランジスタ２０、５３の各コレクタ端子に接続され、第２のＰＮＰトランジスタ対を構成するスイッチングトランジスタ４８、４９の各コレクタ端子は、追加された第２のベース接地トランジスタ５６、３０の各コレクタ端子に接続されている。
【０１０６】
ベース接地トランジスタ５３のベース端子は、キャパシタ５４を介して接地されるとともに、直流電圧が印加されるバイアス端子５５に接続されている。
同様に、ベース接地トランジスタ５６のベース端子は、キャパシタ５７を介して接地されるとともに、直流電圧が印加されるバイアス端子５８に接続されている。
【０１０７】
図１３のミクサ回路においても、各入力トランジスタ７、１４と各スイッチングトランジスタ３８、３９、４８、４９との間に、第１のベース接地トランジスタ１７、４１、２０、５３と、第２のベース接地トランジスタ５０、２７、５６、３０とが従属接続されているので、耐圧の範囲内で各トランジスタ（ＦＥＴ）を使用しつつ、さらに電源電圧を高めて、差動出力端子４、５の直流バイアス電圧を高くすることができ、ミクサ回路の動作時の出力信号の最大振幅をいっそう高めて、飽和特性を改善することができる。
【０１０８】
また、図１４に示すミクサ回路においては、図１３内の各１対の第１および第２のベース接地トランジスタが、それぞれ、単一の第１および第２のベース接地トランジスタ１７、２７により構成されている。
【０１０９】
図１４の場合も、各入力トランジスタ７、１４と各スイッチングトランジスタ３８、３９、４８、４９との間に、第１のベース接地トランジスタ１７、２０、５３と、第２のベース接地トランジスタ２７、５６、３０が従属接続されているので、耐圧の範囲内で各トランジスタ（ＦＥＴ）を使用しつつ、さらに電源電圧を高めて、差動出力端子４、５の直流バイアス電圧を高くすることができ、ミクサ回路の動作時の出力信号の最大振幅をいっそう高めて、飽和特性を改善することができる。
また、図１３の場合に比べて、ベース接地トランジスタの数が節減されるので、回路の消費電流や占有面積を低減することができる。
【０１１０】
なお、図１３では、２段構成のベース接地トランジスタを用いたが、これに限定されることはなく、３段構成以上のベース接地トランジスタを用いてもよい。この場合も、耐圧の範囲内で各トランジスタ（ＦＥＴ）を使用しつつ、電源電圧を高めて、差動出力端子４、５の直流バイアス電圧を高くすることができ、ミクサ回路の動作時の出力信号の最大振幅を高めて、飽和特性を改善することができる。
【０１１１】
また、図１１〜図１４では、スイッチングトランジスタ３８、３９、４８、４９以外のトランジスタとして、すべてＮＰＮトランジスタを用いたが、これに限定されることはなく、ＰＮＰトランジスタを用いても、耐圧の範囲内で各トランジスタ（ＦＥＴ）を使用しつつ、電源電圧を高めて、差動出力端子４、５の直流バイアス電圧を高くし、ミクサ回路の動作時の出力信号の最大振幅を高めて、飽和特性を改善することができる。
【０１１２】
さらに、図１１〜図１４では、トランジスタ回路を用いたが、これに限られることはなく、前述（図６参照）のようにＦＥＴを用いて構成されたギルバート乗算器に適用することもできる。
たとえば、図１１内の各トランジスタをＦＥＴに代えた場合、図６内の負荷抵抗Ｒ１、Ｒ２を削除し、各スイッチングＦＥＴ（Ｎ型ＦＥＴ）２５、２６、３６、３７に代えて、Ｐ型のスイッチングＦＥＴを用い、入力ＦＥＴのドレイン端子と各スイッチングＦＥＴのドレイン端子との間に、ゲート接地ＦＥＴを従属接続すればよい。
【０１１３】
これにより、耐圧の範囲内で各ＦＥＴを使用しつつ、電源電圧を高め、差動出力端子４、５の直流バイアス電圧を高くすることができ、ミクサ回路の動作時の出力信号の最大振幅を高め、飽和特性を改善することができる。
また、ＬＯ波によりオン／オフを繰り返すスイッチングＦＥＴ以外のＦＥＴについて、Ｎ型ＦＥＴに代えてＰ型ＦＥＴを用いた場合も、耐圧の範囲内で各ＦＥＴを使用しつつ、電源電圧を高め、差動出力端子４、５の直流バイアス電圧を高くすることができ、ミクサ回路の動作時の出力信号の最大振幅を高め、飽和特性を改善することができる。
【０１１４】
以上のように、この発明の実施の形態４に係るミクサ回路（図１１〜図１４）は、各エミッタ端子どうしが接続されて電源に接続された２つのスイッチングトランジスタ３８、３９からなる第１のＰＮＰトランジスタ対と、各エミッタ端子どうしが接続されて電源に接続された２つのスイッチングトランジスタ４８、４９からなる第２のＰＮＰトランジスタ対と、第１のＰＮＰトランジスタ対を構成する２つのスイッチングトランジスタ４８、４９の各コレクタ端子とグランドとの間に挿入された少なくとも１つの第１の入力トランジスタ７、４０と、第２のＰＮＰトランジスタ対を構成する２つのスイッチングトランジスタ４８、４９の各コレクタ端子とグランドとの間に挿入された少なくとも１つの第２の入力トランジスタ４７、１４とを備えている。
【０１１５】
また、第１および第２のＰＮＰトランジスタ対を構成する各２つのスイッチングトランジスタ３８、３９、４８、４９のベース端子に局部発振波を印加するとともに、第１および第２の入力トランジスタ７、４０、４７、１４のベース端子に入力信号を印加して、第１および第２のＰＮＰトランジスタ対を構成する各２つのスイッチングトランジスタ３８、３９、４８、４９のコレクタ端子から、入力信号と局部発振波との混合波を出力することにより、ギルバート乗算器を構成している。
【０１１６】
上記ギルバート乗算器からなるミクサ回路において、第１のＰＮＰトランジスタ対と第１の入力トランジスタ７、４０との間に従属接続された少なくとも１対の第１のベース接地トランジスタ１７、４１、２０、５３と、第２のＰＮＰトランジスタ対と第２の入力トランジスタ４７、１４との間に従属接続された少なくとも１対の第２のベース接地トランジスタ５０、２７、５６、３０とを備え、第１および第２のベース接地トランジスタ１７、４１、２０、５３、５０、２７、５６、３０の各ベース端子は、高周波的に接地されている。
これにより、前述と同様に、耐圧の範囲内で各トランジスタ（ＦＥＴ）を使用しつつ、電源電圧を高めて、差動出力端子４、５の直流バイアス電圧を高くすることができ、ミクサ回路の動作時の出力信号の最大振幅を高め、飽和特性を改善することができる。
【０１１７】
実施の形態５．
さらに、上記実施の形態１〜４のいずれかに記載のミクサ回路（アナログ乗算器、または、ギルバート乗算器）を用いて構成された送受信機においても、同等の作用効果を奏することは言うまでもない。
【図面の簡単な説明】
【０１１８】
【図１】この発明の実施の形態１に係るＮＰＮトランジスタを用いたアナログ乗算器からなるミクサ回路を示す回路構成図である。
【図２】この発明の実施の形態１による第２の構成例を示す回路構成図である。
【図３】この発明の実施の形態１による第３の構成例を示す回路構成図である。
【図４】この発明の実施の形態２に係るＮＰＮトランジスタを用いたギルバート乗算器からなるミクサ回路を示す回路構成図である。
【図５】この発明の実施の形態２による第２の構成例を示す回路構成図である。
【図６】この発明の実施の形態２による第３の構成例を示す回路構成図である。
【図７】この発明の実施の形態３に係るＰＮＰトランジスタを用いたアナログ乗算器からなるミクサ回路を示す回路構成図である。
【図８】この発明の実施の形態３による第２の構成例を示す回路構成図である。
【図９】この発明の実施の形態３による第３の構成例を示す回路構成図である。
【図１０】この発明の実施の形態３による第４の構成例を示す回路構成図である。
【図１１】この発明の実施の形態４に係るＰＮＰトランジスタを用いたギルバート乗算器からなるミクサ回路を示す回路構成図である。
【図１２】この発明の実施の形態４による第２の構成例を示す回路構成図である。
【図１３】この発明の実施の形態４による第３の構成例を示す回路構成図である。
【図１４】この発明の実施の形態４による第４の構成例を示す回路構成図である。
【図１５】従来の２象限アナログ乗算器からなるミクサ回路を示す回路構成図である。
【図１６】従来の４象限ギルバート乗算器からなるミクサ回路を示す回路構成図である。
【符号の説明】
【０１１９】
１  第１の入力端子、６  電源端子、７、２３、４０  第１の入力トランジスタ（第１の入力ＦＥＴ）、８、９、１５、１６、２５、２６、３６、３７、３８、３９、４８、４９  スイッチングトランジスタ（スイッチングＦＥＴ）、１２  第２の入力端子、１４、３３、４７  第２の入力トランジスタ（第２の入力ＦＥＴ）、１７、２０、２４、４１、４４  第１のベース接地トランジスタ（第１のゲート接地ＦＥＴ）、２７、３０、３４、５０、５６  第１のベース接地トランジスタ（第２のゲート接地ＦＥＴ）、Ｒ１、Ｒ２  負荷抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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