(57)【特許請求の範囲】
【請求項１】
第１導電型の第１の電界効果トランジスタと、
上記第１導電型の第２の電界効果トランジスタと、
第１および第２の抵抗素子と、
上記第１の電界効果トランジスタのソース電圧が供給される第１の駆動目標電圧に等しくなるように制御する第１の回路と、
上記第２の電界効果トランジスタのソース電圧が供給される第２の駆動目標電圧に等しくなるように制御する第２の回路と、を有し、
上記第１の電界効果トランジスタのソースは上記第１の抵抗素子を介して電源電位源に接続され、ドレインが第１の出力ノードに接続され、
上記第２の電界効果トランジスタのソースは上記第２の抵抗素子を介して電源電位源に接続され、ドレインが第２の出力ノードに接続された
第１の駆動系と、
第２導電型の第３の電界効果トランジスタと、
上記第２導電型の第４の電界効果トランジスタと、
第３および第４の抵抗素子と、
上記第３の電界効果トランジスタのソース電圧が供給される第３の駆動目標電圧に等しくなるように制御する第３の回路と、
上記第４の電界効果トランジスタのソース電圧が供給される第４の駆動目標電圧に等しくなるように制御する第４の回路と、を有し、
上記第３の電界効果トランジスタのソースは上記第３の抵抗素子を介して基準電位源に接続され、ドレインが第１の出力ノードに接続され、
上記第４の電界効果トランジスタのソースは上記第４の抵抗素子を介して基準電位源に接続され、ドレインが第２の出力ノードに接続された
第２の駆動系と、
の少なくとも一方を有し、
負荷抵抗の両端に同相電圧が一定の差動信号を形成するように駆動する
差動駆動回路。
【請求項２】
上記第１の駆動系において、
上記第１の駆動目標電圧と上記第２の駆動目標電圧は和が一定の差動信号対を形成し、
上記第２の駆動系において、
上記第３の駆動目標電圧と上記第４の駆動目標電圧は和が一定の差動信号対を形成する
請求項１記載の差動駆動回路。
【請求項３】
上記第１の駆動系および上記第２の駆動系を有する場合、
上記第１の駆動目標電圧と上記第３の駆動目標電圧とはオフセットを含む同じ波形信号であり、
上記第２の駆動目標電圧と上記第４の駆動目標電圧とはオフセットを含む同じ波形信号である
請求項２記載の差動駆動回路。
【請求項４】
上記第１の駆動系において、
上記第１の駆動目標電圧と上記第２の駆動目標電圧の平均電圧は上記電源電位より一定量低い値となるようにバイアスされ、
上記第２の駆動系において、
上記第３の駆動目標電圧と上記第４の駆動目標電圧の平均電圧は上記基準電位より一定量高い値となるようにバイアスされている
請求項２記載の差動駆動回路。
【請求項５】
上記第１の回路は、第１の入力端子が上記第１の駆動目標電圧の供給ラインに接続され、第２の入力端子が上記第１の電界効果トランジスタのソースに接続され、出力が当該第１の電界効果トランジスタのゲートに接続された第１の演算増幅器を含み、
上記第２の回路は、第３の入力端子が上記第２の駆動目標電圧の供給ラインに接続され、第４の入力端子が上記第２の電界効果トランジスタのソースに接続され、出力が当該第２の電界効果トランジスタのゲートに接続された第２の演算増幅器を含み、
上記第３の回路は、第５の入力端子が上記第３の駆動目標電圧の供給ラインに接続され、第６の入力端子が上記第３の電界効果トランジスタのソースに接続され、出力が当該第３の電界効果トランジスタのゲートに接続された第３の演算増幅器を含み、
上記第４の回路は、第７の入力端子が上記第４の駆動目標電圧の供給ラインに接続され、第８の入力端子が上記第４の電界効果トランジスタのソースに接続され、出力が当該第４の電界効果トランジスタのゲートに接続された第４の演算増幅器を含む
請求項１記載の差動駆動回路。
【請求項６】
上記第１の駆動系において、
上記第１の電界効果トランジスタのソースと上記第２の電界効果トランジスタのソース間に第５の抵抗素子が接続され、
上記第２の駆動系において、
上記第３の電界効果トランジスタのソースと上記第４の電界効果トランジスタのソース間に第６の抵抗素子が接続されている
請求項１記載の差動駆動回路。
【請求項７】
上記第１の駆動系において、
上記第１の電界効果トランジスタのソースと上記第２の電界効果トランジスタのソース間に第５の抵抗素子が接続され、
上記第２の駆動系において、
上記第３の電界効果トランジスタのソースと上記第４の電界効果トランジスタのソース間に第６の抵抗素子が接続されている
請求項５記載の差動駆動回路。
【請求項８】
上記第１の駆動系は、
入力されるデジタルデータに応じて上記第１の駆動目標時電位および上記第２の駆動目標電位を生成するデジタルアナログ変換器（ＤＡＣ）を有し、
上記第２の駆動系は、
入力されるデジタルデータに応じて上記第３の駆動目標時電位および上記第４の駆動目標電位を生成するデジタルアナログ変換器（ＤＡＣ）を有する
請求項１記載の差動駆動回路。
【請求項９】
上記第１の駆動系は、
２つの数値入力の第１の加減算結果により上記第１の駆動目標電位を生成する第１のＤＡＣと、
２つの数値入力の第２の加減算結果により上記第２の駆動目標電位を生成する第２のＤＡＣと、を有し、
上記第２の駆動系は、
２つの数値入力の第３の加減算結果により上記第３の駆動目標電位を生成する第３のＤＡＣと、
２つの数値入力の第４の加減算結果により上記第４の駆動目標電位を生成する第４のＤＡＣと、を有する
請求項８記載の差動駆動回路。
【請求項１０】
上記第１の駆動系は、
上記第１のＤＡＣおよび上記第２のＤＡＣの出力を安定化させる安定化回路を有し、
上記第２の駆動系は、
上記第３のＤＡＣおよび上記第４のＤＡＣの出力を安定化させる安定化回路を有する  請求項９記載の差動駆動回路。
【請求項１１】
上記第１の駆動系は、
特定の入力に対する上記ＤＡＣの出力が一定値となるように規定された係数を当該入力に乗算して上記ＤＡＣに入力する乗算器を有し、
上記第２の駆動系は、
特定の入力に対する上記ＤＡＣの出力が一定値となるように規定された係数を当該入力に乗算して上記ＤＡＣに入力する乗算器を有する
請求項８記載の差動駆動回路。
【請求項１２】
上記第１の駆動系は、
差動電圧を受けて上記第１の駆動目標電圧および上記第２の駆動目標電圧を生成し、生成した上記第１の駆動目標電圧を上記第１の回路に供給し、上記第２の駆動目標電圧を上記第２の回路に供給する第１の差動増幅器を有し、
上記第２の駆動系は、
上記差動電圧を受けて上記第３の駆動目標電圧および上記第４の駆動目標電圧を生成し、生成した上記第３の駆動目標電圧を上記第３の回路に供給し、上記第４の駆動目標電圧を上記第４の回路に供給する第２の差動増幅器を有する
請求項１記載の差動駆動回路。
【請求項１３】
上記第１の駆動系において、
上記第１の電界効果トランジスタのソースと上記第２の電界効果トランジスタのソース間に第５の抵抗素子が接続され、
上記第２の駆動系において、
上記第３の電界効果トランジスタのソースと上記第４の電界効果トランジスタのソース間に第６の抵抗素子が接続されている
請求項１２記載の差動駆動回路。
【請求項１４】
上記第１の駆動系において、
上記第１の差動増幅器が生成する上記第１の駆動目標電位および上記第２の駆動目標電位にオフセットを付加するオフセット付加回路を有し、
上記第２の駆動系において、
上記第２の差動増幅器が生成する上記第３の駆動目標電位および上記第４の駆動目標電位にオフセットを付加するオフセット付加回路を有する
請求項１２記載の差動駆動回路。
【請求項１５】
上記第１の駆動系は、
上記第１の差動増幅器の負荷抵抗に並列に接続され、抵抗調整用の第１の電界効果トランジスタと、
上記第１の電界効果トランジスタのゲート電位を調整する調整回路と、を含み、
上記第２の駆動系は、
上記第２の差動増幅器の負荷抵抗に並列に接続され、抵抗調整用の第２の電界効果トランジスタと、
上記第２の電界効果トランジスタのゲート電位を調整する調整回路と、を含む
請求項１２記載の差動駆動回路。
【請求項１６】
負荷側に余剰に供給される電流を吸収するコモンモードフィードバック回路が接続されている
請求項５記載の差動駆動回路。
【請求項１７】
差動伝送路の両端側に配置された送信器を有し、
上記送信器は、負荷抵抗の両端に同相電圧が一定の差動信号を形成するように駆動する差動駆動回路を含み、
上記差動駆動回路は、
第１導電型の第１の電界効果トランジスタと、
上記第１導電型の第２の電界効果トランジスタと、
第２導電型の第３の電界効果トランジスタと、
上記第２導電型の第４の電界効果トランジスタと、
第１および第２の出力ノードと、
第１、第２、第３、および第４の抵抗素子と、を有し、
上記第１の電界効果トランジスタのソースは上記第１の抵抗素子を介して電源電位に接続され、ドレインが上記第１の出力ノードに接続され、
上記第２の電界効果トランジスタのソースは上記第２の抵抗素子を介して電源電位に接続され、ドレインが上記第２の出力ノードに接続され、
上記第３の電界効果トランジスタのソースは上記第３の抵抗素子を介して基準電位に接続され、ドレインが上記第１の出力ノードに接続され、
上記第４の電界効果トランジスタのソースは上記第４の抵抗素子を介して基準電位に接続され、ドレインが上記第２の出力ノードに接続され、
上記第１の電界効果トランジスタのソース電圧が供給される第１の駆動目標電圧に等しくなるように制御する第１の回路と、
上記第２の電界効果トランジスタのソース電圧が供給される第２の駆動目標電圧に等しくなるように制御する第２の回路と、
上記第３の電界効果トランジスタのソース電圧が供給される第３の駆動目標電圧に等しくなるように制御する第３の回路と、
上記第４の電界効果トランジスタのソース電圧が供給される第４の駆動目標電圧に等しくなるように制御する第４の回路と、を有する
通信装置。
【請求項１８】
上記差動駆動回路において、
上記第１の電界効果トランジスタのソースと上記第２の電界効果トランジスタのソース間に第５の抵抗素子が接続され、
上記第３の電界効果トランジスタのソースと上記第４の電界効果トランジスタのソース間に第６の抵抗素子が接続されている
請求項１７記載の通信装置。
【請求項１９】
差動電圧を受けて上記第１の駆動目標電圧および上記第２の駆動目標電圧を生成し、生成した上記第１の駆動目標電圧を上記第１の回路に供給し、上記第２の駆動目標電圧を上記第２の回路に供給する第１の差動増幅器と、
上記差動電圧を受けて上記第３の駆動目標電圧および上記第４の駆動目標電圧を生成し、生成した上記第３の駆動目標電圧を上記第３の回路に供給し、上記第４の駆動目標電圧を上記第４の回路に供給する第２の差動増幅器と、を有する
請求項１７記載の通信装置。
【請求項２０】
上記差動伝送路に対して送信器に並列に受信器を有する
請求項１７記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動伝送路等を伝搬される差動信号を処理する差動駆動回路および通信装置に関するものである。
【背景技術】
【０００２】
差動信号は高速のデータを遠距離伝送するのに広く用いられている。
特に、特許文献１に記載されているプッシュプル型のドライバは、負荷に差動信号を駆動するのに要する消費電流が少ないことから多用される。
【０００３】
このような回路では、プルアップ電流とプルダウン電流の長時間の平均値が一致しないと、負荷の平均電圧が安定しないことから、出力のコモンモード電圧が一定になるようなフィードバック制御を用いて電流源を調整する。
【０００４】
また、特許文献２には、駆動トランジスタの駆動タイミングを調整することでコモンモード電圧の発生を抑える技術が開示されている。
【特許文献１】特開２００６−３４５２５９号公報
【特許文献２】特開２００３−３４７８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、出力のコモンモード電圧が一定になるようなフィードバック制御を用いて電流源を調整する技術は、応答の遅い制御であって平均電圧を一定に保つのみである。コモンモード電圧の瞬時値はプッシュプルトランジスタのオン・オフタイミングのバラツキにより大きく変動している。
このようなコモンモード電圧の変動は、差動伝送路を伝搬し送受信機の接地電位ＧＮＤを接続するラインを通って戻る脈流の電流を生じ、大きな輻射ノイズをまきちらす。
【０００６】
上述したように、特許文献２に開示の技術は、駆動トランジスタの駆動タイミングを調整することでコモンモード電圧の発生を抑えるものである。
しかし、厳密に言えばこの手法が有効なのはプルアップ駆動回路の立ち上がり時間とプルダウン駆動回路の立ち下がり時間が等しいときであり、現実にはその時間に差があることからコモンモード電圧変動を零に抑えることはできない。
【０００７】
より一般的には、コモンモード電圧にも変動を含む差動駆動回路の出力をコモンモードフィルタあるいはパルストランスと呼ばれるフィルタ素子によりコモンモード電圧変動を抑圧する手法が用いられる。
しかしながら、これらのフィルタ素子は大型で半導体基板上に駆動回路とともに集積することはできず、部品点数が増え高価であるという不利益がある。
【０００８】
本発明は、簡単な構成で、トランジスタのゲート電圧−ドレイン電流特性は非線形であっても、またその特性が極性が異なるトランジスタで違う特性であっても、コモンモード成分の無い差動信号が出力可能な差動駆動回路および通信装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１の観点の差動駆動回路は、第１導電型の第１の電界効果トランジスタと、上記第１導電型の第２の電界効果トランジスタと、第１および第２の抵抗素子と、上記第１の電界効果トランジスタのソース電圧が供給される第１の駆動目標電圧に等しくなるように制御する第１の回路と、上記第２の電界効果トランジスタのソース電圧が供給される第２の駆動目標電圧に等しくなるように制御する第２の回路と、を有し、上記第１の電界効果トランジスタのソースは上記第１の抵抗素子を介して電源電位源に接続され、ドレインが第１の出力ノードに接続され、上記第２の電界効果トランジスタのソースは上記第２の抵抗素子を介して電源電位源に接続され、ドレインが第２の出力ノードに接続された、第１の駆動系と、第２導電型の第３の電界効果トランジスタと、上記第２導電型の第４の電界効果トランジスタと、第３および第４の抵抗素子と、上記第３の電界効果トランジスタのソース電圧が供給される第３の駆動目標電圧に等しくなるように制御する第３の回路と、上記第４の電界効果トランジスタのソース電圧が供給される第４の駆動目標電圧に等しくなるように制御する第４の回路と、を有し、上記第３の電界効果トランジスタのソースは上記第３の抵抗素子を介して基準電位源に接続され、ドレインが第１の出力ノードに接続され、上記第４の電界効果トランジスタのソースは上記第４の抵抗素子を介して基準電位源に接続され、ドレインが第２の出力ノードに接続された、第２の駆動系と、の少なくとも一方を有し、負荷抵抗の両端に同相電圧が一定の差動信号を形成するように駆動する。
【００１０】
好適には、上記第１の駆動目標電圧と上記第２の駆動目標電圧は和が一定の差動信号対を形成し、上記第３の駆動目標電圧と上記第４の駆動目標電圧は和が一定の差動信号対を形成する。
【００１１】
好適には、上記第１の駆動目標電圧と上記第３の駆動目標電圧とはオフセットを含む同じ波形信号であり、上記第２の駆動目標電圧と上記第４の駆動目標電圧とはオフセットを含む同じ波形信号である。
【００１２】
好適には、上記第１の駆動目標電圧と上記第２の駆動目標電圧の平均電圧は上記電源電位より一定量低い値となるようにバイアスされ、上記第３の駆動目標電圧と上記第４の駆動目標電圧の平均電圧は上記基準電位より一定量高い値となるようにバイアスされている。
【００１３】
好適には、上記第１の回路は、第１の入力端子が上記第１の駆動目標電圧の供給ラインに接続され、第２の入力端子が上記第１の電界効果トランジスタのソースに接続され、出力が当該第１の電界効果トランジスタのゲートに接続された第１の演算増幅器を含み、上記第２の回路は、第１の入力端子が上記第２の駆動目標電圧の供給ラインに接続され、第２の入力端子が上記第２の電界効果トランジスタのソースに接続され、出力が当該第２の電界効果トランジスタのゲートに接続された第２の演算増幅器を含み、上記第３の回路は、第１の入力端子が上記第３の駆動目標電圧の供給ラインに接続され、第２の入力端子が上記第３の電界効果トランジスタのソースに接続され、出力が当該第３の電界効果トランジスタのゲートに接続された第３の演算増幅器を含み、上記第４の回路は、第１の入力端子が上記第４の駆動目標電圧の供給ラインに接続され、第２の入力端子が上記第４の電界効果トランジスタのソースに接続され、出力が当該第４の電界効果トランジスタのゲートに接続された第４の演算増幅器を含む。
【００１４】
好適には、上記第１の電界効果トランジスタのソースと上記第２の電界効果トランジスタのソース間に第５の抵抗素子が接続され、上記第３の電界効果トランジスタのソースと上記第４の電界効果トランジスタのソース間に第６の抵抗素子が接続されている。
【００１５】
好適には、差動電圧を受けて上記第１の駆動目標電圧および上記第２の駆動目標電圧を生成し、生成した上記第１の駆動目標電圧を上記第１の回路に供給し、上記第２の駆動目標電圧を上記第２の回路に供給する第１の差動増幅器と、上記差動電圧を受けて上記第３の駆動目標電圧および上記第４の駆動目標電圧を生成し、生成した上記第３の駆動目標電圧を上記第３の回路に供給し、上記第４の駆動目標電圧を上記第４の回路に供給する第２の差動増幅器と、を有する。
【００１６】
好適には、上記第１の駆動系は、入力されるデジタルデータに応じて上記第１の駆動目標時電位および上記第２の駆動目標電位を生成するデジタルアナログ変換器（ＤＡＣ）を有し、上記第２の駆動系は、入力されるデジタルデータに応じて上記第３の駆動目標時電位および上記第４の駆動目標電位を生成するデジタルアナログ変換器（ＤＡＣ）を有する。
【００１７】
好適には、上記第１の駆動系は、２つの数値入力の第１の加減算結果により上記第１の駆動目標電位を生成する第１のＤＡＣと、２つの数値入力の第２の加減算結果により上記第２の駆動目標電位を生成する第２のＤＡＣと、を有し、上記第２の駆動系は、２つの数値入力の第３の加減算結果により上記第３の駆動目標電位を生成する第３のＤＡＣと、２つの数値入力の第４の加減算結果により上記第４の駆動目標電位を生成する第４のＤＡＣと、を有する。
【００１８】
好適には、上記第１の駆動系は、上記第１のＤＡＣおよび上記第２のＤＡＣの出力を安定化させる安定化回路を有し、上記第２の駆動系は、上記第３のＤＡＣおよび上記第４のＤＡＣの出力を安定化させる安定化回路を有する。
【００１９】
好適には、上記第１の駆動系は、特定の入力に対する上記ＤＡＣの出力が一定値となるように規定された係数を当該入力に乗算して上記ＤＡＣに入力する乗算器を有し、上記第２の駆動系は、特定の入力に対する上記ＤＡＣの出力が一定値となるように規定された係数を当該入力に乗算して上記ＤＡＣに入力する乗算器を有する。
【００２０】
好適には、上記第１の駆動系において、上記第１の差動増幅器が生成する上記第１の駆動目標電位および上記第２の駆動目標電位にオフセットを付加するオフセット付加回路を有し、上記第２の駆動系において、上記第２の差動増幅器が生成する上記第３の駆動目標電位および上記第４の駆動目標電位にオフセットを付加するオフセット付加回路を有する。
【００２１】
好適には、上記第１の駆動系は、上記第１の差動増幅器の負荷抵抗に並列に接続され、抵抗調整用の第１の電界効果トランジスタと、上記第１の電界効果トランジスタのゲート電位を調整する調整回路と、を含み、上記第２の駆動系は、上記第２の差動増幅器の負荷抵抗に並列に接続され、抵抗調整用の第２の電界効果トランジスタと、上記第２の電界効果トランジスタのゲート電位を調整する調整回路と、を含む。
【００２２】
好適には、負荷側にコモンモード電圧変動を抑圧するコモンモードフィードバック回路が接続されている。
【００２３】
本発明の第２の観点の通信装置は、差動伝送路の両端側に配置された送信器を有し、上記送信器は、負荷抵抗の両端に同相電圧が一定の差動信号を形成するように駆動する差動駆動回路を含み、上記差動駆動回路は、第１導電型の第１の電界効果トランジスタと、上記第１導電型の第２の電界効果トランジスタと、第２導電型の第３の電界効果トランジスタと、上記第２導電型の第４の電界効果トランジスタと、第１および第２の出力ノードと、第１、第２、第３、および第４の抵抗素子と、を有し、上記第１の電界効果トランジスタのソースは上記第１の抵抗素子を介して電源電位に接続され、ドレインが上記第１の出力ノードに接続され、上記第２の電界効果トランジスタのソースは上記第２の抵抗素子を介して電源電位に接続され、ドレインが上記第２の出力ノードに接続され、上記第３の電界効果トランジスタのソースは上記第３の抵抗素子を介して基準電位に接続され、ドレインが上記第１の出力ノードに接続され、上記第４の電界効果トランジスタのソースは上記第４の抵抗素子を介して基準電位に接続され、ドレインが上記第２の出力ノードに接続され、上記第１の電界効果トランジスタのソース電圧が供給される第１の駆動目標電圧に等しくなるように制御する第１の回路と、上記第２の電界効果トランジスタのソース電圧が供給される第２の駆動目標電圧に等しくなるように制御する第２の回路と、上記第３の電界効果トランジスタのソース電圧が供給される第３の駆動目標電圧に等しくなるように制御する第３の回路と、上記第４の電界効果トランジスタのソース電圧が供給される第４の駆動目標電圧に等しくなるように制御する第４の回路と、を有する。
【００２４】
好適には、上記差動伝送路に対して送信器に並列に受信器を有する。
【００２５】
本発明によれば、第１および第２の電界効果トランジスタのソースと電源電位の間に第１の抵抗素子および第２の抵抗素子がそれぞれ接続され、第３および第４の電界効果トランジスタのソースと基準電位間に第３の抵抗素子および第４の抵抗素子が接続されている。
そして、第１および第２の電界効果トランジスタのソースと第３および第４の電界効果トランジスタのソースの電圧が各々の駆動目標電圧に等しくなるようにフィードバックをかけて、第１および第２の電界効果トランジスタのゲート、第３および第４の電界効果トランジスタのゲートを駆動しドレインから出力を取り出す。
この差動駆動回路は、いわゆる差動のプッシュプルドライバとして機能する。
【発明の効果】
【００２６】
本発明によれば、簡単な構成で、トランジスタのゲート電圧−ドレイン電流特性は非線形であっても、またその特性が、極性が異なるトランジスタで違う特性であっても、コモンモード成分の無い差動信号を出力することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施形態を図面に関連付けて説明する。
【００２８】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【００２９】
本ドライバ１は、差動駆動回路２、第１のデジタルアナログ変換器（ＤＡＣ）３、第２のＤＡＣ４、およびコモンモードフィードバック(ＣＭＦＢ)回路５を有している。
【００３０】
差動駆動回路２は、第１導電型、たとえばｐチャネル型（Ｐ型）の第１の電界効果トランジスタであるＰＭＯＳトランジスタＱ１と、Ｐ型の第２の電界効果トランジスタであるＰＭＯＳトランジスタＱ２と、を有する。
差動駆動回路２は、第２導電型、たとえばｎチャネル型（Ｎ型）の第３の電界効果トランジスタであるＮＭＯＳトランジスタＱ３と、Ｎ型の第４の電界効果トランジスタであるＮＭＯＳトランジスタＱ４と、を有する。
さらに、差動駆動回路２は、第１の出力ノードＮＯ１と、第２の出力ノードＮＯ２と、第１の抵抗素子Ｒ１と、第２の抵抗素子Ｒ２と、第３の抵抗素子Ｒ３と、第４の抵抗素子Ｒ４と、を有している。
【００３１】
そして、第１のトランジスタＱ１のソースは第１の抵抗素子Ｒ１を介して電源電位源ＶＤＤに接続され、ドレインが第１の出力ノードＮＯ１に接続されている。
第２のトランジスタＱ２のソースは第２の抵抗素子Ｒ２を介して電源電位源ＶＤＤに接続され、ドレインが第２の出力ノードＮＯ２に接続されている。
第３のトランジスタＱ３のソースは第３の抵抗素子Ｒ３を介して基準電位源ＶＳＳに接続され、ドレインが第１の出力ノードＮＯ１に接続されている。
第４のトランジスタＱ４のソースは第４の抵抗素子Ｒ４を介して基準電位源ＶＳＳに接続され、ドレインが第２の出力ノードＮＯ２に接続されている。
なお、基準電位ＶＳＳは、接地電位ＧＮＤを含む。
【００３２】
さらに、本実施形態の差動駆動回路２は、第１のトランジスタＱ１のソース電圧Ｓ１がＤＡＣ３から供給される第１の駆動目標電圧Ｖ１に等しくなるように制御する第１の回路２１を有する。
差動駆動回路２は、第２のトランジスタＱ２のソース電圧Ｓ２がＤＡＣ３から供給される第２の駆動目標電圧Ｖ２に等しくなるように制御する第２の回路２２を有する。
差動駆動回路２は、第３のトランジスタＱ３のソース電圧Ｓ３がＤＡＣ４から供給される第３の駆動目標電圧Ｖ３に等しくなるように制御する第３の回路２３を有する。
差動駆動回路２は、第４のトランジスタＱ４のソース電圧Ｓ４が供給される第４の駆動目標電圧Ｖ４に等しくなるように制御する第４の回路２４を有している。
そして、差動駆動回路２は、負荷抵抗Ｒloadの両端に同相電圧が一定の差動信号を形成するように出力側の、たとえば伝送路を駆動する。
【００３３】
第１の回路２１は、第１の演算増幅器Ａ１により構成されている。
第１の回路２１は、第１の入力端子である非反転入力端子（＋）が第１の駆動目標電圧Ｖ１の供給ラインに接続され、第２の入力端子である反転入力端子（−）が第１のトランジスタＱ１のソースに接続され、出力が第１のトランジスタＱ１のゲートに接続されている。
【００３４】
第２の回路２２は、第２の演算増幅器Ａ２により構成されている。
第２の回路２２は、第３の入力端子である非反転入力端子（＋）が第２の駆動目標電圧Ｖ２の供給ラインに接続され、第４の入力端子である反転入力端子（−）が第２のトランジスタＱ２のソースに接続され、出力が第２のトランジスタＱ２のゲートに接続されている。
【００３５】
第３の回路２３は、第３の演算増幅器Ａ３により構成されている。
第３の回路２３は、第５の入力端子である非反転入力端子（＋）が第３の駆動目標電圧Ｖ３の供給ラインに接続され、第６の入力端子である反転入力端子（−）が第３のトランジスタＱ３のソースに接続され、出力が第３のトランジスタＱ３のゲートに接続されている。
【００３６】
第４の回路２４は、第４の演算増幅器Ａ４により構成されている。
第４の回路２４は、第７の入力端子である非反転入力端子（＋）が第４の駆動目標電圧Ｖ４の供給ラインに接続され、第８の入力端子である反転入力端子（−）が第４のトランジスタＱ４のソースに接続され、出力が第４のトランジスタＱ４のゲートに接続されている。
【００３７】
ＤＡＣ３は、Ｎビットのデジタル信号Ｄを受けて第１の駆動目標電圧Ｖ１および第２の駆動目標電圧Ｖ２を生成し、生成した第１の駆動目標電圧Ｖ１を差動駆動回路２の第１の回路２１に供給し、第２の駆動目標電圧Ｖ２を第２の回路２２に供給する。
【００３８】
ＤＡＣ４は、Ｎビットのデジタル信号Ｄを受けて第３の駆動目標電圧Ｖ３および第４の駆動目標電圧Ｖ４を生成し、生成した第３の駆動目標電圧Ｖ３を差動駆動回路２の第３の回路２３に供給し、第４の駆動目標電圧Ｖ４を第４の回路２４に供給する。
【００３９】
ＤＡＣ３は、第１の駆動目標電圧Ｖ１の第１の供給ラインＬＶ１と電源電位源ＶＤＤ間に接続された抵抗素子ＲＡ１と、第１の供給ラインＬＶ１と基準電位源ＶＳＳとの間に接続された電流源Ｉ３１と、を有する。
ＤＡＣ３は、第２の駆動目標電圧Ｖ２の第２の供給ラインＬＶ２と電源電位源ＶＤＤ間に接続された抵抗素子ＲＡ２と、第２の供給ラインＬＶ２と基準電位源ＶＳＳとの間に接続された電流源Ｉ３２と、を有する。
ＤＡＣ３は、基準電位源ＶＳＳに接続され電流値が重み付けされたＮ個の電流源Ｉ３−０〜Ｉ３−N−１を有する。
さらにＤＡＣ３は、各電流源Ｉ３−０〜Ｉ３−N−１と第１または第２の供給ラインＬＶ１，ＬＶ２とを選択的に接続するスイッチＳＷ３−０〜ＳＷ３−N-1を有している。
なお、基準電位ＶＳＳは、接地電位ＧＮＤを含む。
【００４０】
ＤＡＣ４は、第３の駆動目標電圧Ｖ３の第３の供給ラインＬＶ３と基準電位源ＶＳＳ間に接続された抵抗素子ＲＡ３と、第３の供給ラインＬＶ３と電源電位源ＶＤＤとの間に接続された電流源Ｉ４１と、を有する。
ＤＡＣ４は、第４の駆動目標電圧Ｖ４の第４の供給ラインＬＶ４と基準電位源ＶＳＳ間に接続された抵抗素子ＲＡ４と、第４の供給ラインＬＶ４と電源電位源ＶＤＤとの間に接続された電流源Ｉ４２と、を有する。
ＤＡＣ４は、電源電位源ＶＤＤに接続され電流値が重み付けされたＮ個の電流源Ｉ４−０〜Ｉ４−N−１を有する。
さらにＤＡＣ４は、各電流源Ｉ４−０〜Ｉ４−N−１と第３または第４の供給ラインＬＶ３，ＬＶ４とを選択的に接続するスイッチＳＷ４−０〜ＳＷ４−N-1を有している。
なお、基準電位ＶＳＳは、接地電位ＧＮＤを含む。
【００４１】
コモンモードフィードバック(ＣＭＦＢ)回路５は、負荷側に余剰に供給される電流を吸収する機能を有する。
【００４２】
コモンモードフィードバック(ＣＭＦＢ)回路５は、Ｎ型の電界効果トランジスタＱ５１，Ｑ５２と、演算増幅器Ａ５１と、抵抗素子Ｒ５１，Ｒ５２と、コモン電圧源Ｖ５１とを有している。
トランジスタＱ５１のドレインが差動駆動回路２の第１の出力ノードＮＯ１側に接続され、ソースが基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）に接続され、ゲートが演算増幅器Ａ５１の出力に接続されている。
トランジスタＱ５２のドレインが差動駆動回路２の第２の出力ノードＮＯ２側に接続され、ソースが基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）に接続され、ゲートが演算増幅器Ａ５１の出力に接続されている。
抵抗素子Ｒ５１とＲ５２が差動駆動回路２の第１の出力ノードＮＯ１と第２の出力ノードＮＯ２間に、直列に接続され、両抵抗素子の接続点が演算増幅器Ａ５１の反転入力端子（−）に接続されている。そして、演算増幅器Ａ５１の非反転入力端子（＋）にコモン電圧源Ｖ５１が接続されている。
【００４３】
このような構成を有するドライバ１においては、デジタルで与えられた出力電圧情報はＤＡＣ３とＤＡＣ４で次のように変換される。
すなわち、出力電圧情報は、ＤＡＣ３において、第１および第２のトランジスタ（ＰＭＯＳトランジスタ）Ｑ１、Ｑ２の駆動目標値となるアナログ電圧である第１の駆動目標電圧Ｖ１、第２の駆動目標電圧Ｖ２に変換される。
出力電圧情報は、ＤＡＣ４において、第３および第４のトランジスタ（ＮＭＯＳトランジスタ）Ｑ３、Ｑ４の駆動目標値となるアナログ電圧である第３の駆動目標電圧Ｖ３、第４の駆動目標電圧Ｖ４に変換される。
【００４４】
第１の駆動目標電圧Ｖ１と第２の駆動目標電圧Ｖ２は和が一定の差動信号対、第３の駆動目標電圧Ｖ３と第４の駆動目標電圧Ｖ４も和が一定の差動信号対である。
また、第１の駆動目標電圧Ｖ１と第３の駆動目標電圧Ｖ３はオフセットがあるが同じ波形の信号であり、第２の駆動目標電圧Ｖ２と第４の駆動目標電圧Ｖ４もオフセットを持つ同じ波形の信号である。
第１の駆動目標電圧Ｖ１と第２の駆動目標電圧Ｖ２は平均電圧が電源電位ＶＤＤより一定量低い値になるようにバイアスされている。
第３の駆動目標電圧Ｖ３と第４の駆動目標電圧Ｖ４は平均電圧が基準電位ＶＳＳより一定量高い値になるようにバイアスされている。
【００４５】
第１〜第４の駆動目標電圧Ｖ１〜Ｖ４の瞬時電圧はひとつのパラメータＶ（ｔ）をもつ以下の式で表される。
【００４６】
［数１］
Ｖ１（ｔ）＝  ＶｂｉａｓＰ  ＋  Ｖ（ｔ）              （１）
Ｖ２（ｔ）＝  ＶｂｉａｓＰ  −  Ｖ（ｔ）              （２）
Ｖ３（ｔ）＝  ＶｂｉａｓＮ  ＋  Ｖ（ｔ）              （３）
Ｖ４（ｔ）＝  ＶｂｉａｓＮ  −  Ｖ（ｔ）              （４）
【００４７】
演算増幅器Ａｎ(ｎ＝１〜４)はトランジスタＱｎのソース電圧Ｓｎが駆動目標電圧Ｖｎに等しくなるようネガティブフィードバック(ＮＦＢ)を構成する。
その結果、抵抗素子Ｒ１〜Ｒ４にはＶ（ｔ）が定める電流が流れ、それと等量の電流がトランジスタＱ１〜Ｑ４のドレインにも流れる。
抵抗素子Ｒ１〜Ｒ４の抵抗値がすべてＲと仮定するとトランジスタＱ１とトランジスタＱ３のドレイン結合点から負荷に向かう電流Ｉｐｏｓは次式となる。
【００４８】
［数２］
Ｉｐｏｓ
＝  （ＶＤＤ−ＶｂｉａｓＰ−Ｖ（ｔ））/Ｒ−（ＶｂｉａｓＮ＋Ｖ（ｔ））/Ｒ
＝  （ＶＤＤ−ＶｂｉａｓＰ−ＶｂｉａｓＮ−２Ｖ（ｔ））/Ｒ      （５）
【００４９】
同様に、トランジスタＱ２とトランジスタＱ４のドレイン結合点に負荷から流れ込む電流Ｉｎｅｇは次式となる。
【００５０】
［数３］
Ｉｎｅｇ
＝  （ＶｂｉａｓＮ−Ｖ（ｔ））/Ｒ−（ＶＤＤ−ＶｂｉａｓＰ＋Ｖ（ｔ））/Ｒ
＝  （ＶｂｉａｓＮ＋ＶｂｉａｓＰ−ＶＤＤ−２Ｖ（ｔ））/Ｒ      （６）
【００５１】
ここで、次式バイアスとなるように設定すれば電流Ｉｐｏｓと電流Ｉｎｅｇは等しくなる。
【００５２】
［数４］
ＶＤＤ−ＶｂｉａｓＰ  ＝  ＶｂｉａｓＮ                  （７）
【００５３】
［数５］
Ｉｐｏｓ  ＝  Ｉｎｅｇ  ＝  −２Ｖ（ｔ）/Ｒ              （８）
【００５４】
これはこの回路が負荷に対して平均電圧を充電もしないし放電もしないことを表し、コモンモード電圧を一定に保つことを示している。
【００５５】
現実の回路では素子性能バラツキなどによりバイアスは完璧に上記（７）式の関係を満たすことができない。
これに対処するにはバイアスを電流Ｉｐｏｓが電流Ｉｎｅｇより僅かにしかし確実に大きくなるように設定し、電流Ｉｐｏｓで余剰に供給される電流をコモンモードフィードバック（ＣＭＦＢ）回路５で吸収してしまえばよい。
ＣＭＦＢは信号Ｖ（ｔ）の帯域とは無関係に狭帯域でかまわない。信号のＡＣ成分Ｖ（ｔ）にもとづく負荷駆動は上記（５）式と（６）式が示すように平衡しておりコモンモード成分を持たない。
【００５６】
＜第２の実施形態＞
図２は、本発明の第２の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【００５７】
図２のドライバ１Ａが図１のドライバ１と異なる点は以下の点にある。
第１に、差動駆動回路２Ａにおいて、第１のトランジスタのソースと第２のトランジスタＱ２のソース間に第５の抵抗素子Ｒ５が接続され、第３のトランジスタＱ３のソースと第４のトランジスタＱ４のソース間に第６の抵抗素子Ｒ６が接続されていることにある。
第２に、ＤＡＣ３，ＤＡＣ４の代わり、第１の差動増幅器６および第２の差増増幅器７を設けたことにある。
第１の差動増幅器６は、アナログ差動電圧を受けて第１の駆動目標電圧Ｖ１および第２の駆動目標電圧Ｖ２を生成し、生成した第１の駆動目標電圧Ｖ１を第１の回路２１に供給し、第２の駆動目標電圧Ｖ２を第２の回路２２に供給する。
第２の差動増幅器７は、第１の差動増幅器６と、アナログ差動電圧を受けて第３の駆動目標電圧Ｖ３および第４の駆動目標電圧Ｖ４を生成し、生成した第３の駆動目標電圧Ｖ３を第３の回路２３に供給し、第４の駆動目標電圧Ｖ４を第４の回路２４に供給する。
【００５８】
第１の差動増幅器６は、第２導電型の電界効果トランジスタであるＮＭＯＳトランジスタＱ６１，Ｑ６２、抵抗素子ＲＡ１，ＲＡ２，Ｒ６１、および電流源Ｉ６１，Ｉ６２を有している。
ＮＭＯＳトランジスタＱ６１のソースは電流源Ｉ６１に接続され、ドレインが抵抗素子ＲＡ１を介して電源電位源ＶＤＤに接続され、ゲートがアナログ差動電圧ＶｉｎＰの供給ラインに接続されている。
ＮＭＯＳトランジスタＱ６２のソースは電流源Ｉ６２に接続され、ドレインが抵抗素子ＲＡ２を介して電源電位源ＶＤＤに接続され、ゲートがアナログ差動電圧ＶｉｎＮの供給ラインに接続されている。
そして、ＮＭＯＳトランジスタＱ６１のソースとＮＭＯＳトランジスタＱ６２のソース間に抵抗素子Ｒ６１が接続されている。
【００５９】
第２の差動増幅器７は、第１導電型の電界効果トランジスタであるＰＭＯＳトランジスタＱ７１，Ｑ７２、抵抗素子ＲＡ３，ＲＡ４，Ｒ７１、および電流源Ｉ７１，Ｉ７２を有している。
ＰＭＯＳトランジスタＱ７１のソースは電流源Ｉ７１に接続され、ドレインが抵抗素子ＲＡ１を介して基準電位源ＶＳＳ（たとえば接地電位ＧＮＤ）に接続され、ゲートがアナログ差動電圧ＶｉｎＰの供給ラインに接続されている。
ＰＭＯＳトランジスタＱ７２のソースは電流源Ｉ７２に接続され、ドレインが抵抗素子ＲＡ３を介して基準電位源ＶＳＳに接続され、ゲートがアナログ差動電圧ＶｉｎＮの供給ラインに接続されている。
そして、ＮＭＯＳトランジスタＱ７１のソースとＮＭＯＳトランジスタＱ７２のソース間に抵抗素子Ｒ７１が接続されている。
【００６０】
この例では出力に駆動されるべき信号はアナログの差動電圧ＶｉｎＰ−ＶｉｎＮで与えられている。
この電圧は第１および第２の差動増幅器６と７で第１〜第４の駆動目標電圧Ｖ１〜Ｖ４に変換される。
第１の差動増幅器６と第２の差動増幅器７が良い線形性を保つためには、差動対トランジスタＱ６１とＱ６２、Ｑ７１とＱ７２のドレイン電流比のピーク値はあまり大きくとることができない。
たとえば、その電流比を３：１とすれば、第１の実施形態と同様、第５の抵抗素子Ｒ５および６の抵抗素子Ｒ６を持たない差動駆動回路２ならば負荷に最大電流を供給している瞬間の第１のトランジスタＱ１と第２のトランジスタＱ２の電流比も３：１である。その結果、差動駆動回路（出力回路）が消費する電流と出力として取り出せる電流の比は４：２となる。
出力は負荷に大電流を供給する回路であることから、最大駆動電流の２倍の電流を常に出力回路が消費するのは電力の浪費と言える。
【００６１】
本第２の実施形態においては、第１のトランジスタＱ１と第２のトランジスタＱ２のソースを短絡する第５の抵抗素子Ｒ５と、第３のトランジスタＱ３と第４のトランジスタＱ４のソースを短絡する第６の抵抗素子Ｒ６と、を有している。
これらの抵抗素子Ｒ５，Ｒ６には２Ｖ（ｔ）の電位差がかかることから第１のトランジスタＱ１と第２のトランジスタＱ２の電流比、第３のＭＭＯＳトランジスタＱ３と第４のトランジスタＱ４の電流比は差動増幅器６，７内のトランジスタの電流比を上回る。
結果、負荷に供給できる電流が増えるので同じ駆動電流を得るための出力回路の消費電流は減り、電力効率が良くなる。
【００６２】
第５の抵抗素子Ｒ５や第６の抵抗素子Ｒ６の挿入がいかに差動駆動回路２Ａの電流効率を改善するかを以下の例で示す。
ここで、第１〜第４の抵抗素子Ｒ１〜Ｒ４の値をＲ（Ω）、第５および第６の抵抗素子Ｒ５およびＲ６の値をｒ（Ω）とする。
【００６３】
まず、第５および第６の抵抗素子Ｒ５およびＲ６が無い場合を考える。
仮に、第３の駆動目標電圧Ｖ３と第４の駆動目標電圧Ｖ４の電位、すなわち第３のトランジスタのソース電圧Ｓ３、第４のトランジスタＱ４のソース電圧Ｓ４の電位が最大値０．６(Ｖ)、最小値０．２(Ｖ)の波形で与えられているとする。
最小値が接地電位ＧＮＤまで下げられない理由は前段の回路の入出力直線性を良好に保つため等である。
【００６４】
ソース電圧Ｓ３が最小電圧０．２（Ｖ）になっている瞬間、第３のトランジスタＱ３がドレインから引き込みソースを通して第３の抵抗素子Ｒ３へ流す電流は０．２/Ｒ（Ａ）である。同時刻にソース電圧Ｓ４は最大電圧０．６(Ｖ)になるので、第４のＮＭＯＳトランジスタＱ４がドレインから引き込みソースを通して第４の抵抗素子Ｒ４へ流す電流は０．６/Ｒ（Ａ）である。
本実施形態の回路ではこの瞬間に第１のトランジスタＱ１と第２のトランジスタＱ２のドレインから吐き出される電流は、第１のトランジスタＱ１からの電流が０．６/Ｒ（Ａ）、第２のトランジスタＱ２からの電流が０．２/Ｒ(Ａ)となるように設計される。
この結果、負荷に流すことのできた電流は第１のトランジスタＱ１から吐き出されて第３のトランジスタＱ３が吸い込みきれなかった差の０．４/Ｒ(Ａ)である。
これは第４のトランジスタＱ４が吸い込む電流のうち、第２のトランジスタＱ２がまかないきれなかった差分にも等しい。
一方、出力回路を流れる全電流は０．８/Ｒ(Ａ)であることから、負荷の駆動にまわせる電流は全消費電流の半分である。
【００６５】
次に、第５および第６の抵抗素子Ｒ５およびＲ６がある場合を考える。
ここで、第３のトランジスタＱ３のソース電圧Ｓ３と第４のトランジスタＱ４のソース電圧Ｓ４の最大電圧および最小電圧は同じく０．６(Ｖ)と０．２(Ｖ)とする。
ソース電圧Ｓ３が最小電圧でソース電圧Ｓ４が最大電圧の瞬間に第３のトランジスタＱ３のドレインからソースへ流れる電流は次の値となる。
すなわち、第３のトランジスタＱ３のドレインからソースへ流れる電流は、ソースを通ってたとえば接地電位ＧＮＤへ流れる０．２/Ｒ(Ａ)から第６の抵抗素子Ｒ６を通って第３のトランジスタＱ３のソースに供給される電流０．４/ｒ(Ａ)を引いた値になる。
同時刻に第４のトランジスタＱ４のドレインからソースへ流れる電流は第４の抵抗素子Ｒ４を流れる電流０．６/Ｒ(Ａ)に第６の抵抗素子Ｒ６を流れる電流０．４/ｒ(Ａ)を足した値である。
【００６６】
第１のトランジスタＱ１のドレインから流れ出る電流が第４のトランジスタＱ４のドレインが引き込む電流と同じであることから、第１のトランジスタＱ１と第３のトランジスタＱ３の接続点から負荷に流し込まれる電流は０．４/Ｒ＋０．８/ｒ(Ａ)となる。
第２のトランジスタＱ２のドレインから流れ出る電流は第３のトランジスタＱ３のドレインが引き込む電流と同じであることから、負荷から第２のトランジスタＱ２と第４のトランジスタＱ４の接続点に流れ込む電流も０．４/Ｒ＋０．８/ｒ(Ａ)である。
このときも出力回路の合計消費電流は第５の抵抗素子Ｒ５と第６の抵抗素子Ｒ６がないときと同じ０．８/Ｒ(Ａ)であるが、負荷に流すことのできる電流は０．８/ｒ(Ａ)増えている。
計算上ｒ＝２Ｒのときに負荷駆動電流は回路消費電流に等しくなって全消費電流を駆動に寄与させることが可能になるが、現実にはトランジスタの電流が０になることはソース電位と目標電位を一致させるフィードバックループがオープンになるので好ましくない。  最低でもフィードバックループを維持するための電流をトランジスタに残すように抵抗値ｒは調整される。
【００６７】
＜第３実施形態＞
図３は、本発明の第３の実施形態に係る通信装置の構成例を示す図である。
図３の通信装置１００は、本発明の実施形態に係る差動駆動回路を含むドライバを送信器に有する。
【００６８】
この通信装置１００は、差動伝送路１１０の両端側に配置された送信器１２０，１３０を有し、双方向通信可能に構成されている。
送信器１２０，１３０は、上述した第１または第２の実施形態の差動駆動回路２，２Ａを含んで構成されている。
そして、通信装置１００は、差動伝送路１１０に対して送信器１２０，１３０にそれぞれ並列に受信器１４０，１５０を有する。
差動伝送路１１０は、両端で終端抵抗Ｒｔｅｒｍが接続されている。
【００６９】
本発明の実施形態に係る差動駆動回路は負荷の電圧に左右されずに負荷に目標電流と同じ電流を出力できるので、他端の送信器の出力状態と干渉することが無い。
したがって、負荷には両端の送信器１２０，１３０が出力しようとした信号の綺麗な和信号が生成される。
差動伝送路１１０の両端に送信器１２０，１３０と並列に設けた受信器１４０，１５０は負荷に生じた和信号から並列の送信器１２０，１３０の目標出力を減算することによって他端の送信器の信号を得ることができる。
【００７０】
以上説明したように本実施形態によれば、出力トランジスタであるトランジスタＱ１〜Ｑ４のソース電位を駆動目標電圧値に一致させるネガティブフィードバック（ＮＦＢ）をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
これは、たとえばイーサネット（登録商標）の１０００ＢＡＳＥ−Ｔで行われているような双方向多重において受信波形によらず正確な出力電流を得ることができ、送受信信号の正確な和信号を歪むことなく生成できるという利点がある。
【００７１】
また、本実施形態によれば、以下の効果を得ることができる。
ＭＯＳトランジスタ（電界効果トランジスタ）のゲート電圧−ドレイン電流特性は非線形であっても、またそれがＰＭＯＳとＮＭＯＳで違う特性であっても、コモンモード成分の無い差動信号を出力することができる。
また、本実施形態においては、入力として与えた駆動目標電圧と出力電圧の線形性が良好なため、帯域を制限するために厳密に調整された波形を正しく負荷に送り出すことが可能である。
【００７２】
さらに、本実施形態によれば、出力段の消費電流に対する負荷駆動電流の比を大きくとることができ、電力効率にすぐれるという利点がある。
また、負荷の状況によらず目標駆動電圧に比例する電流を正確に出力することができる。負荷の電圧を観測して目標駆動電流の定数倍を演算により引き去れば、第２の駆動回路が負荷に電流を与えることが識別できる。これはひとつの負荷すなわち伝送路で双方向の通信を行うことを可能にする。
また、本実施形態の差動駆動回路は、出力端子（出力ノード）と基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）、電源電位ＶＤＤ間に各々トランジスタ１段と抵抗素子が１つあるだけである。
これは電流源トランジスタと差動トランジスタをいわゆる縦積みにした、特許文献１などに開示されている回路よりも低電圧で動作する。
【００７３】
以上、差動駆動回路を含むドライバを第１および第２の実施形態として、そのドライバを含む通信装置を第３の実施形態として説明した。
以下には、第１の実施形態に係る差動駆動回路を含むドライバ１の他の構成例、第２の実施形態に係る差動駆動回路を含むドライバ１Ａの他の構成例、並びに第３の実施形態に係る通信装置１００の他の構成例について説明する。
【００７４】
まず、第１の実施形態に係る差動駆動回路を含むドライバ１の他の構成例を、第４〜第１０の実施形態として図４〜図１１に関連付けて説明する。
【００７５】
＜第４の実施形態＞
図４は、本発明の第４の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【００７６】
本第４の実施形態に係るドライバ１Ｂが第１の実施形態に係るドライバ１と異なる点は、負荷の駆動を第１の駆動系としてのプルアップ系回路だけを用いて行うようにしたことにある。
【００７７】
具体的には、図４のドライバ１Ｂは、図１のドライバ１の構成要素のうち、ＰＭＯＳトランジスタＱ１，Ｑ２、第１および第２の回路２１，２２、抵抗素子Ｒ１，Ｒ２、およびＤＡＣ３を用いて負荷の駆動を行う。
そして、ＰＭＯＳトランジスタＱ１，Ｑ２のドレインは、それぞれ負荷抵抗Ｒｌｏａｄ１，Ｒｌｏａｄ２に接続され、負荷抵抗Ｒｌｏａｄ１，Ｒｌｏａｄ２はバイアス電圧Ｖｂｉａｓの電源８に接続されている。
【００７８】
本第４の実施形態によれば、出力トランジスタであるトランジスタＱ１，Ｑ２のソース電位を駆動目標電圧値に一致させるネガティブフィードバック（ＮＦＢ）をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
【００７９】
＜第５の実施形態＞
図５は、本発明の第５の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【００８０】
本第５の実施形態に係るドライバ１Ｃが第１の実施形態に係るドライバ１と異なる点は、負荷の駆動を第２の駆動系としてのプルダウン系回路だけを用いて行うようにしたことにある。
【００８１】
具体的には、図５のドライバ１Ｃは、図１のドライバ１の構成要素のうち、ＮＭＯＳトランジスタＱ３，Ｑ４、第３および第４の回路２３，２４、抵抗素子Ｒ３，Ｒ４、およびＤＡＣ４を用いて負荷の駆動を行う。
そして、ＮＭＯＳトランジスタＱ３，Ｑ４のドレインは、それぞれ負荷抵抗Ｒｌｏａｄ３，Ｒｌｏａｄ４に接続され、負荷抵抗Ｒｌｏａｄ３，Ｒｌｏａｄ４はバイアス電圧Ｖｂｉａｓの電源９に接続されている。
【００８２】
本第５の実施形態によれば、出力トランジスタであるトランジスタＱ３，Ｑ４のソース電位を駆動目標電圧値に一致させるネガティブフィードバック（ＮＦＢ）をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
【００８３】
＜第６の実施形態＞
図６は、本発明の第６の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【００８４】
本第６の実施形態に係るドライバ１Ｄが第１の実施形態に係るドライバ１と異なる点は、出力の差動電圧と同相電圧が与えられる数値ＤｄｉｆｆとＤｃｏｍに応じて出力されることにある。
【００８５】
そのため、プルアップ側のＤＡＣ３が２つの第１のＤＡＣ３−１および第２の３−２に分離され、プルダウン側のＤＡＣ４が２つの第３のＤＡＣ４−１および第４のＤＡＣ４−２に分離されている。
そして、各ＤＡＣ３−１，３−２，４−１，４−２の入力段に、数値ＤｄｉｆｆとＤｃｏｍを加減算する加減算器１０，１１，１２，１３は配置され、各ＤＡＣ３−１，３−２，４−１，４−２に異なる数値が入力される。
なお、差動駆動回路２Ｄの第１および第２の出力ノードＮＯ１，ＮＯ２はそれぞれ負荷抵抗Ｒｌｏａｄ１，Ｒｌｏａｄ２に接続され、負荷抵抗Ｒｌｏａｄ１，Ｒｌｏａｄ２はバイアス電圧Ｖｂｉａｓの電源８に接続されている。
【００８６】
加減算器１０は、負入力に数値Ｄｄｉｆｆが入力され、正入力に数値Ｄｃｏｍが入力され、入力に対する演算により第２の加減算結果としてのＮビットの数値［Ｄｃｏｍ−Ｄｄｉｆｆ］を得、この数値［Ｄｃｏｍ−Ｄｄｉｆｆ］をＤＡＣ３−２に供給する。
加減算器１１は、第１正入力に数値Ｄｄｉｆｆが入力され、第２正入力に数値Ｄｃｏｍが入力され、入力に対する演算により第１の加減算結果としてのＮビットの数値［Ｄｃｏｍ＋Ｄｄｉｆｆ］を得、この数値［Ｄｃｏｍ＋Ｄｄｉｆｆ］をＤＡＣ３−１に供給する。
加減算器１２は、正入力に数値Ｄｄｉｆｆが入力され、負入力に数値Ｄｃｏｍが入力され、入力に対する演算により第４の加減算結果としてのＮビットの数値［−Ｄｃｏｍ＋Ｄｄｉｆｆ］を得、この数値［−Ｄｃｏｍ＋Ｄｄｉｆｆ］をＤＡＣ４−２に供給する。
加減算器１３は、第１負入力に数値Ｄｄｉｆｆが入力され、第２負入力に数値Ｄｃｏｍが入力され、入力に対する演算により第３の加減算結果としてのＮビットの数値［−Ｄｃｏｍ−Ｄｄｉｆｆ］を得、この数値［−Ｄｃｏｍ−Ｄｄｉｆｆ］をＤＡＣ４−１に供給する。
【００８７】
ＤＡＣ３−１は、スイッチＳＷ３−１０〜ＳＷ３−1N-1、および電流源Ｉ３−１０〜Ｉ３−１Ｎを有している。
各電流源Ｉ３−１０〜Ｉ３−1N-1と各スイッチＳＷ３−１０〜ＳＷ３−1N-1とは、図６に示すように、それぞれ一組ずつ電源電位源ＶＤＤと第１の供給ラインＬＶ１との間に直列に接続されている。電流源Ｉ３−１Ｎは電源電位源ＶＤＤと第１の供給ラインＬＶ１との間に接続されている。
そして、電流源Ｉ３−１０〜Ｉ３−１Ｎの制御ゲートに、電流値を制御するための数値［Ｄｃｏｍ−Ｄｄｉｆｆ］が供給される。
【００８８】
ＤＡＣ３−２は、スイッチＳＷ３−２０〜ＳＷ３−2N-1、および電流源Ｉ３−２０〜Ｉ３−２Ｎを有している。
各電流源Ｉ３−２０〜Ｉ３−2N-1と各スイッチＳＷ３−２０〜ＳＷ３−2N-1とは、図６に示すように、それぞれ一組ずつ電源電位源ＶＤＤと第２の供給ラインＬＶ２との間に直列に接続されている。電流源Ｉ３−２Ｎは電源電位源ＶＤＤと第２の供給ラインＬＶ２との間に接続されている。
そして、電流源Ｉ３−２０〜Ｉ３−２Ｎの制御ゲートに、電流値を制御するための数値［Ｄｃｏｍ＋ｄｉｆｆ］が供給される。
【００８９】
ＤＡＣ４−１は、スイッチＳＷ４−１０〜ＳＷ４−1N-1、および電流源Ｉ４−１０〜Ｉ４−１Ｎを有している。
各電流源Ｉ４−１０〜Ｉ４−1N-1と各スイッチＳＷ４−１０〜ＳＷ４−1N-1とは、図６に示すように、それぞれ一組ずつ電源電位源ＶＤＤと第３の供給ラインＬＶ３との間に直列に接続されている。電流源Ｉ４−１Ｎは電源電位源ＶＤＤと第３の供給ラインＬＶ３との間に接続されている。
そして、電流源Ｉ４−１０〜Ｉ４−１Ｎの制御ゲートに、電流値を制御するための数値［−Ｄｃｏｍ−Ｄｄｉｆｆ］が供給される。
【００９０】
ＤＡＣ４−２は、スイッチＳＷ４−２０〜ＳＷ４−2N-1、および電流源Ｉ４−２０〜Ｉ４−２Ｎを有している。
各電流源Ｉ４−２０〜Ｉ４−2N-1と各スイッチＳＷ４−２０〜ＳＷ４−2N-1とは、図６に示すように、それぞれ一組ずつ電源電位源ＶＤＤと第４の供給ラインＬＶ４との間に直列に接続されている。電流源Ｉ４−２Ｎは電源電位源ＶＤＤと第４の供給ラインＬＶ４との間に接続されている。
そして、電流源Ｉ４−２０〜Ｉ４−２Ｎの制御ゲートに、電流値を制御するための数値［−Ｄｃｏｍ＋Ｄｄｉｆｆ］が供給される。
【００９１】
ドライバ１Ｄにおいて、第１の出力ノードＮＯ１（出力ＶｏｕｔＰ）をプルアップする抵抗素子Ｒ１およびＰＭＯＳトランジスタＱ１には駆動目標電位Ｖ１が、プルダウンする抵抗素子Ｒ３およびＮＭＯＳトランジスタＱ３には駆動目標電位Ｖ３が与えられる。
また、第２の出力ノードＮＯ２（出力ＶｏｕｔＮ）をプルアップする抵抗素子Ｒ２およびＰＭＯＳトランジスタＱ２には駆動目標電位Ｖ２が、プルダウンする抵抗素子Ｒ４およびＮＭＯＳトランジスタＱ４には駆動目標電位Ｖ４が与えられる。
【００９２】
駆動目標電位Ｖ１〜Ｖ４は４つのＤＡＣ３−１，３−２，４−１，４−２で生成される。
ＤＡＣ３−１，３−２，４−１，４−２へのデジタル入力には２つの数値データＤｄｉｆｆとＤｃｏｍに対して［Ｄｃｏｍ＋Ｄｄｉｆｆ］、［Ｄｃｏｍ−Ｄｄｉｆｆ］、［−Ｄｃｏｍ−Ｄｄｉｆｆ］、［−Ｄｃｏｍ＋Ｄｄｉｆ］が与えられる。
【００９３】
こここで、ＤｄｉｆｆとＤｃｏｍに対応するアナログ電圧値をＶｄｉｆｆ、Ｖｃｏｍとすると、以下の関係が成り立つ。
【００９４】
［数６］
ＶＤＤ−Ｖ１＝＋Ｖｄｉｆｆ＋Ｖｃｏｍ
ＶＤＤ−Ｖ２＝−Ｖｄｉｆｆ＋Ｖｃｏｍ
Ｖ３−ＧＮＤ＝−Ｖｄｉｆｆ−Ｖｃｏｍ
Ｖ４−ＧＮＤ＝＋Ｖｄｉｆｆ−Ｖｃｏｍ
【００９５】
抵抗素子Ｒ１〜Ｒ４の抵抗値がすべてＲのとき、ＰＭＯＳトランジスタＱ１の出力電流ＩＱ１、ＮＭＯＳトランジスタＱ３の出力電流ＩＱ３、第１の出力ノードＮＯ１から負荷に向かう電流ＩＶｏｕｔＰは次式で与えられる。
【００９６】
［数７］
ＩＱ１＝（＋Ｖｄｉｆｆ＋Ｖｃｏｍ）/Ｒ
ＩＱ３＝（−Ｖｄｉｆｆ−Ｖｃｏｍ）/Ｒ
ＩＶｏｕｔＰ＝２・（＋Ｖｄｉｆｆ＋Ｖｃｏｍ）/Ｒ
【００９７】
同様に、抵抗素子Ｒ１〜Ｒ４の抵抗値がすべてＲのとき、ＰＭＯＳトランジスタＱ２の出力電流ＩＱ２、ＮＭＯＳトランジスタＱ４の出力電流ＩＱ４、第２の出力ノードＮＯ２から負荷に向かう電流ＩＶｏｕｔＮは次式で与えられる。
【００９８】
［数８］
ＩＱ２＝（−Ｖｄｉｆｆ＋Ｖｃｏｍ）/Ｒ
ＩＱ４＝（＋Ｖｄｉｆｆ−Ｖｃｏｍ）/Ｒ
ＩＶｏｕｔＮ＝２・（−Ｖｄｉｆｆ＋Ｖｃｏｍ)/Ｒ
【００９９】
そして、第１の出力ノードＮＯ１側の電位ＶｏｕｔＰ、および第２の出力ノードＮＯ２側の電位ＶｏｕｔＮは次式で与えられる。
【０１００】
［数９］
ＶｏｕｔＰ＝Ｖｂｉａｓ＋２・Ｒｌｏａｄ・（＋Ｖｄｉｆｆ＋Ｖｃｏｍ）/Ｒ
ＶｏｕｔＮ＝Ｖｂｉａｓ＋２・Ｒｌｏａｄ・（−Ｖｄｉｆｆ＋Ｖｃｏｍ）/Ｒ
【０１０１】
したがって、出力ＶｏｕｔＰとＶｏｕｔＮの差動電圧ＶＤＰＮ、および同相電圧ＶＩＰＮは次のようになる。
【０１０２】
［数１０］
ＶＤＰＮ＝４・Ｒｌｏａｄ・Ｖｄｉｆｆ/Ｒ
ＶＩＰＮ＝Ｖｂｉａｓ＋２・Ｒｌｏａｄ・Ｖｃｏｍ/Ｒ
【０１０３】
このことは、図６の回路では、出力の差動電圧ＶＤＰＮと同相電圧ＶＩＰＮが数値ＤｄｉｆｆとＤｃｏｍに応じて出力されることを示している。
このような同相電圧駆動を加味しても、本発明の回路は抵抗素子Ｒ１〜４を流れ、すなわちトランジスタＱ１〜Ｑ４から出力される電流を正確に制御しているので、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力される。
【０１０４】
本第６の実施形態によれば、出力トランジスタであるトランジスタＱ１〜Ｑ４のソース電位を駆動目標電圧値に一致させるネガティブフィードバック（ＮＦＢ）をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
また、ＭＯＳトランジスタ（電界効果トランジスタ）のゲート電圧−ドレイン電流特性は非線形であっても、またそれがＰＭＯＳとＮＭＯＳで違う特性であっても、コモンモード成分の無い差動信号を出力することができる。
また、本第６の実施形態においては、入力として与えた駆動目標電圧と出力電圧の線形性が良好なため、帯域を制限するために厳密に調整された波形を正しく負荷に送り出すことが可能である。
さらに、本第６の実施形態によれば、出力段の消費電流に対する負荷駆動電流の比を大きくとることができ、電力効率にすぐれるという利点がある。
また、負荷の状況によらず目標駆動電圧に比例する電流を正確に出力することができる。
また、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
【０１０５】
＜第７の実施形態＞
図７は、本発明の第７の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【０１０６】
本第７の実施形態に係るドライバ１Ｅが第６の実施形態に係るドライバ１Ｄと異なる点は、負荷の駆動を第１の駆動系としてのプルアップ系回路だけを用いて行うようにしたことにある。
【０１０７】
具体的には、図７のドライバ１Ｅは、図６のドライバ１Ｄの構成要素のうち、ＰＭＯＳトランジスタＱ１，Ｑ２、第１および第２の回路２１，２２、抵抗素子Ｒ１，Ｒ２、ＤＡＣ３−１，３−２、および加減算器１０，１１を用いて負荷の駆動を行う。
そして、ＰＭＯＳトランジスタＱ１，Ｑ２のドレインは、それぞれ負荷抵抗Ｒｌｏａｄ１，Ｒｌｏａｄ２に接続され、負荷抵抗Ｒｌｏａｄ１，Ｒｌｏａｄ２はバイアス電圧Ｖｂｉａｓの電源８に接続されている。
【０１０８】
本第７の実施形態によれば、出力トランジスタであるトランジスタＱ１，Ｑ２のソース電位を駆動目標電圧値に一致させるネガティブフィードバック（ＮＦＢ）をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
また、出力の差動電圧ＶＤＰＮと同相電圧ＶＩＰＮを数値ＤｄｉｆｆとＤｃｏｍに応じて出力することができる。
この場合、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
【０１０９】
＜第８の実施形態＞
図８は、本発明の第８の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【０１１０】
本第８の実施形態に係るドライバ１Ｆが第６の実施形態に係るドライバ１Ｄと異なる点は、負荷の駆動を第２の駆動系としてのプルダウン系回路だけを用いて行うようにしたことにある。
【０１１１】
具体的には、図８のドライバ１Ｄは、図６のドライバ１Ｄの構成要素のうち、ＮＭＯＳトランジスタＱ３，Ｑ４、第３および第４の回路２３，２４、抵抗素子Ｒ３，Ｒ４、ＤＡＣ４−１，４−２、および加減算器１２，１３を用いて負荷の駆動を行う。
そして、ＮＭＯＳトランジスタＱ３，Ｑ４のドレインは、それぞれ負荷抵抗Ｒｌｏａｄ１，Ｒｌｏａｄ２に接続され、負荷抵抗Ｒｌｏａｄ１，Ｒｌｏａｄ２はバイアス電圧Ｖｂｉａｓの電源８に接続されている。
【０１１２】
本第８の実施形態によれば、出力トランジスタであるトランジスタＱ３，Ｑ４のソース電位を駆動目標電圧値に一致させるネガティブフィードバック（ＮＦＢ）をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
また、出力の差動電圧ＶＤＰＮと同相電圧ＶＩＰＮを数値ＤｄｉｆｆとＤｃｏｍに応じて出力することができる。
この場合、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
【０１１３】
＜第９の実施形態＞
図９は、本発明の第９の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【０１１４】
本第９の実施形態のドライバ１Ｇが第８の実施形態のドライバ１Ｆと異なる点は、出力の安定化のためにＤＡＣの安定化回路３０を有することにある。
【０１１５】
ＤＡＣの安定化回路３０は、ＰＭＯＳトランジスタＱＡ，ＱＢ、演算増幅器Ａ３１，Ａ３２、抵抗素子ＲＡ３１，ＲＡ３２、参照抵抗素子Ｒｅｘｔ３１、および電源Ｖ３１を有する。
ＰＭＯＳトランジスタＱＡのソースが電源電位源ＶＤＤに接続され、ドレインが抵抗素子ＲＡ３１の一端および演算増幅器Ａ３１の非反転入力端子（＋）に接続されている。抵抗素子ＲＡ３１の他端は基準電位源ＶＳＳに接続されている。
ＰＭＯＳトランジスタＱＡのゲートが演算増幅器Ａ３１の出力に接続されている。
ＰＭＯＳトランジスタＱＢのソースが参照抵抗素子Ｒｅｘｔ３１の一端および演算増幅器Ａ３２の反転入力端子（−）に接続されている。
ＰＭＯＳトランジスタＱＢのドレインは抵抗素子ＲＡ３２の一端および演算増幅器Ａ３１の反転入力端子（−）に接続されている。
ＰＭＯＳトランジスタＱＢのゲートが演算増幅器Ａ３２の出力に接続されている。参照抵抗素子Ｒｅｘｔ３１の他端が電源電位源ＶＤＤに接続され、抵抗素子ＲＡ３２の他端が基準電位源ＶＳＳに接続されている。
そして、演算増幅器Ａ３２の非反転入力（＋）が基準電圧Ｖｒｅｆを供給する電源Ｖ３１に接続されている。
【０１１６】
また、ＤＡＣ４−１は、スイッチＳＷ４−１０〜ＳＷ４−1N-1、および電流源としてのＰＭＯＳトランジスタＱ４−１０〜Ｑ４−１Ｎを有している。
各ＰＭＯＳトランジスタＱ４−１０〜Ｑ４−1N-1と各スイッチＳＷ４−１０〜ＳＷ４−1N-1とは、図９に示すように、それぞれ一組ずつ電源電位源ＶＤＤと第３の供給ラインＬＶ３との間に直列に接続されている。ＰＭＯＳトランジスタＱ４−１Ｎはソースが電源電位源ＶＤＤに接続され、ドレインが第３の供給ラインＬＶ３に接続されている。
そして、電流源としてのＰＭＯＳトランジスタＱ４−１０〜Ｑ４−１Ｎのゲートが、レプリカ回路３０の演算増幅器Ａ３１の出力に接続されている。
【０１１７】
また、ＤＡＣ４−２は、スイッチＳＷ４−２０〜ＳＷ４−2N-1、および電流源としてのＰＭＯＳトランジスタＱ４−２０〜Ｑ４−２Ｎを有している。
各ＰＭＯＳトランジスタＱ４−２０〜Ｑ４−2N-1と各スイッチＳＷ４−２０〜ＳＷ４−2N-1とは、図９に示すように、それぞれ一組ずつ電源電位源ＶＤＤと第４の供給ラインＬＶ４との間に直列に接続されている。ＰＭＯＳトランジスタＱ４−２Ｎはソースが電源電位源ＶＤＤに接続され、ドレインが第４の供給ラインＬＶ４に接続されている。
そして、電流源としてのＰＭＯＳトランジスタＱ４−２０〜Ｑ４−２Ｎのゲートが、レプリカ回路３０の演算増幅器Ａ３１の出力に接続されている。
【０１１８】
安定化回路３０において、トランジスタＱＡと抵抗素子ＲＡ３１は駆動目標電圧Ｖ３およびＶ４を作るＤＡＣ４−１，４−２のレプリカとして機能する。そして、このレプリカを含む安定化回路３０は、ＤＡＣ４−１，４−２にある特定の数値入力が与えられたときと同じ出力ＶＡを出している。
その出力ＶＡは次式の関係が得られるように、ネガティブフィードバック（ＮＦＢ）がかけられている。
【０１１９】
［数１１］
ＶＡ＝Ｖｒｅｆ・（ＲＡ/Ｒｅｘｔ）
【０１２０】
したがって、ＤＡＣ４−１，４−２が特定の数値を入力されたときの出力もＶＡになる。
出力段のトランスコンダクタンスはＲ＝Ｒ３＝Ｒ４として１/Ｒであるから出力電位は次のようになる。
【０１２１】
［数１２］
ＶＡ・Ｒｌｏａｄ/Ｒ＝Ｖｒｅｆ・（ＲＡ/Ｒ）・（Ｒｌｏａｄ/Ｒｅｘｔ）
【０１２２】
ここで、抵抗素子ＲＡ３１と抵抗素子Ｒ３、Ｒ４はともに同じ集積回路の抵抗であり比はほぼ一定、負荷抵抗Ｒｌｏａｄ１，２と参照抵抗素子Ｒｅｘｔ３１をともに集積回路外の高精度抵抗とすればその比も一定である。
したがって、ＤＡＣ４−１，４−２に特定の数値が入力されたときの出力は基準電圧Ｖｒｅｆの定数倍になる。
基準電圧Ｖｒｅｆが、バンドギャップリファレンス出力もしくはトリミングしたバイアス発生回路などで与えられる安定した電圧であれば、本第９の実施形態のドライバ１Ｇは、特定の数値入力が与えられたときの出力が安定化されていることになる。
【０１２３】
同様の安定化回路は、図１のドライバ１、図４のドライバ１Ｂ、図５のドライバ１Ｃ、図６のドライバ１Ｄ、図７のドライバ１Ｅにも適用可能である。
【０１２４】
本第９の実施形態によれば、出力トランジスタであるトランジスタＱ３，Ｑ４のソース電位を駆動目標電圧値に一致させるネガティブフィードバック（ＮＦＢ）をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
また、出力の差動電圧ＶＤＰＮと同相電圧ＶＩＰＮを数値ＤｄｉｆｆとＤｃｏｍに応じて出力することができる。
この場合、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
また、特定の数値入力が与えられたときの出力を安定化することができる。
【０１２５】
＜第１０の実施形態＞
図１０は、本発明の第１０の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【０１２６】
本第１０の実施形態のドライバ１Ｈが第５の実施形態のドライバ１Ｃと異なる点は、特定の数値入力に対する出力が一定値になるようにＤＡＣの前段に係数Ｃを乗算する乗算器１４を配置したことにある。
係数Ｃは、ＤＡＣのレプリカ機能を有する安定化回路４０により生成される。
【０１２７】
安定化回路４０は、ＰＭＯＳトランジスタＱ４１、抵抗素子ＲＡ４１，ＲＡ４２、参照抵抗素子Ｒｅｘｔ４１、演算増幅器Ａ４１，Ａ４２、および電源Ｖ４１を有する。
係数発生回路４０は、さらに、スイッチＳＷ４１−０〜ＳＷ４１−N-1、電流源Ｉ４１−０〜Ｉ４１−Ｎ、供給ラインＬＶ４１、乗算器４１、およびステートマシン４２を有する。
【０１２８】
ＰＭＯＳトランジスタＱ４１のソースが参照抵抗素子Ｒｅｘｔ４１の一端および演算増幅器Ａ４１の反転入力端子（−）に接続されている。
ＰＭＯＳトランジスタＱ４１のドレインは抵抗素子ＲＡ４１の一端および演算増幅器Ａ４２の反転入力端子（−）に接続されている。
ＰＭＯＳトランジスタＱ４１のゲートが演算増幅器Ａ４１出力に接続されている。参照抵抗素子Ｒｅｘｔ４１の他端が電源電位源ＶＤＤに接続され、抵抗素子ＲＡ４１の他端が基準電位源ＶＳＳに接続されている。
そして、演算増幅器Ａ４１の非反転入力（＋）が基準電圧Ｖｒｅｆを供給する電源Ｖ４１に接続されている。
演算増幅器Ａ４２の非反転入力（−）は、供給ラインＬＶ４１に接続されている
抵抗素子ＲＡ４２は、一端が供給ラインＬＶ４１に接続され、他端が基準電位源ＶＳＳに接続されている。
各電流源Ｉ４１−０〜Ｉ４１−N-1と各スイッチＳＷ４１−１０〜ＳＷ４１−N-1とは、図１０に示すように、それぞれ一組ずつ電源電位源ＶＤＤと供給ラインＬＶ４１との間に直列に接続されている。電流源Ｉ４１−Ｎは電源電位源ＶＤＤと供給ラインＬＶ４１との間に接続されている。
そして、スイッチＳＷ４１−０〜ＳＷ４−N-1の制御ゲートに、オンオフを制御するための、固定値に係数Ｃが乗算されたＮビットデータが供給される。
【０１２９】
乗算器４１は、固定値に係数Ｃを乗算したＮビットデータをスイッチＳＷ４１−０〜ＳＷ４−N-1の制御ゲートに供給する。
ステートマシン４２は、係数Ｃを最小値がスキャンしてコンパレータとしての演算増幅器Ａ４２の出力レベルＰが０から１に変化する値を探索する。ステートマシン４２は、探索した係数Ｃを乗算器４２および１４に供給する。
【０１３０】
図１１は、第１０の実施形態に係る安定化回路のステートマシンの一例の動作を示すフローチャートである。
【０１３１】
まず、ステートマシン４２は、係数Ｃを最小値に設定する（ＳＴ１）。
次に、ステートマシン４２は、演算増幅器Ａ４２の出力Ｐが０であるか１であるかを判定する（ＳＴ２）。
ステップＳＴ２において、出力Ｐが０であると判定した場合、ステートマシン４２は係数Ｃが最大値であるか否かを判定する（ＳＴ３）。
ステップＳＴ３において、係数Ｃが最大値ではないと判定した場合、ステートマシン４２は係数Ｃの値に１を加えて、ステップＳＴ２の処理から繰り返す。
そして、ステップＳＴ２において、出力Ｐが１であると判定した場合にステートマシン４２は処理を終了する。
また、ステップＳＴ３において、係数Ｃが最大値に達したと判定した場合もステートマシン４２は処理を終了する。
【０１３２】
このように、ステートマシン４２は、係数Ｃを最小値からスキャンしてコンパレータ出力が０から１に変化するＣ値を探し当てる。
その係数Ｃを固定値Ｆｉｘｅｄに乗じた値を入力されたＤＡＣレプリカ機能を含む安定化回路４０は出力がおおむね次のようになっている。
【０１３３】
［数１３］
ＶＡ＝Ｖｒｅｆ・（ＲＡ/Ｒｅｘｔ）
【０１３４】
それと同じ数値入力を与えられた出力回路である差動駆動回路２ＨもＤＡＣ４の入力では数値に係数Ｃが乗じられるので駆動目標電圧Ｖ３あるいはＶ４にＶＡと同じ電圧を出す。そのとき出力電圧はＲ＝Ｒ３＝Ｒ４として次のようになることから、一定値に安定化される。
【０１３５】
［数１４］
ＶＡ・（Ｒｌｏａｄ/Ｒ）＝Ｖｒｅｆ・（ＲＡ/Ｒ）・（Ｒｌｏａｄ/Ｒｅｘｔ）
【０１３６】
同様の安定化回路は、図１のドライバ１、図４のドライバ１Ｂ、図５のドライバ１Ｃ、図６のドライバ１Ｄ、図７のドライバ１Ｅにも適用可能である。
【０１３７】
本第１０の実施形態によれば、出力トランジスタであるトランジスタＱ３，Ｑ４のソース電位を駆動目標電圧値に一致させるネガティブフィードバック（ＮＦＢ）をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
また、出力の差動電圧ＶＤＰＮと同相電圧ＶＩＰＮを数値ＤｄｉｆｆとＤｃｏｍに応じて出力することができる。
この場合、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
また、特定の数値入力が与えられたときの出力を安定化することができる。
【０１３８】
以上、第１の実施形態に係る差動駆動回路を含むドライバ１の他の構成例について説明した。
次に、第２の実施形態に係る差動駆動回路を含むドライバ１Ａの他の構成例を、第１１〜第１６の実施形態として図１２〜図１９に関連付けて説明する。
【０１３９】
＜第１１の実施形態＞
図１２は、本発明の第１１の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【０１４０】
本第１１の実施形態に係るドライバ１Ｉが第２の実施形態に係るドライバ１Ａと異なる点は、負荷の駆動を第１の駆動系としてのプルアップ系回路だけを用いて行うようにしたことにある。
【０１４１】
具体的には、図１２のドライバ１Ｉは、図２のドライバ１Ａの構成要素のうち、ＰＭＯＳトランジスタＱ１，Ｑ２、第１および第２の回路２１，２２、抵抗素子Ｒ１，Ｒ２、および差動増幅器６を用いて負荷の駆動を行う。
そして、ＰＭＯＳトランジスタＱ１，Ｑ２のドレインは、それぞれ負荷抵抗Ｒｌｏａｄ１，Ｒｌｏａｄ２に接続され、負荷抵抗Ｒｌｏａｄ１，Ｒｌｏａｄ２はバイアス電圧Ｖｂｉａｓの電源８に接続されている。
【０１４２】
本第１１の実施形態によれば、出力トランジスタであるトランジスタＱ１，Ｑ２のソース電位を駆動目標電圧値に一致させるネガティブフィードバック（ＮＦＢ）をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
【０１４３】
＜第１２の実施形態＞
図１３は、本発明の第１２の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【０１４４】
本第１２の実施形態に係るドライバ１Ｊが第２の実施形態に係るドライバ１Ａと異なる点は、負荷の駆動を第２の駆動系としてのプルダウン系回路だけを用いて行うようにしたことにある。
【０１４５】
具体的には、図１３のドライバ１Ｊは、図２のドライバ１Ａの構成要素のうち、ＮＭＯＳトランジスタＱ３，Ｑ４、第３および第４の回路２３，２４、抵抗素子Ｒ３，Ｒ４、および差動増幅器７を用いて負荷の駆動を行う。
そして、ＮＭＯＳトランジスタＱ３，Ｑ４のドレインは、それぞれ負荷抵抗Ｒｌｏａｄ３，Ｒｌｏａｄ４に接続され、負荷抵抗Ｒｌｏａｄ３，Ｒｌｏａｄ４はバイアス電圧Ｖｂｉａｓの電源９に接続されている。
【０１４６】
本第１２の実施形態によれば、出力トランジスタであるトランジスタＱ３，Ｑ４のソース電位を駆動目標電圧値に一致させるネガティブフィードバック（ＮＦＢ）をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。同時に意図した同相電圧を正確に出力することも可能である。
【０１４７】
＜第１３の実施形態＞
図１４は、本発明の第１３の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【０１４８】
本第１３の実施形態に係るドライバ１Ｋが第２の実施形態に係るドライバ１Ａと異なる点は、駆動目標電位Ｖ１〜Ｖ４にオフセットを与えるオフセット付加回路５０を有することにある。
なお、差動駆動回路２Ｋの第１および第２の出力ノードＮＯ１，ＮＯ２はそれぞれ負荷抵抗Ｒｌｏａｄ１，Ｒｌｏａｄ２に接続され、負荷抵抗Ｒｌｏａｄ１，Ｒｌｏａｄ２はバイアス電圧Ｖｂｉａｓの電源８に接続されている。
【０１４９】
オフセット付加回路５０は、差動増幅器５１、カレントミラー回路５２，５３、および抵抗素子Ｒ５１を有する。
【０１５０】
差動増幅器５１は、ＰＭＯＳトランジスタＱＰ５１，ＱＰ５２、抵抗素子Ｒ５１、および電流源Ｉ５１，Ｉ５２を有する。
カレントミラー回路５２は、ＮＭＯＳトランジスタＱＮ５１〜ＱＮ５３、および電流源Ｉ５３を有する。
カレントミラー回路５３は、ＮＭＯＳトランジスタＱＮ５４，ＱＮ５５、ＰＭＯＳトランジスタＱＰ５３〜ＱＰ５５、および電流源Ｉ５４を有する。
【０１５１】
差動増幅器５１のＰＭＯＳトランジスタＱＰ５１のソースが電流源Ｉ５１に接続され、ドレインがカレントミラー回路５２のＮＭＯＳトランジスタＱＮ５４のドレイン、並びにＮＭＯＳトランジスタＱＮ５４，ＱＮ５５のゲートに接続されている。
ＰＭＯＳトランジスタＱＰ５２のソースは電流源Ｉ５２に接続され、ドレインがカレントミラー回路５２のＮＭＯＳトランジスタＱＮ５１のドレインに接続されている。
ＰＭＯＳトランジスタＱＰ５１のソースとＰＭＯＳトランジスタＱＰ５２のソース間に抵抗素子Ｒ５１が接続されている。
そして、ＰＭＯＳトランジスタＱＰ５１のゲートが電圧ＶｃｏｍＰの供給ラインに接続されている。ＰＭＯＳトランジスタＱＰ５２のゲートが電圧ＶｃｏｍＮの供給ラインに接続されている。
【０１５２】
カレントミラー回路５２において、ＮＭＯＳトランジスタＱＮ５１のドレインが電流源Ｉ５３、自身にゲート、並びにＮＭＯＳトランジスタＱＮ５２，ＱＮ５３のゲートに接続され、ソースが基準電位源ＶＳＳに接続されている。
ＮＭＯＳトランジスタＱＮ５２のソースが基準電位源ＶＳＳに接続され、ドレインが第１の差動増幅器６の駆動目標電位Ｖ１の出力部、すなわち、抵抗素子ＲＡ１とＮＭＯＳトランジスタＱ６１のドレインとの接続点に接続されている。
ＮＭＯＳトランジスタＱＮ５３のソースが基準電位源ＶＳＳに接続され、ドレインが第１の差動増幅器６の駆動目標電位Ｖ２の出力部、すなわち、抵抗素子ＲＡ２とＮＭＯＳトランジスタＱ６２のドレインとの接続点に接続されている。
【０１５３】
カレントミラー回路５３において、ＮＭＯＳトランジスタＱＮ５４、ＱＮ５５のソースが基準電位源ＶＳＳに接続されている。
ＮＭＯＳトランジスタＱＮ５５のドレインはＰＭＯＳトランジスタＱＰ５３のドレインおよび電流源Ｉ５４に接続されている。
ＰＭＯＳトランジスタＱＰ５３のソースは電源電位源ＶＤＤに接続され、ドレインが自身のゲート、並びにＰＭＯＳトランジスタＱＰ５４，ＱＰ５５のゲートに接続されている。
ＰＭＯＳトランジスタＱＰ５４のソースが電源電位源ＶＤＤに接続され、ドレインが第２の差動増幅器７の駆動目標電位Ｖ４の出力部、すなわち、抵抗素子ＲＡ４とＰＭＯＳトランジスタＱ７２のドレインとの接続点に接続されている。
ＰＭＯＳトランジスタＱＰ５５のソースが電源電位源ＶＤＤに接続され、ドレインが第２の差動増幅器７の駆動目標電位Ｖ３の出力部、すなわち、抵抗素子ＲＡ３とＰＭＯＳトランジスタＱ７１のドレインとの接続点に接続されている。
【０１５４】
本ドライバ１Ｋにおいては、追加された差動対である差動増幅器５１で駆動目標電位Ｖ１〜Ｖ４にオフセットが与えられる。
差動増幅器５１に与えられる電圧ＶｃｏｍＰとＶｃｏｍＮがバランスしているときに比べて［ＶｃｏｍＰ−ＶｃｏｎＮ］で与えられる信号が正のとき、第１および第２の差動増幅器６，７に流れる電流が変化する。
すなわち、［ＶｃｏｍＰ−ＶｃｏｎＮ］で与えられる信号が正のとき、第１の差増増幅器６の抵抗素子ＲＡ１とＲＡ２を流れる電流は増加し、第２の差増増幅器７の抵抗素子ＲＡ３とＲＡ４を流れる電流は減少する。
その結果、駆動目標電位Ｖ１と駆動目標電位Ｖ２は下がって、差動駆動回路２Ｋの抵抗素子Ｒ１とＲ２を流れる電流は増加し、駆動目標電位Ｖ３と駆動目標電位Ｖ４は下がるので抵抗素子Ｒ３とＲ４を流れる電流は減る。
すなわち、第１および第２のトランジスタＱ１とＱ２から出力されるプルアップ電流が増えて、第３および第４のトランジスタＱ３とＱ４から出力されるプルダウン電流は減ることから、出力ＶｏｕｔＰとＶｏｕｔＮの同相電圧は上昇する。
しかし、第１および第２のトランジスタＱ１とＱ２の出力電流増分は同じであり、第３および第４のトランジスタＱ３とＱ４の出力減少分も同じであるので差動電圧には変化が無い。
すなわち、この回路も同相電圧の大小によらない正確な差動出力が可能であることを示している。
【０１５５】
本第１３の実施形態によれば、出力トランジスタであるトランジスタＱ１〜Ｑ４のソース電位を駆動目標電圧値に一致させるネガティブフィードバック（ＮＦＢ）をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
また、ＭＯＳトランジスタ（電界効果トランジスタ）のゲート電圧−ドレイン電流特性は非線形であっても、またそれがＰＭＯＳとＮＭＯＳで違う特性であっても、コモンモード成分の無い差動信号を出力することができる。
また、本第１３の実施形態においては、入力として与えた駆動目標電圧と出力電圧の線形性が良好なため、帯域を制限するために厳密に調整された波形を正しく負荷に送り出すことが可能である。
さらに、本第１３の実施形態によれば、出力段の消費電流に対する負荷駆動電流の比を大きくとることができ、電力効率にすぐれるという利点がある。
また、負荷の状況によらず目標駆動電圧に比例する電流を正確に出力することができる。
また、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
【０１５６】
＜第１４の実施形態＞
図１５は、本発明の第１４の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【０１５７】
本第１４の実施形態に係るドライバ１Ｌが第１３の実施形態に係るドライバ１Ｋと異なる点は、負荷の駆動を第１の駆動系としてのプルアップ系回路だけを用いて行うようにしたことにある。
【０１５８】
具体的には、図１５のドライバ１Ｌは、図１４のドライバ１Ｋの構成要素のうち、ＰＭＯＳトランジスタＱ１，Ｑ２、第１および第２の回路２１，２２、抵抗素子Ｒ１，Ｒ２、差動増幅器６、差動増幅器５１、およびカレントミラー回路５２を用いて負荷の駆動を行う。
そして、ＰＭＯＳトランジスタＱ１，Ｑ２のドレインは、それぞれ負荷抵抗Ｒｌｏａｄ１，Ｒｌｏａｄ２に接続され、負荷抵抗Ｒｌｏａｄ１，Ｒｌｏａｄ２はバイアス電圧Ｖｂｉａｓの電源８に接続されている。
【０１５９】
ただし、差動増幅器５１のＰＭＯＳトランジスタＱＰ５１のドレインは基準電位源ＶＳＳに接続されている。
【０１６０】
本第１４の実施形態によれば、出力トランジスタであるトランジスタＱ１，Ｑ２のソース電位を駆動目標電圧値に一致させるネガティブフィードバック（ＮＦＢ）をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
また、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
【０１６１】
＜第１５の実施形態＞
図１６は、本発明の第１５の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【０１６２】
本第１５の実施形態に係るドライバ１Ｍが第１３の実施形態に係るドライバ１Ｋと異なる点は、負荷の駆動を第２の駆動系としてのプルダウン系回路だけを用いて行うようにしたことにある。
【０１６３】
具体的には、図１６のドライバ１Ｍは、図１４のドライバ１Ｋの構成要素のうち、ＰＭＯＳトランジスタＱ３，Ｑ４、第３および第４の回路２３，２４、抵抗素子Ｒ３，Ｒ４、差動増幅器７、差動増幅器５１、およびカレントミラー回路５３を用いて負荷の駆動を行う。
そして、ＰＭＯＳトランジスタＱ１，Ｑ２のドレインは、それぞれ負荷抵抗Ｒｌｏａｄ１，Ｒｌｏａｄ２に接続され、負荷抵抗Ｒｌｏａｄ１，Ｒｌｏａｄ２はバイアス電圧Ｖｂｉａｓの電源８に接続されている。
【０１６４】
ただし、差動増幅器５１のＰＭＯＳトランジスタＱＰ５２のドレインは基準電位源ＶＳＳに接続されている。
また、カレントミラー回路５３において、図１４のＮＭＯＳトランジスタＱＮ５４，ＱＮ５５は用いられておらず、差動増幅器５１のＰＭＯＳトランジスタＱＰ５１のドレインは電流源Ｉ５４およびＰＭＯＳトランジスタＱＰ５３のドレインに接続されている。
【０１６５】
本第１５の実施形態によれば、出力トランジスタであるトランジスタＱ１，Ｑ２のソース電位を駆動目標電圧値に一致させるネガティブフィードバック（ＮＦＢ）をもつことから、ドレイン電位に外乱があっても目標電流を正確に出力することができる。
また、差動出力が同相出力の大小によって変調されたり歪んだりせずに正確に出力することができる。
【０１６６】
＜第１６の実施形態＞
図１７は、本発明の第１６の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【０１６７】
本第１６の実施形態のドライバ１Ｎは、第１２の実施形態のドライバ１Ｉの構成に以下の要素を加えて構成されている。
すなわち、ドライバ１Ｎは、初段の差動増幅器６の負荷抵抗ＲＡ１，ＲＡ２と並列に抵抗調整のためのＰＭＯＳトランジスタＱＡ６１とＱＡ６２が接続され、そのゲート電位Ｖａｄｊがゲイン調整回路６０で制御される。
【０１６８】
ドライバ１Ｎは、駆動目標電位Ｖ１，Ｖ２に比例し抵抗Ｒ１、Ｒ２に反比例する電流を出力するトランスコンダクタンス回路を出力段にもつ。
【０１６９】
初段の差動増幅器６への差動入力［ＶｉｎＰ−ＶｉｎＮ］から、差動駆動回路２Ｎの差動出力［ＶｏｕｔＰ−ＶｏｕｔＮ］までの一貫ゲインＧｔｏｔは初段の差動増幅器６のゲインをＧａｍｐとすると、次式で表される。
【０１７０】
［数１５］
Ｇｔｏｔ＝Ｇａｍｐ・（１/Ｒ）・Ｒｌｏａｄ
【０１７１】
ここでＲは差動駆動回路２Ｎの抵抗素子Ｒ１、Ｒ２、Ｒ１２で決まる合成抵抗値である。Ｒは集積回路内の素子なので負荷抵抗Ｒｌｏａｄを集積回路が外に置かれた場合にはＲとＲｌｏａｄの比は一定ではない。差動増幅器６のゲインも集積回路の素子特性や温度によって変動する。
したがって、一貫ゲインも集積回路の製造ばらつきと温度ドリフトが大きい。
【０１７２】
そこで、図１７の回路は、一貫ゲインＧｔｏｔを一定に保持するために上述した構成が採用されている。
すなわち、図１７の回路は、初段の差動増幅器６の負荷抵抗ＲＡ１，ＲＡ２と並列に抵抗調整のためのＰＭＯＳトランジスタＱＡ１１とＱＡ１２が接続されて増幅段（レベルシフタ）６Ａが構成されている。
そして、図１７の回路は、そのゲート電位Ｖａｄｊがゲイン調整回路６０で制御されるように構成されている。
【０１７３】
図１８は、図１７のゲイン調整回路６０の第１の構成例を示す回路図である。
【０１７４】
図１８のゲイン調整回路６０Ａは、増幅段６Ａのレプリカ回路６１と、基準電圧およびオフセット電圧供給部（以下、電圧供給部という）６２と、を有する。
ゲイン調整回路６０Ａは、さらに、レプリカ回路６１の出力にオフセットを付加するオフセット付加回路６３と、オフセットをつけたレプリカ出力を平衡させるフィードバックアンプ（エラーアンプ）６４と、を有する。
【０１７５】
レプリカ回路６１は、増幅段６Ａと同様の構成を有する。
すなわち、レプリカ回路６１は、ＮＭＯＳトランジスタＱＮ６１，ＱＮ６２、抵抗素子ＲＢ１、ＲＢ２、ＲＢ６１、電流源ＩＢ６１，ＩＢ６２、およびＰＭＯＳトランジスタＱＰ６１、ＱＰ６２を有する。
【０１７６】
レプリカ回路６１において、ＮＭＯＳトランジスタＱＮ６１のソースが電流源ＩＢ６１に接続され、ドレインが抵抗素子ＲＢ１の一端およびＰＭＯＳトランジスタＱＰ６１のドレインに接続され、その接続点によりノードＮＤ６１が形成されている。そして、抵抗素子ＲＢ１の他端およびＰＭＯＳトランジスタＱＰ６１のソースが電源電位源ＶＤＤに接続されている。
ＮＭＯＳトランジスタＱＮ６２のソースが電流源ＩＢ６２に接続され、ドレインが抵抗素子ＲＢ２の一端およびＰＭＯＳトランジスタＱＰ６２のドレインに接続され、その接続点によりノードＮＤ６２が形成されている。そして、抵抗素子ＲＢ２の他端およびＰＭＯＳトランジスタＱＰ６２のソースが電源電位源ＶＤＤに接続されている。
ＮＭＯＳトランジスタＱＮ６１のドレインとＮＭＯＳトランジスタＱＮ６２のドレイン間に抵抗素子ＲＢ６１が接続されている。
ＮＭＯＭトランジスタＱＮ６１，ＱＮ６２のゲートが電圧供給部６２の基準電圧供給部に接続されている。
ＰＭＯＳトランジスタＱＰ６１，ＱＰ６２のゲートはエラーアンプ６４の出力がフィードバックされて供給される。
エラーアンプ６４の出力は、増幅段６ＡのＰＭＯＳトランジスタＱＡ６１とＱＡ６２の
ゲート電位Ｖａｄｊとして与えられる。
【０１７７】
電圧供給部６２は、基準電圧源Ｖ６１、モニター抵抗素子Ｒｐｏｌｙ、参照抵抗素子Ｒｅｘｔ、および演算増幅器Ａ６１，Ａ６２を有する。
電圧供給部６２は、ＰＭＯＳトランジスタＱＰ６３〜ＱＰ６６、ＮＭＯＳトランジスタＱＮ６３、および基準電圧の出力側抵抗素子Ｒ６２，Ｒ６３を有する。
【０１７８】
モニター抵抗素子Ｒｐｏｌｙの一端が演算増幅器Ａ６１の非反転入力端子（＋）およびＰＭＯＳトランジスタＱＰ６３のドレインに接続され、他端が基準電位源ＶＳＳ（たとえば接地電位ＧＮＤ）に接続されている。
ＰＭＯＳトランジスタＱＰ６３のソースが電源電位源ＶＤＤに接続され、ゲートが演算増幅器Ａ６１の出力に接続されている。
ＰＭＯＳトランジスタＱＰ６３のソースが電源電位源ＶＤＤに接続され、ドレインが抵抗素子Ｒ６２の一端に接続され、その接続ノードＮＤ６３がレプリカ回路６１のＮＭＯＳトランジスタＱＮ６１のゲートに接続されている。
抵抗素子Ｒ６２の一端が抵抗素子Ｒ６３の一端に接続され、その接続ノードＮＤ６４がレプリカ回路６１のＮＭＯＳトランジスタＱＮ６２のゲートに接続されている。そして、抵抗素子Ｒ６３の他端が基準電位源ＶＳＳに接続されている。
演算増幅器Ａ６１およびＡ６２の各反転入力端子（−）は基準電圧源Ｖ６１に共通に接続されている。
参照抵抗素子Ｒｅｘｔの一端が演算増幅器Ａ６２の非反転入力端子（＋）およびＰＭＯＳトランジスタＱＰ６５のドレインに接続されている。ＰＭＯＳトランジスタＱＰ６５，ＱＰ６６のソースが電源電位源ＶＤＤに接続され、各ゲートが演算増幅器Ａ６２の出力に接続されている。
ＰＭＯＳトランジスタＱＰ６６のドレインがＮＭＯＳトランジスタＱＮ６３のドレインおよびゲートに接続され、その接続ノードＮＤ６５がオフセット付加回路６３の入力部に接続されている。
【０１７９】
オフセット電圧付加部６３は、ＰＭＯＳトランジスタＱＰ６７、ＱＰ６８、ＮＭＯＳトランジスタＱＮ６４，ＱＮ６５、および抵抗素子Ｒ６４、Ｒ６５を有する。
【０１８０】
オフセット付加回路６３において、ＰＭＯＳトランジスタＱＰ６７のソースが電源電位源ＶＤＤに接続され、ドレインが抵抗素子Ｒ６４の一端に接続され、ゲートがレプリカ回路６１のハイ出力側（ＶＨ）のノードＮＤ６２に接続されている。
抵抗素子Ｒ６４の他端がＮＭＯＳトランジスタＱＮ６４のドレインに接続され、その接続ノードＮＤ６６がエラーアンプ６４の反転入力端子（−）に接続されている。ＮＭＯＳトランジスタＱＮ６４のソースが基準電位源ＶＳＳに接続されている。
ＰＭＯＳトランジスタＱＰ６８のソースが電源電位源ＶＤＤに接続され、ドレインが抵抗素子Ｒ６５の一端に接続され、その接続ノードＮＤ６７がエラーアンプ６４の非反転入力端子（＋）に接続されている。
ＰＭＯＳトランジスタＱＰ６８のゲートがレプリカ回路６１のロー出力側（ＶＬ）のノードＮＤ６１に接続されている。
抵抗素子Ｒ６５の他端がＮＭＯＳトランジスタＱＮ６５のドレインに接続され、ＮＭＯＳトランジスタＱＮ６４のソースが基準電位源ＶＳＳに接続されている。
そして、ＮＭＯＳトランジスタＱＮ６４，ＱＮ６５のゲートが電圧供給部６２のオフセット電圧の出力側のノードＮＤ６５に共通に接続されている。
【０１８１】
ここで参照抵抗素子Ｒｅｘｔは集積回路外にあり負荷抵抗との比を高い精度で保つ抵抗であり、モニター抵抗素子Ｒｐｏｌｙは集積回路内の抵抗でＲと常に正確な比を保つ。
図１８の回路ではモニター抵抗素子Ｒｐｏｌｙには基準電位Ｖｒｅｆが印加された状態がネガティブフィードバック（ＮＦＢ）により実現されている。
その状態のモニター抵抗素子Ｒｐｏｌｙを流れている電流が、ＰＭＯＳトランジスタＱＰ６４を含むカレントミラーによりレプリカ回路６１の差動対の入力のバイアス抵抗素子Ｒ６２を流れる。その結果、レプリカ回路６１のＮＭＯＳトランジスタＱＮ６１，ＱＮ６２により形成される差動増幅器の差動入力はα・Ｖｒｅｆとなる。
ここでαはモニター抵抗素子Ｒｐｏｌｙとバイアス抵抗素子Ｒ６２の比であり、これらの抵抗素子を同じ集積回路に作りこんだ場合、αは常にほぼ一定値となる。
【０１８２】
参照抵抗素子Ｒｅｘｔにも同じように基準電圧Ｖｒｅｆの印加状態にあり、それを流れるのと同じ電流が出力オフセット抵抗素子Ｒ６４，Ｒ６５にも流されている。
出力オフセット抵抗素子Ｒ６４、Ｒ６５もモニター抵抗素子Ｒｐｏｌｙと同じ集積回路に作りこむこととでその比βを常にほぼ一定にできる。
このような構成において、出力オフセット電圧は基準電圧Ｖｒｅｆにモニター抵抗素子Ｒｐｏｌｙと参照抵抗素子Ｒｅｘｔの比を乗じた値に比例することになる。
オフセットを与えたレプリカ回路６１の差動増幅器の出力は、エラーアンプ６４に入力され、差動増幅器の負荷調整ＰＭＯＳトランジスタＱＰ６１、ＱＰ６２のゲートを操作してエラーアンプ６２の入力が平衡するようにＮＦＢがかけられている。
この平衡が成立すると差動増幅器のゲインＧａｍｐは以下に示すように、調整されたことになる。
【０１８３】
［数１６］
Ｇａｍｐ＝=(Vref*β*Rpoly/Rext) / (α*Vref) = (1/α)*β*Rpoly/Rext
【０１８４】
Ｒも集積回路抵抗の合成抵抗なのでモニター抵抗素子Ｒｐｏｌｙと一定の比をたもつ。
Ｒ＝Ｒｐｏｌｙ/γとして一貫ゲインの式を書き直すと次のようになる。
【０１８５】
Ｇｔｏｔ＝(1/α)*β*γ*Rload/Rext
【０１８６】
α、β、γは先に述べたように同一の集積回路内の抵抗比なので製造ばらつきにも温度にもよらないほぼ一定の値をもつ。
Ｒｌｏａｄ/Ｒｅｘｔも集積回路外に設けたそれぞれ絶対値の正確な温度特性の小さな抵抗であればその比も一定である。
したがって、この式は、第１６の実施形態の回路が製造ばらつきにも温度にもよらない安定な一貫ゲインを与えていることを示している。
【０１８７】
このゲイン調整回路の極性を入れ替えることで、図１３のプルダウン系駆動回路のゲイン調整が可能になる。
また、第２の実施形態のようなプッシュプル型駆動回路には図１７の回路とその極性反転回路を両方用いることで調整可能である。
【０１８８】
図１９は、図１７のゲイン調整回路６０の第２の構成例を示す回路図である。
【０１８９】
図１９のゲイン調整回路６０Ｂが図１８のゲイン調整回路６０Ａと異なる点は、以下の通りである。
すなわち、電圧供給部６２Ａにおいて、モニター抵抗素子Ｒｐｏｌｙを流れた電流をレプリカ回路６１の差動増幅器の入力バイアス抵抗Ｒ６２に流すカレントミラー回路の電流比を制御信号ＴＲＩＭによりわずかに変化させる。
【０１９０】
具体的には、電圧供給部６２Ａにおいて、カレントミラー回路を形成するＰＭＯＳトランジスタＱＰ６４に並列にＰＭＯＳトランジスタＱＰ７０〜ＱＰ７３が接続されている。
ＰＭＯＳトランジスタＱＰ７０のドレインがノードＮＤ６３に接続され、ソースがＰＭＯＳトランジスタＱＰ７２にドレインに接続され、ＰＭＯＳトランジスタＱＰ７２のソースが電源電位源ＶＤＤに接続されている。
ＰＭＯＳトランジスタＱＰ７１のドレインがノードＮＤ６３に接続され、ソースがＰＭＯＳトランジスタＱＰ７３にドレインに接続され、ＰＭＯＳトランジスタＱＰ７３のソースが電源電位源ＶＤＤに接続されている。
ＰＭＯＳトランジスタＱＰ７０，ＱＰ７１のゲートが、ＰＭＯＳトランジスタＱＰ６４のゲートと共通に演算増幅器Ａ６１の出力に接続されている。
ＰＭＯＳトランジスタＱＰ７２のゲートが制御信号ＴＲＩＭ１の供給ラインに接続され、ＰＭＯＳトランジスタＱＰ７３のゲートが制御信号ＴＲＩＭ２の供給ラインに接続されている。
【０１９１】
この電圧供給部６２Ａにおいては、制御信号ＴＲＩＭ１とＴＲＩＭ０でＰＭＯＳトランジスタＱＰ７２、ＱＰ７３を開閉することで入力バイアス抵抗素子Ｒ６２に流すカレントミラー回路の電流比をわずかに変化させる。
【０１９２】
これは等価的にモニター抵抗素子Ｒｐｏｌｙとバイアス抵抗素子Ｒ６２の比αを調整することになる。その結果一貫ゲインも調整することができる。
集積回路内の抵抗比α、β、γはほぼ一定であるといっても製造ばらつきに起因するわずかな差があり、多数の集積回路を製造すれば稀に大きな差をもったものも存在する。
図１９のゲイン調整回路６０Ｂでは、製造ばらつき起因の抵抗比ずれのために生じた一貫ゲインを制御信号ＴＲＩＭ１，ＴＲＩＭ０信号で補正することができる。
【０１９３】
図１９の回路の極性を反転すること、および反転したものと組み合わせで使うことで、第１４の実施形態に係る図１３の回路や第２の実施形態の回路への応用が可能である。
【０１９４】
以上、第２の実施形態に係る差動駆動回路を含むドライバ１Ａの他の構成例について説明した。
次に、第３の実施形態に係る通信装置１００他の構成例を、第１７〜第２０の実施形態として図２０〜図２３に関連付けて説明する。
【０１９５】
＜第１７の実施形態＞
図２０は、本発明の第１７の実施形態に係る通信装置の構成例を示す図である。
【０１９６】
本第１７の実施形態に係る通信装置１００Ａは、第３の実施形態に係る通信装置１００の構成に、送信器１２０側のさらに送信器１６０が配置され、送信器１３０側に受信機１７、およびバイアス電源１８０が配置されている。
差動伝送路１１０の一端側では、送信器１２０の近傍で１本の終端抵抗Ｒｔｅｒｍ１で終端され、送信器１６０の出力は２本の終端抵抗Ｒｔｅｒｍ２を介して差動伝送路１１０に接続されている。
差動伝送路１１０の他端側では、送信器１２０の近傍で１本の終端抵抗Ｒｔｅｒｍ１で終端され、２本の終端抵抗Ｒｔｅｒｍ２４を介してＤＣのバイアス電源１８０に接続されている。
また、差動伝送路１１０の他端側には受信器１７０が接続されている。
【０１９７】
送信器１２０，１３０は、たとえば上述した第１または第２の実施形態の差動駆動回路２，２Ａを含んで構成されている。
本実施形態の差動駆動回路（出力回路）は出力の電位によらない正確な差動電流を常に出力する。したがって、差動信号対に同相電位で別の信号を重畳しても差動信号に乱れが生じることがなく、また同相信号にとってのノイズとなる差動信号駆動に付随する同相信号への漏洩が小さい。
【０１９８】
上述したように、本第１７の実施形態の通信装置１００Ａでは，差動伝送路１１０を送信器１２０の近傍で１本のＲｔｅｒｍ１抵抗と２本直列のＲｔｅｒｍ２（−１、−２）で並列に終端し、Ｒｔｅｒｍ２の結節点に送信器１２０側ではローインピーダンスの信号電圧を加え、送信器１３０側ではＤＣ電圧でバイアスされている。
差動伝送路１１０側から送信器を見たインピーダンスは差動モードでは終端抵抗Ｒｔｅｒｍ１と終端抵抗Ｒｔｅｒｍ２の並列抵抗が、同相モードでは２並列の抵抗Ｒｔｅｒｍ２が見える。
たとえば、終端抵抗Ｒｔｅｒｍ１を１ｋΩ、終端抵抗Ｒｔｅｒｍ２を５６Ωとすると、差動で約１００Ω、同相で２８Ωで終端されたことになり、電磁界結合のある対になった伝送路としては典型的な差動１００Ω、同相３０Ωにインピーダンス整合する。
このような伝送路に送信器１６０で同相電圧信号を送り込むと、受信器１７０は差動対の平均電圧として信号を受信できる。
この伝送は送信器１２９から受信器１５０への差動信号伝送および送信器１３０から受信器１４０への差動信号伝送と干渉せずに実現する。
【０１９９】
＜第１８の実施形態＞
図２１は、本発明の第１８の実施形態に係る通信装置の構成例を示す図である。
【０２００】
本第１８の実施形態に係る通信装置１００Ｂは、差動伝送路１１０の一端側の送信器１６０に並列に受信器２００が配置され、他端側にも同様に送信器１９０および送信器２１０が並列に接続されている。
【０２０１】
この通信装置１００Ｂにおいては、同相信号も送信器１６０から受信器２１０への伝送と、送信器１９０から受信器２００への双方向伝送が同時並列に干渉することなく実現する。
【０２０２】
＜第１９の実施形態＞
図２２は、本発明の第１９の実施形態に係る通信装置の構成例を示す図である。
【０２０３】
本第１９の実施形態に係る通信装置１００Ｃが、第１８の実施形態の通信装置１００Ａと異なる点は、差動伝送路１００の一端側の送信器１２０Ｃに、第６の実施形態のドライバ１Ｄや第１３の実施形態のドライバ１Ｋが適用されていることにある。
また、通信装置１００Ｃは、送信器１６０の代わりにバイアス電源２２０を有し、差動伝送路１１０の一端側も抵抗Ｒｔｅｒｍ２を通してＤＣ電圧でバイアスされている。
【０２０４】
＜第２０の実施形態＞
図２３は、本発明の第２０の実施形態に係る通信装置の構成例を示す図である。
【０２０５】
本第２０の実施形態に係る通信装置１００Ｄが、第１９の実施形態の通信装置１００Ｃと異なる点は、差動伝送路１００の他端側の送信器１３０Ｄにも、第６の実施形態のドライバ１Ｄや第１３の実施形態のドライバ１Ｋが適用されていることにある。
そして、送信器１２０Ｃに並列に受信器２３０が接続されている。
【０２０６】
本第２０の実施形態によれば、第６の実施形態のドライバ１Ｄや第１３の実施形態のドライバ１Ｋを用いて同相信号の同時双方向伝送を行うことができる。
【図面の簡単な説明】
【０２０７】
【図１】本発明の第１の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【図２】本発明の第２の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【図３】本発明の第３の実施形態に係る通信装置の構成例を示す図である。
【図４】本発明の第４の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【図５】本発明の第５の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【図６】本発明の第６の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【図７】本発明の第７の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【図８】本発明の第８の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【図９】本発明の第９の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【図１０】本発明の第１０の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【図１１】図１０におけるステートマシンの動作を示すフローチャートである。
【図１２】本発明の第１１の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【図１３】本発明の第１２の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【図１４】本発明の第１３の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【図１５】本発明の第１４の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【図１６】本発明の第１５の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【図１７】本発明の第１６の実施形態に係る差動駆動回路を含むドライバの構成例を示す回路図である。
【図１８】図１７のゲイン調整回路の第１の構成例を示す回路図である。
【図１９】図１７のゲイン調整回路の第２の構成例を示す回路図である。
【図２０】本発明の第１７の実施形態に係る通信装置の構成例を示す図である。
【図２１】本発明の第１８の実施形態に係る通信装置の構成例を示す図である。
【図２２】本発明の第１９の実施形態に係る通信装置の構成例を示す図である。
【図２３】本発明の第２０の実施形態に係る通信装置の構成例を示す図である。
【符号の説明】
【０２０８】
１，１Ａ〜１Ｎ・・・ドライバ、２，２Ａ・・・差動駆動回路、Ｑ１・・・第１の電界効果トランジスタ、Ｑ２・・・第２の電界効果トランジスタ、Ｑ３・・・第３の電界効果トランジスタ、Ｑ４・・・第４の電界効果トランジスタ、Ｒ１・・・第１の抵抗素子、Ｒ２・・・第２の抵抗素子、Ｒ３・・・第３の抵抗素子、Ｒ４・・・第４の抵抗素子、Ｒ５・・・第５の抵抗素子、Ｒ６・・・第６の抵抗素子、２１・・・第１の回路、Ａ１・・・第１の演算増幅器、２２・・・第２の回路、Ａ２・・・第２の演算増幅器、２３・・・第３の回路、Ａ３・・・第３の演算増幅器、２４・・・第４の回路、Ａ４・・・第４の演算増幅器、３，４・・・・ＤＡＣ、５・・・コモンモードフィードバック(ＣＭＦＢ)回路、６・・・第１の差動増幅器、７・・・第２の差動増幅器、１００，１００Ａ〜１００Ｄ・・・通信装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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