(57)【特許請求の範囲】
【請求項１】
メモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板と、
前記半導体基板のメモリトランジスタ領域上に配置されるワードラインと、
前記半導体基板の選択トランジスタ領域上に配置される選択ラインと、
前記ワードラインと前記半導体基板との間に介在されるトンネル絶縁膜と、
前記選択ラインと前記半導体基板との間に介在される前記トンネル絶縁膜より薄い選択ゲート絶縁膜と、を含み、
前記選択ゲート絶縁膜の厚さは端部より中央部で薄く、
前記選択ゲート絶縁膜の中央部の厚さは、前記トンネル絶縁膜の最も薄い部分の厚さより薄いことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項２】
前記選択ラインは前記ワードラインより広い幅を有することを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ装置。
【請求項３】
前記選択ラインの幅は少なくとも前記選択ゲート絶縁膜の厚さが前記トンネル絶縁膜の最も薄い厚さと同一になる位置から前記選択ラインの側壁までの離隔距離の２倍であることを特徴とする請求項１または２に記載のＮＡＮＤ型フラッシュメモリ装置。
【請求項４】
メモリトランジスタ領域、選択トランジスタ領域及び低電圧トランジスタ領域を含む半導体基板と、
前記半導体基板のメモリトランジスタ領域上に配置されるワードラインと、
前記半導体基板の選択トランジスタ領域上に配置される選択ラインと、
前記半導体基板の低電圧トランジスタ領域上に配置される低電圧ゲート電極と、
前記ワードラインと前記半導体基板との間に介在されるトンネル絶縁膜と、
前記選択ラインと前記半導体基板との間に介在される前記トンネル絶縁膜より薄い選択ゲート絶縁膜と、
前記低電圧ゲート電極と前記半導体基板との間に介在される低電圧ゲート絶縁膜と、を含み、
前記選択ゲート絶縁膜の厚さは端部より中央部で薄く、
前記選択ゲート絶縁膜の中央部の厚さは、前記トンネル絶縁膜の最も薄い部分の厚さより薄いことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項５】
前記選択ゲート絶縁膜は前記低電圧ゲート絶縁膜と同一の厚さを有することを特徴とする請求項４に記載のＮＡＮＤ型フラッシュメモリ装置。
【請求項６】
前記ワードラインは前記選択ライン及び前記低電圧ゲート電極より狭い幅を有することを特徴とする請求項４または５に記載のＮＡＮＤ型フラッシュメモリ装置。
【請求項７】
前記選択ラインの幅は少なくとも前記選択ゲート絶縁膜の厚さが前記トンネル絶縁膜の最も薄い厚さと同一になる位置から前記選択ラインの側壁までの離隔距離の２倍であり、
前記低電圧ゲート電極の幅は少なくともその下部に配置された前記低電圧ゲート絶縁膜の厚さが前記トンネル絶縁膜の最も薄い厚さと同一になる位置から前記低電圧ゲート電極の側壁までの離隔距離の２倍であることを特徴とする請求項４から６の何れか一項に記載のＮＡＮＤ型フラッシュメモリ装置。
【請求項８】
前記低電圧ゲート電極は前記選択ゲート電極と同一の厚さ及び同一の物質からなることを特徴とする請求項４から７の何れか一項に記載のＮＡＮＤ型フラッシュメモリ装置。
【請求項９】
請求項４に記載のＮＡＮＤ型フラッシュメモリ装置の製造方法であって、
メモリトランジスタ領域、選択トランジスタ領域及び低電圧トランジスタ領域を含む半導体基板に活性領域を画定する素子分離膜パターンを形成する段階と、
前記活性領域上に前記メモリトランジスタ領域を覆う第１絶縁膜パターンを形成する段階と、
前記第１絶縁膜パターンが形成された活性領域の全面に第２絶縁膜を形成する段階と、
前記第２絶縁膜上に、前記メモリトランジスタ領域の上部に配置されるワードライン、前記選択トランジスタ領域の上部に配置される選択ライン及び前記低電圧トランジスタ領域上に配置される低電圧ゲート電極を形成する段階と、を含むことを特徴とするＮＡＮＤ型フラッシュメモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に係り、より具体的にはＮＡＮＤ型フラッシュメモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ装置は電源供給にかかわらず貯蔵された情報を保持することができる不揮発性メモリ装置の一種類として、不揮発性メモリ装置の一つであるＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）と異なり、貯蔵された情報を電気的に速くて容易に変更することができるという特徴を有する。
【０００３】
前記フラッシュメモリ装置はメモリセルがビットラインと接地電極に連結される方式に応じて、ＮＯＲ型構造とＮＡＮＤ型構造に分類することができる。より具体的には、ＮＯＲ型フラッシュメモリ装置（以下、ＮＯＲフラッシュ）はメモリセルがビットラインと接地電極との間に並列に連結される構造として、速いランダムアクセスが可能である。これによって、ＮＯＲフラッシュはＢＩＯＳ（Ｂａｓｉｃ  Ｉｎｐｕｔ  Ｏｕｔｐｕｔ  Ｓｙｓｔｅｍ）、携帯電話及び携帯用個人情報端末機（ＰＤＡ）などで主に用いられている。
【０００４】
これに比べて、ＮＡＮＤ型フラッシュメモリ装置（以下、ＮＡＮＤフラッシュ）はメモリセルがビットラインと接地電極との間に直列に連結される構造である（図１参照）。具体的には、ＮＡＮＤフラッシュのセルアレイ１００は複数個のセルストリング１０を含み、各セルストリング１０は直列連結された複数個のメモリセルを含む。この時、前記セルストリング１０の両端には接地選択ラインＧＳＬにより連結される接地選択トランジスタ及びストリング選択ラインＳＳＬにより連結されるストリング選択トランジスタが配置されて、前記メモリセルと前記ビットライン４０／接地電極４５との間の電気的連結を制御する。
【０００５】
ＮＡＮＤフラッシュのこのような直列的連結構造によって、ＮＡＮＤフラッシュは現存する半導体装置の中で最高の集積度を有する。また、ＮＡＮＤフラッシュは複数個のメモリセルに貯蔵された情報を同時に変更する動作方式を採択するため、情報更新（ｕｐｄａｔｅ）速度が前記ＮＯＲフラッシュに比べて非常に速い。このような高い集積度及び速い更新速度によって、ＮＡＮＤフラッシュはデジタルカメラまたはＭＰ３プレーヤーなどのように大容量貯蔵装置（ｍａｓｓ  ｓｔｏｒａｇｅ）を要する携帯用電子製品に主に用いられている。市場調査機関であるＩＤＣ社の予測によれば、携帯用電子製品の急増する需要によって、ＮＡＮＤフラッシュ製品の市場はさらに拡がると期待されている。
【０００６】
周知のように、ＮＡＮＤフラッシュはＦＮトンネリング（ＦｏＷＬｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）現象を利用して選択されたメモリセルに貯蔵された情報を更新し、このような情報更新動作（すなわち、書き込み（ｐｒｏｇｒａｍ）及び消去（ｅｒａｓｅ）動作）は複数個のメモリセルで構成されるページまたはブロックに対して上述したように同時に実行される。この時、ページ単位の書き込み動作は選択されたワードラインＷＬに沿って配列された選択されなかったメモリセル（特に、選択されたメモリセルに隣接したメモリセル）がプログラムされる問題を誘発することができる。このように選択されなかったメモリセルに対する意図しないプログラムは一般的に“プログラム撹乱（ｐｒｏｇｒａｍ  ｄｉｓｔｕｒｂａｎｃｅ）”と呼ばれる。
【０００７】
このようなプログラム撹乱を防止するため、ＮＡＮＤフラッシュの書き込み動作は一般的に自己昇圧方式（ｓｅｌｆ-ｂｏｏｓｔｉｎｇ  ｓｃｈｅｍｅ）を利用する。前記自己昇圧方式は特許文献１及び特許文献２に開示されている。前記自己昇圧方式は選択されなかったセルストリングがそれに連結されたビットライン４０及び接地電極４５に電気的に連結されないように、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬのゲート電極に印加される電圧を調節する方法である。セルストリング１０が、このように電気的に分離する場合、選択されなかったメモリセルの下の基板１電圧は選択されたワードラインＷＬに印加されるプログラム電圧によって所定の電圧まで上がる（図２参照）（このような電圧上昇をブースティングという）。このように基板電圧が上昇すれば、浮遊ゲート電極２２と基板１との間の電位差が減少するため、トンネル絶縁膜７０を通じたＦＮトンネリングは遮断される。すなわち、上述したプログラム撹乱は予防される。
【０００８】
このような自己昇圧方式のメカニズムを考慮する時、前記プログラム撹乱を防止するためには選択されなかったセルストリングはビットライン４０及び接地電極４５から完全に分離しなければならず、セルストリング１０の電気的分離のためにはストリング選択トランジスタ及び接地選択トランジスタのターンオフ電流特性が優れなければならない。しかし、従来の技術によれば、図２に示したように、前記選択トランジスタのゲート絶縁膜７５はメモリセルトランジスタのトンネル絶縁膜７０と同一の厚さで形成されるため、選択トランジスタの特性向上は制限的である。特に、集積度増加のための選択トランジスタの線幅の減少は前記選択トランジスタのターンオフ電流特性を低下させる短チャンネル（ｓｈｏｒｔ−ｃｈａｎｎｅｌ）効果を誘発する。
【特許文献１】米国特許第５，６７７，８７３号明細書
【特許文献２】米国特許第５，９９１，２０２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の課題は、プログラム撹乱を予防することができるＮＡＮＤフラッシュメモリ装置を提供することにある。
【００１０】
本発明の他の課題は、選択トランジスタのターンオフ電流特性を向上させることができるＮＡＮＤフラッシュメモリ装置を提供することにある。
【００１１】
本発明の他の課題は優れたターンオフ電流特性を有する選択トランジスタを具備するＮＡＮＤフラッシュメモリ装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明は選択トランジスタのゲート絶縁膜とメモリセルトランジスタのトンネル絶縁膜の厚さが互いに異なるＮＡＮＤフラッシュメモリ装置を提供する。この装置はメモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板、前記半導体基板のメモリトランジスタ領域上に配置されるワードライン、前記半導体基板の選択トランジスタ領域上に配置される第１及び第２選択ライン、前記ワードラインと前記半導体基板との間に介在されるトンネル絶縁膜及び前記第１及び第２選択ラインと前記半導体基板との間に介在される選択ゲート絶縁膜を含む。この時、前記選択ゲート絶縁膜は前記トンネル絶縁膜より薄く、その厚さは端部より中央部で薄い。
【００１３】
本発明の一実施形態によれば、前記第１及び第２選択ラインは前記ワードラインより広い幅を有する。また、前記第１及び第２選択ラインの幅は少なくとも前記選択ゲート絶縁膜の厚さが前記トンネル絶縁膜の最も薄い厚さと同一になる位置から前記第１及び第２選択ラインの側壁までの離隔距離の二倍であることが望ましい。
【００１４】
前記課題を解決するために、本発明のＮＡＮＤフラッシュメモリ装置はメモリトランジスタ領域、選択トランジスタ領域及び低電圧トランジスタ領域を含む半導体基板、前記半導体基板のメモリトランジスタ領域上に配置されるワードライン、前記半導体基板の選択トランジスタ領域上に配置される第１及び第２選択ライン、前記半導体基板の低電圧トランジスタ領域上に配置される低電圧ゲート電極、前記ワードラインと前記半導体基板との間に介在されるトンネル絶縁膜、前記第１及び第２選択ラインと前記半導体基板との間に介在される選択ゲート絶縁膜及び前記低電圧ゲート電極と前記半導体基板との間に介在される低電圧ゲート絶縁膜を含む。この時、前記選択ゲート絶縁膜は前記トンネル絶縁膜より薄い。
【００１５】
本発明の一実施形態によれば、前記選択ゲート絶縁膜は前記低電圧ゲート絶縁膜と同一の厚さを有することができる。また、前記ワードラインは前記第１及び第２選択ライン及び前記低電圧ゲート電極より狭い幅を有する。これに加えて、前記選択ゲート絶縁膜の厚さは端部より中央部で薄いことがある。
【００１６】
本発明の他の実施形態によれば、前記第１及び第２選択ラインの幅は少なくとも前記選択ゲート絶縁膜の厚さが前記トンネル絶縁膜の最も薄い厚さと同一になる位置から前記第１及び第２選択ラインの側壁までの離隔距離の２倍であり、前記低電圧ゲート電極の幅は少なくともその下部に配置された前記低電圧ゲート絶縁膜の厚さが前記トンネル絶縁膜の最も薄い厚さと同一になる位置から前記低電圧ゲート電極の側壁までの離隔距離の２倍である。
【００１７】
前記他の課題を解決するために、本発明は選択ゲート絶縁膜をトンネル絶縁膜より薄く形成する段階を含むＮＡＮＤ型フラッシュメモリ装置の製造方法を提供する。この方法はメモリトランジスタ領域、選択トランジスタ領域及び低電圧トランジスタ領域を含む半導体基板に活性領域を画定する素子分離膜パターンを形成して、前記活性領域上に前記メモリトランジスタ領域を覆う第１絶縁膜パターンを形成した後、前記第１絶縁膜パターンが形成された活性領域の全面に第２絶縁膜を形成する段階を含む。以後、前記第２絶縁膜上に、前記メモリトランジスタ領域の上部に配置されるワードライン、前記選択トランジスタ領域の上部に配置される第１及び第２選択ライン及び前記低電圧トランジスタ領域上に配置される低電圧ゲート電極を形成する。
【００１８】
前記第１絶縁膜パターンを形成する段階は、前記活性領域の全面に第１絶縁膜を形成した後、前記第１絶縁膜上に前記メモリトランジスタ領域の上部に配置されるマスクパターンを形成する段階と、前記マスクパターンをエッチングマスクとして使って前記第１絶縁膜をエッチングすることによって、前記選択トランジスタ領域及び前記低電圧トランジスタ領域で前記活性領域の上部面を露出させる段階とを含む。以後、前記マスクパターンは除去される。
【００１９】
また、前記第２絶縁膜を形成する段階は前記メモリトランジスタ領域の上部に積層される第１絶縁膜パターン及び第２絶縁膜の厚さの和が前記選択トランジスタ領域及び前記低電圧トランジスタ領域の上部に積層される第２絶縁膜の厚さより大きくなるように実施する。
【００２０】
前記他の課題を解決するために、本発明のＮＡＮＤ型フラッシュメモリ装置の製造方法はメモリトランジスタ領域、選択トランジスタ領域及び低電圧トランジスタ領域を含む半導体基板に活性領域を画定する素子分離膜パターンを形成して、前記活性領域の全面に第１厚さを有するゲート酸化膜を形成した後、前記ゲート酸化膜上に前記メモリトランジスタ領域の上部に配置されるワードライン、前記選択トランジスタ領域の上部に配置される第１及び第２選択ライン及び前記低電圧トランジスタ領域上に配置される低電圧ゲート電極を形成する段階を含む。以後、前記ワードラインの中央部の下に形成された前記ゲート酸化膜が第２厚さを有するまで熱酸化工程を実施する。この時、前記第１及び第２選択ラインは前記熱酸化工程で前記第１及び第２選択ラインの中央部の下に形成された前記ゲート酸化膜が前記第２厚さより薄い厚さを有するように、前記ワードラインより広い幅で形成する。
【発明の効果】
【００２１】
本発明によれば、選択ゲート絶縁膜はトンネル絶縁膜より薄く形成される。これによって、本発明に係るＮＡＮＤ型フラッシュメモリ装置の選択トランジスタは優れたターンオフ電流特性を有する。その結果、選択されなかったセルストリングはビットライン及び接地電極から電気的に分離することができるため、ブースティング電荷の漏洩によるプログラム撹乱は最小化されることができる。
【００２２】
なお、本発明の一実施形態によれば、選択ゲート絶縁膜の厚さをトンネル絶縁膜より薄く形成するため、選択ラインの線幅をワードラインの線幅より小さく形成した後、熱酸化工程の条件を調節する。これによって、工程段階の追加なくても、前記選択ゲート絶縁膜と前記トンネル絶縁膜の厚さを異なるように形成することが可能である。これに加えて、本発明によれば、低電圧ゲート絶縁膜は選択ゲート絶縁膜を形成する工程を利用して形成されることができる。これによって、低電圧トランジスタを製造するための工程段階を減らすことができる。その結果、本発明に係るＮＡＮＤ型フラッシュメモリ装置の製造費用は節減されることができる。
【発明を実施するための最良の形態】
【００２３】
以上の本発明の目的、他の目的、特徴及び利点は添付の図と係わる以下の望ましい実施形態を通じて容易に理解されるであろう。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることができる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になれるように、そして当業者に本発明の思想を十分に
伝達するために提供されるものである。
【００２４】
本明細書においては、ある膜が他の膜または基板上にあると言及される場合に、それは他の膜または基板上に直接形成されることができるもの、またはそれらの間に第３の膜が介在されることができるものを意味する。また、図において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたものである。また、本明細書の多様な実施形態において第１、第２、第３などの用語が多様な領域、膜などを記述するために使われたが、これら領域、膜がこのような用語によって限定されてはならない。これら用語は単にある所定領域または膜を他の領域または膜と区別させるために使われただけである。よって、ある一実施形態での第１膜として言及された膜が他の実施形態では第２膜として言及されることもできる。ここに説明されて例示される各実施形態はそれの相補的な実施形態も含む。
【００２５】
図３Ａ乃至図３Ｆは本発明の第１実施形態に係るＮＡＮＤ型フラッシュメモリ装置の製造方法を示す工程断面図である。
【００２６】
図３Ａを参照すれば、半導体基板１の所定領域に活性領域を画定する素子分離膜パターン１１０を形成する。前記半導体基板１はセルアレイ領域ＣＡＲ及び周辺回路領域ＰＣＲを含み、前記セルアレイ領域ＣＡＲはメモリトランジスタ領域ＭＴＲ及び選択トランジスタ領域ＳＴＲ１、ＳＴＲ２を含み、前記周辺回路領域ＰＣＲは低電圧トランジスタ領域ＬＶＴＲ及び高電圧トランジスタ領域（図示しない）を含む。
【００２７】
前記素子分離膜パターン１１０を形成する段階は前記半導体基板１上に前記活性領域を定義するためのトレンチマスクパターン１２０を形成した後、前記トレンチマスクパターン１２０をエッチングマスクとして使って前記半導体基板１を異方性エッチングすることによって、トレンチ１３０を形成する段階を含む。前記トレンチマスクパターン１２０は順に積層されたパッド酸化膜、トレンチ下部マスク膜及びトレンチ上部マスク膜で構成されることができる。この時、前記トレンチ下部マスク膜は多結晶シリコンであり、前記トレンチ上部マスク膜はシリコン窒化膜でありうる。前記トレンチ１３０を形成した後、絶縁特性の強化のために所定のイオン注入工程を実施して、前記トレンチ１３０の内壁に熱酸化膜（図示しない）をおおよそ５０Åの厚さで形成する。続いて、前記トレンチ１３０を満たす素子分離絶縁膜を形成した後、前記トレンチマスクパターン１２０が露出するまで前記素子分離絶縁膜を平坦化エッチングすることで前記素子分離膜パターン１１０を形成する。
【００２８】
図３Ｂを参照すれば、前記トレンチマスクパターン１２０を湿式エッチングの方法を用いて除去することによって、前記活性領域の上部面を露出させる。次に、前記露出した活性領域の上部面に第１絶縁膜１４０を形成する。前記第１絶縁膜１４０の厚さは前記メモリトランジスタ領域（ｍｅｍｏｒｙ  ｔｒａｎｓｉｓｔｏｒ  ｒｅｇｉｏｎ;ＭＴＲ）、選択トランジスタ領域（ｓｅｌｅｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ  ｒｅｇｉｏｎ;ＳＴＲ１、ＳＴＲ２）及び低電圧トランジスタ領域（ｌｏｗ  ｖｏｌｔａｇｅ  ｔｒａｎｓｉｓｔｏｒ  ｒｅｇｉｏｎ；ＬＶＴＲ）で同一であり、おおよそ１０乃至６０Åである。
【００２９】
前記第１絶縁膜１４０はシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、Ａｌ２Ｏ３、ＡｌｘＳｉｙＯＺ、（Ｂａ、Ｓｒ）ＴｉＯ３、ＢｅＡｌ２Ｏ４、ＣｅＯ２、ＣｅＨｆＯ４、ＣｏＴｉＯ３、Ｓｉ３Ｎ４、ＥｕＡｌＯ３、ＨｆＯ２、Ｈｆ−ｓｉｌｉｃａｔｅ、Ｌａ２Ｏ３、ＬａＡｌＯ３、ＬａＳｃＯ３、Ｌａ２ＳｉＯ５、ＭａＡｌ２Ｏ４、ＮｄＡｌＯ３、ＰｒＡｌＯ３、ＳｍＡｌＯ３、ＳｒＴｉＯ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｙ２Ｏ３、ＹｘＳｉｙＯＺ、ＺｒＯ２、Ｚｒ−ｓｉｌｉｃａｔｅ、Ｚｒ−Ａｌ−Ｏ及び（Ｚｒ、Ｓｎ）ＴｉＯ４のうちより選択された少なくとも一つで形成されることができる。本発明の一実施形態によれば、前記第１絶縁膜１４０は熱酸化工程を通じて形成されたシリコン酸化膜である。前記第１絶縁膜１４０を形成する段階はシリコン酸化膜である場合、熱酸化工程を利用することが望ましく、他の膜の場合には蒸着工程を利用することができる。
【００３０】
図３Ｃを参照すれば、前記メモリトランジスタ領域ＭＴＲの上部に配置されるマスクパターン１５０を形成する。前記マスクパターン１５０は前記選択トランジスタ領域ＳＴＲ１、ＳＴＲ２及び前記低電圧トランジスタ領域ＬＶＴＲで前記第１絶縁膜１４０の上部面を露出させる。
【００３１】
前記マスクパターン１５０はフォトレジストパターンでありうる。これを形成する段階は前記第１絶縁膜１４０上にフォトレジスト膜を形成した後、露光及び現像工程を実施する段階を含む。前記マスクパターン１５０は前記フォトレジストパターンと前記第１絶縁膜１４０との間に介在される保護膜をさらに含むことができる。前記保護膜は前記第１絶縁膜１４０に対してエッチング選択性を有する物質である（この時、‘膜Ａが膜Ｂに対してエッチング選択性は有する’という表現は膜Ａのエッチング速度に比べて膜Ｂのエッチング速度が十分に大きいエッチング工程が可能であることを意味する。）。
【００３２】
図３Ｄを参照すれば、前記マスクパターン１５０をエッチングマスクとして使って、前記露出した第１絶縁膜１４０をエッチングする。これによって、前記選択トランジスタ領域ＳＴＲ１、ＳＴＲ２及び前記低電圧トランジスタ領域ＬＶＴＲで前記活性領域の上部面を露出させる第１絶縁膜パターン１４５が形成される。すなわち、前記第１絶縁膜パターン１４５は前記メモリトランジスタ領域ＭＴＲに配置される。
【００３３】
前記第１絶縁膜１４０をエッチングする段階は前記半導体基板１に対してエッチング選択性を有するエッチング方法を用いて実施する。また、前記半導体基板１に対するエッチング損傷を最小化するため、前記第１絶縁膜１４０をエッチングする段階は湿式エッチングの方法を用いる。前記第１絶縁膜１４０をシリコン酸化膜で形成する実施形態の場合、ＨＦを含むエッチング液が前記第１絶縁膜１４０をエッチングするために用いられることができる。
【００３４】
図３Ｅを参照すれば、前記マスクパターン１５０を除去して前記メモリトランジスタ領域ＭＴＲで前記第１絶縁膜パターン１４５の上部面を露出させる。前記第１絶縁膜パターン１４５は後続工程を通じてメモリトランジスタのゲート絶縁膜（すなわち、トンネル絶縁膜）として用いられるため、前記第１絶縁膜パターン１４５の物理的特性は前記メモリトランジスタの電気的特性に大きい影響を与える。このような点を考慮する時、前記マスクパターン１５０を除去する段階は前記第１絶縁膜パターン１４５の物理的特性を損傷させないように実施される必要がある。
【００３５】
本発明の一実施形態によれば、前記第１絶縁膜パターン１４５に対する損傷を防止するため、前記マスクパターン１５０はプラズマを用いない工程を通じて除去される。例えば、前記マスクパターン１５０がフォトレジストパターンの場合、これを除去する工程はプラズマアッシング段階なしにエッチング液を用いて実施することが望ましい。また、上述したように前記マスクパターン１５０が保護膜を含む場合、前記フォトレジストパターンはプラズマアッシング段階を含むことができるが、前記第１絶縁膜パターン１４５に接する前記保護膜は湿式エッチングの方法で除去される。
【００３６】
次に、前記第１絶縁膜パターン１４５が形成された結果物の全面に第２絶縁膜を形成する。これによって、前記選択トランジスタ領域ＳＴＲ１、ＳＴＲ２及び前記低電圧トランジスタ領域ＬＶＴＲの上部には第２絶縁膜のみが形成され、前記メモリトランジスタ領域ＭＴＲの上部には前記第１絶縁膜パターン１４５及び前記第２絶縁膜が積層される。この時、前記メモリトランジスタ領域ＭＴＲの上部に積層される第１絶縁膜パターン１４５及び前記第２絶縁膜はメモリトランジスタのトンネル絶縁膜１６０Ｔとして用いられ、前記選択トランジスタ領域ＳＴＲ１、ＳＴＲ２及び前記低電圧トランジスタ領域ＬＶＴＲの上部に形成される第２絶縁膜は各々選択トランジスタの選択ゲート絶縁膜１６０ＳＧ及び低電圧トランジスタの低電圧ゲート絶縁膜１６０ＬＧとして用いられることができる。結果的に、本発明によれば、前記トンネル絶縁膜１６０Ｔは前記選択ゲート絶縁膜１６０ＳＧ及び低電圧ゲート絶縁膜１６０ＬＧより厚い。
【００３７】
前記第２絶縁膜は前記第１絶縁膜パターン１４５と同一の物質で形成することができる。本発明の一実施形態によれば、前記第１絶縁膜パターン１４５と前記第２絶縁膜は全部熱酸化工程を通じて形成されるシリコン酸化膜であり、前記第２絶縁膜の積層の厚さはおおよそ１０Å乃至５０Åでありうる。
【００３８】
一方、上述した実施形態によれば、前記低電圧ゲート絶縁膜１６０ＬＧは前記選択ゲート絶縁膜１６０ＳＧと同一の厚さ及び物質からなる。これと異なり、本発明の他の実施形態によれば、前記低電圧ゲート絶縁膜１６０ＬＧは別途の工程を通じて形成されることができる。この場合、前記低電圧ゲート絶縁膜１６０ＬＧは前記選択ゲート絶縁膜１６０ＳＧと厚さ及び物質の種類が変わることができる。
【００３９】
図３Ｆを参照すれば、前記第２絶縁膜が形成された結果物上に前記活性領域を横切るゲート構造体を形成する。前記ゲート構造体は前記メモリトランジスタ領域ＭＴＲに配置されるワードライン（ｗｏｒｄｌｉｎｅ;ＷＬ）、前記選択トランジスタ領域ＳＴＲ１、ＳＴＲ２に配置されるストリング選択ライン（Ｓｔｒｉｎｇ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ;ＳＳＬ）及び接地選択ライン（ｇｒｏｕｎｄ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ;ＧＳＬ）、前記低電圧トランジスタ領域ＬＶＴＲに配置される低電圧ゲート電極（ｌｏｗ  ｖｏｌｔａｇｅ  ｇａｔｅ  ｅｌｅｃｔｒｏｄｅ;ＬＶＧ）を含む。
【００４０】
前記ゲート構造体を形成する段階は前記第２絶縁膜が形成された結果物上に第１導電膜を形成した後、前記第１導電膜をパターニングして第１導電パターンを形成する段階を含む。前記第１導電パターンは前記メモリトランジスタ領域ＭＴＲの活性領域の上部に配置される。次に、前記第１導電パターンが形成された結果物を覆うゲート層間絶縁膜及び第２導電膜を形成した後、その上部に前記活性パターンを横切るゲートマスクパターン１７４を形成する。以後、前記ゲートマスクパターン１７４をエッチングマスクとして用いて、前記第２導電膜、前記ゲート層間絶縁膜及び前記第１導電パターンを異方性エッチングすることによって、前記ゲート構造体を完成する。この時、前記ゲートマスクパターン１７４は除去されることもできるが、図示したように前記第２導電膜上に残存することもできる。
【００４１】
このような過程を通じて形成される前記ワードラインＷＬは順に積層されて前記活性領域を横切るゲート層間絶縁膜パターン１７２及び制御ゲート電極１７３、前記ゲート層間絶縁膜パターン１７２と前記トンネル絶縁膜１６０Ｔとの間に介在される浮遊ゲート電極１７１を有する。一方、前記ストリング選択ラインＳＳＬ及び前記接地選択ラインＧＳＬは前記第１導電パターンと前記第２導電パターンが電気的に接続する構造を有する。このために、前記第２導電膜を形成する前に前記ゲート層間絶縁膜をエッチングして前記第１導電パターンの上部面を露出させる開口部を形成することができる。この時、前記開口部は前記選択トランジスタ領域ＳＴＲ１、ＳＴＲ２に形成され、前記低電圧トランジスタ領域ＬＶＴＲでも形成されることができる。
【００４２】
一方、本発明の他の実施形態によれば、前記選択ラインＳＳＬ、ＧＳＬ及び低電圧ゲート電極ＬＶＧは前記第１導電膜または前記第２導電膜のうちの一つからなることもできる。この実施形態によれば、前記第１導電膜、前記ゲート層間絶縁膜及び前記第２導電膜のうちの少なくとも一つは前記選択トランジスタ領域ＳＴＲ１、ＳＴＲ２と前記低電圧トランジスタ領域ＬＶＴで除去されることができる。
【００４３】
以後、前記ゲート構造体をイオン注入マスクとして用いるイオン注入工程を実施して前記ゲート構造体の間に露出する活性領域に不純物領域１８０を形成する。一方、前記メモリトランジスタ領域ＭＴＲ、選択トランジスタ領域ＳＴＲ１、ＳＴＲ２、前記低電圧トランジスタ領域ＬＶＴＲ及び前記高電圧トランジスタ領域に各々形成される前記不純物領域１８０は互いに異なる構造及び不純物濃度を有することができる。
【００４４】
図４Ａ及び図４Ｂは本発明の第２実施形態に係るＮＡＮＤ型フラッシュメモリ装置の製造方法を示す工程断面図である。本発明の第２実施形態によれば、前記第１絶縁膜１４０を形成した後、前記ゲート構造体を形成する。このような点で、第２実施形態は第２絶縁膜を形成した後ゲート構造体を形成する第１実施形態と差異を有する。簡略化のため、以下では上述した第１実施形態と重複される内容（すなわち、第１絶縁膜を形成するまでの過程）に対する説明は省略し、技術的に差異を有する内容に対して主に説明する。
【００４５】
図４Ａ及び図４Ｂを参照すれば、第１絶縁膜１４０が形成された結果物上にゲート構造体を形成する。この実施形態によれば、前記第１絶縁膜１４０は熱酸化工程を通じて形成されたシリコン酸化膜であることが望ましい。前記ゲート構造体を形成する過程は第１実施形態と同一である。
【００４６】
この実施形態によれば、前記選択ラインＳＳＬ、ＧＳＬの幅を前記ワードラインＷＬの幅より広く形成する。ラインの線幅でのこのような差異は熱酸化工程で酸素原子の拡散経路での差を生じさせるため、その下部に形成されるゲート絶縁膜が互いに異なる厚さを有するようにさせる。
【００４７】
より具体的に説明すれば、前記ゲート構造体を形成するためのパターニング工程は前記活性領域、前記トンネル絶縁膜１６０Ｔ、前記ゲート絶縁膜１６０ＳＧ、１６０ＬＧ及び前記ゲート構造体にエッチング損傷を与えることができる。このようなエッチング損傷はトランジスタの電気的特性を低下させるため、これをキュアすることが必要である。また、前記ゲート構造体は前記パターニング工程が終わった直後に、角張っている下部角を有するが、ゲート構造体の角張っている下部角はＧＩＤＬ（ｇａｔｅ  ｉｎｄｕｃｅｄ  ｄｒａｉｎ  ｌｅａｋａｇｅ）の問題を誘発する。上述した熱酸化工程はこのような問題を解決するために実施される。結果的に、前記熱酸化工程は上述した第１実施形態でも実施されることができる。
【００４８】
この時、前記熱酸化工程は前記ゲート構造体が形成された半導体基板を高温のチャンバにローディングした後、酸素原子を含む工程ガスをチャンバに流入させる段階を含む。この時、チャンバに流入される酸素原子は前記ゲート構造体及び前記半導体基板１のシリコン原子と反応してシリコン酸化膜（すなわち、第２絶縁膜）を形成する。このような熱酸化膜の形成によって、上述したエッチング損傷はキャアされることができる。
【００４９】
一方、前記酸素原子は前記第１絶縁膜１４０を通じて拡散することができるが、そのような拡散経路の長さは制限される。すなわち、前記結果物の表面から遠くなるほど、酸化反応に参加する酸素原子の数は減少する。また、知られたように、シリコンが酸化されてシリコン酸化膜が形成される場合、最終シリコン酸化膜の体積は初期シリコンの体積より膨脹する。このような体積膨脹と拡散経路の長さによる酸素原子の個数の減少によって、新しく形成されるシリコン酸化膜は前記ゲート構造体の側壁から遠くなるほど薄くなる。その結果、熱酸化工程が完了する時、前記ゲート構造体の下部角は図５に示したようにラウンディングされた形状を有する。
【００５０】
本発明の第２実施形態によれば、前記熱酸化工程は前記酸素原子の拡散経路長さが大略前記ワードラインＷＬの幅の半分と同一になるまで実施する。このために、前記熱酸化工程の工程時間は調節されることができる。この場合、上述したように、前記選択ラインＳＳＬ、ＧＳＬの幅は前記ワードラインＷＬの幅より広くて、前記選択ゲート絶縁膜１６０ＳＧの中央部は酸化されない。その結果、前記選択ゲート絶縁膜１６０ＳＧの中央部の厚さは図４Ｂ及び図５に示したように前記トンネル絶縁膜１６０Ｔの最も薄い部分の厚さｔ１より薄くなる。言い換えれば、前記選択ゲート絶縁膜１６０ＳＧの厚さが前記トンネル絶縁膜１６０Ｔの最も薄い部分の厚さｔ１と同一になる位置９９から前記選択ゲートラインＳＳＬ、ＧＳＬの側壁までの離隔距離ｗ１は前記選択ゲートラインＳＳＬ、ＧＳＬの幅ｗ２の半分より小さい。
【００５１】
この時、前記低電圧トランジスタ領域ＬＶＴＲで、前記低電圧ゲート電極ＬＶＧ及び前記低電圧ゲート絶縁膜１６０ＬＧを形成する段階は、図４Ａ及び図４Ｂに示したように、前記選択トランジスタ領域ＳＴＲで前記選択ラインＳＳＬ、ＧＳＬ及び前記選択ゲート絶縁膜を形成する段階を利用することができる。これによって、前記低電圧ゲート絶縁膜１６０ＬＧの厚さが前記トンネル絶縁膜１６０Ｔの最も薄い部分の厚さｔ１と同一になる位置９９から前記低電圧ゲート電極ＬＶＧの側壁までの離隔距離ｗ１は同様に前記低電圧ゲート電極ＬＶＧの幅ｗ２の半分より小さい。
【図面の簡単な説明】
【００５２】
【図１】一般的なＮＡＮＤ型フラッシュメモリ装置のセルアレイの一部を示す平面図である。
【図２】従来技術に係るＮＡＮＤ型フラッシュメモリ装置のセルアレイの一部を示す工程断面図である。
【図３Ａ】本発明の第１実施形態に係るＮＡＮＤ型フラッシュメモリ装置の製造方法を示す工程断面図である。
【図３Ｂ】本発明の第１実施形態に係るＮＡＮＤ型フラッシュメモリ装置の製造方法を示す工程断面図である。
【図３Ｃ】本発明の第１実施形態に係るＮＡＮＤ型フラッシュメモリ装置の製造方法を示す工程断面図である。
【図３Ｄ】本発明の第１実施形態に係るＮＡＮＤ型フラッシュメモリ装置の製造方法を示す工程断面図である。
【図３Ｅ】本発明の第１実施形態に係るＮＡＮＤ型フラッシュメモリ装置の製造方法を示す工程断面図である。
【図３Ｆ】本発明の第１実施形態に係るＮＡＮＤ型フラッシュメモリ装置の製造方法を示す工程断面図である。
【図４Ａ】本発明の第２実施形態に係るＮＡＮＤ型フラッシュメモリ装置の製造方法を示す工程断面図である。
【図４Ｂ】本発明の第２実施形態に係るＮＡＮＤ型フラッシュメモリ装置の製造方法を示す工程断面図である。
【図５】本発明に係るＮＡＮＤ型フラッシュメモリ装置の選択トランジスタ及びメモリトランジスタを示す工程断面図である。
【符号の説明】
【００５３】
１  半導体基板
１６０Ｔ  トンネル絶縁膜
１６０ＳＧ  選択ゲート絶縁膜
ＭＴＲ  メモリトランジスタ領域
ＳＴＲ  選択トランジスタ領域
ＷＬ  ワードライン
ＳＳＬ、ＳＧＬ  選択ライン
【図１】
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【図２】
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【図３Ａ】
0005188686.tif 000004
【図３Ｂ】
0005188686.tif 000005
【図３Ｃ】
0005188686.tif 000006
【図３Ｄ】
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【図３Ｅ】
0005188686.tif 000008
【図３Ｆ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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