(57)【特許請求の範囲】
【請求項１】
配列された複数個のスタンダードセルを有する半導体装置であって、
前記スタンダードセルに含まれる機能素子と、
前記機能素子に電気的に接続され、かつ下層配線および上層配線を有する電源線とを備え、
前記下層配線は互いに隣り合う前記スタンダードセルの境界に沿って前記境界上に延在する部分を有し、
前記上層配線が平面視において前記下層配線よりも前記スタンダードセルの内側に位置する部分を有し、
前記機能素子は前記上層配線を介して前記下層配線に電気的に接続されており、
前記機能素子に電気的に接続された信号線をさらに備え、
前記信号線は、平面視において、前記機能素子および前記上層配線の接続部と前記下層配線の前記境界上を延在する部分との間に位置するように配置されている、半導体装置。
【請求項２】
前記機能素子が配置される前記スタンダードセル内で前記上層配線と前記下層配線とが接続されている、請求項１に記載の半導体装置。
【請求項３】
前記機能素子を含まない前記スタンダードセル内で前記上層配線と前記下層配線とが接続されている、請求項１に記載の半導体装置。
【請求項４】
前記機能素子を含まない前記スタンダードセル内に配置され、かつ前記下層配線に電気的に接続されたヒューズをさらに備えた、請求項３に記載の半導体装置。
【請求項５】
前記上層配線は前記スタンダードセルの境界に沿って前記境界上に延在する部分を有し、
前記上層配線の前記境界上に延在する部分の線幅は、前記下層配線の前記境界上に延在する部分の線幅よりも大きい、請求項１〜３のいずれかに記載の半導体装置。
【請求項６】
配列された複数個のスタンダードセルを有する半導体装置であって、
前記スタンダードセルに含まれる機能素子と、
前記機能素子に電気的に接続され、かつ下層配線および上層配線を有する第１の電源線とを備え、
前記下層配線および前記上層配線のそれぞれは、互いに電気的に接続され、かつ互いに隣り合う前記スタンダードセルの境界に沿って前記境界上に延在する部分を有し、
前記上層配線が平面視において前記下層配線よりも太い線幅を有しており、
前記複数個のスタンダードセルは、第１のスタンダードセルと第２のスタンダードセルとを含み、
前記第１のスタンダードセルは、
前記下層配線および前記上層配線を有する前記第１の電源線と、
前記上層配線と同じ層上に延び、かつ平面視において前記下層配線および前記上層配線と同じ方向に延びる第１の信号線とを含み、
前記第２のスタンダードセルは、
前記下層配線と同じ層上に延びる配線層のみからなる第２の電源線と、
前記上層配線と同じ層上に延び、かつ平面視において前記配線層と直交する方向に延びる第２の信号線とを含む、半導体装置。
【請求項７】
前記下層配線と前記上層配線とは複数個の第１のビアホールにより電気的に接続されており、
前記複数個の第１のビアホールは、前記機能素子を構成するトランジスタの配置ピッチと同じピッチで配置されている、請求項６に記載の半導体装置。
【請求項８】
前記第１の電源線は、前記上層配線よりも上の層に形成された補強配線を有し、
前記補強配線は平面視において前記上層配線と直交する方向に延在している、請求項６または７に記載の半導体装置。
【請求項９】
前記上層配線と前記補強配線との間に形成された層間絶縁層をさらに備え、
前記層間絶縁層は、平面視において前記上層配線と前記補強配線とが交差する１つの交差部において、前記上層配線と前記補強配線とを電気的に接続するための複数個の第２のビアホールを有している、請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、配列された複数個のスタンダードセルを有する半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＳＯＣ（System On Chip）では回路の大規模化により、標準セルライブラリを使用したレイアウト設計が一般的に行われている。また、ＳＯＣの高機能化、高性能化に伴い、標準セルライブラリは高集積化、高速化を求められている。一方で、高速化に伴って消費電流が増加することによりＩＲ−Ｄｒｏｐ（電流Ｉがある経路を流れる時、その経路の抵抗値Ｒとすると、Ｉ×Ｒで表現される電位差が経路の両端に発生すること）などの電源ノイズによる特性劣化を引き起こす問題が大きくなってきている。
【０００３】
従来、標準セルライブラリのスタンダードセルに、機能素子としてたとえばＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを形成した構成がある。この構成では、ｎ型ウエル領域の表面にｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと称する）が形成され、ｐ型ウエル領域の表面にｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと称する）が形成されている。これらのｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの各々には、電源線（ＶＤＤ配線、ＧＮＤ配線）が接続されている。これらの電源線の各々は、基板にコンタクトされて基板電位を固定しており、各スタンダードセルの機能素子に共通に設けられている。
【０００４】
標準セルライブラリの高速化に伴いスタンダードセルの消費電流は増大するので、電源線に流れる電流も増加していく。また、各スタンダードセルに共通の電源線には複数のスタンダードセルの電流が流れ込む。これにより、電源線に流れる電流値が大きくなるため、ＩＲ−Ｄｒｏｐの影響を考慮する必要がある。電源線のＩＲ−Ｄｒｏｐは電源線の抵抗値と相関があり、抵抗値が小さいほどＩＲ−Ｄｒｏｐの影響は小さくなる。このため、電源線の線幅を太くする対策が従来行われていた。
【０００５】
一方で、標準セルライブラリの高集積化に伴い、ドレインノードが異なる２つのＣＭＯＳトランジスタを１つのスタンダードセル内に配置する場合がある。この場合には、４つのトランジスタを平面視において縦方向に一列に並べて配置することでスタンダードセルの高集積化を図る手法が従来より行われていた。この手法では、トランジスタ同士を接続する配線と、トランジスタと電源線を接続する配線とが多くなり、配線レイアウトが複雑になる傾向があった。
【０００６】
また従来のスタンダードセルを複数配置したレイアウトは、たとえば特開２０００−２２３５７５号公報に開示されている。この公報には、第１層電源線（３ＶＤＤ１、３ＶＳＳ１）と、これに平行な第３層電源線（３ＶＤＤ３、３ＶＳＳ３）を設け、また第２層に信号線（３Ｓ２）を通すことにより、第２層の配置に制限を生じさせることなしに、第１層電源線を第３層電源線で補強することが開示されている。
【特許文献１】特開２０００−２２３５７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記のような従来のスタンダードセルの構成では、高集積でかつ高速なスタンダードセルを実現するために、高速化向けの電源線を太くした構成と、高集積化向けの複数のトランジスタを縦方向に配置した構成とを両立することが困難であった。なぜなら、電源線を太くすることにより、インバータを構成するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの各ドレインを接続する配線と、電源線をトランジスタに接続する配線部分との間隔を確保することが困難となるからである。
【０００８】
本発明は、上記の課題を鑑みてなされたものであり、その目的は、高速化および高集積化の双方を両立可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の実施の形態における半導体装置は、配列された複数個のスタンダードセルを有する半導体装置であって、機能素子と、電源線と、信号線とを備えている。機能素子は、スタンダードセルに含まれている。電源線は、機能素子に電気的に接続され、かつ下層配線および上層配線を有している。下層配線は互いに隣り合うスタンダードセルの境界に沿って境界上に延在する部分を有している。上層配線は平面視において下層配線よりもスタンダードセルの内側に位置する部分を有している。機能素子は上層配線を介して下層配線に電気的に接続されている。信号線は機能素子に電気的に接続されている。信号線は、平面視において、機能素子および上層配線の接続部と下層配線の境界上を延在する部分との間に位置するように配置されている。
【発明の効果】
【００１０】
本発明の実施の形態における半導体装置によれば、電源線が下層配線と上層配線とに分離しており、電源線が単一層の場合よりも電流経路が増えているため、高速化を図ることができる。また、電源線の線幅を太くすることなく電流経路を増やすことができるため、高集積化を図ることもできる。
【００１１】
また下層配線がスタンダードセルの境界に沿って延在しているため、隣り合うスタンダードセル間で下層配線を共有することができる。これにより隣り合うスタンダードセルの各々で別個に下層配線を形成する必要がないため、高集積化を図ることができる。
【００１２】
さらに機能素子は上層配線を介して下層配線に接続されているため、スタンダードセルの境界に位置する下層配線を機能素子が位置するスタンダードセルの中央部へ延ばす必要がなくなる。これにより、下層配線をスタンダードセルの中央部へ延ばすべき部分に空き空間が生じるため、その空き空間に他の配線などを配置することが可能となり、高集積化を図ることができる。
【００１３】
以上より、高速化および高集積化の双方を両立可能な半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。図１を参照して、半導体装置（たとえば半導体チップ）５０は、その表面に、スタンダードセル領域５１と、そのスタンダードセル領域５１の周囲に配置されたＩ／Ｏ（Input/Output）セル領域５２と、外部との入出力に用いられるパッド（図示せず）とを主に有している。
【００１５】
スタンダードセル領域５１は、マトリックス状（行列状）に配置された複数のスタンダードセル５１ａを有している。標準セルライブラリを使用したＳＯＣでは、このスタンダードセル領域５１内に、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）、ＦＩＦＯ（First-In First-Out）、ＳＣＳＩ（Small Computer System Interface）、ＳＯＧ（Sea Of Gate）などが形成されている。
【００１６】
図２は、図１に示す１つのスタンダードセル５１ａ内に形成される機能素子の回路構成
の一例を示す回路図である。図２を参照して、スタンダードセル５１ａ内に形成される機能素子の回路は、たとえばTriState（トライステート）用バッファの一部回路であり、出力段とドライバー部とを有している。出力段は、たとえばｐＭＯＳトランジスタＰＴ１とｎＭＯＳトランジスタＮＴ１とからなるＣＭＯＳインバータよりなっている。ドライバー部は、たとえばｐＭＯＳトランジスタＰＴ２およびｎＭＯＳトランジスタＮＴ２からなるＣＭＯＳインバータと、ｐＭＯＳトランジスタＰＴ３とｎＭＯＳトランジスタＮＴ３とからなるＣＭＯＳインバータとからなっている。
【００１７】
ｐＭＯＳトランジスタＰＴ２およびｎＭＯＳトランジスタＮＴ２からなるＣＭＯＳインバータの出力が、出力段のｎＭＯＳトランジスタＮＴ１に入力されている。またｐＭＯＳトランジスタＰＴ３およびｎＭＯＳトランジスタＮＴ３からなるＣＭＯＳインバータの出力が、出力段のｐＭＯＳトランジスタＰＴ１に入力されている。
【００１８】
この回路では、ドライバー部の２つのＣＭＯＳインバータに“Ｈｉｇｈ”を入力した場合には出力段のＣＭＯＳインバータから“Ｈｉｇｈ”が出力される。またドライバー部の２つのＣＭＯＳインバータに“Ｌｏｗ”を入力した場合には出力段のＣＭＯＳインバータから“Ｌｏｗ”が出力される。またｐＭＯＳトランジスタＰＴ３およびｎＭＯＳトランジスタＮＴ３からなるＣＭＯＳインバータに“Ｌｏｗ”を入力し、ｐＭＯＳトランジスタＰＴ２およびｎＭＯＳトランジスタＮＴ２からなるＣＭＯＳインバータに“Ｈｉｇｈ”を入力した場合、出力段のＣＭＯＳインバータの出力がフローティング状態となり、いわゆる“Ｈｉｇｈ  ｉｍｐｅｄａｎｃｅ”となる。
【００１９】
図３は、図２に示す回路が形成された１つのスタンダードセルの構成を概略的に示す平面図である。また図４は、図３のＩＶ−ＩＶ線に沿う概略断面図である。図３および図４を参照して、半導体基板の表面にｐ型ウエル領域１が形成されており、このｐ型ウエル領域１内の表面にはｎ型ウエル領域２が選択的に形成されている。このｐ型ウエル領域１内の表面には、ｎＭＯＳトランジスタＮＴ１、ＮＴ２、ＮＴ３が形成されている。ｎ型ウエル領域２内の表面には、ｐＭＯＳトランジスタＰＴ１、ＰＴ２、ＰＴ３が形成されている。
【００２０】
またスタンダードセル５１ａの縦方向（図３中Ｙ方向）の境界の一方（図３中のＹ方向下側の境界）に沿って、ｐ型ウエル領域１内の表面には横方向（図３中Ｘ方向）に延びるようにｐ+領域１５が形成されている。またスタンダードセル５１ａの縦方向（図３中Ｙ方向）の境界の他方（図３中のＹ方向上側の境界）に沿って、ｎ型ウエル領域２内の表面には横方向（図３中Ｘ方向）に延びるようにｎ+領域２５が形成されている。
【００２１】
複数のＭＯＳトランジスタの形成領域、ｐ+領域１５およびｎ+領域２５の各々を電気的に分離するために、半導体基板の表面にたとえばＳＴＩ（Shallow Trench Isolation）よりなる素子分離領域３が形成されている。このＳＴＩは、半導体基板の表面に設けた溝と、その溝内を充填する絶縁性の充填物により構成されている。
【００２２】
ｎＭＯＳトランジスタＮＴ１、ＮＴ２、ＮＴ３の各々は、ドレイン領域１１ａおよびソース領域１１ｂと、ゲート絶縁層１２と、ゲート電極層１３とを有している。ドレイン領域１１ａおよびソース領域１１ｂは、ｎ型の不純物領域よりなっており、ｐ型ウエル領域１の表面に互いに距離をおいて形成されている。ゲート電極層１３は、ドレイン領域１１ａおよびソース領域１１ｂに挟まれる領域上にゲート絶縁層１２を介して形成されている。
【００２３】
ｐＭＯＳトランジスタＰＴ１、ＰＴ２、ＰＴ３の各々は、ドレイン領域２１ａおよびソース領域２１ｂと、ゲート絶縁層２２と、ゲート電極層２３とを有している。ドレイン領域２１ａおよびソース領域２１ｂは、ｐ型の不純物領域よりなっており、ｎ型ウエル領域２の表面に互いに距離をおいて形成されている。ゲート電極層２３は、ドレイン領域２１ａおよびソース領域２１ｂに挟まれる領域上にゲート絶縁層２２を介して形成されている。
【００２４】
ｎＭＯＳトランジスタＮＴ２のゲート電極層１３とｐＭＯＳトランジスタＰＴ２のゲート電極層２３とは共通の導電層よりなっており、互いに電気的に接続されている。またｎＭＯＳトランジスタＮＴ３のゲート電極層１３とｐＭＯＳトランジスタＰＴ３のゲート電極層２３とは共通の導電層よりなっており、互いに電気的に接続されている。
【００２５】
これらの各ＭＯＳトランジスタＮＴ１〜ＮＴ３、ＰＴ１〜ＰＴ３を覆うように半導体基板の表面上に層間絶縁層３１Ａ、３１Ｂが積層されて形成されている。層間絶縁層３１ＡはたとえばＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）酸化膜よりなっており、層間絶縁層３１ＢはたとえばＳｉＯＣ、ＭＳＱ（MethylSilses-Quioxane）などよりなっている。
【００２６】
層間絶縁層３１Ｂにはその上面から層間絶縁層３１Ａに達する配線用溝３１ｂが形成されており、層間絶縁層３１Ａには配線用溝３１ｂの底部から半導体基板に達するコンタクトホール３１ａが形成されている。上記の配線用溝３１ｂの各々の内部には、たとえばＣｕＡｌ合金（Ａｌ含有量がたとえば０．１〜１．０％程度）よりなる配線層３２ａ〜３２ｈの各々が埋め込まれて形成されている。また上記のコンタクトホール３１ａの各々の内部には、たとえばタングステン（Ｗ）よりなるプラグ層が埋め込まれて形成されている。
【００２７】
なおコンタクトホール３１ａの側面および底面にはバリアメタル層（図示せず）が形成されている。このバリアメタル層は、上記プラグ層と層間絶縁層３１Ａとの間および上記プラグ層と半導体基板との間に位置している。このバリアメタル層は、たとえばチタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層構造を有している。
【００２８】
配線用溝３１ｂの側面および底面にもバリアメタル層（図示せず）が形成されている。このバリアメタル層は、上記配線層３２ａ〜３２ｈと層間絶縁層３１Ｂとの間、上記配線層３２ａ〜３２ｈと上記プラグ層との間および上記配線層３２ａ〜３２ｈと層間絶縁層３１Ａとの間に位置している。このバリアメタル層は、たとえばタンタル（Ｔａ）よりなっている。
【００２９】
また層間絶縁層３１Ａと層間絶縁層３１Ｂとの間には、たとえばＳｉＣＮよりなるエッチングストッパ層（図示せず）が形成されている。
【００３０】
配線層３２ｅにより、ｎＭＯＳトランジスタＮＴ１のドレイン領域１１ａとｐＭＯＳトランジスタＰＴ１のドレイン領域２１ａとが互いに電気的に接続されている。また配線層３２ｃにより、ｎＭＯＳトランジスタＮＴ２のドレイン領域１１ａとｐＭＯＳトランジスタＰＴ２のドレイン領域２１ａとが互いに電気的に接続され、かつｎＭＯＳトランジスタＮＴ１のゲート電極層１３に電気的に接続されている。また配線層３２ｄにより、ｎＭＯＳトランジスタＮＴ３のドレイン領域１１ａとｐＭＯＳトランジスタＰＴ３のドレイン領域２１ａとが互いに電気的に接続され、かつｐＭＯＳトランジスタＰＴ１のゲート電極層２３に電気的に接続されている。これらの配線層３２ｃ、３２ｄはドライバー部から出力段へ信号を伝達する信号線に該当する。
【００３１】
また配線層３２ａは、スタンダードセル５１ａの縦方向の境界の一方（図３中のＹ方向下側の境界）に沿ってその境界上を横方向（図３中Ｘ方向）に延びるように延在している。また配線層３２ｂは、スタンダードセル５１ａの縦方向の境界の他方（図３中のＹ方向上側の境界）に沿ってその境界上を横方向（図３中Ｘ方向）に延びるように延在している。これらのスタンダードセルの境界上に沿って延在する配線層３２ａ、３２ｂの各々は、電源電位（ＶＤＤ、ＧＮＤ）を印加可能であり、電源線の下層配線に対応する。
【００３２】
具体的には、配線層３２ａにはＧＮＤ電位が印加可能であり、配線層３２ｂにはＶＤＤ電位が印加可能である。
【００３３】
配線層３２ａはｐ+領域１５に電気的に接続されており、ｐ型ウエル領域１の電位を固定している。また配線層３２ａは、縦方向（図３中のＹ方向）の境界の一方（図３中のＹ方向下側の境界）に沿って直線的に延在する部分から分岐してｎＭＯＳトランジスタＮＴ２、ＮＴ３の各々のソース領域１１ｂ上に延びる部分を有し、その部分においてそれらのソース領域１１ｂに電気的に接続されている。
【００３４】
配線層３２ｂはｎ+領域２５に電気的に接続されており、ｎ型ウエル領域２の電位を固定している。また配線層３２ｂは、縦方向（図３中のＹ方向）の境界の他方（図３中のＹ方向上側の境界）に沿って直線的に延在する部分から分岐してｐＭＯＳトランジスタＰＴ２のソース領域２１ｂ上に延びる部分を有し、その部分においてそのソース領域２１ｂに電気的に接続されている。
【００３５】
またｎＭＯＳトランジスタＮＴ１のソース領域１１ｂ、ｐＭＯＳトランジスタＰＴ１のソース領域２１ｂおよびｐＭＯＳトランジスタＰＴ３のソース領域２１ｂの各々には、配線層３２ｇ、３２ｈ、３２ｆの各々が電気的に接続されている。
【００３６】
なお配線層３２ａ〜３２ｈの各々と半導体基板の表面に形成された不純物領域との接続は、層間絶縁層３１Ａに形成されたコンタクトホール３１ａ内のプラグ層を通じてなされている。
【００３７】
配線層３２ａ〜３２ｈを覆うように層間絶縁層３１Ｂ上に、たとえばＳｉＯＣ、ＭＳＱよりなる層間絶縁層３３が形成されている。この層間絶縁層３３の上面には配線用溝３３ｂが形成されており、配線用溝３３ｂの底部から下層の各配線層の各々に達するビア溝３３ａが形成されている。このビア溝３３ａおよび配線用溝３３ｂ内を埋め込むように、たとえばＣｕＡｌ合金（Ａｌ含有量がたとえば０．１〜１．０％程度）よりなる配線層３４ａ〜３４ｄの各々が形成されている。
【００３８】
またビア溝３３ａおよび配線用溝３３ｂの側面および底面にはバリアメタル層（図示せず）が形成されている。このバリアメタル層は、配線層３４ａ〜３４ｄの各々と層間絶縁層３３との間、ビア溝３３ａの各々と層間絶縁層３３との間およびビア溝３３ａの各々と下層の配線層との間に位置している。このバリアメタル層は、たとえばタンタル（Ｔａ）と窒化タンタル（ＴａＮ）との積層構造を有している。
【００３９】
また層間絶縁層３３の下には、たとえばＳｉＣＮよりなるエッチングストッパ層（図示せず）が形成されている。
【００４０】
配線層３４ｃにより、ｎＭＯＳトランジスタＮＴ１のソース領域１１ｂ（配線層３２ｇ）とｎＭＯＳトランジスタＮＴ３のソース領域１１ｂとが互いに電気的に接続され、かつＧＮＤ電位が印加可能な配線層３２ａに電気的に接続されている。また配線層３４ｄにより、ｐＭＯＳトランジスタＰＴ１のソース領域２１ｂ（配線層３２ｈ）とｐＭＯＳトランジスタＰＴ３のソース領域２１ｂ（配線層３２ｆ）とｐＭＯＳトランジスタＰＴ２のソース領域２１ｂとが互いに電気的に接続され、かつＶＤＤ電位が印加可能な配線層３２ｂに電気的に接続されている。
【００４１】
配線層３４ｃは、図３に示す平面視において、電源線の下層配線３２ａよりもスタンダードセル５１ａの内側（中央側）に配置されている。また配線層３４ｄは、図３に示す平面視において、電源線の下層配線３２ｂよりもスタンダードセル５１ａの内側（中央側）に配置されている。
【００４２】
また配線層３４ａは、スタンダードセル５１ａの縦方向（図３中のＹ方向）の境界の一方（図３中のＹ方向下側の境界）に沿ってその境界上を横方向（図３中Ｘ方向）に延びるように延在している。また配線層３４ｂは、スタンダードセル５１ａの縦方向（図３中のＹ方向）の境界の他方（図３中のＹ方向上側の境界）に沿ってその境界上を横方向（図３中Ｘ方向）に延びるように延在している。配線層３４ａはその下層に並走して延在する配線層３２ａに接続されており、配線層３４ｂはその下層に並走して延在する配線層３２ｂに接続されている。
【００４３】
また配線層３４ａはその下層に並走して延在する配線層３２ａの線幅Ｗ１ａよりも大きな線幅Ｗ２ａを有している。また配線層３４ｂはその下層に並走して延在する配線層３２ｂの線幅Ｗ１ｂよりも大きな線幅Ｗ２ｂを有している。
【００４４】
このように、このスタンダードセル５１ａ内のすべての配線層３４ａ、３４ｂ、３４ｃ、３４ｄはＶＤＤおよびＧＮＤのいずれかの電源電位となるため、電源線の上層配線に該当する。
【００４５】
なお配線層３４ａ〜３４ｄの各々と配線層３２ａ、３２ｂ、３２ｅ〜３２ｈの各々との電気的接続は、配線層３４ａ〜３４ｄの各々のビア溝３３ａ内を埋め込む部分を通じてなされている。
【００４６】
上記のように、ｎＭＯＳトランジスタＮＴ１のソース領域１１ｂは、ＧＮＤ電位の電源線の上層配線３４ｃを介してＧＮＤ電位の電源線の下層配線３２ａに電気的に接続されている。またｐＭＯＳトランジスタＰＴ１、ＰＴ３の各々のソース領域２１ｂは、ＶＤＤ電位の電源線の上層配線３４ｄを介してＶＤＤ電位の電源線の下層配線３２ｂに電気的に接続されている。
【００４７】
また信号線３２ｃは、図３に示す平面視において、電源線の上層配線３４ｃおよび配線層３２ｇの接続部（ビアホール３３ａ）と、下層配線３２ａのスタンダードセル５１ａの境界に沿って直線的に延在する部分との間に位置するように配置されている。信号線３２ｄは、図３に示す平面視において、電源線の上層配線３４ｄおよび配線層３２ｈの接続部（ビアホール３３ａ）と、下層配線３２ｂのスタンダードセル５１ａの境界に沿って直線的に延在する部分との間に位置するように配置されている。
【００４８】
本実施の形態によれば、ＧＮＤ電位の電源線が下層配線３２ａと上層配線３４ａとに分離しており、かつＶＤＤ電位の電源線が下層配線３２ｂと上層配線３４ｂとに分離している。このため、電源線が単一層の場合よりも電流経路が増えているため、高速化を図ることができる。また、電源線の線幅を太くすることなく電流経路を増やすことができるため、高集積化を図ることもできる。
【００４９】
また上層配線３４ａ、３４ｂが下層配線３２ａ、３２ｂの線幅Ｗ１ａ、Ｗ１ｂよりも大きな線幅Ｗ２ａ、Ｗ２ｂを有しているため、電源線の抵抗値を低減することができる。
【００５０】
また下層配線３２ａ、３２ｂが上層配線３４ａ、３４ｂの線幅Ｗ２ａ、Ｗ２ｂよりも小さな線幅Ｗ１ａ、Ｗ１ｂを有しているため、その分、配線の配置のための空き空間が大きくなる。このため下層配線と同じ層に他の配線（たとえば信号線３２ｃ、３２ｄ）などを配置することが容易となり、他の配線の平面レイアウトの自由度が高まる。
【００５１】
また下層配線３２ａ、３２ｂの各々が、スタンダードセル５１ａの境界に沿って延在している。このため、隣り合うスタンダードセル５１ａ間で下層配線３２ａ、３２ｂを共有することができる。これにより隣り合うスタンダードセル５１ａの各々で別個に下層配線３２ａ、３２ｂを形成する必要がないため、高集積化を図ることができる。
【００５２】
また上層配線３４ａ、３４ｂの各々が、スタンダードセル５１ａの境界に沿って延在している。このため、上記と同様、隣り合うスタンダードセル５１ａの各々で別個に上層配線３４ａ、３４ｂを形成する必要がないため、高集積化を図ることができる。
【００５３】
さらにｎＭＯＳトランジスタＮＴ１のソース領域１１ｂは、ＧＮＤ電位の電源線の上層配線３４ｃを介してＧＮＤ電位の電源線の下層配線３２ａに電気的に接続されている。またｐＭＯＳトランジスタＰＴ１、ＰＴ３の各々のソース領域２１ｂは、ＶＤＤ電位の電源線の上層配線３４ｄを介してＶＤＤ電位の電源線の下層配線３２ｂに電気的に接続されている。このため、スタンダードセル５１ａの境界に位置する下層配線３２ａ、３２ｂの各々をトランジスタが位置するスタンダードセル５１ａの中央部へ延ばす必要がなくなる。これにより、下層配線３２ａ、３２ｂの各々をスタンダードセル５１ａの中央部へ延ばすべき部分に空き空間が生じるため、その空き空間に信号線３２ｃ、３２ｄなどの他の配線を配置することが可能となり、高集積化を図ることができる。
【００５４】
このように空き空間に信号線３２ｃ、３２ｄを配置した結果、信号線３２ｃは、図３に示す平面視において、電源線の上層配線３４ｃおよび配線層３２ｇの接続部と、下層配線３２ａのスタンダードセル５１ａの境界に沿って延在する部分との間に位置するように配置され得る。また信号線３２ｄは、図３に示す平面視において、電源線の上層配線３４ｄおよび配線層３２ｈの接続部と、下層配線３２ｂのスタンダードセル５１ａの境界に沿って延在する部分との間に位置するように配置され得る。
【００５５】
以上より、高速化および高集積化の双方を両立可能な半導体装置を得ることができる。
（実施の形態２）
図５は、本発明の実施の形態２における半導体装置の複数個のスタンダードセルが並んだ様子を概略的に示す平面図である。図６は、図５のＶＩ−ＶＩ線に沿う概略断面図である。図５および図６を参照して、本実施の形態では、複数のスタンダードセル５１ａのそれぞれに、ｎＭＯＳトランジスタＮＴ１およびｐＭＯＳトランジスタＰＴ１よりなるＣＭＯＳインバータが形成された構成について説明する。
【００５６】
半導体基板の表面にｐ型ウエル領域１が形成されており、このｐ型ウエル領域１内の表面にはｎ型ウエル領域２が選択的に形成されている。ｐ型ウエル領域１内の表面には、ｎＭＯＳトランジスタＮＴ１が形成されている。ｎ型ウエル領域２内の表面には、ｐＭＯＳトランジスタＰＴ１が形成されている。
【００５７】
スタンダードセル５１ａの縦方向（図５中のＹ方向）の境界の一方（図５中のＹ方向下側の境界）に沿って横方向（図５中Ｘ方向）に延びるように、ｐ型ウエル領域１内の表面にはｐ+領域１５が形成されている。またスタンダードセル５１ａの縦方向（図５中のＹ方向）の境界の他方（図５中のＹ方向上側の境界）に沿って横方向（図５中Ｘ方向）に延びるように、ｎ型ウエル領域２内の表面にはｎ+領域２５が形成されている。
【００５８】
複数のＭＯＳトランジスタの形成領域、ｐ+領域１５およびｎ+領域２５の各々を電気的に分離するために、半導体基板の表面にたとえばＳＴＩよりなる素子分離領域３が形成されている。このＳＴＩは、半導体基板の表面に設けた溝と、その溝内を充填する絶縁性の充填物により構成されている。
【００５９】
ｎＭＯＳトランジスタＮＴ１は、ドレイン領域１１ａおよびソース領域１１ｂと、ゲート絶縁層１２と、ゲート電極層１３とを有している。ドレイン領域１１ａおよびソース領域１１ｂは、ｎ型の不純物領域よりなっており、ｐ型ウエル領域１の表面に互いに距離をおいて形成されている。ゲート電極層１３は、ドレイン領域１１ａおよびソース領域１１ｂに挟まれる領域上にゲート絶縁層１２を介して形成されている。
【００６０】
ｐＭＯＳトランジスタＰＴ１は、ドレイン領域２１ａおよびソース領域２１ｂと、ゲート絶縁層２２と、ゲート電極層２３とを有している。ドレイン領域２１ａおよびソース領域２１ｂは、ｐ型の不純物領域よりなっており、ｎ型ウエル領域２の表面に互いに距離をおいて形成されている。ゲート電極層２３は、ドレイン領域２１ａおよびソース領域２１ｂに挟まれる領域上にゲート絶縁層２２を介して形成されている。
【００６１】
ｎＭＯＳトランジスタＮＴ２のゲート電極層１３とｐＭＯＳトランジスタＰＴ２のゲート電極層２３とは共通の導電層よりなっており、互いに電気的に接続されている。
【００６２】
これらの各ＭＯＳトランジスタＮＴ１、ＰＴ１を覆うように半導体基板の表面上に層間絶縁層３１Ａ、３１Ｂが積層されて形成されている。層間絶縁層３１ＡはたとえばＴＥＯＳ酸化膜よりなっており、層間絶縁層３１ＢはたとえばＳｉＯＣ、ＭＳＱなどよりなっている。層間絶縁層３１Ｂにはその上面から層間絶縁層３１Ａに達する配線用溝３１ｂが形成されており、層間絶縁層３１Ａには配線用溝３１ｂの底部から半導体基板に達するコンタクトホール３１ａが形成されている。上記の配線用溝３１ｂの各々の内部には、たとえばＣｕＡｌ合金（Ａｌ含有量がたとえば０．１〜１．０％程度）よりなる配線層３２ａ、３２ｂ、３２ｅ、３２ｇ、３２ｈの各々が埋め込まれて形成されている。また上記のコンタクトホール３１ａの各々の内部には、たとえばタングステン（Ｗ）よりなるプラグ層が埋め込まれて形成されている。
【００６３】
なおコンタクトホール３１ａの側面および底面にはバリアメタル層（図示せず）が形成されている。このバリアメタル層は、上記プラグ層と層間絶縁層３１Ａとの間および上記プラグ層と半導体基板との間に位置している。このバリアメタル層は、たとえばチタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層構造を有している。
【００６４】
配線用溝３１ｂの側面および底面にもバリアメタル層（図示せず）が形成されている。このバリアメタル層は、上記配線層３２ａ、３２ｂ、３２ｅ、３２ｇ、３２ｈの各々と層間絶縁層３１Ｂとの間、上記配線層３２ａ、３２ｂ、３２ｅ、３２ｇ、３２ｈの各々と上記プラグ層との間および上記配線層３２ａ、３２ｂ、３２ｅ、３２ｇ、３２ｈの各々と層間絶縁層３１Ａとの間に位置している。このバリアメタル層は、たとえばタンタル（Ｔａ）よりなっている。
【００６５】
また層間絶縁層３１Ａと層間絶縁層３１Ｂとの間には、たとえばＳｉＣＮよりなるエッチングストッパ層（図示せず）が形成されている。
【００６６】
配線層３２ｅにより、ｎＭＯＳトランジスタＮＴ１のドレイン領域１１ａとｐＭＯＳトランジスタＰＴ１のドレイン領域２１ａとが互いに電気的に接続されている。また配線層３２ａは、スタンダードセル５１ａの縦方向（図５中のＹ方向）の境界の一方（図５中のＹ方向下側の境界）に沿ってその境界上を横方向（図５中Ｘ方向）に延びるように延在している。また配線層３２ｂは、スタンダードセル５１ａの縦方向（図５中のＹ方向）の境界の他方（図５中のＹ方向上側の境界）に沿ってその境界上を横方向（図５中Ｘ方向）に延びるように延在している。この配線層３２ｂは、その下層のｎ+領域２５に電気的に接続されており、それによりｎ型ウエル領域２の電位を固定している。これらのスタンダードセル５１ａの境界線上に沿って延在する配線層３２ａ、３２ｂの各々は、ＶＤＤおよびＧＮＤのいずれかの電源電位を印加可能であり、電源線の下層配線に対応する。
【００６７】
具体的には、配線層３２ａにはＧＮＤ電位が印加可能であり、配線層３２ｂにはＶＤＤ電位が印加可能である。
【００６８】
配線層３２ａはその下層のｐ+領域１５に電気的に接続されており、それによりｐ型ウエル領域１の電位を固定している。また配線層３２ａは、縦方向（図５中のＹ方向）の境界の一方（図５中のＹ方向下側の境界）に沿って直線的に延在する部分から分岐してＣＭＯＳインバータなどの機能素子が形成されていないスタンダードセル５１ａ上に延びる部分を有している。
【００６９】
配線層３２ｂはｎ+領域２５に電気的に接続されており、それによりｎ型ウエル領域２の電位を固定している。また配線層３２ｂは、縦方向（図５中のＹ方向）の境界の他方（図５中のＹ方向上側の境界）に沿って直線的に延在する部分から分岐してＣＭＯＳインバータなどの機能素子が形成されていないスタンダードセル５１ａ上に延びる部分を有している。
【００７０】
またｎＭＯＳトランジスタＮＴ１のソース領域１１ｂおよびｐＭＯＳトランジスタＰＴ１のソース領域２１ｂの各々には、配線層３２ｇ、３２ｈの各々が電気的に接続されている。
【００７１】
なお配線層３２ａ、３２ｂ、３２ｅ、３２ｇ、３２ｈの各々と半導体基板の表面に形成された不純物領域との接続は、層間絶縁層３１Ａに形成されたコンタクトホール３１ａ内のプラグ層を通じてなされている。
【００７２】
配線層３２ａ、３２ｂ、３２ｅ、３２ｇ、３２ｈを覆うように層間絶縁層３１Ｂ上に、たとえばＳｉＯＣ、ＭＳＱよりなる層間絶縁層３３が形成されている。この層間絶縁層３３の上面には配線用溝３３ｂが形成されており、配線用溝３３ｂの底部から下層の各配線層の各々に達するビア溝３３ａが形成されている。このビア溝３３ａおよび配線用溝３３ｂ内を埋め込むように、たとえばＣｕＡｌ合金（Ａｌ含有量がたとえば０．１〜１．０％程度）よりなる配線層３４ｃ、３４ｄの各々が形成されている。
【００７３】
またビア溝３３ａおよび配線用溝３３ｂの側面および底面にはバリアメタル層（図示せず）が形成されている。このバリアメタル層は、配線層３４ｃ、３４ｄの各々と層間絶縁層３３との間、ビア溝３３ａの各々と層間絶縁層３３との間およびビア溝３３ａの各々と下層の配線層との間に位置している。このバリアメタル層は、たとえばタンタル（Ｔａ）と窒化タンタル（ＴａＮ）との積層構造を有している。
【００７４】
また層間絶縁層３３の下には、たとえばＳｉＣＮよりなるエッチングストッパ層（図示せず）が形成されている。
【００７５】
配線層３４ｃにより、各スタンダードセル５１ａにおけるｎＭＯＳトランジスタＮＴ１のソース領域１１ｂ（配線層３２ｇ）が互いに電気的に接続されている。また配線層３４ｃは、ＣＭＯＳインバータが形成されていないスタンダードセル５１ａ内にて、電源線の下層配線３２ａの分岐部と電気的に接続されている。
【００７６】
配線層３４ｄにより、各スタンダードセル５１ａにおけるｐＭＯＳトランジスタＰＴ１のソース領域２１ｂ（配線層３２ｈ）が互いに電気的に接続されている。また配線層３４ｄは、ＣＭＯＳインバータが形成されていないスタンダードセル５１ａ内にて、電源線の下層配線３２ｂの分岐部と電気的に接続されている。
【００７７】
配線層３４ｃは、図５に示す平面視において、電源線の下層配線３２ａよりもスタンダードセル５１ａの内側（中央側）に配置されている。また配線層３４ｄは、図５に示す平面視において、電源線の下層配線３２ｂよりもスタンダードセル５１ａの内側（中央側）に配置されている。
【００７８】
なお配線層３４ｃ、３４ｄの各々と配線層３２ａ、３２ｂ、３２ｇ、３２ｈの各々との電気的接続は、配線層３４ｃ、３４ｄの各々のビア溝３３ａ内を埋め込む部分を通じてなされている。
【００７９】
上記のように、ｎＭＯＳトランジスタＮＴ１のソース領域１１ｂは、ＧＮＤ電位の電源線の上層配線３４ｃを介してＧＮＤ電位の電源線の下層配線３２ａに電気的に接続されている。またｐＭＯＳトランジスタＰＴ１のソース領域２１ｂは、ＶＤＤ電位の電源線の上層配線３４ｄを介してＶＤＤ電位の電源線の下層配線３２ｂに電気的に接続されている。
【００８０】
本実施の形態によれば、下層配線３２ａ、３２ｂの各々が、スタンダードセル５１ａの境界に沿って延在している。このため、隣り合うスタンダードセル５１ａ間で下層配線３２ａ、３２ｂを共有することができる。これにより隣り合うスタンダードセル５１ａの各々で別個に下層配線３２ａ、３２ｂを形成する必要がないため、高集積化を図ることができる。
【００８１】
また上層配線３４ａ、３４ｂの各々が、スタンダードセル５１ａの境界に沿って延在している。このため、上記と同様、隣り合うスタンダードセル５１ａの各々で別個に上層配線３４ａ、３４ｂを形成する必要がないため、高集積化を図ることができる。
【００８２】
さらにｎＭＯＳトランジスタＮＴ１のソース領域１１ｂは、ＧＮＤ電位の電源線の上層配線３４ｃを介してＧＮＤ電位の電源線の下層配線３２ａに電気的に接続されている。またｐＭＯＳトランジスタＰＴ１のソース領域２１ｂは、ＶＤＤ電位の電源線の上層配線３４ｄを介してＶＤＤ電位の電源線の下層配線３２ｂに電気的に接続されている。このため、スタンダードセル５１ａの境界に位置する下層配線３２ａ、３２ｂの各々を各トランジスタが位置するスタンダードセル５１ａの中央部へ延ばす必要がなくなる。これにより、下層配線３２ａ、３２ｂの各々をスタンダードセル５１ａの中央部へ延ばすべき部分に空き空間が生じるため、その空き空間に信号線３２ｃ、３２ｄなどの他の配線を配置することが可能となり、高集積化を図ることができる。
【００８３】
以上より、高速化および高集積化の双方を両立可能な半導体装置を得ることができる。
なお、実施の形態２において、図５において機能素子（たとえばＣＭＯＳインバータ）が形成されていないスタンダードセル５１ａに、図７に示すようにヒューズ４０が配置されていてもよい。このようなヒューズ４０が配置された複数のスタンダードセル５１ａよりなる列がさらに半導体装置内に存在していてもよい。このヒューズ４０は、たとえば電源線の下層配線３２ａ、３２ｂの分岐部分の経路の途中に配置されていてもよい。
【００８４】
これ以外の図７の構成は、上述した図５および図６の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００８５】
また図５においては、機能素子が形成されていないスタンダードセル５１ａにおいて電源線の上層配線３４ｃが下層配線３２ａに電気的に接続され、かつ電源線の上層配線３４ｄが下層配線３２ｂに電気的に接続された構成について説明した。しかし、実施の形態２において、図８に示すように機能素子が形成されていないスタンダードセル５１ａ内で電源線の上層配線３４ｃが下層配線３２ａに電気的に接続されておらず、かつ電源線の上層配線３４ｄが下層配線３２ｂに電気的に接続されてないような複数のスタンダードセル５１ａよりなる列がさらに半導体装置内に存在していてもよい。
【００８６】
これ以外の図８の構成は、上述した図５および図６の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００８７】
実施の形態２の図５に示すように、機能素子が形成されていないスタンダードセル５１ａにおいて、電源線の上層配線３４ｃが下層配線３２ａに電気的に接続されており、かつ電源線の上層配線３４ｄが下層配線３２ｂに電気的に接続されている形態をＡ形態とする。また図８に示すように、機能素子が形成されていないスタンダードセル５１ａにおいて、電源線の上層配線３４ｃが下層配線３２ａに電気的に接続されておらず、かつ電源線の上層配線３４ｄが下層配線３２ｂに電気的に接続されてない形態をＢ形態とする。
【００８８】
これらＡ形態とＢ形態とを半導体装置の設計段階で入れ替えるだけで、Ａ形態を有する複数のスタンダードセル５１ａ列は高速動作が可能なセル列として使用できるように設計可能となり、Ｂ形態を有する複数のスタンダードセル５１ａ列は低消費電力動作が可能なセル列として使用できるように設計可能となる。
【００８９】
Ａ形態を有する複数のスタンダードセル５１ａ列では、複数層からの電源線により動作電流が供給されるため高速動作が可能である。またＢ形態を有する複数のスタンダードセル５１ａ列では、電位関係が下層配線３２ａ＜上層配線３４ｃ＜上層配線３４ｄ＜下層配線３２ｂとなる。これにより、ｎＭＯＳトランジスタＮＴ１やｐＭＯＳトランジスタＰＴ１の基板の電位とソース電位とに異なる電位の電圧を供給して基板効果によるトランジスタのしきい値（Ｖｔｈ）を大きくすることで、スタンダードセル５１ａを含む回路の待機電流を小さくできるため、低消費電力動作が可能となる。
【００９０】
これらＡ形態とＢ形態はセルの大きさが非常に似通っているため、簡単に入れ替え可能であり、簡単に高速動作が可能なセル列と低消費電力動作が可能なセル列とを入れ替えられる。
【００９１】
また図７に示すように機能素子が形成されていないスタンダードセル５１ａにヒューズ４０が配置されるような形態をＣ形態とする。このＣ形態を有することで、製品のテスト工程でヒューズの切断有無により上述したような高速動作と低消費電力動作とを入れ替えることができる。半導体プロセスの微細化に伴い、製品のウエハプロセス完了後の特性ばらつきの問題が大きくなってきている。しかし、テスト工程でスタンダードセル５１ａを高速動作または低消費電力動作向けと選択することで、特性ばらつきを小さくすることが可能である。たとえば、トランジスタのしきい値電圧Ｖｔｈが低くなる方向にずれることで、動作速度はターゲットの速度よりも充分速いものの、消費電力がターゲットの消費電力よりも大きくなる場合が考えられる。この場合、ヒューズ４０を切断し、Ｂ形態を有する複数のスタンダードセル５１ａ列のような電位関係とすることで基板効果による消費電力削減により消費電力をターゲットの消費電力内に抑えることが可能になる。
【００９２】
（実施の形態３）
本実施の形態は、実施の形態２の構成を変形することにより図２に示す回路構成を実現したものである。
【００９３】
図９は、本発明の実施の形態３における半導体装置の複数個のスタンダードセルが並んだ様子を概略的に示す平面図である。図１０は、図９のＸ−Ｘ線に沿う概略断面図である。図９および図１０を参照して、本実施の形態の構成では、たとえばインバータを有する３つ並んだスタンダードセル５１ａのうち、中央のスタンダードセル５１ａ内のｎＭＯＳトランジスタＮＴ１およびｐＭＯＳトランジスタＰＴ１が図２における出力段のＣＭＯＳインバータに対応している。
【００９４】
また、中央のスタンダードセル５１ａの図中右側のスタンダードセル５１ａのｎＭＯＳトランジスタＮＴ２およびｐＭＯＳトランジスタＰＴ２よりなるＣＭＯＳインバータと、図中左側のスタンダードセル５１ａのｎＭＯＳトランジスタＮＴ３およびｐＭＯＳトランジスタＰＴ３よりなるＣＭＯＳインバータとが図２におけるドライバー部に対応している。
【００９５】
中央のスタンダードセル５１ａ内のｎＭＯＳトランジスタＮＴ１のゲート電極層１３とｐＭＯＳトランジスタＰＴ１のゲート電極層２３とが電気的に分離されている。右側のスタンダードセル５１ａにおける配線層３２ｅ1は、中央のスタンダードセル５１ａのゲート電極層１３に電気的に接続されており、実施の形態１における信号線３２ｃに対応するものである。この配線層３２ｅ1はｎＭＯＳトランジスタＮＴ２のドレイン領域１１ａとｐＭＯＳトランジスタＰＴ２のドレイン領域２１ａとを電気的に接続している。
【００９６】
また左側のスタンダードセル５１ａにおける配線層３２ｅ2は、中央のスタンダードセル５１ａのゲート電極層２３に電気的に接続されており、実施の形態１における信号線３２ｄに対応するものである。この配線層３２ｅ2はｎＭＯＳトランジスタＮＴ３のドレイン領域１１ａとｐＭＯＳトランジスタＰＴ３のドレイン領域２１ａとを電気的に接続している。
【００９７】
電源線の上層配線３４ｃはその下層に並走して延在する下層配線３２ａの線幅Ｗ１ａよりも大きな線幅Ｗ２ａを有しており、上層配線３４ｄはその下層に並走して延在する下層配線３２ｂの線幅Ｗ１ｂよりも大きな線幅Ｗ２ｂを有している。これにより、上層配線３４ｃは、図９に示す平面視において、下層配線３２ａよりもスタンダードセル５１ａの内側に位置する部分を有している。上層配線３４ｃの下層配線３２ａよりも内側に位置する部分は、配線層３２ｇに平面的に重複しており、かつビアホール３３ａを介して配線層３２ｇに電気的に接続されている。
【００９８】
また電源線の上層配線３４ｄは、図９に示す平面視において、下層配線３２ｂよりもスタンダードセル５１ａの内側に位置する部分を有している。上層配線３４ｄの下層配線３２ｂよりも内側に位置する部分は、配線層３２ｈに平面的に重複しており、かつビアホール３３ａを介して配線層３２ｈに電気的に接続されている。
【００９９】
電源線の下層配線３２ａ、３２ｂの各々は、スタンダードセル５１ａの境界線に沿って直線的に延びており、その境界部からスタンダードセル５１ａの内側へ延在する分岐部分を有していない。
【０１００】
上記のように、ｎＭＯＳトランジスタＮＴ１のソース領域１１ｂは、ＧＮＤ電位の電源線の上層配線３４ｃを介してＧＮＤ電位の電源線の下層配線３２ａに電気的に接続されている。またｐＭＯＳトランジスタＰＴ１のソース領域２１ｂは、ＶＤＤ電位の電源線の上層配線３４ｄを介してＶＤＤ電位の電源線の下層配線３２ｂに電気的に接続されている。
【０１０１】
また信号線３２ｅ1は、図９に示す平面視において、電源線の上層配線３４ｃおよび配線層３２ｇの接続部（ビアホール３３ａ）と下層配線３２ａとの間に位置するように配置されている。信号線３２ｅ2は、図９に示す平面視において、電源線の上層配線３４ｄおよび配線層３２ｈの接続部（ビアホール３３ａ）と下層配線３２ｂとの間に位置するように配置されている。
【０１０２】
なお、本実施の形態の上記以外の構成は、図５および図６に示す実施の形態２の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１０３】
本実施の形態によれば、ＧＮＤ電位の電源線が下層配線３２ａと上層配線３４ｃとに分離しており、かつＶＤＤ電位の電源線が下層配線３２ｂと上層配線３４ｄとに分離している。このため、電源線が単一層の場合よりも電流経路が増えているため、高速化を図ることができる。また、電源線の線幅を太くすることなく電流経路を増やすことができるため、高集積化を図ることもできる。
【０１０４】
また上層配線３４ｃ、３４ｄが下層配線３２ａ、３２ｂの線幅Ｗ１ａ、Ｗ１ｂよりも大きな線幅Ｗ２ａ、Ｗ２ｂを有しているため、電源線の抵抗値を低減することができる。
【０１０５】
また下層配線３２ａ、３２ｂが上層配線３４ｃ、３４ｄの線幅Ｗ２ａ、Ｗ２ｂよりも小さな線幅Ｗ１ａ、Ｗ１ｂを有しているため、その分、配線の配置のための空き空間が大きくなる。このため下層配線３２ａ、３２ｂと同じ層に他の配線（たとえば信号線３２ｅ1、３２ｅ2）などを配置することが容易となり、他の配線の平面レイアウトの自由度が高まる。
【０１０６】
また下層配線３２ａ、３２ｂの各々が、スタンダードセル５１ａの境界に沿って延在している。このため、隣り合うスタンダードセル５１ａ間で下層配線３２ａ、３２ｂを共有することができる。これにより隣り合うスタンダードセル５１ａの各々で別個に下層配線３２ａ、３２ｂを形成する必要がないため、高集積化を図ることができる。
【０１０７】
また上層配線３４ｃ、３４ｄの各々が、スタンダードセル５１ａの境界に沿って延在しているため、上記と同様、隣り合うスタンダードセル５１ａの各々で別個に上層配線３４ｃ、３４ｄを形成する必要がないため、高集積化を図ることができる。
【０１０８】
さらにｎＭＯＳトランジスタＮＴ１〜ＮＴ３の各々のソース領域１１ｂは、ＧＮＤ電位の電源線の上層配線３４ｃを介してＧＮＤ電位の電源線の下層配線３２ａに電気的に接続されている。またｐＭＯＳトランジスタＰＴ１〜ＰＴ３の各々のソース領域２１ｂは、ＶＤＤ電位の電源線の上層配線３４ｄを介してＶＤＤ電位の電源線の下層配線３２ｂに電気的に接続されている。このため、スタンダードセル５１ａの境界に位置する下層配線３２ａ、３２ｂの各々を各トランジスタが位置するスタンダードセル５１ａの中央部へ延ばす必要がなくなる。これにより、下層配線３２ａ、３２ｂの各々をスタンダードセル５１ａの中央部へ延ばすべき部分に空き空間が生じるため、その空き空間に信号線３２ｅ1、３２ｅ2などの他の配線を配置することが可能となり、高集積化を図ることができる。
【０１０９】
このように空き空間に信号線３２ｅ1、３２ｅ2を配置した結果、信号線３２ｅ1は、図９に示す平面視において、電源線の上層配線３４ｃおよび配線層３２ｇの接続部と下層配線３２ａとの間に位置するように配置され得る。また信号線３２ｅ2は、図９に示す平面視において、電源線の上層配線３４ｄおよび配線層３２ｈの接続部と下層配線３２ｂとの間に位置するように配置され得る。
【０１１０】
以上より、高速化および高集積化の双方を両立可能な半導体装置を得ることができる。
なお上記の実施の形態１〜３においては、機能素子としてＣＭＯＳインバータを有する素子について説明したが、本発明はこれに限定されるものではなく、ＣＭＯＳのＮＡＮＤやＮＯＲ回路、これ以外の他の機能素子に適用することもできる。
【０１１１】
（実施の形態４）
図１１は本発明の実施の形態４における半導体装置の回路構成を示す回路図である。また図１２は図１１に示す回路図をトランジスタレベルで示す回路図である。
【０１１２】
図１１および図１２を参照して、本実施の形態の回路は、２入力のＮＡＮＤゲートＮＡ１、ＮＡ２と、バッファＢＵ１、ＢＵ２、ＢＵ３と、インバータＩＮとを有している。
【０１１３】
２入力のＮＡＮＤゲートＮＡ１は、図１２に示すように接続されたｐＭＯＳトランジスタＰＴ１１、ＰＴ１２と、ｎＭＯＳトランジスタＮＴ１１、ＮＴ１２とを有している。ｐＭＯＳトランジスタＰＴ１１とｎＭＯＳトランジスタＮＴ１１との各ゲートには端子Ａが電気的に接続されており、ｐＭＯＳトランジスタＰＴ１２とｎＭＯＳトランジスタＮＴ１２との各ゲートには端子Ｂが電気的に接続されている。
【０１１４】
バッファＢＵ１は、ｐＭＯＳトランジスタＰＴ１３およびｎＭＯＳトランジスタＮＴ１３からなるＣＭＯＳインバータと、ｐＭＯＳトランジスタＰＴ１４およびｎＭＯＳトランジスタＮＴ１４からなるＣＭＯＳインバータとにより構成されている。このバッファＢＵ１は、ＮＡＮＤゲートＮＡ１の出力が入力されるように構成されている。
【０１１５】
バッファＢＵ２は、ｐＭＯＳトランジスタＰＴ１５およびｎＭＯＳトランジスタＮＴ１５からなるＣＭＯＳインバータと、ｐＭＯＳトランジスタＰＴ１６およびｎＭＯＳトランジスタＮＴ１６からなるＣＭＯＳインバータとにより構成されている。このバッファＢＵ２は、バッファＢＵ１の出力が入力されるように構成されている。
【０１１６】
バッファＢＵ３は、ｐＭＯＳトランジスタＰＴ１７およびｎＭＯＳトランジスタＮＴ１７からなるＣＭＯＳインバータと、ｐＭＯＳトランジスタＰＴ１８およびｎＭＯＳトランジスタＮＴ１８からなるＣＭＯＳインバータとにより構成されている。ｐＭＯＳトランジスタＰＴ１７およびｎＭＯＳトランジスタＮＴ１７の各ゲートには端子Ｃが電気的に接続されている。
【０１１７】
２入力のＮＡＮＤゲートＮＡ２は、図１２に示すように接続されたｐＭＯＳトランジスタＰＴ１９、ＰＴ２０と、ｎＭＯＳトランジスタＮＴ１９、ＮＴ２０とを有している。ｐＭＯＳトランジスタＰＴ１９とｎＭＯＳトランジスタＮＴ１９との各ゲートにはバッファＢＵ２の出力が電気的に接続されている。ｐＭＯＳトランジスタＰＴ２０とｎＭＯＳトランジスタＮＴ２０との各ゲートにはバッファＢＵ３の出力が電気的に接続されている。
【０１１８】
インバータＩＮは、ｐＭＯＳトランジスタＰＴ２１およびｎＭＯＳトランジスタＮＴ２１からなるＣＭＯＳインバータにより構成されている。ｐＭＯＳトランジスタＰＴ２１およびｎＭＯＳトランジスタＮＴ２１の各ゲートにはＮＡＮＤゲートＮＡ２の出力が電気的に接続されている。またインバータＩＮの出力は端子Ｙに電気的に接続されている。
【０１１９】
次に、図１１および図１２に示す回路を構成する半導体装置の平面レイアウト構成について説明する。
【０１２０】
図１３〜図１５は、図１１および図１２に示す回路を構成する半導体装置の平面レイアウト構成を下層から順に示す概略平面図である。図１３は半導体基板に形成された拡散領域および素子分離領域と、半導体基板上に形成されたゲート電極層などの多結晶シリコン層とを示している。図１４は上記の多結晶シリコン層とその上の第１層目の金属層とを主に示している。また図１５は上記の第１層目の金属層とその上の第２層目の金属層と第３層目の金属層とを示している。
【０１２１】
図１３を参照して、半導体基板ＳＵＢの表面には、ＮＡＮＤゲートの形成領域ＮＡ１、ＮＡ２と、バッファの形成領域ＢＵ１、ＢＵ２、ＢＵ３と、インバータの形成領域ＩＮと、回路非構成領域ＮＯＮとがある。これらの形成領域のそれぞれはスタンダードセルである。
【０１２２】
バッファの形成領域ＢＵ３と、回路非構成領域ＮＯＮと、インバータの形成領域ＩＮとは、この順で図中Ｘ方向に並んで配置されている。またＮＡＮＤゲートの形成領域ＮＡ１と、バッファの形成領域ＢＵ１と、バッファの形成領域ＢＵ２と、ＮＡＮＤゲートの形成領域ＮＡ２とは、この順で図中Ｘ方向に並んで配置されている。
【０１２３】
ＮＡＮＤゲートの形成領域ＮＡ１には、上記のｐＭＯＳトランジスタＰＴ１１、ＰＴ１２と、ｎＭＯＳトランジスタＮＴ１１、ＮＴ１２とが形成されている。バッファの形成領域ＢＵ１には、上記のｐＭＯＳトランジスタＰＴ１３、ＰＴ１４と、ｎＭＯＳトランジスタＮＴ１３、ＮＴ１４とが形成されている。バッファの形成領域ＢＵ２には、上記のｐＭＯＳトランジスタＰＴ１５、ＰＴ１６と、ｎＭＯＳトランジスタＮＴ１５、ＮＴ１６とが形成されている。ＮＡＮＤゲートの形成領域ＮＡ２には、上記のｐＭＯＳトランジスタＰＴ１９、ＰＴ２０と、ｎＭＯＳトランジスタＮＴ１９、ＮＴ２０とが形成されている。
【０１２４】
バッファの形成領域ＢＵ３には、上記のｐＭＯＳトランジスタＰＴ１７、ＰＴ１８と、ｎＭＯＳトランジスタＮＴ１７、ＮＴ１８とが形成されている。インバータの形成領域ＩＮには、上記のｐＭＯＳトランジスタＰＴ２１およびｎＭＯＳトランジスタＮＴ２１が形成されている。
【０１２５】
バッファの形成領域ＢＵ３、回路非構成領域ＮＯＮおよびインバータの形成領域ＩＮの図中Ｙ方向上側の境界に沿って図中Ｘ方向に延びるように半導体基板ＳＵＢ内の表面にはｐ+領域ＰＲ１が形成されている。またＮＡＮＤゲートの形成領域ＮＡ１、バッファの形成領域ＢＵ１、ＢＵ２およびＮＡＮＤゲートの形成領域ＮＡ２の図中Ｙ方向下側の境界に沿って図中Ｘ方向に延びるように半導体基板ＳＵＢ内の表面にはｐ+領域ＰＲ２が形成されている。
【０１２６】
またバッファの形成領域ＢＵ３、回路非構成領域ＮＯＮおよびインバータの形成領域ＩＮの図中Ｙ方向下側の境界であって、ＮＡＮＤゲートの形成領域ＮＡ１、バッファの形成領域ＢＵ１、ＢＵ２およびＮＡＮＤゲートの形成領域ＮＡ２の図中Ｙ方向上側の境界に沿ってｎ+領域ＮＲが形成されている。このｎ+領域ＮＲもその境界に沿って図中Ｘ方向に延びるように半導体基板ＳＵＢ内の表面に形成されている。
【０１２７】
図１４を参照して、ＭＯＳトランジスタ上には、層間絶縁層（図示せず）を介して、パターニングされた第１層目の金属層が形成されている。この第１層目の金属層は、ＧＮＤ電位の電源線の下層配線ＧＮＤＬ１、ＧＮＤＬ２と、ＶＤＤ電位の電源線の下層配線ＶＤＤＬと、その他信号線ＳＬ１とを有している。
【０１２８】
下層配線ＧＮＤＬ１は、バッファの形成領域ＢＵ３、回路非構成領域ＮＯＮおよびインバータの形成領域ＩＮの図中Ｙ方向上側の境界に沿って図中Ｘ方向に延びている。この下層配線ＧＮＤＬ１は、下層のｐ+領域ＰＲ１に複数個のコンタクトホールＣＨを介して電気的に接続されている。
【０１２９】
下層配線ＧＮＤＬ２は、ＮＡＮＤゲートの形成領域ＮＡ１、バッファの形成領域ＢＵ１、ＢＵ２およびＮＡＮＤゲートの形成領域ＮＡ２の図中Ｙ方向下側の境界に沿って図中Ｘ方向に延びている。この下層配線ＧＮＤＬ２は、下層のｐ+領域ＰＲ２に複数個のコンタクトホールＣＨを介して電気的に接続されている。
【０１３０】
下層配線ＶＤＤＬは、バッファの形成領域ＢＵ３、回路非構成領域ＮＯＮおよびインバータの形成領域ＩＮの図中Ｙ方向下側の境界であって、ＮＡＮＤゲートの形成領域ＮＡ１、バッファの形成領域ＢＵ１、ＢＵ２およびＮＡＮＤゲートの形成領域ＮＡ２の図中Ｙ方向上側の境界に沿って図中Ｘ方向に延びている。下層配線ＶＤＤＬは、下層のｎ+領域ＮＲに複数個のコンタクトホールＣＨを介して電気的に接続されている。
【０１３１】
図１５を参照して、第１層目の金属層上には、層間絶縁層（図示せず）を介して、パターニングされた第２層目の金属層が形成されている。この第２層目の金属層は、ＧＮＤ電位の電源線の上層配線ＧＮＤＵ１、ＧＮＤＵ２と、ＶＤＤ電位の電源線の上層配線ＶＤＤＵと、その他信号線ＳＬ２とを有している。
【０１３２】
上層配線ＧＮＤＵ１は、バッファの形成領域ＢＵ３、回路非構成領域ＮＯＮおよびインバータの形成領域ＩＮの図中Ｙ方向上側の境界に沿って図中Ｘ方向に延びている。この上層配線ＧＮＤＵ１は、下層の下層配線ＧＮＤＬ１に複数個のビアホールＶＨ１を介して電気的に接続されている。また上層配線ＧＮＤＵ１は、下層配線ＧＮＤＬ１の線幅Ｗ１ａ1よりも大きな線幅Ｗ２ａ1を有している。
【０１３３】
上層配線ＧＮＤＵ２は、ＮＡＮＤゲートの形成領域ＮＡ１、バッファの形成領域ＢＵ１、ＢＵ２およびＮＡＮＤゲートの形成領域ＮＡ２の図中Ｙ方向下側の境界に沿って図中Ｘ方向に延びている。この上層配線ＧＮＤＵ２は、下層の下層配線ＧＮＤＬ２に複数個のビアホールＶＨ１を介して電気的に接続されている。また上層配線ＧＮＤＵ２は、下層配線ＧＮＤＬ２の線幅Ｗ１ａ2よりも大きな線幅Ｗ２ａ2を有している。
【０１３４】
上層配線ＶＤＤＵは、バッファの形成領域ＢＵ３、回路非構成領域ＮＯＮおよびインバータの形成領域ＩＮの図中Ｙ方向下側の境界であって、ＮＡＮＤゲートの形成領域ＮＡ１、バッファの形成領域ＢＵ１、ＢＵ２およびＮＡＮＤゲートの形成領域ＮＡ２の図中Ｙ方向上側の境界に沿って図中Ｘ方向に延びている。この上層配線ＶＤＤＵは、下層の下層配線ＶＤＤＬに複数個のビアホールＶＨ１を介して電気的に接続されている。また上層配線ＶＤＤＵは、下層配線ＶＤＤＬの線幅Ｗ１ｂよりも大きな線幅Ｗ２ｂを有している。
【０１３５】
この第２層目の金属層上には、層間絶縁層（図示せず）を介して、パターニングされた第３層目の金属層が形成されている。この第３層目の金属層は、ＧＮＤ電位の電源線の電位を補強する補強配線ＧＮＤＳと、ＶＤＤ電位の電源線の電位を補強する補強配線ＶＤＤＳと、その他信号線ＳＬ３とを有している。
【０１３６】
補強配線ＧＮＤＳおよび補強配線ＶＤＤＳのそれぞれは、平面視において上層配線ＧＮＤＵ１、ＧＮＤＵ２、ＶＤＤＵに直交する方向（つまり図中Ｙ方向）に延びている。補強配線ＧＮＤＳは、平面視において上層配線ＧＮＤＵ１、ＧＮＤＵ２のそれぞれに交差しており、１つの交点において複数個（たとえば４個）のビアホールＶＨ２により上層配線ＧＮＤＵ１、ＧＮＤＵ２のそれぞれと電気的に接続されている。また補強配線ＶＤＤＳは、平面視において上層配線ＶＤＤＵに交差しており、１つの交点において複数個（たとえば４個）のビアホールＶＨ２により上層配線ＶＤＤＵと電気的に接続されている。
【０１３７】
なお各層における信号線ＳＬ１、ＳＬ２、ＳＬ３は、ＭＯＳトランジスタの各々を図１１および図１２に示す回路構成となるように電気的に接続している。更に図１３において、斜線で示された部位は半導体基板上に形成されたゲート電極層などの多結晶シリコン層であり、水玉模様で示された部位は半導体基板に形成された拡散領域である。これら多結晶シリコン層や拡散領域はＭＯＳトランジスタの各々を図１１および図１２に示す回路構成となるように電気的に接続されている。
【０１３８】
また図１５に示す下層配線ＧＮＤＬ１と上層配線ＧＮＤＵ１とを接続する複数個のビアホールＶＨ１の配置ピッチＰVは、図１３に示すトランジスタの配置ピッチＰTと同じピッチである。また下層配線ＧＮＤＬ２と上層配線ＧＮＤＵ２とを接続する複数個のビアホールＶＨ１の配置ピッチＰVおよび下層配線ＶＤＤＬと上層配線ＶＤＤＵとを接続する複数個のビアホールＶＨ１の配置ピッチＰVも、図１３に示すトランジスタの配置ピッチＰTと同じピッチである。これにより、電源線の抵抗値を低減できるとともに、下層配線と上層配線との電位を強化することができる。
【０１３９】
図１６は、図１５に示す補強配線ＧＮＤＳおよび補強配線ＶＤＤＳの配置の様子を示す概略平面図である。図１６を参照して、複数本の補強配線ＧＮＤＳ、ＶＤＤＳと複数本の上層配線ＧＮＤＵ、ＶＤＤＵとは平面視において格子を構成するように配置されている。
【０１４０】
複数本の補強配線ＧＮＤＳのそれぞれは、複数本の上層配線ＧＮＤＵ（ＧＮＤＵ１、ＧＮＤＵ２を含む）にビアホールＶＨ２を介して電気的に接続されている。また複数本の補強配線ＶＤＤＳのそれぞれは、複数本の上層配線ＶＤＤＵにビアホールＶＨ２を介して電気的に接続されている。
【０１４１】
本実施の形態によれば、ＧＮＤ電位の電源線が下層配線ＧＮＤＬ１、ＧＮＤＬ２と上層配線ＧＮＤＵ１、ＧＮＤＵ２とに分離しており、かつＶＤＤ電位の電源線が下層配線ＶＤＤＬと上層配線ＶＤＤＵとに分離している。このため、電源線が単一層の場合よりも電流経路が増えているため、高速化を図ることができる。また、電源線の線幅を太くすることなく電流経路を増やすことができるため、高集積化を図ることもできる。
【０１４２】
また上層配線ＧＮＤＵ１、ＧＮＤＵ２、ＶＤＤＵの線幅Ｗ２ａ1、Ｗ２ａ2、Ｗ２ｂのそれぞれが、下層配線ＧＮＤＬ１、ＧＮＤＬ２、ＶＤＤＬの線幅Ｗ１ａ1、Ｗ１ａ2、Ｗ１ｂよりも大きいため、電源線の抵抗値を低減することができる。
【０１４３】
また下層配線ＧＮＤＬ１、ＧＮＤＬ２、ＶＤＤＬの線幅Ｗ１ａ1、Ｗ１ａ2、Ｗ１ｂのそれぞれが、上層配線ＧＮＤＵ１、ＧＮＤＵ２、ＶＤＤＵの線幅Ｗ２ａ1、Ｗ２ａ2、Ｗ２ｂよりも小さいため、その分、配線の配置のための空き空間が大きくなる。このため下層配線ＧＮＤＬ１、ＧＮＤＬ２、ＶＤＤＬと同じ層に他の配線などを配置することが容易となり、他の配線の平面レイアウトの自由度が高まる。
【０１４４】
また下層配線ＧＮＤＬ１、ＧＮＤＬ２、ＶＤＤＬおよび上層配線ＧＮＤＵ１、ＧＮＤＵ２、ＶＤＤＵが、それぞれスタンダードセルの境界に沿って延在している。このため、隣り合うスタンダードセルの各々でこれらの電源線を共有することができる。これにより、各スタンダードセルごとに別個にこれらの電源線を形成する必要がないため、高集積化を図ることができる。
【０１４５】
また第１層目の金属層の信号線ＳＬ１はスタンダードセル内配線として用いられている。第２層目の金属層の信号線ＳＬ２は図中Ｘ方向に沿って延在し、下層配線ＧＮＤＬ１、ＧＮＤＬ２、ＶＤＤＬのような電源系の配線に挟まれるように配置されたスタンダードセル間を接続する配線として用いられている。更に第３層目の金属層の信号線ＳＬ３は図中Ｙ方向に沿って延在し、下層配線ＧＮＤＬ１、ＧＮＤＬ２、ＶＤＤＬのような電源系の配線を跨ぐようなスタンダードセル間を接続する配線として用いられている。これにより、Ｐ＆Ｒ（Place and Route：自動配線配置）における配線設計が容易となる。
【０１４６】
以上より、高速化および高集積化の双方を両立可能な半導体装置を得ることができる。
（実施の形態５）
本実施の形態においては、高速セルと高集積セルとを有する半導体装置について説明する。
【０１４７】
図１７は、本発明の実施の形態５における半導体装置としてＳＯＣチップの構成を概略的に示す平面図である。図１７を参照して、ＳＯＣチップＳＯＣは、たとえば高集積優先のロジック領域ＨＩＬと、高性能優先のロジック領域ＨＲＬと、ロジック以外の領域ＡＲとを有している。高集積優先のロジック領域ＨＩＬには、高速動作に適した高速セルが形成されている。また高性能優先のロジック領域ＨＲＬには、高集積化に適した高集積セルが形成されている。
【０１４８】
図１８〜図２０は、高集積優先のロジック領域ＨＩＬに形成された高速セルと高性能優先のロジック領域ＨＲＬに形成された高集積セルとの平面レイアウト構成を下層から順に示す概略平面図である。図１８は半導体基板に形成された拡散領域および素子分離領域と、半導体基板上に形成されたゲート電極層などの多結晶シリコン層とを示している。図１９は上記の多結晶シリコン層とその上の第１層目の金属層とを主に示している。また図２０は上記の第１層目の金属層とその上の第２層目の金属層とを主に示している。
【０１４９】
図１８を参照して、高速セルおよび高集積セルの双方とも、ｐＭＯＳトランジスタＰＴとｎＭＯＳトランジスタＮＴとからなるＣＭＯＳインバータよりなっている。
【０１５０】
高速セルおよび高集積セルのいずれにおいても、ｐＭＯＳトランジスタＰＴは、１対のｐ型ソース／ドレイン領域ＳＤと、ゲート絶縁膜（図示せず）と、ゲート電極層ＧＥとを有している。１対のｐ型ソース／ドレイン領域ＳＤの各々は、半導体基板ＳＵＢの表面に形成されている。ゲート電極層ＧＥは、１対のｐ型ソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの表面上にゲート絶縁膜を介して形成されている。
【０１５１】
高速セルおよび高集積セルのいずれにおいても、ｎＭＯＳトランジスタＮＴは、１対のｎ型ソース／ドレイン領域ＳＤと、ゲート絶縁膜（図示せず）と、ゲート電極層ＧＥとを有している。１対のｎ型ソース／ドレイン領域ＳＤの各々は、半導体基板ＳＵＢの表面に形成されている。ゲート電極層ＧＥは、１対のｎ型ソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの表面上にゲート絶縁膜を介して形成されている。
【０１５２】
高速セルおよび高集積セルのいずれにおいても、ｐＭＯＳトランジスタＰＴのゲート電極層ＧＥとｎＭＯＳトランジスタＮＴのゲート電極層ＧＥとは一体化されて互いに電気的に接続されている。
【０１５３】
高速セルおよび高集積セルのいずれにおいても、スタンダードセル領域の図中Ｙ方向上側の境界に沿って図中Ｘ方向に延びるように半導体基板ＳＵＢ内の表面にはｎ+領域ＮＩＲが形成されている。またスタンダードセル領域の図中Ｙ方向下側の境界に沿って図中Ｘ方向に延びるように半導体基板ＳＵＢ内の表面にはｐ+領域ＰＩＲが形成されている。
【０１５４】
ここで、高速セルにおけるＣＭＯＳインバータの平面レイアウトと高集積セルにおけるＣＭＯＳインバータの平面レイアウトとは同じである。また高速セルにおけるｎ+領域ＮＩＲおよびｐ+領域ＰＩＲの各々の平面レイアウトと高集積セルにおけるｎ+領域ＮＩＲおよびｐ+領域ＰＩＲの各々の平面レイアウトとは同じである。
【０１５５】
図１９を参照して、ＭＯＳトランジスタＰＴ、ＮＴ上には、層間絶縁層（図示せず）を介して、パターニングされた第１層目の金属層が形成されている。この第１層目の金属層は、ＧＮＤ電位の電源線の下層配線ＧＮＤ、ＧＮＤＬと、ＶＤＤ電位の電源線の下層配線ＶＤＤ、ＶＤＤＬと、その他信号線ＳＬＬ１、ＳＬＬ２とを有している。
【０１５６】
下層配線ＧＮＤＬは、高速セルにおけるスタンダードセル領域の図中Ｙ方向下側の境界に沿って図中Ｘ方向に延びている。この下層配線ＧＮＤＬは、下層のｐ+領域ＰＩＲに複数個のコンタクトホールＣＨを介して電気的に接続されている。また下層配線ＧＮＤＬは、ｎＭＯＳトランジスタＮＴのソース／ドレイン領域ＳＤの一方に複数個のコンタクトホールＣＨを介して電気的に接続されている。
【０１５７】
下層配線ＶＤＤＬは、高速セルにおけるスタンダードセル領域の図中Ｙ方向上側の境界に沿って図中Ｘ方向に延びている。この下層配線ＶＤＤＬは、下層のｎ+領域ＮＩＲに複
数個のコンタクトホールＣＨを介して電気的に接続されている。また下層配線ＶＤＤＬは、ｐＭＯＳトランジスタＰＴのソース／ドレイン領域ＳＤの一方に複数個のコンタクトホールＣＨを介して電気的に接続されている。
【０１５８】
信号線ＳＬＬ１は、ｎＭＯＳトランジスタＮＴのソース／ドレイン領域ＳＤの他方とｐＭＯＳトランジスタＰＴのソース／ドレイン領域ＳＤの他方との各々にコンタクトホールＣＨを介して電気的に接続されている。信号線ＳＬＬ２は、ゲート電極層ＧＥにコンタクトホールＣＨを介して電気的に接続されている。
【０１５９】
ここで、高速セルにおける下層配線ＧＮＤＬおよび下層配線ＶＤＤＬの各々の平面レイアウトと高集積セルにおける下層配線ＧＮＤおよび下層配線ＶＤＤの各々の平面レイアウトとは同じである。また高速セルにおける信号線ＳＬＬ１および信号線ＳＬＬ２の平面レイアウトと高集積セルにおける信号線ＳＬＬ１および信号線ＳＬＬ２の平面レイアウトとは同じである。
【０１６０】
図２０を参照して、第１層目の金属層上には、層間絶縁層（図示せず）を介して、パターニングされた第２層目の金属層が形成されている。この第２層目の金属層は、ＧＮＤ電位の電源線の上層配線ＧＮＤＵと、ＶＤＤ電位の電源線の上層配線ＶＤＤＵと、その他信号線ＳＬＵ１〜ＳＬＵ４とを有している。
【０１６１】
上層配線ＧＮＤＵは、高速セルにおけるスタンダードセル領域の図中Ｙ方向下側の境界に沿って図中Ｘ方向に延びている。この上層配線ＧＮＤＵは、下層の下層配線ＧＮＤＬに複数個のビアホールＶＨ１を介して電気的に接続されている。また上層配線ＧＮＤＵは、下層配線ＧＮＤＬの線幅Ｗ１ａよりも大きな線幅Ｗ２ａを有している。
【０１６２】
上層配線ＶＤＤＵは、高速セルにおけるスタンダードセル領域の図中Ｙ方向上側の境界に沿って図中Ｘ方向に延びている。この上層配線ＶＤＤＵは、下層の下層配線ＶＤＤＬに複数個のビアホールＶＨ１を介して電気的に接続されている。また上層配線ＶＤＤＵは、下層配線ＶＤＤＬの線幅Ｗ１ｂよりも大きな線幅Ｗ２ｂを有している。
【０１６３】
また信号線ＳＬＵ３、ＳＬＵ４の各々は、高速セルにおけるスタンダードセル内に形成されている。これらの信号線ＳＬＵ３、ＳＬＵ４の各々は、図中Ｘ方向（つまり平面視において上層配線ＧＮＤＵ、ＶＤＤＵの延びる方向と同じ方向）に延びて高速セルにおけるスタンダードセル領域の境界を横断している。信号線ＳＬＵ３はビアホールＶＨ１を介して信号線ＳＬＬ１に電気的に接続されている。また信号線ＳＬＵ４はビアホールＶＨ１を介して信号線ＳＬＬ２に電気的に接続されている。
【０１６４】
また高集積セルのスタンダードセル内においては、信号線ＳＬＵ１、ＳＬＵ２の各々は、図中Ｙ方向（つまり平面視において下層配線ＧＮＤ、ＶＤＤの延びる方向と直交する方向）に延びている。信号線ＳＬＵ１はビアホールＶＨ１を介して信号線ＳＬＬ１に電気的に接続されている。また信号線ＳＬＵ２はビアホールＶＨ１を介して信号線ＳＬＬ２に電気的に接続されている。
【０１６５】
なお信号線ＳＬＵ１、ＳＬＵ２の各々は、図中Ｙ方向に延びて高集積セルにおけるスタンダードセル領域の境界を横断していてもよい。
【０１６６】
次に、高集積優先のロジック領域ＨＩＬと高性能優先のロジック領域ＨＲＬとの各々における複数のスタンダードセルに関して説明する。
【０１６７】
図２１〜図２３は、高集積優先のロジック領域ＨＩＬにおける複数のスタンダードセルが高速セルで形成され、かつ高性能優先のロジック領域ＨＲＬにおける複数のスタンダードセルが高集積セルで形成された場合の平面レイアウト構成を下層から順に示す概略平面図である。図２１は第１層目の金属層を示している。図２２は第１層目の金属層と、その上の第２層目の金属層とを示している。図２３は第１層目および第２層目の金属層と、その上の第３層目の金属層と、さらにその上の第４の金属層とを示している。
【０１６８】
図２１を参照して、複数のスタンダードセルの場合でも単一のスタンダードセルの場合と同様、第１層目の金属層とそれより下の層との各々の平面レイアウト構造は、高速セルと高集積セルとで同じである。
【０１６９】
図２２および図２３を参照して、複数のスタンダードセルの場合でも単一のスタンダードセルの場合と同様、第２層目の金属層とそれより上の層（たとえば第３および第４の金属層）との各々の平面レイアウト構造は、高速セルと高集積セルとで異なっている。
【０１７０】
高速セルにおいては、第２層目の金属層よりなる上層配線ＧＮＤＵ、ＶＤＤＵが、下層配線ＧＮＤＬ、ＶＤＤＬの線幅よりも小さい線幅でスタンダードセルの境界に沿って延びるように形成されている。また第２層目の金属層よりなる信号線ＳＬＵは、下層配線ＧＮＤＬ、ＶＤＤＬの延びる方向と同じ方向に延びている。
【０１７１】
一方、高集積セルにおいては、第２層目の金属層よりなる上層配線ＧＮＤＵ、ＶＤＤＵは設けられていない。また第２層目の金属層よりなる信号線ＳＬＵは、下層配線ＧＮＤＬ、ＶＤＤＬの延びる方向と直交する方向に延びている。
【０１７２】
高速セルでは、図２２に示すように、第２層目の金属層よりなる上層配線ＧＮＤＵ、ＶＤＤＵが設けられている。このため、第２層目の金属層よりなる信号線ＳＬＵを、図中Ｙ方向上側のスタンダードセルと下側のスタンダードセルとの境界を跨ぐように延ばすことができない。よって、高速セルでは、図２３に示すように、第３層目の金属層と第４層目の金属層とを用いないと、図中Ｙ方向に隣り合うスタンダードセル内の素子同士と、図中Ｘ方向に隣り合うスタンダードセル内の素子同士を電気的に接続することができない。
【０１７３】
つまり、第３層目の金属層よりなる信号線ＳＬ３を図中Ｙ方向の上下のスタンダードセル間の境界を跨ぐように配置することで、図中Ｙ方向に隣り合うスタンダードセル内の素子同士を電気的に接続することが可能となる。また第４層目の金属層よりなる信号線ＳＬ４を図中Ｘ方向の左右のスタンダードセル間の境界を跨ぐように配置することで、図中Ｘ方向に隣り合うスタンダードセル内の素子同士を電気的に接続することが可能となる。
【０１７４】
一方、高集積セルでは、図２２に示すように、第２層目の金属層よりなる上層配線ＧＮＤＵ、ＶＤＤＵが設けられていない。このため、第２層目の金属層よりなる信号線ＳＬＵを、図中Ｙ方向上下に隣り合うスタンダードセル間の境界を跨ぐように延ばすことが可能である。よって、高集積セルでは、図２３に示すように、第４層目の金属層を用いなくとも、第２層目の金属層と第３層目の金属層とを用いて、図中Ｙ方向に隣り合うスタンダードセル内の素子同士と、図中Ｘ方向に隣り合うスタンダードセル内の素子同士を電気的に接続することができる。
【０１７５】
つまり、第２層目の金属層よりなる信号線ＳＬＵを図中Ｙ方向の上下のスタンダードセル間の境界を跨ぐように配置することで、図中Ｙ方向に隣り合うスタンダードセル内の素子同士を電気的に接続することが可能となる。また第３層目の金属層よりなる信号線ＳＬ３を図中Ｘ方向の左右のスタンダードセル間の境界を跨ぐように配置することで、図中Ｘ方向に隣り合うスタンダードセル内の素子同士を電気的に接続することが可能となる。
【０１７６】
本実施の形態によれば、高速セルのスタンダードセル内において、ＧＮＤ電位の電源線が下層配線ＧＮＤＬと上層配線ＧＮＤＵとに分離しており、かつＶＤＤ電位の電源線が下層配線ＶＤＤＬと上層配線ＶＤＤＵとに分離している。このため、電源線が単一層の場合よりも電流経路が増えているため、高速化を図ることができる。また、電源線の線幅を太くすることなく電流経路を増やすことができるため、高集積化を図ることもできる。
【０１７７】
また上層配線ＧＮＤＵ、ＶＤＤＵの線幅Ｗ２ａ、Ｗ２ｂのそれぞれが、下層配線ＧＮＤＬ、ＶＤＤＬの線幅Ｗ１ａ、Ｗ１ｂよりも大きいため、電源線の抵抗値を低減することができる。
【０１７８】
また下層配線ＧＮＤＬ、ＶＤＤＬの線幅Ｗ１ａ、Ｗ１ｂのそれぞれが、上層配線ＧＮＤＵ、ＶＤＤＵの線幅Ｗ２ａ、Ｗ２ｂよりも小さいため、その分、配線の配置のための空き空間が大きくなる。このため下層配線と同じ層に他の配線などを配置することが容易となり、他の配線の平面レイアウトの自由度が高まる。
【０１７９】
また下層配線ＧＮＤＬ、ＶＤＤＬおよび上層配線ＧＮＤＵ、ＶＤＤＵの各々が、スタンダードセルの境界に沿って延在している。このため、隣り合うスタンダードセルの各々でこれらの電源線を共有することができる。これにより、各スタンダードセルごとに別個にこれらの電源線を形成する必要がないため、高集積化を図ることができる。
【０１８０】
以上より、高速化および高集積化の双方を両立可能な半導体装置を得ることができる。
また本実施の形態によれば、第１層目の金属層とそれより下層との平面レイアウトが、高速セルと高集積セルとにおいて共通化されている。このため、平面レイアウトの設計が容易となる。この設計におけるＰ＆Ｒ（Place and Route：自動配線配置）フローは以下のとおりである。
【０１８１】
まず、第１層目の金属層とそれより下層との平面レイアウトが高速セルと高集積セルとの共通レイアウトとして標準セルライブラリに登録される。一方で、高速セルの端子アクセスに使用するビアホールと高集積セルの端子アクセスに使用するビアホールとを登録したテクノロジファイルが準備される。
【０１８２】
Ｐ＆Ｒフローにおいては、標準セルライブラリに登録された共通のレイアウトからＰ＆Ｒテクノロジファイルの登録データを追加することにより、高速セルと高集積セルとを設計される。
【０１８３】
このように第１層目の金属層とそれより下層との平面レイアウトが高速セルと高集積セルとにおいて共通化されているため、高速セルと高集積セルとにおいてセル構造が異なる複数のライブラリを準備する必要がなくなり、設計が容易となる。
【０１８４】
また第２層目の金属層とそれより上層のパターンを変更するだけで、高集積優先のロジック領域ＨＩＬには高速セルが形成され、かつ高性能優先のロジック領域ＨＲＬには高集積セルが形成されている。これにより、高速セルと高集積セルとにおいて第２層目の金属層とそれより下層との平面パターンを同一にできるため、高速化および高集積化の双方を両立可能な半導体装置のパターン設計を容易にすることができる。
【０１８５】
また本実施の形態においては、高集積優先のロジック領域ＨＩＬには高速セルが形成され、かつ高性能優先のロジック領域ＨＲＬには高集積セルが形成されている。この高速セルにおいては、電源線（ＶＤＤ配線、ＧＮＤ配線）が下層配線ＧＮＤＬ、ＶＤＤＬと上層配線ＧＮＤＵ、ＶＤＤＵとに分配されている。このため、電源線が単一層の場合よりも電流経路が増えているため、高速化を図ることができる。
【０１８６】
また高集積セルにおいては、電源線（ＶＤＤ配線、ＧＮＤ配線）が単一層よりなっているため、積層方向の高集積化を図ることができる。また、電源線（ＶＤＤ配線、ＧＮＤ配線）が単一層よりなっているため、第２層目の金属層よりなる信号線を高速セルよりも自由に配置することができる。たとえば図２０に示すように、第２層目の金属層よりなる信号線を、下層配線ＧＮＤ、ＶＤＤに対して平面視において直交する方向に延ばしてスタンダードセルの境界を横断させることも可能となる。これにより、第２層目の金属層よりなる信号線の平面レイアウトの自由度が高くなる。
【０１８７】
（実施の形態６）
図２４は、本発明の実施の形態６における半導体装置として高速セルおよび高集積セルの双方を有する装置の構成を概略的に示す平面図である。図２４を参照して、本実施の形態の構成は、図２１〜図２３に示す実施の形態５の構成と比較して、高速セルの平面レイアウトに対して高集積セルの平面レイアウトを相対的に９０°回転させた構成を有する点において異なっている。
【０１８８】
これにより、第３層目の金属層よりなる信号線ＳＬ３の延びる方向が高速セルおよび高集積セルの双方において同じ方向とすることができる。
【０１８９】
なお、本実施の形態の上記以外の構成は、図２１〜図２３に示す実施の形態５の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１９０】
本実施の形態によれば、第３層目の金属層よりなる信号線ＳＬ３の延びる方向を高速セルと高集積セルとにおいて同じ方向にできるため、配線設計が容易になる。これにより、集積度の向上および自動配線の収束時間の短縮などを図ることができる。
【０１９１】
なお上記の実施の形態１〜６においては、対して互いに隣り合うスタンダードセル内の機能素子および配線の平面レイアウト構成が、それらのスタンダードセルの境界線に対して線対称な構成を有していてもよい。特に複数種類のスタンダードセル間で、スタンダードセル境界に設けられたグランド配線や電源配線は、セル境界にて線対称な構造となっている。これによりこのセル境界上下に存在するスタンダードセルにてグランド配線や電源配線を共通化でき、レイアウトの縮小やＰ＆Ｒ（Place and Route：自動配線配置）におけるセル配置設計が容易となる。
【０１９２】
なお上記の実施の形態４〜６においては、機能素子としてＣＭＯＳインバータ、ＮＡＮＤなどを有する素子について説明したが、本発明はこれに限定されるものではなく、ＣＭＯＳのＮＡＮＤやＮＯＲ回路、フリップフロップ回路、トライステートバッファ回路、これ以外の他の機能素子に適用することもできる。
【０１９３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１９４】
本発明は、配列された複数個のスタンダードセルを有する半導体装置に特に有利に適用され得る。
【図面の簡単な説明】
【０１９５】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。
【図２】図１に示す１つのスタンダードセル５１ａ内に形成される機能素子の回路構成の一例を示す回路図である。
【図３】図２に示す回路が形成された１つのスタンダードセルの構成を概略的に示す平面図である。
【図４】図３のＩＶ−ＩＶ線に沿う概略断面図である。
【図５】本発明の実施の形態２における半導体装置の複数個のスタンダードセルが並んだ様子を概略的に示す平面図である。
【図６】図５のＶＩ−ＶＩ線に沿う概略断面図である。
【図７】図５の構成において機能素子が形成されないスタンダードセルにヒューズを形成した構成を概略的に示す平面図である。
【図８】図５の構成において機能素子が形成されないスタンダードセルで電源線の上層配線と下層配線とを接続しない構成を概略的に示す平面図である。
【図９】本発明の実施の形態３における半導体装置の複数個のスタンダードセルが並んだ様子を概略的に示す平面図である。
【図１０】図９のＸ−Ｘ線に沿う概略断面図である。
【図１１】本発明の実施の形態４における半導体装置の回路構成を示す回路図である。
【図１２】図１１に示す回路図をトランジスタレベルで示す回路図である。
【図１３】図１１および図１２に示す回路を構成する半導体装置の平面レイアウト構成を示す概略平面図であって、半導体基板に形成された拡散領域および素子分離領域と、半導体基板上に形成されたゲート電極層などの多結晶シリコン層とを示す図である。
【図１４】図１１および図１２に示す回路を構成する半導体装置の平面レイアウト構成を示す概略平面図であって、多結晶シリコン層とその上の第１層目の金属層とを主に示す図である。
【図１５】図１１および図１２に示す回路を構成する半導体装置の平面レイアウト構成を示す概略平面図であって、第１層目の金属層とその上の第２層目の金属層と第３層目の金属層とを示す図である。
【図１６】図１５に示す補強配線ＧＮＤＳおよび補強配線ＶＤＤＳの配置の様子を示す概略平面図である。
【図１７】本発明の実施の形態５における半導体装置としてＳＯＣチップの構成を概略的に示す平面図である。
【図１８】高集積優先のロジック領域ＨＩＬに形成された高速セルと高性能優先のロジック領域ＨＲＬに形成された高集積セルとの平面レイアウト構成を示す概略平面図であって、半導体基板に形成された拡散領域および素子分離領域と、半導体基板上に形成されたゲート電極層などの多結晶シリコン層とを示す図である。
【図１９】高集積優先のロジック領域ＨＩＬに形成された高速セルと高性能優先のロジック領域ＨＲＬに形成された高集積セルとの平面レイアウト構成を示す概略平面図であって、多結晶シリコン層とその上の第１層目の金属層とを主に示す図である。
【図２０】高集積優先のロジック領域ＨＩＬに形成された高速セルと高性能優先のロジック領域ＨＲＬに形成された高集積セルとの平面レイアウト構成を示す概略平面図であって、第１層目の金属層とその上の第２層目の金属層とを示す図である。
【図２１】高集積優先のロジック領域ＨＩＬにおける複数のスタンダードセルが高速セルで形成され、かつ高性能優先のロジック領域ＨＲＬにおける複数のスタンダードセルが高集積セルで形成された場合の平面レイアウト構成を示す概略平面図であって、第１層目の金属層を示す図である。
【図２２】高集積優先のロジック領域ＨＩＬにおける複数のスタンダードセルが高速セルで形成され、かつ高性能優先のロジック領域ＨＲＬにおける複数のスタンダードセルが高集積セルで形成された場合の平面レイアウト構成を下層から順に示す概略平面図であって、第１層目の金属層と、その上の第２層目の金属層とを示す図である。
【図２３】高集積優先のロジック領域ＨＩＬにおける複数のスタンダードセルが高速セルで形成され、かつ高性能優先のロジック領域ＨＲＬにおける複数のスタンダードセルが高集積セルで形成された場合の平面レイアウト構成を下層から順に示す概略平面図であって、第１層目および第２層目の金属層と、その上の第３層目の金属層と、さらにその上の第４の金属層とを示す図である。
【図２４】本発明の実施の形態６における半導体装置として高速セルおよび高集積セルの双方を有する装置の構成を概略的に示す平面図である。
【符号の説明】
【０１９６】
１  ｐ型ウエル領域、２  ｎ型ウエル領域、３  素子分離領域、１１ａ，２１ａ  ドレイン領域、１１ｂ，２１ｂ  ソース領域、１２，２２  ゲート絶縁層、１３，２３  ゲート電極層、１５  ｐ+領域、２５  ｎ+領域、３１Ａ，３１Ｂ  層間絶縁層、３１ａ  コンタクトホール、３１ｂ，３３ｂ  配線用溝、３２ａ，３２ｂ  下層配線、３２ｃ，３２ｄ，３２ｅ1，３２ｅ2  信号線、３２ｅ，３２ｆ，３２ｇ，３２ｈ  配線層、３３  層間絶縁層、３３ａ  ビアホール（ビア溝）、３４ａ，３４ｂ，３４ｃ，３４ｄ  上層配線、４０  ヒューズ、５１  スタンダードセル領域、５１ａ  スタンダードセル、５２  Ｉ／Ｏセル領域、ＡＲ  ロジック以外の領域、ＢＵ１，ＢＵ２，ＢＵ３  バッファ形成領域、ＣＨ  コンタクトホール、ＧＥ  ゲート電極層、ＧＮＤ，ＧＮＤＬ，ＧＮＤＬ１，ＧＮＤＬ２，ＶＤＤ，ＶＤＤＬ  下層配線、ＧＮＤＳ，ＶＤＤＳ  補強配線、ＧＮＤＵ，ＧＮＤＵ１，ＧＮＤＵ２，ＶＤＤＵ  上層配線、ＨＩＬ  高集積優先ロジック領域、ＨＲＬ  高性能優先ロジック領域、ＩＮ  インバータ形成領域、ＮＡ１，ＮＡ２  ＮＡＮＤゲート形成領域、ＮＩＲ，ＮＲ  ｎ+領域、ＮＯＮ  回路非構成領域、ＮＴ，ＮＴ１〜ＮＴ３，ＮＴ１１〜ＮＴ２１  ｎＭＯＳトランジスタ、ＰＩＲ，ＰＲ１，ＰＲ２  ｐ+領域、ＰＴ，ＰＴ１〜ＰＴ３，ＰＴ１１〜ＰＴ２１  ｐＭＯＳトランジスタ、ＳＤ  ソース／ドレイン領域、ＳＬ１〜ＳＬ４，ＳＬＬ１〜ＳＬＬ４，ＳＬＵ  信号線、ＳＵＢ  半導体基板、ＶＨ１，ＶＨ２  ビアホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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