(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板の上層のバッファ層と、
前記バッファ層の上層のキャリア走行層と、
前記キャリア走行層との間にヘテロ接合を形成する第１キャリア供給層と、
前記第１キャリア供給層の上層に形成され前記第１キャリア供給層よりキャリア密度が低い第２キャリア供給層と、
を備え、
前記キャリア走行層は、真性ＩｎｘＧａ１−ｘＡｓ層であり、
前記第１キャリア供給層および前記第２キャリア供給層は、ｎ形ＩｎｙＧａ１−ｙＰ層であり、
前記第１キャリア供給層のキャリア密度は、０．５×１０１８ｃｍ−３以上３×１０１８ｃｍ−３未満の範囲であり、
前記第２キャリア供給層のキャリア密度は、０．５×１０１７ｃｍ−３以上５×１０１７ｃｍ−３未満の範囲であり、
前記第１キャリア供給層の厚さは、１５ｎｍ以上３５ｎｍ未満の範囲であり、
前記第２キャリア供給層の厚さは、５ｎｍ以上１５ｎｍ未満の範囲である高電子移動度トランジスタ。
【請求項２】
前記バッファ層は、真性化合物半導体の超格子層を有する、
請求項１に記載の高電子移動度トランジスタ。
【請求項３】
前記超格子層は、真性ＡｌｚＧａ１−ｚＡｓ層および真性ＧａＡｓ層を複数繰り返して積層したＧａＡｓ／ＡｌＧａＡｓ超格子層である、
請求項２に記載の高電子移動度トランジスタ。
【請求項４】
前記バッファ層は、真性ＧａＡｓ層と前記ＧａＡｓ／ＡｌＧａＡｓ超格子層とを積層して形成した積層構造層である、
請求項３に記載の高電子移動度トランジスタ。
【請求項５】
前記バッファ層の上層に形成され、前記キャリア走行層との間にヘテロ接合を形成する第３キャリア供給層をさらに備える、
請求項１から４のいずれか一項に記載の高電子移動度トランジスタ。
【請求項６】
前記第３キャリア供給層は、ｎ形ＡｌＧａＡｓ層であり、前記第３キャリア供給層のキャリア密度は、０．５×１０１８ｃｍ−３以上３×１０１８ｃｍ−３未満の範囲であり、前記第３キャリア供給層の厚さは、２ｎｍ以上２０ｎｍ未満の範囲である、
請求項５に記載の高電子移動度トランジスタ。
【請求項７】
基板と、
入力端および出力端と、
前記基板の上に形成された電子回路部と、
前記基板の上のバッファ層、前記バッファ層の上層のキャリア走行層、前記キャリア走行層との間にヘテロ接合を形成する第１キャリア供給層、および、前記第１キャリア供給層の上層に形成され前記第１キャリア供給層よりキャリア密度が低い第２キャリア供給層を有し、
前記キャリア走行層は、真性ＩｎｘＧａ１−ｘＡｓ層であり、
前記第１キャリア供給層および前記第２キャリア供給層は、ｎ形ＩｎｙＧａ１−ｙＰ層であり、
前記第１キャリア供給層のキャリア密度は、０．５×１０１８ｃｍ−３以上３×１０１８ｃｍ−３未満の範囲であり、
前記第２キャリア供給層のキャリア密度は、０．５×１０１７ｃｍ−３以上５×１０１７ｃｍ−３未満の範囲であり、
前記第１キャリア供給層の厚さは、１５ｎｍ以上３５ｎｍ未満の範囲であり、
前記第２キャリア供給層の厚さは、５ｎｍ以上１５ｎｍ未満の範囲であり、
前記入力端および出力端を、前記電子回路部を介して電気的に接続するか否かを切り替える高電子移動度トランジスタと、
を備える電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電子移動度トランジスタおよび電子デバイスに関する。本発明は、特に、大信号に対して歪みが小さく高耐電圧の高電子移動度トランジスタおよびそのような高電子移動度トランジスタを備えた電子デバイスに関する。
【背景技術】
【０００２】
たとえば特許文献１には、単一集積Ｅ／ＤモードＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）が記載されている。当該文献に記載のＨＥＭＴでは、半絶縁ＧａＡｓ基板上に、不純物がドーピングされていないＧａＡｓ、ＧａＡｓ／ＡｌｘＧａ１−ｘＡｓ（混晶比ｘは０より大きく１以下）超格子層、または、この２つを組み合わせたバッファ層が開示されている。バッファ層上には、チャネル層が形成され、チャネル層は、ｐ−ＨＥＭＴ素子の場合、不純物のドーピングされていないＩｎｘＧａ１−ｘＡｓ（混晶比ｘは０より大きく０．３５以下）であることが記載されている。
【０００３】
また当該文献のＨＥＭＴでは、チャネル層上に、第１の障壁層、第２の障壁層、第３の障壁層が順次積層されることが開示されている。第１の障壁層および第３の障壁層は、ＧａＡｓに格子整合されているＩｎ０．５Ｇａ０．５Ｐからなり、障壁層は、ｎ型でモジュレーションドーピングされていることが記載されている。ドーピングの分布として、均一ドーピング構造、デルタ・ドーピング構造、均一ドーピングとデルタ・ドーピングとの混合構造が例示されている。
【特許文献１】特表２００４−５１１９１３
【発明の開示】
【発明が解決しようとする課題】
【０００４】
たとえば半導体集積回路等の試験装置の分野では、高クロック周波数で動作する被試験デバイスの耐電圧等限界試験を、稼動状態において試験したい場合がある。このような場合に被試験デバイスに印加する試験信号の制御デバイスには、被試験デバイスの動作周波数以上の高い周波数応答が要求される。また、被試験デバイスの耐電圧以上の高い電圧レベルにも絶え得る耐電圧が要求される。さらに、そのような高い電圧レベルの試験信号が入力された場合であっても、試験信号の歪みが規定の範囲内に納まる程度の低歪み性が要請される。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の形態においては、基板と、基板の上層のバッファ層と、バッファ層の上層のキャリア走行層と、キャリア走行層との間にヘテロ接合を形成する第１キャリア供給層と、第１キャリア供給層の上層に形成され第１キャリア供給層よりキャリア密度が低い第２キャリア供給層と、を備え、キャリア走行層は、真性ＩｎｘＧａ１−ｘＡｓ層であり、第１キャリア供給層および第２キャリア供給層は、ｎ形ＩｎｙＧａ１−ｙＰ層であり、第１キャリア供給層のキャリア密度は、０．５×１０１８ｃｍ−３以上３×１０１８ｃｍ−３未満の範囲であり、第２キャリア供給層のキャリア密度は、０．５×１０１７ｃｍ−３以上５×１０１７ｃｍ−３未満の範囲であり、第１キャリア供給層の厚さは、１５ｎｍ以上３５ｎｍ未満の範囲であり、第２キャリア供給層の厚さは、５ｎｍ以上１５ｎｍ未満の範囲である高電子移動度トランジスタを提供する。
【０００６】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【０００７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００８】
図１は、本実施形態の高電子移動度トランジスタ１０の断面を示す。本実施形態の高電子移動度トランジスタ１０は、基板１００と、バッファ層１１０と、中間層１２０と、キャリア走行層１３０と、高濃度キャリア供給層１４０と、低濃度キャリア供給層１４２と、オーミック層１５０と、ゲート電極１６０と、ドレイン電極１６２と、ソース電極１６４と、保護層１７０と、を備える。バッファ層１１０には、下部バッファ層１１２と、超格子層１１４と、上部バッファ層１１６と、を有する。
【０００９】
基板１００は、少なくともその表面が、不純物をドープしないノンドープの化合物半導体を備える。基板１００表面の化合物半導体の種類は、上層に形成される半導体材料との格子整合を考慮して選択できる。本実施形態ではキャリア走行層１３０としてＧａＡｓ系化合物半導体を例示するから、ＧａＡｓ表面を有する基板１００を例示できる。基板１００は、単結晶シリコン基板、サファイア基板あるいはＳｉＣ基板上にノンドープのＧａＡｓ層が形成されたものであってよい。
【００１０】
バッファ層１１０は、基板１００の上層に形成される。ここで基板１００の「上層」に形成されるとは、基板１００に接して基板１００の上面に形成される他、基板１００との間に任意の層が形成されて、当該任意の層の上面に形成される場合を含む。以下の説明において同様とする。なお上下の表現は便宜的なものであって、基板１００の側を下、堆積あるいはエッチング等の加工が施される表面側を上とする。
【００１１】
バッファ層１１０は、真性化合物半導体の超格子層１１４を有する。また、バッファ層１１０は、真性ＧａＡｓ層とＧａＡｓ／ＡｌＧａＡｓ超格子層とを積層して形成した積層構造層であってよい。本実施形態では、バッファ層１１０として、たとえば下部バッファ層１１２と、超格子層１１４と、上部バッファ層１１６とを有する積層構造を採用する。
【００１２】
なお、ＡｌＧａＡｓの表現は、正確にはＡｌｘＧａ１−ｘＡｓであって、ｘはＡｌの混晶比を示す。後に説明するＩｎＧａＡｓ、ＩｎＧａＰも同様に、正確にはＩｎｘＧａ１−ｘＡｓ、ＩｎｘＧａ１−ｘＰであって、ｘはＩｎの混晶比を示す。混晶比ｘは、０＜ｘ＜１の任意の範囲を取り得るが、混晶比ｘによってバンドギャップおよび格子定数が変化するので、デバイスの構造および下地材料によって適切な混晶比ｘが選択できる。ＡｌＧａＡｓの場合、適切なＡｌ混晶比ｘとして０．２が例示できる。
【００１３】
下部バッファ層１１２は、たとえばノンドープすなわち真性のＧａＡｓ層を備える。下部バッファ層１１２は、たとえばＭＯ−ＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、あるいはＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法等のエピタキシャル成長法により形成できる。下部バッファ層１１２の膜厚は、たとえば１００ｎｍが例示できる。
【００１４】
超格子層１１４は、バンドギャップの相違する半導体超薄膜、たとえばＧａＡｓおよびＡｌＧａＡｓの超薄膜を多数回繰り返し積層して形成する。ＧａＡｓおよびＡｌＧａＡｓの各超薄膜はノンドープで形成して、真性のＧａＡｓおよびＡｌＧａＡｓの各超薄膜とする。ＧａＡｓよりバンドギャップの大きいＡｌＧａＡｓを超格子構造の超薄膜の一つに採用するから、ＧａＡｓ膜だけでバッファ層を構成した場合に比較して基板１００へのリーク電流を低減できる。
【００１５】
ＧａＡｓおよびＡｌＧａＡｓの各超薄膜は、たとえばＭＯ−ＣＶＤ法あるいはＭＢＥ法等のエピタキシャル成長法により形成できる。ＧａＡｓおよびＡｌＧａＡｓの各超薄膜の膜厚は、たとえば各々５ｎｍを例示できる。ＧａＡｓおよびＡｌＧａＡｓの超薄膜の繰り返し積層回数は、たとえば２０回を例示できる。この場合、超格子層１１４の総膜厚は２００ｎｍになる。ＡｌＧａＡｓ超薄膜におけるＡｌ混晶比ｘとして０．２が例示できる。
【００１６】
上部バッファ層１１６は、たとえばノンドープすなわち真性のＧａＡｓ層を備える。上部バッファ層１１６は、たとえばＭＯ−ＣＶＤ法、あるいはＭＢＥ法等のエピタキシャル成長法により形成できる。上部バッファ層１１６の膜厚は、たとえば２００ｎｍが例示できる。
【００１７】
中間層１２０は、たとえばノンドープすなわち真性のＡｌＧａＡｓ層を備える。Ａｌ混晶比としてたとえば０．２が例示できる。中間層１２０は、たとえばＭＯ−ＣＶＤ法、あるいはＭＢＥ法等のエピタキシャル成長法により形成できる。中間層１２０の膜厚は、たとえば３０ｎｍが例示できる。
【００１８】
キャリア走行層１３０は、中間層１２０の上層に形成される。すなわち、キャリア走行層１３０は、バッファ層１１０の上層に形成される。キャリア走行層１３０は、たとえばノンドープすなわち真性のＩｎＧａＡｓ層を備える。Ｉｎ混晶比としてたとえば０．２２が例示できる。
【００１９】
キャリア走行層１３０は、高濃度キャリア供給層１４０とのヘテロ接合界面付近に二次元電子ガスを生成する。キャリア走行層１３０は、たとえばＭＯ−ＣＶＤ法、あるいはＭＢＥ法等のエピタキシャル成長法により形成できる。キャリア走行層１３０の膜厚は、たとえば１４ｎｍが例示できる。
【００２０】
高濃度キャリア供給層１４０は、キャリア走行層１３０の上層に形成され、キャリア走行層１３０との間にヘテロ接合を形成する。高濃度キャリア供給層１４０は、第１キャリア供給層の一例である。高濃度キャリア供給層１４０は、たとえばドナーとなる不純物がドープされたｎ形のＩｎＧａＰ層を備える。Ｉｎ混晶比としてたとえば０．４９が例示できる。高濃度キャリア供給層１４０は、ヘテロ界面付近のキャリア走行層１３０に形成される二次元電子ガスにキャリアとなる電子を供給する。
【００２１】
高濃度キャリア供給層１４０は、たとえばＭＯ−ＣＶＤ法、あるいはＭＢＥ法等のエピタキシャル成長法により形成できる。高濃度キャリア供給層１４０のキャリア密度は、０．５×１０１８ｃｍ−３以上３×１０１８ｃｍ−３未満の範囲とすることができ、好ましくは２×１０１８ｃｍ−３とすることができる。高濃度キャリア供給層１４０の厚さは、１５ｎｍ以上３５未満の範囲とすることができ、好ましくは３０ｎｍとすることができる。
【００２２】
低濃度キャリア供給層１４２は、高濃度キャリア供給層１４０の上層に形成され、高濃度キャリア供給層１４０よりキャリア密度が低い。低濃度キャリア供給層１４２は、第２キャリア供給層の一例である。低濃度キャリア供給層１４２は、たとえばドナーとなる不純物がドープされたｎ形のＩｎＧａＰ層を備える。Ｉｎ混晶比としてたとえば０．４９が例示できる。
【００２３】
低濃度キャリア供給層１４２は、高濃度キャリア供給層１４０よりキャリア密度が低いから、ゲート電極１６０との間のショットキー接合を確実にできる。また、当該ショットキー接合により形成される空乏層の幅を大きくしてゲート電極１６０からの電界による制御性を高めることができる。
【００２４】
低濃度キャリア供給層１４２は、たとえばＭＯ−ＣＶＤ法、あるいはＭＢＥ法等のエピタキシャル成長法により形成できる。低濃度キャリア供給層１４２のキャリア密度は、０．５×１０１７ｃｍ−３以上５×１０１７ｃｍ−３未満の範囲とすることができ、好ましくは１×１０１７ｃｍ−３とすることができる。低濃度キャリア供給層１４２の厚さは、５ｎｍ以上１５ｎｍ未満の範囲とすることができ、好ましくは１０ｎｍとすることができる。
【００２５】
オーミック層１５０は、低濃度キャリア供給層１４２の上層に形成され、たとえばドナーとなる不純物がドープされたｎ形のＧａＡｓ層を備える。オーミック層１５０は、ドレイン電極１６２およびソース電極１６４とのオーム性接触を確実にするためにドナー不純物をドープする。
【００２６】
オーミック層１５０は、たとえばＭＯ−ＣＶＤ法、あるいはＭＢＥ法等のエピタキシャル成長法により形成できる。後にゲート電極１６０が形成される領域は、たとえばフォトリソグラフィとドライエッチング技術を用いたパターニング法で形成できる。オーミック層１５０のキャリア密度は、たとえば５×１０１８ｃｍ−３が例示できる。オーミック層１５０の厚さは５０ｎｍが例示できる。
【００２７】
ゲート電極１６０は、低濃度キャリア供給層１４２上に形成され、低濃度キャリア供給層１４２との間でショットキー接合を形成する金属で構成する。ゲート電極１６０は、外部から加えられる電圧により電界を発生して、ゲート電極１６０下に形成される空乏層を制御する。これによりキャリア走行層１３０のヘテロ界面に形成される二次元電子ガスの密度を制御してソース電極１６４およびドレイン電極１６２間の導電率を制御する。
【００２８】
ゲート電極１６０の材料として、たとえばＴｉ、ＰｔもしくはＡｕまたはこれらの材料を含む積層膜が例示できる。ゲート電極１６０は、たとえば公知の蒸着法あるいはスパッタリング法による膜堆積と公知のパターニング法とにより形成できる。
【００２９】
ドレイン電極１６２およびソース電極１６４は、オーミック層１５０上に形成され、オーミック層１５０との間でオーミックコンタクトを形成する金属で構成する。ドレイン電極１６２およびソース電極１６４の材料として、たとえば金とゲルマニウムの合金が例示できる。ドレイン電極１６２およびソース電極１６４は、たとえば公知の蒸着法あるいはスパッタリング法による膜堆積と公知のパターニング法とにより形成できる。
【００３０】
保護層１７０は、少なくともオーミック層１５０とゲート電極１６０の形成領域を覆うように形成され、材料の酸化、水蒸気の侵入等を防止する。保護層１７０の材料としてたとえばシリコン窒化物を例示できる。保護層１７０は公知のＣＶＤ法またはスパッタリング法等による膜堆積と公知のパターニング法とにより形成できる。
【００３１】
本実施形態の高電子移動度トランジスタ１０によれば、キャリア供給層として高濃度キャリア供給層１４０に加えて低濃度キャリア供給層１４２を備えるから、キャリア供給層全体の膜厚を増加して、高電子移動度トランジスタ１０のピンチオフ電圧の絶対値を大きくすることができる。すなわち、絶対値の大きなゲート電圧を印加しても、ソース・ドレイン間電流が飽和することなく、ゲート電圧の絶対値増加に対するソース・ドレイン間電流の増加が比例する線形領域を広げることができる。
【００３２】
また、本実施形態の高電子移動度トランジスタ１０では、ゲート電圧の絶対値の増加に対応して、基板１００へのリーク電流を発生する要因が増加する。しかし、バッファ層１１０に超格子層１１４を備えるから、基板１００へのリーク電流を抑制できる。
【００３３】
図２は、高電子移動度トランジスタ１０の電気特性を測定する回路を示す。基板１００上に形成されている各種部材については図示を一部省略している。ドレイン電極１６２には交流電源２０２から交流のドレイン電圧Ｖｄを印加して、ゲート電極１６０には直流電源２０４から負電圧のゲート電圧Ｖｇを印加する。ソース電極１６４は負荷抵抗２０６を介して接地電圧ＧＮＤに接続する。負荷抵抗２０６に電流が流れていない場合、ソース電圧Ｖｓは０Ｖであるので、ゲート電圧Ｖｇは、ソース・ゲート間電圧Ｖｇｓと等しくなり、ドレイン電圧Ｖｄは、ソース・ドレイン間電圧Ｖｄｓと等しくなる。
【００３４】
ドレイン電圧Ｖｄの振幅がゲート電圧Ｖｇの制御電圧（絶対値）に対して十分に小さい場合、ゲート電極１６０下の空乏層の延び（開き）は、ソース・ゲート間電圧Ｖｇｓが支配的になる。この結果、ソース・ドレイン間の抵抗（インピーダンス）Ｒｄｓはゲート電圧Ｖｇにより適切に制御される。しかし、ドレイン電圧Ｖｄの振幅がゲート電圧Ｖｇの制御電圧（絶対値）に対して２分の１程度になってくると、ゲート電極１６０下の空乏層の延び（開き）は、ソース・ゲート間電圧Ｖｇｓよりもドレイン・ゲート間電圧Ｖｇｄの方が支配的になる。この結果、ソース・ドレイン間の抵抗Ｒｄｓは入力信号の振幅（Ｖｄ）により変化するようになり、入力信号であるＶｄに対する負荷抵抗２０６に流れる電流Ｉｓの歪みとして観測される。
【００３５】
歪みは、３次入力インターセプトポイント（ＩＩＰ３）で評価できる。３次入力インターセプトポイントは、入力レベルを増加した場合に出力レベルに現れる３次高調波の振幅が基本波の振幅を超える入力レベルの値で表す。ＩＩＰ３の値が大きい程歪みが小さく評価されることは言うまでもない。
【００３６】
図３は、低濃度キャリア供給層１４２の厚さを変えてピンチオフ電圧Ｖｔｈを変化させた場合のＩＩＰ３の変化を示す。三角印は実際の測定ポイントを示す。ライン３０２は測定ポイントから計算した実験直線を示す。ピンチオフ電圧Ｖｔｈの絶対値が大きくなるほど（負方向に大きくなるほど）、ＩＩＰ３が高くなることがわかる。すなわち、低濃度キャリア供給層１４２を備えてその厚さを制御することにより、ピンチオフ電圧Ｖｔｈを負方向に大きくして、高電子移動度トランジスタ１０の歪みを小さくできることがわかる。
【００３７】
図４は、ソース・ゲート間の電流電圧特性を示す。図４ではバッファ層１１０に超格子層１１４を備えた場合の電流電圧特性をライン４０２で示す。また、バッファ層１１０に超格子層１１４を備えない場合を比較としてライン４０４で示す。ライン４０４に比較してライン４０２の方が、より絶対値の大きいソース・ゲート間電圧Ｖｇｓまでソース・ゲート間電流Ｉｇｓすなわちゲートリーク電流が低く抑えられていることがわかる。すなわち、超格子層１１４を備えたライン４０２の方が、ゲートリーク電流を小さくできることがわかる。
【００３８】
本実施形態の高電子移動度トランジスタ１０によれば、低濃度キャリア供給層１４２を備えることにより、歪みを改善でき、大きな振幅の入力信号を取り扱うことが可能なる。この場合、大きな振幅の入力信号を適正にスイッチングすることを目的に、大きな絶対値の（負方向に大きな）ゲート電圧を印加する。絶対値の大きなゲート電圧の印加により発生する可能性のあるゲートリークは、バッファ層１１０に超格子層１１４を備えて抑制できる。
【００３９】
図５は、電子デバイス５００の一例を示す。電子デバイス５００は、入力端ＩＮおよび出力端ＯＵＴの間を、電子回路部５１０を介して接続するトランジスタ５２０およびトランジスタ５２２を備える。また入力端ＩＮおよび出力端ＯＵＴの間を直結するトランジスタ５２４およびトランジスタ５２６を備える。トランジスタ５２０およびトランジスタ５２２とトランジスタ５２４およびトランジスタ５２６とは、入力端ＩＮおよび出力端ＯＵＴの間を、電子回路部５１０を介して接続するか直結するかを切り替える。
【００４０】
トランジスタ５２０、トランジスタ５２２、トランジスタ５２４およびトランジスタ５２６は、上記した高電子移動度トランジスタ１０を適用できる。すなわち、電子デバイス５００は、基板１００と、入力端ＩＮおよび出力端ＯＵＴと、基板１００上に形成された電子回路部５１０と、高電子移動度トランジスタ１０とを備えることができる。そして高電子移動度トランジスタ１０は、入力端ＩＮおよび出力端ＯＵＴを、電子回路部５１０を介して電気的に接続するか否かを切り替えることができる。また高電子移動度トランジスタ１０は、バッファ層１１０、キャリア走行層１３０、高濃度キャリア供給層１４０、および、低濃度キャリア供給層１４２を有することができる。
【００４１】
ここで、バッファ層１１０は基板１００上に形成され、キャリア走行層１３０はバッファ層１１０の上層に形成できる。高濃度キャリア供給層１４０は、キャリア走行層１３０との間にヘテロ接合を形成できる。低濃度キャリア供給層１４２は、高濃度キャリア供給層１４０の上層に、高濃度キャリア供給層１４０よりキャリア密度を低く形成できる。
【００４２】
トランジスタ５２０およびトランジスタ５２２と、トランジスタ５２４およびトランジスタ５２６とは、選択回路５３０によりオンまたはオフが選択される。トランジスタ５２０およびトランジスタ５２２がオンのとき、トランジスタ５２４およびトランジスタ５２６はオフであり、またその逆であってよい。なお、選択回路５３０は電子デバイス５００に含まれてもよい。
【００４３】
本実施形態の高電子移動度トランジスタ１０を前記した電子デバイス５００に適用した場合には、大きな振幅の入力信号を入力端ＩＮに印加して、電子回路部５１０にたとえば大きな振幅の試験信号を印加できる。そしてたとえば電子回路部５１０の応答信号を試験結果として出力端ＯＵＴから得ることができるという効果が得られる場合がある。
【００４４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００４５】
たとえば、前記した実施形態では、シングルへテロ接合の高電子移動度トランジスタ１０を例示したが、図６に示すように、第３キャリア供給層の一例である高濃度キャリア供給層１２５を、中間層１２０とキャリア走行層１３０との間に備える高電子移動度トランジスタ２０としてもよい。高濃度キャリア供給層１２５は、バッファ層１１０の上層に形成されて、キャリア走行層１３０との間にヘテロ接合を形成する。高濃度キャリア供給層１４０とキャリア走行層１３０との間のヘテロ接合に加え、高濃度キャリア供給層１２５とキャリア走行層１３０との間にもヘテロ接合を形成するので、高電子移動度トランジスタ２０は、ダブルへテロ接合構造となる。ダブルへテロ接合により、キャリア走行層１３０の２つのヘテロ界面には、上下両方向からキャリアが供給されて、２つの二次元電子ガスを形成する。これにより、キャリア走行層１３０のヘテロ界面におけるシート抵抗を低減できる。
【００４６】
高濃度キャリア供給層１２５は、たとえばドナーとなる不純物がドープされたｎ形のＡｌＧａＡｓ層を備える。Ａｌ混晶比としてたとえば０．２が例示できる。高濃度キャリア供給層１２５は、たとえばＭＯ−ＣＶＤ法、あるいはＭＢＥ法等のエピタキシャル成長法により形成できる。高濃度キャリア供給層１２５のキャリア密度は、０．５×１０１８ｃｍ−３以上３×１０１８ｃｍ−３未満の範囲とすることができ、好ましくは２×１０１８ｃｍ−３とすることができる。高濃度キャリア供給層１２５の厚さは、２ｎｍ以上２０ｎｍ未満の範囲とすることができ、好ましくは１０ｎｍとすることができる。
【図面の簡単な説明】
【００４７】
【図１】本実施形態の高電子移動度トランジスタ１０の断面を示す。
【図２】高電子移動度トランジスタ１０の電気特性を測定する回路を示す。
【図３】低濃度キャリア供給層１４２の厚さを変えてピンチオフ電圧Ｖｔｈを変化させた場合のＩＩＰ３の変化を示す。
【図４】ソース・ゲート間の電流電圧特性を示す。
【図５】電子デバイス５００の一例を示す。
【図６】実施形態の変形例であってよい高電子移動度トランジスタ２０の断面を示す。
【符号の説明】
【００４８】
１０  高電子移動度トランジスタ
２０  高電子移動度トランジスタ
１００  基板
１１０  バッファ層
１１２  下部バッファ層
１１４  超格子層
１１６  上部バッファ層
１２０  中間層
１２５  高濃度キャリア供給層
１３０  キャリア走行層
１４０  高濃度キャリア供給層
１４２  低濃度キャリア供給層
１５０  オーミック層
１６０  ゲート電極
１６２  ドレイン電極
１６４  ソース電極
１７０  保護層
２０２  交流電源
２０４  直流電源
２０６  負荷抵抗
５００  電子デバイス
５１０  電子回路部
５２０  トランジスタ
５２２  トランジスタ
５２４  トランジスタ
５２６  トランジスタ
５３０  選択回路
【図１】
0005291309.tif 000002
【図２】
0005291309.tif 000003
【図３】
0005291309.tif 000004
【図４】
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【図５】
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【図６】
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