(57)【特許請求の範囲】
【請求項１】
複数のワード線と、
前記ワード線と交差する方向に配線される複数のビット線と、
前記ワード線と前記ビット線の所定の交点に配置される複数のメモリセルとを具備し、
前記メモリセルは、トンネル膜と固定層と自由層を有するトンネル磁気抵抗素子と、そのゲートが前記ワード線に接続され、そのドレインが前記トンネル磁気抵抗素子の前記固定層側に接続されるＭＯＳＦＥＴを有し、
前記固定層は、前記トンネル膜に隣接して配置され電子スピンの向きが所定の方向に固定され、
前記自由層は、前記トンネル膜の固定層に隣接する面に対向する面で隣接して、電子スピンの向きが前記固定層に対して平行、反平行のいずれかをとり、
前記自由層のスピンは、スピン注入磁化反転を利用して書き換え、
読み出し時にメモリセルに流す電流の時間は、書き換え動作の時よりも短く、電流値は同程度であって、
書き換え動作の前に、書き換えに必要な電流よりも弱い電流を流すことを特徴とする半導体装置。
【請求項２】
請求項１において、
読み出し動作時は、メモリセルをオンする前に、ビット線電圧をＭＯＳＦＥＴのソースフォロワモードで一定に保つことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特に磁気抵抗変化を利用したメモリセルの書き込み制御方法に関するものである。
【背景技術】
【０００２】
不揮発性メモリのなかで、磁気抵抗変化を利用したＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、高速動作が可能なＲＡＭとしての可能性がある。従来のＭＲＡＭのセル構成は、１つのトンネル磁気抵抗素子ＴＭＲと読み出し用の選択トランジスタＭＣＴ、書き込みワード線ＷＷＬとビット線ＢＬ、ソース線ＳＬからなる。図３０に示すように、トンネル磁気抵抗素子ＴＭＲには、少なくとも２つの磁性層があり、１つは、スピンの向きが固定されている固定層ＰＬ、他方はスピンの向きが固定層に対して、平行状態、反平行状態の２状態をとる自由層ＦＬからなる。情報の記憶は、この自由層のスピンの向きで記憶し、トンネル磁気抵抗素子の電気抵抗が反平行状態で高抵抗状態となり平行状態で低抵抗状態となる。読み出し動作では、トンネル磁気抵抗素子ＴＭＲの抵抗の大小を読み取る。一方、書き換え動作では、書き込みワード線ＷＷＬとビット線ＢＬに電流を流して、その際にトンネル磁気抵抗素子ＴＭＲにおいて励起する合成磁場により、自由層のスピンの向きを制御する。しかし、この書き換え方式では、トンネル磁気抵抗素子ＴＭＲが微細化すると共に、書き換えに必要な磁場の大きさが大きくなるため、書き込みワード線とビット線に流す電流も大きくなる問題がある。それに対して、非特許文献１で紹介されているトンネル磁気抵抗素子ＴＭＲに垂直に電流を流すことで自由層のスピンの向きを変えるスピン注入磁化反転技術を利用したＭＲＡＭ（Ｓｐｉｎ  ＲＡＭ）が報告されている。この書き換え方式は、図３１に示すように、固定層、トンネル膜、自由層に垂直方向の電流によって、自由層のスピンの向きを制御できる。そのため、書き換えに必要な電流がトンネル磁気抵抗素子ＴＭＲの大きさに比例するため、微細化と共に書換え電流が低減でき、スケーラビリティの点で優れる。
【０００３】
【特許文献１】特開２００５−１１６９２３号公報
【非特許文献１】2005 International Electron Device Meeting Technical Digest Papers pp. 473-476
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、スピン注入型ＭＲＡＭにおいても、現在の書き換えに必要電流密度（しきい電流）は、１ｘ１０＾６〜１０＾７Ａ／ｃｍ２  必要であり、これを５０ｎｍ  ｘ  
１００ｎｍの素子で考えた場合には、５０ｕＡの電流が必要になり、最小加工寸法のＭＯＳトランジスタで駆動できる電流と等しいレベルである。
【０００５】
一方、我々は検討の中で、この書き換えに必要電流密度（しきい電流）は、書き込み時間（書き換えパルス幅）の関数であり短い書き込み時間で充分にスピンの向きを反転させるにはより大きな電流が必要であることを見出した。即ち、スピン注入型ＭＲＡＭの場合
、スケーラビリティがよく、かつ、高速に書き込む点で優れているが、高速に書き込む場合には、大きな電流を流すための大きなＭＯＳトランジスタが必要になり、逆に面積を小さくするため小さなＭＯＳトランジスタを用いる場合は、高速に書き込むことが出来ない
。
【０００６】
また、スピン注入型ＭＲＡＭは、スケーラビリティに優れており微細化をすることが出来る。しかし、微細化を進めるとメモリセル毎に製造ばらつきが大きくなり、書き込み電流はメモリセル毎にばらつくことになる。そのため、書き込み時にメモリセルに流す電流のばらつきを低減する必要がある。
【０００７】
更に、スピン注入型ＭＲＡＭでは、書込みと読出しとは、流す電流量が異なるのみである。このため、読出しによる誤書込みの恐れがある。これを避けるためのリードディスターブの低減が必要である。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本願明細書に開示される主な発明は以下の通りである。
【０００９】
第１に、スピン注入型ＭＲＡＭの書き込み動作時において、トンネル磁気抵抗素子に第１の電流を流した後、第１の電流より大きい第２の電流を流す。
【００１０】
第２に、スピン注入型ＭＲＡＭの読み出し時に、メモリセルに流す電流の時間は、書き換え動作の時よりも短く、電流値は同程度とする。
【００１１】
第３に、スピン注入型ＭＲＡＭの書き込み動作時に、容量に充電した電荷を流す。
【００１２】
第４に、スピン注入型ＭＲＡＭの書き込み動作時に、書き込み補助線を用いて磁場を発生し、トンネル磁気抵抗素子に影響を与える。
【００１３】
第５に、スピン注入型ＭＲＡＭの書き込み動作前に、ビット線に電流を流して磁場を発生し、トンネル磁気抵抗素子に影響を与える。
【発明の効果】
【００１４】
高速書き込み、又は、安定動作を実現できる。
【発明を実施するための最良の形態】
【００１５】
本発明の第１の実施例を図１と図２を用いて説明する。本構成のメモリセルＳＣは、ｎ型ＭＯＳトランジスタＭ１とトンネル磁気抵抗素子Ｔ１から構成しており、ビット線ＢＬとソース線ＳＬとに図のように接続され、Ｍ１のゲートを制御するのがワード線Ｗである
。トンネル磁気抵抗素子Ｔ１は図２６でＴＭＲとして既に説明したように、少なくとも２つの磁性層があり、１つは、スピンの向きが固定されている固定層ＰＬ、他方はスピンの向きが固定層に対して、平行状態、反平行状態の２状態をとる自由層ＦＬからなる。情報の記憶は、この自由層のスピンの向きで記憶し、トンネル磁気抵抗素子の電気抵抗が反平行状態で高抵抗状態となり平行状態で低抵抗状態となる。ワード線が選択されると、Ｔ１とＭ１に、ＢＬ側がＳＬ側より高電位であれば図のｉの向きに電流が流れ、また、ＳＬ側がＢＬ側より高電位であれば反対の向きに電流が流れる。これに対応して図２７で既に説明したようにスピンの向きを制御でき、これに対応した情報を書き込むことができる。
【００１６】
本構成の特徴を、図２（Ａ）に示す。電流ｉの値を、横軸を時間にとって示している。すなわち、非選択時の電流値は、ｉ０（値としては例えば、０μＡ）であるが、最初のｔ１の時間の電流値はｉ１、続くｔ２の時間の電流値はｉ２であり、ｉ１はｉ２よりも小さいという特徴を有する。なお、本明細書では、最初の弱い電流ｉ１を与える動作をプレパルスと呼ぶことにする。これと比較して、プレパルスを与えない場合は、図２（Ｂ）に示すように、書き換え動作時間ｔ３の間一定の電流ｉ３を流す場合、このｉ３は、ｉ２よりも大きな値となってしまう。又、図２（Ｃ）に示すように流す電流をｉ２と同じとしたとしても、書換え動作時間ｔ４はｔ２よりも長くなってしまう。このような現象が起こる理由としては、最初の弱い電流ｉ１によって、自由層のスピンが揺籃され、向きが変わりやすい状態となるためと考えられる。従って、一度に書き換え電流を流すよりも、最初の弱い電流でスピンを変わりやすい状態にしておきその後に本来の書き換え電流を流した方が
、より小さな書き換え電流を実現できる。図３に、本発明を用いた時の実験結果の模式図を示す。横軸に書き換え時間を取り、縦軸に書き換えに必要な電流を示しており、夫々、所望の点で規格化しているため単位は任意となる。この図に示すように、図２（Ａ）に示すように最初に弱い電流を与えることにより（プレパルス有り）、より短い時間で書き換
えを行なうことができる。
【００１７】
以上のように、最初に弱い電流ｉ１を与え、その後、これよりも大きな電流ｉ２を与えるのであたえる（図２（Ａ））ことによって、より低い電流値で書き換えを行うことがで
き、また、高速な書き換え動作を実現できる。なお、プレパルス動作の後、本来の書き換え動作に用の電流を流さなければ、メモリセルの状態は最初の状態に戻ってしまい、他の状態となることは無い。また、プレパルスは書き換えるメモリセルのみに与えても良いし
、書き換えないセルも含めて同時に与えても良い。
【００１８】
図４に、本願発明を適用したメモリアレイを示す。メモリセルＳＣはワードドライバＷＤによって制御され、ワード線がＷ１，Ｗ２であり、各々のメモリセルは、ＭＴとトンネル磁気抵抗素子ＴＭＲから構成しており、ビット線ＢＬとソース線ＳＬとに図のように接続されている。本図では、ワード線とビット線の半分の交点にメモリセルＳＣが配置されているが、すべての交点に配置してもよい。センスアンプブロックＳＡＢは、ビット線・ソース線選択回路ＢＬＳＥＬとビット線の微小信号を増幅するセンスアンプＳＡ、メモリセルにデータを書き込むための書き込み回路ＷＡが配置される。図４では、１つのセンスアンプ・書き込み回路に対して、４対のビット線・ソース線ペアが接続されている例であるが、これに限られるわけではない。１対のビット線・ソース線ペアに対してセンスアンプ・書き込み回路を接続してもよい。その場合、面積は大きくなるが、すべてのビット線に対してセンスアンプが接続されるため、一度に多量のデータを外部に出力するのに有利である。一方、４対、あるいは８対、１６対など複数のビット線・ソース線ペアに対して１つのセンスアンプ・書き込み回路を配置すると、センスアンプ・書き込み回路数を減らせるため、面積を低減できる利点がある。
【００１９】
図５は４対のビット線・ソース線ペアからビット線選択信号ＳＥＬ０，ＳＥＬ１，ＳＥＬ２，ＳＥＬ３によって、１対のビット線・ソース線対を選ぶビット線・ソース線選択回路例である。この回路には、さらに、イコライズ信号ＥＱ０，ＥＱ１，ＥＱ２、ＥＱ３とプリチャージ信号ＰＣ０，ＰＣ１，ＰＣ２，ＰＣ３により、ビット線とソース線を非選択時に所定の電圧Ｖｓに設定するためのイコライズＭＯＳと、センスアンププリチャージ信号ＰＣＳＡにより、読み出し時に所定の読み出し電圧（ＶＲ）に設定するプリチャージ回路も含まれている。本回路は図７に示したものに限られるわけではない。同様の機能を持つものであれば、他の回路構成でもかまわない。
【００２０】
図６は、図４に示すセンスアンプＳＡ及び書き込み回路ＷＡの構成例を示す。この図において、このようにすることにより、面積の低減を図ることができる。書き込み回路は、まず、ＬＴＰとＬＴＡとを出力とするインバータ回路２段で構成したラッチ回路がある。このラッチの情報は、入出力線ＩＯからの情報に応じて、列選択信号Ｙ１及び第１の書き込み制御信号力ＷＥによって、設定される。この結果のＬＴＰとＬＴＡの値によって、第２の書き込み制御信号力ＷＥ１によってこれに接続されたＭＯＳトランジスタがオンすると、ビット線ＢＬＳＡとソース線ＳＬＳＡとが、Ｖｄ又は、Ｖｓと電気的に接続されることになる。また、ビット線・ソース線選択回路ＢＬＳＥＬにより選択されたビット線ＢＬ
、ソース線ＳＬもＶｄ又はＶｓと電気的に接続される。なお、ビット線ＢＬＳＡ及びソースＳＬＳＡとビット線ＢＬ、ソース線ＳＬは同じように制御されるため、以下の説明が複雑になるのを防止するために、特に断りのない限り、ビット線ＢＬＳＡ及びＢＬは、同じものと扱い、ソース線ＳＬＳＡ及びＳＬは同じものとして扱う。この時、ビット線ＢＬがＶｄに電気的に接続される時は、これはＬＴＰが高電位でありＬＴＡが低電位の場合であるが、ソース線ＳＬはＶｓと電気的に接続される。ラッチ回路の電位は、ビット線、ソース線にＶｄを確実に供給するためにＶｄよりも高く設定しておく。読み出し時は、読み出し制御回路ＲＥ１，ＲＥによって、ビット線ＢＬの信号をセンスアンプに取り込んで増幅したり、センスアンプの信号を列選択信号Ｙ１で制御されるＭＯＳトランジスタを介してＩＯへ出力することができる。この図６の回路構成を用いることにより、図１〜図３で説明した本発明の動作を行うことができる。
【００２１】
図７は、図４に示されるワードドライバＷＤの回路例である。本図のワードドライバＷＤは、プレパルスをワード線を制御することにより実現するための構成を示している。本ワードドライバは、ここではＡｉ１とＡＩ２の２つを例として示した外部アドレスによって選択される信号（デコード信号）によってワード線Ｗ１又はＷ２を選択する回路であり
、この時、Ｖｄ１よりnMOSのしきい値分低い電圧と、この電圧よりも高くＶｄ１に等しい電圧とをＨＶを切り替えることによってワード線に与えることができる。すなわち、非選択状態では、Ａｉ１とＡＩ２、及びＨＶは高レベルであるため、ワード線はＶｓレベルとなっている。ここでＡｉ１が選択されて低レベルとなると、これを受けたインバータの出力によってＶｄ１とＷ１との間に挿入されたｎＭＯＳのゲートがＶｄ１となる。このために、ワード線には、Ｖｄ１よりnMOSのしきい値分低い電圧が出力される。次いで、ＨＶも低レベルとなると、今度は、Ｖｄ１とＷ１との間に挿入された直列の２つのｐＭＯＳのゲートが低レベルとなり、ワード線にはＶｄ１に等しい電圧が出力される。この例のようにすれば２種類の電圧を発生できることとなり、発明に必要な２種類の電流値の電流を流す動作が可能となる。
【００２２】
図８に、図４〜図７の回路の動作例を示す。ＩＯより書き換えデータを取り込み、本発明の方法を用いて書き換えを行う動作である。ＩＯは初め低電位であり、書き換えデータとして高電位となったとする。これをＹ１とＷＥとを高電位とすることでラッチに取り込む。この結果、ＬＴＰが低電位から高電位へ、ＬＴＡが高電位から低電位へ切り替わる。プリチャージ信号ＰＣ及びイコライズ信号ＥＱは、この時高電位であるため、ビット線ＢＬとソース線ＳＬは共に低電位Ｖｓである。また、ＷＥ１が切り替われば、ソース線ＳＬは高電位Ｖｄに、ビット線ＢＬは低電位Ｖｓと電気的に接続可能な状態となっている。この後、ＰＣ及びＥＱが低電位となり、ビット線ＢＬとソース線ＳＬは低電位Ｖｓより電気的に切り離される。この後、ＷＥ１が高電位となり、ソース線ＳＬは高電位Ｖｄに、ビット線ＢＬは低電位Ｖｓと電気的に接続される。この時、デコード信号Ａｉ１が切り替わり
、ワードドライバＷＤ１が動作しワード線Ｗ１がまずＶ１の電位となる（プレパルス動作
）。このＶ１の値は、図７の回路図に示したように、Ｖｄ１よりＭＯＳのしきい値電圧分
低い電圧となっている。これによって、メモリセルには図２に対応した小さな電流であるｉ１が流れることになる。これによって、メモリセル中のスピンは向きを変えやすい状態となる。この後、信号線ＨＷが切り替わる。これによって、図７の回路図に示したように
、電圧Ｖｄ１よりワード線にｐＭＯＳを介して電圧が印加され、ワード線Ｗ１がＶ２（＝Ｖｄ１）とより高い電圧となる。メモリセルでは図２に対応したより大きな書き換え電流であるｉ２が流れることとなる。これによってメモリセル中のスピンは所望の向きを向くことになり、書き換え動作を行うことができる。この時、ワード線に最初にＶ１を与え、その後にＶ２を与える動作により、一度にワード線に書き換え動作用電圧を与える場合よりも、Ｖ２は低く、又は与えている時間を短くすることができる（すなわち、高速な書き換えを行うことができる）。本発明は、このように書き換え電流の低減や、書き換えの高
速化を行うことができるのである。書き換えを終了すると、ワード線を最初の低電位に戻し、ＷＥ１を低電位とし、また、ＰＣを高電位とする。これによって、ビット線ＢＬとソース線ＳＬは共に低電位Ｖｓとなる。
【００２３】
図９に、本発明を実現する時の書き込み回路の他の構成例を示す。図６との差は、入出力線を差動信号（相補信号線）で構成とした点と、Ｖｄと、ビット線ＢＬ又はソース線ＳＬとを接続するＭＯＳトランジスタをｐ型ＭＯＳトランジスタとした点である。まず、差動信号にしたことにより、高速かつ安定な読み出しが可能となる。また、ｐ型ＭＯＳトランジスタとしたことによりラッチの電源電圧はＶｄでも、Ｖｄの電位をビット線ＢＬ又はソース線ＳＬに与えることができるという特徴がある。
【００２４】
具体的には、入出力線ＩＯを差動信号とするために、入出力線は、ＩＯとＩＯＢの２本であり、差動の信号がこの信号線に現われる。このため、第１の書き込み制御信号ＷＥや読み出し制御信号ＲＥは、２つのＭＯＳトランジスタを制御している。また、センスアンプの両端の出力がＲＥで制御されるＭＯＳトランジスタを介して入出力線はＩＯとＩＯＢと接続されている。また、Ｖｄと、ビット線ＢＬ又はソース線ＳＬとを接続するＭＯＳトランジスタをｐ型ＭＯＳトランジスタとするためにラッチの出力であるＬＴＰとＬＴＡは
、前述のように、Ｖｄとビット線ＢＬ又はソース線ＳＬとを接続するｐ型トランジスタのゲートに入力している。また、第２の書き込み制御信号もＷＥ１とこれと逆相の信号がでるＷＥ１Ｂの２つとなり、ＷＥ１Ｂによって、Ｖｄとビット線ＢＬ又はソース線ＳＬとを接続するための他方のｐ型トランジスタを制御している。動作は、図５に対して、差動の入出力線ＩＯとＩＯＢとなることと、ＷＥ１に加えてこれと逆相の信号がでるＷＥ１Ｂが用意されることと、ラッチの出力の高電位がＶｄの電位で良い点のみが異なる。なお、本実施例では、入出力線ＩＯを差動信号線とすることとＶｄと、ビット線ＢＬ又はソース線ＳＬとを接続するＭＯＳトランジスタをｐ型ＭＯＳトランジスタとすることの両者を説明したが、適宜一方のみを選択して用いても良いことは言うまでもない。
【００２５】
図１０に、本発明を実現する時の書き込み回路の他の構成例を示す。この回路は、プレパルスの動作を行うのに、ワード線の電圧で行うのではなく、ビット線ＢＬ又はソース線ＳＬで行うことが特徴である。これにより、ワード線は図８で説明したような高電位が２つある構成とせず、後に示すように高電位は一つでよい。従って、ワードドライバＷＤも図７に示すような回路でなく通常のワードドライバＷＤを用いることができる。プレパルス動作をビット線・ソース線を駆動することにより実現するために、図１０の回路では、ビット線ＢＬ又はソース線ＳＬに、ＶｄとＶｄ２の２種類の高電位が印加できるようになっている。この時、Ｖｄ２はＶｄよりも低い電位である。プレパルス動作の時には、このＶｄ２を用い、続く書き換え動作の時にＶｄを用いるのである。このために、図１０に示すように、Ｖｄ２とビット線ＢＬ又はソース線ＳＬとは、ラッチの出力に応じて、ＷＥ１の信号で電気的に接続する構成と共に、Ｖｄとビット線ＢＬ又はソース線ＳＬとは、ラッチの出力に応じて、ＷＥ２の信号で電気的に接続する構成となっている。
【００２６】
図１１に、図１０の回路の動作例を示す。図６の動作と異なる点は、ＷＥ１の信号で、この例ではソース線ＳＬに第１の高電位が現われ、その後、ＷＥ２の信号で第２の高電位が現われる点である。この第１の高電位によって流れる電流によってスピンの向きを変化させやすく、他の表現では反転しやすくするのである。なお、この例では、ソース線ＳＬにこのような電位が現われる例としたが、ビット線ＢＬの側に現われる例もある。これは
、図３１で説明したように、書き換えには書き込みたい情報に応じて、２つの方向があるためである。この回路の動作は以下のようになる。このように動作させることによって、スピンの向きが変化しやすい状態を作り出すことができるので、書き換え電流の低減や書き換え時間の短縮を実現でき、低電力、高速となる。
【００２７】
本発明の第２の実施例を、図１２を用いて説明する。読み出し動作と書き込み動作の時にメモリセルに流れる電流とそのパルスの幅を見ている。本発明の特徴は、読み出しと書き込みの電流量がほぼ等しく、そのパルス幅が読み出しのときが書き込みの時に比べ小さいことである。すなわち、電流値はｉ４と共に等しいが、読み出しの時のパルス幅ｔ５と書き込みの時ｔ６と比較すると、ｔ５はｔ６よりも小さい。これをフラッシュメモリと比較すると、例えばＮＡＮＤ型フラッシュメモリでは、メモリセル毎の書き込み電流は読み出し電流よりも小さく、また、必要なパルス幅は、書き込み時の方が読みだしの時よりも大きい。電流によって配線に磁界を発生させて書き換えを行うＭＲＡＭでは、書き込み時の電流は大きい。このような例とは異なり、本発明では、図１２のような特徴のある読み出しと書き込みを行う。これによって、我々は読み出し時のディスターブを大きく低減できることを見出した。これは読み出し時のパルス幅が短いことによって、その印加時間によって普通にディスターブが低減させるのとまったく異なる原理であることを見出した。これを図１３を用いて説明する。
【００２８】
図１３に、本発明の第２の実施例を用いた時の実験結果の模式図を示す。横軸に書き換え時間を取り、縦軸に書き換えに必要な電流を示している。また、図３と同様に夫々所望の点で規格化している。ここで、読み出しディスターブとは、読み出し動作において、弱い書き換え動作が起こってしまい、書き込まれているデータが変わってしまう現象を指す
。この図に示されるように、書き換え時間を短くしていくと、書き換えに必要な電流は増加していく。書き換えに必要な電流が増加することは、低電流で書き換えを行う点では不利であるが、このことは同じ書き換え電流では書き込みが起こりにくくなっていることを示している。例えば、ｉ４という電流値で見てみよう。この時、書き換え時間をｔ６と取れば、この電流は書き換えに必要な電流よりも充分に大きいので書き換えを確実に実行することができる。通常、書き換えに必要な最低限の電流で書き換えを行うことはない。これはメモリセルに含まれる多くのスピンの中で書き換えを目指した方向へ変わらないスピンが残ってしまうためである。一方、この時、書き換え時間をｔ５として見よう。この時は、ｉ４という電流値は、書き換えに必要な電流よりも充分に小さい。これはこの電流を流しても書き換えが起こらないことを意味する。一方この領域の電流によって、メモリセルの情報を読み取ることができる。つまり、図３０で説明したように、自由層のスピンの向きにより、トンネル磁気抵抗素子の電気抵抗が異なり、この抵抗の大小を読み取ることができる。この時、この領域の電流では、書き込み動作が起こりにくいことは上述の通りである。よって、読み出しを繰り返してもディスターブが起こりにくいことになる。この特徴を用いた本発明によれば、図１２と合わせて再度述べると、読み出しと読み出しも書き換えも同じｉ４という電流値によって、そのパルス幅を変えるのみで行うことができる
。これは、書き換えと時と読み出し時とで、メモリセル印加する電圧が同じで良いこととなり、簡便な回路構成を取ることが可能となり、低コストな半導体記憶装置を実現できる
。
【００２９】
図１４は、本発明の第２の実施例の他の構成例である。ここでは、読み出しと書き込みにおいて、その最大電流ｉ４はほぼ同じ値であるが、書き込みにプレパルス動作を併用している。これによって、ｉ４をより小さな値と出来たり、書き換え時間ｔ７を短く取ることが可能となる。これに合わせて、読み出しのパルス幅ｔ５や、共通の電流であるｉ４を選択することができ、低電力化や高速化が達成されるのである。なお、図１４は、電流値を示しているが、書込み時と読み出し時において、ビット線に同じ電圧を印加することにより実現することが可能である。
【００３０】
図１５は、短い読み出し時間で高速に信号を増幅する構成の一例である。ビット線ＢＬがセンスアンプとＲＥ１で制御されるＭＯＳトランジスタで接続されており、ＰＣ１で制御されるＭＯＳトランジスタによってビット線ＢＬはＶｓへ接続され、ＰＰ１で制御されるＭＯＳトランジスタによってセンスアンプとの接続ノードＮＳはＶｄへ接続されている
。ここで特徴的なことは、ビット線ＢＬがＰＰ１の信号でＶｄの電圧となっているＮＳよりも、ＲＥ１の電圧よりもＭＯＳトランジスタのしきい値電圧分だけ低い電圧にクランプされることである。このため、メモリセルをオンさせると、ＢＬよりも寄生容量の小さなＮＳの電位が高速に変化する。このためにこの信号を直ちにセンスアンプで増幅することが可能となり、メモリセルはオフさせて良い。このようにメモリセルをオンさせておく時間を短くすることができるのである。上で示したように流している時間が短い程、書き込みに必要な電流は大きくなるので、この結果として読み出し動作でのディスターブ耐性が大きく向上する。本構成を用いれば、ディスターブが起こりにくい短い読出し時間でもセンスアンプで増幅するのに十分な信号電圧を得ることができる。なお、同様な構成をソース線ＳＬに対しても備えることもできる。以上のように、本実施例の回路構成を採用することにより、ＰＰ１で制御されるＭＯＳトランジスタは、所謂ソースフォロワモードとなっており、ビット線ＢＬの電圧変化に対して高速に接続ノードＮＳの電圧を変化させる。これにより高速な読み出し動作が可能となる。
【００３１】
図１６は、図１５の回路の動作例を示す図である。ＰＣ１が、高電位より低電位となり
、この後、ＰＰ１が低電位となりＮＳはＶｄへ電気的に接続される。この状態でＲＥ１が高電位となると、ＲＥ１がゲートに接続されたｎ型ＭＯＳトランジスタにより、ビット線ＢＬは、ＲＥ１の電位よりもこのｎ型ＭＯＳトランジスタのしきい値電圧分低い電圧にプリチャージされる。ここで、ワード線Ｗが選択されると、メモリセルに電流が流れる。しかしながら、ビット線はＲＥ１の電位よりもｎ型ＭＯＳトランジスタのしきい値電圧分低い電圧にクランプされる。この結果、ビット線ＢＬの寄生容量よりもＮＳの寄生容量ははるかに小さいので、ＮＳの電位が大きく変化することになる。この結果、センスアンプをオンすることができ、その前にＲＥ１を低電圧に戻し、またワード線を閉じることができる。よって、メモリセルに電流を流す時間を短くすることができる。また、本構成は、ビット線の大きな寄生容量を直接放電する場合と比較して、高速に動作させることが可能となる。
【００３２】
図１７は、本発明の第３の実施例を示す図である。この実施例では、ビット線ＢＬへの電位を与えるために、容量ＣＳとこれを電源Ｖｄと接続するためのスイッチＳ１とビット線ＢＬと接続するためのスイッチＳ２とが用意されている。すなわち、これまではビット線ＢＬへ電位を与えるのに、電源Ｖｄとビット線ＢＬとスイッチで結ぶ構成としていた。このように、電源と直接接続すると、メモリセルを構成するＭＯＳトランジスタの性能などによって流れる電流がメモリセル毎にばらついてしまう場合がある。本実施例ではこれと異なり、最初にスイッチＳ１を閉じて、容量ＣＳを電源Ｖｄによって充電する。この後
、スイッチＳ１を開けてスイッチＳ２を閉じて、容量ＣＳの電荷によってビット線ＢＬへ電流を供給する。この構成を用いると、容量ＣＳに蓄積された一定の電荷のみ用いるため
、ビット線よりメモリセルに流される電流の総量、電荷量のばらつきが小さくなる。この流れる電荷のスピンによって、メモリセル中の状態が変化することになるが、この元になる電荷量が一定であることは、メモリセル毎のスピンの変化量も揃う。従って、本実施例を採用することによりばらつきの小さな書き換え後の状態を作り出すことができる。なお
、同様な構成をソース線ＳＬに対しても形成し、書き換えの電流の向きを変えることにより、必要な情報を書き換えることができる。なお、容量Ｃは、ＭＯＳキャパシタやＭＩＭキャパシタを用いて形成することができる。
【００３３】
図１８に、図１７の回路の動作例を示す。最初はスイッチＳ１とスイッチＳ２の両方がオフしている（開いている）。まず、スイッチＳ１がオンする。これによって、図には示
されていないが、図１７の容量ＣＳが充電される。これが終わるとスイッチＳ１をオフし
、次にスイッチＳ２をオンする。これによって、容量ＣＳより、電流ｉ５が流れる。なお
、この図では一定の電流値で模式的に書いているが、これに時間を乗じた総電荷量が書換え後の状態に影響する。本実施例では、容量ＣＳに充電された値を元にしているため、書換え時にメモリセルに流れる総電荷量のばらつきが小さくなる。
【００３４】
図１９は、本発明の第３の実施例の他の構成例を示す図である。この構成例では、ＣＳ１とＣＳ２の２種類の容量を準備している。スイッチＳ１で両方の容量をＶｄへプリチャージするが、ＣＳ１はＳ２を介して、ビット線ＢＬと接続され、ＣＳ２はＳ３を介してビット線ＢＬと接続される。この構成を用いるとプレパルス動作を行うことができ、またこの時のスピンの向きを変化させやすくするための電流を、ＣＳ１の容量を変化させることで達成可能となる。また、書換え時にメモリセルに流れる総電荷量を容量ＣＳ１及びＣＳ２に充電した電荷を元にしているため、ばらつきが小さい。なお、プレパルス動作を行うために、Ｃ１の容量値は、Ｃ２の容量値より小さくする。
【００３５】
図２０は、図１９の回路の動作例をしめすものであり、共にＳ１でＣＳ１とＣＳ２をプリチャージし、Ｓ２とＳ３とでメモリセルとこれらの容量とを接続し電流をメモリセルに流すのである。Ｓ２のパルス幅はＳ３のパルス幅よりも小さい。これによってメモリセルにプレパルス動作を与えることができ、スピンの向きを変えやすい状態にすることができる。この後、Ｓ３によって書き換え電流（電荷）が与えられる。なお、スイッチＳ２をオンした後、スイッチＳ２がオフする前にスイッチＳ３をオンにすると、一時的に容量ＣＳ１と容量ＣＳ２が同時に負荷となるため、メモリセルが電荷を引き抜く動作が遅くなる。従って、プリパルスと書換えパルスが重複しないように制御すると容量ＣＳ１が負荷にならないためメモリセルは高速に容量ＣＳ２の電荷を引き抜くことが可能となる。従って、図２０では、プレパルスと書換えパルスが連続していない。しかし、その間の時間を短く（数ｎｓ程度）すれば、プレパルスの効果は十分に得られる。なお、プレパルスと書換えパルスとが連続するようにスイッチＳ２，Ｓ３を制御しても良い。この場合、プレパルスでスピンを揺籃した効果が最大限に活用できる。なお、スイッチＳ２を書き込み中にオフ状態とすると容量ＣＳ１に容量ＣＳ２に蓄積した電荷の一部が残存することになるため、プレパルスと書換えパルスを連続させる場合は、スイッチＳ２は、書込みが終了した後にオフ状態とするのが良い。
【００３６】
図２１は、本発明の第３の実施例の他の構成例を示す図である。この例で特徴的であるのは、図１７で説明したＣＳを、ビット線ＢＬやソース線ＳＬの寄生容量ＣＢ１やＣＢ２で構成したことである。また、この寄生容量に予め充電を行う動作を実現するために、ＷＥＰで制御されるＭＯＳトランジスタが設けられている。ＷＥＤによってビット線ＢＬ又はソース線ＳＬの電位はＶＳへ放電される。これにより、ＭＯＳキャパシタやＭＩＭキャパシタを形成する必要はなくなり、面積の低減をすることが出来る。なお、プリパルス動作を併用する場合は、容量ＣＳ１を寄生容量を用いて形成し、容量ＣＳ２をＭＯＳキャパシタやＭＩＭキャパシタを用いて形成すれば良い。この場合、スイッチは、図１９のビット線と容量を接続するスイッチＳ３のみとなるため、プリパルス動作と書込み動作を連続して行うことになり、プリパルスでスピンを揺籃した効果を最大限に活用できる。
【００３７】
図２２に、図２１の構成例の動作例を示す。これまで説明したものと同様の動作の後、ＷＥＰが高電位となる。これにより書き込みデータによって指定されたＳＬが充電される
。この時このＳＬには寄生容量がある。この後、ＷＥＰを低電位に戻し、ワード線を選択し、またＷＥＤを高電位とする。これにより、ソース線ＳＬの寄生容量に蓄えられていた電荷がメモリセルに流れる。ソース線（及びビット線）の容量はメモリセルトランジスタの性能よりは、ばらつきが小さいので一定の電荷をメモリセルに流すことができる。
【００３８】
図２３は、本発明の実施例を実現するメモリセルアレーのレイアウト例である。メモリセルの面積は、ワード線あるいはビット線の配線ピッチを２Ｆとした場合８Ｆ２である。また、図２４は図２３のＡ−Ａ‘間の断面図と周辺回路の断面図を示している。図２５はＢ−Ｂ’間の断面図、Ｃ−Ｃ‘間の断面図を示している。メモリセルＭＣは、１つのｎＭＯＳトランジスタとトンネル磁気抵抗ＴＭＲからなる。ワード線ＷＬはトランジスタのゲートＧＰに接続される。ゲート材料は、Ｐ型ポリシリコンやＰ型ポリシリコンの上部にシリサイドあるいは、タングステン（Ｗ）が積層され、低抵抗化されている。メモリセルトランジスタは、ｐ型の半導体領域ｐＷＥＬ中に形成される。ｐ型半導体領域ｐＷＥＬは、ｎ型半導体領域ＤＷＥＬの中に形成され、このＤＷＥＬはＰ−Ｓｕｂ上に形成される。ｎＭＯＳトランジスタの拡散層ＬＮの一方には、ソース線コンタクトＳＬＣが配置される。ソース線コンタクトは、隣接するメモリセルＭＣと共有化して小面積化している。ソース線コンタクト上には、ワード線と直行する方向にソース線が配線される。ソースコンタクトが配置されない拡散層ＬＰには、トンネル磁気抵抗ＴＭＲに接続される下部電極コンタクトＢＥＣが配置される。下部電極コンタクトＢＥＣはトンネル磁気抵抗が配置される下部電極ＢＥに接続される。下部電極ＢＥ上には、複数の磁性体膜とトンネル膜からなるトンネル磁気抵抗ＴＭＲが配置される。トンネル磁気抵抗ＴＭＲには、少なくとも１層のトンネル膜ＴＢとその両側に配置される固定層ＰＬと自由層ＦＬが含まれる。磁性体の固定層ＰＬでは、内部の電子のスピンの向きが一定方向に固定されている。一方、磁性体の自由層ＦＬでは、内部の電子のスピンの向きが固定層に対して平行・反平行状態の２状態のいずれかの状態にある。本構成では、トンネル膜ＴＢと下部電極の間に固定層ＰＬが配置され、トンネル磁気抵抗ＴＭＲの上層に配線されるビット線ＢＬとトンネル膜ＴＢの間に自由層ＦＬが配置される。ビット線は、ワード線と直交し、ソース線と平行に配線される
。トンネル磁気抵抗ＴＭＲはビット線配線方向がワード線配線方向に比べて長い長方形あるいは、楕円形状になっている。これにより、縦横比の異なる形状にすることで、自由層の磁化を固定層PLに対して平行・反平行状態以外の方向に磁化されにくい磁気的な異方性が現れ、自由層FLのスピン方向の保持特性がよくなる利点がある。
【００３９】
図２６は、本発明の第４の実施例を示したメモリセルアレーのレイアウト例である。図２４に対応する部分のみを示している。本実施例の特徴は、下部電極ＢＥの下方にワード線と平行に走るアシストワード線ＡＷを配置したことである。このアシストワード線ＡＷに電流を流すことによって磁界を発生することができ、ＴＭＲ素子の動作に影響を与えることができる。
【００４０】
図２７は、図２６の断面構造のメモリセルに対応する回路図として書いたものである。ワード線Ｗとアシストワード線ＡＷは平行に配置されており、アシストワード線ＡＷがこれに流れる電流によって発生する磁界でＴＭＲ素子Ｔ１に影響を与えることができることを矢印によって示している。この動作例として（Ａ）と（Ｂ）で示した例がある。すなわち、最初（Ａ）のようにアシストワード線のみオンさせて電流を流す。これによって実際は発生する磁界によって、Ｔ１内部のスピンの向きを変えやすい状態にすることができる
。続く（Ｂ）の動作において今度はワード線Ｗをオンさせ、書き換え電流を流す。既にアシストワード線ＡＷの動作によってスピンは反転しやすくなっているので、より少ない電流で書き換えを行えるのである。なお、アシストワード線に電流を流したのみでは、スピンは反転しやすい状態とはなるが、直に最初の状態に戻ってしまう。
【００４１】
このような動作は図２６の構造でなく他の方法で実現できる。これを本発明の第４の実施例の他の構成例として図２８に示す。このように、ビット線ＢＬと電流源ｉ０との間にスイッチＳ２を設けた構成とすれば良い。この動作例を図２９に示す。まず（Ａ）に示すように、Ｓ２をオンし、電流ｉ０を流す。これによってビット線ＢＬには磁界が発生する
。断面図である図２４によれば、ビット線ＢＬはＴＭＲ素子に接続されるように配置されている。よって、この磁界によってＴＭＲの素子は影響を受け、スピンは反転しやすくなる。次に、（Ｂ）のようにスイッチＳ２をオフし、ワード線Ｗを活性化することにより書
き換え電流ｉ９を流す。（Ａ）の動作によってスピンは反転しやすくなっているので、よ
り少ない電流で書き換えを行える。なお、（Ａ）の動作の後、スイッチＳ２をオフしたの
みでは、直にＴＭＲの素子は元の状態に戻ってしまう。
【００４２】
以上、実施例に即して本発明を説明してきたが、本発明の要旨を逸脱しない限り種々の変更が可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施例である。
【図２】本発明の第１の実施例の動作例である。
【図３】本発明の第１の実施例を用いた時の実験結果である。
【図４】第１の実施例を実現する時のメモリアレーの構成例である。
【図５】図４のビット線・ソース線選択回路の構成例である。
【図６】図４のセンスアンプ・書き込み回路の構成例である。
【図７】図４のワードドライバの構成例である。
【図８】図４から図７の回路動作波形図である。
【図９】図６のセンスアンプ・書き込み回路の他の構成例である。
【図１０】図６のセンスアンプ・書き込み回路の他の構成例である。
【図１１】図１０に示す回路の動作波形図である。
【図１２】本発明の第２の実施例である。
【図１３】本発明の第２の実施例を用いた時の実験結果である。
【図１４】本発明の第２の実施例の他の構成例である。
【図１５】本発明の第２の実施例の他の構成例である。
【図１６】図１５の構成例の動作例である。
【図１７】本発明の第３の実施例である。
【図１８】本発明の第３の実施例の動作例である。
【図１９】本発明の第３の実施例の他の構成例である。
【図２０】図１９の構成例の動作例である。
【図２１】本発明の第３の実施例の他の構成例である。
【図２２】図２１の構成例の動作例である。
【図２３】本発明の実施例を実現するメモリセルアレーのレイアウト例である。
【図２４】図２３のＡ−Ａ‘間の断面図と周辺回路の断面図である。
【図２５】図２３のＢ−Ｂ’間の断面図、Ｃ−Ｃ‘間の断面図である。
【図２６】本発明の第４の実施例を示したメモリセルアレーのレイアウト例である。
【図２７】図２６の断面構造のメモリセルに対応する回路図である。
【図２８】本発明の第４の実施例の他の構成例である。
【図２９】図２８の構成例の動作例である。
【図３０】トンネル磁気抵抗素子ＴＭＲの構造例である。
【図３１】自由層のスピンの向き制御の説明図である。
【符号の説明】
【００４４】
ＳＣ，ＳＣ１，ＳＣ２，ＭＣ：メモリセル、Ｔ１：トンネル磁気抵抗素子、ＷＥ，ＷＥ１，ＷＥ１Ｂ，ＷＥ２，ＷＥＰ，ＷＥＤ：書き込み制御信号、ＲＥ，ＲＥ１：読み出し制御信号、ＰＣ，ＰＣ１：ビット線プリチャージ信号、ＩＯ：入出力線、Ｙ１：列選択信号
、ＬＴＰ，ＬＴＡ：ラッチ出力、ＳＬ：ソース線、ＳＬＣ：ソース線コンタクト、ＢＥＣ
：下部電極コンタクト、ＢＬ：ビット線、ＢＥ：下部電極、ＴＭＲ：トンネル磁気抵抗素子、ＧＰ：Ｐ型ポリシリコンゲート、ＬＰ：Ｐ型拡散層、ＦＬ：自由層、ＴＢ：トンネル膜、ＰＬ：固定層、ＧＮ：ｎ型ポリシリコンゲート、ＬＮ：ｎ型拡散層、ＰＷＥＬ：Ｐ型半導体領域、ＮＷＥＬ：Ｎ型半導体領域、Ｐ−Ｓｕｂ：ｐ型基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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