(57)【特許請求の範囲】
【請求項１】
複数の画素がデータ線方向およびゲート線方向にマトリクス状に配列された表示部と、前記画素へ表示信号を入力するための複数の信号線と、前記信号線に表示データに応じた前記表示信号を出力する信号線駆動回路を有する画像表示装置であって、
前記表示部は、Ｎ行分（Ｎは３以上ｎ／２以下の整数、ｎは列方向の画素数）の画素に対して前記表示信号を書き込んだ後に、前記Ｎ行分の画素に対して１フレーム周期で増減する三角波信号を書き込んで、前記Ｎ行分の画素の発光を制御する動作を、前記表示部の複数の画素に対してＮ行毎に繰り返し、前記表示部は、前記Ｎ行分の画素に対してまとめて前記三角波信号を書き込み、前記三角波信号の位相は、隣接する画素列で異なることを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＬ（エレクトロルミネッセンス）素子や有機ＥＬ素子その他の自発光タイプの表示素子である自発光素子を搭載した画像表示装置とその駆動方法に関する。
【背景技術】
【０００２】
ＥＬ（エレクトロルミネッセンス）素子や有機ＥＬ素子等に代表される自発光素子において、その発光輝度は自発光素子を流れる電流量に比例するという性質があり、自発光素子を流れる電流量を制御することで階調表示が可能になる。このような自発光素子を複数配置して表示装置を作成することができる。
【０００３】
一方で、このような自発光素子に流れる電流量を制御するための駆動トランジスタは、製造工程での特性ばらつきを持ち、この特性ばらつきにより駆動電流がばらつき、最終的には輝度ばらつきとなり、画質低下の要因となっている。
【０００４】
この問題を解決する一回路として、一水平期間（１ライン期間）の中で駆動トランジスタの特性を基準として表示データ信号を書込み、その後、発光タイミングを制御する三角波を入力することにより、駆動トランジスタの特性ばらつきをキャンセルしながら発光時間を制御して階調表示を行う技術が特許文献１に開示されている。
【特許文献１】特開２００３−５７０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示の発明は、データ電圧（信号電圧）と三角波電圧との大小比較によって発光時間を制御する時間変調方式と称する駆動方法であり、表示期間内で信号書き込み期間（信号電圧書き込み期間、データ書き込み期間）と三角波入力期間（三角波電圧入力期間、発光期間、点灯時間）とを分け、例えば一フレーム期間内、あるいは一水平期間内で、信号書き込み期間と発光期間を分けている。
【０００６】
このような駆動において、一フレーム期間内で発光時間を長く確保するためには、フレームメモリを設けることにより表示期間を短縮し、帰線期間を長く確保する必要があるため、周辺回路の規模が大きくなる。また、一水平期間内で発光時間を長く確保するためには、ラインバッファを設けることで実現可能である。しかし、実際には水平帰線期間の全てを発光期間とすることができる訳ではない。図４で後述するように、信号電圧から画素駆動電圧（三角波）に書き換わる間は発光できないため、発光時間を長く確保することができない。
【０００７】
本発明の目的は、ラインメモリのみを用いて自発光素子の発光時間を長く確保して高輝度表示の画像表示装置とその駆動方法を提供することにある。
【課題を解決するための手段】
【０００８】
一水平帰線期間ごとに信号電圧と三角波電圧を書き換えるために、発光できない無駄な時間が増えることから、本発明は、各々の書き込み動作を複数ラインまとめることでこの無駄な時間を抑制する構成とした。本発明は、従来構成に、上記まとめる複数ライン相当のラインメモリと、信号電圧期間を極力短縮するための高速読み出し回路とを追加した。また、信号電圧の書き込みを複数ライン分連続させる際の各ラインの書き込み時の条件、例えば、三角波の書き込み後に連続する信号電圧の書き込み時間の相違に対するラインごとの書き込み時間の制御を行うための、まとめた複数ラインの中の何ライン目かによって書き込み時間を可変とする回路を設ける。
【発明の効果】
【０００９】
ライン目で発光時間の確保ができ、フレームメモリを必要としないため、周辺回路の構成が簡素化され、ラインごとに書き込み時間を制御可能とすることでラインまとめによる書き込み条件の違いを補正でき、高輝度の画像表示を得ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の最良の実施形態について、図面を参照して詳細に説明する。
【実施形態】
【００１１】
以下、本発明の一実施形態について図面を用いて詳細に説明する。図１は、本発明による自発光素子を用いた画像表示装置の一実施形態の構成図である。図１において、符号１は垂直同期信号、２は水平同期信号、３はデータイネーブル、４は表示データ、５は同期クロックである。垂直同期信号１は表示一画面周期（１フレーム周期）の信号、水平同期信号２は１水平周期の信号、データイネーブル３は表示データ４が有効である期間（表示有効期間）を示す信号で、全ての信号が同期クロック５に同期して入力される。
【００１２】
本実施形態では、これら表示データが、一画面分が左上端の画素から順次ラスタスキャン形式で転送され、１画素分の情報は６ビットのデジタルデータから成るものとして、以下に説明する。符号６は表示制御部、７はデータ線制御信号、８は走査線制御信号、９は格納回路制御信号、１０は格納回路制御アドレス、１１は格納データ、１２は水平画像格納回路、１３は読み出しデータである。表示制御部６は、自発光素子ディスプレイ（後述）の少なくとも１水平分（１ライン分）の表示データ４を格納可能な水平画像格納回路１２へ一旦格納するための格納回路制御信号９を書込み制御信号、格納回路制御アドレス１０を書込みアドレスとして生成し、格納データ１１と合わせて出力する。
【００１３】
また、自発光素子ディスプレイの表示タイミングに合わせて格納データ１１を読み出しデータ１３として読み出すよう、格納回路制御信号９を読み出し制御信号、格納回路制御アドレスを読出しアドレスとして生成し、読出しデータ１３と合わせて、データ線制御信号７、走査線制御信号８として出力する。本実施形態では、水平画像格納回路１２は1ライン分の表示データを格納、読み出すものとして以下説明する。
【００１４】
符号１４はデータ線駆動回路、１５はデータ線駆動信号、１６は走査線駆動回路、１７は走査線駆動信号、１８は発光電圧生成回路、１９は自発光素子発光電圧、２０は自発光素子ディスプレイである。自発光素子ディスプレイ２０は、表示素子として発光ダイオードや有機ＥＬ等を用いたディスプレイを示し、マトリクス状に配置された複数の自発光素子（画素）を有する。自発光素子自発光素子ディスプレイ２０の表示動作は、走査線駆動回路１６から出力される走査線駆動信号１７によって選択されたライン上の画素にデータ線駆動回路１４から出力されるデータ線駆動信号１５に従った信号電圧、および三角波信号の印加によって発光時間を制御する。
【００１５】
自発光素子は制御された時間に応じて、自発光素子発光電圧１９が印加されることによって発光する。なお、データ線駆動回路１４と走査線駆動回路１６は、各々を別のＬＳＩで実現してもよいし、一つのＬＳＩで実現してもよい。また、画素部と同一のガラス基板上に形成してもよい。本実施形態では、自発光素子ディスプレイ２０は２４０×３２０ドットの解像度を持つものとして以下説明する。
【００１６】
図２は、図１における自発光素子ディスプレイ２０の内部構成例を説明する回路図であり、自発光素子として有機ＥＬ素子を用いた場合の例を示す。図２において、符号２１は第１データ線、２２は第２データ線、２３は第１走査線、２４は第３２０走査線、２５は第１発光制御線、２６は第３２０発光制御線、２７は第１列発光電圧供給線、２８は第２列発光電圧供給線、２９は第１行第１列画素、３０は第１行第２列画素、３１は第３２０行第１列画素、３２は第３２０行第２列画素である。各々の走査線によって選択される行の画素に、各々のデータ線を介して信号電圧と三角波を供給し、信号電圧と三角波の関係に従って発光する時間を制御する。
【００１７】
ここでは、画素内部の構成を第１行第１列画素２９のみ示しているが、第１行第２列画素３０をはじめとする他の画素（図示されていない画素も含めて全ての画素）についても同様の構成である。符号３３はリセットスイッチ、３４は書込み容量、３５は駆動インバータ、３６は発光制御スイッチ、３７は有機ＥＬである。リセットスイッチ３３は第１走査線２３によって"オン"状態となり、駆動インバータ３５の入出力が短絡されるため、各々の画素の駆動インバータ３５を形成するトランジスタの特性に従った基準電圧が設定され、これを基準として第１データ線２１からの信号電圧を書込み容量３４に蓄積する。
【００１８】
駆動インバータ３５は、信号電圧書込み後に入力される三角波が書込み容量３４に蓄積された信号電圧より高いときは出力"ロー"状態、低いときは出力"ハイ"状態となり、発光制御スイッチ３６を三角波入力時に全画素"オン"状態とすることにより、有機ＥＬ３７が発光する。また、先に説明したとおり、自発光ディスプレイ２０の画素数は、２４０×３２０画素となっているため、走査線は、水平方向の線が垂直方向に第１走査線２３から第３２０走査線２４まで３２０本並び、データ線は、垂直方向の線が水平方向に第１データ線２１、第２データ線２２から第７２０データ線（図示せず）まで７２０本（Ｒ、Ｇ、Ｂ３ドットで１画素を構成するものとして）並んでいるものとして以下説明する。
【００１９】
さらに、自発光素子電圧１９は自発光素子ディスプレイ２０の下側から供給され、垂直方向（列方向）の線である第１列発光電圧供給線２７、第２列発光電圧供給線２８から第７２０列発光電圧供給線まで、水平方向に７２０本接続されるものとして以下説明する。
【００２０】
図３は、図２の駆動インバータ３５における信号電圧の基準電圧設定を説明する図である。図３において、符号３８は駆動インバータ３５の入出力特性、３９は入出力短絡条件、４０は駆動インバータ３５の信号電圧書込み基準電位であり、駆動トランジスタ３５は、データ書込み時に入出力が短絡されるため、入力、出力の電位が、入出力特性３８とＶｉｎ＝Ｖｏｕｔの直線で示す入出力短絡条件３９の交点である信号電圧書込み基準電位４０となる。信号電圧の書き込みはこの信号電圧書込み基準電圧４０を基準として行われることとなる。
【００２１】
図４は、一水平期間ごとにデータ書き込みと三角波入力を繰り返す従来の点灯時間制御動作を説明するタイミング図である。図４を図２の回路を参照して説明する。図４において、一水平期間をデータ書き込み期間と三角波書き込み期間に分割し、データ書き込み期間ではリセットパルスを"ハイ"状態としてリセットスイッチ３３を"オン"状態とし、発光制御パルスを"ハイ"状態として発光制御スイッチ３６を"オン"状態とする。三角波書き込み期間では、三角波電圧に書き換えるための時間となる書き込み期間を設け、その後、発光制御パルスのみ"ハイ"状態とする。
【００２２】
駆動インバータ入力は、データ電圧書き込み期間で信号電圧（Ｖsig）とし、リセットパルス、発光制御パルスを"ハイ"状態とすることにより、駆動インバータ３５、および有機ＥＬ３７の特性を基準とした奇数列駆動インバータ閾値電圧となる。三角波電圧書き込み期間では、書き込む三角波の電圧が複数ライン分かけて三角波のハイ電圧から三角波のロー電圧まで降下し、再び三角波のハイ電圧まで上昇する。
【００２３】
本実施形態では、三角波が１フレーム期間の周期で三角波ハイ電圧から三角波ロー電圧、三角波ハイ電圧へと変化する。１フレーム期間とは周波数６０Ｈｚの１周期（約１６．７ｍｓ）であるものとして以下説明する。ここで、三角波書き込み期間では、三角波のレベルが駆動インバータの閾値電圧を下回る期間では駆動インバータ出力が"１"（発光期間）となり、上回る期間では"０"（非発光期間）となる。こおとき、発光制御パネルが三角波書き込み期間において、"ハイ"状態となり、発光制御スイッチ３６が"オン"状態となるため、発光期間の三角波書き込み期間において有機ＥＬ３７が発光することになる。
【００２４】
図５は、複数ラインをまとめて信号電圧の書き込みと三角波電圧の書き込みを繰り返す本発明の実施の形態における点灯時間制御の動作を説明する波形図である。ここでは、３ラインをまとめるものとして説明する。３ライン分連続して（１ライン毎に順次に３ライン分）表示電圧の書き込み期間（データ書き込み期間）とし、リセットパルスを"ハイ"状態としてリセットスイッチ３３を"オン"状態とする。続いて３ライン分まとめて三角波期間（三角波電圧の書き込み期間）とし、発光制御パルスのみ"ハイ"状態とする。このときの駆動インバータ３５の動作は図４と同様なので説明は省略する。ここで、三角波電圧の書き込み期間において、２度目の三角波電圧の書き込みからは三角波電圧の書き換えなので、表示電圧からの書き換え期間（図５中の点線の部分）は不要となり、発光制御パルスが"ハイ"状態となる発光機関を図４の場合と比べて長く確保できることを示している。
【００２５】
図６は、図１に示した水平画像格納回路による水平帰線期間、すなわち発光期間の確保の動作を説明する波形図である。図６において、入力される水平同期信号、データクロック信号に対し、書き込みデータ開始信号、書き込みクロック信号が高速化されている。本実施の形態では、１．５ライン分の入力期間に３ライン分の書き込みデータを読み出し、残りの１．５ライン分を水平帰線期間、つまり発光期間に充てていることを示している。
【００２６】
図７は、図１のデータ線駆動回路１４の内部構成の一例を説明するブロック図である。図７において、符号６０はデータシフト回路、６１はデータ開始信号、６２はデータクロック、６３は表示シリアルデータ、６４は水平帰線期間信号、６５は表示シフトデータであり、データシフト回路６０は、データクロック６２に従い、１ライン分の表示シリアルデータ６３をデータ開始信号６１を取り込み開始の基準として１水平期間中に取り込み、表示シフトデータ６５として出力する。
【００２７】
符号６６は１ラインラッチ回路、６７は水平ラッチクロック、６８は１ラインラッチデータであり、１ラインラッチ回路６６は表示シフトデータ６５を１ライン分ラッチし、水平ラッチクロック６７に同期して１ラインラッチデータ６８として出力するとともに、１ラインラッチデータ６８を出力しない期間を示す水平帰線期間信号６４を出力する。符号６９は階調電圧選択回路、７０は１ライン表示データである。階調電圧選択回路６９は、１ラインラッチデータに従って６４レベルの階調電圧のうちの１レベルを選択し、１ライン表示データ７０として出力する。
【００２８】
符号７１は三角波生成回路、７２は第１三角波信号、７３は第２三角波信号、７４は三角波切替信号であり、三角波生成回路７１は、１フレーム期間を１周期とする第１三角波信号７２と、周期は同様で位相の異なる第２三角波信号７３を生成するとともに、生成した三角波をデータ線に出力するタイミングを示す三角波切替信号７４を生成する。先に述べたとおり、本実施形態では三角波の位相を奇数列と偶数列で反対とするため、第１三角波信号７２を奇数列のデータ線に出力し、位相が反対となる第２三角波信号７３を偶数列のデータ線に出力するものとして以下説明する。符号７５は階調電圧−三角波切替回路であり、三角波切替信号７４に従って、奇数列においては１ライン表示データ７０と第１三角波信号７２を、偶数列においては１ライン表示データ７０と第２三角波信号７３を切り替えてデータ線駆動信号１５として出力する。
【００２９】
図８は、図７における三角波生成回路７１の内部構成例を説明するブロック図である。図８において、符号９５は基準クロック生成回路、９６は基準クロック、９７はアップダウンカウント回路、９８は第１カウント出力、９９は位相調整回路、１００は第２カウント出力、１０１はデジタル／アナログ変換回路、１０２は三角波切替信号生成回路である。基準クロック生成回路９５は、第１三角波信号７２と第２三角波信号７３を生成するための基準クロック９６を生成する。アップダウンカウント回路９７は、基準クロック９６に同期して任意の初期値からカウントダウンし"０"となった後、再び初期値に戻るまでカウントアップを行い、第１カウント出力９８を出力する。位相調整回路９９は第１カウント出力９８の位相を任意にずらし、第２カウント出力１００として出力する。
【００３０】
ここで、本実施形態では、任意の初期値を表示データと同様の６ビットデータの最大値である"６３"とし、第１カウント出力９８、第２カウント出力１００も６ビットのデジタルデータ、また、第２三角波信号７３の位相を、第１三角波信号７２の反対とし、第２カウント出力１００は第１カウント出力９８の反転出力となるものとして以下説明する。
【００３１】
図９は、図７に示したデータ駆動回路１４の動作を説明する波形図である。書き込みデータは書き込みデータ開始タイミングが"ハイ"状態となるタイミングを基準に書き込みクロックに従って取り込まれる。例えば、ｎライン目書き込みデータは、ｎライン目データ取り込み開始タイミングの次の書き込みクロック信号の立ち上がりで取り込みを開始する。１ライン分のデータを全て取り込んだ後、水平ラッチクロック信号の立ち上がりから立ち下がりまで１ラインラッチデータが出力されることを示している。
【００３２】
例えば、ｎライン目書き込みデータは、全データ取り込み終了後の次のラインの水平ラッチクロック信号波形の立ち上がりでｎライン目ラッチデータとして出力されることを示している。図９には、時間軸を伸ばしたものを併せて示す。三角波切換え信号は、３ライン分の１ラインラッチデータの出力後、例えば１ライン目〜３ライン目までの１ラインラッチデータの出力後に"ハイ"状態となり、三角波信号が出力される。したがって、データ線駆動信号は、データ書き込み期間では１ライン表示データを出力し、三角波書き込み期間では三角波信号が出力されることになる。また、本実施形態では、１フレーム期間内の垂直帰線期間も、三角波信号を出力する垂直帰線三角波書き込み期間とする。
【００３３】
図１０は、図７におけるデータ線駆動回路１４の駆動動作における書き込み期間をラインごとに可変とする動作を説明する波形図である。水平ラッチクロック信号の幅にしたがって、１ラインラッチデータの幅を決定するものとし、例えばｎ−１ライン目が発光期間直後のデータ書き込みで、ｎライン目、ｎ−１ライン目が連続した表示データ書き込みの場合、書き換えに要する時間の条件が異なるため、水平ラッチクロックの幅で調整する。ここでは、発光期間直後のデータ書き込みの方が連続した表示データ書き込みよりも時間を要するものとし、書き込み期間を制御する方法の一つとして、書き込み電圧差に応じた時間制御（電圧差大→時間長、電圧差小→時間短）を行う場合の例として示している。但し、書き込み時間制御は、水平ラッチクロック信号による制御に限定されるものではなく、図５で説明したリセットパルス幅でも制御可能である。また、三角波切換出力制御もデータ線駆動回路の内部に設けることに限らず、切り替えスイッチと共にデータ線駆動回路の外部に設けることも可能である。
【００３４】
なお、上記では、任意の周期で増減する電圧を三角波として説明したが、三角波に変えて表示直線で漸増、または漸減する非線形波を用いることで階調の変化を強調あるいは弱調して表示することも可能である。
【００３５】
以上の動作により、水平帰線発光による階調制御を行う自発光素子ディスプレイにおいて、発光時間を長くして高輝度の画像表示を得ることが可能となる。
【産業上の利用可能性】
【００３６】
本発明は、携帯電話やＤＳＣ、ＰＤＡといった情報処理端末の表示装置から、ＴＶや情報掲示板といった大型表示装置まで利用可能な技術である。
【図面の簡単な説明】
【００３７】
【図１】本発明による自発光素子を用いた画像表示装置の一実施形態の構成図である。
【図２】図１における自発光素子ディスプレイの内部構成例を説明する回路図である。
【図３】図２の駆動インバータにおける信号電圧の基準電圧設定を説明する図である。
【図４】信号電圧書き込みと三角波による点燈時間制御の動作を示す波形図である。
【図５】複数ラインをまとめて信号電圧の書き込みと三角波電圧の書き込みを繰り返す本発明の実施の形態における点灯時間制御の動作を説明する波形図である。
【図６】図１に示した水平画像格納回路による水平帰線期間、すなわち発光期間の確保の動作を説明する波形図である。
【図７】図１のデータ線駆動回路１４の内部構成の一例を説明するブロック図である。
【図８】図７における三角波生成回路７１の内部構成例を説明するブロック図である。
【図９】図７に示したデータ駆動回路１４の動作を説明する波形図である。
【図１０】図７におけるデータ線駆動回路１４の駆動動作における書き込み期間をラインごとに可変とする動作を説明する波形図である。
【符号の説明】
【００３８】
６・・・表示制御部、１２・・・水平画像格納回路、１４・・・データ線駆動回路、１６・・・走査線駆動回路、１８・・・発光電圧生成回路、２０・・・自発光素子ディスプレイ、３３・・・リセットスイッチ、３４・・・書込み容量、３５・・・駆動インバータ、３６・・・発光制御スイッチ、３７・・・有機ＥＬ、３８・・・駆動インバータ入出力特性、３９・・・入出力短絡条件、４０・・・駆動インバータ信号電圧書込み基準電位、６０・・・データシフト回路、６６・・・１ラインラッチ回路、６９・・・階調電圧選択回路、７１・・・三角波生成回路、７５・・・階調電圧−三角波切替回路、９５・・・基準クロック生成回路、９７・・・アップダウンカウント回路、９９・・・位相調整回路、１０１・・・デジタル／アナログ変換回路、１０２・・・三角波切替信号生成回路。
【図１】
0005298284.tif 000002
【図２】
0005298284.tif 000003
【図３】
0005298284.tif 000004
【図４】
0005298284.tif 000005
【図５】
0005298284.tif 000006
【図６】
0005298284.tif 000007
【図７】
0005298284.tif 000008
【図８】
0005298284.tif 000009
【図９】
0005298284.tif 000010
【図１０】
0005298284.tif 000011