(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に位置する第２導電型の耐圧領域と、
前記耐圧領域の一部の表面層に形成された第２導電型のドレイン拡散領域と、
前記ドレイン拡散領域と離れて形成され、前記ドレイン拡散領域を囲み、かつ前記耐圧領域に接する第１導電型のベース領域と、
前記ベース領域の表面層に形成された第１導電型のピックアップ領域と、
前記ピックアップ領域に接続された第１主電極と、
前記ドレイン拡散領域に接続され、前記第１主電極に印加される電圧より高い電圧を印加される第２主電極と、
前記半導体基板と接し、前記耐圧領域および前記ベース領域を囲む分離領域と、を備え、
前記耐圧領域は、前記ドレイン拡散領域が形成されたドリフト領域と、フローティング電位を有するフローティング領域と、を備え、
前記ドリフト領域と前記フローティング領域との間に、前記分離領域および前記半導体基板に接して形成され、かつ前記ドリフト領域と前記フローティング領域とを互いに離す第１導電型の半導体領域と、
前記ドリフト領域内の前記ベース領域の表面層に位置し、前記第１主電極と接続される第２導電型のソース拡散領域と、
前記ドリフト領域と前記ソース拡散領域の間の前記ベース領域の表面上に絶縁膜を介して形成されたゲート電極と、
を備えたことを特徴とする高耐圧半導体装置。
【請求項２】
第１導電型の半導体基板上に位置する第２導電型の耐圧領域と、
前記耐圧領域の一部の表面層に形成された第１導電型のコレクタ拡散領域と、
前記コレクタ拡散領域と離れて形成され、前記コレクタ拡散領域を囲み、かつ前記耐圧領域に接する第１導電型のベース領域と、
前記ベース領域の表面層に形成された第１導電型のピックアップ領域と、
前記ピックアップ領域に接続された第１主電極と、
前記ドレイン拡散領域に接続され、前記第１主電極に印加される電圧より高い電圧を印加される第２主電極と、
前記半導体基板と接し、前記耐圧領域および前記ベース領域を囲む分離領域と、を備え、
前記耐圧領域は、前記コレクタ拡散領域が形成されたドリフト領域と、フローティング電位を有するフローティング領域と、を備え、
前記ドリフト領域と前記フローティング領域との間に、前記分離領域および前記半導体基板と接して形成され、かつ前記ドリフト領域と前記フローティング領域とを互いに離す第１導電型の半導体領域を備え、
前記ドリフト領域内の前記ベース領域の表面層に位置し、前記第１主電極と接続される第２導電型のエミッタ拡散領域と、
前記ドリフト領域と前記エミッタ拡散領域の間の前記ベース領域の表面上に絶縁膜を介して形成されたゲート電極と、
を備えたことを特徴とする高耐圧半導体装置。
【請求項３】
前記耐圧領域は、前記半導体基板の表面層に選択的に形成された拡散領域であることを特徴とする請求項１または２に記載の高耐圧半導体装置。
【請求項４】
前記分離領域は、前記半導体基板の表面層に選択的に形成され、前記半導体基板より高い不純物濃度を有する拡散領域であることを特徴とする請求項３に記載の高耐圧半導体装置。
【請求項５】
前記分離領域は、前記半導体基板の表面から形成されたトレンチ内に埋め込まれた絶縁体からなることを特徴とする請求項３に記載の高耐圧半導体装置。
【請求項６】
前記半導体領域は、前記半導体基板の表面層に選択的に形成された拡散領域であることを特徴とする請求項３〜５のいずれか一つに記載の高耐圧半導体装置。
【請求項７】
前記半導体領域は、前記半導体基板が表面に露出した領域であることを特徴とする請求項３〜５のいずれか一つに記載の高耐圧半導体装置。
【請求項８】
前記耐圧領域は、前記半導体基板の上に形成された第２導電型のエピタキシャル成長層であることを特徴とする請求項１または２に記載の高耐圧半導体装置。
【請求項９】
前記分離領域は、前記エピタキシャル成長層の表面から前記半導体基板に達する深さを有し、かつ前記半導体基板より高い不純物濃度を有する拡散領域であることを特徴とする請求項８に記載の高耐圧半導体装置。
【請求項１０】
前記分離領域は、前記エピタキシャル成長層の表面から前記半導体基板に達する深さを有するトレンチ内に埋め込まれた絶縁体からなることを特徴とする請求項８に記載の高耐圧半導体装置。
【請求項１１】
前記半導体領域は、前記エピタキシャル成長層の表面から前記半導体基板に達する深さを有する拡散領域からなることを特徴とする請求項８〜１０のいずれか一つに記載の高耐圧半導体装置。
【請求項１２】
前記耐圧領域は、前記半導体基板の上に絶縁膜を介して形成されたＳＯＩ層に形成されていることを特徴とする請求項１または２に記載の高耐圧半導体装置。
【請求項１３】
前記分離領域は、前記ＳＯＩ層の表面から前記絶縁膜に達する深さを有し、かつ前記半導体基板より高い不純物濃度を有する拡散領域であることを特徴とする請求項１２に記載の高耐圧半導体装置。
【請求項１４】
前記分離領域は、前記ＳＯＩ層の表面から前記絶縁膜に達する深さを有するトレンチ内に埋め込まれた絶縁体からなることを特徴とする請求項１２に記載の高耐圧半導体装置。
【請求項１５】
前記半導体領域は、前記ＳＯＩ層の表面から前記絶縁膜に達する深さを有する拡散領域であることを特徴とする請求項１２〜１４のいずれか一つに記載の高耐圧半導体装置。
【請求項１６】
前記第２主電極または前記第２主電極と接続されるフィールドプレートが前記フローティング領域の表面上に絶縁膜を介して配置されていることを特徴とする請求項１〜１５のいずれか一つに記載の高耐圧半導体装置。
【請求項１７】
前記フローティング領域が複数の領域からなることを特徴とする請求項１〜１６のいずれか一つに記載の高耐圧半導体装置。
【請求項１８】
隣り合う前記フローティング領域の間には、前記半導体領域、前記分離領域および前記半導体基板と接する第１導電型の第２半導体領域が形成されていることを特徴とする請求項１７に記載の高耐圧半導体装置。
【請求項１９】
前記ドリフト領域が複数の領域からなることを特徴とする請求項１〜１７のいずれか一つに記載の高耐圧半導体装置。
【請求項２０】
隣り合う前記ドリフト領域の間には、前記半導体領域、前記分離領域および前記半導体基板と接する第１導電型の第３半導体領域が形成されていることを特徴とする請求項１〜１７のいずれか一つに記載の高耐圧半導体装置。
【請求項２１】
前記第１主電極に電圧を印加し、前記第２主電極に前記第１主電極に印加する電圧より高い電圧を印加した際に、前記半導体領域と前記ドリフト領域とのＰＮ接合、または前記半導体領域と前記フローティング領域とのＰＮ接合の一方でアバランシェブレークダウンする前に、前記ＰＮ接合から前記半導体領域に広がる空乏層同士が接続されることを特徴とする請求項１〜１８のいずれか一つに記載の高耐圧半導体装置。
【請求項２２】
直流電源の正極側に主端子の一方が接続され、交流出力端子に主端子の他方が接続された１個以上の出力パワーデバイスのゲートを駆動するための駆動回路であって、
前記出力パワーデバイスの主端子のうちどちらか一方の端子を基準電位とした第１の補助直流電源により電流が供給される高電位側低耐圧回路と、
前記直流電源の負極側を基準電位とした第２の補助直流電源により電流を供給される低電位側低耐圧回路からの信号をレベルシフトして前記高電位側低耐圧回路に伝送するための高耐圧トランジスタと、を備え、
前記高耐圧トランジスタが、請求項１に記載の高耐圧半導体装置であることを特徴とする駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高耐圧半導体装置および駆動回路に関する。特に、この発明は、例えばＰＷＭインバータ、スイッチング電源等における、電力逆変換用ブリッジ回路の上側アームの半導体スイッチング素子のような可制御半導体素子の制御電極、すなわち入力される制御駆動信号の電位基準となる電極（エミッタ、ソース等）の電位がグランドなどの共通電位に対して変動する回路における可制御半導体素子の制御電極へ、共通電位点に接続された回路から、電位絶縁を行わずにオン・オフ信号を伝達する場合などに使用されるレベルシフト回路として用いられる高耐圧の半導体素子に関する。さらに望ましくはＨＶＩＣ（高耐圧ＩＣ）の形で利用できるレベルシフト回路およびそのレベルシフト回路に用いられる高耐圧の半導体素子に関する。
【背景技術】
【０００２】
パワーデバイスは、モータ制御用のインバータのほか、大容量のＰＤＰ（プラズマディスプレイパネル）、液晶パネルなどのディスプレイパネルの電源、エアコンや照明といった家電用インバータなど多くの分野で広く利用されている。従来、このパワーデバイスの駆動および制御は、フォトカプラなどの半導体素子やトランスなどの電子部品を組み合わせて構成した電子回路によって行っていた。しかし、近年ＬＳＩ（大規模集積回路）技術の進歩により、耐圧クラス１２００Ｖまでの高耐圧ＩＣが実用化されている。この結果、高耐圧ＩＣとして、パワー半導体デバイスのハイサイドゲートドライバとローサイドゲートドライバを内蔵したものや、更には制御回路やパワー半導体デバイスを同一半導体基板上に集積したものなどの系列化が図られ、インバータシステム全体としての高効率化や部品点数や実装面積削減に貢献している。
【０００３】
図１３は、一般的なレベルシフト回路を内蔵した高耐圧ＩＣを示す回路図である。図１３では、特許文献１の図８に記載されている図にダイオード４１，４２が追加されている。同図において、符号１７と符号１８は、例えば４００Ｖの高圧の主直流電源の正極側端子Ｖｄｃと、この電源の負極側である共通電位点ＣＯＭ（図１３においてはグランド）との間に、直列に接続されてＰＷＭインバータの電力逆変換用ブリッジ回路の例えば一相分を形成するＩＧＢＴ（出力パワーデバイス）である。そしてＯＵＴ端子は、ブリッジ回路の上側アームのＩＧＢＴ１７のエミッタと、同じく下側アームのＩＧＢＴ１８のコレクタとの接続点であり、ＩＧＢＴ１７と１８が相補にオン・オフすることによって生成される交流電力の交流出力端子である。
【０００４】
符号Ｅ２は、正極が正極ラインＶｃｃ２に接続され、負極が共通電位点ＣＯＭに接続された例えば１５Ｖの低電圧を供給する補助直流電源（ドライバ電源ともいう）である。符号２０は下側アームのＩＧＢＴ１８をオン・オフ駆動するためのドライバである。ドライバ２０は、この補助直流電源Ｅ２のもとで動作する。
【０００５】
その他の回路部分はブリッジ回路の上側アームのＩＧＢＴ１７を駆動するためのレベルシフト回路である。符号１および符号２は、高耐圧ＭＯＳＦＥＴである。高耐圧ＭＯＳＦＥＴ１は、オン信号２５を入力されて導通する。このオン信号は、主直流電源の負極側の電位（ＣＯＭ電位）を基準電位とした低電圧電源により電流を供給される制御回路６１（低電位側低耐圧回路）により作られたパルス信号である。高耐圧ＭＯＳＦＥＴ１が導通することにより、負荷抵抗３と高耐圧ＭＯＳＦＥＴ１との接続点において電圧降下が生じ、この電圧降下を信号としてＩＧＢＴ１７がオンされる。高耐圧ＭＯＳＦＥＴ２は、同じく制御回路６１で作られたパルスのオフ信号２６を入力されて導通する。高耐圧ＭＯＳＦＥＴ２が導通することにより、負荷抵抗４と高耐圧ＭＯＳＦＥＴ２との接続点において電圧降下が生じ、この電圧降下を信号としてＩＧＢＴ１７がオフされる。
【０００６】
ここで、通常、高耐圧ＭＯＳＦＥＴ１，２は、互いに等しく構成されている。負荷抵抗３，４は、互いに等しく構成されている。なお、負荷抵抗３，４にそれぞれ並列接続された定電圧ダイオード５，６は、負荷抵抗３，４の過大な電圧降下を制限し、以下で述べるＮＯＴ回路８，９等を保護する役割を持つ。レベルシフト回路のうち、２つの高耐圧ＭＯＳＦＥＴ１，２は静止した共通電位点ＣＯＭの電位を基準電位とした信号を入力する回路部分となる。
【０００７】
一方、点線で囲まれた回路部分は、交流出力端子ＯＵＴの電位を基準として動作する高電位側低耐圧回路部分（浮遊電位領域）となる。交流出力端子ＯＵＴの電位は、出力用のＩＧＢＴ１７，１８のオン・オフにより、共通電位点ＣＯＭの電位と、高電圧の主直流電源の正極側端子Ｖｄｃの電位とに交互に追従して変動する。なお、点線で囲まれた回路内の符号Ｅ１は、正極が正極ラインＶｃｃ１に接続され、負極が交流出力端子ＯＵＴに接続された例えば１５Ｖの低電圧を供給する補助直流電源（ドライバ電源ともいう）である。図１３の補助直流電源Ｅ１は、交流出力端子ＯＵＴの電位を基準とする電源であるが、ＩＧＢＴ１７がｐチャネル型の場合は、正極側端子Ｖｄｃの電位を基準電位とする電源とすればよい。
【０００８】
ＮＯＴ回路８，９およびその後段の回路（ローパスフィルタ回路（以下、ＬＰＦとする）３０，３１、ＲＳフリップフロップ（以下、ＲＳラッチとする）１５、ドライバ１６等からなる）は補助直流電源Ｅ１を電源として動作する。一方、高耐圧ＭＯＳＦＥＴ１と負荷抵抗３からなる負荷抵抗回路または高耐圧ＭＯＳＦＥＴ２と負荷抵抗４からなる負荷抵抗回路は、補助直流電源Ｅ１の正極ラインＶｃｃ１と共通電位点ＣＯＭとの間に接続されており、補助直流電源Ｅ１の正極ラインＶｃｃ１と共通電位点ＣＯＭとの間にかかる電圧を電源電圧として動作する。この電源電圧は、補助直流電源Ｅ１の負極に接続されている交流出力端子ＯＵＴの電位が共通電位点ＣＯＭの電位と主直流電源の正極側端子Ｖｄｃの電位との間で変化することから、Ｅ１＋ＶｄｃとＥ１との間で変化することになる。（但し実際は、ＩＧＢＴ１７，１８にそれぞれ並列に、図外の還流ダイオードがカソードをコレクタ側として接続されている。これにより還流ダイオードの還流モードにおいて、交流出力端子ＯＵＴの電位が共通電位点ＣＯＭの電位に対し数Ｖ程度の負の値となる場合がある。）
【０００９】
次に、このレベルシフト回路の動作を述べる。高耐圧ＭＯＳＦＥＴ１のゲートに印加されたオン信号２５により高耐圧ＭＯＳＦＥＴ１に電流が流れ、負荷抵抗３と高耐圧ＭＯＳＦＥＴ１との接続点に電圧降下が発生する。この電圧降下により該接続点の電位がＮＯＴ回路８のしきい値以下になると、ＮＯＴ回路８の出力はＨｉレベル信号を出力する。ＮＯＴ回路８から出力されたＨｉレベル信号はＬＰＦ３０を介して、ＲＳラッチ１５のセット端子Ｓに印加され、ＲＳラッチ１５の出力端子ＱからＨｉレベル信号が出力される。ＲＳラッチ１５の出力端子Ｑから出力されたＨｉレベル信号はドライバ１６を介してＩＧＢＴ１７のゲートに印加され、ＩＧＢＴ１７がオンされる。同時に（厳密にはアーム間の短絡防止のため、このオン時点の僅か前の時点に）ＩＧＢＴ１８は、制御回路６１からドライバ２０を介して印加される信号によりオフされる。
【００１０】
次に、高耐圧ＭＯＳＦＥＴ２のゲートに印加されたオフ信号２６により高耐圧ＭＯＳＦＥＴ２に電流が流れ、負荷抵抗４と高耐圧ＭＯＳＦＥＴ２との接続点に電圧降下が発生する。この電圧降下により該接続点の電位がＮＯＴ回路９のしきい値以下になると、ＮＯＴ回路９の出力はＨｉレベル信号を出力する。ＮＯＴ回路９から出力されたＨｉレベル信号はＬＰＦ３１を介して、ＲＳラッチ１５のリセット端子Ｒ２１に印加され、ＲＳラッチ１５の出力端子ＱからＬｏレベル信号が出力される。ＲＳラッチ１５の出力端子Ｑから出力されたＬｏレベル信号は、ドライバ１６を介してＩＧＢＴ１７のゲートに印加され、ＩＧＢＴ１７がオフされる。同時に（厳密にはアーム間の短絡防止のため、このオフ時点の僅か後の時点に）ＩＧＢＴ１８は、制御回路６１からドライバ２０を介して印加される信号によりオンされる。
【００１１】
ところで、ＩＧＢＴ１８をオフし、かつＩＧＢＴ１７をオンする際には、このスイッチングを起因として交流出力端子ＯＵＴに生じる急峻な電位の上昇ｄＶ／ｄｔにより、高耐圧ＭＯＳＦＥＴ１，２のソース・ドレイン間容量がそれぞれ充電される。この時の充電電流により、負荷抵抗３と高耐圧ＭＯＳＦＥＴ１との接続点、および負荷抵抗４と高耐圧ＭＯＳＦＥＴ２との接続点のそれぞれに、レベルシフト回路の正常動作のオン信号やオフ信号により発生する電圧降下と異なる電圧降下（以下、異常な電圧降下とする）が発生する。この電圧降下により、ＲＳラッチ１５が誤動作し、ＩＧＢＴ１７が誤ってオンされたり、ブリッジ回路のアーム間の短絡が惹起されたり、あるいはＩＧＢＴ１７が不必要にオフされたりするおそれがある。
【００１２】
このような負荷抵抗３と高耐圧ＭＯＳＦＥＴ１との接続点、および負荷抵抗４と高耐圧ＭＯＳＦＥＴ２との接続点に生じる異常な電圧降下は、ＩＧＢＴ１７，１８のスイッチング時以外に、外来ノイズによっても発生する可能性がある。ＬＰＦ３０，３１は、上述したようなＲＳラッチ１５の誤動作を防止するために挿入されており、スイッチングや外来ノイズに起因するパルス幅の小さい（高い周波数の）入力信号を異常信号として取り除く役割を持っている。
【００１３】
なお、図１３の回路のように、パルス信号であるオン信号２５およびオフ信号２６を用いてＩＧＢＴ１７，１８をオン・オフ駆動する理由は以下の通りである。即ち、ＰＷＭインバータ等の出力信号を高速スイッチングするためには、出力用スイッチング素子をオン・オフするキャリア周波数を高めること、したがってレベルシフト回路を高速で動かすことが望ましい。また、スイッチング素子をオン・オフするキャリア周波数を高くすることは、ＰＷＭインバータ等の高周波化につながり、インバータシステムなどの電源ボードにおけるコイルを小さくすることができ、ボード面積を縮小することができるというメリットがある。
【００１４】
そこで、レベルシフト回路を高速で動かすためには、レベルシフト回路用の高耐圧ＭＯＳＦＥＴ１，２に比較的大きな電流を流す必要がある。しかし、図１３に示す点線で囲まれた部分のように基準電位が変動する高電位側低耐圧回路部分において、特に基準電位が高い電位にある場合、高耐圧ＭＯＳＦＥＴ１，２に流れる電流による損失が増大する。例えば、パルスジェネレータで発生させた信号により高耐圧ＭＯＳＦＥＴ１，２のゲートに入力してこれをオンさせる場合、各高耐圧ＭＯＳＦＥＴ１，２のオン電流を１０ｍＡ流すとして、主直流電源の正極側端子Ｖｄｃの電圧を４００Ｖとし、高耐圧ＭＯＳＦＥＴ１，２をオン・オフさせるデューティサイクル（以下、オン・オフデューティサイクルとする）が平均１０％であるとすると、各高耐圧ＭＯＳＦＥＴ１，２の平均損失は約０．４Ｗ程度の値になる。
【００１５】
また、下記特許文献２には、パワーデバイスのハイサイドゲートドライバとレベルシフト回路を内蔵した高耐圧ＩＣについて記載されている。この高耐圧ＩＣでは、半導体基板上に絶縁膜を介して形成される配線により、レベルシフト用の高耐圧ＭＯＳＦＥＴと分離島領域（浮遊電位領域）とが接続されている。このため、高耐圧ＭＯＳＦＥＴと分離島領域との間において、絶縁膜に選択的に設けられた開口部から半導体基板が露出し、この半導体基板が露出する領域に配線が接している。高耐圧ＭＯＳＦＥＴと分離島領域を接続する配線に高電圧が印加された際に、高耐圧ＭＯＳＦＥＴから広がる空乏層と分離島領域から広がる空乏層がつながり、配線が接する半導体基板の表面層の電位が上昇する。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特許第３６３５９７５号公報
【特許文献２】特許第３９１７２１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、上述したように、図１３に示す高耐圧ＩＣにおいて、ＩＧＢＴ１８がオフされ、かつＩＧＢＴ１７がオンされる場合、このスイッチングに起因して、交流出力端子ＯＵＴの電位が急峻に上昇する。つまり、所謂ｄＶ／ｄｔサージが生じ、交流出力端子ＯＵＴの電位は大きく変動する。それにより、補助直流電源Ｅ１の正極ラインＶｃｃ１の電位も同様に変動する。
【００１８】
以下に、上述した交流出力端子ＯＵＴの電位および正極ラインＶｃｃ１の電位の変動により生じる誤動作について説明する。まず、高耐圧ＭＯＳＦＥＴ１，２は、ドレイン電位が上昇したときに構成される寄生容量のうち、大きな割合を占める出力容量として、ドレイン・ソース間容量Ｃｄｓとドレイン・基板間容量Ｃｄｓｕｂからなる寄生の出力容量５１，５２を有している。ｄＶ／ｄｔサージが生じると、寄生の出力容量５１，５２を介して、補助直流電源Ｅ１の正極側から、ｄＶ／ｄｔサージに応じた過渡電流が流れる。これにより、高耐圧ＭＯＳＦＥＴ１，２がオンしたのと見かけ上同じ状態となる。その場合、オン信号２５が入力される高耐圧ＭＯＳＦＥＴ１のドレインに接続されるノード（以下、ドレイン側のノードとする）、およびオフ信号２６が入力される高耐圧ＭＯＳＦＥＴ２のドレイン側のノードに変位電流による誤信号が生じる。このとき、高耐圧ＭＯＳＦＥＴ１または高耐圧ＭＯＳＦＥＴ２にオン信号２５またはオフ信号２６が入力されても、変位電流により高耐圧ＭＯＳＦＥＴ１，２の寄生の出力容量５２が充電されている間、次段への伝達信号は発生しない。つまり、寄生の出力容量５２が充電されている期間が、遅延時間となる。
【００１９】
また、仮に製造バラツキにより、高耐圧ＭＯＳＦＥＴ２の寄生の出力容量５２が１０％程度高くなっている場合を考える。負荷抵抗４の抵抗と、寄生の出力容量５２とｄＶ／ｄｔサージに応じた過渡電流との積である変位電流との積で表される電圧降下により、負荷抵抗４と高耐圧ＭＯＳＦＥＴ２との接続点の電位がＮＯＴ回路９のしきい値以下になってしまった場合、高耐圧ＭＯＳＦＥＴ２のドレイン側のノードに流れるＨｉレベル信号は、ＬＰＦ３１を介してＲＳラッチ１５のリセット端子Ｒ２１に印加される。これにより、ＲＳラッチ１５のリセット端子Ｒ２１が優先されてしまい、ＲＳラッチ１５の出力端子ＱからＬｏレベル信号が出力される。この結果、高耐圧ＭＯＳＦＥＴ２にオフ信号２６が入力されていないにもかかわらず、ＩＧＢＴ１７はドライバ１６を介して印加されるＬｏレベル信号によりオフされ、高耐圧ＩＣは誤動作してしまうこととなる。
【００２０】
この誤動作について説明する。まず、ｄＶ／ｄｔサージによる交流出力端子ＯＵＴの電位および正極ラインＶｃｃ１の電位の変動により、高耐圧ＭＯＳＦＥＴ１のドレイン側のノードにＩ１の変位電流が過渡的に流れ、高耐圧ＭＯＳＦＥＴ２のドレイン側のノードにＩ２の変位電流が過渡的に流れる。図１３に示す高耐圧ＩＣでは、サージ電流を共通電位点ＣＯＭに流すために、ダイオード４１が高耐圧ＭＯＳＦＥＴ１のドレインと交流出力端子ＯＵＴとの間に接続され、ダイオード４２が高耐圧ＭＯＳＦＥＴ２のドレインと交流出力端子ＯＵＴとの間に接続されている。
【００２１】
ここで、ｄＶ／ｄｔサージによる交流出力端子ＯＵＴの電位および正極ラインＶｃｃ１の電位の変動時に、ダイオード４１，４２を経由して高耐圧ＭＯＳＦＥＴ１，２のドレイン側のノードに流れる電流成分は、図１３に示すｉ１とｉ２に当たり、負荷抵抗３，４を経由して高耐圧ＭＯＳＦＥＴ１，２のドレイン側のノードに流れる電流成分は、図１３に示すｉ１’とｉ２’に当たる。つまり、変位電流Ｉ１，Ｉ２は、ダイオード４１，４２および負荷抵抗３，４を経由して高耐圧ＭＯＳＦＥＴ１，２のドレイン側のノードに流れる電流成分（以下、変位電流成分とする）ｉ１，ｉ１’、ｉ２，ｉ２’の和となり、それぞれＩ１＝ｉ１＋ｉ１’、Ｉ２＝ｉ２＋ｉ２’で表される。
【００２２】
まず、ｄＶ／ｄｔサージにより、交流出力端子ＯＵＴの電位だけでなく、補助直流電源Ｅ１の正極ラインＶｃｃ１の電位も伴って上昇する。このため、ｄＶ／ｄｔサージによる電位の変動直後は、微小な変位電流成分ｉ１’，ｉ２’がそれぞれの負荷抵抗３，４と高耐圧ＭＯＳＦＥＴ１，２を介して共通電位点ＣＯＭに流れる。微小な変位電流成分ｉ１’による負荷抵抗３と高耐圧ＭＯＳＦＥＴ１との接続点においての電圧降下および微小な変位電流成分ｉ２’による負荷抵抗４と高耐圧ＭＯＳＦＥＴ１との接続点においての電圧降下が、補助直流電源Ｅ１の正極ラインＶｃｃ１と交流出力端子ＯＵＴとの間の電位差（ここでは１５Ｖとする）以上になり、交流出力端子ＯＵＴの電位よりも０．６Ｖ以上低くなると、ダイオード４１，４２の順方向に電流が流れ始める。つまり、数十ｋＶ／μｓ程度の急峻なｄＶ／ｄｔサージにより発生する変位電流成分ｉ１’，ｉ２’のほとんどは、このダイオード４１，４２を伝って、高耐圧ＭＯＳＦＥＴ１，２の寄生の出力容量５１，５２を充電することに作用する。数十ｋＶ／μｓ程度の急峻なｄＶ／ｄｔサージにより発生する変位電流成分ｉ１’，ｉ２’により高耐圧ＭＯＳＦＥＴ１，２の寄生の出力容量５１，５２が充電されるとき、負荷抵抗３，４の両端での電位差は１５．６Ｖ以上になっているため、ＮＯＴ回路８，９の出力はともにＨｉレベル信号となる。ＲＳラッチ１５は、セットとリセット信号を区別することができないため、ＮＯＴ回路８，９から出力されたＨｉレベル信号を信号として受け付けない。これにより、誤動作は起こらない。一方、数ｋＶ／μｓの緩いｄＶ／ｄｔサージ発生時は、微小な変位電流成分ｉ１’，ｉ２’が支配的となる。数ｋＶ／μｓの緩いｄＶ／ｄｔサージでは、微小な変位電流成分ｉ１’，ｉ２’による負荷抵抗３と高耐圧ＭＯＳＦＥＴ１との接続点においての電圧降下および負荷抵抗４と高耐圧ＭＯＳＦＥＴ２との接続点においての電圧降下が、ちょうどＮＯＴ回路８，９のしきい値電圧Ｖｔｈ付近になる。このため、ＮＯＴ回路８，９のいずれか一方がＨｉレベル信号を出力し、それが誤信号として伝達されてしまうケースがある。
【００２３】
ここで述べたＮＯＴ回路８，９のしきい値電圧Ｖｔｈは、ＮＭＯＳ，ＰＭＯＳから構成されるＣＭＯＳインバータ回路のＮＭＯＳ，ＰＭＯＳそれぞれの電流駆動能力に起因する。仮に、ＮＭＯＳとＰＭＯＳの電流駆動能力を等しいと仮定すると、ＮＯＴ回路８，９のしきい値電圧Ｖｔｈは、補助直流電源Ｅ１の正極ラインＶｃｃ１と交流出力端子ＯＵＴとの間の電位差（１５Ｖ）÷２＝７．５（Ｖ）となる。
【００２４】
ここで、前述したように高耐圧ＭＯＳＦＥＴ１と高耐圧ＭＯＳＦＥＴ２の寄生の出力容量成分が異なるときの、変位電流成分ｉ１’，ｉ２’をトリガとした誤信号について説明する。数ｋＶ／μｓのｄＶ／ｄｔサージが交流出力端子ＯＵＴに加わったとき、補助直流電源Ｅ１の正極ラインＶｃｃ１と交流出力端子ＯＵＴとの間に流れる微小な変位電流成分ｉ１’，ｉ２’は、１．５ｍＡ（ＮＯＴ回路８，９のしきい値電圧７．５Ｖ÷負荷抵抗３，４の抵抗値５．０ｋΩ）を超えると、ＮＯＴ回路８，９のどちらか一方からＲＳラッチ１５のリセット端子Ｒ２１にＨｉレベル信号として入力されてしまう。これにより、ＲＳラッチ１５の出力端子ＱからＩＧＢＴ１７に誤信号が伝達されてしまう。
【００２５】
このとき、例えば、高耐圧ＭＯＳＦＥＴ１の寄生の出力容量５１（Ｃｄｓ＋Ｃｄｓｕｂ）の合成容量Ｃｎ１を２ｐＦ（２×１０-12Ｆ）、高耐圧ＭＯＳＦＥＴ２の寄生の出力容量５２（Ｃｄｓ＋Ｃｄｓｕｂ）の合成容量Ｃｎ２を２．２ｐＦ（２．２×１０-12Ｆ、製造ばらつきにより１０％増と仮定）、負荷抵抗３，４の抵抗値をそれぞれ５．０ｋΩ（５×１０3Ω）とし、０．７ｋＶ／μｓ（０．７×１０3／１０-6＝０．７×１０9Ｖ／Ｓ）のｄＶ／ｄｔサージが交流出力端子ＯＵＴに入ったとする。この場合、オン信号２５が入力される側、あるいはオフ信号２６が入力される側で、誤信号を生ずる虞のある電圧降下は、下記のように見積もられる。
【００２６】
すなわち、一般に電圧Ｖが印加されている容量Ｃｎ中の電荷量Ｑは、次の（１）式で表される。このため、ｄＶ／ｄｔサージのように電圧Ｖが時間ｔに対して変動した場合、容量Ｃｎ中の電荷量Ｑも変動し、その変動ｄＱ／ｄｔは容量Ｃｎに出入りする電流ｉに等しく、次の（２）式となる。
【００２７】
Ｑ  ＝  Ｃｎ・Ｖ  ・・・（１）
【００２８】
ｉ  ＝  ｄＱ／ｄｔ  ＝  Ｃｎ・ｄＶ／ｄｔ  ・・・（２）
【００２９】
したがって、この電流ｉが負荷抵抗Ｒに流れることに起因する電圧降下Ｖ１は、次の（３）式で与えられる。
【００３０】
Ｖ１  ＝  ｉ・Ｒ  ＝  Ｃｎ・ｄＶ／ｄｔ・Ｒ  ・・・（３）
【００３１】
そこで、オン信号２５が入力される側（ｉ１’側）の負荷抵抗３と高耐圧ＭＯＳＦＥＴ１との接続点の電圧降下Ｖｓ１は、上記（３）式により、Ｖｓ１＝２×１０-12×０．７×１０9×５×１０3＝７．０（Ｖ）となる。オフ信号２６が入力される側（ｉ２’側）の負荷抵抗４と高耐圧ＭＯＳＦＥＴ２との接続点においての電圧降下Ｖｒ１は、上記（３）式により、Ｖｒ１＝２．２×１０-12×０．７×１０9×５×１０3＝７．７（Ｖ）となる。このときオフ信号２６が入力される側の負荷抵抗４と高耐圧ＭＯＳＦＥＴ２との接続点においての電圧降下がＮＯＴ回路９のしきい値電圧Ｖｔｈ＝７．５Ｖを超えるため、ＮＯＴ回路９のみがＨｉレベル信号を誤って出力することになる。
【００３２】
上記の誤信号を生ずる電圧降下を低減するため、例えば、レベルシフト用の負荷抵抗３，４の抵抗値を、５ｋΩから１ｋΩに小さくすることが考えられる。しかし、この場合、次のような問題が発生する。負荷抵抗３，４の抵抗値を５ｋΩとした場合に、仮に高耐圧ＭＯＳＦＥＴ１，２のオン電流を１０ｍＡの飽和電流に設定していたとすると、負荷抵抗３，４の抵抗値が１ｋΩである場合には、高耐圧ＭＯＳＦＥＴ１，２に５０ｍＡの飽和電流を流す必要がある。高耐圧ＭＯＳＦＥＴ１，２に５０ｍＡの飽和電流を流したとき、主直流電源の正極側端子Ｖｄｃの電圧を４００Ｖとして、仮に高耐圧ＭＯＳＦＥＴ１，２のゲートをオン・オフするために高耐圧ＭＯＳＦＥＴ１，２のゲートに入力する信号をパルスジェネレータで駆動する場合、高耐圧ＭＯＳＦＥＴ１，２のオン・オフデューティサイクルが平均１０％であるとすると、ＩＧＢＴ１７のコレクタ電位が高い状態での高耐圧ＭＯＳＦＥＴ１，２の平均損失は、約２．０Ｗ程度にもなり、高耐圧ＩＣを樹脂封止するためのパッケージの許容損失を大幅に超えてしまう。通常、放熱性を高くしたパッケージでも、許容損失は０．８Ｗ程度である。そのため、高耐圧ＭＯＳＦＥＴ１，２の平均損失を０．８Ｗ以下にするためには、各高耐圧ＭＯＳＦＥＴ１，２のオン・オフデューティサイクルを４％以下まで短くする必要がある。
【００３３】
しかしながら、高耐圧ＭＯＳＦＥＴ１，２のオンデューティサイクルを短くした場合、特に中小容量の電源機器に用いる数百ｋＨｚから数ＭＨｚ程度の高スイッチング周波数を使用すると、レベルシフト回路の入力容量や出力容量、その後段のバッファ回路（ＮＯＴ回路、ＬＰＦなど）およびドライバ１６の入力容量による遅延時間と入力信号との時間的関係が問題となり得る。図１３に示すような一般的なレベルシフト回路と浮遊電位領域とを内蔵した高耐圧ＩＣの場合、高耐圧ＭＯＳＦＥＴ１と負荷抵抗３からなる負荷抵抗回路または高耐圧ＭＯＳＦＥＴ２と負荷抵抗４からなる負荷抵抗回路からドライバ１６までのターンオン信号またはターンオフ信号を伝達する際の遅延時間（伝達遅延時間）は、前述の寄生の出力容量５１，５２の影響で１００ｎｓ程度かかってしまう。つまり、高耐圧ＩＣの発振周波数を１ＭＨｚとした場合、１０％のデューティサイクルで１００ｎｓのオン時間になるため、１０％以下のオンデューティサイクルおよび９０％以上のオフデューティサイクルには設定できないという制約が発生する。そのため、高耐圧ＭＯＳＦＥＴ１，２の平均損失を減らすために、高耐圧ＭＯＳＦＥＴ１，２を４％以下のオン・オフデューティサイクルで駆動しても、伝達遅延時間によってはオン信号が伝わらないケースがでてくるということになる。
【００３４】
ｄｖ／ｄｔサージによる変位電流によって生じる誤信号の信号レベルは、図１３に示す高耐圧ＭＯＳＦＥＴ１，２の寄生の出力容量５１，５２の容量値に大きく依存するものであり、ＮＯＴ回路やＬＰＦ、そのほかメタル配線下の浮遊容量等はあまり影響しない。
【００３５】
よって、高耐圧ＩＣ全体の許容損失を抑えながら、ｄＶ／ｄｔサージに基づく誤動作を引き起こす変位電流を低減するには、高耐圧ＭＯＳＦＥＴ１，２の出力容量を低減することが非常に効果的である。
【００３６】
図１４は、従来の高耐圧ＩＣの要部を示す平面図である。図１４では、高耐圧ＭＯＳＦＥＴを含むレベルシフト回路と浮遊電位領域を備えた駆動回路とを同一の半導体基板に形成している。また、図１５Ａおよび図１５Ｂは、図１４の切断線Ｘ−Ｘ’における断面構造を示す断面図である。図１５Ａおよび図１５Ｂでは、従来のレベルシフト回路に用いる高耐圧ＭＯＳＦＥＴの要部を示している。
【００３７】
図１４に示すように、従来のレベルシフト回路では、レベルシフト素子である高耐圧ＭＯＳＦＥＴ１１，１１ｂを円形状にレイアウトし、その中心にはドレインｎ+領域１０３が形成されている。このドレインｎ+領域１０３にドレイン電極１２０が接続され、ドレイン電極１２０のドレインパッドから浮遊電位領域３００へワイヤボンディングによりボンディングワイヤ２０１が接続されている。高耐圧ＭＯＳＦＥＴ１１，１１ｂは、図１３に示す高耐圧ＭＯＳＦＥＴ１，２に相当するものであり、ゲートドライバＩＣと称せられる高耐圧ＩＣの高電圧側と低電圧側とのインターフェースとして機能するレベルシフト素子として使用される。
【００３８】
図１５Ａに示すように、高耐圧ＭＯＳＦＥＴ１１は、ｐ-型シリコン基板１００の表面層にｎ-型領域１０１が設けられている。ｎ-型領域１０１の表面層には、高耐圧ＭＯＳＦＥＴ１１のドレインｎ+領域１０３と、ドレインｎ+領域１０３を取り囲むｎオフセット領域１０４が設けられている。ｎ-型領域１０１外周部には、グランドＧｎｄ（ＣＯＭ電位点）と接続された領域（以下、Ｇｎｄ領域とする）としてｐ-ウエル領域１０２が設けられている。ｐ-ウエル領域１０２は、高耐圧ＭＯＳＦＥＴ１１を囲む。ｐ-ウエル領域１０２とｎ-型領域１０１との間には、チャネル領域としても機能するｐベース領域１０５が設けられている。ｐベース領域１０５の表面層には、ベースピックアップｐ+領域１１３、および高耐圧ＭＯＳＦＥＴ１１のソースｎ+領域１１４が設けられている。ｐベース領域１０５の表面には、ゲート酸化膜を介して例えばポリシリコンからなる高耐圧ＭＯＳＦＥＴ１１のゲート電極１１５が設けられている。高耐圧ＭＯＳＦＥＴ１１のドレイン電極１２０は、ドレインｎ+領域１０３に接する。高耐圧ＭＯＳＦＥＴ１１のソース電極１２１は、ソースｎ+領域１１４に接する。また、ソース電極１２１は、グランドＧｎｄに接続されている。また、ｎ-型領域１０１の表面には、ＬＯＣＯＳ工程で形成されたフィールド酸化膜１５１、ＴＥＯＳやＢＰＳＧなどの絶縁体からなる層間絶縁膜１５２、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長  ）によるシリコン酸化膜とシリコン窒化膜からなるパッシベーション膜１５３が設けられている。
【００３９】
ここで、高耐圧ＭＯＳＦＥＴ１１を構成する各領域は、例えば次のような設計条件で設けられている。ｎ-型領域１０１のリン（Ｐ）の表面濃度は、１×１０15／ｃｍ3〜１×１０16／ｃｍ3程度である。ｎ-型領域１０１の拡散深さＸｊは、７μｍ〜１０μｍ程度である。ｎオフセット領域１０４のリンの表面濃度は、１×１０17／ｃｍ3〜１×１０18／ｃｍ3程度である。ｎオフセット領域１０４の拡散深さＸｊは、１μｍ〜２μｍ程度である。ｐ-ウエル領域１０２のボロン（Ｂ）の表面濃度は、１×１０15／ｃｍ3〜１×１０18／ｃｍ3程度である。ｐ-ウエル領域１０２の拡散深さＸｊは、１０μｍ〜１３μｍ程度である。ｐベース領域１０５のボロンの表面濃度は、１×１０16〜１×１０19／ｃｍ3程度である。ｐベース領域１０５の拡散深さＸｊは、４．０μｍ〜５．５μｍ程度である。
【００４０】
図１５Ａでは、ｄＶ／ｄｔサージによる交流出力端子ＯＵＴの電位の跳ね上がりにより、過渡的に高耐圧ＭＯＳＦＥＴ１１のドレイン電位が上昇したときに構成される寄生容量のうち、大きな割合を占める出力容量（ドレイン・ソース間容量Ｃｄｓ）について示している。入力容量（ゲート・ドレイン間容量Ｃｇｄ，ゲート・ソース間容量Ｃｇｓ）は、全体の寄生容量の数％程度の容量であるため省略する。図１５Ａに示す出力容量のうち、ドレイン・ソース間容量Ｃｄｓは、ｐ-ウエル領域１０２およびｐベース領域１０５とｎ-型領域１０１との接合で構成される容量成分Ｃｄｓ１、負極側のフィールドプレートとしてドレインｎ+領域方向に張出してあるソース電極１２１とその直下にあるｎ-型領域１０１との間に形成されたフィールド酸化膜１５１に寄生する容量成分Ｃｄｓ２、とからなる。つまり、ドレイン・ソース間容量Ｃｄｓは、容量成分Ｃｄｓ１，Ｃｄｓ２の和（Ｃｄｓ＝Ｃｄｓ１＋Ｃｄｓ２）である。
【００４１】
図１５Ａに示す高耐圧ＭＯＳＦＥＴ１１に対して、小信号モデルを用いたＣ−Ｖ（容量−電圧）特性シミュレーションを行った。ここで、ＡＣ周波数を１ＭＨｚとした。その結果、ドレイン電位が３０Ｖのときのドレイン・ソース間容量Ｃｄｓは０．４ｐＦ程度の容量値を持つことがわかった。また、出力容量のうち、ドレイン・基板間容量Ｃｄｓｕｂはｎ-型領域１０１とｐ-型シリコン基板１００との接合で構成される容量である。このドレイン・基板間容量Ｃｄｓｕｂは、高耐圧ＭＯＳＦＥＴの寄生容量成分で最も大きな割合を示している。上記Ｃ−Ｖ特性シミュレーションでは、ドレイン電位が３０Ｖのときのドレイン・基板間容量Ｃｄｓｕｂは１．６ｐＦ程度の容量値を持つことがわかった。
【００４２】
図１５Ｂに示すように、高耐圧ＭＯＳＦＥＴ１１ｂは、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成されている。ＳＯＩ基板は、ｐ-型シリコン基板１００上にシリコン酸化膜２００を介してＳＯＩ層となるｎ-型シリコン基板４０１が積層されてなる。シリコン酸化膜２００の厚さは、数μｍ以上である。ｐ-ウエル領域１０２は、シリコン酸化膜２００に接する。それ以外の構成は、図１５Ａに示す高耐圧ＭＯＳＦＥＴ１１と同様である。また、高耐圧ＭＯＳＦＥＴ１１ｂにおいても、図１５Ａに示す高耐圧ＭＯＳＦＥＴ１１と同様に、ドレイン・ソース間容量Ｃｄｓ（＝Ｃｄｓ１＋Ｃｄｓ２）を有している。
【００４３】
上述したような円形状の平面形状を有する高耐圧ＭＯＳＦＥＴ１１の出力容量を低減するには、グランドＧｎｄ（ＣＯＭ電位点）に電気的に接続されたｐベース領域１０５、ｐ-ウエル領域１０２およびｐ-型シリコン基板１００とドリフト領域（耐圧領域）であるｎ-型領域１０１によるＰＮ接合の接合面積を小さくすることが考えられる。ＰＮ接合の接合面積を小さくすることで、ドレイン・ソース間容量Ｃｄｓと、ドレイン・基板間容量Ｃｄｓｕｂを小さくできる。しかしながら、通常、円形状の平面構造を有する領域におけるＰＮ接合の接合面積を小さくすることは、円形状の径を小さくすることになる。径を小さくすればドリフト領域（耐圧領域）のドリフト長Ｌｄを短くすることになり、ドリフト長を短くすると高耐圧ＭＯＳＦＥＴ１１の耐圧が低くなることに繋がる。そのため、高耐圧ＭＯＳＦＥＴ１１の円形状の径を維持したまま、出力容量のみ低減することが求められる。高耐圧ＭＯＳＦＥＴ１１ｂにおいても同様の課題がある。
【００４４】
また、上記特許文献２においては、レベルシフト用の高耐圧ＭＯＳＦＥＴの耐圧構造と分離領域の耐圧構造を共有化する構成を有する高耐圧ＩＣについて記載されている。しかし、高耐圧ＭＯＳＦＥＴと分離領域の耐圧構造をそれぞれ構成するものについては何ら記載されておらず、出力容量についても記載されていない。
【００４５】
この発明は、上述した従来技術による問題点を解消するため、スイッチング応答速度が速い高耐圧トランジスタを提供することを目的とする。また、電力損失および誤動作を抑制した駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００４６】
上述した課題を解決し、本発明の目的を達成するため、本発明にかかる高耐圧半導体装置および駆動回路は、高耐圧トランジスタのドリフト領域であるｎ-型領域からなる耐圧領域を２つ、もしくは複数にそれぞれ離して形成し、それぞれのｎ-型領域の間にｐ-領域を設ける。また、１つのｎ-型領域内に高不純物濃度のドレイン拡散領域を形成し、もう一方、もしくは残りの複数のｎ-型領域をフローティング電位とする。ドレイン拡散領域は、高電位配線と接続される。
【発明の効果】
【００４７】
本発明にかかる高耐圧半導体装置および駆動回路によれば、スイッチング応答速度が速い高耐圧トランジスタを提供することができるという効果を奏する。また、電力損失および誤動作を抑制された駆動回路を提供することができるという効果を奏する。
【００４８】
本構造を用いることで、高耐圧を保証するために、例えば円形状の耐圧領域がＭＯＳＦＥＴに要求される電流駆動能力以上の面積となる場合に、その必要な電流駆動能力以外の耐圧領域における寄生容量成分などを無効化することができる。これにより、安価に高耐圧ＭＯＳＦＥＴの出力容量を低減することができるため、レベルシフト回路に高耐圧ＭＯＳＦＥＴを用いた場合、ｄＶ／ｄｔサージ発生時の変位電流を小さくすることができる。
【００４９】
また、高耐圧ＭＯＳＦＥＴの出力容量を低減することで、高耐圧ＭＯＳＦＥＴのゲートにオン信号を入力したときに、出力容量の放電を早くすることができる。さらに、高耐圧ＭＯＳＦＥＴをレベルシフト回路に用いた場合、ハイサイド駆動回路部のターンオン・ターンオフ伝達遅延時間を短くすることができる。伝達遅延時間が短くなることで、高耐圧ＭＯＳＦＥＴを駆動するオンデューティも小さく設定することが可能なので、許容損失を維持したまま、レベルシフト用の負荷抵抗も小さくすることができる。その結果、レベルシフト回路部での電力損失を抑えつつ、ｄＶ／ｄｔサージ発生時の変位電流と負荷抵抗の両方が小さくなるため、負荷抵抗部での電圧降下が小さくなり、ｄＶ／ｄｔサージによって誤動作しにくい駆動回路を実現できる。
【図面の簡単な説明】
【００５０】
【図１Ａ】図１Ａは、本発明の実施の形態１にかかる高耐圧ＭＯＳＦＥＴの要部を示す断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態１にかかる高耐圧ＭＯＳＦＥＴの要部を示す断面図である。
【図２】図２は、本発明にかかる高耐圧ＩＣの要部を示す平面図である。
【図３Ａ】図３Ａは、本発明の実施の形態１の高耐圧ＭＯＳＦＥＴの耐圧特性評価結果を示す特性図である。
【図３Ｂ】図３Ｂは、本発明の実施の形態１の高耐圧ＭＯＳＦＥＴの耐圧特性評価結果を示す特性図である。
【図４Ａ】図４Ａは、本発明の実施の形態１の高耐圧ＭＯＳＦＥＴの耐圧特性評価結果を示す特性図である。
【図４Ｂ】図４Ｂは、本発明の実施の形態１の高耐圧ＭＯＳＦＥＴの耐圧特性評価結果を示す特性図である。
【図５】図５は、本発明の実施の形態１の高耐圧ＭＯＳＦＥＴのＣ−Ｖ特性を示す特性図である。
【図６】図６は、本発明の実施の形態２にかかる高耐圧ＩＣの要部を示す平面図である。
【図７】図７は、本発明の実施の形態３にかかる高耐圧ＭＯＳＦＥＴの要部を示す平面図である。
【図８Ａ】図８Ａは、本発明の実施の形態４にかかる高耐圧ＭＯＳＦＥＴの要部を示す断面図である。
【図８Ｂ】図８Ｂは、本発明の実施の形態４にかかる高耐圧ＭＯＳＦＥＴの要部を示す断面図である。
【図９Ａ】図９Ａは、本発明の実施の形態５にかかる高耐圧ＩＣの要部を示す平面図である。
【図９Ｂ】図９Ｂは、図９Ａの切断線Ｃ−Ｃ’における断面構造を示す断面図である。
【図１０Ａ】図１０Ａは、本発明の実施の形態６にかかる高耐圧ＭＯＳＦＥＴの要部を示す断面図である。
【図１０Ｂ】図１０Ｂは、本発明の実施の形態６にかかる高耐圧ＭＯＳＦＥＴの要部を示す断面図である。
【図１１Ａ】図１１Ａは、本発明の実施の形態７にかかる高耐圧ＭＯＳＦＥＴの要部を示す平面図である。
【図１１Ｂ】図１１Ｂは、図１１Ａの切断線Ｃ−Ｃ’における断面構造を示す断面図である。
【図１２Ａ】図１２Ａは、図１１Ａの切断線Ｄ−Ｄ’における断面構造を示す断面図である。
【図１２Ｂ】図１２Ｂは、図１１Ａの切断線Ｅ−Ｅ’における断面構造を示す断面図である。
【図１３】図１３は、一般的なレベルシフト回路を内蔵した高耐圧ＩＣを示す回路図である。
【図１４】図１４は、従来の高耐圧ＩＣの要部を示す平面図である。
【図１５Ａ】図１５Ａは、図１４の切断線Ｘ−Ｘ’における断面構造を示す断面図である。
【図１５Ｂ】図１５Ｂは、図１４の切断線Ｘ−Ｘ’における断面構造を示す断面図である。
【図１６】図１６は、本発明の実施の形態１にかかる高耐圧ＭＯＳＦＥＴの要部の別の一例を示す断面図である。
【図１７】図１７は、本発明の実施の形態１にかかる高耐圧ＭＯＳＦＥＴの要部の別の一例を示す断面図である。
【図１８】図１８は、本発明にかかる高耐圧ＭＯＳＦＥＴの要部の別の一例を示す断面図である。
【発明を実施するための形態】
【００５１】
以下に添付図面を参照して、この本発明にかかる高耐圧半導体装置および駆動回路の好適な実施の形態を詳細に説明する。添付図面は模式的なものであり、図示された厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００５２】
本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。
【００５３】
また、以下の実施の形態では、半導体基板としてシリコン（Ｓｉ）基板を用いて説明しているが、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などシリコン以外の材料からなる半導体基板でも同様に効果を得ることができる。
【００５４】
（実施の形態１）
図１Ａ〜図５を用いて実施の形態１について説明する。図１Ａ，１Ｂは、本発明の実施の形態１にかかる高耐圧ＭＯＳＦＥＴの要部を示す断面図である。図２は、本発明にかかる高耐圧ＩＣの要部を示す平面図である。図２では、高耐圧ＭＯＳＦＥＴを含むレベルシフト回路と浮遊電位領域を備えた駆動回路とを同一の半導体基板に形成している（以下、図６，９Ａにおいても同様）。図２の切断線Ａ−Ａ’における断面構造を図１Ａに示す。図２の切断線Ｂ−Ｂ’における断面構造を図１Ｂに示す。なお、図２において、高耐圧ＭＯＳＦＥＴ７１の各半導体領域のうちｎオフセット領域１０４とｐ-領域１３１のみを点線で示す。
【００５５】
図１Ａ，１Ｂに示す高耐圧ＭＯＳＦＥＴ７１は、前述した図１３の高耐圧ＭＯＳＦＥＴ１，２に相当する。また、高耐圧ＭＯＳＦＥＴ７１は、円形状の平面形状を有する（図２参照）。図２に示す浮遊電位領域３００は、図１３の点線で囲まれた領域の補助直流電源Ｅ１以外を備える領域に相当する。浮遊電位領域３００は、上側アームの出力スイッチング素子（ＩＧＢＴ１７）のゲートドライバなどを備えている。図２に示す浮遊電位領域３００には、図１３の回路の負荷抵抗３，４のみを示す。また、浮遊電位領域３００において、Ｖｃｃ１パッドは、図１３の補助直流電源Ｅ１の正極側に配線接続されている（不図示）。ＩＧＢＴ−ＧＡＴＥパッドは、図１３の主直流電源の正極側端子Ｖｄｃと交流出力端子ＯＵＴの間に接続されたＩＧＢＴ１７のゲートに配線接続されている（不図示）。ＯＵＴパッドは、図１３の交流出力端子ＯＵＴおよび補助直流電源Ｅ１の負極側に配線接続されている（不図示）。また、浮遊電位領域３００を囲むように高耐圧接合終端構造が形成されている。図２に示す高耐圧ＩＣは、図１３に示すＩＧＢＴ１７の駆動回路である。
【００５６】
図１Ａ，１Ｂに示すように、高耐圧ＭＯＳＦＥＴ７１は、次の各領域を備えている。ｐ-型シリコン基板１００の表面層には、ｎ-型領域１０１が選択的に設けられている。ｎ-型領域１０１は、例えばイオン注入および熱拡散により形成されている（以下、ｎ-型領域１０１に設けられた他の領域においても同様）。ｎ-型領域１０１の例えばリンなどのｎ型不純物の表面濃度は、１×１０15以上１×１０16／ｃｍ3以下であってもよい。ｎ-型領域１０１の拡散深さＸｊは、７μｍ以上１０μｍ以下であってもよい。
【００５７】
ｎ-型領域１０１の外周部において、ｎ-型領域１０１を貫通し、ｐ-型シリコン基板１００に達するｐ-ウエル領域１０２が設けられている。ｐ-ウエル領域１０２は、ｎ-型領域１０１に設けられた他の領域を囲む。また、ｐ-ウエル領域１０２は、グランドＧｎｄ（ＣＯＭ電位点）と接続された領域（Ｇｎｄ領域）であり、高耐圧ＭＯＳＦＥＴ７１と他の素子とを分離する分離領域となる。ｐ-ウエル領域１０２の例えばボロンなどのｐ型不純物の表面濃度は、１×１０15／ｃｍ3以上１×１０18／ｃｍ3以下であってもよい。ｐ-ウエル領域１０２の拡散深さＸｊは、１０μｍ以上１３μｍ以下であってもよい。
【００５８】
また、ｎ-型領域１０１を貫通し、ｐ-型シリコン基板１００に達するｐ-領域１３１が選択的に設けられている。ｐ-領域１３１は、円形状の平面形状を有するｎ-型領域１０１の中心を通るようにｐ-ウエル領域１０２からｐ-ウエル領域１０２まで伸びて、かつ、ｐ-型シリコン基板１００とも接して形成され、ｎ-型領域１０１を２つに分断する（以下、ｎ-型領域１０１ａ，１０１ｂとする）。つまり、ｐ-領域１３１は、円形状に設けられた高耐圧ＭＯＳＦＥＴ７１の例えば中心を通り、かつ一方向に長い直線状の平面形状を有し、その端部のみがｐ-ウエル領域１０２に接する（図１Ｂ，２参照）。また、ｐ-領域１３１は、前記一方向に伸びる直線状の他端を除き、ｐ-ウエル領域１０２と離れている（図１Ａ参照）。ｐ-領域１３１の例えばボロンなどのｐ型不純物の表面濃度は、１×１０15／ｃｍ3以上１×１０17／ｃｍ3以下であってもよい。ｐ-領域１３１の拡散深さＸｊは、１０μｍ以上１３μｍ以下であってもよい。
【００５９】
ｐ-ウエル領域１０２とｎ-型領域１０１との間において、ｎ-型領域１０１の表面層には、ｐベース領域１０５が選択的に設けられている。ｐベース領域１０５は、ｐ-ウエル領域１０２に接する。ｐベース領域１０５は、チャネル領域としても機能する。ｐベース領域１０５の例えばボロンなどのｐ型不純物の表面濃度は、１×１０16／ｃｍ3以上１×１０19／ｃｍ3以下であってもよい。ｐベース領域１０５の拡散深さＸｊは、４．０μｍ以上５．５μｍ以下であってもよい。
【００６０】
ｐベース領域１０５の表面層には、ベースピックアップｐ+領域１１３および高耐圧ＭＯＳＦＥＴ７１のソースｎ+領域１１４が選択的に設けられている。ソースｎ+領域１１４は、ｎ-型領域１０１ａに設けられたｐベース領域１０５にのみ設けられている。また、ソースｎ+領域１１４は、ｐ-領域１３１に接しないように設けられている（図１Ａ，図２参照）。
【００６１】
また、ｎ-型領域１０１の表面層には、高耐圧ＭＯＳＦＥＴ７１のドレインｎ+領域１０３が選択的に設けられている。ドレインｎ+領域１０３は、ｐベース領域１０５およびｐ-領域１３１に接しないように設けられている。また、ドレインｎ+領域１０３は、ｎ-型領域１０１ａにのみ設けられている（図１Ａ，２参照）。ドレインｎ+領域１０３は、例えば円形状の平面形状を有する（図２参照）。
【００６２】
ｎオフセット領域１０４は、ドレインｎ+領域１０３を囲み、かつドレインｎ+領域１０３の下の領域を覆う。また、ｎオフセット領域１０４は、ｎ-型領域１０１ｂに接しないように設けられている。つまり、ｎオフセット領域１０４は、ｎ-型領域１０１ａにのみ設けられている（図１Ａ，２参照）。ｎオフセット領域１０４の例えばリンなどのｎ型不純物の表面濃度は、１×１０17／ｃｍ3以上１×１０18／ｃｍ3以下であってもよい。ｎオフセット領域１０４の拡散深さＸｊは、１μｍ以上２μｍ以下であってもよい。
【００６３】
ｎ-型領域１０１ａの、ソースｎ+領域１１４とドレインｎ+領域１０３の間の表面には、ＬＯＣＯＳ工程により形成されたフィールド酸化膜１５１が設けられている。また、ｎオフセット領域１０４と、ｎ-型領域１０１ｂのベースピックアップｐ+領域１１３の間の表面にも同様に、フィールド酸化膜１５１が設けられている。
【００６４】
ｐベース領域１０５の表面には、ゲート酸化膜を介して例えばポリシリコンからなる高耐圧ＭＯＳＦＥＴ７１のゲート電極１１５が設けられている。ゲート電極１１５は、フィールド酸化膜１５１上に延在し、かつｐ-領域１３１上に張出さないように設けられている。
【００６５】
高耐圧ＭＯＳＦＥＴ７１のドレイン電極１２０は、ドレインｎ+領域１０３と接続されている。また、ドレイン電極１２０は、例えばＴＥＯＳやＢＰＳＧなどによる層間絶縁膜１５２により、ｐ-領域１３１に接しないように設けられている。ドレイン電極１２０は、例えばボンディングワイヤ２０１により、高電圧（ＨＶ：Ｈｉｇｈ  Ｖｏｌｔａｇｅ）配線に接続されている。高耐圧ＭＯＳＦＥＴ７１のソース電極１２１は、ベースピックアップｐ+領域１１３およびソースｎ+領域１１４に接続される。ソース電極１２１は、グランドＧｎｄに電気的に接続されている。高耐圧ＭＯＳＦＥＴ７１の上記おもて面素子構造が形成された側の表面は、例えばプラズマＣＶＤによるシリコン酸化膜とシリコン窒化膜からなるパッシベーション膜１５３により覆われている。
【００６６】
上記したグランドＧｎｄ（ＣＯＭ電位点）は、図１３に示すように、出力スイッチング素子であるＩＧＢＴ１７，１８の両端にかかる主直流電源の負極側、補助直流電源Ｅ２の負極側、ドライバ２０の負極側および高耐圧ＭＯＳＦＥＴ１，２の負極側に共通する共通電位である。
【００６７】
図１６は、本発明の実施の形態１にかかる高耐圧ＭＯＳＦＥＴの要部の別の一例を示す断面図である。図１６に示す高耐圧ＭＯＳＦＥＴ７１１のように、ソース電極１２１とグランドＧｎｄ（ＣＯＭ電位点）との間に負荷抵抗素子１６１を設けてもよい。図１６に示す高耐圧ＭＯＳＦＥＴ７１１の場合では、ｐベース領域１０５とｐ-ウエル領域１０２とを離して設け、ｐ-ウエル領域１０２の表面層にコンタクト層（図示せず）を形成し、このコンタクト層に接続される電極（図示せず）の電位を形成し、この電極をグランド電位とする。
【００６８】
また、ｎ-型領域１０１を２つに分断するｐ-領域１３１は製造工程数削減のため、ｐ-ウエル領域１０２と同時に形成することもできる。そして、上述したように、ｐ-領域１３１により分断された２つの領域のうちのｎ-型領域１０１ａに、ソースｎ+領域１１４、ドレインｎ+領域１０３およびゲート電極１１５を形成する。ソースｎ+領域１１４にはソース電極１２１が接続され、ドレインｎ+領域１０３にはドレイン電極１２０が接続される。もう一方のｎ-型領域１０１ｂは、電位を固定せず、フローティング電位とする。ｎ-型領域１０１ｂの上方にはフィールド酸化膜１５１や層間絶縁膜１５２などの絶縁膜を介してフィールドプレートとしてのドレイン電極１２０が延在して形成される。この例では、フィールドプレートは、ドレイン電極１２０上に延在して形成されているが、異なる層として形成してドレイン電極１２０と接続してもよい。フィールドプレートは、ｎ-型領域１０１ａ上にも同様に形成されている。ソース電極１２１からの距離が均一になるようにフィールドプレートを形成することで、局所に電界が集中することを抑制することができる。
【００６９】
また、円形状の平面形状を有する高耐圧ＭＯＳＦＥＴ７１の最外周において、ｐベース領域１０５およびｐ-ウエル領域１０２は連続して繋がっているのが望ましい（図１Ａ，１Ｂ，２参照）。つまり、ｐベース領域１０５は、例えば円形状の平面形状で、ｎ-型領域１０１を覆うのが望ましい。同様に、ｐ-ウエル領域１０２は、例えば円形状の平面形状で、ｐベース領域１０５およびｎ-型領域１０１を覆うのが望ましい。ｐベース領域１０５およびｐ-ウエル領域１０２は共通電位であるグランドＧｎｄに接続される。ｐベース領域１０５を形成せず、ｐ-ウエル領域１０２をｐベース領域１０５として利用してもよい。さらに、ｐ-型シリコン基板１００もｐ-ウエル領域１０２と接続することによりグランドＧｎｄ（ＣＯＭ電位点）に接続される。なお、ｐ-型シリコン基板１００裏面に電極を形成してグランドＧｎｄに接続してもよい。なお、本実施の形態では、ｎ-型領域１０１をｐ-型シリコン基板１００の表面から選択的に拡散形成により形成し、ｎ-型領域１０１を囲むようにｐ-ウエル領域１０２を拡散形成した場合について説明している。
【００７０】
本構造にすることで、ｐ-領域１３１付近の電位分布が変わることが考えられるため、この構造が高耐圧ＭＯＳＦＥＴ７１の耐圧特性に影響を与えないかを確認した。図３Ａ，３Ｂ，４Ａ，４Ｂは、本発明の実施の形態１の高耐圧ＭＯＳＦＥＴの耐圧特性評価結果を示す特性図である。図３Ａは、デバイスシミュレーションにより得られた高耐圧ＭＯＳＦＥＴ７１のブレークダウン前の電位分布図である。図３Ａは、ｐ-型シリコン基板１００、ｐ-ウエル領域１０２、ｐベース領域１０５をグランドに接続した状態でドレイン電位が８２０Ｖのときの電位分布である。図３Ｂは、高耐圧ＭＯＳＦＥＴ７１の、シミュレーションにより得られた耐圧波形（Ｄｒａｉｎ  Ｃｕｒｒｅｎｔ（Ａ）−Ｓｉｍｕｌａｔｉｏｎ）と、実測により得られた耐圧波形（Ｄｒａｉｎ  Ｃｕｒｒｅｎｔ（Ａ）−Ｍｅａｓｕｒｅｍｅｎｔ）である。図４Ａは、ドレイン電位が４４０Ｖのときの電位分布図である。図４Ｂは、図４Ａの切断線Ｚ−Ｚ’における断面での電位分布図である。
【００７１】
デバイスシミュレーションにおける高耐圧ＭＯＳＦＥＴ７１の形成条件は、次に示すとおりである。ｐ-型シリコン基板１００として、ボロン不純物濃度が１×１０14／ｃｍ3程度の高抵抗基板を用いた。ｎ-型領域１０１のリンの不純物濃度を３×１０15／ｃｍ3程度とした。ｎ-型領域１０１の拡散深さＸｊを７μｍ程度とした。ｐ-ウエル領域１０２のボロンの不純物濃度を１×１０17／ｃｍ3程度とした。ｐ-ウエル領域１０２の拡散深さＸｊを１０μｍ程度とした。ｐ-領域１３１のボロンの不純物濃度を６×１０15／ｃｍ3程度とした。ｐ-領域１３１の拡散深さＸｊを１０μｍ程度とした。ここで、ドリフト領域であるｎ-型領域１０１の半径を１００μｍ程度とした。ｎ-型領域１０１を分離するｐ-領域１３１の幅（以下、分離幅とする）を１０μｍとした。
【００７２】
図４Ａに示したように、ドレイン電位を４４０Ｖにしたときには、ｎ-型領域１０１ａとｎ-型領域１０１ｂとの間に挟まれたｐ-領域１３１では、両側のｐｎ接合から伸びる空乏層が互いにつながり、ｐ-領域１３１のｐ-型シリコン基板１００側の領域は空乏化している。また、図４Ａの切断線Ｚ−Ｚ’の断面の電位分布図である図４Ｂを見ると、ｐ-領域１３１の電位が、ｐ-型シリコン基板１００のグランドＧｎｄ（ＣＯＭ電位点）の電位から中間電位である２７０〜３８０Ｖ程度まで引き上げられているのが分かる。さらに、ｎ-型領域１０１ｂでは、上部に引き出されたフィールドプレートにより、ｐ-領域１３１の中間電位である３４０〜３８０Ｖ程度の電位が広がり、ｐベース領域１０５とｎ-型領域１０１ｂのＰＮ接合で０Ｖから３８０Ｖの電位線を分担し、緩やかな電位分布となっている。一方、ｎ-型領域１０１ａでは、従来の円形状の高耐圧ＭＯＳＦＥＴの電位分布と同じように、ソース領域を含むｐベース領域１０５とｎ-型領域１０１ａ（ドリフト領域）のＰＮ接合で０Ｖから４４０Ｖまで分布した電位を背負い、ソース側とドレイン側から互いに張出したフィールドプレートにより表面電界を緩和しながら電位を分担している。このとき、ドリフト長は、１００μｍから１３０μｍ程度である。また、ｐ-領域１３１の幅はおよそ５μｍから１５μｍ程度が好ましい。図３Ｂに示す本発明の高耐圧ＭＯＳＦＥＴ構造の実測波形を見ても、耐圧を９５０Ｖ程度とすることができることがわかる。
【００７３】
本発明の耐圧構造のように、ｐ-領域１３１によりｎ-型領域１０１をｎ-型領域１０１ａとｎ-型領域１０１ｂとに分けて、ｎ-型領域１０１ｂをフローティング電位としても、ｐ-領域１３１とｎ-型領域１０１ａで形成されるＰＮ接合およびｐ-領域１３１とｎ-型領域１０１ｂで形成されるＰＮ接合から広がる空乏層が、これらＰＮ接合においてアバランシェブレークダウンが発生する前につながるようにすると、耐圧特性には影響がない。
【００７４】
図５は、本発明の実施の形態１の高耐圧ＭＯＳＦＥＴのＣ−Ｖ特性を示す特性図である。図５では、本発明の高耐圧ＭＯＳＦＥＴ構造における、ＡＣ周波数１ＭＨｚの小信号モデルを用いて得られたＣ−Ｖ特性と、従来の高耐圧ＭＯＳＦＥＴのＣ−Ｖ特性とを比較している。高耐圧ＭＯＳＦＥＴの寸法などは、図３Ａ，３Ｂに結果を示すデバイスシミュレーションに用いた高耐圧ＭＯＳＦＥＴと同様である。図５において、横軸のドレイン電圧の範囲を０Ｖから３０Ｖまでの範囲で示し、縦軸にはゲート端子とソース端子とを短絡してＧｎｄ電位に固定し、ドレイン端子に電圧を印加したときの出力容量（Ｃｏｓｓ＝Ｃｄｓ（ソース・ドレイン間容量）＋Ｃｄｓｕｂ（基板・ドレイン間容量））を示す。図５に示す結果より、ドレイン電圧の全範囲において、実施の形態１の高耐圧ＭＯＳＦＥＴの出力容量は、従来の高耐圧ＭＯＳＦＥＴの出力容量よりも約４０％程度低減していることがわかる。この理由は、次のとおりである。本発明の高耐圧ＭＯＳＦＥＴ７１では、ｐ-領域１３１によりｎ-型領域１０１をｎ-型領域１０１ａとｎ-型領域１０１ｂに分断して、ｎ-型領域１０１ｂをフローティング電位としている。これにより、フローティング電位部分はドレイン端子からソース端子に対しての容量成分とならないため、ｎ-型領域１０１ｂを形成する領域の面積に応じて、ドレイン・ソース間容量Ｃｄｓおよびドレイン・基板間容量Ｃｄｓｕｂを低減することができる。
【００７５】
ここで、本発明による高耐圧ＭＯＳＦＥＴ７１では、ｐ-領域１３１によりｎ-型領域１０１を分断することで、ＭＯＳＦＥＴとして機能させる実効のチャネル幅が減ってしまう。よって、従来例の高耐圧ＭＯＳＦＥＴに対してオン電流が低下することが懸念される。これについては、チャネル領域であるｐベース領域１０５の表面濃度もしくはチャネル長（ソースｎ+領域１１４とｎ-型領域１０１ａとの距離）を調整することにより、電流駆動能力を容易に調整することが可能である。このため、実効のチャネル幅が減った分、ｐベース領域１０５の表面濃度を低くして、高耐圧ＭＯＳＦＥＴ７１のしきい値電圧Ｖｔｈを低く設定することで、目標のドレイン飽和電流を得ることができる。
【００７６】
以上の説明では、ｎ-型領域１０１を不純物の拡散により形成した場合について説明したが、ｐ-型シリコン基板１００上にエピタキシャル成長によりｎ-型領域１０１を形成してもよい。この場合、ｎ-型領域１０１の不純物濃度は１×１０14／ｃｍ3以上１×１０16／ｃｍ3以下の範囲とすればよい。以下の実施の形態６以外の実施の形態において、ｐ-領域１３１を不純物の拡散により形成する場合は、同様に拡散領域からなるｎ-型領域１０１をエピタキシャル成長により形成した領域に置き換えても同様の効果を得ることができる。
【００７７】
図１７は、本発明の実施の形態１にかかる高耐圧ＭＯＳＦＥＴの要部の別の一例を示す断面図である。図１７に示す高耐圧ＭＯＳＦＥＴ７１２のように、図１Ａ，１Ｂで示したｐ-ウエル領域１０２の代わりに、分離領域をｐ-型シリコン基板１００の表面から形成されたトレンチ１７１と、そのトレンチ１７１内にシリコン酸化膜などからなる絶縁膜１７２を埋め込んだ構成としてもよい。
【００７８】
また、実施の形態１では、高耐圧ＭＯＳＦＥＴ７１がｎチャネル型ＭＯＳＦＥＴである場合について述べたが、ｎチャネル型ＭＯＳＦＥＴに限定されるものではなく、高耐圧ＭＯＳＦＥＴ７１をｐチャネル型ＭＯＳＦＥＴとしてもよい。その場合、上述のｎ型とｐ型の極性を置き換えるだけで実現できる。以下の説明においても同様で、ｎ型ＭＯＳＦＥＴ、ｐ型ＭＯＳＦＥＴのどちらも含まれる。
【００７９】
以上、説明したように、実施の形態１によれば、ｐ-領域１３１を設けることによりｎ-型領域１０１を分断し、ＭＯＳＦＥＴとして機能するｎ-型領域１０１ａとフローティング電位を有するｎ-型領域１０１ｂを設けている。このため、ドレイン・ソース間容量Ｃｄｓおよびドレイン・基板間容量Ｃｄｓｕｂを低減することができる。これにより、スイッチング応答速度を従来に比べて速くすることができる。また、負荷抵抗３と耐圧ＭＯＳＦＥＴ１との接続点、および負荷抵抗４と耐圧ＭＯＳＦＥＴ２との接続点のそれぞれに、異常な電圧降下が発生することを防止することができる。これにより、高耐圧ＩＣ（起動回路）の誤動作を抑制することができる。また、ソース領域を含むｐベース領域１０５とｎ-型領域１０１ａ（ドリフト領域）のＰＮ接合、およびｐベース領域１０５とｎ-型領域１０１ｂのＰＮ接合によって、ｎ-型領域１０１にかかる電界を緩和することができる。これにより、高耐圧ＭＯＳＦＥＴ７１の電力損失を抑えることができる。
【００８０】
（実施の形態２）
図６は、本発明の実施の形態２にかかる高耐圧ＩＣの要部を示す平面図である。図６の切断線Ａ−Ａ’における断面構造は、図１Ａに示す実施の形態１の断面構造と同様である。
【００８１】
図６に示す高耐圧ＭＯＳＦＥＴ７２が図２に示す高耐圧ＭＯＳＦＥＴ７１と異なる点は、ｐ-領域１３１の平面形状がＶ字形に形成されている点である。このように、Ｖ字形のｐ-領域１３１によりｎ-型領域１０１を分断すると、チップ上に占めるＭＯＳＦＥＴとして機能する部分の面積が、従来の高耐圧ＭＯＳＦＥＴに比べて約４分の１になる。このため、高耐圧ＭＯＳＦＥＴ７２では、従来の高耐圧ＭＯＳＦＥＴに対して寄生の出力容量を６０％から最大で７５％程度小さくすることが可能である。
【００８２】
以上、説明したように、実施の形態２によれば、実施の形態１にかかる高耐圧ＭＯＳＦＥＴおよび駆動回路と同様の効果を得ることができる。
【００８３】
（実施の形態３）
図７は、本発明の実施の形態３にかかる高耐圧ＭＯＳＦＥＴの要部を示す平面図である。図７に示す高耐圧ＭＯＳＦＥＴ７３と図６に示す高耐圧ＭＯＳＦＥＴ７２との異なる点は、ｐ-領域１３１により分断されたｎ-型領域１０１ｂ（フローティング電位の領域）が複数設けられていることである。このように、ｐ-領域１３１による分断領域は１本の領域とは限らず、複数の領域を形成してもよい。
【００８４】
以上、説明したように、実施の形態３によれば、実施の形態１にかかる高耐圧ＭＯＳＦＥＴおよび駆動回路と同様の効果を得ることができる。
【００８５】
（実施の形態４）
図８Ａ，８Ｂは、本発明の実施の形態４にかかる高耐圧ＭＯＳＦＥＴの要部を示す断面図である。図８Ａに示す高耐圧ＭＯＳＦＥＴ７４は、ｐ-領域１３１がｐ-型シリコン基板１００の一部をその表面に露出させて形成させた構成となっている。ｎ-型領域１０１ａとｎ-型領域１０１ｂに挟まれたｐ-型シリコン基板１００が、ｐ-領域１３１である。
【００８６】
この実施の形態４に限らず、本発明の各高耐圧ＭＯＳＦＥＴにおいて、ｎ-型領域１０１をｐ-型シリコン基板１００の表面層に選択的に拡散により形成する場合、ｎ-型領域１０１を分断するｐ-領域１３１は、拡散層に限らず、ｐ-型シリコン基板１００を表面に露出させた構造であってもよい。その場合は、ｐ-型シリコン基板１００の表面を露出させた部分の幅は、ｎ-型領域１０１ａとｎ-型領域１０１ｂとが横方向拡散などにより接しないような幅で形成される。
【００８７】
なお、図８Ｂに示す高耐圧ＭＯＳＦＥＴ７５のように、ｎ-型領域１０１ａとｎ-型領域１０１ｂとの間にｐ-型シリコン基板１００が存在する箇所と、拡散領域であるｐ-領域２３１とを組み合わせて分離領域を構成してもよい。
【００８８】
以上、説明したように、実施の形態４によれば、実施の形態１にかかる高耐圧ＭＯＳＦＥＴおよび駆動回路と同様の効果を得ることができる。
【００８９】
（実施の形態５）
図９Ａは、本発明の実施の形態５にかかる高耐圧ＩＣの要部を示す平面図である。また、図９Ｂは、図９Ａの切断線Ｃ−Ｃ’における断面構造を示す断面図である。図９Ａ，９Ｂに示す高耐圧ＭＯＳＦＥＴ７６では、ｎ-型領域１０１の平面形状は、レーストラックのような楕円形状の平面形状を有する。さらに、分断領域であるｐ-領域１３１が２箇所に形成されており、ｎ-型領域１０１を２つのｎ-型領域１０１ａと１つのｎ-型領域１０１ｂとに分断している。２つのｎ-型領域１０１ａには、それぞれ高耐圧ＭＯＳＦＥＴが形成されている。
【００９０】
上記した２つの高耐圧ＭＯＳＦＥＴはそれぞれ、図１３に示す高耐圧ＭＯＳＦＥＴ１，２に対応している。浮遊電位領域３００は、図２に示す浮遊電位領域と同様である。このような構成とすることで、ＭＯＳＦＥＴとしての領域を小さくできるため、耐圧を維持しつつ出力容量（ドレイン・ソース間容量Ｃｄｓおよびドレイン・基板間容量Ｃｄｓｕｂ）を低減することができる。
【００９１】
また、図９Ａに示すように、高耐圧ＭＯＳＦＥＴ７６の平面形状をレーストラック状とすることで、高耐圧ＭＯＳＦＥＴを形成する領域の面積を、図２に示すように別々に２つの高耐圧ＭＯＳＦＥＴ７１を形成する場合に比べて小さくすることができる。
【００９２】
この実施の形態５では、複数の分離領域を形成し、複数の高耐圧ＭＯＳＦＥＴを形成するものについて示したが、これに限らず、レーストラック状の平面形状を有する高耐圧ＭＯＳＦＥＴにおいて、分離領域を１つとして高耐圧ＭＯＳＦＥＴを１つ形成する構成としてもよい。
【００９３】
以上、説明したように、実施の形態５によれば、実施の形態１にかかる高耐圧ＭＯＳＦＥＴおよび駆動回路と同様の効果を得ることができる。
【００９４】
（実施の形態６）
図１０Ａ，１０Ｂは、本発明の実施の形態６にかかる高耐圧ＭＯＳＦＥＴの要部を示す断面図である。図１０Ａ，１０Ｂにそれぞれ示す高耐圧ＭＯＳＦＥＴ７７，７８において、図１Ａ，１Ｂに示す実施の形態１の高耐圧ＭＯＳＦＥＴ７１と異なる点は、ＳＯＩ基板を用いた点である。
【００９５】
図１０Ａに示す高耐圧ＭＯＳＦＥＴ７７は、ｐ-型シリコン基板１００の表面にシリコン酸化膜２００を介してｎ-型領域１０１となるシリコン基板（ＳＯＩ層）を貼り合わせた構成を有する。この場合、ｎ-型領域１０１の例えばリンなどのｎ型不純物濃度は１×１０14／ｃｍ3以上１×１０15／ｃｍ3以下の範囲であればよい。その他の構成は、図１Ａ，１Ｂに示す高耐圧ＭＯＳＦＥＴと同様である。
【００９６】
図１０Ｂに示す高耐圧ＭＯＳＦＥＴ７８は、図１０Ａに示す高耐圧ＭＯＳＦＥＴ７７と同様に、ｐ-型シリコン基板１００の表面にシリコン酸化膜２００を介してｎ-型領域１０１となるシリコン基板（ＳＯＩ層）を貼り合わせた構成を有する。図１０Ａに示す高耐圧ＭＯＳＦＥＴ７７と異なる点は、分離領域としてｐ-ウエル領域１０２の代わりに、トレンチ２０２とトレンチ２０２の内部にシリコン酸化膜などからなる絶縁膜２０３が埋め込まれた構成からなる誘電体分離領域が形成されている点である。その他の構成は、高耐圧ＭＯＳＦＥＴ７７と同様である。
【００９７】
高耐圧ＭＯＳＦＥＴ７７，７８においても、耐圧を維持しつつドレイン・ソース間容量Ｃｄｓを低減することができる。また、このような構成は、前述した実施の形態１以外の実施の形態にかかる高耐圧ＭＯＳＦＥＴおよび駆動回路においても同様に適用することができる。
【００９８】
以上、説明したように、実施の形態６によれば、実施の形態１にかかる高耐圧ＭＯＳＦＥＴおよび駆動回路と同様の効果を得ることができる。
【００９９】
（実施の形態７）
本発明の高耐圧ＭＯＳＦＥＴの応用分野は高耐圧ＩＣのレベルシフト素子に限定されるものではない。ＭＯＳＦＥＴやＩＧＢＴにも適用することができる技術で、高耐圧を保証するための耐圧領域が形成される部分の面積が、要求される電流駆動能力以上の電流を駆動することができる面積となる仕様の高耐圧半導体装置などに向いている。ＭＯＳＦＥＴやＩＧＢＴに本発明のｐ-領域とフローティング電位の領域を組み合わせることで、耐圧特性を維持しつつ、出力容量の低減を図ることができる。
【０１００】
図１１Ａは、本発明の実施の形態７にかかる高耐圧ＭＯＳＦＥＴの要部を示す平面図である。また、図１１Ｂは、図１１Ａの切断線Ｃ−Ｃ’における断面構造を示す断面図である。また、図１２Ａは、図１１Ａの切断線Ｄ−Ｄ’における断面構造を示す断面図である。また、図１２Ｂは、図１１Ａの切断線Ｅ−Ｅ’における断面構造を示す断面図である。
【０１０１】
図１１Ａ，１１Ｂ，１２Ａ，１２Ｂに示すように、高耐圧ＭＯＳＦＥＴ７９は、櫛歯状のソース電極１２１とドレイン電極１２０とが互いに対向するように形成されている。また、櫛歯状のドレイン電極１２０の各櫛歯部分（以下、直線部とする）の下には、ドレインｎ+領域１０３およびｎオフセット領域１０４が形成されている。また、櫛歯状のソース電極１２１の直線部の下には、ドレインｎ+領域１０３に対向してソースｎ+領域１１４が形成されている。ゲート電極１１５は、少なくとも、ソースｎ+領域１１４とドレインｎ+領域１０３の間にそれぞれ形成されていればよい。
【０１０２】
本実施の形態では、ゲート電極１１５は、ｎ-型領域１０１ｂの上には形成していない。しかし、ｎ-型領域１０１ａの上に形成されるゲート電極１１５と分離すれば、ｎ-型領域１０１ｂの上にゲート電極を形成することができる。このとき、電位は、ＣＯＭ電位点に接続されるか、フローティング電位とする。
【０１０３】
本実施の形態においても、ｐ-領域１３１からなる分離領域を形成することにより、ｎ-型領域１０１をｎ-型領域１０１ａとｎ-型領域１０１ｂとに分離し、ｎ-型領域１０１ｂの電位を固定せずフローティング電位の領域とすることで、素子耐圧を維持しつつ出力容量を低減することができる。
【０１０４】
また、実施の形態３にかかる高耐圧ＭＯＳＦＥＴと同様に、分離領域であるｐ-領域１３１を複数形成してもよい。また、実施の形態４にかかる高耐圧ＭＯＳＦＥＴと同様に、分離領域であるｐ-領域１３１を拡散領域の代わりにｐ-型シリコン基板１００が露出する構成としてもよいし、ｐ-型シリコン基板１００と拡散領域からなるｐ-領域との組み合わせにより構成してもよい。また、実施の形態６と同様に、ＳＯＩ基板としてもよい。
【０１０５】
以上、説明したように、実施の形態７によれば、実施の形態１にかかる高耐圧ＭＯＳＦＥＴおよび駆動回路と同様の効果を得ることができる。
【０１０６】
上述した各実施の形態では、レベルシフト用の高耐圧ＭＯＳＦＥＴと浮遊電位領域とを備えた駆動回路を同一の半導体基板上に集積した構成を有する高耐圧ＩＣについて説明したが、もちろん、レベルシフト用の高耐圧ＭＯＳＦＥＴと浮遊電位領域を別々の半導体基板上に形成した高耐圧ＩＣにおいても同様の効果を奏する。
【０１０７】
以上の本発明では、高耐圧ＭＯＳＦＥＴについて説明してきたが、ＩＧＢＴにも適用することができる。その場合、例えば次のような構成となる。図１８は、本発明にかかる高耐圧ＭＯＳＦＥＴの要部の別の一例を示す断面図である。具体的には、図１８に示す高耐圧ＭＯＳＦＥＴ７１３のように、図１Ａに示した高耐圧ＭＯＳＦＥＴにおいて、ドレインｎ+領域１０３の代わりにｐ+型コレクタ領域１８１を形成し、ソースｎ+領域１１４をそのままエミッタｎ+領域１８２とすればよい。
【０１０８】
また、以上の実施の形態では、共通電位をグランド電位としたがグランド電位でなくてもよい。
【０１０９】
以上の各実施の形態では、高耐圧ＭＯＳＦＥＴの構成について具体例を挙げて説明したが、これらはあくまで一例であって、本発明の趣旨を逸脱しない範囲において適宜変更可能である。
【符号の説明】
【０１１０】
１、２  高耐圧ＭＯＳＦＥＴ
３、４  負荷抵抗
５、６  定電圧ダイオード
８、９  ＮＯＴ回路
７１、７２、７３、７４、７５  高耐圧ＭＯＳＦＥＴ
７６、７７、７８、７９  高耐圧ＭＯＳＦＥＴ
７１１、７１２、７１３  高耐圧ＭＯＳＦＥＴ
１５  ＲＳフリップフロップ（ＲＳラッチ）
１６  ドライバ
１７、１８  ＩＧＢＴ
２０  ドライバ
２１  リセット端子Ｒ
２５  オン信号
２６  オフ信号
３０、３１  ローパスフィルタ回路
４１、４２  ダイオード
５１、５２  出力容量
６１  制御回路
１００  ｐ-型シリコン基板
１０１、１０１ａ、１０１ｂ  ｎ-型領域
１０２  ｐ-ウエル領域
１０３  ドレインｎ+領域
１０４  ｎオフセット領域
１０５  ｐベース領域
１１３  ベースピックアップｐ+領域
１１４  ソースｎ+領域
１１５  ゲート電極
１２０  ドレイン電極
１２１  ソース電極
１３１、２３１  ｐ-領域
１５１  フィールド酸化膜
１５２  層間絶縁膜
１５３  パッシベーション膜
１６１  負荷抵抗素子
１７１、２０２  トレンチ
１７２、２０３  絶縁膜
１８１  ｐ+型コレクタ領域
１８２  エミッタｎ+領域
２００  シリコン酸化膜
２０１  ボンディングワイヤ
３００  浮遊電位領域
ＣＯＭ  共通電位点
Ｖｄｃ  主直流電源の正極側端子
ＯＵＴ  交流出力端子
Ｅ１、Ｅ２  補助直流電源
Ｖｃｃ１、Ｖｃｃ２  正極ライン
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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