(57)【特許請求の範囲】
【請求項１】
入力端子と、出力端子と、第１の端子と、第２の端子と、第３の端子と、第４の端子と、第５の端子と、第６の端子と、第７の端子と、を備え、
前記第１の端子の電位を前記出力端子に伝達する第１のトランジスタと、
前記入力端子の電位にしたがって、前記第１のトランジスタをオン状態とする第１の整流性素子と、
前記第７の端子の電位にしたがって、前記出力端子と前記第２の端子を導通させ、前記出力端子の電位を固定する第２のトランジスタと、
前記第４の端子の電位にしたがって、前記第３の端子と前記第２の端子を導通させ、前記第３の端子の電位を固定する第３のトランジスタと、
前記出力端子の電位にしたがって、前記第５の端子の電位を上昇させる第２の整流性素子と、
前記第３の端子の電位にしたがって、前記第６の端子と前記第２の端子を導通させ、前記第６の端子の電位を下降させる第４のトランジスタと、
前記第３の端子の電位を反転し、前記第７の端子に出力する回路と、
を有することを特徴とする半導体装置。
【請求項２】
入力端子と、出力端子と、第１の端子と、第２の端子と、第３の端子と、第４の端子と、第５の端子と、第６の端子と、第７の端子と、第１の整流性素子と、第２の整流性素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、電位反転回路と、を備え、
前記第１の整流性素子の一方の電極は、前記入力端子と電気的に接続され、
前記第１の整流性素子の他方の電極は、前記第３の端子と電気的に接続され、
前記第１のトランジスタのゲート電極は、前記第３の端子と電気的に接続され、
前記第１のトランジスタのソース電極またはドレイン電極の一方は、前記第１の端子と電気的に接続され、
前記第１のトランジスタのソース電極またはドレイン電極の他方は、前記出力端子と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第７の端子と電気的に接続され、
前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記第２の端子と電気的に接続され、
前記第２のトランジスタのソース電極またはドレイン電極の他方は、前記出力端子と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第４の端子と電気的に接続され、
前記第３のトランジスタのソース電極またはドレイン電極の一方は、前記第２の端子と電気的に接続され、
前記第３のトランジスタのソース電極またはドレイン電極の他方は、前記第３の端子と電気的に接続され、
前記第２の整流性素子の一方の電極は、前記出力端子と電気的に接続され、
前記第２の整流性素子の他方の電極は、前記第５の端子と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３の端子と電気的に接続され、
前記第４のトランジスタのソース電極またはドレイン電極の一方は、前記第２の端子と電気的に接続され、
前記第４のトランジスタのソース電極またはドレイン電極の他方は、前記第６の端子と電気的に接続され、
前記電位反転回路の一方の電極は、前記第３の端子と電気的に接続され、
前記電位反転回路の他方の電極は、前記第７の端子と電気的に接続されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、表示装置、及び電子機器に関する。
【背景技術】
【０００２】
シフトレジスタ回路は、パルスが与えられるたびに内容が１桁ずつ移動する動作をする回路である。この性質を利用して、シリアル信号およびパラレル信号を相互に変換する回路に用いられる。信号をシリアルーパラレル変換する回路は、回路同士を相互に接続するネットワークで主に使用される。ネットワークで回路同士を相互に接続して信号を伝送する伝送路の数は、伝送したいデータ量に比べて少ないことが多い。そのようなときに、送る側の回路においてパラレル信号をシリアル信号に変換して信号を順番に伝送路に送り出し、受ける側の回路において、順番に送られてくるシリアル信号をパラレル信号に変換することで、伝送路の数が少なくても信号をやり取りすることができる。
【０００３】
表示装置は、外部から入力される映像信号に従い、各画素の輝度を制御することで映像の表示を行なう。ここで、外部からの映像信号の伝送路を画素の数だけ用いることは困難であることから、映像信号をシリアルーパラレル変換する必要が生じるため、映像信号を表示装置に送る側の回路にも、また、映像信号を受ける側の表示装置を駆動する回路にも、シフトレジスタ回路が用いられる。
【０００４】
上述したシフトレジスタ回路には、Ｎチャネル型トランジスタとＰチャネル型トランジスタを組み合わせたＣＭＯＳ回路が多く用いられている。しかし、Ｎチャネル型トランジスタとＰチャネル型トランジスタを組み合わせたＣＭＯＳ回路を同一の基板上に形成するためには、互いに逆の導電型を有するトランジスタを同一の基板上に形成する必要があり、どうしても製造工程が複雑になってしまう。その結果、半導体装置のコストの上昇や歩留まりの低下を招いてしまう。
【０００５】
そこで、全てのトランジスタの極性を同一の型とした回路（単極性回路とも記す）が考案されている。単極性回路は、その製造工程において、不純物元素を添加する工程などの作製工程の一部を省略して、コストの上昇や歩留まりの低下の影響を抑制することができる。
【０００６】
例えば、全てのトランジスタの極性をＮチャネル型とした論理回路を構成する場合を考える。この回路は、高電位電源の電位を出力するとき、Ｎチャネル型トランジスタの閾値に従って、出力信号の電圧が入力信号の電圧に比べて減衰してしまうという問題がある。そこで、出力信号の電圧を減衰させないために、ブートストラップ回路と呼ばれる回路が広く用いられている。ブートストラップ回路は、高電位側の電源に接続されたトランジスタがオン状態となってチャネルに電流が流れ始めた後に、出力端子と容量結合した該トランジスタのゲート電極を浮遊状態とすることによって実現される。このようにすることで、出力端子の電位が上昇することに伴って該トランジスタのゲート電極の電位も上昇し、遂には高電位電源の電位よりも該トランジスタの閾値電圧分以上高くすることによって、出力端子の電位を高電位電源の電位と概ね等しくすることができる。
【０００７】
前記ブートストラップ回路によって、単極性であっても出力電位が減衰しない半導体装置が実現できる。また、前記ブートストラップ回路によってシフトレジスタ回路を構成することができる（例えば、非特許文献１、特許文献１参照。）。
【非特許文献１】トシオミヤザワ、他７名、「ダイジェスト  オブ  テクニカルペーパー（ＤｉＧＥＳＴ  ｏｆ  ＴＥＣＨＮＩＣＡＬ  ＰＡＰＥＲＳ）」，（米国），２００５年，Ｖｏｌｕｍｅ  ＸＸＸＶＩ，Ｂｏｏｋ  Ｉ，ｐ．１０５０−１０５３
【特許文献１】特開２００２−２１５１１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
非特許文献１における従来例を図３７に示す（ただし、符号等は変更されている。）。図３７に示すシフトレジスタ回路は、入力信号がＶｉｎに入力されると端子Ｐ１の電位が上昇し、信号線Ｖ１に接続されたトランジスタがオンする。その後、信号線Ｖ１の電位が上昇することでこのトランジスタがブートストラップ動作し、信号線Ｖ１の電位が減衰することなく次の段へと伝達される。なお、図３７の（Ａ）は、４段目までのシフトレジスタ回路の回路図、図３７の（Ｂ）は、回路構成の理解を助けるため、図３７の（Ａ）中の破線で囲んだ範囲の回路を抽出したものである。図３７の（Ｂ）は、図３７の（Ａ）に示した回路を構成する最小単位であり、図３７の（Ｂ）の回路一つに対し、図３７の（Ａ）に示した回路の出力端子（ＯＵＴ１〜ＯＵＴ４）が一つ対応している。本明細書中では、図３７の（Ａ）に対する図３７の（Ｂ）のような、回路の構成単位を、単一段回路と呼ぶことにする。ここで、端子Ｐ１と電源線Ｖｓｓの接続をオン、オフするトランジスタは、次段の出力によってオン状態となるが、オン状態となっている時間は次段の出力が高い電位（Ｈレベル）になっているときのみであるため、端子ＯＵＴ１に低い電位（Ｌレベル）を出力するべき期間（非選択期間とも記す）の大部分において、端子Ｐ１および端子ＯＵＴ１は浮遊状態となる。これは、これ以降の段の端子Ｐｘおよび端子ＯＵＴｘについても同様である。そのため、クロック信号１およびクロック信号２により発生するノイズ、または、回路外部からの電磁波によるノイズにより動作不良を引き起こしてしまうという問題があった。
【０００９】
そこで、この問題に関する対策として、非特許文献１においては、図３８に示す構成を用いて解決を図っている。なお、図３８の（Ａ）は、６段目までのシフトレジスタ回路の回路図、図３８の（Ｂ）は、回路構成の理解を助けるため、図３８の（Ａ）中の破線で囲んだ単一段回路を抽出したものである。図３８に示す構成では、端子Ｐ１とそれ以降の段の端子ＰｘをＬレベルにリセットするトランジスタがオンする時間が、非選択期間の大部分となるような構成となっている。これによって、非選択期間において、端子Ｐ１とそれ以降の段の端子Ｐｘの電位の変動はある程度抑えられる。
【００１０】
しかし、図３８に示す構成では、非選択期間において、端子ＯＵＴ１およびそれ以降の段の端子ＯＵＴｘは、浮遊状態である。そのため、端子ＯＵＴは、クロック信号１およびクロック信号２により発生するノイズ、または、回路外部からの電磁波によるノイズにより動作不良を引き起こしてしまうという問題がある。また、図３８に示す構成は、各段の端子Ｐｘをリセットするためのトランジスタのゲート電極につながる電極と、入力端子Ｖｉｎの間に容量素子が設けられているため、入力端子Ｖｉｎを駆動する負荷が大きい。そのため、信号波形がなまり、また、消費電力が大きい、という問題もある。また、各段の端子Ｐｘをリセットするためのトランジスタは、非選択期間の大部分でオン状態であるため、ゲート電極にかける電圧ストレスの偏りが大きく、特性変動しやすいという問題もある。
【００１１】
本発明は、このような問題点に鑑みて、ノイズによって誤動作することが少なく安定に動作し、消費電力が少なく、特性変動の少ない半導体装置、および前記半導体装置を有する表示装置、ならびに前記表示装置を有する電子機器を提供することを課題とする。
【課題を解決するための手段】
【００１２】
本発明において、表示パネルとは、液晶素子を用いてなる液晶表示パネル、及びエレクトロルミネッセンス（ＥＬ）素子を始めとした発光素子を用いてなる表示パネルを含む。また、表示装置は、前記表示パネルを有し、前記表示パネルを駆動する周辺回路を備える表示装置を含む。
【００１３】
本発明にかかる半導体装置の一形態は、入力端子と、出力端子と、第１の端子と、第２の端子と、第３の端子と、第４の端子を備え、第１の端子の電位を出力端子に伝達する第１のトランジスタと、入力端子の電位にしたがって、第１のトランジスタをオン状態とする整流性素子と、第４の端子の電位にしたがって、出力端子と第２の端子を導通させ、出力端子の電位を固定する第２のトランジスタと、第４の端子の電位にしたがって、第３の端子と第２の端子を導通させ、第３の端子の電位を固定する第３のトランジスタとを有する。
【００１４】
また、本発明にかかる半導体装置の別形態は、入力端子と、出力端子と、第１の端子と、第２の端子と、第３の端子と、第４の端子と、第５の端子を備え、第１の端子の電位を出力端子に伝達する第１のトランジスタと、入力端子の電位にしたがって、第１のトランジスタをオン状態とする整流性素子と、第５の端子の電位にしたがって、出力端子と第２の端子を導通させ、出力端子の電位を固定する第２のトランジスタと、第４の端子の電位にしたがって、第３の端子と第２の端子を導通させ、第３の端子の電位を固定する第３のトランジスタと、第３の端子の電位を反転し、第５の端子に出力する回路とを有する。
【００１５】
また、本発明にかかる半導体装置の別形態は、入力端子と、出力端子と、第１の端子と、第２の端子と、第３の端子と、第４の端子と、第５の端子と、第６の端子を備え、第１の端子の電位を出力端子に伝達する第１のトランジスタと、入力端子の電位にしたがって、第１のトランジスタをオン状態とする第１の整流性素子と、第４の端子の電位にしたがって、出力端子と第２の端子を導通させ、出力端子の電位を固定する第２のトランジスタと、第４の端子の電位にしたがって、第３の端子と第２の端子を導通させ、第３の端子の電位を固定する第３のトランジスタと、出力端子の電位にしたがって、第５の端子の電位を上昇させる第２の整流性素子と、第３の端子の電位にしたがって、第６の端子と第２の端子を導通させ、第６の電位を下降させる第４のトランジスタとを有する。
【００１６】
また、本発明にかかる半導体装置の別形態は、入力端子と、出力端子と、第１の端子と、第２の端子と、第３の端子と、第４の端子と、第５の端子と、第６の端子と、第７の端子を備え、第１の端子の電位を出力端子に伝達する第１のトランジスタと、入力端子の電位にしたがって、第１のトランジスタをオン状態とする第１の整流性素子と、第７の端子の電位にしたがって、出力端子と第２の端子を導通させ、出力端子の電位を固定する第２のトランジスタと、第４の端子の電位にしたがって、第３の端子と第２の端子を導通させ、第３の端子の電位を固定する第３のトランジスタと、出力端子の電位にしたがって、第５の端子の電位を上昇させる第２の整流性素子と、第３の端子の電位にしたがって、第６の端子と第２の端子を導通させ、第６の電位を下降させる第４のトランジスタと、第３の端子の電位を反転し、第７の端子に出力する回路とを有する。
【００１７】
また、本発明にかかる半導体装置の別形態は、入力端子と、出力端子と、第１の端子と、第２の端子と、第３の端子と、第４の端子と、整流性素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタを備え、整流性素子の一方の電極は、入力端子と電気的に接続され、整流性素子の他方の電極は、第３の端子と電気的に接続され、第１のトランジスタのゲート電極は、第３の端子と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の一方は、第１の端子と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は、出力端子と電気的に接続され、第２のトランジスタのゲート電極は、第４の端子と電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の一方は、第２の端子と電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の他方は、出力端子と電気的に接続され、第３のトランジスタのゲート電極は、第４の端子と電気的に接続され、第３のトランジスタのソース電極またはドレイン電極の一方は、第２の端子と電気的に接続され、第３のトランジスタのソース電極またはドレイン電極の他方は、第３の端子と電気的に接続される。
【００１８】
また、本発明にかかる半導体装置の別形態は、入力端子と、出力端子と、第１の端子と、第２の端子と、第３の端子と、第４の端子と、第５の端子と、整流性素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、電位反転回路を備え、整流性素子の一方の電極は、入力端子と電気的に接続され、整流性素子の他方の電極は、第３の端子と電気的に接続され、第１のトランジスタのゲート電極は、第３の端子と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の一方は、第１の端子と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は、出力端子と電気的に接続され、第２のトランジスタのゲート電極は、第５の端子と電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の一方は、第２の端子と電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の他方は、出力端子と電気的に接続され、第３のトランジスタのゲート電極は、第４の端子と電気的に接続され、第３のトランジスタのソース電極またはドレイン電極の一方は、第２の端子と電気的に接続され、第３のトランジスタのソース電極またはドレイン電極の他方は、第３の端子と電気的に接続され、電位反転回路の一方の電極は、第３の端子と電気的に接続され、電位反転回路の他方の電極は、第５の端子と電気的に接続される。
【００１９】
また、本発明にかかる半導体装置の別形態は、入力端子と、出力端子と、第１の端子と、第２の端子と、第３の端子と、第４の端子と、第５の端子と、第６の端子と、第１の整流性素子と、第２の整流性素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタを備え、第１の整流性素子の一方の電極は、入力端子と電気的に接続され、第１の整流性素子の他方の電極は、第３の端子と電気的に接続され、第１のトランジスタのゲート電極は、第３の端子と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の一方は、第１の端子と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は、出力端子と電気的に接続され、第２のトランジスタのゲート電極は、第４の端子と電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の一方は、第２の端子と電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の他方は、出力端子と電気的に接続され、第３のトランジスタのゲート電極は、第４の端子と電気的に接続され、第３のトランジスタのソース電極またはドレイン電極の一方は、第２の端子と電気的に接続され、第３のトランジスタのソース電極またはドレイン電極の他方は、第３の端子と電気的に接続され、第２の整流性素子の一方の電極は、出力端子と電気的に接続され、第２の整流性素子の他方の電極は、第５の端子と電気的に接続され、第４のトランジスタのゲート電極は、第３の端子と電気的に接続され、第４のトランジスタのソース電極またはドレイン電極の一方は、第２の端子と電気的に接続され、第４のトランジスタのソース電極またはドレイン電極の他方は、第６の端子と電気的に接続される。
【００２０】
また、本発明にかかる半導体装置の別形態は、入力端子と、出力端子と、第１の端子と、第２の端子と、第３の端子と、第４の端子と、第５の端子と、第６の端子と、第７の端子と、第１の整流性素子と、第２の整流性素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、電位反転回路を備え、第１の整流性素子の一方の電極は、入力端子と電気的に接続され、第１の整流性素子の他方の電極は、第３の端子と電気的に接続され、第１のトランジスタのゲート電極は、第３の端子と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の一方は、第１の端子と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は、出力端子と電気的に接続され、第２のトランジスタのゲート電極は、第７の端子と電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の一方は、第２の端子と電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の他方は、出力端子と電気的に接続され、第３のトランジスタのゲート電極は、第４の端子と電気的に接続され、第３のトランジスタのソース電極またはドレイン電極の一方は、第２の端子と電気的に接続され、第３のトランジスタのソース電極またはドレイン電極の他方は、第３の端子と電気的に接続され、第２の整流性素子の一方の電極は、出力端子と電気的に接続され、第２の整流性素子の他方の電極は、第５の端子と電気的に接続され、第４のトランジスタのゲート電極は、第３の端子と電気的に接続され、第４のトランジスタのソース電極またはドレイン電極の一方は、第２の端子と電気的に接続され、第４のトランジスタのソース電極またはドレイン電極の他方は、第６の端子と電気的に接続され、電位反転回路の一方の電極は、第３の端子と電気的に接続され、電位反転回路の他方の電極は、第７の端子と電気的に接続される。
【００２１】
以上のような本発明の構成とすることで、ノイズによる誤動作の少ない、安定して動作するシフトレジスタ回路を提供することができる。
【００２２】
また、本発明にかかる半導体装置において、整流性素子は、ダイオード接続されたトランジスタであってもよい。こうすることで、基板上に作製する素子の種類を削減できるので、製造プロセスの簡略化が可能になる。
【００２３】
また、本発明にかかる半導体装置において、第３のトランジスタおよび第２のトランジスタをオン状態とすることができる信号線を有していてもよい。こうすることで、任意のタイミングで動作を停止し、初期化することが可能であるシフトレジスタ回路を提供することができる。
【００２４】
また、本発明にかかる半導体装置において、第３のトランジスタおよび第２のトランジスタに逆バイアスを印加することができる信号線を有していてもよい。こうすることで、特性変動の少ない、安定して動作するシフトレジスタ回路を提供することができる。
【００２５】
また、本発明にかかる半導体装置において、第１のクロック信号線と、第２のクロック信号線に入力する信号は、いずれもデューティー比が５０％より小さいことが好ましい。さらに、一方に入力する信号がＬｏｗレベルとなる期間の中心の時刻と、他方に入力する信号がＨｉｇｈレベルとなる期間の中心の時刻との差が、クロック信号の周期の１割以内であることが好ましい。こうすることで、出力信号が出力される間隔が各出力端子間で一定となり、精度の高いシフトレジスタ回路を提供することができる。
【００２６】
また、本発明にかかる半導体装置において、第３のトランジスタのゲート電極の面積と第２のトランジスタのゲート電極の面積の平均が、第１のトランジスタのゲート電極の面積よりも大きくすることが好ましい。こうすることで、出力端子の電位が安定して固定され、ノイズによる誤動作の少ないシフトレジスタ回路を提供することができる。
【００２７】
また、本発明にかかる半導体装置において、電源線と、第１のクロック信号線と、第２のクロック信号線が、第１のトランジスタ、第３のトランジスタ、第２のトランジスタに対し、出力端子と反対側に配置されていてもよい。こうすることで、出力端子の電位が安定して固定され、ノイズによる誤動作の少ないシフトレジスタ回路を提供することができる。
【００２８】
また、本発明にかかる半導体装置は、第１の配線層と、第２の配線層と、第３の配線層と、絶縁膜と、層間膜と、を有し、絶縁膜は、第１の配線層と第２の配線層の間に形成され、層間膜は、第２の配線層と第３の配線層の間に形成され、層間膜は、絶縁膜よりも厚く形成され、第１の端子（電極）と電気的に接続された電極は、少なくとも第２の配線層で形成され、出力端子と電気的に接続された電極は、少なくとも第１の配線層および第３の配線層で形成され、出力端子と電気的に接続された電極と、第１の端子（電極）と電気的に接続された電極が交差する領域において、出力端子と電気的に接続された電極は、第３の配線層で形成されていても良い。こうすることで、出力端子の電位が安定して固定され、ノイズによる誤動作の少ないシフトレジスタ回路を提供することができる。
【００２９】
また、本発明にかかる半導体装置の一形態は、上記のシフトレジスタ回路が、画素領域を形成する基板と同一基板上に形成されている。こうすることで、表示パネルの製造コストを低減することができる。
【００３０】
また、本発明にかかる半導体装置の別形態は、上記のシフトレジスタ回路が、画素領域を形成する基板と同一基板上にＩＣとして配置され、基板上の配線とＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式で接続されている。こうすることで、特性ばらつきが少なく、消費電力の小さい表示パネルを提供することができる。
【００３１】
また、本発明にかかる半導体装置の別形態は、上記のシフトレジスタ回路が、画素領域を形成する基板と接続されている接続配線基板上にＩＣとして配置され、基板上の配線とＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）方式で接続されている。こうすることで、特性ばらつきが少なく、消費電力が小さく、信頼性の高い表示パネルを提供することができる。
【００３２】
また、本発明にかかる半導体装置の別形態は、第１の端子と、第２の端子と、第３の端子と、トランジスタと、整流性素子を備え、トランジスタのゲート電極は、第２の端子と電気的に接続され、トランジスタのソース電極またはドレイン電極の一方は、第１の端子と電気的に接続され、トランジスタのソース電極またはドレイン電極の他方は、第３の端子と接続され、整流性素子の電極の一方は、第３の端子と電気的に接続され、整流性素子の電極の他方は、第２の端子と電気的に接続される。こうすることで、特性変動の少ない、安定して動作する表示パネルを提供することができる。
【００３３】
また、本発明にかかる半導体装置の別形態は、第１の端子と、第２の端子と、第３の端子と、第４の端子と、第１のトランジスタと、第２のトランジスタを備え、第１のトランジスタのゲート電極は、第２の端子と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の一方は、第１の端子と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は、第３の端子と接続され、第２のトランジスタのゲート電極は、第４の端子と電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の一方は、第２の端子と電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の他方は、第３の端子と電気的に接続される。こうすることで、特性変動の少ない、安定して動作する表示パネルを提供することができる。
【００３４】
また、本発明にかかる表示装置の一形態は、上記の半導体装置と、外部駆動回路と、接続配線基板とを有し、表示パネルと、外部駆動回路は、一つの接続配線基板で接続されている。こうすることで、接続点数が少なく、信頼性の高い表示装置を提供することができる。
【００３５】
また、本発明にかかる表示装置の別形態は、上記の半導体装置と、外部駆動回路と、複数の接続配線基板とを有し、表示パネルと、外部駆動回路は、二つ以上かつドライバ（データ線ドライバ、及びソース線ドライバ）の分割数以下の接続配線基板で接続されている。こうすることで、大きな表示パネルであっても、ドライバの性能はそれほど高くなくてもよいので、信頼性の高い表示装置を提供することができる。
【００３６】
また、本発明にかかる電子機器は、上記の表示装置を機器の表示部として用いている電子機器である。
【００３７】
なお、明細書に示すスイッチは、電気的スイッチでも機械的なスイッチでもよい。電流の流れを制御できるものなら、何でも用いることができる。トランジスタでもよいし、ダイオード（ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ダイオード接続のトランジスタなど）でもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）の電位に近い状態で動作する場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）の電位に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲートソース間電圧の絶対値を大きくできるため、スイッチとして、動作させやすいからである。なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。
【００３８】
なお、表示素子は限定されず、例えば、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電子インク、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用によりコントラストが変化する表示媒体を適用することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌｙ）など、液晶素子を用いた表示装置としては液晶ディスプレイ、電子インクを用いた表示装置としては電子ペーパーがある。
【００３９】
本発明において、適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。また、トランジスタが配置されている基板の種類に限定はなく、単結晶基板、ＳＯＩ基板、ガラス基板などに配置することが出来る。
【００４０】
なお、本発明において、接続されているとは、電気的に接続されていることと同義である。したがって、本発明が開示する構成において、所定の接続関係に加え、その間に電気的な接続を可能とする他の素子（例えば、別の素子（トランジスタやダイオードや抵抗や容量など）やスイッチなど）が配置されていてもよい。
【００４１】
なお、トランジスタの構成は、特に限定されない。例えば、ゲート本数が２本以上になっているマルチゲート構造になっていてもよいし、チャネルの上下にゲート電極が配置されている構造でもよいし、チャネルの上にゲート電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置されている構造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよい。また、チャネル領域が複数の領域に分かれていてもよいし、並列に接続されていてもよいし、直列に接続されていてもよいし、チャネル（もしくはその一部）にソース電極やドレイン電極が重なっていてもよいし、ＬＤＤ領域があってもよい。
【００４２】
なお、本明細書において、半導体装置とは半導体素子（トランジスタやダイオードなど）を含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般でもよい。また、表示装置とは、基板上に液晶素子やＥＬ素子などの表示素子を含む複数の画素やそれらの画素を駆動させる周辺駆動回路が形成された表示パネル本体だけでなく、それにフレキシブルプリントサーキット（ＦＰＣ）やプリント配線基盤（ＰＷＢ）が取り付けられたものも含む。また、発光装置とは、特にＥＬ素子やＦＥＤで用いる素子などの自発光型の表示素子を用いている表示装置をいう。
【００４３】
また、本発明におけるトランジスタのうち、ゲート電極と、ソース電極またはドレイン電極の一方を接続したトランジスタを、ダイオード接続したトランジスタと表記することがある。本発明における全てのダイオード接続したトランジスタは、ＰＮ接合ダイオード、ＰＩＮダイオード、発光ダイオードなどの、他の整流性素子と置き換えることができる。
【発明の効果】
【００４４】
以上のように、本発明を用いると、第２のトランジスタによって少なくとも１周期の半分の期間において端子ＯＵＴを電源線に接続し、ノイズによる誤動作の少ない、安定して動作する半導体装置、および前記半導体装置を有する表示装置、ならびに前記表示装置を有する電子機器を提供することができる。
【００４５】
また、第３のトランジスタおよび第２のトランジスタのゲート面積の平均を、第１のトランジスタのゲート面積よりも大きくすることによって、入力端子に容量素子を接続する必要がないため、入力端子の負荷を小さくすることができ、波形のなまりが少なく、消費電力の小さい半導体装置、および前記半導体装置を有する表示装置、ならびに前記表示装置を有する電子機器を提供することができる。
【００４６】
また、オン状態となる期間の長いトランジスタのゲート電極に、ダイオード素子またはダイオード接続したトランジスタを接続することによって、オン状態となる期間の長いトランジスタのゲート電極に十分な逆バイアスを印加することができるので、特性変動の少ない、安定して動作する半導体装置、および前記半導体装置を有する表示装置、ならびに前記表示装置を有する電子機器を提供することができる。
【発明を実施するための最良の形態】
【００４７】
以下に、本発明の実施の形態を図面に基づいて説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００４８】
（実施の形態１）
本実施の形態においては、非選択期間に出力端子の電位を固定し、クロック信号やノイズによる誤動作を低減したシフトレジスタの回路構成について述べる。本発明にかかるシフトレジスタの回路構成例を、図１に示す。図１の（Ａ）は、本発明にかかるシフトレジスタの全体の回路構成である。図１の（Ｂ）は、本発明にかかるシフトレジスタの単一段回路を表す回路１０の構成例である。なお、本明細書において、単一段回路とは、図１の（Ａ）に対する図１の（Ｂ）のように、回路の出力端子（Ｌ（１）〜Ｌ（ｎ））と一対一に対応し、回路を構成する最小単位のことであるとする。図１の（Ｃ）は、図１の（Ａ）および（Ｂ）で示した回路の入力信号波形と内部電極波形および出力信号波形である。
【００４９】
図１の（Ａ）に示す回路は、スタートパルス端子ＳＰと、第１のクロック信号線ＣＬＫ１（第１配線とも記す）と、第２のクロック信号線ＣＬＫ２（第２配線とも記す）と、電源線Ｖｓｓと、トランジスタ１８と、ｎ個配置された回路１０（ｎは２以上の整数）と、回路１０に対応して配置された出力端子Ｌ（ｋ）（ｋは１以上ｎ以下の整数）とを備える。図１（本明細書における該当する全ての図面）では、ｋは１以上ｎ以下の整数ｋ段目を図示していないが、出力端子Ｌ（ｋ）は、出力端子Ｌ（１）から出力端子Ｌ（ｎ）の間に、端子Ｐ（ｋ）は端子Ｐ（１）から端子Ｐ（ｎ）の間にそれぞれ有するものとする。図１の（Ｂ）に示す回路１０は、端子ＩＮ、端子ＯＵＴ、端子Ｇ、端子Ｒ、端子Ｆ、端子Ｂ、端子Ｃと、トランジスタ１１、１２、１３、１５、１６、１７と、容量素子１４と、端子Ｐと、を備える。なお、本明細書で、端子とは回路において外部と電気的に接続する電極である。ここで、トランジスタ１１は整流性を持つ他の素子でもよく、入力用整流性素子（第１の整流性素子とも記す）として用いる。また、トランジスタ１５は整流性を持つ他の素子でもよく、リセット用整流性素子（第２の整流性素子とも記す）として用いる。また、トランジスタ１２は伝達トランジスタ（第１のトランジスタとも記す）として用いる。また、トランジスタ１３は内部電位固定トランジスタ（第３のトランジスタとも記す）として用いる。また、トランジスタ１７は出力電位固定トランジスタ（第２のトランジスタとも記す）として用いる。また、トランジスタ１６はセット用トランジスタ（第４のトランジスタとも記す）として用いる。
【００５０】
なお、ｋ段目の回路１０における端子Ｐを、端子Ｐ（ｋ）とも記す。また、本実施の形態においては容量素子１４を明記するが、容量素子１４の機能は、トランジスタ１２のゲート電極とドレイン電極（またはソース電極）間にできる寄生容量によっても実現できるため、容量素子１４が独立した電気素子として形成されている場合だけでなく、トランジスタ１２に付随する寄生容量素子である場合も、本発明は含む。
【００５１】
図１の（Ｂ）に示す回路１０におけるトランジスタ１１のゲート電極は、端子ＩＮに接続され、トランジスタ１１のソース電極またはドレイン電極の一方は、端子ＩＮに接続され、トランジスタ１１のソース電極またはドレイン電極の他方は、端子Ｐに接続されている。また、トランジスタ１２のゲート電極は、端子Ｐに接続され、トランジスタ１２のソース電極またはドレイン電極の一方は、端子Ｃに接続され、トランジスタ１２のソース電極またはドレイン電極の他方は、端子ＯＵＴに接続されている。
【００５２】
また、トランジスタ１３のゲート電極は、端子Ｒに接続され、トランジスタ１３のソース電極またはドレイン電極の一方は、端子Ｇに接続され、トランジスタ１３のソース電極またはドレイン電極の他方は、端子Ｐに接続されている。また、容量素子１４の一方の電極は、端子Ｐに接続され、容量素子１４の他方の電極は、端子ＯＵＴに接続されている。
【００５３】
また、トランジスタ１５のゲート電極は、端子ＯＵＴに接続され、トランジスタ１５のソース電極またはドレイン電極の一方は、端子ＯＵＴに接続され、トランジスタ１５のソース電極またはドレイン電極の他方は、端子Ｂに接続されている。また、トランジスタ１６のゲート電極は、端子Ｐに接続され、トランジスタ１６のソース電極またはドレイン電極の一方は、端子Ｇに接続され、トランジスタ１６のソース電極またはドレイン電極の他方は、端子Ｆに接続されている。また、トランジスタ１７のゲート電極は、端子Ｒに接続され、トランジスタ１７のソース電極またはドレイン電極の一方は、端子Ｇに接続され、トランジスタ１７のソース電極またはドレイン電極の他方は、端子ＯＵＴに接続されている。
【００５４】
図１（Ａ）に示すように、１段目の回路１０の端子ＩＮは、スタートパルス端子ＳＰと、トランジスタ１８のゲート電極に接続されている。また、１段目の電極ＳＲ（１）は、２段目の回路１０の端子Ｂと、トランジスタ１８のソース電極またはドレイン電極の一方に接続されている。また、トランジスタ１８のソース電極またはドレイン電極の他方は、電源線Ｖｓｓに接続されている。また、電源線Ｖｓｓは、全段の回路１０の端子Ｇと接続されている。また、第１のクロック信号線ＣＬＫ１は、奇数段目の回路１０の端子Ｃと接続され、第２のクロック信号線ＣＬＫ２は、偶数段目の回路１０の端子Ｃと接続されている。
【００５５】
次に、図１の（Ａ）に示す回路におけるｋ段目の回路１０の接続について説明する。ｋ段目の回路１０の端子Ｒに接続される電極ＳＲ（ｋ）は、ｋ＋１段目の回路１０の端子Ｂおよびｋ−１段目の回路１０の端子Ｆに接続されている。また、ｋ段目の回路１０の端子ＯＵＴに接続される出力端子Ｌ（ｋ）は、ｋ＋１段目の回路１０の端子ＩＮに接続されている。ここで、図１の（Ａ）のように、１段目およびｎ段目における回路１０の接続が、それ以外の段の回路１０の接続とは異なっていてもよい。たとえば、ｎ段目における電極ＳＲ（ｎ）は、電極ＳＲ（ｎ−１）と接続されていてもよい。
【００５６】
ここで、本実施の形態においては、回路１０の数ｎは奇数である場合を示すが、本発明において、ｎは偶数でもよい。また、本実施の形態においては、第１のクロック信号線ＣＬＫ１は奇数段目の回路１０の端子Ｃと接続され、第２のクロック信号線ＣＬＫ２は偶数段目の回路１０の端子Ｃと接続されている場合を示すが、本発明において、ＣＬＫ１とＣＬＫ２の接続が逆の場合、すなわち、第１のクロック信号線ＣＬＫ１は偶数段目の回路１０の端子Ｃと接続され、第２のクロック信号線ＣＬＫ２は奇数段目の回路１０の端子Ｃと接続されていてもよい。また、本発明のクロック信号線の数は２本に限定されず、２本より多くても良い。そのとき、クロック信号線に入力する信号の種類（相数）は、クロック信号線の本数と同じであることが好ましい。例えば、３本のクロック信号線を用いる場合は、回路１０に入力するクロック信号は３相（３種類）の信号とすることが好ましい。
【００５７】
次に、図１の（Ａ）および（Ｂ）に示す回路における動作について、図１の（Ｃ）を参照して説明する。図１の（Ｃ）は、図１の（Ａ）および（Ｂ）に示す回路に入力する信号とその出力信号、および内部電極の波形を表すタイムチャートとなっている。縦軸は信号の電位であり、入力信号および出力信号はハイレベル（Ｈレベル、Ｖｄｄレベルとも記す）とローレベル（Ｌレベル、Ｖｓｓレベルとも記す）のどちらかの電位をとるデジタル信号を扱うこととしてもよい。横軸は時間であり、本実施の形態においては、時刻Ｔ０を基準として、入力信号が繰り返し入力されているとして説明する。ただし、本発明はこれに限定されることはなく、入力信号を様々に変化させて所望の出力信号を得る場合を含む。
【００５８】
また、本実施の形態においては、出力信号として出力端子Ｌ（１）からＯＵＴ（ｎ）まで順次選択（走査）するという動作について説明する。この動作は、たとえば、アクティブマトリクス型表示装置において、画素を選択するスイッチのオン、オフ状態を制御する周辺駆動回路として広く用いられている。なお、本実施の形態においては、図１の（Ｃ）におけるスタートパルス端子ＳＰ、第１のクロック信号線ＣＬＫ１、第２のクロック信号線ＣＬＫ２に入力する信号を、まとめて入力信号と呼ぶこととする。また、電源線Ｖｓｓの電位は、入力信号のＬレベルの電位と同程度として説明する。ただし、本発明において電源線Ｖｓｓの電位はこれに限定されない。
【００５９】
次に、図３５を用いて、図１に示した回路がどのように動作するか、概略として説明する。図３５の（Ａ）〜（Ｆ）は、時系列に沿って図１の（Ｂ）の回路動作を説明するものである。図３５において、破線で示したトランジスタは、オフ状態にあるトランジスタを表し、実線で示したトランジスタは、オン状態にあるトランジスタを表している。また、図中の矢印は、その時点の動作における電流の向きを表している。また、図中の電極や端子のその時点における電位を、＜＞で囲んで示している。なお、クロック信号の電位は、低い側の電位を電源線Ｖｓｓの電位として＜Ｖｓｓ＞と表し、高い側の電位を＜Ｖｄｄ＞と表す。
【００６０】
まず、図３５の（Ａ）を参照し、前段により当該段のリセット動作を解除する動作について説明する。ここで、本明細書中においては、端子Ｒの電位を上昇させ、内部電位固定トランジスタ１３および出力電位固定トランジスタ１７をオン状態とする動作を、リセット動作と呼ぶことにする。また、逆に、端子Ｒの電位を下降させ、内部電位固定トランジスタ１３および出力電位固定トランジスタ１７をオフ状態とする動作を、セット動作と呼ぶことにする。リセット動作中は、端子Ｐおよび端子ＯＵＴの電位が強制的に＜Ｖｓｓ＞となるため、回路１０を動作させるには、まず、セット動作を行なわなければならない。これを、前段の端子Ｐの電位が上昇するタイミングで、前段のセット用トランジスタ１６により、当該段の端子Ｒの電位を＜Ｖｓｓ＞とすることで行なってもよい。図３５の（Ａ）の状態において、トランジスタ１１、１２、１３、１５、１６、１７は、全てオフ状態であり、初期化された状態であると考えてもよい。
【００６１】
次に、図３５の（Ｂ）を参照し、パルス入力の動作について説明する。端子ＩＮにパルスが入力され、端子ＩＮの電位が上昇し、端子ＩＮの電位が端子Ｐの電位よりもトランジスタ１１の閾値電圧（Ｖｔｈ１１とも記す）以上に上昇すると、トランジスタ１１がオン状態となる。すると、端子Ｐの電位も上昇し、端子Ｐの電位は、端子ＩＮの電位＜Ｖｄｄ＞より、Ｖｔｈ１１だけ低い電位＜Ｖｄｄ−｜Ｖｔｈ１１｜＞となる。このとき、トランジスタ１１および１６はオン状態となり、端子ＯＵＴの電位は端子Ｃの電位＜Ｖｓｓ＞に等しくなる。また、端子Ｆの電位は＜Ｖｓｓ＞となり、これによって、後段の端子Ｒの電位を＜Ｖｓｓ＞とする。すなわち、当該段のセット用トランジスタ１６によって後段をセット動作させる。
【００６２】
次に、図３５の（Ｃ）を参照し、ブートストラップ動作について説明する。端子Ｐの電位を上昇させた端子ＩＮは、任意のタイミングで電位＜Ｖｓｓ＞に戻ってもよい。トランジスタ１１はダイオード接続されており、端子ＩＮの電位が＜Ｖｓｓ＞に戻っても、トランジスタ１１がオフ状態となるため、端子Ｐの電位に影響しない。すなわち、トランジスタ１１は、端子ＩＮの電位上昇に従って端子Ｐの電位を上昇はさせるが下降はさせなくてもよく、入力用整流性素子として用いられる。
【００６３】
端子Ｐの電位が上昇した状態で、クロック信号が入力されて端子Ｃの電位が＜Ｖｄｄ＞になると、伝達トランジスタ１２に端子Ｃから端子ＯＵＴの向きに電流が流れ、端子ＯＵＴの電位も上昇する。そのとき、端子Ｐと端子ＯＵＴは容量素子１４によって接続されているので、端子ＯＵＴの電位が上昇するに従って、端子Ｐの電位も上昇する。端子Ｐの電位が上昇する値は、端子Ｐに接続されている容量素子１４以外の寄生容量素子の容量値に依存するが、＜Ｖｄｄ＋｜Ｖｔｈ１１｜＞以上の電位であれば動作に問題はなく、端子ＯＵＴの電位はクロック信号と同じ＜Ｖｄｄ＞まで上昇する。そのため、図中には、このときの端子Ｐの電位を、＜Ｖｄｄ＋｜Ｖｔｈ１１｜＞以上の電位という意味で、＜Ｖｄｄ＋｜Ｖｔｈ１１｜（上向き矢印）＞と記している。
【００６４】
次に、図３５の（Ｄ）を参照し、当該段により前段をリセット動作させる動作について説明する。図３５の（Ｃ）のように端子ＯＵＴの電位を＜Ｖｄｄ＞まで上昇させると、トランジスタ１５がオン状態となり、端子Ｂの電位も上昇する。そして、端子Ｂの電位は、端子ＯＵＴの電位からトランジスタ１５の閾値電圧（Ｖｔｈ１５とも記す）だけ低い電位となったところで、トランジスタ１５がオフ状態となるため、端子Ｂの電位の上昇は止まり、端子Ｂの電位は＜Ｖｄｄ−｜Ｖｔｈ１５｜＞となる。このとき、前段の端子Ｒの電位は＜Ｖｄｄ−｜Ｖｔｈ１５｜＞まで上昇するので、前段はリセット動作し、前段の端子Ｐおよび端子ＯＵＴの電位は＜Ｖｓｓ＞で固定され、当該段の端子ＩＮにパルスが入力されることはなくなる。
【００６５】
次に、図３５の（Ｅ）を参照し、クロック信号がＶｓｓへ戻る動作について説明する。クロック信号の電位が＜Ｖｓｓ＞に戻り、端子Ｃの電位が＜Ｖｓｓ＞に戻ると、伝達トランジスタ１２はオン状態であるため、伝達トランジスタ１２に端子ＯＵＴから端子Ｃの向きに電流が流れ、端子ＯＵＴの電位も＜Ｖｓｓ＞に戻る。このとき、端子Ｐの電位も＜Ｖｄｄ−｜Ｖｔｈ１１｜＞に戻る。また、トランジスタ１５はオフ状態であるので、端子ＯＵＴの電位が＜Ｖｓｓ＞に戻っても、端子Ｂの電位は＜Ｖｄｄ−｜Ｖｔｈ１５｜＞のままである。すなわち、トランジスタ１５は、端子ＯＵＴの電位上昇に従って端子Ｂの電位を上昇はさせるが下降はさせなくてもよく、リセット用整流性素子として用いられる。
【００６６】
次に、図３５の（Ｆ）を参照し、後段により当該段がリセット動作する動作について説明する。当該段の端子ＯＵＴの電位上昇が後段の端子ＩＮに伝達され、後段の端子ＯＵＴの電位が上昇し、後段のトランジスタ１５がオン状態となることによって後段の端子Ｂの電位が上昇すると、当該段の端子Ｒの電位が＜Ｖｄｄ−｜Ｖｔｈ１５｜＞まで上昇するため、当該段がリセット動作する。このとき、当該段の内部電位固定トランジスタ１３と出力電位固定トランジスタ１７がオン状態となり、端子Ｐと端子ＯＵＴがそれぞれ電位＜Ｖｓｓ＞に固定される。このように、後段の動作により当該段がリセット動作することにより、伝達トランジスタ１２がオフ状態となるので、端子ＯＵＴと端子Ｃの導通が遮断される。
【００６７】
この状態は、端子Ｒに接続されている素子のリーク電流により端子Ｒの電位が下降し、自然に内部電位固定トランジスタ１３および出力電位固定トランジスタ１７がオフ状態となるか、前段のセット用トランジスタ１６がオン状態となることによって端子Ｒの電位が＜Ｖｓｓ＞となり、強制的に内部電位固定トランジスタ１３および出力電位固定トランジスタ１７がオフ状態となるか（図３５の（Ａ）の状態）の、どちらかによって終了する。図３５の（Ｆ）の状態から図３５の（Ａ）の状態になるまでの期間を、本明細書中では非選択期間と呼び、この期間において、いかに端子Ｐおよび端子ＯＵＴの電位を安定させて＜Ｖｓｓ＞にするかが重要である。すなわち、端子Ｒにゲート電極が接続されているトランジスタがオン状態となっているのを、いかに保持し続けるかが重要である。
【００６８】
なお、本発明にかかるシフトレジスタ回路の単一段回路は、出力電位固定トランジスタを有し、伝達トランジスタがオフ状態にあるとき、出力端子を浮遊状態にすることを避け、電源線と導通させることを特徴とする。したがって、端子Ｒをどのようにリセット動作、またはセット動作するかは、上述した例に限定されない。すなわち、単一段回路として、図３６の（Ａ）および（Ｃ）に示す構成を用いてもよい。
【００６９】
図３６の（Ａ）に示す回路３１０は、端子ＩＮ、ＯＵＴ、Ｒ、Ｇ、Ｃと、端子Ｐと、トランジスタ３１１、３１２、３１３、３１７と、を備える。トランジスタ３１１のゲート電極は、端子ＩＮと接続され、トランジスタ３１１のソース電極またはドレイン電極の一方は、端子ＩＮと接続され、トランジスタ３１１のソース電極またはドレイン電極の他方は、端子Ｐに接続されている。トランジスタ３１２のゲート電極は、端子Ｐと接続され、トランジスタ３１２のソース電極またはドレイン電極の一方は、端子Ｃと接続され、トランジスタ３１２のソース電極またはドレイン電極の他方は、端子ＯＵＴに接続されている。
【００７０】
トランジスタ３１３のゲート電極は、端子Ｒと接続され、トランジスタ３１３のソース電極またはドレイン電極の一方は、端子Ｇと接続され、トランジスタ３１３のソース電極またはドレイン電極の他方は、端子Ｐに接続されている。トランジスタ３１７のゲート電極は、端子Ｒと接続され、トランジスタ３１７のソース電極またはドレイン電極の一方は、端子Ｇと接続され、トランジスタ３１７のソース電極またはドレイン電極の他方は、端子ＯＵＴに接続されている。なお、トランジスタ３１１は、入力用整流性素子（第１の整流性素子）として用いてもよい。
【００７１】
また、トランジスタ３１２は、伝達トランジスタ（第１のトランジスタ）として用いてもよい。また、トランジスタ３１７は、出力電位固定トランジスタ（第２のトランジスタ）として用いてもよい。また、トランジスタ３１３は、内部電位固定トランジスタ（第３のトランジスタ）として用いてもよい。
【００７２】
ここで、図３６の（Ｂ）を用いて、図３６の（Ａ）に示した回路の動作について説明する。図３６の（Ｂ）は、図３６の（Ａ）に示した端子の電位変化を表すタイムチャートである。端子Ｃにクロック信号を入力し、端子ＩＮに端子Ｐの電位を高くするパルスを入力し、端子ＧはＬレベルに固定し、端子Ｒに端子Ｐの電位を低くするパルスを含む逆相のパルスを入力する場合について説明する。
【００７３】
端子Ｒの電位が低く、内部電位固定トランジスタおよび出力電位固定トランジスタがオフ状態で端子ＩＮにパルスが入力されると、入力用整流性素子を通じて端子Ｐの電位が上昇し、伝達トランジスタがオン状態となる。その後、端子Ｃの電位が上昇すると、伝達トランジスタがブートストラップ動作し、端子Ｃの電位がそのまま端子ＯＵＴに伝達される。その後、端子Ｒの電位が上昇すると、内部電位固定トランジスタおよび出力電位固定トランジスタがオン状態となるので、端子Ｐおよび端子ＯＵＴはＬレベルに固定される。
【００７４】
このようにして、本発明にかかる回路３１０は、端子Ｃに入力される信号を、端子Ｒの電位が低い期間だけ、端子ＯＵＴに伝達することができる。また、端子Ｒの電位が高い期間においては、端子Ｐおよび端子ＯＵＴをＬレベルに固定することができる。ただし、本発明にかかる回路３１０に入力する信号波形は、これに限定されるものではない。
【００７５】
図３６の（Ｃ）に示す回路３２０は、端子ＩＮ、ＯＵＴ、Ｒ、Ｇ、Ｃと、端子Ｐ、Ｑと、トランジスタ３２１、３２２、３２３、３２７ａと、インバータ３２７ｂと、容量素子３２４と、を備える。なお、容量素子３２４は、図３６の（Ａ）のように、接続されていなくてもよい。トランジスタ３２１のゲート電極は、端子ＩＮと接続され、トランジスタ３２１のソース電極またはドレイン電極の一方は、端子ＩＮと接続され、トランジスタ３２１のソース電極またはドレイン電極の他方は、端子Ｐに接続されている。
【００７６】
トランジスタ３２２のゲート電極は、端子Ｐと接続され、トランジスタ３２２のソース電極またはドレイン電極の一方は、端子Ｃと接続され、トランジスタ３２２のソース電極またはドレイン電極の他方は、端子ＯＵＴに接続されている。トランジスタ３２３のゲート電極は、端子Ｒと接続され、トランジスタ３２３のソース電極またはドレイン電極の一方は、端子Ｇと接続され、トランジスタ３２７のソース電極またはドレイン電極の他方は、端子Ｐに接続されている。容量素子３２４の一方の電極は、端子Ｐと接続され、容量素子３２４の他方の電極は、端子ＯＵＴと接続されている。トランジスタ３２７ａのゲート電極は、端子Ｑと接続され、トランジスタ３２７ａのソース電極またはドレイン電極の一方は、端子Ｇと接続され、トランジスタ３２７ａのソース電極またはドレイン電極の他方は、端子ＯＵＴに接続されている。
【００７７】
インバータ３２７ｂの入力電極は、端子Ｐと接続され、インバータ３２７ｂの出力電極は、端子Ｑと接続されている。なお、トランジスタ３２１は、入力用整流性素子（第１の整流性素子）として用いてもよい。また、トランジスタ３２２は、伝達トランジスタ（第１のトランジスタ）として用いてもよい。また、トランジスタ３２７ａは、出力電位固定トランジスタ（第２のトランジスタ）として用いてもよい。また、トランジスタ３２３は、内部電位固定トランジスタ（第３のトランジスタ）として用いてもよい。
【００７８】
ここで、図３６の（Ｄ）を用いて、図３６の（Ｃ）に示した回路の動作について説明する。図３６の（Ｄ）は、図３６の（Ｃ）に示した端子の電位変化を表すタイムチャートである。端子Ｃにクロック信号を入力し、端子ＩＮに端子Ｐの電位を高くするパルスを入力し、端子ＧはＬレベルに固定し、端子Ｒに端子Ｐの電位を低くする逆相のパルスを入力する場合について説明する。
【００７９】
端子Ｒの電位が低く、内部電位固定トランジスタがオフ状態のとき、端子ＩＮにパルスが入力されると、入力用整流性素子を通じて端子Ｐの電位が上昇し、伝達トランジスタがオン状態となる。このとき、端子Ｑは、端子Ｐの電位が反転されるので、Ｌレベルとなる。したがって、出力電位固定トランジスタは、オフ状態である。その後、端子Ｃの電位が上昇すると、伝達トランジスタがブートストラップ動作し、端子Ｃの電位がそのまま端子ＯＵＴに伝達される。その後、端子Ｒの電位が上昇すると、内部電位固定トランジスタがオン状態となるので、端子ＰはＬレベルに固定され、その結果、端子Ｑの電位はＨレベルとなるので、出力電位固定トランジスタがオン状態となり、端子ＯＵＴはＬレベルに固定される。このようにして、本発明にかかる回路３２０は、端子Ｃに入力される信号を、端子Ｒの電位が低い期間だけ、端子ＯＵＴに伝達することができる。また、端子Ｒの電位が高い期間においては、端子Ｐおよび端子ＯＵＴをＬレベルに固定することができる。ただし、本発明にかかる回路３２０に入力する信号波形は、これに限定されるものではない。
【００８０】
図１を参照して、次に時刻Ｔ０において、スタートパルス端子ＳＰに入力する、スタートパルスについて説明する。スタートパルスのパルス幅は任意であるが、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２に入力される信号の周期をＴｃとすると、Ｔｃ／２以上、かつＴｃ以下とするのが好ましい。こうすることにより、スタートパルス端子ＳＰとダイオード接続されたトランジスタ１１を介して接続されている端子Ｐ（１）の電位を十分に上昇させることができ、かつ、回路１０のトランジスタ１３がオン状態となることによって端子Ｐの電位を下降させるときに、端子ＩＮ、トランジスタ１１、端子Ｐ、トランジスタ１３、端子Ｇという経路で、定常的な電流のパスができることがなく、消費電力が抑えられるため、好ましい。
【００８１】
次に、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２に入力される信号について説明する。第１のクロック信号および第２のクロック信号は、信号が１周期期間中にＨレベルとなる時間の割合（デューティー比）が５０％より小さくするのが好ましい。また、Ｌレベルとなる期間の中心の時刻と、他方の信号がＨレベルとなる期間の中心の時刻との差が、クロック信号の周期の１割以内であるのが好ましい。こうすることにより、出力信号が単一の周波数で構成されるパルス信号に近づけることができる。また、Ｈレベルが隣同士の出力端子で時間的に重なることを防ぐことができる。これは、アクティブマトリクス型表示装置において、画素を選択するスイッチのオン、オフ状態を制御する周辺駆動回路として、本実施の形態にかかるシフトレジスタ回路を使用するとき、複数の行にわたって同時に選択してしまうことによる誤動作をなくすことができるため、有利である。
【００８２】
１段目の回路１０の端子Ｐ（１）の初期電位をＬレベルとして、時刻Ｔ０においてスタートパルスが入力されて、端子ＩＮの電位がＬレベルからＨレベルに変化したときの端子Ｐ（１）の電位の変化について説明する。このとき、端子ＲはＬレベルとなっており、トランジスタ１３はオフ状態である。したがって、トランジスタ１１はオン状態となり、端子Ｐ（１）の電位は上昇する。そして、端子Ｐ（１）の電位がスタートパルスのＨレベルの電位に対しトランジスタ１１の閾値電圧分低い電位まで上昇したところでトランジスタ１１がオフ状態となるため、ここで端子Ｐ（１）の電位の上昇は止まる。端子Ｐ（１）の電位は、一旦上昇すると、その後、端子ＩＮの電位が下降してＬレベルに戻ったとしても、トランジスタ１１はオフ状態のままなので、端子Ｐ（１）の電位は下がらず、浮遊状態となる。
【００８３】
このとき、端子Ｐ（１）の電位が上昇した状態において、端子Ｃの電位はＬレベルなので、トランジスタ１２はオン状態となる。すなわち、端子ＯＵＴにはＬレベルが出力される。その後、端子Ｃの電位が上昇すると、端子ＯＵＴの電位も上昇する。また、端子Ｐ（１）は浮遊状態であるので、容量素子１４を介して、端子ＯＵＴの電位の上昇に伴って、端子Ｐ（１）の電位も上昇する。すなわち、トランジスタ１２によりブートストラップ動作することで、端子ＯＵＴには、端子Ｃの電位の変化が、減衰することなく伝達される。
【００８４】
このように、トランジスタ１３がオフ状態であり、端子Ｐ（１）の電位が高いまま浮遊状態にある期間において、端子Ｃの電位の変化がそのまま端子ＯＵＴに伝達される。したがって、出力端子にクロック信号をそのまま出力しない場合は、あるタイミングにおいて端子Ｒの電位を上昇させてトランジスタ１３をオン状態とし、端子Ｐ（１）の電位をＬレベルとする。すると、トランジスタ１２がオフ状態となるため、端子Ｃの電位が端子ＯＵＴにそのまま伝達されなくなる。
【００８５】
端子ＯＵＴは、出力端子Ｌ（１）を介して、２段目の回路１０の端子ＩＮに接続される。すなわち、１段目の回路１０の出力がスタートパルスの代わりになり、２段目の回路１０も、上述した１段目の回路１０の動作と同様に、動作する。
【００８６】
次に、リセット動作を行うタイミングについて説明する。リセット動作を行うタイミングは任意であるが、端子Ｃから端子ＯＵＴに、クロック信号のパルスを１つ分伝達した時点でリセット動作するようにしてもよい。具体的には、ｋ＋１段目の端子ＯＵＴの電位が上昇するタイミングで、ｋ段目のリセット動作を行ってもよい。また、この場合の回路構成として、図１の（Ａ）および（Ｂ）のように、ｋ＋１段目の端子ＯＵＴと端子Ｂをダイオード接続したトランジスタ１５を介して接続し、電極ＳＲ（ｋ）を用いて、ｋ＋１段目の端子Ｂと、ｋ段目の端子Ｒとを接続する構成とするのが好ましい。
【００８７】
この構成であるとき、ｋ段目の回路１０の端子ＯＵＴにクロック信号が伝達され、ｋ＋１段目の回路１０の端子ＩＮに、このクロック信号が入力されると、ｋ＋１段目の回路１０の端子ＯＵＴには、ｋ段目の回路１０の出力信号とは、相の異なるクロック信号が出力される。そのとき、ｋ＋１段目の回路１０の端子Ｂは、ｋ＋１段目の回路１０の端子ＯＵＴの電位が上昇するのと同じタイミングで、電位が上昇する。すなわち、ｋ段目の回路１０の端子Ｒの電位が、ｋ＋１段目の回路１０の端子ＯＵＴの電位が上昇するのと同じタイミングで上昇し、ｋ段目の回路１０はリセットされる。ｋ＋１段目の回路１０の端子ＯＵＴの電位が上昇するタイミングでは、ｋ段目の回路１０の出力は、クロック信号のパルスを１つ分伝達した後でＬレベルを出力している状態となっているため、出力端子のパルスは１つとなる。このようにして、本実施の形態にかかるシフトレジスタ回路の出力端子は、ＯＵＴ（１）から順番にＨレベルとなるので、アクティブマトリクス型表示装置において、画素を選択するスイッチのオン、オフ状態を制御する周辺駆動回路として用いることができる。
【００８８】
ただし、本発明におけるリセット動作のタイミングはこれに限定されず、どのようなタイミングでリセット動作をしてもよい。たとえば、当該段の２つ後の段の出力端子の電位が上昇するタイミングでリセット動作を行ってもよいし、３つより後の段の出力端子の電位が上昇するタイミングでリセット動作を行ってもよい。このとき、リセット動作のタイミングを規定する信号線が当該段から離れているほど、電極ＳＲを引き回す距離が長くなることにより、電極ＳＲに付随する寄生容量の値が大きくなるので、電極ＳＲの電位を保持する点で有利である。
【００８９】
また、最終段のリセット動作は、図１の（Ａ）に示すように、電極ＳＲ（ｎ）と、電極ＳＲ（ｎ−１）を接続することによって、最終段自身の出力によってリセット動作を行うようにしてもよい。こうすることで、図１の（Ｃ）に示すように、最終段であるｎ段目においても、端子Ｐ（ｎ）および出力端子Ｌ（ｎ）のリセット（電源線Ｖｓｓの電位に戻す動作）ができるようになる。また、全段で共通のタイミングパルスを別に入力してリセット動作を行ってもよいし、共通のタイミングパルスとしてスタートパルスを用いてもよい。
【００９０】
次に、ｋ段目の出力端子Ｌ（ｋ）が、オン状態であるトランジスタ１２を介してクロック信号線と導通している期間以外の期間（図１の（Ｃ）において、端子Ｐ（ｋ）の電位がＬレベルの期間）の動作について説明する。ｋ＋１段目の回路１０において、端子ＯＵＴの電位が上昇すると、ダイオード接続されたトランジスタ１５はオン状態となっているため、端子Ｂの電位は、Ｈレベルよりもトランジスタ１５の閾値電圧分低い電位まで上昇するが、その後、端子ＯＵＴの電位が下降したときは、トランジスタ１５はオフ状態となるので、端子Ｂの電位は下降しない。すなわち、電極ＳＲ（ｋ）の電位は、ｋ＋１段目の端子ＯＵＴによって上昇はするが、下降はしない。つまり、ｋ段目のリセット動作後の端子Ｒの電位は、Ｈレベルに保持されるため、トランジスタ１３および１７は、オン状態のままである。したがって、端子Ｐ（ｋ）の電位および端子ＯＵＴの電位は、Ｌレベルに固定される。
【００９１】
ここで、リセット動作後の端子Ｒの電位が、Ｈレベルに保持されなかった場合は、トランジスタ１３および１７は、オフ状態となってしまうため、端子Ｐ（ｋ）および端子ＯＵＴは、浮遊状態となってしまう。端子Ｐ（ｋ）は、トランジスタ１２のゲート容量を介して第１のクロック信号線または第２のクロック信号線のいずれかに接続されているため、浮遊状態となっていると、端子Ｐ（ｋ）の電位は容易に変動してしまう。また、端子ＯＵＴは、容量素子１４を介して端子Ｐ（ｋ）と容量結合しているため、浮遊状態であるときに端子Ｐ（ｋ）の電位が変動すると、端子ＯＵＴの電位も、同様に変動してしまう。さらに、出力端子Ｌ（ｋ）の電位は、クロック信号線との寄生容量によっても、変動してしまう。出力端子Ｌ（ｋ）の電位の変動は、シフトレジスタ回路の動作を不安定にさせ、誤動作を引き起こすので、端子Ｐおよび端子ＯＵＴの電位を固定するために端子Ｒの電位をＨレベルに保持することは、極めて重要である。
【００９２】
なお、端子Ｐおよび端子ＯＵＴの電位を固定するために端子Ｒの電位をＨレベルに保持する期間は、少なくともスタートパルスの１周期の半分の期間であるのが好ましい。
【００９３】
ただし、電極ＳＲおよび端子Ｒの電位をリセット動作後にもＨレベルで保持するために、容量素子は接続しなくてもよい。内部電位固定トランジスタ１３および出力電位固定トランジスタ１７のゲート電極の面積の平均を、伝達トランジスタ１２のゲート電極の面積よりも大きくすることで、電極ＳＲおよび端子Ｒの電位をリセット動作後にもＨレベルで保持することができる。また、電極ＳＲをｋ段目の端子Ｒから引き回す長さを、ｋ段目の回路１０とｋ＋１段目の回路１０とのピッチより長くすることによって、電極ＳＲに付随する寄生容量の値を大きくすることで、電極ＳＲおよび端子Ｒの電位保持を行なってもよい。もちろん、電極ＳＲと、電源線Ｖｓｓおよびスタートパルス端子ＳＰとの間に容量素子を接続することで、電極ＳＲおよび端子Ｒの電位保持を行なってもよい。
【００９４】
上述したように、リセット動作後も端子Ｒおよび電極ＳＲの電位をＨレベルに保持することは、シフトレジスタ回路の安定動作のためには極めて重要だが、一度シフトレジスタ回路を動作させたあと、再びスタートパルスを入力し、再度ｋ段目の回路１０が動作するときには、トランジスタ１３および１７は、オフ状態となっていなければ動作しない。そのため、ｋ段目の回路１０が動作する前に、端子Ｒおよび電極ＳＲ（ｋ）の電位を、Ｌレベルに戻す必要がある。この動作を、本明細書中においては、セット動作と呼ぶことにする。セット動作を行うタイミングは任意であるが、ｋ段目のセット動作を、ｋ−１段目の端子Ｐ（ｋ−１）の電位が上昇するタイミングで行なってもよい。この場合の回路構成として、図１の（Ａ）および（Ｂ）のように、端子Ｐ（ｋ−１）をゲート電極と接続し、ソース電極またはドレイン電極の一方を端子Ｇと接続し、ソース電極またはドレイン電極の他方を端子Ｆと接続したトランジスタ１６を用いて、端子Ｆと電極ＳＲ（ｋ）を接続する構成とするのが好ましい。
【００９５】
この構成であるとき、ｋ段目の端子ＩＮにパルスが入力される前に、ｋ−１段目の端子Ｐ（ｋ−１）の電位が上昇するので、このタイミングでｋ−１段目のトランジスタ１６がオン状態となり、端子Ｆの電位がＬレベルとなる。したがって、このとき、ｋ段目の端子Ｒが、Ｈレベルを保持している状態からＬレベルに変化し、トランジスタ１３および１７はオフ状態となる。その後、ｋ段目の端子ＩＮにｋ−１段目の出力が入力され、ｋ段目の回路１０の動作が始まる。
【００９６】
ここで、ｋ−１段目のトランジスタ１６のゲート電極は、ｋ−１段目の端子Ｆではなく、ｋ−１段目の端子ＯＵＴに接続されていてもよい。この場合は、ｋ段目の端子ＩＮにｋ−１段目の出力が入力されるときに、ｋ段目のセット動作が行われる。
【００９７】
また、ｋ段目のセット動作を行うタイミングは、ｋ−２段目の端子Ｐ（ｋ−２）および端子ＯＵＴの電位が上昇するタイミングで行なってもよい。また、ｋ−２段目より前の段の端子Ｐおよび端子ＯＵＴの電位が上昇するタイミングで行なってもよい。より遠い段と電極ＳＲを介して接続すると、電極ＳＲをｋ段目の端子Ｒから引き回す長さを、ｋ段目の回路１０とｋ＋１段目の回路１０とのピッチより長くするため、電極ＳＲに付随する寄生容量の値を大きくすることができ、電極ＳＲおよび端子Ｒの電位保持を、より確実に行なうことができるという利点がある。
【００９８】
また、全段で共通のタイミングパルスを別に入力してセット動作を行ってもよいし、共通のタイミングパルスとしてスタートパルスを用いてもよい。なお、１段目の電極ＳＲ（１）に関しては、前段の端子Ｆに接続するかわりに、トランジスタ１８のソース電極またはドレイン電極の一方に接続してもよい。こうすることで、スタートパルスが入力されるときに１段目のセット動作が行われる。
【００９９】
本実施の形態における、非選択期間に出力端子の電位を固定し、クロック信号やノイズによる誤動作を低減したシフトレジスタの別の回路構成について、以下に述べる。本発明にかかるシフトレジスタの別の回路構成例を、図２に示す。図２の（Ａ）は、本発明にかかるシフトレジスタの全体の回路構成である。図２の（Ｂ）は、本発明にかかるシフトレジスタの単一段回路を表す回路２０の構成例である。図２の（Ｃ）は、図２の（Ｂ）に示した回路２０を用いたシフトレジスタの全体の別の回路構成である。
【０１００】
図２の（Ａ）に示す回路は、スタートパルス端子ＳＰと、第１のクロック信号線ＣＬＫ１と、第２のクロック信号線ＣＬＫ２と、電源線Ｖｓｓと、トランジスタ２８と、ｎ個配置された回路１０（ｎは２以上の整数）と、回路２０に対応して配置された出力端子Ｌ（ｋ）（ｋは１以上ｎ以下の整数）とを備える。
【０１０１】
図２の（Ｂ）に示す回路２０は、端子ＩＮ、ＯＵＴ、Ｇ、Ｒ、Ｆ、Ｂ、Ｃ、Ｖと、トランジスタ２１、２２、２３、２５、２６、２７ａ、２７ｂ、２７ｃと、容量素子２４と、端子Ｐと、を備える。ここで、トランジスタ２１は整流性を持つ他の素子でもよく、入力用整流性素子（第１の整流性素子とも記す）として用いる。また、トランジスタ２５は整流性を持つ他の素子でもよく、リセット用整流性素子（第２の整流性素子とも記す）として用いる。また、トランジスタ２２は伝達トランジスタ（第１のトランジスタとも記す）として用いる。また、トランジスタ２３は内部電位固定トランジスタ（第３のトランジスタとも記す）として用いる。また、トランジスタ２７ａは出力電位固定トランジスタ（第２のトランジスタとも記す）として用いる。また、トランジスタ２６はセット用トランジスタ（第４のトランジスタとも記す）として用いる。
【０１０２】
なお、ｋ段目の回路２０における端子Ｐを、端子Ｐ（ｋ）とも記す。また、本実施の形態においては容量素子２４を明記するが、容量素子２４の機能は、トランジスタ２２のゲート電極とドレイン電極（またはソース電極）間にできる寄生容量によっても実現できるため、容量素子２４が独立した電気素子として形成されている場合だけでなく、トランジスタ２２に付随する寄生容量素子である場合も、本発明は含む。図２の（Ｃ）に示す回路は、図２の（Ａ）に示す回路に、電源線Ｖｄｄを追加した構成の回路を表す。
【０１０３】
図２の（Ｂ）に示す回路２０におけるトランジスタ２１のゲート電極は、端子ＩＮに接続され、トランジスタ２１のソース電極またはドレイン電極の一方は、端子ＩＮに接続され、トランジスタ２１のソース電極またはドレイン電極の他方は、端子Ｐに接続されている。また、トランジスタ２２のゲート電極は、端子Ｐに接続され、トランジスタ２２のソース電極またはドレイン電極の一方は、端子Ｃに接続され、トランジスタ２２のソース電極またはドレイン電極の他方は、端子ＯＵＴに接続されている。
【０１０４】
また、トランジスタ２３のゲート電極は、端子Ｒに接続され、トランジスタ２３のソース電極またはドレイン電極の一方は、端子Ｇに接続され、トランジスタ２３のソース電極またはドレイン電極の他方は、端子Ｐに接続されている。また、容量素子２４の一方の電極は、端子Ｐに接続され、容量素子２４の他方の電極は、端子ＯＵＴに接続されている。
【０１０５】
また、トランジスタ２５のゲート電極は、端子ＯＵＴに接続され、トランジスタ２５のソース電極またはドレイン電極の一方は、端子ＯＵＴに接続され、トランジスタ２５のソース電極またはドレイン電極の他方は、端子Ｂに接続されている。また、トランジスタ２６のゲート電極は、端子Ｐに接続され、トランジスタ２６のソース電極またはドレイン電極の一方は、端子Ｇに接続され、トランジスタ２６のソース電極またはドレイン電極の他方は、端子Ｆに接続されている。
【０１０６】
また、トランジスタ２７ａのゲート電極は、端子Ｑに接続され、トランジスタ２７ａのソース電極またはドレイン電極の一方は、端子Ｇに接続され、トランジスタ２７ａのソース電極またはドレイン電極の他方は、端子ＯＵＴに接続されている。また、トランジスタ２７ｂのゲート電極は、端子Ｐに接続され、トランジスタ２７ｂのソース電極またはドレイン電極の一方は、端子Ｇに接続され、トランジスタ２７ｂのソース電極またはドレイン電極の他方は、端子Ｑに接続されている。また、トランジスタ２７ｃのゲート電極は、端子Ｖに接続され、トランジスタ２７ｃのソース電極またはドレイン電極の一方は、端子Ｖに接続され、トランジスタ２７ｃのソース電極またはドレイン電極の他方は、端子Ｑに接続されている。
【０１０７】
次に、図２の（Ａ）に示す回路におけるｋ段目の回路２０の接続について説明するが、図２の（Ａ）に示す回路は、端子Ｖの接続を除いて、図１の（Ａ）に示す回路と同様であるので、重複する説明は避ける。端子Ｖの接続については、図２の（Ａ）に示すように、端子Ｃが接続されているクロック信号線とは別のクロック信号線に接続してもよい。また、図示はしないが、端子Ｃが接続されているクロック信号線と同じクロック信号線に接続してもよい。
【０１０８】
図２の（Ｃ）に示す回路は、図２の（Ａ）に示す回路に、端子Ｖを接続するための専用の電源線Ｖｄｄを追加したものである。図２の（Ｃ）に示すように、全ての段の端子Ｖと、電源線Ｖｄｄを接続してもよい。電源線Ｖｄｄに印加する電位は、Ｌレベルよりも、トランジスタ２７ａと２７ｃの閾値電圧の和以上に大きい電位であればよい。
【０１０９】
次に、図２の（Ａ）、（Ｂ）および（Ｃ）に示す回路における入力信号および出力信号については、図１の（Ｃ）と同様である。図２の回路が図１の回路と異なる点は、図１の（Ｂ）におけるトランジスタ１７による、端子ＯＵＴの電位をＬレベルに固定する機能を、トランジスタ２７ａ、２７ｂ、２７ｃによって実現した点である。つまり、伝達トランジスタ２２のゲート電極と、出力電位固定用トランジスタ２７ａのゲート電極を、反転信号を出力する回路を介して接続している。
【０１１０】
図２の（Ｂ）において、回路が動作せず、トランジスタ２３によって端子Ｐの電位がＬレベルに固定されているときは、トランジスタ２７ｂはオフ状態である。このとき、端子Ｑの電位はＨレベルとなっているため、トランジスタ２７ａはオン状態である。すなわち、端子ＰがＬレベルに固定されていれば、端子ＯＵＴもＬレベルに固定され、クロック信号線との容量結合などによって出力端子が誤動作することが少なくなる。
【０１１１】
回路２０が動作する場合、端子ＩＮにパルスが入力され、点Ｐの電位が上昇するので、トランジスタ２７ｂがオン状態となる。すると、端子Ｑの電位はＬレベルに近づくため、トランジスタ２７ａはオフ状態となる。すなわち、端子Ｐの電位が上昇し、端子ＯＵＴが端子Ｃと導通するときは、トランジスタ２７ａはオフ状態となるので、回路２０は、図１における回路１０と同様な動作を実現することができる。
【０１１２】
なお、本実施形態によれば、本発明にかかるシフトレジスタにおいて、端子ＯＵＴがＬｏｗレベルに固定される期間が長い点が優れた点であるといえる。すなわち、端子ＯＵＴがＬｏｗレベルに固定される期間が長いほど、他の信号線の動作や外部からのノイズによって端子ＯＵＴが誤動作することが少なくなるため、動作の安定性が高い。また、本発明にかかるシフトレジスタは、端子ＯＵＴに接続されたトランジスタに入力される信号が切り替わる頻度が少ないため、信号のフィードスルーによって端子ＯＵＴの電位が変動してしまうことが少なく、動作の安定性が高い。
【０１１３】
（実施の形態２）
本実施の形態においては、本発明にかかるシフトレジスタ回路の最終段のリセット動作および全段のリセット動作について説明する。
【０１１４】
実施の形態１で説明した回路構成においては、当該段のリセット動作は、次段が動作するタイミングで行われることを説明した。このとき、シフトレジスタ回路の最終段には次段が存在しないので、最終段に関しては、リセット動作のタイミングを規定するパルスが入力されないことになる。このとき、電極ＳＲ（ｎ）の電位は、リセット動作のためにＨレベルになることがない。すなわち、最終段の端子ＯＵＴには、常にクロック信号が出力されていることになる。
【０１１５】
実施の形態１ではこの点を鑑みて、図１の（Ａ）、図２の（Ａ）、図２の（Ｃ）で示したように、電極ＳＲ（ｎ）と電極ＳＲ（ｎ−１）を接続している。こうすることで、電極ＳＲ（ｎ）を最終段の端子ＯＵＴの出力自身でＨレベルにし、リセット動作を行うことができるため、最終段の出力端子Ｌ（ｎ）に、常にクロック信号線の電位が出力されてしまうことを防ぐことができる。この場合は、最終段の出力のパルス幅がクロック信号のパルス幅よりも小さくなる。ここで、もし、最終段に常にクロック信号が出力され、最終段の出力を、最終段の前段のリセット動作以外に積極的に使用していない回路構成の場合、最終段の出力端子に接続された寄生容量素子を充放電するために、余分な電力を消費してしまうことになる。
【０１１６】
本実施の形態において説明する構成は、実施の形態１で示した構成とは別の構成で、最終段もシフトレジスタ動作させることができる。図３の（Ａ）、（Ｂ）、（Ｃ）は、それぞれ図１の（Ａ）、図２の（Ａ）、図２の（Ｃ）で示した構成に、最終段のリセット動作に用いる、トランジスタ２９を追加した構成を表している。トランジスタ２９のゲート電極は、スタートパルス端子ＳＰに接続され、トランジスタ２９のソース電極およびドレイン電極の一方は、スタートパルス端子ＳＰに接続され、トランジスタ２９のソース電極およびドレイン電極の他方は、電極ＳＲ（ｎ）に接続されている。
【０１１７】
また、図３に示すように、最終段のリセット動作にトランジスタ２９を用いた場合は、最終段のリセット動作を最終段自身で行わなくてもよく、スタートパルスが入力されるタイミングで行うことができるため、電極ＳＲ（ｎ）と電極ＳＲ（ｎ−１）を接続しなくてもよい。
【０１１８】
図４は、図３で示した回路の動作を説明するためのタイムチャートである。図１の（Ｃ）と異なる点は、スタートパルスが入力されるタイミング（時刻Ｔ０）において、最終段の端子Ｐ（ｎ）のリセット動作を行うことで、最終段の出力端子Ｌ（ｎ）においても、シフトレジスタ回路としての動作を行うことができる点である。ここで、図４のタイムチャートにおいて、スタートパルスを入力する周期をＴとすると、周期Ｔのうちに入力する全てのクロック信号線のパルスの総数が、シフトレジスタ回路の段数ｎよりも大きいのが好ましい。こうすることで、最終段のリセット動作を周期Ｔのうちに確実に行うことができる。
【０１１９】
次に、図５および図６を参照して、リセット動作をさせるために専用の信号線を追加した、本発明にかかるシフトレジスタ回路について説明する。
【０１２０】
図５の（Ａ）、（Ｂ）、（Ｃ）は、それぞれ図１の（Ａ）、図２の（Ａ）、図２の（Ｃ）で示した構成に、リセット動作をさせるために専用の信号線ＲＥＳと、信号線ＲＥＳに接続されたトランジスタＲＥ（ｋ）（ｋは１以上ｎ以下の整数）を追加した構成を表している。トランジスタＲＥ（ｋ）のゲート電極は、信号線ＲＥＳに接続され、トランジスタＲＥ（ｋ）のソース電極またはドレイン電極の一方は、信号線ＲＥＳに接続され、トランジスタＲＥ（ｋ）のソース電極またはドレイン電極の他方は、電極ＳＲ（ｋ）に接続されている。
【０１２１】
図５および図６においては、全ての段にトランジスタＲＥ（ｋ）を追加して接続することで、任意のタイミングで全ての段をリセット動作させて、最終段まで動作させずに即座に初期状態に戻すことができるシフトレジスタ回路を示すが、本発明はこれに限定されず、トランジスタＲＥ（ｋ）の数はいくつでもよい。たとえば、最終段のみにトランジスタＲＥを設けてもよいし、奇数または偶数段のみにトランジスタＲＥを設けてもよいし、前半または後半の段のみにトランジスタＲＥを設けてもよい。トランジスタＲＥの数を少なくすれば、それだけ回路規模が小さくなり、基板上に回路が占める割合が小さくなるという利点がある。また、トランジスタＲＥの数を少なくすれば、信号線ＲＥＳを駆動する負荷が小さくなり、消費電力が低減できるという利点がある。
【０１２２】
ここで、図６を用いて、リセット動作をさせるために専用の信号線を追加した、本発明にかかるシフトレジスタ回路の動作について説明する。図６は、時刻Ｔｒにおいて、信号線ＲＥＳにパルスを入力し、全ての段をリセット動作させるときの、入力信号と端子Ｐ、出力端子Ｌの電位の変化を表したタイムチャートである。時刻Ｔ０においてスタートパルスが入力されると、信号線ＲＥＳにパルスが入力されるまでは、図１の（Ｃ）と同じ動作をする。しかし、時刻Ｔｒにおいて、信号線ＲＥＳにパルスが入力されると、全ての段において電極ＳＲの電位がＨレベルとなるため、端子Ｐおよび出力端子Ｌは、Ｌレベルに固定される。ここで、電極ＳＲの電位をＬレベルにするトランジスタ１６または２６は、端子Ｐの電位がＬレベルとなることから、オフ状態となる。よって、信号線ＲＥＳにパルスを入力したときに、信号線ＲＥＳから電源線Ｖｓｓに電流が流れるパスができることはない。
【０１２３】
このように、図５に示したリセット動作をさせるために専用の信号線を追加した、本発明にかかるシフトレジスタ回路は、任意のタイミングで全ての段をリセット動作させて、最終段まで動作させずに即座に初期状態に戻すことができる。このシフトレジスタ回路を表示装置の駆動回路として用いた場合、たとえば、表示領域に配置されている画素のうち、一部の領域しか使用しないときに、シフトレジスタ回路の動作を途中で止めることで、使用しない領域の画素を駆動することがなくなり、消費電力が低減できるという利点がある。
【０１２４】
また、信号線ＲＥＳにパルスを入力したとき、浮遊状態となっている電極ＳＲに電荷が注入されることで、リーク電流による電極ＳＲの電位の低下を防ぐことができる。すなわち、電極ＳＲにゲート電極が接続されているトランジスタがオン状態を保持し続けることが容易となる効果がある。
【０１２５】
なお、本実施の形態は他の実施の形態と自由に組み合わせて使用することができる。
【０１２６】
（実施の形態３）
トランジスタは、オン状態とするために、そのゲートソース電極間に電圧を印加する。ここで、トランジスタのゲート電極に電圧を印加し続けると、ソース電極またはドレイン電極とゲート電極の間の領域に存在する、不純物等によるエネルギー準位に電荷がトラップされて、トラップされた電荷が内部電界を形成していくため、特性の経時変化を引き起こす。特に、閾値電圧がシフトする（閾値シフトとも記す）という変化が起こる。この経時変化は、トランジスタをオン状態とする極性の電圧だけではなく、逆の極性の電圧を印加する（逆バイアスとも記す）ことによって、トラップされた電荷が開放され、変化の度合いが小さくなることが知られている。閾値シフトは、ソース電極またはドレイン電極とゲート電極の間の領域に欠陥準位の多い、チャネル層に非晶質（アモルファス）シリコンを用いた薄膜トランジスタにおいて、特に顕著に見られる。よって、本実施形態にかかるシフトレジスタ回路は、チャネル層にアモルファスシリコンを用いた薄膜トランジスタにおいて、特に有効である。ただし、本発明はこれに限定されるものではない。
【０１２７】
本実施の形態においては、本発明にかかるシフトレジスタ回路を構成するトランジスタに、逆バイアスを印加する動作について説明する。
【０１２８】
まず、図７を用いて、図１に示したシフトレジスタ回路に、トランジスタの特性の経時変化を抑えるために、逆バイアスを印加する機能を加えた回路を示す。図７の（Ａ）は、本発明にかかるシフトレジスタ回路の全体図、図７の（Ｂ）は、本発明にかかるシフトレジスタ回路の一段分の回路３０、図７の（Ｃ）は、本発明にかかるシフトレジスタ回路の入力信号と出力信号のタイムチャートである。
【０１２９】
図７の（Ｂ）は、図１の（Ｂ）で示した回路に、トランジスタ３９ａ、３９ｂ、および端子Ｎ、端子Ｓを追加したものである。また、トランジスタ３１、３２、３５、３６、３７および容量素子３４は、それぞれ図１の（Ｂ）のトランジスタ１１、１２、１５、１６、１７および容量素子１４に対応し、接続も図１の（Ｂ）と同様である。また、図７の（Ｂ）のトランジスタ３３のゲート電極は、端子Ｓに接続され、トランジスタ３３のソース電極またはドレイン電極の一方は、端子Ｇに接続され、トランジスタ３３のソース電極またはドレイン電極の他方は、端子Ｐに接続されている。
【０１３０】
また、トランジスタ３７のゲート電極は、端子Ｓに接続され、トランジスタ３７のソース電極またはドレイン電極の一方は、端子Ｇに接続され、トランジスタ３７のソース電極またはドレイン電極の他方は、端子ＯＵＴに接続されている。また、トランジスタ３９ａのゲート電極は、端子Ｓに接続され、トランジスタ３９ａのソース電極またはドレイン電極の一方は、端子Ｓに接続され、トランジスタ３９ａのソース電極またはドレイン電極の他方は、端子Ｎに接続されている。また、トランジスタ３９ｂのゲート電極は、端子Ｎに接続され、トランジスタ３９ｂのソース電極またはドレイン電極の一方は、端子Ｓに接続され、トランジスタ３９ｂのソース電極またはドレイン電極の他方は、端子Ｒに接続されている。
【０１３１】
図７の（Ａ）は、図１の（Ａ）で示した回路に、全ての段の回路３０の端子Ｎに接続された信号線ＲＢを追加したものである。また、トランジスタ３８は、図１の（Ａ）のトランジスタ１８に対応し、接続も同様である。
【０１３２】
ここで、図７の（Ｃ）を用いて、図７の（Ａ）、（Ｂ）で示す回路の動作について説明する。時刻Ｔ０においてスタートパルス端子ＳＰにパルスが入力されると、シフトレジスタ回路が動作し、出力端子Ｌ（１）から順番に出力信号が出力される。そして、出力端子Ｌ（ｎ）まで出力信号が出力されるまでの間を、通常動作期間と呼ぶこととする。通常動作期間中には、信号線ＲＢには、Ｈレベルの電位を入力してもよい。このとき、トランジスタ３９ｂはオン状態であり、トランジスタ３９ａはオフ状態である。すなわち、端子Ｒと端子Ｓは導通状態であり、端子Ｎと端子Ｓは非導通状態であるので、図７の（Ｂ）は、図１の（Ｂ）と同じ接続状態となるため、図７に示すシフトレジスタ回路は、図１に示すシフトレジスタ回路と同様な動作をする。
【０１３３】
次に、図７の（Ｃ）に示すように、図７に示すシフトレジスタ回路の出力端子Ｌ（ｎ）に出力信号が出力された後、時刻Ｔ１から時刻Ｔ２の間に、信号線ＲＢの電位を下げてもよい。この期間を、逆バイアス印加期間と呼ぶこととする。こうすることで、図７の（Ｂ）のトランジスタ３９ｂはオフ状態となり、トランジスタ３９ａはオン状態となる。すなわち、端子Ｒと端子Ｓは非導通状態となり、端子Ｎと端子Ｓは導通状態となって、端子Ｓの電位が降下する。その後、端子Ｓの電位が電極Ｎの電位よりもトランジスタ３９ａの閾値電圧分大きい電位となったところでトランジスタ３９ａはオフ状態となり、端子Ｓの電位の降下は止まる。このとき、信号線ＲＢの電位は、電源線Ｖｓｓよりも低い電位であってもよい。信号線ＲＢの低い側の電位が電源線Ｖｓｓよりも低ければ、逆バイアス印加期間中、端子Ｓをより低い電位とすることができる。こうすることで、トランジスタ３３および３７に、オン状態とは逆極性の電位をゲート電極に印加できるので、トランジスタの閾値シフトを小さくできるという利点がある。
【０１３４】
ここで、トランジスタ３９ｂは、通常動作期間は端子Ｒと端子Ｓを導通し、逆バイアス印加期間は端子Ｒと端子Ｓを非導通状態とする役割を持ったトランジスタである。トランジスタ３９ｂを配置せず、端子Ｒと端子Ｓを常に導通状態とする場合は、回路規模が小さくなり、また、信号線ＲＢにつながっている寄生容量値が減少するため、消費電力が小さくなるという利点がある。
【０１３５】
また、図７の（Ｂ）のようにトランジスタ３９ｂを配置すれば、信号線ＲＢにより端子Ｎの電位を下げることで端子Ｓの電位を下げたときに、端子Ｒの電位も同時に下がってしまうことを防ぐことができる。ここで、逆バイアス印加期間において、端子Ｒと端子Ｓが導通していて、端子Ｓの電位の低下に伴って端子Ｒの電位も低下する場合を考える。端子Ｒは、電極ＳＲを通じて、１段前の回路３０の端子Ｆと接続しているため、電源線Ｖｓｓから１段前のトランジスタ３６の閾値電圧分低い電圧以下に端子Ｒの電位が下がったとき、１段前のトランジスタ３６がオン状態となってしまい、信号線ＲＢと電源線Ｖｓｓ間に定常電流が流れてしまう。また、端子Ｒは、電極ＳＲを通じて、１段後の回路３０のトランジスタ３５とも接続されているため、端子Ｒの電位が低下すると、１段後のトランジスタ３５および３２がオン状態となってしまい、１段後のクロック信号線、トランジスタ３２、トランジスタ３５、当該段のトランジスタ３９ａ、信号線ＲＢを通じて定常電流が流れてしまうことも考えられる。そのため、逆バイアス印加期間において、端子Ｒと端子Ｓを非導通とすることで、端子Ｒの電位が下がることで端子Ｒを含んだ電流のパスができてしまうのを防ぐことができるので、消費電力を低減しつつ、十分な逆バイアスをトランジスタ３３および３７に印加することができる。
【０１３６】
なお、本実施形態において、逆バイアス印加期間中にトランジスタ３３および３７のゲート電極に逆バイアスを印加する例を示したが、本発明はこれに限定されず、どのトランジスタに逆バイアスを印加してもよい。ただし、トランジスタ３３および３７は、出力端子ＬがＬレベルを出力するべき期間の大部分の期間においてオン状態となっており、このようにオン状態となっている期間の割合が大きいトランジスタは、閾値シフトの程度が大きい。そのため、図７の（Ｂ）のように、トランジスタ３３および３７のゲート電極にトランジスタ３９ａおよび３９ｂを接続し、逆バイアス印加期間を設けることで、閾値シフトの低減を行なうのが効果的であり、好ましい。
【０１３７】
次に、図８を用いて、図２に示したシフトレジスタ回路に、トランジスタの特性の経時変化を抑えるために、逆バイアスを印加する機能を加えた回路を示す。図８の（Ａ）は、本発明にかかるシフトレジスタ回路の全体図、図８の（Ｂ）は、本発明にかかるシフトレジスタ回路の一段分の回路４０、図８の（Ｃ）は、本発明にかかるシフトレジスタ回路の別の全体図である。
【０１３８】
図８の（Ｂ）は、図２の（Ｂ）で示した回路に、トランジスタ４９ａ、４９ｂ、４９ｃ、４９ｄおよび端子Ｎ、端子Ｓ、端子Ｕを追加したものである。また、トランジスタ４１、４２、４５、４６、４７ｂ、４７ｃおよび容量素子４４は、それぞれ図２の（Ｂ）のトランジスタ２１、２２、２５、２６、２７ｂ、２７ｃおよび容量素子２４に対応し、接続も図２の（Ｂ）と同様である。また、図８の（Ｂ）のトランジスタ４３のゲート電極は、端子Ｓに接続され、トランジスタ４３のソース電極またはドレイン電極の一方は、端子Ｇに接続され、トランジスタ４３のソース電極またはドレイン電極の他方は、端子Ｐに接続されている。
【０１３９】
また、トランジスタ４７ａのゲート電極は、端子Ｕに接続され、トランジスタ４７ａのソース電極またはドレイン電極の一方は、端子Ｇに接続され、トランジスタ４７ａのソース電極またはドレイン電極の他方は、端子ＯＵＴに接続されている。また、トランジスタ４９ａのゲート電極は、端子Ｓに接続され、トランジスタ４９ａのソース電極またはドレイン電極の一方は、端子Ｓに接続され、トランジスタ４９ａのソース電極またはドレイン電極の他方は、端子Ｎに接続されている。また、トランジスタ４９ｂのゲート電極は、端子Ｎに接続され、トランジスタ４９ｂのソース電極またはドレイン電極の一方は、端子Ｒに接続され、トランジスタ４９ｂのソース電極またはドレイン電極の他方は、端子Ｓに接続されている。また、トランジスタ４９ｃのゲート電極は、端子Ｕに接続され、トランジスタ４９ｃのソース電極またはドレイン電極の一方は、端子Ｕに接続され、トランジスタ４９ｃのソース電極またはドレイン電極の他方は、端子Ｎに接続されている。また、トランジスタ４９ｄのゲート電極は、端子Ｎに接続され、トランジスタ４９ｄのソース電極またはドレイン電極の一方は、端子Ｑに接続され、トランジスタ４９ｄのソース電極またはドレイン電極の他方は、端子Ｕに接続されている。
【０１４０】
ここで、図８の（Ａ）は、図２の（Ａ）で示した回路に、全ての段の回路４０の端子Ｎに接続された信号線ＲＢを追加したものである。また、トランジスタ４８は、図２の（Ａ）のトランジスタ２８に対応し、接続も同様である。また、図８の（Ｃ）は、図８の（Ａ）に示す回路に、電源線Ｖｄｄを追加した構成の回路を表し、全ての段の回路４０の端子Ｖに、電源線Ｖｄｄが接続されている。
【０１４１】
ここで、図８の（Ａ）、（Ｂ）、（Ｃ）で示す回路は、図７の（Ｃ）に示すタイムチャートに従って動作させてもよい。図７の（Ｃ）に示すタイムチャートに従って図８の（Ａ）、（Ｂ）、（Ｃ）で示す回路を動作させた場合、通常動作期間において、信号線ＲＢには、Ｈレベルの電位を入力してもよい。このとき、トランジスタ４９ｂおよび４９ｄはオン状態であり、トランジスタ４９ａおよび４９ｃはオフ状態である。すなわち、端子Ｒと端子Ｓ、および端子Ｑと端子Ｕは導通状態であり、端子Ｎと端子Ｓ、および端子Ｎと端子Ｕは非導通状態であるので、図８の（Ｂ）は、図２の（Ｂ）と同じ接続状態となるため、図８に示すシフトレジスタ回路は、図２に示すシフトレジスタ回路と同様な動作をする。
【０１４２】
次に、逆バイアス印加期間においては、図８の（Ｂ）のトランジスタ４９ｂおよび４９ｄはオフ状態となり、トランジスタ４９ａおよび４９ｃはオン状態となる。すなわち、端子Ｒと端子Ｓ、および端子Ｑと端子Ｕは非導通状態となり、端子Ｎと端子Ｓ、および端子Ｎと端子Ｕは導通状態となって、端子Ｓおよび端子Ｕの電位が降下する。その後、端子Ｓおよび端子Ｕの電位が電極Ｎの電位よりもトランジスタ４９ａおよび４９ｃの閾値電圧分大きい電位となったところでトランジスタ４９ａおよび４９ｃはオフ状態となり、端子Ｓおよび端子Ｕの電位の降下は止まる。このとき、信号線ＲＢの電位は、電源線Ｖｓｓよりも低い電位であってもよい。信号線ＲＢの低い側の電位が電源線Ｖｓｓよりも低ければ、逆バイアス印加期間中、端子Ｓおよび端子Ｕを、より低い電位とすることができる。こうすることで、トランジスタ４３および４７ａに、オン状態とは逆極性の電位をゲート電極に印加できるので、トランジスタの閾値シフトを小さくできるという利点がある。
【０１４３】
ここで、トランジスタ４９ｂおよび４９ｄは、通常動作期間は端子Ｒと端子Ｓ、および端子Ｑと端子Ｕを導通し、逆バイアス印加期間は端子Ｒと端子Ｓ、および端子Ｑと端子Ｕを非導通状態とする役割を持ったトランジスタである。トランジスタ４９ｂおよび４９ｄを配置せず、端子Ｒと端子Ｓ、および端子Ｑと端子Ｕを常に導通状態とする場合は、回路規模が小さくなり、また、信号線ＲＢにつながっている寄生容量値が減少するため、消費電力が小さくなるという利点がある。
【０１４４】
また、図８の（Ｂ）のようにトランジスタ４９ｂおよび４９ｄを配置すれば、信号線ＲＢにより端子Ｎの電位を下げることで端子Ｓおよび端子Ｕの電位を下げたときに、端子Ｒおよび端子Ｑの電位も同時に下がってしまうことを防ぐことができる。
【０１４５】
ここで、逆バイアス印加期間において、端子Ｒと端子Ｓが導通していて、端子Ｓの電位の低下に伴って端子Ｒの電位も低下する場合を考える。端子Ｒは、電極ＳＲを通じて、１段前の回路４０の端子Ｆと接続しているため、電源線Ｖｓｓから１段前のトランジスタ４６の閾値電圧分低い電圧以下に端子Ｒの電位が下がったとき、１段前のトランジスタ４６がオン状態となってしまい、信号線ＲＢと電源線Ｖｓｓ間に定常電流が流れてしまう。また、端子Ｒは、電極ＳＲを通じて、１段後の回路４０のトランジスタ４５とも接続されているため、端子Ｒの電位が低下すると、１段後のトランジスタ４５および４２がオン状態となってしまい、１段後のクロック信号線、トランジスタ４２、トランジスタ４５、当該段のトランジスタ４９ａ、信号線ＲＢを通じて定常電流が流れてしまうことも考えられる。
【０１４６】
また、逆バイアス印加期間において、端子Ｑと端子Ｕが導通していて、端子Ｕの電位の低下に伴って端子Ｑの電位も低下する場合を考える。端子Ｑは、トランジスタ４７ｂおよび４７ｃのソース電極またはドレイン電極に接続されているため、端子Ｑの電位が低下すると、トランジスタ４７ｂおよび４７ｃがオン状態となり、端子Ｇおよび端子Ｖから端子Ｑ、トランジスタ４９ｄ、端子Ｕ、トランジスタ４９ｃ、端子Ｎを通じて定常電流が流れてしまう。
【０１４７】
そのため、逆バイアス印加期間において、端子Ｒと端子Ｓ、および端子Ｑと端子Ｕを、トランジスタ４９ｂおよび４９ｄによって非導通とすることで、端子Ｒおよび端子Ｑの電位が下がることで、端子Ｒおよび端子Ｑを含んだ電流のパスができてしまうのを防ぐことができるので、消費電力を低減しつつ、十分な逆バイアスをトランジスタ４３および４７ａに印加することができる。なお、トランジスタ４９ｂおよび４９ｄは、両方配置してもよいし、どちらか片方だけ配置してもよいし、両方配置しなくてもよい。
【０１４８】
なお、本実施形態において、逆バイアス印加期間中にトランジスタ４３および４７ａのゲート電極に逆バイアスを印加する例を示したが、本発明はこれに限定されず、どのトランジスタに逆バイアスを印加してもよい。ただし、トランジスタ４３および４７ａは、出力端子ＬがＬレベルを出力するべき期間の大部分の期間においてオン状態となっており、このようにオン状態となっている期間の割合が大きいトランジスタは、閾値シフトの程度が大きい。そのため、図８の（Ｂ）のように、トランジスタ４３および４７ａのゲート電極にトランジスタ４９ａと４９ｂ、および４９ｃと４９ｄを接続し、逆バイアス印加期間を設けることで、閾値シフトの低減を行なうのが効果的であり、好ましい。
【０１４９】
以上に述べたとおり、本実施の形態においては、逆バイアス印加用のトランジスタ３９ａ、３９ｂおよび４９ａ、４９ｂ、４９ｃ、４９ｄを、トランジスタ３３、３７および４３、４７ａのゲート電極に接続することで、トランジスタ３３、３７および４３、４７ａの閾値シフトを低減することができる。また、本実施の形態において示した回路だけではなく、任意の回路における任意のトランジスタのゲート電極に、図９に示す回路を接続することにより、当該トランジスタに逆バイアスを印加してもよい。図９に示す回路により、当該トランジスタのゲート電極以外の、当該回路内の電極の電位を変化させることがないので、定常電流が流れる、誤動作を起こすなどがなく、当該トランジスタの閾値シフトを低減できる。
【０１５０】
図９に示す回路は、信号端子ＳＩＧと、バイアス端子ＢＩＡＳと、対象端子ＧＡＴＥと、遮断トランジスタＳＩＧ−Ｔｒと、バイアストランジスタＢＩＡＳ−Ｔｒを備える。ここで、図９および図１０に示す回路において、バイアストランジスタＢＩＡＳ−Ｔｒは、整流性素子として用いる。
【０１５１】
図９の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す回路において、遮断トランジスタＳＩＧ−Ｔｒのゲート電極は、バイアス端子ＢＩＡＳに接続され、遮断トランジスタＳＩＧ−Ｔｒのソース電極またはドレイン電極の一方は、信号端子ＳＩＧに接続され、遮断トランジスタＳＩＧ−Ｔｒのソース電極またはドレイン電極の他方は、対象端子ＧＡＴＥに接続されている。
【０１５２】
図９の（Ａ）、（Ｄ）に示す回路において、バイアストランジスタＢＩＡＳ−Ｔｒのゲート電極は、対象端子ＧＡＴＥに接続され、バイアストランジスタＢＩＡＳ−Ｔｒのソース電極またはドレイン電極の一方は、対象端子ＧＡＴＥに接続され、バイアストランジスタＢＩＡＳ−Ｔｒのソース電極またはドレイン電極の他方は、バイアス端子ＢＩＡＳに接続されている。
【０１５３】
図９の（Ｂ）、（Ｃ）に示す回路において、バイアストランジスタＢＩＡＳ−Ｔｒのゲート電極は、バイアス端子ＢＩＡＳに接続され、バイアストランジスタＢＩＡＳ−Ｔｒのソース電極またはドレイン電極の一方は、対象端子ＧＡＴＥに接続され、バイアストランジスタＢＩＡＳ−Ｔｒのソース電極またはドレイン電極の他方は、バイアス端子ＢＩＡＳに接続されている。
【０１５４】
対象端子ＧＡＴＥは、逆バイアスの印加を行なうトランジスタに接続される。逆バイアスの印加は、当該トランジスタのゲート電極とソース電極間、およびゲート電極とドレイン電極間の双方に対して行なうのが適当であるため、対象端子ＧＡＴＥは、逆バイアスの印加を行なうトランジスタのゲート電極に接続されるのが好ましい。ただし、本発明はこれに限定されず、対象端子ＧＡＴＥは、逆バイアスの印加を行なうトランジスタのソース電極またはドレイン電極に接続されていてもよい。そのときは、逆バイアスを印加するときの極性は、ゲート電極に接続されるときの逆としてもよい。なお、対象端子ＧＡＴＥに接続されるトランジスタの数はいくつでもよい。
【０１５５】
信号端子ＳＩＧは、当該トランジスタを通常動作させるときに当該トランジスタに入力する信号線または電源線に接続する。バイアス端子ＢＩＡＳは、当該トランジスタに逆バイアスを印加するか、信号端子ＳＩＧに接続された電極の電位を対象端子ＧＡＴＥに伝達するかを選択する信号線である。
【０１５６】
ここで、図９の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す回路は、それぞれ、遮断トランジスタＳＩＧ−Ｔｒの極性と、バイアストランジスタＢＩＡＳ−Ｔｒの極性に関して場合分けをしたものである。
【０１５７】
図９の（Ａ）、（Ｂ）は、通常動作時はバイアス端子ＢＩＡＳにＨレベルの電位を与え、逆バイアス印加時はバイアス端子ＢＩＡＳにＬレベルの電位を与える場合の回路である。たとえば、逆バイアスを印加する電極が、Ｎチャネル型トランジスタのゲート電極であるときに用いることができる。
【０１５８】
図９の（Ｃ）、（Ｄ）は、通常動作時はバイアス端子ＢＩＡＳにＬレベルの電位を与え、逆バイアス印加時はバイアス端子ＢＩＡＳにＨレベルの電位を与える場合の回路である。たとえば、逆バイアスを印加する電極が、Ｐチャネル型トランジスタのゲート電極であるときに用いることができる。
このように、本実施の形態における図９に示す回路により、任意の回路における任意のトランジスタのゲート電極に、当該回路内の他の電極の電位を変化させることなく、当該トランジスタに逆バイアスを印加することができる。
【０１５９】
次に、図９に示した回路に、逆バイアスを印加する対象となるトランジスタも含めた場合の回路について、図１０を参照して説明する。
【０１６０】
図１０の（Ａ）は、図９の（Ａ）に示した回路に、逆バイアスを印加する対象となるトランジスタＡＣ−Ｔｒを含めた回路である。図１０の（Ａ）に示すように、図９の（Ａ）に示した回路における対象端子ＧＡＴＥに、トランジスタＡＣ−Ｔｒのゲート電極を接続してもよい。また、図１０の（Ｂ）は、図９の（Ａ）に示した回路に、逆バイアスを印加する対象となるトランジスタＡＣ−Ｔｒ１およびＡＣ−Ｔｒ２を含めた回路である。図１０の（Ｂ）に示すように、図９の（Ａ）に示した回路における対象端子ＧＡＴＥに、トランジスタＡＣ−Ｔｒ１およびＡＣ−Ｔｒ２のゲート電極を接続してもよい。
【０１６１】
ここで、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２は、たとえば図７のトランジスタ３３、３７、または図８のトランジスタ４３、４７ａのように、全体としてある機能を有する回路の一部であってもよく、本発明にかかる逆バイアスを印加する回路は、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２のソース電極またはドレイン電極の接続先に依存しない。また、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２は、Ｎチャネル型のトランジスタでもよい。こうすることで、バイアス端子ＢＩＡＳにＨレベルを入力する期間においては信号端子ＳＩＧに入力される信号がトランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２に入力され、バイアス端子ＢＩＡＳにＬレベルを入力する期間においてはトランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２のゲート電極にＬレベルの電位に依存する電位がかかり、逆バイアスを印加することができる。
【０１６２】
また、図１０の（Ｃ）は、図９の（Ｂ）に示した回路に、逆バイアスを印加する対象となるトランジスタＡＣ−Ｔｒを含めた回路である。図１０の（Ｃ）に示すように、図９の（Ｂ）に示した回路における対象端子ＧＡＴＥに、トランジスタＡＣ−Ｔｒのゲート電極を接続してもよい。また、図１０の（Ｄ）は、図９の（Ｂ）に示した回路に、逆バイアスを印加する対象となるトランジスタＡＣ−Ｔｒ１およびＡＣ−Ｔｒ２を含めた回路である。図１０の（Ｄ）に示すように、図９の（Ｂ）に示した回路における対象端子ＧＡＴＥに、トランジスタＡＣ−Ｔｒ１およびＡＣ−Ｔｒ２のゲート電極を接続してもよい。ここで、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２は、たとえば図７のトランジスタ３３、３７、または図８のトランジスタ４３、４７ａのように、全体としてある機能を有する回路の一部であってもよく、本発明にかかる逆バイアスを印加する回路は、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２のソース電極またはドレイン電極の接続先に依存しない。
【０１６３】
また、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２は、Ｎチャネル型のトランジスタでもよい。こうすることで、バイアス端子ＢＩＡＳにＨレベルを入力する期間においては信号端子ＳＩＧに入力される信号がトランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２に入力され、バイアス端子ＢＩＡＳにＬレベルを入力する期間においてはトランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２のゲート電極にＬレベルの電位に依存する電位がかかり、逆バイアスを印加することができる。
【０１６４】
また、図１０の（Ｅ）は、図９の（Ｃ）に示した回路に、逆バイアスを印加する対象となるトランジスタＡＣ−Ｔｒを含めた回路である。図１０の（Ｅ）に示すように、図９の（Ｃ）に示した回路における対象端子ＧＡＴＥに、トランジスタＡＣ−Ｔｒのゲート電極を接続してもよい。また、図１０の（Ｆ）は、図９の（Ｃ）に示した回路に、逆バイアスを印加する対象となるトランジスタＡＣ−Ｔｒ１およびＡＣ−Ｔｒ２を含めた回路である。図１０の（Ｆ）に示すように、図９の（Ｃ）に示した回路における対象端子ＧＡＴＥに、トランジスタＡＣ−Ｔｒ１およびＡＣ−Ｔｒ２のゲート電極を接続してもよい。
【０１６５】
ここで、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２は、たとえば図７のトランジスタ３３、３７、または図８のトランジスタ４３、４７ａのように、全体としてある機能を有する回路の一部であってもよく、本発明にかかる逆バイアスを印加する回路は、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２のソース電極またはドレイン電極の接続先に依存しない。
【０１６６】
また、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２は、Ｐチャネル型のトランジスタでもよい。こうすることで、バイアス端子ＢＩＡＳにＬレベルを入力する期間においては信号端子ＳＩＧに入力される信号がトランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２に入力され、バイアス端子ＢＩＡＳにＨレベルを入力する期間においてはトランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２のゲート電極にＨレベルの電位に依存する電位がかかり、逆バイアスを印加することができる。
【０１６７】
また、図１０の（Ｇ）は、図９の（Ｄ）に示した回路に、逆バイアスを印加する対象となるトランジスタＡＣ−Ｔｒを含めた回路である。図１０の（Ｇ）に示すように、図９の（Ｄ）に示した回路における対象端子ＧＡＴＥに、トランジスタＡＣ−Ｔｒのゲート電極を接続してもよい。
【０１６８】
また、図１０の（Ｈ）は、図９の（Ｄ）に示した回路に、逆バイアスを印加する対象となるトランジスタＡＣ−Ｔｒ１およびＡＣ−Ｔｒ２を含めた回路である。図１０の（Ｈ）に示すように、図９の（Ｄ）に示した回路における対象端子ＧＡＴＥに、トランジスタＡＣ−Ｔｒ１およびＡＣ−Ｔｒ２のゲート電極を接続してもよい。
ここで、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２は、たとえば図７のトランジスタ３３、３７、または図８のトランジスタ４３、４７ａのように、全体としてある機能を有する回路の一部であってもよく、本発明にかかる逆バイアスを印加する回路は、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２のソース電極またはドレイン電極の接続先に依存しない。
【０１６９】
また、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２は、Ｐチャネル型のトランジスタでもよい。こうすることで、バイアス端子ＢＩＡＳにＬレベルを入力する期間においては信号端子ＳＩＧに入力される信号がトランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２に入力され、バイアス端子ＢＩＡＳにＨレベルを入力する期間においてはトランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２のゲート電極にＨレベルの電位に依存する電位がかかり、逆バイアスを印加することができる。
【０１７０】
次に、図１１および図１２を参照して、図７の（Ａ）、図８の（Ａ）、図８の（Ｃ）に示した、逆バイアスを印加することのできる回路に、リセット動作をさせるために専用の信号線を追加した、本発明にかかるシフトレジスタ回路について説明する。
【０１７１】
図１１の（Ａ）、（Ｂ）、（Ｃ）は、それぞれ図７の（Ａ）、図８の（Ａ）、図８の（Ｃ）で示した構成に、リセット動作をさせるために専用の信号線ＲＥＳと、信号線ＲＥＳに接続されたトランジスタＲＥ（ｋ）（ｋは１以上ｎ以下の整数）を追加した構成を表している。トランジスタＲＥ（ｋ）のゲート電極は、信号線ＲＥＳに接続され、トランジスタＲＥ（ｋ）のソース電極またはドレイン電極の一方は、信号線ＲＥＳに接続され、トランジスタＲＥ（ｋ）のソース電極またはドレイン電極の他方は、電極ＳＲ（ｋ）に接続されている。
【０１７２】
図１１においては、全ての段にトランジスタＲＥ（ｋ）を追加して接続することで、任意のタイミングで全ての段をリセット動作させて、最終段まで動作させずに即座に初期状態に戻すことができるシフトレジスタ回路を示すが、本発明はこれに限定されず、トランジスタＲＥ（ｋ）の数はいくつでもよい。たとえば、最終段のみにトランジスタＲＥを設けてもよいし、奇数または偶数段のみにトランジスタＲＥを設けてもよいし、前半または後半の段のみにトランジスタＲＥを設けてもよい。トランジスタＲＥの数を少なくすれば、それだけ回路規模が小さくなり、基板上に回路が占める割合が小さくなるという利点がある。また、トランジスタＲＥの数を少なくすれば、信号線ＲＥＳを駆動する負荷が小さくなり、消費電力が低減できるという利点がある。
【０１７３】
ここで、図１２を用いて、リセット動作をさせるために専用の信号線を追加した、本発明にかかるシフトレジスタ回路の動作について説明する。図１２は、時刻Ｔ１において、信号線ＲＥＳにパルスを入力し、全ての段をリセット動作させ、また、時刻Ｔ２において、信号線ＲＢの電位を下げ、逆バイアス印加動作をするときの、入力信号ＳＰ、端子Ｐ（図示しない）、および出力端子Ｌの電位の変化を表したタイムチャートである。時刻Ｔ０においてスタートパルスが入力されると、信号線ＲＥＳにパルスが入力されるまでは、図１の（Ｃ）と同じ動作をする。しかし、時刻Ｔ１において、信号線ＲＥＳにパルスが入力されると、全ての段において電極ＳＲの電位がＨレベルとなるため、端子Ｐおよび出力端子Ｌは、Ｌレベルに固定される。ここで、電極ＳＲの電位をＬレベルにするトランジスタ３６または４６は、端子Ｐの電位がＬレベルとなることから、オフ状態となる。よって、信号線ＲＥＳにパルスを入力したときに、信号線ＲＥＳから電源線Ｖｓｓに電流が流れるパスができることはない。
【０１７４】
その後、時刻Ｔ２からＴ３の期間中に、信号線ＲＢの電位を下げることで、逆バイアスを印加することができる。このとき、信号線ＲＢの電位は、電源線Ｖｓｓの電位よりも低いことが好ましい。また、その後、時刻Ｔ３からＴ４の期間中に、もう一度リセット動作を行うために、信号線ＲＢおよび信号線ＲＥＳの電位をＨレベルとしてもよい。逆バイアスを印加した後にもう一度リセット動作を行うことによって、端子Ｓ、端子Ｒ、電極ＳＲの電位をＨレベルとすることで、出力端子Ｌの電位をＬレベルに固定して、出力の電位変動を抑える期間を延長することができる。
【０１７５】
このように、図１１に示したリセット動作をさせるために専用の信号線を追加した、本発明にかかるシフトレジスタ回路は、任意のタイミングで全ての段をリセット動作させて、最終段まで動作させずに即座に初期状態に戻し、かつ、任意のタイミングで、逆バイアスを印加する動作をすることができる。このシフトレジスタ回路を表示装置の駆動回路として用いた場合、たとえば、表示領域に配置されている画素のうち、一部の領域しか使用しないときに、シフトレジスタ回路の動作を途中で止めることで、使用しない領域の画素を駆動することがなくなり、消費電力が低減でき、かつ、トランジスタの閾値シフトを低減できるという利点がある。また、信号線ＲＥＳにパルスを入力したとき、浮遊状態となっている電極ＳＲに電荷が注入されることで、リーク電流による電極ＳＲの電位の低下を防ぐことができる。すなわち、電極ＳＲにゲート電極が接続されているトランジスタがオン状態を保持し続けることが容易となる効果がある。
【０１７６】
次に、図１３を用いて、図７で示した、逆バイアスを印加できるシフトレジスタ回路に、信号線を一つ追加するだけで、逆バイアス印加動作だけでなく、リセット動作も行うことができる回路について説明する。
【０１７７】
図１３の（Ａ）は、本発明にかかるシフトレジスタ回路の全体図、図１３の（Ｂ）は、本発明にかかるシフトレジスタ回路の一段分の回路５０、図１３の（Ｃ）は、本発明にかかるシフトレジスタ回路の入力信号と出力信号のタイムチャートである。
【０１７８】
図１３の（Ｂ）は、図７の（Ｂ）で示した回路から、トランジスタ５９ａの接続を変更し、端子Ｍを追加したものである。ここで、トランジスタ５１、５２、５３、５５、５６、５７、５９ｂおよび容量素子５４は、それぞれ図７の（Ｂ）のトランジスタ３１、３２、３３、３５、３６、３７、３９ｂおよび容量素子３４に対応し、接続も図７の（Ｂ）と同様である。また、接続を変更した図１３の（Ｂ）のトランジスタ５９ａのゲート電極は、端子Ｍに接続され、トランジスタ５９ａのソース電極またはドレイン電極の一方は、端子Ｓに接続され、トランジスタ５９ａのソース電極またはドレイン電極の他方は、端子Ｎに接続されている。
【０１７９】
図１３の（Ａ）は、図７の（Ａ）で示した回路における信号線ＲＢを信号線ＢＬとし、また、全ての段の回路５０の端子Ｍに接続された信号線ＢＥを追加したものである。また、トランジスタ５８は、図７の（Ａ）のトランジスタ３８に対応し、接続も同様である。
【０１８０】
ここで、図１３の（Ｃ）を用いて、図１３の（Ａ）、（Ｂ）で示す回路の動作について説明する。通常動作期間中には、信号線ＢＬには、Ｈレベルの電位、信号線ＢＥには、Ｌレベルの電位を入力してもよい。このとき、トランジスタ５９ｂはオン状態であり、トランジスタ５９ａはオフ状態である。すなわち、端子Ｒと端子Ｓは導通状態であり、端子Ｎと端子Ｓは非導通状態であるので、図１３の（Ｂ）は、図１の（Ｂ）と同じ接続状態となるため、図１３に示すシフトレジスタ回路は、図１に示すシフトレジスタ回路と同様な動作をする。
【０１８１】
次に、図１３の（Ｃ）に示すように、図１３に示すシフトレジスタ回路の通常動作期間が終了した後、時刻Ｔ１から時刻Ｔ４の間に、信号線ＢＥの電位を上げてもよい。この期間を、バイアスイネーブル期間と呼ぶこととする。バイアスイネーブル期間においては、トランジスタ５９ａがオン状態となっている。バイアスイネーブル期間中、信号線ＢＬの電位がＨレベルとなっている期間（時刻Ｔ１からＴ２、Ｔ３からＴ４）を、リセット期間と呼ぶこととする。リセット期間において、トランジスタ５９ａおよび５９ｂはオン状態となっており、かつ、端子Ｎの電位がＨレベルとなっているので、端子Ｓおよび端子Ｒ、また、端子Ｒに接続されている電極ＳＲの電位がＨレベルとなる。つまり、リセット動作を行うことができる。また、バイアスイネーブル期間中、信号線ＢＬの電位がＬレベルとなっている期間（時刻Ｔ２からＴ３）は、逆バイアス印加期間である。逆バイアス印加期間においては、図１３の（Ｂ）のトランジスタ５９ｂはオフ状態となり、トランジスタ５９ａはオン状態となる。すなわち、端子Ｒと端子Ｓは非導通状態となり、端子Ｎと端子Ｓは導通状態となって、電極Ｎの電位に従って端子Ｓの電位はＬレベルとなる。このとき、トランジスタ５９ｂは非導通状態であるので、端子Ｎの電位が、端子Ｒに伝達することはない。ここで、信号線ＢＬの電位は、電源線Ｖｓｓよりも低い電位であってもよい。信号線ＢＬの低い側の電位が電源線Ｖｓｓよりも低ければ、逆バイアス印加期間中、端子Ｓをより低い電位とすることができる。こうすることで、トランジスタ５３および５７に、オン状態とは逆極性の電位をゲート電極に印加できるので、トランジスタの閾値シフトを小さくできる。
【０１８２】
以上に述べたとおり、図１３に示した、本発明にかかるシフトレジスタ回路は、信号線ＢＥにより、通常動作期間と、バイアスイネーブル期間を任意に設定することができる。そして、バイアスイネーブル期間において、信号線ＢＬの電位がＨレベルならば、回路５０をリセット動作させることができ、信号線ＢＬの電位がＬレベルならば、トランジスタ５３および５７に逆バイアスを印加することができ、かつ、信号線ＢＬの電位を低くしても端子Ｓ以外の電極の電位を変化させることがないため、定常電流が流れる、誤動作するといった不具合が起こることが少ない。なお、バイアスイネーブル期間においては、端子Ｓにかける電位を自由に設定することができる。
【０１８３】
次に、図１４を用いて、図８で示した、逆バイアスを印加できるシフトレジスタ回路に、信号線を一つ追加するだけで、逆バイアス印加動作だけでなく、リセット動作も行うことができる回路について説明する。
【０１８４】
図１４の（Ａ）は、本発明にかかるシフトレジスタ回路の全体図、図１４の（Ｂ）は、本発明にかかるシフトレジスタ回路の一段分の回路６０、図１４の（Ｃ）は、本発明にかかるシフトレジスタ回路の別の全体図である。図１４の（Ｂ）は、図８の（Ｂ）で示した回路に、トランジスタ６９ａ、６９ｃの接続を変更し、また、端子Ｍを追加したものである。また、トランジスタ６１、６２、６３、６５、６６、６７ａ、６７ｂ、６７ｃ、６９ｂ、６９ｄ、および容量素子６４は、それぞれ図８の（Ｂ）のトランジスタ４１、４２、４３、４５、４６、４７ａ、４７ｂ、４７ｃ、４９ｂ、４９ｄ、および容量素子４４に対応し、接続も図８の（Ｂ）と同様である。
【０１８５】
また、図１４の（Ｂ）のトランジスタ６９ａのゲート電極は、端子Ｍに接続され、トランジスタ６９ａのソース電極またはドレイン電極の一方は、端子Ｓに接続され、トランジスタ６９ａのソース電極またはドレイン電極の他方は、端子Ｎに接続されている。また、トランジスタ６９ｃのゲート電極は、端子Ｍに接続され、トランジスタ６９ｃのソース電極またはドレイン電極の一方は、端子Ｕに接続され、トランジスタ６９ｃのソース電極またはドレイン電極の他方は、端子Ｎに接続されている。
【０１８６】
ここで、図１４の（Ａ）は、図８の（Ａ）で示した回路に、全ての段の回路４０の端子Ｎに接続された信号線ＲＢを追加したものである。また、トランジスタ６８は、図８の（Ａ）のトランジスタ４８に対応し、接続も同様である。また、図１４の（Ｃ）は、図１４の（Ａ）に示す回路に、電源線Ｖｄｄを追加した構成の回路を表し、全ての段の回路６０の端子Ｖに、電源線Ｖｄｄが接続されている。
【０１８７】
ここで、図１４の（Ａ）、（Ｂ）、（Ｃ）で示す回路は、図１３の（Ｃ）に示すタイムチャートに従って動作させてもよい。図１３の（Ｃ）に示すタイムチャートに従って図１４の（Ａ）、（Ｂ）、（Ｃ）で示す回路を動作させた場合、通常動作期間において、信号線ＢＬにはＨレベルの電位、信号線ＢＥにはＬレベルの電位を入力してもよい。このとき、トランジスタ６９ｂおよび６９ｄはオン状態であり、トランジスタ６９ａおよび６９ｃはオフ状態である。すなわち、端子Ｒと端子Ｓ、および端子Ｑと端子Ｕは導通状態であり、端子Ｎと端子Ｓ、および端子Ｎと端子Ｕは非導通状態であるので、図１４の（Ｂ）は、図２の（Ｂ）と同じ接続状態となるため、図１４に示すシフトレジスタ回路は、図２に示すシフトレジスタ回路と同様な動作をする。
【０１８８】
次に、バイアスイネーブル期間においては、信号線ＢＬの電位を高くしてＨレベルとすることでリセット期間とすることができ、信号線ＢＬの電位を低くしてＬレベルとすることで逆バイアス印加期間とすることができる。リセット期間においては、トランジスタ６９ａ、６９ｂ、６９ｃ、６９ｄは全てオン状態となり、端子ＮがＨレベルであることから、回路６０はリセット動作をおこなう。一方、逆バイアス印加期間においては、図１４の（Ｂ）のトランジスタ６９ｂおよび６９ｄはオフ状態となり、トランジスタ６９ａおよび６９ｃはオン状態となる。すなわち、端子Ｒと端子Ｓ、および端子Ｑと端子Ｕは非導通状態となり、端子Ｎと端子Ｓ、および端子Ｎと端子Ｕは導通状態となって、端子Ｎの電位が低いことから、端子Ｓおよび端子Ｕの電位は低くなる。このとき、信号線ＢＬの電位は、電源線Ｖｓｓよりも低い電位であってもよい。信号線ＢＬの低い側の電位が電源線Ｖｓｓよりも低ければ、逆バイアス印加期間中、端子Ｓおよび端子Ｕを、より低い電位とすることができる。こうすることで、トランジスタ６３および６７ａに、オン状態とは逆極性の電位をゲート電極に印加できるので、トランジスタの閾値シフトを小さくできる。
【０１８９】
以上に述べたとおり、図１４に示した、本発明にかかるシフトレジスタ回路は、信号線ＢＥにより、通常動作期間と、バイアスイネーブル期間を任意に設定することができる。そして、バイアスイネーブル期間において、信号線ＢＬの電位がＨレベルならば、回路６０をリセット動作させることができ、信号線ＢＬの電位がＬレベルならば、トランジスタ６３および６７ａに逆バイアスを印加することができ、かつ、信号線ＢＬの電位を低くしても端子Ｓおよび端子Ｕ以外の電極の電位を変化させることがないため、定常電流が流れる、誤動作するといった不具合が起こることが少ない。なお、バイアスイネーブル期間においては、端子Ｓおよび端子Ｕにかける電位を自由に設定することができる。
【０１９０】
ここで、図１３および図１４において示した回路だけではなく、任意の回路における任意のトランジスタのゲート電極に、図１５に示す回路を接続することにより、当該トランジスタに逆バイアスの印加だけでなく、順バイアスの印加を行なえるようにしてもよい。図１５に示す回路により、逆バイアス印加時においては、当該トランジスタのゲート電極以外の当該回路内の電極の電位を変化させることがないので、定常電流が流れる、誤動作を起こすなどがなく、当該トランジスタの閾値シフトを低減できる。順バイアス印加時には、遮断トランジスタＳＩＧ−Ｔｒがオンすることにより、信号端子ＳＩＧと、信号端子ＳＩＧに接続されている電極の電位を、初期化またはリセットすることができる。
【０１９１】
図１５に示す回路は、信号端子ＳＩＧと、バイアス端子ＢＩＡＳと、対象端子ＧＡＴＥと、遮断トランジスタＳＩＧ−Ｔｒと、バイアストランジスタＢＩＡＳ−Ｔｒを備える。図１５の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す回路において、遮断トランジスタＳＩＧ−Ｔｒのゲート電極は、バイアス端子ＢＩＡＳに接続され、遮断トランジスタＳＩＧ−Ｔｒのソース電極またはドレイン電極の一方は、信号端子ＳＩＧに接続され、遮断トランジスタＳＩＧ−Ｔｒのソース電極またはドレイン電極の他方は、対象端子ＧＡＴＥに接続されている。
【０１９２】
図１５の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す回路において、バイアストランジスタＢＩＡＳ−Ｔｒのゲート電極は、選択端子ＢＥ−ＳＷに接続され、バイアストランジスタＢＩＡＳ−Ｔｒのソース電極またはドレイン電極の一方は、対象端子ＧＡＴＥに接続され、バイアストランジスタＢＩＡＳ−Ｔｒのソース電極またはドレイン電極の他方は、バイアス端子ＢＩＡＳに接続されている。
【０１９３】
対象端子ＧＡＴＥは、逆バイアスの印加を行なうトランジスタに接続される。逆バイアスの印加は、当該トランジスタのゲート電極とソース電極間、およびゲート電極とドレイン電極間の双方に対して行なうのが適当であるため、対象端子ＧＡＴＥは、逆バイアスの印加を行なうトランジスタのゲート電極に接続されるのが好ましい。ただし、本発明はこれに限定されず、対象端子ＧＡＴＥは、逆バイアスの印加を行なうトランジスタのソース電極またはドレイン電極に接続されていてもよい。そのときは、逆バイアスを印加するときの極性は、ゲート電極に接続されるときの逆としてもよい。なお、対象端子ＧＡＴＥに接続されるトランジスタの数はいくつでもよい。
【０１９４】
信号端子ＳＩＧは、当該トランジスタを通常動作させるときに当該トランジスタに入力する信号線または電源線に接続する。選択端子ＢＥ−ＳＷは、バイアス端子ＢＩＡＳの電位を対象端子ＧＡＴＥに伝達するかどうかを選択する信号線である。バイアス端子ＢＩＡＳは、バイアストランジスタＢＩＡＳ−Ｔｒがオン状態であるときは、対象端子ＧＡＴＥに接続される電極に印加する電位を制御する信号線である。バイアストランジスタＢＩＡＳ−Ｔｒがオフ状態であるときは、信号端子ＳＩＧと対象端子ＧＡＴＥを導通させるか、導通させないかを制御する信号線である。
【０１９５】
ここで、図１５の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す回路は、それぞれ、遮断トランジスタＳＩＧ−Ｔｒの極性と、バイアストランジスタＢＩＡＳ−Ｔｒの極性に関して場合分けをしたものである。
【０１９６】
図１５の（Ａ）は、通常動作時はバイアス端子ＢＩＡＳにＨレベルの電位、選択端子ＢＥ−ＳＷにＬレベルの電位を与え、リセット動作時はバイアス端子ＢＩＡＳにＨレベルの電位、選択端子ＢＥ−ＳＷにＨレベルの電位を与え、逆バイアス印加時はバイアス端子ＢＩＡＳにＬレベルの電位、選択端子ＢＥ−ＳＷにＨレベルの電位を与える場合の回路である。たとえば、逆バイアスを印加する電極が、Ｎチャネル型トランジスタのゲート電極であるときに用いることができる。
【０１９７】
図１５の（Ｂ）は、通常動作時はバイアス端子ＢＩＡＳにＨレベルの電位、選択端子ＢＥ−ＳＷにＨレベルの電位を与え、リセット動作時はバイアス端子ＢＩＡＳにＨレベルの電位、選択端子ＢＥ−ＳＷにＬレベルの電位を与え、逆バイアス印加時はバイアス端子ＢＩＡＳにＬレベルの電位、選択端子ＢＥ−ＳＷにＬレベルの電位を与える場合の回路である。たとえば、逆バイアスを印加する電極が、Ｎチャネル型トランジスタのゲート電極であるときに用いることができる。
【０１９８】
図１５の（Ｃ）は、通常動作時はバイアス端子ＢＩＡＳにＬレベルの電位、選択端子ＢＥ−ＳＷにＬレベルの電位を与え、リセット動作時はバイアス端子ＢＩＡＳにＬレベルの電位、選択端子ＢＥ−ＳＷにＨレベルの電位を与え、逆バイアス印加時はバイアス端子ＢＩＡＳにＨレベルの電位を与え、選択端子ＢＥ−ＳＷにＨレベルの電位を与える場合の回路である。たとえば、逆バイアスを印加する電極が、Ｐチャネル型トランジスタのゲート電極であるときに用いることができる。
【０１９９】
図１５の（Ｄ）は、通常動作時はバイアス端子ＢＩＡＳにＬレベルの電位、選択端子ＢＥ−ＳＷにＨレベルの電位を与え、リセット動作時はバイアス端子ＢＩＡＳにＬレベルの電位、選択端子ＢＥ−ＳＷにＬレベルの電位を与え、逆バイアス印加時はバイアス端子ＢＩＡＳにＨレベルの電位を与え、選択端子ＢＥ−ＳＷにＬレベルの電位を与える場合の回路である。たとえば、逆バイアスを印加する電極が、Ｐチャネル型トランジスタのゲート電極であるときに用いることができる。
【０２００】
このように、本実施の形態における図１５に示す回路により、任意の回路における任意のトランジスタのゲート電極に、当該回路内の他の電極の電位を変化させることなく、当該トランジスタに逆バイアスを印加することができ、また、順バイアスを信号端子ＳＩＧ、対象端子ＧＡＴＥ双方に印加することができる。
【０２０１】
次に、図１５に示した回路に、逆バイアスを印加する対象となるトランジスタも含めた場合の回路について、図１６を参照して説明する。
【０２０２】
図１６の（Ａ）は、図１５の（Ａ）に示した回路に、逆バイアスを印加する対象となるトランジスタＡＣ−Ｔｒを含めた回路である。図１６の（Ａ）に示すように、図１５の（Ａ）に示した回路における対象端子ＧＡＴＥに、トランジスタＡＣ−Ｔｒのゲート電極を接続してもよい。また、図１６の（Ｂ）は、図１５の（Ａ）に示した回路に、逆バイアスを印加する対象となるトランジスタＡＣ−Ｔｒ１およびＡＣ−Ｔｒ２を含めた回路である。図１６の（Ｂ）に示すように、図１５の（Ａ）に示した回路における対象端子ＧＡＴＥに、トランジスタＡＣ−Ｔｒ１およびＡＣ−Ｔｒ２のゲート電極を接続してもよい。
【０２０３】
ここで、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２は、たとえば図１３のトランジスタ５３、５７、または図１４のトランジスタ６３、６７ａのように、全体としてある機能を有する回路の一部であってもよく、本発明にかかる逆バイアスを印加する回路は、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２のソース電極またはドレイン電極の接続先に依存しない。
【０２０４】
また、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２は、Ｎチャネル型のトランジスタでもよい。こうすることで、バイアス端子ＢＩＡＳにＨレベル、選択端子ＢＥ−ＳＷにＬレベルを入力する期間においては信号端子ＳＩＧに入力される信号がトランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２に入力され、バイアス端子ＢＩＡＳにＬレベル、選択端子ＢＥ−ＳＷにＨレベルを入力する期間においてはトランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２のゲート電極にバイアス端子ＢＩＡＳのＬレベルの電位に依存する電位がかかることで逆バイアスを印加することができ、バイアス端子ＢＩＡＳにＨレベル、選択端子ＢＥ−ＳＷにＨレベルを入力する期間においてはトランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２のゲート電極にバイアス端子ＢＩＡＳのＨレベルの電位に依存する電位をかけることができる。
【０２０５】
また、図１６の（Ｃ）は、図１５の（Ｂ）に示した回路に、逆バイアスを印加する対象となるトランジスタＡＣ−Ｔｒを含めた回路である。図１６の（Ｃ）に示すように、図１５の（Ｂ）に示した回路における対象端子ＧＡＴＥに、トランジスタＡＣ−Ｔｒのゲート電極を接続してもよい。
【０２０６】
また、図１６の（Ｄ）は、図１５の（Ｂ）に示した回路に、逆バイアスを印加する対象となるトランジスタＡＣ−Ｔｒ１およびＡＣ−Ｔｒ２を含めた回路である。図１６の（Ｄ）に示すように、図１５の（Ｂ）に示した回路における対象端子ＧＡＴＥに、トランジスタＡＣ−Ｔｒ１およびＡＣ−Ｔｒ２のゲート電極を接続してもよい。
ここで、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２は、たとえば図１３のトランジスタ５３、５７、または図１４のトランジスタ６３、６７ａのように、全体としてある機能を有する回路の一部であってもよく、本発明にかかる逆バイアスを印加する回路は、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２のソース電極またはドレイン電極の接続先に依存しない。
【０２０７】
また、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２は、Ｎチャネル型のトランジスタでもよい。こうすることで、バイアス端子ＢＩＡＳにＨレベル、選択端子ＢＥ−ＳＷにＨレベルを入力する期間においては信号端子ＳＩＧに入力される信号がトランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２に入力され、バイアス端子ＢＩＡＳにＬレベル、選択端子ＢＥ−ＳＷにＬレベルを入力する期間においてはトランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２のゲート電極にバイアス端子ＢＩＡＳのＬレベルの電位に依存する電位がかかることで逆バイアスを印加することができ、バイアス端子ＢＩＡＳにＨレベル、選択端子ＢＥ−ＳＷにＬレベルを入力する期間においてはトランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２のゲート電極にバイアス端子ＢＩＡＳのＨレベルの電位に依存する電位をかけることができる。
【０２０８】
また、図１６の（Ｅ）は、図１５の（Ｃ）に示した回路に、逆バイアスを印加する対象となるトランジスタＡＣ−Ｔｒを含めた回路である。図１６の（Ｅ）に示すように、図１５の（Ｃ）に示した回路における対象端子ＧＡＴＥに、トランジスタＡＣ−Ｔｒのゲート電極を接続してもよい。
【０２０９】
また、図１６の（Ｆ）は、図１５の（Ｃ）に示した回路に、逆バイアスを印加する対象となるトランジスタＡＣ−Ｔｒ１およびＡＣ−Ｔｒ２を含めた回路である。図１６の（Ｆ）に示すように、図１５の（Ｃ）に示した回路における対象端子ＧＡＴＥに、トランジスタＡＣ−Ｔｒ１およびＡＣ−Ｔｒ２のゲート電極を接続してもよい。
【０２１０】
ここで、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２は、たとえば図１３のトランジスタ５３、５７、または図１４のトランジスタ６３、６７ａのように、全体としてある機能を有する回路の一部であってもよく、本発明にかかる逆バイアスを印加する回路は、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２のソース電極またはドレイン電極の接続先に依存しない。
【０２１１】
また、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２は、Ｐチャネル型のトランジスタでもよい。こうすることで、バイアス端子ＢＩＡＳにＬレベル、選択端子ＢＥ−ＳＷにＬレベルを入力する期間においては信号端子ＳＩＧに入力される信号がトランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２に入力され、バイアス端子ＢＩＡＳにＨレベル、選択端子ＢＥ−ＳＷにＨレベルを入力する期間においてはトランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２のゲート電極にバイアス端子ＢＩＡＳのＨレベルの電位に依存する電位がかかることで逆バイアスを印加することができ、バイアス端子ＢＩＡＳにＬレベル、選択端子ＢＥ−ＳＷにＨレベルを入力する期間においてはトランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２のゲート電極にバイアス端子ＢＩＡＳのＬレベルの電位に依存する電位をかけることができる。
【０２１２】
また、図１６の（Ｇ）は、図１５の（Ｄ）に示した回路に、逆バイアスを印加する対象となるトランジスタＡＣ−Ｔｒを含めた回路である。図１６の（Ｇ）に示すように、図１５の（Ｄ）に示した回路における対象端子ＧＡＴＥに、トランジスタＡＣ−Ｔｒのゲート電極を接続してもよい。
【０２１３】
また、図１６の（Ｈ）は、図１５の（Ｄ）に示した回路に、逆バイアスを印加する対象となるトランジスタＡＣ−Ｔｒ１およびＡＣ−Ｔｒ２を含めた回路である。図１６の（Ｈ）に示すように、図１５の（Ｄ）に示した回路における対象端子ＧＡＴＥに、トランジスタＡＣ−Ｔｒ１およびＡＣ−Ｔｒ２のゲート電極を接続してもよい。ここで、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２は、たとえば図１３のトランジスタ５３、５７、または図１４のトランジスタ６３、６７ａのように、全体としてある機能を有する回路の一部であってもよく、本発明にかかる逆バイアスを印加する回路は、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２のソース電極またはドレイン電極の接続先に依存しない。
【０２１４】
また、トランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２は、Ｐチャネル型のトランジスタでもよい。こうすることで、バイアス端子ＢＩＡＳにＬレベル、選択端子ＢＥ−ＳＷにＨレベルを入力する期間においては信号端子ＳＩＧに入力される信号がトランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２に入力され、バイアス端子ＢＩＡＳにＨレベル、選択端子ＢＥ−ＳＷにＬレベルを入力する期間においてはトランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２のゲート電極にバイアス端子ＢＩＡＳのＨレベルの電位に依存する電位がかかることで逆バイアスを印加することができ、バイアス端子ＢＩＡＳにＬレベル、選択端子ＢＥ−ＳＷにＬレベルを入力する期間においてはトランジスタＡＣ−Ｔｒ、ＡＣ−Ｔｒ１、およびＡＣ−Ｔｒ２のゲート電極にバイアス端子ＢＩＡＳのＬレベルの電位に依存する電位をかけることができる。
【０２１５】
なお、本実施の形態は他の実施の形態と自由に組み合わせて使用することができる。
【０２１６】
（実施の形態４）
本実施の形態においては、基板上に素子を作製し、本発明にかかるシフトレジスタ回路を構成する際の上面図および断面図について、図面を参照しながら説明する。図１７は、トランジスタとしてトップゲート型トランジスタを用いた場合に、本発明にかかるシフトレジスタ回路として回路１０を構成したときの上面図の例である。図１７においては、説明のために、ｋ段目の回路１０とｋ＋１段目の回路１０のみを表しているが、本発明はこれに限定されず、回路１０は何段で構成されていても良い。また、図１７中のトランジスタ１１、１２、１３、１５、１６、１７、容量素子１４、および端子Ｐは、図１の（Ｂ）におけるトランジスタ１１、１２、１３、１５、１６、１７、容量素子１４、および端子Ｐに、それぞれ対応するとしてもよい。また、図１においては、回路１０の外側に配置していた電極ＳＲおよび出力端子Ｌを、図１７においては、レイアウト面積の縮小のため、回路１０の内部に配置している。なお、本実施の形態で参照する上面図において、破線で表現されている領域は、当該領域よりも上層に他の層が存在する領域を表す。
【０２１７】
図１７において、電源線Ｖｓｓ、第１のクロック信号線ＣＬＫ１、第２のクロック信号線ＣＬＫ２は、配線層で構成され、回路１０の延設方向に対し、概ね平行に設けられていてもよい。こうすることで、回路１０を複数延設した場合に、配線の引き回し距離が伸びることで配線抵抗が大きくなり、電源線における電圧降下による誤動作や消費電力が増大することを抑えることができる。また、信号線における信号波形のなまり等による誤動作の発生、及び正常に動作する電圧範囲の縮小などを抑えることができる。
【０２１８】
また、電源線Ｖｓｓ、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２は、回路１０を構成する素子の外側に設けられてもよい。また、電源線Ｖｓｓは、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２と反対側に設けられていてもよい。こうすることで、電源線Ｖｓｓと、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２が交差する領域が生じることを避けることができるため、電源線にクロック信号線のノイズが乗ることを防ぐことができ、誤動作しにくくなる。
【０２１９】
ここで、本実施の形態において、トランジスタの活性層領域とゲート電極領域が重なる領域をチャネル領域とも記す。また、トランジスタの活性層のうち、チャネル領域で分断された領域のうちの一方を、ソース電極またはドレイン電極の一方と記し、チャネル領域で分断された領域のうちの他方を、ソース電極またはドレイン電極の他方と記す。また、当該トランジスタのソース電極またはドレイン電極の一方または他方と、当該トランジスタのチャネル領域との境界線の接線方向をチャネル幅方向と記す。また、チャネル幅方向に対し垂直な方向をチャネル長方向と記す。たとえば、本実施の形態における一つのトランジスタにおいて、当該トランジスタのソース電極またはドレイン電極の一方または他方と、当該トランジスタのチャネル領域との境界線が曲線である場合は、前記境界線上の各々の点において、そのチャネル幅方向およびチャネル長方向が異なることがある。
【０２２０】
図１７において、トランジスタ１１のチャネル長方向と、トランジスタ１２のチャネル長方向は、概ね垂直であってもよい。こうすることで、トランジスタ１１および１２が基板上に占める面積を小さくすることができ、回路規模を縮小することができる。
【０２２１】
また、トランジスタ１３および１６のチャネル長方向は概ね平行であってもよく、また、それぞれのソース電極またはドレイン電極の一方を共通としてもよい。こうすることで、トランジスタ１３および１６が基板上に占める面積を小さくすることができ、回路規模を縮小することができる。また、トランジスタ１５および１７のチャネル長方向は概ね平行であってもよく、また、それぞれのソース電極またはドレイン電極の一方を共通としてもよい。こうすることで、トランジスタ１５および１７が基板上に占める面積を小さくすることができ、回路規模を縮小することができる。
【０２２２】
また、容量素子１４は、一方の電極である端子Ｐをゲート電極で形成し、他方の電極である出力端子Ｌに接続された電極を配線層で形成してもよい。また、トランジスタの極性がＮチャネル型である場合は、出力端子Ｌと接続されている配線層と活性層を接続し、この活性層と配線層で端子Ｐが形成されているゲート電極をはさむことで容量素子１４を形成してもよい。端子Ｐをゲート電極で形成すれば、端子Ｐが高電位となるときに出力端子Ｌと接続された活性層中にキャリアが発生するため、活性層とゲート電極で形成される容量素子１４の容量値を増大させることができる。
【０２２３】
次に、図１７中の点Ａと点Ａ’を結んだ線における断面を、トランジスタとして薄膜トランジスタを用いた場合について、図１８を参照して説明する。図１８に示す構造は、基板１００と、下地膜１０１と、活性層１０２と、絶縁膜１０３と、ゲート電極１０４および１０５と、層間膜１０６と、配線層１０８と、を備える。また、図１８に示す構造は、配線層１０８と活性層１０２を接続するコンタクト１０７ａ、１０７ｂ、および配線層１０８とゲート電極１０４を接続するコンタクト１０７ｃを備える。図１８に示す構造について、順に説明する。
【０２２４】
まず、基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等からなるガラス基板、石英基板、シリコン基板、金属基板、ステンレス基板またはプラスチック基板であってもよい。また、基板１００の表面が平坦化されるように、ＣＭＰ法などによって、研磨されていてもよい。
【０２２５】
次に、基板１００上に、下地膜１０１が形成されていてもよい。下地膜１０１は、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法、スピンコート法等の公知の方法により、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層で形成されていてもよい。なお、下地膜１０１が形成されていることで、基板１００からの汚染物質などを遮断する効果がある。下地膜１０１が形成されていない場合は、製造プロセスが簡略化されるため、コストを低減することができる。
【０２２６】
次に、基板１００あるいは下地膜１０１の上に、活性層１０２が形成されていてもよい。ここで、活性層１０２は、ポリシリコン（ｐ−Ｓｉ）であってもよい。活性層１０２は、フォトリソグラフィや液滴吐出法、印刷法などによって選択的に所望の形状に形成されていてもよい。
【０２２７】
次に、基板１００、下地膜１０１あるいは活性層１０２の上に、絶縁膜１０３が形成されていてもよい。ここで、絶縁膜１０３は、酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）で形成されていてもよい。
【０２２８】
次に、基板１００、下地膜１０１、活性層１０２あるいは絶縁膜１０３の上に、ゲート電極１０４および１０５が形成されていてもよい。ここで、ゲート電極１０４および１０５は、フォトリソグラフィや液滴吐出法、印刷法などによって所望の形状に形成され、また、異なる種類の金属で形成されていてもよい。こうすることで、フォトリソグラフィなどでゲート電極１０４および１０５をエッチングして加工を行なう場合に、ゲート電極１０４と１０５においてエッチング選択比が取れるようにエッチングを行なうことで、フォトマスクを追加することなく、ゲート電極１０４とゲート電極１０５の面積が異なるように形成することができる。こうすることで、活性層１０２に帯電粒子をドーピングして活性層１０２の導電率を制御する場合に、フォトマスクを追加することなく、活性層１０２にＬＤＤ領域を作製することができるので、高電界がかかりにくく、ホットキャリア劣化の少ないトランジスタを作製することができる。
【０２２９】
次に、基板１００、下地膜１０１、活性層１０２、絶縁膜１０３あるいはゲート電極１０４および１０５の上に、層間膜１０６が形成されていてもよい。ここで、層間膜１０６は、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド（ｐｏｌｙｉｍｉｄｅ）、芳香族ポリアミド、ポリベンゾイミダゾール（ｐｏｌｙｂｅｎｚｉｍｉｄａｚｏｌｅ）などの耐熱性高分子、又はシロキサン樹脂等の絶縁材料で形成することができる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。アクリル、ポリイミド等の感光性、非感光性の材料を用いて形成すると、その側面は曲率半径が連続的に変化する形状となり、上層の薄膜が段切れせずに形成されるため好ましい。また、層間膜１０６は、フォトリソグラフィや液滴吐出法、印刷法などによって所望の形状に形成されていてもよい。ここで、層間膜１０６をエッチング加工するときに、一方で、コンタクト１０７ｃのように、ゲート電極１０４および１０５でエッチングが止まるようにし、他方で、コンタクト１０７ａおよび１０７ｂのように、絶縁膜１０３も加工してもよい。こうすることで、配線層１０８を形成して、活性層１０２と、ゲート電極１０４および１０５を接続することができる。
【０２３０】
基板１００、下地膜１０１、活性層１０２、絶縁膜１０３、ゲート電極１０４および１０５、あるいは層間膜１０６の上に、配線層１０８が形成されていてもよい。ここで、配線層１０８を形成する導電性材料としては、Ａｇ（銀）、Ａｕ（金）、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）等の金属の粒子を主成分とした組成物を用いることができる。また、透光性を有するインジウム錫酸化物（ＩＴＯ）、インジウム錫酸化物と酸化珪素からなるＩＴＳＯ、有機インジウム、有機スズ、酸化亜鉛、窒化チタンなどを組み合わせてもよい。また、配線層１０８は、フォトリソグラフィや液滴吐出法、印刷法などによって所望の形状に形成されていてもよい。
【０２３１】
次に、端子Ｐおよび出力端子Ｌの電位を固定するために電極ＳＲの電位をＨレベルに保持するために、トランジスタ１３および１７の形状を工夫した場合の回路１０の上面図について、図１９を参照して説明する。図１９に示す回路１０の上面図は、図１７と同様に、トランジスタ１１、１２、１３、１５、１６、１７および容量素子１４を備え、接続も同様であるが、トランジスタ１３および１７のチャネル領域の面積が異なっている。このように、トランジスタ１３および１７のゲート電極の面積の平均を、回路１０のトランジスタ１２のゲート電極の面積よりも大きくすることで、電極ＳＲに付随する寄生容量の値を大きくすることができるので、電極ＳＲの電位をリセット動作後にもＨレベルで保持することができるため、好ましい。
また、図１９のように、電極ＳＲの形状を直線状にすることを避けて、回路１０内に屈曲させて形成してもよい。こうすることで、電極ＳＲを引き回す長さを、ｋ段目の回路１０とｋ＋１段目の回路１０とのピッチより長くすることができ、電極ＳＲに付随する寄生容量の値を大きくすることができるので、電極ＳＲの電位をリセット動作後にもＨレベルで保持することができるため、好ましい。
【０２３２】
次に、出力端子Ｌがクロック信号線の電位変化の影響をできるだけ受けないようにするために、クロック信号線と出力端子Ｌのクロス容量をなくした場合の上面図について、図２０を参照して説明する。図２０に示す回路１０の上面図は、図１７および図１９と同様に、トランジスタ１１、１２、１３、１５、１６、１７、容量素子１４、端子Ｐ、電極ＳＲおよび出力端子Ｌを備え、接続も同様であるが、第１のクロック信号線ＣＬＫ１と、第２のクロック信号線ＣＬＫ２と、トランジスタ１１、１２の配置が図１７および図１９とは異なっている。
【０２３３】
図２０において、電源線Ｖｓｓ、第１のクロック信号線ＣＬＫ１、第２のクロック信号線ＣＬＫ２は、配線層で構成され、回路１０の延設方向に対し、概ね平行に設けられていてもよい。こうすることで、回路１０を複数延設した場合でも、配線の引き回し距離が伸びることで配線抵抗が大きくなり、電源線における電圧降下による誤動作や消費電力の増大を抑えることができる。また、信号線における信号波形のなまり等による誤動作の発生、及び正常に動作する電圧範囲の縮小などを抑えることができる。
【０２３４】
また、電源線Ｖｓｓ、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２は、回路１０を構成する素子の外側に設けられてもよい。また、電源線Ｖｓｓと、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２は、同じ側に設けられ、かつ、第１のトランジスタ、第３のトランジスタ、第２のトランジスタ、第４のトランジスタに対し、出力端子Ｌのある側の反対側に設けられていてもよい。こうすることで、出力端子Ｌと、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２が交差する領域が生じることを避けることができるため、電源線にクロック信号線のノイズが乗ることを防ぐことができ、誤動作しにくくなる。
【０２３５】
また、トランジスタ１１のチャネル長方向と、トランジスタ１２のチャネル長方向は、概ね平行であってもよい。こうすることで、出力端子Ｌと、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２が交差する領域が生じることを避けつつ、トランジスタ１１および１２が基板上に占める面積を小さくすることができ、回路規模を縮小することができる。
【０２３６】
次に、トランジスタとしてボトムゲート型トランジスタを用い、かつ、活性層の所望の形状へ加工を、配線層をマスクとして行なう場合の本発明にかかるシフトレジスタ回路の上面図について、図２１を参照して説明する。図２１においては、説明のために、ｋ段目の回路１０とｋ＋１段目の回路１０のみを表しているが、本発明はこれに限定されず、回路１０は何段で構成されていても良い。また、図２１中のトランジスタ１１、１２、１３、１５、１６、１７、容量素子１４、および端子Ｐは、図１の（Ｂ）におけるトランジスタ１１、１２、１３、１５、１６、１７、容量素子１４、および端子Ｐに、それぞれ対応するとしてもよい。また、図１においては、回路１０の外側に配置していた電極ＳＲおよび出力端子Ｌを、図２１においては、レイアウト面積の縮小のため、回路１０の内部に配置している。なお、本実施の形態で参照する上面図において、破線で表現されている領域は、当該領域よりも上層に他の層が存在する領域を表す。
【０２３７】
次に、図２１中の点ａと点ａ’および点ｂと点ｂ’を結んだ線における断面を、トランジスタとして薄膜トランジスタを用いた場合について、図２２の（Ａ）および（Ｂ）を参照して説明する。図２２の（Ａ）および（Ｂ）に示す構造は、基板１１０と、下地膜１１１と、第１配線層１１２と、絶縁膜１１３と、活性層１１４および１１５と、第２配線層１１６と、層間膜１１７と、第３配線層１１９とを備える。また、図２２の（Ａ）および（Ｂ）に示す構造は、第３配線層１１９と第２配線層１１６を接続するコンタクト１１８ａおよび第３配線層１１９と第１配線層１１２を接続するコンタクト１１８ｂを備える。
図２２の（Ａ）および（Ｂ）に示す構造について、順に説明する。
【０２３８】
まず、基板１１０は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等からなるガラス基板、石英基板、シリコン基板、金属基板、ステンレス基板またはプラスチック基板であってもよい。また、基板１１０の表面が平坦化されるように、ＣＭＰ法などによって、研磨されていてもよい。
【０２３９】
次に、基板１１０上に、下地膜１１１が形成されていてもよい。下地膜１１１は、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法、スピンコート法等の公知の方法により、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層で形成されていてもよい。なお、下地膜１１１が形成されていることで、基板１１０からの汚染物質などを遮断する効果がある。下地膜１１１が形成されていない場合は、製造プロセスが簡略化されるため、コストを低減することができる。
【０２４０】
次に、基板１１０あるいは下地膜１１１の上に、第１配線層１１２が形成されていてもよい。ここで、第１配線層１１２は、フォトリソグラフィや液滴吐出法、印刷法などによって所望の形状へ加工されていてもよい。
【０２４１】
次に、基板１１０、下地膜１１１あるいは第１配線層１１２の上に、絶縁膜１１３が形成されていてもよい。ここで、絶縁膜１１３は、酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）で形成されていてもよい。
【０２４２】
次に、基板１１０、下地膜１１１、第１配線層１１２あるいは絶縁膜１１３の上に、活性層１１４および１１５が形成されていてもよい。ここで、活性層１１４および１１５は、アモルファスシリコン（ａ−Ｓｉ）であってもよく、また、活性層１１４および１１５は同一成膜装置内で連続成膜されていてもよく、また、活性層１１５は１１４に比べて、導電率が大きくなっていてもよい。なお、チャネル領域、すなわち、活性層１１４が絶縁膜１１３と接している面の近傍の領域が、他の活性層１１４の領域よりも密に構成されていてもよい。こうすることで、トランジスタの劣化を抑えつつ、活性層１１４の成膜速度を速めることができ、スループットが向上する。
【０２４３】
次に、基板１１０、下地膜１１１、第１配線層１１２、絶縁膜１１３、あるいは活性層１１４および１１５の上に、第２配線層１１６が形成されていてもよい。ここで、第２配線層１１６を形成する導電性材料としては、Ａｇ（銀）、Ａｕ（金）、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）等の金属の粒子を主成分とした組成物を用いることができる。また、透光性を有するインジウム錫酸化物（ＩＴＯ）、インジウム錫酸化物と酸化珪素からなるＩＴＳＯ、有機インジウム、有機スズ、酸化亜鉛、窒化チタンなどを組み合わせてもよい。また、第２配線層１１６は、フォトリソグラフィや液滴吐出法、印刷法などによって所望の形状へ加工されていてもよい。
【０２４４】
次に、基板１１０、下地膜１１１、第１配線層１１２、絶縁膜１１３、活性層１１４および１１５、あるいは第２配線層１１６の上に、層間膜１１７が形成されていてもよい。ここで、層間膜１１７は、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド（ｐｏｌｙｉｍｉｄｅ）、芳香族ポリアミド、ポリベンゾイミダゾール（ｐｏｌｙｂｅｎｚｉｍｉｄａｚｏｌｅ）などの耐熱性高分子、又はシロキサン樹脂等の絶縁材料で形成することができる。アクリル、ポリイミド等の感光性、非感光性の材料を用いて形成すると、その側面は曲率半径が連続的に変化する形状となり、上層の薄膜が段切れせずに形成されるため好ましい。また、層間膜１１７は、フォトリソグラフィや液滴吐出法、印刷法などによって所望の形状へ加工されていてもよい。ここで、層間膜１１７を加工するときに、一方で、コンタクト１１８ａのように、第２配線層１１６でエッチングが止まるようにし、他方で、コンタクト１１８ｂのように、絶縁膜１１３も加工してもよい。こうすることで、第３配線層１１９を形成して、第２配線層１１６と、第１配線層１１２を接続することができる。
【０２４５】
次に、基板１１０、下地膜１１１、第１配線層１１２、絶縁膜１１３、活性層１１４および１１５、第２配線層１１６、あるいは層間膜１１７の上に、第３配線層１１９が形成されていてもよい。ここで、第３配線層１１９を形成する導電性材料としては、Ａｇ（銀）、Ａｕ（金）、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）等の金属の粒子を主成分とした組成物を用いることができる。また、透光性を有するインジウム錫酸化物（ＩＴＯ）、インジウム錫酸化物と酸化珪素からなるＩＴＳＯ、有機インジウム、有機スズ、酸化亜鉛、窒化チタンなどを組み合わせてもよい。また、第３配線層１１９は、フォトリソグラフィや液滴吐出法、印刷法などによって所望の形状へ加工されていてもよい。
【０２４６】
なお、図２２において、Ｃｔｆｔ１７は、トランジスタ１７の寄生容量素子、Ｃｃｌｋ１は出力端子Ｌと第１のクロック信号線ＣＬＫ１との寄生容量素子、Ｃｃｌｋ２は出力端子Ｌと第２のクロック信号線ＣＬＫ２との寄生容量素子を、それぞれ表している。図２２中のｘは、寄生容量素子Ｃｔｆｔ１７において、上方に活性層が存在する第１配線層の幅を表している。また、ｙは、寄生容量素子Ｃｃｌｋ１およびＣｃｌｋ２において、第１配線層の上端と第２配線層の下端との距離を表している。
【０２４７】
ここで、図２１において、活性層は第２配線層をマスクとして形成されているため、第２配線層に準じた形状に形成される。このとき、活性層は、第２配線層の周囲を囲む形状に形成されていてもよい。こうすることで、第２配線層を乗り越える第３配線層のカバレッジを向上させ、第３配線層の断線を防止することができる。なぜならば、たとえば、活性層の周囲の形状と第２配線層の周囲の形状が同じか概ね同じであった場合、あるいは、活性層の周囲を第２配線層が囲む形状であった場合、第２配線層の上の層間膜のテーパー角が、活性層が第２配線層の周囲を囲む形状に形成されている場合に比べて、急峻になるからである。
【０２４８】
また、図２１において、電源線Ｖｓｓ、第１のクロック信号線ＣＬＫ１、第２のクロック信号線ＣＬＫ２は、配線層および活性層で構成され、回路１０の延設方向に対し、概ね平行に設けられていてもよい。こうすることで、回路１０を複数延設した場合に、配線の引き回し距離が伸びることで配線抵抗が大きくなり、電源線における電圧降下による誤動作や消費電力が増大することを抑えることができる。また、信号線における信号波形のなまり等による誤動作の発生、及び正常に動作する電圧範囲の縮小などを抑えることができる。
【０２４９】
また、電源線Ｖｓｓ、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２は、回路１０を構成する素子の外側に設けられてもよい。また、電源線Ｖｓｓは、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２と反対側に設けられていてもよい。こうすることで、電源線Ｖｓｓと、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２が交差する領域が生じることを避けることができるため、電源線にクロック信号線のノイズが乗ることを防ぐことができ、誤動作しにくくなる。
【０２５０】
図２１において、トランジスタ１１のチャネル長方向と、トランジスタ１２のチャネル長方向は、概ね垂直であってもよい。こうすることで、トランジスタ１１および１２が基板上に占める面積を小さくすることができ、回路規模を縮小することができる。また、トランジスタ１３および１６のチャネル長方向は概ね平行であってもよく、また、それぞれのソース電極またはドレイン電極の一方を共通としてもよい。こうすることで、トランジスタ１３および１６が基板上に占める面積を小さくすることができ、回路規模を縮小することができる。
【０２５１】
また、トランジスタ１５および１７のチャネル長方向は概ね平行であってもよく、また、それぞれのソース電極またはドレイン電極の一方を共通としてもよい。こうすることで、トランジスタ１５および１７が基板上に占める面積を小さくすることができ、回路規模を縮小することができる。また、容量素子１４は、一方の電極である端子Ｐをゲート電極で形成し、他方の電極である出力端子Ｌに接続された電極を配線層で形成してもよい。
【０２５２】
次に、端子Ｐおよび出力端子Ｌの電位を固定するために電極ＳＲの電位をＨレベルに保持するために、トランジスタ１３および１７の形状を工夫した場合の回路１０の上面図について、図２３を参照して説明する。図２３に示す回路１０の上面図は、図２１と同様に、トランジスタ１１、１２、１３、１５、１６、１７、容量素子１４、端子Ｐ、電極ＳＲおよび出力端子Ｌを備え、接続も同様であるが、トランジスタ１３および１７の第１配線層の形状が異なっている。このように、トランジスタ１３および１７の第１配線層の面積の平均を、回路１０のトランジスタ１２の第１配線層の面積よりも大きくすることで、電極ＳＲに付随する寄生容量の値を大きくすることができるので、電極ＳＲの電位をリセット動作後にもＨレベルで保持することができるため、好ましい。
【０２５３】
また、図２３のように、電極ＳＲの形状を直線状にすることを避けて、回路１０内に屈曲させて形成してもよい。こうすることで、電極ＳＲを引き回す長さを、ｋ段目の回路１０とｋ＋１段目の回路１０とのピッチより長くすることができ、電極ＳＲに付随する寄生容量の値を大きくすることができるので、電極ＳＲの電位をリセット動作後にもＨレベルで保持することができるため、好ましい。また、図２３に示す回路１０の上面図は、図２１と比較して、出力端子Ｌとクロック信号線が交差する領域の構造が異なっている。図２３に示す回路１０では、出力端子Ｌとクロック信号線が交差する領域において、出力端子Ｌは第３配線層で形成され、クロック信号線は第２配線層および活性層で形成されている。
【０２５４】
次に、図２３中の点ａと点ａ’および点ｂと点ｂ’を結んだ線における断面を、トランジスタとして薄膜トランジスタを用いた場合について、図２４の（Ａ）および（Ｂ）を参照して説明する。図２４の（Ａ）および（Ｂ）に示す構造は、図２２の（Ａ）および（Ｂ）に示す構造と同様に、基板１１０と、下地膜１１１と、第１配線層１１２と、絶縁膜１１３と、活性層１１４および１１５と、第２配線層１１６と、層間膜１１７と、第３配線層１１９とを備える。また、図２４の（Ａ）および（Ｂ）に示す構造は、第３配線層１１９と第２配線層１１６を接続するコンタクト１１８ａおよび第３配線層１１９と第１配線層１１２を接続するコンタクト１１８ｂを備える。
【０２５５】
なお、図２４において、Ｃｔｆｔ１７は、トランジスタ１７の寄生容量素子、Ｃｃｌｋ１は出力端子Ｌと第１のクロック信号線ＣＬＫ１との寄生容量素子、Ｃｃｌｋ２は出力端子Ｌと第２のクロック信号線ＣＬＫ２との寄生容量素子を、それぞれ表している。図２４中のｘは、寄生容量素子Ｃｔｆｔ１７において、上方に活性層が存在する第１配線層の幅を表している。また、ｙは、寄生容量素子Ｃｃｌｋ１およびＣｃｌｋ２において、第１配線層の上端と第２配線層の下端との距離を表している。
【０２５６】
ここで、寄生容量素子Ｃｔｆｔ１７の容量値は、ｘが大きいほど大きくなる。また、寄生容量素子Ｃｃｌｋ１およびＣｃｌｋ２の容量値は、ｙが大きいほど小さくなる。図２４の（Ａ）ように、ｘを大きくすることで寄生容量素子Ｃｔｆｔ１７の容量値を大きくすれば、電極ＳＲに付随する寄生容量値を大きくすることができるので、電極ＳＲの電位をＨレベルに十分に保持することができる。また、図２４の（Ｂ）ように、ｙを大きくすることで寄生容量素子Ｃｃｌｋ１およびＣｃｌｋ２の容量値を小さくすれば、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２の電位変動が、寄生容量素子Ｃｃｌｋ１およびＣｃｌｋ２を介して、出力端子Ｌの電位を変動させてしまうことを低減することができる。なお、このとき、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２を、第１の配線層で形成してもよい。
【０２５７】
次に、出力端子Ｌがクロック信号線の電位変化の影響をできるだけ受けないようにするために、クロック信号線と出力端子Ｌのクロス容量をなくした場合の上面図について、図２５を参照して説明する。図２５に示す回路１０の上面図は、図２１および図２３と同様に、トランジスタ１１、１２、１３、１５、１６、１７、容量素子１４、端子Ｐ、電極ＳＲおよび出力端子Ｌを備え、接続も同様であるが、第１のクロック信号線ＣＬＫ１と、第２のクロック信号線ＣＬＫ２と、トランジスタ１１、１２の配置が図２１および図２３とは異なっている。
【０２５８】
図２５において、電源線Ｖｓｓ、第１のクロック信号線ＣＬＫ１、第２のクロック信号線ＣＬＫ２は、第２配線層および活性層で構成され、回路１０の延設方向に対し、概ね平行に設けられていてもよい。こうすることで、回路１０を複数延設した場合でも、配線の引き回し距離が伸びることで配線抵抗が大きくなり、電源線における電圧降下による誤動作や消費電力の増大を抑えることができる。また、信号線における信号波形のなまり等による誤動作の発生、及び正常に動作する電圧範囲の縮小などを抑えることができる。
【０２５９】
また、電源線Ｖｓｓ、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２は、回路１０を構成する素子の外側に設けられてもよい。また、電源線Ｖｓｓと、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２は、同じ側に設けられ、かつ、第１のトランジスタ、第３のトランジスタ、第２のトランジスタ、第４のトランジスタに対し、出力端子Ｌのある側の反対側に設けられていてもよい。こうすることで、出力端子Ｌと、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２が交差する領域が生じることを避けることができるため、電源線にクロック信号線のノイズが乗ることを防ぐことができ、誤動作しにくくなる。
【０２６０】
また、トランジスタ１１のチャネル長方向と、トランジスタ１２のチャネル長方向は、概ね平行であってもよい。こうすることで、出力端子Ｌと、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２が交差する領域が生じることを避けつつ、トランジスタ１１および１２が基板上に占める面積を小さくすることができ、回路規模を縮小することができる。
【０２６１】
次に、トランジスタとしてボトムゲート型トランジスタを用い、かつ、活性層と配線層の所望の形状へ加工をそれぞれ個別に行なう場合の本発明にかかるシフトレジスタ回路の上面図について、図２６を参照して説明する。図２６においては、説明のために、ｋ段目の回路１０とｋ＋１段目の回路１０のみを表しているが、本発明はこれに限定されず、回路１０は何段で構成されていても良い。また、図２６中のトランジスタ１１、１２、１３、１５、１６、１７、容量素子１４、および端子Ｐは、図１の（Ｂ）におけるトランジスタ１１、１２、１３、１５、１６、１７、容量素子１４、および端子Ｐに、それぞれ対応するとしてもよい。また、図１においては、回路１０の外側に配置していた電極ＳＲおよび出力端子Ｌを、図２６においては、レイアウト面積の縮小のため、回路１０の内部に配置している。なお、本実施の形態で参照する上面図において、破線で表現されている領域は、当該領域よりも上層に他の層が存在する領域を表す。
【０２６２】
次に、図２６中の点ａと点ａ’および点ｂと点ｂ’を結んだ線における断面を、トランジスタとして薄膜トランジスタを用いた場合について、図２７の（Ａ）および（Ｂ）を参照して説明する。図２７の（Ａ）および（Ｂ）に示す構造は、基板１２０と、下地膜１２１と、第１配線層１２２と、絶縁膜１２３と、活性層１２４および１２５と、第２配線層１２６と、層間膜１２７と、第３配線層１２９とを備える。また、図２７の（Ａ）および（Ｂ）に示す構造は、第３配線層１２９と第２配線層１２６を接続するコンタクト１２８ａおよび第３配線層１２９と第１配線層１２２を接続するコンタクト１２８ｂを備える。図２７の（Ａ）および（Ｂ）に示す構造について、順に説明する。
【０２６３】
まず、基板１２０は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等からなるガラス基板、石英基板、シリコン基板、金属基板、ステンレス基板またはプラスチック基板であってもよい。また、基板１２０の表面が平坦化されるように、ＣＭＰ法などによって、研磨されていてもよい。
【０２６４】
次に、基板１２０上に、下地膜１２１が形成されていてもよい。下地膜１２１は、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法、スピンコート法等の公知の方法により、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層で形成されていてもよい。なお、下地膜１２１が形成されていることで、基板１２０からの汚染物質などを遮断する効果がある。下地膜１２１が形成されていない場合は、製造プロセスが簡略化されるため、コストを低減することができる。
【０２６５】
次に、基板１２０あるいは下地膜１２１の上に、第１配線層１２２が形成されていてもよい。ここで、第１配線層１２２は、フォトリソグラフィや液滴吐出法、印刷法などによって所望の形状へ加工されていてもよい。
【０２６６】
次に、基板１２０、下地膜１２１あるいは第１配線層１２２の上に、絶縁膜１２３が形成されていてもよい。ここで、絶縁膜１２３は、酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）で形成されていてもよい。
【０２６７】
次に、基板１２０、下地膜１２１、第１配線層１２２あるいは絶縁膜１２３の上に、活性層１２４および１２５が形成されていてもよい。ここで、活性層１２４および１２５は、アモルファスシリコン（ａ−Ｓｉ）であってもよく、また、活性層１２４および１２５は同一成膜装置内で連続成膜されていてもよく、また、活性層１２５は１２４に比べて、導電率が大きくなっていてもよい。なお、チャネル領域、すなわち、活性層１２４が絶縁膜１２３と接している面の近傍の領域が、他の活性層１２４の領域よりも密に構成されていてもよい。こうすることで、トランジスタの劣化を抑えつつ、活性層１２４の成膜速度を速めることができ、スループットが向上する。
【０２６８】
次に、基板１２０、下地膜１２１、第１配線層１２２、絶縁膜１２３、あるいは活性層１２４および１２５の上に、第２配線層１２６が形成されていてもよい。ここで、第２配線層１２６を形成する導電性材料としては、Ａｇ（銀）、Ａｕ（金）、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）等の金属の粒子を主成分とした組成物を用いることができる。また、透光性を有するインジウム錫酸化物（ＩＴＯ）、インジウム錫酸化物と酸化珪素からなるＩＴＳＯ、有機インジウム、有機スズ、酸化亜鉛、窒化チタンなどを組み合わせてもよい。また、第２配線層１２６は、フォトリソグラフィや液滴吐出法、印刷法などによって所望の形状へ加工されていてもよい。
【０２６９】
次に、基板１２０、下地膜１２１、第１配線層１２２、絶縁膜１２３、活性層１２４および１２５、あるいは第２配線層１２６の上に、層間膜１２７が形成されていてもよい。ここで、層間膜１２７は、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド（ｐｏｌｙｉｍｉｄｅ）、芳香族ポリアミド、ポリベンゾイミダゾール（ｐｏｌｙｂｅｎｚｉｍｉｄａｚｏｌｅ）などの耐熱性高分子、又はシロキサン樹脂などの絶縁材料で形成することができる。アクリル、ポリイミド等の感光性、非感光性の材料を用いて形成すると、その側面は曲率半径が連続的に変化する形状となり、上層の薄膜が段切れせずに形成されるため好ましい。また、層間膜１２７は、フォトリソグラフィや液滴吐出法、印刷法などによって所望の形状へ加工されていてもよい。ここで、層間膜１２７を加工するときに、一方で、コンタクト１２８ａのように、第２配線層１２６でエッチングが止まるようにし、他方で、コンタクト１２８ｂのように、絶縁膜１２３も加工してもよい。こうすることで、第３配線層１２９を形成して、第２配線層１２６と、第１配線層１２２を接続することができる。
【０２７０】
次に、基板１２０、下地膜１２１、第１配線層１２２、絶縁膜１２３、活性層１２４および１２５、第２配線層１２６、あるいは層間膜１２７の上に、第３配線層１２９が形成されていてもよい。ここで、第３配線層１２９を形成する導電性材料としては、Ａｇ（銀）、Ａｕ（金）、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）等の金属の粒子を主成分とした組成物を用いることができる。また、透光性を有するインジウム錫酸化物（ＩＴＯ）、インジウム錫酸化物と酸化珪素からなるＩＴＳＯ、有機インジウム、有機スズ、酸化亜鉛、窒化チタンなどを組み合わせてもよい。また、第３配線層１２９は、フォトリソグラフィや液滴吐出法、印刷法などによって所望の形状へ加工されていてもよい。
【０２７１】
なお、図２７において、Ｃｔｆｔ１７は、トランジスタ１７の寄生容量素子、Ｃｃｌｋ１は出力端子Ｌと第１のクロック信号線ＣＬＫ１との寄生容量素子、Ｃｃｌｋ２は出力端子Ｌと第２のクロック信号線ＣＬＫ２との寄生容量素子を、それぞれ表している。図２７中のｘは、寄生容量素子Ｃｔｆｔ１７において、上方に活性層が存在する第１配線層の幅を表している。また、ｙは、寄生容量素子Ｃｃｌｋ１およびＣｃｌｋ２において、第１配線層の上端と第２配線層の下端との距離を表している。ここで、ｙを大きくするために、点ｂと点ｂ’を結んだ線上における出力端子Ｌと第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２が交差している領域に、活性層１２４および１２５を形成してもよい。
【０２７２】
図２６において、活性層と第２配線層はそれぞれ個別のマスクによって形成されているため、トランジスタ部分以外の第２配線層に活性層が形成される領域はなくてもよい。また、図２６の出力端子Ｌと第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２が交差している領域のように、トランジスタ部分以外の第２配線層に活性層が形成されていてもよい。
【０２７３】
また、図２６において、電源線Ｖｓｓ、第１のクロック信号線ＣＬＫ１、第２のクロック信号線ＣＬＫ２は、配線層および活性層で構成され、回路１０の延設方向に対し、概ね平行に設けられていてもよい。こうすることで、回路１０を複数延設した場合に、配線の引き回し距離が伸びることで配線抵抗が大きくなり、電源線における電圧降下による誤動作や消費電力が増大することを抑えることができる。また、信号線における信号波形のなまり等による誤動作の発生、及び正常に動作する電圧範囲の縮小などを抑えることができる。
【０２７４】
また、電源線Ｖｓｓ、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２は、回路１０を構成する素子の外側に設けられてもよい。また、電源線Ｖｓｓは、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２と反対側に設けられていてもよい。こうすることで、電源線Ｖｓｓと、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２が交差する領域が生じることを避けることができるため、電源線にクロック信号線のノイズが乗ることを防ぐことができ、誤動作しにくくなる。
【０２７５】
図２６において、トランジスタ１１のチャネル長方向と、トランジスタ１２のチャネル長方向は、概ね垂直であってもよい。こうすることで、トランジスタ１１および１２が基板上に占める面積を小さくすることができ、回路規模を縮小することができる。
【０２７６】
また、トランジスタ１３および１６のチャネル長方向は概ね平行であってもよく、また、それぞれのソース電極またはドレイン電極の一方を共通としてもよい。こうすることで、トランジスタ１３および１６が基板上に占める面積を小さくすることができ、回路規模を縮小することができる。また、トランジスタ１５および１７のチャネル長方向は概ね平行であってもよく、また、それぞれのソース電極またはドレイン電極の一方を共通としてもよい。こうすることで、トランジスタ１５および１７が基板上に占める面積を小さくすることができ、回路規模を縮小することができる。また、容量素子１４は、一方の電極である端子Ｐをゲート電極で形成し、他方の電極である出力端子Ｌに接続された電極を配線層で形成してもよい。
【０２７７】
次に、端子Ｐおよび出力端子Ｌの電位を固定するために電極ＳＲの電位をＨレベルに保持するために、トランジスタ１３および１７の形状を工夫した場合の回路１０の上面図について、図２８を参照して説明する。図２８に示す回路１０の上面図は、図２６と同様に、トランジスタ１１、１２、１３、１５、１６、１７、容量素子１４、端子Ｐ、電極ＳＲおよび出力端子Ｌを備え、接続も同様であるが、トランジスタ１３および１７の第１配線層の形状が異なっている。このように、トランジスタ１３および１７の第１配線層の面積の平均を、回路１０のトランジスタ１２の第１配線層の面積よりも大きくすることで、電極ＳＲに付随する寄生容量の値を大きくすることができるので、電極ＳＲの電位をリセット動作後にもＨレベルで保持することができるため、好ましい。
【０２７８】
また、図２８のように、電極ＳＲの形状を直線状にすることを避けて、回路１０内に屈曲させて形成してもよい。こうすることで、電極ＳＲを引き回す長さを、ｋ段目の回路１０とｋ＋１段目の回路１０とのピッチより長くすることができ、電極ＳＲに付随する寄生容量の値を大きくすることができるので、電極ＳＲの電位をリセット動作後にもＨレベルで保持することができるため、好ましい。
【０２７９】
また、図２８に示す回路１０の上面図は、図２６と比較して、出力端子Ｌとクロック信号線が交差する領域の構造が異なっている。図２８に示す回路１０では、出力端子Ｌとクロック信号線が交差する領域において、出力端子Ｌは第３配線層で形成され、クロック信号線は第２配線層で形成されている。
【０２８０】
次に、図２８中の点ａと点ａ’および点ｂと点ｂ’を結んだ線における断面を、トランジスタとして薄膜トランジスタを用いた場合について、図２９の（Ａ）および（Ｂ）を参照して説明する。図２９の（Ａ）および（Ｂ）に示す構造は、図２７の（Ａ）および（Ｂ）に示す構造と同様に、基板１２０と、下地膜１２１と、第１配線層１２２と、絶縁膜１２３と、活性層１２４および１２５と、第２配線層１２６と、層間膜１２７と、第３配線層１２９とを備える。また、図２９の（Ａ）および（Ｂ）に示す構造は、第３配線層１２９と第２配線層１２６を接続するコンタクト１２８ａおよび第３配線層１２９と第１配線層１２２を接続するコンタクト１２８ｂを備える。
【０２８１】
なお、図２９において、Ｃｔｆｔ１７は、トランジスタ１７の寄生容量素子、Ｃｃｌｋ１は出力端子Ｌと第１のクロック信号線ＣＬＫ１との寄生容量素子、Ｃｃｌｋ２は出力端子Ｌと第２のクロック信号線ＣＬＫ２との寄生容量素子を、それぞれ表している。図２９中のｘは、寄生容量素子Ｃｔｆｔ１７において、上方に活性層または第２配線層が存在する第１配線層の幅を表している。また、ｙは、寄生容量素子Ｃｃｌｋ１およびＣｃｌｋ２において、第１配線層の上端と第２配線層の下端との距離を表している。
【０２８２】
ここで、寄生容量素子Ｃｔｆｔ１７の容量値は、ｘが大きいほど大きくなる。また、寄生容量素子Ｃｃｌｋ１およびＣｃｌｋ２の容量値は、ｙが大きいほど小さくなる。図２９の（Ａ）ように、ｘを大きくすることで寄生容量素子Ｃｔｆｔ１７の容量値を大きくすれば、電極ＳＲに付随する寄生容量値を大きくすることができるので、電極ＳＲの電位をＨレベルに十分に保持することができる。また、図２９の（Ｂ）ように、ｙを大きくすることで寄生容量素子Ｃｃｌｋ１およびＣｃｌｋ２の容量値を小さくすれば、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２の電位変動が、寄生容量素子Ｃｃｌｋ１およびＣｃｌｋ２を介して、出力端子Ｌの電位を変動させてしまうことを低減することができる。なお、このとき、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２の下方に、活性層および第１の配線層は形成されていなくてもよい。また、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２を、第１の配線層で形成してもよい。
【０２８３】
次に、出力端子Ｌがクロック信号線の電位変化の影響をできるだけ受けないようにするために、クロック信号線と出力端子Ｌのクロス容量をなくした場合の上面図について、図３０を参照して説明する。図３０に示す回路１０の上面図は、図２６および図２８と同様に、トランジスタ１１、１２、１３、１５、１６、１７、容量素子１４、端子Ｐ、電極ＳＲおよび出力端子Ｌを備え、接続も同様であるが、第１のクロック信号線ＣＬＫ１と、第２のクロック信号線ＣＬＫ２と、トランジスタ１１、１２の配置が図２６および図２８とは異なっている。
【０２８４】
図３０において、電源線Ｖｓｓ、第１のクロック信号線ＣＬＫ１、第２のクロック信号線ＣＬＫ２は、第２配線層で構成され、回路１０の延設方向に対し、概ね平行に設けられていてもよい。こうすることで、回路１０を複数延設した場合でも、配線の引き回し距離が伸びることで配線抵抗が大きくなり、電源線における電圧降下による誤動作や消費電力の増大を抑えることができる。また、信号線における信号波形のなまり等による誤動作の発生、及び正常に動作する電圧範囲の縮小などを抑えることができる。
【０２８５】
また、電源線Ｖｓｓ、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２は、回路１０を構成する素子の外側に設けられてもよい。また、電源線Ｖｓｓと、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２は、同じ側に設けられ、かつ、第１のトランジスタ、第３のトランジスタ、第２のトランジスタ、第４のトランジスタに対し、出力端子Ｌのある側の反対側に設けられていてもよい。こうすることで、出力端子Ｌと、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２が交差する領域が生じることを避けることができるため、電源線にクロック信号線のノイズが乗ることを防ぐことができ、誤動作しにくくなる。
【０２８６】
また、トランジスタ１１のチャネル長方向と、トランジスタ１２のチャネル長方向は、概ね平行であってもよい。こうすることで、出力端子Ｌと、第１のクロック信号線ＣＬＫ１および第２のクロック信号線ＣＬＫ２が交差する領域が生じることを避けつつ、トランジスタ１１および１２が基板上に占める面積を小さくすることができ、回路規模を縮小することができる。
【０２８７】
（実施の形態５）
本実施の形態においては、実施の形態１乃至４で述べた、本発明にかかるシフトレジスタ回路を用いた表示パネル、および本発明にかかるシフトレジスタ回路を用いた表示パネルを用いた表示装置の全体の構成例について説明する。なお、本明細書中においては、表示パネルとは、静止画像または動画像を表示するために、ガラス基板、プラスチック基板、石英基板、シリコン基板などの基板上に、画素をアレイ状に作り込んだ領域（画素領域とも記す）を有する装置のことを表す。また、表示装置とは、外部から入力された電気信号を、前記画素の光学的状態を個別に制御するデータ信号に変換する回路や、前記データ信号を時分割して前記画素に書き込むための駆動回路等を含み、前記表示パネルに映像を表示するためにシステム化された装置のことを表す。また、前記表示装置には、前記データ信号を加工して表示パネルに表示する映像を最適化するための回路等を含んでいてもよい。
【０２８８】
本発明にかかるシフトレジスタ回路は、表示装置を構成する駆動回路の一部として用いてもよい。また、本発明にかかるシフトレジスタ回路を表示装置に実装する方法は、生産性や製造コスト、信頼性などを考慮し、様々な方法を用いることができる。ここでは、図３１を参照して、本発明にかかるシフトレジスタ回路を表示装置に実装する方法の例について説明する。
【０２８９】
図３１の（Ａ）は、画素領域と同一基板上に、周辺駆動回路であるデータ線ドライバと走査線ドライバを一体形成した場合の表示パネルを表している。図３１の（Ａ）に示す表示パネル２００ａは、画素領域２０１ａと、データ線ドライバ２０２ａと、走査線ドライバ２０３ａと、接続配線基板２０４ａと、を有する。
画素領域２０１ａは、画素がアレイ状に配列された領域であり、画素アレイの状態としては、ストライプ型、またはデルタ型でもよい。また、画素の光学的状態を個別に制御するデータ信号を画素に書き込むための配線であるデータ信号線を有していてもよい。また、画素の光学的状態を個別に制御するデータ信号を書き込む画素列を選択するための配線である走査線を有していてもよい。
【０２９０】
データ線ドライバ２０２ａは、画素領域２０１ａに表示する画像に従って、データ信号線の電気的状態を制御する回路である。データ線ドライバ２０２ａは、複数のデータ信号線を時間的に分割して制御するために、本発明にかかるシフトレジスタ回路を有していてもよい。
【０２９１】
走査線ドライバ２０３ａは、画素の光学的状態を個別に制御するデータ信号を書き込む画素列を選択するための配線である走査線の電気的状態を制御する回路である。走査線ドライバ２０３ａは、複数の走査線を順に走査して、画素の光学的状態を個別に制御するデータ信号を書き込む画素列を順番に選択し、データ信号を画素に書き込むことで画素領域２０１ａに映像を表示するために、本発明にかかるシフトレジスタ回路を有していてもよい。
【０２９２】
接続配線基板２０４ａは、表示パネル２００ａと、表示パネル２００ａを駆動する外部回路とを接続する配線が形成された基板であり、接続配線基板２０４ａをポリイミド等の可堯性を有する基板で形成することで、表示パネル２００ａを、可動部を有する筐体内に実装することが容易になる。また、表示パネル２００ａを有する筐体が強い衝撃を受けたとき、接続配線基板２０４ａが可堯性を有していれば、接続配線基板２０４ａにかかる衝撃が吸収されるため、接続部２０５ａが剥離し断線してしまう危険性を少なくすることができる。
【０２９３】
図３１の（Ａ）に示す表示パネル２００ａは、データ線ドライバ２０２ａと走査線ドライバ２０３ａを、画素領域２０１ａと同一基板上に一体形成することによって製造コストが小さくでき、また、接続点数が少ないことによって、耐衝撃性を大きくすることができる。
【０２９４】
図３１の（Ｂ）は、画素領域と同一基板上に、周辺駆動回路である走査線ドライバを一体形成し、データ線ドライバは単結晶基板上に作製したＩＣを基板上に配置して接続（ＣＯＧとも記す）した場合の表示パネルを表している。図３１の（Ｂ）に示す表示パネル２００ｂは、画素領域２０１ｂと、データ線ドライバ２０２ｂと、走査線ドライバ２０３ｂと、接続配線基板２０４ｂとを有する。
【０２９５】
画素領域２０１ｂは、画素がアレイ状に配列された領域であり、画素アレイの状態としては、ストライプ型、またはデルタ型でもよい。また、画素の光学的状態を個別に制御するデータ信号を画素に書き込むための配線であるデータ信号線を有していてもよい。また、画素の光学的状態を個別に制御するデータ信号を書き込む画素列を選択するための配線である走査線を有していてもよい。
データ線ドライバ２０２ｂは、画素領域２０１ｂに表示する画像に従って、データ信号線の電気的状態を制御する回路である。データ線ドライバ２０２ｂは、複数のデータ信号線を時間的に分割して制御するために、本発明にかかるシフトレジスタ回路を有していてもよい。
【０２９６】
走査線ドライバ２０３ｂは、画素の光学的状態を個別に制御するデータ信号を書き込む画素列を選択するための配線である走査線の電気的状態を制御する回路である。走査線ドライバ２０３ｂは、複数の走査線を順に走査して、画素の光学的状態を個別に制御するデータ信号を書き込む画素列を順番に選択し、データ信号を画素に書き込むことで画素領域２０１ｂに映像を表示するために、本発明にかかるシフトレジスタ回路を有していてもよい。
【０２９７】
接続配線基板２０４ｂは、表示パネル２００ｂと、表示パネル２００ｂを駆動する外部回路とを接続する配線が形成された基板であり、接続配線基板２０４ｂをポリイミド等の可堯性を有する基板で形成することで、表示パネル２００ｂを、可動部を有する筐体内に実装することが容易になる。また、表示パネル２００ｂを有する筐体が強い衝撃を受けたとき、接続配線基板２０４ｂが可堯性を有していれば、接続配線基板２０４ｂにかかる衝撃が吸収されるため、接続部２０５ｂが剥離し断線してしまう危険性を少なくすることができる。
【０２９８】
図３１の（Ｂ）に示す表示パネル２００ｂは、走査線ドライバ２０３ｂを、画素領域２０１ｂと同一基板上に一体形成することによって製造コストが小さくでき、また、接続点数が少ないことによって、耐衝撃性を大きくすることができる。また、データ線ドライバ２０２ｂを単結晶基板で作製したＩＣで実装しているため、トランジスタの電気的特性のばらつきを非常に小さく製造でき、表示装置の歩留まりを向上させることができる。また、動作電圧が小さくできるため、消費電力を小さくすることができる。
【０２９９】
図３１の（Ｃ）は、画素領域と同一基板上に、周辺駆動回路であるデータ線ドライバおよび走査線ドライバを単結晶基板上にＩＣとして作製し、ＣＯＧとした場合の表示パネルを表している。図３１の（Ｃ）に示す表示パネル２００ｃは、画素領域２０１ｃと、データ線ドライバ２０２ｃと、走査線ドライバ２０３ｃと、接続配線基板２０４ｃとを有する。
【０３００】
画素領域２０１ｃは、画素がアレイ状に配列された領域であり、画素アレイの状態としては、ストライプ型、またはデルタ型でもよい。また、画素の光学的状態を個別に制御するデータ信号を画素に書き込むための配線であるデータ信号線を有していてもよい。また、画素の光学的状態を個別に制御するデータ信号を書き込む画素列を選択するための配線である走査線を有していてもよい。
【０３０１】
データ線ドライバ２０２ｃは、画素領域２０１ｃに表示する画像に従って、データ信号線の電気的状態を制御する回路である。データ線ドライバ２０２ｃは、複数のデータ信号線を時間的に分割して制御するために、本発明にかかるシフトレジスタ回路を有していてもよい。
【０３０２】
走査線ドライバ２０３ｃは、画素の光学的状態を個別に制御するデータ信号を書き込む画素列を選択するための配線である走査線の電気的状態を制御する回路である。走査線ドライバ２０３ｃは、複数の走査線を順に走査して、画素の光学的状態を個別に制御するデータ信号を書き込む画素列を順番に選択し、データ信号を画素に書き込むことで画素領域２０１ｃに映像を表示するために、本発明にかかるシフトレジスタ回路を有していてもよい。
【０３０３】
接続配線基板２０４ｃは、表示パネル２００ｃと、表示パネル２００ｃを駆動する外部回路とを接続する配線が形成された基板であり、接続配線基板２０４ｃをポリイミド等の可堯性を有する基板で形成することで、表示パネル２００ｃを、可動部を有する筐体内に実装することが容易になる。また、表示パネル２００ｃを有する筐体が強い衝撃を受けたとき、接続配線基板２０４ｃが可堯性を有していれば、接続配線基板２０４ｃにかかる衝撃が吸収されるため、接続部２０５ｃが剥離し断線してしまう危険性を少なくすることができる。
【０３０４】
図３１の（Ｃ）に示す表示パネル２００ｃは、データ線ドライバ２０２ｃと走査線ドライバ２０３ｃを、単結晶基板で作製したＩＣで実装しているため、トランジスタの電気的特性のばらつきを非常に小さく製造でき、表示装置の歩留まりを向上させることができる。また、動作電圧が小さくできるため、消費電力を小さくすることができる。
【０３０５】
図３１の（Ｄ）は、画素領域と同一フレキシブル基板上に、周辺駆動回路である走査線ドライバを一体形成し、データ線ドライバは単結晶基板上に作製したＩＣをフレキシブル基板上に配置して接続（ＴＡＢとも記す）した場合の表示パネルを表している。図３１の（Ｄ）に示す表示パネル２００ｄは、画素領域２０１ｄと、データ線ドライバ２０２ｄと、走査線ドライバ２０３ｄと、接続配線基板２０４ｄとを有する。
【０３０６】
画素領域２０１ｄは、画素がアレイ状に配列された領域であり、画素アレイの状態としては、ストライプ型、またはデルタ型でもよい。また、画素の光学的状態を個別に制御するデータ信号を画素に書き込むための配線であるデータ信号線を有していてもよい。また、画素の光学的状態を個別に制御するデータ信号を書き込む画素列を選択するための配線である走査線を有していてもよい。
【０３０７】
データ線ドライバ２０２ｄは、画素領域２０１ｄに表示する画像に従って、データ信号線の電気的状態を制御する回路である。データ線ドライバ２０２ｄは、複数のデータ信号線を時間的に分割して制御するために、本発明にかかるシフトレジスタ回路を有していてもよい。
【０３０８】
走査線ドライバ２０３ｄは、画素の光学的状態を個別に制御するデータ信号を書き込む画素列を選択するための配線である走査線の電気的状態を制御する回路である。走査線ドライバ２０３ｄは、複数の走査線を順に走査して、画素の光学的状態を個別に制御するデータ信号を書き込む画素列を順番に選択し、データ信号を画素に書き込むことで画素領域２０１ｄに映像を表示するために、本発明にかかるシフトレジスタ回路を有していてもよい。
【０３０９】
接続配線基板２０４ｄは、表示パネル２００ｄと、表示パネル２００ｄを駆動する外部回路とを接続する配線が形成された基板であり、接続配線基板２０４ｄをポリイミド等の可堯性を有する基板で形成することで、表示パネル２００ｄを、可動部を有する筐体内に実装することが容易になる。また、表示パネル２００ｄを有する筐体が強い衝撃を受けたとき、接続配線基板２０４ｄが可堯性を有していれば、接続配線基板２０４ｄにかかる衝撃が吸収されるため、接続部２０５ｄが剥離し断線してしまう危険性を少なくすることができる。
【０３１０】
図３１の（Ｄ）に示す表示パネル２００ｄは、走査線ドライバ２０３ｄを、画素領域２０１ｄと同一基板上に一体形成することによって製造コストが小さくでき、また、接続点数が少ないことによって、耐衝撃性を大きくすることができる。また、データ線ドライバ２０２ｄを単結晶基板で作製したＩＣで実装しているため、トランジスタの電気的特性のばらつきを非常に小さく製造でき、表示装置の歩留まりを向上させることができる。また、動作電圧が小さくできるため、消費電力を小さくすることができる。また、データ線ドライバ２０２ｄを接続配線基板２０４ｄ上に接続しているため、表示パネル２００ｄの画素領域２０１ｄ以外の領域（額縁とも記す）を小さくすることができ、表示装置の付加価値を高くすることができる。また、接続配線基板２０４ｄが可堯性を有していれば、表示パネル２００ｄを有する筐体が強い衝撃を受けたとき、接続配線基板２０４ｄにかかる衝撃が吸収されるため、データ線ドライバ２０２ｄが接続配線基板２０４ｄから剥離し、断線してしまう危険性を少なくすることができる。
【０３１１】
図３１の（Ｅ）は、画素領域と同一基板上に、周辺駆動回路であるデータ線ドライバおよび走査線ドライバを単結晶基板上にＩＣとして作製し、ＴＡＢとした場合の表示パネルを表している。図３１の（Ｅ）に示す表示パネル２００ｅは、画素領域２０１ｅと、データ線ドライバ２０２ｅと、走査線ドライバ２０３ｅと、接続配線基板２０４ｅとを有する。
【０３１２】
画素領域２０１ｅは、画素がアレイ状に配列された領域であり、画素アレイの状態としては、ストライプ型、またはデルタ型でもよい。また、画素の光学的状態を個別に制御するデータ信号を画素に書き込むための配線であるデータ信号線を有していてもよい。また、画素の光学的状態を個別に制御するデータ信号を書き込む画素列を選択するための配線である走査線を有していてもよい。
【０３１３】
データ線ドライバ２０２ｅは、画素領域２０１ｅに表示する画像に従って、データ信号線の電気的状態を制御する回路である。データ線ドライバ２０２ｅは、複数のデータ信号線を時間的に分割して制御するために、本発明にかかるシフトレジスタ回路を有していてもよい。
【０３１４】
走査線ドライバ２０３ｅは、画素の光学的状態を個別に制御するデータ信号を書き込む画素列を選択するための配線である走査線の電気的状態を制御する回路である。走査線ドライバ２０３ｅは、複数の走査線を順に走査して、画素の光学的状態を個別に制御するデータ信号を書き込む画素列を順番に選択し、データ信号を画素に書き込むことで画素領域２０１ｅに映像を表示するために、本発明にかかるシフトレジスタ回路を有していてもよい。
【０３１５】
接続配線基板２０４ｅは、表示パネル２００ｅと、表示パネル２００ｅを駆動する外部回路とを接続する配線が形成された基板であり、接続配線基板２０４ｅをポリイミド等の可堯性を有する基板で形成することで、表示パネル２００ｅを、可動部を有する筐体内に実装することが容易になる。また、表示パネル２００ｅを有する筐体が強い衝撃を受けたとき、接続配線基板２０４ｅが可堯性を有していれば、接続配線基板２０４ｅにかかる衝撃が吸収されるため、接続部２０５ｅが剥離し断線してしまう危険性を少なくすることができる。
【０３１６】
図３１の（Ｅ）に示す表示パネル２００ｅは、データ線ドライバ２０２ｅと走査線ドライバ２０３ｅを、単結晶基板で作製したＩＣで実装しているため、トランジスタの電気的特性のばらつきを非常に小さく製造でき、表示装置の歩留まりを向上させることができる。また、動作電圧が小さくできるため、消費電力を小さくすることができる。また、データ線ドライバ２０２ｅを接続配線基板２０４ｅ上に接続しているため、表示パネル２００ｅの額縁を小さくすることができ、表示装置の付加価値を高くすることができる。また、接続配線基板２０４ｅが可堯性を有していれば、表示パネル２００ｅを有する筐体が強い衝撃を受けたとき、接続配線基板２０４ｅにかかる衝撃が吸収されるため、データ線ドライバ２０２ｅおよび走査線ドライバ２０３ｅが接続配線基板２０４ｅから剥離し、断線してしまう危険性を少なくすることができる。
【０３１７】
このように、本発明におけるトランジスタは、どのようなタイプのトランジスタでもよいし、どのような基板上に形成されていてもよい。したがって、本発明にかかるシフトレジスタ回路が、全てガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成されていてもよいし、どのような基板上に形成されていてもよい。あるいは、本発明にかかるシフトレジスタ回路の一部が、ある基板に形成されており、本発明にかかるシフトレジスタ回路の別の一部が、別の基板に形成されていてもよい。つまり、本発明にかかるシフトレジスタ回路の全てが同じ基板上に形成されていなくてもよい。
【０３１８】
次に、図３２を参照して、本発明にかかるシフトレジスタ回路を含む表示装置の構成例を示す。図３２に示す表示装置２２０は、図３１で示した表示パネル２００と、外部駆動回路２２１と、接続配線基板２０４とを備える。
【０３１９】
表示パネル２００は、画素領域２０１と、データ線ドライバ２０２と、走査線ドライバ２０３とを含む。表示パネル２００については前述したので、ここでは詳しくは説明しないが、もちろん、図３２に示す表示装置２２０においても、データ線ドライバ２０２および走査線ドライバ２０３の実装方法は様々なものが適用可能である。
【０３２０】
外部駆動回路２２１は、制御回路２１０と、映像データ変換回路２１１と、電源回路２１２と、を含む。また、電源回路２１２は、制御・映像データ変換回路用電源ＣＶ、ドライバ用電源ＤＶ、画素回路用電源ＰＶを備えていてもよい。なお、画素回路用電源ＰＶは、画素領域２０１の構成によっては、電源回路２１２内に備えていなくてもよい。
【０３２１】
接続配線基板２０４は、表示パネル２００とは接続部２０５によって電気的に接続され、外部駆動回路２２１とはコネクタ２１３によって電気的に接続されていてもよい。
【０３２２】
また、画素領域２０１の大きな表示パネルに対応するため、図３３に示すように、一つの表示パネル２００および画素領域２０１に対し、複数のデータ線ドライバ２０２（２０２−１、２０２−２、２０２−３、２０２−４）、複数の走査線ドライバ２０３（２０３−１、２０３−２、２０３−３、２０３−４）、複数の接続配線基板２０４（２０４−１、２０４−２、２０４−３、２０４−４、２０４−５、２０４−６、２０４−７、２０４−８）を用いてもよい。ここで、図３３では、例としてデータ線ドライバ２０２および走査線ドライバ２０３の数が４つであるときを示したが、データ線ドライバ２０２および走査線ドライバ２０３の数はこれに限定されず、いくつでもよい。データ線ドライバ２０２および走査線ドライバ２０３の数が少なければ、ＩＣの数および接続点数が減少するので、信頼性が向上し、製造コストも低減できる。また、データ線ドライバ２０２および走査線ドライバ２０３の数が大きければ、それぞれのドライバに要求される性能が低くなるので、歩留まりの向上が実現できる。
【０３２３】
なお、接続配線基板２０４の数は、二つ以上、かつ、データ線ドライバ２０２および走査線ドライバ２０３の分割数以下であるのが好ましい。ドライバの分割数より接続配線基板２０４の数を大きくすると、接点数の増加により、接点の剥離による不良を引き起こす原因となる。
【０３２４】
図３２において、制御回路２１０は、映像データ変換回路２１１、電源回路２１２と接続される。また、制御回路２１０は、コネクタ２１３、接続配線基板２０４、接続部２０５を介してデータ線ドライバ２０２および走査線ドライバ２０３と接続される。また、映像データ変換回路２１１は、映像データを入力する入力端子と接続される。また、映像データ変換回路２１１は、コネクタ２１３、接続配線基板２０４、接続部２０５を介してデータ線ドライバ２０２と接続される。
【０３２５】
また、電源回路２１２は、各回路の電源を供給し、電源回路２１２内の制御・映像データ変換回路用電源ＣＶは、制御回路２１０および映像データ変換回路２１１と接続され、ドライバ用電源ＤＶは、コネクタ２１３、接続配線基板２０４、接続部２０５を介してデータ線ドライバ２０２および走査線ドライバ２０３と接続され、画素回路用電源ＰＶは、コネクタ２１３、接続配線基板２０４、接続部２０５を介して画素領域２０１と接続される。
【０３２６】
制御回路２１０および映像データ変換回路２１１は、主にロジック動作を行うため、制御・映像データ変換回路用電源ＣＶが供給する電圧はできるだけ低くするのが好適であり、３Ｖ程度が望ましい。また、消費電力の低減のため、ドライバ用電源ＤＶが供給する電圧はできるだけ低くするのが好適であり、データ線ドライバ２０２および走査線ドライバ２０３に単結晶基板のＩＣを用いる場合は、３Ｖ程度が望ましい。また、データ線ドライバ２０２および走査線ドライバ２０３を表示パネル２００と一体形成する場合は、トランジスタの閾値電圧の２〜３倍程度の振幅の電圧を供給するのが望ましい。こうすることで、消費電力の増加を抑えつつ、確実に回路を動作させることができる。
【０３２７】
制御回路２１０は、データ線ドライバ２０２、走査線ドライバ２０３に対して、クロックを生成して供給する動作、タイミングパルスを生成して供給する動作、などを行なう構成としてもよい。また、映像データ変換回路２１１に対しては、クロックを生成して供給する動作、変換された映像データをデータ線ドライバ２０２に出力するタイミングパルスを生成して供給する動作、などを行う構成としてもよい。電源回路２１２に対しては、例えば、映像データ変換回路２１１、データ線ドライバ２０２および走査線ドライバ２０３が動作する必要のないときに、それぞれの回路に電圧を供給することを停止することで、消費電力の低減を行なう動作をする構成としてもよい。
【０３２８】
映像データが映像データ変換回路２１１に入力されると、映像データ変換回路２１１は制御回路２１０から供給されるタイミングに従って映像データをデータ線ドライバ２０２に入力できるデータに変換し、データ線ドライバ２０２に出力する。具体的には、アナログ信号で入力された映像データを映像データ変換回路２１１でＡ／Ｄ変換し、デジタル信号の映像データをデータ線ドライバ２０２に出力する構成でもよい。
【０３２９】
データ線ドライバ２０２は、制御回路２１０から供給されるクロック信号およびタイミングパルスに従い、本発明にかかるシフトレジスタ回路を動作させ、データ線ドライバ２０２に入力される映像データを時分割して取り込み、取り込まれたデータにしたがって、アナログ値のデータ電圧またはデータ電流を複数のデータ線に出力する構成でも良い。データ線に出力されるデータ電圧またはデータ電流の更新は、制御回路２１０から供給されるラッチパルスによって行なわれてもよい。また、本発明にかかるシフトレジスタ回路をリセット動作させるため、リセット動作のための信号を入力してもよい。また、本発明にかかるシフトレジスタ回路に含まれるトランジスタに逆バイアスを印加するために、逆バイアスを印加するための信号を入力してもよい。
【０３３０】
データ線に出力されるデータ電圧またはデータ電流の更新に合わせて、走査線ドライバ２０３は、制御回路２１０から供給されたクロック信号およびタイミングパルスに従って本発明にかかるシフトレジスタ回路を動作させ、走査線を順に走査する。このとき、本発明にかかるシフトレジスタ回路をリセット動作させるため、リセット動作のための信号を入力してもよい。また、本発明にかかるシフトレジスタ回路に含まれるトランジスタに逆バイアスを印加するために、逆バイアスを印加するための信号を入力してもよい。
【０３３１】
なお、図３２および図３３においては、走査線ドライバ２０３を片側に配置した例を示しているが、走査線ドライバは片側ではなく両側に配置してもよい。両側に配置すれば、表示装置を電子機器に実装するとき、左右のバランスがよくなり、配置の自由度が高まる利点がある。
【０３３２】
（実施の形態６）
本実施の形態では、本発明にかかるシフトレジスタ回路を用いて実現することのできる電子機器について、図３４を参照して説明する。
【０３３３】
本発明は様々な電子機器に適用することができる。具体的には電子機器の表示装置に適用することができる。そのような電子機器として、ビデオカメラ、及びデジタルカメラなどのカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうる表示装置を備えた装置）などが挙げられる。
【０３３４】
図３４（Ａ）はテレビ受像機であり、筐体３００１、支持台３００２、表示部３００３、スピーカー部３００４、ビデオ入力端子３００５等を含む。本発明の表示装置を表示部３００３に用いることができる。例えば、テレビ受像機用の表示部には大型のものが求められるため、図３３で示したような表示装置が好ましい。なお、表示装置は、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表示用発光装置が含まれる。本発明にかかるシフトレジスタ回路を用いた表示装置を表示部３００３に用いることで、外部からの電磁波等のノイズにさらされても誤動作しにくく、また、逆バイアスを印加する動作が可能であることによって信頼性の高い電子機器を得ることができる。
【０３３５】
図３４（Ｂ）はデジタルカメラであり、本体３１０１、表示部３１０２、受像部３１０３、操作キー３１０４、外部接続ポート３１０５、シャッター３１０６等を含む。
本発明にかかるシフトレジスタ回路を用いた表示装置を表示部３１０２に用いることで、外部からの電磁波等のノイズにさらされても誤動作しにくく、また、逆バイアスを印加する動作が可能であることによって信頼性の高いデジタルカメラを得ることができる。
【０３３６】
図３４（Ｃ）はコンピュータであり、本体３２０１、筐体３２０２、表示部３２０３、キーボード３２０４、外部接続ポート３２０５、ポインティングマウス３２０６等を含む。本発明にかかるシフトレジスタ回路を用いた表示装置を表示部３２０３に用いることで、外部からの電磁波等のノイズにさらされても誤動作しにくく、また、逆バイアスを印加する動作が可能であることによって信頼性の高いコンピュータを得ることができる。
【０３３７】
図３４（Ｄ）はモバイルコンピュータであり、本体３３０１、表示部３３０２、スイッチ３３０３、操作キー３３０４、赤外線ポート３３０５等を含む。本発明にかかるシフトレジスタ回路を用いた表示装置を表示部３３０２に用いることで、外部からの電磁波等のノイズにさらされても誤動作しにくく、また、逆バイアスを印加する動作が可能であることによって信頼性の高いモバイルコンピュータを得ることができる。
【０３３８】
図３４（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３４０１、筐体３４０２、表示部Ａ３４０３、表示部Ｂ３４０４、記録媒体（ＤＶＤ等）読み込み部３４０５、操作キー３４０６、スピーカー部３４０７等を含む。表示部Ａ３４０３は主として画像情報を表示し、表示部Ｂ３４０４は主として文字情報を表示することができる。本発明にかかるシフトレジスタ回路を用いた表示装置を表示部Ａ３４０３や表示部Ｂ３４０４に用いることで、外部からの電磁波等のノイズにさらされても誤動作しにくく、また、逆バイアスを印加する動作が可能であることによって信頼性の高い画像再生装置を得ることができる。
【０３３９】
図３４（Ｆ）はゴーグル型ディスプレイであり、本体３５０１、表示部３５０２、アーム部３５０３を含む。本発明にかかるシフトレジスタ回路を用いた表示装置を表示部３５０２に用いることで、外部からの電磁波等のノイズにさらされても誤動作しにくく、また、逆バイアスを印加する動作が可能であることによって信頼性の高いゴーグル型ディスプレイを得ることができる。
【０３４０】
図３４（Ｇ）はビデオカメラであり、本体３６０１、表示部３６０２、筐体３６０３、外部接続ポート３６０４、リモコン受信部３６０５、受像部３６０６、バッテリー３６０７、音声入力部３６０８、操作キー３６０９等を含む。本発明にかかるシフトレジスタ回路を用いた表示装置を表示部３６０２に用いることで、外部からの電磁波等のノイズにさらされても誤動作しにくく、また、逆バイアスを印加する動作が可能であることによって信頼性の高いビデオカメラを得ることができる。
【０３４１】
図３４（Ｈ）は携帯電話機であり、本体３７０１、筐体３７０２、表示部３７０３、音声入力部３７０４、音声出力部３７０５、操作キー３７０６、外部接続ポート３７０７、アンテナ３７０８等を含む。本発明にかかるシフトレジスタ回路を用いた表示装置を表示部３７０３に用いることで、外部からの電磁波等のノイズにさらされても誤動作しにくく、また、逆バイアスを印加する動作が可能であることによって信頼性の高い携帯電話機を得ることができる。
【０３４２】
このように本発明は、あらゆる電子機器に適用することが可能である。
【図面の簡単な説明】
【０３４３】
【図１】本発明にかかるシフトレジスタ回路およびタイムチャートを説明する図。
【図２】本発明にかかるシフトレジスタ回路を説明する図。
【図３】本発明にかかるシフトレジスタ回路を説明する図。
【図４】本発明にかかるシフトレジスタ回路のタイムチャートを説明する図。
【図５】本発明にかかるシフトレジスタ回路を説明する図。
【図６】本発明にかかるシフトレジスタ回路のタイムチャートを説明する図。
【図７】本発明にかかるシフトレジスタ回路およびタイムチャートを説明する図。
【図８】本発明にかかるシフトレジスタ回路を説明する図。
【図９】本発明にかかる逆バイアス回路を説明する図。
【図１０】本発明にかかる逆バイアス回路を説明する図。
【図１１】本発明にかかるシフトレジスタ回路を説明する図。
【図１２】本発明にかかるシフトレジスタ回路のタイムチャートを説明する図。
【図１３】本発明にかかるシフトレジスタ回路およびタイムチャートを説明する図。
【図１４】本発明にかかるシフトレジスタ回路を説明する図。
【図１５】本発明にかかる逆バイアス・リセット回路を説明する図。
【図１６】本発明にかかる逆バイアス・リセット回路を説明する図。
【図１７】本発明にかかるシフトレジスタ回路の上面図。
【図１８】本発明にかかるシフトレジスタ回路の断面図。
【図１９】本発明にかかるシフトレジスタ回路の上面図。
【図２０】本発明にかかるシフトレジスタ回路の上面図。
【図２１】本発明にかかるシフトレジスタ回路の上面図。
【図２２】本発明にかかるシフトレジスタ回路の断面図。
【図２３】本発明にかかるシフトレジスタ回路の上面図。
【図２４】本発明にかかるシフトレジスタ回路の断面図。
【図２５】本発明にかかるシフトレジスタ回路の上面図。
【図２６】本発明にかかるシフトレジスタ回路の上面図。
【図２７】本発明にかかるシフトレジスタ回路の断面図。
【図２８】本発明にかかるシフトレジスタ回路の上面図。
【図２９】本発明にかかるシフトレジスタ回路の断面図。
【図３０】本発明にかかるシフトレジスタ回路の上面図。
【図３１】本発明にかかるシフトレジスタ回路を用いた表示パネルを説明する図。
【図３２】本発明にかかるシフトレジスタ回路を用いた表示装置を説明する図。
【図３３】本発明にかかるシフトレジスタ回路を用いた表示装置を説明する図。
【図３４】本発明にかかるシフトレジスタ回路を用いた電子機器を説明する図。
【図３５】本発明にかかるシフトレジスタ回路の動作を説明する図。
【図３６】本発明にかかるシフトレジスタ回路及びタイムチャートを説明する図。
【図３７】従来のシフトレジスタ回路を説明する図。
【図３８】従来のシフトレジスタ回路を説明する図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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