(57)【特許請求の範囲】
【請求項１】
外部からの書込みデータが入力されるデータ入力信号線と前記書込みデータの書込み許可を行うライトイネーブル信号線と第１及び第２のライト信号線に接続され、前記データ入力信号線からの書込みデータと前記ライトイネーブル信号線からのライトイネーブル信号に基づいて、第１及び第２のライト信号を前記第１及び第２のライト信号線からそれぞれ出力するライト信号駆動回路と、
データの書込み又は読出しを行う記憶回路のカラムを選択するカラム信号線と前記第１及び第２のライト信号線と第１及び第２のビット信号線に接続され、前記カラム信号線から入力されたカラム信号に基づいて、前記第１及び第２のライト信号線から入力される前記第１及び第２のライト信号を、第１及び第２の駆動ライト信号として前記第１及び第２のビット信号線からそれぞれ出力するライト信号増幅回路と、
前記第１及び第２のビット信号線に接続され、前記第１及び第２のビット信号線から入力される第１及び第２の駆動ライト信号に基づいてデータを記憶するとともに、前記記憶したデータを前記第１及び第２のビット信号線から第１及び第２のリード信号としてそれぞれ出力する記憶セル回路と、
前記第１のビット信号線と前記第１のライト信号線と前記カラム信号線と前記記録セル回路に記憶されたデータを外部に出力するグローバル信号線とに接続され、前記カラム信号線から前記カラム信号が入力された場合において、前記第１のビット信号線から前記第１のリード信号が入力されたときには前記第１のリード信号をグローバル信号として前記グローバル信号線から出力し、前記第１のビット信号線から前記第１の駆動ライト信号が入力されたときには、前記第１のライト信号線から入力される前記第１のライト信号に基づいて、前記第１の駆動ライト信号の前記グローバル信号線への出力を抑止するグローバル信号駆動回路を有することを特徴とする記憶回路。
【請求項２】
前記グローバル信号駆動回路は、  前記第１のビット信号線に接続された第１のゲート端子と電源に接続された第１のソース端子と第１のドレイン端子とを有し、前記第１のゲート端子から入力される第１のリード信号又は第１の駆動ライト信号に基づいて前記電源からの電源電圧を前記第１のドレイン端子へ伝達する第１のトランジスタと、
前記第１のライト信号線に接続された第２のゲート端子と前記第１のドレイン端子に接続された第２のソース端子と第２のドレイン端子とを有し、前記第２のソース端子から入力される前記電源電圧を第２のドレイン端子へ伝達するとともに、前記第２のソース端子から前記第１の駆動ライト信号に基づく電源電圧が入力された場合には、前記第２のゲート端子から入力される前記第１のライト信号に基づいて、前記第１の駆動ライト信号に基づく電源電圧が前記第２のドレイン端子へ伝達されることを抑止する第２のトランジスタを有することを特徴とする請求項１記載の記憶回路。
【請求項３】
前記グローバル信号駆動回路はさらに、
カラム信号線に接続された第３のゲート端子と、前記第２のドレイン端子に接続された第３のソース端子と、第３のドレイン端子とを有し、前記記憶回路が選択されない場合には、前記第３のゲート端子から入力される前記カラム信号に基づいて、前記第１のリード信号又は前記第１の駆動ライト信号に基づく電源電圧が前記第３のドレイン端子へ伝達されることを抑止する第３のトランジスタを有することを特徴とする請求項２記載の記憶回路。
【請求項４】
前記グローバル信号駆動回路は、
前記第１のビット信号線に接続された第１のゲート端子と電源に接続された第１のソース端子と第１のドレイン端子とを有し、前記第１のゲート端子から入力される第１のリード信号又は第１の駆動ライト信号に基づいて前記電源からの電源電圧を前記第１のドレイン端子へ伝達する第１のトランジスタと、
カラム信号線に接続された第２のゲート端子と、前記第１のドレイン端子に接続された第２のソース端子と第２のドレイン端子とを有し、前記記憶回路が選択されない場合には、前記第２のゲート端子から入力される前記カラム信号に基づいて、前記第１のリード信号又は前記第１の駆動ライト信号に基づく電源電圧が前記第２のドレイン端子へ伝達されることを抑止する第２のトランジスタと、
前記第２のドレイン端子に接続された第３のゲート端子と前記グローバル信号線に接続された第３のドレイン端子と第３のソース端子とを備えた第３のトランジスタと、前記グローバル信号線に接続された第４のゲート端子と前記第２のドレイン端子と前記第３のゲート端子とに接続された第４のドレイン端子と前記第３のソース端子に接続された第４のソース端子を備えた第４のトランジスタとを有し、前記第３のゲート端子から入力される前記第１のリード信号又は前記第１の駆動ライト信号に基づく電源電圧を前記グローバル信号線へ伝達する出力回路と、
前記第１のライト信号線に接続され、前記第１のライト信号線から入力される第１のライト信号を反転するインバータと、前記インバータ回路が出力する前記反転された第１のライト信号が入力される第５のゲート端子と前記第３及び第４のソース端子に接続された第５のドレイン端子と接地された第５のソース端子とを備えた第５のトランジスタを有し、前記第１のライト信号線から入力される第１のライト信号に基づいて、前記出力回路からの前記第１の駆動ライト信号の前記グローバル信号線への伝達を抑止する抑止回路を有することを特徴とする請求項１記載の記憶回路。
【請求項５】
書込みデータを入力しライト信号を出力するライト信号駆動回路と、前記ライト信号を入力し駆動ライト信号を出力するライト信号増幅回路と、前記駆動ライト信号を入力しデータを記憶するとともにリード信号を出力する記憶セル回路と、前記リード信号を入力しグローバル信号を出力するグローバル信号駆動回路を有する記憶回路の制御方法において、
外部からの書込みデータが入力されるデータ入力信号線と前記書込みデータの書込み許可を行うライトイネーブル信号線と第１及び第２のライト信号線に接続された前記ライト信号駆動回路が、前記データ入力信号線からの書込みデータと前記ライトイネーブル信号線からのライトイネーブル信号に基づいて、第１及び第２のライト信号を前記第１及び第２のライト信号線からそれぞれ出力するステップと、
データの書込み又は読出しを行う記憶回路のカラムを選択するカラム信号線と前記第１及び第２のライト信号線と第１及び第２のビット信号線に接続された前記ライト信号駆動回路が、前記カラム信号線から入力されたカラム信号に基づいて、前記第１及び第２のライト信号線から入力される前記第１及び第２のライト信号を、第１及び第２の駆動ライト信号として前記第１及び第２のビット信号線からそれぞれ出力するステップと、
前記第１及び第２のビット信号線に接続され、前記第１及び第２のビット信号線から入力される第１及び第２の駆動ライト信号に基づいてデータを記憶するとともに、前記記憶したデータを前記第１及び第２のビット信号線から第１及び第２のリード信号としてそれぞれ出力するステップと、
前記第１のビット信号線と前記第１のライト信号線と前記カラム信号線と前記記録セル回路に記憶されたデータを外部に出力するグローバル信号線とに接続された前記グローバル信号駆動回路が、前記カラム信号線から前記カラム信号が入力された場合において、前記第１のビット信号線から前記第１のリード信号が入力されたときには前記第１のリード信号をグローバル信号として前記グローバル信号線から出力し、前記第１のビット信号線から前記第１の駆動ライト信号が入力されたときには、前記第１のライト信号線から入力される前記第１のライト信号に基づいて、前記第１の駆動ライト信号の前記グローバル信号線への出力を抑止するステップを有することを特徴とする制御方法。
【請求項６】
前記グローバル信号駆動回路は、
前記第１のビット信号線に接続された第１のゲート端子と電源に接続された第１のソース端子と第１のドレイン端子とを有し、前記第１のゲート端子から入力される第１のリード信号又は第１の駆動ライト信号に基づいて前記電源からの電源電圧を前記第１のドレイン端子へ伝達する第１のトランジスタと、
前記第１のライト信号線に接続された第２のゲート端子と前記第１のドレイン端子に接続された第２のソース端子と第２のドレイン端子とを有し、前記第２のソース端子から入力される前記電源電圧を第２のドレイン端子へ伝達するとともに、前記第２のソース端子から前記第１の駆動ライト信号に基づく電源電圧が入力された場合には、前記第２のゲート端子から入力される前記第１のライト信号に基づいて、前記第１の駆動ライト信号に基づく電源電圧が前記第２のドレイン端子へ伝達されることを抑止する第２のトランジスタを有することを特徴とする請求項５記載の制御方法。
【請求項７】
前記グローバル信号駆動回路はさらに、
カラム信号線に接続された第３のゲート端子と、前記第２のドレイン端子に接続された第３のソース端子と、第３のドレイン端子とを有し、前記記憶回路が選択されない場合には、前記第３のゲート端子から入力される前記カラム信号に基づいて、前記第１のリード信号又は前記第１の駆動ライト信号に基づく電源電圧が前記第３のドレイン端子へ伝達されることを抑止する第３のトランジスタを有することを特徴とする請求項６記載の制御方法。
【請求項８】
前記グローバル信号駆動回路は、
前記第１のビット信号線に接続された第１のゲート端子と電源に接続された第１のソース端子と第１のドレイン端子とを有し、前記第１のゲート端子から入力される第１のリード信号又は第１の駆動ライト信号に基づいて前記電源からの電源電圧を前記第１のドレイン端子へ伝達する第１のトランジスタと、
カラム信号線に接続された第２のゲート端子と、前記第１のドレイン端子に接続された第２のソース端子と第２のドレイン端子とを有し、前記記憶回路が選択されない場合には、前記第２のゲート端子から入力される前記カラム信号に基づいて、前記第１のリード信号又は前記第１の駆動ライト信号に基づく電源電圧が前記第２のドレイン端子へ伝達されることを抑止する第２のトランジスタと、
前記第２のドレイン端子に接続された第３のゲート端子と前記グローバル信号線に接続された第３のドレイン端子と第３のソース端子とを備えた第３のトランジスタと、前記グローバル信号線に接続された第４のゲート端子と前記第２のドレイン端子と前記第３のゲート端子とに接続された第４のドレイン端子と前記第３のソース端子に接続された第４のソース端子を備えた第４のトランジスタとを有し、前記第３のゲート端子から入力される前記第１のリード信号又は前記第１の駆動ライト信号に基づく電源電圧を前記グローバル信号線へ伝達する出力回路と、
前記第１のライト信号線に接続され、前記第１のライト信号線から入力される第１のライト信号を反転するインバータと、前記インバータ回路が出力する前記反転された第１のライト信号が入力される第５のゲート端子と前記第３及び第４のソース端子に接続された第５のドレイン端子と接地された第５のソース端子とを備えた第５のトランジスタを有し、前記第１のライト信号線から入力される第１のライト信号に基づいて、前記出力回路からの前記第１の駆動ライト信号の前記グローバル信号線への伝達を抑止する抑止回路を有することを特徴とする請求項５記載の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ＳＲＡＭ（Static Random Access Memory）におけるデータ書込時の制御技術に関する。
【背景技術】
【０００２】
図１１および図１２は従来のＳＲＡＭの構成を模式的に示す図である。
従来のＳＲＡＭ（Static Random Access Memory）１０１は、図１１に示すように、ファイナルデコーダ（Final Decoder）１０２，コントロールジェネレータ（Control Generator）１０３，クロックジェネレータ（Clock generator）１０４，リードライト回路（Read/Write Block）１０６ａ，１０６ｂ，Ｉ／Ｏ回路（I/O Circuit）１０５ａ，１０５ｂおよびメモリセルアレイ（Memory Cell Array）１０７ａ，１０７ｂをそなえて構成されている。
【０００３】
メモリセルアレイ１０７ａ，１０７ｂは、それぞれメモリセルと呼ばれるデータを保持する記憶回路を複数そなえて構成され、ビット線（Bit Line）にそれぞれ接続されている。
リードライト回路１０６ａ，１０６ｂは、ビット線を介して、これらのメモリセルアレイ１０７ａ，１０７ｂに対してデータの書き込みや読み出しを行なうものであって、例えば、センスアンプ（図示省略）等をそなえて構成されている。なお、リードライト回路１０６ａはメモリセルアレイ１０７ａに対して、リードライト回路１０６ｂはメモリセルアレイ１０７ｂに対して、それぞれ処理を行なうようになっている。
【０００４】
Ｉ／Ｏ回路１０５ａ，１０５ｂは、ＳＲＡＭ１０１と外部とのデータの授受を行なうものであり、Ｉ／Ｏ回路１０５ａはリードライト回路１０６ａに対して、Ｉ／Ｏ回路１０５ｂはリードライト回路１０６ｂに対して、それぞれそなえられている。
ファイナルデコーダ１０２はメモリセルのアドレスデコードを行なうものであり、クロックジェネレータ１０４は、ＳＲＡＭ１０１が動作するためのクロックを生成したり、プリデコード処理を行なうものである。又、コントロールジェネレータ１０３は、リードライト回路１０６ａ，１０６ｂを介して各種制御を行なうようになっている。
【０００５】
図１１に示すようなＳＲＡＭ１０１においては、そのリード動作において、リードライト回路１０６ａ，１０６ｂにおいてセンスアンプがメモリセルにおける微小な振幅差を検知し、これを増幅することでデータが読み出されるようになっている。
しかしながら、近年においては、ＳＲＡＭ１０１の微細化が進み、これにより、ＳＲＡＭ１０１におけるデータの読み出しにかかる条件が悪化してきている。このような微細化されたＳＲＡＭ１０１における読み出し条件の悪化を解消するために、例えば、図１２に示すように、ビット線を複数の部分（ブロック）に分割して、データの読み出し時の負荷を軽減する手法が知られている（下記特許文献１等）。
【０００６】
この図１２に示すＳＲＡＭ１０１は、図１１に示したＳＲＡＭ１０１における、各ビット線をそれぞれ４つのブロック（ローカルブロック）に分割しており、メモリセルアレイ１０７ａを４つに分割することによりローカルブロック（Local Block）１１０ａ−０〜１１０ａ−３を形成し、又、メモリセルアレイ１０７ｂを４つに分割することにより、ローカルブロック１１０ｂ−０〜１１０ｂ−３を形成している。
【０００７】
また、この図１２に示す例においては、各ローカルブロック１１０ａ−０〜１１０ａ−３，１１０ｂ−０〜１１０ｂ−３に、それぞれリードライト回路１０６が形成されており、更に、このリードライト回路１０６を挟んで２つのメモリセルアレイ１０７，１０７がそれぞれ形成されている。又、このリードライト回路１０６は、これらの２つのメモリセルアレイ１０７，１０７に対して制御を行なうようになっている。
【０００８】
また、例えば、ローカルブロック１１０ａ−３とローカルブロック１１０ｂ−３との間には、コントロールブロック（Control Block）ＣＢ０３が形成されており、このコントロールブロックＣＢ０３は、コントロールジェネレータ（Control generator）１０３と、このコントロールジェネレータを挟んで２つのファイナルデコーダ（Final decoder）１０２，１０２が形成されている。そして、これらの２つのファイナルデコーダ１０２は、隣接するローカルブロック１１０の２つのメモリセルアレイ１０７にそれぞれ対応して形成されている。
【０００９】
なお、図１２に示す例においては、便宜上、ローカルブロック１１０ｂ−３においてのみ、リードライト回路１０６および２つのメモリセルアレイ１０７を示しているが、他のローカルブロック１１０ａ−０〜１１０ａ−３，１１０ｂ−０〜１１０ｂ−２も、ローカルブロック１１０ｂ−３と同様に、それぞれリードライト回路１０６および２つのメモリセルアレイ１０７とをそなえているのである。
【００１０】
同様に、図１２に示す例においては、便宜上、コントロールブロックＣＢ０３においてのみ、コントロールジェネレータ１０３および２つのファイナルデコーダ１０２を示しているが、他のコントロールブロックＣＢ００〜ＣＢ０２も、コントロールブロックＣＢ０３と同様に、コントロールジェネレータ１０３および２つのファイナルデコーダ１０２をそなえているのである。
【００１１】
なお、図中、既述の符号と同一の符号は同一もしくは略同一の部分を示しているので、その詳細な説明は省略する。
そして、図１２に示したように、メモリセルアレイ１０７ａ，１０７ｂをそれぞれ複数のブロックに分割して、複数のローカルブロック１１０を形成することにより、各メモリセルからの高速な読出しが可能になるとともに、ビット線のディスチャージが高速化になり、メモリセルの不安定な期間を短縮することができるのである。
【特許文献１】特開平１１−１１０９６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図１２に示すような従来のＳＲＡＭ１０１においては、各ローカルブロック１１０ａ−０〜１１０ａ−３，１１０ｂ−０〜１１０ｂ−３に、それぞれリードライト回路１０６が必要となり、形成するローカルブロック１１０ａ−０〜１１０ａ−３，１１０ｂ−０〜１１０ｂ−３の数（分割数）に従ってマクロ面積が増加するという課題がある。
【００１３】
そこで、設計段階においては、リードライト回路１０６の面積増加を抑えるため必要最小限の構成をとるよう設計することが要求されているが、リードライト回路１０６の構成の簡素化を進めることにより、リード時とライト時とで各々きめ細かい制御が困難となり、結果として、ライトデータがビット線を通して動作に関係のない回路やリード出力端子を駆動してしまい、消費電力を増加させるという課題がある。
【００１４】
図１３は従来のＳＲＡＭ１０１の一部の回路構成の例を示す図である。
この図１３に示す従来のＳＲＡＭ１０１は、メモリセル１０７１，ライトドライバ（Write Driver）１０６１，ＧＢＬリセット部１０６２，ライトアンプ（Write amp）１０６３，ＧＢＬドライバ（GBL driver）１０６４，カラムスイッチ（Column SW）１０６５，センスアンプ（Sense amp）１０６６およびプリチャージ／イコライザ（Pre-charge/equalizer）１０６７をそなえて構成されている。
【００１５】
そして、例えば、これらのうち、ＧＢＬドライバ１０６４，カラムスイッチ１０６５，センスアンプ１０６６およびプリチャージ／イコライザ１０６７が、例えば、リードライト回路１０６に形成されている。
なお、この図１３中において、符号ＷＬはワード線を、符号ＳＡＥＮはセンスアンプ・イネーブル信号を、符号ＰＣ＿Ｂはビット線プリチャージ信号を、符号ＣＳＥＬはカラム選択信号をそれぞれ示している。
【００１６】
また、符号ＤＩＴおよび符号ＤＩＣはそれぞれライト信号を示しており、ライト信号ＤＩＴは真値信号を、又、ライト信号ＤＩＣはその相補信号をそれぞれ示している。同様に、符号ＢＬおよび符号ＢＬＢはそれぞれローカルビット線を示しており、ローカルビット線ＢＬは真値であり、ローカルビット線ＢＬＢはその相補値である。
符号ＧＢＬはグローバルビット線を、符号ＷＣＫはパルス化クロック信号を、符号ＷＥはライトイネーブル信号をそれぞれ示している。又、符号ＤＩは入力信号であって、ＳＲＡＭ１０１の外部から入力されるデータである。
【００１７】
ＧＢＬドライバ１０６４は、メモリセル１０７１から読み出されセンスアンプ１０６６によって増幅された読み出し信号を、グローバルビット線上ＧＢＬに送出したり、ライトドライバ１０６１から入力されライトアンプ１０６３によって増幅された書込信号を、ローカルビット線ＢＬ，ＢＬＢに送出するものである。
この図１３に示す従来のＳＲＡＭ１０１において、ＧＢＬドライバ１０６４は、ＰＦＥＴ６５１，６５２，ＮＦＥＴ６５３〜６５５をそなえて構成されている。
【００１８】
ここで、ＰＦＥＴ６５１は、そのゲート端子にローカルビット線ＢＬが接続されるとともに、ソース端子に電源が接続され、ドレイン端子にＰＦＥＴ６５２のソース端子が接続されている。
ＦＥＴ６５２は、そのゲート端子にカラム選択信号ＣＳＥＬが入力可能に構成されており、そのドレイン端子にＮＦＥＴ６５３のドレイン端子，ＮＦＥＴ６５４のドレイン端子およびＮＦＥＴ６５５のゲート端子が接続されている。
【００１９】
ＮＦＥＴ６５３のゲート端子にはプリディスチャージ信号ＰＤＣが入力可能に構成され、そのソース端子は接地されている。
ＦＥＴ６５４のゲート端子にはグローバルビット線ＧＢＬが接続されており、そのソース端子は接地されている。又、ＮＦＥＴ６５５のドレイン端子にはグローバルビット線ＧＢＬが接続されており、そのゲート端子にはＰＦＥＴ６５２のドレイン端子が接続されている。又、このＮＦＥＴ６５５のソース端子は接地されている。
【００２０】
図１４は従来のＳＲＡＭにおけるデータ書き込み時の各信号の状態の例を示すタイミングチャートである。この図１４中において、符号ＣＬＫはシステムクロックを示している。
従来のＳＲＡＭ１０１のデータ書き込み時に、メモリセル１０７１が選択された場合、すなわち、カラム選択信号ＣＳＥＬとして“０”が設定され（図１４の点Ｃ１参照）、ライトドライバ１０６１において、ライトイネーブル信号ＷＥ，入力信号ＤＩのいずれにも“０”が入力された場合（図１４の“サイクル２”参照）について考える（図１４の点Ｃ２参照）。
【００２１】
ライトイネーブル信号ＷＥおよび入力信号ＤＩのそれぞれに“０”が入力されることにより、ローカルビット線ＢＬがディスチャージされる。この際、ＰＦＥＴ６５２がオン状態となり、ローカルビット線ＢＬとグローバルビット線ＧＢＬが接続する。
すなわち、ＧＢＬドライバ１０６４において、グローバルビット線ＧＢＬが、ＰＦＥＴ６５１，６５２を介してディスチャージされ（図１４の点Ｃ３参照）、これにより、サイクル３において読出し信号ＲＤとして“０”が出力される（図１４の点Ｃ４参照）。
【００２２】
このように、従来のＳＲＡＭ１０１においては、ライトイネーブル信号ＷＥが“０”，入力信号ＤＩが“１”の“サイクル１”においては、グローバルビット線ＧＢＬが“１”を保持するため、読出し信号ＲＤとして“１（Ｈｉｇｈ）”が維持される。そして、ライトイネーブル信号ＷＥが“０”，入力信号ＤＩが“０”の“サイクル２”においては、ＧＢＬドライバ１０６４が動作し、グローバルビット線ＧＢＬをディスチャージするので、サイクル３において読出し信号ＲＤとして“０”が出力されるのである。
【００２３】
すなわち、読出し用のＰＦＥＴ６５１，６５２を介して、ライト信号ＤＩＴがグローバルビット線ＧＢＬに出力されるのである。
このように、データ書き込み時にライト信号ＤＩＴがグローバルビット線ＧＢＬに出力されてしまうことにより、動作に関係のない他の回路（図示省略）や、リード出力端子（図示省略）を駆動し、これによりＳＲＡＭの消費電力が増加してしまうという課題がある。
【００２４】
本記憶回路および制御方法は、このような課題に鑑み創案されたもので、データの書き込み動作時において、ライト信号がグローバル信号線に出力することを抑止し、消費電力を低減できるようにすることを目的とする。
【課題を解決するための手段】
【００２５】
このため、この記憶回路の特徴は、外部からの書込みデータが入力されるデータ入力信号線と前記書込みデータの書込み許可を行うライトイネーブル信号線と第１及び第２のライト信号線に接続され、前記データ入力信号線からの書込みデータと前記ライトイネーブル信号線からのライトイネーブル信号に基づいて、第１及び第２のライト信号を前記第１及び第２のライト信号線からそれぞれ出力するライト信号駆動回路と、データの書込み又は読出しを行う記憶回路のカラムを選択するカラム信号線と前記第１及び第２のライト信号線と第１及び第２のビット信号線に接続され、前記カラム信号線から入力されたカラム信号に基づいて、前記第１及び第２のライト信号線から入力される前記第１及び第２のライト信号を、第１及び第２の駆動ライト信号として前記第１及び第２のビット信号線からそれぞれ出力するライト信号増幅回路と、前記第１及び第２のビット信号線に接続され、前記第１及び第２のビット信号線から入力される第１及び第２の駆動ライト信号に基づいてデータを記憶するとともに、前記記憶したデータを前記第１及び第２のビット信号線から第１及び第２のリード信号としてそれぞれ出力する記憶セル回路と、前記第１のビット信号線と前記第１のライト信号線と前記カラム信号線と前記記録セル回路に記憶されたデータを外部に出力するグローバル信号線とに接続され、前記カラム信号線から前記カラム信号が入力された場合において、前記第１のビット信号線から前記第１のリード信号が入力されたときには前記第１のリード信号をグローバル信号として前記グローバル信号線から出力し、前記第１のビット信号線から前記第１の駆動ライト信号が入力されたときには、前記第１のライト信号線から入力される前記第１のライト信号に基づいて、前記第１の駆動ライト信号の前記グローバル信号線への出力を抑止するグローバル信号駆動回路をそなえるものである。
【００２６】
また、この方法は、書込みデータを入力しライト信号を出力するライト信号駆動回路と、前記ライト信号を入力し駆動ライト信号を出力するライト信号増幅回路と、前記駆動ライト信号を入力しデータを記憶するとともにリード信号を出力する記憶セル回路と、前記リード信号を入力しグローバル信号を出力するグローバル信号駆動回路を有する記憶回路の制御方法において、外部からの書込みデータが入力されるデータ入力信号線と前記書込みデータの書込み許可を行うライトイネーブル信号線と第１及び第２のライト信号線に接続された前記ライト信号駆動回路が、前記データ入力信号線からの書込みデータと前記ライトイネーブル信号線からのライトイネーブル信号に基づいて、第１及び第２のライト信号を前記第１及び第２のライト信号線からそれぞれ出力するステップと、データの書込み又は読出しを行う記憶回路のカラムを選択するカラム信号線と前記第１及び第２のライト信号線と第１及び第２のビット信号線に接続された前記ライト信号駆動回路が、前記カラム信号線から入力されたカラム信号に基づいて、前記第１及び第２のライト信号線から入力される前記第１及び第２のライト信号を、第１及び第２の駆動ライト信号として前記第１及び第２のビット信号線からそれぞれ出力するステップと、前記第１及び第２のビット信号線に接続され、前記第１及び第２のビット信号線から入力される第１及び第２の駆動ライト信号に基づいてデータを記憶するとともに、前記記憶したデータを前記第１及び第２のビット信号線から第１及び第２のリード信号としてそれぞれ出力するステップと、前記第１のビット信号線と前記第１のライト信号線と前記カラム信号線と前記記録セル回路に記憶されたデータを外部に出力するグローバル信号線とに接続された前記グローバル信号駆動回路が、前記カラム信号線から前記カラム信号が入力された場合において、前記第１のビット信号線から前記第１のリード信号が入力されたときには前記第１のリード信号をグローバル信号として前記グローバル信号線から出力し、前記第１のビット信号線から前記第１の駆動ライト信号が入力されたときには、前記第１のライト信号線から入力される前記第１のライト信号に基づいて、前記第１の駆動ライト信号の前記グローバル信号線への出力を抑止するステップを有することを要件とする。
【発明の効果】
【００２７】
開示の記憶回路および制御方法によれば、データ書込み時において、第１のビット信号線からグローバル信号線に至る回路が遮断され、ライト信号がグローバル信号線を介して出力端子に出力されることがなく、消費電力を削減することができる利点がある。
また、ライト信号駆動回路から出力されるライト信号をそのまま制御に利用することにより、新たな配線チャネルを設ける必要がなく、素子の増加を抑えることができ、面積オーバーヘッドを小さくすることができる利点がある。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照して本記憶回路および制御方法の実施の形態を説明する。
（Ａ）第１実施形態
図１は本記憶回路および制御方法の第1実施形態としての記憶回路１ａの回路構成を部分的に例示する図、図２はその構成を模式的に示す図、図３はその機能構成を模式的に示す図である。
【００２９】
本第1実施形態の記憶回路１ａは、例えば、ＳＲＡＭ（Static Random Access Memory）等のデータを読み出し可能に記憶するものであって、図２に示すように、ローカルブロック２０３ａ−０〜２０３ａ−３，２０３ｂ−０〜２０３ｂ−３，コントロールブロックＣＢ０〜ＣＢ３，クロックジェネレータ（Clock generator）２０２，およびＩ／Ｏ回路（I/O Circuit）２０１ａ，２０１ｂをそなえて構成されている。
【００３０】
ローカルブロック２０３ａ−０〜２０３ａ−３，２０３ｂ−０〜２０３ｂ−３は、ＳＲＡＭ１上にデータを格納すべく形成された領域であって、図２に示す例においては、ローカルブロック２０３ａ−０〜２０３ａ−３がグローバルビット線（Global Bit Line；グローバル信号線）ＧＢＬに沿って一列に配置されるとともに、これらのローカルブロック２０３ａ−０〜２０３ａ−３の配列方向と並行に、ローカルブロック２０３ｂ−０〜２０３ｂ−３がグローバルビット線ＧＢＬに沿って一列に配置されている。
【００３１】
各ローカルブロック２０３ａ−０〜２０３ａ−３，２０３ｂ−０〜２０３ｂ−３は、互いにほぼ同様の構成をそなえており、それぞれリードライト部（Read Write Block）２００と複数（図２に示す例では２つ）のメモリセルアレイ（Memory Cell Array）３０１とをそなえて構成されている。
以下、ローカルブロックを示す符号としては、複数のローカルブロックのうち１つを特定する必要があるときには符号２０３ａ−０〜２０３ａ−３，２０３ｂ−０〜２０３ｂ−３を用いるが、任意のローカルブロックを指すときには符号２０３を用いる。
【００３２】
各ローカルブロック２０３において、各メモリセルアレイ３０１とリードライト部２００とはローカルビット線（ビット信号線）ＢＬ，ＢＬＢにより接続されており、各リードライト部２００とＩ／Ｏ回路２０１ａ，２０１ｂとはグローバルビット線ＧＢＬにより接続されている。
また、図２に示す例においては、ローカルブロック２０３において、リードライト部２００を挟んで２つのメモリセルアレイ３０１，３０１が配置されている。
【００３３】
なお、図２に示す例においては、便宜上、ローカルブロック２０３ｂ−３においてのみ、その詳細な構成を示しているが、他のローカルブロック２０３ａ−０〜２０３ａ−３，２０３ｂ−０〜２０３ｂ−２も、ローカルブロック２０３ｂ−３と同様の構成をそなえているものである。
メモリセルアレイ３０１は、複数のメモリセル１０（図１参照）を行列状に配列して構成されており、メモリセル１０の各行に対応して配設され、各々に対応の行のメモリセル１０が接続する複数のワード線ＷＬと、メモリセル１０の各列に対応して配設され、各々に対応の列のメモリセル１０が接続されるローカルビット線（ビット信号線）ＢＬ，ＢＬＢとを含むものである。
【００３４】
メモリセル（記憶セル回路）１０は、“０”，“１”の論理値レベルでデータを保持するものであり、例えば、複数のトランジスタにより構成されたフリップフロップをそなえて構成されている。なお、図１に示す例においては、メモリセル１０として、トランジスタＱ１〜Ｑ６をそなえて構成された６トランジスタ型ＳＲＡＭメモリセルを用いた例を示している。なお、この６トランジスタ型ＳＲＡＭメモリセルは既知であり、その詳細な説明については省略する。
【００３５】
リードライト回路２００は、ローカルビット線ＢＬ，ＢＬＢを介して、メモリセル３０１のメモリセルアレイ１０に対してデータの書き込みを行なったり、メモリセルアレイ１０からデータの読み出しを行ない、グローバルビット線ＧＢＬを介して出力するものである。又、このリードライト回路２００によって読み出されたデータは、Ｉ／Ｏ回路２０１ａ，２０１ｂから記憶回路１ａの外部に出力されるようになっている。なお、このリードライト回路２００の詳細については後述する。
【００３６】
Ｉ／Ｏ回路２０１ａ，２０１ｂは、ＳＲＡＭ１と外部とのデータの授受を行なうものであり、Ｉ／Ｏ回路２０１ａはローカルブロック２０３ａ−０〜２０３ａ−３に対して、Ｉ／Ｏ回路２０１ｂはローカルブロック２０３ｂ−０〜２０３ｂ−３に対して、それぞれそなえられている。
クロックジェネレータ２０２は、ＳＲＡＭ１が動作するためのクロックを生成したり、メモリセル１０にアクセスするためのプリデコード処理を行なうものである。
【００３７】
コントロールブロックＣＢ０〜ＣＢ３は、ローカルブロック２０３における各リードライト部２００によるメモリセルアレイ３０１へのアクセスを制御するものであり、それぞれコントロールジェネレータ（Control generator）２０５とファイナルデコーダ（Final decoder）２０４とそなえて構成されている。
ファイナルデコーダ２０４はメモリセルアレイ２０１にかかるアドレスデコードを行なうものであり、コントロールジェネレータ２０５は、リードライト回路２００を介して各種制御を行なうようになっている。
【００３８】
なお、図２に示す例においては、便宜上、コントロールブロックＣＢ３においてのみ、その詳細な構成を示しているが、各コントロールブロックＣＢ０〜ＣＢ２も、コントロールブロックＣＢ３と同様に、コントロールジェネレータ１０２および２つのファイナルデコーダ２０４をそなえているのである。
各コントロールブロックＣＢ０〜ＣＢ３は、ローカルブロック２０３ａ−１〜２０３ａ−３とローカルブロック２０３ｂ−１〜２０３Ｂ−３との間に配置されている。
【００３９】
例えば、ローカルブロック２０３ａ−３とローカルブロック２０３ｂ−３との間には、コントロールブロックＣＢ３が形成されており、このコントロールブロックＣＢがローカルブロック２０３ａ−3，２０３ｂ−３に対して制御を行なうようになっている。
また、コントロールブロックＣＢ３においては、１以上（図２に示す例では２つ）のファイナルデコーダ２０４がそなえられており、各ファイナルデコーダ２０４は、隣接するローカルブロック２０３のメモリセルアレイ３０１に対応するようになっている。
【００４０】
さらに、コントロールジェネレータ２０５は、隣接するローカルブロック２０３ａ−３，２０３ｂ−３の各リードライト部２００に対応して形成されている。
本第1実施形態の記憶回路１ａは、図３に示すように、メモリセル１０，ライトドライバ（Write Driver）１５，ＧＢＬリセット部１８，ライトアンプ（Write amp）１４，ＧＢＬドライバ（GBL driver）１３ａ，センスアンプ（Sense amp）１２およびプリチャージ／イコライザ（Pre-charge/equalizer）１１をそなえて構成されている。
【００４１】
また、これらのうち、ライトアンプ（Write amp）１４，ＧＢＬドライバ（GBL driver）１３ａ，センスアンプ（Sense amp）１２およびプリチャージ／イコライザ（Pre-charge/equalizer）１１は、図２に示したローカルブロック２０３に形成されるようになっている。
ライトドライバ（ライト信号駆動回路）１５は、本第1実施形態の記憶回路１ａの外部から入力される入力信号（書込みデータ，ライトデータ）ＤＩと、同じく本記憶回路１の外部から入力されるライトイネーブル信号ＷＥとに基づいて、メモリセル１０にデータの書き込みを行なうためのライト信号（駆動ライト信号）ＤＩＴ，ＤＩＣを生成するものである。ここで、ライトイネーブル信号ＷＥは入力信号ＤＩのメモリセル１０への書き込み許可を行なうものである。
【００４２】
また、本第1実施形態の記憶回路１ａの外部から入力されたこれらのライトイネーブル信号ＷＥや入力信号ＤＩは、一旦、ラッチ１７１，１７２にそれぞれ取り込まれるようになっている。
ライトドライバ１５には、例えば、クロックジェネレータ２０２によって生成されるパルス化クロック信号ＷＣＫが入力されるとともに、ラッチ１７２に取り込まれた入力信号ＤＩが、データ入力信号線１６８を介して入力されるようになっており、更に、ラッチ１７１に取り込まれたライトイネーブル信号ＷＥが、ライトイネーブル信号線１６９を介して入力されるようになっている。
【００４３】
また、ライトドライバ１５には、第1ライト信号線（第1のライト信号線）１６１と第２ライト信号線（第２のライト信号線）１６２とが接続され、真値信号であるライト信号（第1のライト信号）ＤＩＴを第1ライト信号線１６１から出力するとともに、その相補信号であるライト信号（第２のライト信号）ＤＩＣを第２ライト信号線１６２から出力するようになっている。なお、このライトドライバ１５は公知であり、その詳細な説明は省略する。
【００４４】
このライトドライバ１５から第１ライト信号線１６１および第２ライト信号線１６２を介して出力されるライト信号ＤＩＴ，ＤＩＣは、それぞれライトアンプ１４に入力されるようになっており、更に、本第1実施形態の記憶回路１ａにおいては、第１ライト信号線１６１を介してライト信号ＤＩＴがＧＢＬドライバ１３ａに入力されるようになっている。
【００４５】
本第１実施形態の記憶回路１ａにおけるデータ書込み動作（ライト動作）は、ライトドライバ１５によってライトアンプ１４のＮＦＥＴ１４１，１４２をディスチャージすることで行なわれ、ライトドライバ１５は、ライト時の入力データの極性に応じて、第１ライト信号線１６１（ノードＤＩＴ）もしくは第２ライト信号線１６２（ノードＤＩＣ）のどちらか一方のみにHighパルスを出力するようになっている。
【００４６】
図４は本記憶回路および制御方法の第1実施形態としての記憶回路１ａのライトドライバ１５における信号入力と動作モードとの対応例を示す図である。
この図４に示すように、例えば、ライトドライバ１５に入力されるライトイネーブル信号ＷＥとして“０”が入力されると、本記憶回路１ａの動作モードが“ライト（ライトモード）”、すなわち書込み動作となる。そして、この際、入力信号ＤＩとして“０”が入力されると、ライト信号ＤＩＴとしてHighパルス（“１”）が出力されるとともに、ライト信号ＤＩＣが“０”となる。又、ここで、入力信号ＤＩとして“１”が入力されると、ライト信号ＤＩＴが“０”となり、ライト信号ＤＩＣとしてHighパルス（“１”）が出力されるようになっている。
【００４７】
一方、ライトドライバ１５に入力されるライトイネーブル信号ＷＥがとして“１”が入力されると、本記憶回路１ａの動作モードが“リード（リードモード）”、すなわち読出し動作となる。この際、入力信号ＤＩとして“０”および“１”のいずれが入力された場合においても、ライト信号ＤＩＴおよびライト信号ＤＩＣが“０”となる。
すなわち、本第１実施形態の記憶回路１ａにおいては、ライト信号ＤＩＴ，ＤＩＣは、当該記憶装置１ａのリード動作時にはいずれも“０（Ｌｏｗ）”状態を維持し、又、そのライト動作時には、いずれか一方がパルス化（Highパルス）されてリードライト部２００に送られるので、このパルス化信号をも以って、回路がライト状態にあることを示し、後述するＧＢＬドラバ１３ａのＰＦＥＴ１３２ａ（抑止回路）を制御するようになっている。
【００４８】
ライトアンプ１４は、第１ライト信号線１６１，第２ライト信号線１６２，カラム信号線１６４，およびローカルビット線ＢＬ，ＢＬＢが接続され、ライトドライバ１５から第１ライト信号線１６１および第２ライト信号線１６２からそれぞれ入力されるライト信号ＤＩＴ，ＤＩＣを増幅するものである。
このライトアンプ１４には、カラム信号線１６４を介して、データの書込み又は読出しを行なう記憶回路のカラムを選択するためのカラム信号ＣＳＥＬが入力されるようになっている。
【００４９】
そして、ライトアンプ１４は、この入力されたカラム信号ＣＳＥＬに基づいて、ライト信号線１６１から入力されるライト信号ＤＩＴを第１駆動ライト信号（第１の駆動ライト信号）ＰＤＩＴとしてローカルビット線ＢＬから出力するとともに、ライト信号線１６２から入力されるライト信号ＤＩＣを第２駆動ライト信号（第２の駆動ライト信号）ＰＤＩＣとして、ローカルビット線ＢＬＢから出力するようになっている。
【００５０】
なお、以下、これらの第１駆動ライト信号ＰＤＩＴおよび第２駆動ライト信号ＰＤＩＣのことを、単に書込信号という場合がある。
ライトアンプ１４は、例えば、図１に示すように３つのトランジスタ１４１，１４２，１４４およびインバータ１４３をそなえて構成されている。トランジスタ１４１においては、そのゲート端子に第２ライト信号線１６２が接続されるとともに、そのドレイン端子にローカルビット線ＢＬＢが接続され、更に、そのソース端子にトランジスタ１４４のドレイン端子が接続されている。
【００５１】
トランジスタ１４２においては、そのゲート端子に第１ライト信号線１６１が接続されるとともに、そのドレイン端子にローカルビット線ＢＬが接続され、更に、そのソース端子にトランジスタ１４４のドレイン端子が接続されている。
トランジスタ１４４においては、そのゲート端子に、インバータ１４３を介してカラム信号線１６４が接続されるとともに、そのドレイン端子にトランジスタ１４１，１４２の各ソース端子が接続され、そのソース端子が接地されている。
【００５２】
メモリセル１０は、ローカルビット線ＢＬ，ＢＬＢおよびワード線ＷＬに接続され、これらのローカルビット線ＢＬ，ＢＬＢから入力される第１駆動ライト信号ＰＤＩＴおよび第２駆動ライト信号ＰＤＩＣに基づいてデータを記憶するようになっている。又、このメモリセル１０は、記憶したデータを、ローカルビット線ＢＬを介して第１リード信号（第１のリード信号）として出力するとともに、ローカルビット線ＢＬＢを介して第２リード信号（第２のリード信号）として出力するようになっている。
【００５３】
なお、以下、これらの第１リード信号および第２リード信号を単にリード信号という場合がある。又、このメモリセル１０は公知であり、その詳細な説明は省略する。
プリチャージ／イコライザ１１は、ローカルビット線ＢＬ，ＢＬＢの電位のイコライズを行なったり、ビット線プリチャージ信号に基づいて、ローカルビット線ＢＬ，ＢＬＢを所定電圧レベル（Highレベル）にプリチャージしたりするものであり、ビット線プリチャージ信号信号線１６６によりビット線プリチャージ信号ＰＣ＿Ｂが入力されるようになっている。
【００５４】
センスアンプ１２は、メモリセル１０から読み出されたリード信号を増幅するものであって、外部からセンスアンプ・イネーブル信号線１６５を介して供給されるセンスアンプ・イネーブル信号ＳＡＥＮに応じてリード信号の増幅を行なうようになっている。
このセンスアンプ・イネーブル信号ＳＡＥＮは毎サイクル出力されており、センスアンプ１２は、本記憶回路１ａのリード動作時には、両ローカルビット線ＢＬ，ＢＬＢの振幅差の増幅を行ない、又、本記憶回路１ａのライト動作時には、ライトアシスト回路として機能するようになっている。
【００５５】
ＧＢＬリセット部１８は、グローバル信号線ＧＢＬのプリチャージを行なうものであり、外部から入力されるグローバルビット線プリチャージ信号ＧＰＣに基づき、データの読出しに先立って、グローバル信号線ＧＢＬの所定の電圧レベルにプリチャージ（リセット）するようになっている。
なお、これらのプリチャージ／イコライザ１１，センスアンプ１２，ＧＢＬリセット部１８はそれぞれ既知であり、その詳細な説明については省略する。
【００５６】
ＧＢＬドライバ（グローバル信号駆動回路）１３ａは、メモリセル１０から読み出されセンスアンプ１２によって増幅されたリード信号をグローバル信号線ＧＢＬ上に送出したり、ライトドライバ１５から入力されライトアンプ１４によって増幅された書込信号を、ローカルビット線ＢＬ，ＢＬＢに送出するものである。
このＧＢＬドライバ１３ａは、カラム信号線１６４，プリディスチャージ信号線１６３，ローカルビット線ＢＬ，ＢＬＢおよび第１ライト信号線１６１が接続されており、カラム信号線１６４からカラム信号ＣＳＥＬが入力された場合において、ローカルビット線ＢＬからメモリセル１０から読み出されセンスアンプ１２によって増幅されたリード信号（第１のリード信号）が入力されたときには、この入力されたリード信号をグローバル信号としてグローバル信号線ＧＢＬから出力するようになっている。
【００５７】
また、ＧＢＬドライバ１３ａは、本第１実施形態の記憶回路１ａのデータ読出し動作時において、カラム信号線１６４から入力されるカラム信号ＣＳＥＬに基づいて、ローカルビット線ＢＬのリード信号をグローバルビット線ＧＢＬへ出力させる制御を行なうカラムスイッチとしての機能をそなえている。
さらに、このＧＢＬドライバ１３ａには、第１ライト信号線１６１からライト信号ＤＩＴが入力されるようになっており、この第１ライト信号線１６１からライト信号ＤＩＴが入力されたときには、このライト信号ＤＩＴに基づいて、ライトアンプ１４によって生成された第１駆動ライト信号ＰＤＩＴのグローバル信号線ＧＢＬへの出力を抑止するようになっている。
【００５８】
ＧＢＬドライバ１３ａは、図１に示すように、ＰＦＥＴ（ｐ型ＦＥＴ（Field effect transistor））１３１，１３２ａ，１３３およびＮＦＥＴ（ｎ型ＦＥＴ）１３４，１３５，１３６をそなえて構成されている。
ＰＦＥＴ（第１のトランジスタ）１３１は、そのゲート端子（第１のゲート端子）Ｇ１がローカルビット線ＢＬに接続されるとともに、そのソース端子（第１のソース端子）Ｓ１が電源に接続されている。又、このＰＦＥＴ１３１のドレイン端子（第１のドレイン端子）Ｄ１は、ＰＦＥＴ１３２ａのソース端子Ｓ２に接続されている。
【００５９】
そして、ＰＦＥＴ１３１においては、このドレイン端子Ｄ１から、ローカルビット線ＢＬから入力されるリード信号（第１のリード信号）や、ライトアンプ１４によって生成された第１駆動ライト信号ＰＤＩＴを出力するようになっている。
ＰＦＥＴ（第２のトランジスタ）１３２ａは、そのゲート端子（第２のゲート端子）Ｇ２が第１ライト信号線１６１に接続されるとともに、そのソース端子（第２のソース端子）Ｓ２にＰＦＥＴ１３１のドレイン端子Ｄ１が接続されている。又、このＰＦＥＴ１３２ａのドレイン端子（第２のドレイン端子）Ｄ２はＰＦＥＴ１３３のソース端子Ｓ３に接続されている。そして、ＰＦＥＴ１３２ａにおいては、このドレイン端子Ｄ２から、ＰＦＥＴ１３１のソース端子Ｓ１から入力されるリード信号（第１のリード信号）出力するようになっている。
【００６０】
また、このＰＦＥＴ１３２ａにおいては、ＰＦＥＴ１３１のソース端子Ｓ１（第１のソース端子）から第１駆動ライト信号ＰＤＩＴが入力された場合には、ゲート端子Ｇ２（ゲート端子Ｇ１；第１のゲート端子）から入力されるライト信号ＤＩＴに基づいて、第１駆動ライト信号ＰＤＩＴのドレイン端子Ｄ２からの出力を抑止するようになっている。
具体的には、ＰＦＥＴ１３２ａは、ゲート端子Ｇ２に、第1ライト信号線１６１からライト信号ＤＩＴとして“１”（Highパルス）が入力されると、ドレイン端子Ｄ２からの信号出力を抑止するのである。
【００６１】
すなわち、本第１実施形態の記憶回路１ａにおいては、カラムセレクタ（図示省略）とＧＢＬドライバ１３ａのＧＢＬドライバ部（後述）との間に、第１ライト信号線１６１とゲート接続されたＰＦＥＴ１３２ａ（抑止回路）をそなえて構成されているのである。
ＰＦＥＴ（第３のトランジスタ）１３３は、そのゲート端子（第３のゲート端子）Ｇ３がカラム信号線１６４に接続されるとともに、そのソース端子（第３のソース端子）Ｓ３にＰＦＥＴ１３２ａのドレイン端子Ｄ２が接続されている。又、このＰＦＥＴ１３３のドレイン端子（第３のドレイン端子）Ｄ３はＮＦＥＴ１３４のドレイン端子Ｄ４，ＮＦＥＴ１３５のドレイン端子Ｄ５およびＮＦＥＴ１３６のゲート端子Ｇ６にそれぞれ接続されている。
【００６２】
そして、ＰＦＥＴ１３３においては、対応するメモリセル１０が選択されない場合に、そのゲート端子Ｇ３から入力されるカラム信号ＣＳＥＬに基づいて、ＰＦＥＴ１３１のソース端子Ｓ１から入力されるリード信号又はライトアンプ１４によって生成された第１駆動ライト信号ＰＤＩＴのドレイン端子Ｄ３からの出力を抑止するようになっている。
具体的には、ＰＦＥＴ１３３は、ゲート端子Ｇ３に、カラム信号線１６４からカラム信号ＣＳＥＬとして“1”が入力されると、ドレイン端子Ｄ３からの信号出力を抑止するようになっている。
【００６３】
ＮＦＥＴ１３４は、そのソース端子Ｓ４にプリディスチャージ信号線１６３が接続されるとともに、そのドレイン端子Ｄ４にＰＦＥＴ１３３のドレイン端子Ｄ３が接続されており、更に、そのドレイン端子Ｄ４は接地されている。
ＮＦＥＴ１３５は、そのゲート端子Ｇ５にグローバル信号線ＧＢＬが接続されるとともに、そのドレイン端子Ｄ５にＰＦＥＴ１３３のドレイン端子Ｄ３が接続されており、更に、そのソース端子Ｓ５は接地されている。
【００６４】
ＮＦＥＴ１３６は、そのゲート端子Ｇ６にＰＦＥＴ１３３のドレイン端子Ｄ３が接続されるとともに、そのドレイン端子Ｄ６にグローバル信号線ＧＢＬが接続されており、又、このＮＦＥＴ１３６のソース端子Ｓ６は接地されている。
そして、本第１実施形態の記憶回路１ａにおいては、ＮＦＥＴ１３５，１３６が、ＮＦＥＴ１３６のゲート端子Ｇ６から入力されるリード信号又は第１駆動ライト信号ＰＤＩＴをグローバル信号線ＧＢＬに出力するようになっており、これらのＮＦＥＴ１３５，１３６がＧＢＬドライバ部（出力回路）として機能するようになっている。
【００６５】
ＧＢＬドライバ１３ａによって生成されたグローバル信号はグローバル信号線ＧＢＬから出力され、ラッチ１７３に取り込まれた後に、Ｉ／Ｏ回路２０１等により本記憶回路１ａの外部に出力されるようになっている。
上述の如く構成された本記憶回路および制御方法の第１実施形態としての記憶回路１ａにおける、データ書込み時の処理を、図５に示すタイミングチャートを参照しながら説明する。
【００６６】
先ず、システムクロックＣＬＫの立ち上りタイミングで（図５の点Ａ０参照）、ライトイネーブル信号ＷＥおよび入力信号ＤＩがそれぞれラッチに取り込まれる（サイクル１）。
ライトドライバ１５に、ライトイネーブル信号線１６９を介してライトイネーブル信号ＷＥとして“０”が入力されることにより（図５の点Ａ１参照）、本第１実施形態の記憶回路１ａがライトモードに設定される。
【００６７】
そして、データ入力信号線１６８を介して入力信号ＤＩとして“1”が入力されている状態で（図５の点Ａ２参照）、パルス化クロック信号ＷＣＫが入力されると（図５の点Ａ３参照）、ライトドライバ１５が、ライト信号ＤＩＴ（”0”）と、その相補信号であるライト信号ＤＩＣ（“１”；ポジティブパルス，Highパルス）とを生成する。
ライトドライバ１５は、生成したライト信号ＤＩＴ（“０）を第１ライト信号線１６１から出力するとともに（図５の点Ａ４参照）、同じく生成したライト信号ＤＩＣ（“１”）を第２ライト信号線１６２から出力する（図５の点Ａ５参照）。
【００６８】
そして、カラム信号線１６４からカラム信号ＣＳＥＬ（“０”）が入力されると（図５の点Ａ６参照）、その選択カラムでは、このカラム信号“０”に基づき、ライトアンプ１４において、トランジスタ１４１のゲート端子に”1”が入力されるとともに、トランジスタ１４４のゲート端子に“１”が入力される。
これにより、ローカルビット線ＢＬに“１”が、ローカルビット線ＢＬＢに“０”が、それぞれ設定される（図５の点Ａ７参照）。すなわち、ローカルビット線ＢＬＢがディスチャージされるのである。
【００６９】
そして、ローカルビットＢＬＢがディスチャージされると、遅れてワード線ＷＬが“１”となり（図５の点Ａ８参照）、メモリセル１０にデータが書き込まれる。
また、カラム信号ＣＳＥＬ（“０”）の入力に伴い、ビット線プリチャージ信号ＰＣ＿Ｂ（“１”）やプリディスチャージ信号ＰＤＣ（“０”），グローバルビット線プリチャージ信号ＧＰＣ（“０”），センスアンプ・イネーブル信号ＳＡＥＮの入力が行なわれる。
【００７０】
ローカルビット線ＢＬ，ＢＬＢはビット線プリチャージ信号ＰＣ＿Ｂによりプリチャージされ、又、グローバルビット線ＧＢＬはグローバルビット線プリチャージ信号ＧＰＣにより、毎サイクルＶＤＤレベルにプリチャージされる。
そして、グローバルビット線ＧＢＬは“１”を維持する（図５の点Ａ９参照）。
また、次のシステムクロックＣＬＫの立ち上りタイミングで（図５の点Ｂ０参照）、ライトイネーブル信号ＷＥおよび入力信号ＤＩがそれぞれラッチに取り込まれる（サイクル２）。
【００７１】
そして、ライトドライバ１５に、ライトイネーブル信号線１６９を介してライトイネーブル信号ＷＥとして“０”が入力され（図５の点Ｂ１参照）、本第１実施形態の記憶回路１ａがライトモードに設定された状態において、データ入力信号線１６８を介して入力信号ＤＩとして“0”が入力される（図５の点Ｂ２参照）。
かかる状態においてパルス化クロック信号ＷＣＫが入力されると（図５の点Ｂ３参照）、ライトドライバ１５が、ライト信号ＤＩＴ（“１”；ポジティブパルス，Highパルス）と、その相補信号であるライト信号ＤＩＣ（”0”）とを生成する。
【００７２】
ライトドライバ１５は、生成したライト信号ＤＩＴ（“１）を第１ライト信号線１６１から出力するとともに（図５の点Ｂ４参照）、同じく生成したライト信号ＤＩＣ（“０”）を第２ライト信号線１６２から出力する（図５の点Ｂ５参照）。
そして、カラム信号線１６４からカラム信号ＣＳＥＬ（“０”）が入力されると（図５の点Ｂ６参照）、その選択カラムでは、このカラム信号“０”に基づき、ライトアンプ１４において、トランジスタ１４2のゲート端子に1が入力されるとともに、トランジスタ１４４のゲート端子に“１”が入力される。
【００７３】
これにより、ローカルビット線ＢＬに“０”が、ローカルビット線ＢＬＢに“１”が、それぞれ設定される（図５の点Ｂ７参照）。すなわち、ローカルビット線ＢＬがディスチャージされるのである。
そして、ローカルビットＢＬがディスチャージされると、遅れてワード線ＷＬが“１”となり（図５の点Ｂ８参照）、メモリセル１０にデータが書き込まれる。
【００７４】
また、カラム信号ＣＳＥＬ（“０”）の入力に伴い、ビット線プリチャージ信号ＰＣ＿Ｂ（“１”）やプリディスチャージ信号ＰＤＣ（“０”），グローバルビット線プリチャージ信号ＧＰＣ（“０”），センスアンプ・イネーブル信号ＳＡＥＮの入力が行なわれる。
ローカルビット線ＢＬ，ＢＬＢはビット線プリチャージ信号ＰＣ＿Ｂによりプリチャージされ、又、グローバルビット線ＧＢＬはグローバルビット線プリチャージ信号ＧＰＣにより、毎サイクルＶＤＤレベルにプリチャージされる。
【００７５】
そして、ＧＢＬドライバ１３ａにおいては、第１ライト信号線１６１からライト信号ＤＩＴ（“１”）がＰＦＥＴ１３２ａのゲート端子Ｇ２に入力され、これにより、ＰＦＥＴ１３２のドレイン端子Ｄ２からの信号出力が抑止される。
すなわち、データ書込み動作時に、ＧＢＬドライバ１３ａにおいて、ローカルビット線ＢＬからグローバルビット線ＧＢＬに至る回路が遮断され、これにより、グローバルビット線GＢＬの“１”信号がディスチャージされることがなく、グローバルビット線ＧＢＬは“１”を維持する（図５の点Ｂ９参照）のである。
【００７６】
このように、本記憶回路および制御方法の第１実施形態としての記憶回路１ａは、データ書込み時（ライトモード）において、ライト信号ＤＩＴ自身で以って、ライト信号ＤＩＴがグローバルビット線ＧＢＬに出力されないよう制御するのである。
また、本第１実施形態の記録回路１ａにおいては、データ読出し時（リードモード）においては、図４に示したように、ライトドライバ１５から、第１ライト信号線１６１のライト信号ＤＩＴからは“０”が出力されるので、ＧＢＬドライバ１３ａにおいては、ＰＦＥＴ１３２ａのゲート端子Ｇ２には０が入力されるので、このＰＦＥＴ１３２ａがＧＢＬドライバ１３ａの動作に影響を与えることはない。
【００７７】
このように、本記憶回路および制御方法の第１実施形態としての記憶回路１ａによれば、データ書込み時（ライトモード）において、ローカルビット線ＢＬからグローバルビット線ＧＢＬに至る回路が遮断され、ライト信号ＤＩＴ（入力信号）がグローバルビット線ＧＢＬを介して出力端子に出力されることがなく、消費電力を削減することができる。
また、ライトドライバ１５の出力（ライト信号ＤＩＴ）をそのまま制御に利用することにより、新たな配線チャネルを設ける必要がなく、リードライト部２００以外での素子の増加を抑えることができ、面積オーバーヘッドを小さくすることができる。
【００７８】
また、ＧＢＬドライバ１３ａにおいて、３つのＰＦＥＴ１３１，１３２ａ，１３３を３段直列接続して構成することにより、実装面積を低減することができる。
（Ｂ）第２実施形態
図６は本記憶回路および制御方法の第２実施形態としての記憶回路１ｂの回路構成を部分的に例示する図である。
【００７９】
本第２実施形態の記憶回路１ｂも、第１実施形態の記憶回路１ａと同様に、ＳＲＡＭ等のデータを読み出し可能に記憶するものであって、図６に示すように、第１実施形態のＧＢＬドライバ１３ａに代えてＧＢＬドライバ１３ｂをそなえるものであり、その他の部分は第１実施形態の記憶回路１ａと同様に構成されている。
なお、図中、既述の符号と同一の符号は同一もしくは略同一の部分を示しているので、その詳細な説明は省略する。
【００８０】
ＧＢＬドライバ１３ｂは、第１実施形態のＧＢＬドライバ１３ａと同様に、メモリセル１０から読み出されセンスアンプ１２によって増幅されたリード信号をグローバル信号線ＧＢＬ上に送出したり、ライトドライバ１５から入力されライトアンプ１４によって増幅された書込信号を、ローカルビット線ＢＬ，ＢＬＢに送出するものである。
このＧＢＬドライバ１３ｂは、カラム信号線１６４，プリディスチャージ信号線１６３，ローカルビット線ＢＬ，ＢＬＢおよび第１ライト信号線１６１が接続されており、カラム信号線１６４からカラム信号ＣＳＥＬが入力された場合において、ローカルビット線ＢＬからメモリセル１０から読み出されセンスアンプ１２によって増幅されたリード信号（第１のリード信号）が入力されたときには、この入力されたリード信号をグローバル信号としてグローバル信号線ＧＢＬから出力するようになっている。
【００８１】
また、ＧＢＬドライバ１３ｂは、本第２実施形態の記憶回路１ｂのデータ読出し動作時において、カラム信号線１６４から入力されるカラム信号ＣＳＥＬに基づいて、ローカルビット線ＢＬのリード信号をグローバルビット線ＧＢＬへ出力させる制御を行なうカラムスイッチとしての機能をそなえている。
さらに、このＧＢＬドライバ１３ｂには、第１ライト信号線１６１からライト信号ＤＩＴが入力されるようになっており、この第１ライト信号線１６１からライト信号ＤＩＴが入力されたときには、このライト信号ＤＩＴに基づいて、ライトアンプ１４によって生成された第１駆動ライト信号ＰＤＩＴのグローバル信号線ＧＢＬへの出力を抑止するようになっている。
【００８２】
そして、ＧＢＬドライバ１３ｂにおいては、第１実施形態のＧＢＬドライバ１３ａにおけるＰＦＥＴ１３２ａに代えて、電源とソース接続されたＰＦＥＴ１３２ｂをそなえて構成されている。
具体的には、ＧＢＬドライバ１３ｂは、図６に示すように、ＰＦＥＴ（ｐ型ＦＥＴ（Field effect transistor））１３１，１３２ｂ，１３３およびＮＦＥＴ（ｎ型ＦＥＴ）１３４，１３５，１３６をそなえて構成されている。
【００８３】
ＰＦＥＴ（第１のトランジスタ）１３１は、そのゲート端子（第１のゲート端子）Ｇ１がローカルビット線ＢＬに接続されるとともに、そのソース端子（第１のソース端子）Ｓ１がＰＦＥＴ１３２ｂのドレイン端子Ｄ２に接続されている。又、このＰＦＥＴ１３１のドレイン端子（第１のドレイン端子）Ｄ１は、ＰＦＥＴ１３３のソース端子Ｓ３に接続されている。
【００８４】
そして、ＰＦＥＴ１３１においては、このドレイン端子Ｄ１から、ローカルビット線ＢＬから入力されるリード信号（第１のリード信号）や、ライトアンプ１４によって生成された第１駆動ライト信号ＰＤＩＴを出力するようになっている。
ＰＦＥＴ（第２のトランジスタ）１３２ｂは、そのゲート端子（第２のゲート端子）Ｇ２が第１ライト信号線１６１に接続されるとともに、そのソース端子（第２のソース端子）Ｓ２に電源が接続されている。又、このＰＦＥＴ１３２ｂのドレイン端子（第２のドレイン端子）Ｄ２はＰＦＥＴ１３１のソース端子Ｓ１に接続されている。
【００８５】
そして、ＰＦＥＴ１３２ｂにおいては、このドレイン端子Ｄ２から、ＰＦＥＴ１３１のソース端子Ｓ１から入力されるリード信号（第１のリード信号）出力するようになっている。
また、このＰＦＥＴ１３２ｂにおいては、ＰＦＥＴ１３１のソース端子Ｓ１（第１のソース端子）から第１駆動ライト信号ＰＤＩＴが入力された場合には、ゲート端子Ｇ２（ゲート端子Ｇ１；第１のゲート端子）から入力されるライト信号ＤＩＴに基づいて、第１駆動ライト信号ＰＤＩＴのドレイン端子Ｄ２からの出力を抑止するようになっている。
【００８６】
そして、ＰＦＥＴ１３２ｂにおいては、第１ライト信号線１６１からライト信号線ＤＩＴとして“０”が入力されている場合に、そのドレイン端子Ｄ２から電力信号を出力し、第１ライト信号線１６１からライト信号線ＤＩＴとして“１”が入力されている場合に、ソース端子Ｓ２に接続された電源から供給される電力信号のドレイン端子Ｄ２からの出力を抑止することにより、このＰＦＥＴ１３２ｂのドレイン端子Ｄ２の下流側に接続された各トランジスタの電源経路を遮断するようになっている。
【００８７】
具体的には、ＰＦＥＴ１３２ｂは、そのゲート端子Ｇ２に、第1ライト信号線１６１からライト信号ＤＩＴとして“１”（Highパルス）が入力されると、ドレイン端子Ｄ２からの信号出力を抑止するのである。
すなわち、本第２実施形態の記憶回路１ｂにおいては、カラムセレクタ（図示省略）とＧＢＬドライバ１３ｂのＧＢＬドライバ部との間に、第１ライト信号線１６１とゲート接続されたＰＦＥＴ１３２ｂ（抑止回路）をそなえて構成されているのである。
【００８８】
ＰＦＥＴ（第３のトランジスタ）１３３は、そのゲート端子（第３のゲート端子）Ｇ３がカラム信号線１６４に接続されるとともに、そのソース端子（第３のソース端子）Ｓ３にＰＦＥＴ１３１のドレイン端子Ｄ１が接続されている。又、このＰＦＥＴ１３３のドレイン端子（第３のドレイン端子）Ｄ３はＮＦＥＴ１３４のドレイン端子Ｄ４，ＮＦＥＴ１３５のドレイン端子Ｄ５およびＮＦＥＴ１３６のゲート端子Ｇ６にそれぞれ接続されている。
【００８９】
そして、ＰＦＥＴ１３３においては、対応するメモリセル１０が選択されない場合に、ゲート端子Ｇ３から入力されるカラム信号ＣＳＥＬに基づいて、ＰＦＥＴ１３１のソース端子Ｓ１から入力されるリード信号又はライトアンプ１４によって生成された第１駆動ライト信号ＰＤＩＴのドレイン端子Ｄ３からの出力を抑止するようになっている。
具体的には、ＰＦＥＴ１３３は、ゲート端子Ｇ３に、カラム信号線１６４からカラム信号ＣＳＥＬとして“1”が入力されると、ドレイン端子Ｄ３からの信号出力を抑止するのである。
【００９０】
ＮＦＥＴ１３４は、そのゲート端子Ｇ４にプリディスチャージ信号線１６３が接続されるとともに、そのドレイン端子Ｄ４にＰＦＥＴ１３３のドレイン端子Ｄ４が接続されており、更に、このＮＦＥＴ１３４のソース端子Ｓ４は接地されている。
ＮＦＥＴ１３５は、そのゲート端子Ｇ５にグローバル信号線ＧＢＬが接続されるとともに、そのドレイン端子Ｄ５にＰＦＥＴ１３３のドレイン端子Ｄ３が接続されており、更に、このＮＦＥＴ１３５のソース端子Ｓ５は接地されている。
【００９１】
ＮＦＥＴ１３６は、そのゲート端子Ｇ６にＰＦＥＴ１３３のドレイン端子Ｄ３が接続されるとともに、そのドレイン端子Ｄ６にグローバル信号線ＧＢＬが接続されており、又、このＮＦＥＴ１３６のソース端子Ｓ６は接地されている。
そして、本第２実施形態の記憶回路１ｂにおいては、ＮＦＥＴ１３５，１３６が、ＮＦＥＴ１３６のゲート端子Ｇ６から入力されるリード信号又は第１駆動ライト信号ＰＤＩＴをグローバル信号線ＧＢＬに出力するようになっており、これらのＮＦＥＴ１３５，１３６がＧＢＬドライバ部（出力回路）として機能するようになっている。
【００９２】
また、ＧＢＬドライバ１３ｂによって生成されたグローバル信号はグローバル信号線ＧＢＬから出力され、ラッチ１７３に取り込まれた後に、Ｉ／Ｏ回路２０１等により本記憶回路１ａの外部に出力されるようになっている。
上述の如く構成された本記憶回路および制御方法の第２実施形態としての記憶回路１ｂにおいて、そのデータ書込み動作時に、ライトドライバ１５が、パルス化クロックＷＣＫ，ライトイネーブル信号ＷＥおよび入力信号ＤＩに基づき、ライト信号ＤＩＴ，ＤＩＣを生成する。
【００９３】
そして、このライトドライバ１５が、ライト信号ＤＩＴとして“1”を出力した場合に、ＰＦＥＴ１３２ｂのゲート端子Ｇ２に、ライト信号ＤＩＴ（“１”）が入力され、ドレイン端子Ｄ２からの信号出力が抑止される。
これにより、ＧＢＬドライバ１３ｂにおいて、ローカルビット線ＢＬからグローバルビット線ＧＢＬに至る回路が遮断される。従って、グローバルビット線GＢＬの“１”信号がディスチャージされることがなく、グローバルビット線ＧＢＬは“１”を維持する（図５の点Ｂ９参照）。
【００９４】
このように、本記憶回路および制御方法の第２実施形態としての記憶回路１ｂによっても、データ書込み時（ライトモード）において、ローカルビット線ＢＬからグローバルビット線ＧＢＬに至る回路が遮断され、ライト信号ＤＩＴ（入力信号）がグローバルビット線ＧＢＬを介して出力端子に出力されることがなく、消費電力を削減することができる。
また、ライトドライバ１５の出力（ライト信号ＤＩＴ）をそのまま利用することにより、新たな配線チャネルを設ける必要がなく、リードライト部２００以外での素子の増加を抑えることができ、面積オーバーヘッドを小さくすることができる。
【００９５】
（Ｃ）第３実施形態
図７は本記憶回路および制御方法の第３実施形態としての記憶回路１ｃの回路構成を部分的に例示する図である。
本第３実施形態の記憶回路１ｃも、第１実施形態の記憶回路１ａと同様に、ＳＲＡＭ等のデータを読み出し可能に記憶するものであって、図７に示すように、第１実施形態のＧＢＬドライバ１３ａに代えてＧＢＬドライバ１３ｃをそなえるものであり、その他の部分は第１実施形態の記憶回路１ａと同様に構成されている。
【００９６】
なお、図中、既述の符号と同一の符号は同一もしくは略同一の部分を示しているので、その詳細な説明は省略する。
ＧＢＬドライバ１３ｃは、第１実施形態のＧＢＬドライバ１３ａと同様に、メモリセル１０から読み出されセンスアンプ１２によって増幅されたリード信号をグローバル信号線ＧＢＬ上に送出したり、ライトドライバ１５から入力されライトアンプ１４によって増幅された書込信号を、ローカルビット線ＢＬ，ＢＬＢに送出するものである。
【００９７】
このＧＢＬドライバ１３ｃは、カラム信号線１６４，プリディスチャージ信号線１６３，ローカルビット線ＢＬ，ＢＬＢおよび第１ライト信号線１６１が接続されており、カラム信号線１６４からカラム信号ＣＳＥＬが入力された場合において、ローカルビット線ＢＬからメモリセル１０から読み出されセンスアンプ１２によって増幅されたリード信号（第１のリード信号）が入力されたときには、この入力されたリード信号をグローバル信号としてグローバル信号線ＧＢＬから出力するようになっている。
【００９８】
また、ＧＢＬドライバ１３ｃは、本記憶回路１ｃのデータ読出し動作時において、カラム信号線１６４から入力されるカラム信号ＣＳＥＬに基づいて、ローカルビット線ＢＬのリード信号をグローバルビット線ＧＢＬへ出力させる制御を行なうカラムスイッチとしての機能をそなえている。
さらに、このＧＢＬドライバ１３ｃには、第１ライト信号線１６１からライト信号ＤＩＴが入力されるようになっており、この第１ライト信号線１６１からライト信号ＤＩＴが入力されたときには、このライト信号ＤＩＴに基づいて、ライトアンプ１４によって生成された第１駆動ライト信号ＰＤＩＴのグローバル信号線ＧＢＬへの出力を抑止するようになっている。
【００９９】
そして、ＧＢＬドライバ１３ｃにおいては、第１実施形態のＧＢＬドライバ１３ａにおけるＰＦＥＴ１３２ａに代えて、ＧＢＬドライバ部とドレイン接続されたＰＦＥＴ１３２ｃをそなえて構成されている。
具体的には、ＧＢＬドライバ１３ｃは、図７に示すように、ＰＦＥＴ（ｐ型ＦＥＴ（Field effect transistor））１３１，１３２ｃ，１３３およびＮＦＥＴ（ｎ型ＦＥＴ）１３４，１３５，１３６をそなえて構成されている。
【０１００】
ＰＦＥＴ（第１のトランジスタ）１３１は、そのゲート端子（第１のゲート端子）Ｇ１がローカルビット線ＢＬに接続されるとともに、そのソース端子（第１のソース端子）Ｓ１が電源に接続されている。又、このＰＦＥＴ１３１のドレイン端子（第１のドレイン端子）Ｄ１は、ＰＦＥＴ１３３のソース端子Ｓ３に接続されている。
そして、ＰＦＥＴ１３１においては、このドレイン端子Ｄ１から、ローカルビット線ＢＬから入力されるリード信号（第１のリード信号）や、ライトアンプ１４によって生成された第１駆動ライト信号ＰＤＩＴを出力するようになっている。
【０１０１】
ＰＦＥＴ（第２のトランジスタ）１３２ｃは、そのゲート端子（第２のゲート端子）Ｇ２が第１ライト信号線１６１に接続されるとともに、そのソース端子（第２のソース端子）Ｓ２にＰＦＥＴ１３３のドレイン端子Ｄ３が接続されている。又、このＰＦＥＴ１３２ｃのドレイン端子（第２のドレイン端子）Ｄ２は、ＮＦＥＴ１３４のドレイン端子Ｄ３，ＮＦＥＴ１３５のドレイン端子Ｄ５およびＮＦＥＴ１３６のゲート端子Ｇ６にそれぞれ接続されている。
【０１０２】
そして、ＰＦＥＴ１３２ｃにおいては、このドレイン端子Ｄ２から、ＰＦＥＴ１３１のソース端子Ｓ１から入力されるリード信号（第１のリード信号）を出力するようになっている。
また、このＰＦＥＴ１３２ｃにおいては、ＰＦＥＴ１３１のソース端子Ｓ１（第１のソース端子）から第１駆動ライト信号ＰＤＩＴが入力された場合には、ゲート端子Ｇ２（ゲート端子Ｇ１；第１のゲート端子）から入力されるライト信号ＤＩＴに基づいて、第１駆動ライト信号ＰＤＩＴのドレイン端子Ｄ２からの出力を抑止するようになっている。
【０１０３】
具体的には、ＰＦＥＴ１３２ｃは、そのゲート端子Ｇ２に、第1ライト信号線１６１からライト信号ＤＩＴとして“１”（Highパルス）が入力されると、そのドレイン端子Ｄ２からの信号出力を抑止するのである。
すなわち、本第３実施形態の記憶回路１ｃにおいては、ＧＢＬドライバ１３ｃにおいて、第１ライト信号線１６１とゲート接続されたＰＦＥＴ１３２ｃ（抑止回路）をそなえて構成されているのである。
【０１０４】
ＰＦＥＴ（第３のトランジスタ）１３３は、そのゲート端子（第３のゲート端子）Ｇ３がカラム信号線１６４に接続されるとともに、そのソース端子（第３のソース端子）Ｓ３にＰＦＥＴ１３１のドレイン端子Ｄ１が接続されている。又、このＰＦＥＴ１３３のドレイン端子（第３のドレイン端子）Ｄ３は、ＰＦＥＴ１３２ｃのソース端子Ｓ２に接続されている。
【０１０５】
そして、ＰＦＥＴ１３３においては、対応するメモリセル１０が選択されない場合に、ゲート端子Ｇ３から入力されるカラム信号ＣＳＥＬに基づいて、ＰＦＥＴ１３１のソース端子Ｓ１から入力されるリード信号又はライトアンプ１４によって生成された第１駆動ライト信号ＰＤＩＴのドレイン端子Ｄ３からの出力を抑止するようになっている。
具体的には、ＰＦＥＴ１３３は、そのゲート端子Ｇ３に、カラム信号線１６４からカラム信号ＣＳＥＬとして“1”が入力されると、そのドレイン端子Ｄ３からの信号出力を抑止するのである。
【０１０６】
ＮＦＥＴ１３４は、そのゲート端子Ｇ４にプリディスチャージ信号線１６３が接続されるとともに、そのドレイン端子Ｄ４にＰＦＥＴ１３２ｃのドレイン端子Ｄ２が接続されており、更に、このＮＦＥＴ１３４のソース端子Ｓ４は接地されている。
ＮＦＥＴ１３５は、そのゲート端子Ｇ５にグローバル信号線ＧＢＬが接続されるとともに、そのドレイン端子Ｄ５にＰＦＥＴ１３２ｃのドレイン端子Ｄ２が接続されており、更に、このＮＦＥＴ１３５のソース端子Ｓ５は接地されている。 
【０１０７】
ＮＦＥＴ１３６は、そのゲート端子Ｇ６にＰＦＥＴ１３２ｃのドレイン端子Ｄ２が接続されるとともに、そのドレイン端子Ｄ６にグローバル信号線ＧＢＬが接続されており、又、このＮＦＥＴ１３６のソース端子Ｓ６は接地されている。
そして、これらのＮＦＥＴ１３４〜１３６が、ＧＢＬドライバ１３ｃにおけるＧＢＬドライバ部として機能するようになっている。
【０１０８】
また、本第３実施形態の記憶回路１ｃにおいては、ＮＦＥＴ１３５，１３６が、ＮＦＥＴ１３６のゲート端子Ｇ６から入力されるリード信号又は第１駆動ライト信号ＰＤＩＴをグローバル信号線ＧＢＬに出力するようになっており、これらのＮＦＥＴ１３５，１３６が出力回路として機能するようになっている。
ＧＢＬドライバ１３ｃによって生成されたグローバル信号はグローバル信号線ＧＢＬから出力され、ラッチ１７３に取り込まれた後に、Ｉ／Ｏ回路２０１等により本記憶回路１ｃの外部に出力されるようになっている。
【０１０９】
上述の如く構成された本記憶回路および制御方法の第３実施形態としての記憶回路１ｃにおいて、そのデータ書込み動作時に、ライトドライバ１５が、パルス化クロックＷＣＫ，ライトイネーブル信号ＷＥおよび入力信号ＤＩに基づき、ライト信号ＤＩＴ，ＤＩＣを生成する。
そして、このライトドライバ１５が、ライト信号ＤＩＴとして“1”を出力した場合に
、ＰＦＥＴ１３２ｃのゲート端子Ｇ２に、ライト信号ＤＩＴ（“１”）が入力され、ドレイン端子Ｄ２からの信号出力が抑止される。
【０１１０】
これにより、ＧＢＬドライバ１３ｃにおいて、ローカルビット線ＢＬからグローバルビット線ＧＢＬに至る回路が遮断される。従って、グローバルビット線GＢＬの“１”信号がディスチャージされることがなく、グローバルビット線ＧＢＬは“１”を維持する（図５の点Ｂ９参照）。
このように、本記憶回路および制御方法の第３実施形態としての記憶回路１ｃによっても、上述した第２実施形態と同様の作用効果を得ることができる。
【０１１１】
（Ｄ）第４実施形態
図８は本記憶回路および制御方法の第４実施形態としての記憶回路１ｄの回路構成を部分的に例示する図である。
本第４実施形態の記憶回路１ｄも、第１実施形態の記憶回路１ａと同様に、ＳＲＡＭ等のデータを読み出し可能に記憶するものであって、図８に示すように、第１実施形態のＧＢＬドライバ１３ａに代えてＧＢＬドライバ１３ｄをそなえるものであり、その他の部分は第１実施形態の記憶回路１ａと同様に構成されている。
【０１１２】
なお、図中、既述の符号と同一の符号は同一もしくは略同一の部分を示しているので、その詳細な説明は省略する。
ＧＢＬドライバ１３ｄは、第１実施形態のＧＢＬドライバ１３ａと同様に、メモリセル１０から読み出されセンスアンプ１２によって増幅されたリード信号をグローバル信号線ＧＢＬ上に送出したり、ライトドライバ１５から入力されライトアンプ１４によって増幅された書込信号を、ローカルビット線ＢＬ，ＢＬＢに送出するものである。
【０１１３】
このＧＢＬドライバ１３ｄは、カラム信号線１６４，プリディスチャージ信号線１６３，ローカルビット線ＢＬ，ＢＬＢおよび第１ライト信号線１６１が接続されており、カラム信号線１６４からカラム信号ＣＳＥＬが入力された場合において、ローカルビット線ＢＬからメモリセル１０から読み出されセンスアンプ１２によって増幅されたリード信号（第１のリード信号）が入力されたときには、この入力されたリード信号をグローバル信号としてグローバル信号線ＧＢＬから出力するようになっている。
【０１１４】
また、ＧＢＬドライバ１３ｄは、本記憶回路１ｄのデータ読出し動作時において、カラム信号線１６４から入力されるカラム信号ＣＳＥＬに基づいて、ローカルビット線ＢＬのリード信号をグローバルビット線ＧＢＬへ出力させる制御を行なうカラムスイッチとしての機能をそなえている。
さらに、このＧＢＬドライバ１３ｄには、第１ライト信号線１６１からライト信号ＤＩＴが入力されるようになっており、この第１ライト信号線１６１からライト信号ＤＩＴが入力されたときには、このライト信号ＤＩＴに基づいて、ライトアンプ１４によって生成された第１駆動ライト信号ＰＤＩＴのグローバル信号線ＧＢＬへの出力を抑止するようになっている。
【０１１５】
そして、ＧＢＬドライバ１３ｄにおいては、第１実施形態のＧＢＬドライバ１３ａにおけるＰＦＥＴ１３２ａに代えて、ＧＢＬドライバ部とＧＮＤ（接地）と間にＮＦＥＴ１３７をそなえて構成されている。
具体的には、ＧＢＬドライバ１３ｄは、図８に示すように、ＰＦＥＴ（ｐ型ＦＥＴ（Field effect transistor））１３１，１３３，ＮＦＥＴ（ｎ型ＦＥＴ）１３４，１３５，１３６，１３７およびインバータ１３８をそなえて構成されている。
【０１１６】
ＰＦＥＴ（第１のトランジスタ）１３１は、そのゲート端子（第１のゲート端子）Ｇ１がローカルビット線ＢＬに接続されるとともに、そのソース端子（第１のソース端子）Ｓ１が電源に接続されている。又、このＰＦＥＴ１３１のドレイン端子（第１のドレイン端子）Ｄ１は、ＰＦＥＴ１３３のソース端子Ｓ３に接続されている。
そして、ＰＦＥＴ１３１においては、このドレイン端子Ｄ１から、ローカルビット線ＢＬから入力されるリード信号（第１のリード信号）や、ライトアンプ１４によって生成された第１駆動ライト信号ＰＤＩＴ（第１の駆動ライト信号）を出力するようになっている。
【０１１７】
ＰＦＥＴ（第２のトランジスタ）１３３は、そのゲート端子（第２のゲート端子）Ｇ３がカラム信号線１６４に接続されるとともに、そのソース端子（第２のソース端子）Ｓ３にＰＦＥＴ１３１のドレイン端子Ｄ１が接続されている。又、このＰＦＥＴ１３３のドレイン端子（第２のドレイン端子）Ｄ３はＮＦＥＴ１３４のドレイン端子Ｄ４，ＮＦＥＴ１３５のドレイン端子Ｄ５およびＮＦＥＴ１３６のゲート端子Ｇ６にそれぞれ接続されている。
【０１１８】
そして、ＰＦＥＴ１３３においては、対応するメモリセル１０が選択されない場合に、そのゲート端子Ｇ３から入力されるカラム信号ＣＳＥＬに基づいて、ＰＦＥＴ１３１のソース端子Ｓ１から入力されるリード信号又はライトアンプ１４によって生成された第１駆動ライト信号ＰＤＩＴのドレイン端子Ｄ３からの出力を抑止するようになっている。
具体的には、ＰＦＥＴ１３３は、ゲート端子Ｇ３に、カラム信号線１６４からカラム信号ＣＳＥＬとして“1”が入力されると、ドレイン端子Ｄ３からの信号出力を抑止するのである。
【０１１９】
ＮＦＥＴ１３４は、そのゲート端子Ｇ４にプリディスチャージ信号線１６３が接続されるとともに、そのドレイン端子Ｄ４にＰＦＥＴ１３３のドレイン端子Ｄ３，ＮＦＥＴ１３５のドレイン端子Ｄ５およびＮＦＥＴ１３６のゲート端子Ｇ６が接続されている。又、このＮＦＥＴ１３４のソース端子Ｓ４は接地されている。
ＮＦＥＴ（第４のトランジスタ）１３５は、そのゲート端子（第４のゲート端子）Ｇ５にグローバル信号線ＧＢＬが接続されるとともに、そのドレイン端子（第４のドレイン端子）Ｄ５にＰＦＥＴ１３３のドレイン端子Ｄ３およびＮＦＥＴ１３６のゲート端子Ｇ６が接続されている。更に、このＮＦＥＴ１３５のソース端子（第４のソース端子）Ｓ５は、ＮＦＥＴ１３６のソース端子Ｓ６およびＮＦＥＴ１３７のドレイン端子Ｄ７に接続されている。
【０１２０】
ＮＦＥＴ（第３のトランジスタ）１３６は、そのゲート端子（第３のゲート端子）Ｇ６にＰＦＥＴ１３３のドレイン端子Ｄ３が接続されるとともに、そのドレイン端子（第３のドレイン端子）Ｄ６にグローバル信号線ＧＢＬが接続されている。又、このＮＦＥＴ１３６のソース端子（第３のソース端子）Ｓ６は、ＮＦＥＴ１３７のドレイン端子Ｄ７およびＮＦＥＴ１３５のソース端子Ｓ５に接続されている。
【０１２１】
そして、本第４実施形態の記憶回路１ｄにおいては、ＮＦＥＴ１３５，１３６が、ＮＦＥＴ１３６のゲート端子Ｇ６から入力されるリード信号（第１のリード信号）又は第１駆動ライト信号ＰＤＩＴ（第１の駆動ライト信号）をグローバル信号線ＧＢＬに出力するようになっており、これらのＮＦＥＴ１３５，１３６がＧＢＬドライバ部（出力回路）として機能するようになっている。
【０１２２】
インバータ（インバータ回路）１３８は、第１ライト信号線１６１に接続され、この第１ライト信号線１６１から入力されるライト信号ＤＩＴを反転するものである。
ＮＦＥＴ（第５のトランジスタ）１３７は、そのゲート端子（第５のゲート端子）Ｇ７にインバータ１３８が出力する反転されたライト信号ＤＩＴが入力されるとともに、そのドレイン端子（第５のドレイン端子）Ｄ７に、ＮＦＥＴ１３６のソース端子Ｓ６およびＮＦＥＴ１３５のソース端子Ｓ５が接続されている。又、このＮＦＥＴ１３７のソース端子（第５のソース端子）Ｓ７は接地されている。
【０１２３】
そして、インバータ１３８に、第1ライト信号線１６１からライト信号ＤＩＴとして“
１”（Highパルス）が入力されると、このインバータ１３８によって反転されたライト信号ＤＩＴがＮＦＥＴ１３７のゲート端子Ｇ７に入力され、このＮＦＥＴ１３７は、そのソース端子Ｓ７からの信号出力を抑止するようになっている。
すなわち、本第４実施形態の記憶回路１ｄにおいては、これらのインバータ１３８およびＮＦＥＴ１３７が、第１ライト信号線１６１から入力されるライト信号ＤＩＴに基づいて、前述したＮＦＥＴ１３５，１３６（出力回路）からの第１駆動ライト信号ＰＤＩＴのグローバル信号線ＧＢＬへの出力を抑止する抑止回路として機能するようになっている。
【０１２４】
また、ＧＢＬドライバ１３ｄによって生成されたグローバル信号はグローバル信号線ＧＢＬから出力され、ラッチ１７３に取り込まれた後に、Ｉ／Ｏ回路２０１等により本記憶回路１ａの外部に出力されるようになっている。
上述の如く構成された本記憶回路および制御方法の第４実施形態としての記憶回路１ｄにおいて、そのデータ書込み動作時に、ライトドライバ１５が、パルス化クロックＷＣＫ，ライトイネーブル信号ＷＥおよび入力信号ＤＩに基づき、ライト信号ＤＩＴ，ＤＩＣを生成する。
【０１２５】
そして、ライトドライバ１５が、ライト信号ＤＩＴとして“1”を出力した場合に、こ
のライト信号ＤＩＴがインバータ１３８に入力され、このインバータ１３８によって反転されたライト信号ＤＩＴ（“0”）がＮＦＥＴ１３７のゲート端子Ｇ７に入力される。こ
れにより、ＮＦＥＴ１３７は、そのソース端子Ｓ７からの信号出力を抑止し、ＧＢＬドライバ１３ｄにおいて、ローカルビット線ＢＬからグローバルビット線ＧＢＬに至る回路が遮断される。
【０１２６】
このように、本記憶回路および制御方法の第４実施形態としての記憶回路１ｄによっても、上述した第２実施形態と同様の作用効果を得ることができる。又、この第４実施形態としての記憶回路１ｄによれば、前述した第１〜３実施形態の記憶回路１ａ〜１ｃに比べて、ディレイペナルティを小さい構成とすることができる。
（Ｅ）第５実施形態
図９は本記憶回路および制御方法の第５実施形態としての記憶回路１ｅの回路構成を部分的に例示する図である。
【０１２７】
本第５実施形態の記憶回路１ｅも、第４実施形態の記憶回路１ｄと同様に、ＳＲＡＭ等のデータを読み出し可能に記憶するものであって、図９に示すように、第４実施形態のＧＢＬドライバ１３ｄに代えてＧＢＬドライバ１３ｅをそなえるものであり、その他の部分は第４実施形態の記憶回路１ｄと同様に構成されている。
なお、図中、既述の符号と同一の符号は同一もしくは略同一の部分を示しているので、その詳細な説明は省略する。
【０１２８】
ＧＢＬドライバ１３ｅは、第４実施形態のＧＢＬドライバ１３ｄと同様に、メモリセル１０から読み出されセンスアンプ１２によって増幅されたリード信号をグローバル信号線ＧＢＬ上に送出したり、ライトドライバ１５から入力されライトアンプ１４によって増幅された書込信号を、ローカルビット線ＢＬ，ＢＬＢに送出するものであり、第４実施形態のＧＢＬドライバ１３ｄのインバータ１３８およびＮＦＥＴ１３７に代えて、ＰＦＥＴ１３９をそなえて構成したものである。
【０１２９】
具体的には、ＰＦＥＴ１３９のゲート端子Ｇ９に第１ライト信号線１６１が接続されるとともに、ＮＦＥＴ１３５のソース端子Ｓ５およびＮＦＥＴ１３６のソース端子Ｓ６がそれぞれ、ＰＦＥＴ１３９のドレイン端子Ｄ９に接続されている。又、このＰＦＥＴ１９３のソース端子Ｓ９は接地されている。
そして、このＰＦＥＴ１３９のゲート端子Ｇ９に、第1ライト信号線１６１からライト
信号ＤＩＴとして“１”（Highパルス）が入力されると、ＰＦＥＴ１３９は、そのドレイン端子Ｄ９からの信号出力を抑止するようになっている。
【０１３０】
すなわち、本第５実施形態の記憶回路１ｅにおいては、このＰＦＥＴ１３９が、第１ライト信号線１６１から入力されるライト信号ＤＩＴに基づいて、前述したＮＦＥＴ１３５，１３６（出力回路）からの第１駆動ライト信号ＰＤＩＴのグローバル信号線ＧＢＬへの出力を抑止する抑止回路として機能するようになっている。
上述の如く構成された本記憶回路および制御方法の第５実施形態としての記憶回路１ｅにおいて、そのデータ書込み動作時に、ライトドライバ１５が、パルス化クロックＷＣＫ，ライトイネーブル信号ＷＥおよび入力信号ＤＩに基づき、ライト信号ＤＩＴ，ＤＩＣを生成する。
【０１３１】
そして、ライトドライバ１５が、ライト信号ＤＩＴとして“1”を出力した場合に、こ
のライト信号ＤＩＴがＰＦＥＴ１３９のゲート端子Ｇ９に入力される。これにより、ＰＦＥＴ１３９は、そのソース端子Ｓ９からの信号出力を抑止し、ＧＢＬドライバ１３ｄにおいて、ローカルビット線ＢＬからグローバルビット線ＧＢＬに至る回路が遮断される。
このように、本記憶回路および制御方法の第５実施形態としての記憶回路１ｅによっても、上述した第４実施形態と同様の作用効果を得ることができる。又、この第５実施形態としての記憶回路１ｅによれば、上述した第４実施形態の記憶回路１ｄに比べて、配線面積を低減することができる。
【０１３２】
（Ｆ）その他
そして、本記憶回路および制御方法は上述した各実施形態に限定されるものではなく、本記憶回路および制御方法の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述した各実施形態において、メモリセル１０,プリチャージ／イコライザ１１，センスアンプ１２およびライトアンプ１４の構成は、各図に示された回路構成に限定されるものではなく、種々変形して実施することができる。
【０１３３】
なお、本記憶回路および制御方法の各実施形態が開示されていれば、本記憶回路および制御方法を当業者によって実施・製造することが可能である。
図１０は本記憶回路および制御方法の第４実施形態としての記憶回路１ｄの回路レイアウト例を示す図である。
本第４実施形態の記憶回路１ｄは、例えば、この図１０に示すように各部を配置することにより実現することができる。
【０１３４】
なお、この図１０中の各線に囲まれた領域は、図３に示した各部の回路に相当し、ＧＢＬドライバ１３ｄを除き、８カラム中の１カラム分のみを示している。
そして、本記憶回路および制御方法の他の実施形態にかかる記憶回路１ａ〜１ｃ，１ｅについても、この記憶回路１ｄと同様に実現することができることは言うまでもない。
【図面の簡単な説明】
【０１３５】
【図１】第1実施形態としての記憶回路の回路構成を部分的に例示する図である。
【図２】第1実施形態としての記憶回路の構成を模式的に示す図である。
【図３】第1実施形態としての記憶回路の機能構成を模式的に示す図である。
【図４】第1実施形態としての記憶回路のライトドライバにおける信号入力と動作モードとの対応例を示す図である。
【図５】第１実施形態としての記憶回路における、データ書込み時の処理を説明するためのタイミングチャートである。
【図６】第２実施形態としての記憶回路の回路構成を部分的に例示する図である。
【図７】第３実施形態としての記憶回路の回路構成を部分的に例示する図である。
【図８】第４実施形態としての記憶回路の回路構成を部分的に例示する図である。
【図９】第５実施形態としての記憶回路の回路構成を部分的に例示する図である。
【図１０】第４実施形態としての記憶回路の回路レイアウト例を示す図である。
【図１１】従来のＳＲＡＭの構成を模式的に示す図である。
【図１２】従来のＳＲＡＭの構成を模式的に示す図である。
【図１３】従来のＳＲＡＭの一部の回路構成の例を示す図である。
【図１４】従来のＳＲＡＭのデータ書き込み時の各信号の状態の例を示すタイミングチャートである。
【符号の説明】
【０１３６】
１ａ，１ｂ，１ｃ，１ｄ，１ｅ    記憶回路
１０    メモリセル
１１    プリチャージ／イコライザ
１２    センスアンプ
１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ    ＧＢＬドライバ
１４    ライトアンプ
１５    ライトドライバ（ライト信号駆動回路）
１８  ＧＢＬリセット部
１３１，１３２ａ，１３２ｂ，１３２ｃ，１３３，１３９    ＰＦＥＴ
１３４〜１３７    ＮＦＥＴ
１４１，１４２，１４４    トランジスタ
１３８，１４３    インバータ
１６１    第１ライト信号線
１６２    第２ライト信号線
１６３    プリディスチャージ信号線
１６４    カラム信号線
１６５    センスアンプ・イネーブル信号線
１６６    ビット線プリチャージ信号信号線
１６８    データ入力信号線
１６９    ライトイネーブル信号線
１７１〜１７３    ラッチ
２０２    クロックジェネレータ
ＢＬ，ＢＬＢ    ローカルビット線（第１のビット信号線，第２のビット信号線）
ＣＬＫ    システムクロック
ＣＳＥＬ  カラム信号
ＤＩ    入力信号（ライト信号）
ＤＩＴ，ＤＩＣ    ライト信号
ＧＢＬ    グローバルビット線
ＧＰＣ    グローバルビット線プリチャージ信号
ＰＣ＿Ｂ    ビット線プリチャージ信号
ＰＤＣ    プリディスチャージ信号
ＲＤ   読出し信号
ＳＡＥＮ    センスアンプ・イネーブル信号
ＷＥ    ライトイネーブル信号
ＷＣＫ    パルス化クロック信号
ＷＬ    ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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