(57)【特許請求の範囲】
【請求項１】
抵抗変化型素子と、並列接続されたＮチャネル電界効果トランジスタおよびＰチャネル電界効果トランジスタからなる選択用スイッチとがビット線およびソース線間に直列接続され、前記選択用スイッチが前記ビット線側に、前記抵抗変化型素子が前記ソース線側に設けられており、
データ書き込み時には、前記Ｎチャネル電界効果トランジスタをＯＮさせる選択電圧と前記Ｐチャネル電界効果トランジスタをＯＮさせる反転選択電圧を前記Ｎチャネル電界効果トランジスタおよび前記Ｐチャネル電界効果トランジスタの各ゲートに与え、前記ビット線および前記ソース線間に書込データに対応した極性の電圧を印加し、データ読み出し時には、前記Ｎチャネル電界効果トランジスタをＯＮさせる選択電圧であって前記データ書き込み時よりも低い選択電圧と前記Ｐチャネル電界効果トランジスタをＯＦＦさせる反転選択電圧を前記Ｎチャネル電界効果トランジスタおよび前記Ｐチャネル電界効果トランジスタの各ゲートに与え、前記ビット線および前記ソース線間に前記データ書き込み時と同じ大きさの所定の極性の電圧を印加し、前記ビット線および前記ソース線間に流れる電流を検出するようにしたことを特徴とする不揮発性メモリセル。
【請求項２】
前記抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項３】
各々、抵抗変化型素子と、並列接続されたＮチャネル電界効果トランジスタおよびＰチャネル電界効果トランジスタからなる選択用スイッチとをビット線接続端およびソース線接続端間に直列接続してなり、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、
前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルのＮチャネル電界効果トランジスタの各ゲートに接続された複数の行選択線と、
前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルのＰチャネル電界効果トランジスタの各ゲートに接続された複数の反転行選択線と、
前記メモリセルアレイの各行を挟むように各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る複数のソース線であって、隣接するソース線との間に挟む一行の各不揮発性メモリセルのソース線接続端に接続された複数のソース線と、
前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切り、各列の各不揮発性メモリセルのビット線接続端に接続された複数のビット線と、
行アドレスが示す行に対応した行選択線および反転行選択線に当該行の不揮発性メモリセルの選択用スイッチをＯＮさせる選択電圧および反転選択電圧を出力し、行アドレスが示す行以外の行に対応した行選択線および反転行選択線に当該行の不揮発性メモリセルの選択用スイッチをＯＦＦさせる選択電圧および反転選択電圧を出力するとともに、行アドレスが示す行を挟む２本のソース線にデータ書き込みまたはデータ読み出しのためのソース電圧を出力する行デコーダと、
前記列毎に設けられたビット線の中から１本のビット線を選択し、データ線に接続する列選択部と、
列アドレスに対応した列のビット線を前記列選択部に選択させる列デコーダと、
データ書き込み時に前記データ線に出力するビット電圧を書込データに応じて制御する書込ドライバと、
データ読み出し時に前記データ線に流れ込む電流を検出することによりアクセス対象である不揮発性メモリセルに記憶されたデータを判定するセンスアンプと
を具備することを特徴とする不揮発性メモリ。
【請求項４】
データ書き込み時に、前記行デコーダおよび書込ドライバは、前記ソース電圧および前記ビット電圧間の電圧が書込データに対応した極性の電圧となるように前記ソース電圧および前記ビット電圧を各々出力することを特徴とする請求項３に記載の不揮発性メモリ。
【請求項５】
前記行デコーダは、前記メモリセルアレイの各行に各々対応した複数の行選択回路を具備し、各行に対応した各行選択回路は、行アドレスが当該行を示す場合に、当該行の各不揮発性メモリの選択用スイッチをＯＮにする選択電圧および反転選択電圧を出力するとともに、当該行を挟む２本のソース線にデータ書き込みまたはデータ読み出しのためのソース電圧を出力することを特徴とする請求項３に記載の不揮発性メモリ。
【請求項６】
各々、抵抗変化型素子と、並列接続されたＮチャネル電界効果トランジスタおよびＰチャネル電界効果トランジスタからなる選択用スイッチとをビット線接続端およびソース線接続端間に直列接続してなり、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、
前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルのＮチャネル電界効果トランジスタの各ゲートに接続された複数の行選択線と、
前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルのＰチャネル電界効果トランジスタの各ゲートに接続された複数の反転行選択線と、
前記メモリセルアレイの連続した２行の組毎に各々設けられ、行に沿った方向に延びてメモリセルアレイを横切る複数のソース線であって、各ソース線に対応した２行の各不揮発性メモリセルの各ソース線接続端に接続された複数のソース線と、
前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切り、各列の各不揮発性メモリセルの各ビット線接続端に接続された複数のビット線と、
行アドレスが示す行に対応した行選択線および反転行選択線に当該行の不揮発性メモリセルの選択用スイッチをＯＮさせる選択電圧および反転選択電圧を出力し、行アドレスが示す行以外の行に対応した行選択線および反転行選択線に当該行の不揮発性メモリセルの選択用スイッチをＯＦＦさせる選択電圧および反転選択電圧を出力するとともに、行アドレスが示す行を含む２行の組に対応した１本のソース線にデータ書き込みまたはデータ読み出しのためのソース電圧を出力する行デコーダと、
前記列毎に設けられたビット線の中から１本のビット線を選択し、データ線に接続する列選択部と、
列アドレスに対応した列のビット線を前記列選択部に選択させる列デコーダと、
データ書き込み時に前記データ線に出力するビット電圧を書込データに応じて制御する書込ドライバと、
データ読み出し時に前記データ線に流れ込む電流を検出することによりアクセス対象である不揮発性メモリセルに記憶されたデータを判定するセンスアンプとを具備し、
前記行デコーダは、前記メモリセルアレイの連続した２行の組毎に各々設けられた複数の行選択回路を具備し、各行選択回路は、行アドレスが当該行を示す場合に、当該行の各不揮発性メモリの選択用スイッチをＯＮにする選択電圧および反転選択電圧を出力する当該組の各行に対応した回路と、行アドレスが当該組のいずれかの行を示す場合に当該組に対応したソース線にデータ書き込みまたはデータ読み出しのためのソース電圧を出力する回路を具備することを特徴とする不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、抵抗変化型素子を利用した不揮発性メモリセルおよびこの不揮発性メモリセルを備えた不揮発性メモリに関する。
【背景技術】
【０００２】
微細化に限界が見えてきたフラッシュメモリあるいはＤＲＡＭに代わり、近年、次世代不揮発性メモリとして抵抗変化型素子を利用してデータを記憶する抵抗変化型メモリが注目されている。この抵抗変化型素子としては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；磁気抵抗ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；相変化ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；抵抗変化型ＲＡＭ）等に用いられているものが挙げられる。このような抵抗変化型素子を利用したメモリは、フラッシュメモリのような複雑なプロセスを必要とせず、標準ロジックプロセスと相性が良く、微細化に向いていること、低電圧で動作することより、将来性を有望視されている。この種の抵抗変化型素子を利用したメモリの素子構成、特性およびアレイ構成は、例えば特許文献１または非特許文献１に開示されている。
【０００３】
図１８（ａ）および（ｂ）は、抵抗変化型素子として代表的なＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子を利用したメモリセルの構成と動作を示す図である。図１８（ａ）および（ｂ）に示すように、ＭＴＪ素子は、磁気の方向が一定のピン層と、トンネルバリア膜と、磁気の方向が変化するフリー層とからなる。図１８（ａ）に示すように、フリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、ＭＴＪ素子は低抵抗となり、データ“０”を記憶した状態となる。逆に、図１８（ｂ）に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、ＭＴＪ素子は高抵抗となり、データ“１”を記憶した状態になる。このようなＭＴＪ素子によりメモリセルを構成する場合には、図１８（ａ）および（ｂ）に例示するように、ＭＴＪ素子を選択するためのスイッチとして、ＮチャネルトランジスタＴｓがＭＴＪ素子に直列接続される。このような不揮発性メモリセルの構成は、例えば特許文献１に開示されている。
【０００４】
図１９は、図１８（ａ）および（ｂ）に示すような不揮発性メモリセルにより構成された従来のメモリセルアレイの断面構造を例示する図である。図１９に示す例では、半導体基板に図１８（ａ）および（ｂ）に示す選択用のＮチャネルトランジスタＴｓが形成されている。そして、１メモリセルを構成する２つのＮチャネルトランジスタＴｓのゲートに選択電圧ＷＬが与えられる。これらのＮチャネルトランジスタＴｓのソースは、スルーホールと第１メタル層１Ｍとを介して第２メタル層２Ｍによるソース線ＳＬに接続されている。また、２つのＮチャネルトランジスタＴｓの共用のドレインは、スルーホールを介してＭＴＪ素子のピン層に接続され、このＭＴＪ素子のフリー層はスルーホールを介して第２メタル層２Ｍによるビット線ＢＬに接続されている。
【０００５】
図２０は従来のメモリセルアレイの回路構成を示す図、図２１は同メモリセルアレイのレイアウト例を示す図である。図２０および図２１において、一点鎖線により囲った領域は１個分の不揮発性メモリセルを示している。メモリセルアレイは、この不揮発性メモリセルを行列状に配列したものである。図２１に示すように、メモリセルアレイでは、ポリシリコン層による行選択線ＷＬ００、ＷＬ０１、ＷＬ１０、ＷＬ１１、ＷＬ２０、ＷＬ２１が水平方向に配線されている。メモリセルアレイには、垂直方向に延びた矩形のＮ型不純物領域が水平方向に複数並列に形成されている。そして、ポリシリコン層である行選択線とこれらのＮ型不純物層との交差部分が図１８および図１９に示すＮチャネルトランジスタのゲートとなり、このゲートの両側のＮ型不純物層がＮチャネルトランジスタのソースまたはドレインとなる。
【０００６】
メモリセルアレイでは、垂直方向に延びた第２メタル層Ｍ２によるソース線ＳＬ０、ＳＬ１、ＳＬ２、ＳＬ３と、第２メタル層Ｍ２によるビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３とが水平方向に交互に配列されている。図示の例において、一点鎖線で囲まれた不揮発性メモリセルでは、行選択線ＷＬ１０をゲートとするＮチャネルトランジスタのソースと、行選択線ＷＬ１１をゲートとするＮチャネルトランジスタのソースにソース線ＳＬ１が接続されている。また、行選択線ＷＬ１０をゲートとするＮチャネルトランジスタと行選択線ＷＬ１１をゲートとするＮチャネルトランジスタの共通のドレインと、第２メタル層Ｍ２によるビット線ＢＬ１との間にＭＴＪ素子が介挿されている。
【０００７】
図２２は以上説明した不揮発性メモリセルの動作条件を示す図である。所望の不揮発性メモリセルのＭＴＪ素子に“０”を書き込む場合、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに１．２Ｖを、ソース線ＳＬに０Ｖを与える。この結果、不揮発性メモリセルのＭＴＪ素子にフリー層からピン層に向かう方向の約４９μＡの電流が流れ、ＭＴＪ素子が低抵抗となり、“０”を記憶した状態となる。一方、所望の不揮発性メモリセルのＭＴＪ素子に“１”を書き込む場合、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに０Ｖを、ソース線ＳＬに１．２Ｖを与える。この結果、不揮発性メモリセルのＭＴＪ素子にピン層からフリー層に向かう方向の約４９μＡの電流が流れ、ＭＴＪ素子が高抵抗となり、“１”を記憶した状態となる。
【０００８】
所望の不揮発性メモリセルからデータを読み出す場合は、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに０．１５Ｖを、ソース線ＳＬに０Ｖを与える。そして、ビット線ＢＬから不揮発性メモリセルのＭＴＪ素子に流れ込む電流を検出する。ＭＴＪ素子が“０”を記憶しており、低抵抗となっている場合、ＭＴＪ素子には１５μＡ程度の電流が流れる。一方、ＭＴＪ素子が“１”を記憶しており、高抵抗となっている場合、ＭＴＪ素子には１０μＡ程度の電流が流れる。従って、ＭＴＪ素子に流れ込む電流を検出して閾値と比較することにより、ＭＴＪ素子が“０”を記憶しているか“１”を記憶しているかを判定することができる。なお、このようなメモリセルアレイの構成およびメモリセルアレイを構成する不揮発性メモリセルの動作条件は例えば非特許文献２に開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１８７６３１号公報
【非特許文献】
【００１０】
【非特許文献１】ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．２５８、Ｆｅｂ．２０１０．
【非特許文献２】非特許文献  電子情報通信学会  信学技報ＩＣＩＣＥ  Ｔｅｃｈｎｉｃａｌ  Ｒｅｐｏｒｔ  ＩＣＤ２０１０−７  ｐ３５〜ｐ４０
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、上述した従来の不揮発性メモリセルは、ビット線およびソース線間の電圧がＮチャネルトランジスタを介して抵抗変化型素子に印加されるため、いわゆる閾値落ちがＮチャネルトランジスタに発生し、抵抗変化型素子に印加される電圧がビット線およびソース線間の電圧からＮチャネルトランジスタの閾値分だけ減少する。従って、抵抗変化型素子自体は０．６Ｖで書き込みが可能であるのに、図２２に示すようにデータ書き込みに１．２Ｖの電圧が必要であり、このため、不揮発性メモリの電源線圧を１．２Ｖにする必要があった。また、昇圧回路を用いてＮチャネルトランジスタのゲート電圧を生成すれば、閾値落ちの対策を行うことができるが、昇圧回路を設けることにより不揮発性メモリの消費電力は増える問題が発生する。
【００１２】
この発明は、以上説明した事情に鑑みてなされたものであり、内部昇圧回路を必要とせず、超低電圧、低消費電力で動作可能な不揮発性メモリセルおよび不揮発性メモリを提供することを目的とする。
【課題を解決するための手段】
【００１３】
この発明は、抵抗変化型素子と、並列接続されたＮチャネル電界効果トランジスタおよびＰチャネル電界効果トランジスタからなる選択用スイッチとをビット線およびソース線間に直列接続してなることを特徴とする不揮発性メモリセルを提供する。
【００１４】
かかる発明によれば、選択用スイッチが並列接続されたＮチャネル電界効果トランジスタおよびＰチャネル電界効果トランジスタにより構成されているので、ビット線およびソース線間に印加される電圧の極性によらず、閾値落ちの問題が発生しない。従って、低い電源電圧で選択用スイッチを介した抵抗変化型素子へのデータ書き込みを行うことができる。
【００１５】
また、この発明は、上記不揮発性メモリセルを行列状に配列したメモリセルアレイを有する各種の不揮発性メモリを提供する。これらの不揮発性メモリにおいても、メモリセルアレイを構成する不揮発性メモリセルの選択用スイッチが並列接続されたＮチャネル電界効果トランジスタおよびＰチャネル電界効果トランジスタにより構成されているので、閾値落ちの問題が発生しない。従って、内部昇圧回路を必要とせず、超低電圧、低消費電力で動作可能な不揮発性メモリを実現することができる。
【図面の簡単な説明】
【００１６】
【図１】この発明の第１実施形態である不揮発性メモリセルの構成を示す回路図である。
【図２】同実施形態の動作条件を示す図である。
【図３】この発明の第２実施形態である不揮発性メモリセルの構成を示す回路図である。
【図４】同実施形態の動作条件を示す図である。
【図５】この発明の第３実施形態である不揮発性メモリの構成を示す回路図である。
【図６】同実施形態におけるメモリセルアレイのレイアウト例を示す図である。
【図７】この発明の第４実施形態である不揮発性メモリの構成を示す回路図である。
【図８】同実施形態の動作条件を示す図である。
【図９】同実施形態における行選択回路の構成例を示す回路図である。
【図１０】同実施形態におけるメモリセルアレイのレイアウト例を示す図である。
【図１１】この発明の第５実施形態である不揮発性メモリの構成を示す回路図である。
【図１２】同実施形態の動作条件を示す図である。
【図１３】同実施形態における行選択回路の構成例を示す回路図である。
【図１４】この発明の第６実施形態である不揮発性メモリの構成を示す回路図である。
【図１５】同実施形態における複数のソースデコーダと複数のソース線との接続関係を示す図である。
【図１６】同実施形態におけるメモリセルアレイのレイアウト例を示す図である。
【図１７】同メモリセルアレイにおける各不揮発性メモリを構成する素子と素子間の配線の大まかなレイアウトを示す図である。
【図１８】ＭＴＪ素子の構成および動作を示す図である。
【図１９】ＭＴＪ素子を利用した不揮発性メモリセルの断面構造を例示する図である。
【図２０】同不揮発性メモリセルを利用したメモリセルアレイの回路構成を例示する図である。
【図２１】同メモリセルアレイのレイアウトを示す平面図である。
【図２２】同不揮発性メモリセルの動作条件を示す図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）を指す。
【００１８】
＜第１実施形態＞
図１は、この発明の第１実施形態である不揮発性メモリセルの構成を示す回路図である。図１に示すように、本実施形態による不揮発性メモリセルは、抵抗変化型素子Ｒ１と、並列接続されたＮチャネルトランジスタＴＮおよびＰチャネルトランジスタＴＰからなるＣＭＯＳスイッチＳＷとをビット線接続端およびソース線接続端間に直列接続してなるものである。さらに詳述すると、本実施形態において、抵抗変化型素子Ｒ１は、ＭＴＪ素子であり、そのフリー層がビット線ＢＬに接続され、ピン層がＣＭＯＳスイッチＳＷの一端に接続され、このＣＭＯＳスイッチＳＷの他端はソース線ＳＬに接続されている。ＣＭＯＳスイッチＳＷにおけるＮチャネルトランジスタＴＮのゲートには選択電圧ＷＬが、ＰチャネルトランジスタＴＰのゲートには反転選択電圧ＷＬＢが与えられる。このＣＭＯＳスイッチＳＷは、データ読み出し時およびデータ書き込み時に抵抗変化型素子Ｒ１を選択する選択用スイッチとして機能する。
【００１９】
図２は本実施形態による不揮発性メモリセルの動作条件を示す図である。まず、抵抗変化型素子Ｒ１に対するデータ書き込みについて説明する。抵抗変化型素子Ｒ１に“０”を書き込む場合、ビット線ＢＬを０．６Ｖ、ソース線ＳＬを０Ｖとし、選択電圧ＷＬを０．６Ｖ、反転選択電圧ＷＬＢを０Ｖとする。この状態では、抵抗変化型素子Ｒ１の両端に約０．６Ｖの電圧が印加され、ビット線ＢＬからソース線ＳＬに約４９μＡの電流が流れる。この結果、抵抗変化型素子Ｒ１は低抵抗になり、データ“０”を記憶した状態となる。抵抗変化型素子Ｒ１に“１”を書き込む場合は、ビット線ＢＬを０Ｖ、ソース線ＳＬを０．６Ｖとし、選択電圧ＷＬを０．６Ｖ、反転選択電圧ＷＬＢを０Ｖとする。この結果、ソース線ＳＬからビット線ＢＬに電流が流れる。その際、ＣＭＯＳスイッチＳＷにトランジスタの閾値相当の電圧降下（いわゆる閾値落ち）が生じないため、抵抗変化型素子Ｒ１の両端に約０．６Ｖの電圧が印加され、約４９μＡの電流が流れる。これにより抵抗変化型素子Ｒ１は高抵抗に変化し、データ“１”を記憶した状態となる。
【００２０】
次に抵抗変化型素子Ｒ１からのデータ読み出しについて説明する。データ読み出しでは、ビット線ＢＬを０．１５Ｖ、ソース線ＳＬを０Ｖ、選択電圧ＷＬを０．６Ｖ、反転選択電圧ＷＬＢを０Ｖとする。ここで、抵抗変化型素子Ｒ１がデータ“０”を記憶しており、低抵抗である場合、ビット線ＢＬからソース線ＳＬに向けて１５μＡの電流が流れる。一方、抵抗変化型素子Ｒ１がデータ“１”を記憶しており、高抵抗である場合、ビット線ＢＬからソース線ＳＬに向けて１０μＡの電流が流れる。従って、データ“０”の読み出し時に流れる電流１５μＡと、データ“１”の読み出し時に流れる電流１０μＡとの間の閾値（例えば１２．５μＡ）を発生し、データ読み出し時にビット線ＢＬからソース線ＳＬに向けて流れる電流をこの閾値と比較することにより、抵抗変化型素子Ｒ１に記憶されているデータが“０”か“１”を判定することができる。
【００２１】
以上のように、本実施形態によれば、抵抗変化型素子Ｒ１を選択するための選択用スイッチをＣＭＯＳスイッチＳＷとしたため、データ書き込み時に、データ“０”を書き込む場合、データ“１”を書き込む場合の双方において、選択用スイッチに閾値落ちが発生せず、抵抗変化型素子Ｒ１に対する正確なデータ書き込みを行うことができる。
【００２２】
＜第２実施形態＞
図３はこの発明の第２実施形態である不揮発性メモリセルの構成を示す回路図である。本実施形態では、上記第１実施形態に対してＣＭＯＳスイッチＳＷと抵抗変化型素子Ｒ１との位置関係が入れ替わっており、抵抗変化型素子Ｒ１がソース線ＳＬ側に、ＣＭＯＳスイッチＳＷがビット線ＢＬ側にある。
【００２３】
図４は本実施形態による不揮発性メモリセルの動作条件を示す図である。抵抗変化型素子Ｒ１に対するデータ書き込みの動作は上記第１実施形態と同様である。そこで、データ読み出しについて説明する。本実施形態では、データ読み出し時、ビット線ＢＬを電源電圧と同じ０．６Ｖとし、選択電圧ＷＬを０．３Ｖとし、反転選択電圧ＷＬＢを０．６Ｖとする。これによりＰチャネルトランジシタＴＰはＯＦＦとなる。そして、ＮチャネルトランジスタＴＮでは、閾値落ちが発生し、ＮチャネルトランジスタＴＮと抵抗変化型素子Ｒ１との接続点の電位は０．１５Ｖとなる。この結果、上記第１実施形態と同様、データ読み出し時に抵抗変化型素子Ｒ１に印加される電圧は０．１５Ｖとなる。
【００２４】
上記第１実施形態では、データ読み出し時にビット線ＢＬに印加する０．１５Ｖの電圧を発生する定電圧回路が必要になるが、本実施形態は、この０．１５Ｖの定電圧回路が不要であり、制御が容易であるという利点がある。
【００２５】
＜第３実施形態＞
図５はこの発明の第３実施形態である不揮発性メモリの構成を示す回路図である。図５において、メモリセルアレイ１００は、メモリセルＭｋｊをｍ＋１行ｎ＋１列の行列状に配列してなるものである。図示の例では、各メモリセルＭｋｊは、上記第１実施形態（図１）の不揮発性メモリセルであるが、上記第２実施形態（図３）の不揮発性メモリセルに置き換えてもよい。一列をなすｍ＋１個のメモリセルＭｋｊ（ｋ＝０〜ｍ）の左右両側にはソース線ＳＬｊおよびビット線ＢＬｊが各々配線されている。ここで、ソース線ＳＬｊおよびビット線ＢＬｊ間には、第ｊ列のメモリセルＭｋｊ（ｋ＝０〜ｍ）のＣＭＯＳスイッチＳＷおよび抵抗変化型素子Ｒ１が各々介挿されている。また、一行をなすｎ＋１個のメモリセルＭｋｊ（ｊ＝０〜ｎ）の上下両側には行選択線ＷＬｋおよび反転行選択線ＷＬｋＢが各々配線されている。ここで、行選択線ＷＬｋは、第ｋ行のメモリセルＭｋｊ（ｋ＝０〜ｍ）のＮチャネルトランジスタＴＮに対する選択電圧ＷＬを供給する配線であり、反転行選択線ＷＬｋＢは、第ｋ行のメモリセルＭｋｊ（ｋ＝０〜ｍ）のＰチャネルトランジスタＴＰに対する反転選択電圧ＷＬＢを供給する配線である（以上、図１参照）。
【００２６】
行デコーダ２００は、データ書き込み時またはデータ読み出し時に、行アドレスに従って、メモリセルアレイ１００の中の一行のメモリセルＭｋｊ（ｊ＝０〜ｎ）を選択する回路である。さらに詳述すると、行デコーダ２００は、行アドレスが第ｋ’行を指示するとき、第ｋ’行に対応した行選択線ＷＬｋ’に対する選択電圧ＷＬを０．６Ｖとし、第ｋ’行に対応した反転行選択線ＷＬｋ’Ｂに対する反転選択電圧ＷＬＢを０Ｖとする。また、第ｋ’行以外の各行に対応した行選択線ＷＬｋ（ｋ≠ｋ’）に対する選択電圧ＷＬを０Ｖとし、第ｋ’行以外の各行に対応した反転行選択線ＷＬｋＢ（ｋ≠ｋ’）に対する反転選択電圧ＷＬＢを０．６Ｖとする。これにより第ｋ’行のメモリセルＭｋ’ｊ（ｊ＝０〜ｎ）の各抵抗変化型素子Ｒ１がソース線ＳＬｊ（ｊ＝０〜ｎ）に接続され、他の行のメモリセルＭｋｊ（ｋ≠ｋ’、ｊ＝０〜ｎ）の各抵抗変化型素子Ｒ１はソース線ＳＬｊ（ｊ＝０〜ｎ）から切り離される。
【００２７】
データ線ＤＬおよび反転データ線ＤＬＢは、メモリセルアレイ１００に対して書き込むデータまたはメモリセルアレイ１００から読み出したデータを伝送するための信号線である。データ線ＤＬとビット線ＢＬｊ（ｊ＝０〜ｎ）の各々との間には、列選択のためのＣＭＯＳスイッチＣＯＬＢｊ（ｊ＝０〜ｎ）が各々介挿されている。また、反転データ線ＤＬＢとソース線ＳＬｊ（ｊ＝０〜ｎ）の各々との間にも列選択のためのＣＭＯＳスイッチＣＯＬＳｊ（ｊ＝０〜ｎ）が各々介挿されている。これらのＣＭＯＳスイッチＣＯＬＢｊ（ｊ＝０〜ｎ）およびＣＭＯＳスイッチＣＯＬＳｊ（ｊ＝０〜ｎ）は列選択部４００を構成している。
【００２８】
列デコーダ３００は、データ書き込み時またはデータ読み出し時に、列アドレスに従って、メモリセルアレイ１００の中の一列のメモリセルＭｋｊ（ｋ＝０〜ｍ）を選択する回路である。さらに詳述すると、列デコーダ３００は、列アドレスが第ｊ’列を指示するとき、ＣＭＯＳスイッチＣＯＬＢｊ’およびＣＯＬＳｊ’のみをＯＮとし、他のＣＭＯＳスイッチＣＯＬＢｊ（ｊ≠ｊ’）およびＣＯＬＳｊ（ｊ≠ｊ’）をＯＦＦとする。この結果、第ｊ’列のビット線ＢＬｊ’およびソース線ＳＬｊ’のみがＣＭＯＳスイッチＣＯＬＢｊ’およびＣＯＬＳｊ’を各々介してデータ線ＤＬおよび反転データ線ＤＬＢに接続される。これによりデータ線ＤＬおよび反転データ線ＤＬＢを介した第ｊ’列のメモリセルＭｋｊ’へのアクセスが可能になる。
【００２９】
書込制御回路８００は、書込許可信号ＷＥとともに書込データＤｉｎが与えられたとき、その書込データＤｉｎを書込ドライバ５００に引き渡す回路である。書込ドライバ５００は、データ線ＤＬを駆動する３ステートバッファと、反転データ線ＤＬＢを駆動する３ステートバッファを有する。
【００３０】
データ書き込み時、書込ドライバ５００は、データ線ＤＬおよび反転データ線ＤＬＢを駆動する２個の３ステートバッファを出力イネーブル状態とする。そして、書込ドライバ５００は、書込データＤｉｎが“０”である場合、データ線ＤＬに０．６Ｖを、反転データ線ＤＬＢに０Ｖを出力する。一方、データ書き込み時には、そのアクセス対象であるメモリセルＭｋｊの行アドレスおよび列アドレスが行デコーダ２００および列デコーダ３００に与えられ、行アドレスにより指定された行および列アドレスにより指定された列に属する１個のメモリセルＭｋｊがデータ線ＤＬおよび反転データ線ＤＬＢに接続される。そして、データ線ＤＬに０．６Ｖ、反転データ線ＤＬＢに０Ｖが出力されると、ビット線ＢＬｊから当該メモリセルＭｋｊを介してソース線ＳＬｊに電流が流れる。この結果、当該メモリセルＭｋｊの抵抗変化型素子Ｒ１が低抵抗となり、データ“０”を記憶した状態となる。
【００３１】
また、書込ドライバ５００は、書込データＤｉｎが“１”である場合、データ線ＤＬに０Ｖを、反転データ線ＤＬＢに０．６Ｖを出力する。この結果、ソース線ＳＬｊから当該メモリセルＭｋｊを介してビット線ＢＬｊに電流が流れる。これにより、当該メモリセルＭｋｊの抵抗変化型素子Ｒ１が高抵抗となり、データ“１”を記憶した状態となる。
【００３２】
データ線ＤＬにはセンスアンプ６００が接続されている。また、このセンスアンプ６００の後段には出力回路７００が設けられている。これらのセンスアンプ６００および出力回路７００はデータ読み出しのための回路である。
【００３３】
このセンスアンプ６００および出力回路７００の他、上述した書込ドライバ５００もデータ読み出しのための動作を行う。すなわち、データ読み出し時、書込ドライバ５００は、データ線ＤＬを駆動する３ステートバッファを出力ディセーブル状態（フローティング状態）とし、反転データ線ＤＬＢを駆動する３ステートバッファを出力イネーブル状態とし、後者の３ステートバッファから反転データ線ＤＬＢに０Ｖを出力する。
【００３４】
データ読み出し時における行選択および列選択の動作はデータ書き込み時と同様である。すなわち、アクセス対象であるメモリセルＭｋｊの行アドレスおよび列アドレスが行デコーダ２００および列デコーダ３００に与えられ、行アドレスにより指定された行および列アドレスにより指定された列に属する１個のメモリセルＭｋｊがデータ線ＤＬおよび反転データ線ＤＬＢに接続される。その際、センスアンプ６００は、０．１５Ｖの電圧をデータ線ＤＬに印加し、センスアンプ６００からデータ線ＤＬに流れ込む電流を検知して増幅する。
【００３５】
ここで、アクセス対象であるメモリセルＭｋｊがデータ“０”を記憶している場合、１５μＡの電流（図２参照）がセンスアンプ６００→データ線ＤＬ→ビット線ＢＬｊ→メモリセルＭｋｊの抵抗変化型素子Ｒ１→ソース線ＳＬｊ→反転データ線ＤＬＢ→書込ドライバ５００という経路を辿って流れる。
【００３６】
一方、アクセス対象であるメモリセルＭｋｊがデータ“１”を記憶している場合、１０μＡの電流（図２参照）が同じ経路を辿って流れる。そこで、センスアンプ６００は、データ線ＤＬに流れ込む電流Ｉを１０μＡと１５μＡの中間の閾値Ｉｔｈと比較し、Ｉ＞Ｉｔｈならばデータ“０”を、Ｉ＜Ｉｔｈならばデータ“１”を出力する。出力回路７００は、このセンスアンプ６００の出力データを外部へと出力する。
【００３７】
図６（ａ）〜（ｃ）は本実施形態におけるメモリセルアレイ１００のレイアウト例を示す図である。図６（ａ）では第２メタル層Ｍ２を省略しないで各種の配線や素子のレイアウトが示されており、図６（ｂ）では第２メタル層Ｍ２を省略して各種の配線や素子のレイアウトが示されている。また、図６（ｃ）では、図６（ａ）において一点鎖線により囲まれた１個の不揮発性メモリセルを構成するＮチャネルトランジスタＴＮ、ＰチャネルトランジスタＴＰおよび抵抗変化型素子Ｒ１と、この不揮発性メモリセルに接続された第２メタル層Ｍ２によるビット線ＢＬ１、第２メタル層Ｍ２によるソース線ＳＬ１、行選択線ＷＬ１および反転行選択線ＷＬ１Ｂをなす各ポリシリコン層の大まかなレイアウトが示されている。
【００３８】
一点鎖線で囲まれた不揮発性メモリセルのＰチャネルトランジスタＴＰは、破線で囲まれたＮＷＥＬＬ内に形成されている。このＰチャネルトランジスタＴＰのソースは、図中、上下方向に配線された第２メタル層Ｍ２によるソース線ＳＬ１にＰチャネルトランジスタ用コンタクトＣＮ１を介して接続されている。また、このＰチャネルトランジスタＴＰのドレインは、第１メタル層Ｍ１によりＮチャネルトランジスタＴＮのドレインに接続されている。このＮチャネルトランジスタＴＮのソースは、第２メタル層Ｍ２によるソース線ＳＬ１にＮチャネルトランジスタ用コンタクトＣＮ２を介して接続されている。そして、ＰチャネルトランジスタＴＰのドレインとＮチャネルトランジスタＴＮのドレインとを接続する第１メタル層Ｍ１と、図中、上下方向に配線された第２メタル層Ｍ２によるビット線ＢＬ１との間に抵抗変化型素子Ｒ１が挿入されている。
【００３９】
以上が本実施形態の詳細である。本実施形態によれば、メモリセルアレイ１００を構成するメモリセルＭｋｊとして、ＣＭＯＳスイッチを選択用スイッチとする不揮発性メモリセルを用いたので、データ書き込み時に選択用スイッチに閾値落ちが発生せず、低電圧で、各メモリセルの抵抗変化型素子Ｒ１に対するデータ書き込みを行うことができる。
【００４０】
＜第４実施形態＞
図７はこの発明の第４実施形態である不揮発性メモリの構成を示す回路図である。上記第３実施形態と同様、メモリセルアレイ１１０は、メモリセルＭｋｊをｍ＋１行ｎ＋１列の行列状に配列してなるものである。上記第３実施形態では、メモリセルＭｋｊの各列ｊに対応したソース線ＳＬｊが列に沿った方向に配線された。これに対し、本実施形態では、ソース線が行に沿った方向に配線されている。また、本実施形態では、メモリセルアレイ１１０の各行を挟むようにソース線ＳＬ００、ＳＬ０１、ＳＬ１２、…、ＳＬ（ｍ−１）ｍ、ＳＬｍｍが配線されている。そして、本実施形態では、各行を挟む２本のソース線が当該行のＣＭＯＳスイッチＳＷにソース電圧ＳＬを供給する役割を果たす。具体的には、ソース線ＳＬ００およびＳＬ０１が第０行のメモリセルＭ０ｊ（ｊ＝０〜ｎ）のＣＭＯＳスイッチＳＷにソース電圧ＳＬを供給する役割を果たす。次にソース線ＳＬ０１およびＳＬ１２が第１行のメモリセルＭ１ｊ（ｊ＝０〜ｎ）のＣＭＯＳスイッチＳＷにソース電圧ＳＬを供給する役割を果たす。次にソース線ＳＬ１２およびＳＬ２３が第２行のメモリセルＭ２ｊ（ｊ＝０〜ｎ）のＣＭＯＳスイッチＳＷにソース電圧ＳＬを供給する役割を果たす。以下、同様であり、ソース線ＳＬｐｑ（ｑ＝ｐ＋１）およびＳＬｑｒ（ｒ＝ｑ＋１）が第ｑ行のメモリセルＭｑｊ（ｊ＝０〜ｎ）のＣＭＯＳスイッチＳＷにソース電圧ＳＬを供給する役割を果たすのである。
【００４１】
行選択線ＷＬｋおよび反転行選択線ＷＬｋＢ（ｋ＝０〜ｍ）と各メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）との接続関係、ビット線ＢＬｊ（ｊ＝０〜ｎ）と各メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）との接続関係は、上記第３実施形態と同様である。
【００４２】
上記第３実施形態と異なり、列選択部４１０は、ＣＭＯＳスイッチＣＯＬＢｊ（ｊ＝０〜ｎ）のみにより構成されている。列デコーダ３００は、列アドレスが第ｊ’列を示すとき、第ｊ’列に対応したＣＭＯＳスイッチＣＯＬＢｊ’をＯＮ、他のＣＭＯＳスイッチＣＯＬＢｊ（ｊ≠ｊ’）をＯＦＦとし、第ｊ’列のビット線ＢＬｊ’をデータ線ＤＬに接続する。センスアンプ６００および出力回路７００の構成は上記第３実施形態と同様である。
【００４３】
書込制御回路８１０、書込ドライバ５１０および行デコーダ２１０は、上記第３実施形態のものと相違する。本実施形態では、データの書き込み先のメモリセルＭｋｊに対応したソース線ＳＬｐｑおよびＳＬｑｒに供給する電圧を書込データＤｉｎに応じて切り替える必要がある。そのための回路が書込制御回路８１０、書込ドライバ５１０および行デコーダ２１０に設けられている。
【００４４】
図８は本実施形態による不揮発性メモリの動作条件を示す図である。まず、データ書き込みについて説明する。アクセス先が例えばメモリセルＭ１０である場合、列デコーダ３００によってＣＭＯＳスイッチＣＯＬＢ０がＯＮとされ、ビット線ＢＬ０がデータ線ＤＬに接続される。また、行デコーダ２１０によって第１行が選択される。
【００４５】
そして、書込データＤｉｎが“０”である場合、書込制御回路８１０は、書込ドライバ５１０からデータ線ＤＬに０．６Ｖを出力させ、行デコーダ２１０からアクセス先のメモリセルＭｋｊを間に挟む２本のソース線（この例ではソース線ＳＬ０１およびＳＬ１２）に０Ｖを出力させ、行選択線ＷＬｋおよび反転行選択線ＷＬｋＢに０．６Ｖおよび０Ｖを各々出力させる。この結果、書込ドライバ５１０→データ線ＤＬ→ビット線ＢＬ０→メモリセルＭ１０→ソース線ＳＬ０１およびＳＬ１２→行デコーダ２１０という経路を電流が流れ、メモリセルＭ１０の抵抗変化型素子Ｒ１が低抵抗となり、データ“０”を記憶した状態となる。
【００４６】
一方、書込データＤｉｎが“１”である場合、書込制御回路８１０は、書込ドライバ５１０からデータ線ＤＬに０Ｖを出力させ、行デコーダ２１０からアクセス先のメモリセルＭｋｊを間に挟む２本のソース線（この例ではソース線ＳＬ０１およびＳＬ１２）に０．６Ｖを出力させ、行選択線ＷＬｋおよび反転行選択線ＷＬｋＢに０．６Ｖおよび０Ｖを各々出力させる。この結果、行デコーダ２１０→ソース線ＳＬ０１およびＳＬ１２→メモリセルＭ１０→ビット線ＢＬ０→データ線ＤＬ→書込ドライバ５１０という経路を電流が流れ、メモリセルＭ１０の抵抗変化型素子Ｒ１が高抵抗となり、データ“１”を記憶した状態となる。
データ読み出し時の動作は上記第３実施形態と同様である。
【００４７】
図９は本実施形態における書込制御回路８１０および行デコーダ２１０の一部の構成を示す回路図である。書込制御回路８１０は、図９に示す回路８１０Ａを含む。この回路８１０Ａは、ＮＯＲゲート８１１、インバータ８１２および８１３により構成されている。ＮＯＲゲート８１１には、書込許可信号ＷＥを反転した信号ＷＥＢと書込データＤｉｎを反転したデータＤＩＮＢが入力される。書込許可信号ＷＥが“０”であって、信号ＷＥＢが“１”である場合、ＮＯＲゲート８１１の出力信号は“０”に固定される。この場合、インバータ８１３は、行デコーダ２１０に対して０Ｖのソース電圧ＳＬを供給する。書込許可信号ＷＥが“１”であって、信号ＷＥＢが“０”である場合、ＮＯＲゲート８１１の出力信号は信号ＤＩＮＢを反転したもの、すなわち、書込データＤｉｎと同じ値になる。従って、インバータ８１３は、書込データＤｉｎが“０”である場合に０Ｖのソース電圧ＳＬを行デコーダ２１０に供給し、書込データＤｉｎが“１”である場合に０．６Ｖのソース電圧ＳＬを行デコーダ２１０に供給する。
【００４８】
行デコーダ２１０は、メモリセルアレイ１１０の各行に対応した行選択回路２１０−ｋ（ｋ＝０〜ｍ）により構成されている。各行に対応した各行選択回路２１０−ｋは、行アドレスＡＤＤＸが当該行を示す場合に、当該行の各不揮発性メモリの選択用スイッチをＯＮにする選択電圧ＷＬおよび反転選択電圧ＷＬＢを出力するとともに、当該行を挟む２本のソース線にデータ書き込みまたはデータ読み出しのためのソース電圧を出力する回路である。図９には行選択回路２１０−ｋ（ｋ＝０〜ｍ）のうち行選択回路２１０−１の構成が例示されている。
【００４９】
図９において、アドレス一致検出回路２１１は、行アドレスＡＤＤＸが当該行選択回路２１０−１に対応した行（この例では第１行）を示す場合に“０”を、そうでない場合に“１”を出力する。インバータ２１２は、アドレス一致検出回路２１１の出力信号を反転し、その反転結果が“０”である場合（すなわち、行アドレス不一致）には０Ｖの選択電圧ＷＬを行選択線ＷＬ１に出力し、反転結果が“１”である場合（すなわち、行アドレス一致）には０．６Ｖの選択電圧ＷＬを行選択線ＷＬ１に出力する。また、インバータ２１３は、インバータ２１２の出力信号を反転し、その反転結果が“１”である場合（すなわち、行アドレス不一致）には０．６Ｖの反転選択電圧ＷＬＢを反転行選択線ＷＬ１Ｂに出力し、反転結果が“０”である場合（すなわち、行アドレス一致）には０Ｖの反転選択電圧ＷＬＢを反転行選択線ＷＬ１Ｂに出力する。
【００５０】
Ｎチャネルトランジスタ２１４およびＰチャネルトランジスタ２１５は、ソース電圧ＳＬをソース線ＳＬ０１に伝達するＣＭＯＳスイッチを構成している。また、Ｎチャネルトランジスタ２１６およびＰチャネルトランジスタ２１７は、ソース電圧ＳＬをソース線ＳＬ１２に伝達するＣＭＯＳスイッチを構成している。これらのＣＭＯＳスイッチは、行アドレスＡＤＤＸが当該行選択回路２１０−１に対応した行（この例では第１行）を示しており、行選択線ＷＬ１に対する電圧が０．６Ｖ、反転行選択線ＷＬ１Ｂに対する電圧が０ＶになるときにＯＮとなり、ソース電圧ＳＬをソース線ＳＬ０１およびＳＬ１２に供給する。このソース線ＳＬ０１およびＳＬ１２に供給されるソース電圧ＳＬは、上述したように、書込データＤｉｎが“０”の場合は０Ｖ、“１”の場合は０．６Ｖとなる。
以上、行選択回路２１０−１を例に説明したが、他の行選択回路の構成も同様である。
【００５１】
図１０（ａ）〜（ｃ）は本実施形態におけるメモリセルアレイ１１０のレイアウト例を示す図である。図１０（ａ）では第２メタル層Ｍ２を省略しないで各種の配線や素子のレイアウトが示されており、図１０（ｂ）では第２メタル層Ｍ２を省略して各種の配線や素子のレイアウトが示されている。また、図１０（ｃ）では、図１０（ａ）において一点鎖線により囲まれた１個の不揮発性メモリセルを構成するＮチャネルトランジスタＴＮ、ＰチャネルトランジスタＴＰおよび抵抗変化型素子Ｒ１と、この不揮発性メモリセルに接続された第２メタル層Ｍ２によるビット線ＢＬ１、第１メタル層Ｍ１によるソース線ＳＬ０１およびＳＬ１２、行選択線ＷＬ１およびＷＬ１Ｂをなす各ポリシリコン層の大まかなレイアウトが示されている。
【００５２】
一点鎖線で囲まれた不揮発性メモリセルのＰチャネルトランジスタＴＰは、破線で囲まれたＮＷＥＬＬ内に形成されている。このＰチャネルトランジスタＴＰのソースは、図中、左右方向に配線された第１メタル層Ｍ１によるソース線ＳＬ０１にＰチャネルトランジスタ用コンタクトＣＮ３を介して接続されている。また、このＰチャネルトランジスタＴＰのドレインは、第１メタル層Ｍ１によりＮチャネルトランジスタＴＮのドレインに接続されている。このＮチャネルトランジスタＴＮは、第１メタル層Ｍ１によるソース線ＳＬ１２にＮチャネルトランジスタ用コンタクトＣＮ４を介して接続されている。そして、ＰチャネルトランジスタＴＰのドレインとＮチャネルトランジスタＴＮのドレインとを接続する第１メタル層Ｍ１と、図中、上下方向に配線された第２メタル層Ｍ２によるビット線ＢＬ１との間に抵抗変化型素子Ｒ１が挿入されている。このように配線することで、横方向のピッチは基本的に最小の２Ｆ（Ｆは最小デザインルール）でレイアウトできるので、微小なメモリセルサイズを実現することができる。
【００５３】
本実施形態においても上記第３実施形態と同様な効果が得られる。また、本実施形態では、図７に示すように、縦方向（列に沿った方向）の配線がビット線ＢＬｊ（ｊ＝０〜ｎ）のみとなるので、面積の小さなメモリセルを実現することができる。
【００５４】
なお、本実施形態において、図９に示すトランジスタ２１４、２１５、２１６および２１７を省略して、各ソース線ＳＬ０１、ＳＬ１２、ＳＬ２３、…を全て共通にソース電圧ＳＬを伝達する共通ソース線に接続してもよい。この場合、行デコーダ２１０が非常にシンプルになり、面積を削減することができる。ただし、この態様は、共通ソース線の寄生容量が増大するので、高速書き込みには不向きである。この態様は、面積を縮小して廉価版の不揮発性メモリを設計する場合に有効である。
【００５５】
＜第５実施形態＞
図１１はこの発明の第５実施形態である不揮発性メモリの構成を示す回路図である。本実施形態は上記第４実施形態を変形したものである。上記第４実施形態と同様、本実施形態におけるメモリセルアレイ１２０でも、ソース線ＳＬ０１〜ＳＬ（ｍ−１）ｍが行に沿った方向に配線されている。ただし、本実施形態においてメモリセルアレイ１２０では、メモリセルアレイ１２０の第０行および第１行に共用のソース線Ｓ０１、第２行および第３行に共用のソース線Ｓ２３、…という具合に、メモリセルアレイ１２０の連続した２行に１本ずつソース線Ｓ（ｋ−１）ｋ（ｋ＝１、３、５、…、ｍ）が配線されている。各ソース線Ｓ（ｋ−１）ｋは、当該ソース線に対応した上下２行のメモリセルＭ（ｋ−１）ｊ（ｊ＝０〜ｎ）およびＭｋｊ（ｊ＝０〜ｎ）に対してソース電圧ＳＬを供給する。
【００５６】
また、本実施形態では、行選択回路２５０−（ｋ−１）ｋが、メモリセルアレイ１２０の２行に１個ずつ設けられている。１個の行選択回路２５０−（ｋ−１）ｋは、第ｋ−１行に対応した行選択線ＷＬ（ｋ−１）およびＷＬ（ｋ−１）Ｂに対する各選択電圧と、第ｋ行に対応した行選択線ＷＬｋおよびＷＬｋＢに対する各選択電圧と、第ｋ−１行および第ｋ行の共用のソース線ＳＬ（ｋ−１）ｋに対するソース電圧を出力する。書込制御回路８５０は、行選択回路２５０−（ｋ−１）ｋに発生させるソース電圧を制御する。
【００５７】
列選択部４１０、列デコーダ３００、センスアンプ６００、出力回路７００、書込ドライバ５１０の構成は上記第４実施形態と同様である。
【００５８】
図１２は本実施形態による不揮発性メモリの動作条件を示す図である。この例では、共通のソース線Ｓ０１に接続されたメモリセルＭ００およびＭ１０がアクセス対象である場合について動作条件が示されている。まず、メモリセルＭ００が選択されたとする。ここで、書込データＤｉｎが“０”である場合、書込制御回路８５０は、電圧０．６Ｖをデータ線ＤＬに出力させる。これによりビット線ＢＬ０の電圧は０．６Ｖとなる。また、アクセス対象がメモリセルＭ００である場合、行選択回路２５０−０１は、行選択線ＷＬ０に０．６Ｖを、反転行選択線ＷＬ０Ｂに０Ｖを出力し、ソース線ＳＬ０１にソース電圧０Ｖを出力する。この結果、ビット線ＢＬ０からメモリセルＭ００を介してソース線ＳＬ０１に電流が流れ、メモリセルＭ００の抵抗変化型素子Ｒ１が低抵抗となり、データ“０”を記憶した状態となる。一方、書込データＤｉｎが“１”である場合、書込制御回路８５０は、電圧０Ｖをデータ線ＤＬに出力させる。これによりビット線ＢＬ０の電圧は０Ｖとなる。また、行選択回路２５０−０１は、行選択線ＷＬ０に０．６Ｖを、反転行選択線ＷＬ０Ｂに０Ｖを出力し、ソース線ＳＬ０１にソース電圧０．６Ｖを出力する。この結果、ソース線ＳＬ０１からメモリセルＭ００を介してビット線ＢＬ０に電流が流れ、メモリセルＭ００の抵抗変化型素子Ｒ１が高抵抗となり、データ“１”を記憶した状態となる。
【００５９】
これらの場合において、行選択回路２５０−０１は、行選択線ＷＬ１に０Ｖを、反転行選択線ＷＬ１Ｂに０．６Ｖを出力するので、第１行のメモリセルＭ１０のＣＭＯＳスイッチＳＷはＯＦＦとなる。従って、メモリセルＭ１０は、メモリセルＭ００に対するデータ書き込みの影響を受けず、メモリセルＭ１０の抵抗変化型素子Ｒ１の抵抗値は変化しない。
【００６０】
次にメモリセルＭ１０が選択されたとする。この場合も、書込データＤｉｎが“０”ならば電圧０．６Ｖがデータ線ＤＬに出力され、ビット線ＢＬ０の電圧は０．６Ｖとなる。また、行選択回路２５０−０１は、行選択線ＷＬ１に０．６Ｖを、反転行選択線ＷＬ１Ｂに０Ｖを出力し、ソース線ＳＬ０１にソース電圧０Ｖを出力する。この結果、ビット線ＢＬ０からメモリセルＭ１０を介してソース線ＳＬ０１に電流が流れ、メモリセルＭ１０の抵抗変化型素子Ｒ１が低抵抗となり、データ“０”を記憶した状態となる。一方、書込データＤｉｎが“１”である場合、電圧０Ｖがデータ線ＤＬに出力され、ビット線ＢＬ０の電圧は０Ｖとなる。また、行選択回路２５０−０１は、行選択線ＷＬ１に０．６Ｖを、反転行選択線ＷＬ１Ｂに０Ｖを出力し、ソース線ＳＬ０１にソース電圧０．６Ｖを出力する。この結果、ソース線ＳＬ０１からメモリセルＭ１０を介してビット線ＢＬ０に電流が流れ、メモリセルＭ１０の抵抗変化型素子Ｒ１が高抵抗となり、データ“１”を記憶した状態となる。
【００６１】
これらの場合において、行選択回路２５０−０１は、行選択線ＷＬ０に０Ｖを、反転行選択線ＷＬ０Ｂに０．６Ｖを出力するので、第０行のメモリセルＭ００のＣＭＯＳスイッチＳＷはＯＦＦとなる。従って、メモリセルＭ００は、メモリセルＭ１０に対するデータ書き込みの影響を受けず、メモリセルＭ００の抵抗変化型素子Ｒ１の抵抗値は変化しない。
なお、データ読み出しの動作は上記第３実施形態と同様である。
【００６２】
図１３は本実施形態における行選択回路２５０−（ｋ−１）ｋの構成例を示す回路図である。この例では、行選択回路２５０−０１の構成を示しているが、他の行選択回路も同じ構成である。
【００６３】
アドレス一致検出回路２５１は、行アドレスＡＤＤＸがｋ−１（この例では０）を示す場合に“０”を、そうでない場合に“１”を出力する回路である。アドレス一致検出回路２５２は、行アドレスＡＤＤＸがｋ（この例では１）を示す場合に“０”を、そうでない場合に“１”を出力する回路である。インバータ２５３は、アドレス一致検出回路２５１の出力信号を反転し、その反転結果が“１”（すなわち、ＡＤＤＸ＝０）である場合には０．６Ｖの選択電圧ＷＬを行選択線ＷＬ０に、そうでない場合には０Ｖの選択電圧ＷＬを行選択線ＷＬ０に出力する。インバータ２５４は、インバータ２５３の出力信号を反転し、その反転結果が“０”（すなわち、ＡＤＤＸ＝０）である場合には０Ｖの反転選択電圧ＷＬＢを反転行選択線ＷＬ０Ｂに、そうでない場合には０．６Ｖの反転選択電圧ＷＬＢを反転行選択線ＷＬ０Ｂに出力する。インバータ２５５は、アドレス一致検出回路２５２の出力信号を反転し、その反転結果が“１”（すなわち、ＡＤＤＸ＝１）である場合には０．６Ｖの選択電圧ＷＬを行選択線ＷＬ１に、そうでない場合には０Ｖの選択電圧ＷＬを行選択線ＷＬ１に出力する。インバータ２５６は、インバータ２５５の出力信号を反転し、その反転結果が“０”（すなわち、ＡＤＤＸ＝１）である場合には０Ｖの反転選択電圧ＷＬＢを反転行選択線ＷＬ１Ｂに、そうでない場合には０．６Ｖの反転選択電圧ＷＬＢを反転行選択線ＷＬ１Ｂに出力する。
【００６４】
ＮＡＮＤゲート２５７は、アドレス一致検出回路２５１または２５２の一方の出力信号が“０”である場合（すなわち、ＡＤＤＸ＝０または１）に“１”を出力し、そうでない場合に“０”を出力する。ＮＯＲゲート２５８は、書込許可信号ＷＥを反転した信号ＷＥＢが“０”である場合（すなわち、ＷＥ＝“１”の場合）に、書込データＤｉｎを反転した信号ＤＩＮＢを反転して出力（すなわち、書込データＤｉｎと同じ論理値の信号を出力）し、信号ＷＥＢが“１”である場合は“０”を出力する。ＮＡＮＤゲート２５９は、ＮＡＮＤゲート２５７の出力信号が“１”である場合（すなわち、ＡＤＤＸ＝０または１である場合）、ＮＯＲゲート２５８の出力信号を反転して出力する。そして、インバータ２６０は、このＮＡＮＤゲート２５９の出力信号を反転し、反転結果が“０”である場合は０Ｖのソース電圧ＳＬをソース線ＳＬ０１に出力し、反転結果が“１”である場合は０．６Ｖのソース電圧ＳＬをソース線ＳＬ０１に出力する。ここで、ＡＤＤＸ＝０または１であり、書込許可信号ＷＥが“１”である場合、ＮＡＮＤゲート２５９は、書込データＤｉｎを反転した信号を出力する。従って、インバータ２６０は、書込データＤｉｎが“０”である場合は０Ｖのソース電圧ＳＬをソース線ＳＬ０１に出力し、書込データＤｉｎが“１”である場合は０．６Ｖのソース電圧ＳＬをソース線ＳＬ０１に出力する。一方、ＡＤＤＸが０でも１でもない場合または書込許可信号ＷＥが“０”である場合、ＮＡＮＤゲート２５９は“１”を出力する。従って、インバータ２６０は、０Ｖのソース電圧ＳＬをソース線ＳＬ０１に出力する。この行選択回路２５０−（ｋ−１）ｋによれば、図１２に示す動作条件での動作を実現することができる。
【００６５】
＜第６実施形態＞
図１４はこの発明の第６実施形態である不揮発性メモリの構成を示す回路図である。本実施形態は上記第５実施形態を変形したものである。メモリセルアレイ１２０の構成は上記第５実施形態と同様である。本実施形態においても、メモリセルアレイ１２０の第０行および第１行に共用のソース線Ｓ０１、第２行および第３行に共用のソース線Ｓ２３、…という具合に、メモリセルアレイ１２０の２行に１本ずつの割合でソース線Ｓ（ｋ−１）ｋ（ｋ＝１、３、５、…、ｍ）が配線されており、各ソース線Ｓ（ｋ−１）ｋは、各々の上下両側のメモリセルＭ（ｋ−１）ｊ（ｊ＝０〜ｎ）およびメモリセルＭｋｊ（ｊ＝０〜ｎ）にソース電圧ＳＬを供給する。
【００６６】
行選択回路２００−（ｋ−１）ｋ（ｋ＝１、３、５、…、ｍ）は、上記第５実施形態の行選択回路２５０−（ｋ−１）ｋ（ｋ＝１、３、５、…、ｍ）からソース電圧ＳＬを発生するための回路（図１３のＮＯＲゲート２５８、ＮＡＮＤゲート２５７および２５９、インバータ２６０）を削除した構成となっている。本実施形態では、この行選択回路２５０−（ｋ−１）ｋ（ｋ＝１、３、５、…、ｍ）から行選択回路２００−（ｋ−１）ｋ（ｋ＝１、３、５、…、ｍ）への置き換えが行われるとともに、ソースデコーダ９００−０〜９００−ｈが追加されている。このソースデコーダ９００−０〜９００−ｈは、行アドレスの示す行の不揮発性メモリセルに接続されたソース線にデータ書き込みまたはデータ読み出しのためのソース電圧を出力するソース線選択手段を構成している。本実施形態では、複数のソース線ＳＬ０１、ＳＬ２３、…を共通にまとめる共通ソース線ＣＯＭＳＬ０〜ＣＯＭＳＬｈが設けられている。ソースデコーダ９００−０〜９００−ｈは、これらの共通ソース線ＣＯＭＳＬ０〜ＣＯＭＳＬｈに各々接続されている。各ソースデコーダ９００−ｋは、行アドレスＡＤＤＸが示す行の不揮発性メモリセルに接続されたソース線が当該ソースデコーダに対応付けられたソース線の組の中に含まれる場合に当該組のソース線をまとめる共通ソース線ＣＭＳＬｋにデータ書き込みまたはデータ読み出しのためのソース電圧を出力する。
【００６７】
図１５は４本のソース線を共通にまとめる共通ソース線ＣＯＭＳＬ０〜ＣＯＭＳＬｈを設けた場合のソースデコーダ９００−０〜９００−ｈと各ソース線Ｓ０１、Ｓ１２、…、Ｓ（ｍ−１）ｍとの接続関係を示す回路図である。この例では、全ソース線を所定本数のソース線の組に分割し、組毎に各ソース線をまとめる共通ソース線ＣＯＭＳＬ０〜ＣＯＭＳＬｈを設けている。
【００６８】
本実施形態によれば、上記第５実施形態に比べて行選択回路の構成を簡素にすることができ、不揮発性メモリのチップ面積を縮小することができる。また、本実施形態によれば、全てのソース線を複数のグループに分割し、グループ単位でソース電圧を供給するようにしているので、ソースデコーダ９００−０〜９００−ｈの各々の負荷となる寄生容量の増大を抑えることができ、書き込み速度の高速化を達成することができる。
【００６９】
図１６（ａ）〜（ｃ）は本実施形態におけるメモリセルアレイ１２０のレイアウト例を示す平面図である。この例では第１メタル層Ｍ１、第２メタル層Ｍ２および第３メタル層Ｍ３からなる３層配線によりメモリセルアレイの各素子間の配線が行われている。図１６（ａ）では全てのメタル層を省略しないで各種の配線や素子のレイアウトが示されており、図１６（ｂ）では第２メタル層Ｍ２を省略して各種の配線や素子のレイアウトが示されており、図１６（ｃ）では第２メタル層Ｍ２および第３メタル層Ｍ３を省略して各種の配線や素子のレイアウトが示されている。また、図１７では、図１６（ａ）において一点鎖線により囲まれた１個の不揮発性メモリセルと、その同じ行の右側の不揮発性メモリセル、その下の行の不揮発性メモリセルについて、各々を構成するＮチャネルトランジスタＴＮ、ＰチャネルトランジスタＴＰおよび抵抗変化型素子Ｒ１と、これらの不揮発性メモリセルの各素子間の配線の大まかなレイアウトが示されている。
【００７０】
図１６（ａ）に示すように、一点鎖線で囲まれた不揮発性メモリセルを第３メタル層Ｍ３による行選択線ＷＬ２およびＷＬ２Ｂ、第１メタル層Ｍ１によるソース線ＳＬ２３が水平方向に横切っている。第３メタル層Ｍ３による行選択線ＷＬ２は、不揮発性メモリセルのＮチャネルトランジスタＴＮのゲートＮＧに接続されている（図１６（ｂ）参照）。また、第３メタル層Ｍ３による反転行選択線ＷＬ２Ｂは、不揮発性メモリセルのＰチャネルトランジスタＴＰのゲートＰＧに接続されている（図１６（ｂ）参照）。ＮチャネルトランジスタＴＮのソースおよびＰチャネルトランジスタＴＰのソースは、第１メタル層Ｍ１によるソース線ＳＬ２３に接続されている（図１６（ｂ）および（ｃ）参照）。そして、一点鎖線で囲まれた不揮発性メモリセルを第２メタル層Ｍ２によるビット線ＢＬ０が垂直方向に横切っており、このビット線ＢＬ０と、ＰチャネルトランジスタＴＰのドレインおよびＮチャネルトランジスタＴＮのドレインを接続する第１メタル層Ｍ１の配線（水平方向の配線）との間に抵抗変化型素子Ｒ１が挿入されている（図１６（ａ）および（ｃ）参照）。
【００７１】
このレイアウト例では、水平方向に隣接した２個の不揮発性メモリセル間で各々のＰチャネルトランジスタＴＰ同士または各々のＮチャネルトランジスタＴＮ同士を互いに隣接させ、２個のＰチャネルトランジスタＴＰのゲートを共通のポリシリコン配線により構成し、２個のＮチャネルトランジスタＴＮのゲートを共通のポリシリコン配線により構成している。また、このレイアウト例では、垂直方向に隣接した２個の不揮発性メモリセル間で各々のＰチャネルトランジスタＴＰ同士または各々のＮチャネルトランジスタＴＮ同士を互いに隣接させる（図１７参照）。また、このレイアウト例では、第２メタル層Ｍ２を利用してビット線ＢＬ０、ＢＬ１、…を垂直方向に配線している。従って、メモリセルアレイ１２０の所要面積を小さくすることができる。
【００７２】
＜他の実施形態＞
以上、この発明の第１〜第６実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。
【００７３】
（１）上記第３〜第６実施形態では、上記第１実施形態（図１）の抵抗変化型不揮発性メモリセルをメモリセルＭｋｊとして用いたが、上記第２実施形態（図３）の抵抗変化型不揮発性メモリセルをメモリセルＭｋｊとして用いてもよい。この場合、前掲図４に示すように、データ読み出し時にアクセス対象である行のメモリセルに出力される選択電圧ＷＬを０．３Ｖとし、反転選択電圧ＷＬＢを０．６Ｖとし、センスアンプ６００からデータ線ＤＬに印加する電圧を０．６Ｖとすればよい。
【００７４】
（２）第４実施形態（図７）に対して、第６実施形態（図１４）を適用し、メモリセルアレイのソース線を複数本のグループにまとめ、各グループに各ソースデコーダからソース電圧を供給するようにしてもよい。
【００７５】
（３）抵抗変化型素子Ｒ１として、ＲｅＲＡＭのメモリセルに用いられるＣＥＲ（Ｃｏｌｏｓｓａｌ  Ｅｌｅｃｔｒｏ−Ｒｅｓｉｓｔａｎｃｅ；電界誘起巨大抵抗変化）抵抗素子を利用してもよい。
【００７６】
（４）上記各実施形態においては、出力が１ビットである構成について説明したが、複数ビット出力（例えば×１６構成）の不揮発性メモリを構成する場合には、各実施形態の基本構成を複数個並列に配置すれば良い。この場合、行デコーダを複数個設けることになるが、面積を削減するためには、周知の技術であるグローバルデコーダ、ローカルデコーダ構成の方式を採用すれば、デコーダ部を共通化することができる。
【符号の説明】
【００７７】
ＴＮ……Ｎチャネルトランジスタ、ＴＰ……Ｐチャネルトランジスタ、Ｒ１……抵抗変化型素子、ＢＬ，ＢＬ０〜ＢＬｎ……ビット線、ＳＬ，ＳＬ０〜ＳＬｎ……ソース線、１００，１１０，１２０……メモリセルアレイ、２００，２１０……行デコーダ、３００……列デコーダ、４００，４１０……列選択部、ＣＯＬＳ０〜ＣＯＬＳｎ，ＣＯＬＢ０〜ＣＯＬＢｎ……ＣＭＯＳスイッチ、ＤＬ……データ線、ＤＬＢ……反転データ線、８００，８１０，８５０……書込制御回路、５００，５１０……書込ドライバ、６００……センスアンプ、７００……出力回路、２１０−０〜２１０−ｎ，２５０−０１〜２５０−（ｍ−１）ｍ，２００−０１〜２００−（ｍ−１）ｍ……行選択回路、９００−０〜９００−ｈ……ソースデコーダ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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