(57)【特許請求の範囲】
【請求項１】
アナログ信号を取り込むための入力回路と、
アナログ信号を保持するためのサンプルホールド回路と、
上記入力回路を介して取り込まれたアナログ信号をディジタル信号に変換可能な演算回路と、
上記演算回路による変換結果を外部バスに出力可能なバスインタフェースと、を含むＡＤ変換器であって、
上記入力回路は、上記アナログ信号の入力有無にかかわらず、上記サンプルホールド回路のアナログ信号入力側をプルダウンするためのプルダウン回路を含み、
上記演算回路は、定期的に入力されたアナログ基準電圧についての変換結果を、上記プルダウン回路を介して入力された上記アナログ信号の変換結果とは別に保持可能な基準電圧変換結果保持用レジスタと、
上記バスインタフェースを含む信号伝達系の動作チェックのためのデータを、上記バスインタフェースを介して書き込み及び読み出し可能なチェック用レジスタと、を含むことを特徴とするＡＤ変換器。
【請求項２】
上記変換結果格納用レジスタの保持データが伝達される変換結果出力用レジスタを含み、上記ＡＤ変換結果出力用レジスタのデータが上記バスを介して外部から読み出される毎に、上記ＡＤ変換結果出力用レジスタをクリアするコントローラを含む請求項１記載のＡＤ変換器。
【請求項３】
上記入力回路は、それぞれ入力されたアナログ信号の取り込みを可能とする複数のチャネルを含み、
上記演算回路は、上記入力回路におけるチャネル毎の入力アナログ信号の変換結果を格納可能な変換結果格納用レジスタと、
上記変換結果格納用レジスタに対応して設けられ、上記入力回路を介して入力されたアナログ信号の変換結果についてのパリティビットを生成するパリティビット生成回路と、
上記パリティビット生成回路によって生成されたパリティビットを格納可能なパリティビット用レジスタと、を含み、
上記変換結果格納用レジスタには、上記入力回路におけるチャネル毎の入力アナログ信号の変換結果と共に、それに対応するチャネルの識別情報が書き込まれる請求項１記載のＡＤ変換器。
【請求項４】
請求項１乃至３の何れか１項記載のＡＤ変換器と、
上記ＡＤ変換器によって得られたディジタル信号を取り込んで所定の演算処理を行うＣＰＵと、を含むデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ（アナログ・ディジタル）変換の信頼性を向上させるための技術に関し、例えばＡＤ変換機能を備えたマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
従来のシングルチップマイクロコンピュータの中に、ＡＤ変換器を内蔵したものがある。さらに、複数のアナログ信号を扱えるように、複数のアナログ入力端子を備えたものもある。その場合、アナログ入力端子数に合わせてＡＤ変換器を複数個内蔵させるとチップサイズが増大してしまうため、複数のアナログ入力端子に対しＡＤ変換器は一つだけ内蔵させ、スイッチで切り替えて時分割方式でＡＤ変換を行なえるようにしたマイクロコンピュータが提供されている。複数のアナログ入力端子に対し一つのＡＤ変換器を内蔵した上記シングルチップマイコンにおいては、複数のアナログ入力端子を順番に選択して入力信号のサンプリングとＡＤ変換を行なう入力端子の自動走査機能を備え、ＡＤ変換の結果をレジスタに格納して一連の変換が終了した時点ＣＰＵ（中央処理装置）に割り込みをかけて読み込ませるようにしている。
【０００３】
しかしながら、上記従来技術によれば、複数のアナログ入力端子を順番に選択して入力信号のサンプリングとＡＤ変換を行なうという固定的な動作のみしか行なえない。そのため、上記シングルチップマイコンを使用した応用システム（例えば、カメラやコピーの制御システム等）を設計しようとする者は、システムコストを重視する場合にはＡＤ変換器に付属した入力端子走査機能がシステムの仕様に合わなくても無理して用い、システムの性能を重視する場合にはシステムの仕様を満たすためマイクロコンピュータの外部に専用の自動走査機能を実現する切換えスイッチやその制御回路を外付け回路として構成せざるを得なかった。
【０００４】
そこで、ＡＤ変換器内蔵のマイクロコンピュータにおいてＡＤ変換器の性能をシステムの要求に合わせて最大限に引き出せるようにして汎用性を向上させるようにした技術が知られている（例えば特許文献１参照）。例えば、複数のアナログ入力端子に対しＡＤ変換器は一つだけ内蔵させ、スイッチで切り替えて時分割方式でＡＤ変換を行なえるようにしたマイクロコンピュータにおいて、上記アナログ入力端子のうち使用する端子を指定するための制御用レジスタと、この制御用レジスタの内容に基づいて上記切替えスイッチを選択する制御信号を形成する選択回路と、現在ＡＤ変換を行なっている入力端子を示す記憶回路とを設ける。そして、この記憶回路をたとえばクロックでシフト動作させながら上記制御用レジスタの内容に基づいて指定されている端子についてのみ入力信号のサンプリングとＡＤ変換を行なわせるようにしている。
【０００５】
【特許文献１】特開平０５−３１４２８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＡＤ変換器、特にマイクロコンピュータに内蔵されるＡＤ変換器において、ＡＤ変換器の外部や内部の正常性を確認することによって、ＡＤ変換が正しく行われているか否かを判別したい場合がある。また、複数のＡＤ変換チャネルがある場合においては、各チャネル毎に正確なＡＤ変換結果が得られているか否かを判別したい場合がある。特に、自動車の制御系に使用されるマイクロコンピュータにおいてはそのような要求が強い。しかしながら、上記従来技術においては、そのような要求を十分に満足させることはできない。
【０００７】
本発明の目的は、ＡＤ変換器の外部や内部の正常性を確認することによって、ＡＤ変換が正しく行われているか否かの判別を可能とする技術を提供することにある。
【０００８】
また、本発明の別の目的は、複数のＡＤ変換チャネルがある場合においては、各チャネル毎に正確なＡＤ変換結果が得られているか否かの判別を可能とするための技術を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【００１１】
すなわち、ＡＤ変換器は、入力回路、演算回路、バスインタフェースを含む。上記入力回路は、上記アナログ信号の入力有無にかかわらず、上記サンプルホールド回路のアナログ信号入力側をプルダウンするためのプルダウン回路を含む。上記演算回路は、定期的に入力されたアナログ基準電圧についての変換結果を、上記サンプルホールド回路を介して入力された上記アナログ信号の変換結果とは別に保持可能な基準電圧変換結果保持用レジスタと、上記バスインタフェースを含む信号伝達系の動作チェックのためのデータを、上記バスインタフェースを介して書き込み及び読み出し可能なチェック用レジスタとを含む。それにより、ＡＤ変換器の外部や内部の正常性の確認を可能とする。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１３】
すなわち、ＡＤ変換器の外部や内部の正常性を確認することによって、ＡＤ変換が正しく行われているか否かの判別を可能とする技術を提供することができる。また、複数のＡＤ変換チャネルがある場合においては、各チャネル毎に正確なＡＤ変換結果が得られているか否かの判別を可能とするための技術を提供することができる。
【発明を実施するための最良の形態】
【００１４】
１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕本発明の代表的な実施の形態に係るＡＤ変換器（１５）は、アナログ信号を取り込むための入力回路（４０）と、上記入力回路を介して取り込まれたアナログ信号をディジタル信号に変換可能な演算回路（３０）と、上記演算回路による変換結果を外部バスに出力可能なバスインタフェース（３０７）とを含む。上記入力回路は、上記アナログ信号の入力有無にかかわらず、上記サンプルホールド回路のアナログ信号入力側をプルダウンするためのプルダウン回路（４０２）を含む。上記演算回路には、定期的に入力されたアナログ基準電圧についての変換結果を、上記サンプルホールド回路を介して入力された上記アナログ信号の変換結果とは別に保持可能な基準電圧変換結果保持用レジスタ（ＡＤＲＤ）を設ける。さらに上記演算回路には、上記バスインタフェースを含む信号伝達系の動作チェックのためのデータを、上記バスインタフェースを介して書き込み及び読み出し可能なチェック用レジスタ（３０６）を設ける。
【００１６】
〔２〕また、本発明の別の観点によるＡＤ変換器１５は、アナログ信号を取り込むための入力回路（４０）と、上記入力回路を介して取り込まれたアナログ信号をディジタル信号に変換可能な演算回路（３０）と、上記演算回路による変換結果を外部出力可能なバス（３０８）とを含む。上記入力回路は、それぞれ入力されたアナログ信号の取り込みを可能とする複数のチャネルを含み、上記演算回路は、上記入力回路におけるチャネル毎の入力アナログ信号の変換結果を格納可能な変換結果格納用レジスタ（３３）と、上記変換結果格納用レジスタに対応して設けられ、上記入力回路を介して入力されたアナログ信号の変換結果についてのパリティビットを生成するパリティビット生成回路（３２）と、上記パリティビット生成回路によって生成されたパリティビットを格納可能なパリティビット用レジスタ（３５）とを含む。上記変換結果格納用レジスタには、上記入力回路におけるチャネル毎の入力アナログ信号の変換結果と共に、それに対応するチャネルの識別情報が書き込まれる。
【００１７】
〔３〕上記変換結果格納用レジスタの保持データが伝達される変換結果出力用レジスタ（３８）を含むとき、上記ＡＤ変換結果出力用レジスタのデータが上記バスを介して外部から読み出される毎に、上記ＡＤ変換結果出力用レジスタをクリアするコントローラ（７０）を設けることができる。
【００１８】
〔４〕上記〔１〕において、上記入力回路は、それぞれ入力されたアナログ信号の取り込みを可能とする複数のチャネルを含み、上記演算回路は、上記入力回路におけるチャネル毎の入力アナログ信号の変換結果を格納可能な変換結果格納用レジスタと、上記変換結果格納用レジスタに対応して設けられ、上記入力回路を介して入力されたアナログ信号の変換結果についてのパリティビットを生成するパリティビット生成回路と、上記パリティビット生成回路によって生成されたパリティビットを格納可能なパリティビット用レジスタとを含む。上記変換結果格納用レジスタには、上記入力回路におけるチャネル毎の入力アナログ信号の変換結果と共に、それに対応するチャネルの識別情報が書き込まれる。
【００１９】
上記〔１〕〜〔４〕のＡＤ変換器と、上記ＡＤ変換器によって得られたディジタル信号を取り込んで所定の演算処理を行うＣＰＵとを含んでデータ処理装置（１００）を構成することができる。
【００２０】
２．実施の形態の説明
次に、実施の形態について更に詳述する。
【００２１】
図９には、本発明にかかるマイクロコンピュータの構成例が示される。
【００２２】
図９に示されるマイクロコンピュータ（マイクロプロセッサ、データ処理装置）１００は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。上記マイクロコンピュータ１００は、特に制限されないが、内蔵ＲＯＭ（フラッシュメモリ）１２、内蔵ＲＡＭ（ランダムアクセスメモリ）１３、割り込みコントローラ（ＩＮＴＣ）１６、ＲＯＭキャッシュ１２１、ＲＡＭインタフェース１３１、ＣＰＵ（中央処理装置）１１、バスブリッジ（ＢＢＲＤＧ）２０，２１，２２、ダイレクトメモリアクセスコントローラ１４、Ａ／Ｄ変換器（ＡＤＣ）１５、コントローラエリアネットワーク（ＣＡＮ）１８、クロック発振器（ＣＰＧ）１９、タイマ１７を含む。
【００２３】
上記内蔵ＲＯＭ１２は、上記ＣＰＵ１１で実行されるプログラムを保持する。上記内蔵ＲＯＭ１２にはフラッシュメモリが適用される。ＲＯＭキャッシュメモリ１２１は、ＣＰＵバス（フェッチバス）ＢＵＳ１、ＣＰＵバス（メモリアクセスバス）ＢＵＳ２、及び内部バスＢＵＳ３に結合され、使用頻度の高いデータを蓄積しておくことにより上記内蔵ＲＯＭ１２へのアクセス回数を減らすために設けられる。上記ＣＰＵ１１は、上記内蔵ＲＯＭ１２に格納されているプログラムを実行することにより所定の演算処理を可能とする。上記内蔵ＲＡＭ１３は、ＲＡＭインタフェース１３１を介してＣＰＵバスＢＵＳ１，ＢＵＳ２、及び内部バスＢＵＳ３に結合され、上記ＣＰＵ１１での演算処理における作業領域などに利用される。上記ＣＰＵ１１に対する外部割り込みを可能とするため、割り込みコントローラ１６が配置される。この割り込みコントローラ１６は、ポート６を介して入力されるＮＭＩ（Non-Maskable Interrupt）やＩＲＱ（Interrupt Request）に基づいて上記ＣＰＵ１１に対する割り込み制御を行う。ＣＰＵバスＢＵＳ１，ＢＵＳ２は、バスブリッジ（ＢＢＲＤＧ）２０を介して内部バスＢＵＳ３に結合され、内部バスＢＵＳ３は、バスブリッジ（ＢＢＲＤＧ）２１を介して周辺バスＢＵＳ４に結合される。内部バスＢＵＳ３にはＤＭＡＣ１４が結合される。上記ＤＭＡＣ１４は、上記ＣＰＵ１１の介在無しにメモリ間、もしくはメモリと周辺バスＢＵＳ４に接続される回路モジュール（Ａ／Ｄ変換器（ＡＤＣ）１５、コントローラエリアネットワーク（ＣＡＮ）１８、クロック発振器（ＣＰＧ）１９、タイマ１７）との間でのデータ転送を可能とする。上記周辺バスＢＵＳ４には、ＡＤＣ１５、ＣＡＮ１８、ＣＰＧ１９、タイマ１７が結合されている。ＡＤＣ１５は、ポート１を介して入力されたアナログ信号をデジタル信号に変換する。ＣＡＮ１８は、ポート２を介してコントロールエリアネットワークにおける各種情報のやり取りを可能とする。ＣＰＧ１９は、ポート３を介して外部端子として設けられた水晶振動子接続端子ＸＩＮ，ＸＯＵＴを介して水晶振動子に結合され、所定周波数のクロック信号を形成する。マイクロコンピュータは、上記ＣＰＧ１９によって発生されるクロック信号に同期して動作する。タイマ１７は、ポート４を介して各種タイマパルスの入出力を可能とする。ＲＰＧＴ２３は、デューティを周期的に変動させることができるＰＷＭタイマとされ、任意のデューティ値パターンを後述するデューティ値ＲＡＭにセットして使用することにより、ポート６を介して外部出力されるＰＷＭパルス波形のデューティを時系列で周期的に変化させることができる。上記タイマ１７及びＲＰＧＴ２３は、バスブリッジ（ＢＢＲＤＧ）２１を介して周辺バスＢＵＳ４に結合される。特に制限されないが、周辺バスＢＵＳ４でのクロック周波数が例えば４０ＭＨｚとされるのに対して、上記タイマ１７及びＲＰＧＴ２３は、分解能を高めるために例えば８０ＭＨｚで動作されている。このため、バスブリッジ１９では、バスサイクルを整合させるための周波数変換が行われる。
【００２４】
ＣＰＵ１１は、特に制限されないが、３２ビット×１６本の汎用レジスタを有し、クロック発振器ＣＰＧ１９からのクロック信号もとに、メモリからフェッチした命令の実行、所定の演算処理、及び各部の動作制御を行う。
【００２５】
上記内蔵ＲＯＭ１２は、ＣＰＵ１１で実行されるプログラムを格納するためのプログラムメモリとされ、特に制限されないが、ＲＯＭキャッシュ１２１および内部バスＢＵＳ１，ＢＵＳ２を介してＣＰＵ１１に結合されることにより、ＣＰＵ１１によるメモリアクセスが可能とされる。内蔵ＲＯＭ１２は、システムボードに搭載された状態で電気的に記憶情報の書き換えが可能、もしくは、所定の書換制御プログラムを実行することにより電気的に記憶情報の書換が可能とされる。
【００２６】
内蔵ＲＡＭ１３は、ＲＡＭインタフェース１３１および内部バスＢＵＳ１，ＢＵＳ２を介してＣＰＵ１１に結合され、ＣＰＵ１１によるランダムアクセスが可能とされる。内蔵ＲＡＭ１３には、ＣＰＵ１１によって実行されるプログラムがロードされる。また、この内蔵ＲＡＭ１３は、ＣＰＵ１１で行われる演算処理の作業領域などとして利用される。
【００２７】
図１には、上記ＡＤ変換器１５の構成例が示される。
【００２８】
上記ＡＤ変換器１５は、特に制限されないが、アナログ信号を取り込むための入力回路４０、上記入力回路４０の出力信号をサンプル・ホールドするためのサンプルホールド（Ｓ＆Ｈ）回路５０、入力信号の比較を行うコンパレータ６０、本例における各部の動作制御を行うコントロール回路７０、及び上記アナログ信号のＡＤ変換に伴う各種処理を行うための演算回路３０を含む。上記コントロール回路７０には、図示されないコントロールバスを介してＣＰＵ１２等に結合され、各種制御信号のやり取りが可能とされる。
【００２９】
上記入力回路４０は、アナログ入力端子ＡＮｓ〜ＡＮｔに対応して設けられた複数のインピーダンス変換回路４０３と、その後段に配置され、上記複数のインピーダンス変換回路４０３の出力信号を選択するためのアナログマルチプレクサ４０５と、上記複数のインピーダンス変換回路４０３の前段に配置され、アナログ信号の入力有無にかかわらず、対応するインピーダンス変換回路４０３のアナログ信号入力側をプルダウンするためのプルダウン回路（ＰＤ）４０２とを含む。
【００３０】
上記演算回路３０は、特に制限されないが、１２ｂｉｔ構成のＤＡ（ディジタル・アナログ）変換部３０１、上記ＤＡ変換部３０１のアナログ出力をディジタル信号に逐次変換するための逐次変換レジスタ３０２、ＡＤ変換結果をＡＤ変換内部バス３０８に出力するための変換結果出力回路３０３、上記ＡＤ変換結果のパリティチェックを可能とするパリティ回路３０４、各種設定用レジスタ３０５、及び上記バスインタフェース３０７の動作チェックのためのデータを、上記バスインタフェース３０７を介して書き込み及び読み出し可能なチェック用レジスタ（ＡＤＢＩＦＣＨＫ）３０６などを含む。上記１２ｂｉｔＤＡ変換部３０１には、ＤＡ変換のために、アナログ系の高電位側電源ＡＶｃｃ、アナログ系の低電位側電源ＡＶｓｓ、及びアナログ系の基準電圧ＡＶｒｅｆｈ，ＡＶｒｅｆｌがマイクロコンピュータ１００の外部から外部端子を介して入力される。
【００３１】
上記の構成において、ＡＤＣＳＲ等のＡＤ設定用各種レジスタ３０６の設定に従い、ＡＤ変換を行うことができる。入力回路４０は、アナログ端子（Ａｎｓ〜Ａｎｔ）を介してアナログ信号を取り込む。アナログ端子は複数あり、入力回路４０に内蔵されるアナログマルチプレクサ４０５により唯一の入力信号が自動的に選択される。その選択されたアナログ信号はＳ＆Ｈ回路５０に入力される。  まず、あるタイミングで、ＡＮｓ〜ＡＮｔのうち、任意のアナログ信号の値がアナログマルチプレクサ４０５によって１つだけ選択されてＳ＆Ｈ回路５０にホールドされる。このＳ＆Ｈ回路５０にホールドされた値を使って、入力されたアナログ信号と１２ｂｉｔＤＡ変換器３０１から出力される特定のディジタル値との比較を繰り返し、その比較結果によって逐次変換レジスタ３０２の保持情報が更新され、上記の比較動作が絞り込まれていった末に、その変換結果が、入力チャネルに対応するレジスタに待避されることによってＡＤ変換が行われる。ＡＤ変換結果は、変換結果出力回路３０３内の所定レジスタに保持される。そしてこのＡＤ変換結果は、ＣＰＵ１１あるいはＤＭＡＣ１４などのバスマスタによって読み出され、目的とされる回路ブロック例えば内蔵ＲＡＭ１３などに転送される。  さて、上記一連のアナログ入力、データ変換、加工、転送のなかで、何らかの要因でデータが破壊されると、該ＡＤ変換器１５あるいは該ＡＤ変換器１５を使用するシステムに誤動作などが発生することとなる。そこで、本例では、ＡＤ変換結果の信頼性を向上させるために、以下の機能を備えている。
【００３２】
＜１．パリティ機能＞
ＡＤ変換されたデータが、ＣＰＵ１１などに読み出されるまでの間に、何らかの要因で破壊されることを回避するため、上記変換結果出力回路３０３における所定レジスタにＡＤ変換結果が書き込まれる際に、パリティビットを生成し、パリティレジスタへ格納する。そして、上記ＡＤ変換結果がＣＰＵ１２などに読み出される際に、パリティチェックが行われるようになっている。
【００３３】
図３には、上記変換結果出力回路３０３及びパリティ回路３０４の構成例が示される。
【００３４】
上記変換結果出力回路３０３は、ＩＤ生成モジュール３１、ＡＤ変換結果レジスタ（変換結果格納用レジスタ）３３、ＩＤレジスタ３４、出力フォーマット整形論理３６、及びＡＤＲレジスタ（変換結果出力用レジスタ）３８を含む。上記ＡＤ変換結果レジスタ３３は、入力チャネルに対応する複数のレジスタ（記憶部）を含み、上記逐次変換レジスタ３０２から出力される１２ｂｉｔ構成のＡＤ変換データＡＤ＿ＤＡＴＡを保持する。
ＩＤ生成モジュール３１は、入力チャネル毎のＡＤ変換の終了を示すＡＤ＿ＥＮＤパルスに基づいて、チャネル識別子ＩＤの生成を行う。このＩＤ生成モジュール３１の出力データＩＤは、後段のＩＤレジスタ３４に格納される。上記出力フォーマット整形論理３６は、上記ＡＤ変換結果レジスタ３３の出力データＡＤＲと上記ＩＤレジスタ３４から出力されたチャネル識別子ＩＤとの出力フォーマットの整形を行う。この出力フォーマット整形結果は、ＨＰＢラッチパルスＨＰＢ＿ｏに同期して、後段のＡＤＲレジスタ３８に書き込まれる。ＡＤＲレジスタ３８は、アナログ入力端子ＡＮｓ〜ＡＮｔに対応する入力チャネルに対応する複数のレジスタ（記憶部）ＡＤＲｓ〜ＡＤＲｔを含み、入力チャネル毎のＡＤ変換結果が、対応するレジスタＡＤＲｓ〜ＡＤＲｔに格納されるようになっている。上記ＡＤＲレジスタ３８に書き込まれたデータは、ＡＤ変換内部バス３０８及びバスインタフェース３０７を介して、内部データバスＩＤＢに送出される。
【００３５】
そして、上記パリティ回路３０４は、パリティ生成回路３２、パリティレジスタ（パリティビット用レジスタ）３５、パリティ演算回路３７、パリティステータスレジスタ３９、及び割り込みマスク論理４１を含む。パリティ生成回路３２は、上記逐次変換レジスタ３０２から出力される１２ｂｉｔ構成のＡＤ変換データＡＤ＿ＤＡＴＡと、上記ＩＤ生成モジュール３１の出力データＩＤとに基づいてパリティビットを生成する。生成されたパリティビットＰは、Ｗｒｉｔｅパルスに同期して、後段のパリティレジスタ３５に格納される。パリティ演算回路３７は、ＡＤＲレジスタ３８からデータが読み出される際に、上記ＡＤ変換結果レジスタ３３の出力データＡＤＲと、上記ＩＤレジスタ３４の出力データＩＤＲと、上記パリティレジスタ３５の出力データＰＲとに基づいてパリティ演算を行う。このパリティ演算により、上記ＡＤＲレジスタ３８から読み出されたデータが、ＡＤ変換結果として正しいか否かの判別が可能となる。パリティ演算回路３７の演算結果ＰＣは、後段のパリティステータスレジスタ３９に書き込まれる。
【００３６】
図４には、上記パリティ回路３０４における主要部の動作タイミングが示される。
【００３７】
データ破損等を生じた場合、パリティ演算回路３７の出力データＰＣがハイレベルになることで、パリティチェックエラーを生ずる。例えばパリティエラー割り込みマスク信号ＰＡＳＡＣＴ＝１がハイレベルにされて、パリティエラー割り込みがマスクされない状態では、割り込みマスク論理４１により、パリティエラー割り込み要求信号ＩＮＴ＿ＰＥがハイレベルにアサートされる。これによって、ＣＰＵ１２では所定のエラー処理が行われ、それによって不所望なＡＤ変換結果が処理に使用されるのが回避される。
【００３８】
＜２．チャネル識別番号のリアルタイム待避機能＞
チャネル識別番号のリアルタイム待避機能は、複数のアナログ入力端子ＡＮｓ〜ＡＮｔから、唯一の入力信号を選択し、その選択された信号が間違いなく対応するチャネルのデータレジスタに退避されているか、後にソフトウェアなどで確認できるよう、当該チャネルの番号（チャネル識別番号）も、当該ＡＤＲレジスタ３８にリアルタイムで退避する機能である。この機能は、図３に示されるＩＤ生成モジュール３１、ＩＤレジスタ３４、及び出力フォーマット整形論理３６によって実現される。すなわち、チャネル毎のＡＤ変換の終了を示すＡＤ＿ＥＮＤパルスがアサートされることで、ＩＤ生成モジュール３１によってチャネル識別子ＩＤが生成され、このチャネル識別子ＩＤが、ＩＤレジスタ３４に格納される。そして、上記出力フォーマット整形論理３６により、上記ＡＤ変換結果レジスタ３３の出力データＡＤＲと上記ＩＤレジスタ３４から出力されたチャネル識別子ＩＤとの出力フォーマットの整形を行う。上記出力フォーマット整形論理３６における出力フォーマット整形の制御は、コントロール回路７０によって行われるが、図５に示されるように、２個のインバータと３入力アンドゲートとが介在される。出力フォーマット整形論理３６には、コントロール回路７０からレジスタ選択のための出力フォーマット選択信号Ｓｅｌ＿ａｄｒ〔＊〕が入力される。変換値加算モード信号ＡＤＡＤＳと識別子イネーブル信号ＩＤＥとは、出力フォーマット整形論理３６に入力されるとともに、それぞれ対応するインバータ５１，５２を介してアンドゲート５３に入力される。このアンドゲート５３において、上記インバータ５１，５２の出力信号と、右／左詰め設定信号ＡＤＲＦＭＴのアンド論理がとられ、その結果が上記出力フォーマット整形論理３６に伝達されるようになっている。
【００３９】
図６には、識別子生成における主要部の動作タイミングが示される。
【００４０】
チャネル毎のＡＤ変換の終了を示すＡＤ＿ＥＮＤパルスＡＤ＿ＥＮＤ〔０〕，ＡＤ＿ＥＮＤ〔１〕，ＡＤ＿ＥＮＤ〔２〕がアサートされる場合、それに対応して、ＩＤ生成モジュール３１においてチャネル識別子「０１００」「０１０１」「０１１０」が生成され、このチャネル識別子ＩＤが、ＷｉｔｅパルスＡＤ＿Ｗｉｔｅ〔０〕，ＡＤ＿Ｗｉｔｅ〔１〕，ＡＤ＿Ｗｉｔｅ〔２〕に同期してＩＤレジスタ３４に格納される。そして、出力フォーマット選択信号Ｓｅｌ＿ａｄｒ〔０〕，Ｓｅｌ＿ａｄｒ〔１〕，Ｓｅｌ＿ａｄｒ〔２〕によって、ＩＤレジスタ３４からのＩＤＲ〔０〕，ＩＤＲ〔１〕，ＩＤＲ〔１〕が選択されることで、図６において６１で示されるように、それぞれ対応するＡＤ変換データＡＮ０，ＡＮ１，ＡＮ２に、対応する識別子が付加される。識別子の付加をＡＤ変換データＡＮ０，ＡＮ１，ＡＮ２に対して右詰めにするか、左詰めにするかは、右／左詰め設定信号ＡＤＲＦＭＴによって指定することができる。
【００４１】
上記の出力フォーマット整形結果により、上記ＡＤ変換結果レジスタ３３の出力データＡＤＲに、それに対応するチャネル識別子ＩＤが付加される。従って、このような出力フォーマット整形結果が書き込まれるＡＤＲレジスタ３８の出力データによれば、当該出力データにチャネル識別子ＩＤが付加されているため、アナログマルチプレクサ４０５によって選択された信号が、対応するレジスタＡＤＲｓ〜ＡＤＲｔに間違いなく退避されているか否かをチャネル識別子ＩＤに基づいて、ＣＰＵ１１等で判別することができる。例えばＡＤＲレジスタ３８におけるＡＤＲｓから読み出されたデータに付加されているチャネル識別子ＩＤがアナログ入力端子ＡＮｓに対応するものであれば、所望チャネルのＡＤ変換結果が得られたことになる。しかし、ＡＤＲレジスタ３８におけるＡＤＲｓから読み出されたデータに付加されているチャネル識別子ＩＤがアナログ入力端子ＡＮｓ以外に対応する場合、そのＡＤ変換結果は、所望チャネルのＡＤ変換結果ではないことになる。この場合、ＣＰＵ１１において不所望なＡＤ変換結果が処理に使用されるのを回避することができる。
【００４２】
＜３．ＡＤ変換機能確認機能＞
ＡＤＲレジスタ３８には、各々のチャネルに対応したレジスタＡＤＲｓ〜ＡＤＲｔ以外に、自己診断用電源発生器８０で発生されるアナログ基準電圧についての変換結果を、上記サンプルホールド回路４０３を介して入力されたアナログ信号の変換結果とは別に保持可能な基準電圧変換結果保持用レジスタＡＤＲＤが設けられている。自己診断用電源発生器８０で発生されるアナログ基準電圧は、特に制限されないが、０Ｖ、２．５Ｖ、５Ｖとされ、それぞれコントロール回路７０の制御により、定期的にマルチプレクサ４０２で選択されることで、それについてのＡＤ変換が行われる。このＡＤ変換結果は、上記基準電圧変換結果保持用レジスタＡＤＲＤに書き込まれる。例えばＣＰＵ１１は、定期的に上記基準電圧変換結果保持用レジスタＡＤＲＤの保持情報を読み出して、上記アナログ基準電圧が正しくＡＤ変換されたか否かの判別を行うことができ、そのような判別により、ＡＤ変換器１５の異常変換や故障時の検出ができる。
【００４３】
＜４．レジスタクリア機能＞
ＡＤＲレジスタ３８における複数のレジスタＡＤＲｓ〜ＡＤＲｔは、ＣＰＵ１１あるいはＤＭＡＣ１４からデータの読み出しが行われると、その保持データがコントロール回路７０により、例えば“０”にクリアされるようになっている。ここで、アナログ入力端子ＡＮｓ〜ＡＮｔが０Ｖとなることが無いものとすると、上記ＡＤＲレジスタ３８におけるレジスタＡＤＲｓ〜ＡＤＲｔがクリアされた場合でも、その後のＡＤ変換動作が正常に行われることで、上記ＡＤＲレジスタ３８におけるレジスタＡＤＲｓ〜ＡＤＲｔは更新されることから、上記ＡＤＲレジスタ３８におけるレジスタＡＤＲｓ〜ＡＤＲｔにおいて、“０”の状態が続いている場合には、ＡＤ変換動作が正常に行われていないことになる。従って、ＣＰＵ１２によって、上記ＡＤＲレジスタ３８におけるレジスタＡＤＲｓ〜ＡＤＲｔの保持情報をチェックすることにより、ＡＤ変換動作が正常に行われるか否かの判別を行うことができる。
【００４４】
＜５．リード半田剥がれ検出機能＞
リード半田剥がれ検出機能は、マイクロコンピュータ１００におけるリード、特にアナログ入力端子ＡＮｓ〜ＡＮｔに対応するリードがユーザ基板から剥離した状態を検出するための機能であり、この機能は、入力回路４０に設けられたプルダウン回路４０２によって実現される。この場合、上記入力回路４０は、図７に示されるように構成される。以下、一つのアナログ入力端子ＡＮｔに対応する回路構成について図７を参照しながら説明する。上記アナログ入力端子ＡＮｔはリード８２に結合される。このリード８２は、ユーザ基板に半田付けされ、ユーザシステムにおける外部抵抗Ｒｅｘｔや外部容量Ｃｅｘｔを介してアナログ信号が上記リード８２に伝達され、それが保護回路４０１を介して上記プルダウン回路４０２に伝達されるようになっている。上記保護回路４０１は、ダイオード７７，７８を含む。不所望な正電圧による電流はダイオード７７を介してアナログ系の高電位側電源ＡＶｃｃにながれ、不所望な負電圧はダイオード７８を介してアナログ系の低電位側電源ＡＶｓｓに流れる。
【００４５】
インピーダンス変換回路４０３は、演算増幅器７３とスイッチ７４，７５を含んで成る。上記スイッチ７４，７５は、ＭＯＳトランジスタによって形成される。スイッチ７５の一端は演算増幅器７３の出力端子に結合され、上記演算増幅器７３の出力信号が上記スイッチ７４を介して後段回路へ伝達されるようになっている。上記スイッチ７４の他端と上記演算増幅器７３の入力端子との間にスイッチ７５が設けられる。また、インピーダンス変換回路４０３の出力端子とアナログ系の低電位側電源ＡＶｓｓとの間に容量８０が設けられる。この容量８０は、入力されたアナログ電圧による電荷を保持するもので、複数のインピーダンス変換回路４０３において共有される。尚、回路４０３には、寄生容量７６が存在し、上記容量８０と同様に機能される。また、S&H回路５０内に設けた容量８１で保持した電荷をAD変換する。上記演算増幅器７３の入力端子とアナログ系の低電位側電源ＡＶｓｓとの間には、プルダウン回路４０２が設けられる。このプルダウン回路４０２は、抵抗素子７１とそれに直列接続されたスイッチ７２とを含む。上記スイッチ７２は、ＭＯＳトランジスタによって形成される。
【００４６】
図８には、図７における主要部の動作タイミングが示される。
【００４７】
先ずスイッチ７４がオンされることで、演算増幅器７３を介して、アナログ信号のサンプリングが行われる。スイッチ７４をオフしてスイッチ７５をオンすることで、演算増幅器７３のオフセット(約10mV)を除去する。スイッチ７５をオフしてアナログ信号がホールドされる。その後、ＡＤ変換が行われる。ＡＤ変換の開始後にスイッチ７２がオンされることで、リード８２近傍における端子容量等のアナログ信号入力側が抵抗７１によってプルダウンされる。このプルダウンにより、リード８２近傍におけるアナログ信号入力側の蓄積電荷がアナログ系の低電位側電源ＡＶｓｓに放出される。ここで、リード８２がユーザ基板から剥離した状態では、外部抵抗Ｒｅｘｔやリード８２を介して、ユーザシステムからアナログ信号が伝達されない。換言すれば、ユーザシステムから十分な電荷が伝達されない。この結果、当該アナログチャネルでのＡＤ変換が行われる度に、プルダウン回路４０２により電荷放出が一方的に行われる結果、演算増幅器７３の入力端子の電位は、やがてアナログ系の低電位側電源ＡＶｓｓレベルに等しくなる。この状態で当該チャネルについてのＡＤ変換を行うと、ＡＤＲレジスタ３８には「０」若しくはそれに近い値が書き込まれることになるから、そのようなレジスタの保持状態をエラーと決めておけば、リード８２の半田剥がれに起因するエラーをＣＰＵ１１によって判別することができる。
【００４８】
＜６．パス機能正常動作確認機能＞
パス機能正常動作確認機能は、バスインタフェース３０７含む信号伝達系に故障がないことを確認するための機能であり、この機能は、ＡＤ変換内部バス３０８に結合されたチェック用レジスタ３０６によって実現される。チェック用レジスタ３０６は、上記バスインタフェース３０７及びバス３０８のチェックのためのデータを、上記バスインタフェース３０７を介して書き込み及び読み出し可能とされる。このデータの書き込み及び読み出しは、ＣＰＵ１１によって行われる。上記チェック用レジスタ３０６は、チップリセット時、ＣＰＵ１１によって任意の値が書き込まれる。その後、定期的に、上記チェック用レジスタ３０６を読み出される。この読み出しにおいて、上記チェック用レジスタ３０６に格納されている任意の値が得られた場合、ＡＤ変換内部バス３０８やバスインタフェース３０７に故障がない。しかし、上記チェック用レジスタ３０６に格納されている任意の値が得られ無い場合、バスインタフェース３０７含む信号伝達系の故障が疑われる。
【００４９】
上記の例によれば、以下の作用効果を得ることができる。
【００５０】
（１）データ破損等を生じた場合、パリティ演算回路３７の出力データＰＣがハイレベルになることで、パリティチェックエラーを生ずるため、パリティエラー割り込みマスク信号ＰＡＳＡＣＴ＝１がハイレベルにされて、パリティエラー割り込みがマスクされない状態では、割り込みマスク論理４１により、パリティエラー割り込み要求信号ＩＮＴ＿ＰＥがハイレベルにアサートされる。このため、ＣＰＵ１２では所定のエラー処理が行われ、それによって不所望なＡＤ変換結果が処理に使用されるのが回避される。
【００５１】
（２）ＡＤ変換結果レジスタ３３の出力データＡＤＲに、それに対応するチャネル識別子ＩＤが付加されるため、このような出力フォーマット整形結果が書き込まれるＡＤＲレジスタ３８の出力データによれば、当該出力データにチャネル識別子ＩＤが付加されているため、アナログマルチプレクサ４０５によって選択された信号が、対応するレジスタＡＤＲｓ〜ＡＤＲｔに間違いなく退避されているか否かをチャネル識別子ＩＤに基づいて、ＣＰＵ１１等で判別することができる。
【００５２】
（３）自己診断用電源発生器８０で発生されるアナログ基準電圧は、特に制限されないが、０Ｖ、２．５Ｖ、５Ｖとされ、それぞれコントロール回路７０の制御により、定期的にマルチプレクサ４０２で選択されることで、それについてのＡＤ変換が行われ、このＡＤ変換結果は、上記基準電圧変換結果保持用レジスタＡＤＲＤに書き込まれる。そこでＣＰＵ１１は、定期的に上記基準電圧変換結果保持用レジスタＡＤＲＤの保持情報を読み出して、上記アナログ基準電圧が正しくＡＤ変換されたか否かの判別を行うことができ、そのような判別により、ＡＤ変換器１５の信頼性の向上を図ることができる。
【００５３】
（４）ＡＤＲレジスタ３８におけるレジスタＡＤＲｓ〜ＡＤＲｔは、ＣＰＵ１１あるいはＤＭＡＣ１４からデータの読み出しが行われると、その保持データがコントロール回路７０により、例えば“０”にクリアされるようになっている。アナログ入力端子ＡＮｓ〜ＡＮｔが０Ｖとなることが無いものとすると、上記ＡＤＲレジスタ３８におけるレジスタＡＤＲｓ〜ＡＤＲｔがクリアされた場合でも、その後のＡＤ変換動作が正常に行われることで、上記ＡＤＲレジスタ３８におけるレジスタＡＤＲｓ〜ＡＤＲｔは更新されることから、上記ＡＤＲレジスタ３８におけるレジスタＡＤＲｓ〜ＡＤＲｔにおいて、“０”の状態が続いている場合には、ＡＤ変換動作が正常に行われていないことになるため、ＣＰＵ１１によって、上記ＡＤＲレジスタ３８におけるレジスタＡＤＲｓ〜ＡＤＲｔの保持情報をチェックすることにより、ＡＤ変換動作が正常に行われるか否かの判別を行うことができる。
【００５４】
（５）先ずスイッチ７４がオンされることで、演算増幅器７３を介して、アナログ信号のサンプリングが行われる。スイッチ７４をオフしてスイッチ７５をオンすることで、演算増幅器７３のオフセット(約10mV)を除去する。スイッチ７５をオフしてアナログ信号がホールドされる。その後、ＡＤ変換が行われる。ＡＤ変換の開始後にスイッチ７２がオンされることで、リード８２近傍における端子容量等のアナログ信号入力側が抵抗７１によってプルダウンされる。このプルダウンにより、リード８２近傍におけるアナログ信号入力側の蓄積電荷がアナログ系の低電位側電源ＡＶｓｓに放出される。リード８２がユーザ基板から剥離した状態では、外部抵抗Ｒｅｘｔやリード８２を介して、ユーザシステムからアナログ信号が伝達されない。このため、当該アナログチャネルでのＡＤ変換が行われる度に、プルダウン回路４０２により電荷放出が一方的に行われる結果、演算増幅器７３の入力端子の電位は、やがてアナログ系の低電位側電源ＡＶｓｓレベルに等しくなる。この状態で当該チャネルについてのＡＤ変換を行うと、ＡＤＲレジスタ３８には「０」若しくはそれに近い値が書き込まれることになるから、そのようなレジスタの保持状態をエラーと決めておけば、リード８２の半田剥がれに起因するエラーをＣＰＵ１１によって判別することができる。
【００５５】
（６）チェック用レジスタ３０６が設けられ、このチェック用レジスタ３０６は、チップリセット時、ＣＰＵ１１によってユニークな値が書き込まれる。その後、定期的に、上記チェック用レジスタ３０６を読み出される。この読み出しにおいて、上記チェック用レジスタ３０６に格納されているユニークな値が得られた場合、ＡＤ変換内部バス３０８やバスインタフェース３０７に故障がない。しかし、上記チェック用レジスタ３０６に格納されているユニークな値が得られ無い場合、バスインタフェース３０７含む信号伝達系の故障が疑われる。
【００５６】
（７）上記（３），（５），（６）の作用効果により、ＡＤ変換器１５の外部、ＡＤ変換器１５の内部、ＡＤ変換器１５内のバス正常性を容易に確認することができるので、正しいＡＤ変換結果を得ることができる。
【００５７】
（８）上記（１），（２）の作用効果により、チャネルを認識し、さらにＡＤ変換結果のパリティチェックを行うことができるので、チャネル毎に正確なＡＤ変換結果を得ることができる。
【００５８】
図２には、上記ＡＤ変換器１５の別の構成例が示される。
【００５９】
図２に示されるＡＤ変換器１５が、図１に示されるのと大きく相違するのは、インピーダンス変換回路４０３に代えてＳ＆Ｈ回路４０４が設けられている点である。かかる構成によれば、Ｓ＆Ｈ回路４０４がアナログ端子（ＡＮｓ〜ＡＮｔ）毎に設けられているため、同タイミングでのアナログ値のサンプリングが可能となる。アナログマルチプレクサ４０５を介することにより、時分割方式で順次複数チャネルのアナログ信号をディジタル信号に変換できる構成であることは変わりはない。そのほかの回路については、図１と同様の回路を搭載し、同様に機能を実現している。そして、信頼性を向上させるための上記諸機能も同様に具備されている。
【００６０】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種データ処理装置に広く適用することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明にかかるデータ処理装置の一例とされるマイクロコンピュータに含まれるＡＤ変換器の構成例ブロック図である。
【図２】上記ＡＤ変換器の別の構成例ブロック図である。
【図３】上記ＡＤ変換器における主要部の構成例ブロック図である。
【図４】上記ＡＤ変換器における主要部の動作タイミング図である。
【図５】上記ＡＤ変換器における主要部の構成例ブロック図である。
【図６】上記ＡＤ変換器における主要部の動作タイミング図である。
【図７】上記ＡＤ変換器における主要部の構成例回路図である。
【図８】上記ＡＤ変換器における主要部の動作タイミング図である。
【図９】上記マイクロコンピュータの全体的な構成例ブロック図である。
【符号の説明】
【００６３】
１５  ＡＤ変換器
３０  演算回路
４０  入力回路
５０  Ｓ＆Ｈ回路
６０  コンパレータ
７０  コントロール回路
８０  自己診断用電源発生器
３０１  １２ｂｉｔＤＡ変換部
３０２  逐次変換レジスタ
３０３  変換結果出力回路
３０４  パリティ回路
３０５  各種設定用レジスタ
３０６  チェック用レジスタ
３０７  バスインタフェース
３０８  ＡＤ変換内部バス
４０２  プルダウン回路
４０４  Ｓ＆Ｈ回路
４０３  インピーダンス変換回路
４０５  アナログマルチプレクサ
【図１】
0005155012.tif 000002
【図２】
0005155012.tif 000003
【図３】
0005155012.tif 000004
【図４】
0005155012.tif 000005
【図５】
0005155012.tif 000006
【図６】
0005155012.tif 000007
【図７】
0005155012.tif 000008
【図８】
0005155012.tif 000009
【図９】
0005155012.tif 000010