(57)【特許請求の範囲】
【請求項１】
プリント配線板、セラミック配線板、シリコン配線板、絶縁膜被覆金属配線板の何れかであり、複数のキャビティが主面に形成された支持基板と、
前記支持基板の前記主面に選択的に配置された複数の第１の配線と、
前記第１の配線から前記支持基板の端まで延出された端子と、
前記支持基板に形成された前記キャビティに搭載された少なくとも一つの第１の半導体素子と、
前記支持基板に形成された前記キャビティに搭載され、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子と、
前記支持基板の前記主面の前記第１の配線上に配置され、前記第１の配線に対して反対側の主面に、複数の第２の配線を選択的に配置した配線支持基材と、
を有し、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とが、少なくとも一つの前記第２の配線を通じて半田層を介して電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記キャビティ内に搭載した、前記第１の半導体素子または前記第２の半導体素子の主面に配置された電極パッドと、前記第１の配線の高さが同じ高さになるように、前記キャビティの深さが調節されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の配線が前記配線支持基材の主面に固着させた導電性パターンであることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記支持基板の前記主面の端部に、前記第１の配線に導通する複数の電極端子が延出され、夫々の前記電極端子に、棒状の入出力端子が電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
プリント配線板、セラミック配線板、シリコン配線板、絶縁膜被覆金属配線板の何れかであり、複数のキャビティが主面に形成された支持基板と、
前記支持基板の前記主面に選択的に配置された複数の第１の配線と、
前記第１の配線から前記支持基板の端まで延出された端子と、
前記支持基板に形成された前記キャビティに搭載された少なくとも一つの第１の半導体素子と、
前記支持基板に形成された前記キャビティに搭載され、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子と、
前記支持基板の前記主面の前記第１の配線上に配置され、前記第１の配線に対して反対側の主面に複数の第２の配線を選択的に配置した配線支持基材と、
前記配線支持基材を貫通し、前記第２の配線に導通する半田層と、
を有し、前記第１の半導体素子と前記第１の配線とが、少なくとも一つの前記第２の配線並びに前記半田層を通じて電気的に接続されていることを特徴とする半導体装置。
【請求項６】
前記第２の半導体素子の電極と、前記第１の配線とがワイヤにて電気的に接続されていることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第２の配線が前記配線支持基材の主面に形成させた金属膜であることを特徴とする請求項５記載の半導体装置。
【請求項８】
前記半田層が前記第２の配線が配置された前記配線支持基材の第１の主面の反対側の第２の主面に配設され、前記半田層の一つの端が前記配線支持基材を貫通して前記第２の配線に導通していることを特徴とする請求項５記載の半導体装置。
【請求項９】
前記半田層のもう一方の端が前記第１の配線または前記第１の半導体素子の電極と接合していることを特徴とする請求項５記載の半導体装置。
【請求項１０】
前記第１の配線に接合する前記半田層の高さと、前記第１の半導体素子の電極に接合する前記半田層の高さとを調節することにより、前記第２の配線と、前記支持基板の前記主面とが平行状態にあることを特徴とする請求項５記載の半導体装置。
【請求項１１】
前記支持基板の前記主面の端部に、前記第１の配線に導通する複数の電極端子が延出され、夫々の前記電極端子に、棒状の入出力端子が電気的に接続されていることを特徴とする請求項５記載の半導体装置。
【請求項１２】
プリント配線板、セラミック配線板、シリコン配線板、絶縁膜被覆金属配線板の何れかであり、複数のキャビティが主面に形成された支持基板と、
前記支持基板の前記主面に選択的に配置された複数の第１の配線と、
前記第１の配線から前記支持基板の端まで延出された端子と、
前記支持基板に形成された前記キャビティに搭載された少なくとも一つの第１の半導体素子と、
前記支持基板に形成された前記キャビティに搭載され、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子と、
前記支持基板の前記主面の前記第１の配線上に配置され、前記第１の配線に対して反対側の主面に、複数の第２の配線を選択的に配置した配線支持基材と、
前記配線支持基材を貫通し、前記第２の配線に導通する半田層と、
を有し、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とが、少なくとも一つの前記第２の配線並びに前記半田層を通じて電気的に接続されていることを特徴とする半導体装置。
【請求項１３】
前記第２の配線が前記配線支持基材の主面に形成させた金属膜であることを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記第１の半導体素子または前記第２の半導体素子の主面が接着部材を介して、前記配線支持基材の主面に固着されていることを特徴とする請求項１２記載の半導体装置。
【請求項１５】
前記支持基板の前記主面の端部に、前記第１の配線に導通する複数の電極端子が延出され、夫々の前記電極端子に、棒状の入出力端子が電気的に接続されていることを特徴とする請求項１２記載の半導体装置。
【請求項１６】
プリント配線板、セラミック配線板、シリコン配線板、絶縁膜被覆金属配線板の何れかであり、複数のキャビティが主面に形成された、連続した支持基板の主面に複数の第１の配線と、前記第１の配線に導通し、前記支持基板の端まで延出する端子を選択的に配置する工程と、
前記支持基板の前記主面に形成された前記キャビティに、少なくとも一つの第１の半導体素子と、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子を搭載する工程と、
前記第１の配線の一部、前記第１の半導体素子の電極並びに前記第２の半導体素子の電極の上に、半田材を配置する工程と、
前記支持基板の前記主面の前記第１の配線上に配置され、前記第１の配線に対して反対側の主面に、複数の第２の配線が選択的に配置された配線支持基材を、前記第１の配線、前記第１の半導体素子並びに前記第２の半導体素子の上に、前記半田材を介して載置する工程と、
リフロー処理により、前記半田材を溶融させ、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とを、前記第２の配線を通じて電気的に接続する工程と、
前記第１の配線、前記第１の半導体素子、前記第２の半導体素子、前記第２の配線並びに前記配線支持基材を、樹脂により封止する工程と、
前記支持基板、前記配線支持基材並びに前記樹脂を分割する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１７】
分割後、前記第１の配線に導通する前記端子に、入出力端子を電気的に接続することを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
プリント配線板、セラミック配線板、シリコン配線板、絶縁膜被覆金属配線板の何れかであり、複数のキャビティが主面に形成された、連続した支持基板の主面に複数の第１の配線と、前記第１の配線に導通し、前記支持基板の端まで延出する端子を選択的に配置する工程と、
前記支持基板の前記主面に形成された前記キャビティに、少なくとも一つの第１の半導体素子と、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子を搭載する工程と、
前記支持基板の前記主面の前記第１の配線上に配置され、前記第１の配線に対して反対側の主面に複数の第２の配線と、前記第２の配線に導通する複数の半田ボールが選択的に配置された配線支持基材を、前記第１の配線、前記第１の半導体素子の上に、前記半田ボールを介して載置する工程と、
リフロー処理により、前記半田ボールを溶融させ、前記第１の半導体素子と前記第１の配線とを、前記第２の配線並びに半田層を通じて電気的に接続する工程と、
前記第１の配線、前記第１の半導体素子、前記第２の半導体素子、前記第２の配線、前記半田層並びに前記配線支持基材を、樹脂により封止する工程と、
前記支持基板、前記配線支持基材並びに前記樹脂を分割する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１９】
前記第１の配線上に位置する第１の半田ボールと、前記第１の半導体素子上に位置する第２の半田ボールとの高さに、差が設けられていることを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記第２の半導体素子を前記支持基板に搭載した後、前記第２の半導体素子の電極と、前記第１の配線とをワイヤにて電気的に接続することを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２１】
支持冶具上に、連続した前記支持基板並びに前記配線支持基材を載置すると共に、前記支持冶具に立設させたピンに、連続した前記支持基板並びに前記配線支持基材に形成された貫通孔を貫入させた状態で、リフロー処理を行うことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２２】
分割後、前記第１の配線に導通する前記端子に、入出力端子を電気的に接続することを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２３】
プリント配線板、セラミック配線板、シリコン配線板、絶縁膜被覆金属配線板の何れかであり、複数のキャビティが主面に形成された、連続した支持基板の主面に複数の第１の配線と、前記第１の配線に導通し、前記支持基板の端まで延出する端子を選択的に配置する工程と、
配線支持基材の第１の主面に、少なくとも一つの第１の半導体素子と、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子を、接着部材を介し搭載する工程と、
前記第１の半導体素子並びに前記第２の半導体素子が搭載されている前記第１の主面の反対側の第２の主面に、複数の第２の配線を選択的に配置する工程と、
前記第２の配線、前記第２の配線に接合された前記配線支持基材、接合された前記配線支持基材に接合する前記接着部材を貫通するスルーホールを形成する工程と、
前記第１の配線が配設されている前記支持基板の前記主面に形成された前記キャビティに前記第１の半導体素子並びに前記第２の半導体素子が対向するように、前記配線支持基材を載置する工程と、
前記スルーホール内に、半田材を供給する工程と、
リフロー処理により、前記半田材を溶融させ、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とを、前記第２の配線を通じて電気的に接続する工程と、
前記第１の配線、前記第１の半導体素子、前記第２の半導体素子、前記第２の配線並びに前記配線支持基材を、樹脂により封止する工程と、
前記支持基板、前記配線支持基材並びに前記樹脂を分割する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２４】
前記配線支持基材を載置した後、前記配線支持基材に対し、屈曲構造を備えた冶具により荷重を与え、前記配線支持基材の主面に固着された前記第２の配線の一部を屈曲させることを特徴とする請求項２３記載の半導体装置の製造方法。
【請求項２５】
分割後、前記第１の配線に導通する前記端子に、入出力端子を電気的に接続することを特徴とする請求項２３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及び半導体装置の製造方法に関し、特に複数の半導体素子を搭載したマルチチップモジュール型の半導体装置、及びそのような半導体装置の製造方法に関する。
【背景技術】
【０００２】
薄型テレビや携帯電話の小型・軽量化を実現させている要素技術の一つとして、マルチチップモジュールがある。
マルチチップモジュールは、複数の半導体素子を１つのパッケージ内に封入し、夫々の半導体素子間を配線により接続した構成をなし、システム性能の向上を図ることを特徴としている。
【０００３】
中でも、パワー半導体素子や、制御用ＩＣを、同じ支持基板上に２次元的に配置し、これらの素子間をボンディングワイヤで配線したマルチチップパワーデバイスが注目されている（例えば、特許文献１参照）。
【特許文献１】特開２００３−２１８３０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記の先行例で開示されたデバイスに於いては、複数の素子間や素子と配線間を多数のボンディングワイヤにて配線している。
このようなボンディングワイヤ形成には、多大な時間を要し、当該デバイスの生産性が向上しないという問題点があった。
【０００５】
本発明はこのような点に鑑みてなされたものであり、生産性の高い半導体装置（マルチチップパワーデバイス）及び当該半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の一態様では、プリント配線板、セラミック配線板、シリコン配線板、絶縁膜被覆金属配線板の何れかであり、複数のキャビティが主面に形成された支持基板と、前記支持基板の前記主面に選択的に配置された複数の第１の配線と、前記第１の配線から前記支持基板の端まで延出された端子と、前記支持基板に形成された前記キャビティに搭載された少なくとも一つの第１の半導体素子と、前記支持基板に形成された前記キャビティに搭載され、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子と、前記支持基板の前記主面の前記第１の配線上に配置され、前記第１の配線に対して反対側の主面に、複数の第２の配線を選択的に配置した配線支持基材と、を有し、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とが、少なくとも一つの前記第２の配線を通じて半田層を介して電気的に接続されていることを特徴とする半導体装置が提供される。
【０００７】
また、本発明の一態様では、プリント配線板、セラミック配線板、シリコン配線板、絶縁膜被覆金属配線板の何れかであり、複数のキャビティが主面に形成された支持基板と、前記支持基板の前記主面に選択的に配置された複数の第１の配線と、前記第１の配線から前記支持基板の端まで延出された端子と、前記支持基板に形成された前記キャビティに搭載された少なくとも一つの第１の半導体素子と、前記支持基板に形成された前記キャビティに搭載され、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子と、前記支持基板の前記主面の前記第１の配線上に配置され、前記第１の配線に対して反対側の主面に複数の第２の配線を選択的に配置した配線支持基材と、前記配線支持基材を貫通し、前記第２の配線に導通する半田層と、を有し、前記第１の半導体素子と前記第１の配線とが、少なくとも一つの前記第２の配線並びに前記半田層を通じて電気的に接続されていることを特徴とする半導体装置が提供される。
【０００８】
更に、本発明の一態様では、プリント配線板、セラミック配線板、シリコン配線板、絶縁膜被覆金属配線板の何れかであり、複数のキャビティが主面に形成された支持基板と、前記支持基板の前記主面に選択的に配置された複数の第１の配線と、前記第１の配線から前記支持基板の端まで延出された端子と、前記支持基板に形成された前記キャビティに搭載された少なくとも一つの第１の半導体素子と、前記支持基板に形成された前記キャビティに搭載され、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子と、前記支持基板の前記主面の前記第１の配線上に配置され、前記第１の配線に対して反対側の主面に、複数の第２の配線を選択的に配置した配線支持基材と、前記配線支持基材を貫通し、前記第２の配線に導通する半田層と、を有し、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とが、少なくとも一つの前記第２の配線並びに前記半田層を通じて電気的に接続されていることを特徴とする半導体装置が提供される。
【０００９】
また、上記の半導体装置を製造するために、本発明の一態様では、プリント配線板、セラミック配線板、シリコン配線板、絶縁膜被覆金属配線板の何れかであり、複数のキャビティが主面に形成された、連続した支持基板の主面に複数の第１の配線と、前記第１の配線に導通し、前記支持基板の端まで延出する端子を選択的に配置する工程と、前記支持基板の前記主面に形成された前記キャビティに、少なくとも一つの第１の半導体素子と、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子を搭載する工程と、前記第１の配線の一部、前記第１の半導体素子の電極並びに前記第２の半導体素子の電極の上に、半田材を配置する工程と、前記支持基板の前記主面の前記第１の配線上に配置され、前記第１の配線に対して反対側の主面に、複数の第２の配線が選択的に配置された配線支持基材を、前記第１の配線、前記第１の半導体素子並びに前記第２の半導体素子の上に、前記半田材を介して載置する工程と、リフロー処理により、前記半田材を溶融させ、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とを、前記第２の配線を通じて電気的に接続する工程と、前記第１の配線、前記第１の半導体素子、前記第２の半導体素子、前記第２の配線並びに前記配線支持基材を、樹脂により封止する工程と、前記支持基板、前記配線支持基材並びに前記樹脂を分割する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１０】
また、本発明の一態様では、プリント配線板、セラミック配線板、シリコン配線板、絶縁膜被覆金属配線板の何れかであり、複数のキャビティが主面に形成された、連続した支持基板の主面に複数の第１の配線と、前記第１の配線に導通し、前記支持基板の端まで延出する端子を選択的に配置する工程と、前記支持基板の前記主面に形成された前記キャビティに、少なくとも一つの第１の半導体素子と、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子を搭載する工程と、前記支持基板の前記主面の前記第１の配線上に配置され、前記第１の配線に対して反対側の主面に複数の第２の配線と、前記第２の配線に導通する複数の半田ボールが選択的に配置された配線支持基材を、前記第１の配線、前記第１の半導体素子の上に、前記半田ボールを介して載置する工程と、リフロー処理により、前記半田ボールを溶融させ、前記第１の半導体素子と前記第１の配線とを、前記第２の配線並びに半田層を通じて電気的に接続する工程と、前記第１の配線、前記第１の半導体素子、前記第２の半導体素子、前記第２の配線、前記半田層並びに前記配線支持基材を、樹脂により封止する工程と、前記支持基板、前記配線支持基材並びに前記樹脂を分割する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１１】
また、本発明の一態様では、プリント配線板、セラミック配線板、シリコン配線板、絶縁膜被覆金属配線板の何れかであり、複数のキャビティが主面に形成された、連続した支持基板の主面に複数の第１の配線と、前記第１の配線に導通し、前記支持基板の端まで延出する端子を選択的に配置する工程と、配線支持基材の第１の主面に、少なくとも一つの第１の半導体素子と、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子を、接着部材を介し搭載する工程と、前記第１の半導体素子並びに前記第２の半導体素子が搭載されている前記第１の主面の反対側の第２の主面に、複数の第２の配線を選択的に配置する工程と、前記第２の配線、前記第２の配線に接合された前記配線支持基材、接合された前記配線支持基材に接合する前記接着部材を貫通するスルーホールを形成する工程と、前記第１の配線が配設されている前記支持基板の前記主面に形成された前記キャビティに前記第１の半導体素子並びに前記第２の半導体素子が対向するように、前記配線支持基材を載置する工程と、前記スルーホール内に、半田材を供給する工程と、リフロー処理により、前記半田材を溶融させ、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とを、前記第２の配線を通じて電気的に接続する工程と、前記第１の配線、前記第１の半導体素子、前記第２の半導体素子、前記第２の配線並びに前記配線支持基材を、樹脂により封止する工程と、前記支持基板、前記配線支持基材並びに前記樹脂を分割する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、生産性の高い半導体装置及び当該半導体装置の製造方法を実現することができる。更に、薄型化・小型化形状の半導体装置及び当該半導体装置の製造方法を実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
＜第１の実施の形態＞
図１は第１の実施の形態に係る半導体装置の要部図である。ここで、図（Ａ）には、第１の実施の形態に係る半導体装置１ａの上面が示され、図（Ｂ）には、図（Ａ）のａ−ｂ位置に於ける半導体装置１ａの断面が示されている。
【００１４】
図示するように、半導体装置１ａは、矩形状の支持基板１０を基体としている。そして、当該支持基板１０の所定の位置には、少なくとも一つのキャビティ１０ａが略並列状に構成され、夫々のキャビティ１０ａ内に、例えば、鉛フリーの半田（錫（Ｓｎ）−銀（Ａｇ）系半田）層１１を介して、半導体素子２０ａ，２０ｂ，２１が実装されている。
【００１５】
ここで、支持基板１０に於いては、電極や配線、樹脂層が多層構造となって積層された、所謂プリント配線板（回路基板）が適用されている。そして、当該樹脂としては、ガラス−エポキシ樹脂、ガラス−ビスマレイミドトリアジン、或いはポリイミド等の有機材絶縁性樹脂が挙げられる。
【００１６】
また、このような支持基板１０は、上記のプリント配線板に代えて、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、酸化シリコン（ＳｉＯ2）、酸化マグネシウム（ＭｇＯ）、酸化カルシウム（ＣａＯ）、或いは、これらの混合物等を主たる成分とするセラミック配線板を用いてもよい。
【００１７】
更に、ウエハプロセスにて半導体装置１ａを作製する場合には、その母材であるシリコン（Ｓｉ）ウエハを基材としたシリコン配線板を支持基板としてもよい。
或いは、絶縁膜被覆金属配線板を支持基板としてもよい（後述）。また、金属板をエッチング加工した金属フレームを直接用いてもよい（後述）。
【００１８】
また、図（Ｂ）に示す如く、支持基板１０下には、必要に応じて、金属製の放熱板（ヒートスプレッダ）１０ｈを固着させてもよい。
また、半導体素子（第１の半導体素子）２０ａ，２０ｂに於いては、例えば、縦型のパワー半導体素子が適用されている。具体的には、一方の主面（上面側）に、主電極（例えば、ソース電極）と制御電極（ゲート電極）を配設し、他方の主面（下面側）に別の主電極（例えば、ドレイン電極）を配設したパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）素子が該当する。
【００１９】
或いは、当該パワーＭＯＳＦＥＴに代わる素子として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子を用いてもよい。
また、半導体素子２０ａ，２０ｂの間に位置する半導体素子（第２の半導体素子）２１は、制御用ＩＣチップであり、当該半導体素子２１は、半導体素子２０ａ，２０ｂの少なくとも何れかのＯＮ−ＯＦＦ制御等をする。
【００２０】
尚、半導体装置１ａに搭載する半導体素子の数に於いては、特に上記の数に限定されているものではない。即ち、少なくとも一つの半導体素子（例えば、パワーＭＯＳＦＥＴまたはＩＧＢＴ素子）と、当該パワー半導体素子を制御する少なくとも一つの制御ＩＣチップが支持基板１０上に配置されていればよい。
【００２１】
また、半導体装置１ａにあっては、半導体素子２０ａ，２０ｂ，２１が実装されていない支持基板１０の主面（上面側）に、主回路、信号回路、電源用回路等に組み込まれる配線（配線パターン）１２が複数個、選択的に配置されている。これらの配線１２は、例えば、銅（Ｃｕ）を主たる成分により構成されている。そして、更に、半導体素子２０ａ，２０ｂ、配線１２の上方には、所定の形状に加工された配線支持基材（ベースフィルム）３０が配置されている。
【００２２】
ここで、配線支持基材３０は、ポリイミド樹脂（ＰＩ）、液晶ポリマ樹脂（ＬＣＰ）、エポキシ樹脂（ＥＰ）、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリフェニレンエーテル樹脂（ＰＰＥ）の少なくとも一つを含む樹脂から構成されている。また、厚みは、１０〜５０μｍである。
【００２３】
また、半導体装置１ａにあっては、当該配線支持基材３０上に、更に、配線パターンを構成する導電性パターン（導体接続子）４０で構成された配線が複数個、選択的に配置されている。これらの導電性パターン４０は、例えば、銅を主たる成分により構成され、エポキシ系樹脂またはシリコン系樹脂で構成された接着部材を介し、配線支持基材３０上に固着されている。
【００２４】
そして、これらの導電性パターン４０の配置により、半導体素子２０ａ，２０ｂ，２１に設けられた電極と、夫々の素子に対応する配線１２とが、当該導電性パターン４０を通じて、電気的に接続されている。或いは、夫々の半導体素子２０ａ，２０ｂ，２１に設けられた素子間の電極同士が、導電性パターン４０を通じて、電気的に接続されている。
【００２５】
尚、当該電気的な接続を確保する接着部材としては、鉛フリー半田で構成された半田層１３が適用されている。
更に、半導体装置１ａにあっては、夫々の配線１２から電極端子１２ａが延出され、更に、これらの電極端子１２ａからは、支持基板１０の端まで入出力端子５０（材質は銅）が延出されている。
【００２６】
そして、支持基板１０上に搭載された半導体素子２０ａ，２０ｂ，２１、配線１２、配線支持基材３０並びに導電性パターン４０等は、トランスファモールド法にて形成されたエポキシ系の樹脂６０により完全に封止されている。
【００２７】
尚、図（Ａ）に於いては、半導体装置１ａの内部の構造を明確にするために、樹脂６０を表示していない。
また、このような樹脂６０は、トランスファモールド法以外にも、ポッティング法、ディッピング法、キャスティング法、或いは流動浸漬手法の何れか一つの方法にて形成してもよい。更に、当該樹脂６０中には、アルミナや酸化シリコンで構成された無機フィラーを含浸させてもよい。
【００２８】
このような構成により、半導体装置１ａは、コンパクト形状且つ低価格ながらマルチチップパワーデバイスとして機能することができる。
続いて、図１に示す半導体装置１ａの構造をより深く理解するために、半導体装置１ａの断面を拡大させた図を用いて、当該半導体装置１ａの構造を説明する。
【００２９】
尚、以下に示す全ての図に於いては、図１と同一の部材には、同一の符号を付し、その説明の詳細については省略する。
図２は第１の実施の形態に係る半導体装置の要部断面模式図である。この図２には、樹脂６０並びに入出力端子５０等は、特に表示せず、半導体装置１ａの特徴的な形態を拡大させた図が示されている。
【００３０】
上述したように、半導体装置１ａにあっては、支持基板１０を基体とし、支持基板１０下に、放熱板１０ｈが固着されている。
また、当該支持基板１０の所定の位置には、少なくとも一つのキャビティ１０ａが形成されている。そして、支持基板１０内には、導電パッド１４が選択的に配置されている。例えば、半導体装置１ａでは、導電パッド１４ａ，１４ｂの主面が夫々のキャビティ１０ａの底面を構成する。
【００３１】
このような導電パッド１４ａ，１４ｂは、支持基板１０内に配設された図示しない配線、ビア等に導通し、更に、当該配線等を通じて、入出力端子５０等との電気的接続が確保されている。
【００３２】
そして、導電パッド１４ａ，１４ｂ上には、半田層１１を介して、半導体素子２０ａ，２１が実装されている。
従って、半導体素子２０ａは、その下面側のドレイン電極と導電パッド１４ａとが半田層１１を介して電気的に接続されている。
【００３３】
また、制御用ＩＣチップである半導体素子２１に於いても、その上下の主面に電極が配設されている場合には、当該下面側の電極と導電パッド１４ｂとが半田層１１を介して電気的に接続されている。但し、半導体素子２１に於いて、その両主面に電極が配設されていない場合には、当該導電パッド１４ｂの配設は必ずしも要しない。
【００３４】
また、導電パッド１４ａ，１４ｂに於いては、その主面の面積が可能な限り広くなるように、支持基板１０内に配置されている。そして、半導体素子２０ａ，２１間のノイズの影響（干渉）を抑制するために、導電パッド１４ａ，１４ｂ間を離隔させ、その距離ｄを０．２〜３ｍｍ以上としている。
【００３５】
また、半導体素子２０ａ，２１が実装されていない支持基板１０の上面には、配線１２が複数個、選択的に配置されている。そして、配線１２上には、所定の形状に加工された配線支持基材３０が配置されている。
【００３６】
更に、半導体装置１ａにあっては、配線支持基材３０上に、導電性パターン４０が配設されている。そして、当該導電性パターン４０の配置により、半導体素子２０ａ，２１の上面に配設された電極パッド２０ａｐ，２１ｐと配線１２とが導電性パターン４０を通じて、電気的に接続されている。
【００３７】
尚、当該電気的な接続を確保する接着部材としては、半田層１３が適用されている。
また、半導体装置１ａにあっては、キャビティ１０ａの深さを調整することにより、電極パッド２０ａｐ，２１ｐの上面と、配線１２の上面とが略同一の高さになるように構成されている。
【００３８】
次に、配線支持基材３０と、その主面に配設された導電性パターン４０の構造について説明する。
図３は配線支持基材上に選択的に配置した導電性パターンの要部図である。ここで、図３では、図１（Ａ）に示した半導体装置１ａを上方から眺めた場合の配線支持基材３０並びに導電性パターン４０の状態が示されている。
【００３９】
図示するように、所定の形状に加工された配線支持基材３０上に、導電性パターン４０が接着部材（図示しない）を介し、選択的に配置・支持されている。ここで、導電性パターン４０は、５ｍｍ以下の厚み及び線幅を有している。
【００４０】
また、配線支持基材３０の中央部には、貫通孔３０ａが設けられている。この貫通孔３０ａの下方に、図１，２で示した半導体素子２１が位置する。
また、夫々の導電性パターン４０に於いては、その両端が配線支持基材３０の主面から延出した延出部（フィンガー部）４０ａを備えている。そして、当該延出部４０ａの下方（図の奥方向）には、被接合体である電極パッドや配線が位置する。
【００４１】
このような構造であれば、導電性パターン４０が配設された配線支持基材３０を、電極パッド２０ａｐ，２１ｐまたは配線１２上に載置した後、１回のリフロー処理によって、半導体素子２０ａ，２０ｂ，２１に設けられた電極と、夫々の素子に対応する配線１２、或いは、夫々の半導体素子２０ａ，２０ｂ，２１に設けられた素子間の電極同士を、当該導電性パターン４０を通じて、一括して電気的に接続させることができる（後述）。
【００４２】
次に、上記の半導体装置１ａの製造方法について、図４乃至８を用いて説明する。
図４は半導体装置の製造工程の一工程を説明する要部図である。
先ず、上述した支持基板１０が縦横に連続した基板を準備する。この段階で、各支持基板１０のユニットには、既に、配線１２、入出力端子５０が選択的に配置されている。このような選択的配置は、例えば、鍍金、選択的エッチングにより行う。また、配線１２が配置されていない支持基板１０の主面には、必要に応じて、少なくとも一つのキャビティ１０ａを形成させておく。
【００４３】
但し、後述する樹脂封止装置に設置された金型の容量により、必要に応じて、連続する支持基板１０の個数を調節してもよい。
図５は半導体装置の製造工程の一工程を説明する要部図である。
【００４４】
次に、キャビティ１０ａ内に、鉛フリーの半田で構成させるペースト状の半田材をディスペンス法にて配置する（図示しない）。或いは、ペースト状の半田材に代えて、シート状の半田材をキャビティ１０ａ内に配置してもよい。
【００４５】
続いて、上記の半田材上に、半導体素子２０ａ，２０ｂ，２１を載置する。更に、配線１２の接合部分、半導体素子２０ａ，２０ｂ，２１の電極パッド２０ａｐ，２０ｂｐ，２１ｐ上に、ペースト状の半田材をディスペンス法にて配置する（図示しない）。
【００４６】
尚、キャビティ１０ａ内に、半田材を配置し、半導体素子２０ａ，２０ｂ，２１を載置した直後にリフロー処理を行って、半導体素子２０ａ，２０ｂ，２１を支持基板１０に接合させてもよいが、本実施の形態では、この段階でのリフロー処理を行わない。
【００４７】
また、必要に応じて、半田材上に、半導体素子２０ａ，２０ｂ，２１を載置する前に、予め、半導体素子２０ａ，２０ｂ，２１の電極パッド２０ａｐ，２０ｂｐ，２１ｐ上に、半田材を配置してもよい。
【００４８】
図６は半導体装置の製造工程の一工程を説明する要部図である。
次に、導電性パターン４０が複数個、選択的に配置された配線支持基材３０を、配線１２、半導体素子２０ａ，２０ｂ，２１上に、前記半田材を介して載置する。ここでは、導電性パターン４０が配線支持基材３０上で表出する向きに配線支持基材３０を載置する。また、この段階での配線支持基材３０は、縦横方向に連続した支持基板１０に対応するように、横方向に連続した状態にある。この段階で、導体接続子４０の端が配線１２並びに半導体素子２０ａ，２０ｂ，２１の電極に前記半田材を介して接触する。
【００４９】
尚、配線支持基材３０に於いては、横方向に連続せず、個片化された配線支持基材３０を載置してもよい。
そして、加熱炉内にて、上記の支持基板１０等に、例えば、２６０℃、１０秒のリフロー処理を施し、上記の半田材を溶融・浸透させる。この処理により、半導体素子２０ａ，２０ｂに配設された素子間の電極と半導体素子２１、または、半導体素子２０ａ，２０ｂ，２１に配設された電極と配線１２とが、導電性パターン４０を通じて電気的に接続される。
【００５０】
即ち、ワイヤボンディングのように、ボンディングワイヤを１本ずつボンディングするのではなく、リフロー処理にて、一括して、半導体素子２０ａ，２０ｂと半導体素子２１、または、半導体素子２０ａ，２０ｂ，２１と配線１２とを、導電性パターン４０を通じて電気的に接続させる。
【００５１】
図７は半導体装置の製造工程の一工程を説明する要部図である。
続いて、樹脂封止装置に備えられた金型（図示しない）内に、連続した支持基板１０等を設置し、支持基板１０に配置された配線１２、半導体素子２０ａ，２０ｂ，２１、配線支持基材３０並びに導電性パターン４０等を、樹脂６０により封止する。
【００５２】
尚、樹脂封止は、トランスファモールド法、ポッティング法、ディッピング法、キャスティング法、流動浸漬手法のほか、圧縮成形モールド、または印刷成形法の何れか一つの方法にて実施する。
【００５３】
そして、当該樹脂６０により封止した後、連続した支持基板１０、配線支持基材３０並びに樹脂６０をダイシングラインＤＬに沿って分割し、個片化を行う。これにより、図１に示されるような、個片化されたマルチチップモジュール（半導体装置１ａ）が形成する。
【００５４】
このように、第１の実施の形態によれば、複数の導電性パターン４０にて、一括して、半導体素子２０ａ，２０ｂに配設された素子間の電極と半導体素子２１、または、半導体素子２０ａ，２０ｂ，２１に配設された電極と配線１２とを電気的に接続できるので、マルチチップパワーデバイスなる半導体装置の生産性を格段に向上させることができる。
【００５５】
続いて、本実施の形態に係る半導体装置１ａの構成を変形させた半導体装置について説明する。尚、以下に示す図面では、図１〜７に示した部材と同一の部材には、同一の符号を付し、その説明の詳細については省略する。
【００５６】
＜第１の実施の形態の変形例１＞
先ず、上記の個片化を完了させた後、夫々の入出力端子５０に、更に、棒状の別の入出力端子を接合させた半導体装置１ｂを図８に示す。
【００５７】
図８は第１の実施の形態の変形例に係る半導体装置の要部図である。ここで、図（Ａ）に於いては、複数の棒状の入出力端子５１が装着された半導体装置１ｂの上面図が示され、図（Ｂ）に於いては、図（Ａ）のａ−ｂ間の位置の断面図が示されている。
【００５８】
図示するように、夫々の入出力端子５０から棒状の入出力端子５１が固定・延出されている。このような入出力端子５１は、上述した支持基板１０、配線支持基材３０並びに樹脂６０をダイシングラインＤＬに沿って分割後、、半田層５２を接着部材として、支持基板１０の端部に挟装する。尚、当該挟装は、半田付け（リフロー処理）により行う。
【００５９】
ここで、入出力端子５１は、その一端に、二股に分離するクリップ部５１ａを備えている。そして、当該クリップ部５１ａは、支持基板１０の主面に配設された、入出力端子５０、配線１２に、鍍金層１２ｇ並びに半田層５２を介し、挟装された状態にある。
【００６０】
このように、クリップ部５１ａを支持基板１０端に嵌め込み、クリップ部５１ａと入出力端子５０、配線１２とを鍍金層１２ｇを介し半田付けすることにより、棒状の入出力端子５１は、支持基板１０端に強固に支持される。
【００６１】
更に、当該半田層５２に於いては、鍍金層１２ｇとクリップ部５１ａとの間隙に配置するのみではなく、クリップ部５１ａ端から、入出力端子５０、配線１２の一部にかけて、これらの部位を被覆するように形成されている。このような半田層５２の形成により、挟装状態の機械的強度が更に高くなる。
【００６２】
尚、鍍金層１２ｇに於いては、その下層から、ニッケル（Ｎｉ）、錫（Ｓｎ）、または、ニッケル（Ｎｉ）、金（Ａｕ）を主たる成分により構成されている。また、当該鍍金層１２ｇに於いては、配線１２の主面に形成するほか、クリップ部５１ａ表面に形成させてもよい。
【００６３】
続いて、本実施の形態に係る半導体装置１ａの構成を変形させた半導体装置について説明する。
＜第１の実施の形態の変形例２＞
次に、支持基板１０を、上述した絶縁膜被覆金属配線板に代えた半導体装置１ｃについて説明する。
【００６４】
図９は第１の実施の形態の別の変形例に係る半導体装置の要部断面模式図である。
図示するように、半導体装置１ｃに於いては、支持基板１０に代えて、上述した絶縁膜被覆金属配線板７３を用いている。当該絶縁膜被覆金属配線板７３は、コア基板７０、コア基板７０の上下に配置された樹脂層７１、絶縁膜７２で構成されている。
【００６５】
ここで、当該コア基板７０は、１００μｍ〜１ｍｍの厚みを有し、その材質を、銅、アルミニウム、またはこれらの合金を主たる成分としている。
また、コア基板７０上には、上記支持基板１０と、同材料で構成され、配線やビア等が内部に積層された樹脂層７１が選択的に配置されている。
【００６６】
また、樹脂層７１が選択的に配置されていないコア基板７０の主面上には、半導体素子２０ａが半田層１１を介し、搭載されている。更に、樹脂層７１には、キャビティ１０ａが設けられ、当該キャビティ１０ａ内に、接着部材（図示しない）を介して、半導体素子２１が搭載されている。
【００６７】
また、コア基板７０下に配置された絶縁膜７２は、上記セラミックまたは樹脂で構成されている。
このような半導体装置１ｃの構成によれば、半導体素子２０ａ，２１から発せられた熱は、半田層１１または樹脂層７１を通じ、確実に、コア基板７０に放熱させることができる。
【００６８】
尚、上述した絶縁膜被覆金属配線板７３に於いては、コア基板７０の両端を樹脂等で被覆したメタルコア基板、或いは、最下層に絶縁膜７２を配置しないメタルベース基板であってもよい。
【００６９】
＜第１の実施の形態の変形例３＞
次に、支持基板１０を、上述した金属フレームに代えた半導体装置について説明する。ここでは、当該金属フレームから上方に形成させた半導体装置の構成については、略し、当該金属フレームの構成について詳細に説明する。
【００７０】
図１０はリードフレームの構成を説明するための要部図である。
図示するように、リードフレーム１５は、その外枠を矩形状とし、内部に於いて、図１に示す配線１２に対応させたパターンを形成している。
【００７１】
そして、上述した半導体素子２０ａ，２０ｂを、例えば、矩形状に囲まれた素子搭載領域１５ａ，１５ｂに、接着部材を介して搭載する（図示しない）。また、半導体素子２１に於いては、素子搭載領域１５ｃに、接着部材を介して接着する（図示しない）。
【００７２】
更に、半導体素子２０ａ，２０ｂ，２１の上方に、複数の導電性パターン４０を配設した、上記配線支持基材３０を載置し、半田付けにより、半導体素子２０ａ，２０ｂ，２１に設けられた電極と、夫々の素子に対応する配線１２とを、当該導電性パターン４０を通じて、電気的に接続する。或いは、夫々の半導体素子２０ａ，２０ｂ，２１に設けられた素子間の電極同士を、導電性パターン４０を通じて、電気的に接続する。
【００７３】
このように、上述した半導体装置１ａ，１ｂにあっては、その支持基板１０をリードフレーム１５とすることもできる。
尚、このようなリードフレーム１５は、例えば、銅により構成された金属板をエッチング加工により作製する。
【００７４】
次に、第１の実施の形態に係る半導体装置１ａ，１ｂの形態を変形させた半導体装置について説明する。尚、以下に示す全ての図に於いては、第１の実施の形態で示した同一の部材には、同一の符号を付し、その説明の詳細については省略する。
【００７５】
＜第２の実施の形態＞
図１１は第２の実施の形態に係る半導体装置の要部図である。ここで、図（Ａ）には、第２の実施の形態に係る半導体装置２の上面が示され、図（Ｂ）には、図（Ａ）のａ−ｂ位置に於ける半導体装置２の断面が示されている。
【００７６】
図示するように、半導体装置２は、矩形状の支持基板１０を基体としている。この支持基板１０下には、図（Ｂ）に示す如く、必要に応じて、放熱板１０ｈを固着させてもよい。
【００７７】
当該支持基板１０の主面上（上面側）には、複数の配線１２が選択的に配置されている。また、半導体素子２０ａ，２０ｂの裏面側（ドレイン電極）が接着部材（図示しない）を介して、当該配線１２上に実装されている。尚、図（Ａ）では、半導体素子２０ａ，２０ｂは、後述する配線支持基材３１下方に位置し、夫々の素子外形を点線で示している。
【００７８】
また、支持基板１０の中央には、半導体素子２１がエポキシ系樹脂またはシリコン系樹脂で構成された接着部材（図示しない）を介して搭載されている。そして、当該半導体素子２１にあっては、支持基板１０の中央の主面に選択的に配置された配線１２に、金製のボンディングワイヤ２２を通じて導通している。
【００７９】
また、半導体装置２にあっては、半導体素子２０ａ，２０ｂ、配線１２の上方に、所定の形状に加工された配線支持基材３１が配置されている。
更に、配線支持基材３１上には、配線パターンを構成する導電性金属膜４１ａ，４１ｂが同接着部材を介し、複数個、選択的に配置されている。そして、当該導電性金属膜４１ａ，４１ｂ内並びに配線支持基材３１内には、リフロー処理により形成させた半田層４２ａ，４２ｂ，４３ａ，４３ｂの一方の端が貫通し、導電性金属膜４１ａと半田層４２ａ，４２ｂとが導通した状態にある。更に、導電性金属膜４１ｂと半田層４３ａ，４３ｂとが導通した状態にある。
【００８０】
また、半田層４２ａ，４３ａのもう一方の端は、支持基板１０上の配線１２に接合した状態にある。更に、半田層４２ｂ，４３ｂのもう一方の端は、半導体素子２０ａ，２０ｂの電極に接合した状態にある。
【００８１】
このような導電性金属膜４１ａ，４１ｂ、半田層４２ａ，４２ｂ，４３ａ，４３ｂの配置により、半導体素子２０ａ，２０ｂ，２１に設けられた電極と、夫々の素子に対応する配線１２とが、電気的に接続されている。或いは、夫々の半導体素子２０ａ，２０ｂ，２１に設けられた素子間の電極同士が、電気的に接続されている。
【００８２】
また、半導体装置２に搭載する半導体素子の数に於いては、特に上記の数に限定されているものではない。即ち、少なくとも一つの半導体素子（例えば、パワーＭＯＳＦＥＴまたはＩＧＢＴ素子）と、当該パワー半導体素子を制御する少なくとも一つの制御ＩＣチップが支持基板１０上に配置されていればよい。
【００８３】
更に、半導体装置２にあっては、支持基板１０の長手方向の端部に於いて、電極端子１２ａが配線１２から延出され、更に、これらの電極端子１２ａに導通する入出力端子５０が複数個、支持基板１０の端まで延出されている。
【００８４】
そして、支持基板１０上に搭載された半導体素子２０ａ，２０ｂ，２１、配線１２、配線支持基材３１並びに導電性金属膜４１ａ，４１ｂ等は、樹脂６０により封止されている。尚、図（Ａ）では、半導体装置２の内部の構造を明確にするために、樹脂６０を表示していない。
【００８５】
このような構成により、半導体装置２は、コンパクト形状且つ低価格ながらマルチチップパワーデバイスとして機能することができる。
続いて、図１１に示す半導体装置２の構造をより深く理解するために、半導体装置２の特徴的な構造を拡大させた模式図を用いて、当該半導体装置２の構造を説明する。
【００８６】
図１２は第２の実施の形態に係る半導体装置の要部断面模式図である。この図１２には、樹脂６０並びに入出力端子５０等は表示されていない。
上述したように、半導体装置２にあっては、支持基板１０を基体とし、支持基板１０下に、放熱板１０ｈが固着されている。
【００８７】
また、支持基板１０の主面（上面側）には、配線１２が複数個、選択的に配置されている。そして、配線１２の一部には、半導体素子２０ａの裏面側が半田層１１を介し実装されている。
【００８８】
半導体素子２１に於いては、配線１２が配置されていない支持基板１０の主面（上面側）に接着部材（図示しない）を介して搭載されている。そして、半導体素子２１の主面に配設された電極パッド２１ｐと配線１２とがボンディングワイヤ２２を通じて、電気的に接続されている。
【００８９】
また、半導体素子２０ａの上方には、所定の形状に加工された配線支持基材３１が配置されている。更に、配線支持基材３１上には、導電性金属膜４１ａが複数個、選択的に配置されている。また、導電性金属膜４１ａが配置されている配線支持基材３１の主面とは反対側の主面に、半田層４２ａ，４２ｂが配設されている。
【００９０】
そして、当該配線支持基材３１内には、リフロー処理により形成させた半田層４２ａ，４２ｂの一方の端がスルーホール４２ａｈ，４２ｂｈを通じて貫通している。従って、導電性金属膜４１ａと半田層４２ａ，４２ｂとが導通した状態にある。また、半田層４２ａ，４２ｂのもう一方の端は、配線１２または半導体素子２０ａの電極パッド２０ａｐに接合した状態にある。
【００９１】
このような導電性金属膜４１ａ、半田層４２ａ，４２ｂの配置により、半導体素子２０ａに設けられた電極パッド２０ａｐと、対応する配線１２とが、電気的に接続されている。或いは、この図では図示されていないが、半導体素子２０ａの電極と、半導体素子２１の電極が、導電性金属膜を通じて電気的に接続されている。
【００９２】
また、半導体装置２にあっては、夫々の半田層４２ａ，４２ｂの高さを調節することにより導電性金属膜４１ａ，４１ｂと支持基板１０の主面とが略平行状態にある。
次に、上記の半導体装置２の製造方法について、図１３乃至２０を用いて説明する。
【００９３】
図１３は半導体装置の製造工程の一工程を説明する要部図である。
先ず、上述した支持基板１０が縦横に連続した基板を準備する。この段階で、各支持基板１０のユニットには、既に、配線１２、入出力端子５０が選択的に配置されている。このような選択的配置は、例えば、鍍金、選択的エッチングにより行う。
【００９４】
但し、後述する樹脂封止装置に設置された金型の容量により、必要に応じて、連続する支持基板１０の個数を調節してもよい。
尚、連続した支持基板１０に於いては、所定の箇所に、後述する位置決め用のピンを嵌通させる貫通孔１０ｂを複数個、形成させておく。
【００９５】
図１４は半導体装置の製造工程の一工程を説明する要部図である。
次に、半導体素子２０ａ，２０ｂを搭載する配線１２上に、ペースト状の半田材をディスペンス法にて配置する（図示しない）。また、半導体素子２１を搭載する支持基板１０上に、接着部材をディスペンス法にて配置する（図示しない）。そして、これらの半田材、接着部材上に、半導体素子２０ａ，２０ｂ，２１を載置する。
【００９６】
その後、半導体素子２１に於いては、その主面に配設した電極パッド２１ｐと、半導体素子２１の周囲に位置する配線１２とを、金製のボンディングワイヤ２２を通じて電気的に接続する。
【００９７】
尚、半導体素子２０ａ，２０ｂに於いては、配線１２上に載置した直後にリフロー処理を施し、半導体素子２０ａ，２０ｂを配線１２に接合させてもよいが、本実施の形態では、この段階でのリフロー処理を行わない。
【００９８】
次に、半導体素子２０ａ，２０ｂ並びに配線１２の上方に、上述した導電性金属膜４１ｂ等を形成させた配線支持基材３１を載置する。当該配線支持基材３１に於いては、次に示す図１５、１６の方法で、予め、導電性金属膜４１ｂ等を形成させておく。
【００９９】
図１５は半導体装置の製造工程の一工程を説明する要部図である。ここで、図（Ａ）には、配線支持基材３１の上面側の構造が示され、図（Ｂ）には、図（Ａ）のａ−ｂの位置に於ける断面構造が示されている。
【０１００】
先ず、連続した配線支持基材３１上面の所定の場所に、接着部材（図示しない）を介し、複数個の導電性金属膜４１ａ，４１ｂを選択的に配置する。
また、導電性金属膜４１ａ，４１ｂが配置されていない所定の箇所の部分には、貫通孔３１ａを形成する。このような貫通孔３１ａを形成する意義は、図１１に示す如く、半導体素子２１を配線支持基材３１から表出させるためにである。
【０１０１】
また、配線支持基材３１の所定の箇所には、位置決め用のピン（後述）を嵌通させる貫通孔３１ｂを周期的に形成させておく。
更に、配線支持基材３１内には、それらの主面間を貫通するスルーホール４２ａｈ，４２ｂｈ，４３ａｈ，４３ｂｈを複数個、選択的に形成させておく。当該スルーホールは、例えば、ドリル切削、レーザービーム加工、打ち抜き等により形成する。
【０１０２】
このような導電性金属膜４１ａ，４１ｂ、貫通孔３１ａ，３１ｂの組は、連続した配線支持基材３１上で、同じパターンを構成し、当該パターンが周期的に配置されている。
図１６は半導体装置の製造工程の一工程を説明する要部図である。ここで、図（Ａ）には、配線支持基材３１の下面側の構造が示され、図（Ｂ）には、図（Ａ）のａ−ｂの位置に於ける断面構造が示されている。
【０１０３】
次に、上述したスルーホール４２ａｈ，４２ｂｈ，４３ａｈ，４３ｂｈ内に、ペースト状の半田材を、やや過剰に供給・充填する。そして、加熱処理並びに冷却にて、配線支持基材３１下面側に半田ボール４２ａｂ，４２ｂｂ，４３ａｂ，４３ｂｂを形成する。当該半田ボール４２ａｂ，４２ｂｂ，４３ａｂ，４３ｂｂは、スルーホール４２ａｈ，４２ｂｈ，４３ａｈ，４３ｂｈ内に充填された半田層を通じて、導電性金属膜４１ａ，４１ｂに導通している。
【０１０４】
尚、配線支持基材３１下面からの半田ボール４２ａｂ，４２ｂｂの高さと、配線支持基材３１下面からの半田ボール４３ａｂ，４３ｂｂとの高さに於いては、半田材の供給量、スルーホール径等を調整することにより、適度な段差が生じるように形成させる。
【０１０５】
このような方法にて、配線支持基材３１に、予め、導電性金属膜４１ｂ、半田ボール４２ａｂ，４２ｂｂ，４３ａｂ，４３ｂｂ等を形成させておく。
図１７は半導体装置の製造工程の一工程を説明する要部図である。
【０１０６】
次に、支持冶具８０を準備する。当該支持冶具８０は、連続した支持基板１０、配線支持基材３１等を支持する冶具である。また、支持冶具８０には、連続した状態にある支持基板１０、または、配線支持基材３１を支持冶具８０に載置したときに、それらの位置を固定する位置決め用のピン８０ａが立設されている。
【０１０７】
そして、支持冶具８０の上方に、素子等が配置された支持基板１０、半田ボール等が形成された配線支持基材３１を配置し、それらの位置あわせを行う。即ち、当該支持基板１０並びに配線支持基材３１を、支持冶具８０の上方から下降・載置させたとき、ピン８０ａに、支持基板１０の貫通孔１０ｂ、配線支持基材３１の貫通孔３１ｂが直接貫入するように、当該支持基板１０並びに配線支持基材３１の位置あわせを行う。
【０１０８】
尚、この段階では、上述した如く、半導体素子２０ａ，２０ｂの下に位置する半田材１１ａは、ペースト状態にある。
図１８、１９は半導体装置の製造工程の一工程を説明する要部図である。
【０１０９】
次に、図１８に示すように、素子等が配置された支持基板１０、半田ボール等が形成された配線支持基材３１の順に、それらを支持冶具８０上に下降せしめ、支持冶具８０上に、それらを載置する。
【０１１０】
ここで、配線支持基材３１に於いては、半田ボール４２ａｂ，４２ｂｂ，４３ａｂ，４３ｂｂを形成させた主面を、支持基板１０に対向するように載置する。この段階で、半田ボール４２ａｂ，４２ｂｂ，４３ａｂ，４３ｂｂの先端が配線１２並びに半導体素子２０ａ，２０ｂ，２１の電極に接触する。
【０１１１】
尚、支持基板１０上の配線１２や半導体素子２０ａ，２０ｂの電極パッド２０ａｐ，２０ｂｐは、それらの高さが異なるが、半田ボール４２ａｂ，４２ｂｂ，４３ａｂ，４３ｂｂに於いても、上述した如く、段差が形成されているので、当該高さと段差とが打ち消しあい、導電性金属膜４１ａ，４１ｂと支持基板１０の主面とが、互いに略平行状態にある。
【０１１２】
また、図１９には、当該載置した後の状態の上面図が示されている。図示するように、導電性金属膜４１ａ，４１ｂ、半田ボール４２ａｂ，４２ｂｂ，４３ａｂ，４３ｂｂ等を周期的に形成されたバンド状の配線支持基材３１が支持基板１０上に、横方向に配置されている。
【０１１３】
図２０は半導体装置の製造工程の一工程を説明する要部図である。
次に、加熱炉内にて、上記の支持基板１０等に、例えば、２６０℃、１０秒のリフロー処理を施し、半田ボール４２ａｂ，４２ｂｂ，４３ａｂ，４３ｂｂ、半田材１１ａを溶融する。この処理により、半田ボール４２ａｂ，４２ｂｂ，４３ａｂ，４３ｂｂは、半田層４２ａ，４２ｂ，４３ａ，４３ｂを形成し、半導体素子２０ａ，２０ｂに配設された電極パッド２０ａｐ，２０ｂｐと配線１２とが、導電性金属膜４１ａ，４１ｂ並びに半田層４２ａ，４２ｂ，４３ａ，４３ｂを通じて電気的に接続される。
【０１１４】
即ち、ワイヤボンディングのように、金属ワイヤを１本ずつボンディングする作業は行わず、一括のリフロー処理にて、半導体素子２０ａ，２０ｂと配線１２とを、導電性金属膜４１ａ，４１ｂ並びに半田層４２ａ，４２ｂ，４３ａ，４３ｂを通じて電気的に接続させる。
【０１１５】
尚、リフロー処理の際には、位置決め用のピン８０ａにて、支持基板１０、配線支持基材３１が固定されているので、溶融した半田材が配線１２、電極パッド２０ａｐ，２０ｂｐ以外の部分に流れることはない。
【０１１６】
また、支持基板１０上の配線１２や半導体素子２０ａ，２０ｂの電極パッド２０ａｐ，２０ｂｐは、それらの高さが異なるが、半田層４２ａ，４２ｂ，４３ａ，４３ｂに於いても、段差が形成されているので、当該高さと段差とが打ち消しあい、導電性金属膜４１ａ，４１ｂと支持基板１０の主面とは、略平行状態にある。
【０１１７】
尚、半田材１１ａに於いては、上記のリフロー処理の際に共に溶融する。そして、硬化後に於いて、半田層１１を形成する。これにより、半導体素子２０ａ，２０ｂの裏面側と配線１２とが半田層１１を介して接合される。
【０１１８】
そして、この後に於いては、支持冶具８０を取り外し、図７に示すように、樹脂封止装置に備えられた金型（図示しない）内に、上記の実装を完了させた支持基板１０を設置する。更に、支持基板１０に配置された配線１２、半導体素子２０ａ，２０ｂ，２１、配線支持基材３０並びに導電性金属膜４１ａ，４１ｂ等を、樹脂６０により封止する。
【０１１９】
当該樹脂６０により封止した後、連続した支持基板１０、配線支持基材３０並びに樹脂６０を、ダイシングラインＤＬに沿って分割し、個片化を行う。これにより、図１１に示されるような、個片化されたマルチチップモジュール（半導体装置２）が形成する。
【０１２０】
このように、第２の実施の形態によれば、複数の導電性金属膜４１ａ，４１ｂ、半田層４２ａ，４２ｂ，４３ａ，４３ｂにて、一括して、半導体素子２０ａ，２０ｂに配設された素子間の電極と半導体素子２１、または、半導体素子２０ａ，２０ｂ，２１に配設された電極と配線１２とを電気的に接続できる。この結果、半導体装置の生産性を格段に向上させることができる。
【０１２１】
尚、個片化された半導体装置２に於いては、必要に応じて、図８に示す棒状の入出力端子５１を備え付けてもよい。
＜第３の実施の形態＞
図２１は第３の実施の形態に係る半導体装置の要部図である。ここで、図（Ａ）には、第３の実施の形態に係る半導体装置３の上面が示され、図（Ｂ）には、図（Ａ）のａ−ｂ位置に於ける半導体装置３の断面が示されている。
【０１２２】
図示するように、半導体装置３は、矩形状の支持基板１０を基体としている。この支持基板１０下には、図（Ｂ）に示す如く、必要に応じて、放熱板１０ｈを固着させてもよい。
【０１２３】
当該支持基板１０の主面上（上面側）には、複数の配線１２が選択的に配置されている。また、配線１２が配置されていない部分の支持基板１０には、キャビティ１０ａが複数個、選択的に形成されている。
【０１２４】
また、キャビティ１０ａ内には、半導体素子２０ａ，２０ｂ，２１の裏面側が接着部材（図示しない）を介して搭載されている。これらの素子は、後述する配線支持基材３２下方に位置し、夫々の素子外形が点線で示されている。
【０１２５】
また、半導体装置３にあっては、半導体素子２０ａ，２０ｂ，２１、配線１２の上方に、所定の形状に加工された配線支持基材３２が配置されている。
更に、配線支持基材３２上には、配線を構成する導電性金属膜４１ａ，４１ｂ，４６が複数個、選択的に配置されている。そして、当該導電性金属膜４１ａ，４１ｂ，４６並びに配線支持基材３２内には、リフロー処理により形成させた半田層４４ａ，４４ｂ，４５ａ，４５ｂ，４７ａ，４７ｂが貫通している。
【０１２６】
当該貫通により、導電性金属膜４１ａと半田層４４ａ，４４ｂとは、導通した状態にある。また、導電性金属膜４１ｂと半田層４５ａ，４５ｂとは、導通した状態にある。更に、導電性金属膜４６と半田層４７ａ，４７ｂとは、導通した状態にある。
【０１２７】
また、半田層４４ａ，４５ａ，４７ａは、支持基板１０上の配線１２に接合された状態にある。更に、半田層４４ｂ，４５ｂは、半導体素子２０ａ，２０ｂの電極に接合された状態にある。また、更に、半田層４７ｂは、半導体素子２１の電極に接合された状態にある。
【０１２８】
従って、導電性金属膜４１ａ，４１ｂ，４６、半田層４４ａ，４４ｂ，４５ａ，４５ｂ，４７ａ，４７ｂの配置により、半導体素子２０ａ，２０ｂ，２１に設けられた電極と、夫々の素子に対応する配線１２とが、電気的に接続されている。或いは、夫々の半導体素子２０ａ，２０ｂ，２１に設けられた素子間の電極同士が、電気的に接続されている。
【０１２９】
また、半導体装置３に搭載する半導体素子の数に於いては、特に上記の数に限定されているものではない。即ち、少なくとも一つの半導体素子（例えば、パワーＭＯＳＦＥＴまたはＩＧＢＴ素子）と、当該パワー半導体素子を制御する少なくとも一つの制御ＩＣチップが支持基板１０上に配置されていればよい。
【０１３０】
更に、半導体装置３にあっては、支持基板１０の長手方向の端部に於いて、電極端子１２ａが配線１２から延出され、更に、これらの電極端子１２ａに導通する入出力端子５０が複数個、支持基板１０の端まで延出されている。
【０１３１】
そして、支持基板１０上に搭載された半導体素子２０ａ，２０ｂ，２１、配線１２、配線支持基材３２並びに導電性金属膜４１ａ，４１ｂ，４６等は、樹脂６０により封止されている。尚、図（Ａ）では、半導体装置３の内部の構造を明確にするために、樹脂６０を表示していない。
【０１３２】
このような構成により、半導体装置３は、コンパクト形状且つ低価格ながらマルチチップパワーデバイスとして機能することができる。
続いて、図２１に示す半導体装置３の構造をより深く理解するために、半導体装置３の特徴的な構造を拡大させた模式図を用いて、当該半導体装置３の構造を説明する。
【０１３３】
図２２は第３の実施の形態に係る半導体装置の要部断面模式図である。この図２２には、樹脂６０並びに入出力端子５０等は表示されていない。
上述したように、半導体装置３にあっては、支持基板１０を基体とし、支持基板１０下に、放熱板１０ｈが固着されている。
【０１３４】
また、支持基板１０の主面（上面側）には、配線１２が複数個、選択的に配置されている。そして、配線１２が配置されていない支持基板１０内には、複数のキャビティ１０ａが形成されている。
【０１３５】
また、支持基板１０の内部には、導電パッド１４ａ，１４ｂが配置され、キャビティ１０ａの底面をなしている。そして、導電パッド１４ａ，１４ｂ上に、半導体素子２０ａ，２１が半田層１１を介して搭載されている。
【０１３６】
また、半導体素子２０ａ，２１、配線１２の上方には、所定の形状に加工された配線支持基材３２が配置されている。また、配線支持基材３２の上面には、導電性金属膜４１ａ，４６が複数個、選択的に配置されている。更に、配線支持基材３２の下面には、エポキシ系樹脂またはシリコン系樹脂で構成された接着部材３３が配置されている。当該接着部材３３の配置により、半導体素子２０ａ，２１の上面が配線支持基材３２の下面に固着された状態にある。
【０１３７】
そして、当該導電性金属膜４１ａ、その下方に位置する配線支持基材３２並びに接着部材３３内には、スルーホール４４ａｈ，４４ｂｈが設けられ、当該スルーホール４４ａｈ，４４ｂｈ内に、半田層４４ａ，４４ｂが充填されている。従って、半導体素子２０ａの電極パッド２０ａｐと、配線１２とが、導電性金属膜４１ａ並びに半田層４４ａ，４４ｂを通じて、電気的に接続された状態にある。
【０１３８】
また、導電性金属膜４６、その下方に位置する配線支持基材３２並びに接着部材３３内には、スルーホール４７ａｈ，４７ｂｈが設けられ、当該スルーホール４７ａｈ，４７ｂｈ内に、半田層４７ａ，４７ｂが充填されている。従って、半導体素子２１の電極パッド２１ｐと、配線１２とが、導電性金属膜４６並びに半田層４７ａ，４７ｂを通じて、電気的に接続された状態にある。
【０１３９】
このような導電性金属膜４１ａ，４６、半田層４４ａ，４４ｂ，４７ａ，４７ｂの配置により、半導体素子２０ａ，２１に設けられた電極パッド２０ａｐ，２１ｐと対応する配線１２とが、電気的に接続されている。或いは、この図では図示されていないが、半導体素子２０ａの電極パッド２０ａｐと、半導体素子２１の電極パッド２１ｐとが、導電性金属膜を通じて電気的に接続されている。
【０１４０】
次に、上記の半導体装置３の製造方法について説明する。
先ず、第１の実施の形態で説明した支持基板１０が連続した基板を準備する（図４参照）。この段階で、各支持基板１０のユニットの主面には、配線１２、入出力端子５０が選択的に配置されている。また、配線１２が配置されていない支持基板１０の主面には、必要に応じて、少なくとも一つのキャビティ１０ａを形成させておく。
【０１４１】
但し、後述する樹脂封止装置に設置された金型の容量により、必要に応じて、連続する支持基板１０の個数を調節してもよい。
そして、キャビティ１０ａ内に、ペースト状の半田材を配置した後、引き続き、図２３乃至２８に示す製造方法にて、半導体装置３を製造する。
【０１４２】
図２３は半導体装置の製造工程の一工程を説明する要部図である。ここで、図（Ａ）には、配線支持基材３２の上面側の構造が示され、図（Ｂ）には、図（Ａ）のａ−ｂの位置に於ける断面構造が示されている。
【０１４３】
先ず、連続した配線支持基材３２上面の所定の場所に、接着部材（図示しない）を介し、複数個の導電性金属膜４１ａ，４１ｂ，４６を選択的に配置する。
また、配線支持基材３２下面に、連続した接着部材３３を貼り付けておく。当該接着部材３３は、粘着性を有するほか、低弾性材料から構成されている。従って、接着部材３３は、タック性を示すと共に、加圧されると容易に変形する。
【０１４４】
また、導電性金属膜４１ａ，４１ｂ，４６、当該導電性金属膜４１ａ，４１ｂ，４６と接合した配線支持基材３２並びに接着部材３３内には、それらの主面間を貫通するスルーホール４４ａｈ，４４ｂｈ，４５ａｈ，４５ｂｈ，４７ａｈ，４７ｂｈを複数個、選択的に形成させておく。当該スルーホールは、例えば、ドリル切削、レーザービーム加工、打ち抜き等により形成する。また、配線支持基材３２並びに接着部材３３内に、位置決め用のピン（後述）を嵌通させる貫通孔３２ｂを周囲的に形成させておく。
【０１４５】
このような導電性金属膜４１ａ，４１ｂ，４６、貫通孔３２ｂの組は、連続した配線支持基材３２上で、同じパターンを構成し、当該パターンが周期的に配置されている。
そして、接着部材３３の下面には、スルーホール４４ｂｈ，４５ｂｈ，４７ｂｈの下方の位置に、半導体素子２０ａ，２０ｂ，２１を固定・配置しておく。例えば、半導体素子２０ａ，２０ｂの上面側に配設された電極（ソース電極、制御電極）がスルーホール４４ｂｈ，４５ｂｈの底部に於いて表出するように、半導体素子２０ａ，２０ｂの上面側を接着部材３３に貼り付けておく。また、半導体素子２１の主面に配設された電極がスルーホール４７ｂｈの底部に於いて表出するように、半導体素子２１の当該主面を接着部材３３に貼り付けておく。
【０１４６】
図２４は半導体装置の製造工程の一工程を説明する要部図である。
次に、支持冶具８０を準備する。また、支持冶具８０には、連続した状態にある支持基板１０、または、配線支持基材３２を支持冶具８０に載置したときに、それらの位置を固定する位置決め用のピン８０ａが備えられている。
【０１４７】
そして、支持冶具８０の上方に、配線１２等が形成された支持基板１０、素子が搭載された配線支持基材３２を配置し、それらの位置あわせを行う。即ち、当該支持基板１０並びに配線支持基材３２を、支持冶具８０の上方から下降・載置させたとき、ピン８０ａに、支持基板１０の貫通孔１０ｂ、配線支持基材３２の貫通孔３２ｂが直接貫入するように、当該支持基板１０並びに配線支持基材３２の位置あわせを行う。
【０１４８】
尚、この段階では、上述した如く、キャビティ１０ａ内に配置させた半田材１１ａは、ペースト状態にある。
図２５、２６は半導体装置の製造工程の一工程を説明する要部図である。
【０１４９】
次に、図２５に示すように、配線１２等が配置された支持基板１０、素子等が配置された配線支持基材３２の順に、それらを支持冶具８０上に下降せしめ、支持冶具８０上に、それらを載置する。ここで、配線支持基材３２に於いては、素子が配置された主面が、配線１２が配置された支持基板１０の主面に対向するように載置する。
【０１５０】
このような載置により、半導体素子２０ａ，２０ｂ，２１がキャビティ１０ａ内に収容される。
また、図２６には、当該載置した後の状態の上面図が示されている。図示するように、導電性金属膜４１ａ，４１ｂ，４６等を周期的に形成されたバンド状の配線支持基材３２が支持基板１０上に、横方向に配置されている。
【０１５１】
図２７は半導体装置の製造工程の一工程を説明する要部図である。
次に、配線支持基材３２上に、導電性金属膜４１ａ，４１ｂ，４６を介して、加圧用の冶具８１を載置する。当該冶具８１の荷重により、配線支持基材３２下に配置させた接着部材３３は、低弾性材料であることから変形し、半導体素子２０ａ，２０ｂ，２１並びに配線１２の周辺まで回り込む状態を形成する。尚、接着部材３３の回り込みを促進させるために、必要に応じて、支持基板１０等を加熱してもよい。
【０１５２】
また、当該冶具８１に於いては、スルーホール４４ａｈ，４４ｂｈ，４５ａｈ，４５ｂｈ，４７ａｈ，４７ｂｈの位置に対応するように、貫通孔８１ａが複数個、選択的に形成されている。即ち、冶具８１は、マスク材としての機能も有している。
【０１５３】
そして、これらの貫通孔８１ａから、例えば、ディッピング法、印刷法等にて、適量の半田材を、夫々のスルーホール４４ａｈ，４４ｂｈ，４５ａｈ，４５ｂｈ，４７ａｈ，４７ｂｈに充填する（図示しない）。
【０１５４】
図２８は半導体装置の製造工程の一工程を説明する要部図である。
次に、加熱炉内にて、上記の支持基板１０等に、例えば、２６０℃、１０秒のリフロー処理を施し、上記スルーホールに充填させた半田材と、導電パッド１４ａ，１４ｂ上に配置させた半田材１１ａを溶融する。この処理により、スルーホールに充填させた半田材は、半田層４４ａ，４４ｂ，４５ａ，４５ｂ，４７ａ，４７ｂを形成し、半導体素子２０ａ，２０ｂ，２１に配設された電極パッド２０ａｐ，２０ｂｐ，２１ｐと配線１２とが、導電性金属膜４１ａ，４１ｂ，４６並びに半田層４４ａ，４４ｂ，４５ａ，４５ｂ，４７ａ，４７ｂを通じて電気的に接続される。
【０１５５】
即ち、ワイヤボンディングのように、金属ワイヤを１本ずつボンディングする作業は行わず、一括のリフロー処理にて、半導体素子２０ａ，２０ｂ，２１と配線１２とを、導電性金属膜４１ａ，４１ｂ，４６並びに半田層４４ａ，４４ｂ，４５ａ，４５ｂ，４７ａ，４７ｂを通じて電気的に接続させる。
【０１５６】
尚、半田材１１ａに於いては、上記のリフロー処理の際に共に溶融する。そして、硬化後に於いて、半田層１１を形成する。これにより、半導体素子２０ａ，２０ｂ，２１の裏面側と導電パッド１４ａ，１４ｂとが半田層１１を介して接合される。
【０１５７】
そして、この後に於いては、支持冶具８０，冶具８１を取り外し、図７に示すように、樹脂封止装置に備えられた金型（図示しない）内に、上記の実装を完了させた支持基板１０を設置する。更に、支持基板１０に配置された配線１２、半導体素子２０ａ，２０ｂ，２１、配線支持基材３２並びに導電性金属膜４１ａ，４１ｂ，４６等を、樹脂６０により封止する。
【０１５８】
当該樹脂６０により封止した後、連続した支持基板１０、配線支持基材３２並びに樹脂６０を、ダイシングラインＤＬに沿って分割し、個片化を行う。これにより、図２１に示されるような、個片化されたマルチチップモジュール（半導体装置３）が形成する。
【０１５９】
このように、第３の実施の形態によれば、複数の導電性金属膜４１ａ，４１ｂ，４６、半田層４４ａ，４４ｂ，４５ａ，４５ｂ，４７ａ，４７ｂにて、一括して、半導体素子２０ａ，２０ｂに配設された素子間の電極と半導体素子２１、または、半導体素子２０ａ，２０ｂ，２１に配設された電極と配線１２とを電気的に接続できる。この結果、半導体装置の生産性を格段に向上させることができる。
【０１６０】
尚、個片化された半導体装置３に於いては、必要に応じて、図８に示す棒状の入出力端子５１を備え付けてもよい。
次に、第３に実施の形態に係る変形例について説明する。
【０１６１】
上記の第３に実施の形態では、支持基板１０にキャビティ１０ａが構成されているが、当該キャビティ１０ａが構成されていない支持基板１０を用いた場合の半導体装置の製造方法を、図２９乃至３２を用いて説明する。
【０１６２】
＜第３の実施の形態の変形例＞
図２９は半導体装置の製造工程の一工程を説明する要部図である。
先ず、支持冶具８０を準備する。支持冶具８０には、上述した如く、ピン８０ａが備えられている。
【０１６３】
そして、支持冶具８０の上方に、配線１２等が形成された支持基板１０、素子が搭載された配線支持基材３２を配置し、それらの位置あわせを行う。
尚、図示するように、支持基板１０には、上述したキャビティ１０ａが形成されていない。
【０１６４】
また、この段階では、上述した如く、配線１２上に配置させた半田材１１ａは、ペースト状態にある。
図３０は半導体装置の製造工程の一工程を説明する要部図である。
【０１６５】
次に、配線１２等が配置された支持基板１０、素子等が形成された配線支持基材３２の順に、それらを支持冶具８０上に下降せしめ、支持冶具８０上に、それらを載置する。  このような載置により、半導体素子２０ａ，２０ｂの裏面側が半田材１１ａと接触する。
【０１６６】
但し、半導体素子２１にあっては、支持基板１０の主面と離反した状態にある。また、スルーホール４５ａｈ，４７ａｈの下端は、その下方に位置する配線１２と離反した状態にある。
【０１６７】
図３１は半導体装置の製造工程の一工程を説明する要部図である。
次に、配線支持基材３２上に、導電性金属膜４１ａ，４１ｂ，４６を介して、加圧用の冶具８２を載置する。この冶具８２には、所定の部分に屈曲構造が備えられている。そして、当該屈曲構造を備えた冶具８２による荷重により、半導体素子２１が支持基板１０の主面に、接着部材（図示しない）を介し、接合する。また、スルーホール４５ａｈ，４７ａｈの下端は、その下方に位置する配線１２と接触する。また、当該冶具８２による荷重によって、導電性金属膜４１ｂ，４６の一部が屈曲し、導電性金属膜４１ｂ，４６は、屈曲構造を有した形状になる。
【０１６８】
また、配線支持基材３２下に配置させた接着部材３３は、低弾性材料であることから変形し、半導体素子２０ａ，２０ｂ，２１並びに配線１２の周辺まで回り込む状態を形成する。尚、接着部材３３の回り込みを促進させるために、必要に応じて、支持基板１０等を加熱してもよい。
【０１６９】
また、当該冶具８２に於いては、スルーホール４４ａｈ，４４ｂｈ，４５ａｈ，４５ｂｈ，４７ａｈ，４７ｂｈの位置に対応するように、貫通孔８２ａが複数個、選択的に形成されている。即ち、冶具８２は、マスク材としての機能も有している。
【０１７０】
そして、これらの貫通孔８２ａから、例えば、ディッピング法、印刷法等にて、適量の半田材を、夫々のスルーホール４４ａｈ，４４ｂｈ，４５ａｈ，４５ｂｈ，４７ａｈ，４７ｂｈに充填する（図示しない）。
【０１７１】
図３２は半導体装置の製造工程の一工程を説明する要部図である。
次に、加熱炉内にて、上記の支持基板１０等に、例えば、２６０℃、１０秒のリフロー処理を施し、上記スルーホールに充填させた半田材と、導電パッド１４ａ，１４ｂ上に配置させた半田材１１ａを溶融する。この処理により、スルーホールに充填させた半田材は、半田層４４ａ，４４ｂ，４５ａ，４５ｂ，４７ａ，４７ｂを形成し、半導体素子２０ａ，２０ｂ，２１に配設された電極パッド２０ａｐ，２０ｂｐ，２１ｐと配線１２とが、導電性金属膜４１ａ，４１ｂ，４６並びに半田層４４ａ，４４ｂ，４５ａ，４５ｂ，４７ａ，４７ｂを通じて電気的に接続される。
【０１７２】
尚、半田材１１ａに於いては、上記のリフロー処理の際に共に溶融する。そして、硬化後に於いて、半田層１１を形成する。これにより、半導体素子２０ａ，２０ｂ，２１の裏面側と導電パッド１４ａ，１４ｂとが半田層１１を介して接合される。
【０１７３】
そして、この後に於いては、支持冶具８０，冶具８２を取り外し、図７に示すように、樹脂封止装置に備えられた金型（図示しない）内に、上記の実装を完了させた支持基板１０を設置する。更に、支持基板１０に配置された配線１２、半導体素子２０ａ，２０ｂ，２１、配線支持基材３２並びに導電性金属膜４１ａ，４１ｂ，４６等を、樹脂６０により封止する。
【０１７４】
当該樹脂６０により封止した後、支持基板１０、配線支持基材３２並びに樹脂６０を、ダイシングラインＤＬに沿って分割し、個片化を行う。
このように、第３の実施の形態に係る変形例によれば、複数の導電性金属膜４１ａ，４１ｂ，４６、半田層４４ａ，４４ｂ，４５ａ，４５ｂ，４７ａ，４７ｂにて、一括して、半導体素子２０ａ，２０ｂに配設された素子間の電極と半導体素子２１、または、半導体素子２０ａ，２０ｂ，２１に配設された電極と配線１２とを電気的に接続できる。この結果、半導体装置の生産性を格段に向上させることができる。
【０１７５】
尚、個片化された半導体装置に於いては、必要に応じて、図８に示す棒状の入出力端子５１を備え付けてもよい。
このように、第１乃至３の実施の形態によれば、マルチチップパワーデバイスなる半導体装置の生産性を格段に向上させることができる。
【０１７６】
例えば、従来のアルミニウム配線を用いたワイヤボンディング法では、アルミニウム配線を１本ボンディングするのに、約１秒を要していた。従って、約２０本のボンディングワイヤを搭載した１つのマルチチップモジュールでは、ワイヤボンディングを完了させるのに、約２０秒を要していた。
【０１７７】
これにより、Ｍ個のマルチチップモジュールを作製する場合には、約２０×Ｍ秒の時間がワイヤボンディングに費やされる。
しかし、本実施の形態によれば、１０秒のリフロー処理で、Ｍ個のマルチチップモジュールのワイヤボンディングを全て完了させることができる。
【０１７８】
従って、本実施の形態によれば、従来のワイヤボンディングに要される時間を、約２０×Ｍ分の１０（１０／（２０×Ｍ））に短縮させることができる。
また、第１乃至３の実施の形態に示す半導体装置では、導電性パターン４０、導電性金属膜４１ａ，４１ｂ，４６を選択的に配置させた配線支持基材３０，３１，３２を半導体装置内に組み込んでいる。これにより、半導体装置の薄型化・小型化を図ることができる。
【０１７９】
また、上記の第１乃至３の実施の形態は、夫々が独立した実施の形態とは限らない。第１乃至３の実施の形態の中の一つの実施の形態と、他の実施の形態とを複合させた形態にしてもよい。
【０１８０】
また、半導体素子（第１の半導体素子）２０ａ，２０ｂと、半導体素子（第２の半導体素子）２１の組み合わせについては、上述したパワー半導体素子、制御用ＩＣチップに限ることはない。
【０１８１】
例えば、第１の半導体素子としては、半導体メモリであってもよく、第２の半導体素子としては、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、或いは半導体メモリの何れかであってもよい。また、第１の半導体素子、第２の半導体素子が共に、アナログＩＣチップであってもよい。
【図面の簡単な説明】
【０１８２】
【図１】第１の実施の形態に係る半導体装置の要部図である。
【図２】第１の実施の形態に係る半導体装置の要部断面模式図である。
【図３】配線支持基材上に選択的に配置した導電性パターンの要部図である。
【図４】半導体装置の製造工程の一工程を説明する要部図である（その１）。
【図５】半導体装置の製造工程の一工程を説明する要部図である（その２）。
【図６】半導体装置の製造工程の一工程を説明する要部図である（その３）。
【図７】半導体装置の製造工程の一工程を説明する要部図である（その４）。
【図８】第１の実施の形態の変形例に係る半導体装置の要部図である。
【図９】第１の実施の形態の別の変形例に係る半導体装置の要部断面模式図である。
【図１０】リードフレームの構成を説明するための要部図である。
【図１１】第２の実施の形態に係る半導体装置の要部図である。
【図１２】第２の実施の形態に係る半導体装置の要部断面模式図である。
【図１３】半導体装置の製造工程の一工程を説明する要部図である（その５）。
【図１４】半導体装置の製造工程の一工程を説明する要部図である（その６）。
【図１５】半導体装置の製造工程の一工程を説明する要部図である（その７）。
【図１６】半導体装置の製造工程の一工程を説明する要部図である（その８）。
【図１７】半導体装置の製造工程の一工程を説明する要部図である（その９）。
【図１８】半導体装置の製造工程の一工程を説明する要部図である（その１０）。
【図１９】半導体装置の製造工程の一工程を説明する要部図である（その１１）。
【図２０】半導体装置の製造工程の一工程を説明する要部図である（その１２）。
【図２１】第３の実施の形態に係る半導体装置の要部図である。
【図２２】第３の実施の形態に係る半導体装置の要部断面模式図である。
【図２３】半導体装置の製造工程の一工程を説明する要部図である（その１３）。
【図２４】半導体装置の製造工程の一工程を説明する要部図である（その１４）。
【図２５】半導体装置の製造工程の一工程を説明する要部図である（その１５）。
【図２６】半導体装置の製造工程の一工程を説明する要部図である（その１６）。
【図２７】半導体装置の製造工程の一工程を説明する要部図である（その１７）。
【図２８】半導体装置の製造工程の一工程を説明する要部図である（その１８）。
【図２９】半導体装置の製造工程の一工程を説明する要部図である（その１９）。
【図３０】半導体装置の製造工程の一工程を説明する要部図である（その２０）。
【図３１】半導体装置の製造工程の一工程を説明する要部図である（その２１）。
【図３２】半導体装置の製造工程の一工程を説明する要部図である（その２２）。
【符号の説明】
【０１８３】
１ａ，１ｂ，１ｃ，２，３  半導体装置
１０  支持基板
１０ａ  キャビティ
１０ｂ  貫通孔
１０ｈ  放熱板
１１，１３，４２ａ，４２ｂ，４３ａ，４３ｂ，４４ａ，４４ｂ，４５ａ，４５ｂ，４７ａ，４７ｂ，５２  半田層
１１ａ  半田材
１２  配線
１２ａ  電極端子
１２ｇ  鍍金層
１４ａ，１４ｂ  導電パッド
１５  リードフレーム
１５ａ，１５ｂ，１５ｃ  素子搭載領域
２０ａ，２０ｂ，２１  半導体素子
２０ａｐ，２０ｂｐ，２１ｐ  電極パッド
２２  ボンディングワイヤ
３０，３１，３２  配線支持基材
３０ａ，３１ａ，３１ｂ，３２ｂ  貫通孔
３３  接着部材
４０  導電性パターン
４０ａ  延出部
４１ａ，４１ｂ，４６  導電性金属膜
４２ａｂ，４２ｂｂ，４３ａｂ，４３ｂｂ  半田ボール
４２ａｈ，４２ｂｈ，４３ａｈ，４３ｂｈ，４４ａｈ，４４ｂｈ，４５ａｈ，４５ｂｈ，４７ａｈ，４７ｂｈ  スルーホール
５０，５１  入出力端子
５１ａ  クリップ部
６０  樹脂
７０  コア基板
７１  樹脂層
７２  絶縁膜
７３  絶縁膜被覆金属配線板
８０  支持冶具
８１，８２  冶具
８０ａ  ピン
８１ａ，８２ａ  貫通孔
ＤＬ  ダイシングライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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