(57)【特許請求の範囲】
【請求項１】
１次巻き線、２次巻き線及び３次巻き線を有するトランスと、
前記３次巻き線の両端間に接続する第１整流平滑回路と、
前記２次巻き線の両端間に接続する第２整流平滑回路と、
第１端子が前記１次巻き線の一方端に接続し、第２端子が接地電位に接続し、前記１次巻き線を流れる電流のオンオフをスイッチングする第１トランジスタと、
電源端子が前記第１整流平滑回路の出力と接続し、前記電源端子の端子電圧に応じて前記第１トランジスタのオンオフを制御する制御パルスを生成し、前記第１トランジスタの前記第１及び第２端子間のオンオフを制御する制御端子に、前記制御パルスを出力する制御回路と、
ドレインが前記１次巻き線の両端の何れか一方と接続し、ソースが前記制御回路の前記電源端子に直接或いはダイオードを介して接続し、ゲートが接地電位に接続しているデプレッション型ＭＯＳＦＥＴの第２トランジスタと、を備えてなり、
前記１次巻き線の他方端に入力する入力直流電圧が、前記第２トランジスタを介して電圧値が変化して、前記制御回路の前記電源端子に印加され、
前記電源端子の端子電圧が、前記入力直流電圧が前記１次巻き線の他方端に入力する前の初期状態の電圧から前記第２トランジスタがピンチオフする電圧に達するまでの間は、前記制御回路の前記制御パルスの発振が停止しており、
前記電源端子の端子電圧が、前記第２トランジスタがピンチオフする電圧に達すると、前記制御回路の前記制御パルスの発振が開始することを特徴とするスイッチング電源回路。
【請求項２】
前記第１トランジスタの前記第１端子が、前記１次巻き線の一方端に接続し、
前記第２トランジスタのドレインが、前記１次巻き線の他方端に接続し、
前記第２トランジスタのソースが、前記制御回路の前記電源端子に直接或いはダイオードを介して接続し、
前記第２トランジスタのバックゲートがソースと接続していることを特徴とする請求項１に記載のスイッチング電源回路。
【請求項３】
前記第１トランジスタの前記第１端子と前記第２トランジスタのドレインが、前記１次巻き線の一方端に夫々接続し、
前記第２トランジスタのソースが、前記制御回路の前記電源端子にダイオードを介して接続し、
前記第２トランジスタのバックゲートが前記第２トランジスタのソースと接続していることを特徴とする請求項１に記載のスイッチング電源回路。
【請求項４】
前記第１トランジスタの前記第１端子と前記第２トランジスタのドレインが、前記１次巻き線の一方端に夫々接続し、
前記第２トランジスタのソースが、前記制御回路の前記電源端子に直接或いはダイオードを介して接続し、
前記第２トランジスタのバックゲートが接地電位と接続していることを特徴とする請求項１に記載のスイッチング電源回路。
【請求項５】
前記第１トランジスタと前記第２トランジスタが同一半導体基板上に形成されていることを特徴とする請求項１〜４の何れか１項に記載のスイッチング電源回路。
【請求項６】
前記第１トランジスタが、前記第１端子がドレイン、前記第２端子がソース、前記制御端子がゲートのエンハンスメント型ＭＯＳＦＥＴであることを特徴とする請求項１〜５の何れか１項に記載のスイッチング電源回路。
【請求項７】
前記第１トランジスタが、前記第１端子がドレイン、前記第２端子がソース、前記制御端子がゲートのエンハンスメント型ＭＯＳＦＥＴであり、
前記第２トランジスタのゲートと、前記第１トランジスタのソース及びバックゲートが接地電位と接続し、
前記第１トランジスタのソースと前記第２トランジスタのソースが同一半導体基板上の異なるウェル内に形成され、
前記第１トランジスタのドレインと前記第２トランジスタのドレインが同一半導体基板上の同一ドリフト領域内に形成され、
前記第２トランジスタのバックゲートを形成する第２ウェルが、前記ドリフト領域内に形成されていることを特徴とする請求項３に記載のスイッチング電源回路。
【請求項８】
前記第２トランジスタのゲートが、前記第１トランジスタのバックゲートを形成する第１ウェル上に延伸して、前記第１ウェルと前記第２トランジスタのゲートが同一のコンタクト材料を用いて接地電位と接続していることを特徴とする請求項７に記載のスイッチング電源回路。
【請求項９】
前記第１トランジスタが、前記第１端子がドレイン、前記第２端子がソース、前記制御端子がゲートのエンハンスメント型ＭＯＳＦＥＴであり、
前記第２トランジスタのゲート及びバックゲートと、前記第１トランジスタのソース及びバックゲートが接地電位と接続し、
前記第１トランジスタのソースと前記第２トランジスタのソースが同一半導体基板上の同一ウェル内に形成され、
前記第１トランジスタのドレインと前記第２トランジスタのドレインが同一半導体基板上の同一ドリフト領域内に形成されていることを特徴とする請求項４に記載のスイッチング電源回路。
【請求項１０】
前記ウェルと前記第２トランジスタのゲートが同一のコンタクト材料を用いて接地電位と接続していることを特徴とする請求項９に記載のスイッチング電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源回路に関し、特に、ＡＣアダプタやＬＥＤ照明等に使用される、商用交流電源から直流電圧を生成するスイッチング電源回路に関する。
【背景技術】
【０００２】
スイッチング電源回路は、ＡＣアダプタやＬＥＤ照明等の商用交流電源から直流電圧を生成する必要のあるシステムに搭載されている。
【０００３】
従来のスイッチング電源回路の一例として、下記特許文献１に開示されているスイッチング電源がある。図１２に、下記特許文献１に開示されたスイッチング電源の回路図を示す。
【０００４】
図１２に示すスイッチング電源回路は、１次巻き線Ｎ１、２次巻き線Ｎ２及び３次巻き線Ｎ３を有するトランスＴ１と、直流電源Ｅ１と、２つの抵抗Ｒ７，Ｒ８と、定電圧ダイオードＺＤ２と、２つのトランジスタＴＲ３，ＴＲ４と、コンデンサＣ１と、ダイオードＤ１と、トランジスタＴＲ３のスイッチングを制御する制御回路Ｂ１を備えて構成され、負荷Ｒ０が、２次巻き線Ｎ２の両端に接続している。
【０００５】
この電源回路においては、制御回路Ｂ１は一次側に配置されており、トランジスタＴＲ３が動作してトランスＴ１の３次巻き線Ｎ３よりダイオードＤ１を介して制御回路Ｂ１の消費電力を供給するまでの起動期間においては、電圧が高い直流電源Ｅ１より抵抗Ｒ７と定電圧ダイオードＺＤ２と抵抗Ｒ８とトランジスタＴＲ４とコンデンサＣ１で構成される定電圧回路から制御回路Ｂ１に起動電圧が供給され、制御回路Ｂ１の消費電力が賄われる。ここで、起動期間中は、制御回路Ｂ１の消費電流と、コンデンサＣ１の充電電流が同時に、抵抗Ｒ８とトランジスタＴＲ４に流れる。
【０００６】
このため、起動後ダイオードＤ１を介してトランスＴ１の３次巻き線Ｎ３から、コンデンサＣ１に電圧が印加されて、コンデンサＣ１の電圧が、定電圧ダイオードＺＤ２の電圧より高くなると、トランジスタＴＲ４がオフ状態になり、これにより抵抗Ｒ８とトランジスタＴＲ４に流れていた電流が遮断される。
【０００７】
従来のスイッチング電源回路の他の一例として、下記特許文献２に開示されているスイッチング電源（ＤＣ−ＤＣコンバータ）がある。図１３に、下記特許文献２に開示されたスイッチング電源の回路図を示す。
【０００８】
図１３に示すスイッチング電源回路は、一般的なフライバック方式のコンバータ回路４０と、コンバータ回路４０を構成するトランスＴの１次巻き線に接続するスイッチング用のトランジスタＴｒ０と、トランジスタＴｒ０をスイッチング駆動するスイッチ駆動回路３０（図１２に示すスイッチング電源回路の制御回路Ｂ１に相当）と、コンバータ回路４０の入力直流電圧Ｖｉｎから供給される起動電圧をスイッチ駆動回路３０へ供給するスイッチング回路５０と、コンバータ回路４０の出力直流電圧Ｖｏｕｔからスイッチ駆動回路３０へ電源電圧を供給するダイオードＤ２を備えて構成されている。
【０００９】
スイッチング回路５０は、３つのトランジスタＴｒ１、Ｔｒ２、Ｔｒ３と、４つの抵抗Ｒ２、Ｒ３、Ｒ４、Ｒ５と、キャパシタＣ４とから構成されている。斯かる構成のスイッチング回路５０は、コンバータ回路４０の出力直流電圧Ｖｏｕｔが規定電圧に達するまでの起動期間では、トランジスタＴｒ２はオフ、トランジスタＴｒ３はオンとなっており、トランジスタＴｒ１のベース電流が抵抗Ｒ５を通って流れるので、トランジスタＴｒ１はオンとなる。これにより、スイッチ駆動回路３０の２つのインバータ３１、３２に入力直流電圧Ｖｉｎが電源電圧として供給されて動作し、トランジスタＴｒ０にパルス信号が供給されて、トランジスタＴｒ０がオンオフを繰り返す。
【００１０】
その後、コンバータ回路４０の出力直流電圧Ｖｏｕｔが規定の電圧に達すると、トランジスタＴｒ２はオン、トランジスタＴｒ３はオフとなり、トランジスタＴｒ１のベース電流経路は開放となるので、トランジスタＴｒ１はオフとなる。これにより、スイッチ駆動回路３０の２つのインバータ３１、３２には、ダイオードＤ４を介してコンバータ回路４０の出力直流電圧Ｖｏｕｔが供給されて動作が維持され、トランジスタＴｒ０にパルス信号が供給され続ける。
【００１１】
尚、図１３に示すスイッチング電源回路では、スイッチング用のトランジスタとしてバイポーラ型トランジスタＴｒ０を使用したが、ＭＯＳ型トランジスタを使用しても、同様な作用効果を奏し得る。
【００１２】
【特許文献１】特公平４−６５６３３号公報（第１図）
【特許文献２】特許第３８１１１７４号明細書（図２）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図１２に示す従来のスイッチング電源回路では、定電圧ダイオードＺＤ２にバイアス電流を供給するための抵抗Ｒ７に直流電源Ｅ１の電圧から定電圧ダイオードＺＤ２のツェナー電圧を差し引いた電圧が印加されることになるが、商用交流電源を利用するシステムにおいては、直流電源Ｅ１の電圧は交流の商用電源を整流した電圧となるため１００Ｖ以上になる。一方、制御回路Ｂ１を動作させるには数ボルト程度の電圧で良く、また、定電圧ダイオードＺＤ２のツェナー電圧が数ボルトであるので、抵抗Ｒ７には１００Ｖ程度の電圧が印加されることになり、抵抗Ｒ７には耐圧を確保するために大きなサイズの部品を使用しなければならないという制約があった。
【００１４】
また、起動時に制御回路Ｂ１に供給する電圧を決定するために定電圧ダイオード等が必要であり、小型化が要求されるＡＣアダプタでは部品サイズや部品点数の削減が特に要望されていた。
【００１５】
また、定電圧ダイオードＺＤ２にバイアス電流を流す必要があり不要な消費電流が発生していた。更に、起動時の突入電流を削減する目的で、コンデンサＣ１の充電電流を制御するための耐圧の高い抵抗Ｒ８が必要であった。
【００１６】
また、起動回路用トランジスタＴＲ４とスイッチング用トランジスタＴＲ３は回路的に接続されていないため、それらを１つのパッケージに入れることが困難であり、その結果、スイッチング電源回路のサイズか大きくなるという問題があった。
【００１７】
また、図１３に示す従来のスイッチング電源回路においては、トランジスタＴｒ３のベース電流を供給するための抵抗Ｒ４には入力直流電圧ＶｉｎからトランジスタＴｒ３のベース、エミッタ間電圧を差し引いた電圧が印加されることになるが、商用交流電源を利用するシステムにおいては入力直流電圧Ｖｉｎの電圧は交流の商用電源を整流した電圧となるため１００Ｖ以上になり、一方、トランジスタＴｒ３のベース、エミッタ間電圧は約０．７Ｖであり、その結果、抵抗Ｒ４には１００Ｖ程度の電圧が印加されることになり、抵抗Ｒ４には耐圧を確保するために大きなサイズの部品を使用しなければならないという制約があった。
【００１８】
また、スイッチ駆動回路３０を動作させるには数ボルト程度の電圧で良いことから、トランジスタＴｒ１のコレクタ、エミッタ間には１００Ｖ程度の電圧が印加されることになり、トランジスタＴｒ１は耐圧を確保するために大きなサイズの部品を使用しなければならない。更に、トランジスタＴｒ３のコレクタ、エミッタ間にも１００Ｖ程度の耐圧を確保するために大きなサイズの部品を使用しなければならない。
【００１９】
また、この従来のスイッチング電源回路では、スイッチ駆動回路３０が起動してコンバータ回路４０の出力直流電圧Ｖｏｕｔが発生することによって、トランジスタＴｒ２がオンし、トランジスタＴｒ３のベース電流が減ることによってトランジスタＴｒ３がオフしてスイッチング回路５０が停止することになるが、複数のトランジスタや抵抗が必要であり、小型化が要求されるＡＣアダプタでは部品サイズや部品点数の削減が特に問題となっていた。
【００２０】
また、トランジスタＴｒ３を停止させるためにはトランジスタＴｒ２をオンさせる必要があり、そのためにトランジスタＴｒ２のベース電流やトランジスタＴｒ２のコレクタ電流を流す必要があり不要な消費電流が発生していた。
【００２１】
更には、スイッチング回路５０のトランジスタとスイッチング用のトランジスタＴｒ０が回路的に接続されていないため、それらを１つのパッケージに入れることが困難であり、その結果、スイッチング電源回路のサイズか大きくなるという問題があった。
【００２２】
本発明は、上記従来のスイッチング電源回路における問題点に鑑みてなされたものであり、その目的は、スイッチング用トランジスタのオンオフを制御する制御回路に入力直流電圧から生成される起動電圧を供給する起動回路において、部品点数の削減、回路サイズの縮小、及び、低消費電流化を図ったスイッチング電源回路を提供する点にある。
【課題を解決するための手段】
【００２３】
上記目的を達成するための本発明に係るスイッチング電源回路は、１次巻き線、２次巻き線及び３次巻き線を有するトランスと、前記２次巻き線の両端間に接続する第２整流平滑回路と、前記３次巻き線の両端間に接続する第１整流平滑回路と、第１端子が前記１次巻き線の一方端に接続し、第２端子が接地電位に接続し、前記１次巻き線を流れる電流のオンオフをスイッチングする第１トランジスタと、電源端子が前記第１整流平滑回路の出力と接続し、前記電源端子の端子電圧に応じて前記第１トランジスタのオンオフを制御する制御パルスを生成し、前記第１トランジスタの前記第１及び第２端子間のオンオフを制御する制御端子に、前記制御パルスを出力する制御回路と、ドレインが前記１次巻き線の両端の何れか一方と接続し、ソースが前記制御回路の前記電源端子に直接或いはダイオードを介して接続し、ゲートが接地電位に接続しているデプレッション型ＭＯＳＦＥＴの第２トランジスタと、を備えてなることを第１の特徴とする。
【００２４】
本発明に係るスイッチング電源回路は、上記第１の特徴に加えて、更に、前記１次巻き線の他方端に入力する入力直流電圧が、前記第２トランジスタを介して電圧値が変化して、前記制御回路の前記電源端子に印加され、前記電源端子の端子電圧が、前記入力直流電圧が前記１次巻き線の他方端に入力する前の初期状態の電圧から前記第２トランジスタがピンチオフする電圧に達するまでの間は、前記制御回路の前記制御パルスの発振が停止しており、前記電源端子の端子電圧が、前記第２トランジスタがピンチオフする電圧に達すると、前記制御回路の前記制御パルスの発振が開始することを第２の特徴とする。
【００２５】
上記第１または第２の特徴のスイッチング電源回路によれば、スイッチング用トランジスタである第１トランジスタのオンオフを制御する制御回路に入力直流電圧から生成される起動電圧を供給する起動回路が、１つのデプレッション型ＭＯＳＦＥＴからなる第２トランジスタだけで構成されるため、当該起動回路の部品点数の削減、回路サイズの縮小、及び、低消費電流化が図れる。つまり、第２トランジスタがデプレッション型ＭＯＳＦＥＴであるため、第２トランジスタのソース電位は制御回路の接地電位より第２トランジスタのピンチオフ電圧分だけ高電位となり、当該ピンチオフ電圧（第２トランジスタのソースが制御回路の電源端子に直接接続する場合）、または、当該ピンチオフ電圧からダイオードの順方向接合バイアス分差し引いた電圧（第２トランジスタのソースが制御回路の電源端子にダイオードを介して接続する場合）が制御回路の電源端子に印加され、１次巻き線の他方端に入力する入力直流電圧が上昇しても、制御回路の電源端子の端子電圧は一定電圧にクランプされる。従って、その一定電圧またはその近傍値を制御回路の定電圧の起動電圧と設定することが可能となる。これにより、従来のスイッチング電源回路において、定電圧の起動電圧を決定するために必要であった定電圧ダイオードや定電圧ダイオードにバイアス電流を供給する高耐圧抵抗等を用いることなく制御回路へ定電圧の起動電圧を供給することが可能となる。
【００２６】
特に、第２の特徴のスイッチング電源回路によれば、制御回路の電源端子に印加される上記一定電圧が起動電圧となることから、制御回路が制御パルスの発振を開始して、第１整流平滑回路側から電源端子への電圧供給が開始すると、第２トランジスタがピンチオフして第２トランジスタから制御回路への電流供給が遮断するため、制御回路に起動電圧を供給する起動回路である第２トランジスタでの電流消費を完全に遮断することができ、低消費電力化が図れる。
【００２７】
ここで、上記一定電圧より起動電圧が僅かに低い場合は、電源端子の端子電圧が上記一定電圧に達する前に制御回路が制御パルスの発振を開始し、第１トランジスタのスイッチング動作を駆動し、第１整流平滑回路側から電源端子への電圧供給が開始するので、端子電圧が上記一定電圧に達するまでは、一時的に第２トランジスタがピンチオフせず、上記起動回路である第２トランジスタを通過する電流パスが生じるが、上記起動回路の部品点数の削減、回路サイズの縮小は同様に達成される。
【００２８】
更に、上記一定電圧より起動電圧が僅かに低い場合は、第２トランジスタのドレインが、第１トランジスタの第１端子と同じく、１次巻き線の一方端に接続する場合では、第１トランジスタのスイッチング動作でオフしても、第２トランジスタを経由する電流パスが生じるため、端子電圧が上記一定電圧に達するまでは、一時的にスイッチング効率が低下することになる。従って、上記一定電圧が起動電圧となることが好ましい。
【００２９】
本発明に係るスイッチング電源回路は、上記第１または第２の特徴に加えて、更に、前記第１トランジスタの前記第１端子が、前記１次巻き線の一方端に接続し、前記第２トランジスタのドレインが、前記１次巻き線の他方端に接続し、前記第２トランジスタのソースが、前記制御回路の前記電源端子に直接或いはダイオードを介して接続し、前記第２トランジスタのバックゲートがソースと接続していることを第３の特徴とする。
【００３０】
上記第３の特徴のスイッチング電源回路によれば、１次巻き線の他方端に入力する入力直流電圧が立ち上がると直ぐに、制御回路に起動電圧を供給する起動回路である第２トランジスタが動作を開始するので、制御回路が制御パルスの発振を開始するまでの起動時間が短くなる。また、制御回路が制御パルスの発振を開始し、第１トランジスタがオンオフを繰り返すスイッチング動作時において、第１トランジスタと第２トランジスタが相互に分離しているので、第１トランジスタのオン時に制御回路の電源端子から第１トランジスタのドレインへ電流が逆流したり、第１トランジスタのオフ時に、第１トランジスタのドレインから制御回路の電源端子へのリーク電流が発生したりすることがない。このため、第２トランジスタと制御回路の電源端子の間に逆流防止用のダイオードを必ずしも設ける必要がなく、起動回路を構成する部品点数の削減が図れる。
【００３１】
本発明に係るスイッチング電源回路は、上記第１または第２の特徴に加えて、更に、前記第１トランジスタの前記第１端子と前記第２トランジスタのドレインが、前記１次巻き線の一方端に夫々接続し、前記第２トランジスタのソースが、前記制御回路の前記電源端子にダイオードを介して接続し、前記第２トランジスタのバックゲートが前記第２トランジスタのソースと接続していることを第４の特徴とする。
【００３２】
本発明に係るスイッチング電源回路は、上記第１または第２の特徴に加えて、更に、前記第１トランジスタの前記第１端子と前記第２トランジスタのドレインが、前記１次巻き線の一方端に夫々接続し、前記第２トランジスタのソースが、前記制御回路の前記電源端子に直接或いはダイオードを介して接続し、前記第２トランジスタのバックゲートが接地電位と接続していることを第５の特徴とする。
【００３３】
上記第４または第５の特徴のスイッチング電源回路によれば、１次巻き線の他方端に入力する入力直流電圧が立ち上がると、１次巻き線を介して制御回路に起動電圧を供給する起動回路である第２トランジスタに電流が供給されるので、起動回路動作が緩やかに開始し、起動時の突入電流の削減が可能となる。
【００３４】
ここで、第５の特徴のスイッチング電源回路では、制御回路が制御パルスの発振を開始し、第１トランジスタがオンオフを繰り返すスイッチング動作時において、第１トランジスタがオンして、第２トランジスタのドレイン、ソース間の電圧が反転すると、第２トランジスタがピンチオフしていても、第２トランジスタのバックゲートとソースが接続しているため、第２トランジスタのバックゲートを介して電流が逆流することになるが、第２トランジスタのソースと制御回路の前記電源端子間にダイオードが設けてあるので、当該逆流を防止することができ、正常な第１トランジスタのスイッチング動作が維持される。
【００３５】
一方、第５の特徴のスイッチング電源回路によれば、第２トランジスタのバックゲートとソースが分離しているので、上記逆流が生じないので、第２トランジスタのソースと制御回路の前記電源端子間にダイオードを必ずしも設ける必要が無く、起動回路を構成する部品点数の削減が図れる。
【００３６】
本発明に係るスイッチング電源回路は、上記第１乃至第５の何れかの特徴に加えて、更に、前記第１トランジスタと前記第２トランジスタが同一半導体基板上に形成されていることを第６の特徴とする。
【００３７】
上記第６の特徴のスイッチング電源回路によれば、第１トランジスタと第２トランジスタが同一半導体基板上に形成されているので、容易に１つのパッケージに収容でき、スイッチング電源回路の更なる小型化が図れる。
【００３８】
本発明に係るスイッチング電源回路は、上記第１乃至第６の何れかの特徴に加えて、更に、前記第１トランジスタが、前記第１端子がドレイン、前記第２端子がソース、前記制御端子がゲートのエンハンスメント型ＭＯＳＦＥＴであることを第７の特徴とする。
【００３９】
上記第７の特徴のスイッチング電源回路によれば、第１トランジスタと第２トランジスタが同じＭＯＳＦＥＴであるので、同一半導体基板上に形成するのが容易となる。
【００４０】
本発明に係るスイッチング電源回路は、上記第４の特徴に加えて、更に、前記第１トランジスタが、前記第１端子がドレイン、前記第２端子がソース、前記制御端子がゲートのエンハンスメント型ＭＯＳＦＥＴであり、前記第２トランジスタのゲートと、前記第１トランジスタのソース及びバックゲートが接地電位と接続し、前記第１トランジスタのソースと前記第２トランジスタのソースが同一半導体基板上の異なるウェル内に形成され、前記第１トランジスタのドレインと前記第２トランジスタのドレインが同一半導体基板上の同一ドリフト領域内に形成され、前記第２トランジスタのバックゲートを形成する第２ウェルが、前記ドリフト領域内に形成されていることを第８の特徴とする。
【００４１】
本発明に係るスイッチング電源回路は、上記第８の特徴に加えて、更に、前記第２トランジスタのゲートが、前記第１トランジスタのバックゲートを形成する第１ウェル上に延伸して、前記第１ウェルと前記第２トランジスタのゲートが同一のコンタクト材料を用いて接地電位と接続していることを第９の特徴とする。
【００４２】
本発明に係るスイッチング電源回路は、上記第５の特徴に加えて、更に、前記第１トランジスタが、前記第１端子がドレイン、前記第２端子がソース、前記制御端子がゲートのエンハンスメント型ＭＯＳＦＥＴであり、前記第２トランジスタのゲート及びバックゲートと、前記第１トランジスタのソース及びバックゲートが接地電位と接続し、前記第１トランジスタのソースと前記第２トランジスタのソースが同一半導体基板上の同一ウェル内に形成され、前記第１トランジスタのドレインと前記第２トランジスタのドレインが同一半導体基板上の同一ドリフト領域内に形成されていることを第１０の特徴とする。
【００４３】
本発明に係るスイッチング電源回路は、上記第１０の特徴に加えて、更に、前記ウェルと前記第２トランジスタのゲートが同一のコンタクト材料を用いて接地電位と接続していることを第１１の特徴とする。
【００４４】
上記第８乃至第１１の特徴のスイッチング電源回路によれば、第１トランジスタと第２トランジスタを、両トランジスタの各ドレインを共通にして、同一半導体基板上にコンパクトに形成することができ、上記第４または第５の特徴のスイッチング電源回路における第１トランジスタと第２トランジスタを小さいチップ面積で効率良く同一半導体基板上に形成でき、より容易に１つのパッケージに収容することが可能となる。
【００４５】
特に、上記第９または第１１の特徴のスイッチング電源回路によれば、第１トランジスタと第２トランジスタを、更に小さいチップ面積で効率良く同一半導体基板上に形成できる。
【発明を実施するための最良の形態】
【００４６】
次に、本発明に係るスイッチング電源回路の実施形態について、図面を参照して説明する。
【００４７】
〈第１実施形態〉
本発明の第１実施形態に係るスイッチング電源回路１（以下、適宜「本発明回路１」と略称する）は、図１に示すように、１次巻き線Ｎ１、２次巻き線Ｎ２及び３次巻き線Ｎ３を有するトランスＴ１、３次巻き線Ｎ３の両端間に接続する第１整流平滑回路６、２次巻き線Ｎ２の両端間に接続する第２整流平滑回路７、エンハンスメント型ｎチャンネルＭＯＳＦＥＴの第１トランジスタＱ１、デプレッション型ｎチャンネルＭＯＳＦＥＴの第２トランジスタＱ２、及び、制御回路Ｂ１を備えて構成される。
【００４８】
１次巻き線Ｎ１の一方端ｎ１１に第１トランジスタＱ１のドレインが接続し、１次巻き線Ｎ１の他方端ｎ１２が入力端子となっており、直流電源Ｅ１の出力と接続し、入力直流電圧Ｖｉｎが入力端子ｎ１２に入力する。
【００４９】
２次巻き線Ｎ２の一方端ｎ２１にダイオードＤ２のアノードが接続し、ダイオードＤ２のカソードにコンデンサＣ２の一方端が接続し、２次巻き線Ｎ２の他方端ｎ２２にコンデンサＣ２の他方端が接続して第２整流平滑回路７が構成されている。コンデンサＣ２の両端には直流負荷Ｒ０が接続され、第２整流平滑回路７で整流された出力直流電圧Ｖｏｕｔが、コンデンサＣ２の一方端から負荷Ｒ０に出力される。
【００５０】
３次巻き線Ｎ３の一方端ｎ３１にダイオードＤ１のアノードが接続し、ダイオードＤ１のカソードにコンデンサＣ１の一方端が接続し、３次巻き線Ｎ３の他方端ｎ３２とコンデンサＣ１の他方端が共に接地して第１整流平滑回路６が構成されている。ダイオードＤ１のカソードは制御回路Ｂ１の電源端子Ｂｖｃｃが接続されている。
【００５１】
第１トランジスタＱ１は、入力直流電圧Ｖｉｎの電圧値に適合した高耐圧ＭＯＳＦＥＴで、ソースが接地され、ゲートが制御回路Ｂ１の出力端子Ｂｏｕｔと接続し、１次巻き線Ｎ１を流れる電流のオンオフをスイッチングするスイッチング素子として機能する。
【００５２】
本第１実施形態では、第２トランジスタＱ２は、入力直流電圧Ｖｉｎの電圧値に適合した高耐圧ＭＯＳＦＥＴで、ドレインが１次巻き線Ｎ１の他方端ｎ１２と接続し、ソースが制御回路Ｂ１の電源端子Ｂｖｃｃと直接接続し、ゲートが接地され、バックゲートがソースと接続したソースフォロア回路となっている。第２トランジスタＱ２は、１素子で入力直流電圧Ｖｉｎから定電圧の制御回路Ｂ１の起動電圧を生成する起動回路を構成する。
【００５３】
制御回路Ｂ１は、電源端子Ｂｖｃｃの端子電圧ＶＢに応じて第１トランジスタＱ１のオンオフを制御する制御パルスを生成し、出力端子Ｂｏｕｔから第１トランジスタＱ１のゲートへ出力するスイッチング駆動回路として機能する。制御回路Ｂ１は、端子電圧ＶＢの上昇に応じて、第１トランジスタＱ１のオンオフの時間比を調整することで、出力直流電圧Ｖｏｕｔを一定電圧に安定化させる機能を有する。制御回路Ｂ１として、従来のスイッチング電源回路で使用されている既知の回路構成のものを使用可能であり、例えば、特許文献２に開示されたスイッチ駆動回路３０等の回路構成が利用できる。
【００５４】
次に、本発明回路１の動作について説明する。先ず、直流電源Ｅ１に入力直流電圧Ｖｉｎが発生すると、その電圧Ｖｉｎは第２トランジスタＱ２のドレインに印加される。直流電源Ｅ１に電圧Ｖｉｎが発生した時、コンデンサＣ１には電荷が溜まっておらず、また、トランスＴ１の３次巻き線Ｎ３にも起電力がないために、第２トランジスタＱ２のソース電位は第２トランジスタＱ２のゲート電位と同じく０Ｖになっている。
【００５５】
直流電源Ｅ１に電圧が発生した直後では、第２トランジスタＱ２はデプレッション型ＭＯＳＦＥＴであるから第２トランジスタＱ２のドレイン−ソース間にそのドレイン−ソース間抵抗を通して電流が流れ、コンデンサＣ１を充電し、コンデンサＣ１の一方端と制御回路の電源端子Ｂｖｃｃと第２トランジスタＱ２のソースの電位が、第２トランジスタＱ２のドレイン−ソース間抵抗とコンデンサＣ１の容量との積を時定数とする上昇速度で上昇し始める。
【００５６】
その後、第２トランジスタＱ２のソース電位が上がり、第２トランジスタＱ２のゲート−ソース間電圧が第２トランジスタＱ２のピンチオフ電圧に略等しくなった時点で、第２トランジスタＱ２のドレイン−ソース間に電流が略流れなくなり、第２トランジスタＱ２のソース電位、即ち、第２トランジスタＱ２のソースに接続する制御回路Ｂ１の電源端子Ｂｖｃｃの電位の上昇は停止する。
【００５７】
この時点で制御回路Ｂ１が動作を開始し、第１トランジスタＱ１のゲートにスイッチング用の制御パルスを出力し、第１トランジスタＱ１がオンオフを繰り返すスイッチング動作を開始し、１次巻き線Ｎ１から２次巻き線Ｎ２と３次巻き線Ｎ３へ電力が伝達される。尚、制御回路Ｂ１が動作を開始するまでの起動期間中は、第１トランジスタＱ１はオフ状態である。
【００５８】
２次巻き線Ｎ２の出力電圧は交流であり、その電圧はダイオードＤ２で整流されコンデンサＣ２で平滑され出力直流電圧Ｖｏｕｔとなって負荷Ｒ０に出力される。
【００５９】
一方、３次巻き線Ｎ３の出力電圧は交流であり、その電圧はダイオードＤ１で整流されコンデンサＣ１を起動開始時（起動期間終了時）より更に充電し、また、コンデンサＣ１で平滑され直流電圧となって制御回路Ｂ１の電源端子Ｂｖｃｃと第２トランジスタＱ２のソースに印加されるが、この直流電圧（電源端子Ｂｖｃｃの端子電圧ＶＢ）は第２トランジスタＱ２のソース電位を更に上昇させ、第２トランジスタＱ２のゲート−ソース間電圧を第２トランジスタＱ２のピンチオフ電圧以上にし、第２トランジスタＱ２のドレイン−ソース間に電流が全く流れなくなり、第２トランジスタＱ２を介してコンデンサＣ１を充電していた起動期間中の動作が完全に停止する。
【００６０】
その後は、制御回路Ｂ１の電源端子Ｂｖｃｃへは、３次巻き線Ｎ３から第１整流平滑回路６を介して電力供給され、制御回路Ｂ１の制御パルスの出力が維持され、第１トランジスタＱ１はスイッチング動作を継続し、２次巻き線Ｎ２から第２整流平滑回路７を介して出力直流電圧Ｖｏｕｔが出力される。
【００６１】
以上より、電源端子Ｂｖｃｃの端子電圧ＶＢは、第２トランジスタＱ２のピンチオフ電圧で規定されるソース電位以上には上昇せず定電圧に維持されるため、第２トランジスタＱ２のピンチオフ電圧を調整して、当該定電圧を制御回路Ｂ１が動作を開始する電源端子Ｂｖｃｃの端子電圧ＶＢ（起動電圧）または起動電圧以上の近傍値に設定することで、制御回路Ｂ１の電源端子Ｂｖｃｃへは、起動期間中は第２トランジスタＱ２を介して電圧供給され、起動開始後は、制御パルスの出力を維持するための電力が第１整流平滑回路６から供給される。
【００６２】
〈第２実施形態〉
本発明の第２実施形態に係るスイッチング電源回路２（以下、適宜「本発明回路２」と略称する）は、図２に示すように、１次巻き線Ｎ１、２次巻き線Ｎ２及び３次巻き線Ｎ３を有するトランスＴ１、３次巻き線Ｎ３の両端間に接続する第１整流平滑回路６、２次巻き線Ｎ２の両端間に接続する第２整流平滑回路７、エンハンスメント型ｎチャンネルＭＯＳＦＥＴの第１トランジスタＱ１、デプレッション型ｎチャンネルＭＯＳＦＥＴの第２トランジスタＱ２、逆流防止用のダイオードＤ３、及び、制御回路Ｂ１を備えて構成される。
【００６３】
本発明回路２は、１次巻き線Ｎ１、２次巻き線Ｎ２、３次巻き線Ｎ３、第１整流平滑回路６、第２整流平滑回路７、第１トランジスタＱ１、制御回路Ｂ１、及び、直流電源Ｅ１の相互間の接続関係、及び、個々の回路構成は、第１実施形態の本発明回路１と同じであるが、１次巻き線Ｎ１、第１トランジスタＱ１、及び、制御回路Ｂ１に対する第２トランジスタＱ２とダイオードＤ３の接続が第１実施形態の本発明回路１と異なる。以下、第２トランジスタＱ２とダイオードＤ３の接続関係について説明し、第１実施形態の本発明回路１と同じ部分については重複する説明は割愛する。
【００６４】
本第２実施形態では、第２トランジスタＱ２は、ドレインが１次巻き線Ｎ１の一方端ｎ１１と接続し、ソースがダイオードＤ３のアノードと接続し、ゲートが接地され、バックゲートがソースと接続したソースフォロア回路となっている。また、ダイオードＤ３のカソードが制御回路Ｂ１の電源端子Ｂｖｃｃと接続している。第２トランジスタＱ２とダイオードＤ３は、２素子で入力直流電圧Ｖｉｎから定電圧の制御回路Ｂ１の起動電圧を生成する起動回路を構成する。
【００６５】
次に、本発明回路２の動作について説明する。先ず、直流電源Ｅ１に入力直流電圧Ｖｉｎが発生すると、その電圧Ｖｉｎは１次巻き線Ｎ１を通して第２トランジスタＱ２のドレインに印加される。
【００６６】
１次巻き線Ｎ１のインダクタンスをＬ１、第２トランジスタＱ２のドレイン−ソース間抵抗をＲｄｓ、直流電源Ｅ１に電圧Ｖｉｎが出力されてからの経過時間をｔとすると、第２トランジスタＱ２のドレイン−ソース間電圧Ｖｄｓは、以下の数１で与えられる。数１より明らかなように、入力直流電圧Ｖｉｎが急峻に立ち上がった場合でも、第２トランジスタＱ２のドレイン−ソース間には比較的緩やかな傾斜の電圧が印加されることになる。
【００６７】
［数１］
Ｖｄｓ＝（Ｖｉｎ×Ｒｄｓ×ｔ）／Ｌ１
【００６８】
直流電源Ｅ１に電圧Ｖｉｎが発生した時（ｔ＝０）、コンデンサＣ１には電荷が溜まっておらず、また、トランスＴ１の３次巻き線Ｎ３にも起電力がないために、第２トランジスタＱ２のソース電位は第２トランジスタＱ２のゲート電位と同じく０Ｖになっている。
【００６９】
直流電源Ｅ１に電圧が発生した直後では、第２トランジスタＱ２はデプレッション型ＭＯＳＦＥＴであるから第２トランジスタＱ２のドレイン−ソース間にそのドレイン−ソース間抵抗を通して電流が流れ、ダイオードＤ３を通してコンデンサＣ１を充電し、コンデンサＣ１の一方端と制御回路の電源端子Ｂｖｃｃの電位と第２トランジスタＱ２のソース電位が、第２トランジスタＱ２のドレイン−ソース間抵抗とコンデンサＣ１の容量との積を時定数とする上昇速度で夫々上昇し始める。
【００７０】
その後、第２トランジスタＱ２のソース電位が上がり、第２トランジスタＱ２のゲート−ソース間電圧が第２トランジスタＱ２のピンチオフ電圧に略等しくなった時点で、第２トランジスタＱ２のドレイン−ソース間に電流が略流れなくなり、第２トランジスタＱ２のソース電位、及び、第２トランジスタＱ２のソースにダイオードＤ３を介して接続する制御回路Ｂ１の電源端子Ｂｖｃｃの電位の上昇は停止する。電源端子Ｂｖｃｃの電位は、第２トランジスタＱ２のピンチオフ電圧からダイオードＤ３の順方向接合電圧を差し引いた電圧値となる。
【００７１】
この時点で制御回路Ｂ１が動作を開始し、第１トランジスタＱ１のゲートにスイッチング用の制御パルスを出力し、第１トランジスタＱ１がオンオフを繰り返すスイッチング動作を開始し、１次巻き線Ｎ１から２次巻き線Ｎ２と３次巻き線Ｎ３へ電力が伝達される。尚、制御回路Ｂ１が動作を開始するまでの起動期間中は、第１トランジスタＱ１はオフ状態である。
【００７２】
２次巻き線Ｎ２の出力電圧は交流であり、その電圧はダイオードＤ２で整流されコンデンサＣ２で平滑され出力直流電圧Ｖｏｕｔとなって負荷Ｒ０に出力される。
【００７３】
一方、３次巻き線Ｎ３の出力電圧は交流であり、その電圧はダイオードＤ１で整流されコンデンサＣ１を起動開始時（起動期間終了時）より更に充電し、また、コンデンサＣ１で平滑され直流電圧となって制御回路Ｂ１の電源端子Ｂｖｃｃに印加されるが、この直流電圧（電源端子Ｂｖｃｃの端子電圧ＶＢ）はダイオードＤ３のカソード電位を更に上昇させ、ダイオードＤ３のアノード‐カソード間の電圧を順方向接合電圧以下とし、第２トランジスタＱ２のドレイン−ソース間にダイオードＤ３を通して電流が全く流れなくなり、第２トランジスタＱ２とダイオードＤ３を介してコンデンサＣ１を充電していた起動期間中の動作が完全に停止する。
【００７４】
その後は、制御回路Ｂ１の電源端子Ｂｖｃｃは、３次巻き線Ｎ３から第１整流平滑回路６を介して電力供給され、制御回路Ｂ１の制御パルスの出力が維持され、第１トランジスタＱ１はスイッチング動作を継続し、２次巻き線Ｎ２から第２整流平滑回路７を介して出力直流電圧Ｖｏｕｔが出力される。尚、第１トランジスタＱ１のスイッチング動作中は、第１トランジスタＱ１のオン時には第１トランジスタＱ１及び第２トランジスタＱ２のドレイン電位は略接地電位まで低下するので、逆流防止用のダイオードＤ３が無いと、制御回路Ｂ１の電源端子Ｂｖｃｃから、第２トランジスタＱ２のバックゲートからドレインへの順方向接合を介して電流が流れるため、電源端子Ｂｖｃｃの電位が低下して、安定した動作が損なわれることになる。
【００７５】
以上より、電源端子Ｂｖｃｃの端子電圧ＶＢは、第２トランジスタＱ２のピンチオフ電圧で規定されるソース電位からダイオードＤ３の順方向接合電圧を差し引いた電圧以上には上昇せず定電圧に維持されるため、第２トランジスタＱ２のピンチオフ電圧を調整して、当該定電圧を制御回路Ｂ１が動作を開始する電源端子Ｂｖｃｃの端子電圧ＶＢ（起動電圧）または起動電圧以上の近傍値に設定することで、制御回路Ｂ１の電源端子Ｂｖｃｃへは、起動期間中は第２トランジスタＱ２を介して電圧供給され、起動開始後は、制御パルスの出力を維持するための電力が第１整流平滑回路６から供給される。
【００７６】
図３に、本発明回路２における電源端子Ｂｖｃｃの端子電圧ＶＢの直流電源Ｅ１に電圧Ｖｉｎが出力されてからの経過時間ｔに対する変化をシミュレーションした結果を示す。      
【００７７】
図３に示すように、経過時間０．２ｍ秒までは、第２トランジスタＱ２とダイオードＤ３を通してコンデンサＣ１を充電する期間であり、電源端子Ｂｖｃｃの端子電圧ＶＢは、第２トランジスタＱ２のピンチオフ電圧からダイオードＤ３の順方向接合電圧を差し引いた電圧に略等しい電圧まで上昇する。経過時間０．２ｍ秒から１ｍ秒までは、制御回路Ｂ１の初期化期間であり、電源端子Ｂｖｃｃの端子電圧ＶＢは一定である。
【００７８】
更に、経過時間１ｍ秒は、制御回路Ｂ１が第１トランジスタＱ１のゲートにスイッチング用の制御パルスを出力し始め、第１トランジスタＱ１がスイッチング動作を開始する起動時であり、経過時間１ｍ秒以降の期間は、３次巻き線Ｎ３から第１整流平滑回路６を介して電源端子Ｂｖｃｃに更に高電圧が供給され、且つ、第２トランジスタＱ２は完全にピンチオフして動作を停止する。
【００７９】
尚、本第２実施形態では、第２トランジスタＱ２のオン時のドレイン−ソース間抵抗は、第１トランジスタＱ１のオン時のドレイン−ソース間抵抗の５倍程度に設定している。第２実施形態では、第２トランジスタＱ２のドレインが、１次巻き線Ｎ１の一方端ｎ１１と接続し、第１トランジスタＱ１のドレインと接続する回路構成のため、第２トランジスタＱ２のドレイン−ソース間を流れる電流変化によって、１次巻き線Ｎ１を流れる電流変化が生じて、１次巻き線Ｎ１から２次巻き線Ｎ２と３次巻き線Ｎ３へ電力が伝達される可能性がある。よって、第２トランジスタＱ２の電流変化によって、第１トランジスタＱ１のスイッチング動作が開始する前に、制御回路Ｂ１が不完全な状態で動作を開始するのを防止するために、第２トランジスタＱ２の電流駆動能力を制限している。しかし、第２トランジスタＱ２と第１トランジスタＱ１のオン時のドレイン−ソース間抵抗の比率の設定は、入力直流電圧Ｖｉｎ、出力直流電圧Ｖｏｕｔ、制御回路Ｂ１の起動電圧等の条件によって変化するため、必ずしも５倍程度に設定する必要はない。
【００８０】
〈第３実施形態〉
本発明の第３実施形態に係るスイッチング電源回路３（以下、適宜「本発明回路３」と略称する）は、図４に示すように、１次巻き線Ｎ１、２次巻き線Ｎ２及び３次巻き線Ｎ３を有するトランスＴ１、３次巻き線Ｎ３の両端間に接続する第１整流平滑回路６、２次巻き線Ｎ２の両端間に接続する第２整流平滑回路７、エンハンスメント型ｎチャンネルＭＯＳＦＥＴの第１トランジスタＱ１、デプレッション型ｎチャンネルＭＯＳＦＥＴの第２トランジスタＱ２、及び、制御回路Ｂ１を備えて構成される。
【００８１】
本発明回路３は、１次巻き線Ｎ１、２次巻き線Ｎ２、３次巻き線Ｎ３、第１整流平滑回路６、第２整流平滑回路７、第１トランジスタＱ１、制御回路Ｂ１、及び、直流電源Ｅ１の相互間の接続関係、及び、個々の回路構成は、第１実施形態の本発明回路１と同じであるが、１次巻き線Ｎ１及び第１トランジスタＱ１に対する第２トランジスタＱ２の接続が第１実施形態の本発明回路１と異なる。以下、第２トランジスタＱ２の接続関係について説明し、第１実施形態の本発明回路１と同じ部分については重複する説明は割愛する。
【００８２】
本第３実施形態では、第２トランジスタＱ２は、ドレインが１次巻き線Ｎ１の一方端ｎ１１と接続し、ソースが制御回路Ｂ１の電源端子Ｂｖｃｃと直接接続し、ゲート及びバックゲートが接地されたソースフォロア回路となっている。第２トランジスタＱ２は、１素子で入力直流電圧Ｖｉｎから定電圧の制御回路Ｂ１の起動電圧を生成する起動回路を構成する。
【００８３】
従って、本第３実施形態では、第２トランジスタＱ２のドレインが１次巻き線Ｎ１の一方端ｎ１１と接続し、バックゲートが接地されている点で、第１実施形態の本発明回路１における第２トランジスタＱ２と異なるが、それ以外の回路構成は、第１実施形態の本発明回路１と同じである。また、本第３実施形態では、第２トランジスタＱ２のソースが制御回路Ｂ１の電源端子Ｂｖｃｃと逆流防止用のダイオードを介さずに直接接続し、バックゲートが接地されている点で、第２実施形態の本発明回路２における第２トランジスタＱ２と異なるが、それ以外の回路構成は、第２実施形態の本発明回路１と同じである。つまり、本第３実施形態では、第２実施形態との比較において、第２トランジスタＱ２のバックゲートがソースと接続せずに、ゲートと同じく接地されているので、第２実施形態の本発明回路２において必要であった逆流防止用のダイオードＤ３を必ずしも設けなくともよくなり、起動回路の部品点数の削減が図れる。
【００８４】
次に、本発明回路３の動作について説明する。先ず、直流電源Ｅ１に入力直流電圧Ｖｉｎが発生すると、その電圧Ｖｉｎは１次巻き線Ｎ１を通して第２トランジスタＱ２のドレインに印加される。
【００８５】
１次巻き線Ｎ１のインダクタンスをＬ１、第２トランジスタＱ２のドレイン−ソース間抵抗をＲｄｓ、直流電源Ｅ１に電圧Ｖｉｎが出力されてからの経過時間をｔとすると、第２トランジスタＱ２のドレイン−ソース間電圧Ｖｄｓは、以下の数２（第２実施形態の数１と同じ）で与えられる。数２より明らかなように、入力直流電圧Ｖｉｎが急峻に立ち上がった場合でも、第２トランジスタＱ２のドレイン−ソース間には比較的緩やかな傾斜の電圧が印加されることになる。
【００８６】
［数２］
Ｖｄｓ＝（Ｖｉｎ×Ｒｄｓ×ｔ）／Ｌ１
【００８７】
直流電源Ｅ１に電圧Ｖｉｎが発生した時（ｔ＝０）、コンデンサＣ１には電荷が溜まっておらず、また、トランスＴ１の３次巻き線Ｎ３にも起電力がないために、第２トランジスタＱ２のソース電位は第２トランジスタＱ２のゲート電位と同じく０Ｖになっている。
【００８８】
直流電源Ｅ１に電圧が発生した直後では、第２トランジスタＱ２はデプレッション型ＭＯＳＦＥＴであるから第２トランジスタＱ２のドレイン−ソース間にそのドレイン−ソース間抵抗を通して電流が流れ、コンデンサＣ１を充電し、コンデンサＣ１の一方端と制御回路の電源端子Ｂｖｃｃと第２トランジスタＱ２のソースの電位が、第２トランジスタＱ２のドレイン−ソース間抵抗とコンデンサＣ１の容量との積を時定数とする上昇速度で上昇し始める。
【００８９】
その後、第２トランジスタＱ２のソース電位が上がり、第２トランジスタＱ２のゲート−ソース間電圧が第２トランジスタＱ２のピンチオフ電圧に略等しくなった時点で、第２トランジスタＱ２のドレイン−ソース間に電流が略流れなくなり、第２トランジスタＱ２のソース電位、即ち、第２トランジスタＱ２のソースに接続する制御回路Ｂ１の電源端子Ｂｖｃｃの電位の上昇は停止する。
【００９０】
この時点で制御回路Ｂ１が動作を開始し、第１トランジスタＱ１のゲートにスイッチング用の制御パルスを出力し、第１トランジスタＱ１がオンオフを繰り返すスイッチング動作を開始し、１次巻き線Ｎ１から２次巻き線Ｎ２と３次巻き線Ｎ３へ電力が伝達される。尚、制御回路Ｂ１が動作を開始するまでの起動期間中は、第１トランジスタＱ１はオフ状態である。
【００９１】
２次巻き線Ｎ２の出力電圧は交流であり、その電圧はダイオードＤ２で整流されコンデンサＣ２で平滑され出力直流電圧Ｖｏｕｔとなって負荷Ｒ０に出力される。
【００９２】
一方、３次巻き線Ｎ３の出力電圧は交流であり、その電圧はダイオードＤ１で整流されコンデンサＣ１を起動開始時（起動期間終了時）より更に充電し、また、コンデンサＣ１で平滑され直流電圧となって制御回路Ｂ１の電源端子Ｂｖｃｃと第２トランジスタＱ２のソースに印加されるが、この直流電圧（電源端子Ｂｖｃｃの端子電圧ＶＢ）は第２トランジスタＱ２のソース電位を更に上昇させ、第２トランジスタＱ２のゲート−ソース間電圧を第２トランジスタＱ２のピンチオフ電圧以上にし、第２トランジスタＱ２のドレイン−ソース間に電流が全く流れなくなり、第２トランジスタＱ２を介してコンデンサＣ１を充電していた起動期間中の動作が完全に停止する。
【００９３】
その後は、制御回路Ｂ１の電源端子Ｂｖｃｃは、３次巻き線Ｎ３から第１整流平滑回路６を介して電力供給され、制御回路Ｂ１の制御パルスの出力が維持され、第１トランジスタＱ１はスイッチング動作を継続し、２次巻き線Ｎ２から第２整流平滑回路７を介して出力直流電圧Ｖｏｕｔが出力される。尚、第１トランジスタＱ１のスイッチング動作中は、第１トランジスタＱ１のオン時には第１トランジスタＱ１及び第２トランジスタＱ２のドレイン電位は略接地電位まで低下するが、第２トランジスタＱ２のバックゲートとソース間が逆バイアス状態となっているため、逆流防止用のダイオードが無くとも、制御回路Ｂ１の電源端子Ｂｖｃｃから、第２トランジスタＱ２のバックゲートを介して電流が流れないため、電源端子Ｂｖｃｃの電位が低下して、安定した動作が損なわれることはない。
【００９４】
以上より、電源端子Ｂｖｃｃの端子電圧ＶＢは、第２トランジスタＱ２のピンチオフ電圧で規定されるソース電位以上には上昇せず定電圧に維持されるため、第２トランジスタＱ２のピンチオフ電圧を調整して、当該定電圧を制御回路Ｂ１が動作を開始する電源端子Ｂｖｃｃの端子電圧ＶＢ（起動電圧）または起動電圧以上の近傍値に設定することで、制御回路Ｂ１の電源端子Ｂｖｃｃへは、起動期間中は第２トランジスタＱ２を介して電圧供給され、起動開始後は、制御パルスの出力を維持するための電力が第１整流平滑回路６から供給される。
【００９５】
〈第４実施形態〉
本発明の第４実施形態に係るスイッチング電源回路４（以下、適宜「本発明回路４」と略称する）は、図４に示すように、回路構成上は、第３実施形態の本発明回路３と同じであるが、本第４実施形態では、第１トランジスタＱ１と第２トランジスタＱ２を同一半導体基板上に一体化して形成する場合の第１トランジスタＱ１と第２トランジスタＱ２のデバイス構造について説明する。第３実施形態の本発明回路３の回路構成では、第１トランジスタＱ１と第２トランジスタＱ２のバックゲートが、第１トランジスタＱ１のソースと第２トランジスタＱ２のゲートに共通して接続する構成であり、また、夫々のドレインを共通化可能なため、本第４実施形態のように、第１トランジスタＱ１と第２トランジスタＱ２を同一半導体基板上にコンパクトに一体化して形成することが可能となる。
【００９６】
以下、第１トランジスタＱ１と第２トランジスタＱ２のデバイス構造について、図５〜図９を参照して説明する。図５は、第１トランジスタＱ１と第２トランジスタＱ２の平面構造を模式的に示す平面図であり、図６（ａ）は、図５中のＡ−Ａ’断面での断面構造を模式的に示す断面図であり、図６（ｂ）は、図５中のＢ−Ｂ’断面での断面構造を模式的に示す断面図である。また、図７〜図９は、第１トランジスタＱ１と第２トランジスタＱ２のデバイス構造の形成過程を示す工程断面図で、図７（ａ）〜図９（ａ）は、図５中のＡ−Ａ’断面での形成途中の断面構造を模式的に示し、図７（ｂ）〜図９（ｂ）は、図５中のＢ−Ｂ’断面での形成途中の断面構造を模式的に示す。尚、図５の平面図では、図面の煩雑さを回避するために、後述するドリフト領域１１とｐ型ウェル１２の図示を省略している。
【００９７】
図５及び図６に示すように、第１トランジスタＱ１は、ｐ型シリコン基板１０表面に形成されたｎ型不純物拡散層のドリフト領域１１、ｐ型シリコン基板１０表面に形成されたｐ型不純物拡散層のｐ型ウェル１２、ｎ型ドリフト領域１１内に形成されたｎ型不純物拡散層のドレイン領域１３、ｐ型ウェル１２表面に形成されたｎ型不純物拡散層の第１ソース領域１４、ｐ型ウェル１２表面に形成されたｐ型不純物拡散層のｐ型ウェル１２の電位供給用のｐ型コンタクト領域１５、及び、ドリフト領域１１表面のドレイン領域１３と第１ソース領域１４間のドレイン領域１３寄りに形成されたフィールド酸化膜１６の第１ソース領域１４側端部と第１ソース領域１４のドリフト領域１１表面及びｐ型ウェル１２表面上に第１ゲート絶縁膜１７を介して形成された多結晶シリコン膜からなる第１ゲート電極１８を備えて構成される。
【００９８】
第２トランジスタＱ２は、ドリフト領域１１、ｐ型ウェル１２、ドレイン領域１３、ｐ型ウェル１２表面に形成されたｎ型不純物拡散層の第２ソース領域１９、及び、ドリフト領域１１表面のドレイン領域１３と第２ソース領域１９間のドレイン領域１３寄りに形成されたフィールド酸化膜１６の第２ソース領域１９側端部と第２ソース領域１９のドリフト領域１１表面及びｐ型ウェル１２表面上に第２ゲート絶縁膜２０を介して形成された多結晶シリコン膜からなる第２ゲート電極２１を備えて構成される。尚、第２ゲート絶縁膜２０下には、第２トランジスタＱ２をデプレッション型とするためのデプレッションチャンネル層２２が形成されている。
【００９９】
第１トランジスタＱ１と第２トランジスタＱ２のバックゲートは共通であるので、夫々のバックゲートを形成するｐ型ウェル１２は、Ａ−Ａ’断面では互いに分離して形成されているが、平面構造としては、ドリフト領域１１の外周を囲んで環状に繋がっている。また、第１トランジスタＱ１と第２トランジスタＱ２のドレインは共通であるので、同じドレイン領域１３を共有しており、ドリフト領域１１も一体化されている。
【０１００】
ドレイン領域１３、第１ソース領域１４、第２ソース領域１９、ｐ型コンタクト領域１５、第１ゲート電極１８、及び、第２ゲート電極２１の各表面には、夫々と電気的接続を行うための金属材料からなるコンタクト２３が設けられている。ここで、本第４実施形態では、第１トランジスタＱ１のソースとバックゲート、及び、第２トランジスタＱ２のゲートとバックゲートが接地されるため、第１ソース領域１４とｐ型コンタクト領域１５の表面を１つのコンタクト２３ａで共通に接続し、第２ゲート電極２１とｐ型コンタクト領域１５の表面を別の１つのコンタクト２３ｂで共通に接続している。
【０１０１】
次に、図５及び図６に示す第１トランジスタＱ１と第２トランジスタＱ２の形成過程について、図７〜図９の工程断面図を参照して説明する。
【０１０２】
図７に示すように、ｐ型シリコン基板１０表面にｎ型ドリフト領域１１を形成するために、レジストパターン（不図示）をマスクとして選択的に、１２０〜１８０ｋｅＶのエネルギ、３〜５×１０１２ｉｏｎｓ／ｃｍ３のドーズ量でｎ型不純物のリンを導入する。その後、１２００℃で８〜１２時間の熱拡散を行い、濃度が５〜７×１０１５ｉｏｎｓ／ｃｍ３、拡散深さが６〜９μｍのｎ型ドリフト領域１１が形成される。尚、ｐ型シリコン基板１０の比抵抗は、接合耐圧によって決定し、通常４０〜１５０Ωｃｍの範囲のものを用いる。引き続いて、選択酸化法により、フィールド酸化膜１６を１０００〜１３００ｎｍの膜厚で形成する。
【０１０３】
次に、図８に示すように、ｐ型ウェル１２を形成するために、レジストパターン（不図示）をマスクとして選択的に、５００〜７００ｋｅＶのエネルギ、１〜３×１０１３ｉｏｎｓ／ｃｍ３のドーズ量でｐ型不純物のボロンを導入する。その後、１１５０℃で４〜６時間の熱拡散を行い、濃度が４〜６×１０１６ｉｏｎｓ／ｃｍ３、拡散深さが１〜１．５μｍのｐ型ウェル１２が形成される。引き続き、デプレッション型トランジスタを形成するため、デプレッションチャンネル領域に６０〜９０ｋｅＶのエネルギ、４〜８×１０１１ｉｏｎｓ／ｃｍ３のドーズ量でｎ型不純物のリンを導入し、デプレッションチャンネル層２２を形成する。
【０１０４】
次に、図９に示すように、ＭＯＳトランジスタを形成するため、第１ゲート絶縁膜１７及び第２ゲート絶縁膜２０となるゲート酸化膜を形成し、第１ゲート電極１８及び第２ゲート電極２１となる多結晶シリコン膜の配線層を形成し、ドレイン領域１３と第１ソース領域１４と第２ソース領域１９を、６０〜１００ｋｅＶのエネルギ、３〜５×１０１５ｉｏｎｓ／ｃｍ３のドーズ量でｎ型不純物の砒素を導入することで形成する。引き続き、ｐ型コンタクト領域１５を、６０〜１００ｋｅＶのエネルギ、３〜５×１０１５ｉｏｎｓ／ｃｍ３のドーズ量でｐ型不純物のＢＦ２を導入することで形成する。
【０１０５】
引き続き、ドレイン領域１３、第１ソース領域１４、第２ソース領域１９、ｐ型コンタクト領域１５、第１ゲート電極１８、及び、第２ゲート電極２１の各表面にコンタクト２３を形成して、図５及び図６に示す第１トランジスタＱ１と第２トランジスタＱ２が完成する。
【０１０６】
〈第５実施形態〉
本発明の第５実施形態に係るスイッチング電源回路５（以下、適宜「本発明回路５」と略称する）は、図２に示すように、回路構成上は、第２実施形態の本発明回路２と同じであるが、本第５実施形態では、第１トランジスタＱ１と第２トランジスタＱ２を同一半導体基板上に一体化して形成する場合の第１トランジスタＱ１と第２トランジスタＱ２のデバイス構造について説明する。第２実施形態の本発明回路２の回路構成では、第１トランジスタＱ１と第２トランジスタＱ２の両方が、夫々のソースとバックゲートを接続した構成であり、夫々のドレインが共通化可能なため、本第５実施形態のように、第１トランジスタＱ１と第２トランジスタＱ２を同一半導体基板上にコンパクトに一体化して形成することが可能となる。
【０１０７】
以下、第１トランジスタＱ１と第２トランジスタＱ２のデバイス構造について、図１０及び図１１（ａ），（ｂ）を参照して説明する。図１０は、第１トランジスタＱ１と第２トランジスタＱ２の平面構造を模式的に示す平面図であり、図１１（ａ）は、図１０中のＡ−Ａ’断面での断面構造を模式的に示す断面図であり、図１１（ｂ）は、図１０中のＢ−Ｂ’断面での断面構造を模式的に示す断面図である。尚、図１０の平面図では、図面の煩雑さを回避するために、後述するドリフト領域１１とｐ型ウェル１２と第２ｐ型ウェル２４の図示を省略している。
【０１０８】
図１０及び図１１に示すように、第１トランジスタＱ１は、ｐ型シリコン基板１０表面に形成されたｎ型不純物拡散層のドリフト領域１１、ｐ型シリコン基板１０表面に形成されたｐ型不純物拡散層のｐ型ウェル１２、ｎ型ドリフト領域１１内に形成されたｎ型不純物拡散層のドレイン領域１３、ｐ型ウェル１２表面に形成されたｎ型不純物拡散層の第１ソース領域１４、ｐ型ウェル１２表面に形成されたｐ型不純物拡散層のｐ型ウェル１２の電位供給用のｐ型コンタクト領域１５、及び、ドリフト領域１１表面のドレイン領域１３と第１ソース領域１４間のドレイン領域１３寄りに形成されたフィールド酸化膜１６の第１ソース領域１４側端部と第１ソース領域１４のドリフト領域１１表面及びｐ型ウェル１２表面上に第１ゲート絶縁膜１７を介して形成された多結晶シリコン膜からなる第１ゲート電極１８を備えて構成される。
【０１０９】
第２トランジスタＱ２は、ドリフト領域１１、ドリフト領域１１内のドリフト領域１１表面に形成されたｐ型不純物拡散層の第２ｐ型ウェル２４、ドレイン領域１３、第２ｐ型ウェル２４表面に形成されたｎ型不純物拡散層の第２ソース領域１９、第２ｐ型ウェル２４表面に形成されたｐ型不純物拡散層の第２ｐ型ウェル２４の電位供給用の第２ｐ型コンタクト領域２５、及び、ドリフト領域１１表面のドレイン領域１３と第２ソース領域１９間のドレイン領域１３寄りに形成されたフィールド酸化膜１６の第２ソース領域１９側端部と第２ソース領域１９のドリフト領域１１表面及び第２ｐ型ウェル２４表面上に第２ゲート絶縁膜２０を介して形成された多結晶シリコン膜からなる第２ゲート電極２１を備えて構成される。尚、第２ゲート絶縁膜２０下には、第２トランジスタＱ２をデプレッション型とするためのデプレッションチャンネル層２２が形成されている。
【０１１０】
第１トランジスタＱ１と第２トランジスタＱ２のバックゲートは電気的に分離しているので、夫々のバックゲートを形成するｐ型ウェル１２と第２ｐ型ウェル２４は互いに、ｎ型のドリフト領域１１を介して分離して形成されている。また、第１トランジスタＱ１と第２トランジスタＱ２のドレインは共通であるので、同じドレイン領域１３を共有しており、ドリフト領域１１も一体化されている。
【０１１１】
ドレイン領域１３、第１ソース領域１４、第２ソース領域１９、ｐ型コンタクト領域１５、第２ｐ型コンタクト領域２５、第１ゲート電極１８、及び、第２ゲート電極２１の各表面には、夫々と電気的接続を行うための金属材料からなるコンタクト２３が設けられている。ここで、本第５実施形態では、第１トランジスタＱ１のソースとバックゲート及び第２トランジスタＱ２のゲートが共通に接地され、第２トランジスタＱ２のソースとバックゲートが接続しているため、第１ソース領域１４とｐ型コンタクト領域１５の表面を１つのコンタクト２３ａで共通に接続し、第２ゲート電極２１とｐ型コンタクト領域１５の表面を別の１つのコンタクト２３ｂで共通に接続し、更に、第２ソース領域１９と第２ｐ型コンタクト領域２５の表面を１つのコンタクト２３ｃで共通に接続している。
【０１１２】
〈別実施形態〉
次に、本発明装置１〜５の別実施形態について説明する。
【０１１３】
〈１〉上記第１、第３及び第４実施形態では、制御回路Ｂ１が動作を開始した後、電源端子Ｂｖｃｃから第１トランジスタＱ１のドレイン（１次巻き線Ｎ１の一方端ｎ１１）へ第２トランジスタＱ２を介して逆流する虞がないため、第２トランジスタＱ２のソースは、制御回路Ｂ１の電源端子Ｂｖｃｃに逆流防止用のダイオードＤ３を介さずに直接接続していたが、逆流防止用のダイオードＤ３を介して接続しても、第２トランジスタＱ２のピンチオフ電圧の調整を第２実施形態の本発明装置２と同様に行うことで、同様の動作が実現できる。
【０１１４】
〈２〉上記各実施形態では、１次巻き線Ｎ１の他方端ｎ１２の入力端子に接続する直流電源Ｅ１は単に直流電源としたが、当該直流電源Ｅ１が外部直流電源の場合には、本発明装置１〜５はＤＣ−ＤＣコンバータとして機能し、直流電源Ｅ１が商用交流電源を整流平滑して直流化する整流平滑回路の場合には、直流電源Ｅ１を含めた本発明装置１〜５はＡＣ−ＤＣコンバータとして機能する。
【０１１５】
〈３〉上記第１実施形態では、第２トランジスタＱ２のバックゲートをソースと接続する構成を説明したが、第２トランジスタＱ２のバックゲートを第１トランジスタＱ１のバックゲートと共通にして、つまり、各ソースを共通のウェル内に形成して、接地するようにしても構わない。但し、第１実施形態では、第１トランジスタＱ１と第２トランジスタＱ２の各ドレインは、夫々異なるノードに接続するので、電気的に分離する必要があるので、第２〜第５実施形態とは異なり、両トランジスタＱ１，Ｑ２のドリフト領域も分離する必要がある。
【０１１６】
〈４〉上記第３及び第４実施形態では、第１トランジスタＱ１と第２トランジスタＱ２の素子構造として、プレーナ型の高耐圧ＭＯＳＦＥＴを例に説明したが、第１トランジスタＱ１と第２トランジスタＱ２の素子構造は、プレーナ型の高耐圧ＭＯＳＦＥＴに限定されるものではなく、例えば、縦型の高耐圧ＭＯＳＦＥＴであっても構わない。更に、第１トランジスタＱ１は、ＭＯＳＦＥＴではなく、バイポーラトランジスタであっても構わない。
【０１１７】
また、上記第３実施形態で例示した第１トランジスタＱ１と第２トランジスタＱ２の素子構造の形成過程での各種の製造条件は、一例であり、上記製造条件に限定されるものではない。
【０１１８】
〈５〉上記第３及び第４実施形態では、第１トランジスタＱ１と第２トランジスタＱ２を同一の半導体基板上に形成する場合を説明したが、第１トランジスタＱ１と第２トランジスタＱ２として、夫々単体素子を用いても構わない。
【０１１９】
また、第１実施形態においても、上記第３及び第４実施形態と同様に、第１トランジスタＱ１と第２トランジスタＱ２を同一の半導体基板上に形成するのも好ましい。
【０１２０】
更に、第１トランジスタＱ１と第２トランジスタＱ２を同一の半導体基板上に形成するだけでなく、制御回路Ｂ１も、第１トランジスタＱ１と第２トランジスタＱ２と同じ半導体基板上に形成しても良い。
【０１２１】
〈６〉上記各実施形態では、第１トランジスタＱ１と第２トランジスタＱ２は、ｎチャンネルＭＯＳＦＥＴを使用する場合を説明したが、入力直流電圧Ｖｉｎが負電圧の場合には、第１トランジスタＱ１と第２トランジスタＱ２としてｐチャンネルＭＯＳＦＥＴを使用するようにしても構わない。
【産業上の利用可能性】
【０１２２】
本発明は、スイッチング電源回路に利用可能であり、ＡＣアダプタやＬＥＤ照明等に使用可能である。
【図面の簡単な説明】
【０１２３】
【図１】本発明に係るスイッチング電源回路の第１実施形態における回路構成を示す回路図
【図２】本発明に係るスイッチング電源回路の第２及び第５実施形態における回路構成を示す回路図
【図３】本発明に係るスイッチング電源回路の第２実施形態における動作時の制御回路の電源端子の端子電圧の時間的変化のシミュレーション結果を示す図
【図４】本発明に係るスイッチング電源回路の第３及び第４実施形態における回路構成を示す回路図
【図５】本発明に係るスイッチング電源回路の第４実施形態における第１トランジスタと第２トランジスタの平面構造を模式的に示す平面図
【図６】本発明に係るスイッチング電源回路の第４実施形態における第１トランジスタと第２トランジスタの断面構造を模式的に示す断面図
【図７】本発明に係るスイッチング電源回路の第４実施形態における第１トランジスタと第２トランジスタの形成過程を示す工程断面図
【図８】本発明に係るスイッチング電源回路の第４実施形態における第１トランジスタと第２トランジスタの形成過程を示す工程断面図
【図９】本発明に係るスイッチング電源回路の第４実施形態における第１トランジスタと第２トランジスタの形成過程を示す工程断面図
【図１０】本発明に係るスイッチング電源回路の第５実施形態における第１トランジスタと第２トランジスタの平面構造を模式的に示す平面図
【図１１】本発明に係るスイッチング電源回路の第５実施形態における第１トランジスタと第２トランジスタの断面構造を模式的に示す断面図
【図１２】従来のスイッチング電源回路の一回路構成例を示す回路図
【図１３】従来のスイッチング電源回路の他の回路構成例を示す回路図
【符号の説明】
【０１２４】
１〜５：      スイッチング電源回路
６：          第１整流平滑回路
７：          第２整流平滑回路
１０：        ｐ型シリコン基板（半導体基板）
１１：        ｎ型ドリフト領域
１２：        ｐ型ウェル
１３：        ドレイン領域
１４：        第１ソース領域
１５：        ｐ型コンタクト領域
１６：        フィールド酸化膜
１７：        第１ゲート絶縁膜
１８：        第１ゲート電極
１９：        第２ソース領域
２０：        第２ゲート絶縁膜
２１：        第２ゲート電極
２２：        デプレッションチャンネル層
２３：        コンタクト
２３ａ：      第１ソース領域とｐ型コンタクト領域のコンタクト
２３ｂ：      第２ゲート電極とｐ型コンタクト領域のコンタクト
２３ｃ：      第２ソース領域と第２ｐ型コンタクト領域のコンタクト
２４：        第２ｐ型ウェル
２５：        第２ｐ型コンタクト領域
Ｂ１：        制御回路
Ｂｖｃｃ：    制御回路の電源端子
Ｂｏｕｔ：    制御回路の出力端子
Ｃ１、Ｃ２：  コンデンサ
Ｄ１、Ｄ２：  ダイオード
Ｄ３：        逆流防止用のダイオード
Ｅ１：        直流電源
Ｎ１：        １次巻き線
Ｎ２：        ２次巻き線
Ｎ３：        ３次巻き線
ｎ１１：      １次巻き線の一方端
ｎ１２：      １次巻き線の他方端
ｎ２１：      ２次巻き線の一方端
ｎ２２：      ２次巻き線の他方端
ｎ３１：      ３次巻き線の一方端
ｎ３２：      ３次巻き線の他方端
Ｑ１：        第１トランジスタ
Ｑ２：        第２トランジスタ
Ｒ０：        直流負荷
Ｔ１：        トランス
ＶＢ：        制御回路の電源端子の端子電圧
Ｖｉｎ：      入力直流電圧
Ｖｏｕｔ：    出力直流電圧
【図１】
0005149023.tif 000002
【図２】
0005149023.tif 000003
【図３】
0005149023.tif 000004
【図４】
0005149023.tif 000005
【図５】
0005149023.tif 000006
【図６】
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【図７】
0005149023.tif 000008
【図８】
0005149023.tif 000009
【図９】
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【図１０】
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【図１１】
0005149023.tif 000012
【図１２】
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【図１３】
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