(57)【特許請求の範囲】
【請求項１】
ＳｉＣ基板上に窒化物半導体層を形成する工程と、
前記窒化物半導体層上にゲート電極、ソース電極及びドレイン電極を形成する工程と、
前記窒化物半導体層に、少なくとも前記ＳｉＣ基板の表面まで到達する開口部を形成する工程と、
前記開口部内に前記ソース電極に接続される導電層を形成する工程と、
前記ＳｉＣ基板の裏面に、Ｔａ層及びＮｉ層の積層体又はＴａ層及びＣｕ層の積層体を裏面シード層として形成する工程と、
前記裏面シード層上にメタルマスクを形成する工程と、
前記メタルマスクを用いて前記導電層をエッチングストッパとするドライエッチングを２μｍ／分以上のエッチングレートで行うことにより、前記ＳｉＣ基板に、その裏面側から前記導電層まで到達するビアホールを形成する工程と、
前記ビアホール内から前記ＳｉＣ基板の裏面にわたってビア配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記導電層を形成する工程の前に、前記開口部内に金属層を形成する工程を更に有し、前記導電層を形成する工程は、前記金属層上に、前記導電層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属層は、Ｔｉよりも高融点の金属を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記金属層は、Ｔａ層及びＮｉ層の積層体又はＴａ層及びＣｕ層の積層体を有することを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
ビアホールが形成されたＳｉＣ基板と、
前記ＳｉＣ基板上に形成された窒化物半導体層と、
前記窒化物半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、
前記ビアホール内から前記ＳｉＣ基板の裏面にわたって形成されたビア配線と、
を有し、
前記窒化物半導体層には、前記ビア配線まで到達する開口部が形成されており、この開口部内に前記ソース電極に接続された導電層が、Ｔａ層及びＮｉ層の積層体又はＴａ層及びＣｕ層の積層体を介して形成されていることを特徴とする半導体装置。
【請求項６】
ビアホールが形成されたＳｉＣ基板と、
前記ＳｉＣ基板上に形成された窒化物半導体層と、
前記窒化物半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、
前記ビアホール内から前記ＳｉＣ基板の裏面にわたって形成されたビア配線と、
を有し、
前記ソース電極及び前記窒化物半導体層には、前記ビア配線まで到達する開口部が形成されており、この開口部内に導電層が、Ｔａ層及びＮｉ層の積層体又はＴａ層及びＣｕ層の積層体を介して形成されていることを特徴とする半導体装置。
【請求項７】
ＳｉＣ基板上に窒化物半導体層を形成する工程と、
前記窒化物半導体層上にゲート電極、ソース電極及びドレイン電極を形成する工程と、
前記ソース電極及び前記窒化物半導体層に、少なくとも前記ＳｉＣ基板の表面まで到達する開口部を形成する工程と、
前記開口部内に導電層を形成する工程と、
前記ＳｉＣ基板の裏面に、Ｔａ層及びＮｉ層の積層体又はＴａ層及びＣｕ層の積層体を裏面シード層として形成する工程と、
前記裏面シード層上にメタルマスクを形成する工程と、
前記メタルマスクを用いて前記導電層をエッチングストッパとするドライエッチングを２μｍ／分以上のエッチングレートで行うことにより、前記ＳｉＣ基板に、その裏面側から前記導電層まで到達するビアホールを形成する工程と、
前記ビアホール内から前記ＳｉＣ基板の裏面にわたってビア配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記導電層を形成する工程の前に、前記開口部内に金属層を形成する工程を更に有し、前記導電層を形成する工程は、前記金属層上に、前記導電層を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記金属層は、Ｔａ層及びＮｉ層の積層体又はＴａ層及びＣｕ層の積層体を有することを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＮ系（窒化ガリウム）高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor））等を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＧａＮ系ＨＥＭＴ等のＧａＮ系半導体装置について、その物性的特徴から高耐圧・高速デバイスとしての応用が期待されている。ＧａＮ系半導体装置の高周波特性の向上のためには、ソースインダクタンスの低減及び放熱のためのビア配線構造部が必要である。
【０００３】
ここで、従来のＧａＮ系ＨＥＭＴの製造方法について説明する。図２３Ａ乃至図２３Ｘは、従来のＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【０００４】
先ず、図２３Ａに示すように、シリコンカーバイド（ＳｉＣ）からなる絶縁性基板１０１の表面上にＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３をこの順で形成する。絶縁性基板１０１の厚さは３５０μｍ程度であり、ＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３の総厚さは２μｍ程度である。次に、ｎ型ＡｌＧａＮ層１０３上にソース電極１０４ｓ、ゲート電極１０４ｇ及びドレイン電極１０４ｄを選択的に形成する。次いで、ソース電極１０４ｓ、ゲート電極１０４ｇ及びドレイン電極１０４ｄを覆うＳｉＮ層１０５をｎ型ＡｌＧａＮ層１０３上に形成する。
【０００５】
その後、図２３Ｂに示すように、ソース電極１０４ｓに対応する開口部１５１ｓ及びドレイン電極１０４ｄに対応する開口部１５１ｄを備えたレジストパターン１５１をＳｉＮ層１０５上に形成する。レジストパターン１５１の厚さは１μｍ程度である。
【０００６】
続いて、図２３Ｃに示すように、レジストパターン１５１をマスクとしてＳｉＮ層１０５をパターニングすることにより、開口部１５１ｓに整合するコンタクトホール１０５ｓをソース電極１０４ｓ上に形成し、開口部１５１ｄに整合するコンタクトホール１０５ｄをドレイン電極１０４ｄ上に形成する。
【０００７】
次に、レジストパターン１５１を除去し、図２３Ｄに示すように、新たに、開口部１５１ｓよりも小さくソース電極１０４ｓに対応する開口部１５２ｓを備えたレジストパターン１５２をＳｉＮ層１０５及びソース電極１０４ｓ上に形成する。レジストパターン１５２の厚さは１μｍ程度である。また、開口部１５２ｓの直径は１５０μｍ程度である。
【０００８】
次いで、図２３Ｅに示すように、レジストパターン１５２をマスクとしてソース電極１０４ｓのイオンミリングを行うことにより、開口部１０６を形成する。
【０００９】
その後、レジストパターン１５２を除去し、図２３Ｆに示すように、絶縁性基板１０１の表面側の全面にシード層１０７として、Ｔｉ層及びＮｉ層の積層体、又はＴｉ層及びＣｕ層の積層体を形成する。
【００１０】
続いて、図２３Ｇに示すように、ソース電極１０４ｓの外縁に対応する開口部１５３ｓを備えたレジストパターン１５３をシード層１０７上に形成する。レジストパターン１５３の厚さは３μｍ程度である。次に、電気めっき法により、開口部１５３ｓ内において、シード層１０７上に厚さが１．２μｍ程度のＮｉ層１０８を形成する。
【００１１】
次いで、図２３Ｈに示すように、レジストパターン１５３を除去する。
【００１２】
その後、図２３Ｉに示すように、イオンミリングを行うことにより、Ｎｉ層１０８から露出しているシード層１０７を除去する。この時、Ｎｉ層１０８も若干削られ、その厚さが１μｍ程度となる。
【００１３】
続いて、図２３Ｊに示すように、絶縁性基板１０１の表面側の全面にシード層１０９として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体を形成する。
【００１４】
次に、図２３Ｋに示すように、ソース電極１０４ｓの外縁に対応する開口部及びドレイン電極１０４ｄの外縁に対応する開口部を備えたレジストパターン１５４をシード層１０９上に形成する。レジストパターン１５４の厚さは１μｍ程度である。次いで、電気めっき法により、レジストパターン１５４の各開口部内において、シード層１０９上に厚さが１μｍ程度のＡｕ層１１０を形成する。
【００１５】
その後、図２３Ｌに示すように、レジストパターン１５４を除去する。
【００１６】
続いて、図２３Ｍに示すように、イオンミリングを行うことにより、Ａｕ層１１０から露出しているシード層１０９を除去する。この時、Ａｕ層１１０も若干削られ、その厚さが０．６μｍ程度となる。
【００１７】
次に、図２３Ｎに示すように、絶縁性基板１０１の表面側の全面に表面保護層１１１を形成し、絶縁性基板１０１の表裏を反転させる。次いで、絶縁性基板１０１の裏面を研磨することにより、絶縁性基板１０１の厚さを１５０μｍ程度とする。
【００１８】
その後、図２３Ｏに示すように、絶縁性基板１０１の裏面上にシード層１１２として、Ｔｉ層及びＮｉ層の積層体、又はＴｉ層及びＣｕ層の積層体を形成する。続いて、ソース電極１０４ｓに対応する部分を覆うレジストパターン１５５をシード層１１２上に形成する。レジストパターン１５５の厚さは３μｍ程度であり、直径は１００μｍ程度である。次に、電気めっき法により、レジストパターン１５５を除く領域において、シード層１１２上に厚さが３．２μｍ程度のＮｉ層１１３を形成する。
【００１９】
次いで、図２３Ｐに示すように、レジストパターン１５５を除去する。その後、イオンミリングを行うことにより、Ｎｉ層１１３から露出しているシード層１１２を除去する。この時、Ｎｉ層１１３も若干削られ、その厚さが３μｍ程度となる。
【００２０】
その後、図２３Ｑに示すように、Ｎｉ層１１３をマスクとして絶縁性基板１０１のドライエッチングを行うことにより、ビアホール１０１ｓを形成する。このドライエッチングでは、六弗化硫黄（ＳＦ6）ガス及び酸素（Ｏ2）ガスの混合ガスを用いる。
【００２１】
続いて、図２３Ｒに示すように、Ｎｉ層１１３をマスクとしてＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３のドライエッチングを行うことにより、ビアホール１０１ｓをシード層１０７まで到達させる。このドライエッチングでは、塩素（Ｃｌ2）ガスを用いる。また、このドライエッチングでは、Ｎｉ層１０８及びシード層１０７がエッチングストッパとして機能する。
【００２２】
次に、図２３Ｓに示すように、ビアホール１０１ｓ内及びＮｉ層１１３上にレジスト層１５６を形成する。
【００２３】
次いで、図２３Ｔに示すように、レジスト層１５６に対して露光及び現像を行うことにより、ビアホール１０１ｓ内のみにレジスト層１５６を残存させる。
【００２４】
その後、図２３Ｕに示すように、イオンミリングを行うことにより、Ｎｉ層１１３及びシード層１１２を除去する。
【００２５】
続いて、図２３Ｖに示すように、レジスト層１５６を除去する。次に、イオンミリングを行うことにより、ビアホール１０１ｓから露出しているシード層１０７を除去する。次いで、絶縁性基板１０１の裏面側の全面にシード層１１４として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体を形成する。
【００２６】
次に、図２３Ｗに示すように、電気めっき法により、シード層１１４上に厚さが１０μｍ程度のＡｕ層１１５を形成する。
【００２７】
そして、図２３Ｘに示すように、絶縁性基板１０１の表裏を反転させ、表面保護層１１１を除去する。
【００２８】
従来、このような方法によって、ＧａＮ系ＨＥＭＴを製造している。
【００２９】
しかしながら、この従来の製造方法では、ビアホール１０１ｓの形成及び延伸の処理が困難である。
【００３０】
例えば、ＳｉＣからなる絶縁性基板１０１のドライエッチングレートは、ビアホール１０１ｓの直径等の影響を受けやすく、その面内分布が大きい。このため、従来、確実にビアホール１０１ｓをＧａＮ層１０２まで到達させて高い歩留まりを得ることを目的としてオーバーエッチングを行っている。ところが、絶縁性基板１０１の通常のドライエッチング条件では、ＳｉＣとＮｉとのエッチング選択比が１００以上であるのに対し、ＳｉＣとＧａＮ及びＡｌＧａＮとのエッチング選択比は約２０〜３０と低い。また、ＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３の総厚さは２μｍ程度と薄い。従って、オーバーエッチングの結果、ＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３の残存する割合のばらつきが大きくなっている。例えば、絶縁性基板１０１のドライエッチングレートのばらつき（面内分布）が±５％程度である場合に、深さが１５０μｍのビアホール１０１ｓを形成するために３３％のオーバーエッチング（５０μｍのＳｉＣのエッチング量に相当）を行うとする。また、ＳｉＣとＧａＮ及びＡｌＧａＮとの選択比が２５であるとする。この場合、ある部分ではＧａＮ層１０２が０．４μｍ残存するが、ＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３が完全に消失する部分も生じる。この状態から、残存しているＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３のドライエッチングを行うと、既にこれらが完全に消失している部分では、シード層１０７及びＮｉ層１０８がエッチングストッパとして機能できなくなり、これらもエッチングされてしまう。そして、Ｎｉ層１０８の厚さは１μｍ程度であるので、このＮｉ層１０８が消失することもあり得る。
【００３１】
Ｎｉ層１０８を厚く形成しておけば、その消失を回避することは可能となるが、この場合には、他の問題が生じてしまう。即ち、Ｎｉ層１０８を形成した後には、Ａｕ層１１０の形成のためにレジストパターン１５４の形成が必要とされるが（図２３Ｋ）、Ｎｉ層１０８の厚さが１μｍを超えると、例えば３μｍ程度であると、レジストパターン１５４を厚く形成しなければ、その厚さが不均一となってパターンに歪が生じやすくなる。つまり、パターン開口精度が低くなりやすい。逆に、これを回避するために、レジストパターン１５４をも厚く形成すると、高い解像度でレジストパターン１５４を形成することが困難となる。このような事情のため、従来の製造方法では、Ｎｉ層１０８の厚さを１μｍ程度としている。
【００３２】
更に、絶縁性基板１０１のドライエッチング（図２３Ｑ）並びにＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３のドライエッチング（図２３Ｒ）では、Ｎｉ層１１３をメタルマスクとして使用するため、同一のチャンバ内で行うことが可能であるが、この場合には、絶縁性基板１０１のドライエッチングで用いたＳＦ6が残留し、この影響によりＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３のエッチングレートが不安定になってしまう。図２４は、本願発明者が確認のために行ったＩＣＰドライエッチングの実験の結果を示すグラフである。図２４中の●はエッチングガスであるＣｌ2のみを３０ｓｃｃｍの流量で供給した場合のエッチングレートを示し、◆は３０ｓｃｃｍのＣｌ2の他にＮ2を混入させた場合のエッチングレートを示し、▲は３０ｓｃｃｍのＣｌ2の他にＳＦ6を混入させた場合のエッチングレートを示している。また、いずれの測定においてもアンテナパワーを１５０Ｗとし、バイアスパワーを１０Ｗとした。図２４に示すように、Ｃｌ2のみを供給した場合には、５４ｎｍ／分のエッチングレートが得られ、Ｎ2の混入により希釈した場合でも、４０ｎｍ／分程度のエッチングレートが得られた。一方、ＳＦ6を混入した場合には、その流量が僅か１ｓｃｃｍであっても２ｎｍ／分まで著しく低下した。このように、チャンバ内にＳＦ6が僅かでも残留していると、ＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３のエッチングレートが著しく低下してしまうのである。従って、従来の方法では、ＧａＮ層１０２及びｎ型ＡｌＧａＮ層１０３のドライエッチングを行う前に、チャンバ内の真空引きを行うか、チャンバ内を塩素プラズマでクリーニングしており、処理に長時間が必要となっている。また、処理時間の短縮のために、同一のチャンバ内で行うことが可能な処理（ドライエッチング）を、２台のドライエッチング装置に分けて行ったり、マルチチャンバを備えたドライエッチング装置を用いて２つのチャンバに分けて行ったりすることもある。
【００３３】
これらの対処をすることにより、チャンバ内に残留するＳＦ6の影響を低減することが可能なる。しかし、絶縁性基板１０１等にＳＦ6が付着している場合には、その影響を排除することは困難である。
【００３４】
【特許文献１】特開２００４−３６３５６３号公報
【特許文献２】特開２００４−３２７６０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００３５】
本発明の目的は、ビアホールの形成に関連する歩留まりの低下を抑制することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００３６】
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００３７】
第１の半導体装置の製造方法では、ＳｉＣ基板上に窒化物半導体層を形成し、その後、前記窒化物半導体層上にゲート電極、ソース電極及びドレイン電極を形成する。次に、前記窒化物半導体層に、少なくとも前記ＳｉＣ基板の表面まで到達する開口部を形成する。次いで、前記開口部内に前記ソース電極に接続される導電層を形成する。前記ＳｉＣ基板の裏面に、Ｔａ層及びＮｉ層の積層体又はＴａ層及びＣｕ層の積層体を裏面シード層として形成し、前記裏面シード層上にメタルマスクを形成し、前記メタルマスクを用いて前記導電層をエッチングストッパとするドライエッチングを２μｍ／分以上のエッチングレートで行うことにより、前記ＳｉＣ基板に、その裏面側から前記導電層まで到達するビアホールを形成する。そして、前記ビアホール内から前記ＳｉＣ基板の裏面にわたってビア配線を形成する。
【００３８】
第２の半導体装置の製造方法では、ＳｉＣ基板上に窒化物半導体層を形成し、その後、前記窒化物半導体層上にゲート電極、ソース電極及びドレイン電極を形成する。次に、前記ソース電極及び前記窒化物半導体層に、少なくとも前記ＳｉＣ基板の表面まで到達する開口部を形成する。次いで、前記開口部内に導電層を形成する。前記ＳｉＣ基板の裏面に、Ｔａ層及びＮｉ層の積層体又はＴａ層及びＣｕ層の積層体を裏面シード層として形成し、前記裏面シード層上にメタルマスクを形成し、前記メタルマスクを用いて前記導電層をエッチングストッパとするドライエッチングを２μｍ／分以上のエッチングレートで行うことにより、前記ＳｉＣ基板に、その裏面側から前記導電層まで到達するビアホールを形成する。そして、前記ビアホール内から前記ＳｉＣ基板の裏面にわたってビア配線を形成する。
【００３９】
第１の半導体装置には、ビアホールが形成されたＳｉＣ基板と、前記ＳｉＣ基板上に形成された窒化物半導体層と、前記窒化物半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、前記ビアホール内から前記ＳｉＣ基板の裏面にわたって形成されたビア配線と、が設けられている。そして、前記窒化物半導体層には、前記ビア配線まで到達する開口部が形成されており、この開口部内に前記ソース電極に接続された導電層が、Ｔａ層及びＮｉ層の積層体又はＴａ層及びＣｕ層の積層体を介して形成されている。
【００４０】
第２の半導体装置には、ビアホールが形成されたＳｉＣ基板と、前記ＳｉＣ基板上に形成された窒化物半導体層と、前記窒化物半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、前記ビアホール内から前記ＳｉＣ基板の裏面にわたって形成されたビア配線と、が設けられている。そして、前記ソース電極及び前記窒化物半導体層には、前記ビア配線まで到達する開口部が形成されており、この開口部内に導電層が、Ｔａ層及びＮｉ層の積層体又はＴａ層及びＣｕ層の積層体を介して形成されている。
【発明の効果】
【００４１】
上記の半導体装置等によれば、ビアホールと導電層との関係とが適切なものとなっているため、所望のビアホールを容易に形成することが可能となる。また、基板へのビアホールの形成の際に使用したガスの影響を受けずに化合物半導体層に開口部を形成することも可能となる。これらにより、ビアホールの形成に関連する歩留まりの低下を抑制することができる。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
【００４３】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【００４４】
第１の実施形態では、ＳｉＣからなる絶縁性基板１の表面上にＧａＮ層２及びｎ型ＡｌＧａＮ層３がこの順で形成されている。ｎ型ＡｌＧａＮ層３上にソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄが選択的に形成されている。ｎ型ＡｌＧａＮ層３上には、ソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄを覆うＳｉＮ層５も形成されている。ＳｉＮ層５、ソース電極４ｓ、ｎ型ＡｌＧａＮ層３及びＧａＮ層２に、絶縁性基板１まで到達する開口部６が形成され、また、絶縁性基板１に、開口部６と繋がるビアホール１ｓが形成されている。そして、開口部６内にソース電極４ｓに接するシード層７及びＮｉ層８が形成され、Ｎｉ層８上にシード層９及びＡｕ層１０が形成されている。ＳｉＮ層５には、ドレイン電極４ｄまで到達する開口部も形成されており、この内部からＳｉＮ層５の表面にわたって、シード層９及びＡｕ層１０が形成されている。また、ビアホール１ｓの内面及び絶縁性基板１の裏面上にシード層１４及びＡｕ層５からなるビア配線１６が形成されている。
【００４５】
このようなＧａＮ系ＨＥＭＴでは、Ｎｉ層８がビアホール１ｓの形成の際にエッチングストッパとして機能する。この時、Ｎｉ層８は絶縁性基板１の表面まで到達しているので、ビアホール１ｓがＧａＮ層２まで到達することはない。従って、ビアホール１ｓの形成の際のエッチングレートに面内分布があっても、オーバーエッチングによってこれを補償することができる。また、Ｎｉ層８の底部がｎ型ＡｌＧａＮ層３の表面までではなく、絶縁性基板１の表面まで達しているため、ビアホール１ｓを確実に形成するためのオーバーエッチングを行う程度では、Ｎｉ層８は消失しない。更に、Ｎｉ層８の表面の高さとゲート電極４ｇ及びドレイン電極４ｄの高さとの差は、従来のものと同程度であるため、Ａｕ層１０の形成の際等に、特に厚いレジストパターンを用いずとも、パターン歪みの発生を回避することができる。
【００４６】
つまり、上述のような構造を採用することにより、ビアホール１ｓの形成に関連する歩留まりの低下を抑制することが可能となる。
【００４７】
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図２Ａ乃至図２Ｙは、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００４８】
先ず、図２Ａに示すように、シリコンカーバイド（ＳｉＣ）からなる絶縁性基板１の表面上にＧａＮ層２及びｎ型ＡｌＧａＮ層３をこの順で形成する。絶縁性基板１の厚さは３５０μｍ程度であり、ＧａＮ層２の厚さは２μｍ程度であり、ｎ型ＡｌＧａＮ層３の厚さは２５ｎｍ程度である。次に、ｎ型ＡｌＧａＮ層３上にソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄを選択的に形成する。次いで、ソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄを覆うＳｉＮ層５をｎ型ＡｌＧａＮ層３上に形成する。ソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄの形成に当たっては、例えば、Ｔｉ層を形成し、その後にＴｉ層上にＡｌ層を形成する。
【００４９】
その後、図２Ｂに示すように、ソース電極４ｓに対応する開口部５１ｓ及びドレイン電極４ｄに対応する開口部５１ｄを備えたレジストパターン５１をＳｉＮ層５上に形成する。レジストパターン５１の厚さは１μｍ程度である。
【００５０】
続いて、図２Ｃに示すように、レジストパターン５１をマスクとしてＳｉＮ層５をパターニングすることにより、開口部５１ｓに整合するコンタクトホール５ｓをソース電極４ｓ上に形成し、開口部５１ｄに整合するコンタクトホール５ｄをドレイン電極４ｄ上に形成する。ＳｉＮ層５のパターニングに当たっては、例えば、チャンバ内にＳＦ6及びＣＨＦ3を２：３０の流量比で供給し、アンテナパワーを５００Ｗとし、バイアスパワーを５０Ｗとしてドライエッチングを行う。この場合のエッチングレートは０．２４μｍ／分程度となる。
【００５１】
次に、レジストパターン５１を除去し、図２Ｄに示すように、新たに、開口部５１ｓよりも小さくソース電極４ｓに対応する開口部５２ｓを備えたレジストパターン５２をＳｉＮ層５及びソース電極４ｓ上に形成する。レジストパターン５２の厚さは１０μｍ程度である。つまり、従来の方法におけるレジストパターン１５２よりも厚いレジストパターン５２を形成する。また、開口部５２ｓの直径は１５０μｍ程度である。レジストパターン５２の厚さを１０μｍ程度としても、直径が１５０μｍ程度の開口部５２ｓは高い精度で形成することができる。
【００５２】
次いで、図２Ｅに示すように、レジストパターン５２をマスクとしてソース電極４ｓのイオンミリングを行うことにより、開口部６を形成する。ソース電極４ｓを構成するＡｌ層のミリングレートは２８ｎｍ／分程度であり、Ｔｉ層のミリングレートは１５ｎｍ／分程度である。
【００５３】
その後、図２Ｆに示すように、レジストパターン５２をマスクとしてｎ型ＡｌＧａＮ層３及びＧａＮ層２のドライエッチングを行うことにより、開口部６を絶縁性基板１まで到達させる。このドライエッチングでは、塩素系ガス、例えばＣｌ2ガスを用いる。また、ＩＣＰドライエッチング装置を用い、アンテナパワーを１００Ｗとし、バイアスパワーを２０Ｗとする。この場合のｎ型ＡｌＧａＮ層３及びＧａＮ層２のエッチングレートは０．２μｍ／分程度となる。なお、本実施形態では、ｎ型ＡｌＧａＮ層３及びＧａＮ層２のドライエッチングの直前にソース電極４ｓのイオンミリングを行っているが、ｎ型ＡｌＧａＮ層３及びＧａＮ層２のエッチングレートに影響を及ぼすようなガスは用いられていない。従って、ｎ型ＡｌＧａＮ層３及びＧａＮ層２は適切なエッチングレートで行われる。
【００５４】
なお、開口部６を絶縁性基板１の内部まで到達させてもよい。
【００５５】
続いて、レジストパターン５２を除去し、図２Ｇに示すように、絶縁性基板１の表面側の全面にシード層７として、Ｔｉ層及びＮｉ層の積層体、又はＴｉ層及びＣｕ層の積層体をスパッタリング法により形成する。Ｔｉ層の厚さは１０ｎｍ程度とし、Ｎｉ層の厚さは１００ｎｍ程度とし、Ｃｕ層の厚さは２００ｎｍ程度とする。
【００５６】
次に、図２Ｈに示すように、ソース電極４ｓの外縁に対応する開口部５３ｓを備えたレジストパターン５３をシード層７上に形成する。レジストパターン５３の厚さは３μｍ程度である。
【００５７】
次いで、図２Ｉに示すように、電気めっき法により、開口部５３ｓ内において、シード層７上に厚さが３．２μｍ程度のＮｉ層８を形成する。Ｎｉ層８の形成は、例えば５０℃〜６０℃の温浴槽中で行う。この場合のめっきレートは０．５μｍ／分程度となる。
【００５８】
その後、図２Ｊに示すように、レジストパターン５３を除去する。続いて、イオンミリングを行うことにより、Ｎｉ層８から露出しているシード層７を除去する。この時、Ｎｉ層８も若干削られ、その厚さが３μｍ程度となる。なお、ｎ型ＡｌＧａＮ層３の表面とＮｉ層８の表面との間隔は１μｍ程度となる。これは、従来の製造方法におけるＮｉ層１０８の厚さ（ｎ型ＡｌＧａＮ層１０３の表面とＮｉ層１０８の表面との間隔）と同程度である。シード層７を構成するＴｉ層のミリングレートは１５ｎｍ／分程度であり、Ｎｉ層のミリングレートは２５ｎｍ／分程度であり、Ｃｕ層のミリングレートは５３ｎｍ／分程度である。
【００５９】
次に、図２Ｋに示すように、絶縁性基板１の表面側の全面にシード層９として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体をスパッタリング法により形成する。Ｔｉ層の厚さは１０ｎｍ程度であり、Ｐｔ層の厚さは５０ｎｍ程度であり、Ａｕ層の厚さは２００ｎｍ程度である。
【００６０】
次に、図２Ｌに示すように、ソース電極４ｓの外縁に対応する開口部及びドレイン電極４ｄの外縁に対応する開口部を備えたレジストパターン５４をシード層９上に形成する。レジストパターン５４の厚さは１μｍ程度である。次いで、電気めっき法により、レジストパターン５４の各開口部内において、シード層９上に厚さが１μｍ程度のＡｕ層１０を形成する。Ａｕ層１０の形成は、例えば５５℃〜６５℃のＡｕめっき槽中で行う。この場合のめっきレートは０．５μｍ／分程度となる。
【００６１】
次いで、図２Ｍに示すように、レジストパターン５４を除去する。その後、イオンミリングを行うことにより、Ａｕ層１０から露出しているシード層９を除去する。この時、Ａｕ層１０も若干削られ、その厚さが０．６μｍ程度となる。シード層９を構成するＴｉ層のミリングレートは１５ｎｍ／分程度であり、Ｐｔ層のミリングレートは３０ｎｍ／分程度であり、Ａｕ層のミリングレートは５０ｎｍ／分程度である。
【００６２】
続いて、図２Ｎに示すように、絶縁性基板１の表面側の全面に表面保護層１１を形成し、絶縁性基板１の表裏を反転させる。次に、絶縁性基板１の裏面を研磨することにより、絶縁性基板１の厚さを１５０μｍ程度とする。
【００６３】
次いで、図２Ｏに示すように、絶縁性基板１の裏面上にシード層１２として、Ｔｉ層及びＮｉ層の積層体、又はＴｉ層及びＣｕ層の積層体をスパッタリング法により形成する。Ｔｉ層の厚さは１０ｎｍ程度とし、Ｎｉ層の厚さは１００ｎｍ程度とし、Ｃｕ層の厚さは２００ｎｍ程度とする。その後、ソース電極４ｓに対応する部分を覆うレジストパターン５５をシード層１２上に形成する。レジストパターン５５の厚さは３μｍ程度であり、直径は１００μｍ程度である。続いて、電気めっき法により、レジストパターン５５を除く領域において、シード層１２上に厚さが３．２μｍ程度のＮｉ層１３を形成する。Ｎｉ層１３の形成は、例えば５０℃〜６０℃の温浴槽中で行う。この場合のめっきレートは０．５μｍ／分程度となる。
【００６４】
次に、図２Ｐに示すように、レジストパターン５５を除去する。次いで、イオンミリングを行うことにより、Ｎｉ層１３から露出しているシード層１２を除去する。この時、Ｎｉ層１３も若干削られ、その厚さが３μｍ程度となる。シード層１２を構成するＴｉ層のミリングレートは１５ｎｍ／分程度であり、Ｎｉ層のミリングレートは２５ｎｍ／分程度であり、Ｃｕ層のミリングレートは５３ｎｍ／分程度である。
【００６５】
その後、図２Ｑに示すように、Ｎｉ層１３をマスクとして絶縁性基板１のドライエッチングを行うことにより、ビアホール１ｓを形成する。このドライエッチングでは、フッ化物系ガス、例えば六弗化硫黄（ＳＦ6）ガス及び酸素（Ｏ2）ガスの混合ガスを用いる。また、ＩＣＰドライエッチング装置を用い、アンテナパワーを９００Ｗとし、バイアスパワーを１５０Ｗとする。この場合のＳｉＣからなる絶縁性基板１のエッチングレートは０．７５μｍ／分程度となる。また、絶縁性基板１とＮｉ層１３との間のエッチング選択比は１００程度である。
【００６６】
なお、ＳｉＣからなる絶縁性基板１のドライエッチングレートの面内分布が大きいため、ここではオーバーエッチングを行うことが好ましい。例えば、絶縁性基板１のドライエッチングレートのばらつき（面内分布）が±５％程度であると見積もって、深さが１５０μｍのビアホール１ｓを形成するために３３％のオーバーエッチング（５０μｍのＳｉＣのエッチング量に相当）を行う。
【００６７】
続いて、図２Ｒに示すように、ビアホール１ｓ内及びＮｉ層１３上にレジスト層５６を形成する。
【００６８】
次に、図２Ｓに示すように、レジスト層５６に対して露光及び現像を行うことにより、ビアホール１ｓ内のみにレジスト層５６を残存させる。この残存したレジスト層５６が保護層として機能する。
【００６９】
次いで、図２Ｔに示すように、アルゴンイオンを用いたイオンミリング、及び／又は希硝酸を用いたウェットエッチング等を行うことにより、Ｎｉ層１３及びシード層１２を除去する。Ｎｉ層１３のミリングレートは２５ｎｍ／分程度であり、希硝酸を用いたウェットエッチングレートは５０ｎｍ／分程度である。
【００７０】
その後、図２Ｕに示すように、レジスト層５６を除去する。
【００７１】
続いて、図２Ｖに示すように、イオンミリングを行うことにより、ビアホール１ｓから露出しているシード層７を除去する。シード層７を構成するＴｉ層のミリングレートは１５ｎｍ／分程度であり、Ｎｉ層のミリングレートは２５ｎｍ／分程度であり、Ｃｕ層のミリングレートは５３ｎｍ／分程度である。
【００７２】
次に、図２Ｗに示すように、絶縁性基板１の裏面側の全面にシード層１４として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体をスパッタリング法により形成する。Ｔｉ層の厚さは１０ｎｍ程度であり、Ｐｔ層の厚さは５０ｎｍ程度であり、Ａｕ層の厚さは２００ｎｍ程度である。
【００７３】
次いで、図２Ｘに示すように、電気めっき法により、シード層１４上に厚さが１０μｍ程度のＡｕ層１５を形成する。Ａｕ層１５の形成は、例えば５５℃〜６５℃のＡｕめっき槽中で行う。この場合のめっきレートは０．５μｍ／分程度となる。Ａｕ層１５及びシード層１４からビア配線１６が構成される。なお、電気めっき法によりＡｕ層１５を、直径が１００μｍ程度、深さが１５０μｍ程度のビアホール１ｓ内に形成する場合、Ａｕ層１５はビアホール１ｓの底部及び側部のみに形成され、ビアホール１ｓは完全には埋め込まれない。
【００７４】
その後、図２Ｙに示すように、絶縁性基板１の表裏を反転させ、表面保護層１１を除去する。そして、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。
【００７５】
このような製造方法では、ビアホール１ｓの形成の際に、エッチングストッパとして機能するシード層７及びＮｉ層８の底部が絶縁性基板１のビアホール１ｓが形成される領域と接しており、これらの間にＧａＮ層２及びｎ型ＡｌＧａＮ層３が介在しないため、オーバーエッチングを行っても、ＧａＮ層２及びｎ型ＡｌＧａＮ層３が過剰にエッチングされることがない。そして、Ｎｉ層８が厚いため、オーバーエッチングによってＮｉ層８が消失することがなく、Ｎｉ層８はエッチングストッパとして確実に機能する。また、Ｎｉ層８が従来のＮｉ層１０８よりも厚いものの、Ｎｉ層８の表面とｎ型ＡｌＧａＮ層３の表面との間隔は１μｍ程度と狭いので、レジストパターン５４の厚さを１μｍ程度と薄いものにしても、その厚さは均一になりやすい。従って、パターンに歪は発生しにくく、また、パターン開口精度を高く維持することも可能である。更に、ＧａＮ層２及びｎ型ＡｌＧａＮ層３のエッチングの前にＳＦ6を用いた絶縁性基板１のドライエッチングを行わないので、ＧａＮ層２及びｎ型ＡｌＧａＮ層３のドライエッチングの際に残留ＳＦ6の影響を受けることもない。
【００７６】
従って、本実施形態によれば、オーバーエッチングにより得られる高い歩留まりを確保しながら、Ｎｉ層８をエッチングストッパとして確実に機能させることができる。従って、工程数の増加を抑制しながら、高い歩留まりを得ることが可能となり、製造コストが低減される。
【００７７】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第２の実施形態では、メタルマスクを除去する方法が第１の実施形態と相違している。図３Ａ乃至図３Ｄは、本発明の第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００７８】
第２の実施形態では、先ず、第１の実施形態と同様にして、ビアホール１ｓの形成（図２Ｑ）までの処理を行う。次に、図３Ａに示すように、アルゴンイオンを用いたイオンミリングを行う。このイオンミリングにおいては、絶縁性基板１の厚さをＤ（μｍ）、ビアホール１ｓの直径をＷ（μｍ）としたときに、アルゴンイオンの入射角度θをａｒｃｔａｎ（Ｄ／Ｗ）よりも小さくする。この結果、図３Ｂに示すように、メタルマスクを構成するＮｉ層１３及びシード層１２が除去される一方で、アルゴンイオンがビアホール１ｓの底に到達することが回避されてシード層７及びＮｉ層８は残存したままとなる。
【００７９】
次いで、図３Ｃに示すように、アルゴンイオンを用いたイオンミリングを行う。このイオンミリングにおいては、アルゴンイオンの入射角度θを９０°とする。この結果、図３Ｄに示すように、ビアホール１ｓから露出しているシード層７が除去される。
【００８０】
その後、第１の実施形態と同様にして、シード層の形成（図２Ｗ）以降の処理を行う。
【００８１】
このような第２の実施形態によれば、第１の実施形態と同様の効果が得られると共に、第１の実施形態と比較して、レジスト層５６の形成等が不要となるため、工程数を低減することができる。
【００８２】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。第３の実施形態では、メタルマスクを除去する方法が第１及び第２の実施形態と相違している。図４Ａ乃至図４Ｄは、本発明の第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００８３】
第３の実施形態では、先ず、第１の実施形態と同様にして、ビアホール１ｓの形成（図２Ｑ）までの処理を行う。次に、図４Ａに示すように、ビアホール１ｓ内及びＮｉ層１３上にＳＯＧ（spin on glass）層３１を形成する。ＳＯＧ層３１の形成に当たっては、先ず、スピンコート法によりＳＯＧの塗液を、例えば１５００ｒｐｍの回転速度で絶縁性基板１の表面側の全面に塗布することにより、ビアホール１ｓ内を塗液で満たす。次に、３００℃程度でのベーキングを行うことにより、ＳＯＧの塗液をキュアする。このようにして、ＳＯＧ層３１が形成される。
【００８４】
ＳＯＧ層３１の形成後には、バッファードフッ酸等を用いてＳＯＧ層３１のエッチバックを行うことにより、図４Ｂに示すように、絶縁性基板１の厚さよりも高さが低いＳＯＧ層３１をビアホール１内に残存させる。つまり、Ｎｉ層１３及びシード層１２から離間するまでＳＯＧ層３１のエッチバックを行う。この残存したＳＯＧ層３１が保護層として機能する。
【００８５】
次に、図４Ｃに示すように、アルゴンイオンを用いたイオンミリング、及び／又は希硝酸を用いたウェットエッチング等を行うことにより、Ｎｉ層１３及びシード層１２を除去する。
【００８６】
次いで、図４Ｄに示すように、ＳＯＧ層３１を除去する。
【００８７】
その後、第１の実施形態と同様にして、シード層７の除去（図２Ｖ）以降の処理を行う。
【００８８】
このような第３の実施形態によれば、第１の実施形態と同様の効果が得られると共に、第１の実施形態と比較して、レジスト層５６の露光及び現像等が不要となるため、工程数を低減することができる。
【００８９】
なお、ビアホール１ｓ内に形成する保護層として、ＳＯＧ層３１の代わりに、ベンゾシクロブテン（ＢＣＢ）層又はポリイミド層等の絶縁層を形成してもよい。また、これらの層のエッチングとしてドライエッチングを行ってもよい。ＳＯＧの塗液としては、有機ＳＯＧ及び無機ＳＯＧのいずれを用いてもよい。
【００９０】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。第４の実施形態では、ビア配線を形成する方法が第１の実施形態と相違している。図５Ａ乃至図５Ｄは、本発明の第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００９１】
第４の実施形態では、先ず、第１の実施形態と同様にして、ビアホール１ｓの形成（図２Ｑ）までの処理を行う。次に、図５Ａに示すように、アルゴンイオンを用いたイオンミリングを行うことにより、ビアホール１ｓから露出しているシード層７を除去する。この時、Ｎｉ層１３の一部も除去されるが、Ｎｉ層１３の大部分は残存する。
【００９２】
次に、図５Ｂに示すように、絶縁性基板１の裏面側の全面にシード層１４として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体をスパッタリング法により形成する。Ｔｉ層の厚さは１０ｎｍ程度であり、Ｐｔ層の厚さは５０ｎｍ程度であり、Ａｕ層の厚さは２００ｎｍ程度である。
【００９３】
次いで、図５Ｃに示すように、電気めっき法により、シード層１４上に厚さが１０μｍ程度のＡｕ層１５を形成する。
【００９４】
その後、図５Ｄに示すように、絶縁性基板１の表裏を反転させ、表面保護層１１を除去する。そして、配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。
【００９５】
このような第４の実施形態によれば、第１の実施形態と同様の効果が得られると共に、第１の実施形態と比較して、Ｎｉ層１３及びシード層１２の除去が不要となるため、工程数を低減することができる。
【００９６】
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。第５の実施形態では、ビア配線を形成する方法が第１の実施形態と相違している。図６Ａ乃至図６Ｃは、本発明の第５の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００９７】
第５の実施形態では、先ず、第１の実施形態と同様にして、シード層７の除去（図２Ｖ）までの処理を行う。次に、図６Ａに示すように、絶縁性基板１の裏面側の全面にシード層４１として、Ｔｉ層、ＴａＮ層及びＣｕ層の積層体をスパッタリング法により形成する。Ｔｉ層の厚さは１０ｎｍ程度であり、ＴａＮ層の厚さは４０ｎｍ程度であり、Ｃｕ層の厚さは２００ｎｍ程度である。
【００９８】
次いで、図６Ｂに示すように、電気めっき法により、シード層４１上にＣｕ層４２を形成する。
【００９９】
その後、図６Ｃに示すように、絶縁性基板１の表裏を反転させ、表面保護層１１を除去する。そして、配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。
【０１００】
このような第５の実施形態によっても、第１の実施形態と同様の効果が得られる。また、第１の実施形態では、ビアホール１ｓ内をＡｕ層１５で埋め込むことは困難であるが、第５の実施形態では、ビアホール１ｓ内をＣｕ層４２で容易に完全に埋め込むことが可能である。ＧａＮ系ＨＥＭＴは、一般的にＡｕＳｎ半田等を用いてパッケージにボンディングされる。従って、第１〜第４の実施形態のように、ビアホール１ｓがビア配線１６によって完全に覆われていない場合には、ＡｕＳｎ半田等がビアホール１ｓ内に入り込み、ＡｕＳｎ半田等が固化する際にクラックが生じることがある。これに対し、第５の実施形態では、ビアホール１ｓがビア配線１６によって完全に覆われているため、このようなクラックの発生を防止することができる。
【０１０１】
なお、第１〜第５の実施形態を適宜組み合わせてもよい。
【０１０２】
（エッチングレートの向上）
第１の実施形態では、ＳｉＣからなる絶縁性基板１のエッチングレートを０．７５μｍ／分程度としているが、スループットの向上のためには、このエッチングレートを高めることが好ましい。ところが、２μｍ／分以上の高速エッチングを行うと、絶縁性基板１が高温になり、また、ＩＣＰドライエッチング装置においてプラズマエネルギが付与されるため、メタルマスクとしてシード層１２及びＮｉ層１３と絶縁性基板１との反応が生じる。また、エッチングストッパとして機能するシード層７及びＮｉ層８と絶縁性基板１との反応も生じる。この結果、図７Ａに示すように、変質層８１及び８２がこれらの界面近傍に形成される。図８Ａは、絶縁性基板１の上方に位置する変質層８１を示すＳＥＭ写真であり、図８Ｂは、絶縁性基板１の下方に位置する変質層８２を示すＳＥＭ写真である。また、サイドエッチングの影響により、ビアホール１ｓは、その上端においてメタルマスクの開口部よりも大きくなる。なお、本願発明者が変質層８１及び８２の導電性を調べたところ、変質層８１及び８２は導電性を示さなかった。
【０１０３】
第１の実施形態では、メタルマスクを構成するＮｉ層１３及びシード層１２を除去した後にシード層１４及びＡｕ層１５を形成することとしているが、第１の実施形態と同様の処理では、図７Ｂに示すように、変質層８１を除去することはできない。また、本願発明者は硫酸と過酸化水素水との混合液（硫酸過水）を用いての除去も試みたが、図８Ｃに示すように、変質層８１を除去することはできなかった。従って、変質層８１を残したままシード層１４及びＡｕ層１５を形成するか、他の方法により変質層８１を除去した後にシード層１４及びＡｕ層１５を形成するかの選択が必要とされる。しかしながら、どちらを選択しても好ましい結果を得にくいことが判明した。
【０１０４】
例えば、変質層８１を残したまま処理を進めようとした場合には、図９に示すように、シード層１４及びＡｕ層１５が変質層８１の裏側に形成されにくい。このため、シード層１４及びＡｕ層１５が形成されない領域が発生したり、所望の厚さが得られない領域が発生したりする。所望の厚さが得られない領域では、使用中に大電流が流れて断線が生じる可能性がある。
【０１０５】
また、変質層８１を除去する処理としては、イオンミリング等の物理的処理が挙げられるが、その処理には長時間が必要とされ、スループットの向上の程度が低くなる。
【０１０６】
これらのことを考慮すると、変質層８１を発生させないような処理が好ましいといえる。
【０１０７】
また、変質層８２に関しては、変質層８２を残したままシード層１４及びＡｕ層１５を形成することはできない。これは、変質層８２が導電性を示さないので、図１０に示すように、ビア配線１６とＮｉ層８との間の導通を確保することができないからである。従って、変質層８２が形成された場合には、これを除去する必要があるが、変質層８１と同様にその処理には長時間が必要とされる。このため、変質層８２についても、これを発生させないような処理が好ましいといえる。
【０１０８】
そして、変質層８１の発生を防止することができる方法について本願発明者が鋭意検討を行った結果、第１の実施形態においてシード層１２に用いているＴｉ層に代えてＴａ層を形成すればよいことが判明した。即ち、図１１に示すように、シード層１２としてＴｉ層及びＣｕ層の積層体を用いた場合には、絶縁性基板１のエッチング時のアンテナパワーを上げるほど変質層８１が厚くなったが、Ｔａ層及びＣｕ層の積層体を用いた場合には、変質層８１は全く形成されなかった。図１２は、２ｋＷのアンテナパワーでビアホール１ｓを形成した後のＴａ層を示すＳＥＭ写真である。
【０１０９】
同様に、変質層８２の発生を防止するためには、第１の実施形態においてシード層７に用いているＴｉ層に代えてＴａ層を形成すればよいことも判明した。
【０１１０】
但し、ピンホールが存在するほどにＴａ層が薄い場合には、局所的にＣｕ層と絶縁性基板１とが接することもあるので、そこに変質層が発生することもあり得る。図１３は、ピンホールに発生した変質層を示すＳＥＭ写真である。
【０１１１】
（第６の実施形態）
次に、本発明の第６の実施形態について説明する。第６の実施形態では、ビアホールの位置及びＮｉ層１３用のシード層の材料が第１の実施形態と相違している。図１４Ａ乃至図１４Ｕは、本発明の第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【０１１２】
第６の実施形態では、先ず、図１４Ａに示すように、シリコンカーバイド（ＳｉＣ）からなる絶縁性基板１の表面上にＧａＮ層２及びｎ型ＡｌＧａＮ層３をこの順で形成する。次に、ｎ型ＡｌＧａＮ層３上にソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄを選択的に活性領域９１内に形成する。次いで、ソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄを覆うＳｉＮ層５をｎ型ＡｌＧａＮ層３上に形成する。その後、第１の実施形態と同様にして、コンタクトホール５ｓ及び５ｄをＳｉＮ層５に形成する。
【０１１３】
続いて、不活性領域９２内に位置する開口部６２ｓを備えたレジストパターン６２をＳｉＮ層５上に形成する。レジストパターン６２の厚さは１０μｍ程度である。つまり、従来の方法におけるレジストパターン１５２よりも厚いレジストパターン６２を形成する。また、開口部６２ｓの直径は１５０μｍ程度である。レジストパターン６２の厚さを１０μｍ程度としても、直径が１５０μｍ程度の開口部６２ｓは高い精度で形成することができる。次に、レジストパターン６２をマスクとしてＳｉＮ層５をパターニングすることにより、開口部６２ｓに整合する開口部を不活性領域９２内に形成する。ＳｉＮ層５のパターニングに当たっては、例えば、チャンバ内にＳＦ6及びＣＨＦ3を２：３０の流量比で供給し、アンテナパワーを５００Ｗとし、バイアスパワーを５０Ｗとしてドライエッチングを行う。
【０１１４】
その後、レジストパターン６２をマスクとして、第１の実施形態と同様にしてｎ型ＡｌＧａＮ層３及びＧａＮ層２のドライエッチングを行うことにより、図１４Ｂに示すように、絶縁性基板１まで到達する開口部６を形成する。なお、開口部６を絶縁性基板１の内部まで到達させてもよい。
【０１１５】
続いて、レジストパターン６２を除去し、図１４Ｃに示すように、絶縁性基板１の表面側の全面にシード層７として、Ｔｉ層及びＮｉ層の積層体、又はＴｉ層及びＣｕ層の積層体をスパッタリング法により形成する。
【０１１６】
次に、図１４Ｄに示すように、不活性領域９２内に位置し、開口部６の全体を露出する開口部６３ｓを備えたレジストパターン６３をシード層７上に形成する。レジストパターン６３の厚さは３μｍ程度である。
【０１１７】
次いで、図１４Ｅに示すように、電気めっき法により、開口部６３ｓ内において、シード層７上に厚さが３．２μｍ程度のＮｉ層８を形成する。
【０１１８】
その後、図１４Ｆに示すように、レジストパターン６３を除去する。続いて、イオンミリングを行うことにより、Ｎｉ層８から露出しているシード層７を除去する。この時、Ｎｉ層８も若干削られ、その厚さが３μｍ程度となる。なお、ｎ型ＡｌＧａＮ層３の表面とＮｉ層８の表面との間隔は１μｍ程度となる。
【０１１９】
次に、図１４Ｇに示すように、絶縁性基板１の表面側の全面にシード層９として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体をスパッタリング法により形成する。
【０１２０】
次いで、図１４Ｈに示すように、ソース電極４ｓ及びＮｉ層８の全体を包囲する開口部並びにドレイン電極４ｄの外縁に対応する開口部を備えたレジストパターン６４をシード層９上に形成する。レジストパターン６４の厚さは１μｍ程度である。その後、電気めっき法により、レジストパターン６４の各開口部内において、シード層９上に厚さが１μｍ程度のＡｕ層１０を形成する。
【０１２１】
続いて、図１４Ｉに示すように、レジストパターン６４を除去する。次に、イオンミリングを行うことにより、Ａｕ層１０から露出しているシード層９を除去する。この時、Ａｕ層１０も若干削られ、その厚さが０．６μｍ程度となる。
【０１２２】
次いで、図１４Ｊに示すように、絶縁性基板１の表面側の全面に表面保護層１１を形成し、絶縁性基板１の表裏を反転させる。その後、絶縁性基板１の裏面を研磨することにより、絶縁性基板１の厚さを１５０μｍ程度とする。
【０１２３】
続いて、図１４Ｋに示すように、絶縁性基板１の裏面上にシード層２１として、Ｔａ層２１ａ及びＣｕ層２１ｂの積層体をスパッタリング法により形成する。Ｔａ層２１ａの厚さは２０ｎｍ程度とし、Ｃｕ層２１ｂの厚さは２００ｎｍ程度とする。
【０１２４】
次に、図１４Ｌに示すように、Ｎｉ層８に対応する部分を覆うレジストパターン６５をシード層２１上に形成する。レジストパターン６５の厚さは３μｍ程度であり、直径は１００μｍ程度である。次いで、電気めっき法により、レジストパターン６５を除く領域において、シード層２１上に厚さが３．２μｍ程度のＮｉ層１３を形成する。
【０１２５】
その後、図１４Ｍに示すように、レジストパターン６５を除去する。続いて、イオンミリングを行うことにより、Ｎｉ層１３から露出しているシード層２１を除去する。この時、Ｎｉ層１３も若干削られ、その厚さが３μｍ程度となる。
【０１２６】
次に、図１４Ｎに示すように、Ｎｉ層１３をマスクとして絶縁性基板１のドライエッチングを行うことにより、ビアホール１ｓを形成する。このドライエッチングでは、フッ化物系ガス、例えば六弗化硫黄（ＳＦ6）ガス及び酸素（Ｏ2）ガスの混合ガスを用いる。また、ＩＣＰドライエッチング装置を用い、アンテナパワーを２ｋＷとし、バイアスパワーを２００Ｗとする。この場合のＳｉＣからなる絶縁性基板１のエッチングレートは２μｍ／分以上となる。つまり、第１の実施形態の数倍の速度でエッチングが行われる。また、このドライエッチングでは、変質層８２が生成されるものの、変質層８１は生成されない。Ｔａ層２１ａが形成されているからである。
【０１２７】
次いで、イオンミリング等の物理的処理により変質層８２の少なくとも一部を除去することにより、図１４Ｏに示すように、ビアホール１ｓをＮｉ層８まで到達させる。その後、ビアホール１ｓ内及びＮｉ層１３上にレジスト層６６を形成する。
【０１２８】
続いて、図１４Ｐに示すように、レジスト層６６に対して露光及び現像を行うことにより、ビアホール１ｓ内のみにレジスト層６６を残存させる。この残存したレジスト層６６が保護層として機能する。
【０１２９】
次に、図１４Ｑに示すように、硫酸過水等を用いたウェットエッチングを行うことにより、Ｎｉ層１３及びＣｕ層２１ｂを除去する。
【０１３０】
次いで、図１４Ｒに示すように、フッ酸水溶液等を用いたウェットエッチングを行うことにより、Ｔａ層２１ａを除去する。Ｔａ層２１ａをイオンミリングによって除去してもよい。Ｔａ層２１ａの厚さが２０ｎｍ程度なので、イオンミリングによっても短時間で除去することが可能である。
【０１３１】
その後、図１４Ｓに示すように、レジスト層５６を除去する。続いて、絶縁性基板１の裏面側の全面にシード層１４として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体をスパッタリング法により形成する。
【０１３２】
次に、図１４Ｔに示すように、電気めっき法により、シード層１４上に厚さが１０μｍ程度のＡｕ層１５を形成する。Ａｕ層１５及びシード層１４からビア配線１６が構成される。なお、電気めっき法によりＡｕ層１５を、直径が１００μｍ程度、深さが１５０μｍ程度のビアホール１ｓ内に形成する場合、Ａｕ層１５はビアホール１ｓの底部及び側部のみに形成され、ビアホール１ｓは完全には埋め込まれない。
【０１３３】
その後、図１４Ｕに示すように、絶縁性基板１の表裏を反転させ、表面保護層１１を除去する。そして、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。
【０１３４】
このような第６の実施形態によれば、シード層２１にＴａ層２１ａを用いているので、変質層８１の生成を回避しながら、ビアホール１ｓを形成する際のエッチングレートを第１の実施形態の数倍とすることができる。このため、変質層８２を除去する工程を考慮しても、第１の実施形態よりもスループットが向上する。
【０１３５】
なお、表面保護層１１の除去後では、絶縁性基板１の表面側から見たレイアウトは図１５Ａのようになり、裏面側から見たレイアウトは図１５Ｂのようになる。つまり、図１４Ｕには図示されていないが、図１５Ａに示すように、ゲート電極４ｇに接続されるＡｕ層１０も存在する。なお、図１５Ａに示すレイアウトは単純なものであるが、マルチフィンガーゲート構造を採用すれば、出力を向上させることができる。また、抵抗体及びキャパシタ等も実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。
【０１３６】
（第７の実施形態）
次に、本発明の第７の実施形態について説明する。第７の実施形態では、Ｎｉ層８及び１３用のシード層の材料が第６の実施形態と相違している。図１６Ａ乃至図１６Ｑは、本発明の第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【０１３７】
第７の実施形態では、先ず、第６の実施形態と同様にして、レジストパターン６２の除去（図１４Ｃ）までの処理を行う。次に、図１６Ａに示すように、絶縁性基板１の表面側の全面にシード層２２として、Ｔａ層２２ａ及びＣｕ層２２ｂの積層体をスパッタリング法により形成する。Ｔａ層２２ａの厚さは２０ｎｍ程度とし、Ｃｕ層２２ｂの厚さは２００ｎｍ程度とする。
【０１３８】
次に、図１６Ｂに示すように、不活性領域９２内に位置し、開口部６の全体を露出する開口部６３ｓを備えたレジストパターン６３をシード層２２上に形成する。
【０１３９】
次いで、図１６Ｃに示すように、電気めっき法により、開口部６３ｓ内において、シード層２２上に厚さが３．２μｍ程度のＮｉ層８を形成する。
【０１４０】
その後、図１６Ｄに示すように、レジストパターン６３を除去する。続いて、イオンミリングを行うことにより、Ｎｉ層８から露出しているシード層２２を除去する。この時、Ｎｉ層８も若干削られ、その厚さが３μｍ程度となる。なお、ｎ型ＡｌＧａＮ層３の表面とＮｉ層８の表面との間隔は１μｍ程度となる。
【０１４１】
次に、図１６Ｅに示すように、絶縁性基板１の表面側の全面にシード層９として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体をスパッタリング法により形成する。
【０１４２】
次いで、図１６Ｆに示すように、ソース電極４ｓ及びＮｉ層８の全体を包囲する開口部並びにドレイン電極４ｄの外縁に対応する開口部を備えたレジストパターン６４をシード層９上に形成する。その後、電気めっき法により、レジストパターン６４の各開口部内において、シード層９上に厚さが１μｍ程度のＡｕ層１０を形成する。
【０１４３】
続いて、図１６Ｇに示すように、レジストパターン６４を除去する。次に、イオンミリングを行うことにより、Ａｕ層１０から露出しているシード層９を除去する。この時、Ａｕ層１０も若干削られ、その厚さが０．６μｍ程度となる。
【０１４４】
次いで、図１６Ｈに示すように、絶縁性基板１の表面側の全面に表面保護層１１を形成し、絶縁性基板１の表裏を反転させる。その後、絶縁性基板１の裏面を研磨することにより、絶縁性基板１の厚さを１５０μｍ程度とする。
【０１４５】
続いて、図１６Ｉに示すように、絶縁性基板１の裏面上にシード層１２として、Ｔｉ層及びＮｉ層の積層体、又はＴｉ層及びＣｕ層の積層体をスパッタリング法により形成する。Ｔｉ層の厚さは１０ｎｍ程度とし、Ｎｉ層の厚さは１００ｎｍ程度とし、Ｃｕ層の厚さは２００ｎｍ程度とする。次に、第１の実施形態と同様にして、シード層１２上に厚さが３．２μｍ程度のＮｉ層１３を形成する。また、Ｎｉ層１３の形成の際に用いたレジストパターンを除去する。続いて、イオンミリングを行うことにより、Ｎｉ層１３から露出しているシード層１２を除去する。この時、Ｎｉ層１３も若干削られ、その厚さが３μｍ程度となる。
【０１４６】
次に、図１６Ｊに示すように、Ｎｉ層１３をマスクとして絶縁性基板１のドライエッチングを行うことにより、ビアホール１ｓを形成する。このドライエッチングでは、フッ化物系ガス、例えば六弗化硫黄（ＳＦ6）ガス及び酸素（Ｏ2）ガスの混合ガスを用いる。また、ＩＣＰドライエッチング装置を用い、アンテナパワーを２ｋＷとし、バイアスパワーを２００Ｗとする。この場合のＳｉＣからなる絶縁性基板１のエッチングレートは２μｍ／分以上となる。つまり、第１の実施形態の数倍の速度でエッチングが行われる。また、このドライエッチングでは、変質層８１が生成されるものの、変質層８２は生成されない。Ｔａ層２２ａが形成されているからである。また、Ｔａ層２２ａの一部も除去され、ビアホール１ｓはＣｕ層２２ｂまで達する。
【０１４７】
次いで、図１６Ｋに示すように、ビアホール１ｓ内及びＮｉ層１３上にレジスト層６６を形成する。
【０１４８】
続いて、図１６Ｌに示すように、レジスト層６６に対して露光及び現像を行うことにより、ビアホール１ｓ内のみにレジスト層６６を残存させる。この残存したレジスト層６６が保護層として機能する。
【０１４９】
次に、図１６Ｍに示すように、アルゴンイオンを用いたイオンミリング、及び／又は希硝酸を用いたウェットエッチング等を行うことにより、Ｎｉ層１３及び変質層８１を除去する。
【０１５０】
その後、図１６Ｎに示すように、レジスト層６６を除去する。
【０１５１】
続いて、図１６Ｏに示すように、絶縁性基板１の裏面側の全面にシード層１４として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体をスパッタリング法により形成する。
【０１５２】
次に、図１６Ｐに示すように、電気めっき法により、シード層１４上に厚さが１０μｍ程度のＡｕ層１５を形成する。Ａｕ層１５及びシード層１４からビア配線１６が構成される。なお、電気めっき法によりＡｕ層１５を、直径が１００μｍ程度、深さが１５０μｍ程度のビアホール１ｓ内に形成する場合、Ａｕ層１５はビアホール１ｓの底部及び側部のみに形成され、ビアホール１ｓは完全には埋め込まれない。
【０１５３】
その後、図１６Ｑに示すように、絶縁性基板１の表裏を反転させ、表面保護層１１を除去する。そして、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。
【０１５４】
このような第７の実施形態によれば、シード層２２にＴａ層２２ａを用いているので、変質層８２の生成を回避しながら、ビアホール１ｓを形成する際のエッチングレートを第１の実施形態の数倍とすることができる。このため、変質層８１を除去する工程を考慮しても、第１の実施形態よりもスループットが向上する。
【０１５５】
（第８の実施形態）
次に、本発明の第８の実施形態について説明する。いずれの実施形態においても、シード層１４がビアホール１ｓを十分に被覆できなかったり、Ａｕ層１５の形成前にシード層１４上に異物が付着したりすることがある。このような場合、その部分にはＡｕ層１５が形成されず、ピンホールが現れる。その一方で、第７の実施形態では、図１７に示すように、シード層１４が、Ｎｉ層８ではなくＣｕ層２２ｂに接するようにして形成される。従って、上述のようなピンホールが現れると、Ｃｕ層２２ｂがピンホールを介して外気と接することとなる。Ｃｕは、Ｎｉと比較すると酸素及び硫黄と結合して変質しやすいため、外気に触れると、ビア配線１６に断線及び／又は高抵抗化が生じる可能性が高い。第８の実施形態は、このような懸念を排除するためのものである。図１８Ａ乃至図１８Ｂは、本発明の第８の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【０１５６】
第８の実施形態では、先ず、第７の実施形態と同様にして、ビアホール１ｓの形成（図１６Ｊ）までの処理を行う。次に、図１８Ａに示すように、イオンミリングを行うことにより、ビアホール１ｓから露出しているＣｕ層２２ｂを除去する。
【０１５７】
次いで、図１８Ｂに示すように、絶縁性基板１の裏面側の全面にシード層１４として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体をスパッタリング法により形成する。続いて、電気めっき法により、シード層１４上に厚さが１０μｍ程度のＡｕ層１５を形成する。その後、絶縁性基板１の表裏を反転させ、表面保護層１１を除去する。そして、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。
【０１５８】
このような第８の実施形態によれば、図１９に示すように、シード層１４の底部はＮｉ層８に接する。従って、Ａｕ層１５にピンホールが出現したとしても、このピンホールを介してＣｕ層２２ｂが外気に接する可能性は極めて低い。
【０１５９】
（第９の実施形態）
次に、本発明の第９の実施形態について説明する。第９の実施形態では、Ｔａ層２２ａの厚さが第７の実施形態と相違している。図２０Ａ乃至図２０Ｂは、本発明の第９の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【０１６０】
第９の実施形態では、先ず、第６及び第７の実施形態と同様にして、レジストパターン６２の除去（図１４Ｃ）までの処理を行う。次に、図２０Ａに示すように、絶縁性基板１の表面側の全面にシード層２２として、Ｔａ層２２ａ及びＣｕ層２２ｂの積層体をスパッタリング法により形成する。第７の実施形態では、Ｔａ層２２ａの厚さを２０ｎｍ程度としているのに対し、本実施形態では、Ｔａ層２２ａの厚さを２００ｎｍ程度とする。
【０１６１】
次に、第７の実施形態と同様にして、図２０Ｂに示すように、レジストパターン６３の形成以降の処理を行う。そして、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。
【０１６２】
このような第９の実施形態によれば、ビアホール１ｓの形成の際にＴａ層２２ａが残存するため、図２１に示すように、シード層１４の底部はＴａ層２２ａに接する。従って、Ａｕ層１５にピンホールが出現したとしても、このピンホールを介してＣｕ層２２ｂが外気に接する可能性は極めて低い。
【０１６３】
（第１０の実施形態）
次に、本発明の第１０の実施形態について説明する。第１０の実施形態は、第６の実施形態に第７の実施形態を組み合わせたものである。図２２は、本発明の第１０の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【０１６４】
第１０の実施形態では、図２２に示すように、Ｎｉ層８用のシード層２２として、Ｔａ層２２ａ及びＣｕ層２２ｂの積層体を形成する。また、Ｎｉ層１３用のシード層２１として、Ｔａ層２１ａ及びＣｕ層２１ｂの積層体を形成する。他の構成は、第６の実施形態と同様である。
【０１６５】
このような第１０の実施形態によれば、変質層８１及び８２の両方の生成を防止することができる。従って、これらの除去のためのイオンミリング等を行う必要がないため、より一層スループットを向上させることができる。
【０１６６】
なお、第６の実施形態に第８又は第９の実施形態を組み合わせてもよい。
【０１６７】
また、第６〜第１０の実施形態において、Ｔａ層２１ａ及び２２ａに代えて、Ｔａ窒化物層を形成してもよい。また、Ｔｉよりも融点が高い金属からなる層を形成してもよい。このような金属としては、例えば、バナジウム（Ｖ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、白金（Ｐｔ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ニオブ（Ｎｂ）、ルテニウム（Ｒｕ）、テクネシウム（Ｔｃ）、タンタル（Ｔａ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、及びタングステン（Ｗ）が挙げられる。また、これらの金属の窒化物からなる層を形成してもよい。なお、これらの金属の融点をまとめると、表１のようになる。これらの中でも、特に融点が高いＴａ、Ｏｓ、Ｒｅ又はＷからなる層及びこれらの窒化物からなる層は好適である。
【０１６８】
【表１】
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【０１６９】
また、Ｃｕ層２１ｂ及び２２ｂに代えて、第１〜第５の実施形態のように、Ｎｉ層を形成してもよい。
【０１７０】
なお、基板として、ＳｉＣ基板の代わりに、サファイア基板、シリコン基板、酸化亜鉛基板等を用いてもよい。つまり、本発明は、ビアホールの形成の際にフッ素系ガスを用いたドライエッチングを行う場合に特に有用である。
【０１７１】
また、第１〜第５の実施形態において、第６〜第１０の実施形態のように、ビアホール１ｓの位置をソース電極５ｓから離間させてもよく、第６〜第１０の実施形態において、第１〜第５の実施形態のように、ビアホール１ｓの位置をソース電極５ｓと重畳させてもよい。
【０１７２】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１７３】
（付記１）
基板上に化合物半導体層を形成する工程と、
前記化合物半導体層上にゲート電極、ソース電極及びドレイン電極を形成する工程と、
前記化合物半導体層に、少なくとも前記基板の表面まで到達する開口部を形成する工程と、
前記開口部内に前記ソース電極に接続される導電層を形成する工程と、
前記導電層をエッチングストッパとするドライエッチングを行うことにより、前記基板に、その裏面側から前記導電層まで到達するビアホールを形成する工程と、
前記ビアホール内から前記基板の裏面にわたってビア配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１７４】
（付記２）
前記ドライエッチングの際にフッ素を含むガスを使用することを特徴とする付記１に記載の半導体装置の製造方法。
【０１７５】
（付記３）
前記開口部を形成する工程は、塩素を含むガスで前記化合物半導体層をエッチングすることを特徴とする付記１又は２に記載の半導体装置の製造方法。
【０１７６】
（付記４）
前記導電層は、Ｎｉを含むことを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
【０１７７】
（付記５）
前記基板は、ＳｉＣを含むことを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
【０１７８】
（付記６）
前記導電層を形成する工程の前に、前記開口部内に第１の金属層を形成する工程を更に有し、前記導電層を形成する工程は、前記第１の金属層上に、前記導電層を形成することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【０１７９】
（付記７）
前記第１の金属層は、Ｔｉよりも高融点の金属を含むことを特徴とする付記６に記載の半導体装置の製造方法。
【０１８０】
（付記８）
前記導電層を形成する工程と前記ビアホールを形成する工程との間に、前記基板の裏面にメタルマスクを形成する工程を有することを特徴とする付記１乃至７のいずれか１項に記載の半導体装置の製造方法。
【０１８１】
（付記９）
前記メタルマスクは、Ｎｉを含むことを特徴とする付記８に記載の半導体装置の製造方法。
【０１８２】
（付記１０）
前記メタルマスクを形成する工程の前に、前記基板の裏面に第２の金属層を形成する工程を更に有し、
前記メタルマスクを形成する工程は、前記第２の金属層上にメタルマスクを形成することを特徴とする付記８又は９に記載の半導体装置の製造方法。
【０１８３】
（付記１１）
前記第２の金属層は、Ｔｉよりも高融点の金属を含むことを特徴とする付記１０に記載の半導体装置の製造方法。
【０１８４】
（付記１２）
ビアホールが形成された基板と、
前記基板上に形成された化合物半導体層と、
前記化合物半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、
前記ビアホール内から前記基板の裏面にわたって形成されたビア配線と、
を有し、
前記化合物半導体層には、前記ビア配線まで到達する開口部が形成されており、この開口部内に前記ソース電極に接続された導電層が形成されていることを特徴とする半導体装置。
【０１８５】
（付記１３）
前記導電層は、前記開口部内に、金属膜を介して形成されていることを特徴とする付記１２に記載の半導体装置。
【０１８６】
（付記１４）
前記金属膜は、Ｔｉよりも高融点の金属を含むことを特徴とする付記１３に記載の半導体装置。
【０１８７】
（付記１５）
ビアホールが形成された絶縁性基板と、
前記絶縁性基板上に形成された化合物半導体層と、
前記化合物半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、
前記ビアホール内から前記絶縁性基板の裏面にわたって形成されたビア配線と、
を有し、
前記ソース電極及び前記化合物半導体層には、前記ビア配線まで到達する開口部が形成されており、この開口部内に導電層が形成されていることを特徴とする半導体装置。
【０１８８】
（付記１６）
前記導電層は、前記ビアホールの形成の際にエッチングストッパとして機能することを特徴とする付記１５に記載の半導体装置。
【０１８９】
（付記１７）
絶縁性基板上に化合物半導体層を形成する工程と、
前記化合物半導体層上にゲート電極、ソース電極及びドレイン電極を形成する工程と、
前記ソース電極及び前記化合物半導体層に、少なくとも前記絶縁性基板の表面まで到達する開口部を形成する工程と、
前記開口部内に導電層を形成する工程と、
前記導電層をエッチングストッパとするドライエッチングを行うことにより、前記絶縁性基板に、その裏面側から前記導電層まで到達するビアホールを形成する工程と、
前記ビアホール内から前記絶縁性基板の裏面にわたってビア配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１９０】
（付記１８）
前記ドライエッチングの際にフッ化物系ガスを使用することを特徴とする付記１７に記載の半導体装置の製造方法。
【０１９１】
（付記１９）
前記導電層を形成する工程と前記ビアホールを形成する工程との間に、前記絶縁性基板の裏面にメタルマスクを形成する工程を有することを特徴とする付記１７又は１８に記載の半導体装置の製造方法。
【０１９２】
（付記２０）
前記ビア配線を形成する工程は、Ｃｕ層を形成する工程を有することを特徴とする付記１７乃至１９のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１９３】
【図１】第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図２Ａ】第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｂ】図２Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｃ】図２Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｄ】図２Ｃに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｅ】図２Ｄに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｆ】図２Ｅに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｇ】図２Ｆに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｈ】図２Ｇに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｉ】図２Ｈに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｊ】図２Ｉに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｋ】図２Ｊに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｌ】図２Ｋに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｍ】図２Ｌに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｎ】図２Ｍに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｏ】図２Ｎに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｐ】図２Ｏに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｑ】図２Ｐに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｒ】図２Ｑに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｓ】図２Ｒに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｔ】図２Ｓに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｕ】図２Ｔに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｖ】図２Ｕに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｗ】図２Ｖに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｘ】図２Ｗに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｙ】図２Ｘに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ａ】第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｂ】図３Ａに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｃ】図３Ｂに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ｄ】図３Ｃに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図４Ａ】第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図４Ｂ】図４Ａに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図４Ｃ】図４Ｂに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図４Ｄ】図４Ｃに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ａ】第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｂ】図５Ａに引き続き、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｃ】図５Ｂに引き続き、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図５Ｄ】図５Ｃに引き続き、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図６Ａ】第５の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図６Ｂ】図６Ａに引き続き、第５の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図６Ｃ】図６Ｂに引き続き、第５の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図７Ａ】高速エッチングを行った後の状態を示す断面図である。
【図７Ｂ】ウェット処理を行った後の状態を示す断面図である。
【図８Ａ】絶縁性基板１の上方に位置する変質層８１を示す図である。
【図８Ｂ】絶縁性基板１の下方に位置する変質層８２を示す図である。
【図８Ｃ】硫酸過水を用いた処理後の状態を示す図である。
【図９】変質層８１を残したまま処理を進めた場合の問題点を示す図である。
【図１０】変質層８２を残したまま処理を進めた場合の問題点を示す図である。
【図１１】アンテナパワーと変質層の厚さとの関係を示すグラフである。
【図１２】２ｋＷのアンテナパワーでビアホール１ｓを形成した後のＴａ層を示す図である。
【図１３】ピンホールに発生した変質層を示す図である。
【図１４Ａ】第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１４Ｂ】図１４Ａに引き続き、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１４Ｃ】図１４Ｂに引き続き、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１４Ｄ】図１４Ｃに引き続き、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１４Ｅ】図１４Ｄに引き続き、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１４Ｆ】図１４Ｅに引き続き、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１４Ｇ】図１４Ｆに引き続き、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１４Ｈ】図１４Ｇに引き続き、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１４Ｉ】図１４Ｈに引き続き、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１４Ｊ】図１４Ｉに引き続き、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１４Ｋ】図１４Ｊに引き続き、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１４Ｌ】図１４Ｋに引き続き、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１４Ｍ】図１４Ｌに引き続き、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１４Ｎ】図１４Ｍに引き続き、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１４Ｏ】図１４Ｎに引き続き、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１４Ｐ】図１４Ｏに引き続き、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１４Ｑ】図１４Ｐに引き続き、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１４Ｒ】図１４Ｑに引き続き、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１４Ｓ】図１４Ｒに引き続き、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１４Ｔ】図１４Ｓに引き続き、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１４Ｕ】図１４Ｔに引き続き、第６の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１５Ａ】第６の実施形態における表面側のレイアウトを示す図である。
【図１５Ｂ】第６の実施形態における裏面側のレイアウトを示す図である。
【図１６Ａ】第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１６Ｂ】図１６Ａに引き続き、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１６Ｃ】図１６Ｂに引き続き、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１６Ｄ】図１６Ｃに引き続き、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１６Ｅ】図１６Ｄに引き続き、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１６Ｆ】図１６Ｅに引き続き、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１６Ｇ】図１６Ｆに引き続き、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１６Ｈ】図１６Ｇに引き続き、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１６Ｉ】図１６Ｈに引き続き、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１６Ｊ】図１６Ｉに引き続き、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１６Ｋ】図１６Ｊに引き続き、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１６Ｌ】図１６Ｋに引き続き、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１６Ｍ】図１６Ｌに引き続き、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１６Ｎ】図１６Ｍに引き続き、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１６Ｏ】図１６Ｎに引き続き、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１６Ｐ】図１６Ｏに引き続き、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１６Ｑ】図１６Ｐに引き続き、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１７】第７の実施形態におけるビアホール１ｓの底部を示す断面図である。
【図１８Ａ】第８の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１８Ｂ】図１８Ａに引き続き、第８の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図１９】第８の実施形態におけるビアホール１ｓの底部を示す断面図である。
【図２０Ａ】第９の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２０Ｂ】図２０Ａに引き続き、第９の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２１】第９の実施形態におけるビアホール１ｓの底部を示す断面図である。
【図２２】第１０の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２３Ａ】従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｂ】図２３Ａに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｃ】図２３Ｂに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｄ】図２３Ｃに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｅ】図２３Ｄに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｆ】図２３Ｅに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｇ】図２３Ｆに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｈ】図２３Ｇに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｉ】図２３Ｈに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｊ】図２３Ｉに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｋ】図２３Ｊに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｌ】図２３Ｋに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｍ】図２３Ｌに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｎ】図２３Ｍに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｏ】図２３Ｎに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｐ】図２３Ｏに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｑ】図２３Ｐに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｒ】図２３Ｑに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｓ】図２３Ｒに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｔ】図２３Ｓに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｕ】図２３Ｔに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｖ】図２３Ｕに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｗ】図２３Ｖに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２３Ｘ】図２３Ｗに引き続き、従来のＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図２４】ＩＣＰドライエッチングの実験の結果を示すグラフである。
【符号の説明】
【０１９４】
１：絶縁性基板
１ｓ：ビアホール
２：ＧａＮ層
３：ｎ型ＡｌＧａＮ層
４ｄ：ドレイン電極
４ｇ：ゲート電極
４ｓ：ソース電極
６：開口部
８：Ｎｉ層
１０：Ａｕ層
１５：Ａｕ層
１６：ビア配線
２１：シード層
２１ａ：Ｔａ層
２１ｂ：Ｃｕ層
２２：シード層
２２ａ：Ｔａ層
２２ｂ：Ｃｕ層
３１：ＳＯＧ層
４２：Ｃｕ層
５６：レジスト層
【図１】
0005298559.tif 000003
【図２Ａ】
0005298559.tif 000004
【図２Ｂ】
0005298559.tif 000005
【図２Ｃ】
0005298559.tif 000006
【図２Ｄ】
0005298559.tif 000007
【図２Ｅ】
0005298559.tif 000008
【図２Ｆ】
0005298559.tif 000009
【図２Ｇ】
0005298559.tif 000010
【図２Ｈ】
0005298559.tif 000011
【図２Ｉ】
0005298559.tif 000012
【図２Ｊ】
0005298559.tif 000013
【図２Ｋ】
0005298559.tif 000014
【図２Ｌ】
0005298559.tif 000015
【図２Ｍ】
0005298559.tif 000016
【図２Ｎ】
0005298559.tif 000017
【図２Ｏ】
0005298559.tif 000018
【図２Ｐ】
0005298559.tif 000019
【図２Ｑ】
0005298559.tif 000020
【図２Ｒ】
0005298559.tif 000021
【図２Ｓ】
0005298559.tif 000022
【図２Ｔ】
0005298559.tif 000023
【図２Ｕ】
0005298559.tif 000024
【図２Ｖ】
0005298559.tif 000025
【図２Ｗ】
0005298559.tif 000026
【図２Ｘ】
0005298559.tif 000027
【図２Ｙ】
0005298559.tif 000028
【図３Ａ】
0005298559.tif 000029
【図３Ｂ】
0005298559.tif 000030
【図３Ｃ】
0005298559.tif 000031
【図３Ｄ】
0005298559.tif 000032
【図４Ａ】
0005298559.tif 000033
【図４Ｂ】
0005298559.tif 000034
【図４Ｃ】
0005298559.tif 000035
【図４Ｄ】
0005298559.tif 000036
【図５Ａ】
0005298559.tif 000037
【図５Ｂ】
0005298559.tif 000038
【図５Ｃ】
0005298559.tif 000039
【図５Ｄ】
0005298559.tif 000040
【図６Ａ】
0005298559.tif 000041
【図６Ｂ】
0005298559.tif 000042
【図６Ｃ】
0005298559.tif 000043
【図７Ａ】
0005298559.tif 000044
【図７Ｂ】
0005298559.tif 000045
【図８Ａ】
0005298559.tif 000046
【図８Ｂ】
0005298559.tif 000047
【図８Ｃ】
0005298559.tif 000048
【図９】
0005298559.tif 000049
【図１０】
0005298559.tif 000050
【図１１】
0005298559.tif 000051
【図１２】
0005298559.tif 000052
【図１３】
0005298559.tif 000053
【図１４Ａ】
0005298559.tif 000054
【図１４Ｂ】
0005298559.tif 000055
【図１４Ｃ】
0005298559.tif 000056
【図１４Ｄ】
0005298559.tif 000057
【図１４Ｅ】
0005298559.tif 000058
【図１４Ｆ】
0005298559.tif 000059
【図１４Ｇ】
0005298559.tif 000060
【図１４Ｈ】
0005298559.tif 000061
【図１４Ｉ】
0005298559.tif 000062
【図１４Ｊ】
0005298559.tif 000063
【図１４Ｋ】
0005298559.tif 000064
【図１４Ｌ】
0005298559.tif 000065
【図１４Ｍ】
0005298559.tif 000066
【図１４Ｎ】
0005298559.tif 000067
【図１４Ｏ】
0005298559.tif 000068
【図１４Ｐ】
0005298559.tif 000069
【図１４Ｑ】
0005298559.tif 000070
【図１４Ｒ】
0005298559.tif 000071
【図１４Ｓ】
0005298559.tif 000072
【図１４Ｔ】
0005298559.tif 000073
【図１４Ｕ】
0005298559.tif 000074
【図１５Ａ】
0005298559.tif 000075
【図１５Ｂ】
0005298559.tif 000076
【図１６Ａ】
0005298559.tif 000077
【図１６Ｂ】
0005298559.tif 000078
【図１６Ｃ】
0005298559.tif 000079
【図１６Ｄ】
0005298559.tif 000080
【図１６Ｅ】
0005298559.tif 000081
【図１６Ｆ】
0005298559.tif 000082
【図１６Ｇ】
0005298559.tif 000083
【図１６Ｈ】
0005298559.tif 000084
【図１６Ｉ】
0005298559.tif 000085
【図１６Ｊ】
0005298559.tif 000086
【図１６Ｋ】
0005298559.tif 000087
【図１６Ｌ】
0005298559.tif 000088
【図１６Ｍ】
0005298559.tif 000089
【図１６Ｎ】
0005298559.tif 000090
【図１６Ｏ】
0005298559.tif 000091
【図１６Ｐ】
0005298559.tif 000092
【図１６Ｑ】
0005298559.tif 000093
【図１７】
0005298559.tif 000094
【図１８Ａ】
0005298559.tif 000095
【図１８Ｂ】
0005298559.tif 000096
【図１９】
0005298559.tif 000097
【図２０Ａ】
0005298559.tif 000098
【図２０Ｂ】
0005298559.tif 000099
【図２１】
0005298559.tif 000100
【図２２】
0005298559.tif 000101
【図２３Ａ】
0005298559.tif 000102
【図２３Ｂ】
0005298559.tif 000103
【図２３Ｃ】
0005298559.tif 000104
【図２３Ｄ】
0005298559.tif 000105
【図２３Ｅ】
0005298559.tif 000106
【図２３Ｆ】
0005298559.tif 000107
【図２３Ｇ】
0005298559.tif 000108
【図２３Ｈ】
0005298559.tif 000109
【図２３Ｉ】
0005298559.tif 000110
【図２３Ｊ】
0005298559.tif 000111
【図２３Ｋ】
0005298559.tif 000112
【図２３Ｌ】
0005298559.tif 000113
【図２３Ｍ】
0005298559.tif 000114
【図２３Ｎ】
0005298559.tif 000115
【図２３Ｏ】
0005298559.tif 000116
【図２３Ｐ】
0005298559.tif 000117
【図２３Ｑ】
0005298559.tif 000118
【図２３Ｒ】
0005298559.tif 000119
【図２３Ｓ】
0005298559.tif 000120
【図２３Ｔ】
0005298559.tif 000121
【図２３Ｕ】
0005298559.tif 000122
【図２３Ｖ】
0005298559.tif 000123
【図２３Ｗ】
0005298559.tif 000124
【図２３Ｘ】
0005298559.tif 000125
【図２４】
0005298559.tif 000126