(57)【特許請求の範囲】
【請求項１】
半導体素子をスイッチング動作させる駆動信号を生成する駆動回路であって、
駆動信号のオン期間及びオフ期間を決める信号を生成するＩＣの出力がゲートに印加される第１のトランジスタと、
前記第１のトランジスタと縦続接続され、前記ＩＣの出力がツェナーダイオードを介してゲートに印加される第２のトランジスタとからなり、
前記第１及び第２のトランジスタはＭＯＳトランジスタからなり、
前記第１のＭＯＳトランジスタのドレインまたはソースにゲートが接続された第３のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのドレインまたはソースに一端が接続され、他端が電源電圧に接続された第２の抵抗と、
前記第２の抵抗の一端に、ゲートが接続された第４のＭＯＳトランジスタとを有し、
前記第１と第２のＭＯＳトランジスタは第１の抵抗を介して縦続接続され、
前記第３のＭＯＳトランジスタのソースは第３の抵抗の一端に接続され、ドレインは前記第４のＭＯＳトランジスタのドレインに接続され、
前記第３の抵抗の他端は前記電源電圧に接続され、
前記第４のＭＯＳトランジスタのソースは第４の抵抗を介して接地され、
前記第１の抵抗の値は、前記第３の抵抗及び前記第４の抵抗の値に比べて大きな値である半導体素子の駆動回路。
【請求項２】
前記第１のＭＯＳトランジスタのゲートには、第１のダイオードと第１のツェナーダイオードが直列に接続され、
前記第２のＭＯＳトランジスタのゲートには、第２のダイオードと第２のツェナーダイオードが直列に接続されている請求項１記載の半導体素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の駆動回路に関する。
【背景技術】
【０００２】
半導体素子をスイッチング動作させる駆動回路として、例えば、図５に示す駆動回路４１が用いられる。
図５において、ＩＣ１２は、駆動信号のオン期間、オフ期間を可変する信号を生成し、生成した信号をｐチャネルＭＯＳトランジスタＱ１とｎチャネルＭＯＳトランジスタＱ２のゲートに出力する。ｐチャネルＭＯＳトランジスタＱ１のドレインは、ｐチャネルＭＯＳトランジスタＱ３のゲートと抵抗Ｒ４１の一端に接続されている。ｐチャネルＭＯＳトランジスタＱ１のソースには電源電圧ＶＤが供給される。
【０００３】
ｎチャネルＭＯＳトランジスタＱ２のドレインは、ｎチャネルＭＯＳトランジスタＱ４のゲートと抵抗Ｒ４１の他端に接続され、ソースは接地されている。
ｐチャネルＭＯＳトランジスタＱ３とｎチャネルＭＯＳトランジスタＱ４は縦続接続され、ｐチャネルＭＯＳトランジスタＱ３のソースは抵抗Ｒ４２を介して電源電圧ＶＤに接続されている。そして、ＭＯＳトランジスタＱ３とＱ４の接続点の電圧が、図示しない制御対象のＭＯＳトランジスタのゲートに出力されている。ＭＯＳトランジスタＱ４のソースは抵抗Ｒ４３を介して接地されている。
【０００４】
図６は、ＩＣ１２とＭＯＳトランジスタＱ１〜Ｑ４の動作波形を示す図である。
ＩＣ１２の出力がローレベルからハイレベルに変化すると、ＭＯＳトランジスタＱ１がオフ、ＭＯＳトランジスタＱ２がオンに変化する。ＩＣ１２の出力がローレベルのとき、ＭＯＳトランジスタＱ３のゲートには電源電圧ＶＤが印加されているので、ＭＯＳトランジスタＱ１がオフ状態に変化しても、ＭＯＳトランジスタＱ３のゲート電圧が正の一定値に上昇するまでの間、ＭＯＳトランジスタＱ３はオフ状態を維持する。
【０００５】
他方、ＭＯＳトランジスタＱ４のゲートにはそれまで電源電圧ＶＤが印加されていたので、ＭＯＳトランジスタＱ２がオンとなっても、ＭＯＳトランジスタＱ４のゲート電圧はすぐには所定電圧以下とならず、一定時間経過した後オフ状態となる。
【０００６】
そのため、図６に示すようにＭＯＳトランジスタＱ３とＱ４の両方がオンとなる期間が生じる。駆動回路４１の出力電流を大きくするため、抵抗Ｒ４２、Ｒ４３は小さな値に設計されるので、ＭＯＳトランジスタＱ３、Ｑ４が同時にオンすると大きな貫通電流が流れしまう。
【０００７】
また、電源起動時に電源電圧ＶＤが一定値に達するまでの期間は、ＩＣ１２の出力はローレベルであることが望ましいが、実際には、ＩＣ１２が正常に動作する電圧に達するまでの間、ＩＣ１２の出力は不定であり、ＩＣ１２の電源端子に印加される電圧がハイレベルの信号としてそのまま出力されてしまうことがある。その結果、電源の起動時に、駆動回路１１から半導体素子をオンにする信号が出力される可能性があった。
【０００８】
特許文献１には、第２のスイッチング素子のオン動作に従属して電源電圧が得られる従属的電源回路に接続したインバータにおいて、従属的電源回路の電圧が所定値以上に上昇するまで、第１のスイッチング素子のオン動作を禁止する回路を設けることが記載されている。
【特許文献１】特開平１−１１４３７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の課題は、駆動回路の電源電圧が所定値以上に上昇するまで駆動回路がオン動作しないこと、半導体素子をスイッチング動作させる駆動回路の出力段のトランジスタに貫通電流が流れないようにすることである。
【課題を解決するための手段】
【００１０】
本発明は、半導体素子をスイッチング動作させる駆動信号を生成する駆動回路であって、駆動信号のオン期間及びオフ期間を決める信号を生成するＩＣの出力がゲートに印加される第１のトランジスタと、前記第１のトランジスタと縦続接続され、前記ＩＣの出力がツェナーダイオードを介してゲートに印加される第２のトランジスタとからなり、前記第１及び第２のトランジスタはＭＯＳトランジスタからなり、前記第１のＭＯＳトランジスタのドレインまたはソースにゲートが接続された第３のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのドレインまたはソースに一端が接続され、他端が電源電圧に接続された第２の抵抗と、前記第２の抵抗の一端に、ゲートが接続された第４のＭＯＳトランジスタとを有する。
【００１１】
この駆動回路によれば、駆動回路の電源電圧が所定値以上に上昇するまで駆動回路がオン動作しないようにできる。
また、このように構成することで、駆動回路の電源電圧が所定値以上に上昇するまで駆動回路がオン動作しないようにできる。
上記の駆動回路において、前記第１と第２のＭＯＳトランジスタは第１の抵抗を介して縦続接続され、前記第３のＭＯＳトランジスタのソースは第３の抵抗の一端に接続され、ドレインは前記第４のＭＯＳトランジスタのドレインに接続され、前記第３の抵抗の他端は前記電源電圧に接続され、前記第４のＭＯＳトランジスタのソースは第４の抵抗を介して接地され、前記第１の抵抗の値は、前記第３の抵抗及び前記第４の抵抗の値に比べて大きな値である。
【００１２】
このように構成することで、第１の抵抗の値は、第３の抵抗、第４の抵抗の値に比べて大きな値にすることができ、第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタに流れる貫通電流は動作上問題が無い値にできる。
上記の駆動回路において、前記第１のＭＯＳトランジスタのゲートには、第１のダイオードと第１のツェナーダイオードが直列に接続され、前記第２のＭＯＳトランジスタのゲートには、第２のダイオードと第２のツェナーダイオードが直列に接続されている。
【００１３】
このように構成することで、駆動回路の電源電圧が所定値以上に上昇するまで駆動回路がオン動作しないようにできると共に、駆動回路の出力段のトランジスタが同時にオンするのを防止できる。
【発明の効果】
【００１４】
本発明によれば、駆動回路の電源電圧が所定値以上に上昇するまで駆動回路がオン動作せず、かつ駆動回路の出力段のトランジスタが同時にオンするのを防止できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の好適な実施の形態について説明する。図１は、第１の実施の形態の駆動回路１１の回路図である。この第１の実施の形態は、駆動回路１１の電源電圧が所定値以上に上昇するまで駆動回路１１をオン動作させないためのものである。
【００１６】
駆動回路１１は、半導体素子、例えばＭＯＳトランジスタＱ５をスイッチング動作させるための駆動信号を生成する回路である。ＩＣ１２は、信号生成用の専用の半導体集積回路であり、駆動信号のオン期間及びオフ期間を決める信号を出力する。ＩＣ１２の出力は、ｐチャネルＭＯＳトランジスタＱ１のゲートとツェナーダイオードＺＤ２のカソードに印加されている。ツェナーダイオードＺＤ２のアノードは、ｎチャネルＭＯＳトランジスタＱ２のゲートと、抵抗Ｒ５の一端に接続されており、抵抗Ｒ５の他端は接地（または共通電位、以下、接地として説明する）されている。
【００１７】
ＭＯＳトランジスタＱ１のソースは電源電圧ＶＤに接続され、ドレインはｐチャネルＭＯＳトランジスタＱ３のゲートと、抵抗Ｒ１の一端に接続されている。ＭＯＳトランジスタＱ２のドレインは、抵抗Ｒ１の他端と、ｎチャネルＭＯＳトランジスタＱ４のゲートに接続されている。ＭＯＳトランジスタＱ４のゲートには抵抗Ｒ６が接続され、その抵抗Ｒ６の他端は電源電圧ＶＤに接続されている。
【００１８】
ＭＯＳトランジスタＱ３のソースは抵抗Ｒ２の一端に接続され、ドレインはｎチャネルＭＯＳトランジスタＱ４のドレインに接続されている。抵抗Ｒ２の他端は電源電圧ＶＤに接続されている。ｎチャネルＭＯＳトランジスタＱ４のソースは抵抗Ｒ３を介して接地されている。
【００１９】
ＭＯＳトランジスタＱ３とＭＯＳトランジスタＱ４の接続点は、制御対象のｎチャネルＭＯＳトランジスタＱ５のゲートと接続されており、ＭＯＳトランジスタＱ３、Ｑ４の出力電圧が駆動信号としてＭＯＳトランジスタＱ５のゲートに出力されている。ＭＯＳトランジスタＱ５のゲートには抵抗Ｒ４が接続され、抵抗Ｒ４の他端は接地されている。
【００２０】
図１の駆動回路１１は、ＩＣ１２の出力がローレベルのとき、ｐチャネルＭＯＳトランジスタＱ１がオン、ｎチャネルＭＯＳトランジスタＱ２がオフ状態になる。
ＭＯＳトランジスタＱ１がオン状態のとき、ｐチャネルＭＯＳトランジスタＱ３のゲートには電源電圧ＶＤが印加されるので、ＭＯＳトランジスタＱ３はオフ状態となる。ＭＯＳトランジスタＱ２がオフ状態のとき、ｎチャネルＭＯＳトランジスタＱ４のゲートには、抵抗Ｒ６を介して電源電圧ＶＤのが印加されるので、ＭＯＳトランジスタＱ４はオン状態となる。
【００２１】
ＩＣ１２の出力がローレベルからハイレベルに変化する過程で、出力電圧、つまりＭＯＳトランジスタＱ１のゲート電圧が一定電圧（ＭＯＳトランジスタＱ１がオフとなる電圧）以上になると、ＭＯＳトランジスタＱ１はオフ状態に変化する。このとき、ＩＣ１２の出力電圧が、ツェナーダイオードＺＤ２のツェナー電圧未満であれば、ＭＯＳトランジスタＱ２はオフ状態を維持する。
【００２２】
すなわち、ＩＣ１２の出力電圧がツェナーダイオードＺＤ２のツェナー電圧未満のとき、ＭＯＳトランジスタＱ２はオフ状態になる。
ＭＯＳトランジスタＱ２がオフのとき、ｐチャネルＭＯＳトランジスタＱ３のゲートには、抵抗Ｒ６、Ｒ１を介して電源電圧ＶＤが印加されるので、ｐチャネルＭＯＳトランジスタＱ３はオフ状態を維持する。
【００２３】
他方、ＭＯＳトランジスタＱ４のゲートには抵抗Ｒ６を介して電源電圧ＶＤが印加されるので、ＭＯＳトランジスタＱ４はオン状態を維持する。これによりＭＯＳトランジスタＱ５をオフ状態にすることができる。
【００２４】
すなわち、駆動回路１１の電源電圧ＶＤが低く、ＩＣ１２の出力電圧がツェナーダイオードＺＤ２のツェナー電圧未満のときには、ＭＯＳトランジスタＱ２をオフ状態、ＭＯＳトランジスタＱ４をオン状態にできるので、駆動回路１１から半導体素子をオン状態にする信号が出力されるのを防止することができる。
【００２５】
上述した第１の実施の形態によれば、ＩＣ１２の出力とＭＯＳトランジスタＱ２のゲートとの間にツェナーダイオードＺＤ２を挿入し、ＭＯＳトランジスタＱ４のゲートに抵抗Ｒ６を介して電源電圧ＶＤを印加することで、駆動回路１１の電源電圧ＶＤが所定値以上となるまで、駆動回路１１からＭＯＳトランジスタＱ５をオン状態にする信号が出力されないようにできる。
【００２６】
なお、図１の回路において、ＭＯＳトランジスタＱ２がオン状態（またはオフ状態）になる電圧を制限するための回路はツェナーダイオードを用いたものに限らず、他の構成の電圧制限回路を用いても良い。
【００２７】
次に、図２は、第２の実施の形態の駆動回路２１の回路図である。この第２の実施の形態は、電源の起動時の駆動回路２１の誤動作を防止するものであると共に、スイッチング時に駆動回路２１の出力段のトランジスタが同時にオンするのを防止するものである。以下、図１と同じ要素には同じ符号を付けてそれらの説明は省略する。
【００２８】
図２において、ｐチャネルＭＯＳトランジスタＱ１のゲートは抵抗Ｒ２１を介して電源電圧ＶＤに接続され、さらにツェナーダイオードＺＤ１とダイオードＤ１を介してＩＣ１２の出力に接続されている。ダイオードＤ１のカソードがＩＣ１２の出力に接続され、ツェナーダイオードＺＤ１のカソードがゲートに接続されている。
【００２９】
ｎチャネルＭＯＳトランジスタＱ２のゲートは、ツェナーダイオードＺＤ２とダイオードＤ２を介してＩＣ１２の出力に接続され、さらに抵抗Ｒ５を介して接地されている。ダイオードＤ２のアノードがＩＣ１２の出力に接続され、ツェナーダイオードＺＤ２のアノードがゲートに接続されている。
【００３０】
上記の駆動回路２１の動作を、図３の波形図を参照して説明する。ＩＣ１２の出力がローレベルのときは、ｐチャネルＭＯＳトランジスタＱ１のゲートには、ツェナーダイオードＺＤ１のツェナー電圧とダイオードＤ１の順方向電圧を加算した電圧が印加され、ＭＯＳトランジスタＱ１はオン状態になっている。
【００３１】
他方、ＭＯＳトランジスタＱ２のゲートに印加される電圧は、ＩＣ１２の出力がローレベルであることからほぼ０Ｖとなり、ＭＯＳトランジスタＱ２はオフ状態になっている。
ＩＣ１２の出力電圧がローレベルからハイレベルに変化し、その出力電圧がツェナーダイオードＺＤ２のツェナー電圧以上となると、ＭＯＳトランジスタＱ２はオン状態になる。
【００３２】
一方、ＩＣ１２の出力がハイレベルになっても、ダイオードＤ１によりＩＣ１２からＭＯＳトランジスタＱ１のゲートには電流は流入せず、電源電圧ＶＤから抵抗Ｒ２１の経路で電流が流れるので、ゲート電圧が一定値（オフ電圧）に達するまでの一定時間ＭＯＳトランジスタＱ１はオン状態を維持する。
【００３３】
すなわち、図３に示すように、ＭＯＳトランジスタＱ２は、ＩＣ１２の出力がハイレベルに変化したとき直ぐにオン状態に変化するが、ＭＯＳトランジスタＱ１はゲート電圧が一定値に達するまでの一定時間オン状態を維持する。従って、その間、ＭＯＳトランジスタＱ１とＱ２は同時にオン状態となる（図３のＱ１、Ｑ２がともにオンの期間）。ＭＯＳトランジスタＱ１とＱ２が同時にオン状態となることで、ＭＯＳトランジスタＱ１とＱ２に貫通電流が流れるが、抵抗Ｒ１の値は、出力段の抵抗Ｒ２、Ｒ３の値に比べて大きな値に設計することができるので、トランジスタＱ１、Ｑ２に流れる貫通電流は動作上問題が無い値にできる。
【００３４】
ＭＯＳトランジスタＱ１がオン状態のとき、ＭＯＳトランジスタＱ３のゲートには電源電圧ＶＤが印加されるので、ＭＯＳトランジスタＱ３はその間オフ状態を維持する。
ＭＯＳトランジスタＱ２がオン状態に変化しても、ＭＯＳトランジスタＱ４のゲート電圧が一定値以下になるまでＭＯＳトランジスタＱ４はオン状態を維持する（図３のＱ４がオン状態の期間）。
【００３５】
すなわち、図３の駆動回路２１は、ＩＣ１２の出力がローレベルからハイレベルに変化してから一定期間、ＭＯＳトランジスタＱ１とＱ２を同時にオン状態とすることで、その間ＭＯＳトランジスタＱ３をオフ状態にすることができる。これにより、ＭＯＳトランジスタＱ３とＱ４が同時にオンして貫通電流が流れるのを防止できる。
【００３６】
一定時間が経過してＭＯＳトランジスタＱ４のゲートの電荷が放出されてゲート電圧が一定値未満となると、ＭＯＳトランジスタＱ４がオフ状態に変化する（図３のＱ４がオフに変化するタイミング）。その後、ＭＯＳトランジスタＱ１のゲート電圧が一定値以上となり、ＭＯＳトランジスタＱ１がオフ状態に変化すると（図３のＱ１がオフに変化するタイミング）、ＭＯＳトランジスタＱ３のゲート電圧が次第に減少し、一定時間後にＭＯＳトランジスタＱ３がオン状態に変化する（図３のＱ３がオンに変化するタイミング）。このとき、ＭＯＳトランジスタＱ３とＱ４の接続点の出力電圧Ｖｏｕｔは正の電圧となり、半導体素子をオンさせる駆動信号が出力される。
【００３７】
次に、電源起動時の動作を説明する。電源の立ち上がり時にＩＣ１２が誤動作してハイレベルの信号（例えば、その時の電源電圧ＶＤとほぼ等しい電圧値の信号）が出力されても、ＩＣ１２の出力電圧が、ツェナーダイオードＺＤ２のツェナー電圧（ダイオードＤ２の順方向電圧を含む）未満のときには、ＭＯＳトランジスタＱ２はオフ状態を維持する。
【００３８】
ＭＯＳトランジスタＱ２がオフ状態のとき、ＭＯＳトランジスタＱ４のゲートには、抵抗Ｒ６を介して電源電圧ＶＤが印加されるので、ＭＯＳトランジスタＱ４はオン状態となる。
【００３９】
従って、駆動回路２１の出力電圧Ｖｏｕｔは接地電位となり、半導体素子（例えば、ｎチャネルＭＯＳトランジスタＱ５）をオフ状態に保つことができる。これにより、電源起動時にＩＣ１２の誤動作によりハイレベルの信号が出力される場合でも、駆動回路２１の出力電圧Ｖｏｕｔを接地電位にして、制御対象の半導体素子をオフ状態にすることができる。
【００４０】
上述した第２の実施の形態によれば、ＩＣ１２の出力が変化したときに、駆動回路２１の出力段のＭＯＳトランジスタＱ３、Ｑ４が同時にオンするのを防止できる。さらに、電源起動時にＩＣ１２が誤動作して外部の半導体素子をオンにする信号（例えば、ハイレベルの信号）が出力されても、ツェナーダイオードＺＤ２によりゲート電圧を制限することで、駆動回路２１から半導体素子をオン状態にする信号が出力されるのを防止することができる。
【００４１】
次に、図４は、第３の実施の形態の駆動回路３１の回路図である。この第３の実施の形態は、駆動回路３１をバイポーラトランジスタＱ１、Ｑ２で構成した例であり、トランジスタＱ１、Ｑ２が駆動回路３１の出力段のトランジスタに該当する。
【００４２】
ＩＣ１２の出力は、ツェナーダイオードＺＤ３と抵抗Ｒ１１を介して、トランジスタＱ１のベースに入力している。また、ＩＣ１２の出力は、抵抗Ｒ１２を介してトランジスタＱ２のベースに入力している。トランジスタＱ１のコレクタは抵抗Ｒ１３を介して電源電圧ＶＤに接続され、トランジスタＱ１のエミッタとトランジスタＱ２のエミッタが接続され、トランジスタＱ２のコレクタは接地（または基準電位）されている。トランジスタＱ１とトランジスタＱ２の接続点から、図示しない半導体素子を駆動する駆動電圧Ｖｏｕｔが出力される。
【００４３】
ＩＣ１２の出力がローレベルのとき、トランジスタＱ１がオフ、トランジスタＱ２がオンとなっている。ＩＣ１２の出力がローレベルからハイレベルに変化すると、トランジスタＱ２はオフ状態に変化するが、トランジスタＱ１は、ＩＣ１２の出力電圧が、ツェナーダイオードＺＤ３のツェナー電圧以上で、かつトランジスタＱ１のオン電圧以上となるまでオフ状態を維持する。これにより、ＩＣ１２の出力が変化するときに、駆動回路３１の出力段のトランジスタＱ１、Ｑ２が同時にオンするのを防止できる。
【００４４】
本発明は上述した実施の形態に限らず、例えば、以下のように構成しても良い。
駆動回路に使用するトランジスタはＭＯＳトランジスタに限らず、バイポーラトランジスタ等の他の半導体素子でも良い。また、駆動回路は、縦続接続されたトランジスタが２段接続された回路に限らず、図４に示すような１段構成の回路、あるいは３段以上の回路であっても良い。
【図面の簡単な説明】
【００４５】
【図１】第１の実施の形態の駆動回路の回路図である。
【図２】第２の実施の形態の駆動回路の回路図である。
【図３】第２の実施の形態の動作波形を示す図である。
【図４】第３の実施の形態の駆動回路の回路図である。
【図５】従来の駆動回路の回路図である。
【図６】従来の駆動回路の動作波形を示す図である。
【符号の説明】
【００４６】
１１、２１、３１、４１    駆動回路
１２                  ＩＣ
ＺＤ１、ＺＤ２、ＺＤ３    ツェナーダイオード
Ｑ１〜Ｑ５            トランジスタ
【図１】
0005130896.tif 000002
【図２】
0005130896.tif 000003
【図３】
0005130896.tif 000004
【図４】
0005130896.tif 000005
【図５】
0005130896.tif 000006
【図６】
0005130896.tif 000007