(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体層の表面側にレジストマスクを形成し、該レジストマスクの端部に形成された開口部から前記半導体層に第２導電型の不純物をイオン注入する工程と、
前記レジストマスクを除去し、第１の熱処理で前記不純物を拡散して第２導電型の半導体端部領域を形成する工程と、
段差の無い前記半導体層の上に第１の酸化膜を形成する工程と、
前記第１の酸化膜の上にレジストを形成し、前記第２導電型の半導体端部領域間の前記レジストにフォトリソグラフィで選択的に開口部を形成する工程と、
該レジストをマスクとして前記第１の酸化膜に開口部を形成する工程と、
該第１の酸化膜をマスクとして前記半導体層にトレンチを形成する工程と、
少なくとも前記トレンチと、第２導電型の半導体端部領域間を覆うように遮蔽部材を形成する工程と、
前記遮蔽部材をマスクとして中性イオンを注入する工程と、
前記遮蔽部材を除去する工程と、
酸化雰囲気の熱処理で、前記半導体領域の表面からトレンチ内壁にかけて第２の酸化膜を形成すると共に、前記中性イオンの注入箇所に該第２の酸化膜より厚い第３の酸化膜を形成する工程と、
前記トレンチ内の第２の酸化膜上にポリシリコンのゲート電極を形成する工程と、
前記第２導電型の半導体端部領域間に前記トレンチよりも浅い第２導電型の半導体領域を形成する工程と、
前記トレンチの側壁上部の前記第２導電型の半導体領域の表面層に第１導電型の半導体領域を形成する工程と、
を含み、前記第２の酸化膜および第３の酸化膜を形成する工程よりも前に、前記第１の酸化膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の酸化膜を形成する工程よりも前に前記第２導電型の不純物をイオン注入する工程を有し、該第２導電型の不純物をイオン注入する工程よりも前に第４の酸化膜を形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第４の酸化膜がスクリーン酸化膜であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体層の裏面側に該半導体層より高濃度な第１導電型の高濃度半導体層があることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記高濃度半導体層を半導体基板とし、前記半導体層を前記半導体基板上に形成されたエピタキシャル層とすることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記遮蔽部材が、絶縁膜上にポリシリコンまたはレジストの少なくとも１つを積層してなることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記中性イオンが、酸素イオン、アルゴンイオン、フッ素イオンおよびヨウ素イオンのうち少なくとも一つであること特徴とする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第１の酸化膜を形成する工程が、第１の熱処理の後に酸化雰囲気で第２の熱処理を行うことを特徴とする請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記絶縁膜がスクリーン酸化膜の働きをすることを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トレンチＭＯＳゲート構造を有する半導体装置の製造方法に関し、特に耐圧構造部や絶縁分離などに適用されるフィールド酸化膜の製造方法に係る。
【背景技術】
【０００２】
半導体基板内に多数の素子を有するＩＣ（集積回路）などの半導体装置では、各素子間を絶縁分離する必要がある。その絶縁分離を半導体基板の表面に選択的に形成した厚い絶縁膜で行う場合がある。また、単体のＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの半導体装置の耐圧構造部に厚い絶縁膜が用いられる場合がある。これらの厚い絶縁膜はフィールド酸化膜と呼ばれ、シリコン面上を初期酸化することで形成される厚い酸化膜や、窒化膜をマスクにシリコン表面を熱酸化して形成されるＬＯＣＯＳ酸化膜などがある。ＬＯＣＯＳ酸化膜の場合、膜厚を厚くするために時間がかかり、また工程数が多くなる。この解決方法として、レジストをマスクとしてＬＯＣＯＳ酸化膜を形成する箇所にＡｒイオンなどをイオン注入し、この箇所をアモルファス化することで酸化膜の成長速度を増大させて（増速酸化）、工程数の低減と酸化膜の成長時間の短縮を図ることが開示されている（例えば、特許文献１など）。
【０００３】
また、絶縁分離のＬＯＣＯＳ酸化膜を形成するために、フッ素をイオン注入して、その後パイロ酸化（スチーム酸化）してＬＯＣＯＳ酸化膜の形成時間を半減した例が開示されている（例えば、特許文献２）。
【０００４】
また、トレンチを絶縁膜で充填して絶縁分離を行い、シリコン基板の表面層のトレンチの箇所を境に、膜厚の異なるゲート酸化膜を形成したＭＯＳ素子を搭載したパワーＩＣがある。これは、ハイサイド素子とローサイド素子をワンチップに形成したＰＤＰドライバーＩＣなどがそれに該当する。ハイサイド素子のゲートには高い電圧が印加されるために厚いゲート酸化膜が必要になり、ローサイド素子には高い電圧が印加されないので薄いゲート酸化膜が適用される。このＭＯＳ素子のゲート酸化膜の厚さを変えるために、シリコン基板にハロゲン元素またはアルゴンをゲート酸化膜形成箇所の一部にイオン注入し、窒素または希ガスにより希釈された雰囲気でウェット酸化（スチーム酸化）することで厚いゲート酸化膜と薄いゲート酸化膜を形成することできることが開示されている（例えば、特許文献３）。
【０００５】
近年、パワーＩＣの性能向上や低コスト化のために、パワー素子にトレンチＭＯＳゲート構造を有するパワーＩＣが盛んに開発されている。また、単体の素子においてもトレンチＭＯＳゲート構造を有する半導体装置が盛んに開発されている。このパワーＩＣに用いられるパワー素子や単体の半導体装置は、例えば、トレンチゲート型ＭＯＳＦＥＴやトレンチゲート型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などであり、このパワー素子や単体の半導体装置の耐圧を確保するために、耐圧構造としてフィールド酸化膜を形成する場合がある。
【０００６】
図１５は、ｎチャネルのトレンチゲート型ＭＯＳＦＥＴの構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図、同図（ｃ）は同図（ａ）をＹ−Ｙ線で切断した要部断面図である。同図（ａ）はｎエピタキシャル層５２に形成したトレンチ６４とｐベース領域５８を示した要部平面図である。同図（ｂ）、（ｃ）はソース電極７３およびドレイン電極７４まで形成したときの要部断面図である。尚、ｎ+ ドレイン層となるｎ+ 半導体基板５１の裏面にｐ+ コレクタ領域を形成し、このｐ+ コレクタ領域上にコレクタ電極を形成するとトレンチゲート型ＩＧＢＴとなる。
【０００７】
ｎ+ 半導体基板５１上に高比抵抗のｎドリフト層となるｎエピタキシャル層５２があり、このｎエピタキシャル層５２の表面にｐベース領域５８があり、さらにその表面にｎ+ ソース領域７０がある。そのｎ+ ソース領域７０からｐベース領域５８を貫通してｎエピタキシャル層５２に達する複数のトレンチ６４が形成され、そのトレンチ６４の側壁と底面にゲート酸化膜６８が形成されている。このトレンチ６４内のゲート酸化膜６８を介してポリシリコンのゲート電極６９が埋め込まれている。隣接するトレンチ６４の間で、ｐベース領域５８の表面層にｎ+ ソース領域７０とｐ+ ベースコンタクト領域７１が形成されている。ｎ+ ソース領域７０とｐ+ ベースコンタクト領域７１の表面に共通に接触するソース電極７３が層間絶縁膜７２を介して形成されている。また、ｎ+ 半導体基板５１の上（裏面）にドレイン電極７４が形成されている。
【０００８】
ゲート電極６９は、層間絶縁膜７２でソース電極７３と絶縁されている。また、このゲート電極６９は、同図（ｃ）に示すようにトレンチ６４の終端部で、ｐベース領域５８上にポリシリコンのゲート配線８４で引き出され、フィールド酸化膜となる厚い酸化膜６５の上部にて金属のゲート配線８５（ゲート電極パッドの場合もある）と接触している。
【０００９】
このトレンチゲート型ＭＯＳＦＥＴは、酸化膜６５の下にｐベース領域５８とｎドリフト層となるｎエピタキシャル層５２が存在し、ソース電極７３（ゲート配線８５もほぼ同電位）とドレイン電極７４に数十Ｖから数百Ｖの高い電圧が印加されると、この箇所の電界強度が強まり、フィールド酸化膜となる酸化膜６５の電界強度も強まるので、酸化膜６５の膜厚を厚くする必要がある。
【００１０】
つぎに、図１５のトレンチゲート型ＭＯＳＦＥＴの製造方法について説明する。
【００１１】
図１６から図２９は、図１５のトレンチゲート型ＭＯＳＦＥＴの製造方法を示す工程図であり、工程順で示した要部製造工程断面図である。
【００１２】
ｎ+ 半導体基板５１（ｎ+ ドレイン層となる）上にｎエピタキシャル層５２（ｎドリフト層となる）を形成する（図１６）。
【００１３】
つぎに、このｎエピタキシャル層５２の表面を初期酸化して、例えば８０００Å程度の厚い酸化膜５３を形成する。この厚い酸化膜５３はシリコン表面から内部と外部に向かって形成される。そのため、酸化する前のシリコン表面は図の点線で示すように厚い酸化膜５３の内部に位置するようになる（図１７）。
【００１４】
つぎに、厚い酸化膜５３上にレジスト５４を形成し、図２１で示すｐベース領域５８を形成する箇所上のレジスト５４を開口し、このレジストをマスクとして厚い酸化膜５３をエッチングして開口し、ｎエピタキシャル層５２を露出させる。このときｎエピタキシャル層５２の表面と厚い酸化膜５３の表面との段差は例えば８０００Å程度となる（図１８）。
【００１５】
つぎに、レジスト５４を除去し、露出したｎエピタキシャル層５２上にイオン注入でのダメージを緩和するためのスクリーン酸化膜５５を形成する（図１９）。
【００１６】
つぎに、厚い酸化膜５３をマスクとしてｎエピタキシャル層５２にスクリーン酸化膜５５を介してボロン５７のイオン注入５６を行う（図２０）。
【００１７】
つぎに、熱処理してボロン５７を拡散し、その後、酸化雰囲気で熱処理して、ｐベース領域５８と、ｐベース領域５８上に４０００Å程度の厚さの酸化膜５９を形成する。この４０００Å程度の厚さの酸化膜５９は、シリコン基板内部に２０００Å程度の厚さの酸化膜とシリコン基板表面上に２０００Å程度の厚さの酸化膜で構成される。また、この酸化雰囲気での熱処理で厚い酸化膜５３の膜厚は殆ど変化なく８０００Å程度の厚さのままである。従って、酸化膜５９の表面と厚い酸化膜５３の表面との段差６０は６０００Å程度となる（８０００Å程度−２０００Å程度）（図２１）。
【００１８】
つぎに、厚い酸化膜５３と酸化膜５９の表面にレジスト６１を形成する（図２２）。
【００１９】
つぎに、このレジスト６１をパターニングして開口部６２を形成する（図２３）。
【００２０】
つぎに、このレジスト６１をマスクに、ｐベース領域５８上の酸化膜５９をエッチングしてトレンチ形成用のマスクを形成する（図２４）。
【００２１】
つぎに、酸化膜５９をマスクにｐベース領域５８を貫通してｎエピタキシャル層５２に達するトレンチ６４を形成する（図２５）。
【００２２】
つぎに、酸化膜５９をエッチングで除去する。このとき厚い酸化膜５３の表面もエッチングされて薄くなり酸化膜６５となる。この酸化膜６５が耐圧構造部に形成されるＬＯＣＯＳ酸化膜のような働きをする。また、酸化膜５９が除去されるためにｐベース領域５８の表面に２０００Å程度の段差６６が形成される（図２６）。
【００２３】
つぎに、トレンチ６４の開口部の端部を丸めるために表面に犠牲酸化膜６７を形成する（図２７）。
【００２４】
つぎに、この犠牲酸化膜６７を除去することで、図示しないがトレンチ６４の開口部端部を丸め、その後、表面にゲート酸化膜６８を形成する（図２８）。
【００２５】
つぎに、トレンチ６４内部にゲート酸化膜６８を介してポリシリコンのゲート電極６９を埋め込む。このとき、このゲート電極６９と接続するポリシリコンのゲート配線８４も形成し、このゲート配線８４を図１５（ｃ）のようにトレンチ６４の端部でｎエピタキシャル層５２の表面に酸化膜６５を介して延在させる。さらにトレンチ６４に挟まれたｐベース領域５８の表面層にｎ+ ソース領域７０、ｐ+ ベースコンタクト領域７１を形成する。その上に層間絶縁膜７２を形成し、この層間絶縁膜７２を開口して、ソース電極７３がｎ+ ソース領域７０とｐ+ ベースコンタクト領域７１に接触するように形成する。ｎ+ ドレイン層となるｎ+ 半導体基板５１の裏面には、ドレイン電極７４を形成してトレンチゲート型ＭＯＳＦＥＴが完成する（図２９）。
【００２６】
尚、図１５は図２９と同じであるが、図１５では図２９の段差６６を省略して描いた。
【００２７】
この厚い酸化膜５３から厚みを減じることによって残した酸化膜６５をフィールド酸化膜として用いる製造方法では、図２１の工程での段差６０が大きくなる。これを縮小するためにＬＯＣＯＳ酸化膜を利用する方法がある。つぎに、フィールド酸化膜をＬＯＣＯＳ酸化膜で形成する場合の製造方法について説明する。
【００２８】
図３０から図３３は、ＬＯＣＯＳ酸化膜を有するトレンチゲート型ＭＯＳＦＥＴの製造方法を示す工程図であり、工程順で示した要部製造工程断面図である。
【００２９】
図１６のｎエピタキシャル層５２の表面に薄い酸化膜７５を形成し、その酸化膜７５上に窒化膜７６を形成する。この窒化膜７６がＬＯＣＯＳ酸化膜７７を形成するときのマスクとなる。また、酸化膜７５は下地のシリコン基板と上の窒化膜７６の密着性を強化するために形成する。続いて、図示しないレジストをマスクに窒化膜７６をパターニングする。続いて、窒化膜７６をマスクにスチーム酸化を行い例えば８０００Å程度の厚さのＬＯＣＯＳ酸化膜７７を形成する（図３０）。
【００３０】
つぎに、窒化膜７６と薄い酸化膜７５を除去する（図３１）。
【００３１】
つぎに、スクリーン酸化膜７８を形成し、ＬＯＣＯＳ酸化膜７７をマスクにボロン８０のイオン注入を行う（図３２）。
【００３２】
つぎに、熱処理して、ボロン８０を拡散し、その後、酸化雰囲気で熱処理して、ｐベース領域８１とｐベース領域８１上に例えば４０００Å程度の厚さの酸化膜８２を形成する。このとき、シリコン基板内部に２０００Å程度の厚さの酸化膜が形成され、シリコン基板の表面上に２０００Å程度の厚さの酸化膜が形成される。そのため、ＬＯＣＯＳ酸化膜７７の表面と酸化膜８２の表面との間に２０００Å程度の段差８３が形成される（図３３）。
【００３３】
つぎに、図示しないが、表面にレジストを形成し（図２２に相当する）、このレジストをパターニングする（図２３に相当する）。このレジストをマスクにｐベース領域８１上の酸化膜８２をエッチングしてトレンチ形成用のマスクを形成する（図２４に相当する）。表面に形成した図示しないレジストの表面の段差（図２２の段差６０）は２０００Å程度となり、前記の初期酸化で形成した厚い酸化膜５３の６０００Å程度の段差６０より大幅に小さくなるが、しかし依然２０００Å程度の段差がある。その後の工程は省略する。
【００３４】
尚、ＬＯＣＯＳ酸化膜７７はその性質上シリコン基板の表面層も酸化され、図３０の工程では８０００Å程度の厚さのＬＯＣＯＳ酸化膜７７は、その内の４０００Å程度はシリコン基板表面から内部に形成されるために、ＬＯＣＯＳ酸化膜７７を形成する前のシリコン表面の上に出る部分の厚さは４０００Å程度となる。つまり、シリコン基板の表面とＬＯＣＯＳ酸化膜７７の表面の段差は４０００Å程度となる。
【００３５】
一方、厚い酸化膜５３の場合はシリコン基板表面全域が８０００Å程度の厚さの酸化膜となるため、レジストをマスクにしてこの厚い酸化膜５３を選択的に除去するとシリコン基板表面と厚い酸化膜５３との段差は８０００Å程度となり、ＬＯＣＯＳ酸化膜７７の４０００Å程度の段差より大きくなる。そのため、ｐベース領域５８を形成したときに形成される酸化膜５３、８２の表面との段差は、初期酸化の場合は例えば６０００Å程度であるのに対してＬＯＣＯＳ酸化膜７７の場合は例えば２０００Å程度と小さくなる。
【特許文献１】特開昭６３−１２２１５６号公報
【特許文献２】特開平９−２３７７８４号公報
【特許文献３】特開２００１−２４４３４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００３６】
前記のように、初期酸化で形成された厚い酸化膜５３の場合もＬＯＣＯＳ酸化膜７７の場合もトレンチゲート型ＭＯＳＦＥＴの製造方法においては、トレンチ形成のための酸化膜マスクを形成する際に６０００Å程度から２０００Å程度の段差が生ずる。そのため、トレンチを形成した際にその段差がパターニングに影響を及ぼす。特に、トレンチ寸法の微細化が進むにつれて、その段差がトレンチのパターニングに与える影響は大きくなる。
【００３７】
これを具体的に説明する。図２３に示すように、レジスト６１の表面が段差部で徐々に低下して（傾斜部）一定の高さ（平坦部）になる。この表面高さが低下している箇所をパターニングすると、この箇所ではレジスト６１の膜厚が変化するため、正確なパターニングができない。そのために、トレンチ６４の微細化が困難になる。
【００３８】
例えば、図２３で示すようにレジスト６１が厚い箇所（厚い酸化膜５３に近い箇所）の開口部６２の幅ｂは狭くなり、薄い箇所（厚い酸化膜５３から離れた箇所）の開口部６２の幅ａは正規の幅となる。勿論、狭い箇所が逆に広くなる場合もある。その結果、図２４で示すように酸化膜５９の開口部６３もレジスト６１の開口部６２に対応して、幅ｄのように狭い開口部６３のものと幅ｃのように正規の開口部６３のものができる。
【００３９】
この酸化膜５９の開口部６３に対応して図２５に示すように厚い酸化膜５３に近い箇所のトレンチ６４の幅ｆは狭くなり、厚い酸化膜５３から離れた箇所のトレンチ６４の幅ｅは正規の幅になる。勿論、狭い箇所が逆に広くなる場合もある。
【００４０】
さらにトレンチ６４が微細化されトレンチの幅が狭くなると、トレンチ６４の深さが浅くなる場合がある。このように、トレンチ６４の幅と深さにバラツキがあると素子特性に対して悪影響を及ぼす。
【００４１】
また、段差６０を低減するために、ＬＯＣＯＳ酸化膜７７を用いる方法があるが、段差８３が完全には解消されないため、前記のようにトレンチ６４の微細化を阻害する。さらに、窒化膜７６をマスクとして熱酸化でＬＯＣＯＳ酸化膜７７を形成するため、高価な製造設備が必要であり、また製造コストも高くなる。そして、ＬＯＣＯＳ酸化膜８３を形成時のバーズビークによりｐベース領域８２の端部の形状に乱れが発生する場合がある。
【００４２】
また、前記の特許文献１、特許文献２に示すように、フィールド酸化膜を形成する部分に酸素イオンやアルゴンイオンを注入して増速酸化させる方法が提案されている。しかし、トレンチを形成する前にフィールド酸化膜を形成する場合には、段差が発生するので問題の解消とならない。トレンチの形成前にフィールド酸化膜を形成するのは、トレンチの形成前にｐベース領域を形成し、そのｐベース領域の形成にフィールド酸化膜をマスクとするからである。
【００４３】
もし、トレンチを形成した後にｐベース領域を形成する場合には、ｐベース領域形成のマスクとしてレジストを使用すると、レジスト除去時にトレンチ内にレジストが残留して残渣となり好ましくない。また、酸化膜のマスクでｐベース領域を形成する場合でも、酸化膜をマスクとしてパターニングするので、やはりトレンチ内に残渣が残留し好ましくない。
【００４４】
この発明の目的は、前記の課題を解決して、低コストでトレンチのばらつきがなく、かつ微細化を図ることができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００４７】
前記の目的を達成するために、
第１導電型の半導体層の表面側にレジストマスクを形成し、該レジストマスクの端部に形成された開口部から前記半導体層に第２導電型の不純物をイオン注入する工程と、
前記レジストマスクを除去し、第１の熱処理で前記不純物を拡散して第２導電型の半導体端部領域を形成する工程と、
前記半導体層の上に第１の酸化膜を形成する工程と、
段差の無い前記第１の酸化膜の上にレジストを形成し、前記第２導電型の半導体端部領域間の前記レジストにフォトリソグラフィで選択的に開口部を形成する工程と、
該レジストをマスクとして前記第１の酸化膜に開口部を形成する工程と、
該第１の酸化膜をマスクとして前記半導体層にトレンチを形成する工程と、
少なくとも前記トレンチと、第２導電型の半導体端部領域間を覆うように遮蔽部材を形成する工程と、
前記遮蔽部材をマスクとして中性イオンを注入する工程と、
前記遮蔽部材を除去する工程と、
酸化雰囲気の熱処理で、前記半導体領域の表面からトレンチ内壁にかけて第２の酸化膜を形成すると共に、前記中性イオンの注入箇所に該第２の酸化膜より厚い第３の酸化膜を形成する工程と、
前記トレンチ内の第２の酸化膜上にポリシリコンのゲート電極を形成する工程と、
前記第２導電型の半導体端部領域間に前記トレンチよりも浅い第２導電型の半導体領域を形成する工程と、
前記トレンチの側壁上部の前記第２導電型の半導体領域の表面層に第１導電型の半導体領域を形成する工程と、を含み、前記第２の酸化膜および第３の酸化膜を形成する工程よりも前に、前記第１の酸化膜を形成する工程を有する製造方法とする。
【００４８】
また、前記第２導電型の不純物をイオン注入する工程の前に、第４の酸化膜を形成するとよい。
前記第４の酸化膜がスクリーン酸化膜であるとよい。
前記半導体層の裏面側に該半導体層より高濃度な第１導電型の高濃度半導体層があるとよい。
前記高濃度半導体層を半導体基板とし、前記半導体層を前記半導体基板上に形成されたエピタキシャル層とするとよい。
前記遮蔽部材が、絶縁膜上にポリシリコンまたはレジストの少なくとも１つを積層してなるとよい。
前記中性イオンが、酸素イオン、アルゴンイオン、フッ素イオンおよびヨウ素イオンのうち少なくとも一つであるとよい。
前記第１の酸化膜を形成する工程が、第１の熱処理の後に酸化雰囲気で第２の熱処理を行うとよい。
前記絶縁膜がスクリーン酸化膜の働きをするとよい。
【発明の効果】
【００４９】
この発明によると、レジストをマスクにｐベース領域を形成するために不純物をイオン注入し、レジストを除去した後、熱処理と酸化雰囲気で不純物を拡散してｐベース領域とトレンチ形成用マスクとなる酸化膜を形成することで、酸化膜の表面は平坦となり段差が形成されない。そのために、この酸化膜をパターニングするためのレジストの表面も平坦になり段差が形成されないため、レジストのパターニングがばらつきなく微細化できる。その結果、酸化膜のパターニングもばらつきなく微細化できて、この酸化膜をマスクに形成されるトレンチもばらつきなく微細化できる。
【００５０】
また、中性イオンを打ち込んでＬＯＣＯＳ酸化膜を形成するので、窒化膜マスクが不要となり製造コストを低減することができる。
【発明を実施するための最良の形態】
【００５１】
実施の最良の形態は、トレンチのマスクとなる酸化膜の表面を平坦にして段差を形成しないことである。この平坦な酸化膜をレジストマスクでパターニングすることで、寸法通りの酸化膜マスクが得られて微細なトレンチを形成できる。また、中性イオンの種類やドーズ量により厚い酸化膜の膜厚を制御することができる。さらに、膜減りする工程がなくなるので、目的の耐圧を得るための最低限の膜厚で設計することが可能となる。以下の実施例により具体的に説明する。
【実施例１】
【００５２】
図１から図１４は、この発明の第１実施例半導体装置の製造方法を示す工程図であり、工程順で示した要部製造工程断面図である。この図は背景技術の図１６から図２９に相当する図である。
【００５３】
ｎ+ 半導体基板１（ｎ+ ドレイン層となる）上に不純物濃度が１×１０16ｃｍ-3であるｎエピタキシャル層２を形成する（図１）。つぎに、このｎエピタキシャル層２の表面にスクリーン酸化膜３を形成する。レジスト４を選択的にエッチングで除去し、マスクとしてｐベース領域の形成箇所上のスクリーン酸化膜３を部分的に露出させる（図２）。
【００５４】
つぎに、露出したスクリーン酸化膜３を介してｎエピタキシャル層２に、前記のレジスト４をマスクとしてボロン６のイオン注入５を行う（図３）。
【００５５】
つぎに、レジスト４を除去してｎエピタキシャル層２上を被覆しているスクリーン酸化膜だけを残す（図４）。
【００５６】
つぎに、熱処理して、ボロン６を拡散し、酸化雰囲気でさらに熱処理してｐベース領域７と酸化膜８を形成する。通常、最初の熱処理温度よりつぎの熱処理温度は１００℃程度低く、時間も短い。しかし、同じ熱処理温度の場合もある。例えば、１１５０℃でボロンを拡散し、その後、例えば１１００℃のスチーム酸化（もしくはパイロ酸化）してｐベース領域７と酸化膜８を形成する。勿論、例えば、１１００℃でボロンを拡散し、その後、同一温度でスチーム酸化（もしくはパイロ酸化）して、ｐベース領域７と酸化膜８を形成する場合もある（図５）。
【００５７】
つぎに、酸化膜８上にレジスト９を被覆する（図６）。
【００５８】
つぎに、ｐベース領域７上のレジスト９に開口部１０を形成しパターニングする（図７）。
【００５９】
つぎに、このレジスト９をマスクとしてｐベース領域７上の酸化膜８をエッチングして開口部１１を形成し、トレンチ形成用のマスクとする（図８）。
【００６０】
つぎに、レジスト９を除去して酸化膜８をマスクにｐベース領域７を貫通してｎエピタキシャル層２に達するトレンチ１２をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などの異方性ドライエッチングで形成し、トレンチ１２の加工時の表面荒れをＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）等のソフトエッチング処理を用いて除去し平滑化する（図９）。
【００６１】
つぎに、トレンチ１２の開口部端部を丸めるため犠牲酸化を行い、犠牲酸化膜１３でトレンチ内を含めた基板表面を被覆する（図１０）。
【００６２】
つぎに、この犠牲酸化膜１３上にポリシリコン１４を形成し、トレンチ１２をこのポリシリコン１４で充填する。トレンチ１２とトレンチ１２間のｐベース領域７上にポリシリコン１４を残すようにレジスト１５をマスクにポリシリコン１４をエッチング除去する。この後でレジスト１５を除去してポリシリコン１４のみマスクとして用いても構わない。続いて中性イオンである酸素イオン１７のイオン注入１６を行い、犠牲酸化膜１３を介してｐベース領域７の端部近傍とｎエピタキシャル層２に酸素イオン１７を導入する。このときの犠牲酸化膜１３はスクリーン酸化膜の働きをする（図１１）。
【００６３】
つぎに、レジスト１５とポリシリコン１４および犠牲酸化膜１３を除去する（図１２）。
【００６４】
つぎに、酸素雰囲気で熱処理を行い、ｐベース領域７の表面とトレンチ１２内の表面にゲート酸化膜１９を形成し、ｐベース領域７の端部近傍表面とｎエピタキシャル層２の表面にはＬＯＣＯＳ酸化膜１８を形成する。中性イオンである酸素イオン１７が打ち込まれたｐベース領域７の端部近傍表面とｎエピタキシャル層２の表面は増速酸化により酸化膜の厚みが厚くなりＬＯＣＯＳ酸化膜１８となる。この工程ではゲート酸化膜１９とＬＯＣＯＳ酸化膜１８が同時に形成されるので工数減となる（図１３）。
【００６５】
つぎに、トレンチ１２内部のゲート酸化膜１９上にポリシリコンを充填してゲート電極２０を形成し、トレンチ１２間のｐベース領域７の表面層にｎ+ ソース領域２１、ｐ+ ベースコンタクト領域２２を形成し、さらに、外周部のｐベース領域７の表面層にもｐ+ ベースコンタクト領域２２を形成する。表面に層間絶縁膜２３を形成し、この層間絶縁膜２３を開口してソース電極２４を形成し、ソース電極２４とｎ+ ソース領域２１、ｐ+ ベースコンタクト領域２２とのコンタクトを図る。さらにｎ+ 半導体基板１の裏面にドレイン電極２５を形成してトレンチゲート型ＭＯＳＦＥＴが完成する（図１４）。尚、前記のｎ+ 半導体基板１はｎ+ ドレイン層となり、ｎエピタキシャル層２はｎドリフト層となる。
【００６６】
このように、トレンチ１２を形成するためのマスクとなる図５の酸化膜８が平坦であるため、この上に形成する図６のレジスト９が均一な厚さで段差なしで形成される。そのため、トレンチ形成用マスクである酸化膜８の開口部１０は寸法通りに微細なパターンが形成できて、トレンチ１２の微細化を図ることができる。
【００６７】
また、酸素イオン１７などの中性イオンを打ち込んでＬＯＣＯＳ酸化膜１８を形成するため、窒化膜マスクは不要となり製造コストを低減できる。尚、中性イオンとしては、この他にアルゴンイオンまたはフッ素イオンおよびヨウ素イオンなどのハロゲンイオンでもよい。
【００６８】
また、ｐベース領域７の形成にレジスト４をマスクに用いるため、従来のＬＯＣＯＳ酸化膜を用いるときのようなバーズビークの影響はない。
【実施例２】
【００６９】
図３４から図３８は、この発明の第２実施例半導体装置の製造方法を示す工程図であり、工程順で示した要部製造工程断面図である。この図は背景技術の図１６から図２９に相当する図である。
【００７０】
ｎ+ 半導体基板１（ｎ+ ドレイン層となる）上に不純物濃度が１×１０16ｃｍ-3であるｎエピタキシャル層２を形成する（図３４（a））。つぎに、このｎエピタキシャル層２の表面にスクリーン酸化膜３を形成する。レジスト４を選択的にエッチングで除去し、マスクとしてｐベース領域の端部箇所上のスクリーン酸化膜３を部分的に露出させる（図３４（ｂ））。
【００７１】
つぎに、露出したスクリーン酸化膜３を介してｎエピタキシャル層２に、前記のレジスト４をマスクとしてボロン６のイオン注入５を行う。なお、このイオン注入のドーズ量は後述するｐベース領域の形成のためのボロンのイオン注入よりも少ないドーズ量とする（図３４（ｃ））。
【００７２】
つぎに、レジスト４を除去してｎエピタキシャル層２上を被覆しているスクリーン酸化膜だけを残す（図３４（ｄ））。
【００７３】
つぎに、熱処理して、ボロン６を拡散し、酸化雰囲気でさらに熱処理してｐ端部領域７ａと酸化膜８を形成する。通常、最初の熱処理温度よりつぎの熱処理温度は１００℃程度低く、時間も短い。しかし、同じ熱処理温度の場合もある。例えば、１１５０℃でボロンを拡散し、その後、例えば１１００℃のスチーム酸化（もしくはパイロ酸化）してｐ端部領域７ａと酸化膜８を形成する。勿論、例えば、１１００℃でボロンを拡散し、その後、同一温度でスチーム酸化（もしくはパイロ酸化）して、ｐ端部領域７ａと酸化膜８を形成する場合もある（図３５（ａ））。
【００７４】
つぎに、酸化膜８上にレジスト９を被覆する（図３５（ｂ））。
【００７５】
つぎに、ｐ端部領域７ａ間のｎエピタキシャル層２上のレジスト９に開口部１０を形成しパターニングする（図３５（ｃ））。
【００７６】
つぎに、このレジスト９をマスクとしてｎエピタキシャル層２上の酸化膜８をエッチングして開口部１１を形成し、トレンチ形成用のマスクとする（図３６（ａ））。
【００７７】
つぎに、レジスト９を除去して酸化膜８をマスクにｐ端部領域７ａよりも深いトレンチ１２をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などの異方性ドライエッチングで形成し、トレンチ１２の加工時の表面荒れをＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）等のソフトエッチング処理を用いて除去し平滑化する（図３６（ｂ））。
【００７８】
つぎに、トレンチ１２の開口部端部を丸めるため犠牲酸化を行い、犠牲酸化膜１３でトレンチ内を含めた基板表面を被覆する（図３６（ｃ））。
【００７９】
つぎに、この犠牲酸化膜１３上にポリシリコン１４を形成し、トレンチ１２をこのポリシリコン１４で充填する。トレンチ１２とトレンチ１２間のｎエピタキシャル層２上にポリシリコン１４を残すようにレジスト１５をマスクにポリシリコン１４をエッチング除去する。この後でレジスト１５を除去してポリシリコン１４のみマスクとして用いても構わない。続いて中性イオンである酸素イオン１７のイオン注入１６を行い、犠牲酸化膜１３を介してｐ端部領域７ａとその外側のｎエピタキシャル層２に酸素イオン１７を導入する。このときの犠牲酸化膜１３はスクリーン酸化膜の働きをする（図３７（ａ））。
【００８０】
つぎに、レジスト１５とポリシリコン１４および犠牲酸化膜１３を除去する（図３７（ｂ））。
【００８１】
つぎに、酸素雰囲気で熱処理を行い、ｎエピタキシャル層２の表面とトレンチ１２内の表面にゲート酸化膜１９を形成し、ｐ端部領域７ａとその外側のｎエピタキシャル層２の表面にはフィールド酸化膜8８を形成する。中性イオンである酸素イオン１７が打ち込まれたｐ端部領域７ａとその外側のｎエピタキシャル層２の表面は増速酸化により酸化膜の厚みが厚くなりフィールド酸化膜８８となる。この工程ではゲート酸化膜１９とフィールド酸化膜８８が同時に形成されるので工数減となる（図３７（ｃ））。
【００８２】
つぎに、トレンチ１２内部のゲート酸化膜１９上にポリシリコンを充填してゲート電極２０を形成する（図３８（ａ））。
【００８３】
つぎに、ゲート電極２０をマスクとして、ボロンのイオン注入を行い、さらに窒素雰囲気中で熱処理を行うことで、ｐベース領域７を形成する(図３８（ｂ）)。なお、このボロンのイオン注入は、前記図３４（ｃ）でのｐ端部領域７ａ形成のためのボロンのイオン注入よりも多いドーズ量とする。
【００８４】
つぎに、トレンチ１２間のｐベース領域７の表面層にｎ+ ソース領域２１、ｐ+ ベースコンタクト領域２２を形成し、さらに、外周部のｐベース領域７の表面層にもｐ+ ベースコンタクト領域２２を形成する。表面に層間絶縁膜２３を形成し、この層間絶縁膜２３を開口してソース電極２４を形成し、ソース電極２４とｎ+ ソース領域２１、ｐ+ ベースコンタクト領域２２とのコンタクトを図る。さらにｎ+ 半導体基板１の裏面にドレイン電極２５を形成してトレンチゲート型ＭＯＳＦＥＴが完成する（図３８（ｃ））。尚、前記のｎ+ 半導体基板１はｎ+ ドレイン層となり、ｎエピタキシャル層２はｎドリフト層となる。
【００８５】
このように、トレンチ１２を形成するためのマスクとなる図３５（a）の酸化膜８が平坦であるため、この上に形成する図35(b)のレジスト９が均一な厚さで段差なしで形成される。そのため、トレンチ形成用マスクである酸化膜８の開口部１０は寸法通りに微細なパターンが形成できて、トレンチ１２の微細化を図ることができる。
【００８６】
また、酸素イオン１７などの中性イオンを打ち込んでフィールド酸化膜８８を形成するため、窒化膜マスクは不要となり製造コストを低減できる。尚、中性イオンとしては、この他にアルゴンイオンまたはフッ素イオンおよびヨウ素イオンなどのハロゲンイオンでもよい。
【００８７】
また、ｐベース領域７の形成にレジスト４をマスクに用いるため、従来のＬＯＣＯＳ酸化膜を用いるときのようなバーズビークの影響はない。
【００８８】
この実施例では、ｐベース領域７とｐ端部領域７ａを別の工程で形成しているため、それぞれの深さ、不純物濃度を設定することができる。よって、ｐ端部領域７ａでのリサーフ構造を容易に形成することが可能であり、耐圧を向上させることができる。
【００８９】
なお、各図でのトレンチ１２、ｐベース領域７、ｐ端部領域７a、ゲート電極２０、ｎ＋ソース領域２１およびｐ＋ベースコンタクト領域２２の各下端は簡略化して直線で記載したが、実際は角ばらないで曲線となる。
【図面の簡単な説明】
【００９０】
【図１】この発明の第１実施例の半導体装置の製造方法を示す要部製造工程断面図
【図２】図１に続く、この発明の第１実施例の半導体装置の製造方法を示す要部製造工程断面図
【図３】図２に続く、この発明の第１実施例の半導体装置の製造方法を示す要部製造工程断面図
【図４】図３に続く、この発明の第１実施例の半導体装置の製造方法を示す要部製造工程断面図
【図５】図４に続く、この発明の第１実施例の半導体装置の製造方法を示す要部製造工程断面図
【図６】図５に続く、この発明の第１実施例の半導体装置の製造方法を示す要部製造工程断面図
【図７】図６に続く、この発明の第１実施例の半導体装置の製造方法を示す要部製造工程断面図
【図８】図７に続く、この発明の第１実施例の半導体装置の製造方法を示す要部製造工程断面図
【図９】図８に続く、この発明の第１実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１０】図９に続く、この発明の第１実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１１】図１０に続く、この発明の第１実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１２】図１１に続く、この発明の第１実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１３】図１２に続く、この発明の第１実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１４】図１３に続く、この発明の第１実施例の半導体装置の製造方法を示す要部製造工程断面図
【図１５】ｎチャネルのトレンチゲート型ＭＯＳＦＥＴの構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図、（ｃ）は（ａ）をＹ−Ｙ線で切断した要部断面図
【図１６】図１５のトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図１７】図１６に続く、図１５のトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図１８】図１７に続く、図１５のトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図１９】図１８に続く、図１５のトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図２０】図１９に続く、図１５のトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図２１】図２０に続く、図１５のトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図２２】図２１に続く、図１５のトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図２３】図２２に続く、図１５のトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図２４】図２３に続く、図１５のトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図２５】図２４に続く、図１５のトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図２６】図２５に続く、図１５のトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図２７】図２６に続く、図１５のトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図２８】図２７に続く、図１５のトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図２９】図２８に続く、図１５のトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図３０】ＬＯＣＯＳ酸化膜を有するトレンチゲート型ＭＯＳＦＥＴの要部製造工程断面図
【図３１】図３０に続く、ＬＯＣＯＳ酸化膜を有するトレンチゲート型ＭＯＳＦＥＴの要部製造工程断面図
【図３２】図３１に続く、ＬＯＣＯＳ酸化膜を有するトレンチゲート型ＭＯＳＦＥＴの要部製造工程断面図
【図３３】図３２に続く、ＬＯＣＯＳ酸化膜を有するトレンチゲート型ＭＯＳＦＥＴの要部製造工程断面図
【図３４】この発明の第２実施例の半導体装置の製造方法を示す要部製造工程断面図
【図３５】この発明の第２実施例の半導体装置の製造方法を示す要部製造工程断面図
【図３６】この発明の第２実施例の半導体装置の製造方法を示す要部製造工程断面図
【図３７】この発明の第２実施例の半導体装置の製造方法を示す要部製造工程断面図
【図３８】この発明の第２実施例の半導体装置の製造方法を示す要部製造工程断面図
【符号の説明】
【００９１】
１    ｎ+ 半導体基板（第１導電型の第２の半導体層）
２    ｎエピタキシャル層（第１導電型の第１の半導体層）
３    スクリーン酸化膜
４、９  レジスト
５    イオン注入
６    ボロン
７    ｐベース領域（第２導電型の第１の半導体領域）
７a   ｐ端部領域
８    酸化膜
１０、１１  開口部
１２    トレンチ
１３    犠牲酸化膜
１４    ポリシリコン
１５    レジスト
１６    イオン注入
１７    酸素イオン
１８    ＬＯＣＯＳ酸化膜
１９    ゲート酸化膜
２０    ゲート電極
２１   ｎ+ ソース領域（第１導電型の第２の半導体領域）
２２    ｐ+ ベースコンタクト領域
２３    層間絶縁膜
２４    ソース電極
２５    ドレイン電極
８８    フィールド酸化膜
【図１】
0005298403.tif 000002
【図２】
0005298403.tif 000003
【図３】
0005298403.tif 000004
【図４】
0005298403.tif 000005
【図５】
0005298403.tif 000006
【図６】
0005298403.tif 000007
【図７】
0005298403.tif 000008
【図８】
0005298403.tif 000009
【図９】
0005298403.tif 000010
【図１０】
0005298403.tif 000011
【図１１】
0005298403.tif 000012
【図１２】
0005298403.tif 000013
【図１３】
0005298403.tif 000014
【図１４】
0005298403.tif 000015
【図１５】
0005298403.tif 000016
【図１６】
0005298403.tif 000017
【図１７】
0005298403.tif 000018
【図１８】
0005298403.tif 000019
【図１９】
0005298403.tif 000020
【図２０】
0005298403.tif 000021
【図２１】
0005298403.tif 000022
【図２２】
0005298403.tif 000023
【図２３】
0005298403.tif 000024
【図２４】
0005298403.tif 000025
【図２５】
0005298403.tif 000026
【図２６】
0005298403.tif 000027
【図２７】
0005298403.tif 000028
【図２８】
0005298403.tif 000029
【図２９】
0005298403.tif 000030
【図３０】
0005298403.tif 000031
【図３１】
0005298403.tif 000032
【図３２】
0005298403.tif 000033
【図３３】
0005298403.tif 000034
【図３４】
0005298403.tif 000035
【図３５】
0005298403.tif 000036
【図３６】
0005298403.tif 000037
【図３７】
0005298403.tif 000038
【図３８】
0005298403.tif 000039