(57)【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルと、
メモリセル行にそれぞれ対応して設けられた複数のワード線と、
メモリセル列にそれぞれ対応して設けられた複数のビット線と、
外部から入力されたアドレス信号に従う行選択信号に基づいて前記複数のワード線のうちの１本を活性化状態に設定する選択回路と、
外部からのアドレス信号と、予め設定された不良メモリセルの不良アドレス信号とを比較する比較部を含む、アドレス比較回路とを備え、
各前記メモリセルは、
記憶するデータに応じて、第１および第２の記憶ノードを第１および第２の電位レベルの一方および他方にそれぞれ設定するためのフリップフロップ回路と、
対応するワード線とゲートとが電気的に結合され、対応するビット線と前記フリップフロップ回路との間を電気的に結合するためのアクセストランジスタとを含み、
前記アドレス比較回路は、前記比較部の比較結果に基づいてワード線の電圧の調整を指示する指示信号を出力する信号生成部をさらに含み、
データ書込時に前記指示信号に応答して前記ワード線に供給する電圧を調整するワード線電圧供給回路をさらに備える、半導体記憶装置。
【請求項２】
前記信号生成部は、前記比較部の比較結果と前記不良であると判定されたメモリセルの不良情報とに基づいて前記ワード線の電圧を通常時に用いる電圧よりも所定電圧上げるあるいは下げることをそれぞれ指示する第１および第２の指示信号のいずれか一方を出力する、請求項１記載の半導体記憶装置。
【請求項３】
前記比較部は、前記外部からのアドレス信号と前記不良アドレス信号とが一致した場合には、比較結果である一致信号を出力し、
前記メモリセルの不良情報は、前記不良メモリセルの特性に従って第１および第２の固定信号の一方として与えられ、
前記信号生成部は、前記一致信号と前記一方の固定信号とに基づいて前記第1および第
２の指示信号のいずれか一方を出力する、請求項２記載の半導体記憶装置。
【請求項４】
行列状に配置された複数のメモリセルと、
メモリセル行にそれぞれ対応して設けられた複数のワード線と、
メモリセル列にそれぞれ対応して設けられた複数のビット線と、
メモリセル列にそれぞれ対応して設けられ、対応するメモリセルの電源ノードと接続され電源電圧を供給する複数の電源線と、
外部から入力されたアドレス信号に従う列選択信号に基づいて前記複数のビット線のうちの１本を選択する選択回路と、
前記複数の電源線にそれぞれ対応して設けられ、対応する電源線に前記電源電圧を供給するための複数の電圧供給部と、
前記外部からのアドレス信号と、予め設定された不良メモリセルの不良アドレス信号とを比較する比較部を含む、アドレス比較回路とを備え、
各前記メモリセルは、
記憶するデータに応じて、第１および第２の記憶ノードを第１および第２の電位レベルの一方および他方にそれぞれ設定するためのフリップフロップ回路と、
対応するワード線とゲートとが電気的に結合され、対応するビット線と前記フリップフロップ回路との間を電気的に結合するためのアクセストランジスタとを含み、
前記アドレス比較回路は、前記比較部の比較結果に基づいて前記電源電圧の調整を指示する前記指示信号を出力する信号生成部をさらに含み、
各前記電圧供給部は、前記指示信号および前記列選択信号に基づいて前記電源電圧を調
整する調整回路を含む、半導体記憶装置。
【請求項５】
前記信号生成部は、前記比較部の比較結果と前記不良であると判定されたメモリセルの不良情報とに基づいて前記電源電圧を通常時に用いる電圧よりも所定電圧下げることを指示する前記指示信号を出力する、請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、ＳＲＡＭ（Static Random Access Memory）をメモリセルとする半導体記憶装置に関する。
【背景技術】
【０００２】
近年、携帯端末機器の普及に伴い、音声および画像のような大量のデータを高速に処理するデジタル信号処理の重要性が高くなってきている。このような携帯端末機器に搭載する半導体記憶装置として高速なアクセス処理が可能なＳＲＡＭが重要な位置を占めている。
【０００３】
一方、半導体集積回路ではプロセスの微細化の要求がますます厳しくなっておりプロセスの微細化に伴うＳＲＡＭの種々の改良発明が提案されており、電源電圧の電圧レベルを調整する方式が提案いる。
【０００４】
たとえば、特開２００６−７３１６５号公報においては、プロセスの微細化に伴うリーク電流の増大を抑制する方式が示されており、非活性なワード線の電源電圧を低く設定する方式が示されている。また、特開２００４−５７７７号公報においては、プロセスの微細化に伴ない低電源電圧（１．２Ｖ程度）で回路が駆動される場合に、動作マージンの低下を抑制するためにトランジスタのしきい値電圧に応じて電源電圧の電圧レベルを調整する方式が開示されている。
【０００５】
また、特開２００５−１０８３０７号公報においては、低温度領域におけるデータ保持不良を抑制するために電源電圧の電圧レベルを調整する方式が示されている。
【特許文献１】特開２００６−７３１６５号公報
【特許文献２】特開２００４−５７７７号公報
【特許文献３】特開２００５−１０８３０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一方、上述したような改良発明においては、種々のＳＲＡＭにおいて動作マージン等を改善するために電源電圧等を全体として調整を行なう方式が開示されていた。
【０００７】
しかしながら、プロセスの微細化等によりメモリセルのしきい値電圧Ｖｔｈが全体的にある一定の範囲に収まっている場合には、全体として電源電圧等の調整によりＳＮＭ等の改善を図ることが可能であるが、局所的にしきい値電圧Ｖｔｈが大きくばらついている場合には、個々に救済を図る必要がある。
【０００８】
従来においては、当該メモリセル（不良メモリセル）を冗長メモリセルと置換して救済する方式が採用されていた。
【０００９】
しかしながら、冗長メモリセルを設けて、不良メモリセルを救済する場合には冗長メモリセルをレイアウトする必要があり、冗長メモリセルのレイアウト面積の増大に伴うチップ面積の増大という問題が生じる。
【００１０】
本発明は、上記のような問題を解決するためになされたものであってレイアウト面積を縮小しつつ、局所的に発生する不良メモリセルの救済を図ることが可能な半導体記憶装置を提供することを目的とする。
【００１１】
また、テストモード時に簡易に不良メモリセルを判定するためのテストを実行可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一実施例によれば、半導体記憶装置は、行列状に配置された複数のメモリセルと、メモリセル行にそれぞれ対応して設けられた複数のワード線と、メモリセル列にそれぞれ対応して設けられた複数のビット線とを備える。また、半導体記憶装置は、外部から入力されたアドレス信号に従う行選択信号に基づいて複数のワード線のうちの１本を活性化状態に設定する選択回路と、外部からのアドレス信号と、予め設定された不良メモリセルの不良アドレス信号とを比較する比較部を含む、アドレス比較回路とを備える。
【００１３】
各メモリセルは、記憶するデータに応じて、第１および第２の記憶ノードを第１および第２の電位レベルの一方および他方にそれぞれ設定するためのフリップフロップ回路と、対応するワード線とゲートとが電気的に結合され、対応するビット線とフリップフロップ回路との間を電気的に結合するためのアクセストランジスタとを含む。
【００１４】
アドレス比較回路は、比較部の比較結果に基づいてワード線の電圧の調整を指示する指示信号を出力する信号生成部を含む。データ書込時に指示信号に応答してワード線に供給する電圧を調整するワード線電圧供給回路をさらに備える。
【発明の効果】
【００１５】
この一実施例によれば、外部からのアドレス信号と予め設定された不良メモリセルの不良アドレス信号とを比較する比較部の比較結果に基づいてワード線の電圧が調整される。すなわち、特定の不良メモリセルの救済を図るためにワード線の電圧が調整される。したがって、不良メモリセルに対して救済を図るために、冗長メモリセルと置換して救済するのではなく、個々の不良メモリセルに対して、その書込特性等の特性を調整して救済するため、レイアウト面積を縮小しつつ、局所的に発生する不良メモリセルの救済を図ることが可能である。
【発明を実施するための最良の形態】
【００１６】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１７】
（実施の形態１）
図１は、本発明の実施の形態１に従う半導体記憶装置１の概略ブロック図である。
【００１８】
図１を参照して、本発明の実施の形態１に従う半導体記憶装置１は、テスト信号ＴＥが入力されるテストピン２と、ヒューズ信号ＦＳ０〜ＦＳ８がそれぞれ入力されるヒューズ信号端子３と、外部からのアドレス信号ＡＤ０〜ＡＤ５が入力されるアドレス端子４とを備える。なお、通常動作モードにおいては、テスト信号ＴＥは、「Ｌ」レベルであり、テストモードにおいては、「Ｈ」レベルの信号に設定されるものとする。また、通常動作モードにおいては、ヒューズ信号ＦＳ０〜ＦＳ８は、後述するが予め設定された論理レベルの信号入力を受ける。一方、テストモードにおいては、ヒューズ信号ＦＳ０〜ＦＳ８は、任意の論理レベルの信号入力を受ける。
【００１９】
また、半導体記憶装置１は、制御信号ＷＥ，ＣＥがそれぞれ入力される制御端子５，６と、外部クロックＥＣＬＫが入力されるクロック端子７と、外部からのデータＤｉが入力されるデータ入力端子８と、データＱｉを外部に出力するためのデータ出力端子９と、外部からのコマンドＣＭＤが入力されるコマンド端子１１とを備える。
【００２０】
また、半導体記憶装置１は、行列状に集積配置された複数のＳＲＡＭメモリセル（単にメモリセルと称する）を含むメモリアレイ１５を備える。
【００２１】
メモリアレイ１５は、メモリセル行にそれぞれ対応して設けられた複数のワード線と、メモリセル列にそれぞれ対応して設けられた複数のビット線とを含む。また、メモリアレイ１５は、メモリセル列にそれぞれ対応して設けられ、各々が対応するメモリセル列の各メモリセルに対してセルの動作電圧である電源電圧を供給する複数の電源線を含む。
【００２２】
本例においては、一例としてメモリセル行に対応して設けられたワード線ＷＬ０，ＷＬ１が示されている。また、メモリセル列に対応して設けられたビット線ＢＬ０と、ビット線ＢＬ０と相補のビット線／ＢＬ０と、メモリセル列に対応して設けられたビット線ＢＬ１と、ビット線ＢＬ１と相補のビット線／ＢＬ１とが示されている。また、メモリセル列に対応して設けられた電源線ＡＲＶＤＤ０，ＡＲＶＤＤ１が示されている。
【００２３】
また、半導体記憶装置１は、アドレス端子４からアドレス信号ＡＤ０〜ＡＤ５の入力を受けてバッファ処理するアドレスバッファ１０を備える。
【００２４】
アドレスバッファ１０は、アドレス端子４からのアドレス信号ＡＤ０〜ＡＤ５をバッファ処理してアドレス比較回路８０、ロウデコーダ２０およびコラムデコーダ３０にそれぞれ出力する。本例においては、一例としてアドレス信号ＡＤ０〜ＡＤ２がロウアドレス信号であり、アドレス信号ＡＤ３〜ＡＤ５がコラムアドレス信号であるものとする。
【００２５】
半導体記憶装置１は、アドレスバッファ１０からのアドレス信号の入力を受けて行選択動作を実行するためのロウデコーダ２０と、列選択動作を実行するためのコラムデコーダ３０と、半導体記憶装置１全体を制御するコントロール回路１５０とを備える。
【００２６】
ロウデコーダ２０は、アドレスバッファ１０でバッファ処理されたロウアドレス信号（アドレス信号ＡＤ０〜ＡＤ２）に基づいて行選択信号ＲＳＬをワード線ドライバ６０に出力する。
【００２７】
コラムデコーダ３０は、アドレスバッファ１０でバッファ処理されたコラムアドレス信号（アドレス信号ＡＤ３〜ＡＤ５）に基づいてワンショットパルス信号である列選択信号ＣＳＬを列選択スイッチ１３０に出力する。
【００２８】
また、半導体記憶装置１は、ＣＥバッファ４０と、読出／書込バッファ５０と、ＣＬＫバッファ１３０と、入出力バッファ９０とを備える。
【００２９】
ＣＥバッファ４０は、制御端子６に入力される制御信号ＣＥをバッファ処理して制御信号ＣＥ♯を出力する。なお、制御信号ＣＥ＃の活性化（「Ｌ」レベル）に伴ないワード線電圧供給回路７０が活性化される。
【００３０】
読出／書込バッファ５０は、制御端子５に入力される制御信号ＷＥをバッファ処理して制御信号ＷＥ♯を出力する。なお、制御信号ＷＥ＃の論理レベルに従ってデータ書込およびデータ読出が実行される。例えば、一例として制御信号ＷＥ＃が「Ｌ」レベルの場合にデータ書込が実行され、「Ｈ」レベルの場合には、データ読出を含むデータ書込以外の動作が実行される。
【００３１】
ＣＬＫバッファ１３０は、クロック端子７から入力される外部クロックＥＣＬＫをバッファ処理して内部クロックＩＣＬＫを生成して出力する。
【００３２】
入出力バッファ９０は、データ入力端子８からのデータＤｉを受けてバッファ処理して書込データＷＤＴとして書込ドライバ１１０に出力する。また、入出力バッファ９０は、センスアンプ１２０からの読出データＲＤＴの入力を受けてバッファ処理してデータ出力端子９にデータＱｉとして出力する。
【００３３】
コントロール回路１５０は、半導体記憶装置１全体を制御するものであり、内部クロックＩＣＬＫと、外部からコマンド端子１１を介して入力されたコマンドＣＭＤと、制御信号ＣＥ＃，ＷＥ＃の入力を受けて内部クロックＩＣＬＫに同期して所定のタイミングで半導体記憶装置１の各内部回路が動作するように指示する。
【００３４】
また、半導体記憶装置１は、アドレス比較回路８０と、ワード線ドライバ６０と、ワード線電圧供給回路７０と、電圧供給回路帯１００と、書込ドライバ１１０と、センスアンプ１２０と、列選択スイッチ１３０とを備える。
【００３５】
アドレス比較回路８０は、アドレスバッファ１０からのバッファ処理したアドレス信号ＡＤ０〜ＡＤ５と、ヒューズ信号ＦＳ０〜ＦＳ８と、テスト信号ＴＥとの入力を受けて一致比較動作等を実行してその比較に基づいて制御信号ＷＬＵＰ，ＷＬＤＷＮ，ＶＤＤＷＮを出力する。
【００３６】
ワード線ドライバ６０は、ロウデコーダ２０からの行選択信号ＲＳＬに基づいて対応するワード線ＷＬを選択して駆動する。
【００３７】
ワード線電圧供給回路７０は、ワード線ドライバ６０においてワード線ＷＬを駆動する電圧を供給する回路であり後述するがアドレス比較回路８０からの制御信号ＷＬＵＰ，ＷＬＤＷＮに応答してその電圧レベルを調整する。
【００３８】
電圧供給回路帯１００は、後述するがメモリセル列にそれぞれ対応して設けられた複数の電源線ＡＲＶＤＤにそれぞれ対応して設けられた電圧供給部を含み、各電圧供給部において、電源線ＡＲＶＤＤの電圧レベルが調整される。
【００３９】
書込ドライバ１１０は、入出力バッファ９０においてバッファ処理した書込データＷＤＴの入力に基づいて列選択スイッチ１３０により選択された列に対応するビット線ＢＬおよび相補のビット線／ＢＬに対して書込データＷＤＴに応じた電圧レベルで駆動する。
【００４０】
センスアンプ１２０は、列選択スイッチ１３０により選択された列に対応するビット線ＢＬおよび相補のビット線／ＢＬとそれぞれ接続され、選択されたメモリセルからの読出データを増幅して入出力バッファ９０に出力する。
【００４１】
列選択スイッチ１３０は、コラムデコーダ３０からの列選択信号ＣＳＬの入力に応答して選択された列に対応するビット線ＢＬ、相補のビット線／ＢＬと、書込ドライバ１１０あるいはセンスアンプ１２０との電気的な接続を制御する。
【００４２】
図２は、本発明の実施の形態１に従うメモリセルＭＣの構成を説明する図である。
図２を参照して、本発明の実施の形態１に従うメモリセルＭＣは、トランジスタＰＴ１，ＰＴ２と、トランジスタＮＴ１〜ＮＴ４とを含む。なお、トランジスタＰＴ１，ＰＴ２は、一例としてＰチャネルＭＯＳトランジスタとする。また、トランジスタＮＴ１〜ＮＴ４は、一例としてＮチャネルＭＯＳトランジスタとする。ここで、トランジスタＮＴ３，ＮＴ４は、ビット線ＢＬ，／ＢＬと記憶ノードｎｄ１，ｎｄ２との間に設けられたアクセストランジスタである。
【００４３】
トランジスタＰＴ１は、電源電圧が供給される電源線ＡＲＶＤＤと記憶ノードｎｄ１との間に配置され、そのゲートは記憶ノードｎｄ２と電気的に結合される。トランジスタＮＴ１は、記憶ノードｎｄ１と接地電圧ＧＮＤとの間に配置され、そのゲートは記憶ノードｎｄ２と電気的に結合される。トランジスタＮＴ２は、記憶ノードｎｄ２と接地電圧ＧＮＤとの間に配置され、そのゲートは記憶ノードｎｄ１と電気的に結合される。トランジスタＰＴ２は、電源線ＡＲＶＤＤとノードｎｄ２との間に配置されそのゲートは記憶ノードｎｄ１と電気的に結合される。
【００４４】
このトランジスタＰＴ１，ＰＴ２およびＮＴ１，ＮＴ２は記憶ノードｎｄ１およびｎｄ２の信号レベルを保持するための２個のＣＭＯＳインバータを形成し、クロスカップリングされることによりＣＭＯＳ型のフリップフロップ回路となる。
【００４５】
トランジスタＮＴ３は、ビット線ＢＬと記憶ノードｎｄ１との間に配置され、そのゲートはワード線ＷＬと電気的に結合される。また、トランジスタＮＴ４は、記憶ノードｎｄ２と相補のビット線／ＢＬとの間に配置され、そのゲートはワード線ＷＬと電気的に結合される。
【００４６】
記憶ノードｎｄ１および記憶ノードｎｄ２に対するデータ書込および読出は、ワード線ＷＬの活性化（ハイレベル）に応答するトランジスタＮＴ３およびＮＴ４のオンによって記憶ノードｎｄ１とビット線ＢＬおよび記憶ノードｎｄ２と相補のビット線／ＢＬとがそれぞれ電気的に結合されることによって実行される。
【００４７】
たとえば、ワード線ＷＬが非活性化されて、トランジスタＮＴ３，ＮＴ４がオフしている場合には、記憶ノードｎｄ１，ｎｄ２に保持されるデータレベルに応じてそれぞれのＣＭＯＳインバータにおいてＮ型およびＰ型ＭＯＳトランジスタの一方がオンする。これにより、メモリセルに保持されるデータレベルに応じて記憶ノードｎｄ１，ｎｄ２は、データの「Ｈ」レベルに対応する電源電圧およびデータの「Ｌ」レベルに対応する接地電圧ＧＮＤのうちの一方および他方とそれぞれ電気的に結合される。これにより、周期的にワード線をオンしてリフレッシュ動作を実行することなくスタンバイ状態時においてメモリセル内にデータを保持することが可能となる。
【００４８】
図３は、本発明の実施の形態１に従う列選択スイッチ１３０を構成する列選択ゲートＧＳの構成を説明する図である。
【００４９】
図３を参照して、ここでは、本発明の実施の形態１に従う列選択スイッチ１３０の構成の一部が示されている。
【００５０】
具体的には、メモリセル列にそれぞれ対応して列選択ゲートＧＳが設けられる。
列選択ゲートＧＳは、トランスファゲートＴＧ１，ＴＧ２と、インバータＩＶ０とを含む。
【００５１】
トランジスタＴＧ１は、ビット線ＢＬと、ノードＮ０との間に設けられる。また、トランジスタゲートＴＧ２は、相補のビット線／ＢＬとノードＮ１との間に設けられる。トランスファゲートＴＧ１，ＴＧ２は、列選択信号ＣＳＬおよびインバータＩＶ０を介するその反転信号の入力を受けて動作する。
【００５２】
たとえば、列選択信号ＣＳＬが「Ｈ」レベルである場合にはトランスファゲートＴＧ１，ＴＧ２はオフしており、ビット線ＢＬと相補のビット線／ＢＬと、ノードＮ０，Ｎ１はそれぞれ電気的に切離されている。
【００５３】
また、列選択信号ＣＳＬが「Ｌ」レベルである場合にはトランスファゲートＴＧ１，ＴＧ２はオンして、ビット線ＢＬと相補のビット線／ＢＬとがノードＮ０とノードＮ１とそれぞれ電気的に結合される。すなわち、列選択信号ＣＳＬが「Ｌ」レベルで列選択ゲートＧＳが活性化される。
【００５４】
ノードＮ０およびノードＮ１は、書込ドライバ１１０の出力ノードおよびセンスアンプ１２５の入力ノードとなっている。
【００５５】
他のメモリセル列についても同様であり、メモリセル列にそれぞれ対応して設けられ、ノードＮ０，Ｎ１と対応するビット線との間に列選択ゲートＧＳが設けられる。
【００５６】
なお、データ書込時において、書込ドライバ１１０は、書込データＷＤＴの入力に基づいて出力ノードＮ０，Ｎ１を電源電圧ＶＤＤおよび接地電圧ＧＮＤの一方および他方に設定する。
【００５７】
そして、列選択ゲートＧＳを介して選択された列に対応するビット線ＢＬ，／ＢＬに供給される。そして、図示しないが選択されたメモリセル行に対応するワード線ＷＬが活性化されて選択されたメモリセルに対するデータ書込が実行される。
【００５８】
一方、データ読出時においては、列選択信号ＣＳＬの入力に応答して選択された列に対応する列選択ゲートＧＳが活性化され、選択された列に対応するビット線ＢＬ，／ＢＬとセンスアンプ１２５の入力ノードＮ０，Ｎ１とがそれぞれ電気的に結合される。そして、図示しないが選択されたメモリセル行に対応するワード線が活性化されて選択されたメモリセルの記憶ノードｎｄ１，ｎｄ２とビット線ＢＬ，／ＢＬとが電気的に結合される。選択されたメモリセルの記憶ノードｎｄ１，ｎｄ２にそれぞれ保持された電圧レベルにしたがってセンスアンプ１２５は、選択されたメモリセルが有するデータを増幅して読出データＲＤＴとして入出力バッファ９０に出力する。
【００５９】
図４は、本発明の実施の形態１に従うアドレス比較回路８０の内部の構成を説明する図である。
【００６０】
図４を参照して、本発明の実施の形態１に従うアドレス比較回路８０は、比較部８１と、テストモード回路８２と、信号生成回路８３とを含む。
【００６１】
比較部８１は、複数の排他的論理ＯＲ回路ＥＯＲと、ＮＯＲ回路ＮＲ１，ＮＲ２と、ＡＮＤ回路ＡＤで構成される。
【００６２】
比較部８１は、アドレス信号ＡＤ０〜ＡＤ５それぞれと、ヒューズ信号ＦＳ０〜ＦＳ５それぞれとの比較を実行し、全て一致すれば「Ｈ」レベルの制御信号ＨＴを出力する。不一致であれば制御信号ＨＴは「Ｌ」レベルである。
【００６３】
各排他的論理ＯＲ回路ＥＯＲは、アドレス信号ＡＤ０〜ＡＤ５と、ヒューズ信号ＦＳ０〜ＦＳ５とをそれぞれ比較する。
【００６４】
ＮＯＲ回路ＮＲ１は、アドレス信号ＡＤ０〜ＡＤ２とヒューズ信号ＦＳ０〜ＦＳ２それぞれについての比較結果を受けて、ＮＯＲ論理演算結果をＡＮＤ回路ＡＤに出力する。
【００６５】
ここで、ＮＯＲ回路ＮＲ１は、アドレス信号ＡＤ０〜ＡＤ２とヒューズ信号ＦＳ０〜ＦＳ２が全て一致した場合には、「Ｈ」レベルの信号を出力する。不一致であれば「Ｌ」レベルの信号を出力する。
【００６６】
ＮＯＲ回路ＮＲ２は、アドレス信号ＡＤ３〜ＡＤ５とヒューズ信号ＦＳ３〜ＦＳ５それぞれについての比較結果を受けて、ＮＯＲ論理演算結果をＡＮＤ回路ＡＤに出力する。
【００６７】
ここで、ＮＯＲ回路ＮＲ２は、アドレス信号ＡＤ３〜ＡＤ５とヒューズ信号ＦＳ３〜ＦＳ５が全て一致した場合には、「Ｈ」レベルの信号を出力する。不一致であれば「Ｌ」レベルの信号を出力する。
【００６８】
ＡＮＤ回路ＡＤは、ＮＯＲ回路ＮＲ１，ＮＲ２それぞれから出力された信号のＡＮＤ論理演算結果を制御信号ＨＴとして出力する。
【００６９】
ＮＯＲ回路ＮＲ１，ＮＲ２がともに「Ｈ」レベルの信号を出力した場合すなわちアドレス信号ＡＤ０〜ＡＤ５とヒューズ信号ＦＳ０〜ＦＳ５それぞれについての比較結果が全て一致した場合にＡＮＤ回路ＡＤは、制御信号ＨＴを「Ｈ」レベルとして出力する。一致しなければ制御信号ＨＴは「Ｌ」レベルである。
【００７０】
テストモード回路８２は、ＮＯＲ回路ＮＲ３と、インバータＩＶ１とを含む。
ＮＯＲ回路ＮＲ３は、制御信号ＨＴと、テスト信号ＴＥとの入力を受けて、そのＮＯＲ論理演算結果をインバータＩＶ１に出力する。インバータＩＶ１は、ＮＯＲ回路ＮＲ３の出力信号を反転して制御信号ＨＴ＃を信号生成回路８３に出力する。なお、テスト信号ＴＥは、通常動作モード時においては、「Ｌ」レベルに設定されている。したがって、ＮＯＲ回路ＮＲ３は、インバータと同様の機能であり、インバータＩＶ１を介してさらに反転されるため制御信号ＨＴの論理レベルがそのまま制御信号ＨＴ＃として信号生成回路８３に出力される。一方、テスト信号ＴＥが「Ｈ」レベルに設定されると、制御信号ＨＴの論理レベルにかかわらず、制御信号ＨＴ＃は、「Ｈ」レベルに設定される。
【００７１】
信号生成回路８３は、制御信号ＨＴ＃の入力を受けてヒューズ信号ＦＳ６〜ＦＳ８の論理レベルに基づいて制御信号ＷＬＤＷＮ，ＷＬＵＰ，ＶＤＤＷＮを出力する。
【００７２】
ここで、後述するが制御信号ＷＬＤＷＮは、ワード線ＷＬの電圧レベルを所定電圧下げることを指示する信号である。また、制御信号ＷＬＵＰは、ワード線ＷＬの電圧レベルを所定電圧上げることを指示する信号である。また、制御信号ＶＤＤＷＮは、電源線ＡＲＶＤＤの電圧レベルを所定電圧下げることを指示する信号である。
【００７３】
なお、ヒューズ信号ＦＳ０〜ＦＳ８は、予めテスト結果に基づいて固定的に信号が与えられているものとするが、テスト時においては、ヒューズ信号は、任意に設定可能であるものとする。
【００７４】
図５は、本発明の実施の形態１に従うワード線電圧供給回路７０およびワード線ドライバ６０の構成の一部を説明する図である。
【００７５】
図５を参照して、本発明の実施の形態１に従うワード線電圧供給回路７０は、トランジスタ７１，７２，７４と、インバータ７３とを含む。トランジスタ７１，７２，７４は、それぞれＰチャネルＭＯＳトランジスタである。
【００７６】
通常時において、ワード線電圧供給回路７０は、電源電圧ＶＤＤの電圧レベルを所定電圧降圧した状態に設定している。
【００７７】
トランジスタ７１は、電源電圧ＶＤＤと出力ノードＮ２との間に配置され、そのゲートは制御信号ＣＥ♯の入力を受ける。トランジスタ７２は、出力ノードＮ２と接地電圧ＧＮＤとの間に配置され、そのゲートは制御信号ＷＬＤＷＮの入力を受ける。トランジスタ７４は、出力ノードＮ２と接地電圧ＧＮＤとの間に配置され、そのゲートはインバータ７３を介する制御信号ＷＬＵＰの入力を受ける。
【００７８】
ここで、制御信号ＷＬＵＰは、通常時においては「Ｈ」レベルに設定されており、インバータ７３を介してトランジスタ７４のゲートに入力されている。
【００７９】
したがって、トランジスタ７４はオンしており、また、制御信号ＣＥ♯が活性化（「Ｌ」レベル）されることにより、トランジスタ７１がオンする。
【００８０】
したがって、電源電圧ＶＤＤと出力ノードＮ２とが電気的に結合される。また、上述したようにトランジスタ７４がオンしているため出力ノードＮ２の電圧レベルは、電源電圧ＶＤＤから所定電圧下がった電圧に設定されている。
【００８１】
ここで、制御信号ＷＬＵＰが活性化されて「Ｌ」レベルに設定された場合には、インバータ７３を介してトランジスタ７４のゲートに「Ｈ」レベルの信号が供給されるためトランジスタ７４がオフして出力ノードＮ２の電圧レベルが電源電圧ＶＤＤとなる。したがって、通常時よりもワード線ＷＬの電圧をあげることができる。
【００８２】
一方、制御信号ＷＬＤＷＮが活性化されて「Ｌ」レベルに設定された場合には、トランジスタ７２がオンする。したがって、通常時よりもワード線の電圧を下げることができる。
【００８３】
ワード線ドライバ６０は、メモリセル行にそれぞれ対応して設けられたワード線ドライバユニットＷＤＲを含む。
【００８４】
ワード線ドライバユニットＷＤＲは、トランジスタ６１，６２を含む。トランジスタ６１，６２はノードＮ２と接地電圧ＧＮＤとの間に直列に接続され、その接続ノードは、対応するワード線と接続される。そして、それぞれのゲートは行選択信号ＲＳＬの入力を受ける。
【００８５】
行選択信号ＲＳＬが、「Ｌ」レベルである場合にはトランジスタ６１がオンし、ノードＮ２とワード線ＷＬとが電気的に結合される。一方、行選択信号ＲＳＬが「Ｈ」レベルである場合にはトランジスタ６２がオンし、ワード線ＷＬと接地電圧ＧＮＤとが電気的に結合される。
【００８６】
図６は、本発明の実施の形態１に従う電圧供給回路帯１００の構成の一部を説明する図である。
【００８７】
本発明の実施の形態１に従う電圧供給回路帯１００は、メモリセル列にそれぞれ対応して設けられた複数の電圧供給部ＶＤＵを含む。
【００８８】
電圧供給部ＶＤＵは、トランジスタ１０１，１０２，１０６，１０７と、インバータ１０３〜１０６と、ＮＡＮＤ回路１０４とを含む。
【００８９】
トランジスタ１０１は、電源電圧ＶＤＤとノードＮ３との間に配置され、そのゲートはインバータ１０３を介するＮＡＮＤ回路１０４の出力ノードと電気的に結合される。
【００９０】
トランジスタ１０２は、ノードＮ３とノードＮ４との間に配置され、そのゲートはＮＡＮＤ回路１０４の出力ノードと電気的に結合される。
【００９１】
ノードＮ３は、電源線ＡＲＶＤＤｉ（０以上の自然数）と電気的に接続される。
トランジスタ１０７は、ノードＮ４と接地電圧ＧＮＤとの間に配置され、そのゲートは制御信号ＶＤＤＷＮの入力を受ける。トランジスタ１０６は、トランジスタ１０７と並列にノードＮ４と接地電圧ＧＮＤとの間に配置され、そのゲートは制御信号ＷＥ♯の入力を受ける。
【００９２】
ＮＡＮＤ回路１０４は、インバータ１０６を介する列選択信号ＣＳＬと、インバータ１０５を介する制御信号ＷＥ♯の入力を受け、そのＮＡＮＤ論理演算結果をトランジスタ１０２およびインバータ１０３に出力する。
【００９３】
動作について説明する。
ＮＡＮＤ回路１０４は、インバータ１０６を介する列選択信号ＣＳＬおよびインバータ１０５を介する制御信号ＷＥ＃の反転信号の入力に基づいてそのＮＡＮＤ論理演算結果を出力する。制御信号ＷＥ＃が「Ｈ」レベルの場合すなわちデータ書込時以外例えばデータ読出の場合においては、ＮＡＮＤ回路１０４は「Ｈ」レベルを出力する。したがって、トランジスタ１０２はオフしており、インバータ１０３を介する「Ｌ」レベルの信号の入力によりトランジスタ１０１はオンしている。
【００９４】
したがって、データ書込時以外例えばデータ読出の場合においては、電源線ＡＲＶＤＤは、電源電圧ＶＤＤと同じ電圧レベルである。
【００９５】
一方、データ書込時において、制御信号ＷＥ＃が「Ｌ」レベルに設定される。また、列選択信号ＣＳＬ（「Ｌ」レベル）の入力に基づいてＮＡＮＤ回路１０４は「Ｌ」レベルを出力する。その場合、トランジスタ１０１はオフする。また、トランジスタ１０２はオンする。したがって、ノードＮ３とノードＮ４とは電気的に結合される。なお、列選択信号ＣＳＬは、ワンショットパルス信号（「Ｌ」レベル）として入力されるものとする。
【００９６】
また、制御信号ＷＥ＃（「Ｌ」レベル）の入力に伴ない、接地電圧ＧＮＤとノードＮ４とが電気的に結合される。これにより、電源線ＡＲＶＤＤｉの電圧レベルは、電源電圧ＶＤＤよりも下がることになる。
【００９７】
また、制御信号ＶＤＤＷＮが「Ｌ」レベルである場合には、トランジスタ１０７がオンする。したがって、トランジスタ１０６，１０７がオンするため電源線ＡＲＶＤＤｉの電圧レベルは、通常時のデータ書込時の電圧よりも所定電圧さらに下がることになる。
【００９８】
以下、本発明の実施の形態１に従うヒューズ信号ＦＳ０〜ＦＳ５の設定について説明する。
【００９９】
本発明の実施の形態１においては、ヒューズ信号ＦＳ０〜ＦＳ５を設定する前にメモリアレイのそれぞれのメモリセルに対して所定のテストを行ない、選択されたメモリセルについて不良が発生した場合には結果に応じて不良メモリセルに対する不良アドレスとしてヒューズ信号ＦＳ０〜ＦＳ５をセットするものとする。
【０１００】
本例においては、一例として選択されたメモリセルについて、データ読出時にスタティックノイズマージンの低下によるデータ破壊不良が発生するか否かをテスト（ＳＮＭテストとも称する）する。また、選択されたメモリセルについてセンスアンプ１２０に対して流れるデータ読出電流量が十分であるか否かをテスト（ＳＡテストとも称する）する。また、選択されたメモリセルについてデータ書込不良が発生するか否かをテスト（書込テストとも称する）する。
【０１０１】
上記のテスト結果に基づいて選択されたメモリセルについての不良情報をヒューズ信号に登録する。
【０１０２】
例えば、ＳＮＭテストによりデータ読出時にスタティックノイズマージンの低下によるデータ破壊不良が発生すると判定された場合には、ヒューズ信号ＦＳ０〜ＦＳ５に不良メモリセルの不良アドレスをセットして、ヒューズ信号ＦＳ６を「Ｈ」レベルに設定する。例えば、ヒューズ信号のセットとしては、「Ｈ」レベルに設定する場合には、電源電圧ＶＤＤを固定電圧として接続し、「Ｌ」レベルに設定する場合には、接地電圧ＧＮＤを固定電圧として接続することが可能である。
【０１０３】
これに応答して、ヒューズ信号ＦＳ６が「Ｈ」レベルおよび制御信号ＴＥ＃が「Ｈ」レベルに設定されるに伴ない、制御信号ＷＬＤＷＮが「Ｌ」レベルに設定される。
【０１０４】
そして、ワード線電圧供給回路７０は、ヒューズ信号ＦＳ６が「Ｈ」レベルに設定されることに伴なう制御信号ＷＬＤＷＮの入力にしたがってワード線ＷＬの電圧レベルを上述したように通常時の電圧よりも低くする。これにより、アクセストランジスタであるトランジスタＮＴ３，ＮＴ４には通常時よりも低い電圧が供給されるため電気的に接続されたビット線ＢＬと相補のビット線／ＢＬの電位レベルの影響を抑制して、記憶ノードｎｄ１，ｎｄ２の電位が反転することを抑制することが可能となる。すなわち、ＳＮＭテストによりデータ読出時にスタティックノイズマージンの低下によるデータ破壊不良が発生すると判定された不良メモリセルを救済することが可能となる。
【０１０５】
また、別の例として、選択されたメモリセルについてセンスアンプ１２０に対して流れるデータ読出電流量が十分であるか否かをテスト（ＳＡテストとも称する）し、データ読出電流量が小さくて十分な増幅動作が実行できないと判定された場合には、ヒューズ信号ＦＳ７を「Ｈ」レベルに設定する。
【０１０６】
これに応答して、ヒューズ信号ＦＳ７が「Ｈ」レベルおよび制御信号ＴＥ＃が「Ｈ」レベルに設定されるに伴ない、制御信号ＷＬＵＰが「Ｌ」レベルに設定される。
【０１０７】
ヒューズ信号ＦＳ７を「Ｈ」レベルに設定することにより、ワード線ＷＬの電圧レベルを通常時の電圧よりも高くする。
【０１０８】
これにより、アクセストランジスタであるトランジスタＮＴ３，ＮＴ４には通常時よりも高い電圧が供給されるため記憶ノードｎｄ１，ｎｄ２の電位差をビット線ＢＬと相補のビット線／ＢＬとの間の電位差に十分反映してセンスアンプ１２０に流れる電流量を増加させてセンスアンプに対する動作マージンを確保することが可能となる。すなわち、センスアンプＳＡに対して動作マージンが低い不良メモリセルを救済することが可能となる。
【０１０９】
さらに、別の例として、選択されたメモリセルについてデータ書込不良が発生するか否かをテスト（書込テストとも称する）を行い、データ書込不良が発生すると判定された場合には、ヒューズ信号ＦＳ０〜ＦＳ５に不良メモリセルの不良アドレスをセットして、ヒューズ信号ＦＳ８を「Ｈ」レベルにセットする。
【０１１０】
ヒューズ信号ＦＳ８を「Ｈ」レベルおよび制御信号ＴＥ＃が「Ｈ」レベルに設定されるに伴ない、制御信号ＶＤＤＷＮが「Ｌ」レベルに設定される。
【０１１１】
制御信号ＶＤＤＷＮを「Ｌ」レベルに設定することにより、電源線ＡＲＶＤＤの電圧レベルを通常時の電圧よりも低くする。
【０１１２】
これにより、メモリセルの動作電圧が低くなったことに伴ない、データ保持特性が低下するためデータを書込易くなり、データ書込特性の低い不良メモリセルを救済することが可能となる。
【０１１３】
この点で、書込テストにより、データ書込不良が発生すると判定された場合に、、ヒューズ信号ＦＳ０〜ＦＳ５に不良メモリセルの不良アドレスをセットして、ヒューズ信号ＦＳ７を「Ｈ」レベルにセットすることも可能である。
【０１１４】
この場合、ヒューズ信号ＦＳ７を「Ｈ」レベルおよび制御信号ＴＥ＃が「Ｈ」レベルに設定されるに伴ない、制御信号ＷＬＵＰが「Ｌ」レベルに設定される。
【０１１５】
制御信号ＷＬＵＰを「Ｌ」レベルに設定することにより、ワード線ＷＬの電圧レベルを通常時の電圧よりも高くする。
【０１１６】
これにより、アクセストランジスタであるトランジスタＮＴ３，ＮＴ４には通常時よりも高い電圧が供給されるため記憶ノードｎｄ１，ｎｄ２に対してデータを書込易くなり、データ書込特性の低い不良メモリセルを救済することが可能となる。
【０１１７】
なお、ここでは、書込テストを実行して不良であると判定された場合には、ヒューズ信号ＦＳ８を「Ｈ」レベルあるいはヒューズ信号ＦＳ７を「Ｈ」レベルに設定する場合について説明したが、ヒューズ信号ＦＳ７，ＦＳ８をともに「Ｈ」レベルに設定することも可能である。ともに「Ｈ」レベルに設定することによりさらいデータ書込特性の低い不良メモリセルの書込特性を改善させることができる。
【０１１８】
図７は、通常動作モードの例１を説明するタイミングチャート図である。
ここでは、データ書込時に外部から入力されたアドレス信号が不良メモリセルではなく、正常なメモリセルをアクセスする場合について説明する。なお、ヒューズ信号ＦＳ０〜ＦＳ５は全て「Ｌ」レベルに設定されているものとする。また、ヒューズ信号ＦＳ８は「Ｈ」レベルに設定されているものとする。なお、ヒューズ信号ＦＳ６，ＦＳ７は「Ｌ」レベルに設定されている。
【０１１９】
図７を参照して、時刻Ｔ１にアドレス信号ＡＤ０が「Ｈ」レベルに設定され、アドレス信号ＡＤ１〜ＡＤ５が「Ｌ」レベルに設定されるものとする。また、時刻Ｔ１に制御信号ＷＥ＃が「Ｈ」レベルから「Ｌ」レベルに変化してデータ書込が指示される。
【０１２０】
この場合には、アドレス信号ＡＤ０〜ＡＤ５と、ヒューズ信号ＦＳ０〜ＦＳ５は一致しないため比較部８１は、制御信号ＨＴを「Ｌ」レベルとして出力する。
【０１２１】
したがって、ヒューズ信号ＦＳ８は「Ｈ」レベルに設定されているが、制御信号ＨＴは「Ｌ」レベルであるため信号生成回路８３は、制御信号ＷＬＤＷＮ，ＷＬＵＰ，ＶＤＤＷＮは、初期状態（非活性）の「Ｈ」レベルを出力した状態を維持する。
【０１２２】
なお、ワード線ＷＬの電圧レベルは、制御信号ＷＬＵＰが「Ｈ」レベルであることに伴ない、上述したようにトランジスタ７４をオンしているため電源電圧ＶＤＤから所定電圧下がった電圧に設定されている。
【０１２３】
図８は、通常動作モードの例２を説明するタイミングチャート図である。
ここでは、データ書込時に外部から入力されたアドレス信号が不良メモリセルをアクセスする場合について説明する。なお、ヒューズ信号ＦＳ０は、「Ｈ」レベルに設定され、ＦＳ１〜ＦＳ５は全て「Ｌ」レベルに設定されているものとする。また、ヒューズ信号ＦＳ８は「Ｈ」レベルに設定されているものとする。したがって、当該不良メモリセルは、不良情報としてデータ書込が不良であると判定されたものである。なお、ヒューズ信号ＦＳ６，ＦＳ７は「Ｌ」レベルに設定されている。
【０１２４】
図８を参照して、時刻Ｔ３にアドレス信号ＡＤ０が「Ｈ」レベルに設定され、アドレス信号ＡＤ１〜ＡＤ５が「Ｌ」レベルに設定されるものとする。この場合には、アドレス信号ＡＤ０〜ＡＤ５と、ヒューズ信号ＦＳ０〜ＦＳ５とが一致するため比較部８１は、時刻Ｔ４において、制御信号ＨＴを「Ｈ」レベルとして出力する。
【０１２５】
そして、ヒューズ信号ＦＳ８は「Ｈ」レベルであり、制御信号ＨＴは「Ｈ」レベルであるため信号生成回路８３は、時刻Ｔ５において、制御信号ＶＤＤＷＮを「Ｌ」レベルに設定する。
【０１２６】
これに応答して、書込電圧供給部ＶＤＵは、時刻Ｔ６においてトランジスタ１０７をオンする。したがって、上述したように電源線ＡＲＶＤＤの電圧レベルを通常時の電圧から所定電圧さらに下げる。
【０１２７】
これにより、当該不良メモリセルのデータ書込において、電源線ＡＲＶＤＤの電圧レベルを下げることによってデータ書込特性の低い不良メモリセルの書込特性を改善させてデータ書込を可能とすることができる。
【０１２８】
図９は、通常動作モードの例３を説明するタイミングチャート図である。
ここでは、データ読出時に外部から入力されたアドレス信号が不良メモリセルをアクセスする場合について説明する。なお、ヒューズ信号ＦＳ０〜ＦＳ５は全て「Ｌ」レベルに設定されているものとする。また、ヒューズ信号ＦＳ７は「Ｈ」レベルに設定されているものとする。したがって、当該不良メモリセルは、不良情報としてセンスアンプＳＡの動作マージンが低いと判定されたものである。
【０１２９】
なお、ヒューズ信号ＦＳ６，ＦＳ８は「Ｌ」レベルに設定されている。
図９を参照して、時刻Ｔ１０にアドレス信号ＡＤ０が「Ｈ」レベルから「Ｌ」レベルに設定され、アドレス信号ＡＤ１〜ＡＤ５が「Ｌ」レベルに設定されるものとする。この場合には、アドレス信号ＡＤ０〜ＡＤ５と、ヒューズ信号ＦＳ０〜ＦＳ５とが一致するため比較部８１は、時刻Ｔ１１において、制御信号ＨＴを「Ｈ」レベルとして出力する。
【０１３０】
そして、ヒューズ信号ＦＳ７は「Ｈ」レベルであり、制御信号ＨＴは「Ｈ」レベルであるため信号生成回路８３は、時刻Ｔ１２において、制御信号ＷＬＵＰを「Ｌ」レベルに設定する。
【０１３１】
これに応答して、ワード線電圧供給回路７０は、時刻Ｔ１３においてトランジスタ７４をオフする。したがって、上述したようにノードＮ２の電圧レベルを通常時の電圧から所定電圧さらに上げる。すなわち、ワード線に供給される電圧レベルを電源電圧ＶＤＤとする。
【０１３２】
これにより、当該不良メモリセルのデータ読出において、ワード線ＷＬの電圧レベルを所定電圧上げることによってセンスアンプＳＡの動作マージンが低いと判定された不良メモリセルの書込特性を改善させてデータ書込を可能とすることができる。
【０１３３】
したがって、本発明の実施の形態１に従う構成により、不良メモリセルに対して救済を図るために、冗長メモリセルと置換して救済するのではなく、個々の不良メモリセルに対して、その書込特性等の特性を調整して救済する方式を採用するため、冗長メモリセルをレイアウトする必要がなく、冗長メモリセルのレイアウト面積の増大に伴うチップ面積の増大を抑制することが可能である。すなわち、レイアウト面積を縮小しつつ、局所的に発生する不良メモリセルの救済を図ることが可能である。
【０１３４】
（実施の形態２）
上記においては、通常動作モードにおける不良メモリセルの救済について説明した。すなわちテスト結果に基づいて不良メモリセルのアドレス信号および不良情報をヒューズ信号に登録する場合について説明した。
【０１３５】
本実施の形態２においては、上記構成において、テストモードにおいてヒューズ信号を登録するための上記テストを実行する方式について説明する。
【０１３６】
まず、データ読出時のＳＮＭテストについて説明する。
テスト時において、テスト信号ＴＥ（「Ｈ」レベル）が入力される。アドレス比較回路８０のテストモード回路８２は、テスト信号ＴＥ（「Ｈ」レベル）が入力されることにより、制御信号ＨＴ＃を「Ｈ」レベルに設定する。したがって、上述したように比較部８１の比較結果によらずに制御信号ＨＴ＃（「Ｈ」レベル）が信号生成回路８３に入力される。
【０１３７】
信号生成回路８３は、制御信号ＨＴ＃（「Ｈ」レベル）の入力に伴ない、入力されるヒューズ信号ＦＳ６〜ＦＳ８の入力に従って制御信号ＷＬＤＷＮ，ＷＬＵＰ，ＶＤＤＷＮを出力する。
【０１３８】
そして、ＳＮＭテストにおいては、ヒューズ信号ＦＳ７を「Ｈ」レベルに設定する。その他のヒューズ信号ＦＳ６，ＦＳ８を「Ｌ」レベルに設定する。なお、テストモード時においては、ヒューズ信号ＦＳ０〜ＦＳ５は無効であり、ヒューズ信号ＦＳ６〜ＦＳ８を外部から所定の論理レベルで入力することによりテストを実行する。
【０１３９】
これに応答して信号生成回路８３は、制御信号ＷＬＵＰを「Ｌ」レベルに活性化させる。
【０１４０】
また、ロウデコーダ２０およびコラムデコーダ３０は、入力されたアドレス信号に基づいて上述した行および列選択動作を実行する。
【０１４１】
具体的には、アドレス信号の入力に基づいてワード線ドライバ６０の対応するワード線ドライバユニットＷＤＲが選択される。また、列選択スイッチ１３０において対応する列選択ゲートＧＳが選択される。
【０１４２】
具体的には、行選択信号ＲＳＬにしたがって対応するワード線ドライバユニットＷＤＲのトランジスタ６１がオンして、ノードＮ２と選択されたワード線ＷＬとが電気的に結合される。また、列選択信号ＣＳＬにしたがって対応する列選択ゲートＧＳが活性化され、選択されたビット線ＢＬと、相補のビット線／ＢＬとがセンスアンプ１２５と電気的に結合される。
【０１４３】
ここで、上述したようにワード線電圧供給回路７０は、制御信号ＷＬＵＰ（「Ｌ」レベル）の入力に応答してトランジスタ７４をオフする。したがって、ノードＮ２の電圧は、電源電圧ＶＤＤとなり通常時から所定電圧上がることになる。
【０１４４】
したがって、選択されたワード線ＷＬに対して通常時の電圧よりも所定電圧さらに上昇したワード線電圧が供給される。
【０１４５】
そして、選択されたメモリセルのアクセストランジスタであるトランジスタＮＴ３，ＮＴ４には通常時よりも高い電圧が供給されるためＳＮＭが低い不良メモリセルの場合には、電気的に接続されたビット線ＢＬと相補のビット線／ＢＬの電位レベルに従って記憶ノードｎｄ１，ｎｄ２の電位が反転するすなわちスタティックノイズマージンの低下によるデータ破壊不良が生じる可能性がある。
【０１４６】
そして、センスアンプ１２０から読み出されたデータと、予め書き込みを行ったデータと比較することにより、反転していればスタティックノイズマージンの低下によるデータ破壊不良であるとして、上述したように当該不良メモリセルの不良アドレスと、当該不良メモリセルの不良情報をヒューズ信号により登録する。
【０１４７】
具体的には、ヒューズ信号ＦＳ０〜ＦＳ５に不良メモリセルの不良アドレスをセットして、ヒューズ信号ＦＳ７を「Ｈ」レベルにセットして、ワード線ＷＬの電圧レベルを通常時の電圧よりも低くする。これにより、アクセストランジスタであるトランジスタＮＴ３，ＮＴ４には通常時よりも低い電圧が供給されるため電気的に接続されたビット線ＢＬと相補のビット線／ＢＬの電位レベルの影響を抑制して、記憶ノードｎｄ１，ｎｄ２の電位が反転することを抑制することが可能となる。すなわち、ＳＮＭが低い不良メモリセルを救済することが可能となる。
【０１４８】
次に、データ読出時のＳＡテストについて説明する。
上述したようにテスト時において、テスト信号ＴＥ（「Ｈ」レベル）が入力される。アドレス比較回路８０のテストモード回路８２は、テスト信号ＴＥ（「Ｈ」レベル）が入力されることにより、制御信号ＨＴ＃を「Ｈ」レベルに設定する。したがって、上述したように比較部８１の比較結果によらずに制御信号ＨＴ＃（「Ｈ」レベル）が信号生成回路８３に入力される。
【０１４９】
信号生成回路８３は、制御信号ＨＴ＃（「Ｈ」レベル）の入力に伴ない、入力されるヒューズ信号ＦＳ６〜ＦＳ８の入力に従って制御信号ＷＬＤＷＮ，ＷＬＵＰ，ＶＤＤＷＮを出力する。
【０１５０】
そして、ＳＡテストにおいては、ヒューズ信号ＦＳ６を「Ｈ」レベルに設定する。その他のヒューズ信号ＦＳ７，ＦＳ８を「Ｌ」レベルに設定する。
【０１５１】
これに応答して信号生成回路８３は、制御信号ＷＬＤＷＮを「Ｌ」レベルに活性化させる。
【０１５２】
また、上述しようにロウデコーダ２０およびコラムデコーダ３０は、入力されたアドレス信号に基づいて行および列選択動作を実行する。
【０１５３】
そして、本例においては、ワード線電圧供給回路７０は、制御信号ＷＬＤＷＮ（「Ｌ」レベル）の入力に応答してトランジスタ７２をオンする。したがって、ノードＮ２の電圧は、通常時の電圧からさらに所定電圧下がることになる。
【０１５４】
したがって、選択されたワード線ＷＬに対して通常時の電圧よりも所定電圧さらに下がったワード線電圧が供給される。
【０１５５】
そして、選択されたメモリセルのアクセストランジスタであるトランジスタＮＴ３，ＮＴ４には通常時よりも所定電圧さらに下がった電圧が供給されるため電気的に接続されたビット線ＢＬと相補のビット線／ＢＬとの間に記憶ノードｎｄ１，ｎｄ２の電位に従った電位差が伝達されない場合には、センスアンプ１２０におけるデータ読出不良が生じる可能性がある。
【０１５６】
そして、センスアンプ１２０から読み出されたデータと、予め書き込みを行ったデータと比較することにより、反転していればデータ読出不良であるとして、当該不良メモリセルの不良アドレスと、当該不良メモリセルの不良情報をヒューズ信号により登録する。具体的には、ヒューズ信号ＦＳ０〜ＦＳ５に不良メモリセルの不良アドレスをセットして、ヒューズ信号ＦＳ７を「Ｈ」レベルにセットする。
【０１５７】
具体的には、ヒューズ信号ＦＳ０〜ＦＳ５に不良メモリセルの不良アドレスをセットするとともに、ヒューズ信号ＦＳ７を「Ｈ」レベルにセットして、ワード線ＷＬの電圧レベルを通常時の電圧よりも高くする。これにより、アクセストランジスタであるトランジスタＮＴ３，ＮＴ４には通常時よりも高い電圧が供給されるため記憶ノードｎｄ１，ｎｄ２の電位差をビット線ＢＬと相補のビット線／ＢＬとの間の電位差に十分反映してセンスアンプ１２０に流れる電流量を増加させてセンスアンプに対する動作マージンを確保することが可能となる。すなわち、センスアンプＳＡに対して動作マージンが低い不良メモリセルを救済することが可能となる。
【０１５８】
次に、データ書込時の書込テストについて説明する。
上述したようにテスト時において、テスト信号ＴＥ（「Ｈ」レベル）が入力される。アドレス比較回路８０のテストモード回路８２は、テスト信号ＴＥ（「Ｈ」レベル）が入力されることにより、制御信号ＨＴ＃を「Ｈ」レベルに設定する。したがって、上述したように比較部８１の比較結果によらずに制御信号ＨＴ＃（「Ｈ」レベル）が信号生成回路８３に入力される。
【０１５９】
信号生成回路８３は、制御信号ＨＴ＃（「Ｈ」レベル）の入力に伴ない、入力されるヒューズ信号ＦＳ６〜ＦＳ８の入力に従って制御信号ＷＬＤＷＮ，ＷＬＵＰ，ＶＤＤＷＮを出力する。
【０１６０】
ここで、書込テストにおいては、ヒューズ信号ＦＳ６〜ＦＳ８は全て「Ｌ」レベルに設定する。
【０１６１】
したがって、信号生成回路８３は、全て「Ｈ」レベルであり、電圧調整は実行されない。
【０１６２】
また、上述しようにロウデコーダ２０およびコラムデコーダ３０は、入力されたアドレス信号に基づいて行および列選択動作を実行する。
【０１６３】
この状態において、書込ドライバ１１０から書込データＷＤＴに応じた電圧レベルでビット線ＢＬと、相補のビット線／ＢＬとを駆動して選択されたメモリセルに対してデータ書込が実行可能であるかをテストする。具体的には、保持されているデータと反対のデータを書き込むテストをする。
【０１６４】
データ書込特性が低いメモリセルについては、データ書込を実行することができない。一方、データ書込特性が高いメモリセルについては、データ書込を実行することが可能である。
【０１６５】
そして、当該データ書込を実行した後、データ読出を実行してセンスアンプ１２０から読み出されたデータと、書き込んだデータとを比較して反転していればデータ書込は正常であり、反転していなければデータ書込は不良である。
【０１６６】
したがって、上記のテストを実行して、データ書込が不良であると判定されたメモリセルについては、当該不良メモリセルの不良アドレスと、当該不良メモリセルの不良情報をヒューズ信号により登録する。具体的には、ヒューズ信号ＦＳ０〜ＦＳ５に不良メモリセルの不良アドレスをセットして、ヒューズ信号ＦＳ８を「Ｈ」レベルにセットする。
【０１６７】
ヒューズ信号ＦＳ８を「Ｈ」レベルに設定することにより、電源線ＡＲＶＤＤの電圧レベルを通常時の電圧よりも低くする。
【０１６８】
これにより、メモリセルの動作電圧が低くなったことに伴ない、データ保持特性が低下するためデータを書込易くなり、データ書込特性の低い不良メモリセルを救済することが可能となる。
【０１６９】
また、別の書込テストについて説明する。
別の書込テストにおいては、ヒューズ信号ＦＳ６を「Ｈ」レベルに設定する。その他のヒューズ信号ＦＳ７，ＦＳ８を「Ｌ」レベルに設定する。
【０１７０】
これに応答して信号生成回路８３は、制御信号ＷＬＤＷＮを「Ｌ」レベルに活性化させる。
【０１７１】
また、上述しようにロウデコーダ２０およびコラムデコーダ３０は、入力されたアドレス信号に基づいて行および列選択動作を実行する。
【０１７２】
そして、本例においては、ワード線電圧供給回路７０は、制御信号ＷＬＤＷＮ（「Ｌ」レベル）の入力に応答してトランジスタ７２をオンする。したがって、ノードＮ２の電圧は、通常時の電圧からさらに所定電圧下がることになる。
【０１７３】
したがって、選択されたワード線ＷＬに対して通常時の電圧よりも所定電圧さらに下がったワード線電圧が供給される。
【０１７４】
この状態において、書込ドライバ１１０から書込データＷＤＴに応じた電圧レベルでビット線ＢＬと、相補のビット線／ＢＬとを駆動して選択されたメモリセルに対してデータ書込が実行可能であるかをテストする。具体的には、保持されているデータと反対のデータを書き込むテストをする。
【０１７５】
選択されたワード線ＷＬに対して通常時の電圧よりも所定電圧さらに下がったワード線電圧が供給されるためデータ書込特性が低いメモリセルについては、データ書込を実行することができない。一方、データ書込特性が高いメモリセルについては、データ書込を実行することが可能である。
【０１７６】
そして、当該データ書込を実行した後、データ読出を実行してセンスアンプ１２０から読み出されたデータと、書き込んだデータとを比較して反転していればデータ書込は正常であり、反転していなければデータ書込は不良である。
【０１７７】
したがって、上記のテストを実行して、データ書込が不良であると判定されたメモリセルについては、当該不良メモリセルの不良アドレスと、当該不良メモリセルの不良情報をヒューズ信号により登録する。具体的には、ヒューズ信号ＦＳ０〜ＦＳ５に不良メモリセルの不良アドレスをセットして、ヒューズ信号ＦＳ７を「Ｈ」レベルにセットする。
【０１７８】
ヒューズ信号ＦＳ７を「Ｈ」レベルに設定することにより、ワード線ＷＬの電圧レベルを通常時の電圧よりも高くする。
【０１７９】
これにより、アクセストランジスタであるトランジスタＮＴ３，ＮＴ４には通常時よりも高い電圧が供給されるため記憶ノードｎｄ１，ｎｄ２に対してデータを書込易くなり、データ書込特性の低い不良メモリセルを救済することが可能となる。
【０１８０】
図１０は、テストモードを説明するタイミングチャート図である。
ここでは、テストモード時に、不良メモリセルを判定するアクセスを実行する場合について説明する。なお、ヒューズ信号ＦＳ０〜ＦＳ５は全て「Ｌ」レベルに設定されているものとする。また、ヒューズ信号ＦＳ６は「Ｈ」レベルに設定されているものとする。
【０１８１】
したがって、テスト時において上述したＳＡテストを実行する。
まず、時刻Ｔ１５において、テスト信号ＴＥが「Ｈ」レベルに設定される。
【０１８２】
信号生成回路８３は、時刻Ｔ１６においてテスト信号ＴＥおよびヒューズ信号ＦＳ６に基づいて制御信号ＷＬＤＷＮを「Ｌ」レベルに活性化させる。
【０１８３】
また、上述しようにロウデコーダ２０およびコラムデコーダ３０は、入力されたアドレス信号に基づいて行および列選択動作を実行する。
【０１８４】
そして、本例においては、ワード線電圧供給回路７０は、制御信号ＷＬＤＷＮ（「Ｌ」レベル）の入力に応答してトランジスタ７２をオンする。したがって、時刻Ｔ１７において、ノードＮ２の電圧は、通常時の電圧からさらに所定電圧下がることになる。
【０１８５】
したがって、選択されたワード線ＷＬに対して通常時の電圧よりも所定電圧さらに下がったワード線電圧が供給される。
【０１８６】
この状態で、上述したＳＡテストを実行する。
具体的には、センスアンプ１２０から読み出されたデータと、予め書き込みを行ったデータと比較することにより、反転していればデータ読出不良であるとして、当該不良メモリセルの不良アドレスと、当該不良メモリセルの不良情報をヒューズ信号により登録する。具体的には、ヒューズ信号ＦＳ０〜ＦＳ５に不良メモリセルの不良アドレスをセットして、ヒューズ信号ＦＳ７を「Ｈ」レベルにセットする。
【０１８７】
ヒューズ信号ＦＳ７を「Ｈ」レベルに設定することにより、ワード線ＷＬの電圧レベルを通常時の電圧よりも高くする。
【０１８８】
これにより、アクセストランジスタであるトランジスタＮＴ３，ＮＴ４には通常時よりも高い電圧が供給されるため記憶ノードｎｄ１，ｎｄ２の電位差をビット線ＢＬと相補のビット線／ＢＬとの間の電位差に十分反映してセンスアンプ１２０の動作マージンを確保することが可能となる。すなわち、センスアンプＳＡの動作マージンが低い不良メモリセルを救済することが可能となる。
【０１８９】
すなわち、本発明の実施の形態２に従う方式により、テストモード時に簡易に不良メモリセルのテストを実行することが可能である。
【０１９０】
なお、上記テストは、１つのメモリセルに対してアクセスして、１ビットずつ実行することも可能であるし、複数のセンスアンプおよび複数の書込ドライバを設けることにより複数ビット並列にテストすることも可能である。
【０１９１】
また、アドレス比較回路８０において、１つの不良メモリセルの不良アドレス信号と不良情報を登録する構成について説明したが、これに限られず、同様の構成の複数のアドレス比較回路を設けることにより複数の不良メモリセルを救済することが可能である。
【０１９２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１９３】
【図１】本発明の実施の形態１に従う半導体記憶装置１の概略ブロック図である。
【図２】本発明の実施の形態１に従うメモリセルＭＣの構成を説明する図である。
【図３】本発明の実施の形態１に従う列選択スイッチ１３０を構成する列選択ゲートＧＳの構成を説明する図である。
【図４】本発明の実施の形態１に従うアドレス比較回路８０の内部の構成を説明する図である。
【図５】本発明の実施の形態１に従うワード線電圧供給回路７０およびワード線ドライバ６０の構成の一部を説明する図である。
【図６】本発明の実施の形態１に従う電圧供給回路帯１００の構成の一部を説明する図である。
【図７】通常動作モードの例１を説明するタイミングチャート図である。
【図８】通常動作モードの例２を説明するタイミングチャート図である。
【図９】通常動作モードの例３を説明するタイミングチャート図である。
【図１０】テストモードを説明するタイミングチャート図である。
【符号の説明】
【０１９４】
１  半導体記憶装置、２  テストピン、３  ヒューズ信号端子、４  アドレス端子、５，６  制御端子、７  クロック端子、８  データ入力端子、９  データ出力端子、１０  アドレスバッファ、１５  メモリアレイ、２０  ロウデコーダ、３０  コラムデコーダ、４０  ＣＥバッファ、５０  読出／書込バッファ、６０  ワード線ドライバ、７０  ワード線電圧供給回路、８０  アドレス比較回路、９０  入出力バッファ、１００  電圧供給回路帯、１１０  書込ドライバ、１２０  センスアンプ、１３０  列選択スイッチ、１５０  コントロール回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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