(57)【特許請求の範囲】
【請求項１】
半導体基板に、電界効果トランジスタが形成される素子分離領域に囲まれた第１活性領域と、第２の方向に延びる電位給電部が形成される素子分離領域に囲まれた第２活性領域と、前記第２の方向と直交する第１の方向に配置された前記第１活性領域と前記第２活性領域とを繋ぐ素子分離領域に囲まれた結合用の第３活性領域と、
前記電界効果トランジスタのソースまたはドレイン用の第１導電型の第１半導体領域と、前記電位給電部用の前記第１導電型と反対の第２導電型の第２半導体領域とを有し、
前記第１半導体領域と前記第２半導体領域とが直接接し、前記第１半導体領域の表面および前記第２半導体領域の表面に形成されたシリサイド層により、前記第１半導体領域と前記第２半導体領域とが電気的に接続された半導体装置であって、
前記第１半導体領域と前記第２半導体領域とが接する境界部が前記第２活性領域内に形成されており、前記第１半導体領域が前記第１活性領域および前記第３活性領域のみならず、前記第２活性領域の一部にも形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第２活性領域に形成された前記第１半導体領域は、前記第２活性領域の前記第１の方向に沿った幅よりも短い幅で、かつ、前記第３活性領域の前記第２の方向に沿った幅よりも長い、所定の長さで前記第２の方向に延びて形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記第２活性領域に形成された前記第１半導体領域は、前記第２活性領域の前記第１の方向に沿った幅と同じ幅で、かつ、前記第３活性領域の前記第２の方向に沿った幅よりも長い、所定の長さで前記第２の方向に延びて形成されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、コンタクトホールが、前記第２活性領域内に形成された前記第１半導体領域と前記第２半導体領域との境界部上に、前記第１半導体領域と前記第２半導体領域とに跨って形成されていることを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置において、コンタクトホールが、前記第２活性領域内に形成された前記第１半導体領域上と、前記第２半導体領域上とにそれぞれ形成されており、前記第１半導体領域と前記第２半導体領域とに跨って形成されていないことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記第１活性領域、前記第２活性領域および前記第３活性領域は、前記半導体基板に形成された前記第２導電型のウェル内に形成されており、前記第２半導体領域と前記ウェルとが繋がっていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、前記シリサイド層はコバルトシリサイド層、ニッケルシリサイド層またはチタンシリサイド層であることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記電界効果トランジスタのゲート電極が、前記第１の方向に延びて、前記第１活性領域に形成されていることを特徴とする半導体装置。
【請求項９】
（ａ）半導体基板の主面に、素子分離領域で囲まれた電界効果トランジスタ用の第１活性領域と、第２の方向に延びる電位給電部用の第２活性領域と、前記第２の方向と直交する第１の方向に位置する前記第１活性領域と前記第２活性領域とを繋ぐ結合用の第３活性領域とを形成する工程と、
（ｂ）前記半導体基板に第２導電型の不純物を導入して、前記第１活性領域、前記第２活性領域および前記第３活性領域に前記第２導電型のウェルを形成する工程と、
（ｃ）前記第１活性領域の前記半導体基板の表面に前記電界効果トランジスタのゲート絶縁膜を形成する工程と、
（ｄ）前記第１活性領域の前記ゲート絶縁膜上に前記電界効果トランジスタのゲート電極を形成する工程と、
（ｅ）イオン注入法によって、前記第１活性領域と、前記第２活性領域の一部と、前記第３活性領域とに、前記第２導電型と反対の第１導電型からなる前記電界効果トランジスタのソースまたはドレイン用の第１半導体領域を形成する工程と、
（ｆ）前記第１半導体領域が形成されない前記第２活性領域の他の一部に、イオン注入法によって、前記第２導電型の不純物からなる前記電位給電部用の第２半導体領域を形成し、前記第１半導体領域と前記第２半導体領域とが接する境界部を前記第２活性領域内に形成する工程と、
（ｇ）前記第１活性領域、前記第２活性領域および前記第３活性領域の表面にシリサイド層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、前記第２活性領域に形成された前記第１半導体領域は、前記第２活性領域の前記第１の方向に沿った幅よりも短い幅で、かつ、前記第３活性領域の前記第２の方向に沿った幅よりも長い、所定の長さで形成されることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、前記第２活性領域に形成された前記第１半導体領域は、前記第２活性領域の前記第１の方向に沿った幅と同じ幅で、かつ、前記第３活性領域の前記第２の方向に沿った幅よりも長い、所定の長さで前記第２の方向に延びて形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、さらに前記（ｇ）工程の後、
（ｈ）前記シリサイド層の表面を含む前記半導体基板上に層間絶縁膜を形成する工程と、
（ｉ）前記層間絶縁膜に、前記シリサイド層に達する複数のコンタクトホールを形成する工程とを有し、
前記第２活性領域内に形成された前記第１半導体領域と前記第２半導体領域との境界部上に、前記第１半導体領域と前記第２半導体領域とに跨った前記コンタクトホールを形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、さらに前記（ｇ）工程の後、
（ｈ）前記シリサイド層の表面を含む前記半導体基板上に層間絶縁膜を形成する工程と、
（ｉ）前記層間絶縁膜に、前記シリサイド層に達する複数のコンタクトホールを形成する工程とを有し、
前記第２活性領域内に形成された前記第１半導体領域上と、前記第２半導体領域上とにそれぞれ前記コンタクトホールを形成し、前記第１半導体領域と前記第２半導体領域とに跨って前記コンタクトホールを形成しないことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法において、前記シリサイド層はコバルトシリサイド層、ニッケルシリサイド層またはチタンシリサイド層であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項９記載の半導体装置の製造方法において、前記第１の方向に延びる前記電界効果トランジスタのゲート電極を前記第１活性領域に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ｎ型の拡散領域（不純物領域、半導体領域）とｐ型の拡散領域（不純物領域、半導体領域）とが接するバッティング・ディフュージョン（Butting Diffusion）構造を有する半導体素子を備えた半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２００６−２８７２５７号公報（特許文献１参照）には、隣接するセルとの境界線を越えて形成されたサブストレート領域を有するスタンダードセルにおいて、サブストレート領域に所定の電位を供給するコンタクトは、サブストレート領域の幅の中心からセルの内側よりに配置され、コンタクトが配置された部分のサブストレート領域を形成する拡散層は、セルの内側に拡張されて形成された構成が開示されている。
【０００３】
また、例えば特開２００５−３４７３６０号公報（特許文献２参照）には、シリコン基板に設けられたｐウェル内にｎ型不純物領域が形成されたＭＯＳトランジスタを備え、ｐウェルに対してＧＮＤ電位を供給するためのＧＮＤコンタクトを備える半導体装置において、ｎ型不純物領域の一部がエッチング除去されており、このエッチング除去された領域のシリコン基板にｐ型の給電用の拡散層が形成され、この給電用の拡散層に接続するＧＮＤコンタクトによりｐウェルへの給電を行う構成が開示されている。
【特許文献１】特開２００６−２８７２５７号公報（段落［０００７］、段落［００１７］、図１）
【特許文献２】特開２００５−３４７３６０号公報（段落［００１９］〜［００２７］、図２、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者らは、ｎチャネル型電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ｎチャネル型ＭＩＳＦＥＴ）とｐチャネル型電界効果トランジスタ（ｐチャネル型ＭＩＳＦＥＴ）とから構成される種々のＣＭＯＳ（Complementary Metal Oxide Semiconductor）論理回路を用いた半導体装置を開発している。
【０００５】
近年、半導体製品のチップ面積の縮小に伴い、ＣＭＯＳ論理回路のサイズの縮小も検討されており、本発明者らは、その対策の一つとして、バッティング・ディフュージョン構造の採用を検討している。例えばＮＡＮＤ型のＣＭＯＳ論理回路にバッティング・ディフュージョン構造を採用した場合は、ｐチャネル型ＭＩＳＦＥＴでは、Ｖｄｄ電位を供給するＶｄｄ電位給電部用のｎ型半導体領域とソース用のｐ型半導体領域とが直接接続され、ｎチャネル型ＭＩＳＦＥＴでは、Ｖｓｓ電位を供給するＶｓｓ電位給電部用のｐ型半導体領域とソース用のｎ型半導体領域とが直接接続される。
【０００６】
しかしながら、バッティング・ディフュージョン構造については、以下に説明する種々の技術的課題が存在する。
【０００７】
図２１は、本発明者らによって検討されたバッティング・ディフュージョン構造を採用した２入力ＮＡＮＤ型のＣＭＯＳ論理回路の一例を示す要部平面図、図２２（ａ）は、本発明者らによって検討されたバッティング・ディフュージョン構造の不良例を示す要部平面図、図２２（ｂ）は、同図（ａ）のＤ−Ｄ′線における要部断面図である。図２１および図２２（ａ）には、ｐチャネル型ＭＩＳＦＥＴを構成するゲート電極とソース・ドレイン用のｐ型半導体領域、ｎチャネル型ＭＩＳＦＥＴを構成するゲート電極とソース・ドレイン用のｎ型半導体領域、Ｖｄｄ電位給電部、Ｖｓｓ電位給電部およびコンタクトホールを示しており、シリサイド層および配線は省略している。
【０００８】
図２１に示すように、半導体基板５１の主面には、ソースを共有する２つのｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）が形成された活性領域（以下、ｐＭＩＳ用の活性領域と記す）５２ａと、Ｖｄｄ電位給電部が形成された活性領域（以下、Ｖｄｄ電位給電部用の活性領域と記す）５２ｂとがそれぞれ素子分離領域５３で規定されて（囲まれて）形成されている。さらに、ｐＭＩＳ用の活性領域５２ａとＶｄｄ電位給電部用の活性領域５２ｂとの間には、両者を結ぶ活性領域（以下、ｐＭＩＳ結合用の活性領域と記す）５２ｃが形成されており、このｐＭＩＳ結合用の活性領域５２ｃには、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソース用のｐ型半導体領域（左上がりの斜めハッチングで示す領域）５４とＶｄｄ電位給電部用のｎ型半導体領域（右上がりの斜めハッチングで示す領域）５５との境界部５６が設けられている。ｐＭＩＳ結合用の活性領域５２ｃの幅（図２１中のＷＢＤｐ）は、隣接する２つのゲート電極５７の間隔（図２１中のＷＧ）よりも狭くする必要があることから、例えば隣接する２つのゲート電極５７の間隔（ＷＧ）を０．３μｍとした場合、ｐＭＩＳ結合用の活性領域５２ｃの幅（ＷＢＤｐ）は０．２μｍとしている。
【０００９】
また、半導体基板５１の主面には、２つのｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）が形成された活性領域（以下、ｎＭＩＳ用の活性領域と記す）５８ａと、Ｖｓｓ電位給電部が形成された活性領域（以下、Ｖｓｓ電位給電部用の活性領域と記す）５８ｂとがそれぞれ素子分離領域５３で規定されて（囲まれて）形成されている。さらに、ｎＭＩＳ用の活性領域５８ａとＶｓｓ電位給電部用の活性領域５８ｂとの間には、両者を結ぶ活性領域（以下、ｎＭＩＳ結合用の活性領域と記す）５８ｃが形成されており、このｎＭＩＳ結合用の活性領域５８ｃには、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のソース用のｎ型半導体領域（右上がりの斜めハッチングで示す領域）５９とＶｓｓ電位給電部用のｐ型半導体領域（左上がりの斜めハッチングで示す領域）６０との境界部６１が設けられている。なお、図２１中、符号６２はコンタクトホールを示す。
【００１０】
ところで、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソース用のｐ型半導体領域５４とＶｄｄ電位給電部用のｎ型半導体領域５５とは、これらの表面に形成されたシリサイド層により電気的に接続されている。従って、ｐＭＩＳ結合用の活性領域５２ｃの表面に形成されたシリサイド層によって、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソース用のｐ型半導体領域５４とＶｄｄ電位給電部用のｎ型半導体領域５５とが電気的に接続されることになる。しかし、このｐＭＩＳ結合用の活性領域５２ｃの幅（ＷＢＤｐ）は、前述したように、例えば０．２μｍと狭く、また、シリサイド層にゲート電極５７からの応力が集中しやすいことなどから、図２２（ａ）および（ｂ）に示すように、ｐＭＩＳ結合用の活性領域５２ｃの表面に形成されたシリサイド層６３が断線することがある（図２２中、Ｂｐで示す領域）。ｐＭＩＳ結合用の活性領域５２ｃの表面に形成されたシリサイド層６３が断線すると、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソース用のｐ型半導体領域５４とＶｄｄ電位給電部用のｎ型半導体領域５５とが電気的に接続できなくなるため、不良が発生して製品歩留まりの低下を引き起こしてしまう。
【００１１】
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）でも同様であり、その詳細な説明および図示は省略するが、ｎＭＩＳ結合用の活性領域５８ｃの表面に形成されたシリサイド層が断線すると、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のソース用のｎ型半導体領域５９とＶｓｓ電位給電部用のｐ型半導体領域６０とが電気的に接続できなくなるため、不良が発生して製品歩留まりの低下を引き起こしてしまう。
【００１２】
本発明の目的は、バッティング・ディフュージョン構造を有する半導体素子を備えた半導体装置の製造歩留まりを向上させることのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の半導体装置は、半導体基板に、素子分離領域に囲まれた電界効果トランジスタ用の第１活性領域と、素子分離領域に囲まれた第２の方向に延びる電位給電部用の第２活性領域と、第２の方向と直交する第１の方向に配置された第１活性領域と第２活性領域とを繋ぐ素子分離領域に囲まれた結合用の第３活性領域とが形成され、さらに電界効果トランジスタのソースまたはドレイン用の第１導電型の第１半導体領域と、電位給電部用の第１導電型と反対の第２導電型の第２半導体領域とが形成され、第１半導体領域と第２半導体領域とが直接接し、第１半導体領域の表面および第２半導体領域の表面に形成されたシリサイド層により、第１半導体領域と第２半導体領域とが電気的に接続された半導体装置であって、第１半導体領域と第２半導体領域とが接する境界部が第１活性領域内、または第２活性領域内に設けられているものである。
【００１６】
本発明による半導体装置の製造方法は、半導体基板の主面に、素子分離領域で囲まれた電界効果トランジスタ用の第１活性領域と、第２の方向に延びる電位給電部用の第２活性領域と、第２の方向と直交する第１の方向に位置する第１活性領域と第２活性領域とを繋ぐ結合用の第３活性領域とを形成する工程と、半導体基板に第２導電型の不純物を導入して、第１活性領域、第２活性領域および第３活性領域に第２導電型のウェルを形成する工程と、第１活性領域に電界効果トランジスタのゲート絶縁膜およびゲート電極を形成する工程と、イオン注入法によって、第１活性領域の一部に第２導電型と反対の第１導電型の不純物からなる電界効果トランジスタのソースまたはドレイン用の第１半導体領域を形成する工程と、イオン注入法によって、第１半導体領域が形成されない第１活性領域の他の一部と、第２活性領域と、第３活性領域とに、第２導電型の不純物からなる電位給電部用の第２半導体領域を形成し、第１半導体領域と第２半導体領域とが接する境界部を第１活性領域内に形成する工程と、第１活性領域、第２活性領域および第３活性領域の表面にシリサイド層を形成する工程とを有するものである。
【００１７】
本発明による半導体装置の製造方法は、半導体基板の主面に、素子分離領域で囲まれた電界効果トランジスタ用の第１活性領域と、第２の方向に延びる電位給電部用の第２活性領域と、第２の方向と直交する第１の方向に位置する第１活性領域と第２活性領域とを繋ぐ結合用の第３活性領域とを形成する工程と、半導体基板に第２導電型の不純物を導入して、第１活性領域、第２活性領域および第３活性領域に第２導電型のウェルを形成する工程と、第１活性領域に電界効果トランジスタのゲート絶縁膜およびゲート電極を形成する工程と、イオン注入法によって、第１活性領域と、第２活性領域の一部と、第３活性領域とに第２導電型と反対の第１導電型の不純物からなる電界効果トランジスタのソースまたはドレイン用の第１半導体領域を形成する工程と、イオン注入法によって、第１半導体領域が形成されない第２活性領域の他の一部に、第２導電型の不純物からなる電位給電部用の第２半導体領域を形成し、第１半導体領域と第２半導体領域とが接する境界部を第２活性領域内に形成するする工程と、第１活性領域、第２活性領域および第３活性領域の表面にシリサイド層を形成する工程とを有するものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
ｎ型半導体領域とｐ型半導体領域との境界部における電気的な断線を防ぐことができるので、バッティング・ディフュージョン構造を有する半導体素子を備えた半導体装置の製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００２０】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２１】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴをＭＩＳと略し、ｐチャネル型ＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型ＭＩＳＦＥＴをｎＭＩＳと略す場合もある。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２３】
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２４】
（実施の形態１）
本実施の形態１によるバッティング・ディフュージョン構造を採用したＮＡＮＤ型のＣＭＯＳ論理回路を図１〜図４を用いて説明する。図１は２入力ＮＡＮＤゲートＣＭＯＳ論理回路の回路図、図２は２入力ＮＡＮＤゲートＣＭＯＳ論理回路の一例を示す要部平面図、図３（ａ）および（ｂ）は２入力ＮＡＮＤゲートＣＭＯＳ論理回路の他の例を示す要部平面図、図４（ａ）は図２のＡ−Ａ′線における要部断面図、図４（ｂ）は図２のＢ−Ｂ′線における要部断面図、図４（ｃ）は図２のＣ−Ｃ′線における要部断面図である。
【００２５】
図１に示すように、２入力ＮＡＮＤゲートＣＭＯＳ論理回路は、ｎＭＩＳ（Ｑｎ）をドライバＭＩＳＦＥＴ、ｐＭＩＳ（Ｑｐ）を負荷ＭＩＳＦＥＴとし、ｎＭＩＳ（Ｑｎ）とｐＭＩＳ（Ｑｐ）との両方のゲート電極およびドレインを共通にして、それぞれを入力端子Ａ，Ｂおよび出力端子Ｙとしたものである。このＣＭＯＳ論理回路の基本回路は、ｎＭＩＳ（Ｑｎ）で放電し、ｐＭＩＳ（Ｑｐ）で充電するＣＭＯＳインバータであることから、定常状態では入力に応じていずれか一方のみが導通し、直流的な電流経路ができないので電力の消費がなく、スイッチングの過度時にしか電力は消費されない。また、ｎＭＩＳ（Ｑｎ）のソースはＶｓｓ電位に固定され、ｐＭＩＳ（Ｑｐ）のソースはＶｄｄ電位に固定されているので、基板バイアス効果がないなどの利点を有している。
【００２６】
図２に示すように、ＣＭＯＳ論理回路を構成し、ソースを共有する２つのｐＭＩＳ（すなわち、ｐＭＩＳを構成するゲート絶縁膜、ゲート電極、ソース・ドレイン用のｐ−型半導体領域およびｐ＋型半導体領域）Ｑｐは、半導体基板１の主面において素子分離領域２で規定された（囲まれた）ｐＭＩＳ用の活性領域３ａに形成されている。ｐＭＩＳ（Ｑｐ）の隣接する２つのゲート電極４は、第１の方向に平行に形成されている。Ｖｄｄ電位を供給するＶｄｄ電位給電部は、半導体基板１の主面において素子分離領域２で規定された（囲まれた）Ｖｄｄ電位給電部用の活性領域３ｂに形成されている。Ｖｄｄ電位給電部用の活性領域３ｂは、上記第１の方向と直交する第２の方向に延びて形成されている。
【００２７】
さらに、ｐＭＩＳ（Ｑｐ）が形成されたｐＭＩＳ用の活性領域３ａとＶｄｄ電位給電部が形成されたＶｄｄ電位給電部用の活性領域３ｂとの間には、両者を結ぶｐＭＩＳ結合用の活性領域（細かい点線で囲んだ領域）３ｃが形成されている。ｐＭＩＳ結合用の活性領域３ｃは、２つのゲート電極４の間に位置するｐＭＩＳ用の活性領域３ａ（２つのｐＭＩＳ（Ｑｐ）に共有のソース用のｐ＋型半導体領域が形成された活性領域）と、Ｖｄｄ電位給電部用の活性領域３ｂとを接続している。ｐＭＩＳ結合用の活性領域３ｃの第１の方向に沿った幅（ＷＢＤｐ）は、ｐＭＩＳ用の活性領域３ａに形成されたｐＭＩＳ（Ｑｐ）の隣接する２つのゲート電極４と接するのを防ぐために、その２つのゲート電極４の間隔（ＷＧ）よりも狭く形成されている。
【００２８】
同様に、ＣＭＯＳ論理回路を構成する２つのｎＭＩＳ（すなわち、ｎＭＩＳを構成するゲート絶縁膜、ゲート電極、ソース・ドレイン用のｎ−型半導体領域およびｎ＋型半導体領域）Ｑｎは、半導体基板１の主面において素子分離領域２で規定された（囲まれた）ｎＭＩＳ用の活性領域５ａに形成されている。ｎＭＩＳ（Ｑｎ）の隣接する２つのゲート電極４は、第１の方向に平行に形成されている。ｐＭＩＳ（Ｑｐ）の一方のゲート電極４とｎＭＩＳ（Ｑｎ）の一方のゲート電極４とが第１の方向に繋がっており、ｐＭＩＳ（Ｑｐ）の他の一方のゲート電極４とｎＭＩＳ（Ｑｎ）の他の一方のゲート電極４とが第１の方向に繋がっている。Ｖｓｓ電位を供給するＶｓｓ電位給電部は、半導体基板１の主面において素子分離領域２で規定された（囲まれた）Ｖｓｓ電位給電部用の活性領域５ｂに形成されている。Ｖｓｓ電位給電部用の活性領域５ｂは第２の方向に延びて形成されている。
【００２９】
さらに、ｎＭＩＳ（Ｑｎ）が形成されたｎＭＩＳ用の活性領域５ａとＶｓｓ電位給電部が形成されたＶｓｓ電位給電部用の活性領域５ｂとの間には、両者を結ぶｎＭＩＳ結合用の活性領域（細かい点線で囲んだ領域）５ｃが形成されている。ｎＭＩＳ結合用の活性領域５ｃは、一方のｎＭＩＳ（Ｑｎ）のソース側のｎＭＩＳ用の活性領域５ａと、Ｖｓｓ電位給電部用の活性領域５ｂとを接続している。ｎＭＩＳ結合用の活性領域５ｃの第１の方向に沿った幅（ＷＢＤｎ）は、ｎＭＩＳ（Ｑｎ）のソース用のｎ＋型半導体領域が形成された活性領域の第２の方向に沿った幅（ＬＳｎ）よりも狭く形成されている。
【００３０】
また、図２には示していないが、ｐＭＩＳ（Ｑｐ）のソース・ドレイン用のｐ＋型半導体領域の表面、ｐＭＩＳ（Ｑｐ）のゲート電極４の表面、ｐＭＩＳ結合用の活性領域３ｃの表面およびＶｄｄ電位給電部用のｎ＋型半導体領域の表面には、シリサイド層が形成されている。同様に、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のソース・ドレイン用のｎ＋型半導体領域の表面、ｎＭＩＳ（Ｑｎ）のゲート電極４の表面、ｎＭＩＳ結合用の活性領域５ｃの表面およびＶｓｓ電位給電部用のｐ＋型半導体領域の表面には、シリサイド層が形成されている。
【００３１】
本実施の形態１では、前述したように、素子分離領域２で囲まれたｐＭＩＳ用の活性領域３ａと、Ｖｄｄ電位給電部用の活性領域３ｂと、ｐＭＩＳ結合用の活性領域３ｃとの３つの活性領域を規定しており、これら３つの活性領域（ｐＭＩＳ用の活性領域３ａと、Ｖｄｄ電位給電部用の活性領域３ｂと、ｐＭＩＳ結合用の活性領域３ｃ）は、後に説明するｐＭＩＳのソース・ドレイン用のｐ＋型半導体領域またはＶｄｄ電位給電部用のｎ＋型半導体領域とは異なるものである。同様に、素子分離領域２で囲まれたｎＭＩＳ用の活性領域５ａと、Ｖｓｓ電位給電部用の活性領域５ｂと、ｎＭＩＳ結合用の活性領域５ｃとの３つの活性領域を規定しており、これら３つの活性領域（ｎＭＩＳ用の活性領域５ａと、Ｖｓｓ電位給電部用の活性領域５ｂと、ｎＭＩＳ結合用の活性領域５ｃ）は、後に説明するｎＭＩＳのソース・ドレイン用のｎ＋型半導体領域またはＶｓｓ電位給電部用のｐ＋型半導体領域とは異なるものである。これは、以下の実施の形態２〜５についても同様である。
【００３２】
ｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域（図２中、左上がりの斜めハッチングで示す領域）７ｂとＶｄｄ電位給電部用のｎ＋型半導体領域（図２中、右上がりの斜めハッチングで示す領域）６ｂとの境界部（一点破線で示す）８は、ｐＭＩＳ結合用の活性領域３ｃには設けられておらず、ｐＭＩＳ用の活性領域３ａ内に設けられている。すなわち、その境界部８は、ｐＭＩＳ（Ｑｐ）の２つのゲート電極４の間であって、その２つのゲート電極４と接することなく、ｐＭＩＳ用の活性領域３ａ内に設けられている。また、その境界部８の長さはｐＭＩＳ結合用の活性領域３ｃの第２の方向に沿った幅（ＷＢＤｐ）よりも長く形成されている。境界部８をｐＭＩＳ用の活性領域３ａ内に設け、さらに境界部８の長さをｐＭＩＳ結合用の活性領域３ｃの第２の方向に沿った幅（ＷＢＤｐ）よりも長く形成しているので、ｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂおよびＶｄｄ電位給電部用のｎ＋型半導体領域６ｂの表面に形成されたシリサイド層が境界部８の全てに沿って断線することはないと考えられ（上記境界部８の一部でシリサイド層が断線しても、他の一部でシリサイド層が繋がっていればよい）、ｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂとＶｄｄ電位給電部用のｎ＋型半導体領域６ｂとの電気的な断線の発生を防ぐことができる。ｐＭＩＳ結合用の活性領域３ｃの第２の方向に沿った幅（ＷＢＤｐ）は、例えば０．１８μｍ、２つの隣接するゲート電極４の間隔（ＷＧ）は、例えば０．２８μｍとすることができる。
【００３３】
図２では、ｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂとＶｄｄ電位給電部用のｎ＋型半導体領域６ｂとの境界部８は、ｐＭＩＳ用の活性領域３ａの第１の方向に沿って、ｐＭＩＳ結合用の活性領域３ｃの第２の方向に沿った幅（ＷＢＤｐ）を維持してまっすぐに延びて形成されており、Ｖｄｄ電位給電部用の活性領域３ｂと反対側のｐＭＩＳ用の活性領域３ａの端部にまで達している。従って、ｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂとＶｄｄ電位給電部用のｎ＋型半導体領域６ｂとの境界部８の長さは、ｐＭＩＳ用の活性領域３ａの第１の方向に沿った幅（Ｗｐ１）の２倍となる。
【００３４】
Ｖｄｄ電位給電部用のｎ＋型半導体領域（シリサイド層）６ｂに達する複数のコンタクトホール９は、Ｖｄｄ電位給電部用の活性領域３ｂ内に形成し、ｐＭＩＳ用の活性領域３ａおよびｐＭＩＳ結合用の活性領域３ｃ内には形成しない。
【００３５】
同様に、ｎＭＩＳ（Ｑｎ）のソース用のｎ＋型半導体領域（図２中、右上がりの斜めハッチングで示す領域）６ｂとＶｓｓ電位給電部用のｐ＋型半導体領域（図２中、左上がりの斜めハッチングで示す領域）７ｂとの境界部（一点破線で示す）８は、ｎＭＩＳ結合用の活性領域５ｃには設けられておらず、ｎＭＩＳ用の活性領域５ａ内に設けられている。すなわち、その境界部８は、一方のｎＭＩＳ（Ｑｎ）のソース側のｎＭＩＳ用の活性領域５ａ内に、そのゲート電極４と接することなく設けられている。また、その境界部８の長さはｎＭＩＳ結合用の活性領域５ｃの第２の方向に沿った幅（ＷＢＤｎ）よりも長く形成されている。境界部８の長さをｎＭＩＳ結合用の活性領域５ｃの第２の方向に沿った幅（ＷＢＤｎ）よりも長く形成することにより、境界部８の一部で、ｎＭＩＳ（Ｑｎ）のソース用のｎ＋型半導体領域６ｂおよびＶｓｓ電位給電部用のｐ＋型半導体領域７ｂの表面に形成されたシリサイド層が断線しても、境界部８の他の部分でシリサイド層が繋がる可能性が高くなるので、ｎＭＩＳ（Ｑｎ）のソース用のｎ＋型半導体領域６ｂとＶｓｓ電位給電部用のｐ＋型半導体領域７ｂとの電気的な断線の発生を防ぐことができる。ｎＭＩＳ結合用の活性領域５ｃの第２の方向に沿った幅（ＷＢＤｎ）は、例えば０．１８μｍとすることができる。
【００３６】
図２では、ｎＭＩＳ（Ｑｎ）のソース用のｎ＋型半導体領域６ｂとＶｓｓ電位給電部用のｐ＋型半導体領域７ｂとの境界部８は、ｎＭＩＳ用の活性領域５ａの第１の方向に沿って、ｎＭＩＳ結合用の活性領域５ｃの第２の方向に沿った幅（ＷＢＤｎ）を維持してまっすぐに延びて形成されており、Ｖｓｓ電位給電部用の活性領域５ｂと反対側のｎＭＩＳ用の活性領域５ａの端部にまで達している。従って、ｎＭＩＳ（Ｑｎ）のソース用のｎ＋型半導体領域６ｂとＶｓｓ電位給電部用のｐ＋型半導体領域７ｂとの境界部８の長さは、ｎＭＩＳ用の活性領域５ａの第１の方向に沿った幅（Ｗｎ１）となる。
【００３７】
Ｖｓｓ電位給電部用のｐ＋型半導体領域（シリサイド層）７ｂに達する複数のコンタクトホール９は、Ｖｓｓ電位給電部用の活性領域５ｂ内に形成し、ｎＭＩＳ用の活性領域５ａおよびｎＭＩＳ結合用の活性領域５ｃ内には形成しない。
【００３８】
ｐＭＩＳ用の活性領域３ａ内に形成されるＶｄｄ電位給電部用のｎ＋型半導体領域６ｂおよびｎＭＩＳ用の活性領域５ａ内に形成されるＶｓｓ電位給電部用のｐ＋型半導体領域７ｂは、図２に示した形状に限定されるものではない。
【００３９】
図３（ａ）および（ｂ）に、その変形例を示す。例えば図３（ａ）に示すように、ｐＭＩＳ用の活性領域３ａ内に形成されるＶｄｄ電位給電部用のｎ＋型半導体領域６ｂの第２の方向に沿った幅をｐＭＩＳ結合用の活性領域３ｃの第２の方向に沿った幅（ＷＢＤｐ）よりも細く形成することができる。同様に、ｎＭＩＳ用の活性領域５ａ内に形成されるＶｓｓ電位給電部用のｐ＋型半導体領域７ｂの第２の方向に沿った幅をｎＭＩＳ結合用の活性領域５ｃの第２の方向に沿った幅（ＷＢＤｎ）よりも細く形成することができる。
【００４０】
また、図３（ｂ）に示すように、ｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂとＶｄｄ電位給電部用のｎ＋型半導体領域６ｂとの境界部８は、Ｖｄｄ電位給電部用の活性領域３ｂと反対側のｐＭＩＳ用の活性領域３ａの端部にまで達しなくてもよい。同様に、ｎＭＩＳ（Ｑｎ）のソース用のｎ＋型半導体領域６ｂとＶｓｓ電位給電部用のｐ＋型半導体領域７ｂとの境界部８は、Ｖｓｓ電位給電部用の活性領域５ｂと反対側のｎＭＩＳ用の活性領域５ａの端部にまで達しなくてもよい。
【００４１】
図４（ａ）、（ｂ）および（ｃ）に、２入力ＮＡＮＤゲートＣＭＯＳ論理回路を構成するｐＭＩＳおよびＶｄｄ電位給電部の要部断面図（それぞれ、図２のＡ−Ａ′線、Ｂ−Ｂ′線およびＣ−Ｃ′線における断面図）を示す。なお、図４には、ｐＭＩＳ（Ｑｐ）のみを示しており、ｎＭＩＳ（Ｑｐ）については、ｐＭＩＳ（Ｑｐ）とほぼ同様であるので、ここでの説明は省略する。
【００４２】
ｐＭＩＳ（Ｑｐ）は、半導体基板１に形成された素子分離領域２に囲まれたｐＭＩＳ用の活性領域３ａに形成され、ｐＭＩＳ用の活性領域３ａはｎウェル１０ｎ内に形成されている。半導体基板１（ｎウェル１０ｎ）の表面には、例えば酸化シリコンからなるゲート絶縁膜１１が形成されており、さらにその上には、例えば多結晶シリコンからなるゲート電極４ｐが形成されている。ゲート電極４ｐの両側の半導体基板１（ｎウェル１０ｎ）には、一対の低不純物濃度のｐ−型半導体領域７ａがゲート電極４ｐに対して自己整合的に形成されている。また、ゲート電極４ｐの側壁上にはサイドウォール１２が形成され、サイドウォール１２の両側の半導体基板１（ｎウェル１０ｎ）には、一対の高不純物濃度のｐ＋型半導体領域７ｂがサイドウォール１２に対して自己整合的に形成されている。従って、ｐＭＩＳ（Ｑｐ）のソース・ドレインは、ＬＤＤ（Lightly doped Drain）構造を有している。ゲート電極４ｐおよびソース・ドレイン用のｐ＋型半導体領域７ｂの表面には、低抵抗の金属シリサイド層１３、例えばコバルトシリサイド層、ニッケルシリサイド層またはチタンシリサイド層などが形成されている。
【００４３】
Ｖｄｄ電位給電部用のｎ＋型半導体領域６ｂは、半導体基板１に形成された素子分離領域２に囲まれたＶｄｄ電位給電部用の活性領域３ｂと、ｐＭＩＳ結合用の活性領域３ｃと、２つのｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂに挟まれたｐＭＩＳ用の活性領域３ａとに形成されている。また、Ｖｄｄ電位給電部用のｎ＋型半導体領域６ｂはｎウェル１０ｎ内に形成されており、その表面には、低抵抗の金属シリサイド層１３が形成されている。
【００４４】
さらに、ｐＭＩＳ（Ｑｐ）およびＶｄｄ電位給電部用のｎ＋型半導体領域６ｂ上を含む半導体基板１上には層間絶縁膜１４が形成されている。この層間絶縁膜１４には、ｐＭＩＳ（Ｑｐ）のソース・ドレイン用のｐ＋型半導体領域７ｂ（金属シリサイド層１３）に達するコンタクトホール９、ｐＭＩＳ（Ｑｐ）のゲート電極４ｐ（金属シリサイド層１３）に達するコンタクトホール（図示は省略）、およびＶｄｄ電位給電部用の活性領域３ｂに形成されたＶｄｄ電位給電部用のｎ＋型半導体領域６ｂ（金属シリサイド層１３）に達する複数のコンタクトホール９が開口している。上記コンタクトホール９の内部には、例えば金属からなるプラグ１５が埋め込まれており、このプラグ１５を介して、配線１６がｐＭＩＳ（Ｑｐ）のソース・ドレイン用のｐ＋型半導体領域７ｂ、ｐＭＩＳ（Ｑｐ）のゲート電極４ｐまたはＶｄｄ電位給電部用の活性領域３ｂに形成されたＶｄｄ電位給電部用のｎ＋型半導体領域６ｂに電気的に接続されている。配線１６上を含む半導体基板１上には、絶縁膜１７が形成されている。
【００４５】
次に、本実施の形態１によるバッティング・ディフュージョン構造を採用した２入力ＮＡＮＤゲートＣＭＯＳ論理回路の製造方法を図５〜図１２を用いて工程順に説明する。図５〜図１２には２入力ＮＡＮＤゲートＣＭＯＳ論理回路を構成するｐＭＩＳおよびｎＭＩＳの要部断面図を示す。なお、図５〜図１２には、ｐＭＩＳ用の活性領域３ａおよびｎＭＩＳ用の活性領域５ａの第２の方向に沿った要部断面図と、Ｖｄｄ電位給電部用の活性領域３ｂおよびＶｓｓ電位給電部用の活性領域５ｂの第１の方向に沿った要部断面図とを示している。
【００４６】
まず、図５に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶Ｓｉなどからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を準備する。それから、素子分離形成予定領域の半導体基板１に、例えば深さ３００ｎｍ程度の溝（素子分離用の溝）２ａを形成した後、溝２ａの内部（側壁および底部）を含む半導体基板１上に、溝２ａ内を埋めるように、絶縁膜２ｂをＣＶＤ法などにより堆積する。
【００４７】
次に、絶縁膜２ｂをＣＭＰ（Chemical Mechanical Polishing）法により研磨して、溝２ａの外部の絶縁膜２ｂを除去し、溝２ａの内部に絶縁膜２ｂを残すことにより、素子分離領域２を形成する。それから、半導体基板１を、例えば１０００℃程度で熱処理することにより、溝２ａに埋め込んだ絶縁膜２ｂを焼き締める。このようにして、溝２ａ内に埋め込まれた絶縁膜２ｂからなる素子分離領域２が、ＳＴＩ（Shallow Trench Isolation）法により形成される。すなわち、前述したｐＭＩＳ用の活性領域３ａ、Ｖｄｄ電位給電部用の活性領域３ｂおよびｐＭＩＳ結合用の活性領域３ｃは、素子分離領域２で規定された（囲まれた）活性領域に形成される。また、前述したｎＭＩＳ用の活性領域５ａ、Ｖｓｓ電位給電部用の活性領域５ｂおよびｎＭＩＳ結合用の活性領域５ｃも、素子分離領域２で規定された（囲まれた）活性領域に形成される。
【００４８】
次に、図６に示すように、半導体基板１の表面から所定の深さに渡ってｐウェル１０ｐおよびｎウェル１０ｎを形成する。ｐウェル１０ｐは、ｐＭＩＳ形成予定領域（ｐＭＩＳ用の活性領域３ａ、Ｖｄｄ電位給電部用の活性領域３ｂおよびｐＭＩＳ結合用の活性領域３ｃ）を覆うフォトレジスト膜をイオン注入阻止マスクとして、ｎＭＩＳ形成予定領域（ｎＭＩＳ用の活性領域５ａ、Ｖｓｓ電位給電部用の活性領域５ｂおよびｎＭＩＳ結合用の活性領域５ｃ）の半導体基板１に、例えばＢ（ホウ素）またはＢＦ２（フッ化ホウ素）などをイオン注入することなどによって形成することができる。また、ｎウェル１０ｎは、ｎＭＩＳ形成予定領域（ｎＭＩＳ用の活性領域５ａ、Ｖｓｓ電位給電部用の活性領域５ｂおよびｎＭＩＳ結合用の活性領域５ｃ）を覆う他のフォトレジスト膜をイオン注入阻止マスクとして、ｐＭＩＳ形成予定領域（ｐＭＩＳ用の活性領域３ａ、Ｖｄｄ電位給電部用の活性領域３ｂおよびｐＭＩＳ結合用の活性領域３ｃ）の半導体基板１に、例えばＰ（リン）またはＡｓ（ヒ素）などをイオン注入することなどによって形成することができる。
【００４９】
次に、例えばＨＦ（フッ酸）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐウェル１０ｐおよびｎウェル１０ｎの表面）上にゲート絶縁膜１１を形成する。ゲート絶縁膜１１は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００５０】
次に、半導体基板１上（すなわちｐウェル１０ｐおよびｎウェル１０ｎのゲート絶縁膜１１上）に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜４ａを形成する。シリコン膜４ａのうちのｎＭＩＳ形成予定領域（後述するゲート電極４ｎとなる領域）は、フォトレジスト膜をマスクとして用いてリン（Ｐ）またはヒ素（Ａｓ）などをイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜４ａのうちのｐＭＩＳ形成予定領域（後述するゲート電極４ｐとなる領域）は、他のフォトレジスト膜をマスクとして用いてホウ素（Ｂ）またはＢＦ２などをイオン注入することなどにより、低抵抗のｐ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜４ａは、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００５１】
次に、図７に示すように、シリコン膜４ａをフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極４ｎ，４ｐを形成する。ゲート電極４ｎ，４ｐのゲート長は、必要に応じて変更できるが、例えば５０ｎｍ程度とすることができる。
【００５２】
次に、ｎＭＩＳ用の活性領域５ａのゲート電極４ｎの両側の領域にＰまたはＡｓなどをイオン注入することにより、一対のｎ−型半導体領域６ａを形成し、ｐＭＩＳ用の活性領域３ａのゲート電極４ｐの両側の領域にＢまたはＢＦ２などをイオン注入することにより、一対のｐ−型半導体領域７ａを形成する。ｎ−型半導体領域６ａおよびｐ−型半導体領域７ａの深さ（接合深さ）は、例えば３０ｎｍ程度とすることができる。
【００５３】
次に、図８に示されるように、ゲート電極４ｎ，４ｐの側壁上に、絶縁膜として、例えば酸化シリコン膜または窒化シリコン膜あるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール（側壁絶縁膜）１２を形成する。サイドウォール１２は、例えば半導体基板１上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
【００５４】
サイドウォール１２の形成後、一対のｎ＋型半導体領域６ｂを、ｎＭＩＳ用の活性領域５ａのゲート電極４ｎおよびサイドウォール１２の両側の領域にＰまたはＡｓなどをイオン注入することにより形成する。また、一対のｐ＋型半導体領域７ｂを、ｐＭＩＳ用の活性領域３ａのゲート電極４ｐおよびサイドウォール１２の両側の領域にＢまたはＢＦ２などをイオン注入することにより形成する。ｎ＋型半導体領域６ｂを先に形成しても、あるいはｐ＋型半導体領域７ｂを先に形成してもよい。イオン注入後、導入した不純物の活性化のための熱処理を行うこともできる。ｎ＋型半導体領域６ｂおよびｐ＋型半導体領域７ｂの深さ（接合深さ）は、例えば８０ｎｍ程度とすることができる。
【００５５】
ｎ＋型半導体領域６ｂは、ｎ−型半導体領域６ａよりも不純物濃度が高く、ｐ＋型半導体領域７ｂは、ｐ−型半導体領域７ａよりも不純物濃度が高い。これにより、ｎＭＩＳのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域（不純物拡散層）６ｂおよびｎ−型半導体領域６ａにより形成され、ｐＭＩＳのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域（不純物拡散層）７ｂおよびｐ−型半導体領域７ａにより形成される。従って、ｎＭＩＳおよびｐＭＩＳのソース・ドレインは、ＬＤＤ構造を有している。ｎ＋型半導体領域６ｂは、ｎＭＩＳ（Ｑｎ）のソースまたはドレイン用の半導体領域とみなすことができ、ｐ＋型半導体領域７ｂは、ｐＭＩＳ（Ｑｐ）のソースまたはドレイン用の半導体領域とみなすことができる。
【００５６】
さらに、ｎＭＩＳ（Ｑｎ）のソースまたはドレイン用のｎ＋型半導体領域６ｂを形成すると同時に、Ｖｄｄ電位給電部用の活性領域３ｂにもＰまたはＡｓなどをイオン注入することにより、Ｖｄｄ電位給電部用のｎ＋型半導体領域６ｂを形成する。また、ｐＭＩＳ（Ｑｐ）のソースまたはドレイン用のｐ＋型半導体領域７ｂを形成すると同時に、Ｖｓｓ電位給電部用の活性領域５ｂにもＢまたはＢＦ２などをイオン注入することにより、Ｖｓｓ電位給電部用のｐ＋型半導体領域７ｂを形成する。
【００５７】
次に、図９に示すように、ｎＭＩＳ（Ｑｎ）のゲート電極４ｎおよびソース・ドレイン（ここではｎ＋型半導体領域６ｂ）の表面と、ｐＭＩＳ（Ｑｐ）のゲート電極４ｐおよびソース・ドレイン（ここではｐ＋型半導体領域７ｂ）の表面と、Ｖｓｓ電位給電部用のｎ＋型半導体領域６ｂの表面と、Ｖｄｄ電位給電部用のｐ＋型半導体領域７ｂの表面とに金属シリサイド層、例えばＣｏＳｉ２（コバルトシリサイド）層１８を自己整合法、例えばサリサイド（Salicide：Self Align silicide）プロセスにより形成する。まず、ゲート電極４ｎ，４ｐ、ｎ＋型半導体領域６ｂおよびｐ＋型半導体領域７ｂの表面を露出させてから、ゲート電極４ｎ，４ｐ、ｎ＋型半導体領域６ｂおよびｐ＋型半導体領域７ｂ上を含む半導体基板１上に、例えばスパッタリング法によりコバルト（Ｃｏ）膜を堆積する。それから、半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いた熱処理を施すことにより、Ｃｏ膜とゲート電極を構成する多結晶シリコン膜のＳｉとを反応させてゲート電極４ｎ，４ｐの表面上（ゲート電極４ｎ，４ｐの上層部）にＣｏＳｉ２層１８が形成される。また、上記熱処理により、Ｃｏ膜とｎ＋型半導体領域６ｂのＳｉとを反応させてｎ＋型半導体領域６ｂの表面上（ｎ＋型半導体領域６ｂの上層部）にＣｏＳｉ２層１８が形成される。また、上記熱処理により、Ｃｏ膜とｐ＋型半導体領域７ｂのＳｉとを反応させてｐ＋型半導体領域７ｂの表面上（ｐ＋型半導体領域７ｂの上層部）にＣｏＳｉ２層１８が形成される。その後、未反応のコバルト膜を除去する。ＣｏＳｉ２層１８を形成することにより、ＣｏＳｉ２層１８と、その上部に形成されるプラグ等との接触抵抗を低減することができ、またゲート電極４ｎ，４ｐ、ｎ＋型半導体領域６ｂおよびｐ＋型半導体領域７ｂ自身の抵抗を低減することができる。
【００５８】
また、ＣｏＳｉ２（コバルトシリサイド）層１８の他の材料として、Ｎｉ（ニッケル）またはＴｉ（チタン）を金属膜として用い、ＮｉＳｉ２（ニッケルシリサイド）層またはＴｉＳｉ２（チタンシリサイド）層を形成しても良い。
【００５９】
次に、図１０に示すように、半導体基板１の主面上に絶縁膜１４ａを形成する。すなわち、ゲート電極４ｎ，４ｐを覆うように、ＣｏＳｉ２層１８上を含む半導体基板１上に絶縁膜１４ａを形成する。絶縁膜１４ａは、例えば窒化シリコン膜からなり、ＣＶＤ法などにより形成することができる。それから、絶縁膜１４ａ上に絶縁膜１４ａよりも厚い絶縁膜１４ｂを形成する。絶縁膜１４ｂは、例えばＯ３−ＴＥＯＳ酸化膜のような酸化シリコン膜などからなる。なお、Ｏ３−ＴＥＯＳ酸化膜とは、Ｏ３（オゾン）およびＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、Tetra Ethyl Ortho Silicateとも言う）を原料ガス（ソースガス）として用いて熱ＣＶＤ法により形成した酸化シリコン膜である。これにより、絶縁膜１４ａ，１４ｂからなる層間絶縁膜１４が形成される。その後、絶縁膜１４ｂの表面をＣＭＰ法により研磨するなどして、絶縁膜１４ｂの上面を平坦化する。下地段差に起因して絶縁膜１４ａの表面に凹凸形状が形成されていても、絶縁膜１４ｂの表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜１４を得ることができる。
【００６０】
次に、図１１に示すように、層間絶縁膜１４上に形成したフォトレジスト膜をマスクとして用いて、層間絶縁膜１４をドライエッチングすることにより、層間絶縁膜１４にコンタクトホール（貫通孔、孔）９を形成する。この際、まず絶縁膜１４ａに比較して絶縁膜１４ｂがエッチングされやすい条件で絶縁膜１４ｂのドライエッチングを行い、絶縁膜１４ａをエッチングストッパ膜として機能させることで、絶縁膜１４ｂにコンタクトホール９を形成してから、絶縁膜１４ｂに比較して絶縁膜１４ａがエッチングされやすい条件でコンタクトホール９の底部の絶縁膜１４ａをドライエッチングして除去する。コンタクトホール９の底部では、半導体基板１の主面の一部、例えばｎＭＩＳ（Ｑｎ）のソースまたはドレイン用のｎ＋型半導体領域６ｂの表面上のＣｏＳｉ２層１８の一部、ｐＭＩＳ（Ｑｐ）のドレイン用のｐ＋型半導体領域７ｂの表面上のＣｏＳｉ２層１８の一部、Ｖｓｓ電位給電部用のｐ＋型半導体領域７ｂの表面上のＣｏＳｉ２層１８の一部およびＶｄｄ電位給電部用のｎ＋型半導体領域６ｂの表面上のＣｏＳｉ２層１８の一部などが露出される。
【００６１】
次に、コンタクトホール９内に、Ｗ（タングステン）などからなるプラグ（接続用導体部）１５を形成する。プラグ１５を形成するには、例えばコンタクトホール９の内部（底部および側壁上）を含む層間絶縁膜１４上にバリア導体膜１５ａ（例えばＴｉＮ（窒化チタン）膜またはＴｉ（チタン）膜とＴｉＮ膜との積層膜）を形成する。それから、Ｗ膜などからなる主導体膜１５ｂをＣＶＤ法などによってバリア導体膜１５ａ上にコンタクトホール９を埋めるように形成し、層間絶縁膜１４上の不要な主導体膜１５ｂおよびバリア導体膜１５ａをＣＭＰ法またはエッチバック法などによって除去することにより、プラグ１５を形成することができる。ゲート電極４ｎ，４ｐ、ｎ＋型半導体領域６ｂまたはｐ＋型半導体領域７ｂ上に形成されたプラグ１５は、その底部でゲート電極４ｎ，４ｐ、ｎ＋型半導体領域６ｂまたはｐ＋型半導体領域７ｂの表面上のＣｏＳｉ２層１８と接して、電気的に接続される。
【００６２】
次に、図１２に示すように、プラグ１５が埋め込まれた層間絶縁膜１４上に、第１層配線として、例えばＷなどからなる配線１６を形成する。配線１６は、層間絶縁膜１４上にＷ膜などの導体膜を形成し、この導体膜をフォトリソグラフィ法およびドライエッチング法によってパターニングすることにより形成することができる。配線１６は、プラグ１５を介してｎＭＩＳ（Ｑｎ）のソースまたはドレイン用のｎ＋型半導体領域６ｂ、ｐＭＩＳ（Ｑｐ）のドレイン用のｐ＋型半導体領域７ｂ、Ｖｓｓ電位給電部用のｐ＋型半導体領域７ｂおよびＶｄｄ電位給電部用のｎ＋型半導体領域６ｂと電気的に接続されている。配線１６は、Ｗ膜に限定されず種々変更可能であり、例えばＡｌ（アルミニウム）膜またはＡｌ合金膜などの単体膜あるいはこれらの単体膜の上下層の少なくとも一方にＴｉ膜やＴｉＮ膜などのような金属膜を形成した積層金属膜により形成しても良い。また、配線１６をダマシン法により形成した埋込配線（例えば埋込銅配線）とすることもできる。
【００６３】
次に、層間絶縁膜１４上に、配線１６を覆うように、絶縁膜１７が形成される。その後、コンタクトホール９と同様にして、絶縁膜１７に配線１６の一部を露出するビアまたはスルーホールが形成され、プラグ１５や配線１６と同様にして、スルーホールを埋めるプラグや、プラグを介して配線１６に電気的に接続する第２層配線が形成されるが、ここでは図示およびその説明は省略する。第２層配線以降はダマシン法により形成した埋込配線（例えば埋込銅配線）とすることもできる。
【００６４】
このように、本実施の形態１によれば、２入力ＮＡＮＤゲートＣＭＯＳ論理回路を構成するｐＭＩＳ（Ｑｐ）の場合、半導体基板１に、素子分離領域２で囲まれたｐＭＩＳ用の活性領域３ａと、Ｖｄｄ電位給電部用の活性領域３ｂと、ｐＭＩＳ結合用の活性領域３ｃとの３つの活性領域が規定されており、２つのｐＭＩＳ（Ｑｐ）に共有されるソース用のｐ＋型半導体領域７ｂとＶｄｄ電位給電部用のｎ＋型半導体領域６ｂとの境界部８が、ｐＭＩＳ結合用の活性領域３ｃには設けられておらず、ｐＭＩＳ用の活性領域３ａ内に設けられている。これにより、境界部８の全てに沿ったｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂおよびＶｄｄ電位給電部用のｎ＋型半導体領域６ｂの表面に形成されたシリサイド層の断線を防ぐことができて、たとえ上記境界部８の一部でシリサイド層が断線しても、他の一部でシリサイド層は繋がっているので、ｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂとＶｄｄ電位給電部用のｎ＋型半導体領域６ｂとの電気的な断線の発生を防ぐことができる。
【００６５】
ｎＭＩＳ（Ｑｎ）の場合も同様であり、半導体基板１に、素子分離領域２で囲まれたｎＭＩＳ用の活性領域５ａと、Ｖｓｓ電位給電部用の活性領域５ｂと、ｎＭＩＳ結合用の活性領域５ｃとの３つの活性領域が規定されており、一方のｎＭＩＳ（Ｑｎ）のソース用のｎ＋型半導体領域６ｂとＶｓｓ電位給電部用のｐ＋型半導体領域７ｂとの境界部８が、ｎＭＩＳ結合用の活性領域５ｃには設けられておらず、ｎＭＩＳ用の活性領域５ａ内に設けられている。これにより、境界部８の全てに沿ったｎＭＩＳ（Ｑｎ）のソース用のｎ＋型半導体領域６ｂおよびＶｓｓ電位給電部用のｐ＋型半導体領域７ｂの表面に形成されたシリサイド層の断線を防ぐことができて、たとえ上記境界部８の一部でシリサイド層が断線しても、他の一部でシリサイド層は繋がっているので、ｎＭＩＳ（Ｑｎ）のソース用のｎ＋型半導体領域６ｂとＶｓｓ電位給電部用のｐ＋型半導体領域７ｂとの電気的な断線の発生を防ぐことができる。
【００６６】
（実施の形態２）
本実施の形態２によるバッティング・ディフュージョン構造を採用した２入力ＮＡＮＤゲートＣＭＯＳ論理回路の構造を図１３および図１４を用いて説明する。図１３は２入力ＮＡＮＤゲートＣＭＯＳ論理回路を構成するｐＭＩＳ形成領域およびＶｄｄ電位給電部を示す要部平面図、図１４（ａ）は図１３のＡ−Ａ′線における要部断面図、図１４（ｂ）は図１３のＢ−Ｂ′線における要部断面図、図１４（ｃ）は図１３のＣ−Ｃ′線における要部断面図である。ここでは、ｐＭＩＳを用いて本願発明について説明するが、ｎＭＩＳにおいても同様である。
【００６７】
前述した実施の形態１と相違する点は、２入力ＮＡＮＤゲートＣＭＯＳ論理回路で２つのｐＭＩＳ（Ｑｐ）に共有されるソース用のｐ＋型半導体領域７ｂとＶｄｄ電位給電部用のｎ＋型半導体領域６ｂとの境界部８が、ｐＭＩＳ用の活性領域３ａおよびｐＭＩＳ結合用の活性領域３ｃには設けられておらず、Ｖｄｄ電位給電部用の活性領域３ｂ内に、第２の方向に延びて形成されていることである。すなわち、ｐＭＩＳ用の活性領域３ａおよびｐＭＩＳ結合用の活性領域３ｃに形成され、さらに拡張して延びるｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂは、Ｖｄｄ電位給電部用の活性領域３ｂ内に第２の方向に沿って、ｐＭＩＳ結合用の活性領域３ｃの第２の方向に沿った幅（ＷＢＤｐ）よりも長い、所定の長さで形成されている。
【００６８】
図１３では、Ｖｄｄ電位給電部用の活性領域３ｂにｐＭＩＳ用の活性領域３ａ側に突き出す所定の長さ（第２の方向に沿った長さ）および所定の幅（第１の方向に沿った幅）を有する凸部を形成し、この凸部に、ｐＭＩＳ用の活性領域３ａおよびｐＭＩＳ結合用の活性領域３ｃに形成され、さらに拡張して延びるｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂを形成している。なお、この凸部は必ずしも形成する必要はない。例えばＶｄｄ電位給電部用の活性領域３ｂの幅は一定とし、Ｖｄｄ電位給電部用の活性領域３ｂの第１の方向に沿った幅よりも短い幅で、かつ、ｐＭＩＳ結合用の活性領域３ｃの第２の方向に沿った幅（ＷＢＤｐ）よりも長い、所定の長さで、Ｖｄｄ電位給電部用の活性領域３ｂ内に第２の方向に延びるｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂを形成することができる。
【００６９】
このように、本実施の形態２によれば、ｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂとＶｄｄ電位給電部用のｎ＋型半導体領域６ｂとの境界部８をｐＭＩＳ用の活性領域３ａ内に設け、さらに境界部８の長さをｐＭＩＳ結合用の活性領域３ｃの第２の方向に沿った幅（ＷＢＤｐ）よりも長く形成している。従って、前述した実施の形態１と同様に、境界部８の全てに沿ったｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂおよびＶｄｄ電位給電部用のｎ＋型半導体領域６ｂの表面に形成されたシリサイド層の断線を防ぐことができて、たとえ上記境界部８の一部でシリサイド層が断線しても、他の一部でシリサイド層は繋がっているので、ｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂとＶｄｄ電位給電部用のｎ＋型半導体領域６ｂとの電気的な断線の発生を防ぐことができる。
【００７０】
（実施の形態３）
本実施の形態３によるバッティング・ディフュージョン構造を採用した２入力ＮＡＮＤゲートＣＭＯＳ論理回路の構造を図１５および図１６を用いて説明する。図１５は２入力ＮＡＮＤゲートＣＭＯＳ論理回路を構成するｐＭＩＳ形成領域およびＶｄｄ電位給電部を示す要部平面図、図１６（ａ）は図１５のＡ−Ａ′線における要部断面図、図１６（ｂ）は図１５のＢ−Ｂ′線における要部断面図、図１６（ｃ）は図１５のＣ−Ｃ′線における要部断面図である。ここでは、ｐＭＩＳを用いて本願発明について説明するが、ｎＭＩＳにおいても同様である。
【００７１】
前述した実施の形態１，２と相違する点は、２入力ＮＡＮＤゲートＣＭＯＳ論理回路で２つのｐＭＩＳ（Ｑｐ）に共有されるソース用のｐ＋型半導体領域７ｂとＶｄｄ電位給電部用のｎ＋型半導体領域６ｂとの境界部８が、ｐＭＩＳ用の活性領域３ａおよびｐＭＩＳ結合用の活性領域３ｃには設けられておらず、Ｖｄｄ電位給電部用の活性領域３ｂ内に設けられていること、およびその境界部８はＶｄｄ電位給電部用の活性領域３ｂ内に第１の方向に沿って、Ｖｄｄ電位給電部用の活性領域３ｂの幅と同じ幅で形成されていることである。すなわち、ｐＭＩＳ用の活性領域３ａおよびｐＭＩＳ結合用の活性領域３ｃに形成され、さらに拡張して延びるｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂは、Ｖｄｄ電位給電部用の活性領域３ｂの幅と同じ幅で、かつ、ｐＭＩＳ結合用の活性領域３ｃの第２の方向に沿った幅（ＷＢＤｐ）よりも長い、所定の長さで形成されている。
【００７２】
このように、本実施の形態３によれば、ｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂとＶｄｄ電位給電部用のｎ＋型半導体領域６ｂとの境界部８を、ｐＭＩＳ（Ｑｐ）のゲート電極４ｐから離して、Ｖｄｄ電位給電部用の活性領域３ｂ内に形成しているので、ｐＭＩＳ（Ｑｐ）のゲート電極４ｐによる応力の影響を低減することができる。従って、ｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂおよびＶｄｄ電位給電部用のｎ＋型半導体領域６ｂの表面に形成されたシリサイド層の境界部８に沿った断線を抑えることができるので、ｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂとＶｄｄ電位給電部用のｎ＋型半導体領域６ｂとの電気的な断線の発生を防ぐことができる。
【００７３】
（実施の形態４）
本実施の形態４によるバッティング・ディフュージョン構造を採用した２入力ＮＡＮＤゲートＣＭＯＳ論理回路の構造を図１７および図１８を用いて説明する。図１７は２入力ＮＡＮＤゲートＣＭＯＳ論理回路を構成するｐＭＩＳ形成領域およびＶｄｄ電位給電部を示す要部平面図、図１８（ａ）は図１７のＡ−Ａ′線における要部断面図、図１８（ｂ）は図１７のＢ−Ｂ′線における要部断面図、図１８（ｃ）は図１７のＣ−Ｃ′線における要部断面図である。ここでは、ｐＭＩＳを用いて本願発明について説明するが、ｎＭＩＳにおいても同様である。
【００７４】
本実施の形態４による２入力ＮＡＮＤゲートＣＭＯＳ論理回路で２つのｐＭＩＳ（Ｑｐ）に共有されるソース用のｐ＋型半導体領域７ｂとＶｄｄ電位給電部用のｎ＋型半導体領域６ｂとの境界部８は、前述した実施の形態３と同様であって、Ｖｄｄ電位給電部用の活性領域３ｂ内に設けられており、その境界部８はＶｄｄ電位給電部用の活性領域３ｂ内に第１の方向に沿って、Ｖｄｄ電位給電部用の活性領域３ｂの幅と同じ幅で形成されている。すなわち、ｐＭＩＳ用の活性領域３ａおよびｐＭＩＳ結合用の活性領域３ｃに形成され、さらに拡張して延びるｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂが、Ｖｄｄ電位給電部用の活性領域３ｂの幅と同じ幅で、かつ、ｐＭＩＳ結合用の活性領域３ｃの第２の方向に沿った幅（ＷＢＤｐ）よりも長い、所定の長さで形成されている。
【００７５】
前述した実施の形態３と相違する点は、コンタクトホール９ａが、ｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂとＶｄｄ電位給電部用のｎ＋型半導体領域６ｂとの境界部８上に、両者に跨って形成されていることである。
【００７６】
このように、本実施の形態４によれば、ｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂおよびＶｄｄ電位給電部用のｎ＋型半導体領域６ｂの表面に形成されたシリサイド層が境界部８において断線しても、ｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂの表面に形成されたシリサイド層とＶｄｄ電位給電部用のｎ＋型半導体領域６ｂの表面に形成されたシリサイド層との導通を確実にとることができるので、ｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂとＶｄｄ電位給電部用のｎ＋型半導体領域６ｂとの電気的な断線の発生を防ぐことができる。
【００７７】
（実施の形態５）
本実施の形態５によるバッティング・ディフュージョン構造を採用した２入力ＮＡＮＤゲートＣＭＯＳ論理回路の構造を図１９および図２０を用いて説明する。図１９は２入力ＮＡＮＤゲートＣＭＯＳ論理回路を構成するｐＭＩＳ形成領域およびＶｄｄ電位給電部を示す要部平面図、図２０（ａ）は図１９のＡ−Ａ′線における要部断面図、図２０（ｂ）は図１９のＢ−Ｂ′線における要部断面図、図２０（ｃ）は図１９のＣ−Ｃ′線における要部断面図である。ここでは、ｐＭＩＳを用いて本願発明について説明するが、ｎＭＩＳにおいても同様である。
【００７８】
本実施の形態５による２入力ＮＡＮＤゲートＣＭＯＳ論理回路で２つのｐＭＩＳ（Ｑｐ）に共有されるソース用のｐ＋型半導体領域７ｂとＶｄｄ電位給電部用のｎ＋型半導体領域６ｂとの境界部８は、前述した実施の形態３と同様であって、Ｖｄｄ電位給電部用の活性領域３ｂ内に設けられており、その境界部８はＶｄｄ電位給電部用の活性領域３ｂ内に第１の方向に沿って、Ｖｄｄ電位給電部用の活性領域３ｂの幅と同じ幅で形成されている。すなわち、ｐＭＩＳ用の活性領域３ａおよびｐＭＩＳ結合用の活性領域３ｃに形成され、さらに拡張して延びるｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂが、Ｖｄｄ電位給電部用の活性領域３ｂの幅と同じ幅で、かつ、ｐＭＩＳ結合用の活性領域３ｃの第２の方向に沿った幅（ＷＢＤｐ）よりも長い、所定の長さで形成されている。
【００７９】
前述した実施の形態３と相違する点は、コンタクトホール９ｂが、Ｖｄｄ電位給電部用の活性領域３ｂに形成されたｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂと、Ｖｄｄ電位給電部用のｎ＋型半導体領域６ｂとにそれぞれ形成されていることである。上記コンタクトホール９ｂは、前述した実施の形態４に示したように、ｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂとＶｄｄ電位給電部用のｎ＋型半導体領域６ｂとの境界部８上に、両者に跨って形成されてはいない。
【００８０】
このように、本実施の形態５によれば、ｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂおよびＶｄｄ電位給電部用のｎ＋型半導体領域６ｂの表面に形成されたシリサイド層が境界部８において断線しても、ｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂの表面に形成されたシリサイド層とＶｄｄ電位給電部用のｎ＋型半導体領域６ｂの表面に形成されたシリサイド層との導通を確実にとることができるので、ｐＭＩＳ（Ｑｐ）のソース用のｐ＋型半導体領域７ｂとＶｄｄ電位給電部用のｎ＋型半導体領域６ｂとの電気的な断線の発生を防ぐことができる。
【００８１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８２】
例えば、本実施の形態では、２入力ＮＡＮＤゲートＣＭＯＳ論理回路に採用したバッティング・ディフュージョン構造について説明したが、２入力ＮＡＮＤゲートＣＭＯＳ論理回路に限定されるものではなく、他のＣＭＯＳ論理回路（例えばインバータ回路、ＮＯＲ回路、ＡＮＤ回路またはＮＯＲ回路等）、またはＣＭＯＳ論理回路に限らず、ｎ型半導体領域とｐ型半導体領域とが直接接続するバッティング・ディフュージョン構造を有するいかなる半導体素子にも適用することができる。
【産業上の利用可能性】
【００８３】
本発明は、ｎ型の拡散領域（不純物領域、半導体領域）とｐ型の拡散領域（不純物領域、半導体領域）とが接するバッティング・ディフュージョン構造を有する半導体素子を備えた半導体装置に実施することができる。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施の形態１による２入力ＮＡＮＤゲートＣＭＯＳ論理回路の回路図である。
【図２】本発明の実施の形態１による２入力ＮＡＮＤゲートＣＭＯＳ論理回路の一例を示す要部平面図である。
【図３】（ａ）および（ｂ）は、それぞれ本発明の実施の形態１による２入力ＮＡＮＤゲートＣＭＯＳ論理回路の他の例を示す要部平面図である。
【図４】（ａ）は図２のＡ−Ａ′線における要部断面図、（ｂ）は図２のＢ−Ｂ′線における要部断面図、（ｃ）は図２のＣ−Ｃ′線における要部断面図である。
【図５】本発明の実施の形態１によるバッティング・ディフュージョン構造を採用した２入力ＮＡＮＤゲートＣＭＯＳ論理回路の製造工程を示す要部断面図である。
【図６】図５に続く２入力ＮＡＮＤゲートＣＭＯＳ論理回路の製造工程中の図５と同じ箇所の要部断面図である。
【図７】図６に続く２入力ＮＡＮＤゲートＣＭＯＳ論理回路の製造工程中の図５と同じ箇所の要部断面図である。
【図８】図７に続く２入力ＮＡＮＤゲートＣＭＯＳ論理回路の製造工程中の図５と同じ箇所の要部断面図である。
【図９】図８に続く２入力ＮＡＮＤゲートＣＭＯＳ論理回路の製造工程中の図５と同じ箇所の要部断面図である。
【図１０】図９に続く２入力ＮＡＮＤゲートＣＭＯＳ論理回路の製造工程中の図５と同じ箇所の要部断面図である。
【図１１】図１０に続く２入力ＮＡＮＤゲートＣＭＯＳ論理回路の製造工程中の図５と同じ箇所の要部断面図である。
【図１２】図１１に続く２入力ＮＡＮＤゲートＣＭＯＳ論理回路の製造工程中の図５と同じ箇所の要部断面図である。
【図１３】本発明の実施の形態２による２入力ＮＡＮＤゲートＣＭＯＳ論理回路の一例を示す要部平面図である。
【図１４】（ａ）は図１３のＡ−Ａ′線における要部断面図、（ｂ）は図１３のＢ−Ｂ′線における要部断面図、（ｃ）は図１３のＣ−Ｃ′線における要部断面図である。
【図１５】本発明の実施の形態３による２入力ＮＡＮＤゲートＣＭＯＳ論理回路の一例を示す要部平面図である。
【図１６】（ａ）は図１５のＡ−Ａ′線における要部断面図、（ｂ）は図１５のＢ−Ｂ′線における要部断面図、（ｃ）は図１５のＣ−Ｃ′線における要部断面図である。
【図１７】本発明の実施の形態４による２入力ＮＡＮＤゲートＣＭＯＳ論理回路の一例を示す要部平面図である。
【図１８】（ａ）は図１７のＡ−Ａ′線における要部断面図、（ｂ）は図１７のＢ−Ｂ′線における要部断面図、（ｃ）は図１７のＣ−Ｃ′線における要部断面図である。
【図１９】本発明の実施の形態５による２入力ＮＡＮＤゲートＣＭＯＳ論理回路の一例を示す要部平面図である。
【図２０】（ａ）は図１９のＡ−Ａ′線における要部断面図、（ｂ）は図１９のＢ−Ｂ′線における要部断面図、（ｃ）は図１９のＣ−Ｃ′線における要部断面図である。
【図２１】本発明者らによって検討されたバッティング・ディフュージョン構造を採用した２入力ＮＡＮＤ型のＣＭＯＳ論理回路の一例を示す要部平面図である。
【図２２】（ａ）は本発明者らによって検討されたバッティング・ディフュージョン構造の不良例を示す要部平面図、（ｂ）は同図（ａ）のＤ−Ｄ′線における要部断面図である。
【符号の説明】
【００８５】
１  半導体基板
２  素子分離領域
２ａ  溝
２ｂ  絶縁膜
３ａ  ｐＭＩＳ用の活性領域
３ｂ  Ｖｄｄ電位給電部用の活性領域
３ｃ  ｐＭＩＳ結合用の活性領域
４，４ｎ，４ｐ  ゲート電極
４ａ  シリコン膜
５ａ  ｎＭＩＳ用の活性領域
５ｂ  Ｖｓｓ電位給電部用の活性領域
５ｃ  ｎＭＩＳ結合用の活性領域
６ａ  ｎ−型半導体領域
６ｂ  ｎ＋型半導体領域
７ａ  ｐ−型半導体領域
７ｂ  ｐ＋型半導体領域
８  境界部
９  コンタクトホール
１０ｎ  ｎウェル
１０ｐ  ｐウェル
１１  ゲート絶縁膜
１２  サイドウォール
１３  金属シリサイド層
１４ａ，１４ｂ  絶縁膜
１４  層間絶縁膜
１５  プラグ
１５ａ  バリア導体膜
１５ｂ  主導体膜
１６  配線
１７  絶縁膜
１８  コバルトシリサイド層
５１  半導体基板
５２ａ  ｐＭＩＳ用の活性領域
５２ｂ  Ｖｄｄ電位給電部用の活性領域
５３ｃ  ｐＭＩＳ結合用の活性領域
５４  ｐ型半導体領域
５５  ｎ型半導体領域
５６  境界部
５７  ゲート電極
５８ａ  ｎＭＩＳ用の活性領域
５８ｂ  Ｖｓｓ電位給電部用の活性領域
５８ｃ  ｎＭＩＳ結合用の活性領域
５９  ｎ型半導体領域
６０  ｐ型半導体領域
６１  境界部
６２  コンタクトホール
Ａ，Ｂ  入力端子
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｙ  出力端子
【図１】
0005155617.tif 000002
【図２】
0005155617.tif 000003
【図３】
0005155617.tif 000004
【図４】
0005155617.tif 000005
【図５】
0005155617.tif 000006
【図６】
0005155617.tif 000007
【図７】
0005155617.tif 000008
【図８】
0005155617.tif 000009
【図９】
0005155617.tif 000010
【図１０】
0005155617.tif 000011
【図１１】
0005155617.tif 000012
【図１２】
0005155617.tif 000013
【図１３】
0005155617.tif 000014
【図１４】
0005155617.tif 000015
【図１５】
0005155617.tif 000016
【図１６】
0005155617.tif 000017
【図１７】
0005155617.tif 000018
【図１８】
0005155617.tif 000019
【図１９】
0005155617.tif 000020
【図２０】
0005155617.tif 000021
【図２１】
0005155617.tif 000022
【図２２】
0005155617.tif 000023