(57)【特許請求の範囲】
【請求項１】
所定の導電型の半導体基体と、前記半導体基体の第一主面に接し、かつ、前記半導体基体とはバンドギャップが異なる半導体材料からなるヘテロ半導体領域と、該ヘテロ半導体領域と接続された第一の電極と、前記半導体基体と接続された第二の電極とを有する半導体装置において、前記へテロ半導体領域は、前記半導体基体と同じ導電型の第一へテロ半導体領域と、前記半導体基体とは異なる導電型の第二ヘテロ半導体領域とから構成され、前記第一へテロ半導体領域および前記第二ヘテロ半導体領域は、いずれも、前記第一の電極とオーミック接続されるとともに、前記半導体基体とヘテロ接合され、かつ、前記第一へテロ半導体領域が、前記半導体基体の前記第一主面上に形成され、前記第二ヘテロ半導体領域が、前記半導体基体の前記第一主面に穿設された溝の中に形成され、さらに、前記第一へテロ半導体領域と前記第二ヘテロ半導体領域とは互いに接していることを特徴とする半導体装置。
【請求項２】
前記半導体基体の導電型は、Ｎ型の導電型であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基体の前記第一主面に穿設された前記溝の中に形成された前記第二ヘテロ半導体領域は、当該第二ヘテロ半導体領域の底面のみならず、当該第二ヘテロ半導体領域の側面の少なくとも一部においても、前記半導体基体と接していることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基体の前記第一主面に穿設される前記溝が、前記第一主面の１ないし複数の位置に存在していることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
前記溝の底面と前記溝の側面とが接する箇所における前記底面と前記側面とがなす角度が、少なくとも９０°以上であることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
【請求項６】
前記溝の底面と前記溝の側面とが接する箇所における形状を、該箇所における前記第二ヘテロ半導体領域と前記半導体基体とが形成するヘテロ接合界面のエネルギー障壁を電荷がトンネリングする幅よりも、少なくとも大きい曲率半径を有する曲面形状とすることを特徴とする請求項１ないし５のいずれかに記載の半導体装置。
【請求項７】
前記第一の電極が、前記第一ヘテロ半導体領域と前記第二ヘテロ半導体領域との双方に接するように形成されることにより、前記第一ヘテロ半導体領域と前記第二ヘテロ半導体領域とにオーミック接続されていることを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
【請求項８】
前記第一の電極が、前記第一ヘテロ半導体領域に接するように形成されて、前記第一へテロ半導体領域とオーミック接続されるとともに、前記第一へテロ半導体領域に形成されたコンタクトホールを介して、前記第二ヘテロ半導体領域とオーミック接続されていることを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
【請求項９】
前記第一ヘテロ半導体領域および前記第二ヘテロ半導体領域の不純物密度は、いずれも、前記半導体基体の不純物密度よりも高いことを特徴とする請求項１ないし８のいずれかに記載の半導体装置。
【請求項１０】
前記半導体基体の前記第一主面に穿設された前記溝の下層の少なくとも一部の領域に、前記半導体基体と前記ヘテロ半導体領域との接合部に印加される前記第二の電極の電界を緩和する電界緩和領域が形成されていることを特徴とする請求項１ないし９のいずれかに記載の半導体装置。
【請求項１１】
前記電界緩和領域は、前記半導体基体とは異なる導電型の半導体、高抵抗体、あるいは、絶縁体のいずれかから形成されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記半導体基体の材料は、炭化珪素、窒化ガリウム、もしくは、ダイヤモンドのいずれかからなることを特徴とする請求項１ないし１１のいずれかに記載の半導体装置。
【請求項１３】
前記第一ヘテロ半導体領域および／または前記第二ヘテロ半導体領域の材料は、単結晶シリコン、多結晶シリコン、アモルファスシリコン、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウム、もしくは、アモルファスシリコンゲルマニウムのいずれかからなることを特徴とする請求項１ないし１２のいずれかに記載の半導体装置。
【請求項１４】
前記第一ヘテロ半導体領域および／または前記第二ヘテロ半導体領域の材料は、単結晶ゲルマニウム、多結晶ゲルマニウム、アモルファスゲルマニウム、単結晶ガリウムヒ素、多結晶ガリウムヒ素、もしくは、アモルファスガリウムヒ素のいずれかからなることを特徴とする請求項１ないし１２のいずれかに記載の半導体装置。
【請求項１５】
基板上に半導体領域をエピタキシャル成長させて半導体基体を形成する半導体基体形成工程と、前記半導体基体の第一主面をあらかじめ定めた所定のマスク膜を用いてエッチングして１ないし複数の溝を穿設する溝形成工程と、前記半導体基体の前記溝内に、前記半導体基体とは異なるバンドギャップで、かつ、前記半導体基体とは異なる導電型の第二ヘテロ半導体領域を形成する第二ヘテロ半導体領域形成工程と、前記半導体基体の前記溝が形成されていない前記第一主面上に、前記半導体基体とは異なるバンドギャップで、かつ、前記半導体基体と同一の導電型の第一ヘテロ半導体領域を形成する第一ヘテロ半導体領域形成工程と、前記半導体基体と接続する第二の電極を形成する第二電極形成工程と、前記第一ヘテロ半導体領域と前記第二ヘテロ半導体領域とに接続する第一の電極を形成する第一電極形成工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１６】
基板上に半導体領域をエピタキシャル成長させて半導体基体を形成する半導体基体形成工程と、前記半導体基体の第一主面をあらかじめ定めた所定のマスク膜を用いてエッチングして１ないし複数の溝を穿設する溝形成工程と、前記半導体基体の前記溝内に、前記半導体基体とは異なるバンドギャップで、かつ、前記半導体基体とは異なる導電型の第二ヘテロ半導体領域を形成する第二ヘテロ半導体領域形成工程と、前記半導体基体の前記溝が穿設されていない前記第一主面上のみならず前記第二ヘテロ半導体領域上にも、前記半導体基体とは異なるバンドギャップで、かつ、前記半導体基体と同一の導電型の第一ヘテロ半導体領域を形成した後、前記第二ヘテロ半導体領域へ前記第一の電極を接続するためのコンタクトホールを前記第一ヘテロ半導体領域に形成する第一ヘテロ半導体領域形成工程と、前記半導体基体と接続する第二の電極を形成する第二電極形成工程と、前記第一ヘテロ半導体領域上に形成して、オーミック接続するとともに、前記第一ヘテロ半導体領域に形成された前記コンタクトホールを介して前記第二ヘテロ半導体領域とオーミック接続する第一の電極を形成する第一電極形成工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１７】
基板上に半導体領域をエピタキシャル成長させて半導体基体を形成する半導体基体形成工程と、前記半導体基体の第一主面をあらかじめ定めた所定のマスク膜を用いてエッチングして１ないし複数の溝を穿設する溝形成工程と、前記半導体基体の前記第一主面の全面に前記半導体基体とはバンドギャップが異なる半導体領域を形成するヘテロ半導体領域形成工程と、全面に形成した前記半導体領域のうち、前記第一主面に前記溝が穿設されている領域には、前記半導体基体とは異なる導電型の不純物をイオン注入して前記第二ヘテロ半導体領域として形成し、また、前記第一主面に前記溝が穿設されていない領域には、前記半導体基体と同一の導電型の不純物をイオン注入して前記第一ヘテロ半導体領域として形成するイオン注入工程と、前記半導体基体と接続する第二の電極を形成する第二電極形成工程と、前記第一ヘテロ半導体領域と前記第二ヘテロ半導体領域とに接続する第一の電極を形成する第一電極形成工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１８】
前記第二ヘテロ半導体領域の不純物密度と前記第一ヘテロ半導体領域の不純物密度とは、いずれも、前記半導体基体の不純物密度よりも高いことを特徴とする請求項１５ないし１７のいずれかに記載の半導体装置の製造方法。
【請求項１９】
前記半導体基体の前記第一主面に穿設された前記溝の下層の少なくとも一部の領域に、前記半導体基体と前記ヘテロ半導体領域との接合部に印加される前記第二の電極の電界を緩和する電界緩和領域を形成する電界緩和領域形成工程をさらに有していることを特徴とする請求項１５ないし１８のいずれかに記載の半導体装置の製造方法。
【請求項２０】
前記電界緩和領域を、前記半導体基体とは異なる導電型の半導体、高抵抗体、あるいは、絶縁体のいずれかから形成することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記半導体基体の材料に、炭化珪素、窒化ガリウム、もしくは、ダイヤモンドのいずれかを用いることを特徴とする請求項１５ないし２０のいずれかに記載の半導体装置の製造方法。
【請求項２２】
前記第二ヘテロ半導体領域および／または前記第一ヘテロ半導体領域の材料に、単結晶シリコン、多結晶シリコン、アモルファスシリコン、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウム、もしくは、アモルファスシリコンゲルマニウムのいずれかを用いることを特徴とする請求項１５ないし２１のいずれかに記載の半導体装置の製造方法。
【請求項２３】
前記第二ヘテロ半導体領域および／または前記第一ヘテロ半導体領域の材料に、単結晶ゲルマニウム、多結晶ゲルマニウム、アモルファスゲルマニウム、単結晶ガリウムヒ素、多結晶ガリウムヒ素、アモルファスガリウムヒ素のいずれかを用いることを特徴とする請求項１５ないし２１のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
本発明の背景となる従来技術として、本出願人が出願した特許文献１の特開２００３−３１８４１３号公報「高耐圧炭化珪素ダイオードおよびその製造方法」に記載の技術がある。
【０００３】
該特許文献１に記載の従来の技術では、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル層が形成された半導体基体の第一主面に、半導体基体とは異なるバンドギャップで、かつ、異なる導電型であるＰ＋型多結晶シリコン層が形成されており、Ｎ−型炭化珪素エピタキシャル層とＰ＋型多結晶シリコン層とは、ヘテロ接合をしている。ここで、Ｐ＋型多結晶シリコン層は、アノード電極に接続され、Ｎ＋型炭化珪素基板の裏面には、カソード電極が形成されている。なお、記号＋，−は、高密度、低密度を意味している。
【０００４】
前述のような構成の従来技術の半導体装置は、ダイオードとして機能する。つまり、アノード電極の電位がカソード電極の電位よりも高い場合には、順方向電流が流れ、逆の場合には、電流が流れるのを阻止する。
【特許文献１】特開２００３−３１８４１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記特許文献１に記載の従来技術において、順方向の立ち上がり電圧は、Ｐ＋型多結晶シリコン層とＮ−型炭化珪素エピタキシャル層との仕事関数から決まる。ここで、例えばＮ−型の半導体基体とは異なる第二導電型のＰ＋型多結晶シリコン層に加えて、立ち上がり電圧が低いＮ＋型多結晶シリコン層をヘテロ接合面にＰ＋型多結晶シリコン層と並列に形成することにすれば、２種類の立ち上がり電圧を持つダイオードが並列接続された形態となり、全体の立ち上がり電圧を下げることが出来る。
【０００６】
しかし、Ｎ＋型多結晶シリコン層は、逆方向耐圧も低いため、ダイオード全体の逆方向耐圧も下がってしまう。このように、立ち上がり電圧と逆方向耐圧とは、比例した関係にあり、逆方向耐圧を低下させることなく、立ち上がり電圧を下げることは困難であった。
【０００７】
本発明は、かかる事情に鑑みてなされたものであり、逆方向の耐圧を低下させることなく、立ち上がり電圧を低下することが可能な半導体装置とその製造方法を提供することに、その目的がある。
【課題を解決するための手段】
【０００８】
本発明は、前述の課題を解決するために、第二の電極を接続した半導体基体と同一となる導電型の第一ヘテロ半導体領域を半導体基体の第一主面上に形成するとともに、半導体基体とは異なる導電型の第二ヘテロ半導体領域を半導体基体の第一主面に穿設された溝内に形成し、第一及び第二ヘテロ半導体領域を第一の電極に並列接続するとともに、第一及び第二ヘテロ半導体領域が互いに接している構成とするものである。
【発明の効果】
【０００９】
本発明による半導体装置とその製造方法によれば、半導体基体の導電型と同一の第一導電型のヘテロ半導体領域を半導体基体の第一主面上に形成し、半導体基体の導電型とは異なる第二導電型のヘテロ半導体領域を半導体基体の第一主面に穿設された溝内に形成し、双方のヘテロ半導体領域を第一の電極に並列接続することによって、並列接続した前記第一導電型のヘテロ半導体領域によって立ち上がり電圧を低下させることが出来ると共に、半導体基体の第一主面の溝内に形成した前記第二導電型のヘテロ半導体領域によって耐圧の低下を抑制することが出来る。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明による半導体装置とその製造方法の最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。
【００１１】
（第１の実施の形態）
本発明による半導体装置とその製造方法の第１の実施の形態を、図１〜１１に基づいて説明する。本実施の形態においては、炭化珪素（ＳｉＣ）を基板材料とし、ヘテロ半導体を多結晶シリコンとした半導体装置を、一例として説明する。なお、本発明は、基板材料として、炭化珪素に限るものではなく、窒化ガリウム、もしくは、ダイヤモンドからなっていても良い。
【００１２】
また、ヘテロ半導体の材料も、基板上に積層されたエピタキシャル層からなる半導体基体と異なるバンドギャップを有する半導体材料からなるヘテロ半導体領域を形成する材料であれば、多結晶シリコンに限るものではなく、単結晶シリコン、アモルファスシリコン、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウム、アモルファスシリコンゲルマニウムなどからなっていても良いし、さらには、単結晶ゲルマニウム、多結晶ゲルマニウム、アモルファスゲルマニウム、単結晶ガリウムヒ素、多結晶ガリウムヒ素、アモルファスガリウムヒ素などからなっていても良い。
【００１３】
図１は、本発明による半導体装置の第１の実施の形態における素子部断面構造を示す断面図である。
【００１４】
図１の半導体装置２００に示すように、Ｎ＋型炭化珪素基板１上にＮ−型炭化珪素半導体をエピタキシャル成長させることにより、Ｎ−型炭化珪素エピタキシャル層２が積層されて、炭化珪素半導体基体１００が形成されている。Ｎ−型炭化珪素エピタキシャル層２のＮ＋型炭化珪素基板１側とは反対側の第一主面には、あらかじめ定めた位置に１ないし複数の溝が穿設されており、該第一主面上の溝が存在する部分には、第一導電型のＮ型の半導体基体１００の導電型とは異なる第二導電型のヘテロ半導体領域としてＰ＋型多結晶シリコン層３が該溝内部を充填した状態で形成されている。
【００１５】
また、Ｎ−型炭化珪素エピタキシャル層２の溝が存在していない第一主面上には、半導体基体１００の導電型と同一の第一導電型のヘテロ半導体領域としてＮ＋型多結晶シリコン層４が形成されている。ここで、Ｐ＋型多結晶シリコン層３とＮ＋型多結晶シリコン層４との両方の多結晶シリコン層と、半導体基体１００を構成するＮ−型炭化珪素エピタキシャル層２とは、互いに異なるバンドギャップからなっており、ヘテロ接合界面を形成している。ここに、記号＋，−は、前述のように、導入される不純物密度についての高密度、低密度を意味している。
【００１６】
また、炭化珪素エピタキシャル層２中のあらかじめ定めた所定領域には、炭化珪素半導体基体１００とＰ＋型多結晶シリコン層３、Ｎ＋型多結晶シリコン層４の双方の多結晶シリコン層との接合部に印加されるカソード電極６からの電界を緩和するＰ型の電界緩和領域７が形成されている。また、Ｐ＋型多結晶シリコン層３およびＮ＋型多結晶シリコン層４上には、両方の多結晶シリコン層とオーミック接続されたアノード電極５が第一の電極として形成されている。一方、Ｎ＋型炭化珪素基板１の裏面には、カソード電極６が第二の電極として形成されている。
【００１７】
本実施の形態によれば、Ｎ−型炭化珪素エピタキシャル層２とのビルトイン電圧が大きく、逆方向耐圧が高いＰ＋型多結晶シリコン層３をＮ−型炭化珪素エピタキシャル層２の溝内部に形成することによって、すなわち、第一導電型のＮ型炭化珪素半導体基体１００の導電型とは異なる第二導電型のＰ＋型多結晶シリコン層３の底面の位置を、Ｎ型炭化珪素半導体基体１００の第一主面上に形成され、Ｎ型炭化珪素半導体基体１００の導電型と同一の第一導電型のＮ＋型多結晶シリコン層４の底面よりも深い位置となる溝内部に形成することによって、逆方向電圧が印加された場合のＮ−型炭化珪素エピタキシャル層２中の空乏層をより深く広げることができる。
【００１８】
その結果、空乏層端５０からＮ＋型多結晶シリコン層４までの距離５２が、空乏層端５０からＰ＋型多結晶シリコン層３までの距離５１よりも長くなり、Ｎ＋型多結晶シリコン層４とＮ−型炭化珪素エピタキシャル層２とのヘテロ接合界面にかかる電界が低下し、電界を緩和することが出来る。これにより、逆方向電圧印加時の耐圧は、Ｐ＋型多結晶シリコン層３のみの場合とほぼ同等の値を得ることが出来る。
【００１９】
また、Ｐ＋型多結晶シリコン層３およびＮ＋型多結晶シリコン層４の不純物密度を、炭化珪素エピタキシャル層２よりも十分に高密度にしておけば、逆方向電圧を印加した場合に、Ｐ＋型多結晶シリコン層３およびＮ＋型多結晶シリコン層４の多結晶シリコン層側に、空乏層が伸びるのを防ぐことができる。これにより、炭化珪素に比べて、絶縁破壊を引き起こす電界強度が低い多結晶シリコン層において、ブレイクダウンが発生することを防止可能とし、もって、逆方向耐圧を向上することが出来る。
【００２０】
一方、順方向に電圧を印加した場合は、立ち上がり電圧の低いＮ＋型多結晶シリコン層４が形成されているため、本実施の形態におけるヘテロ接合ダイオード全体の立ち上がり電圧を低下させることが出来る。また、Ｐ＋型多結晶シリコン層３も、アノード電極５にオーミック接続されているために、順方向電圧印加時には電流経路として働く。ここで、Ｐ＋型多結晶シリコン層３のヘテロ接合面は、溝底部だけでなく、溝側面部の少なくとも一部においても、半導体基体１００と接触しており、溝底部と溝側面部との双方が電流経路となるため、ヘテロ接合面が平面的に形成されている場合よりも、より低いオン抵抗を得ることができる。
【００２１】
また、Ｐ＋型多結晶シリコン層３とＮ＋型多結晶シリコン層４とが互いに接していることにより、両方の多結晶シリコン層とＮ−型炭化珪素エピタキシャル層２とのヘテロ接合界面全体がアクティブ領域となる。従って、電流の流れがヘテロ接合界面内で平均化され、信頼性の高い半導体装置を得ることが出来る。
【００２２】
なお、本実施の形態においては、カソード電極６が、炭化珪素半導体基体１００裏面に形成されている例について示したが、カソード電極６が炭化珪素半導体基体１００の表面に形成されている、いわゆるラテラル型ダイオードであっても良い。
【００２３】
本実施の形態においては、Ｐ＋型多結晶シリコン層３が充填されている溝の数が、図１のように、周辺部も含めて５個の場合を示したが、ダイオードの面積に応じて、溝の数を、所望する１ないし複数の任意の個数に増減しても構わない。
【００２４】
次に、本実施の形態における図１の半導体装置２００すなわちヘテロ接合ダイオードの製造方法について、図２〜図１１を用いて説明する。ここで、図２〜図１１は、本発明の第１の実施の形態における半導体装置の製造方法の第１工程〜第１０工程をそれぞれ説明する素子部断面構造図である。
【００２５】
まず、図２の第１工程（半導体基体形成工程）では、例えば、Ｎ＋型炭化珪素基板１上にＮ−型炭化珪素エピタキシャル層２が積層された半導体基体１００を形成する。Ｎ−型炭化珪素エピタキシャル層２上には、あらかじめ定めた所定のマスク膜８とレジスト９とが積層された後、フォトリソグラフィー等を用いて、あらかじめ定めた１ないし複数の溝形成用のパターンにレジスト９がパターニングされる。なお、マスク膜８としては、例えばシリコン窒化膜などが用いられる。
【００２６】
次に、図３の第２工程（溝形成工程）では、レジスト９をマスクにして、１ないし複数の溝をＮ−型炭化珪素エピタキシャル層２の第一主面上に穿設するように、マスク膜８およびＮ−型炭化珪素エピタキシャル層２をドライエッチングする。ドライエッチング後、レジスト９を除去する。
【００２７】
次の図４の第３工程（電界緩和領域形成工程の前半工程）では、後に形成されるＰ＋型多結晶シリコン層３の周辺部と接する接合面となるＮ−型炭化珪素エピタキシャル層２中の領域（つまり、Ｎ−型炭化珪素エピタキシャル層２の周辺部に形成された溝底面部の領域）に電界緩和領域７を形成する。すなわち、電界緩和領域７を形成する領域以外について、マスク膜８およびＮ−型炭化珪素エピタキシャル層２の溝に、イオン注入マスク１１を形成した後、アルミやホウ素などのＰ型の不純物イオン１０を注入することにより、Ｐ型の電界緩和領域７を形成する。
【００２８】
室温でイオン注入する場合には、イオン注入マスク１１としてレジストを用いることが出来るが、基板の表面荒れ防止のために、基板を６００℃程度に加熱しながらイオン注入する場合には、レジストではなく、シリコン酸化膜などのマスクを用いることが出来る。この場合、イオン注入マスク１１は、先に形成したマスク膜８と選択的なエッチングを可能にすることが必要である。
【００２９】
次の図５の第４工程（電界緩和領域形成工程の後半工程）では、イオン注入マスク１１を除去した後、１７００℃程度の高温でアニールすることによって、導入した不純物を活性化する。なお、電界緩和領域７は、前述のような半導体基体１００と異なる導電型の半導体を用いる場合のみに限らず、高抵抗体や絶縁体を形成するようにしても良い。また、場合によっては、電界緩和領域７を形成しない構造としても良く、かかる場合においては、前述の図４、図５の工程は省略される。
【００３０】
しかる後、図６の第５工程（第二ヘテロ半導体領域形成工程の前半工程）では、マスク膜８およびＮ−型炭化珪素エピタキシャル層２上の全面にＰ＋型多結晶シリコン層３を堆積する。
【００３１】
次の図７の第６工程（第二ヘテロ半導体領域形成工程の後半工程）では、マスク膜８が露出するまで、Ｐ＋型多結晶シリコン層３をエッチングして第二ヘテロ半導体領域として形成する。エッチングの方法としては、ドライエッチングによるエッチバックを用いることも出来るし、ＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などによる平坦化手法も用いることが出来る。この結果、半導体基体のＮ−型炭化珪素エピタキシャル層２とは異なるバンドギャップで、かつ、異なる導電型の第二ヘテロ半導体領域のＰ＋型多結晶シリコン層３は、その底面部とＮ−型炭化珪素エピタキシャル層２内の溝の底面部とが接触するのみならず、その側面部についても、Ｎ−型炭化珪素エピタキシャル層２内の溝の側面部の少なくとも一部の領域と接触した状態で形成された状態になる。
【００３２】
次の図８の第７工程（第一ヘテロ半導体領域形成工程の前半工程）では、マスク膜８を除去してＮ−型炭化珪素エピタキシャル層２の第一主面を露出させた後、露出したＮ−型炭化珪素エピタキシャル層２の第一主面とＰ＋型多結晶シリコン層３との上にＮ＋型多結晶シリコン層４を堆積する。
【００３３】
次の図９の第８工程（第一ヘテロ半導体領域形成工程の後半工程）では、Ｐ＋型多結晶シリコン層３が露出するまで、Ｎ＋型多結晶シリコン層４をエッチングして第一ヘテロ半導体領域として形成する。エッチングの方法としては、ドライエッチングによるエッチバックを用いることも出来るし、ＣＭＰなどによる平坦化手法も用いることが出来る。ここで、半導体基体のＮ−型炭化珪素エピタキシャル層２とは異なるバンドギャップであるが、同一の導電型の第一ヘテロ半導体領域となるＮ＋型多結晶シリコン層４は、Ｐ＋型多結晶シリコン層３の少なくとも一部の領域が露出される状態であれば、Ｎ−型炭化珪素エピタキシャル層２の第一主面に穿設された溝の一部を覆う状態になっていてもかまわない。
【００３４】
さらに、次の図１０の第９工程（第一電極形成工程の前半工程、第二電極形成工程）では、炭化珪素半導体基体１００の裏面にカソード電極６を第二の電極として形成する。ここで、炭化珪素半導体基体１００とカソード電極６とがオーミック接触となるように、必要により、１０００℃程度のＲＴＡ（Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）が施される。
【００３５】
次に、Ｐ＋型多結晶シリコン層３、Ｎ＋型多結晶シリコン層４の両方の多結晶シリコン層上にアノード電極５を堆積する。なお、アノード電極５、カソード電極６の電極材料としては、チタンやアルミニウムなどが用いられる。このとき、Ｐ＋型多結晶シリコン層３、Ｎ＋型多結晶シリコン層４の両方の多結晶シリコン層は、高密度に不純物がドーピングされているため、多結晶シリコン層とアノード電極５とはオーミック接触となる。
【００３６】
最後の図１１の第１０工程（第一電極形成工程の後半工程）では、アノード電極５上にフォトリソグラフィーによりレジストパターンを形成する。さらに、形成したレジストをマスクとしてアノード電極５およびＰ＋型多結晶シリコン層３、Ｎ＋型多結晶シリコン層４の多結晶シリコン層を、ドライエッチングによりパターニングすることにより、図１に示すような半導体装置２００が最終的に製造される。
【００３７】
以上に詳細に説明したように、本実施の形態による半導体装置２００とその製造方法によれば、半導体基体１００の導電型と同一となる第一導電型の例えばＮ＋型ヘテロ半導体領域４を半導体基体１００の第一主面に形成し、半導体基体１００の導電型とは異なる第二導電型の例えばＰ＋型ヘテロ半導体領域３を半導体基体１００の第一主面に形成された溝内に形成することによって、立ち上がり電圧を低下させることが出来ると共に、耐圧の低下を抑制することが出来る。その理由は次の通りである。
【００３８】
半導体基体１００を形成するＮ−型炭化珪素エピタキシャル層２の第一主面に溝を穿設し、その溝の内部に、半導体基体１００とは異なる導電型のヘテロ半導体領域として例えばＰ＋型多結晶シリコン層３を充填する一方、溝がない部分には、半導体基体１００と同じ導電型のヘテロ半導体領域として例えばＮ＋型多結晶シリコン層４を形成する。このように、Ｐ＋型多結晶シリコン層３を、Ｎ＋型多結晶シリコン層４よりも深い位置となる溝内部に形成することによって、逆方向電圧印加時に、Ｎ−型炭化珪素エピタキシャル層２中に、空乏層をより深く延ばすことが出来るようになる。従って、耐圧が低いＮ＋型多結晶シリコン層４とＮ−型炭化珪素エピタキシャル層２とのヘテロ接合界面にかかる電界が低下し、この部分での耐圧の低下を抑制することが出来る。
【００３９】
また、順方向電圧印加時には、アノード電極５をＰ＋型多結晶シリコン層３とＮ＋型多結晶シリコン層４との双方に並列接続する構成としているので、立ち上がり電圧が低いＮ＋型多結晶シリコン層４の存在によって、ヘテロ接合ダイオード全体の立ち上がり電圧を低下させることが出来る。また、溝内部のＰ＋型多結晶シリコン層３とＮ−型炭化珪素エピタキシャル層２とのヘテロ接合界面についても、溝底部だけでなく、溝側面部の少なくとも一部の領域もオンの状態にすることが出来るため、有効面積が増加し、オン抵抗を低減させることが出来る。
【００４０】
（第２の実施の形態）
次に、本発明による半導体装置とその製造方法の第２の実施の形態を、図１２に基づいて説明する。図１２は、本発明による半導体装置の第２の実施の形態における素子部断面構造を示す断面図である。図１２に示す本実施の形態における半導体装置３００は、第１の実施の形態と同様に、炭化珪素（ＳｉＣ）を基板材料とし、ヘテロ半導体を多結晶シリコンとしたものであるが、図１２に示すように、Ｐ＋型多結晶シリコン層３とアノード電極５との接続方法に、図１に示す第１の実施の形態の半導体装置２００との違いがある。
【００４１】
すなわち、図１２の半導体装置３００は、Ｎ＋型多結晶シリコン層４にＰ＋型多結晶シリコン層３へのコンタクトホールを形成することにより、該コンタクトホールを介して、Ｐ＋型多結晶シリコン層３とアノード電極５とを接続するように構成している。
【００４２】
本実施の形態においては、第１の実施の形態における図５の第４工程（電界緩和領域形成工程の後半工程）までの工程を経た後、図６、図７の第５、第６工程（第二ヘテロ半導体領域形成工程）を行う代わりに、マスク膜８を除去した後、Ｎ−型炭化珪素エピタキシャル層２に穿設した溝内部に充填するようにＰ＋型多結晶シリコン層３を形成する。しかる後に、第１の実施の形態における図８、図９の第７、第８工程（第一ヘテロ半導体領域形成工程）の代わりに、Ｎ＋型多結晶シリコン層４をＰ＋型多結晶シリコン層３とＮ−型炭化珪素エピタキシャル層２との全面に積層した後、フォトリソグラフィーおよびドライエッチングにより、Ｎ＋型多結晶シリコン層４にＰ＋型多結晶シリコン層３へのコンタクトホールを形成するものである。
【００４３】
すなわち、本実施の形態においては、第一導電型の第一ヘテロ半導体領域の例えばＮ＋型多結晶シリコン層４が、Ｎ−型炭化珪素エピタキシャル層２に穿設された溝が存在しない位置のみならず溝が存在する位置も含めて、Ｎ−型炭化珪素エピタキシャル層２およびＰ＋型多結晶シリコン層３の全面を覆うように形成されている。このため、表面に露出せず、Ｎ＋型多結晶シリコン層４の内部に埋め込まれた状態にある第二導電型の第二ヘテロ半導体領域のＰ＋型多結晶シリコン層３とアノード電極５とを接続するためのコンタクトホールが、Ｎ＋型多結晶シリコン層４に形成される。
【００４４】
次の電極形成工程は、第１の実施の形態における図１０、図１１の第９、第１０工程（第一電極形成工程、第二電極形成工程）とほぼ同様であるが、Ｐ＋型多結晶シリコン層３、Ｎ＋型多結晶シリコン層４の両方にアノード電極５を接するように堆積してオーミックコンタクトする代わりに、本実施の形態においては、Ｎ＋型多結晶シリコン層４とはアノード電極５を接するように堆積してオーミックコンタクトさせる一方、アノード電極５とＰ＋型多結晶シリコン層３とは、コンタクトホールを通じてオーミックコンタクトさせることになる。
【００４５】
図１２のような半導体装置３００の構成にすることにより、第１の実施の形態の図９の第８工程で行ったようなＮ＋型多結晶シリコン層４の全面エッチバックを避けることができ、オーバーエッチングによって、Ｎ＋型多結晶シリコン層４がなくなってしまうような不具合の発生を解消することが出来る。
【００４６】
（第３の実施の形態）
次に、本発明による半導体装置とその製造方法の第３の実施の形態を、図１３に基づいて説明する。図１３は、本発明による半導体装置の第３の実施の形態における素子部断面構造を示す断面図である。図１３に示す本実施の形態における半導体装置４００も、第１の実施の形態、第２の実施の形態と同様に、炭化珪素（ＳｉＣ）を基板材料とし、ヘテロ半導体を多結晶シリコンとしたものであるが、図１３に示すように、Ｐ＋型多結晶シリコン層３およびＮ＋型多結晶シリコン層４を、半導体領域へのイオン注入の打ち分けによって形成している点に、第１の実施の形態、第２の実施の形態との違いがある。
【００４７】
すなわち、図１３の半導体装置４００を製造する製造方法としては、第１の実施の形態や第２の実施の形態における第二ヘテロ半導体領域形成工程や第一ヘテロ半導体領域形成工程の代わりに、半導体基体１００の第一主面の全面に半導体基体１００とはバンドギャップが異なる半導体領域を形成するヘテロ半導体領域形成工程を有するとともに、全面に形成した該半導体領域のうち、半導体基体１００の第一主面に溝が穿設されている領域には、前記半導体基体とは異なる導電型の例えばＰ＋型の不純物をイオン注入して、第二ヘテロ半導体領域となるＰ＋型多結晶シリコン層３を形成し、また、前記第一主面に前記溝が穿設されていない領域には、前記半導体基体と同一の導電型の例えばＮ＋型の不純物をイオン注入して、第一ヘテロ半導体領域となるＮ＋型多結晶シリコン層４を形成するイオン注入工程を有している。
【００４８】
なお、図１３は、図１に示す第１の実施の形態の半導体装置２００における層構造の場合について、イオン注入打ち分けによってＰ＋型多結晶シリコン層３およびＮ＋型多結晶シリコン層４を形成した場合を示しているが、第二の実施の形態における図１２の半導体装置３００に示すようなコンタクトホールを後工程で形成する場合についても全く同様に適用することができる。
【００４９】
図１３のような半導体装置４００の構成においては、前述したように、まず、多結晶シリコン層を堆積した後に、フォトリソグラフィーによるレジストパターニングにより、半導体領域の所望の位置にのみ、Ｐ＋型、および、Ｎ＋型の不純物を、打ち分けてイオン注入することで、Ｐ＋型多結晶シリコン層３およびＮ＋型多結晶シリコン層４を形成することが出来るので、多結晶シリコン層の堆積を一度で行うことができ、工程を簡略化することが出来る。
【００５０】
（第４の実施の形態）
次に、本発明による半導体装置とその製造方法の第４の実施の形態を説明する。前述の第１の実施の形態ないし第３の実施の形態においては、いずれも、半導体基体１００の第一主面に穿設された溝の底面と該溝の側面とが接する箇所における前記底面と前記側面とがなす角度が直角（９０°）としている場合を用いて説明した。しかし、本発明による半導体装置とその製造方法は、かかる場合のみに限るものではなく、例えば、図１４に示すように、前記底面と前記側面とがなす角度が鈍角（９０°よりも大きい角度）になっていても構わなく、９０°以上の角度であれば如何なる角度であっても良いし、また、図１５に示すように、前記底面と前記側面とが接する箇所が、適当な曲率半径を有する曲面形状になっていても構わない。
【００５１】
かくのごとく、前記溝内部に充填されるＰ＋型多結晶シリコン層３とＮ−型炭化珪素エピタキシャル層２とが接する部分の形状を、図１４のような鈍角の傾斜面形状または図１５のような曲面形状とすることによって、逆方向電圧印加時に、前記溝の底面と側面とが接する箇所からリーク電流が発生して、所望の耐圧が得られなくなってしまうという不具合が発生する事態を、より安全に回避することができる。
【００５２】
図１４は、本発明による半導体装置の第４の実施の形態における素子部断面構造の一例を示す断面図であり、半導体基体１００の第一主面に穿設された溝の底面と該溝の側面とが接する箇所における前記底面と前記側面とがなす角度が鈍角（９０°よりも大きい角度）になっている場合を示している。つまり、図１４の半導体装置５００に示すように、前記溝の底面と側面とが接する箇所の形状は、半導体基体１００の第一主面に穿設された前記溝の底面と側面とがなす角度θが、鈍角（９０°よりも大きい角度）の傾斜面形状になっている。
【００５３】
また、図１５は、本発明による半導体装置の第４の実施の形態における素子部断面構造の他の例を示す断面図であり、半導体基体１００の第一主面に穿設された溝の底面と該溝の側面とが接する箇所が、適当な曲率半径を有する曲面になっている場合を示している。つまり、図１５の半導体装置６００に示すように、半導体基体１００の第一主面に穿設された溝の底面と側面との接する箇所の形状は、適当な曲率半径αを有する曲面形状になっている。ここで、図１５の半導体装置６００における曲率半径αについては、少なくとも溝の底面と側面とが接する箇所において、半導体基体１００を構成するＮ−型炭化珪素エピタキシャル層２と、半導体基体１００とは異なる導電型の第二ヘテロ半導体領域を構成するＰ＋型多結晶シリコン層３と、によって形成されるヘテロ接合界面を電子がトンネリングする幅よりも大きければ、如何なる半径であっても構わない。
【００５４】
なお、図１４、図１５に示す本実施の形態における半導体装置５００，６００は、いずれも、第１の実施の形態ないし第３の実施の形態と同様に、炭化珪素（ＳｉＣ）を基板材料とし、ヘテロ半導体を多結晶シリコンとしており、かつ、半導体基体１００を構成するＮ−型炭化珪素エピタキシャル層２のＮ＋型炭化珪素基板１側とは反対側の第一主面に穿設された溝内部には、半導体基体１００とは異なる導電型の第二ヘテロ半導体領域として、Ｐ＋型多結晶シリコン層３が充填され、前記溝が存在していない第一主面上には、半導体基体１００と同じ導電型の第一ヘテロ半導体領域として、Ｎ＋型多結晶シリコン層４が形成されているが、本実施の形態においては、Ｐ＋型多結晶シリコン層３が充填される前記溝の形状が、第１の実施の形態ないし第３の実施の形態における溝の形状とは異なっている場合を示している。
【００５５】
以下に、図１４、図１５に示すような溝形状を形成した半導体装置５００，６００の作用効果について、エネルギーバンド図を用いて具体的に説明する。
【００５６】
図１６は、本発明による半導体装置に適用するＰ＋型多結晶シリコン層３とＮ−型炭化珪素エピタキシャル層２との間で形成されるヘテロ接合界面のエネルギーバンド状態を示すエネルギーバンド図であり、前記溝の底面または側面において、前記溝内の充填されたＰ＋型多結晶シリコン層３とＮ−型炭化珪素エピタキシャル層２との間で形成されるヘテロ接合界面の一般的なエネルギーバンド状態を示している。また、図１７は、本発明による半導体装置に適用するＮ＋型多結晶シリコン層４とＮ−型炭化珪素エピタキシャル層２との間で形成されるヘテロ接合界面のエネルギーバンド状態を示すエネルギーバンド図であり、Ｎ−型炭化珪素エピタキシャル層２の第一主面においてＮ＋型多結晶シリコン層４とＮ−型炭化珪素エピタキシャル層２との間で形成されるヘテロ接合界面の一般的なエネルギーバンド状態を示している。
【００５７】
図１６に示すように、異なる導電型のヘテロ接合界面を形成するＰ＋型多結晶シリコン層３とＮ−型炭化珪素エピタキシャル層２との間のビルトイン電圧は大きく、エネルギー障壁の高さ６０は高く、かつ、逆方向電圧が印加された場合にＮ−型炭化珪素エピタキシャル層２中に形成されるビルトイン空乏層の幅６１は大きく、前述したように、逆方向耐圧を高くすることができる。一方、図１７に示すように、同じ導電型のヘテロ接合界面を形成するＮ＋型多結晶シリコン層４とＮ−型炭化珪素エピタキシャル層２との間のビルトイン電圧は小さく、エネルギー障壁の高さ６２は低く、順方向電圧印加時のオン抵抗を低く抑えることができる一方、逆方向電圧が印加された場合には、Ｎ−型炭化珪素エピタキシャル層２中に形成されるビルトイン空乏層の幅６３が小さく、逆方向耐圧が低い状態になる。
【００５８】
図１８は、本発明による半導体装置の第１ないし第３の実施の形態におけるヘテロ接合界面のエネルギーバンド状態の一例を示すエネルギーバンド図であり、第１ないし第３の実施の形態のように、前記溝の底面と側面とのなす角度が直角（９０°）であった場合に、前記溝の底面と側面とが接する箇所におけるヘテロ接合のエネルギーバンド状態の一例を示している。
【００５９】
つまり、図１８に示すように、Ｐ＋型多結晶シリコン層３が充填された前記溝の底面と側面とのなす角度が直角（９０°）であった場合、該底面と該側面との接する箇所において、Ｐ＋型多結晶シリコン層３の不純物密度とＮ＋型多結晶シリコン層４との不純物密度の組み合わせ如何によっては、Ｐ＋型多結晶シリコン層３とＮ−型炭化珪素エピタキシャル層２との間のヘテロ接合界面に形成されるエネルギー障壁の高さ６４は、図１６の場合のエネルギー障壁の高さ６０と同様の高さを維持することができるものの、逆方向電圧が印加された場合において、Ｎ−型炭化珪素エピタキシャル層２中に形成されるビルトイン空乏層の幅６５が狭まった状態になり、逆方向電圧印加時の逆方向耐圧が低くなってしまう可能性がある。
【００６０】
そこで、図１５の半導体装置５００や図１６の半導体装置６００に示したように、前記溝の構造として、底面と側面とがなす角度θが少なくとも９０°以上の傾斜面を有する構造を採用するか、あるいは、少なくとも溝の底面と側面とが接する箇所において、Ｐ＋型多結晶シリコン層３とＮ−型炭化珪素エピタキシャル層２とが形成するヘテロ接合界面を電子がトンネリングする幅よりも大きい曲率半径αの曲面を有する構造を採用することにすれば、Ｐ＋型多結晶シリコン層３とＮ−型炭化珪素エピタキシャル層２との間のヘテロ接合界面に形成されるエネルギー障壁の高さとして、図１８中に示すエネルギー障壁の高さ６４を維持したまま、ビルトイン空乏層の幅が図１８中に示すビルトイン空乏層の幅６５のように狭くなることを抑制することが可能となる。而して、逆方向電圧印加時に、前記溝の底面と側面とが接する箇所からリーク電流が発生して、所望の耐圧が得られなくなるような現象を、より確実に防止することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明による半導体装置の第１の実施の形態における素子部断面構造を示す断面図である。
【図２】本発明の第１の実施の形態における半導体装置の製造方法の第１工程を説明する素子部断面構造図である。
【図３】本発明の第１の実施の形態における半導体装置の製造方法の第２工程を説明する素子部断面構造図である。
【図４】本発明の第１の実施の形態における半導体装置の製造方法の第３工程を説明する素子部断面構造図である。
【図５】本発明の第１の実施の形態における半導体装置の製造方法の第４工程を説明する素子部断面構造図である。
【図６】本発明の第１の実施の形態における半導体装置の製造方法の第５工程を説明する素子部断面構造図である。
【図７】本発明の第１の実施の形態における半導体装置の製造方法の第６工程を説明する素子部断面構造図である。
【図８】本発明の第１の実施の形態における半導体装置の製造方法の第７工程を説明する素子部断面構造図である。
【図９】本発明の第１の実施の形態における半導体装置の製造方法の第８工程を説明する素子部断面構造図である。
【図１０】本発明の第１の実施の形態における半導体装置の製造方法の第９工程を説明する素子部断面構造図である。
【図１１】本発明の第１の実施の形態における半導体装置の製造方法の第１０工程を説明する素子部断面構造図である。
【図１２】本発明による半導体装置の第２の実施の形態における素子部断面構造を示す断面図である。
【図１３】本発明による半導体装置の第３の実施の形態における素子部断面構造を示す断面図である。
【図１４】本発明による半導体装置の第４の実施の形態における素子部断面構造の一例を示す断面図である。
【図１５】本発明による半導体装置の第４の実施の形態における素子部断面構造の他の例を示す断面図である。
【図１６】本発明による半導体装置に適用するＰ＋型多結晶シリコン層とＮ−型炭化珪素エピタキシャル層との間で形成されるヘテロ接合界面のエネルギーバンド状態を示すエネルギーバンド図である。
【図１７】本発明による半導体装置に適用するＮ＋型多結晶シリコン層とＮ−型炭化珪素エピタキシャル層との間で形成されるヘテロ接合界面のエネルギーバンド状態を示すエネルギーバンド図である。
【図１８】本発明による半導体装置の第１ないし第３の実施の形態におけるヘテロ接合界面のエネルギーバンド状態の一例を示すエネルギーバンド図である。
【符号の説明】
【００６２】
１…Ｎ＋型炭化珪素基板、２…Ｎ−型炭化珪素エピタキシャル層、３…Ｐ＋型多結晶シリコン層、４…Ｎ＋型多結晶シリコン層、５…アノード電極、６…カソード電極、７…電界緩和領域、８…マスク膜、９…レジスト、１０…不純物イオン、１１…イオン注入マスク、５０…空乏層端、５１…Ｐ＋型多結晶シリコン層と空乏層端の距離、５２…Ｎ＋型多結晶シリコン層と空乏層端の距離、６０，６２，６４…エネルギー障壁の高さ、６１，６３，６５…ビルトイン空乏層の幅、１００…炭化珪素半導体基体、２００，３００，４００，５００，６００…半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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