(57)【特許請求の範囲】
【請求項１】
選択トランジスタのソース・ドレインの両側に、書き込み電流印加時に同じ抵抗状態をとる磁気トンネル接合素子が直列に配置されることを特徴とする半導体装置。
【請求項２】
トランジスタと、
前記トランジスタのソース・ドレイン拡散層の一方に電気的に接続される第１の磁気トンネル接合素子と、
前記ソース・ドレイン拡散層の他方に電気的に接続される第２の磁気トンネル接合素子と、
を有し、前記第１の磁気トンネル接合素子と前記第２の磁気トンネル接合素子は、書き込み電流印加時に同じ抵抗状態をとるように直列に接続されていることを特徴とする半導体装置。
【請求項３】
前記第１の磁気トンネル接合素子と、前記第２の磁気トンネル接合素子に、前記書き込み電流が同じ向きに流れることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１および第２の磁気トンネル接合素子の一方の素子は、前記書き込み電流が他方の素子と同じ向きに流れるように、局所配線を介して前記トランジスタに接続されることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第１および第２の磁気トンネル接合素子の各々は、低抵抗状態と高抵抗状態の２つの状態をとり、
前記第１および第２の磁気トンネル接合素子の低抵抗状態での直列抵抗は、前記トランジスタのオン抵抗よりも大きいことを特徴とする請求項２〜４のいずれかに記載の半導体装置。
【請求項６】
前記第１の磁気トンネル接合素子は、前記ソース・ドレイン拡散層の前記一方と反対の側でビット線に接続され、前記第２の磁気トンネル接合素子は、前記ソース・ドレイン拡散層の前記他方と反対の側でソース線に接続されることを特徴とする請求項２〜５のいずれかに記載の半導体装置。
【請求項７】
半導体基板上にトランジスタを形成し、
前記トランジスタのソース・ドレイン拡散層の一方の側に第１の磁気トンネル接合素子と、前記トランジスタのソース・ドレイン拡散層の他方の側に第２の磁気トンネル接合素子を、同時に形成し、
書き込み電流印加時に前記第１の磁気トンネル接合素子と前記第２の磁気トンネル素子が同じ抵抗状態をとるように、前記第１の磁気トンネル接合素子、前記トランジスタ、および前記第２の磁気トンネル素子を直列に接続する配線を形成する、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に、１つのトランジスタと２つの磁気
トンネル接合（ＭＴＪ）素子を有する１Ｔ−２ＭＴＪメモリセルのスピン注入ＭＲＡＭ（
Spin Torque Transfer Random Access Memory）の構成と、製造方法に関する。
【背景技術】
【０００２】
磁化の方向により抵抗値が変化する磁気抵抗素子が記憶装置に適用され、高速動作の不揮発性メモリとして期待されている。そのような磁気メモリで、より大きな磁気抵抗を得るために、トンネル接合を利用した磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）素子が実用化され始めている。
【０００３】
ＭＴＪは、２つの強磁性層（磁化の方向が自由に動くフリー層と、磁化の方向が固定されるピンド層）の間に薄い絶縁層（トンネルバリア層）を挿入したものであり、強磁性層間に電圧を印加すると、スピンを保存したままトンネル電流が流れる。ＭＴＪでは、絶縁層を介した強磁性層間の波動関数の重なりがほとんどないため、交換結合が弱く、小さな磁場で大きなトンネル磁気抵抗を得ることができる。
【０００４】
配線で供給される電流が引き起こす外部磁界によって、ＭＴＪの磁化の向きを平行、反平行に変化させる従来の配線電流磁場書き込み方式に代わって、スピン電流を直接ＭＴＪに注入して磁化を反転させるスピン注入型の磁気メモリが注目されている（たとえば、非特許文献１参照）。
【０００５】
図１は、公知のスピン注入ＭＲＡＭを示す図である。図１（ａ）は、メモリセルの概略構成図、図１（ｂ）はメモリセルアレイである。１つのメモリセルは、１つのＭＴＪ１０５と１つのトランジスタ１０６で構成される（１Ｔ−１ＭＴＪ）。トランジスタ１０６のゲート電極はワード線１０４に接続され、ソースはソース線１０３に、ドレインはＭＴＪ１０５に接続される。ＭＴＪ１０５の他端側は、ビット線１０２に接続される。
【０００６】
スピン電流による書き込み時には、書込パルス／読出バイアス生成部１０１から、ビット線１０２又はソース線１０３に電圧を印加することによって、電流の方向を制御する。読み出し時には、メモリセルから読み出される電圧値と、参照電圧（Ｒｅｆ）との差分をセンスアンプ１０７で検出することによって、セルが保持する値（データ）を検出する。
【０００７】
ＭＴＪ１０５の抵抗値は、その磁化の方向によって、反平行の高抵抗（Ｒmtj-high）状態と、平行の低抵抗（Ｒmtj-low）状態の２値をとる。１Ｔ−１ＭＴＪメモリセルでは、トランジスタ１０６のオン抵抗がＭＴＪの抵抗に直列に加算される。メモリセルトランジスタ１０６の抵抗をＲtr*、メモリセルＭＴＪの抵抗をＲmtj、参照セルトランジスタの抵抗をＲtr**、メモリセルＭＴＪの抵抗をＲmtj-ref、読み出し電流（センス電流）をＩreadとすると、読み出し信号Ｖsigは式（１）のように表される。
【０００８】
Ｖsig＝［（Ｒtr*＋Ｒmtj）×Ｉread］−［（Ｒtr**＋Ｒmtj-ref）×Ｉread］
＝［ΔＲtr＋（Ｒmtj−Ｒmtj-ref）］×Ｉread                      （１）
ここで、ΔＲtrはトランジスタのオン抵抗のばらつきである。
【０００９】
ＭＯＳトランジスタの抵抗は１ｋΩ程度なので、信号を読み出せるためには、ＭＴＪの抵抗をそれよりも大きくする必要がある。従来の配線電流磁場書き込み方式のＭＲＡＭの場合は、ＭＴＪのＲＡ積（Ｒ：抵抗、Ａ：面積）は１ｋΩμｍ2程度であり、トランジスタのオン抵抗を考慮して、ＭＴＪの抵抗が数十ｋΩになるように設計されている。
【００１０】
一方、スピン注入ＭＲＡＭのＲＡ積は、通常は１０Ωμｍ2程度となる。トンネル電流で書き込む方式なので、配線電流磁場書き込み方式のＭＲＡＭと比較して、強磁性層間のバリア膜を薄くする必要があり、ＲＡ積が小さくなるからである。
【００１１】
図２は、スピン注入ＭＲＡＭにおけるトランジスタのオン抵抗のばらつきの影響を説明するための図である。トランジスタのオン抵抗Ｒtrを１ｋΩとした場合、製造ばらつきにより、最悪の場合は０．８ｋΩ或いは１．２ｋΩに変動する（ΔＲtr＝０．２ｋΩ）。一方、ＭＴＪの抵抗Ｒmtjは、スピン平行の低抵抗状態Ｒlowで１ｋΩ、スピン反平行の高抵抗状態Ｒhighで２ｋΩ、参照セルのＭＴＪの抵抗は、高抵抗状態と低抵抗状態の中間の１．５ｋΩである。
【００１２】
１００μＡのセンス電流を流すと、適正なトランジスタを有するメモリセルでは、参照電圧との差分である検出電圧Ｖsigは、５０ｍＶとなる。しかし、セルトランジスタのオン抵抗が０．８ｋΩにばらついた場合、高抵抗状態の検出電圧が、３０ｍＶと低くなる。同様に、セルトランジスタのオン抵抗が１．２ｋΩにばらついた場合、低抵抗状態の検出電圧も３０ｍＶに低下し、読み出しの信頼性が損なわれる。そこで、ＭＴＪの実効的な抵抗値を上げて、読み出し時のマージンを増やす必要がある。
【００１３】
スピン注入型ではなく、従来の配線電流磁場書き込み方式のＭＲＡＭにおいて、ＭＴＪを２重に積層して、バイアス電圧印加によるＭＲ比の低下を防止する構成が提案されている（たとえば非特許文献２参照）。積層により直列接続された２つのＭＴＪの両端に、１Ｔ−１ＭＴＪの場合と同じ電圧を加えると、各ＭＴＪに加わる電圧は１／２になるので、ＭＲ比の低下を抑制することができ、付随的に抵抗値が２倍になる。もっとも、配線電流による磁場書き込み方式のＭＲＡＭでは、ＭＴＪの抵抗値はセルトランジスタのＯＮ抵抗よりも十分に大きいので、トランジスタのオン抵抗のばらつきの影響を低減するという観点からは、あえて２倍にする必要はない。
【００１４】
また、従来の配線電流による磁場書き込み方式のＭＲＡＭセルにおいて、互いに逆のデータを保持する第１のＭＴＪ、第２のＭＴＪと、少なくとも１つのトランスファゲートを配置して、ＭＴＪの抵抗値のばらつきを低減する構成（たとえば、特許文献１参照）や、互いに逆のデータを保持する第１および第２のＭＴＪを直列に接続し、その接続ノードに選択トランジスタを配置して、ＭＴＪのばらつきの影響を低減する構成（たとえば、特許文献２参照）が提案されている。しかし、これらはいずれもスピン注入型の磁気メモリではなく、トランジスタのオン抵抗のばらつきに起因する読み出し電圧の低下を解決するものではない。
【非特許文献１】M. Hosomi, et al. "A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM", Tech. Dig. International Electron Devices Meeting (IEDM) 2005
【非特許文献２】猪俣浩一郎編著、「不揮発性磁気メモリＭＲＡＭ  ユニバーサルメモリをめざして」７９頁、工業調査会、２００５年１２月
【特許文献１】特開２００４−２２０７５９号公報
【特許文献２】特開２００６−１８５４７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
そこで、本発明は上記の問題点に鑑み、スピン注入ＭＲＡＭにおいて、ＭＴＪの実効的な抵抗値を上げて、セルトランジスタのオン抵抗のばらつきの影響を低減し、読み出しマージンを確保することを課題とする。
【００１６】
上記課題を実現する過程において、まず図３（ａ）のように、２つのＭＴＪ（ＭＴＪ1とＭＴＪ2）をトランジスタのソース・ドレインの一方の側に直列に配置して、抵抗値を増やす構成が考えられる。この場合、実際のデバイス構造としては、図３（ｂ）に示すように、トランジスタＴｒのソース・ドレイン拡散層の一方の側で、ＭＴＪ1とＭＴＪ2を積層することが考えられる。同等のＭＴＪを２個直列に接続すれば、抵抗値は２倍になる。
【００１７】
しかし、この構成のデメリットとして、（１）書き込み電流を流す時の非対称性が大きくなり、セルトランジスタのオン抵抗が大きくなること、（２）プロセス工程が増えること、が挙げられる。
【００１８】
図４は、書き込みの非対称性を説明するための図である。スピン注入ＭＲＡＭでは、書き込みはＭＴＪに流す電流の向きを変えて行うので、通常の１Ｔ−１ＭＴＪメモリセルの場合、"１"書き込みと"０"書き込みでは、等価回路としては非対称になる。すなわち、ビット線（ＢＬ）側から電流を流す場合は、図４（ａ）に示すようにソース接地回路となり、Ｖgsが一定となるが、ソース側から電流を流す場合は、図４（ｂ）のように逆接続の回路と等価になる。その結果、書き込み電流の印加でソース電位が上がり、Ｖgsが小さくなってセルトランジスタのオン抵抗が大きくなる。そのため、同じ電流を流すには、ゲート電圧をより高くする必要がある。このような非対称性は、ＭＴＪをセルトランジスタの同じ側で直列に接続した場合に、さらに大きくなる。
【課題を解決するための手段】
【００１９】
そこで、本発明の実施形態では、スピン注入ＭＲＡＭにおいて、セルトランジスタ（選択トランジスタ）のソース・ドレインの両側にＭＴＪ素子を直列に配置した１Ｔ−２ＭＴＪメモリセル構造を採用する。
【００２０】
具体的には、第１の側面では、選択トランジスタのソース・ドレインの両側に、書き込み電流印加時に同じ抵抗状態をとる磁気トンネル接合素子が直列に配置されたスピン注入磁気メモリ装置を提供する。
【００２１】
第２の側面では、スピン注入磁気メモリ装置は、トランジスタと、前記トランジスタのソース・ドレイン拡散層の一方に電気的に接続される第１の磁気トンネル接合素子と、前記ソース・ドレイン拡散層の他方に電気的に接続される第２の磁気トンネル接合素子と、
を有する。
【００２２】
良好な構成例では、前記第１の磁気トンネル接合素子と、前記第２の磁気トンネル接合素子は、印加される書き込み電流が同じ向きに流れるように、前記トランジスタに接続される。
【００２３】
たとえば、前記第１の磁気トンネル接合素子と第２の磁気トンネル接合素子の一方の素子は、印加される書き込み電流が他方の素子と同じ向きに流れるように、局所配線を介して前記トランジスタに接続される。
【００２４】
第３の側面では、スピン注入磁気メモリの製造方法を提供する。この方法は、
半導体基板にトランジスタを形成し、
前記トランジスタのソース・ドレイン拡散層の一方に接続される第１の磁気トンネル接合素子と、前記トランジスタのソース・ドレイン拡散層の他方に接続される第２の磁気トンネル接合素子を、同時に形成する、
工程を含む。
【発明の効果】
【００２５】
スピン注入磁気メモリのＭＴＪの抵抗変化量を増やして、セルトランジスタのオン抵抗のばらつきの影響を低減し、読み出しマージンを確保することができる。
【００２６】
また、１Ｔ−２ＭＴＪ構造が、駆動回路につながるビット線、ソース線に対して対称（シンメトリック）な構成になっているので、書き込み特性が対称になり、信頼性が向上する。
【発明を実施するための最良の形態】
【００２７】
以下、添付図面を参照して、本発明の良好な実施形態を説明する。図５は、本発明の一実施形態の磁気抵抗メモリ（ＭＲＡＭ）１０のメモリセル構成を示す回路図である。この例では、第１の磁気トンネル接合素子（ＭＴＪ1）と、第２の磁気トンネル接合素子（ＭＴＪ2）が、セルトランジスタ（又は選択トランジスタ）Ｔｒのソース・ドレインの両方の側に配置された１Ｔ−２ＭＴＪモリセルを構成する。セルトランジスタＴｒのゲート電極はワード線に接続される。セルトランジスタＴｒのソース・ドレインの一方の側に配置される第１のＭＴＪ素子（ＭＴＪ1）はビット線（ＢＬ）に接続され、セルトランジスタｔｒのソース・ドレインの他方の側に配置される第２のＭＴＪ素子（ＭＴＪ2）は、ソース線（ＳＬ）に接続される。ＭＴＪ1とＭＴＪ2は実質的に同じ抵抗を有するものとする。
【００２８】
この構成で、ＭＴＪ抵抗は２倍になり、読み出し信号Ｖsigは式（２）で表される。
【００２９】
Ｖsig＝［ΔＲtr＋２×（Ｒmtj−Ｒmtj-ref）］×Ｉread                （２）
ここで、ΔＲtrはトランジスタのオン抵抗のばらつき、ＲmtjはＭＴＪ素子の抵抗、Ｒmtj-refは参照セルのＭＴＪ素子の抵抗、Ｉreadは読み出し（センス）電流である。
【００３０】
書き込み時には、図示しない書き込みパルス生成部（図１（ａ）参照）から、同じ向きのスピンを持った電子流であるスピン電流がＭＴＪに印加される。データ"１"を書き込むときは、ビット線（ＢＬ）からＭＴＪ1にスピン電流が印加され、データ"０"を書き込むときは、ソース線（ＳＬ）からＭＴＪ2にスピン電流が印加される。いずれの方向からスピン電流を流したときでも、書き込みの対称性は失われず、セルトランジスタＴｒのオン抵抗が書き込む値によって変動することはない。
【００３１】
図６は、図５の１Ｔ−２ＭＴＪメモリセルを、マトリクス状に配置したメモリセルアレイの構成図である。ソース線（ＳＬ）とビット線（ＢＬ）が平行に延び、これにワード線が直交して延びる。ワード線とビット線・ソース線が交差する領域で１つのメモリセルを構成する。
【００３２】
図７は、図５のメモリセルの読み出しマージンの増大効果を説明するための図であり、図２の１Ｔ−１ＭＴＪ構成と対比される図である。スピン注入ＭＲＡＭのＭＴＪのＲＡ積は、現在の標準である１０Ωμｍ2とする。サイズ（面積）Ａが、３２ｎｍ世代以降を想定して、１００ｎｍ×１００ｎｍ＝０．０１μｍ2とすると、抵抗Ｒは１ｋΩとなる。これは図２でも示したように、ＭＴＪの低抵抗状態の抵抗値となる。実施形態の構成では、ＭＴＪを２つ、セルトランジスタの両側に直列に配置するので、低抵抗状態の抵抗値は２ｋΩとなる。
【００３３】
セルトランジスタのオン抵抗は１ｋΩであり、図２と同様に、２０％のばらつきを含み０．２ｋΩの変動があるものとする。読み出しは、参照セルの抵抗と比較することで保持される値（状態）を検出する。参照セルのＭＴＪの抵抗は、メモリセルのＭＴＪの高抵抗状態と低抵抗状態の中間の値とする。すなわち、高抵抗状態のＭＴＪの抵抗は４ｋΩ、参照セルのＭＴＪの抵抗は３ｋΩである。読み出し電流は１００μＡである。
【００３４】
ここで、ＭＴＪの抵抗のばらつきはなく、セルトランジスタのオン抵抗のばらつきが上述のように２０％である場合、最悪のケースは、（１）記憶データが高抵抗状態で、セルトランジスタのオン抵抗が低い側（０．８ｋΩ）に変動した場合と、（２）記憶データが低抵抗状態で、セルトランジスタのオン抵抗が高い側（１．２ｋΩ）に変動した場合である。
【００３５】
図２の１Ｔ−１ＭＴＪ構成では、セルトランジスタのオン抵抗のばらつきのせいで、読み出し信号Ｖsigは３０ｍＶと低下するが、本実施形態の１Ｔ−２ＭＴＪ構成では、セルトランジスタのオン抵抗が最大にばらついた場合でも、８０ｍＶの読み出し電圧が確保されている。すなわち、抵抗を２倍にすることにより、セルトランジスタのオン抵抗のばらつきの影響を低減し、読み出しマージンを確保できる。また、２つのＭＴＪ素子をビット線・ソース線に対して対称に配置したので、メモリセル回路としての対称性が得られ、動作マージンが向上する。
【００３６】
セルトランジスタのソース・ドレインの両側に配置されるＭＴＪ素子の数は、それぞれ１つずつの例に限定されない。ＭＴＪの抵抗を大きくして回路の対称性を維持できればよいので、セルトランジスタの両側に、それぞれｍ個（ｍは２以上の整数）のＭＴＪを直列に配置してもよい。
【００３７】
図８は、図５の１Ｔ−２ＭＴＪを実現するデバイス構造の概略断面図である。セルトランジスタのソース・ドレインの両側にＭＴＪを直列に配置する際に、図８（ａ）のように２つのＭＴＪ素子、ＭＴＪ1とＭＴＪ2を、単純にセルトランジスタＴｒのソース・ドレイン拡散層のそれぞれに接続して、そのまま上層のビット線（ＢＬ）とソース線（ＳＬ）につなげると、書き込みに問題が生じる。つまり、書き込み電流を流すと、図の矢印で示すように、２つのＭＴＪ素子に流れる電流の向きが逆方向になってしまい、一方のＭＴＪでデータ"１"が書き込まれるときに、もう一方のＭＴＪでは、データ"０"が書き込まれてしまう。
【００３８】
このような不都合を解消するために、実施形態では、セルトランジスタＴｒのソース側とドレイン側のそれぞれに配置される２つのＭＴＪ間で、同一のデータ値が書き込まれるデバイス構造を提案する。図８（ｂ）は、そのようなデバイス構造の一例である。
【００３９】
図８（ｂ）において、ＭＴＪ1とＭＴＪ2に流れる書き込み電流の向きが同じになるように、いずれか一方のＭＴＪを、局所配線（ＬＩ:Local Interconnect）を用いて、書き込み電流供給線（ビット線又はソース線）に接続する。図８（ｂ）の例では、ソース・ドレイン拡散層に接続される局所配線ＬＩ2と、ソース線（ＳＬ）に接続される局所配線ＬＩ1により、ＭＴＪ2にＭＴＪ1と同じ方向の書き込み電流が流れるように接続する。
【００４０】
より具体的には、第１のＭＴＪ素子（ＭＴＪ1）は、セルトランジスタＴｒの他方のソース・ドレイン拡散層から、そのまま上方のビット線（ＢＬ）へと接続されるが、第２のＭＴＪ素子（ＭＴＪ2）は、Ｍ２レイヤ（第２の配線層）に形成された局所配線ＬＩ2と、Ｍ１レイヤ（第１の配線層）に形成された局所配線ＬＩ1の間に配置され、ＬＩ1を介してソース線（ＳＬ）に接続される。なお、図８（ｂ）では、Ｍ２レイヤのソース線（ＳＬ）が、局所配線ＬＩ2や、ＭＴＪ1をビット線（ＢＬ）に中継する中継配線ＲＥと重なって図示されているが、紙面の奥行き方向で別々の位置にあるため、問題はない。
【００４１】
ビット線（ＢＬ）からスピン電流が供給される場合は、図の矢印で示すように、スピン電流は上方からＭＴＪ1に流れ込み、導通状態のセルトランジスタＴｒを通って、いったｎ上層のＭ２レイヤの局所配線ＬＩ2へと流れ、ＭＴＪ1と同様に、上側からＭＴＪ2に流れ込む。この構成により、ＭＴＪ1とＭＴＪ2には同じデータ"１"が書き込まれる。ソース線（ＳＬ）からスピン電流が供給される場合も、ＭＴＪ1とＭＴＪ2の双方において下方からスピン電流が流れ込み、データ"０"が書き込まれる。
【００４２】
図８（ｂ）の例では、ソース線（ＳＬ）に接続されるＭＴＪ2を局所配線ＬＩ1、ＬＩ2で接続したが、ビット線（ＢＬ）に接続されるＭＴＪ1を局所配線で接続してもよい。
【００４３】
図９Ａ〜図９Ｅは、図７（ｂ）の構成を有する磁気抵抗メモリの製造工程図である。まず、図９Ａに示すように、標準のＣＭＯＳロジックプロセスでトランジスタＴｒを作製する。すなわち、半導体基板１１の素子分離１２で区画される領域に、ゲート絶縁膜（不図示）を介してゲート電極１４を形成し、ソース・ドレイン拡散層（以下、単に「ソース・ドレイン」と称する）１３を形成し、層間絶縁膜１６をＣＭＰで平坦化する。なお、サイドウォールスペーサやソース・ドレインエクステンションなど、トランジスタＴｒの詳細な構成は省略する。
【００４４】
次に、図９Ｂに示すように、通常の配線プロセスで、トランジスタＴｒのソース・ドレイン１３の各々に接続されるコンタクトプラグ１５を形成する。次に、図９Ｃに示すように、Ｍ１レイヤの配線パターンを形成する。この例では、独立した局所配線２１と、トランジスタＴｒのソース・ドレインに接続される中継配線１７−１、１７−２を同時に形成する。
【００４５】
次に、図９Ｄに示すように、全面に層間絶縁膜１８を堆積し、ＣＭＰで平坦化して、中継配線１７−１に接続するコンタクトプラグ１９−１と、局所配線２１に接続するコンタクトプラグ１９−２を形成する。続いて、図９Ｅに示すように、コンタクトプラグ１９−１、１９−２にそれぞれ接続される２つのＭＴＪ素子２０ａ、２０ｂを形成する。
【００４６】
図１０は、ＭＴＪ素子２０の構成例を示す図である。ＭＴＪ素子２０は、下地層２１、反強磁性層２２、第１の強磁性層（ピンド層）２６、トンネル絶縁膜（バリア層）２７、第２の強磁性層（フリー層）２８、キャップ層２１を含む。下地層２１はたとえばタンタル（Ｔａ）膜であり、ＭＴＪ素子２０の下部電極としても機能する。下地層２１をＴａとＮｉＦｅの積層としてもよい。
【００４７】
反強磁性層２２は、たとえばＰｔＭｎである。第１の強磁性層２６は、積層フェリ構造を有し、ＣｏＦｅ強磁性層２３、Ｒｕ非磁性層２４、ＣｏＦｅＢ強磁性層２５を含む。ＰｔＭｎ反強磁性層２２とＣｏＦｅ強磁性層２３の界面に働く交換結合により、第１の強磁性層（ピンド層）２６の磁化の方向が固定される。バリア層２７は、たとえば、ＭｇＯであり、第２の強磁性層（フリー層）２８は、ＣｏＦｅＢである。ピンド層２６の少なくとも一部（たとえば、ＣｏＦｅＢ強磁性層２５）と、ＭｇＯバリア層２７と、フリー層２８で磁気トンネル接合（ＭＴＪ）を構成する。キャップ層は、たとえば、Ｒｕ膜２９とＴａ膜３０の積層である。Ｔａ膜３０は上部電極としても機能する。
【００４８】
ＭＴＪ素子２０を作製するには、図９Ｄの基板をスパッタ装置に入れ、真空度を１×１０-7Torrにして、Ａｒを導入して所定の圧力に設定する。基板上に、Ｔａ下地層２１を１０ｎｍ、ＰｔＭｎ反強磁性層２２を１５ｎｍ、CoFe1.7nm／Ru0.68nm／CoFeB2.2nmの３層から成るピンド層２６、ＭｇＯバリア層２７を１．２ｎｍ、ＣｏＦｅＢフリー層２８を２ｎｍ、Ru10nm／Ta30nmの２層から成るキャップ層３１を順次積層する。成膜温度は、室温である。フォトリソグラフィにより、最上層のＴａ層３０の上に、ＭＴＪのレジストパターン（不図示）を形成して、反応性イオンエッチング（ＲＩＥ）技術を用いて加工する。多層構造に対応して、エッチングガスを変える。第１段階のエッチングとして、ＣＦ4／Ａｒガスで、Ｔａ層２０をエッチングする。第２段階は、ＣＯ／ＮＨ3ガスでＰｔＭｎ反強磁性層２２までエッチングする。第３段階は、ＣＦ4／Ａｒガスで、Ｔａ下地層２１をエッチングする。以上により、所望の形状のＭＴＪ素子２０にパターンニングする。
【００４９】
図９Ｆに戻って、全面に層間絶縁膜３２を形成し、平坦化する。ＭＴＪ素子２０ａ、２０ｂの上部電極（Ｔａ膜３０）に接続するコンタクトプラグ３３−１、３３−２と、Ｍ１レイヤの中継配線１７−２と局所配線２１に接続するコンタクトプラグ３４−１、３４−２を同時に形成して、表面を平坦化する。
【００５０】
次に、図９Ｇに示すように、Ｍ２レイヤの配線パターンを形成する。具体的には、ＭＴＪ素子２０ａに接続する中継配線３６、ＭＴＪ素子２０ｂに接続する局所配線３５、および、Ｍ１レイヤの局所配線２１に接続するソース線３７を同時に形成する。
【００５１】
最後に、図９Ｈに示すように、層間絶縁膜３８を堆積し、ＣＭＰで平坦化して、ＭＴＪ素子２０ａ（又は中継配線３６）に接続するコンタクトプラグ４１を形成して、表面を平坦化し、Ｍ３レイヤのビット線４２を形成する。
【００５２】
このような製造方法によれば、トランジスタのソース・ドレインの両側で同じ状態をとる２つのＭＴＪ素子を、ひとつのマスクを用いて（つまり同じレイヤで）加工することができる。また、同じ向きで書き込み電流をＭＴＪに流すための局所配線も、中継配線と同時に形成できるので、工程数が増えることもない。
【００５３】
このように対称性を有する１Ｔ−２ＭＴＪ構成により、２つのＭＴＪ素子に同じデータ値を書き込んで、読み出し電圧を大きくすることができる。
【図面の簡単な説明】
【００５４】
【図１】従来の１Ｔ−１ＭＴＪ構成のスピン注入ＭＲＡＭを示す図である。
【図２】スピン注入ＭＲＡＭにおけるトランジスタのオン抵抗のばらつきの影響を説明するための図である。
【図３】本発明に至る過程で提案される１Ｔ−２ＭＴＪ構成を示す図である。
【図４】図３の構成に生じる書き込みの非対称性を説明するための図である。
【図５】本発明の一実施形態の１Ｔ−２ＭＴＪメモリセルの回路構成図である。
【図６】図５のメモリセルを用いたメモリセルアレイの構成を示す図である。
【図７】図５の１Ｔ−２ＭＴＪ構成で実現される読み出しマージンの増大効果を説明するための図である。
【図８】１Ｔ−２ＭＴＪメモリセルを実現するデバイス構造を示す図である。
【図９Ａ】実施形態のスピン注入ＭＲＡＭの製造工程図（その１）である。
【図９Ｂ】実施形態のスピン注入ＭＲＡＭの製造工程図（その２）である。
【図９Ｃ】実施形態のスピン注入ＭＲＡＭの製造工程図（その３）である。
【図９Ｄ】実施形態のスピン注入ＭＲＡＭの製造工程図（その４）である。
【図９Ｅ】実施形態のスピン注入ＭＲＡＭの製造工程図（その５）である。
【図９Ｆ】実施形態のスピン注入ＭＲＡＭの製造工程図（その６）である。
【図９Ｇ】実施形態のスピン注入ＭＲＡＭの製造工程図（その７）である。
【図９Ｈ】実施形態のスピン注入ＭＲＡＭの製造工程図（その８）である。
【図１０】ＭＴＪ素子の構成例を示す図である。
【符号の説明】
【００５５】
１０  スピン注入磁気メモリ（ＭＲＡＭ）
１１  半導体基板
１３  ソース・ドレイン拡散層
１７  Ｍ１レイヤ（第１配線層）の中継配線
２０  ＭＴＪ素子（磁気トンネル接合素子）
２１、ＬＩ1  Ｍ１レイヤ（第１配線層）の局所配線（第１の局所配線）
３５、ＬＩ2  Ｍ２レイヤ（第２配線層）の局所配線（第２の局所配線）
３６  Ｍ２レイヤ（第２配線層）の中継配線
３７、ＳＬ  ソース線
４２、ＢＬ  ビット線
Ｔｒ  セルトランジスタ（選択トランジスタ）
【図１】
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【図２】
0005233234.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005233234.tif 000008
【図８】
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【図９Ａ】
0005233234.tif 000010
【図９Ｂ】
0005233234.tif 000011
【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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【図１０】
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