(57)【特許請求の範囲】
【請求項１】
複数の遅延器とそれらに各々対応するタップから構成された判定帰還型自動等化器の等化性能を評価するために、既知のデジタル入力信号を受けて前記判定帰還型自動等化器から出力されるデジタル信号のビット誤り率を測定することにより前記評価を行う判定帰還型自動等化器評価装置であって、
前記各タップ毎のビット誤り率を測定する第１〜第ｋ（ｋは２以上の整数）タップビット誤り率測定部（３ａ、３ｂ、３ｃ、３ｄ）と、
前記判定帰還型自動等化器から出力されたデジタル信号の第ｎビットをサンプリングしたとき、既知のデジタル入力信号において、第（ｎ−ｍ＋１）ビットから第ｎビットまで同じ値が連続しており、かつ、その第（ｎ−ｍ＋１）ビットから第ｎビットまでの値は第（ｎ−ｍ）ビットの値から反転していれば、前記第第ｎビットの出力信号を前記第ｍ（ｍは１以上ｋ以下の整数）タップビット誤り率測定部に送る信号サンプリング部（２）とを備え、
前記第１〜第ｋタップビット誤り率測定部は、前記信号サンプリング部によってサンプリングされた前記デジタル信号が前記既知のデジタル入力信号の該当ビット値と一致するか否かを判定してビット誤り率を測定する、
ことを特徴とする判定帰還型自動等化器評価装置。
【請求項２】
複数の遅延器とそれらに各々対応するタップから構成された判定帰還型自動等化器の等化性能を評価するために、既知のデジタル入力信号を受けて前記判定帰還型自動等化器から出力されるデジタル信号のビット誤り率を測定することにより前記評価を行う判定帰還型自動等化器評価方法であって、
前記判定帰還型自動等化器から出力されたデジタル信号の第ｎビットをサンプリングしたとき、既知のデジタル入力信号において、第（ｎ−ｍ＋１）ビットから第ｎビットまで同じ値が連続しており、かつ、その第（ｎ−ｍ＋１）ビットから第ｎビットまでの値は第（ｎ−ｍ）ビットの値から反転していれば、前記第第ｎビットの出力信号を第ｍ（ｍは１以上ｋ以下の整数）タップビット誤り率測定部（３ａ、３ｂ、３ｃ、３ｄ）に送る段階と、
前記各第１〜第ｋ（ｋは２以上の整数）タップビット誤り率測定部が、前記段階によってサンプリングされた前記デジタル信号が前記既知のデジタル入力信号の該当ビット値と一致するか否かを判定してビット誤り率を測定する段階と
を含むことを特徴とする判定帰還型自動等化器評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、判定帰還型自動等化器を評価する装置及び判定帰還型自動等化器を評価する方法に関する。
【背景技術】
【０００２】
デジタル信号は伝送路による様々な影響を受けて歪んでしまう。このようなデジタル信号の歪みに対処するための技術としてよく知られているものに、プリエンファシスや判定帰還型自動等化がある。プリエンファシスは、伝送路の影響による信号の歪みを見越して、信号が受信側に届いたときに最適な信号波形となるようにあらかじめ送信側で伝送路による信号の歪とは逆方向に積極的に信号を歪ませておく技術である。プリエンファシスは伝送路による信号への影響が既知であるときには有効な技術であるが、伝送路の影響が未知の場合や時間的に変動する場合には適用が困難である。
【０００３】
一方、判定帰還型自動等化は、信号の受信側における技術であって、受信した信号をフィードバックして重み付け合成することにより伝送路による信号の歪みを除去しようとするものである。このような判定帰還型自動等化に特化した、判定帰還型自動等化器（Decision Feedback Equalizer、以下ＤＦＥ）と呼ばれる専用回路がデジタル信号の受信側に組み込まれていることが多い。
【０００４】
ＤＦＥの典型的な回路構成を図４に示す。図４のＤＦＥ回路は３個の遅延器と４個のタップによる４段のフィードバック回路によって構成されている。なお、遅延器やタップの個数は図４のものに限られず、様々な個数が利用可能である。各タップには可変増幅器が設けられ、これによって各タップを経由する信号が重み付け合成される。このとき各タップの重み付け係数をタップ係数と呼ぶ。このタップ係数を最適な値に調節することにより、ＤＦＥに入力される信号の歪みを除去して元の信号波形を復元する、すなわち等化することができる。
【０００５】
ＤＦＥは例えば、コンピュータのインタフェース用のシリアル／パラレル変換回路（Serializer/Deserializer、以下ＳｅｒＤｅｓ）に組み込まれている。近年、インタフェースの伝送速度がますます高速化するにつれ、ＳｅｒＤｅｓの高速動作性能に対する要求も厳しくなってきたが、その中でもＤＦＥの等化性能がボトルネックとなることがある。そのため、インタフェースの開発者等は、ＳｅｒＤｅｓに組み込まれたＤＦＥが実装状態で適切に動作しているのかを検証することや、ＤＦＥがどれくらいの信号歪みまで等化できるのかの余裕度を評価する必要があった。
【０００６】
ＤＦＥの等化性能を評価するための装置として、例えば、特許文献１に記載されているような装置が知られている。特許文献１に記載されている装置では、ＤＦＥの等化誤差を時間平均することによりＤＦＥの等化性能の余裕度を算出している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−１４６９７５号公報（００３３〜００４１、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のＤＦＥの評価装置では、ＤＦＥの回路全体としての等化性能は評価可能であるものの、各タップ係数が実際に最適な値に決定されているのかを個別に客観的に評価することはできなかった。
【０００９】
本発明はこのような状況に鑑みて成されたものであり、ＤＦＥの各タップ係数が実際に最適な値に決定されているのかを個別に客観的に評価することを目的としている。
【課題を解決するための手段】
【００１０】
上記の目的のため、本発明に係る判定帰還型自動等化器評価装置は、各タップ毎のビット誤り率を測定する第１〜第ｋ（ｋは２以上の整数）タップビット誤り率測定部と、判定帰還型自動等化器から出力されたデジタル信号の第ｎビットをサンプリングしたとき、既知のデジタル入力信号において、第（ｎ−ｍ＋１）ビットから第ｎビットまで同じ値が連続しており、かつ、その第（ｎ−ｍ＋１）ビットから第ｎビットまでの値は第（ｎ−ｍ）ビットの値から反転していれば、前記第第ｎビットの出力信号を前記第ｍ（ｍは１以上ｋ以下の整数）タップビット誤り率測定部に送る信号サンプリング部とを備え、前記第１〜第ｋタップビット誤り率測定部は、信号サンプリング部によってサンプリングされた前記デジタル信号が前記既知のデジタル入力信号の該当ビット値と一致するか否かを判定してビット誤り率を測定する。
【００１１】
また、上記の目的のため、本発明に係る判定帰還型自動等化器評価方法は、
判定帰還型自動等化器から出力されたデジタル信号の第ｎビットをサンプリングしたとき、既知のデジタル入力信号において、第（ｎ−ｍ＋１）ビットから第ｎビットまで同じ値が連続しており、かつ、その第（ｎ−ｍ＋１）ビットから第ｎビットまでの値は第（ｎ−ｍ）ビットの値から反転していれば、前記第第ｎビットの出力信号を第ｍ（ｍは１以上ｋ以下の整数）タップビット誤り率測定部（３ａ、３ｂ、３ｃ、３ｄ）に送る段階と、前記各第１〜第ｋ（ｋは２以上の整数）タップビット誤り率測定部が、前記段階によってサンプリングされた前記デジタル信号が前記既知のデジタル入力信号の該当ビット値と一致するか否かを判定してビット誤り率を測定する段階とを含んでいる。
【発明の効果】
【００１２】
本発明の判定帰還型自動等化器評価装置または判定帰還型自動等化器評価方法によれば、ＤＦＥの各タップ係数が実際に最適な値に決定されているのかを個別に客観的に評価することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態を示す判定帰還型自動等化器評価装置の構成図
【図２】本発明のサンプリング方法を示す説明図
【図３】本発明によるビット誤り率とビット誤りの個数の画面表示例
【図４】典型的なＤＦＥの回路図
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を図１から図３に基いて説明する。
【００１５】
図１は本発明の一実施形態である判定帰還型自動等化器評価装置の構成図である。
本発明の一実施形態である判定帰還型自動等化器評価装置（１）は、信号サンプリング部（２）、ビット誤り率測定部（３）および表示手段（４）から構成されている。
【００１６】
信号サンプリング部（２）には、既知のデジタル入力信号を入力されたＤＦＥからの出力信号が入力される。既知のデジタル入力信号は、例えば、信号発生器によって発生されたデジタル信号を用いることができる。
【００１７】
ＤＦＥが例えばＳｅｒＤｅｓに実装された状態では、ＤＦＥの出力信号を直接に信号サンプリング部（２）に導くことは困難である場合が多い。この場合には例えば、ＳｅｒＤｅｓが受信した信号をＳｅｒＤｅｓ内部でループバックさせて出力した信号を信号サンプリング部（２）に導けばよい。又は、ＳｅｒＤｅｓが受信した信号をＳｅｒＤｅｓの外部でループバックさせてもよい。
【００１８】
信号サンプリング部（２）は、上記のようにして入力されたＤＦＥの出力信号を、ＤＦＥの各タップの遅延時間に対応する信号タイミングでサンプリングする。この各タップの遅延時間に対応する信号タイミングでサンプリングするとは、本実施形態では以下のとおりである。既知のデジタル入力信号において、第（ｎ−ｍ＋１）ビットから第ｎビットまで同じ値が連続しており、かつ、その第（ｎ−ｍ＋１）ビットから第ｎビットまでの値は第（ｎ−ｍ）ビットの値から反転していれば、信号サンプリング部（２）はこの第ｎビットに対応するＤＦＥの出力信号をサンプリングして第ｍタップビット誤り率測定部に送る。
【００１９】
ここでｍ＝１の場合とは、既知のデジタル入力信号の第ｎビットの値が第（ｎ−１）ビットの値から反転している場合であり、このような場合には信号サンプリング部（２）はこの第ｎビットに対応するＤＦＥの出力信号をサンプリングして第１タップビット誤り率測定部（３ａ）に送る。
【００２０】
ｍ＝２の場合、すなわち既知のデジタル入力信号の第（ｎ−１）ビットと第ｎビットの値が同じであり、かつ、第（ｎ−２）ビットの値から反転している場合は、信号サンプリング部（２）はこの第ｎビットに対応するＤＦＥの出力信号をサンプリングして第２タップビット誤り率測定部（３ｂ）に送る。
【００２１】
ｍ＝３の場合、すなわち既知のデジタル入力信号の第（ｎ−２）ビットから第ｎビットまでの連続３ビットの値が同じであり、かつ、第（ｎ−３）ビットの値から反転している場合は、信号サンプリング部（２）はこの第ｎビットに対応するＤＦＥの出力信号をサンプリングして第３タップビット誤り率測定部（３ｃ）に送る。
既知のデジタル入力信号の第（ｎ−３）ビットから第ｎビットまでの連続４ビットの値が同じである場合は、信号サンプリング部（２）はこのｎビット目のＤＦＥの出力信号Ｄ（ｎ）をサンプリングして第４タップビット誤り率測定部（３ｄ）に送る。
【００２２】
ここで、本来ならば連続４ビットが同じ値であっても連続５ビット以上同じ値である場合には第４タップビット誤り率測定部（３ｄ）でなく第５やそれ以上のビット誤り率測定部にサンプリング結果が送られるべきであるが、本実施形態ではビット誤り率測定部（３）には第１ビット誤り率測定部（３ａ）から第４ビット誤り率測定部（３ｄ）までの４個しか設けられていないので、既知のデジタル入力信号の連続する５ビット以上が同じ値である場合にもサンプリング結果は第４タップビット誤り率測定部（３ｄ）に送られている。実運用状態の一般的なＤＦＥにおいて５ビット以上前の信号状態が現在の信号に及ぼす影響は非常に小さいと考えられるので、このような処理方法で十分である。もちろん、第５ビット誤り率測定部やそれ以上のビット誤り率測定部を持つように判定帰還型自動等化器評価装置を構成しても良い。
【００２３】
以上のようなサンプリング方法の具体例を図２に示す。図２には例として、既知のデジタル入力信号が１ビット目から順に０、１、１、１、１、０、０、０、１、１である場合が示されている。
【００２４】
ＤＦＥの出力信号の第１ビットは直前のビット値が不明であるため、サンプリングされない。あるいは、信号サンプリング部（２）はこのようなビットの出力信号をサンプリングするが、そのサンプリング結果をどのビット誤り率測定部にも送らずに廃棄するようにしてもよい。
【００２５】
第２ビットの出力信号は、既知のデジタル入力信号の第２ビットの値１が第１ビットの値０に対して反転しているため、サンプリングされて第１タップビット誤り率測定部（３ａ）に送られる。
【００２６】
第３ビットの出力信号は、既知のデジタル入力信号の第３ビットの値１が第２ビットの値１と同じであり、かつ、第１ビットの値０からは反転しているため、サンプリングされて第２タップビット誤り率測定部（３ｂ）に送られる。
【００２７】
第４ビットの出力信号は、既知のデジタル入力信号の第４ビットの値１が第２ビット及び第３ビットの値１と同じであるが、第１ビットの値０からは反転しているため、サンプリングされて第３タップビット誤り率測定部（３ｃ）に送られる。
【００２８】
第５ビットの出力信号は、既知のデジタル入力信号の第５ビットの値１が第２〜４第ビットの値１と同じであるため、サンプリングされて第４タップビット誤り率測定部（３ｄ）に送られる。
【００２９】
第６ビットの出力信号は、第５ビットの値から反転しているため、サンプリングされて第１タップビット誤り率（３ａ）測定部に送られる。以下同様にして、第７ビットの出力信号は第２タップビット誤り率測定部（３ｂ）に、第８ビットの出力信号は第３タップビット誤り率測定部（３ｃ）に、第９ビットの出力信号は第１タップビット誤り率測定部（３ａ）に、第１０ビットの出力信号は第２タップビット誤り率測定部（３ｂ）に、それぞれ送られる。
【００３０】
なお、信号サンプリング部（２）がサンプリングした結果をどのビット誤り率測定部に送るかを決定するためには、以上の説明のように既知のデジタル入力信号に基いて判断すべきである。ＤＦＥの出力信号のサンプリング結果に基いてサンプリング結果の送り先を判断すると、ＤＦＥの等化機能が適切に発揮されている限りはＤＦＥの出力信号のサンプリング結果は既知のデジタル入力信号に一致するから問題ないが、ＤＦＥの入力信号がＤＦＥの等化性能を上回る程の強い歪みを受けている場合等では誤ったビット誤り率測定部にサンプリング結果を送ってしまうことがあるからである。
【００３１】
以上のようにサンプリングされたサンプリング信号（１３）はビット誤り率測定部（３）に入力される。図１に示されているように、本発明の一実施形態である判定帰還型自動等化器評価装置（１）のビット誤り測定部（３）は、第１タップビット誤り率測定部（３ａ）、第２タップビット誤り率測定部（３ｂ）、第３タップビット誤り率測定部（３ｃ）、第４タップビット誤り率測定部（３ｄ）から構成されている。なお、本発明における各タップのビット誤り率測定部の総数は４に限定されるものではなく、評価対象となるＤＦＥのタップ数にあわせて適切に構成すれば良い。
【００３２】
各ビット誤り率測定部（３ａ〜３ｄ）では、信号サンプリング部（２）から送られたサンプリング値を判定し、その判定結果が既知の入力信号の該当ビット値と一致するか否かを更に判定し、これを所定の時間繰り返してその第１タップのビット誤り率を測定する。このように本発明の一実施形態では複数のビット誤り率測定部が並列的に使用されているが、一つのビット誤り率測定部のみを用いてソフト的にそれぞれのタップ毎のサンプリング値を分離して判定し、各タップ毎のビット誤り率を測定しても良い。
【００３３】
このようにして測定された各タップ毎のビット誤り率は表示手段（４）に渡され、例えばＣＲＴなどの表示装置に表示される。ビット誤り率測定部（３）によるビット誤り率の測定を所定時間毎に繰り返し、その測定結果を表示手段（４）が随時更新しながら表示するようにしても良い。また、ビット誤り率でなく、ビット誤りの個数を表示するようにしても良いし、ビット誤り率とビット誤りの個数の両方を表示するようにしても良い。
【００３４】
図３は本発明の一実施形態である判定帰還型自動等化器評価装置の画面表示の例である。図３の例では、タップ数を１０として、第１タップから第１０タップそれぞれに対応するビット誤り率（ＥＲ）とビット誤りの個数（ＥＣ）を表示している。なお、第１０タップに対応するビット誤りは検出されなかったため、ＥＲとＥＣはそれぞれ０となっている。
【００３５】
このようにして測定された各タップ毎のビット誤り率は、それ自体でＤＦＥの等化性能を定量的に示す指標となるが、更に様々な目的に利用可能である。例えば、ＤＦＥの各タップ係数が外部から制御可能であれば、各タップ係数を適当に変更しつつそれぞれのビット誤り率を測定することにより、ＤＦＥの各タップ係数が本当に最適値に決定されているのかを検証することが可能である。また、ＤＦＥに入力させる既知の入力信号の信号レベル、雑音レベル等を変更しつつ各タップ毎のビット誤り率を測定することにより、ＤＦＥの各タップの余裕度を測定することができる。
【符号の説明】
【００３６】
１…判定帰還型自動等化器評価装置
２…信号サンプリング部
３…ビット誤り率測定部
３ａ…第１タップビット誤り率測定部
３ｂ…第２タップビット誤り率測定部
３ｃ…第３タップビット誤り率測定部
３ｄ…第４タップビット誤り率測定部
４…表示手段
【図１】
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【図２】
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【図３】
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【図４】
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