(57)【特許請求の範囲】
【請求項１】
電圧駆動型素子を駆動するための駆動回路の最終段半導体素子である第１トランジスタの出力点と前記電圧駆動型素子のゲート端子との間を一つまたは複数の抵抗を介して接続する前記電圧駆動型素子を駆動するための駆動回路において、
前記抵抗と前記ゲート端子との間に、少なくとも一つのキャパシタンスの一端を接続し、前記キャパシタンスの他端を前記駆動回路の電源へ接続し、
前記第１トランジスタと相補型となる半導体素子で、前記第１トランジスタがオンのときにオフとなり、オフのときにオンとなって、前記第１トランジスタの出力点を前記電圧駆動型素子のエミッタ端子と同電位の基準電位に接続する第２トランジスタと、前記第１トランジスタと相補型となる半導体素子で、前記第１トランジスタがオンのときにオフとなり、オフのときにオンとなって、前記抵抗の少なくとも一つと前記ゲート端子との間と、前記基準電位とを接続する第３トランジスタとを備え、
前記電圧駆動型素子がオンの状態で、前記第１トランジスタがオフとなり、前記第２トランジスタと第３トランジスタがオンになることによって、ゲートエミッタ間容量とゲートコレクタ間容量が基準電位に向けて放電されることにより、前記電圧駆動型素子がターンオフされ、
前記電圧駆動型素子がオフの状態で、前記第１トランジスタがオンとなることにより、前記電圧駆動型素子のゲートエミッタ間容量に電荷が蓄積され、前記電圧駆動型素子のゲートコレクタ間容量へ放電された際、前記キャパシタンスを介して、前記電源から少なくとも前記ゲートエミッタ間容量を充電することにより、前記電圧駆動型素子がターンオンされることを特徴とする電圧駆動型素子を駆動するための駆動回路。
【請求項２】
前記キャパシタンスは、ダイオードの空乏容量であることを特徴とする請求項１に記載の電圧駆動型素子を駆動するための駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気自動車の大電力を要する装置に付随するスイッチング回路およびインバータ回路等に使用される電圧駆動型素子を駆動するための駆動回路に関する。
【背景技術】
【０００２】
従来、電気自動車等の大電力を要する装置・機器の電力制御等に適用されるスイッチング回路およびインバータ回路には、電圧駆動型素子のひとつである絶縁ゲートトランジスタ（以下、ＩＧＢＴとする。）が用いられている。従来のスイッチング回路およびインバータ回路について説明すると、従来の回路では、フリーホイールダイオード（以下、ＦＷＤとする。）が逆並列接続された２個のＩＧＢＴを直列接続し、当該ＩＧＢＴの接続点へ誘導負荷であるリアクトルを接続し、ＩＧＢＴの一方（以下、ＩＧＢＴ１とする。）を直流電圧と接続し、ＩＧＢＴの他方（以下、ＩＧＢＴ２とする。）をＧＮＤと接続し、各ＩＧＢＴのゲート端子に駆動回路を接続する。当該駆動回路は、ゲート信号の入力によりＩＧＢＴへの充放電を行うプッシュプルトランジスタ、当該トランジスタとＩＧＢＴのゲート端子間に接続されたゲート抵抗およびＩＧＢＴのエミッタ端子とゲート抵抗との間に接続された外付けコンデンサから構成されている（特許文献１参照）。
【０００３】
特許文献１に示す従来の駆動回路では、ＩＧＢＴ２のゲートエミッタ間に外付けコンデンサを設け、外付けコンデンサの容量からゲートエミッタ間容量へ電荷を注入することで、ゲート電圧の低下を防止し、上記ゲート充電速度の低下を抑制している。これにより、電流増加率を大きくしないことから上記ＦＷＤのリカバリ電流を抑制しつつ、ゲートコレクタ間容量の充電時のゲート充電速度の低下、すなわち、コレクタエミッタ間電圧の下降速度の緩和を抑制し、帰還容量充電過程における損失を低減し、ターンオン損失の低減を実現している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１２５５７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来の駆動回路では、コレクタエミッタ間電圧の下降速度の緩和量を抑制するために、外付けコンデンサを設けた構成としているため、ゲートコレクタ間容量が大きい場合、外付けコンデンサを大きくする必要があった。外付けコンデンサを大きくすると、全体のゲート充電時間が増加し、駆動回路の電源からの消費電流が増大し、損失が増大するといった問題があった。
【０００６】
本発明は、こうした問題に鑑みてなされたものであり、ゲートコレクタ間容量が大きい場合でも、キャパシタンスを大きくすることなく、ターンオン損失を低減することができる電圧駆動型素子を駆動するための駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的達成のため、本発明に係る電圧駆動型素子を駆動するための駆動回路では、電圧駆動型素子のゲートエミッタ間容量に蓄積された電荷が電圧駆動型素子のゲートコレクタ間容量へ放電された後、キャパシタンスを介して、駆動回路の電源から少なくともゲートエミッタ間容量を充電することを特徴としている。
【発明の効果】
【０００８】
本発明により、ゲートコレクタ間容量が大きい場合でも、キャパシタンスを大きくすることなく、電流増加率を大きくすることなく、コレクタエミッタ間電圧の下降速度の緩和を抑制し、ターンオン損失を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る電圧駆動型素子を駆動するための駆動回路を示す回路構成図
【図２】図１に示す回路構成図のタイムチャート
【図３】本発明の第２の実施形態に係る電圧駆動型素子を駆動するための駆動回路を示す回路構成図
【図４】本発明の第３の実施形態に係る電圧駆動型素子を駆動するための駆動回路を示す回路構成図
【図５】本発明の第４の実施形態に係る電圧駆動型素子を駆動するための駆動回路を示す回路構成図
【発明を実施するための形態】
【００１０】
以下に、本発明の第１乃至第４の実施形態に係る電圧駆動型素子を駆動するための駆動回路について、図１乃至図５を参照して説明する。
【００１１】
（第１の実施形態）
まず、第１の実施形態に係る電圧駆動型素子を駆動するための駆動回路について図１を参照して説明する。図１は、本発明の第１の実施形態に係る電圧駆動型素子を駆動するための駆動回路を示す回路構成図である。第１の実施形態に係る駆動回路は、スイッチング回路およびインバータ回路に用いられる電圧駆動型素子である絶縁ゲートトランジスタ（以下、ＩＧＢＴとする。）のゲート端子Ｇに接続されている。ここで、ＩＧＢＴには、図１に示すように、フリーホイールダイオード（以下、ＦＷＤとする。）が逆並列接続されている。ＩＧＢＴのゲート端子Ｇとエミッタ端子Ｅ間には、ゲートエミッタ間容量Ｃｇｅが、ゲート端子Ｇとコレクタ端子Ｃ間には、ゲートコレクタ間容量Ｃｇｃが存在している。エミッタ端子Ｅには基準電位Ｖｅｅが印加されている。
【００１２】
また、第１の実施形態に係る駆動回路は、図１に示すように、最終段半導体素子である最終段トランジスタＴｒ１、最終段トランジスタＴｒ１と相補型となる半導体素子であるトランジスタＴｒ２、最終段トランジスタＴｒ１の出力点とＩＧＢＴのゲート端子Ｇとの間に接続されるゲート抵抗Ｒｇ１およびキャパシタンスであるコンデンサＣｅｘを備えている。最終段トランジスタＴｒ１およびトランジスタＴｒ２は、ゲート信号Ｖｉｎの入力によりＩＧＢＴへの充放電を行うプッシュプルトランジスタを構成する。コンデンサＣｅｘは、駆動回路の電源Ｖｃｃとゲート抵抗Ｒｇ１のゲート端子Ｇ側との間に接続されている。更に、エミッタ端子Ｅとゲート抵抗Ｒｇ１のゲート端子Ｇ側との間に、最終段トランジスタＴｒ１と相補型となる半導体素子であるトランジスタＴｒ３および電流制限抵抗Ｒｇ２が接続されている。最終段トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３のゲート端子は、ゲート信号Ｖｉｎと接続している。最終段トランジスタＴｒ１のコレクタ端子には電源Ｖｃｃが、トランジスタＴｒ２およびトランジスタＴｒ３のコレクタ端子には基準電位Ｖｅｅが印加されている。なお、第１の実施形態に係る駆動回路では、最終段トランジスタＴｒ１はＮＰＮトランジスタで、トランジスタＴｒ２、Ｔｒ３はＰＮＰトランジスタである。
【００１３】
次に、本発明の第１の実施形態に係る駆動回路およびＩＧＢＴの動作を説明する。ゲート信号ＶｉｎがＨｉレベルからＬｏレベルになると、最終段トランジスタＴｒ１がオンからオフへ状態遷移し、ゲート電荷放電用のトランジスタＴｒ２、Ｔｒ３がオフからオンへ状態遷移する。これにより、ＩＧＢＴのゲートエミッタ間容量Ｃｇｅおよびゲートコレクタ間容量Ｃｇｃの電荷が、トランジスタＴｒ３および電流制限抵抗Ｒｇ２を介して放電されるので、ゲート電圧Ｖｇｅが下降し、ＩＧＢＴがオンからオフに状態遷移する。このとき、電源ＶｃｃからコンデンサＣｅｘへ放電電流ｉ２（図１中のｉ２向きに対して反対方向）が流れ、コンデンサＣｅｘが充電される。
【００１４】
一方、ゲート信号ＶｉｎがＬｏレベルからＨｉレベルになると、最終段トランジスタＴｒ１がオフからオンへ状態遷移し、ゲート電荷放電用のトランジスタＴｒ２、Ｔｒ３がオンからオフへ状態遷移する。これにより、ＩＧＢＴのゲートエミッタ間容量Ｃｇｅへの充電が開始される。すなわち、電源Ｖｃｃからゲートエミッタ間容量Ｃｇｅへゲート充電電流ｉ１が流れ、ゲートエミッタ間容量Ｃｇｅが充電される。同時に、最終段トランジスタＴｒ１およびゲート抵抗Ｒｇ１を介して、コンデンサＣｅｘに蓄積された電荷がゲートエミッタ間容量Ｃｇｅへ放電される。すなわち、コンデンサＣｅｘからゲートエミッタ間容量Ｃｇｅへ図１中矢印の方向に放電電流ｉ２が流れる。これにより、ゲート電圧Ｖｇｅが上昇する。ＩＧＢＴのゲート電圧Ｖｇｅが閾値を超過すると、ＩＧＢＴはオン状態へ移行を開始し、コレクタエミッタ間電圧Ｖｃｅは下降を開始することに伴って、ＩＧＢＴのコレクタ電流Ｉｃ（図２参照）が上昇する。その後、コレクタ電流Ｉｃが所定値に達すると、ＩＧＢＴのゲートコレクタ間容量Ｃｇｃへの充電が開始される。このとき、ゲートエミッタ間容量Ｃｇｅに蓄積された電荷がゲートコレクタ間容量Ｃｇｃへ放電される。これにより、ゲートエミッタ間容量Ｃｇｅに蓄積された電荷が減少し、ゲート電圧Ｖｇｅが低下する。しかし、第１の実施形態では、ゲート抵抗Ｒｇ１および最終段トランジスタＴｒ１をバイパスして、コンデンサＣｅｘを介して、電源Ｖｃｃからゲートエミッタ間容量Ｃｇｅを過渡的に充電するので、ゲート電圧Ｖｇｅの低下を抑制している。そして、コンデンサＣｅｘを介して、電源Ｖｃｃからゲートエミッタ間容量Ｃｇｅへの充電が開始された後、コレクタエミッタ間電圧Ｖｃｅが下降し、ＩＧＢＴがオフからオンに状態遷移する。
【００１５】
図２は、図１に示す回路構成図のタイムチャートである。図２に示すタイムチャートにおいて、時間ｔ１は、ゲート信号ＶｉｎがＨｉレベルからＬｏレベルに変化した時間であり、時間ｔ２は、ゲート信号ＶｉｎがＬｏレベルからＨｉレベルに変化した時間である。また、時間ｔ３は、コレクタエミッタ間電圧Ｖｃｅの下降が開始された時間であり、時間ｔ６は、ゲートコレクタ間容量Ｃｇｃへの充電が開始された時間である。また、時間ｔ４は、コレクタエミッタ間電圧Ｖｃｅの下降が終了した時間であり、時間ｔ５は、ゲート電圧Ｖｇｅが安定した後、更に上昇を開始する時間である。なお、時間ｔ２〜ｔ６は初期充電過程、時間ｔ６以降は帰還容量充電過程である。
【００１６】
初期充電過程は、ゲート信号がＨｉになり、ＩＧＢＴのゲートエミッタ間容量への充電が開始された後、ゲート電圧が閾値を越えることでＩＧＢＴのコレクタエミッタ間電圧が下降することに伴って、ＩＧＢＴのコレクタ電流が上昇し、ＩＧＢＴのゲートコレクタ間容量の充電が開始されるまでの時間帯である。一方、帰還容量充電過程は、初期充電過程の後、すなわち、帰還容量であるゲートコレクタ間容量の充電の開始後、コレクタ電流が最大値となった後、ゲートコレクタ間容量およびゲートエミッタ間容量の充電が終了するまでの時間帯である。
【００１７】
時間ｔ１において、上記のように、ゲート電荷放電用のトランジスタＴｒ２、Ｔｒ３がオフからオンへ状態遷移する。これにより、ゲートエミッタ間容量Ｃｇｅおよびゲートコレクタ間容量Ｃｇｃの電荷がトランジスタＴｒ３および電流制限抵抗Ｒｇ２を介して放電されるので、ゲート充電電流ｉｇが負値となっている。その後、ゲート電圧Ｖｇｅが下降し、ＩＧＢＴがオンからオフに状態遷移している。すなわち、コレクタエミッタ間電圧Ｖｃｅが上昇し、コレクタ電流Ｉｃが０Ａまで低下し、ＩＧＢＴはターンオフする。
【００１８】
時間ｔ２において、上記のように、最終段トランジスタＴｒ１がオフからオンへ状態遷移し、電源Ｖｃｃからゲートエミッタ間容量Ｃｇｅへゲート充電電流ｉ１が流れ始め、コンデンサＣｅｘからゲートエミッタ間容量Ｃｇｅへ図１中矢印の方向に放電電流ｉ２が流れ始める。これにより、ゲート電圧Ｖｇｅの上昇が開始される。その後、時間ｔ３において、ゲート電圧Ｖｇｅが閾値を超過すると、ＩＧＢＴはオフからオンに状態遷移する。すなわち、コレクタエミッタ間電圧Ｖｃｅは下降し始め、ＩＧＢＴのコレクタ電流Ｉｃは上昇し始める。図２に示すように、ゲート電圧Ｖｇｅは時間ｔ６まで上昇する。ここで、時間ｔ２〜ｔ６における任意の時間ｔでのゲート電圧Ｖｇｅ（ｔ）は、式（１）で近似することができる。
【数１】
0005354044.tif 000002
従来例におけるゲート電圧Ｖｇｅは式（１）と同式で表されるため、実質的にｄＩｃ／ｄｔに寄与するゲート閾値直前のゲート電圧Ｖｇｅは従来例と同様であることがわかる。
【００１９】
時間ｔ６において、上記のように、ゲートコレクタ間容量Ｃｇｃへの充電が開始される。このとき、ゲートエミッタ間容量Ｃｇｅに蓄積された電荷がゲートコレクタ間容量Ｃｇｃへ放電される。すなわち、時間ｔ６直後のゲート電圧Ｖｇｅは、時間ｔ６直前までにゲートエミッタ間容量Ｃｇｅに蓄積された電荷がゲートコレクタ間容量Ｃｇｃへ放電される際のエネルギー保存式から導出されるゲート電圧Ｖｇｅの初期値Ｖｇｅ０（式（２））に△Ｖｇｅ（ｔ）（式（３））分を加算したＶｇｅ１（式（４））となる。
【数２】
0005354044.tif 000003
【数３】
0005354044.tif 000004
【数４】
0005354044.tif 000005
【００２０】
式（４）は、時間ｔ６直後のゲート電圧Ｖｇｅを示しており、ゲートエミッタ間容量Ｃｇｅに蓄積された電荷が、ゲートコレクタ間容量Ｃｇｃへ放電された後、瞬時にコンデンサＣｅｘを介して、最終段トランジスタＴｒ１およびゲート抵抗Ｒｇ１をバイパスして、電源ＶｃｃからのインピーダンスＺ（Ｃｅｘ）でゲートエミッタ間容量Ｃｇｅは充電されることを表している。なお、式（３）に示す△Ｖｇｅ（ｔ）は、ゲートエミッタ間容量Ｃｇｅを充電するために、最終段トランジスタＴｒ１およびゲート抵抗Ｒｇ１をバイパスして、コンデンサＣｅｘを介して、電源Ｖｃｃからゲートエミッタ間容量Ｃｇｅに流れるバイパス電流による電圧上昇分である。
【００２１】
従来例の場合、最終段トランジスタＴｒ１およびゲート抵抗Ｒｇ１のインピーダンスがゲートエミッタ間容量Ｃｇｅのインピーダンスに比べて高いため、電源Ｖｃｃからゲートコレクタ間容量Ｃｇｃを効率良く充電できない。このため、時間ｔ６〜ｔ４において、ゲート充電電流ｉｇ（点線）は低下している。一方、ゲートエミッタ間容量Ｃｇｅに時間ｔ６直前までに蓄積された電荷がゲートコレクタ間容量Ｃｇｃへ放電される。更に、コンデンサＣｅｘに時間ｔ６直前までに蓄積された電荷がゲートエミッタ間容量Ｃｇｅおよびゲートコレクタ間容量Ｃｇｃへ放電される。このため、時間ｔ６〜ｔ４において、ゲート電圧Ｖｇｅ（点線）は低下している。よって、従来例における時間ｔ６直後のゲート電圧Ｖｇｅは、式（５）に示すエネルギー保存式から導出される値Ｖｇｅ０’で近似できる。なお、Ｖｇｅ（ｔ６）’は、従来例における時間ｔ６直前のゲート電圧Ｖｇｅである。
【数５】
0005354044.tif 000006
ここで、時間ｔ６〜ｔ４における本発明（実線）と従来例（点線）のゲート電圧Ｖｇｅを比較すると、式（２）と式（５）のみで比べれば、従来例（式（５））のほうがよりゲート電圧Ｖｇｅの低下を抑制できる。しかし、本発明では、式（３）によるゲート電圧Ｖｇｅの低下を抑制する効果が大きい。そのため、図２中、時間ｔ６〜ｔ４のゲート充電電流ｉｇ（実線）に示すとおり、従来例に比べて、本発明のほうが、ゲート充電電流ｉｇ（実線）が大きくなっている。従来のゲート充電電流ｉｇ（点線）との差が、ゲートエミッタ間容量Ｃｇｅを充電するために、最終段トランジスタＴｒ１およびゲート抵抗Ｒｇ１をバイパスして、コンデンサＣｅｘを介して、電源Ｖｃｃからゲートエミッタ間容量Ｃｇｅに流れるバイパス電流である。当該バイパス電流による電圧上昇分△Ｖｇｅ（ｔ）によって、ゲート電圧Ｖｇｅの低下をより抑制している。
【００２２】
具体的に、時間ｔ４におけるゲート電圧Ｖｇｅを比較すると、例えば、ゲートエミッタ間容量Ｃｇｅ＝０．０１μＦ、ゲートコレクタ間容量Ｃｇｃ＝０．０ｌμＦ、コンデンサＣｅｘ＝０．０２μＦ、時間ｔ６直前のゲート電圧Ｖｇｅ（ｔ６）＝Ｖｇｅ（ｔ６）’＝６Ｖの場合、従来例では、Ｖｇｅ０’＝√（３／４）＊６＝５．２Ｖとなる。一方、本発明のゲート電圧Ｖｇｅの初期値Ｖｇｅ０は、Ｖｇｅ０＝√（１／２）＊６≒４．３Ｖとなる。また、本発明のコンデンサＣｅｘからのバイパス電流による電圧上昇分△Ｖｇｅ（ｔ）を求めると、電源Ｖｃｃ＝１６Ｖ、時間ｔ６〜ｔ４の時間ｔ＝１ｎｓ、Ｚ（Ｃｅｘ）＝０．１Ωとすると、△Ｖｇｅ（１ｎｓ）＝１６＊｛１−ｅｘｐ（−１ｎ／２．２５ｎ）｝≒５．４Ｖとなる。よって、時間ｔ４におけるゲート電圧Ｖｇｅ１は、Ｖｇｅ１＝４．３Ｖ＋５．４Ｖ＝９．７Ｖ＞Ｖｇｅ０’＝５．２Ｖとなる。これから、本発明により、ゲート電圧Ｖｇｅの低下を防止している。実際には、配線インピーダンスも含まれるため、第１の実施形態の効果が多少少なくなることが予想される。
【００２３】
時間ｔ４において、コレクタエミッタ間電圧Ｖｃｅの下降が終了し、ＩＧＢＴはターンオンする。時間ｔ４以降の任意の時間ｔでのゲート電圧Ｖｇｅ（ｔ）は、式（６）で近似することができる。尚、従来例におけるゲート電圧も式（６）と同式で表されるため、同様の電圧曲線となる。
【数６】
0005354044.tif 000007
時間ｔ５において、ゲートコレクタ間容量Ｃｇｃ変化に伴い、式（３）に示す電圧上昇分△Ｖｇｅ（ｔ）の効果で、ゲート電圧Ｖｇｅは従来例に比べて上昇する。
【００２４】
以上より、ＦＷＤのリカバリ電流を抑制するため、電流増加率を大きくしないように、ゲートエミッタ間容量Ｃｇｅのインピーダンスと比較して、最終段トランジスタＴｒ１およびゲート抵坑Ｒｇ１のインピーダンスを高くした場合、ゲートコレクタ間容量Ｃｇｃの充電時（時間ｔ６〜ｔ４）、ゲートエミッタ間容量Ｃｇｅに蓄積された電荷がゲートコレクタ間容量Ｃｇｃへ放電され、ゲート電圧Ｖｇｅが低下するものの、本発明により、ゲート抵抗Ｒｇ１および最終段トランジスタＴｒ１をバイパスして、コンデンサＣｅｘを介して、電源Ｖｃｃからゲートエミッタ間容量Ｃｇｅを過渡的に充電するので、ゲート電圧Ｖｇｅの低下を抑制することができる。これから、ゲートコレクタ間容量Ｃｇｃの充電時のゲート電圧Ｖｇｅの低下に伴う、ゲート充電速度の低下、すなわち、コレクタエミッタ間電圧Ｖｃｅの下降速度の緩和を抑制でき、帰還容量充電過程における損失を更に低減でき、ターンオン損失を更に低減することができる。よって、ゲートコレクタ間容量Ｖｇｅが大きい場合でも、コンデンサＣｅｘを大きくすることなく、電流増加率を大きくすることなく、コレクタエミッタ間電圧Ｖｃｅの下降速度の緩和を抑制し、ターンオン損失を低減することができる。
【００２５】
（第２の実施形態）
次に、第２の実施形態に係る電圧駆動型素子を駆動するための駆動回路について、第１の実施形態に係る駆動回路と異なる点を中心に図３を参照して説明する。また、第２の実施形態に係る駆動回路について、第１の実施形態に係る駆動回路と同様の構造には同じ番号を付し、説明を省略する。
【００２６】
図３は、本発明の第２の実施形態に係る電圧駆動型素子を駆動するための駆動回路を示す回路構成図である。第２の実施形態に係る駆動回路は、第１の実施形態と同様、図３に示すように、最終段トランジスタＴｒ１、トランジスタＴｒ２、ＦＷＤが逆並列接続されたＩＧＢＴのゲート端子Ｇと最終段トランジスタＴｒ１の出力点との間に接続されるゲート抵抗Ｒｇ１、最終段トランジスタＴｒ１とトランジスタＴｒ２との間に接続される電流制限抵抗Ｒｇ３およびコンデンサＣｅｘを備えている。最終段トランジスタＴｒ１およびトランジスタＴｒ２のゲート端子は、ゲート信号Ｖｉｎと接続している。最終段トランジスタＴｒ１のコレクタ端子には電源Ｖｃｃが、トランジスタＴｒ２のコレクタ端子には基準電位Ｖｅｅが印加されている。コンデンサＣｅｘは、電源Ｖｃｃとゲート抵抗Ｒｇ１の最終段トランジスタＴｒ１側との間に接続されている。これから、第２の実施形態に係る駆動回路が、第１の実施形態と異なる点は、最終段トランジスタＴｒ１とトランジスタＴｒ２との間に電流制限抵抗Ｒｇ３が接続されたことおよびゲート抵抗Ｒｇ１とコンデンサＣｅｘが接続された点が最終段トランジスタＴｒ１の出力点であることである。これにより、トランジスタＴｒ２がオフからオンに状態遷移することにより、ゲートエミッタ間容量Ｃｇｅおよびゲートコレクタ間容量Ｃｇｃに蓄積された電荷が、トランジスタＴｒ２、ゲート抵抗Ｒｇ１および電流制限抵抗Ｒｇ３を介して放電される。また、ゲートコレクタ間容量Ｃｇｃの充電時、ゲートエミッタ間容量Ｃｇｅに蓄積された電荷がゲートコレクタ間容量Ｃｇｃへ放電され、ゲート電圧Ｖｇｅが低下するものの、最終段トランジスタＴｒ１をバイパスして、コンデンサＣｅｘおよびゲート抵抗Ｒｇ１を介して、電源Ｖｃｃからゲートエミッタ間容量Ｃｇｅを過渡的に充電する。
【００２７】
（第３の実施形態）
次に、第３の実施形態に係る電圧駆動型素子を駆動するための駆動回路について、第１の実施形態に係る駆動回路と異なる点を中心に図４を参照して説明する。また、第３の実施形態に係る駆動回路について、第１の実施形態に係る駆動回路と同様の構造には同じ番号を付し、説明を省略する。
【００２８】
図４は、本発明の第３の実施形態に係る電圧駆動型素子を駆動するための駆動回路を示す回路構成図である。第３の実施形態に係る駆動回路は、第１の実施形態と同様、図４に示すように、最終段トランジスタＴｒ１、ＦＷＤが逆並列接続されたＩＧＢＴのゲート端子Ｇと最終段トランジスタＴｒ１の出力点との間に接続されるゲート抵抗Ｒｇ１および電流制限抵抗Ｒｇ４、ゲート抵抗Ｒｇ１と電流制限抵抗Ｒｇ４との接続点とＩＧＢＴのエミッタ端子Ｅとの間に接続されるトランジスタＴｒ３、トランジスタＴｒ２およびコンデンサＣｅｘを備えている。最終段トランジスタＴｒ１、トランジスタＴｒ２およびトランジスタＴｒ３のゲート端子は、ゲート信号Ｖｉｎと接続している。最終段トランジスタＴｒ１のコレクタ端子には電源Ｖｃｃが、トランジスタＴｒ２およびトランジスタＴｒ３のコレクタ端子には基準電位Ｖｅｅが印加されている。コンデンサＣｅｘは、電源Ｖｃｃと電流制限抵抗Ｒｇ４のゲート端子Ｇ側との間に接続されている。これから、第３の実施形態に係る駆動回路が、第１の実施形態と異なる点は、ゲート端子Ｇと最終段トランジスタＴｒ１の出力点との間に電流制限抵抗Ｒｇ４が接続されたことおよびコンデンサＣｅｘが電源Ｖｃｃと電流制限抵抗Ｒｇ４のゲート端子Ｇ側との間に接続されたことである。これにより、トランジスタＴｒ３がオフからオンに状態遷移することにより、ゲートエミッタ間容量Ｃｇｅおよびゲートコレクタ間容量Ｃｇｃに蓄積された電荷が、トランジスタＴｒ３および電流制限抵抗Ｒｇ４を介して放電される。また、ゲートコレクタ間容量Ｃｇｃの充電時、ゲートエミッタ間容量Ｃｇｅに蓄積された電荷がゲートコレクタ間容量Ｃｇｃへ放電され、ゲート電圧Ｖｇｅが低下するものの、最終段トランジスタＴｒ１、ゲート抵抗Ｒｇ１および電流制限抵抗Ｒｇ４をバイパスして、コンデンサＣｅｘを介して、電源Ｖｃｃからゲートエミッタ間容量Ｃｇｅを過渡的に充電する。以上より、第１の実施形態と同様の効果を取得することができる。
【００２９】
（第４の実施形態）
次に、第４の実施形態に係る電圧駆動型素子を駆動するための駆動回路について、第１の実施形態に係る駆動回路と異なる点を中心に図５を参照して説明する。また、第４の実施形態に係る駆動回路について、第１の実施形態に係る駆動回路と同様の構造には同じ番号を付し、説明を省略する。
【００３０】
図５は、本発明の第４の実施形態に係る電圧駆動型素子を駆動するための駆動回路を示す回路構成図である。第４の実施形態に係る駆動回路は、第１の実施形態と同様、図５に示すように、最終段トランジスタＴｒ１、ＦＷＤが逆並列接続されたＩＧＢＴのゲート端子Ｇと最終段トランジスタＴｒ１の出力点との間に接続されるゲート抵抗Ｒｇ１、エミッタ端子Ｅとゲート抵抗Ｒｇ１のゲート端子Ｇ側との間に接続される電流制限抵抗Ｒｇ２およびトランジスタＴｒ３、トランジスタＴｒ２およびダイオードＤを備えている。最終段トランジスタＴｒ１、トランジスタＴｒ２およびトランジスタＴｒ３のゲート端子は、ゲート信号Ｖｉｎと接続している。最終段トランジスタＴｒ１のコレクタ端子には電源Ｖｃｃが、トランジスタＴｒ２およびトランジスタＴｒ３のコレクタ端子には基準電位Ｖｅｅが印加されている。ダイオードＤは、電源Ｖｃｃとゲート抵抗Ｒｇ１のゲート端子Ｇ側との間に接続されている。これから、第４の実施形態に係る駆動回路が、第１の実施形態と異なる点は、コンデンサＣｅｘの代わりに、ダイオードＤを備えていることである。これにより、ゲートコレクタ間容量Ｃｇｃの充電時、ゲートエミッタ間容量Ｃｇｅに蓄積された電荷がゲートコレクタ間容量Ｃｇｃへ放電され、ゲート電圧Ｖｇｅが低下するものの、最終段トランジスタＴｒ１、ゲート抵抗Ｒｇ１をバイパスして、ダイオードＤの空乏容量を介して、電源Ｖｃｃからゲートエミッタ間容量Ｃｇｅを過渡的に充電する。以上より、第１の実施形態と同様の効果を取得することができる。
【００３１】
なお、以上に述べた実施形態は、本発明の実施の一例であり、本発明の範囲はこれらに限定されるものでなく、特許請求の範囲に記載した範囲内で、他の様々な実施形態に適用可能である。例えば、第１乃至第４の実施形態に係る電圧駆動型素子を駆動するための駆動回路では、ゲート抵抗Ｒｇ１を一つ設けているが、特にこれに限定されるものでなく、複数個設けても良い。
【００３２】
また、第４の実施形態に係る電圧駆動型素子を駆動するための駆動回路では、第１の実施形態に係る駆動回路のコンデンサＣｅｘをダイオードＤに交換した回路構成となっているが、特にこれに限定されるものでなく、第２および第３の実施形態に係る駆動回路のコンデンサＣｅｘをダイオードＤに交換した回路構成としても良い。
【符号の説明】
【００３３】
Ｃ…コレクタ端子
Ｃｅｘ…コンデンサ
Ｃｇｃ…ゲートコレクタ間容量
Ｃｇｅ…ゲートエミッタ間容量
Ｄ…ダイオード
Ｅ…エミッタ端子
ＦＷＤ…フリーホイールダイオード
Ｇ…ゲート端子
Ｉｃ…コレクタ電流
ｉｇ…ゲート充電電流
ＩＧＢＴ 絶縁ゲートバイポーラトランジスタ
ｉ１…ゲート充電電流
ｉ２…放電電流
Ｒｇ１… ゲート抵抗
Ｒｇ２、Ｒｇ３、Ｒｇ４…電流制限抵抗
Ｔｒ１…最終段トランジスタ
Ｔｒ２、Ｔｒ３…トランジスタ
Ｖｃｃ…電源
Ｖｃｅ…コレクタエミッタ間電圧
Ｖｅｅ…基準電位
Ｖｇｅ…ゲート電圧
Ｖｉｎ…ゲート信号
【図１】
0005354044.tif 000008
【図２】
0005354044.tif 000009
【図３】
0005354044.tif 000010
【図４】
0005354044.tif 000011
【図５】
0005354044.tif 000012