(57)【特許請求の範囲】
【請求項１】
電子部品を内蔵する部品内蔵基板であって、
外部と電気的な接続を行うパッドが形成された主面に、パッシベーション膜が形成されてなる電子部品と、
前記電子部品を内蔵する第１絶縁層と、
前記第１絶縁層に設けられる第１ビア導体及び第２ビア導体と、を備え、
前記第１ビア導体は、前記第１絶縁層を前記パッシベーション膜から外側に向けて厚み方向に貫通し、前記パッドに当接すると共に、前記第１絶縁層の外側に設けられている導体と電気的に接続されており、
前記第２ビア導体は、前記第１絶縁層を前記パッシベーション膜から外側に向けて厚み方向に貫通し、前記パッシベーション膜に当接すると共に、前記部品内蔵基板の外側に前記電子部品が発する熱を放出可能なように構成され、
前記部品内蔵基板の内部に、前記電子部品の前記主面と反対側に設けられる第１電極と、
前記第２ビア導体と前記第１電極とを電気的に接続する第３ビア導体とを備える部品内蔵基板。
【請求項２】
前記１電極は、平面視において前記電子部品の少なくとも一部を覆うように形成されている請求項１に記載の部品内蔵基板。
【請求項３】
前記電子部品は、前記第１絶縁層に複数設けられており、前記第１電極は、平面視において前記複数の電子部品の少なくとも一部を共通に覆うように形成されている請求項２に記載の部品内蔵基板。
【請求項４】
電子部品を内蔵する部品内蔵基板の製造方法であって、
外部と電気的な接続を行うパッドが形成された主面に、パッシベーション膜が形成されてなる電子部品を内蔵する第１絶縁層を形成する第１工程と、
前記第１絶縁層に、前記第１絶縁層を前記パッシベーション膜から外側に向けて厚み方向に貫通し、前記パッドに当接する第１ビア導体を形成すると共に、前記第１絶縁層を前記パッシベーション膜から外側に向けて厚み方向に貫通し、前記パッシベーション膜に当接する第２ビア導体を形成する第２工程と、
前記第１ビア導体を、前記第１絶縁層の外側に設けられている導体と電気的に接続する第３工程と、
前記第２ビア導体を、前記電子部品が発する熱を前記部品内蔵基板の外側に放出可能なように構成する第４工程と、
前記部品内蔵基板の内部に、前記電子部品の前記主面と反対側に設けられる第１電極を形成すると共に、前記第２ビア導体と第１電極とを電気的に接続する第３ビア導体を形成する第５工程を備える部品内蔵基板の製造方法。
【請求項５】
前記第５工程において、前記第１電極は、平面視において前記電子部品の少なくとも一部を覆うように形成する、請求項４に記載の部品内蔵基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品を内蔵する部品内蔵基板及びその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器に用いられるＩＣチップ（ベアチップ：ダイ（Die））等の半導体装置といった能動部品や、コンデンサ（キャパシタ）、インダクタ、サーミスタ、抵抗等の受動部品等の電子部品が内蔵されたモジュール化が進んでいる。このような電子部品に、例えば、パワーアンプや電源等、発熱源の機能が含まれていると、電子部品の発熱により、電子部品の誤動作を引き起こしてしまうため、モジュールに内蔵された電子部品に対する放熱対策が課題となっている。
【０００３】
かかる放熱対策として、例えば、特許文献１には、ＩＣチップ２０の裏面である最下層に放熱板４４が取り付けられた多層配線基板が提案されている。特許文献１は、放熱板４４として、アルミニウム、銅等の金属板、セラミック板が提案されており、かかる放熱板４４を、底部が露出されたＩＣチップ２０を覆うように取り付けることにより、ＩＣチップ２０の動作の安定性を図っている。
【０００４】
また、例えば、特許文献２には、第１の基板１０上に形成された凹部３０内に半導体素子１００が配置され、半導体素子１００の底面が、該底面を覆うように配置された接地金属面７０−ａと、第１の基板１０に形成された貫通孔５０−ａとを介して、第１の基板１０下に形成された放熱部４０に接続されている高周波モジュールが提案されている。特許文献２は、放熱部４０の材料として、第１の基板１０より熱伝導率の高い金属材料を用いることにより、高周波モジュールの放熱性の向上を図っている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２４６７５７号公報
【特許文献２】特開２００３−１００９３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の構造によれば、半導体素子の背面（端子が形成されている面とは反対面）全体を覆うように、半導体素子の背面下に放熱板を取り付けるため、基板の最外層であるにもかかわらず、放熱板を取り付けるためのスペースを大きく確保しなければならず、それゆえ、外部に接続するための部材の形成や配線の形成が難しくなり、半導体素子の形成領域下を有効に活用することができなかった。また、それゆえ、特許文献１に記載の構造では、基板の小型化や高密度化の要請には、十分に応えられるものではなかった。
【０００７】
さらに、特許文献１及び２に記載の構造によれば、半導体素子の形成領域より外側の領域に放熱板を取り付け、または略同領域に放熱部を取り付けているため、半導体素子の発熱源に対してピンポイントで放熱することは難しく、適切で自由度のある放熱対策を講じるには十分ではなかった。
【０００８】
さらにまた、半導体素子は電磁波（ノイズ）を発生する発生源ともなり得るが、特許文献２に記載の構造によれば、半導体素子の底面が、電気的に導通する接続点を介して、基板の最外層に接続されているため、半導体素子から放射されるノイズ成分が基板内部の配線や外部素子と結合し易い傾向にある。このため、特許文献２に記載の構造によれば、半導体素子の周辺で別途ノイズ対策を講じる必要が生じてしまう。
【０００９】
そこで、本発明は、かかる事情に鑑みてなされたものであり、適切で自由度のある放熱対策及びノイズ対策を講じることが可能であると共に、小型化、高密度化を図ることが可能な部品内蔵基板及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の部品内蔵基板は、電子部品を内蔵する部品内蔵基板であって、外部と電気的な接続を行うパッドが形成された主面に、パッドを避けてパッシベーション膜が形成されてなる電子部品と、電子部品を内蔵する第１絶縁層と、第１絶縁層に設けられる第１ビア導体及び第２ビア導体と、を備え、第１ビア導体は、第１絶縁層をパッシベーション膜から外側に向けて厚み方向に貫通し、パッドに当接すると共に、第１絶縁層の外側に設けられている導体と電気的に接続されており、第２ビア導体は、第１絶縁層を厚み方向に貫通し、パッシベーション膜に当接すると共に、少なくとも第１絶縁層を厚み方向に貫通し、部品内蔵基板の外側に電子部品が発する熱を放出可能なように構成されている。
【００１１】
本発明においては、第２ビア導体は、第１絶縁層に形成されているので、電子部品を第１絶縁層に内蔵させた後、パッシベーション膜に向かって貫通穴（ビアホール）を設けることで形成できる。従って、本発明においては、放熱の際に大きなスペースを確保する必要がなく、電子部品の形成領域上または下を有効に活用することができるとともに、ピンポイントで発熱源から放熱することができる。また、本発明においては第１絶縁層に電子部品を内蔵させた後であっても、その後の検査の結果に応じて、第２ビア導体の形成位置や形成個数を調整することができるので、当初の設計を大きく変更することなく、適切かつ自由度の高い放熱対策を講ずることが可能となる。ここで、電子部品は電磁波（ノイズ）を発生する発生源ともなり得るが、本発明によれば、部品内蔵基板がＧＮＤや電源プレーンなどの低インピーダンス電位に接続された場合には、第２ビア導体は低インピーダンスとなり得る。このため、その低インピーダンスである第２ビア導体を、発生源となり得る電子部品に近づけて形成することによって、電子部品から放射される放射ノイズが低減され、適切で自由度のあるノイズ対策を講ずることが可能となる。さらに、第２ビア導体は、第１ビア導体と共に第１絶縁層に形成されているので、第１ビア導体と同じ工程で第１絶縁層を貫通する導体として形成することができる。従って、第２ビア導体と第１ビア導体とを同じ工程で形成することができ、部品内蔵基板の製造工程を簡略し、コストダウンに資することができる。
【００１２】
本発明の部品内蔵基板は、部品内蔵基板の内部に、電子部品の主面と反対側に設けられる第１電極と、第２ビア導体と第１電極とを電気的に接続する第３ビア導体とを備えることが好ましい。
【００１３】
この好ましい態様では、第１電極は、電子部品の主面と反対側に設けられるので、第１電極及び第３ビア導体が電子部品の近傍に形成される。従って、電子部品から発生するノイズが、電子部品上、及び、その近傍で吸収されるので、シールド効果を立体的な範囲で発揮することができる。また、第１電極は、第３ビア導体によって、第２ビア導体と繋がれているので、電子部品が発する熱を電子部品の主面と反対側に放熱することができる。
【００１４】
本発明の部品内蔵基板は、第１電極は、平面視において電子部品の少なくとも一部を覆うように形成されていることが好ましい。
【００１５】
この好ましい態様では、第１電極は、電子部品の少なくとも一部を覆うように形成されているので、ノイズを吸収するシールド効果を、厚み方向だけでなく、面方向において発揮することができる。さらに、本発明によれば、電子部品から発する熱を面方向において放熱することができる。
【００１６】
電子部品が、第１絶縁層に複数設けられている場合、第１電極は、平面視において複数の電子部品の少なくとも一部を共通に覆うように形成されていることが好ましい。
【００１７】
この好ましい態様では、複数の電子部品を第１絶縁層に内蔵させた後であっても、適切で自由度のある放熱対策及びノイズ対策を講じることができる。また、第１電極は、平面視において複数の電子部品の少なくとも一部を共通に覆うように形成されているので、複数の電子部品から発する熱を面方向において放熱することができると共に、ノイズを吸収するシールド効果を面方向において発揮することができる。
【００１８】
本発明の部品内蔵基板の製造方法は、電子部品を内蔵する部品内蔵基板の製造方法であって、外部と電気的な接続を行うパッドが形成された主面に、パッシベーション膜が形成されてなる電子部品を内蔵する第１絶縁層を形成する第１工程と、第１絶縁層に、第１絶縁層をパッシベーション膜から外側に向けて厚み方向に貫通し、パッドに当接する第１ビア導体を形成すると共に、第１絶縁層を前記パッシベーション膜から外側に向けて厚み方向に貫通し、パッシベーション膜に当接する第２ビア導体を形成する第２工程と、第１ビア導体を、第１絶縁層の外側に設けられている導体と電気的に接続する第３工程と、第２ビア導体を、電子部品が発する熱を部品内蔵基板の外側に放出可能なように構成する第４工程と、を備える。
【００１９】
本発明においては、第２ビア導体を第１絶縁層に形成するので、電子部品を第１絶縁層に内蔵させた後、パッシベーション膜に向かって貫通穴（ビアホール）を設けることができる。従って、本発明においては、放熱の際に大きなスペースを確保する必要がなく、電子部品の形成領域上または下を有効に活用することができるとともに、ピンポイントで発熱源から放熱することができる。また、本発明においては、第１絶縁層に電子部品を内蔵させた後であっても、その後の検査の結果に応じて、第２ビア導体の形成位置や形成個数を調整することができるので、当初の設計を大きく変更することなく、適切で自由度の高い放熱対策を講ずることが可能となる。ここで、電子部品は電磁波（ノイズ）を発生する発生源ともなり得るが、本発明によれば、部品内蔵基板がＧＮＤや電源プレーンなどの低インピーダンス電位に接続された場合には、第２ビア導体は低インピーダンスとなり得る。このため、その低インピーダンスである第２ビア導体を、発生源となり得る電子部品に近づけて形成することによって、電子部品から放射される放射ノイズが低減され、適切なノイズ対策を講ずることが可能となる。さらに、第２ビア導体は、第１ビア導体と共に第１絶縁層に同じ工程で形成するので、部品内蔵基板の製造工程を簡略し、コストダウンに資することができる。
【００２０】
本発明の部品内蔵基板の製造方法は、部品内蔵基板の内部に、電子部品の主面と反対側に設けられる第１電極を形成すると共に、第２ビア導体と第１電極とを電気的に接続する第３ビア導体を形成する第５工程を備えることが好ましい。
【００２１】
この好ましい態様では、第１電極を、電子部品の主面と反対側に設けるので、第１電極及び第３ビア導体を電子部品上及びその近傍に形成することができる。従って、電子部品から発生するノイズが電子部品上及びその近傍で吸収されるので、シールド効果を立体的な範囲で発揮することができる。また、好ましい態様では、第２ビア導体と第１電極とを電気的に接続する第３ビア導体を形成するので、電子部品が発する熱を電子部品の主面と反対側にも放熱することができる。
【００２２】
本発明の部品内蔵基板の製造方法は、第５工程において、第１電極は、平面視において電子部品の少なくとも一部を覆うように形成することが好ましい。
【００２３】
この好ましい態様では、第１電極を、電子部品の少なくとも一部を覆うように形成するので、ノイズを吸収するシールド効果を面方向において発揮することができる。さらに、本発明によれば、電子部品から発する熱を面方向において放熱することができる。
【発明の効果】
【００２６】
本発明の部品内蔵基板及びその製造方法によれば、適切で自由度のある放熱対策及びノイズ対策を講じることができるので、部品内蔵基板のより小型化、高密度化を図ることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態による部品内蔵基板を概略的に示す断面図である。
【図２】図１のＩＩ−ＩＩ線に沿う平面図である。
【図３】第１実施形態の部品内蔵基板を製造する手順の一例を示す工程図である。
【図４】第１実施形態の部品内蔵基板を製造する手順の一例を示す工程図である。
【図５】第１実施形態の部品内蔵基板を製造する手順の一例を示す工程図である。
【図６】第１実施形態の部品内蔵基板を製造する手順の一例を示す工程図である。
【図７】第１実施形態の部品内蔵基板を製造する手順の一例を示す工程図である。
【図８】第１実施形態の部品内蔵基板を製造する手順の一例を示す工程図である。
【図９】第１実施形態の部品内蔵基板を製造する手順の一例を示す工程図である。
【図１０】本発明の第２実施形態による部品内蔵基板を概略的に示す断面図である。
【図１１】図１０のＸＩ−ＸＩ線に沿う平面図である。
【図１２】本発明の第３実施形態による部品内蔵基板を概略的に示す断面図である。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿う平面図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
【００２９】
（第１実施形態）
図１は、本発明の第１実施形態による部品内蔵基板１を概略的に示す断面図であり、図２は、図１のＩＩ−ＩＩ線に沿う平面図である。
【００３０】
部品内蔵基板１においては、最下層から導体層１１、絶縁層１５、導体層２１、絶縁層２５（第１絶縁層）、導体層３１、絶縁層３５、及び、導体層４１が順次積層されており、絶縁層２５の内部の所定位置に電子部品７１が埋設されている。
【００３１】
導体層４１上には、例えば、インダクタやキャパシタ等の電子部品（図示せず）が載置されている。一方、導体層１１には、導体層１１を保護するために、さらに絶縁層（図示せず）が形成されている。この絶縁層には、部品内蔵基板１と外部との間で信号を伝送する信号端子、低インピーダンス電位に接続される電源端子、グランド端子が形成されている。
【００３２】
各導体層１１，２１，３１，４１は、配線層１２，２２，３２，４２と低インピーダンス層１３，２３とを有している。配線層１２，２２，３２，４２は、信号の授受を行う配線パターン（信号線）が形成されており、上述の入力側や出力側の所定の電位に接続されている。また、低インピーダンス層１３，２３は、グランドや電源プレーンに接続されている。なお、低インピーダンス層１３，２３は、ノイズの放射及び／又はノイズの伝導を抑制し、電子回路の動作が安定して行われる程度のインピーダンスを有している。
【００３３】
電子部品７１は、所定の機能で動作するように形成されるものであり、外部と電気的な接続を行うパッド７３が形成された主面に、パッド７３を避けてパッシベーション膜７４が形成されている。本実施形態における電子部品７１は、パッド７３が形成された主面側に、例えば、回路面７２を有している。パッシベーション膜７４は、回路面７２を保護し、回路面７２が外部と導通しないように、回路面７２を覆うように形成されている。このように、電子部品７１は、パッド７３が部品内蔵基板１の最下層側に向けて配置されたいわゆるフェイスダウンの形態で設置されている。
【００３４】
絶縁層２５には、ビア導体２６，２７，２８が形成されている。ビア導体２６（第１ビア導体）は、絶縁層２５をパッシベーション膜７４から外側に向けて厚み方向に貫通し、パッド７３に当接すると共に、絶縁層２５の外側に設けられている導体（配線層２２，１２，３２及びビア導体２８，１６，３６）と電気的に接続されている。また、ビア導体２７（第２ビア導体）は、絶縁層２５を厚み方向に貫通し、パッシベーション膜７４に当接すると共に、少なくとも絶縁層２５を厚み方向に貫通し、部品内蔵基板１の外側に電子部品７１が発する熱を放出可能なように構成されている。
【００３５】
導体層２１は、絶縁層２５と絶縁層１５との間に形成されており、配線パターンを有した配線層２２と、グランドや電源プレーンに接続された低インピーダンス層２３とを含んでいる。配線層２２は、ビア導体２６を介して、パッド７３と繋がるように形成されている。低インピーダンス層２３は、絶縁層１５と絶縁層２５との間に形成されており、ビア導体２７によって、パッシベーション膜７４と繋がるように形成されている。低インピーダンス層２３は、面方向において、少なくとも電子部品７１の一部を覆うように形成されており、ビア導体２７の平面面積に比して大きく形成されていることが好ましい。さらに、低インピーダンス層２３は、低インピーダンス導体２７，２３，１７の一部である。低インピーダンス導体２７，２３，１７は、パッシベーション膜７４と接続されたビア導体２７と、部品内蔵基板１の内部に設けられる導体層２１に含まれ、グランドや電源プレーンに接続された低インピーダンス層２３と、低インピーダンス層２３と低インピーダンス層１３とを電気的に接続するビア導体１７と、を有している。
【００３６】
また、導体層１１は、配線パターンを有した配線層１２と、グランドや電源プレーンに接続された低インピーダンス層１３とを含んでいる。配線層１２は、入力側や出力側の所定の電位に接続され、或いは、ビア導体１６，２８，３６を介して、他の配線層２２，３２，４２と繋がるように形成されている。低インピーダンス層１３は、部品内蔵基板１の外側に臨む導体層１１に含まれ、グランドや電源プレーンに接続されている。また、低インピーダンス層１３は、パッシベーション膜７４の外側に形成されており、低インピーダンス導体２７，２３，１７によって、パッシベーション膜７４と繋がるように形成されている。また、低インピーダンス層１３は、面方向において、少なくとも電子部品の一部を覆うように形成されており、低インピーダンス層２３の平面面積に比して大きく形成されていることが好ましい。
【００３７】
また、電子部品７１が部品内蔵基板１の内部において接続される構造は、次のとおりである。
【００３８】
すなわち、電子部品７１のパッド７３は、所定の電位を有した外部（入力側、或いは、出力側）と接続するために、絶縁層２５に形成され、且つ、パッド７３と接続されたビア導体２６を介して、配線層２２に接続され、さらに、絶縁層１５に形成されたビア導体１６を介して、配線層１２に接続される。また、電子部品７１のパッド７３は、最外層に形成された電子部品（図示せず）と接続するために、絶縁層２５に形成され、且つ、ビア導体２８を介して、配線層３２に接続され、さらに、絶縁層３５に形成されたビア導体３６を介して、配線層４２に接続される。
【００３９】
一方で、電子部品７１のパッシベーション膜７４は、グランドや電源プレーンを有した外部と接続するために、絶縁層２５に形成され、且つ、パッシベーション膜７４と接続されたビア導体２７を介して、低インピーダンス層２３に接続され、さらに、ビア導体１７を介して、低インピーダンス層１３に接続される。
【００４０】
図２は、絶縁層１５側から平面視した場合に、グランドや電源プレーンに接続されたビア導体２７と電子部品７１との配置関係を示している。図示では、電子部品７１の端部に対向するように形成された６箇所のパッド７３を避けて、パッシベーション膜７４が形成されている。グランドや電源プレーンに接続された３箇所のビア導体２７は、パッシベーション膜７４が形成された形成領域内に形成されている。また、低インピーダンス層２３は、電子部品７１の少なくとも一部を覆うように形成されている。なお、図示では、６箇所のパッド７３上には、所定電位に接続されたビア導体２６が形成されている。また、図示では、パッド７３は６箇所、ビア導体２７は３箇所に設けているが、その設置数は、特に限定されない。
【００４１】
パッシベーション膜７４は、回路面７２が外部と導通しない材料であれば公知のものを適宜使用することができ、特に限定されない。パッシベーション膜７４の具体例としては、例えば、ポリイミド、エポキシ等の絶縁性樹脂や、シリコン窒化膜やシリコン酸化膜等の絶縁性膜が挙げられる。
【００４２】
パッシベーション膜７４の厚さは、適宜設定することができ、特に限定されないが、ビア導体２７と回路面７２の間のパッシベーション膜７４の厚さは、例えば、熱伝導率が０．２ｗ／ｍ・Ｋを用いる場合には、１〜１０μｍであることが好ましい。
【００４３】
図３から図９は、部品内蔵基板を製造する手順の一例を示す工程図（プロセスフロー図）である。
【００４４】
まず、両面銅張ガラスエポキシなどからなり、公知の手法を用いてパターニングされた配線層３２、絶縁層３５及び導体層４１が形成されたコア基板５１を準備する（図３）。
【００４５】
次いで、そのコア基板５１の上に未硬化状態の絶縁層２５となる樹脂フィルムを積層する（図４）。
【００４６】
そして、未硬化状態の絶縁層２５上に電子部品７１をいわゆるフェイスアップの状態で載置した後（図５）、再びその上を未硬化状態の樹脂で覆って絶縁層２５内に電子部品７１を埋め込み、絶縁層２５を硬化させる。次に、絶縁層２５上に銅箔を積層する等の方法によって形成された導体層２１の不要部分をエッチング等によって除去した後、導体層２１を除去した箇所に、公知の方法でビアホールＨ１，Ｈ２，Ｈ３を穿設し、ビアホールＨ１の底部に電子部品７１のパッド７３を露出させ、ビアホールＨ２の底部に電子部品７１のパッシベーション膜７４の一部を露出させ或いは、ビアホールＨ３の底部に配線層３２を露出させる（図６）。
【００４７】
それから、ビアホールＨ１，Ｈ２，Ｈ３が形成された導体層２１上に銅等のめっきを施し、導体層２１とパッド７３、導体層２１とパッシベーション膜７４、及び、導体層２１と配線層３２を、それぞれ、ビア導体２６，２７，２８により接続する（図７）。
【００４８】
次に、導体層２１をエッチング等によりパターニングして配線層２２の配線パターンを形成させる（図７）。これにより、配線層２２とパッド７３がビア導体２６により接続され、及び、低インピーダンス層２３とパッシベーション膜７４がビア導体２７により接続され、配線層２２と配線層３２がビア導体２８により接続される（図７）。
【００４９】
次いで、導体層２１及び絶縁層２５上に未硬化状態の絶縁層１５を形成し、更にその上に銅箔等を積層して導体層１１を形成した後、熱プレス等により基板全体を加圧及び加熱硬化する。
【００５０】
その後、その状態での最外両層である導体層１１及び導体層４１の不要部分をエッチング等によって除去して、ビアホールＨ４，Ｈ５，Ｈ６を穿設し、それらの底部に、それぞれ、配線層２２、低インピーダンス２３、及び、配線層３２を露出させる（図８）。
【００５１】
次いで、ビアホールＨ４，Ｈ５，Ｈ６の内部、並びに、導体層１１上及び導体層４１上に銅めっきを施して、導体層１１と配線層２２、導体層１１と低インピーダンス層２３、及び、配線層３２と導体層４１を、それぞれ、ビア導体１６，１７，３６に接続する。次いで、導体層１１及び導体層４１をエッチング等によりパターニングして配線パターンを形成する（図９）。これにより、配線層１２と配線層２２がビア導体１６により接続され、低インピーダンス層１３と低インピーダンス層２３がビア導体１７により接続され、及び、配線層３２と配線層４２がビア導体３６により接続される。
【００５２】
そして、適宜の部分にソルダーレジストを形成させることにより、部品内蔵基板１を得る（図９）。この部品内蔵基板１を反転させ上下を逆さまにした状態で（図１）、その上にインダクタ等の電子部品（図示せず）を載置して接続することにより、部品内蔵モジュールを完成させる。
【００５３】
なお、本実施形態では、低インピーダンス層１３，２３は、導体層１１及び導体層２１に形成したが、これに限らず、配線経路に応じて、各導体層１１，２１，３１，４１に形成してもよい。また、本実施形態では、導体層１１，２１，３１，４１は４層に形成したが、これに限らず、基板の厚さや性能、配線経路等に応じて適宜、層数を変更することができる。導体層数に応じて、絶縁層の層数も適宜変更することができる。
【００５４】
また、「部品内蔵基板」とは、電子部品が内蔵された単位基板である個別基板（個片、個品）のみではなく、その個別基板を複数有する集合基板（ワークボード、ワークシート）を含む概念である。また、「電子部品」とは、その種類は特に制限されず、例えば、通常の電子機器に用いられるＩＣチップ等の半導体装置といった能動部品、より具体的には、例えば、ＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）のように動作周波数が非常に高いデジタルＩＣ、又は、高周波増幅器やアンテナスイッチ、高周波発振回路といったアナログＩＣ等や、インダクタ、キャパシタ、抵抗、サーミスタ等の受動部品が挙げられる。さらに、配線パターンにより形成される「信号線」とは、高速で動作する信号線や、マイクロストリップラインやコプレーナ導波路等、電磁波を伝送する伝送路を含む概念である。
【００５５】
本実施形態においては、ビア導体２７は、絶縁層２５に形成されているので、電子部品７１を絶縁層２５に内蔵させた後、パッシベーション膜７４に向かって、パッシベーション膜７４の形成領域に貫通穴（ビアホール）Ｈ２を設けることで形成できる。従って、本実施形態は、放熱の際に大きなスペースを確保する必要がなく、電子部品７１の形成領域上または下を有効に活用することができるとともに、ピンポイントで発熱源から放熱することができる。また、本実施形態は、絶縁層２５に電子部品７１を内蔵させた後であっても、その後の検査の結果に応じて、ビア導体２７の形成位置や形成個数を調整することができるので、当初の設計を大きく変更することなく、より自由度の高い放熱対策を講ずることが可能となる。さらに、ビア導体２７は、パッドと当接するビア導体２６と共に絶縁層２５に形成したので、上述の如く、ビア導体２６と同じ工程で形成することができる。従って、ビア導体２７は、ビア導体２６と同じ工程で、パッシベーション膜７４と当接するように形成することができるので、部品内蔵基板１の製造工程を簡略し、コストダウンに資することができる。さらにまた、例えば、電子部品７１が動作する場合には、電子部品７１は電磁波（ノイズ）を発生する発生源ともなり得るが、本実施形態では、部品内蔵基板１が、ＧＮＤや電源プレーンなどの低インピーダンス電位に接続されているので、第２ビア導体は低インピーダンスとなり得る。このため、その低インピーダンスであるビア導体２７を、発生源となり得る電子部品７１に近づけて形成することによって、電子部品７１から放射される放射ノイズが低減され、適切で自由度のあるノイズ対策を講ずることが可能となる。
【００５６】
また、本実施の形態においては、低インピーダンス層１３は、低インピーダンス導体２７，２３，１７によって、パッシベーション膜７４に繋がれていると共に、部品内蔵基板１の外側に形成されているので、放熱板として機能することができる。更に、電子部品７１を絶縁層２５に内蔵させた後、パッシベーション膜７４に向かって低インピーダンス導体２７，２３，１７を設けることができる。従って、絶縁層２５に電子部品７１を内蔵させた後であっても、その後の検査の結果に応じて、低インピーダンス層１３の形状や大きさ、或いは、低インピーダンス導体２７，２３，１７の形成位置や形成個数を調整することができるので、当初の設計を大きく変更することなく、より自由度の高い放熱対策及びノイズ対策を講ずることが可能となる。特に、低インピーダンス層１３は、面方向において、低インピーダンス層２３に比して大きく（広く）形成されているので、グランドや電源プレーンを有する範囲が面方向での広がりをもつことになる。これにより、導体層の最外層に位置する低インピーダンス層１３において、外部へ熱を確実に放出できると共に、ノイズの放射を外部へ伝搬することを回避することができる。
【００５７】
さらに、低インピーダンス層２３が、厚み方向において、低インピーダンス層１３に比して電子部品７１の近傍に形成されているので、電子部品７１の近傍でノイズを吸収することができ、シールド効果の向上を図ることができる。また、低インピーダンス層２３は、絶縁層２５と絶縁層１５との間に形成されており、ビア導体２７によって、パッシベーション膜７４と繋がれているので、電子部品７１が発する熱を低インピーダンス層２３や１３へ放出することができる。
【００５８】
（第２実施形態）
図１０は、本発明の第２実施形態による部品内蔵基板２を概略的に示す断面図である。また、図１１は、図１０のＸＩ−ＸＩ線に沿う平面図である。部品内蔵基板２は、図示の如く、導体層３１には配線層３２Ａの他、低インピーダンス層３３（第１電極）が形成され、この低インピーダンス層３３と低インピーダンス層２３とを接続するビア導体（第３ビア導体）２９が形成されていること以外は、上述した第１実施形態の部品内蔵基板１と同様に構成されたものである。
【００５９】
導体層３１は、電子部品７１を挟んで導体層２１と反対側に設けられ、配線パターンを有した配線層３２Ａと、グランドや電源プレーンに接続された低インピーダンス層３３とを含んでいる。
【００６０】
低インピーダンス層３３は、絶縁層２５を貫通するように設けられたビア導体２９を介して、低インピーダンス層２３と電気的に接続されている。ビア導体２９は、電子部品７１の近傍に設けられ、放熱対策とノイズ対策の観点から、電子部品７１の周縁に形成されることが好ましい。図１１には、ビア導体２９が、電子部品７１の周縁（図１０では、紙面の手前側に２本のみ図示しているが、紙面の奥側にも２本形成されている）に形成されているものを例示している。なお、図１１には、ビア導体２９が２本形成されているが、本数は特に限定されず、２本以上形成されてもよい。
【００６１】
低インピーダンス層３３は、平面視において電子部品の少なくとも一部を覆うように形成されており、本実施形態においては、回路面７２とは反対側の電子部品７１の面を覆うように形成されている。
【００６２】
なお、本実施形態では、低インピーダンス層３３が、平面視において電子部品の少なくとも一部を覆うように形成されているが、低インピーダンス層２３、或いは、低インピーダンス層２３，３３が平面視において電子部品の少なくとも一部を覆うように形成されていてもよく、この場合には、電子部品の少なくとも一部が、厚み方向の上下において低インピーダンス層に覆われるので、これらの低インピーダンス層が有するシールド効果を最大限に発揮することができる。
【００６３】
本実施形態においては、第１実施形態の効果を有するだけでなく、低インピーダンス３３は、電子部品７１を挟んで導体層２１と反対側に設けられるので、電子部品７１が、低インピーダンス層２３及び低インピーダンス層３３に挟まれるように絶縁層２５に内蔵され、しかも、ビア導体２９が電子部品７１の近傍に形成される。従って、電子部品７１から発生するノイズが、電子部品７１の上下、及び、その近傍で吸収されるので、シールド効果を立体的な範囲で発揮することができる。また、低インピーダンス層３３は、ビア導体２９によって、低インピーダンス層２３と繋がれているので、低インピーダンス層２３で分散しきれなかった熱を、低インピーダンス層３３で確実に分散することができる。
【００６４】
また、本実施形態においては、低インピーダンス層２３及び低インピーダンス層３３の少なくとも一方は、電子部品７１の少なくとも一部を覆うように形成されているので、ノイズを吸収するシールド効果を、厚み方向だけでなく、面方向において発揮することができる。さらに、本実施形態によれば、電子部品から発する熱を面方向において分散することができる。
【００６５】
（第３実施形態）
図１２は、本発明の第３実施形態による部品内蔵基板３を概略的に示す断面図である。図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線に沿う平面図である。本発明の第３実施形態による部品内蔵基板３を概略的に示す断面図である。なお、図１２に示す部品内蔵基板３は、概略的に示した断面図のため、第１実施形態の部品内蔵基板１と同じ構成である、絶縁層１５，３５、及びビア導体１６，１７，３６の詳細な構成は省略している。
【００６６】
部品内蔵基板３は、図示の如く、絶縁層２５に複数の電子部品７１，７５が内蔵され、導体層３１Ａには配線層３２Ａの他、低インピーダンス層３３の代わりに、低インピーダンス層３４（第１電極）が形成され、この低インピーダンス層３４と平面視で重なるように低インピーダンス層２４が形成され、低インピーダンス層２４と低インピーダンス層３４とを接続するビア導体２９Ａ，２９Ｂ（第３ビア導体）が形成されていること以外は、上述した第１実施形態の部品内蔵基板１と同様に構成されたものである。
【００６７】
電子部品７１，７５は、複数設けられており、低インピーダンス層２４及び低インピーダンス層３４の少なくとも一方は、平面視において複数の電子部品７１，７５の少なくとも一部を共通に覆うように形成されている。
【００６８】
また、低インピーダンス層２４は、平面視で低インピーダンス層３４と重なるように設けられており、ビア導体２７，２９Ａ，２９Ｂを介して低インピーダンス層３４に繋がるように形成されている。なお、低インピーダンス層２４は、ビア導体２７，２９Ａ，２９Ｂを覆うように形成されているが、図示する形状には限定されず、例えば低インピーダンス層３４のように電子部品７１，７５を共通に覆うように形成されていてもよい。
【００６９】
本実施形態では、ビア導体２９Ｂが、電子部品７１と電子部品７５との間に形成されているが、電子部品の機能や種類に応じて、電子部品７１と電子部品７５との間のビア導体２９Ｂを調整してもよい。例えば、電子部品７１と電子部品７５とが、例えば、アナログデバイスのような同じ種類（或いは、同じ機能）である場合には、電子部品７１と電子部品７５との間にビア導体２９Ｂを形成して、グランドや電源プレーンを共通化してもよい。一方、電子部品７１と電子部品７５とが、例えば、アナログデバイスとデジタルデバイスのような異なる種類（或いは、異なる機能）である場合には、電子部品７１と電子部品７５との間にビア導体２９Ｂを形成せずに、グランドや電源プレーンを分離させてもよい。
【００７０】
いずれの場合であっても、他のビア導体２８,２９Ａを形成する工程と同じ工程で、電子部品７１と電子部品７５との間に形成するビア導体２９Ｂの位置や数を調整すればよいのでコストダウンに資することができる。また、いずれの場合であっても、電子部品７１，７５の一部が、低インピーダンス層２４,３４に覆われるように形成されているため、放熱対策やノイズ対策を講じることが可能となる。
【００７１】
本実施形態によれば、第１及び第２実施形態の効果を有するだけでなく、複数の電子部品７１，７５を絶縁層２５に内蔵させた後であっても、自由度のある放熱対策及びノイズ対策を講じることができる。また、低インピーダンス層２４及び低インピーダンス層３４の少なくとも一方は、平面視において複数の電子部品の少なくとも一部を共通に覆うように形成されているので、複数の電子部品７１，７５から発する熱を面方向において分散することができると共に、ノイズを吸収するシールド効果を面方向において発揮することができる。
【産業上の利用可能性】
【００７２】
以上説明したとおり、本発明の部品内蔵基板は、自由度のある放熱対策を講じることが可能であると共に、より小型化を図ることが可能となるので、電子部品を内蔵する機器、装置、システム、各種デバイス等、特に小型化及び高性能化が要求されるもの、並びにそれらの生産、製造等に広く且つ有効に利用することができる。
【符号の説明】
【００７３】
１，２，３…部品内蔵基板、１１，２１，２１Ａ，３１，３１Ａ，４１…導体層、１２，２２，３２，３２Ａ，４２…配線層、１３，２３，２４，３３，３４…低インピーダンス層、１５，２５，３５…絶縁層、１６，１７，２６，２７，２８，２９，２９Ａ,２９Ｂ，３６…ビア導体、５１…コア基板、７１，７５…電子部品、７２…回路面、７３…パッド、７４…パッシベーション膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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