(57)【特許請求の範囲】
【請求項１】
導電性ポストが立設する支持板と、スルーホールが設けられた基板とを用意する工程と、
前記スルーホールに前記導電性ポストを挿通させた状態で前記基板を前記支持板の上に配置した後に、前記基板の上面及び前記スルーホールの内面と前記導電性ポストとの間に絶縁層を形成する一連の工程をｎ回（ｎは２以上の整数）繰り返すことにより、前記支持板の上に前記基板と前記絶縁層とを交互に積層する工程と、
前記支持板と前記基板との間及び前記基板間の前記絶縁層の側面から水平方向に切断することにより、前記導電性ポストが切断されて得られる貫通電極を備えた複数の基板を得る工程とを有することを特徴とする貫通電極付き基板の製造方法。
【請求項２】
導電性ポストが立設する支持板と、スルーホールが設けられた基板とを用意する工程と、
前記スルーホールに前記導電性ポストを挿通させた状態で前記基板を前記支持板の上に配置する工程をｎ回（ｎは２以上の整数）繰り返すことにより、前記支持板の上に前記基板を積層する工程と、
前記スルーホールの内面と前記導電性ポストとの間に絶縁部を充填する工程と、
前記支持板と前記基板の間及び前記基板同士の間で切断することにより、前記導電性ポストが切断されて得られる貫通電極を備えた複数の基板を得る工程とを有することを特徴とする貫通電極付き基板の製造方法。
【請求項３】
導電性ポストが立設する支持板と、スルーホールが設けられて厚み方向から複数の基板が得られる厚みに設定された１枚の基板とを用意する工程と、
前記スルーホールに前記導電性ポストを挿通させた状態で前記１枚の基板を前記支持板の上に配置する工程と、
前記スルーホールの内面と前記導電性ポストとの間に絶縁部を充填する工程と、
前記支持板と前記基板との間で切断すると共に、前記基板を側面から水平方向に切断することにより、前記導電性ポストが切断されて得られる貫通電極を備えた複数の基板を得る工程とを有することを特徴とする貫通電極付き基板の製造方法。
【請求項４】
支持板と、スルーホールが設けられて厚み方向から複数の基板が得られる厚みに設定された１枚の基板とを用意する工程と、
前記１枚の基板を前記支持板の上に配置する工程と、
前記スルーホールの中に導電性ポストを挿通させて立設する工程と、
前記スルーホールの内面と前記導電性ポストとの間に絶縁部を充填する工程と、
前記支持板と前記基板との間で切断すると共に、前記基板を側面から水平方向に切断することにより、前記導電性ポストが切断されて得られる貫通電極を備えた複数の基板を得る工程とを有することを特徴とする貫通電極付き基板の製造方法。
【請求項５】
前記基板は、半導体素子が作り込まれて上面側に接続パッドを備えた素子内蔵シリコンウェハであって、前記素子内蔵シリコンウェハは前記接続パッドの一部から下面に貫通する前記スルーホールが設けられて、前記スルーホールの周辺に前記接続パッドが配置されており、
前記複数の基板を得る工程において、前記貫通電極を備えた複数の前記素子内蔵シリコンウェハが得られ、
前記複数の素子内蔵シリコンウェハを得る工程の後に、前記貫通電極と前記接続パッドとを接続する局所配線部を形成する工程をさらに有することを特徴とする請求項１又は２に記載の貫通電極付き基板の製造方法。
【請求項６】
個々の前記素子内蔵シリコンウェハを得る工程の後に、前記素子内蔵シリコンウェハ又はそれを厚み方向に切断して得られる素子内蔵シリコンチップを積層して前記貫通電極を介して相互接続することを特徴とする請求項５に記載の貫通電極付き基板の製造方法。
【請求項７】
前記複数の基板を得る工程において、ワイヤーソー工法、ウォータジェット工法又はダイシング工法によって切断することを特徴とする請求項１乃至６のいずれか一項に記載の貫通電極付き基板の製造方法。
【請求項８】
前記基板は、シリコンウェハ、ガラス基板、セラミック基板、金属基板、及びカーボン基板のいずれかであることを特徴とする請求項１乃至４のいずれか一項に記載の貫通電極付き基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は貫通電極付き基板の製造方法に係り、さらに詳しくは、貫通電極を備えた配線基板（インターポーザなど）や貫通電極を備えた半導体装置などの製造方法に適用できる貫通電極付き基板の製造方法に関する。
【背景技術】
【０００２】
従来、半導体チップの端子とプリント配線板の端子とを整合又はグリッド変換するためのシリコンインターポーザがある。シリコンインターポーザは、シリコン基板に貫通電極が設けられて、シリコン基板の両面側に形成された配線層が貫通電極を介して相互接続された構造を有する。
【０００３】
従来技術のシリコンインターポーザの製造方法は、図１（ａ）に示すように、まず、厚みが５００〜６００μｍのシリコンウェハ１００を用意する。次いで、図１（ｂ）に示すように、シリコンウェハ１００をグラインダによって研磨することにより、シリコンウェハ１００を所要の厚みに薄型化する。
【０００４】
続いて、図１（ｃ）に示すように、シリコンウェハ１００のスルーホールが形成される部分に開口部２００ａが設けられたレジスト２００を形成する。さらに、異方性ドライエッチング（ＲＩＥなど）によって、レジスト２００の開口部２００ａを通して、シリコンウェハ１００を厚み方向にエッチングすることにより、シリコンウェハ１００を貫通するスルーホールＴＨを形成する。その後に、レジスト２００が除去される。
【０００５】
次いで、図１（ｄ）に示すように、シリコンウェハ１００を熱酸化することにより、シリコンウェハ１００の両面及びスルーホールＴＨの内面にシリコン酸化層からなる絶縁層３００を形成する。
【０００６】
続いて、図１（ｅ）に示すように、シリコンウェハ１００の下に銅箔などのめっき給電材（不図示）を配置し、電解めっきによってスルーホールＴＨの下部から上部にかけて銅めっきを施すことによりスルーホールＴＨ内に貫通電極４００を形成する。あるいは、導電性ペーストをスクリーン印刷などによってスルーホールＴＨに充填して貫通電極４００を形成する方法もある。
【０００７】
さらに、図２（ａ）に示すように、シリコンウェハ１００の両面側の絶縁層３００から外側に突出する貫通電極４００をそれぞれ研磨することによって平坦化する。
【０００８】
その後に、図２（ｂ）に示すように、セミアディティブ法などにより、シリコンウェハ１００の両面側に配線層５００をそれぞれ形成する。シリコンウェハ１００の両面側の配線層５００は貫通電極４００を介して相互接続される。さらに、必要に応じて、配線層５００の上に絶縁層を介して所要の多層配線が形成される。そして、シリコンウェハ１００を厚み方向に切断することにより、貫通電極４００を備えた個々のシリコンインターポーザが得られる。
【０００９】
特許文献１及び２には、頭部フランジ部とシャフト部とからなる導通ピンをチップ基板のスルーホールに挿入し、導通ピンが装着された個々のチップ基板を積層して導通ピンを介して相互接続することにより、マルチチップパッケージを構成することが記載されている。
【００１０】
また、特許文献３には、電極を備えた複数の半導体チップを積層し、各電極を貫通するビアを形成し、ビアに鍔付プラグを挿入し、さらにめっきによって結合柱部材を設けることにより積層された半導体チップを相互接続することが記載されている。
【特許文献１】特開２００１−１２７２４２号公報
【特許文献２】特開２００１−７７２９６号公報
【特許文献３】特開２００２−２６２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記した従来技術のシリコンインターポーザの製造方法では、シリコンウェハを１枚づつ処理してそのスルーホールに貫通電極を形成するため、生産性が低く、コスト上昇を招く問題がある。特に、電解めっきによって貫通電極を形成する場合は、スルーホールの下部から上部にかけて銅めっきを施すので、処理時間が長く、生産性がかなり低くなる。
【００１２】
本発明は以上の課題を鑑みて創作されたものであり、貫通電極が設けられた配線基板又は半導体装置などの貫通電極付き基板の製造方法において、生産性が高く、低コストで製造できる方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明は貫通電極付き基板の製造方法に係り、支持板の上に配置された部材の厚み方向に、該部材と電気絶縁された状態で導電性ポストが貫通して立設する構造体を用意する工程と、前記構造体をその側面から水平方向に切断して分離することにより、前記導電性ポストが切断されて得られる貫通電極を備えた複数の基板を得る工程とを有することを特徴とする。
【００１４】
本発明の一つの好適な態様では、まず、導電性ポストが立設する支持板と、スルーホールが設けられた複数の基板（シリコンウェハなど）とを用意し、スルーホールに導電性ポストを挿通させた状態で基板を支持板の上に配置する。その後に、基板の上及びスルーホールの内面と導電性ポストとの間に絶縁層を形成する。さらに、これらの一連の工程を繰り返すことにより、支持板の上に基板と絶縁層とを交互に積層する。
【００１５】
このようにして、本発明の部材の厚み方向に該部材と電気絶縁された状態で導電性ポストが貫通して立設する構造体が得られる。この態様では、積層された複数の基板の各スルーホールに共通する貫通電極として機能する導電性ポストが挿通して配置された状態となる。
【００１６】
その後に、支持板と基板との間、及び複数の基板の間で水平方向に切断して分離することにより、導電性ポストが切断されて得られる貫通電極を備えた複数の基板が得られる。
【００１７】
このような方法を採用することにより、個々の基板のスルーホールに１枚づつ貫通電極を設ける方法よりも、極めて効率的に貫通電極が設けられた複数の基板を得ることができる。従って、貫通電極付き基板の製造における生産性を向上させることができ、低コスト化を図ることができる。
【００１８】
また、本発明の他の態様では、基板の間に絶縁層を設けずに複数の基板が接触した状態で支持板の上に同様に基板を積層した後に、複数の基板の間で切断することによって貫通電極が設けられた個々の基板を得るようにしてもよい。この態様の場合は、支持板上に立設する導電性ポストに基板のスルーホールを挿通させてもよいし、あるいは、導電性ポストが設けられていない支持板にスルーホールが連通するように複数の基板の積層した後に、スルーホールに導電性ポストを挿通させて立設してもよい。
【００１９】
また、本発明の一つの好適な態様では、支持板上に積層される基板は、半導体素子などが作り込まれて上面側に接続パッドを備えた素子内蔵シリコンウェハであってもよい。この態様では、素子内蔵シリコンウェハにその接続パッドの一部（中央部）から下面に貫通するスルーホールが設けられて、スルーホールの周辺に接続パッドが配置されている。
【００２０】
そして、同様に、素子内蔵シリコンウェハがそのスルーホールに絶縁部を介して導電性ポストが挿通された状態で支持板の上に積層される。
【００２１】
その後に、積層された素子内蔵シリコンウェハの間で水平方向に切断されて、貫通電極を備えた個々の素子内蔵シリコンウェハが得られる。さらに、貫通電極と接続パッドが局所配線部で電気的に接続される。そして、素子内蔵シリコンウェハ又はそれが個片化されて得られるチップ（半導体メモリチップなど）が積層されて貫通電極によって相互接続される。
【発明の効果】
【００２２】
以上説明したように、本発明では、貫通電極付き基板が高い生産性でかつ低コストで製造される。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２４】
（第１の実施の形態）
図３〜図８は本発明の第１実施形態の貫通電極付き基板の製造方法を示す断面図である。第１実施形態では、貫通電極付き基板としてシリコンインターポーザ（配線基板）を例に挙げてその製造方法について説明する。
【００２５】
第１実施形態の貫通電極付き基板の製造方法では、図３（ａ）に示すように、まず、支持板１０の上面側に導電性ポスト１２が立設するポスト付き支持板５を用意する。ポスト付き支持板５の形成方法としては、各種の方法がある。
【００２６】
ポスト付き支持板５の第１の形成方法としては、図９（ａ）に示すように、銅板１０ａを用意し、導電性ポストが配置される部分に開口部１３ａが設けられたレジスト１３を銅板１０ａの上に形成する。さらに、図９（ｂ）に示すように、銅板１０ａをめっき給電経路に利用する電解めっきにより、レジスト１３の開口部１３ａに銅めっきを施すことにより、銅ポスト１２ａを形成する。
【００２７】
その後に、図９（ｃ）に示すように、レジスト１３を除去することにより、銅板１０ａの上に銅ポスト１２ａが立設した構造体が得られる。例えば、銅ポスト１２ａの径は５０〜２００μｍであり、その高さは３００〜７５０μｍに設定される。
【００２８】
ポスト付き支持板５の第２の形成方法としては、図１０（ａ）に示すように、シリコンウェハ１０ｂを用意し、シリコンウェハ１０ｂ上の導電性ポストが配置される部分にレジスト２３をパターニングして形成する。さらに、図１０（ｂ）に示すように、レジスト２３をマスクしてシリコンウェハ１０ｂを異方性ドライエッチング（ＲＩＥなど）によって所定の深さまでエッチングする。
【００２９】
その後に、図１０（ｃ）に示すように、レジスト２３を除去することにより、シリコンウェハ１０ｂの上にシリコンポスト１２ｂが立設した構造体が得られる。シリコンウェハ１０ｂには、十分な導電性が得られるようにリン（Ｐ）やボロン（Ｂ）などの導電型不純物がドープされている。例えば、シリコンポスト１２ｂの径は５０〜２００μｍであり、その高さは３００〜７５０μｍに設定される。
【００３０】
ポスト付き支持板５の第３の形成方法としては、図１１に示すように、シリコンウェハ１０ｃの上に、アルミニウム層１５をスパッタ法により形成し、その上にワイヤボンディング法により金バンプ１２ｃ（金ポスト）を形成する。例えば、金バンプ１２ｃの径は５０〜１５０μｍであり、その高さは１００〜２００μｍに設定される。
【００３１】
また、ポスト付き支持板５の第４の形成方法としては、図１２に示すように、支持板１０の上に接着層１７を形成し、導通ピン１２ｄを接着層１７によって支持板１０に固定してもよい。例えば、導通ピン１２ｄの径は１００〜３００μｍであり、その高さは１〜２ｍｍに設定される。
【００３２】
次に、図３（ｂ）に戻って説明すると、厚み方向に貫通するスルーホールＴＨが設けられた第１シリコンウェハ２０ａ（基板）を用意する。第１シリコンウェハ２０ａのスルーホールＴＨに上記したポスト付き支持板５の導電性ポスト１２を挿通させるので、スルーホールＴＨの径は導電性ポスト１２の径より一回り大きく設定される。また、第１シリコンウェハ２０ａの厚みは５０〜３００μｍに設定される。
【００３３】
そのような第１シリコンウェハ２０ａは、厚みが５００〜６００μｍのシリコンウェハがグラインダによって研磨されて所要の厚みに薄型化された後に、フォトリソグラフィ及び異方性ドライエッチング（ＲＩＥなど）によってシリコンウェハが加工されてスルーホールＴＨが形成される。
【００３４】
そして、図３（ｂ）及び図４（ａ）に示すように、第１シリコンウェハ２０ａのスルーホールＴＨにポスト付き支持板５の導電性ポスト１２を挿通させた状態で、第１シリコンウェハ２０ａを支持板１０の上に配置する。このとき、第１シリコンウェハ２０ａのスルーホールＴＨの内面と導電性ポスト１２との間に２０μｍ程度の隙間Ｃが生じるように、スルーホールＴＨ及び導電性ポスト１２の径がそれぞれ調整される。
【００３５】
次いで、図４（ｂ）に示すように、第１シリコンウェハ２０ａの上面及びスルーホールＴＨと導電性ポスト１２との隙間Ｃ（図４（ａ））に樹脂層２２（絶縁層）を形成する。隙間Ｃに充填された樹脂層２２によって第１シリコンウェハ２０ａと導電性ポスト１２とが電気的に絶縁される。樹脂層２２はその膜厚が５０〜２００μｍに設定され、液状の樹脂を第１シリコンウェハ２０ａ上にスプレー塗布する方法やＢステージ（未硬化）の樹脂フィルムを第１シリコンウェハ２０ａの上に貼着する方法によって形成される。この時点では、樹脂層２２は未硬化の状態となっている。
【００３６】
次いで、図５（ａ）に示すように、第１シリコンウェハ２０ａと同一のスルーホールＴＨが設けられた第２シリコンウェハ２０ｂを用意し、第２シリコンウェハ２０ｂのスルーホールＴＨに導電性ポスト１２を挿通させた状態で、第２シリコンウェハ２０ｂを樹脂層２２の上に配置する。
【００３７】
続いて、図５（ｂ）に示すように、同様に、第２シリコンウェハ２０ｂの上面及びスルーホールＴＨの内面と導電性ポスト１２との隙間に樹脂層２２を形成する。
【００３８】
このようにして、シリコンウェハ２０ａをそのスルーホールＴＨに導電性ポスト１２を挿通させて支持板１０の上に配置した後に、樹脂層２２を形成する一連の工程をｎ回（ｎは２以上の整数）繰り返す。図６には、その一連の工程を６回繰り返した例が示されている。
【００３９】
つまり、第１〜第６シリコンウェハ２０ａ〜２０ｆがそれらの各スルーホールＴＨに導電性ポスト１２が一括して挿通された状態で支持板１０の上に樹脂層２２を介して積層される。そして、第１〜第６シリコンウェハ２０ａ〜２０ｆは、スルーホールＴＨの内面と導電性ポスト１２との隙間に充填された樹脂層２２によって導電性ポスト１２と電気的に絶縁されている。
【００４０】
以上により、積層された複数のシリコンウェハ２０ａ〜２０ｆの各スルーホールＴＨに共通した導電性ポスト１２が挿通して配置され、各シリコンウェハ２０ａ〜２０ｆに注目するとそれらに貫通電極がそれぞれ配置された状態となる。
【００４１】
その後に、図６の構造体を例えば１５０〜２００℃の温度で熱処理することにより、未硬化の樹脂層２２を硬化させる。
【００４２】
第１実施形態では、図６に示される第１〜第６シリコンウェハ２０ａ〜２０ｆとその間の樹脂層２２が、支持板の上に配置された部材の一例であり、その厚み方向に該部材と電気絶縁された状態で導電性ポスト１２が貫通して立設している。
【００４３】
続いて、同じく図６に示すように、第１〜第６シリコンウェハ２０ａ〜２０ｆの間の各樹脂層２２をその側面中央部から水平方向（ウェハの基板方向と同一方向）に切断する。つまり、第１〜第６シリコンウェハ２０ａ〜２０ｆの間の各樹脂層２２及び導電性ポスト１２がそれぞれ切断される。
【００４４】
また同時に、支持板１０と第１シリコンウェハ２０ａとの境界部が水平方向に切断される。切断方法としては、ダイヤモンドワイヤーなどを巻き付け高速移動させて切断するワイヤーソー工法、超高圧水を小径ノズルから噴射して切断するウォータジェット工法、又はブレードを回転させて切断するダイシング工法などが採用される。
【００４５】
これにより、図７に示すように、第１〜第６シリコンウェハ２０a〜２０ｆが支持板１０から分離されると共に、それらが相互に分離されて個々の第１〜第６シリコンウェハ２０ａ〜２０ｆが得られる。各シリコンウェハ２０ａ〜２０ｆの間の導電性ポスト１２が切断されることにより、第１〜第６シリコンウェハ２０ａ〜２０ｆのスルーホールＴＨの中に残された導電性ポスト１２が貫通電極３２となる。
【００４６】
貫通電極３２は、スルーホールＴＨとの間に充填された樹脂層２２によってシリコンウェハ２０ａと電気的に絶縁される。第１シリコンウェハ２０ａはその表面側に樹脂層２２が残され、第２〜第６シリコンウェハ２０ｂ〜２０ｆはそれらの表裏面に樹脂層２２が残された状態で相互に分離される。このようにして、本実施形態の貫通電極付き基板１が得られる。
【００４７】
以上のように、本実施形態では、シリコンウェハ２０ａ〜２０ｆの各スルーホールＴＨにポスト付き支持板５の導電性ポスト１２を挿通させた状態で、複数のシリコンウェハ２０ａ〜２０ｆを支持板１０の上に積層する。このとき、導電性ポスト１２は、複数のシリコンウェハ２０ａ〜２０ｆのスルーホールＴＨに挿通される共通の貫通電極として機能する。そして、複数のシリコンウェハ２０ａ〜２０ｆの間を切断することにより、導電性ポスト１２が分離されて個々のシリコンウェハ２０ａ〜２０ｆの貫通電極３２となる。
【００４８】
このような手法を採用することにより、シリコンウェハのスルーホールに１枚づつ貫通電極を設ける方法よりも、極めて効率的に貫通電極が設けられた複数のシリコンウェハを一括して製造することができる。従って、貫通電極付き基板の製造において、高い生産性が得られ、低コスト化を図ることができる。
【００４９】
なお、最下の第１シリコンウェハ２０ａは支持板１０の上に直接配置されるので、その下面に樹脂層２２が設けられていない。従って、第１シリコンウェハ２０ａの下面に、貫通電極３２の下面に開口部が設けられた樹脂層を別途形成する。あるいは、図３（ａ）の支持板１０の上に導電性ポスト１２を露出させるように樹脂層を予め設けておき、その樹脂層を水平方向に切断してもよい。
【００５０】
次に、以上の方法によって得られた貫通電極３２付のシリコンウェハ２０（２０ａ〜２０ｆ）に配線層を形成する方法について説明する。図８（ａ）に示すように、シリコンウェハ２０の両面側に貫通電極３２を介して相互接続される第１配線層３４を形成する。第１配線層３４は例えばセミアディティブ法によって形成される。
【００５１】
詳しく説明すると、まず、シリコンウェハ２０の上面側にシード層（不図示）を形成した後に、第１配線層３４が配置される部分に開口部が設けられためっきレジスト（不図示）を形成する。続いて、シード層をめっき給電経路に利用する電解めっきによってめっきレジストの開口部に金属パターン層（不図示）を形成する。さらに、めっきレジストを除去した後に、金属パターン層をマスクにしてシード層をエッチングすることによりシード層と金属パターン層とにより構成される第１配線層３４が得られる。シリコンウェハの下面側にも同様な方法によって第１配線層３４が形成される。
【００５２】
次いで、図８（ｂ）に示すように、シリコンウェハ２０の両面側に第１配線層３４を被覆する層間絶縁層３６をそれぞれ形成する。続いて、シリコンウェハ２０の両面側の層間絶縁層３６をドライエッチングやレーザによって加工することにより、第１配線層３４に到達する深さのビアホールＶＨをそれぞれ形成する。
【００５３】
続いて、同じく図８（ｂ）に示すように、シリコンウェハ２０の両面側の層間絶縁層３６の上にビアホールＶＨを介して第１配線層３４に接続される第２配線層３４ａをそれぞれ形成する。さらに、図８（ｃ）に示すように、シリコンウェハ２０の両面側の第２配線層３４ａの接続部上に開口部が設けられたソルダレジスト３８をそれぞれ形成する。
【００５４】
その後に、第１シリコンウェハ２０をチップ領域ごとに厚み方向に切断することにより、シリコンインターポーザ２（配線基板）が得られる。図８（ｃ）の例では、貫通電極３２が設けられたシリコンウェハ２０の両面側に２層の配線層３４，３４ａがそれぞれ積層されているが、ｎ層（ｎは１以上の整数）の配線層を任意に形成することができる。
【００５５】
次いで、図８（ｄ）に示すように、シリコンインターポーザ２の上面側の第２配線層３４ａの接続部に半導体チップ（ＬＳＩチップ）４０のバンプ４０ａをフリップチップ接続する。さらに、シリコンインターポーザ２の下面側の第１配線層３４の接続部にはんだボールを搭載するなどして外部接続端子３９を設ける。
【００５６】
なお、個々のシリコンインターポーザ２を得た後に、半導体チップ４０を実装してもよいし、あるいはシリコンウェハ２０の各インターポーザ領域に半導体チップを実装した後に、シリコンウェハ２０を切断してもよい。
【００５７】
第１実施形態では、貫通電極付き基板としてシリコンインターポーザを例に挙げて説明したが、シリコンウェハの代わりに、ガラス基板、セラミック基板、金属基板（銅、４２アロイ又はコバールなど）、又はカーボン基板などに同様なスルーホールを形成し、同様な製造方法によって各種材料のコア基板をもつ貫通電極付き基板を製造することができる。
【００５８】
（第２の実施の形態）
図１３〜図１６は本発明の第２実施形態の貫通電極付き基板の製造方法を示す断面図である。第２実施形態では、第１実施形態でシリコンウェハの間に設けた樹脂層を省略することにあるので、第１実施形態と同一工程についてはその詳しい説明を省略する。
【００５９】
第２実施形態では、図１３（ａ）に示すように、まず、第１実施形態と同様に、第１シリコンウェハ２０ａのスルーホールＴＨにポスト付き支持板５の導電性ポスト１２を挿通させた状態で、第１シリコンウェハ２０ａを支持板１０の上に配置する。次いで、図１３（ｂ）に示すように、第２実施形態では、樹脂層を形成しないで第２シリコンウェハ２０ｂをそのスルーホールＴＨに導電性ポスト１２を挿通させた状態で第１シリコンウェハ２０ｂの上に直接配置する。
【００６０】
このようにして、支持板１０の上にシリコンウェハを配置する工程をｎ回（ｎは２以上の整数）繰り返することにより、連通するスルーホールＴＨに導電性ポスト１２を挿通させた状態で複数のシリコンウェハを支持板１０の上に積層する。図１４（ａ）には、支持板１０の上に６枚の第１〜第６シリコンウェハ２０ａ〜２０ｆを積層した例が示されている。第２実施形態では、第１〜第６シリコンウェハ２０ａ〜２０ｆはそれらが接触した状態で直接積層される。これにより、共通の貫通電極として機能する導電性ポスト１２が第１〜第６シリコンウェハ２０ａ〜２０ｆの各スルーホールＴＨの中心部に挿通された状態となる。
【００６１】
図１４（ａ）の構造体を得る別の方法としては、図１６に示すように、表面に接着層が設けられたテープなどの支持板１０の上に、前述した第１〜第６シリコンウェハ２０ａ〜２０ｆをそれらのスルーホールＴＨが連通するように積層する。その後に、導通ピンなどの導電性ポスト１２を連通するスルーホールＴＨに挿入して支持板１０上の接着層に固定してもよい。
【００６２】
つまり、支持板１０と導電性ポスト１２を分離して用意し、支持板１０の上にシリコンウェハを積層した後に、導電性ポスト１２をスルーホールＴＨに挿通させるようにしてもよい。これにより、上記した図１４（ａ）と同一の構造体が得られる。
【００６３】
続いて、図１４（ｂ）に示すように、第１〜第６シリコンウェハ２０ａ〜２０ｆの連通するスルーホールＴＨの内面と導電性ポスト１２との隙間に樹脂部２２ａ（絶縁部）を充填する。その後に、熱処理することにより未硬化の樹脂部２２ａを硬化させる。
【００６４】
第２実施形態では、図１４（ｂ）に示される第１〜第６シリコンウェハ２０ａ〜２０ｆが支持板１０の上に配置された部材の一例であり、その厚み方向に該部材と電気絶縁された状態で導電性ポスト１２が貫通して立設している。
【００６５】
さらに、同じく図１４（ｂ）に示すように、第１〜第６第１シリコンウェハ２０ａ〜２０ｆの間の境界部を水平方向（ウェハの基板方向と同一方向）にそれぞれ切断する。このとき同時に、支持板１０と第１シリコンウェハ２０ａとの間で水平方向に切断される。
【００６６】
これにより、図１５（ａ）に示すように、第１〜第６第１シリコンウェハ２０ａ〜２０ｆが支持板１０から分離されると共に、それが相互に分離されて個々の第１〜第６第１シリコンウェハ２０ａ〜２０ｆが得られる。このとき、第１実施形態と同様に、共通する導電性ポスト１２が切断されて第１〜第６第１シリコンウェハ２０ａ〜２０ｆの個々の貫通電極３２となる。貫通電極３２は、スルーホールＴＨの内面との間に充填された樹脂部２２ａによってシリコンウェハ２０ａ〜２０ｆと電気的に絶縁される。
【００６７】
第２実施形態では、第１〜第６第１シリコンウェハ２０ａ〜２０ｆを相互に接触させて直接積層するので、それらの両面側に樹脂層が形成されない。このため、図１５（ｂ）に示すように、上記した方法で得られるシリコンウェハ２０（２０ａ〜２０ｆ）の両面側に、貫通電極３２の上下面を露出させる開口部２４ａが設けられた樹脂層２４をそれぞれ形成する。樹脂層２４に開口部２４ａを形成する方法としては、例えば、フォトリソグラフィで感光性ポリイミドに開口部を形成してもよいし、あるいは、レーザで非感光性ポリイミドに開口部を形成してもよい。
【００６８】
さらに、第１実施形態と同様に、シリコンウェハ２０の両面側に貫通電極３２を介して相互接続される所要の配線層がそれぞれ形成され、上面側の配線層に半導体チップが実装され、下面側の配線層に外部接続端子が形成される。
【００６９】
第２実施形態の配線基板の製造方法は、第１実施形態と同様な効果を奏する。
【００７０】
（第３の実施の形態）
図１７及び図１８は本発明の第３実施形態の貫通電極付き配線基板の製造方法を示す断面図である。第３実施形態では、第１実施形態と同一工程についてはその詳しい説明を省略する。
【００７１】
第３実施形態では、図１７（ａ）に示すように、厚み方向から複数のシリコンウェハが得られる厚みのシリコンウェハ２０ｘが使用され、それにスルーホールＴＨが設けられる。例えば、最終的に５０μｍの厚みのシリコンウェハを１０枚得る場合は５００μｍの厚みのシリコンウェハ２０ｘにスルーホールＴＨが形成される。
【００７２】
そして、図１７（ａ）及び（ｂ）に示すように、そのような厚みのシリコンウェハ２０ｘのスルーホールＴＨに導電性ポスト１２を挿通させた状態でシリコンウェハ２０ｘを支持板１０の上に配置する。このとき、導電性ポスト１２の高さはシリコンウェハ２０ｘの厚みと同等に設定されており、導電性ポスト１２はその上面がシリコンウェハ２０の上面と略同一の高さになってスルーホールＴＨの中央部に配置される。
【００７３】
なお、前述した第２実施形態のように、導電性ポストが設けられていない支持板を使用し、支持板の上にシリコンウェハ２０ｘを配置した後に、そのスルーホールＴＨに導電性ポスト１２を挿通させて立設させてもよい。
【００７４】
次いで、１８（ａ）に示すように、導電性ポスト１２とスルーホールＴＨの内面との隙間に樹脂部２２ａを充填した後に、熱処理することにより樹脂部２２ａを硬化させる。第３実施形態では、図１８（ａ）に示される１枚のシリコンウェハ２０ｘが支持板１０の上に配置された部材の一例であり、その厚み方向に該部材と電気絶縁された状態で導電性ポスト１２が貫通して立設している。
【００７５】
さらに、同じく図１８（ａ）に示すように、支持板１０とシリコンウェハ２０ｘとの間及びシリコンウェハ２０ｘ自体をその側面から水平方向に切断する。これにより、図８（ｂ）に示すように、シリコンウェハ２０ｘの厚み方向から複数のシリコンウェハ２０ｙが得られる。このとき、第１実施形態と同様に、共通の導電性ポスト１２が切断されて個々のシリコンウェハ２０ｙの貫通電極３２となる。貫通電極３２は、スルーホールＴＨの内面との間に充填された樹脂部２２ａによってシリコンウェハ２０ｙと電気的に絶縁される。
【００７６】
その後に、図１８（ｃ）に示すように、第２実施形態と同様に、シリコンウェハ２０ｙの両面側に、貫通電極３２の上下面を露出させる開口部２４ｘが設けられた樹脂層２４をそれぞれ形成する。
【００７７】
さらに、第１実施形態と同様に、シリコンウェハ２０ｙの両面側に貫通電極３２を介して相互接続される所要の配線層がそれぞれ形成され、上面側の配線層に半導体チップが実装され、下面側の配線層に外部接続端子が形成される。
【００７８】
第３実施形態の配線基板の製造方法は、第１実施形態と同様な効果を奏する。また、第３実施形態では、シリコンウェハを積層しないので、プロセスが簡易となり、さらなる低コスト化を図ることができる。
【００７９】
（第４の実施の形態）
図１９〜図２１は本発明の第４実施形態の貫通電極付き基板の製造方法を示す図である。第４実施形態では、貫通電極付き基板として、貫通電極を備えた半導体装置を例に挙げて説明する。
【００８０】
図１９（ａ）に示すように、第４実施形態で使用される第１シリコンウェハ５０ａはメモリチップなどの半導体チップ（ＬＳＩチップ）を得るための素子内蔵シリコンウェハである。第１シリコンウェハ５０ａにはトランジスタやダイオードなどの半導体素子が作り込まれた素子領域５２が設けられている。
【００８１】
さらに、素子領域５２の上方にはトランジスタなどを配線する多層配線（不図示）が形成されている。第１シリコンウェハ５０ａの上面側には多層配線に接続された接続パッド５４が露出している。第１シリコンウェハ５０ａには複数のチップ領域が作り込まれているが、図１９（ａ）にはウェハ内の一つのチップ領域が模式的に示されている。
【００８２】
次いで、図１９（ｂ）に示すように、第１シリコンウェハ５０ａの上面側に接続パッド５４の中央部に開口部が設けられたマスク（不図示）を形成した後に、その開口部を通してシリコンウェハの上面側から下面側まで異方性ドライエッチング（ＲＩＥなど）でエッチングする。これにより、第１シリコンウェハ５０ａの接続パッド５４の上面中央部からシリコンウェハ２０の下面側まで貫通するスルーホールＴＨが形成される。その結果、接続パッド５４はスルーホールＴＨの周辺にリング状に残された状態となる。
【００８３】
次いで、図９（ｃ）に示すように、第１実施形態と同様に、ポスト付き支持板５を用意し、第１シリコンウェハ５０ａのスルーホールＴＨに導電性ポスト１２を挿通させた状態で第１シリコンウェハ５０ａを支持板１０の上に配置する。続いて、第１実施形態と同様に、第１シリコンウェハ５０ａの上及びそのスルーホールＴＨの内面と導電性ポスト１２との隙間に樹脂層２２を形成する。さらに、第１実施形態と同様に、この一連の工程を繰り返す。
【００８４】
図１９（ｄ）には、６枚の第１〜第６シリコンウェハ５０ａ〜５０ｆが樹脂層２２を介して支持板１０の上に積層された例が示されている。さらに、熱処理して樹脂層２２を硬化させる。これにより、第１実施形態と同様に、共通の導電性ポスト１２が複数のシリコンウェハ２０ａ〜２０ｆの各スルーホールＴＨに挿通された状態となる。そして、同じく図１９（ｄ）に示すように、支持板１０と第１シリコンウェハ５０ａとの間及び第１〜第６シリコンウェハ５０ａ〜５０ｆの間の各樹脂層２２をその側面から水平方向にそれぞれ切断する。
【００８５】
これにより、図２０に示すように、第１実施形態と同様に、第１〜第６シリコンウェハ５０ａ〜５０ｆが支持板１０から分離されると共に、それらが相互に分離されて複数の第１〜第６シリコンウェハ５０ａ〜５０ｆが得られる。このとき、第１実施形態と同様に、導電性ポスト１２が切断されて個々のシリコンウェハ２０の貫通電極３２となる。各貫通電極３２は、スルーホールＴＨの内面との間に充填された樹脂層２２によってシリコンウェハ５０ａ〜５０ｆと電気的に絶縁される。
【００８６】
なお、第１実施形態と同様に、第１シリコンウェハ５０ａの下面には樹脂層２２が形成されないので、貫通電極３２の下面を露出させる開口部が設けられた樹脂層が別途形成される。
【００８７】
次いで、図２１（ａ）に示すように、図２０で得られた貫通電極３２付きの個々のシリコンウェハ５０（５０ａ〜５０ｆ）において、接続パッド５４上の樹脂層２２の部分を開口することによりビアホールＶＨを形成する。さらに、図２１（ｂ）に示すように、樹脂層２２の上に接続パッド５４と貫通電極３２とを電気的に接続する局所配線部５６を形成する。
【００８８】
続いて、図２１（ｃ）に示すように、シリコンウェハ５０の貫通電極３２の下面側にはんだボールを搭載するなどして外部接続端子５８を設ける。さらに、シリコンウェハ５０を厚み方向に切断することにより、貫通電極３２が設けられた個々の半導体チップ６０を得る。
【００８９】
その後に、図２１（ｄ）に示すように、下側の半導体チップ６０の局所配線部５６に上側の半導体チップの外部接続端子５８を接続することにより、複数の半導体チップ６０を積層する。これにより、複数の半導体チップ６０が積層されて貫通電極３２を介して相互接続された半導体装置３が得られる。あるいは、外部接続端子５８が設けられたシリコンウェハ５０を積層した後に、切断することにより積層構造の半導体装置３を得ることも可能である。図２１（ｄ）の例では３つの半導体チップ６０を積層したが、任意の積層数で積み上げることができる。
【００９０】
本実施形態では、積層された複数の半導体チップ６０を貫通電極３２を介して接続するので、半導体チップを積層してワイヤで接続する場合よりも、電気経路が短くなって電気特性を向上させることができる共に、小型化を図ることができる。
【００９１】
なお、第４実施形態では、第１実施形態の製造方法において素子内蔵シリコンウェハを使用する形態を説明したが、第２実施形態のように素子内蔵シリコンウェハを絶縁層を介さずに接触させて積層してもよい。その場合、第２実施形態の変形例のように、素子内蔵シリコンウェハを支持板の上に積層した後に、それらの連通するスルーホール内に導電性ポストを挿通させてもよい。
【００９２】
本実施形態では、メモリチップを積層する形態を例示したが、各種の電子デバイスを積層することができる。例えば、ＣＰＵ（ロジックチップ）とメモリチップなどを積層してもよいし、あるいは、ＣＭＯＳセンサなどの撮像素子とその画像処理デバイスなどを積層してもよい。
【図面の簡単な説明】
【００９３】
【図１】図１（ａ）〜（ｅ）は従来技術のシリコンインターポーザの製造方法を示す断面図（その１）である。
【図２】図２（ａ）及び（ｂ）は従来技術のシリコンインターポーザの製造方法を示す断面図（その２）である。
【図３】図３（ａ）及び（ｂ）は本発明の第１実施形態の貫通電極付き配線基板の製造方法を示す断面図（その１）である。
【図４】図４（ａ）及び（ｂ）は本発明の第１実施形態の貫通電極付き配線基板の製造方法を示す断面図（その２）である。
【図５】図５（ａ）及び（ｂ）は本発明の第１実施形態の貫通電極付き配線基板の製造方法を示す断面図（その３）である。
【図６】図６は本発明の第１実施形態の貫通電極付き配線基板の製造方法を示す断面図（その４）である。
【図７】図７は本発明の第１実施形態の貫通電極付き配線基板の製造方法を示す断面図（その５）である。
【図８】図８（ａ）〜（ｄ）は本発明の第１実施形態の貫通電極付き配線基板の製造方法を示す断面図（その６）である。
【図９】図９（ａ）〜（ｃ）は図３（ａ）のポスト付き支持板の第１の形成方法を示す断面図である。
【図１０】図１０（ａ）〜（ｃ）は図３（ａ）のポスト付き支持板の第２の形成方法を示す断面図である。
【図１１】図１１は図３（ａ）のポスト付き支持板の第３の形成方法を示す断面図である。
【図１２】図１２は図３（ａ）のポスト付き支持板の第４の形成方法を示す断面図である。
【図１３】図１３（ａ）及び（ｂ）は本発明の第２実施形態の貫通電極付き配線基板の製造方法を示す断面図（その１）である。
【図１４】図１４（ａ）及び（ｂ）は本発明の第２実施形態の貫通電極付き配線基板の製造方法を示す断面図（その２）である。
【図１５】図１５（ａ）及び（ｂ）は本発明の第２実施形態の貫通電極付き配線基板の製造方法を示す断面図（その３）である。
【図１６】図１６は図１４（ａ）の構造体を得る別の方法を示す断面図である。
【図１７】図１７（ａ）及び（ｂ）は本発明の第３実施形態の貫通電極付き配線基板の製造方法を示す断面図（その１）である。
【図１８】図１８（ａ）〜（ｃ）は本発明の第３実施形態の貫通電極付き配線基板の製造方法を示す断面図（その２）である。
【図１９】図１９（ａ）〜（ｄ）は本発明の第４実施形態の貫通電極付き半導体装置の製造方法を示す断面図（その１）である。
【図２０】図２０は本発明の第４実施形態の貫通電極付き半導体装置の製造方法を示す断面図（その２）である。
【図２１】図２１（ａ）〜（ｄ）は本発明の第４実施形態の貫通電極付き半導体装置の製造方法を示す断面図（その３）である。
【符号の説明】
【００９４】
１…貫通電極付き基板、２…シリコンインターポーザ、３…半導体装置、５…ポスト付き支持板、１０…支持板、１０ａ…銅板、１０ｂ，１０ｃ，２０，２０ａ〜２０ｆ，５０，５０ａ〜５０ｆ…シリコンウェハ、１２…導電性ポスト、１２ａ…銅ポスト、１２ｂ…シリコンポスト、１２ｃ…金バンプ、１２ｄ…導通ピン、１３，２３…レジスト、１３ａ，２４ａ…開口部、１５…アルミニウム層、１７…接着層、２２，２４…樹脂層、２２ａ…樹脂部、３２…貫通電極、３４…第１配線層、３４ａ…第２配線層、３６…層間絶縁層、３８…ソルダレジスト、３９，５８…外部接続端子、４０，６０…半導体チップ、４０ａ…バンプ、５２…素子領域、５４…接続パッド、５６…局所配線部、Ｃ…隙間、ＴＨ…スルーホール、ＶＨ…ビアホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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