(57)【特許請求の範囲】
【請求項１】
回路を構成するトランジスタのオンスレッショルド電圧に対して、回路で生成される定電流が正特性を示す構成の定電流回路と；
前記定電流回路から供給される定電流に対して、回路で生成されるクロック信号の発振周波数が正特性を示す一方、回路を構成するトランジスタのオンスレッショルド電圧に対して、回路で生成されるクロック信号の発振周波数が負特性を示す構成の発振回路と；
を有して成り、
前記定電流回路は、Ｐチャネル型の第１〜第３トランジスタと、Ｎチャネル型の第４、第５トランジスタと、第１〜第３抵抗と、を含み、
第１〜第３トランジスタのソースは、いずれも電源端に接続されており、
第１、第２トランジスタのゲートは、いずれも第１トランジスタのドレインに接続されており、
第１、第２トランジスタのドレインは、それぞれ第４、第５トランジスタのドレインに接続されており、
第４トランジスタのソースは、接地端に接続されており、
第５トランジスタのソースは、第１抵抗を介して、接地端に接続されており、
第３トランジスタのゲートは、第２トランジスタのドレインに接続されており、
第３トランジスタのドレインは、互いに直列接続された第２、第３抵抗を介して、接地端に接続されており、
第２抵抗と第３抵抗との接続ノードは、第４、第５トランジスタのゲートに接続されており、
前記定電流回路は、第３トランジスタのドレイン電圧を電流変換することで前記定電流を生成することを特徴とするオシレータ。
【請求項２】
前記発振回路は、ソース接地型アンプを形成するトランジスタをループ状に接続して成るリングオシレータであり、前記定電流回路から供給される定電流を用いて、各トランジスタのゲートに接続されるキャパシタの充電を行うことを特徴とする請求項１に記載のオシレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号（例えば、メモリ書き込み時間のカウント用クロック）を生成するオシレータに関するものである。
【背景技術】
【０００２】
近年、不揮発性の半導体メモリ（例えば、ＥＥＰＲＯＭ［Electronically Erasable and Programmable Read Only Memory］）は、民生機器又は産業機器などにおいて、種々のデータ記憶用（フィルタ特性や増幅度等の自動調整用、使用地域毎の対応用、電源を切る前の状態の記憶用など）に幅広く用いられている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。特許文献１には、クロックにより制御されるシフトレジスタを備えた半導体メモリ集積回路が開示されている。また、特許文献２には、ＰＬＬ機構を備えるクロック生成回路が開示されている。
【特許文献１】特開２００２−９３１６２号公報
【特許文献２】特開２００７−０８８８９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、半導体メモリに対する書き込み時間は、オシレータで生成されるクロック信号の発振周波数に依存する。そのため、このような用途に用いられるオシレータには、幅広い電源電圧範囲で、安定した発振周波数のクロック信号を生成することが要求される。
【０００５】
また、携帯電話端末やカメラモジュールなどの分野においては、半導体メモリの低電圧駆動（１．７［Ｖ］駆動）が要求されており、このような用途に用いられるオシレータには、低電圧駆動の実現と共に、低電圧駆動時の発振周波数特性を良好に維持することが求められている。
【０００６】
もちろん、半導体メモリに搭載されるオシレータのみならず、その余の用途に供されるオシレータについても、発振周波数の安定化や低電圧駆動化は重要な課題となっている。
【０００７】
本発明は、上記の問題点に鑑み、発振周波数の安定化や低電圧駆動化を実現することが可能なオシレータを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係るオシレータは、回路を構成するトランジスタのオンスレッショルド電圧に対して、回路で生成される定電流が正特性を示す構成の定電流回路と；前記定電流回路から供給される定電流に対して、回路で生成されるクロック信号の発振周波数が正特性を示す一方、回路を構成するトランジスタのオンスレッショルド電圧に対して、回路で生成されるクロック信号の発振周波数が負特性を示す構成の発振回路と；を有して成る構成（第１の構成）とされている。
【０００９】
なお、上記第１の構成から成るオシレータにおいて、前記定電流回路は、トランジスタのオンスレッショルド電圧によって決定される定電圧を生成し、これを電流変換することで前記定電流を生成する構成（第２の構成）にするとよい。
【００１０】
また、上記第１または第２の構成から成るオシレータにおいて、前記発振回路は、ソース接地型アンプを形成するトランジスタをループ状に接続して成るリングオシレータであり、前記定電流回路から供給される定電流を用いて、各トランジスタのゲートに接続されるキャパシタの充電を行う構成（第３の構成）にするとよい。
【発明の効果】
【００１１】
本発明に係るオシレータであれば、発振周波数の安定化や低電圧駆動化を実現することが可能となる。
【発明を実施するための最良の形態】
【００１２】
図１は、本発明に係る半導体装置（シリコンモノリシック集積回路）の一実施形態を示すブロック図である。
【００１３】
まず、本実施形態の半導体装置１０の概要について述べる。
【００１４】
図１に示す本実施形態の半導体装置１０は、Ｉ２Ｃバスに完全準拠の汎用シリアルＥＥＰＲＯＭであり、その容量値としては、本図で例示する６４Ｋビット（８，１９２ワード×８ビット構成）のほかに、１６Ｋビット、３２Ｋビット、１２８Ｋビット、２５６Ｋビットなどを各種取り揃えておけばよい。このように、容量ラインナップを充実させることにより、ユーザは用途に応じて適切な容量を選択することが可能となる。
【００１５】
次に、本実施形態の半導体装置１０の特長について述べる。
【００１６】
第１の特長は、電源電圧の動作範囲が広い（１．７〜５．５［Ｖ］）という点である。第２の特長は、先述したように、２線式のシリアルインタフェイスであるＩ２Ｃバスに完全準拠であるという点である。第３の特長は、データ書き換え時の自動消去、自動終了機能を搭載している点である。第４の特長は、ページライトモード機能（３２バイト）を搭載している点である。第４の特長は、低消費電流（動作時：１．５［ｍＡ］（Typ.）、待機時：０．１［μＡ］（Typ.））であるという点である。第５の特長は、誤書き込み防止機能（ライトプロテクト機能、低電源電圧時の書き込み禁止機能）を搭載しているという点である。第６の特長は、小型パッケージであるという点である。第７の特長は、信頼性の高い微細ＣＭＯＳプロセスを採用しているという点である。第８の特長は、本願出願人独自のＷセル構造を採用しており、信頼性が高いという点である。第９の特長は、１００万回のデータ書き換えが可能な点である。第１０の特長は、４０年間データ保持が可能であるという点である。第１１の特長は、ＳＣＬ端子（クロック端子）及びＳＤＡ端子（データ端子）にノイズフィルタを内蔵しているという点である。第１２の特長は、出荷時のデータが全アドレスＦＦＨとされている点である。
【００１７】
上記の特長を有する本実施形態の半導体装置１０は、図１に示すように、ＥＥＰＲＯＭアレイ１１と、アドレスデコーダ１２と、スレーブ・ワードアドレスレジスタ１３と、データレジスタ１４と、コントロール回路１５と、高電圧発生回路１６と、電源電圧検出回路１７と、データ出力用トランジスタ１８と、を集積化して成る。
【００１８】
図１で例示する６４ＫビットのＥＥＰＲＯＭアレイ１１は、８，１９２ワード×８ビット構成のメモリセルアレイであり、ユーザデータを格納するメインアレイ、メインアレイ各行のＣＲＣ［Cyclic Redundancy Check］を格納するチェックアレイ、及び、ライトデータを一時的に格納するバッファアレイの３領域を有して成る。また、ＥＥＰＲＯＭアレイ１１には、データの書き込みに際してメモリセルに高電圧を印加するためのドライバも含まれている。
【００１９】
アドレスデコーダ１２は、スレーブ・ワードアドレスレジスタ１３からパラレル入力される１３ビットのパラレル信号をデコードし、これを１３ビットのアドレス信号（スレーブアドレス、ワードアドレス）としてＥＥＰＲＯＭアレイ１１に出力する手段である。
【００２０】
スレーブ・ワードアドレスレジスタ１３は、ＳＤＡ端子（５ピン）からシリアル入力されるアドレス信号を一時格納し、１３ビットのパラレル信号としてアドレスデコーダ１２に出力する手段である。なお、スレーブ・ワードアドレス１３は、クロックのみでアドレスをインクリメントさせるカウンタ機能も有している。
【００２１】
データレジスタ１４は、ＳＤＡ端子（５ピン）からシリアル入力されるデータ信号を一時格納し、８ビットのパラレル信号としてＥＥＰＲＯＭアレイ１１（より具体的には、先述のバッファアレイ（ページバッファ））に出力する手段である。また、データレジスタ１４には、ＥＥＰＲＯＭアレイ１１からパラレルに読み出されるデータの１／０判定を行い、これをシリアルでレジスタに格納する手段として、センスアンプが内蔵されている。
【００２２】
コントロール回路１５は、ＳＤＡ端子（５ピン）から入力されるコマンド信号をデコードし、アナログブロック（高電圧発生回路１６など）のイネーブル制御や、各種制御信号（スタートビットＳＴＡＲＴ、ストップビットＳＴＯＰ、アクノリッジ信号ＡＣＫ）の生成制御を行う手段である。
【００２３】
高電圧発生回路１６は、データの書き込みに際して高電圧を発生する昇圧手段であり、一般にはチャージポンプを有して成る。
【００２４】
電源電圧検出回路１７は、Ｖｃｃ端子（８ピン）に印加される電源電圧Ｖｃｃをモニタし、その電圧レベルが所定の下限レベルを下回っている場合には、ＥＥＰＲＯＭアレイ１１への書き込み動作を禁止する手段である。
【００２５】
データ出力用トランジスタ１８は、データの読み出しに際して、データレジスタ１４の指示に応じてオン／オフ制御され、そのドレインからＳＤＡ端子（５ピン）に出力信号が引き出されるオープンドレイン形式のデータ出力手段である。
【００２６】
また、本実施形態の半導体装置１０は、外部との電気的接続を確立する手段として、８本の外部端子（１ピン〜８ピン）を有して成る。
【００２７】
図２は、外部端子の端子番号、端子名、入力／出力の区分、及び、機能を示した対応表である。
【００２８】
Ａ０端子（１ピン）、Ａ１端子（２ピン）、及び、Ａ２端子（３ピン）は、半導体装置１０のスレーブアドレス（「０００」〜「１１１」）を設定するための外部端子である。
【００２９】
ＧＮＤ端子（４ピン）は、全ての入出力信号の基準電圧（０［Ｖ］）を印加するための外部端子である。
【００３０】
ＳＤＡ端子（５ピン）は、マスタ（マイコンなど）からシリアルデータ信号ＳＤＡ（コマンド信号、アドレス信号、及び、データ信号）の入力を受け付ける一方、ＥＥＰＲＯＭアレイ１１から読み出したデータ信号をマスタに対して出力するための外部端子である。なお、ＳＤＡ端子は、トランジスタ１８を用いたオープンドレイン形式の出力端子として機能するため、外部にプルアップ抵抗（不図示）を接続して用いられる。
【００３１】
ＳＣＬ端子（６ピン）は、マスタからシリアルクロック信号ＳＣＬの入力を受け付けるための外部端子である。
【００３２】
ＷＰ端子（７ピン）は、マスタなどからライトプロテクト信号ＷＰの入力を受け付けるための外部端子である。
【００３３】
Ｖｃｃ端子（８ピン）は、電源電圧Ｖｃｃの供給を受けるための外部端子である。
【００３４】
図３は、上記構成から成る半導体装置１０の電気的特性を示す表である。なお、図３に示す電気的特性は、特に指定のない限り、周囲温度Ｔａ＝−４０〜８５［℃］、電源電圧Ｖｃｃ＝１．７〜５．５［Ｖ］での数値を示している。
【００３５】
図４、図５、図６は、それぞれ、半導体装置１０のパッケージ形状の一例を示す外形寸法図である。
【００３６】
次に、半導体装置１０の電源立ち上げ時における注意点について説明する。
【００３７】
半導体装置１０の起動時には、半導体装置１０の内部回路や半導体装置１０を搭載するセットの動作が不安定となる低電圧領域を介して電源電圧Ｖｃｃが立ち上がるため、半導体装置１０の内部回路が完全にリセットされずに誤動作を生じるおそれがある。そこで、本実施形態の半導体装置１０には、起動時の誤動作を防止する手段として、２種類の保護回路（パワーオンリセット回路と低電源電圧時の書き込み禁止回路）が搭載されている。
【００３８】
特に、上記保護回路の動作を確実なものとするためには、電源立ち上がり時において、下記の条件（１）〜（３）を満たすことが望ましい。
【００３９】
条件（１）は、電源立ち上がり時において、ＳＤＡ端子（５ピン）をハイレベルとし、かつ、ＳＣＬ端子（６ピン）をローレベルまたはハイレベルとすることである。
【００４０】
条件（２）は、図７に示す電源電圧Ｖｃｃの立ち上がり波形に関して、パワーオンリセット回路を動作させるための期間ｔＲ、期間ｔＯＦＦ、電圧Ｖｂｏｔが図８の推奨条件を満たすように、電源電圧Ｖｃｃを立ち上げることである。
【００４１】
条件（３）は、ＳＤＡ端子、及び、ＳＣＬ端子がいずれもハイインピーダンスとならないようにすることである。
【００４２】
なお、上記の条件（１）を満たすことができず、電源立ち上がり時にＳＤＡ端子がローレベルとなってしまう場合には、対策（ｉ）として、図９（ａ）、（ｂ）に示すように、電源電圧Ｖｃｃが安定してからＳＣＬ端子とＳＤＡ端子をコントロールし、各々をハイレベルとすればよい。
【００４３】
また、上記の条件（２）を満たすことができない場合には、対策（ｉｉ）電源電圧Ｖｃｃが安定してからソフトウェアリセットを実行すればよい。
【００４４】
また、上記の条件（１）、（２）をいずれも満たすことができない場合には、上記の対策（ｉ）を行った後に、対策（ｉｉ）を行えばよい。
【００４５】
次に、半導体装置１０の動作タイミング特性について説明する。
【００４６】
図１０は、半導体装置１０の動作タイミング特性を示す表である。なお、図１０に示す動作タイミング特性は、特に指定のない限り、周囲温度Ｔａ＝−４０〜８５［℃］、電源電圧Ｖｃｃ＝１．７〜５．５［Ｖ］での数値を示している。
【００４７】
図１１（ａ）、（ｂ）は、いずれも同期データ入出力タイミングを示すタイミングチャートであり、特に、図１１（ｂ）には、スタートコンディションとストップコンディションの動作タイミング特性が示されている。
【００４８】
半導体装置１０は、図１１（ａ）に示すように、シリアルクロック信号ＳＣＬの立上がりエッジをトリガとして、マスタから入力されたシリアルデータ信号ＳＤＡの読み込みを行う一方、シリアルクロック信号ＳＣＬの立下がりエッジをトリガして、マスタに対するシリアルデータ信号ＳＤＡの出力を行う。
【００４９】
なお、半導体装置１０において、データの読み出し動作や書き込み動作を実行する前には、図１１（ｂ）に示す通り、シリアルクロック信号ＳＣＬがハイレベルとなっているときに、シリアルデータ信号ＳＤＡをハイレベルからローレベルへ立ち下げる必要がある。半導体装置１０は、このような状態をスタートコンディション（スタートビット）と認識し、以後の命令を実行する。半導体装置１０は、常にシリアルデータ信号ＳＤＡとシリアルクロック信号ＳＣＬがスタートコンディション（スタートビット）となっているか否かを検出しているため、上記の条件を満たさない限り、どのような命令も実行されない。
【００５０】
一方、半導体装置１０において、データの読み出し動作や書き込み動作を終了した後には、図１１（ｂ）に示す通り、シリアルクロック信号ＳＣＬがハイレベルとなっているときに、シリアルデータ信号ＳＤＡをローレベルからハイレベルへ立ち上げる必要がある。半導体装置１０は、このような状態をストップコンディション（ストップビット）と認識し、それまで実行していた動作を終了した上で、次のスタートコンディション（スタートビット）を待ち受ける状態となる。
【００５１】
なお、図１１（ａ）、（ｂ）中に示されている種々の期間（ｔＲ、ｔＦ、ｔＨＩＧＨ、ｔＨＤ：ＳＴＡ、ｔＳＵ：ＤＡＴ、ｔＬＯＷ、ｔＨＤ：ＤＡＴ、ｔＢＵＦ、ｔＰＤ、ｔＤＨ、ｔＳＵ：ＳＴＡ、ｔＨＤ：ＳＴＡ、ｔＳＵ：ＳＴＯ）については、図１０の規格値を満たすように適宜設定すればよい。
【００５２】
図１２は、書き込みサイクルタイミングを示すタイミングチャートである。
【００５３】
ＥＥＰＲＯＭアレイ１１へデータを書き込む際には、アドレス信号とデータ信号を各々スレーブ・ワードアドレスレジスタ１３及びデータレジスタ１４に一時格納した後、ストップコンディション（ストップビット）を入力することで、ＥＥＰＲＯＭアレイ１１に対する実際の書き込みが開始される。すなわち、半導体装置１０のライトモードでは、ストップビットが入力されない限り、半導体装置１０に転送されたデータがＥＥＰＲＯＭアレイ１１に書き込まれることはない点に留意すべきである。
【００５４】
なお、ストップコンディションが入力されてから、次のスタートコンディションが入力されるまでの内部書き込みサイクル時間ｔＷＲについては、ＥＥＰＲＯＭアレイ１１へのデータ書き込みに要する時間を考慮して、５［ｍｓ］以上に設定すればよい。
【００５５】
図１３は、ライトプロテクトタイミングを示すタイミングチャートである。なお、図１３（ａ）には、ライト動作が実行される場合のライトプロテクト信号ＷＰの入力タイミングが示されており、図１３（ｂ）には、ライト動作がキャンセルされる場合のライトプロテクト信号ＷＰの入力タイミングが示されている。
【００５６】
半導体装置１０では、ライトプロテクト信号ＷＰがハイレベル（Ｖｃｃ）にされると、全アドレスのデータ書き換えが禁止される。一方、ライトプロテクト信号ＷＰがローレベル（ＧＮＤ）にされると、全アドレスのデータ書き換えが許可される。従って、ＷＰ端子（７ピン）は、オープンで使用すべきではなく、電源電圧Ｖｃｃまたは接地電圧ＧＮＤを印加するか、或いは、ハイレベルまたはローレベルにコントロールする必要がある。
【００５７】
なお、図１３（ａ）に示すように、最初のデータＤＡＴＡ（１）を構成する８ビットＤ０〜Ｄ７のうち、最終のビットＤ０が取り込まれるシリアルクロック信号ＳＣＬの立上がりエッジより、ＷＰセットアップ時間ｔＳＵ：ＷＰだけ先に、ライトプロテクト信号ＷＰをローレベルとしておけば、ライトコマンドがキャンセルされることはなく、データＤＡＴＡ（１）〜ＤＡＴＡ（ｎ）のライト動作が支障なく実行される。
【００５８】
また、図１３（ａ）に示すように、ストップコンディション（ストップビット）が入力された後、内部書き込みサイクル時間ｔＷＲが経過し、さらにＷＰホールド時間ｔＨＤ：ＷＰが経過した後であれば、ライトプロテクト信号ＷＰをハイレベルとしても、ライトコマンドがキャンセルされることはなく、データＤＡＴＡ（１）〜ＤＡＴＡ（ｎ）のライト動作が支障なく実行される。ただし、内部書き込みサイクル時間ｔＷＲの期間内に、ライトプロテクト信号ＷＰをハイレベルとした場合には、その時点でライト動作が強制的に終了され、アクセス中のアドレスに対するデータの書き込みを保証することができなくなるので、再度の書き込みを行う必要が生じる。
【００５９】
一方、図１３（ｂ）に示すように、最初のデータＤＡＴＡ（１）を構成する８ビットＤ０〜Ｄ７のうち、最終のビットＤ０が取り込まれるシリアルクロック信号ＳＣＬの立上がりエッジから、内部書き込みサイクル時間ｔＷＲまでの区間で、ライトプロテクト信号ＷＰを所定時間（ＷＰ有効時間ｔＨＩＧＨ：ＷＰ）だけハイレベルとすれば、ライトコマンドをキャンセルし、データＤＡＴＡ（１）〜ＤＡＴＡ（ｎ）のライト動作をキャンセルすることができる。
【００６０】
なお、図１３（ａ）、（ｂ）中に示されている種々の期間（ｔＷＲ、ｔＳＵ：ＷＰ、ｔＨＤ：ＷＰ、ｔＨＩＧＨ：ＷＰ）については、図１０の規格値を満たすように適宜設定すればよい。
【００６１】
図１４は、スレーブアドレスの内訳を示すデータマップである。
【００６２】
Ｉ２Ｃバスでは、同一のバス上に複数（最大８個）のスレーブを接続することができ、スレーブアドレスで任意のスレーブをアクティブとすることができる。そこで、マスタから半導体装置１０へのアクセスを行う際には、半導体装置１０のアドレッシングを行うべく、スタートコンディションに続けて、スレーブアドレスが入力される。
【００６３】
スレーブアドレスの上位４ビットは、デバイスタイプを認識するために使用されるデバイスコードであり、半導体装置１０（ＥＥＰＲＯＭ）のデバイスコードは、「１０１０」に固定設定されている。
【００６４】
デバイスコードに続く３ビットは、デバイス選択用のデバイスアドレス（Ａ２、Ａ１、Ａ０）であり、半導体装置１０は、同一のバス上に最大８個まで使用することができる。
【００６５】
スレーブアドレスの最下位ビット（Ｒ／Ｗ）は、リードまたはライトの動作指定に使用されるビットであり、リード時にはハイレベル（１）に設定され、ライト時にはローレベル（０）に設定される。また、後述するランダムリードのワードアドレス設定時（ダミーライト時）にも、ローレベル（０）に設定される。
【００６６】
図１５は、アクノリッジ信号ＡＣＫの応答挙動を示すタイミングチャートであり、半導体装置１０がマスタからスレーブアドレスの入力を受けたときの挙動を例示している。
【００６７】
アクノリッジ信号ＡＣＫは、データ転送が正常に行われたか否かを示すためのソフトウェアの取り決めに応じて、マスタとスレーブとの間でやり取りされる信号である。
【００６８】
マスタでもスレーブでも、トランスミッタ（送信）側のデバイス（書き込み命令、読み出し命令のスレーブアドレス入力時であればマイコン、読み出し命令のデータ出力時であれば半導体装置１０）は、８ビットのデータ出力後にバスを開放するようになっている。
【００６９】
レシーバ（受信）側のデバイス（書き込み命令、読み出し命令のスレーブアドレス入力時であれば半導体装置１０、読み出し命令のデータ出力時であればマイコン）は、シリアルクロック信号ＳＣＬの９クロック目のサイクル期間中、シリアルデータ信号ＳＤＡをローレベルとし、８ビットのデータを受信したというアクノリッジ信号ＡＣＫを出力する。
【００７０】
なお、半導体装置１０は、図１５に示すように、スタートコンディションとスレーブアドレス（８ビット）を認識した後、アクノリッジ信号ＡＣＫをローレベルとする。
【００７１】
また、半導体装置１０は、後出の図１６、図１７に示すように、ライト動作において、８ビットのデータ（ワードアドレス及びライトデータ）を受信する毎に、アクノリッジ信号ＡＣＫをローレベルとする。
【００７２】
また、半導体装置１０は、後出の図１８〜図２０に示すように、リード動作において、８ビットのデータ （リードデータ） を出力し、マスタ（マイコン）から応答されるアクノリッジ信号ＡＣＫのローレベルを検出する。アクノリッジ信号ＡＣＫのローレベルが検出され、かつ、マスタ側からストップコンディションが送られてこない場合、半導体装置１０はデータの出力を継続する。アクノリッジ信号ＡＣＫのローレベルが検出されない場合、半導体装置１０はデータ転送を中断し、ストップコンディション（ストップビット）を認識して、リード動作を終了する。そして、半導体装置１０は待機状態に入る。
【００７３】
図１６は、バイトライトサイクルを示すタイミングチャートである。
【００７４】
バイトライトサイクルでは、ワードアドレス（ｎ番地）で指定されたアドレスに、１バイト分のデータのみが書き込まれる。なお、ワードアドレスＷＡ０〜ＷＡ１２は、第１ワードアドレスと第２ワードアドレスの２つに分けて入力される。これは、ワードアドレスＷＡ０〜ＷＡ１２が１３ビットであるのに対して、Ｉ２Ｃバスのデータ転送が８ビットずつだからである。従って、第１ワードアドレスの上位３ビットは、ドントケア（＊）とされている。そして、８ビットのデータＤ０〜Ｄ７が入力された後に、ストップビットを発行することにより、ＥＥＰＲＯＭアレイ１１内部への書き込みが開始する。
【００７５】
図１７は、ページライトサイクルを示すタイミングチャートである。
【００７６】
ページライトサイクルでは、最大３２バイト分のデータが一括して書き込まれる。すなわち、ページライトサイクルでは、データを書き込むべき先頭のワードアドレスＷＡ０〜ＷＡ１２を任意に指定した後、２バイト以上のデータを連続して入力すると、ワードアドレスの下位５ビット（ＷＡ４〜ＷＡ０）が半導体装置１０の内部（具体的にはスレーブ・ワードアドレスレジスタ１３）で自動的にインクリメントされ、最大３２バイトのデータが連続するアドレスに順次書き込まれる。なお、３２バイト以上のデータを送ると、以前に送られたデータに上書きされるので留意が必要である。
【００７７】
図１８は、カレントリードサイクルを示すタイミングチャートである。
【００７８】
カレントリードサイクルでは、読み出しアドレスの指定を要することなく、当該命令の直前に実行された命令で指定されたアドレスを参照して、データの読み出しが行われる。具体的には、直前に実行された命令がランダムリード或いはカレントリード（それぞれシーケンシャルリードを含む）の場合には、最終の読み出しアドレス（ｎ）番地を１つインクリメントした（ｎ＋１）番地のデータが読み出され、バイトライト或いはページライトの場合には、最終の書き込みアドレス（ｎ）番地のデータが読み出される。
【００７９】
なお、データＤＡＴＡの最終ビットＤ０が読み出された後に、アクノリッジ信号ＡＣＫのローレベルが検出され、かつ、マスタ（マイコン）側からストップコンディションが送られてこない場合には、次のワードアドレスのデータを引き続いて読み出すことができ、６４Ｋビット（８，１９２ワード）全てを読み出すことも可能である。このようなシーケンシャルリードサイクルについては後述する。
【００８０】
一方、図１８に示すように、データＤＡＴＡの最終ビットＤ０が読み出された後に、アクノリッジ信号ＡＣＫをハイレベルとし、ストップコンディション（ストップビット）を入力することにより、カレントリードサイクルを終了することができる。
【００８１】
すなわち、データＤＡＴＡの最終ビットＤ０が読み出された後に、アクノリッジ信号ＡＣＫをハイレベルとせずにローレベルにすると、上記のシーケンシャルリードとなり、次のワードアドレスのデータが出力されてしまうため、カレントリードサイクルは終了されなくなる。従って、カレントリードサイクルを終了する場合には、データＤＡＴＡの最終ビットＤ０が読み出された後に、アクノリッジ信号ＡＣＫをハイレベルとし、ストップコンディション（ストップビット）を入力することが必要である。
【００８２】
図１９は、ランダムリードサイクルを示すタイミングチャートである。
【００８３】
ランダムリードサイクルでは、ダミーのライトサイクル（書き込みデータなし）を用いて、データを読み出すべきワードアドレス（ｎ番地）が任意に指定され、当該アドレスのデータが読み出される。
【００８４】
なお、データＤＡＴＡ（ｎ）の最終ビットＤ０が読み出された後に、アクノリッジ信号ＡＣＫのローレベルが検出され、かつ、マスタ（マイコン）側からストップコンディションが送られてこない場合には、先に説明したカレントリードサイクルと同様、次のワードアドレス（ｎ＋１）のデータを引き続いて読み出すことができ、６４Ｋビット（８，１９２ワード）全てを読み出すことも可能である。
【００８５】
一方、図１９に示すように、データＤＡＴＡ（ｎ）の最終ビットＤ０が読み出された後に、アクノリッジ信号ＡＣＫをハイレベルとし、ストップコンディション（ストップビット）を入力することにより、ランダムリードサイクルを終了することができる。
【００８６】
すなわち、データＤＡＴＡ（ｎ）の最終ビットＤ０が読み出された後に、アクノリッジ信号ＡＣＫをハイレベルとせずにローレベルにすると、上記のシーケンシャルリードとなり、次のワードアドレス（ｎ＋１）のデータが出力されてしまうため、ランダムリードサイクルは終了されなくなる。従って、ランダムリードサイクルを終了する場合には、データＤＡＴＡ（ｎ）の最終ビットＤ０が読み出された後に、アクノリッジ信号ＡＣＫをハイレベルとし、ストップコンディション（ストップビット）を入力することが必要である。
【００８７】
図２０は、シーケンシャルリードサイクルを示すタイミングチャートである。
【００８８】
カレントリードサイクル、及び、ランダムリードサイクルの説明でも述べたように、データＤＡＴＡ（ｎ）の最終ビットＤ０が読み出された後に、アクノリッジ信号ＡＣＫのローレベルが検出され、かつ、マスタ（マイコン）側からストップコンディションが送られてこない場合には、次のワードアドレス（ｎ＋１）のデータを引き続いて読み出すことができ、６４Ｋビット（８，１９２ワード）全てを読み出すことも可能である。
【００８９】
なお、シーケンシャルリードサイクルを終了する場合には、任意アドレスのデータＤＡＴＡ（ｎ＋ｘ）の最終ビットＤ０が読み出された後に、アクノリッジ信号ＡＣＫをハイレベルとし、ストップコンディション（ストップビット）を入力することが必要である。
【００９０】
また、図２０では、先頭アドレスを指定しない場合（カレントリード時）を例に挙げて説明を行ったが、先頭アドレスを指定する場合（ランダムリード時）にも、シーケンシャルリードは可能である。
【００９１】
次に、高電圧発生回路１６の内部構成及び動作について、詳細な説明を行う。
【００９２】
図２１は、高電圧発生回路１６の内部構成の一例を示すブロック図である。
【００９３】
図２１に示す通り、高電圧発生回路１６は、オシレータ１６１と、クロックドライバ１６２と、チャージポンプ１６３と、高電圧波形整形回路１６４に加えて、上記した高電圧外部印加回路１６５とパッド１６６を有して成る。
【００９４】
オシレータ１６１は、チャージポンプ１６３の駆動用クロックや、コントロール回路１５における書き込み時間のカウント用クロックとして用いられるクロック信号ＣＬＫを生成する手段であり、その動作可否は、コントロール回路１５から入力されるイネーブル信号ＥＮによって制御されている。なお、オシレータ１６１の内部構成及び動作については後ほど詳述する。
【００９５】
クロックドライバ１６２は、オシレータ１６１で生成されたクロック信号ＣＬＫをバッファリングして、その電流ドライブ能力を高める手段であり、インバータやバッファなどを用いることができる。また、クロックドライバ１６２は、高電圧波形整形回路１６４から入力される出力モニタ信号に応じて、チャージポンプ１６３の出力電圧が所定の上限レベルを超えないように、チャージポンプ１６３に対するクロック信号ＣＬＫの供給を遮断する機能を具備しているが、これについては後ほど詳細に説明する。
【００９６】
チャージポンプ１６３は、複数の電荷蓄積用キャパシタと、クロック信号ＣＬＫに応じてオン／オフ制御される複数の電荷転送用スイッチと、を有して成り、電荷の蓄積と転送を繰り返すことで、電源電圧Ｖｃｃから所望の昇圧電圧を生成する手段である。なお、チャージポンプ１６３については、周知の従来構成を採用すれば足りるため、ここでは詳細な説明を割愛する。
【００９７】
高電圧波形整形回路１６４は、チャージポンプ１６３の出力電圧に波形整形処理（立ち上がり鈍化処理、及び、上限クランプ処理）を施してＥＥＰＲＯＭアレイ１１に供給する手段である。なお、高電圧波形整形回路１６４の内部構成及び動作については後述する。
【００９８】
高電圧外部印加回路１６５は、高温下でのスクリーニング試験に際して、パッド１６６に印加される外部電圧（例えば２０［Ｖ］）をチャージポンプ１６３の出力電圧に重畳することで、チャージポンプ１６３の電流ドライブ能力を補完する手段であり、その動作には、コントロール回路１５から入力されるイネーブル信号ＥＮとテストモード信号ＴＥＳＴによって制御されている。なお、高電圧外部印加回路１６５の内部構成及び動作については後ほど詳述する。
【００９９】
パッド１６６は、高温下でのスクリーニング試験に際して、外部からの電圧供給を受けるための外部端子である。ただし、パッド１６６は、半導体装置１０のパッケージング後には、装置外部に現れない内部パッドであり、ウェハレベル（未パッケージ段階）でのスクリーニング試験時にのみ使用される。このような構成とすることにより、半導体装置１０の完成品については、不要なピン数の増大を招かずに済む。
【０１００】
次に、高電圧外部印加回路１６５の内部構成及び動作について、詳細な説明を行う。
【０１０１】
図２２は、高電圧外部印加回路１６５の一構成例を示す回路図である。
【０１０２】
図２２に示すように、本構成例の高電圧外部印加回路１６５は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１〜Ｐ４と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ４と、抵抗Ｒ１、Ｒ２と、論理積演算器ＡＮＤ１と、インバータＩＮＶ１とを有して成る。
【０１０３】
トランジスタＰ１、Ｐ３のソースは、いずれもパッド１６６に接続されている。トランジスタＰ１、Ｐ３のドレインは、それぞれトランジスタＰ２、Ｐ４のソースに接続されている。トランジスタＰ２、Ｐ４のドレインは、それぞれトランジスタＮ１、Ｎ２のドレインに接続されている。トランジスタＰ１、Ｐ２のゲートは、いずれもトランジスタＮ２のドレインに接続されている。トランジスタＰ３、Ｐ４のゲートは、いずれもトランジスタＮ１のドレインに接続されている。トランジスタＰ１〜Ｐ４のバックゲートは、いずれもパッド１６６に接続されている。トランジスタＮ１、Ｎ２のソース及びバックゲートは、いずれも接地端に接続されている。なお、本構成例の高電圧外部印加回路１６５では、上記の構成要素（トランジスタＰ１〜Ｐ４、及び、トランジスタＮ１、Ｎ２）により、トランジスタＮ３のゲート信号を生成するレベルシフタが形成されている。
【０１０４】
トランジスタＮ３のドレインは、抵抗Ｒ１を介して、パッド１６６に接続されている。トランジスタＮ４のドレインは、抵抗Ｒ２を介して、パッド１６６に接続されている。トランジスタＮ３、Ｎ４のソースは、いずれもチャージポンプ１６３の出力端に接続されている。トランジスタＮ３のゲートは、トランジスタＮ２のドレインに接続されている。トランジスタＮ４のゲートは、トランジスタＮ４のソースに接続されている。トランジスタＮ３、Ｎ４のバックゲートは、いずれも接地端に接続されている。
【０１０５】
論理積演算器ＡＮＤ１の一入力端は、テスト信号ＴＥＳＴの印加端に接続されている。論理積演算器ＡＮＤ１の他入力端は、イネーブル信号ＥＮの印加端に接続されている。論理積演算器ＡＮＤ１の出力端は、トランジスタＮ１のゲートとインバータＩＮＶ１の入力端に接続されている。インバータＩＮＶ１の出力端は、トランジスタＮ２のゲートに接続されている。
【０１０６】
上記構成から成る高電圧外部印加回路１６５の動作説明に先立ち、半導体装置１０の高容量化及び小型化に伴う課題について説明する。
【０１０７】
半導体装置１０の出荷テストに際しては、初期故障の発生率を低減すべく、通常よりも高温下で高い電圧をメモリセルに印加して試験を行うことが必要である。
【０１０８】
しかしながら、メモリセルの高容量化（素子数の増加）に伴い、素子のリーク電流や負荷容量は大きくなる傾向があり、特に、高温下での試験時には、図２３に示すように、素子のリーク電流が通常時に比べて、約１０倍も大きくなる。そのため、高温下での試験を行うためには、電流ドライブ能力の高い電圧源が必須となる。
【０１０９】
しかしながら、半導体装置１０に内蔵された高電圧発生回路１６の電流ドライブ能力を高めるために、単純にチャージポンプ１６３のサイズを大きくすると、チップ面積の増大（例えば２１０×２１０［μｍ］の面積増加）が生じて、コスト競争力が低下する。
【０１１０】
そこで、本実施形態の半導体装置１０は、上記の高電圧外部印加回路１６５を導入し、高温下での試験時には、高電圧外部印加回路１６５を用いて、チャージポンプ１６３の電流ドライブ能力を補完する構成とされている。このような構成とすることにより、チャージポンプ１６３のサイズを不要に増大することなく、高温下での試験を実施することが可能となる。
【０１１１】
上記の目的で導入された高電圧外部印加回路１６５の具体的な動作について、図２２を参照しながら説明する。
【０１１２】
高温下での試験時には、テストモード信号ＴＥＳＴがハイレベルにセットされる。従って、イネーブル信号ＥＮは、論理積演算器ＡＮＤ１によって遮断されることなく、トランジスタＮ１、Ｎ２のゲートに対して、直接ないしインバータＩＮＶ１を介して印加される。
【０１１３】
ここで、イネーブル信号ＥＮがハイレベルであるときには、トランジスタＮ１のゲート電圧がハイレベルとなって、トランジスタＮ１がオンとなり、また、トランジスタＮ２のゲート電圧がローレベルとなって、トランジスタＮ２がオフとなる。これに伴い、トランジスタＰ３、Ｐ４のゲート電圧がローレベルとなって、トランジスタＰ３、Ｐ４がオンとなり、また、トランジスタＰ１、Ｐ２のゲート電圧がハイレベルとなって、トランジスタＰ１、Ｐ２がオフとなる。その結果、トランジスタＮ３のゲート電圧がハイレベルとなって、トランジスタＮ３がオンとなり、パッド１６６に印加される外部電圧は、トランジスタＮ３を介してチャージポンプ１６３の出力電圧に重畳される。
【０１１４】
一方、イネーブル信号ＥＮがローレベルであるときには、トランジスタＮ１のゲート電圧がローレベルとなって、トランジスタＮ１がオフとなり、また、トランジスタＮ２のゲート電圧がハイレベルとなって、トランジスタＮ２がオンとなる。これに伴い、トランジスタＰ１、Ｐ２のゲート電圧がローレベルとなって、トランジスタＰ１、Ｐ２がオンとなり、また、トランジスタＰ３、Ｐ４のゲート電圧がハイレベルとなって、トランジスタＰ３、Ｐ４がオフとなる。従って、トランジスタＮ３のゲート電圧がローレベルとなって、トランジスタＮ３がオフとなり、パッド１６６に印加される外部電圧は、チャージポンプ１６３の出力電圧に重畳されることなく、トランジスタＮ３によって遮断される。
【０１１５】
なお、半導体装置１０の定常動作時（すなわち、高電圧外部印加回路１６５を使用しないとき）には、テストモード信号ＴＥＳＴがローレベルにセットされる。従って、論理積演算器ＡＮＤ１の出力論理は、イネーブル信号ＥＮに依ることなく、常にローレベルとなるので、トランジスタＮ３のゲート電圧も常にローレベルとなり、高電圧外部印加回路１６５は非駆動状態となる。
【０１１６】
ただし、パッド１６６の電圧レベルが不定であると、テストモード信号ＴＥＳＴをローレベルにセットしていても、高電圧外部印加回路１６５に意図しない誤動作が生じて、半導体装置１０の定常動作に支障をきたすおそれがある。
【０１１７】
そこで、本構成例の高電圧外部印加回路１６５は、トランジスタＮ３と並列に、ダイオード接続のトランジスタＮ４を挿入した構成とされている。このような構成とすることにより、半導体装置１０の定常動作時には、トランジスタＮ４が順バイアス状態となり、高電圧外部印加回路１６５に駆動電圧が供給されるので、高電圧外部印加回路１６５に誤動作を生じるおそれがなくなり、テストモード信号ＴＥＳＴをローレベルにセットしておくことで、高電圧外部印加回路１６５を確実に非駆動状態とすることが可能となる。
【０１１８】
なお、本構成例の高電圧外部印加回路１６５において、トランジスタＰ１、Ｐ２、並びに、トランジスタＰ３、Ｐ４をそれぞれ２段組としているのは、見かけ上の素子サイズを大きくして、素子の耐圧を高めるためである。
【０１１９】
次に、オシレータ１６１の内部構成及び動作について、詳細な説明を行う。
【０１２０】
図２４は、オシレータ１６１の一構成例を示す回路図である。
【０１２１】
図２４に示すように、本構成例のオシレータ１６１は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ５〜Ｐ１２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ５〜Ｎ１２と、抵抗Ｒ３〜Ｒ６と、キャパシタＣ１〜Ｃ３と、インバータＩＮＶ２と、を有して成る。
【０１２２】
トランジスタＰ５、Ｐ６のソースは、いずれも電源端に接続されている。トランジスタＰ５、Ｐ６のゲートは、いずれもトランジスタＰ５のドレインに接続されている。トランジスタＰ５、Ｐ６のドレインは、それぞれトランジスタＮ５、Ｎ６のドレインに接続されている。トランジスタＮ５のソースは、接地端に接続されている。トランジスタＮ６のソースは、抵抗Ｒ３を介して、接地端に接続されている。トランジスタＰ７のソースは、電源端に接続されている。トランジスタＰ７のゲートは、トランジスタＰ６のドレインに接続されている。トランジスタＰ７のドレインは、抵抗Ｒ４、Ｒ５を介して、接地端に接続される一方、抵抗Ｒ６を介して、トランジスタＮ７のドレインにも接続されている。抵抗Ｒ４と抵抗Ｒ５との接続ノードは、トランジスタＮ５、Ｎ６のゲートに接続されている。トランジスタＮ７のゲートは、トランジスタＮ８のゲートに接続される一方、トランジスタＮ７のドレインにも接続されている。トランジスタＮ７のソースは、接地端に接続されている。なお、本構成例のオシレータ１６１では、上記の構成要素（トランジスタＰ５〜Ｐ７、トランジスタＮ５〜Ｎ７、及び、抵抗Ｒ３〜Ｒ６）により、定電流回路１６１ａが形成されている。
【０１２３】
トランジスタＰ８〜Ｐ１２のソースは、いずれも電源端に接続されている。トランジスタＰ８〜Ｐ１２のゲートは、いずれもトランジスタＰ８のドレインに接続されている。トランジスタＰ８〜Ｐ１２のドレインは、それぞれトランジスタＮ８〜Ｎ１２のドレインに接続されている。トランジスタＮ８〜Ｎ１２のソースは、いずれも接地端に接続されている。トランジスタＮ９のドレインは、キャパシタＣ１を介して接地端に接続される一方、トランジスタＮ１０のゲートにも接続されている。トランジスタＮ１０のドレインは、キャパシタＣ２を介して接地端に接続される一方、トランジスタＮ１１のゲートにも接続されている。トランジスタＮ１１のドレインは、キャパシタＣ３を介して接地端に接続される一方、トランジスタＮ９、Ｎ１２のゲートにも接続されている。トランジスタＮ１２のドレインは、インバータＩＮＶ２を介して、クロック出力端に接続されている。なお、本構成例のオシレータ１６１では、上記の構成要素（トランジスタＰ８〜Ｐ１２、トランジスタＮ８〜Ｎ１２、キャパシタＣ１〜Ｃ３、及び、インバータＩＮＶ２）により、発振回路１６１ｂが形成されている。
【０１２４】
上記構成から成る定電流回路１６１ａは、トランジスタＮ６のオンスレッショルド電圧Ｖｔｈに応じた定電流Ｉを生成し、これを発振回路１６１ｂに供給する手段である。
【０１２５】
定電流回路１６１ａにおいて、トランジスタＰ７のドレイン電圧Ｖｄが上昇すると、抵抗Ｒ４と抵抗Ｒ５との接続ノードから引き出される帰還電圧（ドレイン電圧Ｖｄの分圧電圧）も上昇し、トランジスタＮ５及びＮ６の導通度が大きくなって、抵抗Ｒ３に流れる電流が大きくなる。その結果、トランジスタＰ７のゲート電圧が上昇し、トランジスタＰ７の導通度が小さくなって、ドレイン電圧Ｖｄが低下する。
【０１２６】
逆に、トランジスタＰ７のドレイン電圧Ｖｄが低下すると、抵抗Ｒ４と抵抗Ｒ５との接続ノードから引き出される帰還電圧も低下し、トランジスタＮ５及びＮ６の導通度が小さくなって、抵抗Ｒ３に流れる電流が小さくなる。その結果、トランジスタＰ７のゲート電圧が低下し、トランジスタＰ７の導通度が大きくなって、ドレイン電圧Ｖｄが上昇する。
【０１２７】
このように、トランジスタＰ７のドレイン電圧Ｖｄは、電源電圧Ｖｃｃに依らず、トランジスタＮ６のオンスレッショルド電圧Ｖｔｈと抵抗Ｒ３の抵抗値によって決定される所定値に維持される。
【０１２８】
また、上記の帰還制御によって所定値に維持されるトランジスタＰ７のドレイン電圧Ｖｄは、抵抗Ｒ６で電流変換され、トランジスタＮ７及びＮ８から成るカレントミラー回路を介する形で、定電流Ｉとして出力される。
【０１２９】
なお、トランジスタＮ６のオンスレッショルド電圧Ｖｔｈが高いほど、トランジスタＰ７のドレイン電圧Ｖｄの目標値は高くなり、延いては、定電流Ｉの電流値も上昇する。すなわち、トランジスタＮ６のオンスレッショルド電圧Ｖｔｈと定電流Ｉの電流値との関係は、図２５（ａ）で示した正特性となる。
【０１３０】
一方、上記構成から成る発振回路１６１ｂは、ソース接地型アンプを形成するトランジスタＮ９〜Ｎ１１を奇数段（本構成例では３段）のループ状に接続して成るリングオシレータである。
【０１３１】
なお、発振回路１６１ｂでは、定電流回路１６１ａから供給された定電流Ｉ（より正確には、そのミラー電流）がキャパシタＣ１〜Ｃ３の充電に用いられる。従って、定電流Ｉの電流値が大きいほど、トランジスタＮ９〜Ｎ１１のオン遷移は早くなり、延いては、クロック信号ＣＬＫの発振周波数ｆｏｓｃも高くなる。すなわち、定電流Ｉの電流値とクロック信号ＣＬＫの発振周波数ｆｏｓｃとの関係は、図２５（ｂ）で示した正特性となる。
【０１３２】
ただし、トランジスタＮ９〜Ｎ１１のオンスレッショルド電圧Ｖｔｈが高いほど、トランジスタＮ９〜Ｎ１１のオン遷移は遅くなり、延いては、クロック信号ＣＬＫの発振周波数ｆｏｓｃも低くなる。すなわち、トランジスタＮ９〜Ｎ１１のオンスレッショルド電圧Ｖｔｈとクロック信号ＣＬＫの発振周波数ｆｏｓｃとの関係は、図２５（ｃ）で示した負特性となる。
【０１３３】
従って、本構成例のオシレータ１６１では、半導体装置１０の製造プロセスにおいて、Ｎチャネル型ＭＯＳ電界効果トランジスタ（図２４の例ではトランジスタＮ５〜Ｎ１２）のオンスレッショルド電圧Ｖｔｈがばらついた場合でも、図２５（ａ）、（ｂ）で示した発振周波数ｆｏｓｃの正特性ばらつきと、図２５（ｃ）で示した発振周波数ｆｏｓｃの負特性ばらつきとが互いにキャンセルされるので、最終的なクロック信号ＣＬＫの発振周波数ｆｏｓｃは、図２５（ｄ）で示すように、Ｎチャネル型ＭＯＳ電界効果トランジスタのオンスレッショルド電圧Ｖｔｈに依らず、常にフラットな特性となる。
【０１３４】
このように、本構成例のオシレータ１６１であれば、電源電圧Ｖｃｃの変動やＮチャネル型ＭＯＳ電界効果トランジスタのオンスレッショルド電圧Ｖｔｈのばらつきに依らず、安定した発振周波数ｆｏｓｃのクロック信号ＣＬＫを生成することが可能となる。
【０１３５】
特に、オシレータ１６１で生成されたクロック信号ＣＬＫは、コントロール回路１５における書き込み時間のカウント用クロックとして用いられ、ＥＥＰＲＯＭアレイ１１に対する書き込み時間は、クロック信号ＣＬＫの発振周波数ｆｏｓｃに依存するが、本構成例のオシレータ１６１を用いることにより、幅広い電源電圧範囲で書き込み特性を向上することが可能となる。
【０１３６】
図２６は、電源電圧と書き込み時間との関係を示す相関図である。なお、本図中の実線Ｌ１は、本発明の挙動を示しており、破線Ｌ２は、従来構成（奇数段のインバータから成る一般的なリングオシレータ）の挙動を示している。
【０１３７】
図２６に示す通り、本構成例のオシレータ１６１であれば、幅広い電源電圧範囲（少なくとも１．７〜５．５［Ｖ］）において、短い書込み時間を実現することが可能となる。
【０１３８】
また、本構成例のオシレータ１６１において、定電流回路１６１ａは、トランジスタＮ６のオンスレッショルド電圧Ｖｔｈと抵抗Ｒ３の抵抗値によって決定される一定のドレイン電圧Ｖｄを生成し、これを抵抗Ｒ５で電流変換することにより、所定の定電流Ｉを生成する構成とされているため、１．７［Ｖ］程度の低い電源電圧Ｖｃｃでも、何ら支障なく正常動作を行うことが可能である。
【０１３９】
また、本構成例のオシレータ１６１において、発振回路１６１ｂは、ソース接地型アンプを用いたリングオシレータであり、トランジスタの縦積み段数が従来構成（奇数段のインバータから成る一般的なリングオシレータ）よりも削減されている。このような構成とすることにより、１．７［Ｖ］程度の低い電源電圧Ｖｃｃでも、何ら支障なく正常動作を行うことが可能である。
【０１４０】
従って、本構成例のオシレータ１６１であれば、携帯電話端末やカメラモジュールなどの分野で要求されている低電圧駆動（１．７［Ｖ］駆動）を実現することが可能となる。
【０１４１】
次に、高電圧波形整形回路１６４の内部構成及び動作について、詳細な説明を行う。
【０１４２】
図２７は、高電圧波形整形回路１６４の一構成例を示す回路ブロック図である。
【０１４３】
図２７に示すように、本構成例の高電圧波形整形回路１６４は、ランプ波形整形部１６４ａと、上限レベル設定部１６４ｂと、を有して成る。
【０１４４】
ランプ波形整形部１６４ａは、チャージポンプ１６３の出力電圧の立ち上がりを鈍らせる手段である。このような波形整形を施すことにより、ＥＥＰＲＯＭアレイ１１にかかるストレスを軽減し、メモリセルの寿命を延ばすことが可能となる。
【０１４５】
上限レベル設定部１６４ｂは、チャージポンプ１６３の出力電圧を所定の上限レベルに設定する手段であり、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１３及びＮ１４と、ダイオードＤ１〜Ｄ３と、定電流源Ｉ１と、を有して成る。
【０１４６】
ダイオードＤ１のアノードは、チャージポンプ１６３の出力端に接続されている。ダイオードＤ１のカソードは、ダイオードＤ２のアノードに接続されている。ダイオードＤ２のカソードは、ダイオードＤ３のカソードに接続されている。ダイオードＤ３のアノードは、トランジスタＮ１３のドレインに接続されている。トランジスタＮ１３、Ｎ１４のソースは、いずれも接地端に接続されている。トランジスタＮ１３、Ｎ１４のゲートは、いずれもトランジスタＮ１３のドレインに接続されている。トランジスタＮ１４のドレインは、出力モニタ信号の出力端に相当し、定電流源Ｉ１を介して電源端に接続されている。
【０１４７】
一方、上限レベル設定部１６４ｂからの出力モニタ信号を受け付けるクロックドライバ１６２は、論理積演算器ＡＮＤ２と、インバータＩＮＶ２（若しくはバッファでもよい）と、を有して成る。
【０１４８】
論理積演算器ＡＮＤ２の一入力端は、クロック信号ＣＬＫの印加端に接続されている。論理積演算器ＡＮＤ２の他入力端は、トランジスタＮ１４のドレインに接続されている。
【０１４９】
上記構成から成る上限レベル設定部１６４ｂにおいて、チャージポンプ１６３の出力電圧が所定の上限レベルに達すると、ダイオードＤ３が降伏して、トランジスタＮ１３、Ｎ１４に大電流が流れ、トランジスタＮ１４のドレインから引き出される出力モニタ信号の電位がローレベルまで低下する。従って、クロックドライバ１６２を形成する論理積演算器ＡＮＤ２の出力論理は、クロック信号ＣＬＫに依ることなく、常にローレベルとなるので、チャージポンプ１６３は非駆動状態となり、その出力電圧は低下する。このような動作により、チャージポンプ１６３の出力電圧は、所定の上限レベルを超えないようにクランプ制御される。
【０１５０】
なお、上記構成から成る上限レベル設定部１６４ｂは、逆バイアス状態のダイオードＤ３の降伏電圧を利用して、おおまかな上限レベルの設定を行うとともに、順バイアス状態のダイオードＤ２、Ｄ３の順方向降下電圧を利用して、上限レベルの微調整を行う構成とされている。
【０１５１】
このような構成とすることにより、ダイオードの順方向降下電圧のみを利用して、出力電圧の上限レベルを設定する構成に比べて、ダイオードの直列段数を削減することができるので、チップ面積を縮小することが可能となるほか、順方向降下電圧のバラツキの影響を最小限に抑えることも可能となる。
【０１５２】
もちろん、上記のダイオードＤ１〜Ｄ３に代えて、ダイオード接続されたトランジスタを用いてもよいことは言うまでもない。
【０１５３】
なお、上記の実施形態では、本発明をＥＥＰＲＯＭに適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その余の半導体装置にも広く適用することが可能である。
【０１５４】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【産業上の利用可能性】
【０１５５】
本発明は、例えば、ＥＥＰＲＯＭの高容量及び小型化を図る上で有用な技術である。
【図面の簡単な説明】
【０１５６】
【図１】は、本発明に係る半導体装置の一実施形態を示すブロック図である。
【図２】は、外部端子の端子番号、端子名、入力／出力の区分、及び、機能を示した対応表である。
【図３】は、半導体装置１０の電気的特性を示す表である。
【図４】は、半導体装置１０のパッケージ形状の一例を示す外形寸法図である。
【図５】は、半導体装置１０のパッケージ形状の一例を示す外形寸法図である。
【図６】は、半導体装置１０のパッケージ形状の一例を示す外形寸法図である。
【図７】は、電源電圧Ｖｃｃの立ち上がり挙動を示す波形図である。
【図８】は、期間ｔＲ、期間ｔＯＦＦ、電圧Ｖｂｏｔの推奨条件を示す表である。
【図９】は、電源立ち上がり時におけるＳＣＬ端子とＳＤＡ端子の一制御例を示すタイミングチャートである。
【図１０】は、半導体装置１０の動作タイミング特性を示す表である。
【図１１】は、同期データ入出力タイミングを示すタイミングチャートである。
【図１２】は、書き込みサイクルタイミングを示すタイミングチャートである。
【図１３】は、ライトプロテクトタイミングを示すタイミングチャートである。
【図１４】は、スレーブアドレスの内訳を示すデータマップである。
【図１５】は、アクノリッジ信号の応答挙動を示すタイミングチャートである。
【図１６】は、バイトライトサイクルを示すタイミングチャートである。
【図１７】は、ページライトサイクルを示すタイミングチャートである。
【図１８】は、カレントリードサイクルを示すタイミングチャートである。
【図１９】は、ランダムリードサイクルを示すタイミングチャートである。
【図２０】は、シーケンシャルリードサイクルを示すタイミングチャートである。
【図２１】は、高電圧発生回路１６の一構成例を示すブロック図である。
【図２２】は、高電圧外部印加回路１６５の一構成例を示す回路図である。
【図２３】は、メモリセルの容量と素子のリーク電流との関係を示す相関図である。
【図２４】は、オシレータ１６１の一構成例を示す回路図である。
【図２５】は、発振周波数ｆｏｓｃのフラット特性を説明するための図である。
【図２６】は、電源電圧と書き込み時間との関係を示す相関図である。
【図２７】は、高電圧波形整形回路１６４の一構成例を示す回路ブロック図である。
【符号の説明】
【０１５７】
１０    半導体装置（シリコンモノリシック集積回路）
１１    ＥＥＰＲＯＭアレイ
１２    アドレスデコーダ
１３    スレーブ・ワードアドレスレジスタ
１４    データレジスタ
１５    コントロール回路
１６    高電圧発生回路
１７    電源電圧検出回路
１８    データ出力用トランジスタ
１６１    オシレータ
１６１ａ    定電流回路
１６１ｂ    発振回路
１６２    クロックドライバ
１６３    チャージポンプ
１６４    高電圧波形整形回路
１６４ａ    ランプ波形整形部
１６４ｂ    上限レベル設定部
１６５    高電圧外部印加回路
１６６    パッド
ＡＮＤ１、ＡＮＤ２    論理積演算器
ＩＮＶ１、ＩＮＶ３    インバータ
Ｐ１〜Ｐ１２    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１〜Ｎ１４    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｒ１〜Ｒ６    抵抗
Ｃ１〜Ｃ３    キャパシタ
Ｄ１〜Ｄ３    ダイオード
Ｉ１    定電流源
【図１】
0005325493.tif 000002
【図２】
0005325493.tif 000003
【図３】
0005325493.tif 000004
【図４】
0005325493.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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