(57)【特許請求の範囲】
【請求項１】
被測定トランジスタの特性を評価するための半導体評価回路であって、
ｎ行ｍ列（ｎ、ｍは正の整数）のマトリクス状に配列されたｎ×ｍ個の評価セルと、
各行毎に設けられ、各行に属する評価セルを選択するための行選択線と、
各列毎に設けられ、各列に属する評価セルを選択するための列選択線と、
第１及び第２の共通プリチャージ線と、
前記第１及び第２の共通プリチャージ線をプリチャージするプリチャージ回路と、  
各列毎に設けられ、各列に属する評価セルにプリチャージ電圧を供給するための第１及び第２のビット線と、
各列毎に設けられ、前記列選択線に供給される列選択信号に応じて、当該列選択線と同一の列に属する前記第１のビット線と前記第１の共通プリチャージ線との接続／非接続を切り替えるための第１の列選択スイッチ、及び前記第２のビット線と前記第２の共通プリチャージ線との接続／非接続を切り替えるための第２の列選択スイッチと、を具備し、
前記評価セルの各々は、
対となる第１及び第２の被測定トランジスタと、
自己の行に属する前記行選択線に供給される行選択信号に応じて、自己の列に属する前記第１のビット線と前記第１の被測定トランジスタの出力端子との接続／非接続を切り替えるための第１の行選択スイッチ、及び前記第２のビット線と前記第２の被測定トランジスタの出力端子との接続／非接続を切り替えるための第２の行選択スイッチと、を少なくとも有し、前記第１及び第２の被測定トランジスタのゲート端子に入力されるゲート電圧差に応じた差動増幅動作を行う差動増幅回路と、
前記差動増幅回路の２つの出力をさらに増幅する増幅回路と、を備える、
ことを特徴とする半導体評価回路。
【請求項２】
前記第１及び第２の被測定トランジスタがＮチャネル型ＭＯＳトランジスタである場合において、
第１及び第２の共通バイアス線と、
前記第１の共通プリチャージ線と第２の共通プリチャージ線との電位差に応じた出力信号を出力する検出回路と、を具備し、
前記評価セルの各々は、
ソース端子が前記第１の被測定トランジスタのドレイン端子と接続され、ゲート端子が前記第１の共通バイアス線と接続されたＮチャネル型ＭＯＳトランジスタである第１のノイズ分離用トランジスタと、
ソース端子が前記第２の被測定トランジスタのドレイン端子と接続され、ゲート端子が前記第１の共通バイアス線と接続されたＮチャネル型ＭＯＳトランジスタである第２のノイズ分離用トランジスタと、
ドレイン端子が前記第１及び第２の被測定トランジスタのソース端子と接続され、ソース端子がグランドラインと接続され、ゲート端子が前記第２の共通バイアス線と接続されたＮチャネル型ＭＯＳトランジスタである定電流駆動用トランジスタと、
ソース端子が前記第１のノイズ分離用トランジスタのドレイン端子と接続され、ドレイン端子が前記第１の行選択スイッチを介して前記第１のビット線と接続されたＮチャネル型ＭＯＳトランジスタである第１の増幅回路用トランジスタと、
ソース端子が前記第２のノイズ分離用トランジスタのドレイン端子と接続され、ドレイン端子が前記第２の行選択スイッチを介して前記第２のビット線と接続されたＮチャネル型ＭＯＳトランジスタである第２の増幅回路用トランジスタと、を備え、
前記第１の増幅回路用トランジスタのゲート端子は前記第２の増幅回路用トランジスタのドレイン端子と接続され、前記第２の増幅回路用トランジスタのゲート端子は前記第１の増幅回路用トランジスタのドレイン端子と接続されている、
ことを特徴とする請求項１記載の半導体評価回路。
【請求項３】
前記第１及び第２の被測定トランジスタがＮチャネル型ＭＯＳトランジスタである場合において、
第１及び第２の共通バイアス線を具備し、
前記評価セルの各々は、
ソース端子が前記第１の被測定トランジスタのドレイン端子と接続され、ドレイン端子が前記第１の行選択スイッチを介して前記第１のビット線と接続され、ゲート端子が前記第１の共通バイアス線と接続されたＮチャネル型ＭＯＳトランジスタである第１のノイズ分離用トランジスタと、
ソース端子が前記第２の被測定トランジスタのドレイン端子と接続され、ドレイン端子が前記第２の行選択スイッチを介して前記第２のビット線と接続され、ゲート端子が前記第１の共通バイアス線と接続されたＮチャネル型ＭＯＳトランジスタである第２のノイズ分離用トランジスタと、
ドレイン端子が前記第１及び第２の被測定トランジスタのソース端子と接続され、ソース端子がグランドラインと接続され、ゲート端子が前記第２の共通バイアス線と接続されたＮチャネル型ＭＯＳトランジスタである定電流駆動用トランジスタと、
ドレイン端子が前記第１のノイズ分離用トランジスタのドレイン端子と接続され、ゲート端子が前記第２のノイズ分離用トランジスタのドレイン端子と接続されたＰチャネル型ＭＯＳトランジスタである第１の増幅回路用トランジスタと、
ドレイン端子が前記第２のノイズ分離用トランジスタのドレイン端子と接続され、ゲート端子が前記第１のノイズ分離用トランジスタのドレイン端子と接続されたＰチャネル型ＭＯＳトランジスタである第２の増幅回路用トランジスタと、
第１入力端子が自己の列に対応する前記列選択線と接続され、第２入力端子が自己の行に対応する前記行選択線と接続されたＮＡＮＤ回路と、
ソース端子が電源ラインと接続され、ドレイン端子が前記第１の増幅回路用トランジスタ及び前記第２の増幅回路用トランジスタのソース端子と接続され、ゲート端子が前記ＮＡＮＤ回路の出力端子と接続されたＰチャネル型ＭＯＳトランジスタである第３の増幅回路用トランジスタと、を備え、
前記第１の増幅回路用トランジスタのゲート端子は前記第２の増幅回路用トランジスタのドレイン端子と接続され、前記第２の増幅回路用トランジスタのゲート端子は前記第１の増幅回路用トランジスタのドレイン端子と接続されている、
ことを特徴とする請求項１記載の半導体評価回路。
【請求項４】
前記第１及び第２の被測定トランジスタがＰチャネル型ＭＯＳトランジスタである場合において、
共通バイアス線を具備し、
前記評価セルの各々は、
ドレイン端子が前記第１の被測定トランジスタのドレイン端子と接続されていると共に前記第１の行選択スイッチを介して前記第１のビット線と接続され、ゲート端子が前記第２の被測定トランジスタのドレイン端子と接続されたＮチャネル型ＭＯＳトランジスタである第１の増幅回路用トランジスタと、
ドレイン端子が前記第２の被測定トランジスタのドレイン端子と接続されていると共に前記第２の行選択スイッチを介して前記第２のビット線と接続され、ゲート端子が前記第１の被測定トランジスタのドレイン端子と接続されたＮチャネル型ＭＯＳトランジスタである第２の増幅回路用トランジスタと、
ドレイン端子が前記第１及び第２の増幅回路用トランジスタのソース端子と接続され、ゲート端子が前記共通バイアス線と接続されたＮチャネル型ＭＯＳトランジスタである定電流駆動用トランジスタと、
第１入力端子が自己の列に対応する前記列選択線と接続され、第２入力端子が自己の行に対応する前記行選択線と接続されたＡＮＤ回路と、
ソース端子がグランドラインと接続され、ドレイン端子が前記定電流駆動用トランジスタのソース端子と接続され、ゲート端子が前記ＡＮＤ回路の出力端子と接続されたＮチャネル型ＭＯＳトランジスタである第３の増幅回路用トランジスタと、を備え、
前記第１及び第２の被測定トランジスタのソース端子は電源ラインと接続され、
前記第１の増幅回路用トランジスタのゲート端子は前記第２の増幅回路用トランジスタのドレイン端子と接続され、前記第２の増幅回路用トランジスタのゲート端子は前記第１の増幅回路用トランジスタのドレイン端子と接続されている、
ことを特徴とする請求項１記載の半導体評価回路。
【請求項５】
前記第１の共通プリチャージ線と第２の共通プリチャージ線との電位差に応じた出力信号を出力する検出回路を具備することを特徴とする請求項３または４に記載の半導体評価回路。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体評価回路を使用し、
評価対象となる評価セルの列に属する第１及び第２の列選択スイッチを接続状態にするための列選択信号を前記評価対象となる評価セルの列に属する列選択線に供給すると共に、前記評価対象となる評価セルの行に属する第１及び第２の行選択スイッチを接続状態にするための行選択信号を前記評価対象となる評価セルの行に属する行選択線に供給することにより、前記評価対象となる評価セルを選択する第１の工程と、
前記評価対象の評価セル内における第１及び第２の被測定トランジスタの一方のゲート端子に基準電圧を印加し、他方のゲート端子に所定の入力電圧を印加する第２の工程と、
前記評価対象の評価セル内における差動増幅回路を非活性化し、前記プリチャージ回路によって前記第１及び第２の共通プリチャージ線をプリチャージする第３の工程と、
前記プリチャージ完了後、前記差動増幅回路を活性化し、前記入力電圧を変化させた場合における前記第１の共通プリチャージ線と第２の共通プリチャージ線との電位差に基づいて、前記評価対象の評価セル内における第１及び第２の被測定トランジスタの特性を評価する第４の工程と、
を有することを特徴とする半導体評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体評価回路に関し、特にＤＵＴ(Device Under Test）である被測定トランジスタの特性を評価するための半導体評価回路及び半導体評価方法に関する。
【背景技術】
【０００２】
半導体の微細プロセスを開発する場合、微細素子（トランジスタ、抵抗素子等）の特性の評価解析を行うため、種々の寸法の素子からなるＴＥＧ(Test Element Group)を半導体ウェハに作製し、その評価解析結果を基にプロセス条件等を設定することで大量生産に耐えうる素子を開発している。これまでのプロセス開発では、ＴＥＧ中に作製された個々のトランジスタの特性を評価、解析することで最適なプロセス条件とトランジスタ構造を設定できたが、微細化が進むにつれて複数のトランジスタ間の特性ばらつきが無視できなくなってきた。また、トランジスタ周辺の状態によってトランジスタに加えられるストレスが変わり、トランジスタの特性が変化するという現象も無視できなくなってきている。
【０００３】
このような状況から、例えば加工レベルが４５ｎｍの微細プロセスでは、隣接したトランジスタであっても両者の特性がばらついてしまうので、ＳＲＡＭ（Static Random Access Memory）等の微小信号をペアトランジスタ（隣接した２つのトランジスタ）で検知するような検知回路、増幅回路は動作マージンが低下するか、あるいは動作不能になることが予測されている。この場合、個々のトランジスタの評価のみでは十分なデータが得られないため、大量のトランジスタの特性を評価し、統計処理して分析を行ない、システマティックな特性差とばらつきによる特性差とを分離して解析できるような大規模なＴＥＧが必要である。
【０００４】
従来、大規模な素子評価を行うＴＥＧとして、例えば図８（ａ）に示すように複数個の被測定トランジスタをｎ行ｍ列のマトリクス状に配置して評価できるＤＭＡ（Device Matrix Array）−ＴＥＧがある（非特許文献１参照）。
【０００５】
同図を参照して従来技術におけるＤＭＡ−ＴＥＧの構成を以下に説明する。ＤＵＴ１１〜ＤＵＴｎｍは被測定トランジスタである。１行目に属する被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍのドレインは、共通ドレイン線Ｄ１に接続され、ソースは共通ソース線Ｓ１に接続されている。共通ドレイン線Ｄ１はスイッチＳＷ２を介してドレイン電圧が供給される共通のドレインフォース線(Drain Force)に接続されている。また、共通ドレイン線Ｄ１の電圧をモニターするために、ドレイン電圧センス線ＤＳ１がスイッチＳＷ１を介してドレインセンス線(Drain Sense)に接続されている。
【０００６】
また、共通ソース線Ｓ１は共通のソース電源(Source Force)に接続されている。さらに、この共通ソース線Ｓ１の電圧をモニターするために、共通ソース線Ｓ１はスイッチＳＷ３を介してソースセンス線(Source Sense)に接続されている。なお、上記のスイッチＳＷ１〜ＳＷ３は、図示しないデコーダの出力信号によって制御される。
【０００７】
これらのセットを一組として、上述と同様な接続でｎ行目のセットである被測定トランジスタＤＵＴｎ１〜ＤＵＴｎｍまで設けられている。また、１列目に属する被測定トランジスタＤＵＴ１１〜ＤＵＴｎ１のゲートは共通ゲート線Ｇ１に接続され、同様にしてｍ列目に属する被測定トランジスタＤＵＴ１ｍ〜ＤＵＴｎｍのゲートは共通ゲート線Ｇｍに接続されている。
【０００８】
また、共通ゲート線Ｇ１にはゲート選択回路５００を介してゲート電圧ＶＧ１またはゲート非選択電圧ＶＧＸの何れかが供給される。選択信号ＥＮ１がハイレベル（選択）になるとゲート電圧ＶＧ１がゲート線Ｇ１に供給され、選択信号ＥＮ１がローレベル（非選択）になると、ゲート非選択電圧ＶＧＸがゲート線Ｇ１に供給される。ゲート非選択電圧ＶＧＸは通常はゼロボルトであるが、必要に応じてマイナス電圧も設定できる。
このような構成のＤＭＡ−ＴＥＧにより、ｎ×ｍ個の被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍの特性が評価できる。
【０００９】
ここで、上記共通ドレイン線Ｄ１にはｍ個の被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍが並列接続されているため、各被測定トランジスタにオフリーク電流（トランジスタが完全にオフできずに流れる電流）があると、非選択の被測定トランジスタを通じてリーク電流が流れるため、測定したい被測定トランジスタの特性が正確に評価できなくなる。この場合には、例えばゲート非選択電圧ＶＧＸを−０．２Ｖ程度にして、オフリーク電流を抑えるようにする。なお、図８（ｂ）はスイッチＳＷ１〜ＳＷ３の回路図である。
【非特許文献１】Yoshiyuki Shimizu, Mitsuo Nakamura, Toshimasa Matsuoka, and Kenji Taniguchi,“Test structure for precise statistical characteristics measurement of MOSFETs”, IEEE 2002 Int. Conference on Microelectronic Test Structure(ICMTS 2002), pp. 49-54, April 2002
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来技術におけるＤＭＡ−ＴＥＧによれば、大規模なＤＭＡ−ＴＥＧ（例えばｍ＝ｎ＝２５６、すなわち６４Ｋ個のトランジスタ評価が出来るＴＥＧ）を構成した場合、測定時間が非常に長くなるという問題があった。例えば、トランジスタの静特性を測定する場合、１つのトランジスタについて、ドレイン電圧Ｖｄに関して０〜２．０Ｖまで０．１Ｖステップで２０ポイント、ゲート電圧Ｖｇに関して０〜２．０Ｖまで０．１Ｖステップで２０ポイントというように多少測定ポイントを粗くしたとしても、合計２０×２０＝４００ポイントの測定が必要となる。
【００１１】
この静特性の測定では、トランジスタに流れる電流をテスターによって測定するので、１ポイントの測定に例えば１ｍｓｅｃ必要であるとすると、１つのトランジスタについて４００ポイント×１ｍｓｅｃ＝４００ｍｓｅｃの測定時間が必要であり、全てのトランジスタを測定するためには４００ｍｓｅｃ×６４Ｋ個＝２５６００ｓｅｃ（約７．１時間）という膨大な測定時間が必要となる。従って、従来技術におけるＤＭＡ−ＴＥＧでは、大量の測定データを得る事は容易ではないという問題があった。或いは、高速に測定できる非常に高価で高性能なテスターを使用する必要があるという問題があった。
【００１２】
本発明は、上述した事情に鑑みてなされたものであり、大規模な被測定トランジスタの特性を高精度かつ高速に測定することの可能な半導体評価回路及び半導体評価方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明は、半導体評価回路に係る第１の解決手段として、被測定トランジスタの特性を評価するための半導体評価回路であって、ｎ行ｍ列（ｎ、ｍは正の整数）のマトリクス状に配列されたｎ×ｍ個の評価セルと、各行毎に設けられ、各行に属する評価セルを選択するための行選択線と、各列毎に設けられ、各列に属する評価セルを選択するための列選択線と、第１及び第２の共通プリチャージ線と、前記第１及び第２の共通プリチャージ線をプリチャージするプリチャージ回路と、各列毎に設けられ、各列に属する評価セルにプリチャージ電圧を供給するための第１及び第２のビット線と、各列毎に設けられ、前記列選択線に供給される列選択信号に応じて、当該列選択線と同一の列に属する前記第１のビット線と前記第１の共通プリチャージ線との接続／非接続を切り替えるための第１の列選択スイッチ、及び前記第２のビット線と前記第２の共通プリチャージ線との接続／非接続を切り替えるための第２の列選択スイッチと、を具備し、前記評価セルの各々は、対となる第１及び第２の被測定トランジスタと、自己の行に属する前記行選択線に供給される行選択信号に応じて、自己の列に属する前記第１のビット線と前記第１の被測定トランジスタの出力端子との接続／非接続を切り替えるための第１の行選択スイッチ、及び前記第２のビット線と前記第２の被測定トランジスタの出力端子との接続／非接続を切り替えるための第２の行選択スイッチと、を少なくとも有し、前記第１及び第２の被測定トランジスタのゲート端子に入力されるゲート電圧差に応じた差動増幅動作を行う差動増幅回路と、前記差動増幅回路の２つの出力をさらに増幅する増幅回路とを備えることを特徴とする。
【００１４】
また、半導体評価回路に係る第２の解決手段として、上記第１の解決手段において、前記第１及び第２の被測定トランジスタがＮチャネル型ＭＯＳトランジスタである場合において、第１及び第２の共通バイアス線と、前記第１の共通プリチャージ線と第２の共通プリチャージ線との電位差に応じた出力信号を出力する検出回路と、を具備し、前記評価セルの各々は、ソース端子が前記第１の被測定トランジスタのドレイン端子と接続され、ゲート端子が前記第１の共通バイアス線と接続されたＮチャネル型ＭＯＳトランジスタである第１のノイズ分離用トランジスタと、ソース端子が前記第２の被測定トランジスタのドレイン端子と接続され、ゲート端子が前記第１の共通バイアス線と接続されたＮチャネル型ＭＯＳトランジスタである第２のノイズ分離用トランジスタと、ドレイン端子が前記第１及び第２の被測定トランジスタのソース端子と接続され、ソース端子がグランドラインと接続され、ゲート端子が前記第２の共通バイアス線と接続されたＮチャネル型ＭＯＳトランジスタである定電流駆動用トランジスタと、ソース端子が前記第１のノイズ分離用トランジスタのドレイン端子と接続され、ドレイン端子が前記第１の行選択スイッチを介して前記第１のビット線と接続されたＮチャネル型ＭＯＳトランジスタである第１の増幅回路用トランジスタと、ソース端子が前記第２のノイズ分離用トランジスタのドレイン端子と接続され、ドレイン端子が前記第２の行選択スイッチを介して前記第２のビット線と接続されたＮチャネル型ＭＯＳトランジスタである第２の増幅回路用トランジスタと、を備え、前記第１の増幅回路用トランジスタのゲート端子は前記第２の増幅回路用トランジスタのドレイン端子と接続され、前記第２の増幅回路用トランジスタのゲート端子は前記第１の増幅回路用トランジスタのドレイン端子と接続されていることを特徴とする。
【００１５】
また、半導体評価回路に係る第３の解決手段として、上記第１の解決手段において、前記第１及び第２の被測定トランジスタがＮチャネル型ＭＯＳトランジスタである場合において、第１及び第２の共通バイアス線を具備し、前記評価セルの各々は、ソース端子が前記第１の被測定トランジスタのドレイン端子と接続され、ドレイン端子が前記第１の行選択スイッチを介して前記第１のビット線と接続され、ゲート端子が前記第１の共通バイアス線と接続されたＮチャネル型ＭＯＳトランジスタである第１のノイズ分離用トランジスタと、ソース端子が前記第２の被測定トランジスタのドレイン端子と接続され、ドレイン端子が前記第２の行選択スイッチを介して前記第２のビット線と接続され、ゲート端子が前記第１の共通バイアス線と接続されたＮチャネル型ＭＯＳトランジスタである第２のノイズ分離用トランジスタと、ドレイン端子が前記第１及び第２の被測定トランジスタのソース端子と接続され、ソース端子がグランドラインと接続され、ゲート端子が前記第２の共通バイアス線と接続されたＮチャネル型ＭＯＳトランジスタである定電流駆動用トランジスタと、ドレイン端子が前記第１のノイズ分離用トランジスタのドレイン端子と接続され、ゲート端子が前記第２のノイズ分離用トランジスタのドレイン端子と接続されたＰチャネル型ＭＯＳトランジスタである第１の増幅回路用トランジスタと、ドレイン端子が前記第２のノイズ分離用トランジスタのドレイン端子と接続され、ゲート端子が前記第１のノイズ分離用トランジスタのドレイン端子と接続されたＰチャネル型ＭＯＳトランジスタである第２の増幅回路用トランジスタと、第１入力端子が自己の列に対応する前記列選択線と接続され、第２入力端子が自己の行に対応する前記行選択線と接続されたＮＡＮＤ回路と、ソース端子が電源ラインと接続され、ドレイン端子が前記第１の増幅回路用トランジスタ及び前記第２の増幅回路用トランジスタのソース端子と接続され、ゲート端子が前記ＮＡＮＤ回路の出力端子と接続されたＰチャネル型ＭＯＳトランジスタである第３の増幅回路用トランジスタと、を備え、前記第１の増幅回路用トランジスタのゲート端子は前記第２の増幅回路用トランジスタのドレイン端子と接続され、前記第２の増幅回路用トランジスタのゲート端子は前記第１の増幅回路用トランジスタのドレイン端子と接続されていることを特徴とする。
【００１６】
また、半導体評価回路に係る第４の解決手段として、上記第１の解決手段において、前記第１及び第２の被測定トランジスタがＰチャネル型ＭＯＳトランジスタである場合において、共通バイアス線を具備し、前記評価セルの各々は、ドレイン端子が前記第１の被測定トランジスタのドレイン端子と接続されていると共に前記第１の行選択スイッチを介して前記第１のビット線と接続され、ゲート端子が前記第２の被測定トランジスタのドレイン端子と接続されたＮチャネル型ＭＯＳトランジスタである第１の増幅回路用トランジスタと、ドレイン端子が前記第２の被測定トランジスタのドレイン端子と接続されていると共に前記第２の行選択スイッチを介して前記第２のビット線と接続され、ゲート端子が前記第１の被測定トランジスタのドレイン端子と接続されたＮチャネル型ＭＯＳトランジスタである第２の増幅回路用トランジスタと、ドレイン端子が前記第１及び第２の増幅回路用トランジスタのソース端子と接続され、ゲート端子が前記共通バイアス線と接続されたＮチャネル型ＭＯＳトランジスタである定電流駆動用トランジスタと、第１入力端子が自己の列に対応する前記列選択線と接続され、第２入力端子が自己の行に対応する前記行選択線と接続されたＡＮＤ回路と、ソース端子がグランドラインと接続され、ドレイン端子が前記定電流駆動用トランジスタのソース端子と接続され、ゲート端子が前記ＡＮＤ回路の出力端子と接続されたＮチャネル型ＭＯＳトランジスタである第３の増幅回路用トランジスタと、を備え、前記第１及び第２の被測定トランジスタのソース端子は電源ラインと接続され、前記第１の増幅回路用トランジスタのゲート端子は前記第２の増幅回路用トランジスタのドレイン端子と接続され、前記第２の増幅回路用トランジスタのゲート端子は前記第１の増幅回路用トランジスタのドレイン端子と接続されていることを特徴とする。
【００１７】
また、半導体評価回路に係る第５の解決手段として、上記第３または第４の解決手段において、前記第１の共通プリチャージ線と第２の共通プリチャージ線との電位差に応じた出力信号を出力する検出回路を具備することを特徴とする。
【００１８】
さらに、本発明は、半導体評価方法に係る解決手段として、上述した半導体評価回路を使用し、評価対象となる評価セルの列に属する第１及び第２の列選択スイッチを接続状態にするための列選択信号を前記評価対象となる評価セルの列に属する列選択線に供給すると共に、前記評価対象となる評価セルの行に属する第１及び第２の行選択スイッチを接続状態にするための行選択信号を前記評価対象となる評価セルの行に属する行選択線に供給することにより、前記評価対象となる評価セルを選択する第１の工程と、前記評価対象の評価セル内における第１及び第２の被測定トランジスタの一方のゲート端子に基準電圧を印加し、他方のゲート端子に所定の入力電圧を印加する第２の工程と、前記評価対象の評価セル内における差動増幅回路を非活性化し、前記プリチャージ回路によって前記第１及び第２の共通プリチャージ線をプリチャージする第３の工程と、前記プリチャージ完了後、前記差動増幅回路を活性化し、前記入力電圧を変化させた場合における前記第１の共通プリチャージ線と第２の共通プリチャージ線との電位差に基づいて、前記評価対象の評価セル内における第１及び第２の被測定トランジスタの特性を評価する第４の工程とを有することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、大規模な被測定トランジスタの特性を高精度かつ高速に測定することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して、本発明の一実施形態について説明する。
〔第１実施形態〕
図１は、第１実施形態に係る半導体評価回路の回路構成図である。この図１に示すように、本実施形態に係る半導体評価回路は、ｎ行ｍ列（ｎ、ｍは正の整数）のマトリクス状に配列されたｎ×ｍ個の評価セルＣ１１〜Ｃｎｍ内に設けられた被測定トランジスタの特性を評価するためのＤＭＡ−ＴＥＧであり、１つの評価セル内には４５ｎｍの微細プロセスで作製された１Ｖ系のＮチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである被測定トランジスタが２つ対となるように設けられている。なお、この評価セルＣ１１〜Ｃｎｍの詳細な内部回路構成については後述する。
【００２１】
図１において、符号ＭＢａは第１のメインビット線（第１の共通プリチャージ線）、符号ＭＢｂは第２のメインビット線（第２の共通プリチャージ線）、符号ＰＣはプリチャージ制御線、符号１０はプリチャージ回路、符号２０はセンスアンプ（検出回路）である。
【００２２】
第１のメインビット線ＭＢａ及び第２のメインビット線ＭＢｂは、プリチャージ用配線であり、プリチャージ回路１０によってプリチャージされる。プリチャージ制御線ＰＣは、プリチャージ回路１０にプリチャージ制御信号ＰｒＣｇを供給するための配線である。プリチャージ制御線ＰＣの一端は図示しない制御回路と接続されており、この制御回路にて生成されたプリチャージ制御信号ＰｒＣｇがプリチャージ制御線ＰＣを介してプリチャージ回路１０に供給される。
【００２３】
プリチャージ回路１０は、第１のメインビット線ＭＢａ及び第２のメインビット線ＭＢｂをプリチャージする回路であり、Ｎチャネル型ＭＯＳトランジスタである第１のトランジスタ１０ａ及び第２のトランジスタ１０ｂとから構成されている。第１のトランジスタ１０ａのドレイン端子は電源ライン（１．２Ｖ）と接続され、ソース端子は第１のメインビット線ＭＢａと接続され、ゲート端子はプリチャージ制御線ＰＣと接続されている。第２のトランジスタ１０ｂのドレイン端子は電源ライン（１．２Ｖ）と接続され、ソース端子は第２のメインビット線ＭＢｂと接続され、ゲート端子はプリチャージ制御線ＰＣと接続されている。すなわち、プリチャージ制御信号ＰｒＣｇがハイレベルの場合に、第１のトランジスタ１０ａ及び第２のトランジスタ１０ｂがオン状態となり、第１のメインビット線ＭＢａ及び第２のメインビット線ＭＢｂは１．２Ｖ電源によってプリチャージされる。
【００２４】
センスアンプ２０は、その一方の入力端子が第１のメインビット線ＭＢａと接続され、他方の入力端子が第２のメインビット線ＭＢｂと接続されており、第１のメインビット線ＭＢａと第２のメインビット線ＭＢｂとの電位差を増幅して出力信号ｏｕｔを出力する。
【００２５】
符号Ｘ１〜Ｘｎは、各行（１行目〜ｎ行目）毎に設けられ、各行に属する評価セルを選択するための行選択線である。各行選択線Ｘ１〜Ｘｎの一端は図示しないデコーダ回路と接続されており、このデコーダ回路にて生成されたＸセレクト信号（行選択信号）ＸＳ１〜ＸＳｎは各行選択線Ｘ１〜Ｘｎを介して各行に属する評価セルに供給される。具体的には、例えば１行目の行選択線Ｘ１は１行目に属する評価セルＣ１１〜Ｃ１ｍと接続されており、デコーダ回路にて生成されたＸセレクト信号ＸＳ１は行選択線Ｘ１を介して評価セルＣ１１〜Ｃ１ｍに供給される。同様に、例えばｎ行目の行選択線Ｘｎはｎ行目に属する評価セルＣｎ１〜Ｃｎｍと接続されており、デコーダ回路にて生成されたＸセレクト信号ＸＳｎは行選択線Ｘｎを介して評価セルＣｎ１〜Ｃｎｍに供給される。
【００２６】
符号Ｂ１ａ〜Ｂｍａは、各列（１列目〜ｍ列目）毎に設けられ、各列に属する評価セルに第１のメインビット線ＭＢａのプリチャージ電圧を供給するための第１のビット線である。また、符号Ｂ１ｂ〜Ｂｍｂは、各列（１列目〜ｍ列目）毎に設けられ、各列に属する評価セルに第２のメインビット線ＭＢｂのプリチャージ電圧を供給するための第２のビット線である。具体的には、１列目の第１のビット線Ｂ１ａ及び第２のビット線Ｂ１ｂは、１列目に属する評価セルＣ１１〜Ｃｎ１と接続されており、同様に、ｍ列目の第１のビット線Ｂｍａ及び第２のビット線Ｂｍｂは、ｍ列目に属する評価セルＣ１ｍ〜Ｃｎｍと接続されている。
【００２７】
符号Ｙ１〜Ｙｍは、各列毎に設けられ、各列に属する評価セルを選択するための列選択線である。各列選択線Ｙ１〜Ｙｍの一端は図示しないデコーダ回路と接続されており、このデコーダ回路にて生成されたＹセレクト信号（列選択信号）ＹＳ１〜ＹＳｍは各列選択線Ｙ１〜Ｙｍに供給される。具体的には、例えば１列目の列選択線Ｙ１は１列目に属する評価セルＣ１１〜Ｃｎ１と接続されており、デコーダ回路にて生成されたＹセレクト信号ＹＳ１は列選択線Ｙ１を介して評価セルＣ１１〜Ｃｎ１に供給される。同様に、例えばｍ行目の列選択線Ｙｍはｍ列目に属する評価セルＣ１ｍ〜Ｃｎｍと接続されており、デコーダ回路にて生成されたＹセレクト信号ＹＳｍは列選択線Ｙｍを介して評価セルＣ１ｍ〜Ｃｎｍに供給される。
【００２８】
符号ＢＳ１ａ〜ＢＳｍａは、各列毎に設けられ、列選択線に供給されるＹセレクト信号に応じて、当該列選択線と同一の列に属する第１のビット線と第１のメインビット線ＭＢａとの接続／非接続を切り替えるための第１の列選択スイッチである。具体的には、１列目の第１の列選択スイッチＢＳ１ａの制御端子は列選択線Ｙ１と接続されており、列選択線Ｙ１を介して供給されるＹセレクト信号ＹＳ１に応じて、１列目に属する第１のビット線Ｂ１ａと第１のメインビット線ＭＢａとの接続／非接続を切り替える。同様に、ｍ列目の第１の列選択スイッチＢＳｍａの制御端子は列選択線Ｙｍと接続されており、列選択線Ｙｍを介して供給されるＹセレクト信号ＹＳｍに応じて、ｍ列目に属する第１のビット線Ｂｍａと第１のメインビット線ＭＢａとの接続／非接続を切り替える。なお、本実施形態では、第１の列選択スイッチＢＳ１ａ〜ＢＳｍａは、ハイレベルのＹセレクト信号が供給された場合にオン状態（接続状態）に切り替わるものである。
【００２９】
符号ＢＳ１ｂ〜ＢＳｍｂは、各列毎に設けられ、列選択線に供給されるＹセレクト信号に応じて、当該列選択線と同一の列に属する第２のビット線と第２のメインビット線ＭＢｂとの接続／非接続を切り替えるための第２の列選択スイッチである。具体的には、１列目の第２の列選択スイッチＢＳ１ｂの制御端子は列選択線Ｙ１と接続されており、列選択線Ｙ１を介して供給されるＹセレクト信号ＹＳ１に応じて、１列目に属する第２のビット線Ｂ１ｂと第２のメインビット線ＭＢｂとの接続／非接続を切り替える。同様に、ｍ列目の第２の列選択スイッチＢＳｍｂの制御端子は列選択線Ｙｍと接続されており、列選択線Ｙｍを介して供給されるＹセレクト信号ＹＳｍに応じて、ｍ列目に属する第２のビット線Ｂｍｂと第２のメインビット線ＭＢｂとの接続／非接続を切り替える。なお、本実施形態では、第２の列選択スイッチＢＳ１ｂ〜ＢＳｍｂは、ハイレベルのＹセレクト信号が供給された場合にオン状態（接続状態）に切り替わるものである。
【００３０】
符号Ｂｉａｓ１は、評価セルＣ１１〜Ｃｎｍに第１のバイアス電圧Ｖｂ１を供給するための第１の共通バイアス線である。符号Ｂｉａｓ２は、評価セルＣ１１〜Ｃｎｍに第２のバイアス電圧Ｖｂ２を供給するための第２の共通バイアス線である。これら第１の共通バイアス線Ｂｉａｓ１及び第２の共通バイアス線Ｂｉａｓ２の一端は図示しないバイアス回路と接続されており、このバイアス回路にて生成される第１のバイアス電圧Ｖｂ１が第１の共通バイアス線Ｂｉａｓ１を介して評価セルＣ１１〜Ｃｎｍに供給され、バイアス回路にて生成される第２のバイアス電圧Ｖｂ２が第２の共通バイアス線Ｂｉａｓ２を介して評価セルＣ１１〜Ｃｎｍに供給される。
【００３１】
続いて、評価セルＣ１１〜Ｃｎｍの詳細な内部回路構成について説明する。なお、各評価セルＣ１１〜Ｃｎｍにおける内部回路構成は共通であるため、以下では評価セルＣ１１を代表的に用いて説明する。
【００３２】
図１に示すように、評価セルＣ１１は、対となる第１の被測定トランジスタＤＵＴ１及び第２の被測定トランジスタＤＵＴ２と、第１のノイズ分離用トランジスタＴ１と、第２のノイズ分離用トランジスタＴ２と、定電流駆動用トランジスタＴ３と、第１の増幅回路用トランジスタＴ４と、第２の増幅回路用トランジスタＴ５と、第１の行選択スイッチＳＷ１と、第２の行選択スイッチＳＷ２とから構成されている。
【００３３】
上述したように、第１の被測定トランジスタＤＵＴ１は、Ｎチャネル型ＭＯＳトランジスタであり、ドレイン端子が第１のノイズ分離用トランジスタＴ１のソース端子と接続され、ソース端子が第２の被測定トランジスタＤＵＴ２のソース端子及び定電流駆動用トランジスタＴ３のドレイン端子と接続され、ゲート端子には入力電圧Ｖｉｎが入力されている。第２の被測定トランジスタＤＵＴ２は、Ｎチャネル型ＭＯＳトランジスタであり、ドレイン端子が第２のノイズ分離用トランジスタＴ２のソース端子と接続され、ソース端子が第１の被測定トランジスタＤＵＴ１のソース端子及び定電流駆動用トランジスタＴ３のドレイン端子と接続され、ゲート端子には基準電圧Ｖｒｅｆが入力されている。なお、上記の入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆは、図示しないバイアス回路にて生成され、第１の被測定トランジスタＤＵＴ１及び第２の被測定トランジスタＤＵＴ２のゲート端子に供給される。
【００３４】
第１のノイズ分離用トランジスタＴ１は、ノイズ分離用のＮチャネル型ＭＯＳトランジスタであり、ドレイン端子が第１の増幅回路用トランジスタＴ４のソース端子と接続され、ソース端子が第１の被測定トランジスタＤＵＴ１のドレイン端子と接続され、ゲート端子が第１の共通バイアス線Ｂｉａｓ１と接続されている。第２のノイズ分離用トランジスタＴ２は、ノイズ分離用のＮチャネル型ＭＯＳトランジスタであり、ドレイン端子が第２の増幅回路用トランジスタＴ５のソース端子と接続され、ソース端子が第２の被測定トランジスタＤＵＴ２のドレイン端子と接続され、ゲート端子が第１の共通バイアス線Ｂｉａｓ１と接続されている。
【００３５】
定電流駆動用トランジスタＴ３は、第１の被測定トランジスタＤＵＴ１及び第２の被測定トランジスタＤＵＴ２を定電流駆動するためのＮチャネル型ＭＯＳトランジスタであり、ドレイン端子が第１の被測定トランジスタＤＵＴ１及び第２の被測定トランジスタＤＵＴ２のソース端子と接続され、ソース端子がグランドラインと接続され、ゲート端子が第２の共通バイアス線Ｂｉａｓ２と接続されている。
【００３６】
第１の増幅回路用トランジスタＴ４は、Ｎチャネル型ＭＯＳトランジスタであり、ドレイン端子が第２の増幅回路用トランジスタＴ５のゲート端子と接続され、ソース端子が第１のノイズ分離用トランジスタＴ１のドレイン端子と接続され、ゲート端子が第２の増幅回路用トランジスタＴ５のドレイン端子と接続されている。第２の増幅回路用トランジスタＴ５は、Ｎチャネル型ＭＯＳトランジスタであり、ドレイン端子が第１の増幅回路用トランジスタＴ４のゲート端子と接続され、ソース端子が第２のノイズ分離用トランジスタＴ２のドレイン端子と接続され、ゲート端子が第１の増幅回路用トランジスタＴ４のドレイン端子と接続されている。
【００３７】
第１の行選択スイッチＳＷ１は、自己の行に属する行選択線（ここでは行選択線Ｘ１）に供給されるＸセレクト信号（ここではＸセレクト信号ＸＳ１）に応じて、第１のビット線（ここでは第１のビット線Ｂ１ａ）と第１の増幅回路用トランジスタＴ４のドレイン端子との接続／非接続を切り替える。具体的には、評価セルＣ１１における第１の行選択スイッチＳＷ１の制御端子は行選択線Ｘ１と接続されており、行選択線Ｘ１を介して供給されるＸセレクト信号ＸＳ１に応じて、第１のビット線Ｂ１ａと第１の増幅回路用トランジスタＴ４のドレイン端子との接続／非接続を切り替える。なお、本実施形態では、第１の行選択スイッチＳＷ１は、ハイレベルのＸセレクト信号ＸＳ１が供給された場合にオン状態（接続状態）に切り替わるものである。
【００３８】
第２の行選択スイッチＳＷ２は、自己の行に属する行選択線（ここでは行選択線Ｘ１）に供給されるＸセレクト信号（ここではＸセレクト信号ＸＳ１）に応じて、第２のビット線（ここでは第２のビット線Ｂ１ｂ）と第２の増幅回路用トランジスタＴ５のドレイン端子との接続／非接続を切り替える。具体的には、評価セルＣ１１における第２の行選択スイッチＳＷ２の制御端子は行選択線Ｘ１と接続されており、行選択線Ｘ１を介して供給されるＸセレクト信号ＸＳ１に応じて、第２のビット線Ｂ１ｂと第２の増幅回路用トランジスタＴ５のドレイン端子との接続／非接続を切り替える。なお、本実施形態では、第２の行選択スイッチＳＷ２は、ハイレベルのＸセレクト信号ＸＳ１が供給された場合にオン状態（接続状態）に切り替わるものである。
【００３９】
このように、評価セルＣ１１（〜Ｃｎｍ）は、第１の被測定トランジスタＤＵＴ１、第２の被測定トランジスタＤＵＴ２、第１のノイズ分離用トランジスタＴ１、第２のノイズ分離用トランジスタＴ２、定電流駆動用トランジスタＴ３、第１の行選択スイッチＳＷ１及び第２の行選択スイッチＳＷ２から構成され、第１及び第２の被測定トランジスタのゲート端子に入力されるゲート電圧間の電位差（入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとの電位差）に応じた差動増幅動作を行う差動増幅回路と、クロスカップリングされた第１の増幅回路用トランジスタＴ４及び第２の増幅回路用トランジスタＴ５から構成され、差動増幅回路の差動出力（第１の被測定トランジスタＤＵＴ１及び第２の被測定トランジスタＤＵＴ２の出力）を増幅する増幅回路とを備えた構成となっている。
【００４０】
次に、上記のように構成された第１実施形態に係る半導体評価回路の動作について、図２を参照して説明する。なお、説明の便宜上、以下では評価セルＣ１１が選択された場合を例示して説明するため、図２（ａ）では評価セルＣ１１に関連する回路部分のみを図示し、図２（ｂ）では図２（ａ）における各信号及び各電圧の時間変化を示している。
【００４１】
まず、時刻ｔ１において、デコーダ回路によりハイレベルのＸセレクト信号ＸＳ１が行選択線Ｘ１に供給されると共に、ハイレベルのＹセレクト信号ＹＳ１が列選択線Ｙ１に供給されると、１行目に属する評価セルＣ１１〜Ｃ１ｍにおける第１の行選択スイッチＳＷ１及び第２の行選択スイッチＳＷ２がオン状態に切り替わり、１列目に属する第１の列選択スイッチＢＳ１ａ及び第２の列選択スイッチＢＳ１ｂがオン状態に切り替わることにより、１行１列目の評価セルＣ１１が選択される。
【００４２】
ここで「選択される」とは、測定対象である評価セルＣ１１において、第１のビット線Ｂ１ａと第１の増幅回路用トランジスタＴ４のドレイン端子（言い換えれば第１の被測定トランジスタＤＵＴ１の出力端子であるドレイン端子）とが接続され、第２のビット線Ｂ１ｂと第２の増幅回路用トランジスタＴ５のドレイン端子（言い換えれば第２の被測定トランジスタＤＵＴ２の出力端子であるドレイン端子）とが接続され、第１のビット線Ｂ１ａと第１のメインビット線ＭＢａとが接続され、第２のビット線Ｂ１ｂと第２のメインビット線ＭＢｂとが接続された状態を指す。
【００４３】
この時、バイアス回路によって、第２の被測定トランジスタＤＵＴ２のゲート端子に入力される基準電圧Ｖｒｅｆは、閾値電圧Ｖｔｈ近辺である０．６Ｖに設定されており、第１の被測定トランジスタＤＵＴ１のゲート端子に入力される入力電圧Ｖｉｎは、０．６Ｖ付近に設定されており、また、第１の共通バイアス線Ｂｉａｓ１には１．０Ｖの第１のバイアス電圧Ｖｂ１が供給されている。
【００４４】
ここで、バイアス回路によって第２の共通バイアス線Ｂｉａｓ２に供給する第２のバイアス電圧Ｖｂ２を０Ｖに設定し、制御回路によってプリチャージ制御線ＰＣに供給するプリチャージ制御信号ＰｒＣｇをハイレベルに設定する。これにより、プリチャージ回路１０における第１のトランジスタ１０ａ及び第２のトランジスタ１０ｂはオン状態となり、第１のメインビット線ＭＢａ及び第２のメインビット線ＭＢｂ（つまり第１のビット線Ｂ１ａ及び第２のビット線Ｂ１ｂ）は１．２Ｖにプリチャージされる。また、この時、定電流駆動用トランジスタＴ３は駆動していないため、第１の被測定トランジスタＤＵＴ１及び第２の被測定トランジスタＤＵＴ２を含む差動増幅回路は非活性化されている。
【００４５】
プリチャージの完了後、時刻ｔ２において、プリチャージ制御信号ＰｒＣｇをローレベルに設定すると共に、バイアス回路によって第２の共通バイアス線Ｂｉａｓ２に、定電流駆動用トランジスタＴ３が定電流を流すことの可能な０．４Ｖ程度の第２のバイアス電圧Ｖｂ２を供給する。この時、第１の被測定トランジスタＤＵＴ１及び第２の被測定トランジスタＤＵＴ２を含む差動増幅回路は活性化される。
【００４６】
ここで、第１の被測定トランジスタＤＵＴ１の入力電圧Ｖｉｎとして０．６１Ｖを入力した場合、第１及び第２の被測定トランジスタの閾値電圧Ｖｔｈが等しいと仮定すると、第２の被測定トランジスタＤＵＴ２の基準電圧Ｖｒｅｆが０．６０Ｖであるため、第１の被測定トランジスタＤＵＴ１の方がオン状態となり易くなる。その結果、前述のプリチャージによって第１のメインビット線ＭＢａ及び第１のビット線Ｂ１ａに電気的に接続されている系の寄生容量に蓄積されていた電荷が、第１の被測定トランジスタＤＵＴ１及び定電流駆動用トランジスタＴ３を介してグランドラインに放電されるので、第１のメインビット線ＭＢａ（第１のビット線Ｂ１ａ）の電圧が第２のメインビット線ＭＢｂ（第２のビット線Ｂ１ｂ）の電圧よりも低下し、第２の増幅回路用トランジスタＴ５がオン状態になりにくくなる。
【００４７】
このような状態では、第２のメインビット線ＭＢｂの方にプリチャージされた電荷が残るため、第１のメインビット線ＭＢａと第２のメインビット線ＭＢｂとの間には、第１の被測定トランジスタＤＵＴ１と第２の被測定トランジスタＤＵＴ２とのゲート電圧差（つまり入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとの差）に応じた電位差が生じることになる。センスアンプ２０は、このような第１のメインビット線ＭＢａと第２のメインビット線ＭＢｂとの電位差を検知（増幅）し、出力信号ｏｕｔとしてローレベルの電圧である判定結果“０”を出力する。
【００４８】
一方、例えば入力電圧Ｖｉｎが０．５９Ｖであれば、出力信号ｏｕｔとしてハイレベルの電圧である判定結果“１”が出力される。また、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆと等しい０．６０Ｖの場合には、第１の被測定トランジスタＤＵＴ１及び第２の被測定トランジスタＤＵＴ２を含む差動増幅回路は不定となり、出力信号ｏｕｔとして“０”あるいは“１”のいずれかが出力される。
ここで、プリチャージ回路１０は、プリチャージ終了後、完全にオフとさせても良いが、ＶｉｎとＶｒｅｆの差が少ない場合には、ビット線Ｂ１ａとＢ１ｂ、あるいは、メインビット線ＭＢａおよびＭＢｂのレベルが低下する場合もある。この場合には、プリチャージ用のトランジスタ１０ａ、１０ｂに並列に、常時微小電流を流す負荷トランジスタを用意すれば問題ない。
なお、プリチャージ回路１０のトランジスタ１０ａ、１０ｂは、ここでは３Ｖ系のＮＭＯＳを用いて、ゲートに３Ｖを印加しているので、十分３極管動作をしており、１．２Ｖにプリチャージされる。必要に応じて、ＰＭＯＳを用いても良い。
【００４９】
この判定時間（時刻ｔ２に第２のバイアス電圧Ｖｂ２が０．４Ｖに設定されてから出力信号ｏｕｔのレベルが確定するまでの時間）は、第１のメインビット線ＭＢａ、第２のメインビット線ＭＢｂ等の有する寄生容量が電荷を放電する時間によって決まる。第１のメインビット線ＭＢａ及び第２のメインビット線ＭＢｂに電気的に接続されている系の寄生容量Ｃｐが２ｐＦ、第１の被測定トランジスタＤＵＴ１と第２の被測定トランジスタＤＵＴ２との電流差ΔＩが１００ｎＡ、センスアンプ２０の検知感度がΔＶ＝５０ｍＶとすると、判定時間ｔは概略でｔ＝Ｃｐ×ΔＶ／ΔＩ＝１μｓとなり、高速判定が可能となる。
【００５０】
ここで、プロセスばらつき等の原因により、第１の被測定トランジスタＤＵＴ１及び第２の被測定トランジスタＤＵＴ２の閾値電圧Ｖｔｈがそれぞれ異なっていた場合を考える。例えば、第１の被測定トランジスタＤＵＴ１の閾値電圧Ｖｔｈが０．３５Ｖ、第２の被測定トランジスタＤＵＴ２の閾値電圧Ｖｔｈが０．３０Ｖの場合、入力電圧Ｖｉｎ＝０．３６Ｖのときに出力信号ｏｕｔが“０”、入力電圧Ｖｉｎ＝０．３４Ｖのときに出力信号ｏｕｔが“１”になるので、出力信号ｏｕｔと基準電圧Ｖｒｅｆと入力電圧Ｖｉｎとの関係から、ペアトランジスタである第１の被測定トランジスタＤＵＴ１及び第２の被測定トランジスタＤＵＴ２の閾値電圧の差を高速に判定できる。
【００５１】
この様に、上述してきた一連の評価方法を一つの評価セルに対して繰り返し行い、基準電圧Ｖｒｅｆを固定し、出力信号Ｏｕｔが反転するまで入力電圧Ｖｉｎを変化させる事で一組のペアトランジスタ（第１の被測定トランジスタＤＵＴ１及び第２の被測定トランジスタＤＵＴ２）の閾値電圧の差を求める事が出来る。また、上述してきた一連の評価方法を各評価セルに対して順次実行する事によって、各評価セル内のペアトランジスタの閾値電圧の差の分布を高速かつ高精度に得る事が出来る。
【００５２】
図３は、各評価セルＣ１１〜Ｃｎｍに対して上述した評価を行った結果得られる出力信号の分布の一例を表したものである。図３（ａ）〜（ｅ）は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとの電圧差ΔＶ（＝入力電圧Ｖｉｎ−基準電圧Ｖｒｅｆ）をパラメータにして、各評価セルを選択した時の出力信号ｏｕｔの値（“０”又は“１”）を各評価セルの位置に対応して表している。ここでは、理解を容易にするために１０×１０個の評価セルの評価結果を示している。
【００５３】
図３（ａ）に示す様に、電圧差ΔＶが＋５０ｍＶの場合は全ての評価セルに関して出力信号ｏｕｔが“０”であることから、この例に示したペアトランジスタの閾値電圧の差はすべて＋５０ｍＶ以内であることがわかる。
次に、図３（ｂ）に示す様に電圧差ΔＶを＋２５ｍＶにすると、３行２列に属する評価セル等、一部の評価セル内のペアトランジスタを評価した場合に出力信号ｏｕｔが“１”に変化する。
【００５４】
次に、図３（ｃ）に示す様に電圧差ΔＶを０ｍＶにすると、閾値電圧が等しいペアトランジスタの場合は出力信号ｏｕｔが不定となるが、閾値電圧に差があるペアトランジスタでは出力信号ｏｕｔとして“０”または“１”の確定値が出力される。同様に、図３（ｄ）、（ｅ）に示す様に電圧差ΔＶを順次変化させると、ペアトランジスタの閾値電圧のばらつきの大きさに依存して出力信号ｏｕｔの状態が“０”から“１”へ変化する。
【００５５】
図３（ｆ）には、図３（ａ）〜（ｅ）に示した評価結果をまとめて表示した図を示す。
図３（ｆ）は、電圧差ΔＶを０から４までの番号に対応付けて、ペアトランジスタの閾値電圧の差の分布を表している。例えば、１行１列に属する評価セル内のペアトランジスタは、図３（ｂ）、（ｃ）より電圧差ΔＶ＝＋２５ｍＶから０ｍＶになった時に出力信号ｏｕｔが“０”から“１”に反転しているので、図３（ｆ）において電圧差ΔＶ＝＋２５〜０ｍＶを示す“１”と表される。同様に、１行２列に属する評価セル内のペアトランジスタは、電圧差ΔＶ＝−２５ｍＶから−５０ｍＶになった時に出力信号ｏｕｔが“０”から“１”に反転しているので、図３（ｆ）において電圧差ΔＶ＝−２５〜−５０ｍＶを示す“３”と表される。
なお、図３（ａ）〜（ｆ）に示した評価結果は、ディスプレイやプリンタ等の出力手段によって利用者が認識しやすい様に出力される。
【００５６】
上述した様に、図３（ｆ）は各評価セル内の全てのペアトランジスタの閾値電圧の差を表現できる。これにより、マトリクス状に配列された評価セルのどの場所にどの程度の閾値電圧のばらつきがあるか一目で判断できる。なお、この図は立体的に表す事もできる。
【００５７】
このように本実施形態に係る半導体評価回路によれば、例えば１Ｍ組のペアトランジスタの閾値電圧のばらつきを評価して分析するために必要なテスト時間は、１μｓ×１Ｍ＝１ｓｅｃである。従って、高精度で大量のデータが高速に取得できる。
【００５８】
〔第２実施形態〕
次に、第２実施形態に係る半導体評価回路について説明する。
図４は、第２実施形態に係る半導体評価回路の回路構成図である。なお、図４において図１と同様の構成要素には同一符号を付して説明を省略する。図４に示すように、第２実施形態に係る半導体評価回路において第１実施形態と異なる点は、センスアンプ２０を削除し、各評価セルＣ１１〜Ｃｎｍ内の回路構成を変更した点である。以下では、評価セルＣ１１を代表的に用いて変更点について説明する。
【００５９】
第２実施形態における評価セルＣ１１は、第１実施形態と同様、第１の行選択スイッチＳＷ１及び第２の行選択スイッチＳＷ２と、Ｎチャネル型ＭＯＳトランジスタである第１の被測定トランジスタＤＵＴ１、第２の被測定トランジスタＤＵＴ２、第１のノイズ分離用トランジスタＴ１、第２のノイズ分離用トランジスタＴ２及び定電流駆動用トランジスタＴ３とを備えている点で変更はないが、新たにＰチャネル型ＭＯＳトランジスタである第１の増幅回路用トランジスタＴ６、第２の増幅回路用トランジスタＴ７及び第３の増幅回路用トランジスタＴ８と、ＮＡＮＤ回路３０とを備えている。
【００６０】
第１の増幅回路用トランジスタＴ６のドレイン端子は第２の増幅回路用トランジスタＴ７のゲート端子、第１のノイズ分離用トランジスタＴ１のドレイン端子及び第１の行選択スイッチＳＷ１の一端と接続され、ソース端子は第２の増幅回路用トランジスタＴ７のソース端子及び第３の増幅回路用トランジスタＴ８のドレイン端子と接続され、ゲート端子は第２の増幅回路用トランジスタＴ７のドレイン端子と接続されている。
【００６１】
第２の増幅回路用トランジスタＴ７のドレイン端子は第１の増幅回路用トランジスタＴ６のゲート端子、第２のノイズ分離用トランジスタＴ２のドレイン端子及び第２の行選択スイッチＳＷ２の一端と接続され、ソース端子は第１の増幅回路用トランジスタＴ６のソース端子及び第３の増幅回路用トランジスタＴ８のドレイン端子と接続され、ゲート端子は第１の増幅回路用トランジスタＴ６のドレイン端子と接続されている。
【００６２】
ＮＡＮＤ回路３０は、第１入力端子が自己の列（ここでは１列目）に対応する列選択線（ここではＹ１）と接続され、第２入力端子が自己の行（ここでは１行目）に対応する行選択線（ここではＸ１）と接続されており、Ｙセレクト信号ＹＳ１とＸセレクト信号ＸＳ１との否定論理積信号を第３の増幅回路用トランジスタＴ８のゲート端子に出力する。
【００６３】
第３の増幅回路用トランジスタＴ８のドレイン端子は第１の増幅回路用トランジスタＴ６及び第２の増幅回路用トランジスタＴ７のソース端子と接続され、ソース端子は電源ライン（１．２Ｖ）と接続され、ゲート端子はＮＡＮＤ回路３０の出力端子と接続されている。
【００６４】
このように、第２実施形態では、クロスカップリングされたＰＭＯＳである第１の増幅回路用トランジスタＴ６及び第２の増幅回路用トランジスタＴ７と、ＮＡＮＤ回路３０、ＰＭＯＳである第３の増幅回路用トランジスタＴ８によって、第１の被測定トランジスタＤＵＴ１及び第２の被測定トランジスタＤＵＴ２を含む差動増幅回路の差動出力を増幅する増幅回路を構成している。
【００６５】
続いて、上記のように構成された第２実施形態に係る半導体評価回路の動作について、図５を参照して説明する。なお、説明の便宜上、以下では評価セルＣ１１が選択された場合を例示して説明するため、図５（ａ）では評価セルＣ１１に関連する回路部分のみを図示し、図５（ｂ）では図５（ａ）における各信号及び各電圧の時間変化を示している。
【００６６】
まず、時刻ｔ１において、デコーダ回路によりハイレベルのＸセレクト信号ＸＳ１が行選択線Ｘ１に供給されると共に、ハイレベルのＹセレクト信号ＹＳ１が列選択線Ｙ１に供給されると、第１実施形態と同様に評価セルＣ１１が選択される。この時、ＮＡＮＤ回路３０からローレベル信号が出力されるため、第３の増幅回路用トランジスタＴ８はオン状態となる。
【００６７】
また、バイアス回路によって、第２の被測定トランジスタＤＵＴ２の基準電圧Ｖｒｅｆは閾値電圧Ｖｔｈ近辺である０．６Ｖに設定され、第１の被測定トランジスタＤＵＴ１の入力電圧Ｖｉｎは０．６Ｖ付近に設定され、さらに、第１の共通バイアス線Ｂｉａｓ１に供給される第１のバイアス電圧Ｖｂ１は１．０Ｖに設定される。
【００６８】
ここで、バイアス回路によって第２の共通バイアス線Ｂｉａｓ２に供給する第２のバイアス電圧Ｖｂ２を０Ｖに設定し、制御回路によってプリチャージ制御線ＰＣに供給するプリチャージ制御信号ＰｒＣｇをハイレベルに設定する。これにより、プリチャージ回路１０における第１のトランジスタ１０ａ及び第２のトランジスタ１０ｂはオン状態となり、第１のメインビット線ＭＢａ及び第２のメインビット線ＭＢｂ（第１のビット線Ｂ１ａ及び第２のビット線Ｂ１ｂ）は１．２Ｖにプリチャージされる。
【００６９】
プリチャージの完了後、時刻ｔ２において、プリチャージ制御信号ＰｒＣｇをローレベルに設定すると共に、バイアス回路によって第２の共通バイアス線Ｂｉａｓ２に、定電流駆動用トランジスタＴ３が定電流を流すことの可能な０．４Ｖ程度の第２のバイアス電圧Ｖｂ２を供給する。
【００７０】
ここで、第１の被測定トランジスタＤＵＴ１の入力電圧Ｖｉｎとして０．６１Ｖを入力した場合、第１及び第２の被測定トランジスタの閾値電圧Ｖｔｈが等しいと仮定すると、第２の被測定トランジスタＤＵＴ２の基準電圧Ｖｒｅｆが０．６０Ｖであるため、第１の被測定トランジスタＤＵＴ１の方がオン状態となり易くなる。その結果、第１のメインビット線ＭＢａ（第１のビット線Ｂ１ａ）の電圧が第２のメインビット線ＭＢｂ（第２のビット線Ｂ１ｂ）の電圧よりも低下し、第２の増幅回路用トランジスタＴ７がオン状態になり易くなる。
【００７１】
この場合に、第２のメインビット線ＭＢｂにＶＤＤレベル（１．２Ｖ）の電位を供給すると、第１の増幅回路用トランジスタＴ６がオン状態になりにくくなり、第１の被測定トランジスタＤＵＴ１と第２の被測定トランジスタＤＵＴ２との微小電流差に応じた大きな電圧変換が行われ、第１のメインビット線ＭＢａは判定結果“０”に応じた電位となり、第２のメインビット線ＭＢｂは判定結果“１”に応じた電位となる。
【００７２】
一方、例えば、入力電圧Ｖｉｎが０．６０Ｖの場合、第１の被測定トランジスタＤＵＴ１及び第２の被測定トランジスタＤＵＴ２を含む差動増幅回路は不定となり、第１のメインビット線ＭＢａと第２のメインビット線ＭＢｂとは同電位となる（同一の判定結果となる）。また、例えば、入力電圧Ｖｉｎが０．５９Ｖの場合、第１のメインビット線ＭＢａは判定結果“１”に応じた電位となり、第２のメインビット線ＭＢｂは判定結果“０”に応じた電位となる。
【００７３】
この判定時間（時刻ｔ２に第２のバイアス電圧Ｖｂ２が０．４Ｖに設定されてから第１のメインビット線ＭＢａ及び第２のメインビット線ＭＢｂの電位が確定するまでの時間）は、第１のメインビット線ＭＢａ及び第２のメインビット線ＭＢｂに電気的に接続されている系の寄生容量Ｃｐが２ｐＦ、第１の被測定トランジスタＤＵＴ１と第２の被測定トランジスタＤＵＴ２との電流差ΔＩが１００ｎＡ、第１の増幅回路用トランジスタＴ６及び第２の増幅回路用トランジスタＴ７で構成される増幅回路の検知感度は１ｍＶ程度と高感度なので、メインビット線ＭＢａとＭＢｂとの電位差がΔＶ＝５０ｍＶとなる判定時間ｔは概略でｔ＝Ｃｐ×ΔＶ／ΔＩ＝１μｓとなり、高速判定が可能となる。
【００７４】
なお、第１実施形態と同様に、第１のメインビット線ＭＢａ及び第２のメインビット線ＭＢｂにセンスアンプ２０を接続し、第１のメインビット線ＭＢａと第２のメインビット線ＭＢｂとの電位差をさらに増幅することで、より検知レベルを高速化することが可能となる。
【００７５】
〔第３実施形態〕
次に、第３実施形態に係る半導体評価回路について説明する。
図６は、第３実施形態に係る半導体評価回路の回路構成図である。なお、図６において図１と同様の構成要素には同一符号を付して説明を省略する。図６に示すように、第３実施形態に係る半導体評価回路において第１実施形態と異なる点は、センスアンプ２０及び第１の共通バイアス線Ｂｉａｓ１を削除し、各評価セルＣ１１〜Ｃｎｍ内の回路構成を変更した点である。以下では、評価セルＣ１１を代表的に用いて変更点について説明する。
【００７６】
第３実施形態における評価セルＣ１１は、第１実施形態と同様、第１の行選択スイッチＳＷ１及び第２の行選択スイッチＳＷ２と、Ｎチャネル型ＭＯＳトランジスタである定電流駆動用トランジスタＴ３、第１の増幅回路用トランジスタＴ４及び第２の増幅回路用トランジスタＴ５とを備えている点で変更はないが、第１の被測定トランジスタＤＵＴ１及び第２の被測定トランジスタＤＵＴ２はＰチャネル型ＭＯＳトランジスタであり、新たにＮチャネル型ＭＯＳトランジスタである選択用トランジスタＴ９と、ＡＮＤ回路４０とを備えている。
【００７７】
第１の被測定トランジスタＤＵＴ１のソース端子は電源ライン及び第２の被測定トランジスタＤＵＴ２のソース端子と接続され、ドレイン端子は第１の増幅回路用トランジスタＴ４のドレイン端子及び第１の行選択スイッチＳＷ１の一端と接続され、ゲート端子には入力電圧Ｖｉｎが入力されている。第２の被測定トランジスタＤＵＴ２のソース端子は電源ライン及び第１の被測定トランジスタＤＵＴ１のソース端子と接続され、ドレイン端子は第２の増幅回路用トランジスタＴ５のドレイン端子及び第２の行選択スイッチＳＷ２の一端と接続され、ゲート端子には基準電圧Ｖｒｅｆが入力されている。
【００７８】
第１の増幅回路用トランジスタＴ４のドレイン端子は第２の増幅回路用トランジスタＴ５のゲート端子、第１の被測定トランジスタＤＵＴ１のドレイン端子及び第１の行選択スイッチＳＷ１の一端と接続され、ソース端子は第２の増幅回路用トランジスタＴ５のソース端子及び定電流駆動用トランジスタＴ３のドレイン端子と接続され、ゲート端子は第２の増幅回路用トランジスタＴ５のドレイン端子と接続されている。
【００７９】
第２の増幅回路用トランジスタＴ５のドレイン端子は第１の増幅回路用トランジスタＴ４のゲート端子、第２の被測定トランジスタＤＵＴ２のドレイン端子及び第２の行選択スイッチＳＷ２の一端と接続され、ソース端子は第１の増幅回路用トランジスタＴ４のソース端子及び定電流駆動用トランジスタＴ３のドレイン端子と接続され、ゲート端子は第１の増幅回路用トランジスタＴ４のドレイン端子と接続されている。
【００８０】
ＡＮＤ回路４０は、第１入力端子が自己の列（ここでは１列目）に対応する列選択線（ここではＹ１）と接続され、第２入力端子が自己の行（ここでは１行目）に対応する行選択線（ここではＸ１）と接続されており、Ｙセレクト信号ＹＳ１とＸセレクト信号ＸＳ１との論理積信号を選択用トランジスタＴ９のゲート端子に出力する。選択用トランジスタＴ９のドレイン端子は定電流駆動用トランジスタＴ３のソース端子と接続され、ソース端子はグランドラインと接続され、ゲート端子はＡＮＤ回路４０の出力端子と接続されている。
【００８１】
このように、第３実施形態では、Ｐチャネル型ＭＯＳトランジスタである第１の被測定トランジスタＤＵＴ１及び第２の被測定トランジスタＤＵＴ２によって差動増幅回路を構成し、クロスカップリングされたＮＭＯＳである第１の増幅回路用トランジスタＴ４及び第２の増幅回路用トランジスタＴ５によって、第１の被測定トランジスタＤＵＴ１及び第２の被測定トランジスタＤＵＴ２を含む差動増幅回路の差動出力を増幅する増幅回路を構成している。
【００８２】
続いて、上記のように構成された第３実施形態に係る半導体評価回路の動作について、図７を参照して説明する。なお、説明の便宜上、以下では評価セルＣ１１が選択された場合を例示して説明するため、図７（ａ）では評価セルＣ１１に関連する回路部分のみを図示し、図７（ｂ）では図７（ａ）における各信号及び各電圧の時間変化を示している。
【００８３】
まず、時刻ｔ１において、デコーダ回路によりハイレベルのＸセレクト信号ＸＳ１が行選択線Ｘ１に供給されると共に、ハイレベルのＹセレクト信号ＹＳ１が列選択線Ｙ１に供給されると、第１実施形態と同様に評価セルＣ１１が選択される。この時、ＡＮＤ回路４０からハイレベル信号が出力されるため、選択用トランジスタＴ９はオン状態となる。また、この時、例えば、入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆは、ＶＤＤ−０．６Ｖ（ＰＭＯＳの閾値電圧近辺）と設定しておく。
【００８４】
ここで、バイアス回路によって第２の共通バイアス線Ｂｉａｓ２に供給する第２のバイアス電圧Ｖｂ２を０Ｖに設定し、制御回路によってプリチャージ制御線ＰＣに供給するプリチャージ制御信号ＰｒＣｇをハイレベルに設定する。これにより、プリチャージ回路１０における第１のトランジスタ１０ａ及び第２のトランジスタ１０ｂはオン状態となり、第１のメインビット線ＭＢａ及び第２のメインビット線ＭＢｂ（第１のビット線Ｂ１ａ及び第２のビット線Ｂ１ｂ）は１．２Ｖにプリチャージされる。
【００８５】
プリチャージの完了後、時刻ｔ２において、プリチャージ制御信号ＰｒＣｇをローレベルに設定すると共に、バイアス回路によって定電流駆動用トランジスタＴ３のゲート端子に０．７Ｖ程度の第２のバイアス電圧Ｖｂ２を供給すると（ＮＭＯＳの閾値電圧近辺に設定して定電流動作させると）、評価セルＣ１１内でのセンス動作が開始される。
【００８６】
この時、入力電圧Ｖｉｎ及び基準電圧ＶｒｅｆともにＶＤＤ−０．６Ｖであると、センスに差が付かないため、第１のビット線Ｂ１ａ（第１のメインビット線ＭＢａ）及び第２のビット線Ｂ１ｂ（第２のメインビット線ＭＢｂ）の電位は同時に下がってくる。ここで、入力電圧Ｖｉｎを少し(α＝５ｍＶ）上げると、第１の被測定トランジスタＤＵＴ１の電流駆動能力が落ちるので、第１のビット線Ｂ１ａ及び第１のメインビット線ＭＢａの電位は第２のビット線Ｂ１ｂ及び第２のメインビット線ＭＢｂの電位より低くなる。逆に、入力電圧Ｖｉｎをα分下げると、第１のビット線Ｂ１ａ及び第１のメインビット線ＭＢａの電位は第２のビット線Ｂ１ｂ及び第２のメインビット線ＭＢｂの電位より高くなる。このようにして、第２実施形態と同様に、第１のメインビット線ＭＢａ及び第２のメインビット線ＭＢは判定結果“０”または“１”に応じた電位となる。
【００８７】
クロスカップリングされた第１の増幅回路用トランジスタＴ４及び第２の増幅回路用トランジスタＴ５のセンス感度は高いので、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとの１〜２ｍＶの差、或いは第１の被測定トランジスタＤＵＴ１と第２の被測定トランジスタＤＵＴ２との微小な閾値電圧の差を感度良く、高速にセンス（判定）できる。
【００８８】
なお、第１実施形態と同様に、第１のメインビット線ＭＢａ及び第２のメインビット線ＭＢｂにセンスアンプ２０を接続し、第１のメインビット線ＭＢａと第２のメインビット線ＭＢｂとの電位差をさらに増幅することで、より検知レベルを高速化することが可能となる。
【００８９】
ところで、上記実施形態では、センスアンプ２０の特性ばらつきによる影響を極力なくすために、センスアンプ２０は全ての評価セルに共通に１個だけ設けたが、配線容量が増加し、高速測定を妨げる要因になる場合がある。さらに高速測定を実現するためには、第１及び第２の列選択スイッチの組毎にセンスアンプを複数配置し、さらに、第１及び第２の列選択スイッチを省略して第１及び第２のビット線を直接センスアンプに接続することにより、第１及び第２のメインビット線ＭＢａ、ＭＢｂの配線容量とスイッチの容量が削減でき、高速化が可能となる。しかし、この場合には、センスアンプのばらつきを抑えるために、センスアンプを構成するトランジスタの寸法（Ｌ及びＷ）を大きめに設定して特性ばらつきに強くする等の工夫が必要である。
また、上記実施形態で用いた電圧値は一例である。
【００９０】
以上、本発明の一実施形態について説明したが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、第１及び第２のノイズ分離用トランジスタＴ１、Ｔ２は必ずしも備えなくても良い。また、ペアトランジスタである第１の被測定トランジスタＤＵＴ１及び第２の被測定トランジスタＤＵＴ２の組数は上述した例に限られない。また、行と列の関係を入れ替えても良い。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１実施形態に係る半導体評価回路の回路構成図である。
【図２】本発明の第１実施形態に係る半導体評価回路の第１動作説明図である。
【図３】本発明の第１実施形態に係る半導体評価回路の第２動作説明図である。
【図４】本発明の第２実施形態に係る半導体評価回路の回路構成図である。
【図５】本発明の第２実施形態に係る半導体評価回路の動作説明図である。
【図６】本発明の第３実施形態に係る半導体評価回路の回路構成図である。
【図７】本発明の第３実施形態に係る半導体評価回路の動作説明図である。
【図８】従来の半導体評価回路の回路構成図である。
【符号の説明】
【００９２】
Ｃ１１〜Ｃｎｍ…評価セル、ＭＢａ…第１のメインビット線、ＭＢｂ…第２のメインビット線、ＰＣ…プリチャージ制御線、１０…プリチャージ回路、２０…センスアンプ、Ｘ１〜Ｘｎ…行選択線、Ｂ１ａ〜Ｂｍａ…第１のビット線、Ｂ１ｂ〜Ｂｍｂ…第２のビット線、Ｙ１〜Ｙｍ…列選択線、ＢＳ１ａ〜ＢＳｍａ…第１の列選択スイッチ、ＢＳ１ｂ〜ＢＳｍｂ…第２の列選択スイッチ、Ｂｉａｓ１…第１の共通バイアス線、Ｂｉａｓ２…第２の共通バイアス線、ＤＵＴ１…第１の被測定トランジスタ、ＤＵＴ２…第２の被測定トランジスタ、Ｔ１…第１のノイズ分離用トランジスタ、Ｔ２…第２のノイズ分離用トランジスタ、Ｔ３…定電流駆動用トランジスタ、Ｔ４、Ｔ６…第１の増幅回路用トランジスタ、Ｔ５、Ｔ７…第２の増幅回路用トランジスタ、Ｔ８…第３の増幅回路用トランジスタ、Ｔ９…選択用トランジスタ、ＳＷ１…第１の行選択スイッチ、ＳＷ２…第２の行選択スイッチ、３０…ＮＡＮＤ回路、４０…ＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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