(57)【特許請求の範囲】
【請求項１】
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
前記第１および第２のインバータの各出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップに対してデータ書き込みを行う場合または前記フリップフロップから前記２本のビット線を介してデータ読み出しを行う場合にＯＮとされる第１および第２のスイッチとを有し、
前記不揮発性記憶部は、
前記第１のインバータの出力ノードとバイアス供給ノードとの間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、
前記第２のインバータの出力ノードと前記バイアス供給ノードとの間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、
前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記バイアス供給ノードに向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記バイアス供給ノードから前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子である不揮発性メモリセルにより構成された不揮発性メモリセルアレイを有する不揮発性メモリであって、
前記不揮発性メモリセルにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストアを行う場合には、前記第１および第２のスイッチをＯＦＦ、前記第３および第４のスイッチをＯＮとし、前記揮発性記憶部において“１”／“０”を表現するのに用いている２種類の電圧の中間の電圧を前記バイアス供給ノードに供給し、
前記不揮発性メモリセルにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコールを行う場合には、前記第１および第２のスイッチをＯＦＦ、前記第３および第４のスイッチをＯＮとし、前記バイアス供給ノードに所定の電圧を供給した状態において、前記揮発性記憶部のフリップフロップに対する電源電圧を立ち上げることを特徴とする不揮発性メモリ。
【請求項２】
前記第１および第２の抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項１に記載の不揮発性メモリ。
【請求項３】
前記第３および第４のスイッチは、電界効果トランジスタであり、
前記不揮発性メモリセルをＳＲＡＭのメモリセルとして機能させるときには前記揮発性メモリセルのフリップフロップに第１の電圧を電源電圧として与え、
前記不揮発性メモリセルに前記ストアを行わせるときに、前記揮発性メモリセルのフリップフロップに前記第１の電圧より高い第２の電圧を電源電圧として与えることを特徴とする請求項１または２に記載の不揮発性メモリ。
【請求項４】
前記不揮発性メモリセルに前記リコールを行わせるときに、前記バイアス供給ノードに与える電圧を０Ｖより高くすることを特徴とする請求項１〜３のいずれか１の請求項に記載の不揮発性メモリ。
【請求項５】
前記第３および第４のスイッチは、電界効果トランジスタであり、前記不揮発性メモリセルに前記ストアを行わせるとき、前記不揮発性記憶部のフリップフロップに与える電源電圧よりも大きな電圧を前記第３および第４のスイッチである各電界効果トランジスタのゲートに与えて各電界効果トランジスタをＯＮさせることを特徴とする請求項１〜４のいずれか１の請求項に記載の不揮発性メモリ。
【請求項６】
前記不揮発性メモリセルに前記リコールを行わせるとき、前記リコールのために前記不揮発性記憶部のフリップフロップに与える電源電圧を立ち上げるときの立ち上げ後の電源電圧よりも低い電圧を前記第３および第４のスイッチである各電界効果トランジスタのゲートに与えて各電界効果トランジスタをＯＮさせることを特徴とする請求項５に記載の不揮発性メモリ。
【請求項７】
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
前記フリップフロップと前記フリップフロップに低電位側電源電圧を供給するための電源線との間に介挿された電源スイッチと、
前記第１および第２のインバータの各出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップにデータ書き込みを行う場合または前記フリップフロップから前記２本のビット線を介してデータ読み出しを行う場合にＯＮとされる第１および第２のスイッチとを有し、
前記不揮発性記憶部は、
前記第１のインバータの出力ノードとバイアス供給ノードとの間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、
前記第２のインバータの出力ノードと前記バイアス供給ノードとの間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、
前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記バイアス供給ノードに向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記バイアス供給ノードから前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であることを特徴とする不揮発性メモリセル。
【請求項８】
不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイと、
前記不揮発性メモリセルアレイにおける各不揮発性メモリセルの動作を制御する制御手段と、
当該不揮発性メモリに対する電源電圧を昇圧して出力する昇圧回路と、当該不揮発性メモリに対する電源電圧を降圧して出力する降圧回路と、前記昇圧回路の出力電圧、前記降圧回路の出力電圧または当該不揮発性メモリに対する電源電圧を選択して出力する出力調整回路とを有する電源制御回路を有し、
前記不揮発性メモリセルは、揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
前記第１および第２のインバータの各出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップにデータ書き込みを行う場合または前記フリップフロップから前記２本のビット線を介してデータ読み出しを行う場合にＯＮとされる第１および第２のスイッチとを有し、
前記不揮発性記憶部は、
前記第１のインバータの出力ノードとバイアス供給ノードとの間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、
前記第２のインバータの出力ノードと前記バイアス供給ノードとの間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、
前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記バイアス供給ノードに向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記バイアス供給ノードから前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であり、
前記制御手段は、
前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを選択し、当該不揮発性メモリセルの前記第１および第２のスイッチをＯＦＦ、前記第３および第４のスイッチをＯＮとし、当該不揮発性メモリの前記バイアス供給ノードに所定のソース電圧を与え、当該不揮発性メモリの前記揮発性記憶部から前記不揮発性記憶部へデータを書き込むストアを行わせるストア制御手段と、
前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを選択し、当該不揮発性メモリセルの前記第１および第２のスイッチをＯＦＦ、前記第３および第４のスイッチをＯＮとし、当該不揮発性メモリの前記バイアス供給ノードに所定のソース電圧を与え、当該不揮発性メモリセルのフリップフロップに対する電源電圧を立ち上げることにより、当該不揮発性メモリセルの前記不揮発性記憶部から前記揮発性記憶部へデータを書き込むリコールを行わせるリコール制御手段とを有し、
前記ストア制御手段および前記リコール制御手段は、前記出力調整回路の出力電圧を利用して所望の不揮発性メモリセルの前記第３および第４のスイッチをＯＮさせる活性化信号と、所望の不揮発性メモリセルのバイアス供給ノードに供給するソース電圧と、所望の不揮発性メモリセルのフリップフロップに対する電源電圧を発生することを特徴とする不揮発性メモリ。
【請求項９】
不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイと、
前記不揮発性メモリセルアレイにおいて制御対象とする不揮発性メモリセルが属する行を選択する行デコーダとを有し、
前記不揮発性メモリセルは、揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
前記第１および第２のインバータの各出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップにデータ書き込みを行う場合または前記フリップフロップから前記２本のビット線を介してデータ読み出しを行う場合にＯＮとされる第１および第２のスイッチとを有し、
前記不揮発性記憶部は、
前記第１のインバータの出力ノードとバイアス供給ノードとの間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、
前記第２のインバータの出力ノードと前記バイアス供給ノードとの間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、
前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記バイアス供給ノードに向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記バイアス供給ノードから前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であり、
前記行デコーダは、
前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを行単位で選択し、当該不揮発性メモリセルの前記第１および第２のスイッチをＯＦＦ、前記第３および第４のスイッチをＯＮとし、当該不揮発性メモリセルの前記バイアス供給ノードに所定のソース電圧を与え、当該不揮発性メモリセルの前記揮発性記憶部から前記不揮発性記憶部へデータを書き込むストアを行わせるストア制御手段と、
前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを行単位で選択し、当該不揮発性メモリセルの前記第１および第２のスイッチをＯＦＦ、前記第３および第４のスイッチをＯＮとし、当該不揮発性メモリセルの前記バイアス供給ノードに所定のソース電圧を与え、当該不揮発性メモリセルのフリップフロップに対する電源電圧を立ち上げることにより、当該不揮発性メモリセルの前記不揮発性記憶部から前記揮発性記憶部へデータを書き込むリコールを行わせるリコール制御手段とを有することを特徴とする不揮発性メモリ。
【請求項１０】
前記ストア制御手段は、前記ストアの対象とする不揮発性メモリセルが属する行を順次切り換え、前記不揮発性メモリセルアレイの全行について前記ストアを行わせ、前記リコール制御手段は、前記リコールの対象とする不揮発性メモリセルが属する行を順次切り換え、前記不揮発性メモリセルアレイの全行について前記リコールを行わせことを特徴とする請求項９に記載の不揮発性メモリ。
【請求項１１】
前記不揮発性メモリに対する電源電圧を昇圧して出力する昇圧回路と、前記不揮発性メモリに対する電源電圧を降圧して出力する降圧回路と、前記昇圧回路の出力電圧、前記降圧回路の出力電圧または前記不揮発性メモリに対する電源電圧を選択して出力する出力調整回路とを有する電源制御回路を有し、
前記行デコーダは、前記不揮発性メモリセルアレイの各行に対応付けられた複数の行選択回路を有し、
各行に対応した各行選択回路は、
行アドレスが当該行を示す場合にアドレス一致検出信号をアクティブレベルとするアドレス一致検出回路と、
前記アドレス一致検出信号に応じて、当該行に属する各不揮発性メモリセルの不揮発性記憶部の第３および第４のスイッチをＯＮさせる活性化信号を供給する第１のレベルシフタと、
前記アドレス一致検出信号に応じて、当該行に属する各不揮発性メモリセルの不揮発性記憶部のバイアス供給ノードにソース電圧を供給する第２のレベルシフタと、
前記不揮発性メモリに対する電源電圧が立ち上がった後の最初の前記アドレス一致検出信号が発生してから所定時間が経過した後、当該行に属する各不揮発性メモリセルの揮発性記憶部のフリップフロップに対する高電位側電源電圧を立ち上げる第３のレベルシフタとを有し、
前記出力調整回路の出力電圧を前記第１〜第３のレベルシフタに高電位側電源電圧として与えることを特徴とする請求項９または１０に記載の不揮発性メモリ。
【請求項１２】
前記各行に対応した各行選択回路が、前記不揮発性メモリセルアレイにおいて前記ストアの対象とする行を順次切り換えて、前記不揮発性メモリセルアレイの各行についての前記ストアを行わせることを特徴とする請求項１１に記載の不揮発性メモリ。
【請求項１３】
前記各行に対応した各行選択回路が、前記不揮発性メモリセルアレイにおいて前記リコールの対象とする行を順次切り換えて、前記不揮発性メモリセルアレイの各行についての前記リコールを行わせることを特徴とする請求項１１に記載の不揮発性メモリ。
【請求項１４】
前記不揮発性メモリセルアレイでは、各列の不揮発性メモリセルのフリップフロップに高電位側電源電圧を供給する電源線が列方向に配線されるとともに、各行の不揮発性メモリセルのフリップフロップに低電位側電源電圧を供給する電源線が行方向に配線され、
前記行デコーダは、選択した行に属する各不揮発性メモリセルについて、前記リコールを行わせるために、当該行に属する各不揮発性メモリセルに低電位側電源電圧を供給するための電源線のレベルを高電位側電源電圧と同一のレベルから低下させることにより、前記揮発性記憶部のフリップフロップに対する電源電圧を立ち上げることを特徴とする請求項９に記載の不揮発性メモリ。
【請求項１５】
前記不揮発性メモリに対する電源電圧を昇圧して出力する昇圧回路と、前記不揮発性メモリに対する電源電圧を降圧して出力する降圧回路と、前記昇圧回路の出力電圧、前記降圧回路の出力電圧または前記不揮発性メモリに対する電源電圧を選択して出力する出力調整回路とを有する電源制御回路を有し、
前記行デコーダは、前記不揮発性メモリセルアレイの各行に対応付けられた複数の行選択回路を有し、
各行に対応した各行選択回路は、
行アドレスが当該行を示す場合にアドレス一致検出信号を出力するアドレス一致検出回路と、
前記アドレス一致検出信号に応じて、当該行に属する各不揮発性メモリセルの不揮発性記憶部の第３および第４のスイッチをＯＮさせる活性化信号を出力する第１のレベルシフタと、
前記アドレス一致検出信号に応じて、当該行に属する各不揮発性メモリセルの不揮発性記憶部のバイアス供給ノードにソース電圧を供給する第２のレベルシフタと、
前記不揮発性メモリに対する電源電圧が立ち上がった後の最初の前記アドレス一致検出信号が発生してから所定時間が経過した後、ＯＮとなり、当該行に属する各不揮発性メモリセルの揮発性記憶部のフリップフロップに対して低電位側電源電圧を供給する電源スイッチとを有し、
前記出力調整回路の出力電圧を前記第１および第２のレベルシフタに高電位側電源電圧として与えることを特徴とする請求項１４に記載の不揮発性メモリ。
【請求項１６】
前記各行に対応した各行選択回路が、前記不揮発性メモリセルアレイにおいて前記リコールの対象とする行を順次切り換えて、前記不揮発性メモリセルアレイの各行についての前記リコールを行わせることを特徴とする請求項１５に記載の不揮発性メモリ。
【請求項１７】
前記不揮発性メモリセルアレイの各不揮発性メモリセルの各揮発性記憶部は、前記フリップフロップと前記フリップフロップに高電位側電源電圧を供給する電源線との間に介挿された電源スイッチを各々有し、
前記不揮発性メモリセルアレイでは、各列の不揮発性メモリセルのフリップフロップに高電位側電源電圧および低電位側電源電圧を供給する各電源線が列方向に配線され、
前記行デコーダは、選択した行に属する各不揮発性メモリセルについて、前記リコールを行わせるために、当該行に属する各不揮発性メモリセルの各揮発性記憶部の前記電源スイッチをＯＮにすることにより、前記揮発性記憶部のフリップフロップに対する電源電圧を立ち上げることを特徴とする請求項９に記載の不揮発性メモリ。
【請求項１８】
前記不揮発性メモリに対する電源電圧を昇圧して出力する昇圧回路と、前記不揮発性メモリに対する電源電圧を降圧して出力する降圧回路と、前記昇圧回路の出力電圧、前記降圧回路の出力電圧または前記不揮発性メモリに対する電源電圧を選択して出力する出力調整回路とを有する電源制御回路を有し、
前記行デコーダは、前記不揮発性メモリセルアレイの各行に対応付けられた複数の行選択回路を有し、
各行に対応した各行選択回路は、
行アドレスが当該行を示す場合にアドレス一致検出信号を出力するアドレス一致検出回路と、
前記アドレス一致検出信号に応じて、当該行に属する各不揮発性メモリセルの不揮発性記憶部の第３および第４のスイッチをＯＮさせる活性化信号を出力する第１のレベルシフタと、
前記アドレス一致検出信号に応じて、当該行に属する各不揮発性メモリセルの不揮発性記憶部のバイアス供給ノードにソース電圧を供給する第２のレベルシフタと、
前記不揮発性メモリに対する電源電圧が立ち上がった後の最初の前記アドレス一致検出信号が発生してから所定時間が経過した後、当該行に属する各不揮発性メモリセルの揮発性記憶部の電源スイッチをＯＮさせる選択信号を出力する第３のレベルシフタとを有し、
前記出力調整回路の出力電圧を前記第１〜第３のレベルシフタに高電位側電源電圧として与えることを特徴とする請求項１７に記載の不揮発性メモリ。
【請求項１９】
前記不揮発性メモリセルアレイの各不揮発性メモリセルの各揮発性記憶部は、前記フリップフロップと前記フリップフロップに低電位側電源電圧を供給する電源線との間に介挿された電源スイッチを各々有し、
前記不揮発性メモリセルアレイでは、各列の不揮発性メモリセルのフリップフロップに高電位側電源電圧および低電位側電源電圧を供給する各電源線が列方向に配線され、
前記行デコーダは、選択した行に属する各不揮発性メモリセルについて、前記リコールを行わせるために、当該行に属する各不揮発性メモリセルの各揮発性記憶部の前記電源スイッチをＯＮにすることにより、前記揮発性記憶部のフリップフロップに対する電源電圧を立ち上げることを特徴とする請求項９に記載の不揮発性メモリ。
【請求項２０】
前記不揮発性メモリに対する電源電圧を昇圧して出力する昇圧回路と、前記不揮発性メモリに対する電源電圧を降圧して出力する降圧回路と、前記昇圧回路の出力電圧、前記降圧回路の出力電圧または前記不揮発性メモリに対する電源電圧を選択して出力する出力調整回路とを有する電源制御回路を有し、
前記行デコーダは、前記不揮発性メモリセルアレイの各行に対応付けられた複数の行選択回路を有し、
各行に対応した各行選択回路は、
行アドレスが当該行を示す場合にアドレス一致検出信号を出力するアドレス一致検出回路と、
前記アドレス一致検出信号に応じて、当該行に属する各不揮発性メモリセルの不揮発性記憶部の第３および第４のスイッチをＯＮにする活性化信号を出力する第１のレベルシフタと、
前記アドレス一致検出信号に応じて、当該行に属する各不揮発性メモリセルの不揮発性記憶部のバイアス供給ノードにソース電圧を供給する第２のレベルシフタと、
前記不揮発性メモリに対する電源電圧が立ち上がった後の最初の前記アドレス一致検出信号が発生してから所定時間が経過した後、当該行に属する各不揮発性メモリセルの揮発性記憶部の電源スイッチをＯＮさせる選択信号を出力するバッファとを有し、
前記出力調整回路の出力電圧を前記第１および第２のレベルシフタに高電位側電源電圧として与えることを特徴とする請求項１９に記載の不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、抵抗変化型素子を利用した不揮発性メモリセルおよびこの不揮発性メモリセルを備えた不揮発性メモリメモリに関する。
【背景技術】
【０００２】
微細化に限界が見えてきたフラッシュメモリあるいはＤＲＡＭに代わり、近年、次世代不揮発性メモリとして抵抗変化型素子を利用してデータを記憶する抵抗変化型メモリが注目されている。この抵抗変化型素子としては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；磁気抵抗ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；相変化ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；抵抗変化型ＲＡＭ）等に用いられているものが挙げられる。このような抵抗変化型素子を利用したメモリは、フラッシュメモリのような複雑なプロセスを必要とせず、標準ロジックプロセスと相性が良く、微細化に向いていること、低電圧で動作することより、将来性を有望視されている。
【０００３】
この種の抵抗変化型素子を利用したメモリの素子構成、特性およびアレイ構成は、例えば非特許文献１に開示されている。この非特許文献１は、ＭＲＡＭに関するものであるが、１個のトランジスタと１個の抵抗変化型素子とからなるシンプルな構成のメモリセルを開示している。非特許文献１によると、このメモリセルは、１．２Ｖの低電圧で書き込み、読み出しが可能であり、書込電流は４９μＡ、データ“１”の記憶状態である高抵抗状態のメモリセルからの読出電流は１０μＡ、データ“０”の記憶状態である低抵抗状態のメモリセルからの読出電流は１５μＡであり、低消費電力化を実現できている。また、非特許文献１の図１によれば、メモリセルへの書込電圧を±０．６Ｖ程度までは低下させることができそうである。
【０００４】
図２１（ａ）および（ｂ）は、抵抗変化型素子として代表的なＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子を利用したメモリセルの構成と動作を示す図である。図２１に示すように、ＭＴＪ素子は、磁気の方向が一定のピン層と、トンネルバリア膜と、磁気の方向が変化するフリー層とからなる。図２１（ａ）に示すように、フリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、ＭＴＪ素子は低抵抗となり、データ“０”を記憶した状態となる。逆に、図２１（ｂ）に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、ＭＴＪ素子は高抵抗となり、データ“１”を記憶した状態になる。このようなＭＴＪ素子によりメモリセルを構成する場合には、図２１（ａ）および（ｂ）に例示するように、ＭＴＪ素子を選択するためのスイッチとして、トランジスタＴｓがＭＴＪ素子に直列接続される。
【０００５】
図２２は、図２１（ａ）および（ｂ）に示すようなメモリセルにより構成されたメモリアレイの断面構造を例示する図である。図２２に示す例では、半導体基板に図２１（ａ）および（ｂ）に示す選択用のトランジスタＴｓが形成されている。各トランジスタＴｓのゲートには選択電圧ＷＬが与えられる。また、トランジスタＴｓのソースは、スルーホールと第１層メタル配線１Ｍとを介して書込電圧ＢＬを供給するための第２層メタル配線２Ｍに接続されている。また、トランジスタＴｓのドレインは、スルーホールを介してＭＴＪ素子のピン層に接続され、このＭＴＪ素子のフリー層はスルーホールを介してソース電圧ＳＬを供給するための第２層メタル配線２Ｍに接続されている。
【０００６】
特許文献１は、抵抗変化型素子を用いた書き換え可能な不揮発性ＲＡＭを開示している。この特許文献１の不揮発性ＲＡＭでは、抵抗変化型素子として、相変化メモリ素子を使用している。
【０００７】
図２３は、特許文献１の図３に開示された不揮発性ＲＡＭのメモリセルの構成を示す回路図である。図２３では、ＰチャネルトランジスタＰ０およびＮチャネルトランジスタＮ０からなるインバータと、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１からなるインバータとによりフリップフロップが構成されている。ＰチャネルトランジスタＰ０およびＮチャネルトランジスタＮ０からなるインバータの出力ノードＳ０はＮチャネルトランジスタＮａ０を介してビット線ＢＬ０に接続されている。また、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１からなるインバータの出力ノードＳ１はＮチャネルトランジスタＮａ１を介してビット線ＢＬ１に接続されている。そして、ＮチャネルトランジスタＮａ０およびＮａ１には、選択電圧ＷＬが与えられる。以上の回路は、通常のＳＲＡＭ用のメモリセルである。図２３に示すメモリセルでは、このＳＲＡＭ用メモリセルに対して、相変化メモリ素子ＲｒおよびＲｍと、ＮチャネルトランジスタＮｓが追加されている。ここで、相変化メモリ素子ＲｒはＰチャネルトランジスタＰ０のソースと電源線ＰＷＲの間に、相変化メモリ素子ＲｍはＰチャネルトランジスタＰ１のソースと電源線ＰＷＲの間に各々介挿されている。ＮチャネルトランジスタＮｓは、ＰチャネルトランジスタＰ１および相変化メモリ素子Ｒｍの接続点とストア線ＳＴＲとの間に介挿されており、そのゲートにはノードＳ０の電圧が与えられる。
【０００８】
特許文献１によると、相変化メモリ素子の一方（Ｒｒ）は参照（リファレンス）抵抗であり、他の一方の相変化メモリ（論理記憶抵抗Ｒｍ）が変化する高抵抗（論理値１）と低抵抗（論理値０）との間の抵抗値に予め設定されている。論理記憶抵抗Ｒｍは、電源線ＰＷＲ、スイッチング素子（トランジスタＮｓ）、ストア線ＳＴＲにより、相変化を起こす電流を印加される。読み出し時は、点線で示したＳＲＡＭ回路部を通常のＳＲＡＭとして動作させている。この動作のときの論理記憶抵抗Ｒｍは低抵抗値に設定されている。そして、電源が消える前に、ストア線ＳＴＲの電圧を変化させ、トランジスタＮｓにより論理記憶抵抗Ｒｍに電流を流すことで、ＳＲＡＭ回路部に記憶されている論理値を移す（ストア）。電源が入ると、相変化メモリ素子Ｒｍに移された記憶内容を、ＳＲＡＭ回路部に戻す（リコール）。このように電源がオフ（ＯＦＦ）するときとオン（ＯＮ）するときに、相変化メモリの論理記憶抵抗ＲｍとＳＲＡＭ回路部とで記憶内容を移したり戻したりすることで、不揮発性メモリとして動作する（以上、特許文献１の段落００１２、００１３参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第３８４５７３４号
【非特許文献】
【００１０】
【非特許文献１】電子情報通信学会  信学技報ＩＣＩＣＥ  Ｔｅｃｈｎｉｃａｌ  Ｒｅｐｏｒｔ  ＩＣＤ２０１０−７  ｐ３５〜ｐ４０
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述した特許文献１の不揮発性ＲＡＭには、幾つかの問題がある。まず、特許文献１の不揮発性ＲＡＭでは、抵抗変化型素子として、相変化メモリ素子を使用しているが、この相変化メモリ素子は、いわゆるモノポーラ型の抵抗変化素子であり、データ“１”を書き込む場合も、データ“０”を書き込む場合も同一方向の電流を流す必要がある。このため、データの書き込みのための制御が複雑になる。また、相変化メモリ素子は、書き込み特性と消去特性が大きく異なるので、高速に書き換えることができない。また、図２３にも示すように、特許文献１の不揮発性ＲＡＭでは、フリップフロップを構成する２つのインバータの電源電流経路上に抵抗値の変化する相変化メモリ素子（ＲｒとＲｍ）が介挿されている。このため、フリップフロップがアンバランスとなり、ＳＲＡＭの特性として最も重要なＳＮＭ（Ｓｔａｔｉｃ  Ｎｏｉｓｅ  Ｍａｒｇｉｎ；スタティックノイズマージン）に大きな悪影響を与える。
以下、このＳＮＭへの悪影響について説明する。
【００１２】
図２４は一般的なＳＲＡＭ用のメモリセルの構成を示す回路図である。図示の例では、ＰチャネルトランジスタＰ１、Ｐ２、ＮチャネルトランジスタＮ１、Ｎ２、Ｔａ１およびＴａ２により１つのメモリセルが構成されている。
【００１３】
図２５（ａ）〜（ｄ）は、図２４に示すメモリセルのＳＮＭの特性を例示するものである。図２５（ａ）〜（ｄ）において、横軸はトランジスタＰ１およびＮ１の共通接続点の電圧Ｖ０を示し、縦軸はトランジスタＰ２およびＮ２の共通接続点の電圧Ｖ１を示す。
【００１４】
図２５（ａ）〜（ｄ）において破線の曲線および実線の曲線は各々バタフライ曲線と呼ばれる。これらの２本のバタフライ曲線は、途中で互いに交差して、上下および左右の位置関係が入れ替わる。そして、図２５（ａ）〜（ｄ）の各々には、破線のバタフライ曲線と実線のバタフライ曲線との間に挟まれた２つの領域内に各々収まる２個の正方形が描かれているが、この正方形の大きさがＳＮＭの大きさである。さらに詳述すると、破線のバタフライ曲線が右上、実線のバタフライ曲線が左下となる領域における両バタフライ曲線間の正方形は、トランジスタＰ１およびＮ１の両ドレインの接続点の電圧Ｖ０を上昇させるようなノイズが発生するとき、メモリセルの記憶内容を反転させないノイズレベルの許容値を示すＳＮＭ（以下、便宜上、第１のＳＮＭという）である。また、実線のバタフライ曲線が右上、破線のバタフライ曲線が左下となる領域における両バタフライ曲線間の正方形は、トランジスタＰ２およびＮ２の両ドレインの接続点の電圧Ｖ１を上昇させるようなノイズが発生するとき、メモリセルの記憶内容を反転させないノイズレベルの許容値を示すＳＮＭ（以下、便宜上、第２のＳＮＭという）である。
【００１５】
図２５（ａ）および（ｃ）は、ＳＲＡＭの電源電圧ＶＤＤを１．０ＶとしたときのＳＮＭ特性を各々例示している。図２５（ａ）に示す例では、メモリセルを構成する各トランジスタのベータ値βや閾値電圧Ｖｔのバランスが取れており、第１のＳＮＭおよび第２のＳＮＭが同程度であり、かつ、いずれも十分な大きさとなっている。従って、このメモリセルでは、安定したライトアクセスおよびリードアクセスが可能である。
【００１６】
ところが、バタフライ曲線は、トランジスタＰ１、Ｎ１、Ｐ２、Ｎ２の各々のベータ値のバランスや閾値電圧のバランスに左右される。例えば図２５（ａ）において、トランジスタＰ２のベータ値βｐとトランジスタＮ２のベータ値βｎとのベータレシオβｐ／βｎが高くなると、破線のバタフライ曲線は右上方向に張り出す。逆にこのベータレシオβｐ／βｎが低くなると、破線のバタフライ曲線は、左下方向に退行する。また、トランジスタＮ２の閾値電圧Ｖｔｎが増加して、トランジスタＰ２の閾値電圧Ｖｔｐが減少すると、破線のバタフライ曲線が急激に立ち下がる電圧Ｖ０が高くなる。逆にトランジスタＮ２の閾値電圧Ｖｔｎが減少して、トランジスタＰ２の閾値電圧Ｖｔｐが増加すると、破線のバタフライ曲線が急激に立ち下がる電圧Ｖ０は低くなる。
【００１７】
また、電圧Ｖ０を０ＶからＶＤＤまで上昇させる過程において、トランジスタＮ２がＯＮするとき、このトランジスタＮ２にトランジスタＴａ２を介して電流が流れ込むため、電圧Ｖ１はＶＳＳレベル（０Ｖ）まで下がり切らず、ＶＳＳレベルから浮く。仮にトランジスタＴａ２を介して流れ込む電流が一定である場合、このときの電圧Ｖ１のＶＳＳレベルからの浮きは、トランジスタＮ２の閾値電圧Ｖｔｎが高いほど、あるいはトランジスタＮ２のベータ値βｎが低いほど大きくなる。
【００１８】
このように破線のバタフライ曲線は、トランジスタＰ２、Ｎ２の閾値電圧やベータ値の変化の影響を受ける。一方、実線のバタフライ曲線は、主にトランジスタＰ１、Ｎ１のベータ値のバランス、閾値電圧のバランスの変化の影響を受ける。このようにバタフライ曲線が各トランジスタの閾値電圧やベータ値の変化の影響を受けるため、第１および第２のＳＮＭも、各トランジスタの閾値電圧やベータ値の変化の影響を受けることとなる。
【００１９】
図２５（ｃ）に示す例では、メモリセルを構成する各トランジスタの閾値電圧Ｖｔまたはベータ値間にアンバランスが生じており、第１のＳＮＭは十分な大きさがあるが、第２のＳＮＭがやや小さくなっている。
【００２０】
このようにメモリセルを構成する各トランジスタの特性（具体的には閾値電圧ＶＴやベータ値）がばらつくと、これに起因して第１および第２のＳＮＭの各々の大きさにばらつきが生じる。
【００２１】
また、ＳＲＡＭの電源電圧ＶＤＤが小さくなると、メモリセルを構成する各トランジスタの特性ばらつきの第１および第２のＳＮＭに対する影響の度合いが大きくなる。図２５（ｂ）および（ｄ）はその例を示すものである。この図２５（ｂ）および（ｄ）の例では、ＳＲＡＭの電源電圧ＶＤＤを０．５Ｖとしている。図２５（ｂ）に示す例では、電源電圧ＶＤＤが０．５Ｖであるため、第１および第２のＳＮＭはかなり小さなものとなるが、メモリセルを構成する各トランジスタの特性のバランスが取れているため、第１および第２のＳＮＭは、正常なライトアクセスおよびリードアクセスを可能ならしめる大きさとなっている。ところが、図２５（ｄ）に示す例では、メモリセルを構成する各トランジスタの特性に微妙なアンバランスがあり、その影響により第２のＳＮＭが殆どなくなっている。このように動作マージンが不足した状態ではライトアクセスおよびリードアクセスに支障が生じる。
【００２２】
このようにメモリセルを構成する各トランジスタの特性にアンバランスが生じると、ＳＲＡＭのＳＮＭが悪影響を受け、特に電源電圧ＶＤＤが低いときにその悪影響が大きくなる。
【００２３】
しかるに特許文献１の技術では、このようなＳＲＡＭのメモリセルを構成する２つのインバータの電源電流経路に抵抗値が変化する相変化メモリ素子を各々介挿している。このような相変化メモリ素子を介挿した場合、一方のインバータを構成するトランジスタＰ０およびＮ０と他方のインバータを構成するトランジスタＰ１およびＮ１（図２３参照）とで、バイアス条件にアンバランスが生じる。この結果、各インバータを構成するトランジスタの特性にアンバランスが生じ、メモリセルのＳＮＭを大きく劣化させるのである。以上はＳＲＡＭの静的動作の分析であるが、さらに加えて、動的な動作を鑑みても、ノードＳ０にトランジスタＮｓのゲート容量が加わり、ノードＳ０とノードＳ１とで容量がアンバランスになっており、この容量のアンバランスが動的な動作マージンを低下させる。
【００２４】
この発明は、以上説明した事情に鑑みてなされたものであり、その第１の目的は、ＳＲＡＭとしての機能を損なうことなく、揮発性記憶部の記憶データの書き換え、記憶データを不揮発性記憶部に書き込むストア、不揮発性記憶部から揮発性記憶部にデータを書き込むリコールの動作を容易に行うことができる不揮発性メモリセルおよび不揮発性メモリを提供することにある。また、この発明の第２の目的は、セルを構成する素子の特性ばらつきに強い不揮発性メモリセルおよび不揮発性メモリを提供することにある。また、この発明の第３の目的は、少ない素子数（小さい面積）で高速動作可能な不揮発性メモリセルおよび不揮発性メモリを提供することにある。
【課題を解決するための手段】
【００２５】
この発明は、揮発性記憶部と不揮発性記憶部とを有し、前記揮発性記憶部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、前記第１および第２のインバータの各出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップに対してデータ書き込みを行う場合または前記フリップフロップから前記２本のビット線を介してデータ読み出しを行う場合にＯＮとされる第１および第２のスイッチとを有し、前記不揮発性記憶部は、前記第１のインバータの出力ノードとバイアス供給ノードとの間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、前記第２のインバータの出力ノードと前記バイアス供給ノードとの間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記バイアス供給ノードに向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記バイアス供給ノードから前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であることを特徴とする不揮発性メモリセルを提供する。
【００２６】
かかる発明によれば、第１および第２のスイッチをＯＦＦ、第３および第４のスイッチをＯＮとし、バイアス供給ノードにデータ“１”／“０”を表現するための２種類の電圧の中間の電圧を与えることにより、揮発性記憶部の記憶データに対応した電流であって、互いに逆方向の電流を第１および第２の抵抗変化型素子に流し、第１および第２の抵抗変化型素子の各抵抗値を互いに逆方向に変化させることができる（ストア動作）。この場合、第１および第２の抵抗変化型素子の各抵抗値の大小関係が不揮発性記憶部の記憶データを表す。
【００２７】
また、第１および第２のスイッチをＯＦＦ、第３および第４のスイッチをＯＮとし、バイアス供給ノードに所定の電圧（例えば０Ｖ）を与えて揮発性記憶部のフリップフロップに対する電源電圧を立ち上げると、揮発性記憶部の第１のインバータの出力ノードに対する電流と第２のインバータの出力ノードに対する電流との間に不揮発性記憶部の記憶データ（第１および第２の抵抗変化型素子の各抵抗値の大小関係）に応じた差を生じさせ、揮発性記憶部に不揮発性記憶部の記憶データを書き込むことができる（リコール動作）。
【００２８】
そして、第３および第４のスイッチをＯＦＦとすれば、第１および第２の抵抗変化型素子を揮発性記憶部から切り離し、揮発性記憶部を通常のＳＲＡＭのメモリセルとして動作させることができる。この場合、揮発性記憶部には、その機能を損なう余分な回路および寄生的な容量が一切接続されていないので、高いＳＮＭが得られる。
【００２９】
従って、この発明によれば、ＳＲＡＭとしての機能を損なうことなく、揮発性記憶部の記憶データの書き換え、記憶データを不揮発性記憶部に書き込むストア、不揮発性記憶部から揮発性記憶部にデータを書き込むリコールの動作を容易に行うことができる不揮発性メモリセルおよび不揮発性メモリを実現することができる。また、この発明において、不揮発性記憶部では、２つの抵抗変化型素子の抵抗値の大小関係が記憶データを示す。また、ストア時には、互いに逆方向の電流を第１および第２の抵抗変化型素子に流し、第１および第２の抵抗変化型素子の各抵抗値を互いに逆方向に変化させる。従って、抵抗変化型素子の特性ばらつきが大きくても、ストア時には、第１および第２の抵抗変化型素子の各抵抗値の大小関係を揮発性記憶部の記憶データに応じた大小関係とすることができる。よって、この発明によれば、セルを構成する素子の特性ばらつきに強い不揮発性メモリセルおよび不揮発性メモリを実現することができる。
【００３０】
好ましい態様では、抵抗変化型素子として、ＭＴＪ素子や電界誘起巨大抵抗変化の発生する抵抗素子が用いられる。この態様によれば、高速にストアおよびリコールを行うことができる。
【００３１】
他の好ましい態様では、不揮発性メモリは電源電圧を昇圧して出力する昇圧回路を備えており、ストア動作時には、この昇圧回路の出力電圧をフリップフロップに対する電源電圧、第３および第４のスイッチをＯＮさせるための活性化電圧として用いる。従って、不揮発性メモリに対する電源電圧を、ＳＲＡＭを動作させることが可能な最低限の電圧とすることができる。
【００３２】
また、この発明によれば、不揮発性メモリセルに設ける不揮発性記憶部の素子数が少なく、また、ストア時およびリコール時に抵抗変化型素子に流す電流が少なくて済むので、面積が小さくて安価な不揮発性メモリのチップを実現することができる。
【図面の簡単な説明】
【００３３】
【図１】この発明の第１実施形態である不揮発性メモリセルの構成を示す回路図である。
【図２】同不揮発性メモリセルの第１の動作条件を示す図である。
【図３】同不揮発性メモリセルの第２の動作条件を示す図である。
【図４】同不揮発性メモリセルの第３の動作条件を示す図である。
【図５】この発明の第２実施形態である不揮発性ＲＡＭの構成を示すブロック図である。
【図６】同不揮発性ＲＡＭの具体的な構成例を示す回路図である。
【図７】同不揮発性ＲＡＭの電源制御回路の構成例を示すブロック図である。
【図８】同不揮発性ＲＡＭのストアの動作を示すタイムチャートである。
【図９】同不揮発性ＲＡＭのリコールの動作を示すタイムチャートである。
【図１０】同不揮発性ＲＡＭに好適な行選択回路の構成例を示す回路図である。
【図１１】この発明の第３実施形態である不揮発性メモリセルの構成を示す回路図である。
【図１２】同不揮発性メモリセルの動作条件を示す図である。
【図１３】この発明の第４実施形態である不揮発性ＲＡＭの構成を示す回路図である。
【図１４】同不揮発性ＲＡＭのリコール時の動作を示すタイムチャートである。
【図１５】同不揮発性ＲＡＭに好適な行選択回路の構成例を示す回路図である。
【図１６】この発明の第５実施形態である不揮発性メモリセルの構成を示す回路図である。
【図１７】この発明の第６実施形態である不揮発性ＲＡＭの構成を示す回路図である。
【図１８】同不揮発性ＲＡＭに好適な行選択回路の構成例を示す回路図である。
【図１９】この発明の第７実施形態である不揮発性メモリセルの構成を示す回路図である。
【図２０】この発明の第８実施形態である不揮発性ＲＡＭに好適な行選択回路の構成例を示す回路図である。
【図２１】ＭＴＪ素子の構成および動作を示す図である。
【図２２】ＭＴＪ素子を利用したメモリセルの断面構造を例示する図である。
【図２３】従来の不揮発性メモリセルの構成例を示す回路図である。
【図２４】一般的なＳＲＡＭのメモリセルの構成を示す回路図である。
【図２５】同メモリセルのスタティックノイズマージンを例示する図である。
【発明を実施するための形態】
【００３４】
以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）を指す。
【００３５】
＜第１実施形態＞
図１は、この発明の第１実施形態である不揮発性メモリセル１０の構成を示す回路図である。この不揮発性メモリセル１０は、揮発性記憶部１１と、不揮発性記憶部１２とを有する。揮発性記憶部１１は、通常のＳＲＡＭにおいてメモリセルとして用いられるものと同様な構成を有している。より具体的には、揮発性記憶部１１は、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１からなるインバータＩＮＶ１と、ＰチャネルトランジスタＰ２およびＮチャネルトランジスタＮ２からなるインバータＩＮＶ２と、トランスファゲートしてのＮチャネルトランジスタＴａ１およびＴａ２を有している。ここで、インバータＩＮＶ１およびＩＮＶ２は、互いに相手の出力信号を各々に対する入力信号としており、フリップフロップを構成している。このフリップフロップは、高電位側電源電圧ＶＤＣを供給するための電源線と低電位側電源電圧ＶＳＳを供給するための電源線との間に介挿されている。ＮチャネルトランジスタＴａ１は、インバータＩＮＶ１の出力ノードＶ１とビット線ＢＬとの間に介挿されている。また、ＮチャネルトランジスタＴａ２は、インバータＩＮＶ２の出力ノードＶ２とビット線ＢＬＢとの間に介挿されている。これらのＮチャネルトランジスタＴａ１およびＴａ２は、行選択電圧ＷＬがアクティブレベルとなることによりＯＮとなる。これによりビット線ＢＬおよびＢＬＢを介した揮発性記憶部１１のフリップフロップへのデータ書き込みと、揮発性記憶部１１のフリップフロップからビット線ＢＬおよびＢＬＢへのデータ読み出しが可能になる。
【００３６】
不揮発性記憶部１２は、スイッチとしてのＮチャネルトランジスタＴｗ１およびＴｗ２と、抵抗変化型素子Ｒ１およびＲ２とを有している。ここで、ＮチャネルトランジスタＴｗ１は、インバータＩＮＶ１の出力ノードにドレインが接続され、抵抗変化型素子Ｒ１の一端にソースが接続されている。また、ＮチャネルトランジスタＴｗ２は、インバータＩＮＶ２の出力ノードにドレインが接続され、抵抗変化型素子Ｒ２の一端にソースが接続されている。これらのＮチャネルトランジスタＴｗ１およびＴｗ２の各ゲートには活性化信号ＷＲＥが与えられる。そして、抵抗変化型素子Ｒ１およびＲ２の各他端は共通接続され、この共通接続点がソース電圧ＳＬを供給するためのバイアス供給ノードＮＳとなっている。
【００３７】
抵抗変化型素子Ｒ１およびＲ２の各々は、ＮチャネルトランジスタＴｗ１およびＴｗ２がＯＮである状態において、インバータＩＮＶ１（ＩＮＶ２）の出力ノードからバイアス供給ノードＮＳに向かう電流を通過させたときに抵抗値が第１の方向（例えば増加方向）に変化し、バイアス供給ノードＮＳからインバータＩＮＶ１（ＩＮＶ２）の出力ノードに向かう電流を通過させたときに第１の方向と逆方向の第２の方向（例えば減少方向）に抵抗値が変化する抵抗変化素子である。不揮発性記憶部１２では、この抵抗変化型素子Ｒ１およびＲ２の大小関係が記憶データの“１”／“０”を表す。
【００３８】
一例として、抵抗変化型素子Ｒ１およびＲ２は、スピン注入型ＭＴＪ素子である。ここで、抵抗変化型素子Ｒ１およびＲ２をスピン注入型ＭＴＪ素子とする場合、抵抗変化型素子Ｒ１であるスピン注入型ＭＴＪ素子のピン層をＮチャネルトランジスタＴｗ１のソースに、フリー層をバイアス供給ノードに接続し、抵抗変化型素子Ｒ２であるスピン注入型ＭＴＪ素子のピン層をＮチャネルトランジスタＴｗ２のソースに、フリー層をバイアス供給ノードに各々接続する。このようにすることで、上記のような抵抗変化型素子Ｒ１およびＲ２の抵抗変化特性を得ることができる。
【００３９】
あるいは抵抗変化型素子Ｒ１およびＲ２として、ＲｅＲＡＭのメモリセルに用いられるＣＥＲ（Ｃｏｌｏｓｓａｌ  Ｅｌｅｃｔｒｏ−Ｒｅｓｉｓｔａｎｃｅ；電界誘起巨大抵抗変化）抵抗素子を利用してもよい。
【００４０】
本実施形態では、揮発性記憶部１１に記憶されたデータを不揮発性記憶部１２に書き込むストアと、不揮発性記憶部１２に記憶されたデータを揮発性記憶部１１に書き込むリコールが可能である。本実施形態では、このストアとリコールを行わせるため、適切なレベルの活性化信号ＷＲＥによりＮチャネルトランジスタＴｗ１およびＴｗ２がＯＮとされ、抵抗変化型素子Ｒ１およびＲ２が揮発性記憶部１１のインバータＩＮＶ１の出力ノードＶ１およびインバータＩＮＶ２の出力ノードＶ２に各々接続される。その際、バイアス供給ノードＮＳに対するソース電圧ＳＬがストア、リコールの動作に適したレベルに制御される。
【００４１】
図２は不揮発性メモリセル１０を１．２Ｖの電源電圧で動作させる場合の動作条件を示している。以下、図２を参照し、本実施形態の動作を説明する。図２に示す例では、高電位側電源電圧ＶＤＣが１．２Ｖ、低電位側電源電圧ＶＳＳが０Ｖとなっている。不揮発性メモリセル１０を通常のＳＲＡＭのメモリセルとして動作させる場合には、活性化信号ＷＲＥが０Ｖとされる。この結果、ＮチャネルトランジスタＴｗ１およびＴｗ２がＯＦＦとなり、抵抗変化型素子Ｒ１およびＲ２が揮発性記憶部１１から切り離される。この状態では、ビット線ＢＬおよびＢＬＢを介した揮発性記憶部１１へのアクセスが可能である。
【００４２】
図２には、揮発性記憶部１１からのデータ読み出しの動作条件が示されている。揮発性記憶部１１からのデータ読み出しを行うために、行選択電圧ＷＬが１．２Ｖとされ、ＮチャネルトランジスタＴａ１およびＴａ２がＯＮとされる。そして、揮発性記憶部１１にデータ“１”が記憶されている場合には、インバータＩＮＶ１の出力ノードＶ１の電圧１．２Ｖがビット線ＢＬに、インバータＩＮＶ２の出力ノードＶ２の電圧約０Ｖがビット線ＢＬＢに読み出される。また、揮発性記憶部１１にデータ“０”が記憶されている場合には、インバータＩＮＶ１の出力ノードＶ１の電圧約０Ｖがビット線ＢＬに、インバータＩＮＶ２の出力ノードＶ２の電圧１．２Ｖがビット線ＢＬＢに読み出される。図示は省略したが、揮発性記憶部１１へのデータ書き込みを行う場合には、ビット線ＢＬおよびＢＬＢからインバータＩＮＶ１の出力ノードＶ１およびインバータＩＮＶ２の出力ノードＶ２に、書込データに対応した電圧が各々与えられ、書込データがインバータＩＮＶ１およびＩＮＶ２からなるフリップフロップに保持される。
【００４３】
不揮発性メモリセル１０の電源を切断する場合には、電源切断に先立って、揮発性記憶部１１に記憶されたデータを不揮発性記憶部１２に転送するストアが行われる。図２に示す例では、行選択電圧ＷＬが０Ｖ、活性化信号ＷＲＥが１．５Ｖ、ソース電圧ＳＬが０．６Ｖとされる。ここで、１．５Ｖの活性化信号ＷＲＥは、１．２Ｖの電源電圧を昇圧することにより生成され、０．６Ｖのソース電圧ＳＬは同電源電圧を降圧することにより生成される。
【００４４】
活性化信号ＷＲＥを１．５Ｖにするのは、次の理由による。まず、仮に活性化信号ＷＲＥを電源電圧と同じ１．２Ｖにすると、揮発性記憶部１１から抵抗変化型素子Ｒ１およびＲ２に印加可能な電圧の最大値が、この活性化信号ＷＲＥ＝１．２ＶからＮチャネルトランジスタＴｗ１およびＴｗ２の閾値分だけ低下した電圧となる。このような抵抗変化型素子Ｒ１およびＲ２への印加電圧の低下は、確実なデータ書き込みの妨げとなるので好ましくない。また、抵抗変化型素子Ｒ１およびＲ２に流す電流を抵抗値の変化を生じさせる十分な電流値にするために、ＮチャネルトランジスタＴｗ１およびＴｗ２の抵抗を小さくする必要がある。このため、活性化信号ＷＲＥを電源電圧１．２Ｖより高い１．５Ｖにしているのである。
【００４５】
ソース電圧ＳＬは、揮発性記憶部１１においてデータ“１”／“０”を表現するために用いている２種類の電圧（すなわち、１．２Ｖと０Ｖ）の中間の電圧である０．６Ｖにしている。揮発性記憶部１１にデータ“１”が記憶された状態では、インバータＩＮＶ１の出力ノードＶ１の電圧が１．２Ｖ、インバータＩＮＶ２の出力ノードＶ２の電圧が０Ｖとなっている。この状態において、ソース電圧ＳＬを０．６Ｖとすると、インバータＩＮＶ１の出力ノードＶ１からバイアス供給ノードＮＳに向かう方向の０．６Ｖの電圧が抵抗変化型素子Ｒ１に印加され、同方向の電流が抵抗変化型素子Ｒ１に流れる。この結果、抵抗変化型素子Ｒ１の抵抗値が増加する。また、バイアス供給ノードＮＳからインバータＩＮＶ２の出力ノードＶ２に向かう方向の０．６Ｖの電圧が抵抗変化型素子Ｒ２に印加され、同方向の電流が抵抗変化型素子Ｒ２に流れる。この結果、抵抗変化型素子Ｒ２の抵抗値が減少する。このようにデータ“１”のストアにより、不揮発性記憶部１２の抵抗変化型素子Ｒ１は高抵抗に、抵抗変化型素子Ｒ２は低抵抗になる。
【００４６】
一方、揮発性記憶部１１にデータ“０”が記憶された状態では、インバータＩＮＶ１の出力ノードＶ１の電圧が０Ｖ、インバータＩＮＶ２の出力ノードＶ２の電圧が１．２Ｖとなっている。この状態において、ソース電圧ＳＬを０．６Ｖとすると、データ“１”のストアの場合とは逆方向の電圧が抵抗変化型素子Ｒ１およびＲ２に印加される。従って、データ“０”のストアにより、不揮発性記憶部１２の抵抗変化型素子Ｒ１は低抵抗に、抵抗変化型素子Ｒ２は高抵抗になる。
【００４７】
抵抗変化型素子Ｒ１およびＲ２として、非特許文献１のＭＴＪ素子を用いた場合は、抵抗変化型素子に対する印加電圧を０．６Ｖ以上確保できればストアが可能であり、そのとき抵抗変化型素子に流れる電流は、４９μＡとなる。
【００４８】
次に不揮発記憶部１２に記憶されたデータを揮発性記憶部１１に書き込むリコール動作について説明する。リコール動作では、行選択電圧ＷＬを０Ｖとしてビット線ＢＬおよびＢＬＢをｏｐｅｎとする（すなわち、ビット線をフリップフロップから切り離す）。また、活性化信号ＷＲＥを０．５Ｖとして、ＮチャネルトランジスタＴｗ１およびＴｗ２をＯＮさせ、抵抗変化型素子Ｒ１およびＲ２を揮発性記憶部１１のインバータＩＮＶ１の出力ノードＶ１およびインバータＩＮＶ２の出力ノードＶ２に各々接続する。また、リコール動作ではソース電圧ＳＬを０Ｖとする。ここで、活性化信号ＷＲＥを０．５Ｖとするのは、リコール動作時に抵抗変化型素子Ｒ１およびＲ２に流れる電流を制限して低消費電力にすると同時に、誤書き込みを防止するために、抵抗変化型素子Ｒ１およびＲ２に過大な電圧が印加されないようにするためである。
【００４９】
そして、リコール動作では、活性化信号ＷＲＥを０．５Ｖ、ソース電圧ＳＬを０Ｖに保った状態で、不揮発性メモリセル１０に対する高電位側電源電圧ＶＤＣを０Ｖから１．２Ｖに上昇させる。
【００５０】
ここで、不揮発性記憶部１２がデータ“１”を記憶している場合、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗となっている。この状態で、高電位側電源電圧ＶＤＣが０Ｖから１．２Ｖに上昇すると、インバータＩＮＶ１の出力ノードＶ１からバイアス供給ノードＮＳに向けて流れる電流よりもインバータＩＮＶ２の出力ノードＶ２からバイアス供給ノードＮＳに向けて流れる電流の方が大きくなるので、出力ノードＶ１の電圧の方が出力ノードＶ２の電圧より高くなる。この結果、揮発性記憶部１１は、インバータＩＮＶ１の出力ノードＶ１がＨｉｇｈレベル、インバータＩＮＶ２の出力ノードＶ２がＬｏｗレベルとなり、この状態を保持する。すなわち、データ“１”が揮発性記憶部１１に記憶され、データ“１”のリコールが完了する。このとき、抵抗変化型素子Ｒ１およびＲ２に流れる電流は、非特許文献１のＭＴＪ素子を用いれば、それぞれ１０μＡ、１５μＡ程度になる。
【００５１】
一方、不揮発性記憶部１２がデータ“０”を記憶している場合、抵抗変化型素子Ｒ１が低抵抗、抵抗変化型素子Ｒ２が高抵抗となっている。この場合、リコールを行うために、高電位側電源電圧ＶＤＣを０Ｖから１．２Ｖに上昇させると、インバータＩＮＶ１の出力ノードＶ１からバイアス供給ノードＮＳに向けて流れる電流よりもインバータＩＮＶ２の出力ノードＶ２からバイアス供給ノードＮＳに向けて流れる電流の方が小さくなるので、出力ノードＶ２の電圧の方が出力ノードＶ１の電圧より高くなる。この結果、揮発性記憶部１１は、インバータＩＮＶ１の出力ノードＶ１がＬｏｗレベル、インバータＩＮＶ２の出力ノードＶ２がＨｉｇｈレベルとなり、この状態を保持する。すなわち、データ“０”が揮発性記憶部１１に記憶され、データ“０”のリコールが完了する。
【００５２】
リコールが完了すると、活性化信号ＷＲＥが０Ｖとされ、抵抗変化型素子Ｒ１およびＲ２が揮発性記憶部１１から切り離される。これによりＳＲＡＭとしての動作が開始される。この状態において、揮発性記憶部１１は、完全対称性のある６Ｔｒ構成のＳＲＡＭのメモリセルと同様な構成を有するので、広いＳＮＭが得られる。
【００５３】
図３は不揮発性メモリセル１０を０．５Ｖの極低電源電圧で動作させる場合の動作条件を示している。不揮発性メモリセル１０を通常のＳＲＡＭのメモリセルとして動作させる場合には、不揮発性メモリセル１０に対する高電位側電源電圧ＶＤＣを０．５Ｖとしてもよい。しかし、ストアを行わせる場合には、不揮発性メモリセル１０に対する高電位側電源電圧ＶＤＣを１．２Ｖとし、活性化信号ＷＲＥを１．５Ｖ、ソース電圧ＳＬを０．６Ｖとする。この場合、不揮発性メモリセル１０を搭載したメモリチップに対する電源電圧は０．５Ｖであるので、この電源電圧を昇圧することにより、高電位側電源電圧ＶＤＣ、活性化信号ＷＲＥおよびソース電圧ＳＬを生成する。ストアの動作は図２と同様である。
【００５４】
次にリコール動作について説明する。リコール動作では、ソース電圧ＳＬを０Ｖ、活性化信号ＷＲＥを０．３Ｖにする。活性化信号ＷＲＥを０．３Ｖにするのは、メモリチップの電源電圧が０．５Ｖと低く、超低消費電力を目指しているので、できるだけ抵抗変化型素子Ｒ１およびＲ２の消費電流を絞るためである。しかし、前掲図２のようにリコール時の活性化信号ＷＲＥを０．５Ｖとしても動作上は問題ない。
【００５５】
次にこの状態で高電位側電源電圧ＶＤＣを０Ｖから０．５Ｖに上昇させる。ここで、不揮発性記憶部１２がデータ“１”を記憶している場合、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗となっているので、前掲図２と同じく、出力ノードＶ１がＨｉｇｈ、出力ノードＶ２がＬｏｗとなり、揮発性記憶部１１にデータ“１”が保持される。リコール時に不揮発性記憶部１２がデータ“０”を記憶している場合の動作も同様である。
【００５６】
このリコールが完了すると、活性化信号ＷＲＥが０Ｖとされ、抵抗変化型素子Ｒ１およびＲ２が揮発性記憶部１１から分離される。これにより揮発性記憶部１１は、電源電圧ＶＤＣ＝０．５Ｖの供給を受けて通常のＳＲＡＭのメモリセルとして動作する。
【００５７】
図４はリコール時の消費電流を減らすのに有効な動作の動作条件を示している。前掲図２との違いは、リコール時にソース電圧ＳＬを０Ｖから０．３Ｖに上昇させる点である。このようにソース電圧ＳＬを上昇させることにより、リコール時に抵抗変化型素子Ｒ１およびＲ２に流れる電流を抑制し、消費電力を低減することができる。
【００５８】
＜第２実施形態＞
図５は、この発明の第２実施形態である不揮発性ＲＡＭの全体構成を示すブロック図である。図５において、不揮発性ＲＡＭセルアレイ１００は、上記第１実施形態の不揮発性メモリセル１０を行列状に配列したセルアレイである。この例では、不揮発性ＲＡＭセルアレイ１００のメモリ容量は、６４Ｍビット（４Ｍ×１６ビット）である。
【００５９】
制御回路９００は、外部から与えられるチップイネーブル信号ＣＥＢ、書き込み許可信号ＷＥＢ、出力許可信号ＯＥＢ、活性化指示信号ＷＲＥＤに応じて、不揮発性ＲＡＭ内の各部を制御する回路である。ここで、チップイネーブル信号ＣＥＢ、書き込み許可信号ＷＥＢは、通常のＳＲＡＭに使用される制御信号である。活性化指示信号ＷＲＥＤは、本実施形態に特有の制御信号であり、不揮発性ＲＡＭにストアまたはリコールを行わせるときにアクティブレベル（この例ではＨｉｇｈレベル）とされる制御信号である。
【００６０】
アドレス入力回路９５０は、制御回路９００による制御の下、不揮発性ＲＡＭセルアレイ１００内のアクセス先を指定するアドレスＡ０〜Ａ２１を受け取って保持する回路である。このアドレスＡ０〜Ａ２１は、不揮発性ＲＡＭセルアレイ１００内において、アクセス先が属する行を指定する行アドレスと、アクセス先が属する列を指定する列アドレスに区分されている。
【００６１】
行デコーダ２００は、行アドレスをデコードし、デコード結果に従って不揮発性ＲＡＭセルアレイ１００の各行の中の１つの行を選択する。また、列デコーダ３００は、列アドレスをデコードし、デコード結果に従って不揮発性ＲＡＭセルアレイ１００の各列の中の１つの列を選択する。カラムゲート４００は、ライトアクセス時には書込回路８００を、リードアクセス時にはセンスアンプ６００を、列デコーダ３００によって選択された列のビット線に接続する。センスアンプ６００は、リードアクセス時にカラムゲート４００を介して供給されるビット線上の電圧を増幅し、入出力バッファ７００に出力する回路である。書込回路８００は、ライトアクセス時に入出力バッファ７００を介して供給される書込データに応じたデータ電圧をカラムゲート４００に供給する回路である。入出力バッファ７００は、１６ビットの書込データを外部から受け取って書込回路８００に供給し、センスアンプ６００の出力信号に基づいて１６ビットの読出データを外部に出力する１６個の双方向入出力回路により構成されている。
【００６２】
行デコーダ２００には、通常のＳＲＡＭの行デコーダの機能に加えて、本実施形態に特有の機能が設けられている。すなわち、本実施形態における行デコーダ２００は、不揮発性ＲＡＭセルアレイ１００における所望の不揮発性メモリセル１０を行単位で選択し、当該不揮発性メモリセルのＮチャネルトランジスタＴａ１およびＴａ２をＯＦＦ、ＮチャネルトランジスタＴｗ１およびＴｗ２をＯＮとし、当該不揮発性メモリセル１０のバイアス供給ノードＮＳに所定のソース電圧ＳＬを与え、当該不揮発性メモリセル１０の揮発性記憶部１１から不揮発性記憶部１２へデータを書き込むストアを行わせるストア制御手段と、不揮発性ＲＡＭセルアレイ１００における所望の不揮発性メモリセルＭ１０を行単位で選択し、当該不揮発性メモリセル１０のＮチャネルトランジスタＴａ１およびＴａ２をＯＦＦ、ＮチャネルトランジスタＴｗ１およびＴｗ２をＯＮとし、当該不揮発性メモリセル１０のバイアス供給ノードＮＳに所定のソース電圧ＳＬを与え、当該不揮発性メモリセル１０のフリップフロップに対する電源電圧を立ち上げることにより、当該不揮発性メモリセル１０の不揮発性記憶部１２から揮発性記憶部１１へデータを書き込むリコールを行わせるリコール制御手段としての機能を有している。電源制御回路５００は、このストアおよびリコールを行うための各種の制御信号の生成に用いられる基準ソース電圧ＶＳＬ、基準書込電圧ＶＤＷ、基準電源電圧ＶＤＣを発生する回路である。
【００６３】
図６は本実施形態による不揮発性ＲＡＭの具体的な構成例を示すブロック図である。なお、この図６では、図面が煩雑になるのを防止するため、１ビット分のデータの記憶および入出力に関連した構成のみが図示されている。実際の不揮発性ＲＡＭは、図６に示された不揮発性ＲＡＭセルアレイ１００やカラムゲート４００等を１６ビット分並列化した構成となっている。
【００６４】
図６において、不揮発性ＲＡＭセルアレイ１００は、上記第１実施形態（図１）の不揮発性メモリセル１０を不揮発性メモリセルＭｋｊとし、この不揮発性メモリセルＭｋｊをｍ＋１行ｎ＋１列からなる行列状に配列したものである。
【００６５】
この不揮発性メモリセル行列Ｍｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各列ｊに沿って、対をなすビット線ＢＩＴｊおよびＢＩＴｊＢが配線されている。ここで、ビット線ＢＩＴｊには、列ｊに属するｍ＋１個の不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）のＮチャネルトランジスタＴａ１のソースが各々接続され、ビット線ＢＩＴｊＢには、列ｊに属するｍ＋１個の不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）のＮチャネルトランジスタＴａ２のソースが各々接続されている。
【００６６】
また、不揮発性メモリセル行列Ｍｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各行ｋに沿って、行選択電圧ＷＬｋを供給する信号線と、行毎に高電位側電源電圧ＶＤＣｋを供給するための電源線と、行毎にソース電圧ＳＬｋを供給するための電源線と、活性化信号ＷＲＥｋを供給するための信号線が配線されている。ここで、高電位側電源電圧ＶＤＣｋは、行ｋに属するｎ＋１個の不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）のＰチャネルトランジスタＰ１およびＰ２（図１参照）の各ソースに与えられる。また、ソース電圧ＳＬｋは、同不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）のバイアス供給ノードＮＳ（図１参照）に供給される。また、活性化信号ＷＲＥｋは、同不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）のＮチャネルトランジスタＴｗ１およびＴｗ２（図１参照）の各ゲートに供給される。
【００６７】
そして、不揮発性メモリセル行列Ｍｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各不揮発性メモリセルのＮチャネルトランジスタＮ１およびＮ２のソース同士の接続ノードには、低電位側電源電圧ＶＳＳが供給される。本実施形態では、この低電位側電源電圧ＶＳＳを供給するための電源線が列ｊ毎に列方向（行を横切る方向）に配線されている。
【００６８】
カラムゲート４００は、不揮発性ＲＡＭセルアレイ１００の各列ｊ（ｊ＝０〜ｎ）に対応付けられたｎ＋１組のＮチャネルの列選択トランジスタＣＧｊ（ｊ＝０〜ｎ）およびＣＧｊＢ（ｊ＝０〜ｎ）の組を有している。列ｊに対応した列選択トランジスタＣＧｊおよびＣＧｊＢは、列選択電圧ＣＯＬｊがアクティブレベルとなることによりＯＮとなり、ビット線ＢＩＴｊおよびＢＩＴｊＢを書込回路８００およびセンスアンプ６００に接続する。
【００６９】
列デコータ３００は、不揮発性ＲＡＭセルアレイ１００の各列ｊ（ｊ＝０〜ｎ）に各々対応したｎ＋１個の列選択回路３００−ｊ（ｊ＝０〜ｎ）により構成されている。ここで、列ｊに対応した列選択回路３００−ｊは、列アドレスが当該列ｊを示す場合にＬレベルの信号を出力する列アドレス一致検出部３０１と、この列アドレス一致検出部３０１の出力信号がＬレベルであるときにＨレベルの行選択電圧ＣＯＬｊを出力し、列ｊに対応したカラムゲートトタンジスタＣＧｊおよびＣＧｊＢをＯＮにするインバータ３０２とにより構成されている。
【００７０】
行デコーダ２００は、不揮発性ＲＡＭセルアレイ１００の各行ｋ（ｋ＝０〜ｍ）に各々対応したｍ＋１個の行選択回路２００−ｋ（ｋ＝０〜ｍ）により構成されている。各行ｋに対応した行選択回路２００−ｋは、通常のＳＲＡＭとしての動作モードでは、行アドレスが当該行ｋを示す場合に、行選択電圧ＷＬｋをアクティブレベルとし、当該行ｋに属するｎ＋１個の不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）のＮチャネルトランジスタＴａ１およびＴａ２（図１参照）をＯＮにする。また、各行ｋに対応した行選択回路２００−ｋは、当該行ｋに属するｎ＋１個の不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）に供給する高電位側電源電圧ＶＤＣｋ、ソース電圧ＶＳＬｋ、活性化信号ＷＲＥｋの制御を行う。より具体的には次の通りである。
【００７１】
ａ．不揮発性ＲＡＭをＳＲＡＭとして動作させる通常動作モードでは、行アドレスが当該行ｋを示す場合に当該行ｋに対応した行選択電圧ＷＬｋをアクティブレベル（Ｈｉｇｈレベル）とし、行アドレスが当該行ｋを示さない場合には同行選択電圧ＷＬｋを非アクティブレベル（Ｌｏｗレベル）とする。
【００７２】
ｂ．ストアを行う動作モードでは、行アドレスが当該行ｋを示す場合に、当該行ｋに対応した活性化信号ＷＲＥｋのレベルを電源制御回路５００が出力する基準書込電圧ＶＤＷとし、当該行ｋに対応した高電位側電源電圧ＶＤＣｋを電源制御回路５００が出力する基準電源電圧ＶＤＣとし、当該行ｋに対応したソース電圧ＳＬｋを電源制御回路５００が出力する基準ソース電圧ＶＳＬとし、行アドレスが当該行ｋを示さない場合には、同活性化信号ＷＲＥｋおよび同ソース電圧ＳＬｋを０Ｖとする。
【００７３】
ｃ．リコールを行う動作モードでは、不揮発性ＲＡＭの電源が投入されたとき、当該行ｋに対応した高電位側電源電圧ＶＤＣｋを０Ｖに初期化し、この初期化後、行アドレスが当該行ｋを示す状態となり、さらに所定時間が経過したとき、当該行ｋに対応した高電位側電源電圧ＶＤＣｋを０Ｖから基準電源電圧ＶＤＣに上昇させ、以後、同高電位側電源電圧ＶＤＣｋを基準電源電圧ＶＤＣに維持する。また、行アドレスが当該行ｋを示す場合に当該行ｋに対応した活性化信号ＷＲＥｋのレベルを電源制御回路５００が出力する基準書込電圧ＶＤＷとするとともに、当該行ｋに対応したソース電圧ＳＬｋを電源制御回路５００が出力する基準ソース電圧ＶＳＬとし、行アドレスが当該行ｋを示さない場合には同活性化信号ＷＲＥｋおよび同ソース電圧ＳＬｋを０Ｖとする。
【００７４】
電源制御回路５００は、図７に示すように、制御回路５０１と、昇圧回路５０２と、降圧回路５０３と、出力調整回路５０４とを有する。制御回路５０１には、上述した活性化指示信号ＷＲＥＤとパワーオンパルスＰＯＮが与えられる。ここで、パワーオンパルスＰＯＮは、不揮発性ＲＡＭの電源が投入されたときに発生するパルスである。制御回路５０１は、不揮発性ＲＡＭの電源がＯＮである状態において、活性化指示信号ＷＲＥＤが立ち上がったとき（パワーオンパルスＰＯＮが発生せず、活性化指示信号ＷＲＥＤの立ち上がりのみが単独で発生したとき）、ストアの指示がなされたと解釈し、不揮発性メモリセルＭｋｊにストアの動作を行わせるのに必要な基準ソース電圧ＶＳＬ、基準書込電圧ＶＤＷ、基準電源電圧ＶＤＣを出力するための昇圧回路５０２、降圧回路５０３および出力調整回路５０４の制御を行う。また、制御回路５０１は、活性化指示信号ＷＲＥＤの立ち上がりとパワーオンパルスＰＯＮが接近して発生したとき、リコールの指示がなされたと解釈し、不揮発性メモリセルＭｋｊにリコールの動作を行わせるのに必要な基準ソース電圧ＶＳＬ、基準書込電圧ＶＤＷ、基準電源電圧ＶＤＣを出力するための昇圧回路５０２、降圧回路５０３および出力調整回路５０４の制御を行う。
【００７５】
昇圧回路５０２は、不揮発性ＲＡＭに対する電源電圧を昇圧して出力する。また、降圧回路５０３は、同電源電圧を降圧して出力する。この昇圧回路５０２と降圧回路５０３が設けられているのは、図２〜図４に示されているように、ストアおよびリコールの動作を行うために不揮発性ＲＡＭに対する電源電圧よりも高い電圧や低い電圧を発生する必要があるからである。出力調整回路５０４は、制御回路５０１による制御の下、昇圧回路５０２の出力電圧、降圧回路５０３の出力電圧または不揮発性ＲＡＭに対する電源電圧を選択することにより、基準ソース電圧ＶＳＬ、基準書込電圧ＶＤＷおよび基準電源電圧ＶＤＣを出力する。
【００７６】
本実施形態では、ストアとリコールを行単位で行う（すなわち、行を同じくするｎ＋１個の不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）を単位としてストアとリコールを行う）。不揮発性ＲＡＭセルアレイの最小単位は、高速性、メモリ容量の規模にもよるが、一般的には、例えば、ｍ＋１＝１０２４、ｎ＋１＝５１２として、５１２Ｋビット位に分割する。本例の場合には、メモリ容量が６４Ｍビットなので、この最小単位の不揮発性ＲＡＭセルアレイを、１２８個設けることになる。
【００７７】
図８は本実施形態による不揮発性ＲＡＭのストア時の動作を示すタイムチャートである。この例では、前掲図３の動作条件で不揮発性ＲＡＭが動作している。期間ｔ１において、不揮発性ＲＡＭは、０．５Ｖの電源電圧ＶＤＤの供給を受けて、通常のＳＲＡＭとして動作している。不揮発性ＲＡＭに対する電源電圧ＶＤＤの供給を断つ場合、それに先立って、活性化指示信号ＷＲＥＤが立ち上げられ、不揮発性ＲＡＭでは、次のようにストアのための動作が行われる。
【００７８】
まず、制御回路５０１は、昇圧回路５０２に１．５Ｖ、降圧回路５０３に０．６Ｖの各電圧を出力させる。そして、制御回路５０１は、基準電源電圧ＶＤＣとして１．２Ｖを、基準書込電圧ＶＤＷとして１．５Ｖを、基準ソース電圧ＶＳＬとして０．６Ｖを出力調整回路５０４に出力させる。この結果、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）に対する高電位側電源電圧ＶＤＣｋ（ｋ＝０〜ｍ）が０．５Ｖから１．２Ｖに上昇する。
【００７９】
次に期間ｔ２の間に、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各々における揮発性記憶部１１から不揮発性記憶部１２へのストアが行単位で行われる。具体的には、まず、行アドレスＡＤＤＸが最初の行ｋ＝０に対応したアドレスＡＸ０に設定される。これにより行選択回路２００−０は、時間Δｔ１だけ１．５Ｖの活性化信号ＷＲＥ０（＝ＶＤＷ）を第０行の不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）のＮチャネルトランジスタＴｗ１およびＴｗ２に供給する。また、行選択回路２００−０は、この時間Δｔ１の期間、０．６Ｖのソース電圧ＳＬ０（＝ＶＳＬ）を第０行の不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）のバイアス供給ノードに供給する。この結果、第０行の不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）の各々において、揮発性記憶部１１の記憶データが不揮発性記憶部１２に書き込まれる。
【００８０】
次に、行アドレスＡＤＤＸが次の行ｋ＝１を示すＡＸ１とされる。これにより行選択回路２００−１は、所定時間だけ１．５Ｖの活性化信号ＷＲＥ１を第１行の不揮発性メモリセルＭ１ｊ（ｊ＝０〜ｎ）のＮチャネルトランジスタＴｗ１およびＴｗ２に供給する。また、行選択回路２００−１は、この間、０．６Ｖのソース電圧ＳＬ１を第１行の不揮発性メモリセルＭ１ｊ（ｊ＝０〜ｎ）のバイアス供給ノードに供給する。この結果、第１行の不揮発性メモリセルＭ１ｊ（ｊ＝０〜ｎ）の各々において、揮発性記憶部１１の記憶データが不揮発性記憶部１２に書き込まれる。
【００８１】
以下同様に、行アドレスＡＤＤＸがＡＸ２からＡＸｍまで順次進められ、行単位でのデータ書き込みが進められる。そして、全ての行についてのデータ書き込みが完了すると、その後の期間ｔ３において不揮発性ＲＡＭに対する電源電圧が遮断される。
【００８２】
以上の動作において、ｎ＋１＝５１２、１セル当たりのストアに要する電流を４９μＡとすると、１行（＝５１２個）のストアを一括して行うのに必要な消費電流は２５ｍＡとなり、許容範囲内の電流値となる。
【００８３】
なお、現状では、これ以上の同時ストアは、消費電流が増加し、電源電圧ＶＤＣおよびソース電圧ＳＬを供給するための配線の抵抗の電圧降下が大きくなるので厳しいが、将来的に抵抗変化型素子の特性が改良されて、もう少し低電流にて抵抗変化型素子へのデータ書き込みが可能になれば、例えば一括してストアを行うセル数を１０２４まで拡大することは可能である。
【００８４】
図９は本実施形態による不揮発性ＲＡＭのリコール時の動作を示すタイムチャートである。この例では、前掲図３の動作条件に従ってリコールを行わせている。
【００８５】
まず、不揮発性ＲＡＭに対する電源電圧ＶＤＤが０．５Ｖに立ち上がるともに、活性化指示信号ＷＲＥＤが立ち上がると、制御回路５０１は、降圧回路５０３に０．３Ｖの電圧を出力させる。そして、制御回路５０１は、基準電源電圧ＶＤＣとして０．５Ｖ（不揮発性ＲＡＭの電源電圧ＶＤＤ）を、基準書込電圧ＶＤＷとして０．３Ｖを、基準ソース電圧ＶＳＬとして０Ｖ（不揮発性ＲＡＭの電源電圧ＶＳＳ）を出力調整回路５０４に出力させる。
【００８６】
そして、不揮発性ＲＡＭでは、行アドレスＡＤＤＸが最初の行を指定する行アドレスＡＸ０とされ、活性化信号ＷＲＥが０．３Ｖ（＝ＶＤＷ）とされる。その後、所定時間Δｔ１を置いて、最初の行に対応した高電位側電源電圧ＶＤＣ０が０Ｖから０．５Ｖ（＝ＶＤＣ）に上昇する。その後、時間Δｔ２が経過した後に行アドレスＡＸ０が非選択にされる（次のアドレスに進む）。これにより活性化信号ＷＲＥ０が０Ｖとなり、最初の行に属するｎ＋１個の不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）の不揮発性記憶部１２（図１参照）に記憶されたデータが揮発性記憶部１１に保持される。
【００８７】
以後同様に、行アドレスをＡＸ１、ＡＸ２、……、ＡＸｍと進め、行単位でのリコールを行う。全ての行についてリコールが完了すると、その後、不揮発性ＲＡＭは、通常のＳＲＡＭと同一の動作を開始する。
【００８８】
本実施形態において、リコール動作は非常に高速であり、１サイクル（１行）のリコールを１０ｎｓ以下で行うことができる(すなわち、Δｔ１＋Δｔ２＜１０ｎｓ)。従って、不揮発性ＲＡＭセルアレイ１００のサイズをｍ＋１＝１０２４、ｎ＋１＝５１２とすると、１つの不揮発性ＲＡＭセルアレイ１００をリコールするための所要時間は、１０ｎｓ×１０２４行＝１０．２μｓとなる。また、６４ＭビットのＳＲＡＭを実現する場合、この不揮発性ＲＡＭセルアレイ１００を１２８個使用するので、全記憶領域のリコールを行うための所要時間は、１０．２μｓ×１２８＝１．３ｍｓとなる。
【００８９】
以上、前掲図３の動作条件でのリコールについて説明したが、前掲図４の動作条件でのリコールの動作も同様である。図９には前掲図４の動作条件でのリコールの動作の際のソース電圧ＳＬ０〜ＳＬｍの波形が破線で示されている。図示のように、前掲図４の動作条件でのリコールを行う場合には、行ｋに対応した活性化信号ＷＲＥｋを上昇させる期間、行ｋに対応したソース電圧ＳＬｋを０．３に上昇させる。この態様によれば、リコール時における抵抗変化型素子の消費電流を低減することができる。非特許文献１によれば、リコール時に流れる電流は１０μＡ程度であり、ストアのときの４９μＡに比べて十分小さいため、複数の行を同時に選択することも可能である。また、小さな容量のメモリの場合は、全行を一括して選択して、リコール時間を短縮することも可能である。
【００９０】
図１０は本実施形態に好適な行選択回路２００−ｋの構成例を示す回路図である。図１０において、アドレス一致検出部２０１は、行アドレスＡＤＤＸが当該行ｋを示す場合にＬｏｗレベルを、当該行ｋを示さない場合にＨｉｇｈレベルを出力する。インバータ２０２は、このアドレス一致検出部２０１の出力信号を反転し、アドレス一致検出信号ＡＤＴｋとして出力する。
【００９１】
ラッチＬ１は、Ｐチャネルトランジスタ２０３と、Ｎチャネルトランジスタ２０４および２０６と、インバータ２０５とにより構成されている。Ｐチャネルトランジスタ２０３およびＮチャネルトランジスタ２０４は、高電位側電源ＶＤＤおよび低電位側電源ＶＳＳ間に直列に介挿されている。Ｎチャネルトランジスタ２０４のゲートには、アドレス一致検出信号ＡＤＴｋが与えられる。インバータ２０５は、Ｐチャネルトランジスタ２０３およびＮチャネルトランジスタ２０４のドレイン同士の接続ノードに発生する信号を反転して出力する。このインバータ２０５の出力信号がラッチＬ１の出力信号となる。インバータ２０５の出力信号は、Ｐチャネルトランジスタ２０３のゲートに供給される。Ｎチャネルトランジスタ２０６は、インバータ２０５の出力ノードと低電位側電源ＶＳＳとの間に介挿されている。このＮチャネルトランジスタ２０６のゲートには、パワーオンパルスＰＯＮが与えられる。以上がラッチＬ１の構成である。
【００９２】
遅延回路２０７は、ラッチＬ１の出力信号を所定時間Δｔ１だけ遅延させる。インバータ２０８は、この遅延回路２０７の出力信号を反転して出力する。レベルシフタ２０９には、電源制御回路５００の出力調整回路５０４が出力する基準電源電圧ＶＤＣが高電位側電源電圧として与えられる。レベルシフタ２０９は、インバータ２０８の出力信号を反転し、反転した結果が“０”である場合は０Ｖを、“１”である場合は基準電源電圧ＶＤＣを行ｋに対応した高電位側電源電圧ＶＤＣｋとして出力する。
【００９３】
ＮＡＮＤゲート２１０は、アドレス一致検出信号ＡＤＴｋがＨｉｇｈレベルであり、かつ、活性化指示信号ＷＲＥＤがＨｉｇｈレベルである場合にＬｏｗレベルを、それ以外の場合にＨｉｇｈレベルをレベルシフタ２１１および２１２に出力する。レベルシフタ２１１には、電源制御回路５００の出力調整回路５０４が出力する基準書込電圧ＶＤＷが高電位側電源電圧として与えられる。また、レベルシフタ２１２には、同出力調整回路５０４が出力する基準ソース電圧ＶＳＬが高電位側電源電圧として与えられる。レベルシフタ２１１は、ＮＡＮＤゲート２１０の出力信号を反転し、反転した結果が“０”である場合は０Ｖを、“１”である場合は基準書込電圧ＶＤＷを行ｋに対応した活性化信号ＷＲＥｋとして出力する。レベルシフタ２１２は、ＮＡＮＤゲート２１０の出力信号を反転し、反転した結果が“０”である場合は０Ｖを、“１”である場合は基準ソース電圧ＶＳＬを行ｋに対応したソース電圧ＳＬｋとして出力する。
【００９４】
ＮＡＮＤゲート２１４には、アドレス一致検出信号ＡＤＴｋと、活性化指示信号ＷＲＥＤをインバータ２１３により反転した信号が入力される。インバータ２１５は、このＮＡＮＤゲート２１４の出力信号を反転し、行ｋに対応した行選択電圧ＷＬｋとして出力する。
【００９５】
次にこの行選択回路２００−ｋの動作を説明する。まず、リコール動作のための動作について説明する。不揮発性ＲＡＭに対する電源電圧ＶＤＤが立ち上がり、パワーオンパルスＰＯＮが発生すると、Ｎチャネルトランジスタ２０６がＯＮとなり、ラッチＬ１の出力信号が０Ｖ（Ｌｏｗレベル）にリセットされる。この結果、レベルシフタ２０９が出力する行ｋのための高電位側電源電圧ＶＤＣｋは０Ｖとなる。これが初期状態である。
【００９６】
次に、行アドレスＡＤＤＸが行ｋを示す行アドレスになると、アドレス一致検出信号ＡＤＴｋがＬｏｗレベルからＨｉｇｈレベルに立ち上がる。ここで、リコール動作時には活性化指示信号ＷＲＥＤがＨｉｇｈレベルであるので、ＮＡＮＤゲート２１０の出力信号がＬｏｗレベルとなる。このため、レベルシフタ２１１は、行ｋのための活性化信号ＷＲＥｋとして基準書込電圧ＶＤＷを出力し、レベルシフタ２１２は、行ｋのためのソース電圧ＳＬｋとして基準ソース電圧ＶＳＬを出力する。
【００９７】
また、活性化指示信号ＷＲＥＤがＨｉｇｈレベルであることから、ＮＡＮＤゲート２１４の出力信号はＨｉｇｈレベルとなり、インバータ２１５が出力する行ｋのための行選択電圧ＷＬｋはＬｏｗレベルとなる。従って、行ｋの不揮発性メモリセル１０のＮチャネルトランジスタＴａ１およびＴａ２はＯＦＦとなる。
【００９８】
また、アドレス一致検出信号ＡＤＴｋが立ち上がると、ラッチＬ１では、Ｎチャネルトランジスタ２０４がＯＮとなり、ラッチＬ１の出力信号がＨｉｇｈレベルに立ち上がる。このラッチＬ１の出力信号の立ち上がりエッジは、遅延回路２０７により時間Δｔ１だけ遅延され、インバータ２０８によって反転されて、レベルシフタ２０９に伝達される。このため、アドレス一致検出信号ＡＤＴｋが立ち上がりから時間Δｔ１だけ遅れて、レベルシフタ２０９の出力する行ｋのための高電位側電源電圧ＶＤＣｋが０Ｖから基準電源電圧ＶＤＣに上昇する。
【００９９】
ラッチＬ１の出力信号は、一旦、Ｈｉｇｈレベルになると、以後、電源電圧ＶＤＤが与えられている間、Ｈｉｇｈレベルを維持する。従って、行ｋのための高電位側電源電圧ＶＤＣｋは、基準電源電圧ＶＤＣを維持する。
以上のようにして、前掲図９のリコール時の動作が実現される。
【０１００】
全記憶領域についてのリコールが完了すると、活性化指示信号ＷＲＥＤが０Ｖになる。この結果、全ての行ｋについて、活性化信号ＷＲＥｋ、ソース電圧ＳＬｋが０Ｖとなる。この結果、各不揮発性メモリセル１０では、揮発性記憶部１１から抵抗変化型素子Ｒ１およびＲ２が切り離される。
【０１０１】
また、インバータ２１３の出力信号がＨｉｇｈレベルとなるため、行選択回路２００−ｋでは、アドレス一致検出信号ＡＤＴｋがＨｉｇｈレベルになったとき、行選択電圧ＷＬｋがＨｉｇｈレベルとなる。従って、不揮発性ＲＡＭでは、通常のＳＲＡＭとしての動作が行われる。
【０１０２】
ストアを行う場合は、活性化指示信号ＷＲＥＤがＨｉｇｈレベルとなる。この場合の行選択回路２００−ｋの動作は、行ｋのための高電位側電源電圧ＶＤＣｋが電圧ＶＤＣを維持する点、基準電源電圧ＶＤＣ、基準書込電圧ＶＤＷおよび基準ソース電圧ＶＳＬがストアに適した電圧とされる点を除いて、リコール時の動作と同様である。
【０１０３】
＜第３実施形態＞
図１１はこの発明の第３実施形態である不揮発性メモリセル１０Ａの構成を示す回路図である。この不揮発性メモリセル１０Ａは、揮発性記憶部１１Ａと、上記第１実施形態のものと同様な不揮発性記憶部１２とを有する。上記第１実施形態では、メモリチップに共通の低電位側電源電圧ＶＳＳと、行単位で可変制御される高電位側電源電圧ＶＤＣが揮発性記憶部１１に与えられた。これに対し、本実施形態では、基準電源電圧ＶＤＣと、行単位で可変制御される低電位側電源電圧ＶＳＣが揮発性記憶部１１Ａに与えられる。
【０１０４】
本実施形態では、図１２に示す動作条件に従って、不揮発性メモリセル１０Ａを動作させる。この不揮発性メモリセル１０Ａの通常のＳＲＡＭメモリセルとしての動作、ストア時の動作は、上記第１実施形態と同様である。
【０１０５】
不揮発性メモリセル１０Ａのリコール時の動作は次のようになる。リコールの初期状態では、当該不揮発性メモリセル１０Ａに対する高電位側電源電圧ＶＳＣは、基準電源電圧ＶＤＣとほぼ一致したレベルとなり、図示の例では、０．５Ｖに充電されている。そして、リコール動作では、活性化信号ＷＲＥが０．３Ｖ、ソース電圧ＳＬが０Ｖとされ、抵抗変化型素子Ｒ１およびＲ２に対する通電が開始される。ここで、不揮発性記憶部１２がデータ“１”を記憶している場合には、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗となっており、インバータＩＮＶ１の出力ノードＶ１のレベルより、インバータＩＮＶ２の出力ノードＶ２のレベルの方が少し低くなる。この状態において、該不揮発性メモリセル１０Ａに対する低電位側電源電圧ＶＳＣが０．５Ｖから０Ｖに下げられると、揮発性記憶部１１Ａにデータ“１”が保持される。データ“０”のリコールの場合も同様である。
本実施形態においても上記第１実施形態と同様な効果が得られる。
【０１０６】
＜第４実施形態＞
図１３はこの発明の第４実施形態である不揮発性ＲＡＭの一部の構成を示す回路図である。この図１３では、不揮発性ＲＡＭの中の１個の行選択回路２５０−ｋと、この行選択回路２５０−ｋにより制御される一行の不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）が図示されている。ここで、各不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）は、上記第３実施形態の不揮発性メモリセル１０Ａにより構成されている。
【０１０７】
図１４は本実施形態による不揮発性ＲＡＭのリコール時の動作を示すタイムチャートである。上記第２実施形態の動作（図９）と異なっているのは、低電位側電源電圧ＶＳＣｋ（ｋ＝０〜ｍ）の波形である。
【０１０８】
まず、不揮発性ＲＡＭに対する電源電圧ＶＤＤが立ち上がると、全ての各不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）のための高電位側電源電圧ＶＤＣが０．５Ｖに上昇する。この結果、低電位側電源電圧ＶＳＣｋ（ｋ＝０〜ｍ）は、基準電源電圧ＶＤＣのレベルに充電される。
【０１０９】
次に、不揮発性ＲＡＭに行アドレスＡＤＤＸが入力される。行アドレスＡＤＤＸとして最初の行に対応した行アドレスＡＸ０が与えられる間、その行に対応した活性化信号ＷＲＥ０がＨｉｇｈレベルとされる。この結果、最初の行の不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）では、抵抗変化型素子Ｒ１およびＲ２がインバータＩＮＶ１の出力ノードＶ１およびインバータＩＮＶ２の出力ノードＶ２に接続される。そして、活性化信号ＷＲＥ０がＨｉｇｈレベルになってから所定時間Δｔ１が経過すると、最初の行のための低電位側電源電圧ＶＳＣ０が０Ｖになる。これにより、最初の行の不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）では、不揮発性記憶部１２に記憶されたデータが揮発性記憶部１１Ａにより保持される。
【０１１０】
この後、所定時間Δｔ２が経過した後、行アドレスＡＤＤＸが次の行に対応した行アドレスＡＸ１に切り替わり、最初の行と同様な動作が行われる。以後、行アドレスＡＤＤＸがＡＸ２、…、ＡＸｍと順次切り換えられ、全ての行についてのリコールが行われる。
【０１１１】
図１５は本実施形態による不揮発性ＲＡＭに好適な行選択回路２５０−ｋの構成例を示す回路図である。前掲図１０の回路との違いは、インバータ２０８を削除するとともに、レベルシフタ２０９をＮチャネルトランジスタ２５９に置き換えた点である。このＮチャネルトランジスタ２５９は、ソースが低電位側電源電圧ＶＳＳに固定され、ゲートに遅延回路２０７の出力信号が与えられ、ドレインが行ｋの不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）に対して低電位側電源電圧ＶＳＣｋを供給するための電源線に接続されている。
【０１１２】
この構成では、既に第２実施形態において説明したように、パワーオンパルスＰＯＮの発生後、アドレス一致検出信号ＡＤＴｋが立ち上がるまでの期間は、ラッチＬ１の出力信号はＬｏｗレベルであり、Ｎチャネルトランジスタ２５９はＯＦＦとなる。このＮチャネルトランジスタ２５９がＯＦＦである間、低電位側電源電圧ＶＳＣｋはフローティング状態となり、不揮発性ＲＡＭの高電位側電源電圧ＶＤＣと同じレベルに充電される。
【０１１３】
そして、アドレス一致検出信号ＡＤＴｋが立ち上がると、ラッチＬ１の出力信号がＨｉｇｈレベルとなり、それから所定時間Δｔ１が経過したとき、Ｎチャネルトランジスタ２５９がＯＮとなり、低電位側電源電圧ＶＳＣｋがＶＳＳ＝０Ｖとなる。
従って、行ｋについてのリコールを行うことができる。
【０１１４】
なお、低電位側電源電圧ＶＳＣｋをフローティングにするのが好ましくない場合には、Ｎチャネルトランジスタ２５９の代わりに、レベルシフタを用い、このレベルシフタに高基準電源電圧ＶＤＣと低電位側電源電圧ＶＳＳを与えてもよい。
【０１１５】
＜第５実施形態＞
図１６はこの発明の第５実施形態である不揮発性メモリセル１０Ｂの構成を示す回路図である。この不揮発性メモリセル１０Ｂは、揮発性記憶部１１Ｂと、上記第１実施形態のものと同様な不揮発性記憶部１２とを有する。本実施形態では、揮発性記憶部１１ＢのＰチャネルトランジスタＰ１およびＰ２のソース同士の共通接続点と、高電位側電源電圧ＶＤＣを供給するための電源線との間に電源スイッチとしてのＰチャネルトランジスタＰ３が介挿されている。このＰチャネルトランジスタＰ３のゲートには選択信号ＳＥＬＤが与えられる。
【０１１６】
通常のＳＲＡＭメモリセルとしての動作、ストアを不揮発性メモリセル１０Ｂに行わせる場合、この選択信号ＳＥＬＤは、常にＬｏｗレベルとされ、ＰチャネルトランジスタＰ３はＯＮとされる。この場合の不揮発性メモリセル１０Ｂの動作は上記第１実施形態と同様である。
【０１１７】
不揮発性メモリセル１０Ｂにリコールを行わせる場合の動作は、上記第１実施形態と異なる。上記第１実施形態では、リコール時、活性化信号ＷＲＥをＨｉｇｈレベルとした状態で高電位側電源電圧ＶＤＣを立ち上げた。これに対し、本実施形態では、リコールの開始時、全ての不揮発性メモリセル１０Ｂに対する高電位側電源電圧ＶＤＣを立ち上げるとともに、全ての不揮発性メモリセル１０Ｂに対する選択信号ＳＥＬＤをＨｉｇｈレベルにする。その後、リコールの対象とする行を順次選択し、選択した行の不揮発性メモリセル１０Ｂに対する選択信号ＳＥＬＤをＬｏｗレベルに立ち下げて、その不揮発性メモリセル１０ＢのＰチャネルトランジスタＰ３をＯＮとし、インバータＩＮＶ１およびＩＮＶ２からなるフリップフロップの電源電圧を立ち上げるのである。
本実施形態においても上記第１実施形態と同様な効果が得られる。
【０１１８】
＜第６実施形態＞
図１７はこの発明の第６実施形態である不揮発性ＲＡＭの一部の構成を示すブロック図である。この図１７では、不揮発性ＲＡＭの中の１個の行選択回路２６０−ｋと、この行選択回路２６０−ｋにより制御される一行の不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）が図示されている。ここで、各不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）は、上記第５実施形態の不揮発性メモリセル１０Ｂにより構成されている。
【０１１９】
本実施形態における行選択回路２６０−ｋは、上記第５実施形態において述べた選択信号ＳＥＬＤ−ｋを不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）のために出力する機能を有している。
【０１２０】
本実施形態は、次のような利点を有する。まず、ＰチャネルトランジスタＰ３を各不揮発性メモリセルＭｋｊに個別に設けたため、高電位側電源電圧ＶＤＣの電源配線を、不揮発性ＲＡＭセルアレイにおいて列方向（行を横切る方向）に配線することができる。従って、ストア時あるいはリコール時に１本の電源配線に流れる電流として１ビット分の電流のみを考慮すれば良く、電源配線抵抗による電圧低下を低減することができる。
【０１２１】
図１８は本実施形態による不揮発性ＲＡＭに好適な行選択回路２６０−ｋの構成例を示す回路図である。この回路が前掲図１０の回路と異なるところは、インバータ２０８を削除し、レベルシフタ２０９の代わりにレベルシフタ２６９を設けた点である。このレベルシフタ２６９は、上記第２実施形態の出力調整回路５０４（図７参照）に相当する回路が出力する基準電源電圧ＶＤＣを高電位側電源電圧としている。そして、レベルシフタ２６９は、遅延回路２０７の出力信号を反転し、反転結果が“１”である場合は基準電源電圧ＶＤＣを、“０”である場合は低電位側電源電圧ＶＳＳ（＝０Ｖ）を、選択信号ＳＥＬＤｋとして行ｋの各不揮発性メモリセルのＰチャネルトランジスタＰ３のゲートに出力する。
【０１２２】
この構成によれば、上記第２実施形態と同様、不揮発性ＲＡＭに対する電源電圧ＶＤＤが立ち上がってリコール動作が開始される際、パワーオンパルスＰＯＮの発生によりラッチＬの出力信号がリセットされる。これによりレベルシフタ２６９が出力する選択信号ＳＥＬＤｋは基準電源電圧ＶＤＣのレベルとなり、行ｋの各不揮発性メモリセルのＰチャネルトランジスタＰ３がＯＦＦとなる。
【０１２３】
そして、行アドレスＡＤＤＸが行ｋを示すアドレスとなり、アドレス一致検出信号ＡＤＴｋがＨｉｇｈレベルになると、ラッチＬの出力信号がＨｉｇｈレベルに立ち上がる。そして、このラッチＬの出力信号の立ち上がりから所定時間Δｔ１が経過したとき、レベルシフタ２６９が出力する選択信号ＳＥＬＤｋが低電位側電源電圧ＶＳＳのレベルとなり、行ｋの各不揮発性メモリセルのＰチャネルトランジスタＰ３がＯＮとなる。これにより行ｋの各不揮発性メモリセルではリコール動作が行われる。
【０１２４】
＜第７実施形態＞
図１９はこの発明の第７実施形態である不揮発性メモリセル１０Ｃの構成を示す回路図である。この不揮発性メモリセル１０Ｃは、揮発性記憶部１１Ｃと、上記第１実施形態のものと同様な不揮発性記憶部１２とを有する。本実施形態では、揮発性記憶部１１ＣのＮチャネルトランジスタＮ１およびＮ２のソース同士の共通接続点と、低電位側電源電圧ＶＳＳを供給するための電源線との間にＮチャネルトランジスタＮ３が介挿されている。このＮチャネルトランジスタＮ３のゲートには選択信号ＳＥＬＳが与えられる。
【０１２５】
通常のＳＲＡＭメモリセルとしての動作やストアを不揮発性メモリセル１０Ｃに行わせる場合、この選択信号ＳＥＬＳは、常にＨｉｇｈレベルとされ、ＮチャネルトランジスタＮ３はＯＮとされる。この場合の不揮発性メモリセル１０Ｃの動作は上記第１実施形態と同様である。
【０１２６】
不揮発性メモリセル１０Ｃにリコールを行わせる場合の動作は、上記第３実施形態（図１１）と近似しているが若干異なる。上記第３実施形態では、リコール時、活性化信号ＷＲＥをＨｉｇｈレベルとした状態で低電位側電源電圧ＶＳＣを立ち上げた。これに対し、本実施形態では、リコールの開始時、全ての不揮発性メモリセル１０Ｃに対する低電位側電源電圧ＶＳＳを０Ｖにするとともに、全ての不揮発性メモリセル１０Ｃに対する選択信号ＳＥＬＳをＬｏｗレベルにする。その後、リコールの対象とする行を順次選択し、選択した行の不揮発性メモリセル１０Ｃに対する選択信号ＳＥＬＳをＨｉｇｈレベルに立ち上げて、その不揮発性メモリセル１０ＣのＮチャネルトランジスタＮ３をＯＮとし、インバータＩＮＶ１およびＩＮＶ２からなるフリップフロップの電源電圧を設定するのである。
本実施形態においても上記第３実施形態と同様な効果が得られる。
【０１２７】
＜第８実施形態＞
図示は省略したが、本実施形態では、上記第７実施形態による不揮発性メモリセル１０Ｃを用いて、不揮発性ＲＡＭセルアレイ１００（図５参照）を構成する。本実施形態によれば、高電位側電源電圧ＶＤＣを供給するための電源線および低電位側電源電圧ＶＳＳを供給するための電源線を不揮発性ＲＡＭセルアレイ１００の列に沿った方向（行を横切る方向）に配線することができる。従って、本実施形態によれば、上記第６実施形態と同様、ストア時あるいはリコール時に１本の電源配線に流れる電流として１ビット分の電流のみを考慮すれば良く、電源配線抵抗による電圧低下を低減することができる。
【０１２８】
図２０は本実施形態による不揮発性ＲＡＭに好適な行選択回路２７０−ｋの構成例を示す回路図である。この回路が前掲図１０の回路と異なるところは、レベルシフタ２０９の代わりにインバータ２７９を設けた点である。このインバータ２７９は、遅延回路２０７の出力信号を反転し、反転結果が“１”である場合はＨｉｇｈレベルを、“０”である場合はＬｏｗレベルを、選択信号ＳＥＬＳｋとして行ｋの各不揮発性メモリセルのＮチャネルトランジスタＮ３のゲートに出力する。
【０１２９】
本実施形態では、ＮチャネルトランジスタＮ３のＯＮ／ＯＦＦ切り換えを行うことができる選択信号ＳＥＬＳｋを発生すればよく、選択信号ＳＥＬＳｋのＨｉｇｈレベルに自由度がある。そこで、選択信号ＳＥＬＳｋを発生するための手段として、レベルシフタではない通常のインバータが用いられている。
【０１３０】
＜他の実施形態＞
以上、この発明の第１〜第８実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。
【０１３１】
（１）図１の不揮発性記憶部１２において、ＮチャネルトランジスタＴｗ１および抵抗変化型素子Ｒ１の相互の位置関係と、ＮチャネルトランジスタＴｗ２および抵抗変化型素子Ｒ２の相互の位置関係を入れ替えてもよい。
【０１３２】
（２）上記各実施形態では、ストア時、リコール時に、行アドレスを不揮発性ＲＡＭの外部から与え、この行アドレスを外部から切り換えることにより行単位でのストアおよびリコールを行った。しかし、そのようにする代わりに、例えばカウンタ等により順次変化する行アドレスを出力する行アドレス発生手段を不揮発性ＲＡＭ内に設け、この行アドレス発生手段が出力する行アドレスを利用してストアおよびリコールを行うようにしてもよい。
【０１３３】
（３）上記各実施形態では、ＲＡＭセルアレイの全セルを揮発性記憶部と不揮発性記憶部からなる不揮発性メモリセルにより構成した。しかし、そのようにする代わりに、ＲＡＭセルアレイの一部の領域を不揮発性メモリセルにより構成し、残りの領域を通常のＳＲＡＭのメモリセルにより構成してもよい。すなわち、ＳＲＡＭの全メモリ空間のうち一部の領域のみをストアおよびリコールの可能な領域にするのである。
【符号の説明】
【０１３４】
１０，１０Ａ，１０Ｂ，１０Ｃ，Ｍｋｊ……不揮発性メモリセル、１１，１１Ａ，１１Ｂ，１１Ｃ……揮発性記憶部、１２……不揮発性記憶部、Ｐ１，Ｐ２……Ｐチャネルトランジスタ、Ｎ１，Ｎ２，Ｔａ１，Ｔａ２，Ｔｗ１，Ｔｗ２……Ｎチャネルトランジスタ、Ｒ１，Ｒ２……抵抗変化型素子、ＩＮＶ１，ＩＮＶ２……インバータ、ＢＬ，ＢＬＢ，ＢＩＴｊ，ＢＩＴｊＢ……ビット線、ＮＳ……バイアス供給ノード、１００……不揮発性ＲＡＭセルアレイ、２００……行デコーダ、３００……列デコーダ、４００……カラムゲート、５００……電源制御回路、６００……センスアンプ、７００……入出力バッファ、８００……書込回路、９００……制御回路、２００−ｋ，２５０−ｋ，２６０−ｋ，２７０−ｋ……行選択回路、２０１……アドレス一致検出部、Ｌ１……ラッチ、２０７……遅延回路、２０９，２１１，２１２……レベルシフタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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