(57)【特許請求の範囲】
【請求項１】
電源電圧から互いに対応する複数の第１の微少電流を発生する第１のカレントミラー回路と、
ゲートと、ドレインと、ソースとを有し、上記ドレインと上記ソースとの間に誘起される電圧に基づいて出力電流を生成するＭＯＳ抵抗と、
上記複数の第１の微少電流のうちの複数の第１の微少電流に基づいてサブスレッショルド飽和領域で動作する複数の第１のＭＯＳトランジスタを備え、当該複数の第１の微少電流に基づいて、上記ＭＯＳ抵抗を強反転線形領域で動作させるようにゲートバイアス電圧を生成し、当該ゲートバイアス電圧を上記ＭＯＳ抵抗のゲートに印加するゲートバイアス電圧生成回路と、
上記複数の第１の微少電流のうちの複数の第１の微少電流に基づいてサブスレッショルド飽和領域で動作する複数の第２のＭＯＳトランジスタを備え、当該複数の第１の微少電流に基づいてドレインバイアス電圧を生成し、当該ドレインバイアス電圧を上記ＭＯＳ抵抗のドレインに印加するドレインバイアス電圧生成回路と、
上記複数の第１の微少電流のうちの１つの第１の微少電流に基づいて、上記出力電流が温度変化に対して一定となるように、所定の温度係数を有しかつ所定のオフセット電圧を含む追加バイアス電圧を生成する追加バイアス電圧生成回路とを備え、
上記ドレインバイアス電圧生成回路は、上記ドレインバイアス電圧に上記追加バイアス電圧を加算して、加算結果の電圧を上記ドレインバイアス電圧として上記ＭＯＳ抵抗のドレインに印加することを特徴とする基準電流源回路。
【請求項２】
上記追加バイアス電圧生成回路はＭＯＳ抵抗ラダー回路を備え、
上記ＭＯＳ抵抗ラダー回路は、
ダイオード接続されかつ上記１つの第１の微少電流に基づいてサブスレッショルド飽和領域で動作する第１のｎＭＯＳトランジスタと、
上記第１のｎＭＯＳトランジスタに接続点を介して直列に接続され、かつ上記１つの第１の微少電流に基づいてサブスレッショルド線形領域で動作する第２のｎＭＯＳトランジスタとを備え、
上記接続点に発生される電圧を上記追加バイアス電圧として出力することを特徴とする請求項１記載の基準電流源回路。
【請求項３】
上記第１のｎＭＯＳトランジスタは、上記複数の第２のＭＯＳトランジスタのうちの１つのＭＯＳトランジスタであることを特徴とする請求項２記載の基準電流源回路。
【請求項４】
上記追加バイアス電圧生成回路はＭＯＳ抵抗ラダー回路を備え、
上記ＭＯＳ抵抗ラダー回路は、
ダイオード接続されかつ上記１つの第１の微少電流に基づいてサブスレッショルド飽和領域で動作する第１のｎＭＯＳトランジスタと、
上記第１のｎＭＯＳトランジスタに第１の接続点を介して直列に接続され、かつ上記１つの第１の微少電流に基づいてサブスレッショルド線形領域で動作し１つ又は複数の第２の接続点を介して互いに直接に接続された複数の第２のｎＭＯＳトランジスタとを備え、
上記第１の接続点、及び上記各第２の接続点のうちの１つの接続点に発生される電圧を、上記追加バイアス電圧として出力することを特徴とする請求項１記載の基準電流源回路。
【請求項５】
上記第１のｎＭＯＳトランジスタは、上記複数の第２のＭＯＳトランジスタのうちの１つのＭＯＳトランジスタであることを特徴とする請求項４記載の基準電流源回路。
【請求項６】
上記複数の第２のｎＭＯＳトランジスタは、上記第１の接続点と接地との間に接続され、
上記追加バイアス電圧生成回路は、
上記第１の接続点と接地との間、及び上記各第２の接続点と接地との間にそれぞれ接続され、複数のスイッチ手段のうちの１つがオンされるように制御される複数のスイッチ手段をさらに備えたことを特徴とする請求項４又は５記載の基準電流源回路。
【請求項７】
上記第１のカレントミラー回路は複数のカスコードカレントミラー回路を含むことを特徴とする請求項１乃至６のうちのいずれか１つに記載の基準電流源回路。
【請求項８】
スタートアップ回路をさらに備え、
上記スタートアップ回路は、
上記基準電流源回路の非動作時を検出する検出回路と、
上記検出回路により上記基準電流源回路の非動作時が検出されたとき、上記基準電流源回路に所定の起動電流を流すことにより上記基準電流源回路を起動する起動トランジスタ回路とを備えたことを特徴とする請求項１乃至７のうちのいずれか１つに記載の基準電流源回路。
【請求項９】
上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する電流供給回路を備え、
上記電流供給回路は、
上記電源電圧から所定の第２の微小電流を発生する微小電流発生回路と、
上記微小電流発生回路により発生された第２の微小電流に対応する第３の微小電流を上記バイアス動作電流として発生する第２のカレントミラー回路とを備えたことを特徴とする請求項８記載の基準電流源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サブスレッショルド領域で動作するＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を備えた基準電流源回路に関する。
【背景技術】
【０００２】
回路システムの消費電力を格段に低減する手法として、ＭＯＳＦＥＴをサブスレッショルド領域で動作させることを前提として回路システムを設計することが挙げられる。サブスレッショルド領域でのＭＯＳＦＥＴの電気的特性は、温度変化及びプロセスバラツキに対して敏感に変動する問題がある。このような回路システムを安定動作させるためには、あらゆる環境において常に一定の電流を供給する必要があり、そのためには超低消費電力であり、かつ温度変化及び電源電圧の変動に対して安定に動作する基準電流源回路の構築が必要となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２３１７７４号公報。
【特許文献２】米国特許出願公開第２０１０／０２２５３８４Ａ１号の明細書。
【非特許文献】
【０００４】
【非特許文献１】K. Ueno et al., "A 300-nW, 15-ppm/℃, 20-ppm/V CMOS voltage reference circuit consisting of subthreshold MOSFETs", IEEE Journal of Solid-State Circuits, vol. 44, no. 7, pp. 2047-2054, July 2009.
【非特許文献２】鬼頭豊明ほか，「ＭＯＳＦＥＴのキャリア移動度温度特性を利用した基準電流源回路」，電子情報通信学会総合大会講演論文集，Ａ−１−４０，電子情報通信学会発行，２００９年３月．
【非特許文献３】Y. Taur et al., "Fundamentals of modern VLSI devices", Cambridge University Press, 2002, pp. 19-20.
【非特許文献４】C. H. Lee et al., "All-CMOS temperature independent current reference", Electronics Letters, vol. 32, no. 14, pp. 1280-1281, July 1996.
【非特許文献５】J. Georgious et al., "A resistorless low current reference circuit for implantable devices", in Proceedings of IEEE International Symposium on Circuits and Systems (ISCAS), vol. 3, pp. 193-196, May 2002.
【非特許文献６】W. M. Sansen et al., "A CMOS Temperature-Compensated Current Reference", IEEE Journal of Solid-State Circuits, vol. 23, no. 3, pp. 821-824, June 1988.
【非特許文献７】H. J. Oguey et al., "CMOS Current Reference Without Resistance", IEEE Journal of Solid-State Circuits, vol. 32, no. 7, pp. 1132-1135, July 1997.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
絶対零度におけるＭＯＳＦＥＴのしきい値電圧を出力する電圧源回路が提案されている（非特許文献１参照。）。この電圧源回路は、電圧源としての利用が提案されているが、この電圧源回路に流れる電流は、ＬＳＩの製造プロセスバラツキ及び電源電圧の変動に対して安定な特徴を有する。しかし、この電圧源回路を電流源として用いる場合、この電圧源回路に流れる電流は、温度特性を有し、温度が上昇すると電流量が増大する課題があった。
【０００６】
これに対して、温度特性変化を解決するための電流源回路が提案されている（特許文献１、特許文献２及び非特許文献２参照。）。この電流源回路は、ｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳトランジスタという。）の伝導キャリアである電子の移動度（以下、電子移動度という。）と、ｐチャネルＭＯＳＦＥＴ（以下、ｐＭＯＳトランジスタという。）の伝導キャリアであるホールの移動度（以下、ホール移動度という。）との温度依存性の相違を利用する。電子移動度の温度依存性とホール移動度の温度依存性とは異なるので、それぞれの移動度に依存する電流を生成し、これらの電流を減算することによって電流の温度特性を制御する。
【０００７】
しかし、この電流源回路では、２種類の移動度に依存する電流を生成するために相補構造を有する２つの電流源回路を用いる必要があり、かつ電流を減算するために電流減算回路を用いる必要があるので、回路面積及び消費電力が増加する課題があった。
【０００８】
本発明の目的は以上の問題点を解決し、従来技術に比較して、回路面積を削減し、出力電流の温度特性が室温においてゼロになるように制御することができる基準電流源回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る基準電流源回路は、
電源電圧から互いに対応する複数の第１の微少電流を発生する第１のカレントミラー回路ＣＭ１１と、
ゲートと、ドレインと、ソースとを有し、上記ドレインと上記ソースとの間に誘起される電圧に基づいて出力電流ＩＲＥＦを生成するＭＯＳ抵抗ＭＲと、
上記複数の第１の微少電流のうちの複数の第１の微少電流に基づいてサブスレッショルド飽和領域で動作する複数の第１のＭＯＳトランジスタを備え、当該複数の第１の微少電流に基づいて、上記ＭＯＳ抵抗ＭＲを強反転線形領域で動作させるようにゲートバイアス電圧ＶＧＢを生成し、当該ゲートバイアス電圧ＶＧＢを上記ＭＯＳ抵抗ＭＲのゲートに印加するゲートバイアス電圧生成回路ＧＢ１と、
上記複数の第１の微少電流のうちの複数の第１の微少電流に基づいてサブスレッショルド飽和領域で動作する複数の第２のＭＯＳトランジスタを備え、当該複数の第１の微少電流に基づいてドレインバイアス電圧（ＶＧＳ１−ＶＧＳ２）を生成し、当該ドレインバイアス電圧（ＶＧＳ１−ＶＧＳ２）を上記ＭＯＳ抵抗ＭＲのドレインに印加するドレインバイアス電圧生成回路ＤＢ１と、
上記複数の第１の微少電流のうちの１つの第１の微少電流Ｉ１１に基づいて、上記出力電流ＩＲＥＦが温度変化に対して一定となるように、所定の温度係数γを有しかつ所定のオフセット電圧βを含む追加バイアス電圧ＶＳＲを生成する追加バイアス電圧生成回路１０とを備え、
上記ドレインバイアス電圧生成回路ＤＢ１は、上記ドレインバイアス電圧（ＶＧＳ１−ＶＧＳ２）に上記追加バイアス電圧ＶＳＲを加算して、加算結果の電圧（ＶＳＲ＋ＶＧＳ１−ＶＧＳ２）を上記ドレインバイアス電圧ＶＳＲとして上記ＭＯＳ抵抗のドレインに印加することを特徴とする。
【００１０】
上記基準電流源回路において、上記追加バイアス電圧生成回路１０ｂはＭＯＳ抵抗ラダー回路を備え、
上記ＭＯＳ抵抗ラダー回路は、
ダイオード接続されかつ上記１つの第１の微少電流Ｉ１１に基づいてサブスレッショルド飽和領域で動作する第１のｎＭＯＳトランジスタＭ０と、
上記第１のｎＭＯＳトランジスタに接続点Ｎ１を介して直列に接続され、かつ上記１つの第１の微少電流Ｉ１１に基づいてサブスレッショルド線形領域で動作する第２のｎＭＯＳトランジスタＭ１とを備え、
上記接続点Ｎ１に発生される電圧ＶＤ１を上記追加バイアス電圧ＶＳＲとして出力することを特徴とする。
【００１１】
また、上記基準電流源回路において、上記第１のｎＭＯＳトランジスタは、上記複数の第２のＭＯＳトランジスタのうちの１つのＭＯＳトランジスタＭＮ２１であることを特徴とする。
【００１２】
さらに、上記基準電流源回路において、上記追加バイアス電圧生成回路１０はＭＯＳ抵抗ラダー回路を備え、
上記ＭＯＳ抵抗ラダー回路は、
ダイオード接続されかつ上記１つの第１の微少電流Ｉ１１に基づいてサブスレッショルド飽和領域で動作する第１のｎＭＯＳトランジスタＭ０と、
上記第１のｎＭＯＳトランジスタＭ０に第１の接続点Ｎ１を介して直列に接続され、かつ上記１つの第１の微少電流Ｉ１１に基づいてサブスレッショルド線形領域で動作し１つ又は複数の第２の接続点Ｎ２，Ｎ３，…，Ｎｎ−１（ｎは３以上の整数。）を介して互いに直接に接続された複数の第２のｎＭＯＳトランジスタＭ１，Ｍ２，…，Ｍｎ−１（ｎは３以上の整数。）とを備え、
上記第１の接続点Ｎ１、及び上記各第２の接続点Ｎ２，Ｎ３，…，Ｎｎ−１のうちの１つの接続点に発生される電圧を、上記追加バイアス電圧ＶＳＲとして出力することを特徴とする。
【００１３】
またさらに、上記基準電流源回路において、上記第１のｎＭＯＳトランジスタＭ０は、上記複数の第２のＭＯＳトランジスタのうちの１つのＭＯＳトランジスタＭＮ２１であることを特徴とする。
【００１４】
また、上記基準電流源回路において、上記複数の第２のｎＭＯＳトランジスタＭ１，Ｍ２，…，Ｍｎ−１（ｎは３以上の整数。）は、上記第１の接続点Ｎ１と接地との間に接続され、
上記追加バイアス電圧生成回路１０Ｄは、
上記第１の接続点Ｎ１と接地との間、及び上記各第２の接続点Ｎ２，Ｎ３，…，Ｎｎ−１（ｎは３以上の整数。）と接地との間にそれぞれ接続され、複数のスイッチ手段ＳＷ１，ＳＷ２，…，ＳＷｎ−１（ｎは３以上の整数。）のうちの１つがオンされるように制御される複数のスイッチ手段をさらに備えたことを特徴とする。
【００１５】
さらに、上記基準電流源回路において、上記第１のカレントミラー回路ＣＭ１３は複数のカスコードカレントミラー回路を含むことを特徴とする。
【００１６】
またさらに、上記基準電流源回路において、スタートアップ回路４０をさらに備え、
上記スタートアップ回路４０は、
上記基準電流源回路の非動作時を検出する検出回路５０と、
上記検出回路５０により上記基準電流源回路の非動作時が検出されたとき、上記基準電流源回路に所定の起動電流Ｉ４０２を流すことにより上記基準電流源回路を起動する起動トランジスタ回路ＭＮ４０２とを備えたことを特徴とする。
【００１７】
また、上記基準電流源回路において、上記スタートアップ回路４０はさらに、上記検出回路５０にバイアス動作電流を供給する電流供給回路４１を備え、
上記電流供給回路４１は、
上記電源電圧から所定の第２の微小電流Ｉ４０１を発生する微小電流発生回路と、
上記微小電流発生回路により発生された第２の微小電流Ｉ４０１に対応する第３の微小電流Ｉ４０７を上記バイアス動作電流として発生する第２のカレントミラー回路とを備えたことを特徴とする。
【発明の効果】
【００１８】
本発明に係る基準電流源回路によれば、追加バイアス電圧生成回路が所定の温度係数を有しかつ所定のオフセット電圧を含む追加バイアス電圧を生成し、ドレインバイアス電圧生成回路が、ドレインバイアス電圧に追加バイアス電圧を加算して、加算結果の電圧をＭＯＳ抵抗のドレインに印加するので、出力電流の温度特性が室温においてゼロになるように制御することができ、基準電流源回路はプロセスのバラツキ、電源電圧のバラツキ、及び温度のバラツキを含むバラツキ（以下、ＰＶＴバラツキという。）に対して安定に一定の出力電流を供給することができる。また、追加バイアス電圧生成回路は一本の電流パスであるので、基準電流源回路は、従来技術に係る電流源回路と比較して、半分以下の回路面積で構成でき、かつ消費電力を削減することができる。
【００１９】
また、本発明に係る基準電流源回路によれば、追加バイアス電圧生成回路においてサブスレッショルド飽和領域で動作する第１のｎＭＯＳトランジスタと、ドレインバイアス電圧生成回路においてサブスレッショルド飽和領域で動作するｎＭＯＳトランジスタとを共通化することで、上記基準電流源回路に比較してトランジスタ数を削減することができる。
【００２０】
さらに、本発明に係る基準電流源回路によれば、基準電流源回路はスタートアップ回路を備えて構成され、スタートアップ回路は、基準電流源回路に動作電流が流れていないときにのみ動作して基準電流源回路に動作電流を流し、基準電流源回路に動作電流が流れているときには動作しない。したがって、基準電流源回路は正常な動作点で動作する。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態に係る基準電流源回路１の構成を示す回路図である。
【図２】温度に対する図１の基準電流源回路１によって生成される出力電流ＩＲＥＦの温度特性ＴＣＩの数値計算結果を示すグラフである。
【図３】図１の追加バイアス電圧生成回路１０の構成を示す回路図である。
【図４】３つのｎＭＯＳトランジスタＭ０，Ｍ１，Ｍ２を有する追加バイアス電圧生成回路１０ａの構成を示す回路図である。
【図５】２つのｎＭＯＳトランジスタＭ０，Ｍ１を有する追加バイアス電圧生成回路１０ｂの構成を示す回路図である。
【図６】温度に対する図４のタップＮ１の中間電圧ＶＤ１及びタップＮ２の中間電圧ＶＤ２の数値計算結果及び近似直線を示すグラフである。
【図７】本発明の第２の実施形態に係る基準電流源回路１Ａの構成を示す回路図である。
【図８】本発明の第３の実施形態に係る基準電流源回路１Ｂの構成を示す回路図である。
【図９】本発明の第４の実施形態に係る基準電流源回路１Ｃの構成を示す回路図である。
【図１０】本発明の第５の実施形態に係る基準電流源回路１Ｄの構成を示す回路図である。
【図１１】本発明の第６の実施形態に係る基準電流源回路１Ｅの構成を示す回路図である。
【図１２】温度に対する図９の追加バイアス電圧生成回路１０の追加バイアス電圧ＶＳＲを示すグラフである。
【図１３】温度に対する図９の基準電流源回路１Ｃ及び従来技術に係る電流源回路によって生成される出力電流ＩＲＥＦを示すグラフである。
【図１４】電源電圧に対する室温において図９の基準電流源回路１Ｃによって生成される出力電流ＩＲＥＦを示すグラフである。
【図１５】図９の基準電流源回路１Ｃによって生成される出力電流ＩＲＥＦの分布を示すグラフである。
【発明を実施するための形態】
【００２２】
第１の実施形態．
本発明の第１の実施形態に係る基準電流源回路１は、非特許文献１に開示された電圧源回路に、微小なオフセット電圧βを含む追加バイアス電圧ＶＳＲを生成する追加バイアス電圧生成回路１０をさらに備えて構成することにより、出力電流ＩＲＥＦの温度依存性を改善する。
【００２３】
図１は、本発明の第１の実施形態に係る基準電流源回路１の構成を示す回路図である。図１において、基準電流源回路１は、電流源回路１００と追加バイアス電圧生成回路１０とを備えて構成される。さらに、電流源回路１００は、カレントミラー回路ＣＭ１１と、ゲートバイアス電圧生成回路ＧＢ１と、ドレインバイアス電圧生成回路ＤＢ１と、ＭＯＳ抵抗ＭＲとを備えて構成される。
【００２４】
第１の実施形態に係る基準電流源回路１は、
電源ＶＤＤからの電源電圧から互いに対応する微少電流Ｉ１１，Ｉ２１，ＩＲＥＦ，Ｉ３１，Ｉ３２を発生する第１のカレントミラー回路ＣＭ１１と、
ゲートと、ドレインと、ソースとを有し、ドレインとソースとの間に誘起される電圧ＶＤＳＲに基づいて出力電流ＩＲＥＦを生成するＭＯＳ抵抗ＭＲと、
微少電流Ｉ３１，Ｉ３２に基づいてサブスレッショルド飽和領域で動作するｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３を備え、微少電流Ｉ３１，Ｉ３２に基づいて、ＭＯＳ抵抗ＭＲを強反転線形領域で動作させるようにゲートバイアス電圧ＶＧＢを生成し、当該ゲートバイアス電圧ＶＧＢをＭＯＳ抵抗ＭＲのゲートに印加するゲートバイアス電圧生成回路ＧＢ１と、
微少電流ＩＲＥＦ，Ｉ２１に基づいてサブスレッショルド飽和領域で動作するｎＭＯＳトランジスタＭＮ２１，ＭＮ２２を備え、微少電流ＩＲＥＦ，Ｉ２１に基づいてドレインバイアス電圧（ＶＧＳ１−ＶＧＳ２）を生成し、当該ドレインバイアス電圧（ＶＧＳ１−ＶＧＳ２）をＭＯＳ抵抗ＭＲのドレインに印加するドレインバイアス電圧生成回路ＤＢ１と、
微少電流Ｉ１１に基づいて、出力電流ＩＲＥＦが温度変化に対して一定となるように、所定の温度係数γを有しかつ所定のオフセット電圧βを含む追加バイアス電圧ＶＳＲを生成する追加バイアス電圧生成回路１０とを備え、
ドレインバイアス電圧生成回路ＤＢ１は、ドレインバイアス電圧（ＶＧＳ１−ＶＧＳ２）に追加バイアス電圧ＶＳＲを加算して、加算結果の電圧（ＶＳＲ＋ＶＧＳ１−ＶＧＳ２）をドレインバイアス電圧ＶＤＳＲとしてＭＯＳ抵抗ＭＲのドレインに印加することを特徴とする。
【００２５】
図１において、カレントミラー回路ＣＭ１１は、ｐＭＯＳトランジスタＭＰ１１，ＭＰ２１，ＭＰ２２，ＭＰ３１及びＭＰ３２を備えて構成される。また、ゲートバイアス電圧生成回路ＧＢ１は、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３を備えて構成される。さらに、ドレインバイアス電圧生成回路ＤＢ１は、ｎＭＯＳトランジスタＭＮ２１，ＭＮ２２を備えて構成され、電流制御端子Ｎを有する。ここで、ｐＭＯＳトランジスタＭＰ２１，ＭＰ２２とドレインバイアス電圧生成回路ＤＢ１とは微小電流発生回路ＣＧ１１を構成し、微少電流発生回路ＣＧ１１と、ｎＭＯＳトランジスタであるＭＯＳ抵抗ＭＲとは、電流生成回路２０を構成する。
【００２６】
電流生成回路２０において、ｐＭＯＳトランジスタＭＰ２１のソースは、電源ＶＤＤに接続される。ｐＭＯＳトランジスタＭＰ２１のドレインは、ｎＭＯＳトランジスタＭＮ２１のドレインに接続される。ｐＭＯＳトランジスタＭＰ２２のソースは、電源ＶＤＤに接続され、ｐＭＯＳトランジスタＭＰ２２のドレインは、ｐＭＯＳトランジスタＭＰ２２のゲート及びｎＭＯＳトランジスタＭＮ２２のドレインに接続される。ｎＭＯＳトランジスタＭＮ２１のゲートは、ｎＭＯＳトランジスタＭＮ２２のゲート及びｎＭＯＳトランジスタＭＮ２１のドレインに接続され、ｎＭＯＳトランジスタＭＮ２１のソースは、電流制御端子Ｎに接続される。ｎＭＯＳトランジスタＭＮ２２のソースは、ＭＯＳ抵抗ＭＲのドレインに接続される。ＭＯＳ抵抗ＭＲのゲートは、ｐＭＯＳトランジスタＭＰ３２のドレインとｎＭＯＳトランジスタＭＮ３３のドレインとの接続点に接続され、ＭＯＳ抵抗ＭＲのソースは接地される。
【００２７】
また、ｐＭＯＳトランジスタＭＰ３１のソースは電源ＶＤＤに接続され、ｐＭＯＳトランジスタＭＰ３１のドレインは、ｎＭＯＳトランジスタＭＮ３１のドレインとｎＭＯＳトランジスタＭＮ３１のゲートとｎＭＯＳトランジスタＭＮ３２のゲートとに接続される。ｎＭＯＳトランジスタＭＮ３１のソースは、ｎＭＯＳトランジスタＭＮ３２のドレインとｎＭＯＳトランジスタＭＮ３３のソースとに接続される。ｎＭＯＳトランジスタＭＮ３２のソースは接地される。ｐＭＯＳトランジスタＭＰ３２のソースは電源ＶＤＤに接続され、ｐＭＯＳトランジスタＭＰ３２のドレインは、ｎＭＯＳトランジスタＭＮ３３のドレインとｎＭＯＳトランジスタＭＮ３３のゲートとＭＯＳ抵抗ＭＲのゲートとに接続される。
【００２８】
さらに、ｐＭＯＳトランジスタＭＰ１１のゲートは、ｐＭＯＳトランジスタＭＰ２１のゲートに接続され、ｐＭＯＳトランジスタＭＰ１１のソースは電源ＶＤＤに接続され、ｐＭＯＳトランジスタＭＰ１１のドレインは、追加バイアス電圧生成回路１０に接続される。
【００２９】
基準電流源回路１において、ドレインバイアス電圧生成回路ＤＢ１及びゲートバイアス電圧生成回路ＧＢ１はそれぞれ、特許文献１、特許文献２及び非特許文献２の電圧源回路におけるドレインバイアス電圧生成回路及びゲートバイアス電圧生成回路と同様の構成を有する。また、図１において、カレントミラー回路ＣＭ１１は、電源ＶＤＤからの電源電圧から、ｐＭＯＳトランジスタＭＰ２２に流れる出力電流ＩＲＥＦに対応する微小電流Ｉ１１，Ｉ２１，Ｉ３１，Ｉ３２を発生する。微少電流Ｉ１１は追加バイアス電圧生成回路１０に出力され、微小電流Ｉ２１，Ｉ３１，Ｉ３２はｐＭＯＳトランジスタＭＰ２１，ＭＰ３１，ＭＰ３２のそれぞれに流れる。微小電流発生回路ＣＧ１１において、ｐＭＯＳトランジスタＭＰ２２及びｎＭＯＳトランジスタＭＮ２２に流れる出力電流ＩＲＥＦに対応する微小電流がｐＭＯＳトランジスタＭＰ２１及びｎＭＯＳトランジスタＭＮ２１に流れる。また、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３３は差動対を構成する。なお、特許文献１、特許文献２及び非特許文献２の電圧源回路では、温度に対して一定の電圧を得るために、ゲートバイアス電圧生成回路において２段の差動対を用いる。しかし、電流を生成する場合は温度に対して一定の電圧は必要ないので、ゲートバイアス電圧生成回路ＧＢ１は、１段の差動対を用いる。
【００３０】
図１のカレントミラー回路ＣＭ１１において、ｐＭＯＳトランジスタＭＰ１１，ＭＰ２１，ＭＰ２２，ＭＰ３１及びＭＰ３２は、それぞれサブスレッショルド飽和領域で動作する。また、ゲートバイアス電圧生成回路ＧＢ１において、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３は、微少電流Ｉ３１，Ｉ３２に基づいてサブスレッショルド飽和領域で動作する。そして、ゲートバイアス電圧生成回路ＧＢ１は、微少電流Ｉ３１，Ｉ３２に基づいて、ＭＯＳ抵抗ＭＲを強反転線形領域で動作させるようにゲートバイアス電圧ＶＧＢを生成し、ゲートバイアス電圧ＶＧＢをＭＯＳ抵抗ＭＲのゲートに印加する。強反転線形領域で動作させたＭＯＳトランジスタは、抵抗として扱うことができる（特許文献１及び２参照。）ので、ＭＯＳ抵抗ＭＲは、抵抗として動作する。
【００３１】
また、図１において、詳細後述するように、追加バイアス電圧生成回路１０は、微少電流Ｉ１１に基づいて、温度係数γを有しオフセット電圧βを含む追加バイアス電圧ＶＳＲ（＝γＴ＋β）を生成し、電流制御端子Ｎに印加する。さらに、ドレインバイアス電圧生成回路ＤＢ１において、ｎＭＯＳトランジスタＭＮ２１，ＭＮ２２は微少電流Ｉ２１，ＩＲＥＦに基づいてサブスレッショルド飽和領域で動作する。そして、ドレインバイアス電圧生成回路ＤＢ１は、ｎＭＯＳトランジスタＭＮ２１のゲート・ソース間電圧ＶＧＳ１と、ｎＭＯＳトランジスタＭＮ２２のゲート・ソース間電圧ＶＧＳ２とで表される所定の電圧（ＶＧＳ１−ＶＧＳ２）を発生し、電圧（ＶＧＳ１−ＶＧＳ２）に追加バイアス電圧ＶＳＲを加算して、加算結果の電圧をドレインバイアス電圧ＶＤＳＲとしてＭＯＳ抵抗ＭＲのドレインに印加する。この結果、ＭＯＳ抵抗ＭＲに、ドレインとソースとの間のドレインバイアス電圧ＶＤＳＲに対応する出力電流ＩＲＥＦが流れる。以下、基準電流源回路１の動作を詳細に説明する。
【００３２】
一般に、ＭＯＳＦＥＴがサブスレッショルド領域で動作している場合、ＭＯＳＦＥＴに流れる電流Ｉ（サブスレッショルド電流ともいう。）は、ドレイン・ソース間電圧ＶＤＳが例えば０．１Ｖ以下（サブスレッショルド線形領域）であるときは、以下の式（１）で表される。
【００３３】
【数１】
0005323142.tif 000002
【００３４】
ここで、Ｋ（＝Ｗ／Ｌ）はチャネル長Ｌとチャネル幅Ｗとのアスペクト比、Ｉ０（＝μＣＯＸ（η−１）ＶＴ２）はサブスレッショルド電流の前置係数、μはキャリア移動度、ＣＯＸ（＝εｏｘ／ｔｏｘ）は単位面積当たりの酸化膜容量、ｔｏｘは酸化膜厚、εｏｘは酸化膜の誘電率、ηはサブスレッショルドスロープ係数、ＶＴ（＝ｋＢＴ／ｑ）は熱電圧、ｋＢはボルツマン定数、Ｔは絶対温度、ｑは電気素量、ＶＧＳはゲート・ソース間電圧、ＶＴＨはしきい値電圧である（非特許文献３参照。）。
【００３５】
また、ドレイン・ソース間電圧ＶＤＳが例えば０．１Ｖ以上（サブスレッショルド飽和領域）であるときは、ＭＯＳＦＥＴに流れる電流Ｉは、式（２）で表される。
【００３６】
【数２】
0005323142.tif 000003
【００３７】
また、キャリア移動度μの温度依存性は、式（３）で表される。
【００３８】
【数３】
0005323142.tif 000004
【００３９】
ここで、μ０は室温Ｔ０におけるキャリア移動度、ｍはキャリア移動度の温度係数である。
【００４０】
図１の基準電流源回路１を流れる出力電流ＩＲＥＦは、強反転線形領域で動作するＭＯＳ抵抗ＭＲの電気的特性によって決まる。ＭＯＳ抵抗ＭＲのドレイン・ソース間電圧ＶＤＳＲが十分小さいとき、出力電流ＩＲＥＦは、式（４）で表される。
【００４１】
【数４】
0005323142.tif 000005
【００４２】
ここで、追加バイアス電圧生成回路１０によって生成されかつ微小なオフセット電圧βを含む追加バイアス電圧ＶＳＲが、ドレイン・ソース間電圧ＶＤＳＲに含まれている場合を考える。このとき、ＭＯＳ抵抗ＭＲのドレイン・ソース間電圧ＶＤＳＲは、式（５）で表すことができる。
【００４３】
【数５】
0005323142.tif 000006
【００４４】
ここで、αはドレイン・ソース間電圧ＶＤＳＲの温度係数であり、追加バイアス電圧ＶＳＲの温度係数γを含む。
【００４５】
式（３）〜（５）より、出力電流ＩＲＥＦの温度特性ＴＣＩは、式（６）で表される。
【００４６】
【数６】
0005323142.tif 000007
【００４７】
式（６）において、β／αの取りうる値の範囲を考えると、式（６）の右辺第２項の値は０から１／Ｔまで変動する。一般的なＣＭＯＳトランジスタのキャリア移動度の温度係数ｍは約１．５であることから（非特許文献３参照。）、β／αを適切な値に設定することによって、室温において出力電流ＩＲＥＦの温度特性ＴＣＩをゼロにすることができる。
【００４８】
図２は、温度に対する図１の基準電流源回路１によって生成される出力電流ＩＲＥＦの温度特性ＴＣＩの数値計算結果を示すグラフである。オフセット電圧βがゼロのとき（すなわち、β／α＝０のとき）、温度特性ＴＣＩは、温度が−２０℃から１００℃までの範囲において常に正となる。これは、出力電流ＩＲＥＦが温度上昇にしたがって増加することを意味する。また、図２に示すように、オフセット電圧βによって、温度特性ＴＣＩを変化させることができる。特に、β／α＝３００のとき、温度特性ＴＣＩを室温においてゼロにすることができる。したがって、β／αを適切な値に設定することにより、温度依存性を改善した出力電流ＩＲＥＦを得ることができる。
【００４９】
上述したように、追加バイアス電圧ＶＳＲに含まれるオフセット電圧βを用いることで出力電流ＩＲＥＦの温度依存性を改善することができる。式（５）に示す通り、ＭＯＳ抵抗ＭＲのドレイン・ソース間電圧ＶＤＳＲは、温度係数α及びオフセット電圧βによって決定されるため、図１の基準電流源回路１は、ドレイン・ソース間電圧ＶＤＳＲにオフセット電圧βを導入するための追加バイアス電圧生成回路１０を挿入したことを特徴としている。
【００５０】
図３は、図１の追加バイアス電圧生成回路１０の構成を示す回路図である。図３に示すように、追加バイアス電圧生成回路１０は、複数ｎ個のｎＭＯＳトランジスタＭｉ（ｉ＝０，１，…，ｎ−１；ｎは２以上の整数。）を備えて構成される。ｎＭＯＳトランジスタＭ０のドレインは、ｐＭＯＳトランジスタＭＰ１１のドレインに接続されている。ｎＭＯＳトランジスタＭ０のソースは、タップ（接続点ともいう。）Ｎ１を介してｎＭＯＳトランジスタＭ１のドレインに接続され、ｎＭＯＳトランジスタＭ１のソースは、タップＮ２を介してｎＭＯＳトランジスタＭ２のドレインに接続される。以下同様に、ｎＭＯＳトランジスタＭｊ（ｊ＝２，３，…，ｎ−２）のソースはそれぞれ、タップＮｊ＋１を介してｎＭＯＳトランジスタＭｊ＋１のドレインに接続される。ｎＭＯＳトランジスタＭｎ−１のソースは接地される。ｎＭＯＳトランジスタＭｉ（ｉ＝０，１，…，ｎ−１）のゲートはそれぞれ、ｎＭＯＳトランジスタＭ０のドレインに接続される。ここで、タップＮｉ（ｉ＝１，２，…，ｎ−１）の電圧を中間電圧ＶＤｉ（ｉ＝１，２，…，ｎ−１）という。また、ｎ個のｎＭＯＳトランジスタＭｉ（ｉ＝０，１，…，ｎ−１）は、ＭＯＳ抵抗ラダー回路を構成する。
【００５１】
図３の追加バイアス電圧生成回路１０において、ダイオード接続されたｎＭＯＳトランジスタＭ０は、微少電流Ｉ１１に基づいてサブスレッショルド飽和領域で動作し、ｎＭＯＳトランジスタＭ０以外のｎＭＯＳトランジスタＭｉ（ｉ＝１，２，…，ｎ−１）は微少電流Ｉ１１に基づいてサブスレッショルド線形領域で動作する。１本の電流パスを含む追加バイアス電圧生成回路１０には、出力電流ＩＲＥＦに対応する微小電流Ｉ１１が流れて、各タップＮｉに中間電圧ＶＤｉが誘起される。そして、中間電圧ＶＤｉのうち、出力電流ＩＲＥＦが温度変化に対して一定となるような電圧が追加バイアス電圧ＶＳＲとして電流制御端子Ｎに印加される。このため、追加バイアス電圧生成回路１０におけるｎＭＯＳトランジスタＭｉ（ｉ＝０，１，…，ｎ−１）を適切に設計することにより、出力電流ＩＲＥＦの温度特性ＴＣＩが室温においてゼロになるように制御することができる。
【００５２】
以上説明したように、第１の実施形態によれば、追加バイアス電圧生成回路１０が追加バイアス電圧ＶＳＲを電流制御端子Ｎに印加するので、出力電流ＩＲＥＦの温度特性ＴＣＩが室温においてゼロになるように制御することができ、基準電流源回路１はＰＶＴバラツキに対して安定に一定の出力電流ＩＲＥＦを供給することができる。また、追加バイアス電圧生成回路１０は一本の電流パスであるので、基準電流源回路１は、従来技術に係る電流源回路と比較して、半分以下の回路面積で構成でき、かつ消費電力を削減することができる。
【００５３】
図４は、３つのｎＭＯＳトランジスタＭ０，Ｍ１，Ｍ２を有する追加バイアス電圧生成回路１０ａの構成を示す回路図である。追加バイアス電圧生成回路１０ａは、上述した追加バイアス電圧生成回路１０においてｎＭＯＳトランジスタの数を表すｎが３のときの回路であり、上述した場合と同様の作用効果を有する。
【００５４】
図５は、２つのｎＭＯＳトランジスタＭ０，Ｍ１を有する追加バイアス電圧生成回路１０ｂの構成を示す回路図である。追加バイアス電圧生成回路１０ｂは、上述した追加バイアス電圧生成回路１０においてｎＭＯＳトランジスタの数を表すｎが２のときの回路であり、上述した場合と同様の作用効果を有する。
【００５５】
第２の実施形態．
図７は、本発明の第２の実施形態に係る基準電流源回路１Ａの構成を示す回路図である。基準電流源回路１Ａは、図１の基準電流源回路１と比較して、スタートアップ回路４０をさらに備えたことを特徴とし、その他の構成要素は、基準電流源回路１と同様であり、その説明を省略する。
【００５６】
スタートアップ回路４０を設ける理由は以下の通りである。基準電流源回路１において、ｎＭＯＳトランジスタのゲート電圧がすべて０Ｖであり、ｐＭＯＳトランジスタのゲートがすべて電源ＶＤＤによって発生される電圧となる場合がある。このとき、基準電流源回路１には動作電流が流れず、基準電流源回路１は動作しない。以下、上述した基準電流源回路１が動作しない状態を、基準電流源回路１の非動作時又はゼロ電流状態という。スタートアップ回路４０は、ゼロ電流状態を回避するために用いられる。
【００５７】
図７において、スタートアップ回路４０は、電流供給回路４１と、インバータ５０を構成するｐＭＯＳトランジスタＭＰ４０８及びｎＭＯＳトランジスタＭＮ４０１と、動作電流を引き抜いて流すｎＭＯＳトランジスタＭＮ４０２とを備えて構成される。また、電流供給回路４１は、複数段のダイオード接続のｐＭＯＳトランジスタＭＰ４０１〜ＭＰ４０６と、カレントミラー回路を構成するｐＭＯＳトランジスタＭＰ４０７とを備えて構成される。ここで、スタートアップ回路４０は、上記ゼロ電流状態時のみに動作し、基準電流源回路１Ａが正常な動作点で動作している場合は、動作しない。
【００５８】
スタートアップ回路４０において、インバータ５０は、ＭＯＳ抵抗ＭＲのゲートバイアス電圧ＶＧＢをモニタして、基準電流源回路１Ａの非動作時を検出する検出回路である。ＭＯＳ抵抗ＭＲのゲートバイアス電圧ＶＧＢが０Ｖであるとき（非動作時）、インバータ５０の出力信号はハイレベルになり、当該ハイレベルの信号がｎＭＯＳトランジスタＭＮ４０２のゲートに印加されて、ｎＭＯＳトランジスタＭＮ４０２がオンされる。これにより、ｎＭＯＳトランジスタＭＮ４０２は、ｐＭＯＳトランジスタＭＰ２２から電流Ｉ４０２を引き抜き、これが基準電流源回路１Ａの起動電流となって、基準電流源回路１Ａを起動させて安定に動作させる。すなわち、ｎＭＯＳトランジスタＭＮ４０２は、インバータ５０により基準電流源回路１Ａの非動作時が検出されたとき、基準電流源回路１Ａに所定の起動電流Ｉ４０２を流すことにより基準電流源回路１Ａを起動する起動トランジスタ回路である。一方、インバータ５０によってモニタされるゲートバイアス電圧ＶＧＢが動作電圧であるとき、インバータ５０の出力信号はローレベル（０Ｖ）になり、当該ローレベルの信号がｎＭＯＳトランジスタＭＮ４０２のゲートに印加されて、ｎＭＯＳトランジスタＭＮ４０２はオフ状態のままである。したがって、ｎＭＯＳトランジスタＭＮ４０２は基準電流源回路１Ａに起動電流を流さない。すなわち、スタートアップ回路４０は、正常動作時には基準電流源回路１Ａの動作に影響を与えない。なお、複数段のダイオード接続のｐＭＯＳトランジスタＭＰ４０１〜ＭＰ４０６により、一定の微小電流Ｉ４０１を発生し、そのカレントミラー回路であるｐＭＯＳトランジスタＭＰ４０７は、上記微小電流に対応する微小電流Ｉ４０７をインバータ５０にバイアス動作電流として供給し、消費電力の低減のためにインバータ５０を流れる電流が大きくならないように制御している。すなわち、電流供給回路４１は、ｐＭＯＳトランジスタＭＰ４０１〜ＭＰ４０６を備えかつ電源ＶＤＤからの電源電圧から所定の微小電流Ｉ４０１を発生する微小電流発生回路と、上記微小電流発生回路により発生された微小電流Ｉ４０１に対応する微小電流Ｉ４０７をバイアス動作電流として発生するカレントミラー回路を構成するｐＭＯＳトランジスタＭＰ４０７とを備え手構成される。
【００５９】
以上説明したように、第２の実施形態によれば、第１の実施形態と同様の作用効果を有する。また、基準電流源回路１Ａはスタートアップ回路４０を備えて構成されるので、基準電流源回路１Ａが正常な動作点で動作する。
【００６０】
第３の実施形態．
図８は、本発明の第３の実施形態に係る基準電流源回路１Ｂの構成を示す回路図である。図８の基準電流源回路１Ｂは、非特許文献７で開示された基準電流源回路１００Ｂに追加バイアス電圧生成回路１０をさらに備えて構成されたことを特徴とする。ここで、図８の追加バイアス電圧生成回路１０は、第１の実施形態で説明した追加バイアス電圧生成回路１０と同様の構成であり、同様に動作する。
【００６１】
図８において、基準電流源回路１Ｂは、基準電流源回路１００Ｂと追加バイアス電圧生成回路１０とを備えて構成される。さらに、基準電流源回路１００Ｂは、ＭＯＳ抵抗ＭＲと、ｐＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５を備えたカレントミラー回路ＣＭ１２と、ｎＭＯＳトランジスタＭＢを備えたゲートバイアス電圧生成回路ＧＢ２と、ｎＭＯＳトランジスタＭｎ１，Ｍｎ２を備えたドレインバイアス電圧生成回路ＤＢ２とを備えて構成される。ｐＭＯＳトランジスタＭＰ２に流れる電流Ｉ２に対応した電流Ｉ１，Ｉ３，ＩＲＥＦ，Ｉ５がｐＭＯＳトランジスタＭＰ１，ＭＰ３，ＭＰ４，ＭＰ５に流れる。追加バイアス電圧生成回路１０は、微少電流Ｉ５に基づいて追加バイアス電圧ＶＳＲを生成し、ｎＭＯＳトランジスタＭｎ２のソースである電流制御端子Ｎに印加する。また、ｐＭＯＳトランジスタＭＰ２，ＭＰ３とｎＭＯＳトランジスタＭｎ１，Ｍｎ２とは微小電流発生回路ＣＧ１２を構成し、ｐＭＯＳトランジスタＭＰ２及びｎＭＯＳトランジスタＭｎ１に流れる電流Ｉ２に対応する微小電流ＩＲＥＦがｐＭＯＳトランジスタＭＰ３及びｎＭＯＳトランジスタＭｎ２に流れる。
【００６２】
非特許文献７の基準電流源回路は、図８の基準電流源回路１Ｂにおいて、追加バイアス電圧生成回路１０を備えず、ｎＭＯＳトランジスタＭｎ２のソースが接地されて構成される回路であり、ＭＯＳ抵抗ＭＲを用いた電流源回路である。非特許文献７の基準電流源回路を流れる出力電流ＩＲＥＦは、ＭＯＳ抵抗ＭＲのドレイン・ソース間電圧ＶＤＳＲによって決まる。非特許文献７の基準電流源回路において、上述した基準電流源回路１における電流制御端子Ｎと同様の作用効果を有する端子は、ｎＭＯＳトランジスタＭｎ２のソースである。図８の基準電流源回路１Ｂでは、ドレインバイアス電圧生成回路ＤＢ２によって生成されるドレインバイアス電圧に、追加バイアス電圧生成回路１０によって生成される追加バイアス電圧ＶＳＲを加算してＭＯＳ抵抗ＭＲのドレインに印加するので、出力電流ＩＲＥＦの温度特性ＴＣＩを制御することができる。以上説明したように、第３の実施形態によれば、第１の実施形態と同様の作用効果を有する。
【００６３】
なお、第３の実施形態では、第２の実施形態で述べたスタートアップ回路４０を備えずに基準電流源回路１Ｂを構成したが、本発明はこれに限らず、第２の実施形態と同様にスタートアップ回路４０をさらに備えて基準電流源回路１Ｂを構成してもよい。
【００６４】
第４の実施形態．
図９は、本発明の第４の実施形態に係る基準電流源回路１Ｃの構成を示す回路図である。基準電流源回路１Ｃは、図７の基準電流源回路１Ａと比較して、カレントミラー回路ＣＭ１１に代えてカレントミラー回路ＣＭ１３を備えたこと、及びドレインバイアス電圧生成回路ＤＢ１に代えてドレインバイアス電圧生成回路ＤＢ３を備えたことを特徴とし、その他の構成要素は、図７の基準電流源回路１Ａと同様である。なお、本実施形態において、追加バイアス電圧生成回路１０は、図３において、ｎＭＯＳトランジスタの個数ｎを１０に設定し、追加バイアス電圧ＶＳＲを出力するための端子をタップＮ４に設定した構成を有する。
【００６５】
図９において、基準電流源回路１Ｃは、電流源回路１００Ｃと、追加バイアス電圧生成回路１０と、スタートアップ回路４０とを備えて構成される。また、電流源回路１００Ｃは、カレントミラー回路ＣＭ１３と、ＭＯＳ抵抗ＭＲと、ゲートバイアス電圧生成回路ＧＢ１と、ドレインバイアス電圧生成回路ＤＢ３とを備えて構成される。
【００６６】
図９において、カレントミラー回路ＣＭ１３は、ｐＭＯＳトランジスタＭＰ１１，ＭＰ１２，ＭＰ２１，ＭＰ２２，ＭＰ２３，ＭＰ２４，ＭＰ３１，ＭＰ３２，ＭＰ３３，ＭＰ３４を備えて構成される。ここで、ｐＭＯＳトランジスタＭＰ１１及びＭＰ１２と、ｐＭＯＳトランジスタＭＰ２１及びＭＰ２３と、ｐＭＯＳトランジスタＭＰ３１及びＭＰ３３と、ｐＭＯＳトランジスタＭＰ３２及びＭＰ３４とは、それぞれカスコードカレントミラー回路を構成する。また、ドレインバイアス電圧生成回路ＤＢ３は、カスコードカレントミラー回路であって、ｎＭＯＳトランジスタＭＮ２１，ＭＮ２２，ＭＮ２３，ＭＮ２４を備えて構成される。
【００６７】
カレントミラー回路ＣＭ１３は、ｐＭＯＳトランジスタＭＰ２２，ＭＰ２４に流れる出力電流ＩＲＥＦに対応する微小電流Ｉ１１，Ｉ２１，Ｉ３１，Ｉ３２を生成する。微少電流Ｉ１１はｐＭＯＳトランジスタＭＰ１２及びＭＰ１１を流れて、ｎＭＯＳトランジスタＭ０のドレインに出力される。また、微少電流Ｉ２１はｐＭＯＳトランジスタＭＰ２３及びＭＰ２１を流れて、ｎＭＯＳトランジスタＭＮ２３のドレインに出力される。さらに、出力電流ＩＲＥＦはｐＭＯＳトランジスタＭＰ２４及びＭＰ２２を流れて、ｎＭＯＳトランジスタＭＮ２４のドレインに出力される。またさらに、微少電流Ｉ３１はｐＭＯＳトランジスタＭＰ３３及びＭＰ３１を流れて、ｎＭＯＳトランジスタＭＮ３１のドレインに出力され、微少電流Ｉ３２はｐＭＯＳトランジスタＭＰ３４及びＭＰ３２を流れて、ｎＭＯＳトランジスタＭＮ３３のドレインに出力される。
【００６８】
カレントミラー回路ＣＭ１３において、ｐＭＯＳトランジスタＭＰ１１，ＭＰ１２，ＭＰ２１〜ＭＰ２４は、微小電流発生回路ＣＧ１４を構成し、ｐＭＯＳトランジスタＭＰ２４，ＭＰ２２に流れる電流ＩＲＥＦに対応する微小電流Ｉ１１がｐＭＯＳトランジスタＭＰ１２，ＭＰ１１に流れる。ドレインバイアス電圧生成回路ＤＢ３において、ｎＭＯＳトランジスタＭＮ２３，ＭＮ２１に流れる電流に対応する微小電流が、ｎＭＯＳトランジスタＭＮ２２，ＭＮ２４に流れる。さらに、ｐＭＯＳトランジスタＭＰ２１〜ＭＰ２４とｎＭＯＳトランジスタＭＮ２１〜ＭＮ２４とは、微小電流発生回路ＣＧ１３を構成し、ｐＭＯＳトランジスタＭＰ２４，ＭＰ２２及びｎＭＯＳトランジスタＭＮ２４，ＭＮ２２に流れる電流に対応する微小電流がｐＭＯＳトランジスタＭＰ２３，ＭＰ２１及びｎＭＯＳトランジスタＭＮ２３，ＭＮ２１に流れる。なお、図９において、ｎＭＯＳトランジスタＭＮ２１〜ＭＮ２４，ＭＮ３１〜ＭＮ３３は、それぞれサブスレッショルド飽和領域で動作する。
【００６９】
図９において、追加バイアス電圧生成回路１０は、ｎＭＯＳトランジスタＭ０〜Ｍ９で構成されるＭＯＳ抵抗ラダー回路を備えて構成され、図３を参照して上述したｎ個のｎＭＯＳトランジスタで構成されるＭＯＳ抵抗ラダー回路において、ｎが１０であり、かつ追加バイアス電圧ＶＳＲを出力するための端子をタップＮ４に設定したときのＭＯＳ抵抗ラダー回路と同様の構成を有する。すなわち、ｎＭＯＳトランジスタＭ３のソースとｎＭＯＳトランジスタＭ４のドレインとの接続点であるタップＮ４が電流制御端子Ｎを介してｎＭＯＳトランジスタＭＮ２１のソースに接続される。図９において、追加バイアス電圧生成回路１０は、微少電流Ｉ１１に基づいて、出力電流ＩＲＥＦが温度変化に対して一定となるように、所定の温度係数γを有しかつ所定のオフセット電圧βを含む追加バイアス電圧ＶＳＲを生成する。以下、タップＮｉ（ｉ＝１，２，…，９）及び中間電圧ＶＤｉ（ｉ＝１，２，…，９）は、図３を参照して説明したものと同様である。
【００７０】
図９のドレインバイアス電圧生成回路ＤＢ３において、ｎＭＯＳトランジスタＭＮ２１〜ＭＮ２４は、微少電流ＩＲＥＦ，Ｉ２１に基づいてサブスレッショルド飽和領域で動作する。ドレインバイアス電圧生成回路ＤＢ３は、微少電流ＩＲＥＦ，Ｉ２１に基づいて電圧（ＶＧＳ１−ＶＧＳ２）を生成し、この電圧（ＶＧＳ１−ＶＧＳ２）に追加バイアス電圧ＶＳＲを加算して、加算結果の電圧（ＶＳＲ＋ＶＧＳ１−ＶＧＳ２）をドレインバイアス電圧ＶＤＳＲとしてＭＯＳ抵抗ＭＲのドレインに印加する。また、図９において、ゲートバイアス電圧生成回路ＧＢ１は、第１の実施形態と同様にゲートバイアス電圧ＶＧＢを生成して、ＭＯＳ抵抗ＭＲのゲートに印加する。
【００７１】
なお、図９において、微小電流発生回路ＣＧ１３とＭＯＳ抵抗ＭＲとは電流生成回路２０Ｃを構成する。
【００７２】
以上説明したように、本実施形態に係る基準電流源回路１Ｃにおいて、カレントミラー回路ＣＭ１３及びドレインバイアス電圧生成回路ＤＢ３はカスコードカレントミラー回路を備えて構成されるので、基準電流源回路１Ａと比較して、電源電圧の変動に対して安定に動作する。
【００７３】
ここで、図３を参照して、ｎ個のｎＭＯＳトランジスタＭｉ（ｉ＝０，１，…，ｎ−１）で構成されるＭＯＳ抵抗ラダー回路における、中間電圧ＶＤｉ（ｉ＝１，２，…，ｎ−１）の温度特性について議論する。ここでは、解析を簡単化するために、図４に示される３つのｎＭＯＳトランジスタＭ０，Ｍ１，Ｍ２を備えて構成されるＭＯＳ抵抗ラダー回路について議論する。
【００７４】
ここで、図４のＭＯＳ抵抗ラダー回路に電流Ｉ（＝Ｉ１１）が流れるとする。ｎＭＯＳトランジスタＭ０は、サブスレッショルド飽和領域で動作し、ｎＭＯＳトランジスタＭ１，Ｍ２は、サブスレッショルド線形領域で動作するので、式（１）及び式（２）からｎＭＯＳトランジスタＭ０，Ｍ１，Ｍ２はそれぞれ、以下の式（７），（８），（９）を満たす。
【００７５】
【数７】
0005323142.tif 000008
【数８】
0005323142.tif 000009
【数９】
0005323142.tif 000010
【００７６】
ここで、Ｋ０はｎＭＯＳトランジスタＭ０のアスペクト比、ＶＧはｎＭＯＳトランジスタＭ０，Ｍ１，Ｍ２のゲート電圧、ＫはｎＭＯＳトランジスタＭ１，Ｍ２のアスペクト比である。
【００７７】
式（７），（８），（９）を変形することにより、中間電圧ＶＤ１，ＶＤ２はそれぞれ、式（１０），式（１１）で表される。
【００７８】
【数１０】
0005323142.tif 000011
【数１１】
0005323142.tif 000012
【００７９】
式（１０）及び式（１１）はしきい値電圧ＶＴＨを含まないので、中間電圧ＶＤ１，ＶＤ２は、しきい値電圧バラツキに対して耐性を有する。
【００８０】
図６は、温度に対する図４のタップＮ１の中間電圧ＶＤ１及びタップＮ２の中間電圧ＶＤ２の数値計算結果及び近似直線を示すグラフである。横軸は絶対温度（ケルビン）及び摂氏を用いて温度を表している。図６において、実線は中間電圧ＶＤ１，ＶＤ２の数値計算結果を表し、破線は中間電圧ＶＤ１，ＶＤ２に対する近似直線を表す。電流Ｉの値は、１００ｎＡとした。図６より、中間電圧ＶＤ１，ＶＤ２は、温度に対して非線形に増加することがわかる。一方で、温度が−２０℃（２５３Ｋ）から１００℃（３７３Ｋ）までの領域において、中間電圧ＶＤ１，ＶＤ２に対する直線近似を実行すると、破線で表される近似直線が得られる。これらの近似直線は、式（１０）及び式（１１）でそれぞれ表される中間電圧ＶＤ１，ＶＤ２が絶対零度においてオフセット電圧β１，β２を有する温度に依存する電圧のように振舞うことを示している。したがって、式（１０）及び式（１１）はそれぞれ、式（１２）及び式（１３）に近似することができる。ここで、γ１及びγ２を中間電圧の温度係数という。
【００８１】
【数１２】
0005323142.tif 000013
【数１３】
0005323142.tif 000014
【００８２】
したがって、図４のＭＯＳ抵抗ラダー回路の中間電圧ＶＤ１，ＶＤ２はそれぞれ、オフセット電圧β１，β２を有する電圧として扱うことができる。
【００８３】
また、図３のＭＯＳ抵抗ラダー回路におけるタップＮｉ（ｉ＝１，２，…，ｎ−１）の中間電圧ＶＤｉ（ｉ＝１，２，…，ｎ−１）も、上述した図４のＭＯＳ抵抗ラダー回路の場合と同様に表され、中間電圧ＶＤｉ（ｉ＝１，２，…，ｎ−１）は、オフセット電圧βｉ（ｉ＝１，２，…，ｎ−１）を有する電圧として扱うことができる。さらに、図５に示される２つのｎＭＯＳトランジスタＭ０，Ｍ１を有するＭＯＳ抵抗ラダー回路におけるタップＮ１の中間電圧ＶＤ１も、上述した図４のＭＯＳ抵抗ラダー回路の場合と同様に表され、中間電圧ＶＤ１は、オフセット電圧β１を有する電圧として扱うことができる。
【００８４】
表１は、図３のＭＯＳ抵抗ラダー回路に流れる電流を１００ｎＡとしたときに、図３のＭＯＳ抵抗ラダー回路を構成するｎＭＯＳトランジスタの数を変化させて、いくつかのタップにおける中間電圧の温度係数γ及びオフセット電圧βを求めたＳＰＩＣＥシミュレーションの結果である。表１に示すように、中間電圧の温度係数γの値及びオフセット電圧βの値は、ｎＭＯＳトランジスタの数及びタップの位置によって設定することができる。言い換えれば、回路パラメータを設定することによって、温度係数γの値及びオフセット電圧βの値を決定することができる。
【００８５】
【表１】
0005323142.tif 000015
【００８６】
例えば、図３のＭＯＳ抵抗ラダー回路は、ｎＭＯＳトランジスタの数、又は出力端子として用いるタップＮｉ（ｉ＝１，２，…，ｎ−１）を変更することによって、様々な温度係数γ及びオフセット電圧βを有する追加バイアス電圧ＶＳＲを出力することができる。また、図３のＭＯＳ抵抗ラダー回路は、ｎＭＯＳトランジスタＭｉ（ｉ＝０，１，…，ｎ−１）のアスペクト比を変更することによっても、様々な温度係数γ及びオフセット電圧βを有する温度係数γ及び追加バイアス電圧ＶＳＲを出力することができる。さらに、図４のＭＯＳ抵抗ラダー回路は、出力端子として用いるタップＮ１，Ｎ２を変更することによって、様々な温度係数γ及びオフセット電圧βを有する追加バイアス電圧ＶＳＲを出力することができる。また、図４のＭＯＳ抵抗ラダー回路は、ｎＭＯＳトランジスタＭ０，Ｍ１，Ｍ２のアスペクト比を変更することによっても、様々な温度係数γ及びオフセット電圧βを有する追加バイアス電圧ＶＳＲを出力することができる。さらに、図５のＭＯＳ抵抗ラダー回路は、ｎＭＯＳトランジスタＭ０，Ｍ１のアスペクト比を変更することによって、様々な温度係数γ及びオフセット電圧βを有する追加バイアス電圧ＶＳＲを出力することができる。
【００８７】
上述したように、ＭＯＳ抵抗ラダー回路は、様々な温度係数γ及びオフセット電圧βを有する追加バイアス電圧ＶＳＲを出力することができるので、追加バイアス電圧生成回路１０Ｃによって生成される追加バイアス電圧ＶＳＲは一般に、式（１４）で表される。
【００８８】
【数１４】
0005323142.tif 000016
【００８９】
したがって、ＭＯＳ抵抗ＭＲのドレイン・ソース間電圧ＶＤＳＲは、式（１５）で表される。
【００９０】
【数１５】
0005323142.tif 000017
【００９１】
ここで、ＶＧＳ１はｎＭＯＳトランジスタＭＮ２１のゲート・ソース間電圧、ＶＧＳ２はｎＭＯＳトランジスタＭＮ２２のゲート・ソース間電圧、Ｋ１はｎＭＯＳトランジスタＭＮ２１のアスペクト比、Ｋ２はｎＭＯＳトランジスタＭＮ２２のアスペクト比であり、αは以下の式（１６）である。
【００９２】
【数１６】
0005323142.tif 000018
【００９３】
式（６）、式（１４）〜（１６）より、追加バイアス電圧生成回路１０Ｃによって生成される追加バイアス電圧ＶＳＲの温度係数γの値並びにオフセット電圧βの値、及びｎＭＯＳトランジスタＭＮ２１，ＭＮ２２のアスペクト比を調整することで、出力電流ＩＲＥＦの温度特性ＴＣＩを室温においてゼロとなるように設定することができる。
【００９４】
以上説明したように、第４の実施形態によれば、追加バイアス電圧生成回路１０が温度係数γを有しかつオフセット電圧βを含む追加バイアス電圧ＶＳＲを生成して電流制御端子Ｎに印加するので、出力電流ＩＲＥＦの温度特性ＴＣＩが室温においてゼロになるように制御することができ、基準電流源回路１ＣはＰＶＴバラツキに対して安定に一定の出力電流ＩＲＥＦを供給することができる。また、追加バイアス電圧生成回路１０は一本の電流パスであるので、基準電流源回路１Ｃは、従来技術に係る電流源回路と比較して、半分以下の回路面積で構成でき、かつ消費電力を削減することができる。
【００９５】
なお、第４の実施形態では、１０個のｎＭＯＳトランジスタでＭＯＳ抵抗ラダー回路を構成し、タップＮ４を電流制御端子Ｎに接続したが、本発明はこれに限らず、２つ以上の任意の数のｎＭＯＳトランジスタでＭＯＳ抵抗ラダー回路を構成してもよく、またタップＮ４以外のタップを電流制御端子Ｎに接続してもよい。
【００９６】
第５の実施形態．
図１０は、本発明の第５の実施形態に係る基準電流源回路１Ｄの構成を示す回路図である。基準電流源回路１Ｄは、図１の基準電流源回路１と比較して、追加バイアス電圧生成回路１０ＣのｎＭＯＳトランジスタＭ０とドレインバイアス電圧生成回路ＤＢ１のｎＭＯＳトランジスタＭＮ２１とを共通化したことを特徴としている。その他の構成要素は基準電流源回路１と同様であり、その説明を省略する。
【００９７】
図１０において、基準電流源回路１Ｄは、電流源回路１００Ｄと追加バイアス電圧生成回路１０Ｃとを備えて構成される。また、電流源回路１００Ｄは、カレントミラー回路ＣＭ１４と、ＭＯＳ抵抗ＭＲと、ゲートバイアス電圧生成回路ＧＢ１と、ドレインバイアス電圧生成回路ＤＢ１とを備えて構成される。ここで、カレントミラー回路ＣＭ１４は、図１のカレントミラー回路ＣＭ１１からｐＭＯＳトランジスタＭＰ１１を取り除いた構成を有し、カレントミラー回路ＣＭ１１と同様に微少電流Ｉ２１，ＩＲＥＦ，Ｉ３１，Ｉ３２を発生する。また、ゲートバイアス電圧生成回路ＧＢ１と、ドレインバイアス電圧生成回路ＤＢ１とは、第１の実施形態と同様に動作する。
【００９８】
図１０において、追加バイアス電圧生成回路１０Ｃは、サブスレッショルド飽和領域で動作するｎＭＯＳトランジスタＭＮ２１と、サブスレッショルド線形領域で動作するｎ−１個（ｎは２以上の整数。）のｎＭＯＳトランジスタＭｉ（ｉ＝１，２，…，ｎ−１）で構成される。追加バイアス電圧生成回路１０Ｃにおいて、ｎＭＯＳトランジスタＭｉ（ｉ＝１，２，…，ｎ−１）は、電流制御端子Ｎと接地との間に互いに直列に接続され、ｎＭＯＳトランジスタＭｉ（ｉ＝１，２，…，ｎ−１）のゲートはそれぞれ、ｎＭＯＳトランジスタＭＮ２１のゲートに接続される。追加バイアス電圧生成回路１０Ｃは、図３を参照して上述した追加バイアス電圧生成回路１０と同様の構成を有し、図１０のサブスレッショルド飽和領域で動作するｎＭＯＳトランジスタＭＮ２１が、図３のサブスレッショルド飽和領域で動作するｎＭＯＳトランジスタＭ０と同様に動作する。追加バイアス電圧生成回路１０Ｃには、出力電流ＩＲＥＦに対応する微小電流Ｉ２１が流れて電流制御端子Ｎにおいて追加バイアス電圧ＶＳＲが誘起される。従って、追加バイアス電圧生成回路１０ＣにおけるｎＭＯＳトランジスタＭｉ（ｉ＝１，２，…，ｎ−１）を適切に設計することにより、出力電流ＩＲＥＦの温度特性ＴＣＩが室温においてゼロになるように制御することができる。
【００９９】
以上説明したように、第５の実施形態によれば、第１の実施形態と同様の作用効果を有する。また、第５の実施形態は、第１の実施形態におけるｎＭＯＳトランジスタＭＮ２１とｎＭＯＳトランジスタＭ０とを共通化することで、第１の実施形態と比較して、ｎＭＯＳトランジスタＭ０及びｐＭＯＳトランジスタＭＰ１１を削除することにより、トランジスタ数を削減することができる。
【０１００】
なお、図８の基準電流源回路１Ｂにおいて、ｎＭＯＳトランジスタＭｎ２と追加バイアス電圧生成回路１０のｎＭＯＳトランジスタＭ０とを共通化してもよい。これにより、ｎＭＯＳトランジスタＭ０及びｐＭＯＳトランジスタＭＰ５を削除できる。
【０１０１】
第６の実施形態．
図１１は、本発明の第６の実施形態に係る基準電流源回路１Ｅの構成を示す回路図である。図１１の基準電流源回路１Ｅは、図１０の基準電流源回路１Ｄと比較して、追加バイアス電圧生成回路１０Ｃに代えて追加バイアス電圧生成回路１０Ｄを備えたことを特徴とし、その他の構成要素は、基準電流源回路１Ｄと同様であり、その説明を省略する。
【０１０２】
図１１において、追加バイアス電圧生成回路１０Ｄは、追加バイアス電圧生成回路１０Ｃと比較して、スイッチＳＷｉ（ｉ＝１，２，…，ｎ−１；ｎは３以上の整数。）をさらに備えて構成されることを特徴とする。スイッチＳＷｉ（ｉ＝１，２，…，ｎ−１）はそれぞれ、ｎＭＯＳトランジスタＭｉ（ｉ＝１，２，…，ｎ−１；ｎは３以上の整数。）のドレインと接地との間に接続される。なお、スイッチＳＷｉ（ｉ＝１，２，…，ｎ−１）は、ゲートに印加される制御信号に応じてオンオフ制御を行うＭＯＳトランジスタで構成されてもよい。以上のように構成された追加バイアス電圧生成回路１０Ｄは、スイッチＳＷｉ（ｉ＝１，２，…，ｎ−１）のうちのいずれか１つをオンとし、かつ他のスイッチをオフとすることにより、追加バイアス電圧生成回路１０Ｄを構成するサブスレッショルド線形領域で動作するｎＭＯＳトランジスタの段数を変化させることができるので、様々な値を有する追加バイアス電圧ＶＳＲを電流制御端子Ｎに印加することができる。すなわち、追加バイアス電圧生成回路１０ＤのうちオンするｎＭＯＳトランジスタの段数に応じて、追加バイアス電圧ＶＳＲが決定される。以上説明したように、第６の実施形態によれば、第５の実施形態と同様の作用効果を有する。
【実施例】
【０１０３】
本発明者らは、図９の基準電流源回路１Ｃに基づいて、０．３５μｍ，２Ｐ−４Ｍ，ＣＭＯＳプロセスを使用してチップを試作した。試作チップの回路面積は、０．０５５ｍｍ２である。電源電圧は２．５Ｖに設定した。以下、試作チップの測定結果について説明する。
【０１０４】
図１２は、温度に対する図９の追加バイアス電圧生成回路１０の追加バイアス電圧ＶＳＲを示すグラフである。ここでは、温度を−２０℃から１００℃まで変化させた。追加バイアス電圧ＶＳＲは、微小なオフセット電圧を有し、温度上昇にしたがって上昇することが確認できる。直線近似関数は、ＶＳＲ＝０．０７２５×Ｔ＋６．３８ｍＶとなり、追加バイアス電圧生成回路１０は、６．３８ｍＶのオフセット電圧を有する追加バイアス電圧ＶＳＲを出力することが確認できた。
【０１０５】
図１３は、温度に対する図９の基準電流源回路１Ｃ及び従来技術に係る基準電流源回路によって生成される出力電流ＩＲＥＦを示すグラフである。ここでは、温度を−２０℃から１００℃まで変化させた。ここで、従来技術に係る基準電流源回路は、基準電流源回路１Ｃにおいて追加バイアス電圧生成回路１０を備えずに構成された回路であり、オフセット電圧βが０Ｖである。従来技術に係る基準電流源回路の出力電流ＩＲＥＦは、温度上昇にしたがって大きく増加している。一方、基準電流源回路１Ｃは追加バイアス電圧生成回路１０を備えて構成されるので、基準電流源回路１Ｃによって生成される出力電流ＩＲＥＦの温度依存性は小さい。基準電流源回路１Ｃの出力電流ＩＲＥＦの平均値は、９４．９ｎＡであり、温度特性ＴＣＩは５２３ｐｐｍ／℃であった。
【０１０６】
図１４は、電源電圧に対する室温において図９の基準電流源回路１Ｃによって生成される出力電流ＩＲＥＦを示すグラフである。図１４に示すように、基準電流源回路１Ｃは、電源電圧が１．８Ｖ以上で正常に動作する。電源電圧が１．８Ｖから３Ｖまでの範囲においてライン・レギュレーションは１７８０ｐｐｍ／Ｖであった。このように、基準電流源回路１Ｃは、温度変化、及び電源電圧変動に対して安定な出力電流ＩＲＥＦを生成することができる。また、電源電圧が１．８Ｖのとき、基準電流源回路１Ｃの消費電力は５９８ｎＷであった。
【０１０７】
図１５は、図９の基準電流源回路１Ｃによって生成される出力電流ＩＲＥＦの分布を示すグラフである。ここでは、室温において１０個のサンプルを計測した。図１５に示すように、１０個のサンプルにおいて、出力電流ＩＲＥＦの標準偏差σは６．６５ｎＡ、平均値ａは８８．２ｎＡ、変動係数σ／ａは、７．５４％であった。
【０１０８】
表２に基準電流源回路１Ｃの性能諸元を示す。性能比較のために、微小電流を生成する従来技術に係るＣＭＯＳ基準電流回路の性能諸元も示す（非特許文献４乃至６参照。）。表２を参照すると、基準電流源回路１Ｃは、従来技術に係るＣＭＯＳ基準電流源回路と比較して、低消費電力で動作することができる。また、基準電流源回路１Ｃは、追加バイアス電圧生成回路１０を備えて構成されるので、プロセスバラツキに対する耐性を維持したまま温度依存性を改善することができる。基準電流源回路１Ｃは、低消費電力ＬＳＩにおいて有用であり、リファレンス回路として利用することができる。
【０１０９】
【表２】
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【産業上の利用可能性】
【０１１０】
以上詳述したように、本発明に係る基準電流源回路によれば、追加バイアス電圧生成回路が所定の温度係数を有しかつ所定のオフセット電圧を含む追加バイアス電圧を生成し、ドレインバイアス電圧生成回路が、ドレインバイアス電圧に追加バイアス電圧を加算して、加算結果の電圧をＭＯＳ抵抗のドレインに印加するので、出力電流の温度特性が室温においてゼロになるように制御することができ、基準電流源回路はＰＶＴバラツキに対して安定に一定の出力電流を供給することができる。また、追加バイアス電圧生成回路は一本の電流パスであるので、基準電流源回路は、従来技術に係る電流源回路と比較して、半分以下の回路面積で構成でき、かつ消費電力を削減することができる。
【０１１１】
また、本発明に係る基準電流源回路によれば、追加バイアス電圧生成回路においてサブスレッショルド飽和領域で動作する第１のｎＭＯＳトランジスタと、ドレインバイアス電圧生成回路においてサブスレッショルド飽和領域で動作するｎＭＯＳトランジスタとを共通化することで、上記基準電流源回路に比較してトランジスタ数を削減することができる。
【０１１２】
さらに、本発明に係る基準電流源回路によれば、基準電流源回路はスタートアップ回路を備えて構成され、スタートアップ回路は、基準電流源回路に動作電流が流れていないときにのみ動作して基準電流源回路に動作電流を流し、基準電流源回路に動作電流が流れているときには動作しない。したがって、基準電流源回路は正常な動作点で動作する。
【符号の説明】
【０１１３】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ…基準電流源回路、
１０，１０ａ，１０ｂ，１０Ｃ，１０Ｄ…追加バイアス電圧生成回路、
２０，２０Ｃ…電流生成回路、
４０…スタートアップ回路、
４１…電流供給回路、
５０…インバータ、
１００，１００Ｃ，１００Ｄ…電流源回路、
１００Ｂ…基準電流源回路、
ＣＭ１１，ＣＭ１２，ＣＭ１３，ＣＭ１４…カレントミラー回路、
ＣＧ１１，ＣＧ１２，ＣＧ１３，ＣＧ１４…微小電流発生回路、
ＧＢ１，ＧＢ２…ゲートバイアス電圧生成回路、
ＤＢ１，ＤＢ２，ＤＢ３…ドレインバイアス電圧生成回路、
Ｍ０〜Ｍｎ−１，ＭＢ，Ｍｎ１，Ｍｎ２，ＭＮ２１〜ＭＮ２４，ＭＮ３１〜ＭＮ３３，ＭＮ４０１，ＭＮ４０２…ｎＭＯＳトランジスタ、
ＭＰ１〜ＭＰ４，ＭＰ１１，ＭＰ１２，ＭＰ２１〜ＭＰ２４，ＭＰ３１〜ＭＰ３４，ＭＰ４０１〜ＭＰ４０８…ｐＭＯＳトランジスタ、
ＭＲ，ＭＲ…ＭＯＳ抵抗、
Ｎ…電流制御端子、
Ｎ０〜Ｎｎ−１…タップ、
ＳＷ１〜ＳＷｎ−１…スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005323142.tif 000026
【図８】
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【図９】
0005323142.tif 000028
【図１０】
0005323142.tif 000029
【図１１】
0005323142.tif 000030
【図１２】
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【図１３】
0005323142.tif 000032
【図１４】
0005323142.tif 000033
【図１５】
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