(57)【特許請求の範囲】
【請求項１】
制御対象となるパルス信号の周波数と基準クロック信号の周波数とを比較して周波数誤差信号を生成する周波数同期ループ回路であって、
前記パルス信号のパルスエッジが到来したときに、内部クロック信号のカウント動作を開始して第１カウント開始フラグを立て、そのカウント値が第１終了カウント値に達したときに、第１カウント終了フラグを立てる第１カウンタ回路と；
第１カウント終了フラグが立てられたときに、前記内部クロック信号のカウント動作を開始して第２カウント開始フラグを立て、そのカウント値が第２終了カウント値に達したときに、第２カウント終了フラグを立てる第２カウンタ回路と；
前記基準クロック信号の一周期中に含まれる前記内部クロック信号のパルス数をカウントする基準カウンタと；
前記基準クロック信号の一周期毎に前記基準カウンタのカウント値を格納する基準レジスタと；
前記基準レジスタに格納されたレジスタデータに基づいて、第１終了カウント値と第２終了カウント値を設定する終了カウント値設定部と；
第１カウンタ回路及び第２カウンタ回路の動作状態に応じて前記周波数誤差信号を生成する論理ゲート部と；
を有して成ることを特徴とする周波数同期ループ回路。
【請求項２】
前記終了カウント値設定部は、前記基準レジスタに格納されたレジスタデータをｓ：１−ｓ（ただし０＜ｓ＜１）の比率で分配することにより、第１終了カウント値と第２終了カウント値を設定することを特徴とする請求項１に記載の周波数同期ループ回路。
【請求項３】
前記終了カウント値設定部は、第１終了カウント値の設定時に生じた前記レジスタデータの剰余分を待機カウント値として設定するものであり、
第１カウンタ回路は、前記パルス信号のパルスエッジが到来してから、前記内部クロック信号のパルス数が前記待機カウント値に達するまで、そのカウント動作の開始が待機されるものであり、
第２カウンタ回路は、第１カウント終了フラグが立てられるまで、そのカウント動作の開始が待機されるものであることを特徴とする請求項２に記載の周波数同期ループ回路。
【請求項４】
前記終了カウント値設定部は、前記基準レジスタに格納されたｉビットのレジスタデータのうち、上位（ｉ−１）ビット分に相当するレジスタデータと、上位（ｉ−２）ビット分に相当するレジスタデータを足し合わせて加算データを生成する加算器を有して成り、第１終了カウント値として、上位（ｉ−２）ビット分に相当するレジスタデータを設定するとともに、第２終了カウント値として、前記加算データを設定することを特徴とする請求項２に記載の周波数同期ループ回路。
【請求項５】
前記パルス信号のパルスエッジが到来したときに、前記内部クロック信号のカウント動作を開始し、そのカウント値が前記待機カウント値に達したときに、第３カウント終了フラグを立てる第３カウンタ回路を有して成り、
前記終了カウント値設定部は、前記待機カウント値として、前記基準レジスタに格納されたｉビットのレジスタデータのうち、下位２ビット分に相当するレジスタデータを設定するものであり、
第１カウンタ回路は、前記パルス信号のパルスエッジが到来してから、第３カウント終了フラグが立てられるまで、そのカウント動作の開始が待機されるものであり、
第２カウンタ回路は、第１カウント終了フラグが立てられるまで、そのカウント動作の開始が待機されるものであることを特徴とする請求項４に記載の周波数同期ループ回路。
【請求項６】
前記終了カウント値設定部は、前記基準レジスタに格納されたレジスタデータの１／ｘ（ただしｘ＞１）を第１終了カウント値として設定し、１／ｙ（ただしｙ≧ｘ）を第２終了カウント値として設定し、
第１カウンタ回路は、前記パルス信号のパルスエッジが到来したときに、前記内部クロック信号のカウント動作を開始して第１カウント開始フラグを立て、そのカウント値が第１終了カウント値に達したときに、第１カウント終了フラグを立て、
第２カウンタ回路は、第１カウント終了フラグが立てられたときに、前記内部クロック信号のカウント動作を開始して第２カウント開始フラグを立て、そのカウント値が第２終了カウント値に達する毎にそのカウント値をリセットして、カウント値到達回数を１つインクリメントし、前記カウント値到達回数がα回（ただしα＝｛（ｘ−１）×ｙ／ｘ｝）に達したときに、第２カウント終了フラグを立てることを特徴とする請求項１に記載の周波数同期ループ回路。
【請求項７】
前記終了カウント値設定部は、第１終了カウント値の設定時に生じた前記レジスタデータの剰余分を待機カウント値として設定するものであり、
第２カウンタ回路は、第１カウント終了フラグが立てられてから、前記内部クロック信号のパルス数が前記待機カウント値に達するまで、そのカウント動作の開始が待機されるものであることを特徴とする請求項６に記載の周波数同期ループ回路。
【請求項８】
前記終了カウント値設定部は、前記基準レジスタに格納されたｉビットのレジスタデータのうち、上位（ｉ−２）ビット分に相当するレジスタデータを第１終了カウント値及び第２終了カウント値として設定することを特徴とする請求項６に記載の周波数同期ループ回路。
【請求項９】
前記終了カウント値設定部は、前記基準レジスタに格納されたｉビットのレジスタデータのうち、上位（ｉ−２）ビット分に相当するレジスタデータを第１終了カウント値として設定し、上記（ｉ−４）ビット分に相当するレジスタデータを第２終了カウント値として設定することを特徴とする請求項６に記載の周波数同期ループ回路。
【請求項１０】
前記パルス信号のパルスエッジが到来したときに、第２カウンタ回路の前記カウント値到達回数が所定範囲内であるか否かを検出し、その検出結果に応じた論理レベルのレディ信号を生成するレディ信号生成部を有して成ることを特徴とする請求項９に記載の周波数同期ループ回路。
【請求項１１】
第１カウント終了フラグが立てられたときに、前記内部クロック信号のカウント動作を開始し、そのカウント値が前記待機カウント値に達したときに、第３カウント終了フラグを立てる第３カウンタ回路を有して成り、
前記終了カウント値設定部は、前記待機カウント値として、前記基準レジスタに格納されたｉビットのレジスタデータのうち、下位２ビット分に相当するレジスタデータを設定するものであり、
第２カウンタ回路は、第１カウント終了フラグが立てられてから、第３カウント終了フラグが立てられるまで、そのカウント動作の開始が待機されるものであることを特徴とする請求項８〜請求項１０のいずれかに記載の周波数同期ループ回路。
【請求項１２】
前記基準レジスタのデータ更新タイミングとは異なるタイミングで、前記基準レジスタに格納されているレジスタデータを読み出し、これを自身のレジスタデータとして格納する第２基準レジスタを有して成り、
前記終了カウント値設定部は、第２基準レジスタに格納されたレジスタデータに基づいて、第１終了カウント値と第２終了カウント値を設定することを特徴とする請求項１〜請求項１１のいずれかに記載の周波数同期ループ回路。
【請求項１３】
前記基準レジスタは、前記基準クロック信号のパルスエッジが到来したときにデータ更新を行い、第２基準レジスタは、前記基準クロック信号の反転パルスエッジが到来したときにデータ更新を行うことを特徴とする請求項１２に記載の周波数同期ループ回路。
【請求項１４】
前記基準レジスタは、前記基準クロック信号のパルスエッジが到来したときにデータ更新を行い、第２基準レジスタは、第１カウント終了フラグが立てられた直後にデータ更新を行うことを特徴とする請求項１２に記載の周波数同期ループ回路。
【請求項１５】
請求項１〜請求項１４のいずれかに記載の周波数同期ループ回路を有して成り、前記周波数誤差信号に応じた速度指令信号を生成することを特徴とする速度ディスクリミネータ回路。
【請求項１６】
前記パルス信号の位相と前記基準クロック信号の位相とを比較して位相誤差信号を生成する位相同期ループ回路を有して成り、前記周波数誤差信号と前記位相誤差信号の双方に応じた速度指令信号を生成することを特徴とする請求項１５に記載の速度ディスクリミネータ回路。
【請求項１７】
請求項１５または請求項１６に記載の速度ディスクリミネータ回路を有して成り、前記速度指令信号に基づいてモータの回転速度制御を行うことを特徴とするモータ駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、二入力信号の周波数を比較して周波数誤差信号を生成する周波数同期ループ回路、並びに、これを用いた速度ディスクリミネータ回路及びモータ駆動装置に関する。
【背景技術】
【０００２】
図１９は、モータの回転速度制御に用いられる速度ディスクリミネータ回路の一従来例を示すブロック図である。図１９に示す通り、従来の速度ディスクリミネータ回路は、一般に、位相同期ループ回路１００（以下ではＰＬＬ［Phase Locked Loop］回路１００と呼ぶ）と、フィルタ回路１１０と、電圧制御発振器１２０（以下では、ＶＣＯ［Voltage Controlled Oscilator］１２０と呼ぶ）と、分周器１３０と、周波数同期ループ回路１４０（以下ではＦＬＬ［Frequency Locked Loop］回路１４０と呼ぶ）を有して成る。
【０００３】
ＰＬＬ回路１００は、モータの目標回転速度を設定するために回路外部から入力される速度制御信号Ｓａ（＝基準クロック信号ＲＥＦＣＬＫ）と分周信号Ｓｂとの位相比較を行うことによって、位相誤差信号Ｓｃを生成する手段である。なお、位相誤差信号Ｓｃは、図２０に示したように、速度制御信号Ｓａの立上がりエッジから分周信号Ｓｂの立上がりエッジまでハイレベルとなるデジタル信号である。
【０００４】
フィルタ回路１１０は、位相誤差信号ＳｃのＤ／Ａ［Digital/Analog］変換を行うことによって、直流の制御電圧信号Ｓｄを生成する手段であり、外付けの抵抗とキャパシタから成る（図２１を参照）。
【０００５】
ＶＣＯ１２０は、図２２に示した入出力特性を有しており、制御電圧信号Ｓｄ（入力電圧）に応じた出力周波数で発振信号Ｓｅ（＝逓倍クロック信号ＶＣＯＣＬＫ）を生成する手段である。
【０００６】
分周器１３０は、ｎ段（例えばｎ＝１０段）のＤフリップフロップＤＦＦ１〜ＤＦＦｎで形成されたカウンタに発振信号Ｓｅを入力することによって、発振信号Ｓｅの出力周波数をＮ分周（ただしＮ＝２nであり、例えばＮ＝１０２４分周）した分周信号Ｓｂを生成する手段である（図２３、図２４を参照）。
【０００７】
上記のＰＬＬ回路１００、フィルタ回路１１０、ＶＣＯ１３０、及び、分周器１４０から成るフィードバックループを形成することによって、速度制御信号Ｓａ（＝基準クロック信号ＲＥＦＣＬＫ）の出力周波数をＮ逓倍（例えばＮ＝１０２４逓倍）とした発振信号Ｓｅ（＝逓倍クロック信号ＶＣＯＣＬＫ）を得ることができる。
【０００８】
ＦＬＬ回路１４０は、発振信号ＳｅとＦＧ［Frequency Generator］パルス信号Ｓｆとの周波数比較を行うことによって、周波数誤差信号Ｓｇ（加速信号Ｕと減速信号Ｄ）を生成する手段であり、図２５に示したように、第１カウンタＺ１ａと、第２カウンタＺ１ｂと、第１比較部Ｚ２ａと、第２比較部Ｚ２ｂと、制御部Ｚ３と、を有して成る。
【０００９】
図２６は、ＦＬＬ回路１４０の一動作例を示すタイミングチャートである。なお、図２６の上段には、基準クロック信号ＲＥＦＣＬＫと逓倍クロック信号ＶＣＯＣＬＫ（基準クロック信号ＲＥＦＣＬＫを１０２４逓倍とした発振信号）が示されている。また、図２６の中段には、ＦＧパルス信号Ｓｆの周波数が基準クロック信号ＲＥＦＣＬＫの周波数よりも低い場合（すなわちモータの回転速度が目標回転速度よりも遅い場合）における第１カウンタＺ１ａのカウント値Ｃ１、第２カウンタＺ１ｂのカウント値Ｃ２、加速信号Ｕ、並びに、減速信号Ｄが示されている。また、図２６の下段には、ＦＧパルス信号Ｓｆの周波数が基準クロック信号ＲＥＦＣＬＫの周波数よりも高い場合（すなわちモータの回転速度が目標回転速度よりも速い場合）における第１カウンタＺ１ａのカウント値Ｃ１、第２カウンタＺ１ｂのカウント値Ｃ２、加速信号Ｕ、並びに、減速信号Ｄが示されている。
【００１０】
まず、ＦＧパルス信号Ｓｆの周波数が基準クロック信号ＲＥＦＣＬＫの周波数よりも低い場合の動作について、図２６の中段を参照しながら説明する。ＦＧパルス信号Ｓｆに一の立上がりエッジが到来したとき、これをトリガとして第１カウンタＺ１ａによる逓倍クロック信号ＶＣＯＣＬＫのカウント動作が開始される。第１カウンタＺ１ａのカウント値Ｃ１が所定の第１終了カウント値ＳＴＯＰ１（例えば２５６カウント）に達すると、第１カウンタＺ１ａのカウント動作が終了され、そのカウント値Ｃ１がリセットされるとともに、第２カウンタＺ１ｂによる逓倍クロック信号ＶＣＯＣＬＫのカウント動作が開始される。第２カウンタＺ１ｂのカウント値Ｃ２が所定の第２終了カウント値ＳＴＯＰ２（例えば７６８カウント）に達すると、第２カウンタＺ１ｂのカウント動作が終了され、そのカウント値Ｃ２がリセットされる。この時点で、ＦＧパルス信号Ｓｆに次の立上がりエッジが到来していなければ、第１カウンタＺ１ａと第２カウンタＺ１ｂは、いずれもカウント動作を行っていない状態となる。このような状態が生じていれば、モータの回転速度が目標回転速度よりも遅いということになるので、ＦＧパルス信号Ｓｆに次の立上がりエッジが到来して、第１カウンタＺ１ａのカウント動作が開始されるまで、加速信号Ｕがハイレベルとされる。
【００１１】
次に、ＦＧパルス信号Ｓｆの周波数が基準クロック信号ＲＥＦＣＬＫの周波数よりも高い場合の動作について、図２６の下段を参照しながら説明する。ＦＧパルス信号Ｓｆに一の立上がりエッジが到来してから第２カウンタＺ１ｂによる逓倍クロック信号ＶＣＯＣＬＫのカウント動作が開始されるまでの動作は先述と同様であるが、第２カウンタＺ１ｂのカウント値Ｃ２が第２終了カウント値ＳＴＯＰ２に達するよりも先に、ＦＧパルス信号Ｓｆの次の立上がりエッジが到来した場合には、第２カウンタＺ１ｂのカウント終了を待つことなく、第１カウンタＺ１ａのカウント動作が開始され、第１カウンタＺ１ａと第２カウンタＺ１ｂは、同時にカウント動作を行っている状態となる。このような状態が生じていれば、モータの回転速度が目標回転速度よりも速いということになるので、第２カウンタＺ１ｂのカウント値Ｃ２が第２終了カウント値ＳＴＯＰ２に達して、第２カウンタＺ１ｂのカウント動作が終了されるまで、減速信号Ｄがハイレベルとされる。
【００１２】
このように、ＦＬＬ回路１４０は、ＦＧパルス信号Ｓｆの周期が基準クロック信号ＲＥＦＣＬＫの周期（逓倍クロック信号ＶＣＯＣＬＫの１０２４カウント）よりも長ければ、モータの回転速度が目標回転速度よりも遅いと判断して加速信号Ｕを出力し、ＦＧパルス信号Ｓｆの周期が基準クロック信号ＲＥＦＣＬＫの周期よりも短ければ、モータの回転速度が目標回転速度よりも速いと判断して減速信号Ｄを出力する構成とされていた。
【００１３】
また、上記構成から成る速度ディスクリミネータ回路を用いたモータ駆動装置は、チャージポンプ回路や積分回路を用いて、ＦＬＬ回路１４０で生成される周波数誤差信号Ｓｇ（加速信号Ｕと減速信号Ｄ）に応じた速度指令信号を生成し、これに基づいてモータの回転速度制御を行う構成とされていた。
【００１４】
なお、上記に関連する従来技術の一例として、特許文献１〜３を挙げることができる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００７−２８８９６２号公報
【特許文献２】特開２００７−３３６６５３号公報
【特許文献３】特開平６−１８９５７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
確かに、上記従来の速度ディスクリミネータ回路を用いて、モータの回転速度制御を行えば、速度制御信号Ｓａ（＝基準クロック信号ＲＥＦＣＬＫ）の周波数を任意に可変制御することにより、モータの回転速度を所望の目標回転速度に調整することが可能である。
【００１７】
しかし、上記従来の速度ディスクリミネータ回路において、ＦＬＬ回路１４０は、第１カウンタＺ１ａの第１終了カウント値ＳＴＯＰ１と第２カウンタＺ１ｂの第２終了カウント値ＳＴＯＰ２を固定値として設定する構成とされていた。そのため、ＦＬＬ回路１４０には、第１カウンタＺ１ａ及び第２カウンタＺ１ｂのカウント対象信号として、基準クロック信号ＲＥＦＣＬＫをＮ逓倍した逓倍クロック信号ＶＣＯＣＬＫ（基準クロック信号ＲＥＦＣＬＫの一周期中において、常に一定のパルス数Ｎ（＝ＳＴＯＰ１＋ＳＴＯＰ２）を有しているクロック信号）を入力しなければならず、逓倍クロック信号ＶＣＯＣＬＫの生成手段として、ＰＬＬ回路１００、フィルタ回路１１０、ＶＣＯ１２０、及び、分周器１３０から成るフィードバックループを形成する必要があった。このような従来構成では、回路規模の増大や外付け素子の増加が招かれるだけでなく、フィルタ定数の合わせ込みが必要であったり、基準クロック信号ＲＥＦＣＬＫの周波数変化に対する応答が遅れる等、解決すべき種々の課題を含んでいた。
【００１８】
なお、従来文献３に記載の速度制御装置は、制御しようとする目標速度に応じて、カウンタのカウント値（ビット数）を切り換えるカウンタ値切り換え手段を有して成る点で、本願発明と類似するものであるが、従来文献３の速度制御装置は、あくまで、目標速度が所定速度よりも速いか遅いかに応じて、カウンタのカウント値（ビット数）を１０ビットと１１ビットのいずれか一に切り換えるものであり、デジタル信号処理によってカウンタの終了カウント値を可変制御する本願発明とは、その本質的構成を異にするものである。
【００１９】
本発明は、上記の問題点に鑑み、基準クロック信号の逓倍手段を必要としない周波数同期ループ回路、並びに、これを用いた速度ディスクリミネータ回路、及び、モータ駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明に係る周波数同期ループ回路は、制御対象となるパルス信号の周波数と基準クロック信号の周波数とを比較して周波数誤差信号を生成する周波数同期ループ回路であって、前記パルス信号のパルスエッジが到来したときに、内部クロック信号のカウント動作を開始して第１カウント開始フラグを立て、そのカウント値が第１終了カウント値に達したときに、第１カウント終了フラグを立てる第１カウンタ回路と；第１カウント終了フラグが立てられたときに、前記内部クロック信号のカウント動作を開始して第２カウント開始フラグを立て、そのカウント値が第２終了カウント値に達したときに、第２カウント終了フラグを立てる第２カウンタ回路と；前記基準クロック信号の一周期中に含まれる前記内部クロック信号のパルス数をカウントする基準カウンタと；前記基準クロック信号の一周期毎に前記基準カウンタのカウント値を格納する基準レジスタと；前記基準レジスタに格納されたレジスタデータに基づいて、第１終了カウント値と第２終了カウント値を設定する終了カウント値設定部と；第１カウンタ回路及び第２カウンタ回路の動作状態に応じて前記周波数誤差信号を生成する論理ゲート部と；を有して成る構成（第１の構成）とされている。
【００２１】
なお、上記第１の構成から成る周波数同期ループ回路において、前記終了カウント値設定部は、前記基準レジスタに格納されたレジスタデータをｓ：１−ｓ（ただし、０＜ｓ＜１）の比率で分配することにより、第１終了カウント値と第２終了カウント値を設定する構成（第２の構成）にするとよい。
【００２２】
また、上記第２の構成から成る周波数同期ループ回路において、前記終了カウント値設定部は、第１終了カウント値の設定時に生じた前記レジスタデータの剰余分を待機カウント値として設定するものであり、第１カウンタ回路は、前記パルス信号のパルスエッジが到来してから、前記内部クロック信号のパルス数が前記待機カウント値に達するまで、そのカウント動作の開始が待機されるものであり、第２カウンタ回路は、第１カウント終了フラグが立てられるまで、そのカウント動作の開始が待機されるものである構成（第３の構成）にするとよい。
【００２３】
また、上記の第２の構成から成る周波数同期ループ回路において、前記終了カウント値設定部は、前記基準レジスタに格納されたｉビットのレジスタデータのうち、上位（ｉ−１）ビット分に相当するレジスタデータと上位（ｉ−２）ビット分に相当するレジスタデータを足し合わせて加算データを生成する加算器を有して成り、第１終了カウント値として、上位（ｉ−２）ビット分に相当するレジスタデータを設定するとともに、第２終了カウント値として、前記加算データを設定する構成（第４の構成）にするとよい。
【００２４】
また、上記第４の構成から成る周波数同期ループ回路は、前記パルス信号のパルスエッジが到来したときに、前記内部クロック信号のカウント動作を開始し、そのカウント値が前記待機カウント値に達したときに、第３カウント終了フラグを立てる第３カウンタ回路を有して成り、前記終了カウント値設定部は、前記待機カウント値として、前記基準レジスタに格納されたｉビットのレジスタデータのうち、下位２ビット分に相当するレジスタデータを設定するものであり、第１カウンタ回路は、前記パルス信号のパルスエッジが到来してから、第３カウント終了フラグが立てられるまで、そのカウント動作の開始が待機されるものであり、第２カウンタ回路は、第１カウント終了フラグが立てられるまで、そのカウント動作の開始が待機されるものである構成（第５の構成）にするとよい。
【００２５】
また、上記第１の構成から成る周波数同期ループ回路において、前記終了カウント値設定部は、前記基準レジスタに格納されたレジスタデータの１／ｘ（ただしｘ＞１）を第１終了カウント値として設定し、１／ｙ（ただしｙ≧ｘ）を第２終了カウント値として設定し、第１カウンタ回路は、前記パルス信号のパルスエッジが到来したときに、前記内部クロック信号のカウント動作を開始して第１カウント開始フラグを立て、そのカウント値が第１終了カウント値に達したときに、第１カウント終了フラグを立て、第２カウンタ回路は、第１カウント終了フラグが立てられたときに、前記内部クロック信号のカウント動作を開始して第２カウント開始フラグを立て、そのカウント値が第２終了カウント値に達する毎にそのカウント値をリセットして、カウント値到達回数を１つインクリメントし、前記カウント値到達回数がα回（ただしα＝｛（ｘ−１）×ｙ／ｘ｝）に達したときに、第２カウント終了フラグを立てる構成（第６の構成）にするとよい。
【００２６】
また、上記第６の構成から成る周波数同期ループ回路において、前記終了カウント値設定部は、第１終了カウント値の設定時に生じた前記レジスタデータの剰余分を待機カウント値として設定するものであり、第２カウンタ回路は、第１カウント終了フラグが立てられてから、前記内部クロック信号のパルス数が前記待機カウント値に達するまで、そのカウント動作の開始が待機されるものである構成（第７の構成）にするとよい。
【００２７】
また、上記した第６の構成から成る周波数同期ループ回路において、前記終了カウント値設定部は、前記基準レジスタに格納されたｉビットのレジスタデータのうち、上位（ｉ−２）ビット分に相当するレジスタデータを第１終了カウント値及び第２終了カウント値として設定する構成（第８の構成）にするとよい。
【００２８】
また、上記した第６の構成から成る周波数同期ループ回路において、前記終了カウント値設定部は、前記基準レジスタに格納されたｉビットのレジスタデータのうち、上位（ｉ−２）ビット分に相当するレジスタデータを第１終了カウント値として設定し、上記（ｉ−４）ビット分に相当するレジスタデータを第２終了カウント値として設定する構成（第９の構成）にするとよい。
【００２９】
また、上記第９の構成から成る周波数同期ループ回路は、前記パルス信号のパルスエッジが到来したときに、第２カウンタ回路の前記カウント値到達回数が所定範囲内であるか否かを検出し、その検出結果に応じた論理レベルのレディ信号を生成するレディ信号生成部を有して成る構成（第１０の構成）にするとよい。
【００３０】
また、上記第８〜第１０いずれかの構成から成る周波数同期ループ回路は、第１カウント終了フラグが立てられたときに、前記内部クロック信号のカウント動作を開始し、そのカウント値が前記待機カウント値に達したときに、第３カウント終了フラグを立てる第３カウンタ回路を有して成り、前記終了カウント値設定部は、前記待機カウント値として、前記基準レジスタに格納されたｉビットのレジスタデータのうち、下位２ビット分に相当するレジスタデータを設定するものであり、第２カウンタ回路は、第１カウント終了フラグが立てられてから、第３カウント終了フラグが立てられるまで、そのカウント動作の開始が待機されるものである構成（第１１の構成）にするとよい。
【００３１】
また、上記第１〜第１１いずれかの構成から成る周波数同期ループ回路は、前記基準レジスタのデータ更新タイミングとは異なるタイミングで、前記基準レジスタに格納されているレジスタデータを読み出し、これを自身のレジスタデータとして格納する第２基準レジスタを有して成り、前記終了カウント値設定部は、第２基準レジスタに格納されたレジスタデータに基づいて、第１終了カウント値と第２終了カウント値を設定する構成（第１２の構成）にするとよい。
【００３２】
また、上記した第１２の構成から成る周波数同期ループ回路において、前記基準レジスタは、前記基準クロック信号のパルスエッジが到来したときにデータ更新を行い、第２基準レジスタは、前記基準クロック信号の反転パルスエッジが到来したときにデータ更新を行う構成（第１３の構成）にするとよい。
【００３３】
また、上記した第１２の構成から成る周波数同期ループ回路において、前記基準レジスタは、前記基準クロック信号のパルスエッジが到来したときにデータ更新を行い、第２基準レジスタは、第１カウント終了フラグが立てられた直後にデータ更新を行う構成（第１４の構成）にするとよい。
【００３４】
また、本発明に係る速度ディスクリミネータ回路は、上記第１〜第１４いずれかの構成から成る周波数同期ループ回路を有して成り、前記周波数誤差信号に応じた速度指令信号を生成する構成（第１４の構成）とされている。
【００３５】
なお、上記第１４の構成から成る速度ディスクリミネータ回路は、前記パルス信号と前記基準クロック信号の位相を比較して位相誤差信号を生成する位相同期ループ回路を有して成り、前記周波数誤差信号と前記位相誤差信号の双方に応じた速度指令信号を生成する構成（第１６の構成）にするとよい。
【００３６】
また、本発明に係るモータ駆動装置は、上記第１５または第１６の構成から成る速度ディスクリミネータ回路を有して成り、前記速度指令信号に基づいてモータの回転速度制御を行う構成（第１７の構成）とされている。
【発明の効果】
【００３７】
本発明によれば、基準クロック信号の逓倍手段を必要としない周波数同期ループ回路、並びに、これを用いた速度ディスクリミネータ回路、及び、モータ駆動装置を提供することが可能となる。
【図面の簡単な説明】
【００３８】
【図１】本発明に係るモータ駆動装置の第１実施形態を示すブロック図
【図２】ＦＬＬ回路１２の第１構成例を示すブロック図
【図３】第１構成例のＦＬＬ回路１２の一動作例を示すタイミングチャート
【図４】ＦＬＬ回路１２の第２構成例を示すブロック図
【図５】ＦＬＬ回路１２の第３構成例を示すブロック図
【図６】レジスタ更新時に不具合が生じる様子を示すタイミングチャート
【図７】第３構成例のＦＬＬ回路１２においてレジスタ更新時の不具合が解消されている様子を示すタイミングチャート
【図８】ＦＬＬ回路１２の第４構成例を示すブロック図
【図９】第４構成例のＦＬＬ回路１２の一動作例（モータＭの回転速度が目標回転速度と一致している場合）を示すタイミングチャート
【図１０】第４構成例のＦＬＬ回路１２の一動作例（モータＭの回転速度が目標回転速度よりも速い場合）を示すタイミングチャート
【図１１】第４構成例のＦＬＬ回路１２の一動作例（モータＭの回転速度が目標回転速度よりも遅い場合）を示すタイミングチャート
【図１２】第４構成例のＦＬＬ回路１２においてレジスタ更新時の不具合が解消されている様子を示すタイミングチャート
【図１３】ＦＬＬ回路１２の第５構成例を示すブロック図
【図１４】レディ信号生成部Ｘ５０の一構成例を示すブロック図
【図１５】第５構成例のＦＬＬ回路１２の一動作例（モータＭの回転速度が目標回転速度と一致している場合）を示すタイミングチャート
【図１６】第５構成例のＦＬＬ回路１２の一動作例（モータＭの回転速度が目標回転速度よりも速い場合）を示すタイミングチャート
【図１７】第５構成例のＦＬＬ回路１２の一動作例（モータＭの回転速度が目標回転速度よりも遅い場合）を示すタイミングチャート
【図１８】本発明に係るモータ駆動装置の第２実施形態を示すブロック図
【図１９】速度ディスクリミネータ回路の一従来例を示すブロック図
【図２０】ＰＬＬ回路１００の一動作例を示すタイミングチャート
【図２１】フィルタ回路１１０の一構成例を示す回路図
【図２２】ＶＣＯ１２０の入出力特性図
【図２３】分周器１３０の一構成例を示すブロック図
【図２４】分周器１３０の一動作例を示すタイミングチャート
【図２５】ＦＬＬ回路１４０の一構成例を示すブロック図
【図２６】ＦＬＬ回路１４０の一動作例を示すタイミングチャート
【発明を実施するための形態】
【００３９】
以下では、モータ駆動装置に搭載される速度ディスクリミネータ回路の一要素として、本発明に係る周波数同期ループ回路を用いた構成を例に挙げて詳細な説明を行う。
【００４０】
図１は、本発明に係るモータ駆動装置の第１実施形態を示すブロック図である。図１に示すように、本実施形態のモータ駆動装置は、モータＭの駆動制御を行う手段であり、速度ディスクリミネータ回路１０と、積分回路２０と、ロジック回路３０と、プリドライバ４０と、ドライバ５０と、を有して成る。
【００４１】
速度ディスクリミネータ回路１０は、モータＭの回転速度が所望の目標回転速度よりも速いか遅いかを判定して、モータＭの回転速度が目標回転速度と一致するように、速度指令信号ＶＣを生成する手段であり、ＦＧパルス信号生成部１１と、周波数同期ループ回路１２（以下ではＦＬＬ回路１２と呼ぶ）と、チャージポンプ回路１３と、を有して成る。
【００４２】
ＦＧパルス信号生成部１１は、差動アンプやコンパレータ（いずれも不図示）を有して成り、モータＭの回転速度に応じた差動パターン信号（ＦＧＰ、ＦＧＮ）から矩形波形状のＦＧパルス信号を生成する手段である。
【００４３】
ＦＬＬ回路１２は、モータＭの目標回転速度を設定するために回路外部から入力される基準クロック信号ＲＥＦＣＬＫと、ＦＧパルス信号生成部１１から入力されるＦＧパルス信号との周波数比較を行うことにより、周波数誤差信号（加速信号Ｕ１と減速信号Ｄ１）を生成する手段である。なお、ＦＬＬ回路１２の回路構成及び動作については、後ほど詳細に説明する。
【００４４】
チャージポンプ回路１３は、ＦＬＬ回路１２から入力される周波数誤差信号（加速信号Ｕ１と減速信号Ｄ１）に応じた出力電圧を生成する手段であり、加速信号Ｕ１が入力されているときには出力電圧を上げるように、逆に、減速信号Ｄ１が入力されているときには出力電圧を下げるように、出力電圧の生成制御を行う。
【００４５】
積分回路２０は、チャージポンプ回路１３で生成される出力電圧を積分することによって、速度指令信号ＶＣを生成する手段である。
【００４６】
ロジック回路３０は、積分回路２０から入力される速度指令信号ＶＣと、モータＭを構成する各相（Ｕ相、Ｖ相、Ｗ相）のコイルに各々付加されたホールセンサＨＵ、ＨＶ、ＨＷから入力される各相のホール信号（より正確には、正弦波形状のホール信号を矩形波形状に変換して得られるホールコンパレータ信号）に基づいて、モータＭの回転速度制御と励磁相切換制御を行うように、モータ各相のプリ駆動信号を生成する手段である。
【００４７】
プリドライバ４０は、ロジック回路３０から入力されるプリ駆動信号のレベルシフトや波形成形を行い、モータ各相の駆動信号を生成する手段である。
【００４８】
ドライバ５０は、プリドライバ４０から入力されるモータ各相の駆動信号に基づいて、Ｈブリッジ接続されたパワートランジスタ（不図示）のスイッチング制御を行い、モータＭを構成する各相のコイルに駆動電流を供給する手段である。
【００４９】
次に、ＦＬＬ回路１２の回路構成について、図２を参照しながら詳細に説明する。
【００５０】
図２は、ＦＬＬ回路１２の第１構成例を示すブロック図である。図２に示すように、本構成例のＦＬＬ回路１２は、第１カウンタＸ１１と、第２カウンタＸ２１と、第１比較部Ｘ１２と、第２比較部Ｘ２２と、第１ＳＲラッチＸ１３と、第２ＳＲラッチＸ２３と、否定論理積演算器Ｘ２４と、論理積演算器Ｘ２５と、否定論理和演算器Ｘ３１と、論理積演算器Ｘ３２と、を有するほか、第１カウンタＸ１１の第１終了カウント値ＳＴＯＰ１と第２カウンタＸ２１の第２終了カウント値ＳＴＯＰ２を可変制御するための手段として、基準カウンタＹ１と、基準レジスタＹ２と、加算器Ｙ３と、を有して成る。
【００５１】
第１カウンタＸ１１のクロック端は、内部クロック信号ＩＣＬＫの入力端に接続されている。第１カウンタＸ１１のセット端（Ｓ）は、第１ＳＲラッチＸ１３の出力端（Ｑ）に接続されている。第１カウンタＸ１１のリセット端（Ｒ）は、第１比較部Ｘ１２の出力端に接続されている。第１比較部Ｘ１２の第１入力端は、第１カウンタＸ１１の出力端に接続されている。第１比較部Ｘ１２の第２入力端は、第１終了カウント値ＳＴＯＰ１の入力端に接続されている。第１ＳＲラッチＸ１３のセット端（Ｓ）は、ＦＧパルス信号の入力端に接続されている。第１ＳＲラッチＸ１３のリセット端（Ｒ）は、第１比較部Ｘ１２の出力端に接続されている。
【００５２】
なお、第１カウンタＸ１１、第１比較部Ｘ１２、及び、第１ＳＲラッチＸ１３は、ＦＧパルス信号の立上がりエッジが到来したときに、内部クロック信号ＩＣＬＫのカウント動作を開始し、第１カウント開始フラグとして、第１ラッチ信号Ｑ１をローレベルからハイレベルに立ち上げる一方、第１カウンタＸ１１のカウント値Ｃ１が第１終了カウント値ＳＴＯＰ１に達したときに、第１カウント終了フラグとして、第１ラッチ信号Ｑ１をハイレベルからローレベルに立ち下げる第１カウンタ回路Ｘ１０を形成している。
【００５３】
第２カウンタＸ２１のクロック端は、内部クロック信号ＩＣＬＫの入力端に接続されている。第２カウンタＸ２１のセット端（Ｓ）は、論理積演算器Ｘ２５の出力端に接続されている。第２カウンタＸ２１のリセット端（Ｒ）は、第２比較部Ｘ２２の出力端に接続されている。第２比較部Ｘ２２の第１入力端は、第２カウンタＸ２１の出力端に接続されている。第２比較部Ｘ２２の第２入力端は、第２終了カウント値ＳＴＯＰ２の入力端に接続されている。第２ＳＲラッチＸ２３のセット端（Ｓ）は、第１比較部Ｘ１２の出力端に接続されている。第２ＳＲラッチＸ２３のリセット端（Ｒ）は、否定論理積演算器Ｘ２４の出力端に接続されている。
【００５４】
否定論理積演算器Ｘ２４の第１入力端（非反転入力端）は、第１比較部Ｘ１２の出力端に接続されている。否定論理積演算器Ｘ２４の第２入力端（反転入力端）は、第２比較部Ｘ２２の出力端に接続されている。論理積演算器Ｘ２５の第１入力端は、第１比較部Ｘ１２の出力端に接続されている。論理積演算器Ｘ２５の第２入力端は、第２ＳＲラッチＸ２３の出力端（Ｑ）に接続されている。
【００５５】
なお、第２カウンタＸ２１、第２比較部Ｘ２２、第２ＳＲラッチＸ２３、否定論理積演算器Ｘ２４、及び、論理積演算器Ｘ２５は、第１カウンタ回路Ｘ１０の第１カウント終了フラグが立てられたときに、内部クロック信号ＩＣＬＫのカウント動作を開始し、第２カウント開始フラグとして、第２ラッチ信号Ｑ２をローレベルからハイレベルに立ち上げる一方、第２カウンタＸ２１のカウント値Ｃ２が第２終了カウント値ＳＴＯＰ２に達したときに、第２カウント終了フラグとして、第２ラッチ信号Ｑ２をハイレベルからローレベルに立ち下げる第２カウンタ回路Ｘ２０を形成している。
【００５６】
否定論理和演算器Ｘ３１の第１入力端は、第１ＳＲラッチＸ１３の出力端（Ｑ）に接続されている。また、否定論理和演算器Ｘ３１の第２入力端は、第２ＳＲラッチＸ２３の出力端（Ｑ）に接続されている。否定論理和演算器Ｘ３１の出力端は、加速信号Ｕ１の出力端に接続されている。論理積演算器Ｘ３２の第１入力端は、第１ＳＲラッチＸ１３の出力端（Ｑ）に接続されている。論理積演算器Ｘ３２の第２入力端は、第２ＳＲラッチＸ２３の出力端（Ｑ）に接続されている。論理積演算器Ｘ３２の出力端は、減速信号Ｄ１の出力端に接続されている。
【００５７】
なお、否定論理和演算器Ｘ３１、及び、論理積演算器Ｘ３２は、第１カウンタ回路Ｘ１０及び第２カウンタ回路Ｘ２０の動作状態に応じて周波数誤差信号（加速信号Ｕ１と減速信号Ｄ１）を生成する論理ゲート部Ｘ３０を形成している。
【００５８】
基準カウンタＹ１のクロック端は、内部クロック信号ＩＣＬＫの入力端に接続されている。基準カウンタＹ１のリセット端（Ｒ）は、基準クロック信号ＲＥＦＣＬＫの入力端に接続されている。基準レジスタＹ２のクロック端は、内部クロック信号ＩＣＬＫの入力端に接続されている。基準レジスタＹ２のセット端は、基準クロック信号ＲＥＦＣＬＫの入力端に接続されている。基準レジスタＹ２のデータ入力端は、基準カウンタＹ１の出力端に接続されている。
【００５９】
基準レジスタＹ２は、ｉビット（例えばｉ＝１８ビット）のレジスタデータＲＥＧ０を出力する。ｉビットのレジスタデータＲＥＧ０のうち、上位（ｉ−２）ビット分に相当するレジスタデータＲＥＧ２は、第１終了カウント値ＳＴＯＰ１として、第１比較部Ｘ１２の第２入力端に送出される。また、ｉビットのレジスタデータＲＥＧ０のうち、上位（ｉ−１）ビット分に相当するレジスタデータＲＥＧ１と、上位（ｉ−２）ビット分に相当するレジスタデータＲＥＧ２は、加算器Ｙ３に送出される。加算器Ｙ３は、レジスタデータＲＥＧ１とレジスタデータＲＥＧ２を足し合わせて、加算データＡＤＤ１を出力する。加算データＡＤＤ１は、第２終了カウント値ＳＴＯＰ２として、第２比較部Ｘ２２の第２入力端に送出される。
【００６０】
すなわち、本構成例のＦＬＬ回路１２において、終了カウント値設定部Ｙ０は、基準レジスタＹ２に格納されたレジスタデータＲＥＧ０に基づいて、第１終了カウント値ＳＴＯＰ１と第２終了カウント値ＳＴＯＰ２を設定する構成とされている。より具体的に述べると、終了カウント値設定部Ｙ０は、基準レジスタＹ２に格納されたレジスタデータＲＥＧ０をｓ：１−ｓ（ただし０＜ｓ＜１であり、図３ではｓ＝１／４）の比率で分配することにより、第１終了カウント値ＳＴＯＰ１と第２終了カウント値ＳＴＯＰ２を設定する構成とされている。
【００６１】
上記構成から成るＦＬＬ回路１２の動作について図３を参照しながら詳細に説明する。
【００６２】
図３は、ＦＬＬ回路１２の一動作例を示すタイミングチャートである。なお、図３の上段には、基準クロック信号ＲＥＦＣＬＫ、基準カウンタＹ１のカウント値Ｃ０、レジスタデータＲＥＧ１、レジスタデータＲＥＧ２、及び、加算データＡＤＤ１が示されている。また、図３の中段には、ＦＧパルス信号の周波数が基準クロック信号ＲＥＦＣＬＫの周波数よりも低い場合（すなわちモータＭの回転速度が目標回転速度よりも遅い場合）における第１カウンタＸ１１のカウント値Ｃ１、第１比較部Ｘ１２の比較信号ＣＳ１、第２カウンタＸ２１のカウント値Ｃ２、第２比較部Ｘ２２の比較信号ＣＳ２、加速信号Ｕ１、及び減速信号Ｄ１が示されている。また、図３の下段には、ＦＧパルス信号の周波数が基準クロック信号ＲＥＦＣＬＫの周波数よりも高い場合（すなわちモータＭの回転速度が目標回転速度よりも速い場合）における第１カウンタＸ１１のカウント値Ｃ１、第１比較部Ｘ１２の比較信号ＣＳ１、第２カウンタＸ２１のカウント値Ｃ２、第２比較部Ｘ２２の比較信号ＣＳ２、加速信号Ｕ１、及び、減速信号Ｄ１が示されている。
【００６３】
まず、第１終了カウント値ＳＴＯＰ１と第２終了カウント値ＳＴＯＰ２の可変制御動作について、図３の上段を参照しながら詳細に説明する。
【００６４】
基準カウンタＹ１は、内部クロック信号ＩＣＬＫ（基準クロック信号ＲＥＦＣＬＫに比べて十分に高い周波数を有するクロック信号）をカウントする手段であり、基準クロック信号ＲＥＦＣＬＫの立上がりエッジをトリガとして、そのカウント値がリセットされるものである。すなわち、基準カウンタＹ１では、基準クロック信号ＲＥＦＣＬＫの一周期中（基準クロック信号ＲＥＦＣＬＫの一の立上がりエッジが到来してから次の立上がりエッジが到来するまでの期間中）に含まれる内部クロック信号ＩＣＬＫのパルス数がカウントされる。なお、図３の例では、基準クロック信号ＲＥＦＣＬＫの一周期中に、１６００パルスの内部クロック信号ＩＣＬＫがカウントされている。
【００６５】
基準レジスタＹ２は、基準クロック信号ＲＥＦＣＬＫの立上がりエッジをトリガとして基準カウンタＹ１のカウント値Ｃ０（リセットされる直前のカウント値）を格納するｉビット（例えばｉ＝１８ビット）のデータ保持手段である。すなわち、図３の例では、基準クロック信号ＲＥＦＣＬＫの立上がりエッジ毎に、基準レジスタＹ２のレジスタデータＲＥＧ０として、カウント値「１６００」が格納される。
【００６６】
上記のレジスタデータＲＥＧ０に基づいて、第１終了カウント値ＳＴＯＰ１と第２終了カウント値ＳＴＯＰ２を設定する場合、第１終了カウント値ＳＴＯＰ１と第２終了カウント値ＳＴＯＰとの合算値は、レジスタデータＲＥＧ０と一致していなければならない。そのためには、レジスタデータＲＥＧ０をｓ：１−ｓ（ただし０＜ｓ＜１であり、図３ではｓ＝１／４）の比率で分配することにより、第１終了カウント値ＳＴＯＰ１（＝ｓ×ＲＥＧ０）と第２終了カウント値ＳＴＯＰ２（＝（１−ｓ）×ＲＥＧ０）を設定すればよい。
【００６７】
先にも述べた通り、第１終了カウント値ＳＴＯＰ１としては、ｉビットのレジスタデータＲＥＧ０のうち、上位（ｉ−２）ビット分に相当するレジスタデータＲＥＧ２が設定される。すなわち、第１終了カウント値ＳＴＯＰ１としては、レジスタデータＲＥＧ０を２ビットシフトさせたカウント値（＝（１／４）×ＲＥＧ０）が設定される。図３の例に即して具体的に述べると、第１終了カウント値ＳＴＯＰ１としては、カウント値「４００」が設定される。
【００６８】
また、第２終了カウント値ＳＴＯＰ２としては、ｉビットのレジスタデータＲＥＧ０のうち、上位（ｉ−１）ビット分に相当するレジスタデータＲＥＧ１と、上位（ｉ−２）ビット分に相当するレジスタデータＲＥＧ２を足し合わせた加算データＡＤＤ１が設定される。すなわち、第２終了カウント値ＳＴＯＰ２としては、レジスタデータＲＥＧ０を１ビットシフトさせたカウント値（＝（１／２）×ＲＥＧ０）と、レジスタデータＲＥＧ０を２ビットシフトさせたカウント値（＝（１／４）×ＲＥＧ０）とを足し合わせたカウント値（＝（３／４）×ＲＥＧ０）が設定される。図３の例に即して具体的に述べると、第２終了カウント値ＳＴＯＰ２としては、カウント値「１２００」が設定される。
【００６９】
このような構成であれば、極めて簡易なデジタル信号処理によって、レジスタデータＲＥＧ０をｓ：１−ｓの比率で分配し、第１終了カウント値ＳＴＯＰ１と第２終了カウント値ＳＴＯＰ２を適切に可変制御することが可能となる。
【００７０】
なお、図３の例では、レジスタデータＲＥＧ０の分配比率として、ｓ＝１／４と設定した構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、加算器Ｙ３の構成を変更することにより、任意の分配比率を設定することが可能である。
【００７１】
次に、ＦＧパルス信号の周波数が基準クロック信号ＲＥＦＣＬＫの周波数よりも低い場合の動作について、図３の中段を参照しながら説明する。ＦＧパルス信号に一の立上がりエッジが到来したとき、これをトリガとして、第１カウンタＸ１１による内部クロック信号ＩＣＬＫのカウント動作が開始される。第１カウンタＸ１１のカウント値Ｃ１が第１終了カウント値ＳＴＯＰ１（図３の例では４００カウント）に達すると、第１カウンタＸ１１のカウント動作が終了されて、そのカウント値Ｃ１がリセットされるとともに、第２カウンタＸ２１による内部クロック信号ＩＣＬＫのカウント動作が開始される。第２カウンタＸ２１のカウント値Ｃ２が第２終了カウント値ＳＴＯＰ２（図３の例では１２００カウント）に達すると、第２カウンタＸ２１のカウント動作が終了されて、そのカウント値Ｃ２がリセットされる。この時点で、ＦＧパルス信号に次の立上がりエッジが到来していなければ、第１カウンタＸ１１と第２カウンタＸ２１は、いずれもカウント動作を行っていない状態となる。このような状態が生じていれば、モータＭの回転速度が目標回転速度よりも遅いということになるので、ＦＧパルス信号に次の立上がりエッジが到来して、第１カウンタＸ１１のカウント動作が開始されるまで、加速信号Ｕがハイレベルとされる。
【００７２】
次に、ＦＧパルス信号の周波数が基準クロック信号ＲＥＦＣＬＫの周波数よりも高い場合の動作について、図３の下段を参照しながら説明する。ＦＧパルス信号に一の立上がりエッジが到来してから第２カウンタＸ２１による内部クロック信号ＩＣＬＫのカウント動作が開始されるまでの動作は先述と同様であるが、第２カウンタＸ２１のカウント値Ｃ２が第２終了カウント値ＳＴＯＰ２に達するよりも先に、ＦＧパルス信号の次の立上がりエッジが到来した場合には、第２カウンタＸ２１のカウント終了を待つことなく、第１カウンタＸ１１のカウント動作が開始され、第１カウンタＸ１１と第２カウンタＸ２１は、同時にカウント動作を行っている状態となる。このような状態が生じていれば、モータＭの回転速度が目標回転速度よりも速いということになるので、第２カウンタＸ２１のカウント値Ｃ２が第２終了カウント値ＳＴＯＰ２に達して、第２カウンタＸ２１のカウント動作が終了されるまで、減速信号Ｄがハイレベルとされる。
【００７３】
すなわち、ＦＬＬ回路１２は、ＦＧパルス信号の周期が基準クロック信号ＲＥＦＣＬＫの周期よりも長ければ、モータＭの回転速度が目標回転速度よりも遅いと判断して加速信号Ｕ１を出力し、ＦＧパルス信号の周期が基準クロック信号ＲＥＦＣＬＫの周期よりも短ければ、モータＭの回転速度が目標回転速度よりも速いと判断して減速信号Ｄ１を出力する構成とされている。
【００７４】
特に、本構成例のＦＬＬ回路１２は、制御対象となるＦＧパルス信号の周波数と基準クロック信号ＲＥＦＣＬＫの周波数を比較して周波数誤差信号（加速信号Ｕ１、減速信号Ｄ１）を生成するものであって、ＦＧパルス信号の立上がりエッジが到来したときに、内部クロック信号ＩＣＬＫのカウント動作を開始して第１カウント開始フラグを立て、そのカウント値Ｃ１が第１終了カウント値ＳＴＯＰ１に達したときに、第１カウント終了フラグを立てる第１カウンタ回路Ｘ１０と；第１カウント終了フラグが立てられたときに、内部クロック信号ＩＣＬＫのカウント動作を開始して第２カウント開始フラグを立て、そのカウント値Ｃ２が第２終了カウント値ＳＴＯＰ２に達したときに、第２カウント終了フラグを立てる第２カウンタ回路Ｘ２０と；基準クロック信号ＲＥＦＣＬＫの一周期中に含まれる内部クロック信号ＩＣＬＫのパルス数をカウントする基準カウンタＹ１と；基準クロック信号ＲＥＦＣＬＫの一周期毎に基準カウンタＹ１のカウント値Ｃ０を格納する基準レジスタＹ２と；基準レジスタＹ２に格納されたレジスタデータＲＥＧ０に基づいて（より具体的には、レジスタデータＲＥＧ０をｓ：１−ｓ（ただし０＜ｓ＜１）の比率で分配することにより）、第１終了カウント値ＳＴＯＰ１と第２終了カウント値ＳＴＯＰを設定する終了カウント値設定部Ｙ０と；第１カウンタ回路Ｘ１０及び第２カウンタ回路Ｘ２０の動作状態に応じて周波数誤差信号（加速信号Ｕ１、減速信号Ｄ１）を生成する論理ゲート部Ｘ３０と；を有して成る構成とされている。
【００７５】
このような構成とすることにより、基準クロック信号ＲＥＦＣＬＫの逓倍手段を必要としないＦＬＬ回路１２を実現することができるので、速度ディスクリミネータ回路１０を構成する際に、フィルタ回路を含むフィードバックループを設ける必要がなくなる。従って、速度ディスクリミネータ回路１０、及び、これを備えたモータ駆動装置の回路規模を縮小するとともに、外付け素子を削減することが可能となる。また、本構成を採用することにより、フィルタ定数の合わせ込みが不要となる上、基準クロック信号ＲＥＦＣＬＫの周波数変化に対しても、より高速に応答することが可能となる。
【００７６】
次に、ＦＬＬ回路１２の第２構成例について説明する。先に説明した第１構成例のＦＬＬ回路１２では、基準レジスタＹ２に格納されたレジスタデータＲＥＧ０を１／２ないし１／４に除算するデジタル信号処理が行われるため、レジスタデータＲＥＧ０として格納される内部クロック信号ＩＣＬＫのパルス数によっては、第１終了カウント値ＳＴＯＰ１の設定時に、剰余を生じる場合がある。
【００７７】
そこで、第２構成例のＦＬＬ回路１２は、図４に示すように、先の構成要素に加えて、ＦＧパルス信号のパルスエッジが到来したときに、内部クロック信号ＩＣＬＫのカウント動作が開始され、そのカウント値Ｃ３が待機カウント値ＷＡＩＴに達したときに、そのカウント動作が終了される第３カウンタＸ４１と；第３カウンタＸ４１のカウンタ値Ｃ３が待機カウント値ＷＡＩＴに達しているか否かに応じて比較信号ＣＳ３を生成する第３比較部Ｘ４２と；を有する構成とされている。
【００７８】
なお、第３カウンタＸ４１、及び、第３比較部Ｘ４２は、ＦＧパルス信号の立上がりエッジが到来したときに、内部クロック信号ＩＣＫのカウント動作を開始し、第３カウンタＸ４１のカウント値Ｃ３が待機カウント値ＷＡＩＴに達したときに、第３カウント終了フラグとして、比較信号ＣＳ３にパルスを立てる第３カウンタ回路Ｘ３０を形成している。
【００７９】
また、第２構成例のＦＬＬ回路１２において、終了カウント値設定部は、待機カウント値ＷＡＩＴとして、基準レジスタＹ２に格納されたｉビットのレジスタデータＲＥＧ０のうち、下位２ビット分に相当するレジスタデータＲＥＭ２を設定する構成とされている。
【００８０】
そして、第２構成例のＦＬＬ回路１２において、第１カウンタ回路Ｘ１０は、ＦＧパルス信号の立上がりエッジが到来してから、第３カウンタ回路Ｘ４０のカウント動作が終了されるまで、そのカウント動作の開始が待機される構成とされている。また、第２カウンタ回路Ｘ２０は、第１カウンタ回路Ｘ１０のカウント動作が終了されるまで、そのカウント動作の開始が待機される構成とされている。
【００８１】
すなわち、より上位概念的に述べると、第２構成例のＦＬＬ回路１２において、終了カウント値設定部は、第１終了カウント値ＳＴＯＰ１の設定時に生じたレジスタデータＲＥＧ０の剰余分を待機カウント値ＷＡＩＴとして設定するものであり、第１カウンタ回路Ｘ１０は、ＦＧパルス信号のパルスエッジが到来してから、内部クロック信号ＩＣＬＫのパルス数が待機カウント値ＷＡＩＴに達するまで、そのカウント動作の開始が待機されるものであり、第２カウンタ回路Ｘ２０は、第１カウンタ回路Ｘ１０のカウント動作が終了されるまで、そのカウント動作の開始が待機されるものである構成とされている。
【００８２】
このような構成とすることにより、レジスタデータＲＥＧ０の除算処理時に剰余が生じた場合であっても、これに起因する誤差を回避することが可能となり、より高精度にモータＭの回転速度制御を行うことが可能となる。
【００８３】
次に、ＦＬＬ回路１２の第３構成例について、図５を参照しながら説明する。図５は、ＦＬＬ回路１２の第３構成例を示すブロック図である。図５に示すように、本構成例のＦＬＬ回路１２は、先に説明した第２構成例とほぼ同様の構成から成る。そこで、第２構成例と同様の構成要素については、図４と同一の符号を付すことで重複した説明を省略し、以下では、第３構成例の特徴部分について重点的な説明を行う。
【００８４】
第３構成例のＦＬＬ回路１２は、図４に示した構成要素に加えて、第２基準レジスタＹ４と、インバータＹ５と、を有して成る。第２基準レジスタＹ４のクロック端は、内部クロック信号ＩＣＬＫの入力端に接続されている。第２基準レジスタＹ４のセット端は、インバータＹ５の出力端に接続されている。インバータＹ５の入力端は、基準クロック信号ＲＥＦＣＬＫの入力端に接続されている。第２基準レジスタＹ４のデータ入力端は、基準レジスタＹ２の出力端に接続されている。
【００８５】
第２基準レジスタＹ４は、ｉビット（例えばｉ＝１８ビット）のレジスタデータＲＥＧ０’を出力する。ｉビットのレジスタデータＲＥＧ０’のうち、上位（ｉ−２）ビット分に相当するレジスタデータＲＥＧ２は、第１終了カウント値ＳＴＯＰ１として第１比較部Ｘ１２の第２入力端に送出される。また、ｉビットのレジスタデータＲＥＧ０’のうち、上位（ｉ−１）ビット分に相当するレジスタデータＲＥＧ１と、上位（ｉ−２）ビット分に相当するレジスタデータＲＥＧ２は、加算器Ｙ３に送出される。加算器Ｙ３は、レジスタデータＲＥＧ１とレジスタデータＲＥＧ２を足し合わせて、加算データＡＤＤ１を出力する。加算データＡＤＤ１は、第２終了カウント値ＳＴＯＰ２として、第２比較部Ｘ２２の第２入力端に送出される。
【００８６】
上記構成から成るＦＬＬ回路１２において、基準レジスタＹ２は、基準クロック信号ＲＥＦＣＬＫの立上がりエッジが到来したときにレジスタデータＲＥＧ０の更新を行い、第２基準レジスタＹ４は、基準クロック信号ＲＥＦＣＬＫの立下がりエッジが到来したときにレジスタデータＲＥＧ０’の更新を行う。
【００８７】
すなわち、第３構成例のＦＬＬ回路１２は、基準レジスタＹ２のデータ更新タイミング（基準クロック信号ＲＥＦＣＬＫの立上がりエッジ）とは異なるタイミング（基準クロック信号ＲＥＦＣＬＫの立下がりエッジ）で基準レジスタＹ２に格納されているレジスタデータＲＥＧ０を読み出し、これを自身のレジスタデータＲＥＧ０’として格納する第２基準レジスタを有して成り、終了カウント値設定部Ｙ０は、第２基準レジスタＹ４に格納されたレジスタデータＲＥＧ０’ （延いては、基準レジスタＹ２に格納されたレジスタデータＲＥＧ０）に基づいて、第１終了カウント値ＳＴＯＰ１と第２終了カウント値ＳＴＯＰ２を設定する構成とされている。
【００８８】
上記の第３構成例を採用する意義について、図６と図７を比較参照しながら詳細に説明する。図６は、レジスタ更新時に不具合が生じる様子を示すタイミングチャートであり、図７は、第３構成例のＦＬＬ回路１２においてレジスタ更新時の不具合が解消されている様子を示すタイミングチャートである。
【００８９】
ＦＬＬ回路１２で生成される周波数誤差信号（加速信号Ｕ１、減速信号Ｄ１）を用い、ＦＧパルス信号と基準クロック信号ＲＥＦＣＬＫの周波数が一致するように、モータＭの回転速度をフィードバック制御した場合、第２カウンタＸ２１のカウント値Ｃ２が第２終了カウント値ＳＴＯＰ２に到達するタイミングは、必然的に基準クロック信号ＲＥＦＣＬＫの立上がりエッジ付近となる。一方、先出の第１構成例や第２構成例では、先にも説明したように、基準クロック信号ＲＥＦＣＬＫの立上がりエッジで、基準レジスタＹ２のレジスタデータＲＥＧ０が更新され、その値に基づいて第１終了カウント値ＳＴＯＰ１や第２終了カウント値ＳＴＯＰ２が更新される。
【００９０】
ここで、第２カウンタＸ２１のカウント値Ｃ２が上記のデータ更新タイミングよりも先に第２終了カウント値ＳＴＯＰ２に到達した場合や、上記のデータ更新タイミングにおいて、第２カウンタＸ２１のカウント値Ｃ２が第２終了カウント値ＳＴＯＰ２に未達であったものの、第２終了カウント値ＳＴＯＰ２が現在の値よりも大きい値に更新された場合、或いは、上記のデータ更新タイミングにおいて、第２カウンタＸ２１のカウント値Ｃ２が第２終了カウント値ＳＴＯＰ２に未達であり、かつ、第２終了カウント値ＳＴＯＰ２が現在の値よりも小さい値に更新されたものの、更新後における第２終了カウント値ＳＴＯＰ２が第２カウンタＸ２１のカウント値Ｃ２よりも大きかった場合には、第２比較部Ｘ２２の比較動作に特段の問題は生じず、第２カウンタＸ２１のカウンタ値Ｃ２は、第２終了カウント値ＳＴＯＰ２に到達した時点で正常にリセットされる。
【００９１】
しかしながら、上記のデータ更新タイミングにおいて、第２カウンタＸ２１のカウント値Ｃ２が第２終了カウント値ＳＴＯＰ２に未達であり、かつ、第２終了カウント値ＳＴＯＰ２が現在の値よりも小さい値に更新されたとき、更新後における第２終了カウント値ＳＴＯＰ２が第２カウンタＸ２１のカウント値Ｃ２よりも小さかった場合には、第２カウンタＸ２１のカウント値Ｃ２と第２終了カウント値ＳＴＯＰ２が以後一致しなくなる。そのため、第２カウンタ回路Ｘ２０は、第２カウント終了フラグとして、第２ラッチ信号Ｑ２をハイレベルからローレベルに立ち下げることができなくなり、ＦＬＬ回路１２は、第１カウンタ回路Ｘ１０がカウント動作を行っている間、常に減速信号Ｄ１をハイレベルとする状態（フル減速状態）に陥ってしまう。
【００９２】
一方、第３構成例のＦＬＬ回路１２では、基準クロック信号ＲＥＦＣＬＫの立上がりエッジで、基準レジスタＹ２のレジスタデータＲＥＧ０が更新された後、基準クロック信号ＲＥＦＣＬＫの立下がりエッジで、第２レジスタＹ２のレジスタデータＲＥＧ０’が更新され、その値に基づいて第１終了カウント値ＳＴＯＰ１や第２終了カウント値ＳＴＯＰ２が更新される。
【００９３】
従って、第３構成例のＦＬＬ回路１２であれば、第２カウンタＸ２１のカウント値Ｃ２が十分に小さいタイミングで、第２終了カウント値ＳＴＯＰ２が更新されるので、第２カウンタＸ２１のカウント値Ｃ２と第２終了カウント値ＳＴＯＰ２を確実に一致させることができ、先述の不具合を未然に回避することが可能となる。
【００９４】
次に、ＦＬＬ回路１２の第４構成例について、図８を参照しながら説明する。図８は、ＦＬＬ回路１２の第４構成例を示すブロック図である。図８に示すように、本構成例のＦＬＬ回路１２は、先に説明した第３構成例に近似した構成から成る。そこで、第３構成例と同様の構成要素については、図５と同一の符号を付すことで重複した説明を省略し、以下では、第４構成例の特徴部分について重点的な説明を行う。
【００９５】
本構成例のＦＬＬ回路１２における第１の特徴部分は、終了カウント値設定部Ｙ０から加算器Ｙ３が除かれている点である。なお、本構成例のＦＬＬ回路１２において、第２基準レジスタＹ４から出力されるｉビットのレジスタデータＲＥＧ０’のうち、上位（ｉ−２）ビット分に相当するレジスタデータＲＥＧ２は、第１終了カウント値ＳＴＯＰ１及び第２終了カウント値ＳＴＯＰ２として、第１比較部Ｘ１２の第２入力端、及び、第２比較部Ｘ２２の第２入力端に各々送出される。
【００９６】
すなわち、本構成例のＦＬＬ回路１２において、終了カウント値設定部Ｙ０は、第２基準レジスタＹ４に格納されたレジスタデータＲＥＧ０’（延いては、基準レジスタＹ２に格納されたレジスタデータＲＥＧ０）の１／ｘ（ただしｘ＞１であり、図８ではｘ＝４）を第１終了カウント値ＳＴＯＰ１として設定し、１／ｙ（ただしｙ≧ｘであり、図８ではｙ＝４）を第２終了カウント値ＳＴＯＰ２として設定する構成とされている。
【００９７】
本構成例のＦＬＬ回路１２における第２の特徴部分は、第３カウンタ回路Ｘ４０を用いて、第１カウンタ回路Ｘ１０のカウント動作を待機させるのではなく、第２カウンタ回路Ｘ２０のカウント動作を待機させている点である。より具体的に述べると、第３カウンタ回路Ｘ４０は、第１カウント終了フラグが立てられたときに、内部クロック信号ＩＣＬＫのカウント動作を開始し、第３カウンタＸ４１のカウント値Ｃ３が待機カウント値ＷＡＩＴに達したときに、第３カウント終了フラグとして、比較信号ＣＳ３にパルスを立てる構成とされている。このような構成とすることにより、先に説明した第２構成例や第３構成例と同様、レジスタデータＲＥＧ０の除算処理時に剰余が生じた場合であっても、これに起因する誤差を回避することが可能となり、より高精度にモータＭの回転速度制御を行うことが可能となる。
【００９８】
すなわち、レジスタデータＲＥＧ０の除算処理で生じる剰余の問題を解消するために、第３カウンタ回路Ｘ４０を用いて、第１カウンタ回路Ｘ１０のカウント動作を待機させるか、第２カウンタ回路Ｘ２０のカウント動作を待機させるかは、任意であると言える。
【００９９】
本構成例のＦＬＬ回路１２における第３の特徴部分は、第２カウンタ回路Ｘ２０の構成要素として、論理積演算器Ｘ２５が除かれる一方、第４カウンタＸ２６と第４比較部Ｘ２７が追加されている点である。第４カウンタＸ２６のクロック端は、第２比較部Ｘ２２の出力端に接続されている。第４カウンタＸ２６のセット端（Ｓ）は、第１比較部Ｘ１２の出力端に接続されている。第４カウンタＸ２６のリセット端（Ｒ）は、第４比較部Ｘ２７の出力端に接続されている。第４比較部Ｘ２７の第１入力端は、第４カウンタＸ２６の出力端に接続されている。第４比較部Ｘ２７の第２入力端には、ループ回数α（ただし、α＝｛（ｘ−１）×ｙ／ｘ｝であり、図８ではα＝３）を設定するための参照値ＲＥＦ４が入力されている。第４比較部Ｘ２７の出力端は、第２カウンタＸ２１のリセット端（Ｒ）に接続されている。
【０１００】
なお、図８では、説明の便宜上、第４カウンタＸ２６のカウント値Ｃ４と所定の参照値ＲＥＦ４とを第４比較部Ｘ２７に入力し、両者を比較して比較信号ＣＳ４を生成する構成を例に挙げたが、本発明の構成はこれに限定されるものではなく、第４カウンタＸ２６のカウント値Ｃ４に所定の論理演算処理を施し、その演算結果を比較信号ＣＳ４として出力する構成としても構わない。例えば、ループ回数αが３回（２ビット表記で「１１ｂ」）である場合には、カウント値Ｃ４の下位から第１ビット目と第２ビット目の論理積演算を行い、その演算結果を比較信号ＣＳ４として出力すればよい。このとき、比較信号ＣＳ４は、カウント値Ｃ４がループ回数αに達するまでローレベルとなり、カウント値Ｃ４がループ回数αに達したときにハイレベルとなる。
【０１０１】
上記した通り、本構成例のＦＬＬ回路１２において、第２カウンタ回路Ｘ２０は、第１カウント終了フラグが立てられたとき（図８では第３カウント終了フラグが立てられたとき）に、内部クロック信号ＩＣＬＫのカウント動作を開始し、第２カウント開始フラグとして、第２ラッチ信号Ｑ２をローレベルからハイレベルに立ち上げる一方、第２カウンタＸ２１のカウント値Ｃ２が第２終了カウント値ＳＴＯＰ２に達する毎にカウント値Ｃ２をリセットして、第４カウンタＸ２６のカウント値Ｃ４（カウント値到達回数）を１つインクリメントし、カウント値Ｃ４がループ回数α（＝３）に達したときに、第２カウント終了フラグとして、第２ラッチ信号Ｑ２をハイレベルからローレベルに立ち下げる。
【０１０２】
図９〜図１１は、第４構成例のＦＬＬ回路１２の一動作例を示すタイミングチャートであり、それぞれ、モータＭの回転速度が目標回転速度と一致している場合、モータＭの回転速度が目標回転速度よりも速い場合、及び、モータＭの回転速度が目標回転速度よりも遅い場合を示している。なお、図９〜図１１には、それぞれ、基準クロック信号ＲＥＦＣＬＫ、ＦＧパルス信号、基準カウンタＹ１のカウント値Ｃ０、レジスタデータＲＥＧ０、レジスタデータＲＥＧ０’、第１カウンタＸ１１のカウント値Ｃ１、第２カウンタＸ２１のカウント値Ｃ２、第１ラッチ信号Ｑ１、第２ラッチ信号Ｑ２、加速信号Ｕ１、及び、減速信号Ｄ１が示されている。
【０１０３】
図９〜図１１からも分かるように、第１カウンタ回路Ｘ１０は、内部クロック信号ＩＣＬＫのパルス数を第１終了カウント値ＳＴＯＰ１（＝（１／４）×ＲＥＧ０’）だけカウントし、第２カウンタ回路Ｘ２０は、内部クロック信号ＩＣＬＫのパルス数を第２終了カウント値ＳＴＯＰ２×ループ回数α（＝｛（１／４）×ＲＥＧ０’｝×３＝（３／４）×ＲＥＧ０’）だけ繰り返してカウントする。
【０１０４】
このような構成とすることにより、回路規模の大きい加算器Ｙ４を用いることなく、第４カウンタＸ２６と第４比較部Ｘ２７を追加するだけで、先出の第１〜第３構成例と同様の効果を奏することが可能となる。また、本構成例のＦＬＬ回路１２であれば、第２カウンタＸ２１のビット数を削減することができるので、第２カウンタ回路Ｘ２０の回路規模を縮小することも可能となる。
【０１０５】
図８に戻り、本構成例のＦＬＬ回路１２の特徴部分について詳細な説明を続ける。本構成例のＦＬＬ回路１２における第４の特徴部分は、第３構成例で追加されたインバータＹ５に代えて、第５カウンタＹ６と第５比較部Ｙ７を有している点である。第５カウンタＹ６のクロック端は、内部クロック信号ＩＣＬＫの入力端に接続されている。第５カウンタＹ６のセット端（Ｓ）は、第１比較部Ｘ１２の出力端に接続されている。第５カウンタＸＹ６のリセット端（Ｒ）は、第５比較部Ｙ７の出力端に接続されている。第５比較部Ｙ７の第１入力端は、第５カウンタＹ６の出力端に接続されている。第５比較部Ｙ７の第２入力端は、遅延時間Ｔｄ（後出の図１２を参照）を設定するための参照値ＲＥＦ５の入力端に接続されている。第５比較部Ｙ７の出力端は、第２基準レジスタＹ４のセット端（Ｓ）に接続されている。
【０１０６】
上記の技術的特徴を採用する意義について、先出の図９〜図１１と図１２を参照しながら詳細に説明する。図１２は、第４構成例のＦＬＬ回路１２においてレジスタ更新時の不具合が解消されている様子を示すタイミングチャートである。これらの図面に示したように、本構成例のＦＬＬ回路１２において、基準レジスタＹ２は、基準クロック信号ＲＥＦＣＬＫの立上がりエッジが到来したときにデータ更新を行い、第２基準レジスタＹ４は、第１カウント終了フラグが立てられた直後にデータ更新を行う構成とされている。なお、図１２の例では、第１カウンタ回路Ｘ１０のカウント動作が終了し、さらに、第３カウンタ回路Ｘ４０のカウント動作が終了した時点で、速やかに第２基準レジスタＹ４のデータ更新が行われるように、待機時間Ｔｄ（すなわち参照値ＲＥＦ５）が設定されている。
【０１０７】
このような構成とすることにより、第２カウンタＸ２１のカウント値Ｃ２が十分に小さいタイミングで、第２終了カウント値ＳＴＯＰ２が更新されるので、第２カウンタＸ２１のカウント値Ｃ２と第２終了カウント値ＳＴＯＰ２を確実に一致させることができ、リセット不能などの不具合を未然に回避することが可能となる。特に、第２カウンタＸ２１のリセット機会が多くなる第４構成例では、第３構成例のインバータＹ５に代えて、第５カウンタＹ６と第５比較部Ｙ７を用いることが望ましい。
【０１０８】
なお、図８では、説明の便宜上、第５カウンタＹ６のカウント値Ｃ５と所定の参照値ＲＥＦ５とを第５比較部Ｙ７に入力し、両者を比較して比較信号ＣＳ５を生成する構成を例に挙げたが、本発明の構成はこれに限定されるものではなく、第５カウンタＹ６のカウント値Ｃ５から比較信号ＣＳ５を直接的に生成する構成としても構わない。
【０１０９】
例えば、第４構成例のＦＬＬ回路１２において、第３カウンタＸ４１には、待機カウント値ＷＡＩＴとして、レジスタデータＲＥＧ０’の下位２ビット分に相当するレジスタデータＲＥＭ２が入力されているため、第３カウンタＸ４１のカウント値Ｃ３は、最大でも３（２進数表記では「１１ｂ」）である。そこで、第３カウンタ回路Ｘ４０のカウント動作が終了した時点で、遅滞なく第２基準レジスタＹ４のデータ更新を行うためには、第５カウンタＹ６として３ビットのカウンタを用い、第５カウンタＹ６のカウント値Ｃ５の最上位ビットを比較信号ＣＳ５として出力すればよい。このとき、比較信号ＣＳ５は、カウント値Ｃ５が３（＝０１１ｂ）を超えるまでローレベルとなり、カウント値Ｃ５が４（＝１００ｂ）に達したときにハイレベルとなる。
【０１１０】
次に、ＦＬＬ回路１２の第５構成例について、図１３を参照しながら説明する。図１３は、ＦＬＬ回路１２の第５構成例を示すブロック図である。図１３に示すように、本構成例のＦＬＬ回路１２は、先に説明した第４構成例とほぼ同様の構成から成る。そこで、第４構成例と同様の構成要素については、図８と同一の符号を付すことで重複した説明を省略し、以下では、第５構成例の特徴部分について重点的な説明を行う。
【０１１１】
本構成例のＦＬＬ回路１２における第１の特徴部分は、第２基準レジスタＹ４から出力されるｉビットのレジスタデータＲＥＧ０’のうち、上位（ｉ−２）ビット分に相当するレジスタデータＲＥＧ２が第１終了カウント値ＳＴＯＰ１として第１比較部Ｘ１２の第２入力端に送出され、上位（ｉ−４）ビット分に相当するレジスタデータＲＥＧ４が第２終了カウント値ＳＴＯＰ２として第２比較部Ｘ２２の第２入力端に送出される点である。
【０１１２】
すなわち、本構成例のＦＬＬ回路１２において、終了カウント値設定部Ｙ０は、第２基準レジスタＹ４に格納されたレジスタデータＲＥＧ０’（延いては基準レジスタＹ２に格納されたレジスタデータＲＥＧ０）の１／ｘ（ただしｘ＞１であり、図１３ではｘ＝４）を第１終了カウント値ＳＴＯＰ１として設定し、１／ｙ（ただしｙ≧ｘであり、図１３ではｙ＝１６）を第２終了カウント値ＳＴＯＰ２として設定する構成とされている。
【０１１３】
本構成例のＦＬＬ回路１２における第２の特徴部分は、第２カウンタ回路Ｘ２０の構成要素として、論理和演算器Ｘ２８が追加されており、第２カウンタＸ２１がレディ信号ＲＥＡＤＹを生成するためのレディカウンタとしても共用されている点である。論理和演算器Ｘ２８の第１入力端は、第２比較部Ｘ２２の出力端に接続されている。論理和演算器Ｘ２８の第２入力端は、レディ信号生成部Ｘ５０のマスク信号出力端に接続されている。論理和演算器Ｘ２８の出力端は、第４カウンタＸ２６のセット端（Ｓ）に接続されている。
【０１１４】
なお、第４カウンタＸ２６としては、４ビットのカウンタが用いられており、第４比較部Ｘ２７の第２入力端には、ループ回数α（ただしα＝｛（ｘ−１）×ｙ／ｘ｝であり、図１３ではα＝１２）を設定するための参照値ＲＥＦ４が入力されている。また、第４比較部Ｘ２７の出力端と第２カウンタＸ２１のリセット端（Ｒ）とを結んでいた信号経路は削除されている。
【０１１５】
また、第４カウンタＸ２６のカウント値Ｃ４がその最大値１５に達した場合、レディ信号生成部Ｘ５０から論理和演算器Ｘ２８に入力されるマスク信号（比較信号ＣＳ８）がハイレベルとされ、第４カウンタＸ２６への入力論理がハイレベルに固定される。
【０１１６】
上記した通り、本構成例のＦＬＬ回路１２において、第２カウンタ回路Ｘ２０は、第１カウント終了フラグが立てられたとき（図１３では第３カウント終了フラグが立てられたとき）に、内部クロック信号ＩＣＬＫのカウント動作を開始し、第２カウント開始フラグとして、第２ラッチ信号Ｑ２をローレベルからハイレベルに立ち上げる一方、第２カウンタＸ２１のカウント値Ｃ２が第２終了カウント値ＳＴＯＰ２に達する毎にカウント値Ｃ２をリセットして、第４カウンタＸ２６のカウント値Ｃ４（カウント値到達回数）を１つインクリメントし、カウント値Ｃ４がループ回数α（＝１２）に達したときに、第２カウント終了フラグとして、第２ラッチ信号Ｑ２をハイレベルからローレベルに立ち下げる。ただし、先にも述べたように、本構成例のＦＬＬ回路１２では、第２カウンタＸ２１がレディ信号ＲＥＡＤＹを生成するためのレディカウンタとしても共用されているため、第４カウンタＸ２６のカウント値Ｃ４が所定のループ回数αに達した以後も、第２カウンタ回路Ｘ２０のカウント動作は終了されることなく、上記と同様のカウント動作が継続される。
【０１１７】
図１４は、レディ信号生成部Ｘ５０の一構成例を示すブロック図である。図１４に示すように、本構成例のレディ信号生成部Ｘ５０は、第６比較部Ｘ５１と、第７比較部Ｘ５２と、第８比較部Ｘ５３と、第３ＳＲラッチＸ５４と、ＤラッチＸ５５と、を有して成る。
【０１１８】
第６比較部Ｘ５１の第１入力端は、第４カウンタＸ２６の出力端に接続されている。第６比較部Ｘ５１の第２入力端には、ゲート期間開始タイミングを設定するための参照値ＲＥＦ６（＝１１）が入力されている。第７比較部Ｘ５２の第１入力端は、第４カウンタＸ２６の出力端に接続されている。第７比較部Ｘ５２の第２入力端には、ゲート期間終了タイミングを設定するための参照値ＲＥＦ７（＝１３）が入力されている。第８比較部Ｘ５３の第１入力端は、第４カウンタＸ２６の出力端に接続されている。第８比較部Ｘ５３の第２入力端には、マスク期間開始タイミングを設定するための参照値ＲＥＦ８（＝１５）が入力されている。第８比較部Ｘ５３の出力端は、マスク信号（比較信号ＣＳ８）の出力端として、論理和演算器Ｘ２８の第２入力端に接続されている。第３ＳＲラッチＸ５４のセット入力端（Ｓ）は、第６比較部Ｘ５１の出力端に接続されており、比較信号ＣＳ６が入力されている。第３ＳＲラッチＸ５４のリセット入力端（Ｒ）は、第７比較部Ｘ５２の出力端に接続されており、比較信号ＣＳ７が入力されている。ＤラッチＸ５５のデータ入力端（Ｄ）は、第３ＳＲラッチＸ５４の出力端（Ｑ）に接続されており、ゲート信号Ｇ１が入力されている。ＤラッチＸ５５のクロック入力端は、ＦＧパルス信号の入力端に接続されている。ＤラッチＸ５５の出力端（Ｑ）は、レディ信号ＲＥＡＤＹの出力端に接続されている。
【０１１９】
なお、図１４では、説明の便宜上、第４カウンタＸ２６のカウント値Ｃ４と所定の参照値ＲＥＦ６〜ＲＥＦ８とを第６比較部Ｘ５１〜第８比較部Ｘ５３に各々入力し、両者を比較して比較信号ＣＳ６〜ＣＳ８を生成する構成を例に挙げたが、本発明の構成はこれに限定されるものではなく、第４カウンタＸ２６のカウント値Ｃ４に所定の論理演算処理を施し、その演算結果を比較信号ＣＳ６〜ＣＳ８として出力する構成としても構わない。
【０１２０】
図１５〜図１７は、第５構成例のＦＬＬ回路１２の一動作例を示すタイミングチャートであり、それぞれ、モータＭの回転速度が目標回転速度と一致している場合、モータＭの回転速度が目標回転速度よりも速い場合、及び、モータＭの回転速度が目標回転速度よりも遅い場合を示している。なお、図１５〜図１７には、それぞれ、基準クロック信号ＲＥＦＣＬＫ、ＦＧパルス信号、基準カウンタＹ１のカウント値Ｃ０、レジスタデータＲＥＧ０、レジスタデータＲＥＧ０’、第１カウンタＸ１１のカウント値Ｃ１、第２カウンタＸ２１のカウント値Ｃ２、第１ラッチ信号Ｑ１、第２ラッチ信号Ｑ２、加速信号Ｕ１、減速信号Ｄ１、ゲート信号Ｇ１、及び、レディ信号ＲＥＡＤＹが示されている。
【０１２１】
図１５〜図１７からも分かるように、第１カウンタ回路Ｘ１０は、内部クロック信号ＩＣＬＫのパルス数を第１終了カウント値ＳＴＯＰ１（＝（１／４）×ＲＥＧ０’）だけカウントし、第２カウンタ回路Ｘ２０は、内部クロック信号ＩＣＬＫのパルス数を第２終了カウント値ＳＴＯＰ２×ループ回数α（＝｛（１／１６）×ＲＥＧ０’｝×１２＝（３／４）×ＲＥＧ０’）だけ繰り返してカウントする。さらに、第２カウンタ回路Ｘ２０は、レディ信号ＲＥＡＤＹを生成するために、上記のカウント動作を継続する。
【０１２２】
このような構成とすることにより、第４構成例と同様、回路規模の大きい加算器Ｙ４を用いることなく、先の第１〜第３構成例と同様の効果を奏することが可能となる。また、本構成例のＦＬＬ回路１２であれば、第４構成例よりもさらに第２カウンタＸ２１のビット数を削減することができるので、第２カウンタ回路Ｘ２０の回路規模をより縮小することも可能となる。
【０１２３】
また、本構成例のＦＬＬ回路１２において、レディ信号生成部Ｘ５０は、ＦＧパルス信号の立上がりエッジが到来したときに、第４カウンタＸ２６のカウント値Ｃ４（すなわち第２カウンタ回路Ｘ２０のカウント値到達回数）が所定範囲内であるか否かを検出し、その検出結果に応じた論理レベルのレディ信号ＲＥＡＤＹを生成する。
【０１２４】
図１５〜図１７に即して具体的に述べると、レディ信号生成部Ｘ５０は、第４カウンタＸ２６のカウント値Ｃ４が参照値ＲＥＦ６（＝１１）となったときに、ゲート信号Ｇ１をハイレベルとし、第４カウンタＸ２６のカウント値Ｃ４が参照値ＲＥＦ７（＝１３）となったときに、ゲート信号Ｇ１をローレベルとする。このようにして設定されたゲート信号Ｇ１のハイレベル期間（ゲート期間）に、ＦＧパルス信号の立上がりエッジが到来したときは、基準クロック信号ＲＥＦＣＬＫの周期に対してＦＧパルス信号の周期が±６．２５％以内にあり、モータＭの回転が安定していると判定することができるので、この状態を報知するためにレディ信号ＲＥＡＤＹはハイレベルとなる。一方、ゲート信号Ｇ１のローレベル期間（非ゲート期間）に、ＦＧパルス信号の立上がりエッジが到来したときには、基準クロック信号ＲＥＦＣＬＫの周期に対してＦＧパルス信号の周期が±６．２５％以内になく、モータＭの回転が不安定であると判定することができるので、この状態を報知するためにレディ信号ＲＥＡＤＹはローレベルとなる。
【０１２５】
このように、本構成例のＦＬＬ回路１２であれば、レディ信号ＲＥＡＤＹを生成するためのレディカウンタとして、第２カウンタＸ２１を共用することができるので、回路規模の縮小に貢献することが可能となる。また、本構成例のＦＬＬ回路１２であれば、先に説明した第５カウンタＹ６と第７比較部Ｙ７の働きにより、第２カウンタＸ２１のカウント値Ｃ２が十分に小さいタイミングで、第２終了カウント値ＳＴＯＰ２が更新されるので、第２カウンタＸ２１のカウント値Ｃ２と第２終了カウント値ＳＴＯＰ２を確実に一致させることができ、リセット不能などの不具合（本構成例では、先述のフル減速状態のほか、定常的なレディ外れ状態）を未然に回避することが可能となる。
【０１２６】
なお、上記の実施形態では、モータ駆動装置に搭載される速度ディスクリミネータ回路の一要素として、本発明に係る周波数同期ループ回路を用いた構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の用途に供される周波数同期ループ回路にも広く適用することが可能である。
【０１２７】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【０１２８】
例えば、上記実施形態では、ＦＬＬ回路１２の回路構成や動作を重点的に説明すべく、速度ディスクリミネータ回路１０としては、ＦＬＬ回路１２の周波数誤差信号（加速信号Ｕ１、減速信号Ｄ１）のみに応じて、速度指令信号ＶＣを生成する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、図１８に示すように、ＦＬＬ回路１２とは別に、ＦＧパルス信号と基準クロック信号ＲＥＦＣＬＫの位相を比較して位相誤差信号（加速信号Ｕ２、減速信号Ｄ２）を生成する位相同期ループ回路１４を有して成り、周波数誤差信号と位相誤差信号の双方に応じた速度指令信号ＶＣを生成する構成としても構わない。このような構成を採用すれば、より高精度にモータＭの回転速度制御を行うことが可能となる。
【産業上の利用可能性】
【０１２９】
本発明は、例えば、モータ駆動装置に搭載される速度ディスクリミネータ回路の回路規模縮小や外付け素子の削減を実現する上で有用な技術である。
【符号の説明】
【０１３０】
１０    速度ディスクリミネータ回路
１１    ＦＧパルス信号生成回路
１２    周波数同期ループ回路（ＦＬＬ回路）
１３    チャージポンプ回路
１４    位相同期ループ回路（ＰＬＬ回路）
１５    チャージポンプ回路
２０    積分回路
３０    ロジック回路
４０    プリドライバ
５０    ドライバ
Ｍ    モータ
Ｘ１０    第１カウンタ回路
Ｘ１１    第１カウンタ
Ｘ１２    第１比較部
Ｘ１３    第１ＳＲラッチ
Ｘ２０    第２カウンタ回路
Ｘ２１    第２カウンタ
Ｘ２２    第２比較部
Ｘ２３    第２ＳＲラッチ
Ｘ２４    否定論理積演算器
Ｘ２５    論理積演算器
Ｘ２６    第４カウンタ
Ｘ２７    第４比較部
Ｘ２８    論理和演算器
Ｘ３０    論理ゲート部
Ｘ３１    否定論理和演算器
Ｘ３２    論理積演算器
Ｘ４０    第３カウンタ回路
Ｘ４１    第３カウンタ
Ｘ４２    第３比較部
Ｘ５０    レディ信号生成部
Ｘ５１    第６比較部
Ｘ５２    第７比較部
Ｘ５３    第８比較部
Ｘ５４    第３ＳＲラッチ
Ｘ５５    Ｄラッチ
Ｙ１    基準カウンタ
Ｙ２    基準レジスタ
Ｙ３    加算器
Ｙ４    第２基準レジスタ
Ｙ５    インバータ
Ｙ６    第５カウンタ
Ｙ７    第５比較部
Ｙ０    終了カウント値設定部
【図１】
0005325607.tif 000002
【図２】
0005325607.tif 000003
【図３】
0005325607.tif 000004
【図４】
0005325607.tif 000005
【図５】
0005325607.tif 000006
【図６】
0005325607.tif 000007
【図７】
0005325607.tif 000008
【図８】
0005325607.tif 000009
【図９】
0005325607.tif 000010
【図１０】
0005325607.tif 000011
【図１１】
0005325607.tif 000012
【図１２】
0005325607.tif 000013
【図１３】
0005325607.tif 000014
【図１４】
0005325607.tif 000015
【図１５】
0005325607.tif 000016
【図１６】
0005325607.tif 000017
【図１７】
0005325607.tif 000018
【図１８】
0005325607.tif 000019
【図１９】
0005325607.tif 000020
【図２０】
0005325607.tif 000021
【図２１】
0005325607.tif 000022
【図２２】
0005325607.tif 000023
【図２３】
0005325607.tif 000024
【図２４】
0005325607.tif 000025
【図２５】
0005325607.tif 000026
【図２６】
0005325607.tif 000027