(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられたＩＩＩ族窒化物半導体多層膜と、
前記ＩＩＩ族窒化物半導体多層膜の上部に設けられた、ゲート電極、ソース電極およびドレイン電極と、
を備え、
前記ＩＩＩ族窒化物半導体多層膜は、正孔走行層、電子走行層および電子供給層を含み、
前記正孔走行層と前記ゲート電極とが導電体により電気的に接続されており、
前記基板と、前記正孔走行層との間に、バッファ層を含み、前記正孔走行層の平均格子定数が、前記バッファ層の平均格子定数より大きく、
前記正孔走行層は、組成の異なる第１の層及び第２の層からなり、前記バッファ層側に接する前記第２の層の平均格子定数またはバンドギャップが、前記バッファ層と反対側に位置する前記第１の層と、前記バッファ層との中間値であることを特徴とする半導体装置。
【請求項２】
前記正孔走行層、前記電子走行層および前記電子供給層がこの順で積層されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記正孔走行層に、ｐ型ドーパントを含むことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ｐ型ドーパントが、Ｍｇ、Ｂｅ、Ｃのうち少なくとも1種であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記正孔走行層が、Ｉｎｘ１Ｇａｙ１Ａｌｚ１Ｎ（ｘ１+ｙ１+ｚ１＝１、０≦ｘ１≦１、０≦ｙ１≦１、０≦ｚ１<１、ｙ１>ｚ１）からなることを特徴とする請求項１乃至４いずれかに記載の半導体装置。
【請求項６】
前記正孔走行層が、圧縮歪を受けていることを特徴とする請求項１乃至５いずれかに記載の半導体装置。
【請求項７】
前記バッファ層が、Ｉｎｘ２Ｇａｙ２Ａｌｚ２Ｎ（ｘ２+ｙ２+ｚ２＝１、０≦ｘ２＜１、０≦ｙ２＜１、０≦ｚ２≦１、ｘ２<ｚ２、ｙ２<ｚ２）からなることを特徴とする請求項１乃至６いずれかに記載の半導体装置。
【請求項８】
前記ＩＩＩ族窒化物半導体多層膜の表面から少なくとも前記正孔走行層に達する深さまで接続孔が形成され、前記接続孔の内壁に金属膜が設けられ、前記金属膜が、前記ゲート電極の導電性のパッドと電気的に接続されていることを特徴とする請求項１乃至７いずれかに記載の半導体装置。
【請求項９】
前記接続孔が、前記ＩＩＩ族窒化物半導体多層膜の表面から前記正孔走行層を貫通する深さまで形成されていることを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＩＩ族窒化物半導体を用いた半導体装置に関する。
【背景技術】
【０００２】
ＡｌＧａＮ／ＧａＮのヘテロ接合電界効果トランジスタ（Ｈｅｔｅｒｏ−Ｊｕｎｃｔｉｏｎ-ＦＥＴ 以下ＨＪＦＥＴ）構造において、衝突イオン化により生成される正孔を除去することで安定的に高電圧動作が可能となる構造として、二次元電子ガスが形成される領域と基板の間にｐ型バッファ層を配する構造が報告されている。
【０００３】
特許文献１に、導電性基板上にｐ型バッファ層を成長し、ｐ型バッファ層上にＡｌＧａＮ／ＧａＮのＨＪＦＥＴを形成した構造について報告されている。
【０００４】
図７は、特許文献１に記載のＡｌＧａＮ／ＧａＮのＨＪＦＥＴの断面構造図を示している。図７に示すように、ｐ型導電性のＳｉＣからなる基板１上にＭｇをドーピングした３００ｎｍのｐ型ＡｌＧａＮ層（ｐ型バッファ層）２、３μｍのアンドープＧａＮ層（電子走行層）３、Ｓｉをドーピングした２０ｎｍのｎ型ＡｌＧａＮ層４を有機金属化学気相成長（ＭＯＣＶＤ）により堆積し、Ｎｉ／Ａｕからなるゲート電極５、Ｔｉ／Ａｌからなるソース電極６、ドレイン電極７を配し、また、ゲート電極５と反対側のソース電極６の横に、ｐ型不純物拡散領域１６を挟んで、Ａｌにより形成され基板１まで達する埋め込み電極１５を配し、更に各電極間をＳｉＮからなる保護膜８で覆うことでヘテロ接合ＦＥＴが作製される。
【０００５】
作製されたＨＪＦＥＴに、金属層９を挟んでパッケージ１０に密着させ、ソース電極６、埋め込み電極１５、パッケージ１０の間を各々ワイヤ１７、１８で接続する。このような構造とすることで、衝突イオン化により電子走行層３内に発生した正孔が、ｐ型不純物拡散領域１６及び埋め込み電極１５を介して基板１に流れ、電子走行層３内への正孔の蓄積を抑制することが可能となる。
【０００６】
【特許文献１】特開２００４−３４２８１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記文献記載の技術のように、ｐ型ＡｌＧａＮ層から埋め込み電極を通じてソース電極及び基板へ接続した場合は、正孔蓄積の抑制に効果はあるが、ｐ型ＡｌＧａＮ層の電位はソース電極と同じ０Vであるため、衝突イオン化により発生した正孔がある一定量蓄積され、正帯電するまで放出されず、不十分であった。また、ソース電極と同じ０Vに固定されたｐ型ＡｌＧａＮ層により、伝導帯下端のエネルギー準位が電子に対して持ち上げられることから全体的に二次元電子が溜まりにくくなり、ゲート電圧を正に印加しても、特にゲート電極直下以外の領域では電流が流れにくい状態が維持され、オン抵抗が高くなるなどの問題があった。
【課題を解決するための手段】
【０００８】
本発明によれば、基板と、
前記基板上に設けられたＩＩＩ族窒化物半導体多層膜と、
前記ＩＩＩ族窒化物半導体多層膜の上部に設けられた、ゲート電極、ソース電極およびドレイン電極と、
を備え、
前記ＩＩＩ族窒化物半導体多層膜は、正孔走行層、電子走行層および電子供給層を含み、
前記正孔走行層と前記ゲート電極とが導電体により電気的に接続されている
ことを特徴とする半導体装置が提供される。
【０００９】
この発明によれば、ＩＩＩ族窒化物半導体多層膜に正孔走行層が設けられ、正孔走行層とゲート電極とが導電体により電気的に接続されている。このため、衝突イオン化により電子走行層内で発生した正孔が、正孔走行層に蓄積されトランジスタのオフ状態、すなわちゲートに負の電圧が印加されているときには、正孔走行層も負の電位となり正孔が流れやすくなり、衝突イオン化で発生した正孔を効率的に外部に放出することができる。これと同時に、電子走行層も正孔走行層側の電位と共に伝導帯下端のエネルギー準位が持ち上がるため、オフ状態の時のピンチオフ特性が向上し、さらにリーク電流の低減を図ることができる。また、オン状態の時には、ゲートに正の電圧が印加されるため、正孔走行層にも正の電圧が印加され、電子走行層も正孔走行層側の電位と共に伝導帯下端のエネルギー準位がさがり、ゲート電極直下のみならず、ソース電極―ドレイン電極間が全体的に電子が流れやすくなり、オン抵抗を低減することが可能となる。
【発明の効果】
【００１０】
本発明によれば、正孔走行層とゲート電極を同電位にすることにより、良好なトランジスタ特性を保ちつつ衝突イオン化により生成した正孔を外部に放出することができる半導体装置が提供される。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
（第一の実施形態）
図１は、本発明の第一の実施形態を示す断面構造図である。また、図２に、本実施形態の半導体装置の斜視図を示している。ここではＨＪＦＥＴの例を挙げる。
本実施形態の半導体装置は、基板１００と、基板１００上に設けられたＩＩＩ族窒化物半導体多層膜と、ＩＩＩ族窒化物半導体多層膜の上部に設けられた、ゲート電極１１２、ソース電極１１０およびドレイン電極１１４とを備え、ＩＩＩ族窒化物半導体多層膜は、正孔走行層１０４、電子走行層１０６および電子供給層１０８を含み、正孔走行層１０４とゲート電極１１２とが導電体により電気的に接続されている。
【００１３】
以下、本実施形態の半導体装置について詳述する。
まず、基板１００上に、第一のＩＩＩ族窒化物半導体からなるバッファ層１０２、第二のＩＩＩ族窒化物半導体からなる正孔走行層１０４、第三のＩＩＩ族窒化物半導体からなる電子走行層１０６、第四のＩＩＩ族窒化物半導体からなる電子供給層１０８を形成する。
ここで、正孔走行層１０４、電子走行層１０６および電子供給層１０８がこの順で積層されていることが好ましい。これにより、衝突イオン化により発生した正孔を効率良く正孔走行層に蓄積することができる。また、キャリアを有意に発生させる観点から、電子走行層１０６と電子供給層１０８は接触していることが好ましい。
【００１４】
その後、ソース電極１１０、ドレイン電極１１４を形成し、更にソース電極１１０、ドレイン電極１１４間にゲート電極１１２を形成する。ゲート電極１１２のパッド内の一部の領域において、正孔走行層１０４を貫通する深さのＩＩＩ族窒化物半導体多層膜層を除去し、ＩＩＩ族窒化物半導体多層膜の表面から正孔走行層１０４を貫通する深さまで接続孔が形成され、前記接続孔の内壁に金属膜を設けることにより、スルーホール電極１０９を形成する。本実施形態においては、正孔走行層１０４を貫通し、バッファ層１０２の一部まで達する深さのスルーホール電極１０９を形成する。
【００１５】
基板１００としては、例えばサファイア、炭化シリコン、ＧａＮ、ＡｌＧａＮ、ＡｌＮなどがある。
また、バッファ層１０２としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ及び上記３種のＧａＮ系半導体の混合物等がある。具体的には、バッファ層１０２としてＩｎｘ２Ｇａｙ２Ａｌｚ２Ｎ（ｘ２+ｙ２+ｚ２＝１、０≦ｘ２＜１、０≦ｙ２＜１、０≦ｚ２≦１、ｘ２<ｚ２、ｙ２<ｚ２）が例示できる。また、バッファ層１０２中にｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＭｇ、Ｃ、Ｂｅなどを添加することができる。
【００１６】
ただし、バッファ層１０２形成のために、基板１００とバッファ層１０２の間にＧａＮ、ＩｎＮ、ＡｌＮ及び上記３種のＩＩＩ族窒化物半導体の混合物等からなる核形成層を挟んでも良い。
【００１７】
正孔走行層１０４としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ及び上記３種のＩＩＩ族窒化物半導体の混合物等がある。具体的には、正孔走行層１０４としてＩｎｘ１Ｇａｙ１Ａｌｚ１Ｎ（ｘ１+ｙ１+ｚ１＝１、０≦ｘ１≦１、０≦ｙ１≦１、０≦ｚ１<１、ｙ１>ｚ１）が例示できる。ただし、電子走行層１０６よりバンドギャップが小さい物質または組成であることがよい。また、正孔走行層１０４中に、ｐ型ドーパントを含むことができる。ｐ型ドーパントとしては、Ｍｇ、Ｂｅ、Ｃのうち少なくとも1種であることが好ましい。また、ｎ型ドーパントを含む場合は、例えばＳｉ、Ｓ、Ｓｅなどを添加することができる。
【００１８】
さらに、正孔走行層１０４は、圧縮歪を受けている構成とする。正孔走行層１０４に圧縮歪を設ける例としては、正孔走行層１０４の平均格子定数が、バッファ層１０２の平均格子定数より大きいことが挙げられる。このような構成とすることにより、正孔走行層１０４とバッファ層１０２の界面の正孔走行層１０４側に正孔が蓄積されやすくなる。ここで、平均格子定数とは、面内方向の格子定数の、各層の厚さで加重平均をとることを意味し、例えば正孔走行層を２層以上の多層膜とする場合は、各層の面内方向の格子定数を求め、各層の厚さで加重平均した値を意味する。
【００１９】
ここで、正孔走行層１０４は、組成の異なる第１の層及び第２の層からなり、バッファ層１０２側に接する第２の層の平均格子定数またはバンドギャップが、バッファ層１０２と反対側に位置する第１の層と、バッファ層１０２との中間値である構成とすることもできる。
【００２０】
図３に、２層の正孔走行層１０４からなる半導体装置の断面構造、さらに図４に、その斜視図を示している。図３及び、図４において、正孔走行層１０４が、第１の層１１８及び第２の層１１６の２層である以外は、図１及び図２に示した構造と同じである。第２の層１１６の平均格子定数またはバンドギャップが、バッファ層１０２と反対側に位置する第１の層１１８と、バッファ層１０２との中間値である構成であるため、正孔走行層１０４の結晶性を保ちつつ、正孔走行層１０４の厚みを厚くすることができる。
【００２１】
また、電子走行層１０６としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ及び上記３種のＩＩＩ族窒化物半導体の混合物等がある。また、電子走行層１０６中に、不純物を添加しても、しなくてもよいが、不純物がｎ型不純物の場合、例えばＳｉ、Ｓ、Ｓｅなどが挙げられる。また、ｐ型不純物の場合は、例えばＭｇ、Ｃ、Ｂｅなどを添加することができる。ただし、電子走行層１０６中の不純物濃度が高くなるとクーロン散乱の影響により電子の移動度が低下するため、不純物濃度は1×１０１７ｃｍ−３以下が望ましい。
【００２２】
さらに、電子供給層１０８としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ及び上記３種のＩＩＩ族窒化物半導体の混合物等がある。ただし、電子走行層１０６より電子親和力の小さい物質または組成とする。電子供給層１０８中のｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＭｇ、Ｃ、Ｂｅなどを添加することも可能である。
【００２３】
スルーホール電極１０９は、ＩＩＩ族窒化物半導体多層膜に正孔走行層１０４を貫通する深さの接続孔が形成され、前記接続孔の内壁に金属膜が設けられることにより形成される。このスルーホール電極１０９が、ゲート電極の導電性のパッドと電気的に接続されている。本実施形態において、スルーホール電極１０９を設けるための接続孔は、正孔走行層１０４を貫通しバッファ層１０２の一部まで達する深さのＩＩＩ族窒化物半導体多層膜を除去することとしたが、基板１００の表面に達していてもよい。
【００２４】
また、接続孔の形成方法は、特に限定されないが、ＩＩＩ族窒化物半導体多層膜をドライエッチング又はホット燐酸などを用いるウエットエッチングで形成することができる。
さらに、スルーホール電極１０９およびゲート電極１１２の材料として、電子に対してショットキ接触、正孔に対してオーミック接触すればよく、所望の金属とすることができるが、例として、Ｎｉ/Ａｕが挙げられる。
【００２５】
次に本実施形態における半導体装置の効果を説明する。
本実施形態における半導体装置は、ＩＩＩ族窒化物半導体多層膜に正孔走行層を設け、正孔走行層とゲート電極とが導電体により電気的に接続されている。このため、衝突イオン化が起こりやすいオフ状態、すなわちゲートに負の電圧が印加されているときには、正孔走行層も負の電位となり正孔が流れやすくなり、衝突イオン化で発生した正孔を効率的に外部に放出することができる。これと同時に、電子走行層も正孔走行層側の電位と共に伝導帯下端のエネルギー準位が持ち上がるため、オフ状態の時のピンチオフ特性が向上し、さらにリーク電流の低減を図ることができる。また、オン状態の時には、ゲートに正の電圧が印加されるため、正孔走行層にも正の電圧が印加され、電子走行層も正孔走行層側の電位と共に伝導帯下端のエネルギー準位がさがり、ゲート電極直下のみならず、ソース電極―ドレイン電極間が全体的に電子が流れやすくなり、オン抵抗を低減することが可能となる。
【００２６】
さらに、本実施形態においては、バッファ層１０２の自発分極効果による負電荷と、圧縮歪を受けている正孔走行層１０４の負電荷が共にバッファ層１０２と正孔走行層１０４との界面に発生することから界面の正孔走行層１０４側に正孔が蓄積されやすく、正孔に対する抵抗が低くなるため、正孔の半導体内の移動、および半導体からの放出が非常に容易となる。
【００２７】
（第二の実施形態）
図５は、本発明の第二の実施形態を示す断面構造図である。また、図６に、本実施形態の半導体装置の斜視図を示している。本発明の半導体装置は、基板２００上に、第一のＩＩＩ族窒化物半導体からなるバッファ層２０２、第二のＩＩＩ族窒化物半導体からなる正孔走行層２０４、第三のＩＩＩ族窒化物半導体からなる電子走行層２０６、第四のＩＩＩ族窒化物半導体からなる電子供給層２０８を形成する。その後、ソース電極２１０、ドレイン電極２１４を形成し、更にソース電極２１０、ドレイン電極２１４間にゲート電極２１２を形成する。ゲート電極２１２のパッド内の一部の領域において、少なくとも正孔走行層２０４の一部までのＩＩＩ族窒化物半導体を除去し、スルーホール電極２０９を形成することで半導体装置が形成される。
【００２８】
基板２００としては、例えばサファイア、炭化シリコン、ＧａＮ、ＡｌＮなどがある。
【００２９】
バッファ層２０２としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ及び上記３種のＩＩＩ族窒化物半導体の混合物等がある。また、バッファ層２０２中にｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＭｇ、Ｃ、Ｂｅなどを添加することができる。ただし、バッファ層２０２形成のために、基板２００とバッファ層２０２の間にＧａＮ、ＩｎＮ、ＡｌＮ及び上記３種のＩＩＩ族窒化物半導体の混合物等からなる核形成層を挟んでも良い。
【００３０】
正孔走行層２０４としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ及び上記３種のＩＩＩ族窒化物半導体の混合物等がある。ただし、電子走行層２０６よりバンドギャップが小さい物質または組成であることがよい。また、正孔走行層２０４中に、ｐ型ドーパントを含むことができる。ｐ型ドーパントとしては、Ｍｇ、Ｂｅ、Ｃのうち少なくとも1種であることが好ましい。また、ｎ型ドーパントを含む場合は、例えばＳｉ、Ｓ、Ｓｅなどを添加することができる。また、バッファ層２０２を設けないで、核形成層上に直接正孔走行層２０４を設けてもよい。
【００３１】
さらに、電子走行層２０６としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ及び上記３種のＩＩＩ族窒化物半導体の混合物等がある。また、電子走行層２０６中にｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＭｇ、Ｃ、Ｂｅなどを添加することも可能である。ただし、電子走行層２０６中の不純物濃度が高くなるとクーロン散乱の影響により電子の移動度が低下するため、不純物濃度は1×１０１７ｃｍ−３以下が望ましい。
【００３２】
また、電子供給層２０８としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ及び上記３種のＩＩＩ族窒化物半導体の混合物等がある。ただし、電子走行層２０６より電子親和力の小さい物質または組成とする。電子供給層２０８中のｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＭｇ、Ｃ、Ｂｅなどを添加することも可能である。
【００３３】
スルーホール電極２０９は、ＩＩＩ族窒化物半導体多層膜に少なくとも正孔走行層２０４に達する深さの接続孔が形成され、前記接続孔の内壁に金属膜が設けられることにより形成される。このスルーホール電極２０９が、ゲート電極の導電性のパッドと電気的に接続されている。
本実施形態において、スルーホール電極２０９を設けるための接続孔は、基板２００の表面に達していてもよい。
【００３４】
次に本実施形態における半導体装置の効果を説明する。
本実施形態における半導体装置は、ＩＩＩ族窒化物半導体多層膜の基板側にＩＩＩ族窒化物半導体からなる正孔走行層を設け、正孔走行層とゲート電極とが導電体により電気的に接続されている。このため、衝突イオン化が起こりやすいオフ状態、すなわちゲートに負の電圧が印加されているときには、正孔走行層も負の電位となり正孔が流れやすくなり、衝突イオン化で発生した正孔を効率的に外部に放出することができる。これと同時に、電子走行層も正孔走行層側の電位と共に伝導帯下端のエネルギー準位が持ち上がるため、オフ状態の時のピンチオフ特性が向上し、さらにリーク電流の低減を図ることができる。また、オン状態の時には、ゲートに正の電圧が印加されるため、正孔走行層にも正の電圧が印加され、電子走行層も正孔走行層側の電位と共に伝導帯下端のエネルギー準位がさがり、ゲート電極直下のみならず、ソース電極―ドレイン電極間が全体的に電子が流れやすくなり、オン抵抗を低減することが可能となる。
【実施例】
【００３５】
（実施例１）
本実施例は、第一の実施形態に記載の半導体装置に関する。以下、図１を参照して説明する。
基板１００としてｃ面（（０００１）面）炭化シリコン（ＳｉＣ）基板、核形成層としてＡｌＮ層（膜厚２００ｎｍ）（不図示）、バッファ層１０２としてＩｎＡｌＮ層（Ｉｎ組成比０．１７、膜厚１０００ｎｍ）、正孔走行層１０４としてＩｎＧａＮ層（Ｉｎ組成比０．１、膜厚７ｎｍ）、電子走行層１０６としてＧａＮ層（膜厚５０ｎｍ）、電子供給層１０８としてＡｌＧａＮ層（Ａｌ組成比０．２、膜厚４０ｎｍ）、ソース電極１１０、ドレイン電極１１４としてＴｉ／Ａｌ（Ｔｉ層の膜厚１０ｎｍ、Ａｌ層の膜厚２００ｎｍ）、ゲート電極１１２としてＮｉ/Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚４００ｎｍ）、スルーホール電極１０９としてＮｉ/Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚６００ｎｍ）を用いることにより作製した。
【００３６】
このような構造であれば、ＩｎＡｌＮ層の自発分極効果による負電荷と、圧縮歪を受けているＩｎＧａＮ層の負電荷が共にＩｎＡｌＮ／ＩｎＧａＮ界面に発生することからＩｎＡｌＮ／ＩｎＧａＮ界面のＩｎＧａＮ（正孔走行層）側に正孔が蓄積されやすく、正孔に対する抵抗が低くなるため、正孔の半導体内の移動、および半導体からの放出が非常に容易となる。更に、ゲート電極と正孔走行層が同電位となるため、衝突イオン化が起こりやすいオフ状態、すなわちゲートに負の電圧が印加されているときには、正孔走行層も負の電位となり正孔が流れやすくなり、衝突イオン化で発生した正孔を効率的に半導体の外に放出することができる。同時に、電子走行層もバッファ層側の電位と共に伝導帯下端のエネルギー準位が持ち上がるため、オフ状態の時のピンチオフ特性向上、リーク電流の低減を図ることができる。また、オン状態の時には、正孔走行層に正の電圧が印加され、電子走行層もバッファ層側の電位と共に伝導帯下端のエネルギー準位がさがり、ゲート電極直下のみならず、ソース電極―ドレイン電極間が全体的に電子が流れやすくなることから、オン抵抗を低減することもできる。
【００３７】
なお、本実施例では基板１００としてＳｉＣを用いたが、サファイア、炭化シリコン、ＧａＮ、ＡｌＮなど他の任意の基板を用いることができる。更に、本実施例ではＳｉＣ基板のｃ面（（０００１）面）を用いたが、ＧａＮ系半導体がc軸配向して成長し、ピエゾ効果が実施の形態と同じ向きに発生する面であれば良く、任意の方向に約５５°まで傾斜させることができる。ただし、傾斜角が大きくなると良好な結晶性を得ることが困難になるため、任意の方向に１０°以内の傾斜とすることが好ましい。
【００３８】
また、本実施例では電子走行層１０６としてＧａＮ層を用いたが、電子走行層としてはＩｎＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ及び上記３種のＧａＮ系半導体の混合物等を用いることができる。
同様に各層の膜厚に関しても、所望の厚さとすることができる。ただし、本実施例の場合、最も厚みのあるバッファ層１０２の平均格子定数と、正孔走行層１０４、電子走行層１０６、電子供給層１０８の各層の平均格子定数が異なっているため、正孔走行層１０４、電子走行層１０６、電子供給層１０８の各層の厚みは転位が発生する臨界膜厚以下とすることが好ましい。
【００３９】
また、本実施例では電子走行層１０６中に不純物は添加していないが、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＭｇ、Ｂｅ、Ｃなどを添加することも可能である。ただし、キャリア走行層中の不純物濃度が高くなるとクーロン散乱の影響により移動度が低下するため、不純物濃度は1×１０１７ｃｍ−３以下が望ましい。
【００４０】
また、本実施例ではソース電極１１０、ドレイン電極１１４としてＴｉ／Ａｌを用いたが、ソース電極、ドレイン電極は本実施例中電子供給層１０８であるＡｌＧａＮとオーミック接触する金属であればよく、例えばＷ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、Ａｌ、Ａｕ等の金属を用いることができ、複数の前記金属を積層した構造とすることもできる。
同様に本実施例ではゲート金属１１２、スルーホール電極１０９としてＮｉ/Ａｕを用いたが、基本的に電子に対してショットキ接触、正孔に対してオーミック接触すればよく、所望の金属とすることが出来る。
【００４１】
（実施例２）
本実施例は、第二の実施形態に記載の半導体装置に関する。以下、図５を参照して説明する。
基板２００としてｃ面（（０００１）面）炭化シリコン（ＳｉＣ）基板、バッファ層２０２としてＡｌＧａＮ層（Ａｌ組成比０．２、膜厚１００ｎｍ）、正孔走行層２０４としてＧａＮ層（Ｍｇを１×１０２０ｃｍ−３添加、膜厚５００ｎｍ）、電子走行層２０６としてＧａＮ層（膜厚１５００ｎｍ）、電子供給層２０８としてＡｌＧａＮ層（Ａｌ組成比０．２、膜厚４０ｎｍ）、ソース電極２１０、ドレイン電極２１４としてＴｉ／Ａｌ（Ｔｉ層の膜厚１０ｎｍ、Ａｌ層の膜厚２００ｎｍ）、ゲート電極２１２としてＮｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚４００ｎｍ）、スルーホール電極２０９としてＮｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚６００ｎｍ）を用いることにより作製した。
【００４２】
同様に本実施例では電子走行層２０６としてＧａＮ層を用いたが、電子走行層としてはＩｎＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮ及び上記３種のＩＩＩ族窒化物半導体の混合物等を用いることができる。
【００４３】
同様に各層の膜厚に関しても、所望の厚さとすることができる。ただし、本実施例の場合、最も厚みのある電子走行層２０６の平均格子定数と、その上層の電子供給層２０８の平均格子定数が異なっているため、電子供給層２０８の厚みは転位が発生する臨界膜厚以下とすることが好ましい。
【００４４】
また、本実施例では電子走行層２０６中に不純物は添加していないが、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなどｐ型不純物として、例えば、Ｍｇ、Ｂｅ、Ｃなどを添加することも可能である。ただし、電子走行層２０６中の不純物濃度が高くなるとクーロン散乱の影響により移動度が低下するため、不純物濃度は１ｘ１０１７ｃｍ−３以下が望ましい。
【００４５】
また、本実施例ではソース電極２１０、ドレイン電極２１４としてＴｉ／Ａｌを用いたが、ソース電極、ドレイン電極は本実施例中電子供給層２０８であるＡｌＧａＮとオーミック接触する金属であればよく、例えばＷ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、Ａｌ、Ａｕ等の金属を用いることができ、複数の前述の金属を積層した構造とすることもできる。
【００４６】
同様に本実施例ではゲート電極２１２、スルーホール電極２０９としてＮｉ／Ａｕを用いたが、基本的に電子に対してショットキ接触、正孔に対してオーミック接触すればよく、所望の金属とすることが出来る。
なお、本発明は、以下の構成を適用することも可能である。
（１）
基板と、
前記基板上に設けられたＩＩＩ族窒化物半導体多層膜と、
前記ＩＩＩ族窒化物半導体多層膜の上部に設けられた、ゲート電極、ソース電極およびドレイン電極と、
を備え、
前記ＩＩＩ族窒化物半導体多層膜は、正孔走行層、電子走行層および電子供給層を含み、
前記正孔走行層と前記ゲート電極とが導電体により電気的に接続されている
ことを特徴とする半導体装置。
（２）
前記正孔走行層、前記電子走行層および前記電子供給層がこの順で積層されていることを特徴とする（１）に記載の半導体装置。
（３）
前記正孔走行層に、ｐ型ドーパントを含むことを特徴とする（１）または（２）に記載の半導体装置。
（４）
前記ｐ型ドーパントが、Ｍｇ、Ｂｅ、Ｃのうち少なくとも1種であることを特徴とする（３）に記載の半導体装置。
（５）
前記正孔走行層が、Ｉｎｘ１Ｇａｙ１Ａｌｚ１Ｎ（ｘ１+ｙ１+ｚ１＝１、０≦ｘ１≦１、０≦ｙ１≦１、０≦ｚ１<１、ｙ１>ｚ１）からなることを特徴とする（１）乃至（４）いずれかに記載の半導体装置。
（６）
前記正孔走行層が、圧縮歪を受けていることを特徴とする（１）乃至（５）いずれかに記載の半導体装置。
（７）
前記基板と、前記正孔走行層との間に、バッファ層を含み、前記正孔走行層の平均格子定数が、前記バッファ層の平均格子定数より大きいことを特徴とする（１）乃至（６）に記載の半導体装置。
（８）
前記バッファ層が、Ｉｎｘ２Ｇａｙ２Ａｌｚ２Ｎ（ｘ２+ｙ２+ｚ２＝１、０≦ｘ２＜１、０≦ｙ２＜１、０≦ｚ２≦１、ｘ２<ｚ２、ｙ２<ｚ２）からなることを特徴とする（７）に記載の半導体装置。
（９）
前記正孔走行層は、組成の異なる第１の層及び第２の層からなり、前記バッファ層側に接する前記第２の層の平均格子定数またはバンドギャップが、前記バッファ層と反対側に位置する前記第１の層と、前記バッファ層との中間値であることを特徴とする（７）または（８）に記載の半導体装置。
（１０）
前記ＩＩＩ族窒化物半導体多層膜の表面から少なくとも前記正孔走行層に達する深さまで接続孔が形成され、前記接続孔の内壁に金属膜が設けられ、前記金属膜が、前記ゲート電極の導電性のパッドと電気的に接続されていることを特徴とする（１）乃至（９）いずれかに記載の半導体装置。
（１１）
前記接続孔が、前記ＩＩＩ族窒化物半導体多層膜の表面から前記正孔走行層を貫通する深さまで形成されていることを特徴とする（１０）に記載の半導体装置。
【図面の簡単な説明】
【００４７】
【図１】本発明の第一の実施形態を示す断面構造図である。
【図２】本発明の第一の実施形態を示す斜視図である。
【図３】本発明の第一の実施形態を示す断面構造図である。
【図４】本発明の第一の実施形態を示す斜視図である。
【図５】本発明の第二の実施形態を示す断面構造図である。
【図６】本発明の第二の実施形態を示す斜視図である。
【図７】従来の半導体装置を示す断面構造図である。
【符号の説明】
【００４８】
１    基板
２    ｐ型ＡｌＧａＮ層（ｐ型バッファ層）
３    アンドープＧａＮ層（電子走行層）
４    ＡｌＧａＮ層
５    ゲート電極
６    ソース電極
７    ドレイン電極
８    保護膜
９    金属層
１０    パッケージ
１５    埋め込み電極
１６    ｐ型不純物拡散領域
１７    ワイヤ
１８    ワイヤ
１００    基板
１０２    バッファ層
１０４    正孔走行層
１０６    電子走行層
１０８    電子供給層
１０９    スルーホール電極
１１０    ソース電極
１１２    ゲート電極
１１４    ドレイン電極
１１６    第２の層
１１８    第１の層
２００    基板
２０２    バッファ層
２０４    正孔走行層
２０６    電子走行層
２０８    電子供給層
２０９    スルーホール電極
２１０    ソース電極
２１２    ゲート電極
２１４    ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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