(57)【特許請求の範囲】
【請求項１】
積層された複数の導体層を備えたプリント配線基板に設けられ、上記プリント配線基板上のドライバ手段から上記プリント配線基板上のレシーバ手段へ差動信号を伝送する少なくとも３本の信号線を備えた差動伝送線路であって、
上記少なくとも３本の信号線は、上記複数の導体層のうちの少なくとも２つの導体層に設けられ、
上記各信号線は、
（ａ）上記各信号線が並走する信号線並走区間と、
（ｂ）上記ドライバ手段における差動信号の出力端子から上記信号線並走区間までを接続する区間であって、各信号線の経路長を調整する第１の信号線経路長調整区間と、
（ｃ）上記信号線並走区間から上記レシーバ手段における差動信号の入力端子までを接続する区間であって、各信号線の経路長を調整する第２の信号線経路長調整区間とをそれぞれ含み、
上記第１の信号線経路長調整区間における各信号線は、それらの長さが互いに等しくなるように形成され、
上記ドライバ手段における差動信号の各出力端子は、上記ドライバ手段から最も離隔した導体層に設けられた信号線に接続された出力端子が、他の導体層に設けられた信号線に接続された出力端子よりも上記レシーバ手段から相対的に近くなるように上記各信号線の長手方向で並置されたことを特徴とする、
差動伝送線路。
【請求項２】
上記第２の信号線経路長調整区間における各信号線は、それらの長さが互いに等しくなるように形成されることを特徴とする、
請求項１記載の差動伝送線路。
【請求項３】
上記差動伝送線路は３本の信号線を備え、
上記複数の導体層のうちの第１の導体層において、上記３本の信号線のうちの第１及び第２の信号線は互いに所定の第１の距離だけ離隔されて設けられ、
上記複数の導体層のうちの第２の導体層において、上記３本の信号線のうちの第３の信号線は上記第１及び第２の信号線のそれぞれから所定の第２の距離だけ離隔されて設けられたことを特徴とする、
請求項１記載の差動伝送線路。
【請求項４】
上記ドライバ手段は差動信号の３つの出力端子を備え、
上記３つの出力端子は互いに所定の同一距離だけ離隔するように並置されたことを特徴とする、
請求項１記載の差動伝送線路。
【請求項５】
上記差動伝送線路は３本の信号線を備え、
上記３本の信号線の少なくとも一部は互いに所定の同一距離だけ離隔するように並置されたことを特徴とする、
請求項１記載の差動伝送線路。
【請求項６】
上記差動伝送線路は３本の信号線を備え、
上記ドライバ手段は差動信号の３つの出力端子を備え、
上記複数の導体層のうちの第１の導体層において、上記３本の信号線のうちの第１及び第２の信号線は互いに所定距離だけ離隔されて設けられ、
上記複数の導体層のうちの第２の導体層において、上記３本の信号線のうちの第３の信号線は上記第１及び第２の信号線のそれぞれから上記所定距離だけ離隔されて設けられ、
上記３つの出力端子は、上記第１及び第２の導体層間の距離が、上記第３の信号線に接続された出力端子と上記第１及び第２の信号線に接続された出力端子間の中点との距離と等しくなるように並置されたことを特徴とする、
請求項１又は２記載の差動伝送線路。
【請求項７】
上記ドライバ手段から最も離隔した導体層に設けられた信号線以外の他の信号線は、当該他の信号線が形成された導体層において、当該他の信号線の経路長を延伸するための信号線折り返し部を含むことを特徴とする、
請求項１乃至６記載のうちのいずれか１つに記載の差動伝送線路。
【請求項８】
上記プリント配線基板は、積層された少なくとも４つの導体層を備え、
上記導体層のうちの２つは接地導体として構成され、
上記各信号線は、上記接地導体以外の少なくとも２つの導体層の一部をパターン導体として形成され、
上記各信号線のすべては上記２つの接地導体で挟設されて配置されることを特徴とする、
請求項１乃至７のうちのいずれか１つに記載の差動伝送線路。
【請求項９】
多重差動伝送システムに用いられる請求項１記載の差動伝送線路。
【請求項１０】
前記多重差動伝送システムは、信号送信機と、信号受信機と、を備え、
前記信号送信機は、
第１、第２及び第３の信号線を有する前記差動伝送路に接続され、
第１のビット情報信号に応答して、第１出力信号と、上記第１出力信号の位相反転信号である反転第１出力信号とを送信する第１の差動ドライバと、
第２のビット情報信号に応答して、第２出力信号と、上記第２出力信号の位相反転信号である反転第２出力信号とを送信する第２の差動ドライバと、
第３のビット情報信号に応答して、第３出力信号と、上記第３出力信号の位相反転信号である反転第３出力信号とを送信する第３の差動ドライバと、
を備え、
上記第１出力信号と上記反転第３出力信号とを合成して第１の信号線に送信し、上記第２出力信号と上記反転第１出力信号とを合成して第２の信号線に送信し、上記第３出力信号と上記反転第２出力信号とを合成して第３の信号線に送信し、
上記第１出力信号の２値信号電圧の絶対値と上記第２出力信号の２値信号電圧の絶対値とは同一であり、上記第３出力信号の２値信号電圧の絶対値と上記第１出力信号の２値信号電圧の絶対値は異なることを特徴とし、
前記信号受信機は、
前記第１、第２及び第３の信号線を有する前記差動伝送路に接続され、
上記第１の信号線と上記第２の信号線との間に接続された第１の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第１のビット情報信号として出力する第１の差動レシーバと、
上記第２の信号線と上記第３の信号線との間に接続された第２の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第２のビット情報信号として出力する第２の差動レシーバと、
上記第３の信号線と上記第１の信号線との間に接続された第３の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第３のビット情報信号として出力する第３の差動レシーバと、
上記第３の終端抵抗に発生する第３の終端電圧の絶対値が所定のしきい値電圧を超えるか否かを判断する比較手段と、
上記第３の終端電圧の絶対値が所定のしきい値電圧を超えるとき、上記第１、第２及び第３の差動レシーバからそれぞれ出力される第１、第２及び第３のビット情報信号を出力する一方、上記第３の終端電圧の絶対値が所定のしきい値電圧を超えないとき、上記第３の差動レシーバから出力される第３のビット情報信号に基づいて第１、第２及び第３のすべてのビット情報信号を０または１として出力する制御手段と、
を備え、
上記しきい値電圧は、上記第１出力信号の２値信号電圧の絶対値と上記第３出力信号の２値信号電圧の絶対値との差の絶対値よりも大きくなるように設定されたことを特徴とする、
請求項９記載の差動伝送線路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント配線基板上の配線パターンやケーブルなどにより高速に信号を伝送する差動伝送線路に関し、特に、不要輻射ノイズの発生を防止する電磁環境両立性（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｃｏｍｐａｔｉｂｉｌｉｔｙ：以下、ＥＭＣという。）の課題に対処した差動伝送線路に関する。
【背景技術】
【０００２】
従来、高速信号の伝送には、電源電圧で論理振幅するシングルエンド信号が用いられてきたが、近年の高速データ転送の要求に伴う駆動周波数の高周波数化、バス幅の増大に対して、不要輻射ノイズ抑制と外来ノイズに対する耐性の観点から、低電圧差動信号伝送（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ：ＬＶＤＳ）技術が利用されるケースが増えている。一般に、ＬＶＤＳでは、差動信号が流れる２本の伝送線路間には逆相のディファレンシャルモード電流だけが流れるように差動ドライバＩＣ（又はＬＳＩ）は設計されている。
図３０は、第１の従来技術に係る差動伝送回路の回路図であり、図３１は、図３０の差動伝送回路の概略構成を示す斜視図である。図３０の差動伝送回路は、従来のＬＶＤＳインターフェースの構成の一例を示す。差動ドライバＩＣ９１１と差動レシーバＩＣ９１３とは、＋側の信号線９１２ａ及び−側の信号線９１２ｂから構成された差動伝送線路９１２により接続され、差動ドライバＩＣ９１１に入力されたビット情報信号は、差動伝送線路９１２を介して差動レシーバＩＣ９１３に伝送されて出力される。差動ドライバＩＣ９１１の＋側の出力端子（図３０では、点ｐ１により表す。）は、信号線９１２ａを介して、差動レシーバＩＣ９１３の＋側の入力端子に接続され、同様に、差動ドライバＩＣ９１１の−側の出力端子（図３０では、点ｐ２により表す。）は、信号線９１２ｂを介して、差動レシーバＩＣ９１３の−側の入力端子に接続される。差動伝送線路９１２を終端するために、信号線９１２ａ上において差動レシーバＩＣ９１３に近接した点ｐ３と、信号線９１２ｂ上において差動レシーバＩＣ９１３に近接した点ｐ４とは、１００Ωの終端抵抗Ｒにより接続される。差動伝送線路９１２は５０Ωの奇モードインピーダンスを有する。差動伝送線路９１２の＋側信号線９１２ａと−側信号線９１２ｂの電気的特性は等しく、これらは平衡な伝送線路を形成しており、ＬＶＤＳではこの２本の信号線９１２ａ，９１２ｂにより１つのビット情報信号の伝送を行う。差動ドライバＩＣ９１１は、その入力端子から入力されたビット情報信号に基づいて、差動伝送線路９１２の＋側と−側の間に電位差を生じるような差動信号を生成する。詳しくは、差動ドライバＩＣ９１１は約３．５ｍＡの電流を駆動し、１００Ωの終端抵抗Ｒの両端点ｐ３，ｐ４間に約３５０ｍＶの電圧を発生させる。差動レシーバＩＣ９１３は、終端抵抗Ｒの両端点ｐ３，ｐ４間に生じる約３５０ｍＶの差動信号を検出してＣＭＯＳレベル(電源電圧の２０〜４０％程度の電圧レベル。以下同様。)に変換し、変換後のビット情報信号を出力端子から出力する。
【０００３】
図３０の差動伝送回路は、図３１に示すように、プリント配線基板９１４上に設けられる。プリント配線基板９１４は、複数の導体層Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４と、複数の誘電体層Ｄ１１，Ｄ１２，Ｄ１３とを備えた多層基板として構成されていてもよい。差動伝送線路９１２は、導体層Ｔ１１として積層された導体材料に対してエッチング等の処理を行うことにより形成される。
ＬＶＤＳでは、差動伝送線路９１２の＋側の信号線９１２ａと−側の信号線９１２ｂとをそれぞれ流れる信号電流Ｉｓが同じ大きさを有し、かつ互いに逆の向きを有するので、それぞれに流れる電流によって発生する磁界は互いに打ち消しあうことに加えて、その信号レベルが小さいことから、不要輻射ノイズや、クロストークノイズの発生を抑制する。また、外来のノイズに対しても、影響の受け方が差動伝送線路９１２の＋側と−側とで相対的に同じであれば信号の論理値に影響しないので、ＬＶＤＳはノイズ耐性にも優れている。しかしながら、ＬＶＤＳに限らず、プリント配線基板、ケーブル等の差動伝送線路や終端回路等の差動インピーダンスのミスマッチや、差動伝送線路９１２の信号線９１２ａ，９１２ｂ間のスキューなどによっても、差動伝送線路９１２にはわずかな同相のコモンモード電流が流れてしまう。図３０の差動伝送線路９１２において、ディファレンシャルモード電流成分は、終端抵抗Ｒによって整合して終端されるものの、コモンモード電流成分については回路上流れる経路がなく、プリント配線基板９１４の持つ浮遊容量等を介してリターンする。そのため、差動伝送線路９１２に発生するコモンモード電流成分が、ＬＶＤＳ伝送系から放射される不要輻射ノイズの主な原因となっていた。この点を解決するために、図３１に示すように、２本の信号線９１２ａ，９１２ｂを平行にかつ直近の位置関係にレイアウトし、差動インピーダンスのミスマッチを防いでいる（例えば、特許文献１を参照）。上述の方法では、２本の信号線９１２ａ，９１２ｂから構成された差動伝送線路９１２に流れるコモンモード電流が抑制され、伝送ノイズ及び不要輻射ノイズを抑制できる。
【０００４】
しかしながら、図３０及び図３１の差動伝送回路では、通常のシングルエンド伝送方式に比べて、上述したような高速伝送における多くのメリットを有するが、１つのデータビットを伝送するために２本の信号線９１２ａ，９１２ｂを必要とするので、多ビット伝送を実現するには信号線の数が多くなり、プリント配線基板９１４上の配線領域が大きくなる、などの問題点があった。この問題を解決する１つの方法として、３本の信号線を用いてその中の１つの信号線を相補データ線として利用することで、従来の差動伝送では４本の信号線が必要であった２つのデータビットの伝送を、３本の信号線で実現する方法が考えられている（例えば、特許文献２を参照）。
図３２は、第２の従来技術に係る差動伝送回路の概略構成を示す斜視図であり、図３３は、図３２のＣ−Ｃ’線において鉛直方向に切断して矢印の向きに見たときの切断面を示す断面図である。差動ドライバＩＣ９１１Ａと差動レシーバＩＣ９１３Ａとは、３本の信号線９１２ａ，９１２ｂ，９１２ｃから構成された差動伝送線路９１２Ａにより接続される。差動ドライバＩＣ９１１Ａに入力された第１のビット情報信号は、信号線９１２ａ，９１２ｂを介して差動レシーバＩＣ９１３Ａに伝送され、同様に、差動ドライバＩＣ９１１Ａに入力された第２のビット情報信号は、信号線９１２ｂ，９１２ｃを介して差動レシーバＩＣ９１３Ａに伝送される。信号線９１２ａ，９１２ｂを終端するための終端抵抗と、信号線９１２ｂ，９１２ｃを終端するための終端抵抗とが、差動レシーバＩＣ９１３Ａ内に設けられる。図３２及び図３３に示すように３本の信号線９１２ａ，９１２ｂ，９１２ｃをプリント配線基板９１４上に平行に配置すると、互いに近接する２本の信号線９１２ａ，９１２ｂ間及び９１２ｂ，９１２ｃ間と、両サイドの信号線９１２ａ，９１２ｃ間とでは、距離及び差動インピーダンスが異なるので互いの電磁界を打ち消すことができず、不要輻射ノイズを削減することができないという新しい課題が生じた。
【０００５】
さらに、差動伝送線路を多層基板であるプリント配線基板に設けるとき、プリント配線基板の複数の導体層に信号線をそれぞれ配置する構成が可能である。しかしながら、この場合、差動ドライバＩＣ及び差動レシーバＩＣを設ける層から信号線を配置する導体層までの距離は信号線毎に相違するので、差動ドライバＩＣの端子と差動レシーバＩＣの対応する端子との間の経路長は、信号線毎に異なることになった。信号線の経路長の相違により信号線間のバランスを保つことができず、そのため互いの電磁界を打ち消すことができず、不要輻射ノイズを削減することができないという新しい課題がでてきた。
【特許文献１】特開２００１−２６７７０１号。
【特許文献２】特許第３５０７６８７号。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は以上の課題を解決し、３本以上の信号線を有する差動伝送線路であって、不要輻射ノイズの少ない差動伝送線路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る差動伝送線路は、積層された複数の導体層を備えたプリント配線基板に設けられ、上記プリント配線基板上のドライバ手段から上記プリント配線基板上のレシーバ手段へ差動信号を伝送する少なくとも３本の信号線を備えた差動伝送線路であって、
上記少なくとも３本の信号線は、上記複数の導体層のうちの少なくとも２つの導体層に設けられ、
上記各信号線は、
（ａ）上記各信号線が並走する信号線並走区間と、
（ｂ）上記ドライバ手段における差動信号の出力端子から上記信号線並走区間までを接続する区間であって、各信号線の経路長を調整する第１の信号線経路長調整区間と、
（ｃ）上記信号線並走区間から上記レシーバ手段における差動信号の入力端子までを接続する区間であって、各信号線の経路長を調整する第２の信号線経路長調整区間とをそれぞれ含み、
上記第１の信号線経路長調整区間における各信号線は、それらの長さが互いに等しくなるように形成され、
上記ドライバ手段における差動信号の各出力端子は、上記ドライバ手段から最も離隔した導体層に設けられた信号線に接続された出力端子が、他の導体層に設けられた信号線に接続された出力端子よりも上記レシーバ手段から相対的に近くなるように上記各信号線の長手方向で並置されたことを特徴とする。
【０００８】
上記差動伝送線路において、上記第２の信号線経路長調整区間における各信号線は、それらの長さが互いに等しくなるように形成されることを特徴とする。
上記差動伝送線路は３本の信号線を備え、
上記複数の導体層のうちの第１の導体層において、上記３本の信号線のうちの第１及び第２の信号線は互いに所定の第１の距離だけ離隔されて設けられ、
上記複数の導体層のうちの第２の導体層において、上記３本の信号線のうちの第３の信号線は上記第１及び第２の信号線のそれぞれから所定の第２の距離だけ離隔されて設けられたことを特徴とする。
【０００９】
また、上記差動伝送線路において、
上記ドライバ手段は差動信号の３つの出力端子を備え、
上記３つの出力端子は互いに所定の同一距離だけ離隔するように並置されたことを
特徴とする。
さらに、上記差動伝送線路において、
上記差動伝送線路は３本の信号線を備え、
上記３本の信号線の少なくとも一部は互いに所定の同一距離だけ離隔するように並置されたことを特徴とする。
またさらに、上記差動伝送線路は３本の信号線を備え、
上記ドライバ手段は差動信号の３つの出力端子を備え、
上記複数の導体層のうちの第１の導体層において、上記３本の信号線のうちの第１及び
第２の信号線は互いに所定距離だけ離隔されて設けられ、
上記複数の導体層のうちの第２の導体層において、上記３本の信号線のうちの第３の信
号線は上記第１及び第２の信号線のそれぞれから上記所定距離だけ離隔されて設けられ、
上記３つの出力端子は、上記第１及び第２の導体層間の距離が、上記第３の信号線に接
続された出力端子と上記第１及び第２の信号線に接続された出力端子間の中点との距離と
等しくなるように並置されたことを特徴とする。
【００１０】
また、上記差動伝送線路において、上記ドライバ手段から最も離隔した導体層に設けられた信号線以外の他の信号線は、当該他の信号線が形成された導体層において、当該他の信号線の経路長を延伸するための信号線折り返し部を含むことを特徴とする。
さらに、上記差動伝送線路において、
上記プリント配線基板は、積層された少なくとも４つの導体層を備え、
上記導体層のうちの２つは接地導体として構成され、
上記各信号線は、上記接地導体以外の少なくとも２つの導体層の一部をパターン導体として形成され、
上記各信号線のすべては上記２つの接地導体で挟設されて配置されることを特徴とする。
【００１３】
また、本発明に係る差動伝送線路は、多重差動伝送システムに用いられるものである。
また、本発明に係る差動伝送線路は、信号送信機と、信号受信機と、を備える多重差動伝送システムに用いられるものである。
上記信号送信機は、第１、第２及び第３の信号線を有する上記差動伝送路に接続され、第１の差動ドライバと、第２の差動ドライバと、第３の差動ドライバと、を備える。第１の差動ドライバは、第１のビット情報信号に応答して、第１出力信号と、上記第１出力信号の位相反転信号である反転第１出力信号とを送信する。第２の差動ドライバは、第２のビット情報信号に応答して、第２出力信号と、上記第２出力信号の位相反転信号である反転第２出力信号とを送信する。第３の差動ドライバは、第３のビット情報信号に応答して、第３出力信号と、上記第３出力信号の位相反転信号である反転第３出力信号とを送信する。そして、信号送信機は、上記第１出力信号と上記反転第３出力信号とを合成して第１の信号線に送信し、上記第２出力信号と上記反転第１出力信号とを合成して第２の信号線に送信し、上記第３出力信号と上記反転第２出力信号とを合成して第３の信号線に送信する。そして、上記第１出力信号の２値信号電圧の絶対値と上記第２出力信号の２値信号電圧の絶対値とは同一であり、上記第３出力信号の２値信号電圧の絶対値と上記第１出力信号の２値信号電圧の絶対値は異なることを特徴とする。
【００１４】
上記信号受信機は、上記第１、第２及び第３の信号線を有する上記差動伝送路に接続され、第１の差動レシーバと、第２の差動レシーバと、第３の差動レシーバと、比較手段と、制御手段と、を備える。第１の差動レシーバは、上記第１の信号線と上記第２の信号線との間に接続された第１の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第１のビット情報信号として出力する。第２の差動レシーバは、上記第２の信号線と上記第３の信号線との間に接続された第２の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第２のビット情報信号として出力する。第３の差動レシーバは、上記第３の信号線と上記第１の信号線との間に接続された第３の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第３のビット情報信号として出力する。比較手段は、上記第３の終端抵抗に発生する第３の終端電圧の絶対値が所定のしきい値電圧を超えるか否かを判断する。制御手段は、上記第３の終端電圧の絶対値が所定のしきい値電圧を超えるとき、上記第１、第２及び第３の差動レシーバからそれぞれ出力される第１、第２及び第３のビット情報信号を出力する一方、上記第３の終端電圧の絶対値が所定のしきい値電圧を超えないとき、上記第３の差動レシーバから出力される第３のビット情報信号に基づいて第１、第２及び第３のすべてのビット情報信号を０または１として出力する。そして、上記しきい値電圧は、上記第１出力信号の２値信号電圧の絶対値と上記第３出力信号の２値信号電圧の絶対値との差の絶対値よりも大きくなるように設定されたことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、３本以上の信号線を有する差動伝送線路において、各信号線がドライバ手段側の信号線経路長調整区間において互いに等長に形成されることで、不要輻射ノイズの少ない差動伝送線路を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る差動伝送回路の概略構成を一部透視により示した斜視図であり、図２は、図１のＡ−Ａ’線において鉛直方向に切断して矢印の向きに見たときの切断面を示す断面図であり、図３は、図１のＢ−Ｂ’線において鉛直方向に切断して矢印の向きに見たときの切断面を示す断面図である。本実施形態の差動伝送回路では、積層された複数の導体層Ｔ１，Ｔ２，Ｔ３，Ｔ４を備えたプリント配線基板４に設けられ、プリント配線基板４上の差動ドライバＩＣ１からプリント配線基板４上の差動レシーバＩＣ３へ差動信号を伝送する３本の信号線２ａ，２ｂ，２ｃを備えた差動伝送線路２であって、信号線２ａ，２ｂ，２ｃの大部分は、上記複数の導体層のうちの２つの導体層Ｔ２，Ｔ３に設けられ、各信号線２ａ，２ｂ，２ｃは、各信号線２ａ，２ｂ，２ｃが並走する信号線並走区間と、差動ドライバＩＣ１における差動信号の出力端子１Ｅａ，１Ｅｂ，１Ｅｃから信号線並走区間までを接続する区間であって、各信号線２ａ，２ｂ，２ｃの経路長を調整する差動ドライバＩＣ１側の信号線経路長調整区間と、信号線並走区間から差動レシーバＩＣ３における差動信号の入力端子までを接続する区間であって、各信号線２ａ，２ｂ，２ｃの経路長を調整する差動レシーバＩＣ３側の信号線経路長調整区間とをそれぞれ備え、差動ドライバＩＣ１側の信号線経路長調整区間における各信号線２ａ，２ｂ，２ｃは、それらの長さが互いに等しくなるように形成されることを特徴とする。本実施形態では、この等長構成を実現するために、差動ドライバＩＣ１の差動信号の出力端子１Ｅａ，１Ｅｂ，１Ｅｃの位置を調整することを特徴とする（詳細後述）。
【００１７】
差動ドライバＩＣ１と差動レシーバＩＣ３とは、３本の信号線２ａ，２ｂ，２ｃから構成された差動伝送線路２により接続され、差動ドライバＩＣ１に入力された３つのビット情報信号は、差動伝送線路２を介して差動レシーバＩＣ３に伝送されて出力される。差動ドライバＩＣ１及び差動レシーバＩＣ３の内部の詳細構成と、信号伝送についての詳細とについては、図４を参照して後述する。差動ドライバＩＣ１及び差動レシーバＩＣ３は、多層基板であるプリント配線基板４の最上面の導体層Ｔ１内において、互いに所定距離だけ離れて位置している。プリント配線基板４は、図１乃至図３に示すように上から下に向かって順に設けられ、回路パターン及びさまざまな回路構成要素を実装するための４つの導体層Ｔ１，Ｔ２，Ｔ３，Ｔ４と、導体層Ｔ１，Ｔ２間における誘電体層Ｄ１と、導体層Ｔ２，Ｔ３間における誘電体層Ｄ２と、導体層Ｔ３，Ｔ４間における誘電体層Ｄ３とを備えて構成される。信号線２ａ，２ｂ，２ｃは、実質的に差動伝送線路２の全体にわたって、どの一対の信号線間の距離も所定の値に等しくなるように配置される。特に、各信号線２ａ，２ｂ，２ｃの両端部を除く中央の区間は、このような配置を実現するために以下のように構成される。各信号線２ａ，２ｃの中央の区間と、信号線２ｂの中央の区間とを、プリント配線基板４中の異なる層にそれぞれ設け、図１乃至図３に示す構成では詳しくは、各信号線２ａ，２ｃの中央の区間を導体層Ｔ３内に配置し、信号線２ｂの中央の区間を導体層Ｔ２内に配置する。さらに、信号線２ａ，２ｃの中央の区間が互いに所定距離Ｌ３だけ離隔され、この距離Ｌ３と同じ距離Ｌ１，Ｌ２だけ、信号線２ｂの中央の区間が各信号線２ａ，２ｃの中央の区間からそれぞれ離隔されるように配置する。これにより、信号線２ａ，２ｂ，２ｃの中央の区間の長手方向に直交する断面を見たときには、図２に示すように信号線２ａ，２ｂ，２ｃは同一円周上に略等間隔（Ｌ１＝Ｌ２＝Ｌ３）に配置され、従って正三角形の頂点に位置するように配置される。
【００１８】
本実施形態において、差動ドライバＩＣ１及び差動レシーバＩＣ３のパッケージはＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）として構成される。図２及び図３に示すように、差動ドライバＩＣ１は、その底面において、３つの信号線２ａ，２ｂ，２ｃにそれぞれ対応した３つの出力端子１Ｅａ，１Ｅｂ，１Ｅｃを備え、これらの出力端子１Ｅａ，１Ｅｂ，１Ｅｃのうちで、出力端子１Ｅｂは、出力端子１Ｅａ，１Ｅｃよりも差動レシーバＩＣ３から遠隔するように設けられる。本実施形態では、出力端子１Ｅａ，１Ｅｃは、信号線２ａ，２ｃ間の距離と同じ距離だけ互いに離隔し、出力端子１Ｅｂは、この距離と同じ距離だけ、各出力端子１Ｅａ，１Ｅｃから離隔される。これにより、出力端子１Ｅａ，１Ｅｂ，１Ｅｃは、信号線２ａ，２ｂ，２ｃの中央の区間の長手方向に直交する断面と同様に、正三角形の頂点に位置するように設けられる。差動ドライバＩＣ１において、ビット情報信号の入力端子ならびに電源端子などの他の端子については、図示の簡単化のために省略している。差動レシーバＩＣ３も同様に、その底面において、３つの信号線２ａ，２ｂ，２ｃにそれぞれ対応した３つの入力端子を備え（図示せず。）、これらの入力端子のうちで、信号線２ｂに対応した入力端子は、信号線２ａ，２ｃにそれぞれ対応した入力端子よりも差動ドライバＩＣ１から遠隔するように設けられる。本実施形態では、これらの入力端子もまた、差動ドライバＩＣ１の出力端子と同様に正三角形の頂点に位置するように設けられる。
【００１９】
本実施形態において、信号線２ａ，２ｂ，２ｃのそれぞれは、スルーホール導体とパターン導体とを組み合わせて構成される。詳しくは、信号線２ａ，２ｂ，２ｃにおいて、差動ドライバＩＣ１の３つの出力端子１Ｅａ，１Ｅｂ，１Ｅｃに接続される部分は、それぞれスルーホール導体２ａａ，２ｂａ，２ｃａとして構成され、スルーホール導体２ａａ，２ｃａは、プリント配線基板４の導体層Ｔ１から導体層Ｔ３まで貫通するように設けられ（導体層Ｔ１，Ｔ２とは絶縁される）、スルーホール導体２ｂａは、プリント配線基板４の導体層Ｔ１から導体層Ｔ２まで貫通するように設けられ（導体層Ｔ１とは絶縁される）、これにより、スルーホール導体２ａａ，２ｂａ，２ｃａは、差動ドライバＩＣ１の３つの出力端子１Ｅａ，１Ｅｂ，１Ｅｃと、信号線２ａ，２ｂ，２ｃのうちの導体層Ｔ２又はＴ３に配置された区間とを電気的に接続する。同様に、信号線２ａ，２ｂ，２ｃにおいて、差動レシーバＩＣ３の３つの入力端子に接続される部分は、それぞれスルーホール導体２ａｃ，２ｂｃ，２ｃｃとして構成され、スルーホール導体２ａｃ，２ｃｃは、プリント配線基板４の導体層Ｔ１から導体層Ｔ３まで貫通するように設けられ（導体層Ｔ１，Ｔ２とは絶縁される）、スルーホール導体２ｂｃは、プリント配線基板４の導体層Ｔ１から導体層Ｔ２まで貫通するように設けられ（導体層Ｔ１とは絶縁される）、これにより、スルーホール導体２ａｃ，２ｂｃ，２ｃｃは、信号線２ａ，２ｂ，２ｃのうちの導体層Ｔ２又はＴ３に配置された区間と、差動レシーバＩＣ３の３つの入力端子とを電気的に接続する。信号線２ａ，２ｃの中央の区間は、導体層Ｔ３上におけるパターン導体２ａｂ，２ｃｂとして構成され、信号線２ｂの中央の区間は、導体層Ｔ２におけるパターン導体２ｂｂとして構成される。パターン導体２ａｂ，２ｃｂは、誘電体層Ｄ３上に導体層Ｔ３として積層された導体材料（例えば、所定厚さ（３５μｍ等）の銅箔）に対してエッチングを行うことにより形成され、同様に、パターン導体２ｂｂは、誘電体層Ｄ２上に導体層Ｔ２として積層された導体材料をエッチングすることにより形成される。本実施形態では、導体層Ｔ３におけるパターン導体２ａｂ，２ｃｂ以外の部分からは導体材料がすべて除去されて誘電体材料によって充填され、導体層Ｔ２におけるパターン導体２ｂｂ以外の部分からは導体材料がすべて除去されて誘電体材料によって充填され、また、導体層Ｔ１，Ｔ４は接地導体として構成され、パターン導体２ａｂ，２ｂｂ，２ｃｂを形成した導体層Ｔ２，Ｔ３を上下から挟むように配置される。
【００２０】
図３を参照すると、本発明の実施形態に係る信号線２ａ，２ｂ，２ｃは、隣接した信号線間に逆位相の差動信号が伝送されるように互いに近接して配置された信号線並走区間と、差動ドライバＩＣ１と信号線並走区間とを接続するための、差動ドライバＩＣ１側の信号線経路長調整区間と、信号線並走区間と差動レシーバＩＣ３とを接続するための、差動レシーバＩＣ３側の信号線経路長調整区間（図３には図示せず。）とを備えたことを特徴とする。差動ドライバＩＣ１側の信号線経路長調整区間における各信号線２ａ，２ｂ，２ｃは、図３に示すように、信号線並走区間の差動ドライバＩＣ１側の各端点（図３には、信号線２ｂにおける信号線並走区間の端点Ｐｂ１と、信号線２ｃにおける信号線並走区間の端点Ｐｃ１とを示す。）と、差動ドライバＩＣ１の各出力端子１Ｅａ，１Ｅｂ，１Ｅｃとを、等距離で接続するように構成される。このことを実現するため、導体層Ｔ２，Ｔ３間の距離Ｌ１１と、実質的に信号線並走区間に平行な方向における差動レシーバＩＣ３に対して近い出力端子１Ｅａ，１Ｅｃから差動レシーバＩＣ３に対して遠い出力端子１Ｅｂまでの距離（すなわち、出力端子１Ｅａ，１Ｅｃを含む直線から出力端子１Ｅｂまでの距離）Ｌ１２とは、等しくなるように構成される。この構成によれば、出力端子１Ｅａから、スルーホール導体２ａａを介してパターン導体２ａｂまで（すなわち、信号線２ａにおける信号線並走区間の差動ドライバＩＣ１側の端点まで）の距離と、出力端子１Ｅｂから、スルーホール導体２ｂａを介してパターン導体２ａｂ上の点Ｐｂ１（すなわち、信号線２ｂにおける信号線並走区間の差動ドライバＩＣ１側の端点）までの距離と、出力端子１Ｅｃから、スルーホール導体２ｃａを介してパターン導体２ｃｂ上の点Ｐｃ１（すなわち、信号線２ｃにおける信号線並走区間の差動ドライバＩＣ１側の端点）までの距離とは互いに等しくなり、従って、信号線並走区間における信号線２ａ，２ｂ，２ｃ間のバランスを保ち、差動伝送線路２の不要輻射ノイズを効果的に削減することができる。
【００２１】
同様に、差動レシーバＩＣ３側の信号線経路長調整区間における各信号線２ａ，２ｂ，２ｃは、信号線並走区間の差動レシーバＩＣ３側の各端点と、差動レシーバＩＣ３の各入力端子とを、等距離で接続するように構成される。このことを実現するため、導体層Ｔ２，Ｔ３間の距離Ｌ１１と、実質的に信号線並走区間に平行な方向における差動ドライバＩＣ１に対して近い入力端子から差動ドライバＩＣ１に対して遠い出力端子までの距離（すなわち、信号線２ａ，２ｃに接続された各入力端子を含む直線から信号線２ｂに接続された入力端子までの距離）とは、等しくなるように構成される。この構成によれば、信号線２ａにおける信号線並走区間の差動レシーバＩＣ３側の端点から、スルーホール導体２ａｃを介して、信号線２ａに接続された入力端子までの距離と、信号線２ｂにおける信号線並走区間の差動レシーバＩＣ３側の端点から、スルーホール導体２ｂａを介して、信号線２ｂに接続された入力端子までの距離と、信号線２ｃにおける信号線並走区間の差動レシーバＩＣ３側の端点から、スルーホール導体２ｃａを介して、信号線２ｃに接続された入力端子までの距離とは、互いに等しくなる。
【００２２】
従って、本実施形態の差動伝送線路２によれば、差動ドライバ回路１における差動信号の各出力端子１Ｅａ，１Ｅｂ，１Ｅｃは、差動ドライバ回路１から最も離隔した導体層Ｔ３に設けられた信号線２ａ，２ｃに接続された出力端子１Ｅａ，１Ｅｃが、他の導体層Ｔ２に設けられた信号線２ｂに接続された出力端子１Ｅｂよりも差動レシーバ回路３から相対的に近くなるように各信号線２ａ，２ｂ，２ｃの長手方向で並置されたことを特徴とする。このように、差動ドライバＩＣ１の差動信号の出力端子１Ｅａ，１Ｅｂ，１Ｅｃの位置を調整することにより、各信号線２ａ，２ｂ，２ｃは差動ドライバＩＣ１側の信号線経路長調整区間において互いに等長に形成され、これにより、不要輻射ノイズの少ない差動伝送線路２を実現できる。
＜１．１：３つのビット情報信号の伝送方法＞
以下、図４を参照して、差動伝送線路２を用いて３つのビット情報信号を伝送する方法について詳述する。図４は、図１の差動伝送回路の回路図である。差動ドライバＩＣ１は差動ドライバ回路１ａ，１ｂ，１ｃを備えて構成され、差動レシーバＩＣ３は、差動増幅器である差動レシーバ回路３ａ，３ｂ，３ｃと、終端抵抗Ｒａ，Ｒｂ，Ｒｃと、を備えて構成される。
【００２３】
差動ドライバＩＣ１において、差動ドライバ回路１ａの＋側の出力端子ａ１は信号線２ａに接続され、その−側の出力端子ａ２は信号線２ｂに接続され、差動ドライバ回路１ｂの＋側の出力端子ｂ１は信号線２ｂに接続され、その−側の出力端子ｂ２は信号線２ｃに接続され、差動ドライバ回路１ｃの＋側の出力端子ｃ１は信号線２ｃに接続され、その−側の出力端子ｃ２は信号線２ａに接続される。差動ドライバ回路１ａ，１ｂ，１ｃはそれぞれ約３．５ｍＡの電流を駆動し、差動ドライバＩＣ１に到来するビット情報信号に応答して差動信号を発生させる。詳しくは、差動ドライバ回路１ａは、差動ドライバＩＣ１に到来する第１ビット情報信号に応答して、信号線２ａ，２ｂ間に電位差を生じるような差動信号（すなわち、所定振幅の信号と、その反転信号）を発生させる。例えば、ビット情報信号が「０」であるときには、差動ドライバ回路１ａは、＋側の出力端子ａ１から負の電位の信号を出力し、−側の出力端子ａ２から正の電位の信号を出力する一方、ビット情報信号が「１」であるときには、差動ドライバ回路１ａは、＋側の出力端子ａ１から正の電位の信号を出力し、−側の出力端子ａ２から負の電位の信号を出力する。同様に、差動ドライバ回路１ｂは、差動ドライバＩＣ１に到来する第２ビット情報信号に応答して、信号線２ｂ，２ｃ間に電位差を生じるような差動信号を発生させ、差動ドライバ回路１ｃは、差動ドライバＩＣ１に到来する第３ビット情報信号に応答して、信号線２ｃ，２ａ間に電位差を生じるような差動信号を発生させる。差動伝送線路２は、各信号線２ａ，２ｂ，２ｃ間において、例えば５０Ωの奇モードインピーダンスを有する。信号線２ａ，２ｂ，２ｃの電気的特性は互いに等しく平衡な伝送線路を形成し、この３本の信号線２ａ，２ｂ，２ｃにより３つのビット情報信号の伝送を行う。また、差動レシーバＩＣ３において、信号線２ａ，２ｂの対を終端するように終端抵抗Ｒａが設けられ、信号線２ｂ，２ｃの対を終端するように終端抵抗Ｒｂが設けられ、信号線２ｃ，２ａの対を終端するように終端抵抗Ｒｃが設けられる。終端抵抗Ｒａ，Ｒｂ，Ｒｃは、例えば差動インピーダンスと等しい１００Ωの抵抗値をそれぞれ有し、各終端抵抗Ｒａ，Ｒｂ，Ｒｃの両端には、差動ドライバ回路１ａ，１ｂ，１ｃが駆動した約３．５ｍＡの電流の電流方向に従って、約＋３５０ｍＶ又は約−３５０ｍＶの電圧が発生する。差動レシーバ回路３ａは、終端抵抗Ｒａの両端点間に生じる正又は負の電位を検出することにより、伝送された第１ビット情報信号を復元し、復元された第１ビット情報信号をＣＭＯＳレベルに変換して出力する。同様に、差動レシーバ回路３ｂは、終端抵抗Ｒｂの両端点間に生じる正又は負の電位を検出することにより、伝送された第２ビット情報信号を復元し、復元された第２ビット情報信号をＣＭＯＳレベルに変換して出力し、差動レシーバ回路３ｃは、終端抵抗Ｒｃの両端点間に生じる正又は負の電位を検出することにより、伝送された第２ビット情報信号を復元し、復元された第２ビット情報信号をＣＭＯＳレベルに変換して出力する。
【００２４】
差動伝送線路２を介してビット情報信号が伝送されたとき、差動レシーバＩＣ３は以下のように、伝送される前のビット情報信号を復元する。
表１は、伝送されるビット情報信号と、信号線２ａ，２ｂ，２ｃのそれぞれにおける差動レシーバ回路３ａ，３ｂ，３ｃ側の端部における電位（終端電位）との関係を示したビット割り当て表である。終端電位の値は、説明の簡単化のために正規化してある。
【００２５】
【表１】
0005180634.tif 000002
【００２６】
ここで、各信号線２ａ，２ｂ，２ｃの終端電位について説明する。１本の信号線には、ドライバ側において、２つの差動ドライバ回路によって発生された２つの電圧信号Ｖ１，Ｖ２が重畳されて印加され、レシーバ側において、レシーバ全体のインピーダンスＺが装荷される。信号線の内部抵抗をｒとすると、信号線の終端電位Ｖは次式で表される。
【００２７】
【数１】
0005180634.tif 000003
【００２８】
ここで、ｒ≪Ｚとおくことができるので、近似的に次式で表される。
【００２９】
【数２】
0005180634.tif 000004
【００３０】
表２は、各終端抵抗Ｒａ，Ｒｂ，Ｒｃにおける電流方向を示した表である。
【００３１】
【表２】
0005180634.tif 000005
【００３２】
このように、差動伝送線路２の各信号線２ａ，２ｂ，２ｃに加わる電圧は、いずれのビット情報信号を伝送する場合においてもトータルで０となり、各信号線２ａ，２ｂ，２ｃから輻射されるノイズが互いに打ち消しあうため、ノイズの少ない伝送が可能である。
＜１．２：差動伝送線路を含む多重差動伝送システム＞
ここで、より具体的に、本発明の実施形態に係る差動伝送線路を含む多重差動伝送システムについて説明する。
（１．２．１：第１の多重差動伝送システム）
図１３は、本発明の実施形態に係る差動伝送線路を含む第１の多重差動伝送システムの構成を示すブロック図である。図１３において、第１の多重差動伝送システムは、信号送信機（差動ドライバＩＣ）１と信号受信機（差動レシーバＩＣ）３とが信号伝送路（差動伝送線路）２を介して接続されて構成される。信号送信機１は、（ａ）ハイレベル又はローレベルを有するビット情報信号Ｂ１に応答して、第１出力信号Ｓ１１ａとその位相反転信号である反転第１出力信号Ｓ１１ｂを出力する差動ドライバ１ａと、
（ｂ）ハイレベル又はローレベルを有するビット情報信号Ｂ２に応答して、第２出力信号Ｓ１２ａとその位相反転信号である反転第２出力信号Ｓ１２ｂを出力する差動ドライバ１ｂと、
（ｃ）ハイレベル又はローレベルを有するビット情報信号Ｂ３に応答して、第３出力信号Ｓ１３ａとその位相反転信号である反転第３出力信号Ｓ１３ｂを出力する差動ドライバ１ｃとを備える。それぞれ出力信号の２値電圧レベルは±１［Ｖ］で互いに等しく、差動ドライバ１ａ，１ｂ，１ｃはクロックＣＬＫの立ち上がりタイミングで各出力信号を送信するように動作する。
【００３３】
信号伝送路（差動伝送線路）２は信号線２ａ，２ｂ，２ｃにより構成される。ここで、差動ドライバ１ａからの第１出力信号Ｓ１１ａと、差動ドライバ１ｃからの反転第３出力信号Ｓ１３ｂとが合成された後、信号線２ａに送出される。また、差動ドライバ１ｂからの第２出力信号Ｓ１２ａと、差動ドライバ１ａからの反転第１出力信号Ｓ１１ｂとが合成された後、信号線２ｂに送出される。さらに、差動ドライバ１ｃからの第３出力信号Ｓ１３ａと、差動ドライバ１ｂからの反転第２出力信号Ｓ１２ｂとが合成された後、信号線２ｃに送出される。
信号受信機３は、それぞれビット情報判定器（図１９を参照して後述するように、終端電圧Ｖ１，Ｖ２，Ｖ３が負であるか否かを判断するコンパレータで構成される。）である３個の差動レシーバ３ａ，３ｂ，３ｃと、クロック再生回路２４と、３個の終端抵抗４１，４２，４３とを備えて構成される。信号線２ａと信号線２ｂの間に終端抵抗４１が接続され、当該終端抵抗４１に流れる電流の方向又は終端抵抗４１に発生する終端電圧Ｖ１の極性は差動レシーバ３ａにより検出される。また、信号線２ｂと信号線２ｃの間に終端抵抗４２が接続され、当該終端抵抗４２に流れる電流の方向又は終端抵抗４２に発生する終端電圧Ｖ２の極性は差動レシーバ３ｂにより検出される。さらに、信号線２ｃと信号線２ａの間に終端抵抗４３が接続され、当該終端抵抗４３に流れる電流の方向又は終端抵抗４３に発生する終端電圧Ｖ３の極性は差動レシーバ３ｃにより検出される。クロック再生回路２４は、立ち上がり検出回路及びＰＬＬ回路を含み構成され、３本の信号線２ａ，２ｂ，２ｃに伝送される伝送信号の立ち上がりエッジを検出することにより所定の周期を有するクロックＣＬＫを再生して各差動レシーバ３ａ，３ｂ，３ｃに出力する。各差動レシーバ３ａ，３ｂ，３ｃは、入力されるクロックＣＬＫの立ち上がりで後述するようにビット情報の判定を実行して、それぞれビット情報信号Ｂ１，Ｂ２，Ｂ３を出力する。
【００３４】
図１４は、図１３の各差動ドライバ１ａ，１ｂ，１ｃの出力信号Ｓ１１ａ，Ｓ１１ｂ，Ｓ１２ａ，Ｓ１２ｂ，Ｓ１３ａ，Ｓ１３ｂの信号波形と、電流方向又は信号電圧の極性の定義と、割り当てられるビット情報の関係を示す波形図であり、図１５は、図１３の信号伝送路（差動伝送線路）２の信号線２ａ，２ｂ，２ｃを介して伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３の信号波形と割り当てられるビット情報の関係を示す波形図である。各差動レシーバ３ａ，３ｂ，３ｃは、入力されるビット情報信号に応じて、図１４に示される出力信号を出力し、このとき、入力される３ビットのビット情報信号に応じて、信号伝送路（差動伝送線路）２の信号線２ａ，２ｂ，２ｃを介して伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３は図１５に示すようになる。
図１６は図１３の多重差動伝送システムにおいて伝送されるビット情報と、信号伝送路（差動伝送線路）２の各信号線２ａ，２ｂ，２ｃを伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３との関係を示す図であり、図１７は図１３の信号線２ａ，２ｂ，２ｃの信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３を説明するための信号送信機１と各信号線２ａ，２ｂ，２ｃとの等価回路を示す回路図である。ここで、各信号線２ａ，２ｂ，２ｃの信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３について、図１６及び図１７を参照して説明する。
【００３５】
各信号線２ａ，２ｂ，２ｃには２つの差動ドライバ（１ａ，１ｂ；１ｂ，１ｃ；１ｃ，１ａ）からの信号電圧Ｖｉ１，Ｖｉ２が重畳される。各差動ドライバ１ａ，１ｂ，１ｃの内部抵抗をｒとし、信号受信機３の終端抵抗４１，４２，４３のインピーダンスをＺとする（差動レシーバ３ａ，３ｂ，３ｃの入力インピーダンスは無限大（理想値）とする。）と、各信号線２ａ，２ｂ，２ｃに発生する信号電圧Ｖｓは、次式で表される。
【００３６】
【数３】
0005180634.tif 000006
【００３７】
ここで、ｒ≪Ｚとおくことができるので、近似的に次式で表される。
【００３８】
【数４】
0005180634.tif 000007
【００３９】
図１８は図１３の多重差動伝送システムにおいて伝送されるビット情報と、信号受信機３の各終端抵抗４１，４２，４３の終端電圧Ｖ１，Ｖ２，Ｖ３の極性との関係を示す図である。
図１８から明らかなように、３つの信号線２ａ，２ｂ，２ｃに重畳したときに隣接する１対の信号線間に生じる電位差（終端抵抗４１，４２，４３の終端電圧）により、その電流の方向又はその終端電圧の極性を判定することで、全ビットが０及び全ビットが１の場合以外の６状態において各差動ドライバ１ａ，１ｂ，１ｃが出力したビット情報信号を復号することが可能である。また、信号伝送路（差動伝送線路）２の各信号線２ａ，２ｂ，２ｃに印加される信号電圧は、いずれのビット情報信号を伝送する場合においてもトータルで０となり、各信号線２ａ，２ｂ，２ｃから輻射されるノイズが互いに打ち消しあうため、通常の差動伝送方法と同様にノイズの少ない伝送が可能である。
【００４０】
図１９は、図１３の信号受信機３の各差動レシーバ３ａ，３ｂ，３ｃによって実行されるビット情報判定処理を示すフローチャートである。
図１９において、まず、ステップＳ１において各差動レシーバ３ａ，３ｂ，３ｃによって、各終端抵抗４１，４２，４３に流れる電流方向が負であるか否か、又は各終端抵抗４１，４２，４３の終端電圧Ｖｉ（ｉ＝１，２，３）が負であるか否かを判定する。ＹＥＳのときはステップＳ２に進み、ビット情報Ｂｉに０を設定する一方、ＮＯのときはステップＳ３に進みビット情報Ｂｉに１を設定する。そして、当該ビット情報判定処理を終了する。
（１．２．２：第２の多重差動伝送システム）
図２０は、本発明の実施形態に係る差動伝送線路を含む第２の多重差動伝送システムの構成を示すブロック図である。図２０において、第２の多重差動伝送システムは、信号送信機（差動ドライバＩＣ）１Ａと信号受信機（差動レシーバＩＣ）３Ａとが信号伝送路（差動伝送線路）２を介して接続されて構成される。信号送信機１Ａは、第１の多重差動伝送システムと同様に、３個の差動ドライバ１ａ，１ｂ，１３Ａを備え、差動ドライバ１ａ，１ｂ，１３Ａと信号線２ａ，２ｂ，２ｃとの接続方法は第１の多重差動伝送システムと同様であり、差動ドライバ１ａと差動ドライバ１ｂの出力信号の２値電圧レベルは±１［Ｖ］で等しいが、差動ドライバ１３Ａの出力信号の２値電圧レベルは±１．５［Ｖ］であって、その絶対値は差動ドライバ１ａ，１ｂに比較して高く設定されている。
【００４１】
信号受信機３Ａは、第１の多重伝送システムの信号受信機３に比較して、しきい値電圧源４４を有する比較器２５と、比較器２５からの出力信号により連動して切り替え制御される切替スイッチ２６，２７と、絶対値演算器２８とをさらに備えたことを特徴としている。第２の多重伝送システムにおいて、絶対値演算器２８は終端抵抗４３の終端電圧Ｖ３を検出した後、その絶対値｜Ｖ３｜を演算して、それを示す電圧信号を比較器２５の非反転入力端子に出力する。比較器２５は終端電圧Ｖ３の絶対値｜Ｖ３｜をしきい値電圧源４４からのしきい値電圧Ｖｔｈと比較して、｜Ｖ３｜＞｜Ｖｔｈ｜のときハイレベルの制御信号を切替スイッチ２６，２７に出力することにより、切替スイッチ２６，２７を接点ａ側に切り替える一方、｜Ｖ３｜≦｜Ｖｔｈ｜のときローレベルの制御信号を切替スイッチ２６，２７に出力することにより、切替スイッチ２６，２７を接点ｂ側に切り替える。各差動レシーバ３ａ，３ｂ，３ｃは、入力されるクロックＣＬＫの立ち上がりで後述するようにビット情報の判定を実行して、それぞれビット情報信号Ｂ１，Ｂ２，Ｂ３を出力する。ここで、切替スイッチ２６，２７が接点ａ側に切り替えられているとき（図２４のステップＳ１１でＹＥＳのときでステップＳ２１−Ｓ２３の処理が実行される。）差動レシーバ３ａからのビット情報信号Ｂ１は切替スイッチ２６の接点ａ側を介して出力され、差動レシーバ３ｂからのビット情報信号Ｂ２は切替スイッチ２７の接点ａ側を介して出力され、差動レシーバ３ｃからのビット情報信号Ｂ３はそのまま出力される。一方、切替スイッチ２６，２７が接点ｂ側に切り替えられているとき（図２４のステップＳ１１でＮＯのときでステップＳ１２−Ｓ１４の処理が実行される。）差動レシーバ３ｃからのビット情報信号Ｂ３の判定結果（０００又は１１１）を有するビット情報信号がビット情報信号Ｂ１，Ｂ２，Ｂ３として出力される。
【００４２】
差動ドライバ１ａ，１ｂ，１３Ａの各出力信号の２値信号電圧の絶対値をＶｄ１，Ｖｄ２，Ｖｄ３とすると、第２の多重差動伝送システムにおける設定条件（Ｖｄ３＞Ｖｄ１（例えば、Ｖｄ１＝Ｖｄ２＝１．０［Ｖ］；Ｖｄ３＝１．５［Ｖ］のとき）においては、ビット情報信号０００、１１１とその他全部のビット情報信号を区別する方法であって、以下の条件のもとで実行できる。
（１）｜Ｖｄ１｜＝｜Ｖｄ２｜
（２）｜Ｖｄ３｜≠｜Ｖｄ１｜：Ｖｄ３＝Ｖｄ１のとき、ビット情報信号０００，１１１を送ると各信号線間電位差が０になり判定不可となるため。
（３）｜Ｖｄ３｜≠｜３Ｖｄ１｜：Ｖｄ３＝３Ｖｄ１のとき、ビット情報信号０１０〜１０１を送ると各信号線間電位差に０が発生し判定不可となるため。
（４）｜Ｖｄ３｜＞｜Ｖｄ１｜／２：しきい値｜Ｖｔｈ｜が０以下になり判定不可となるため。
（５）｜Ｖｄ１−Ｖｄ３｜＜｜Ｖｔｈ｜：しきい値条件である。これにより、比較器２５及び絶対値演算器２８でのみ判断可能となる。
【００４３】
当該第１の設定例において、しきい値Ｖｔｈは０．５［Ｖ］＜Ｖｔｈ＜１．０［Ｖ］となるように設定され、例えば、Ｖｔｈ＝０．８［Ｖ］である。
図２１は、図２０の各差動ドライバ１ａ，１ｂ，１３Ａの出力信号Ｓ１１ａ，Ｓ１１ｂ，Ｓ１２ａ，Ｓ１２ｂ，Ｓ１３ａ，Ｓ１３ｂの信号波形を示す信号波形図である。また、図２２は、図２０の信号伝送路（差動伝送線路）２の信号線２ａ，２ｂ，２ｃを介して伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３の信号波形と割り当てられるビット情報の関係を示す波形図である。さらに、図２３は図２０の多重差動伝送システムにおいて伝送されるビット情報と、各信号線２ａ，２ｂ，２ｃを伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３と、信号受信機３Ａの各終端抵抗４１，４２，４３の終端電圧Ｖ１，Ｖ２，Ｖ３とその極性との関係を示す図である。
【００４４】
以上説明したように、１つの差動ドライバ１３Ａのみの信号電圧レベルを他の差動ドライバ１ａ，１ｂの信号電圧レベルと異なる値とし、全ビット補償回路を形成する回路素子２５−２８を具備することで、全ビットが０及び全ビットが１の場合も含めた全８状態のビット情報信号を復号することが可能である。また、信号伝送路（差動伝送線路）２の各信号線２ａ，２ｂ，２ｃに印加される信号電圧は、いずれのビット情報信号を伝送する場合においてもトータルで０となり、各信号線２ａ，２ｂ，２ｃから輻射されるノイズが互いに打ち消しあうため、通常の差動伝送方法と同様にノイズの少ない伝送が可能である。
図２４は、図２０の多重差動伝送システムにおいて信号受信機３Ａの各差動レシーバ３ａ，３ｂ，３ｃ及び比較器２５によって実行されるビット情報判定処理の第１の実施例を示すフローチャートである。
【００４５】
図２４において、まず、ステップＳ１１において比較器２５により終端抵抗４３の終端電圧Ｖ３の絶対値｜Ｖ３｜がしきい値Ｖｔｈを超えるか否かを判断する。なお、本多重伝送システムでは、｜Ｖ１−Ｖ３｜＜｜Ｖｔｈ｜は上述のしきい値条件（｜Ｖｄ１−Ｖｄ３｜＜｜Ｖｔｈ｜）で予め設定されている。ステップＳ１１でＮＯのときはステップＳ１２に進み一方、ＹＥＳのときはステップＳ２１に進み、各差動レシーバ３ａ，３ｂ，３ｃによって各終端抵抗４１，４２，４３の終端電圧Ｖｉ（ｉ＝１，２，３）の極性が負であるか否かが判断され、ＹＥＳのときはステップＳ２２に進みビット情報信号Ｂｉに０を設定する一方、ＮＯのときはステップＳ２３に進みビット情報信号Ｂｉに１を設定する。そして、当該ビット情報判定処理を終了する。ステップＳ１２において終端抵抗４３の終端電圧Ｖ３が負であるか否かが判断され、ＹＥＳのときはステップＳ１３に進み全ビット情報信号Ｂ１，Ｂ２，Ｂ３に０を設定する一方、ＮＯのときはステップＳ１４に進み全ビット情報信号Ｂ１，Ｂ２，Ｂ３に１を設定する。そして、当該ビット情報判定処理を終了する。
【００４６】
≪変形例≫
図２５は、第２の多重差動伝送システムの変形例に係る多重差動伝送システムの構成を示すブロック図である。本変形例の多重差動伝送システムは、図２０の第２の多重差動伝送システムに比較して、図２５に示すように、信号受信機３Ａに代えて、信号受信機３Ｂを備え、信号受信機３Ｂにおいて、切替スイッチ２６，２７に代えて、プログラムメモリ５０ａを有して図２６のビット情報判定処理（プログラムメモリ５０ａに予め格納される。）を実行する復号処理器５０を備えたことを特徴としている。なお、絶対値演算器２８は、終端抵抗４２の終端電圧Ｖ２を検出してその絶対値｜Ｖ２｜＝｜Ｖ１＋Ｖ３｜を演算してその演算結果を示す信号を比較器２５の非反転入力端子に出力する。
本変形例に係る多重差動伝送システムにおいては、ビット情報信号０００及び１１０と、１１１及び０００とを区別する方法であって、以下の条件のもとで実行できる。
（１）｜Ｖｄ１｜＝｜Ｖｄ２｜
（２）｜Ｖｄ３｜≠｜Ｖｄ１｜：Ｖｄ３＝Ｖｄ１のとき、ビット情報０００，１１１を送ると各信号線間電位差が０になり判定不可となるため。
（３）｜Ｖｄ３｜≠｜３Ｖｄ１｜：Ｖｄ３＝３Ｖｄ１のとき、ビット情報０１０〜１０１を送ると各信号線間電位差に０が発生し判定不可となるため。
（４）｜Ｖｄ１−Ｖｄ３｜＜｜Ｖｔｈ｜：しきい値条件である。これにより、比較器２５及び絶対値演算器２８でのみ判断可能となる。なお、図２５において、絶対値演算器２８は終端電圧Ｖ２の絶対値｜Ｖ２｜を演算して比較器２５に出力する。
【００４７】
図２５において、復号処理器５０は例えばＣＰＵ又はＤＳＰで構成され、クロック再生回路２４からのクロックに同期して、差動レシーバ３ａ，３ｂ，３ｃ及び比較器２５からの各信号に基づいて、プログラムメモリ５０ａに格納された図２６のビット情報判定処理を実行することにより、復号処理を実行してビット情報信号Ｂ１，Ｂ２，Ｂ３を発生して出力する。
図２６は、図２５の多重差動伝送システムにおいて信号受信機３Ｂの復号処理器５０によって実行されるビット情報判定処理の第２の実施例を示すフローチャートである。図２６において、ステップＳ２１−Ｓ２３は差動レシーバ３ａ，３ｂ，３ｃにより実行される処理であり、ステップＳ２４は復号処理器５０単独で実行される処理であり、ステップＳ１１−Ｓ１４は差動レシーバ３ｃ及び比較器２５により実行される処理である。
【００４８】
図２６において、まず、各差動レシーバ３ａ，３ｂ，３ｃによって各終端抵抗４１，４２，４３の終端電圧Ｖｉ（ｉ＝１，２，３）の極性が負であるか否かが判断され、ＹＥＳのときはステップＳ２２に進みビット情報信号Ｂｉに０を設定する一方、ＮＯのときはステップＳ２３に進みビット情報信号Ｂｉに１を設定した後、ステップＳ２４に進む。ステップＳ２４では、ビット情報信号Ｂ１，Ｂ２，Ｂ３が０００、００１、１１０又は１１１であるか否かが判断され、ＹＥＳのときはステップＳ１１に進む一方、ＮＯのときは当該ビット情報判定処理を終了する。ステップＳ１１において比較器２５により終端抵抗４３の終端電圧Ｖ２の絶対値｜Ｖ２｜＝｜Ｖ１＋Ｖ３｜がしきい値Ｖｔｈを超えるか否かを判断する。なお、本変形例では、｜Ｖ１−Ｖ３｜＜｜Ｖｔｈ｜は上述のしきい値条件（｜Ｖｄ１−Ｖｄ３｜＜｜Ｖｔｈ｜）で予め設定されている。ステップＳ１１でＮＯのときはステップＳ１２に進み一方、ＹＥＳのときは当該ビット情報判定処理を終了する。ステップＳ１２において終端抵抗４３の終端電圧Ｖ３が負であるか否かが判断され、ＹＥＳのときはステップＳ１３に進み全ビット情報信号Ｂ１，Ｂ２，Ｂ３に０を設定する一方、ＮＯのときはステップＳ１４に進み全ビット情報信号Ｂ１，Ｂ２，Ｂ３に１を設定する。
【００４９】
（１．２．３：第３の多重差動伝送システム）
図２７は、本発明の実施形態に係る差動伝送線路を含む第３の多重差動伝送システム（図２０の構成を用いて設定条件のみ異なる。）において伝送されるビット情報と、各信号線２ａ，２ｂ，２ｃを伝送する伝送信号の各信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３と、信号受信機３（または３Ａ）の各終端抵抗４１，４２，４３の終端電圧Ｖ１，Ｖ２，Ｖ３とその極性との関係を示す図である。第３の多重差動伝送システムは、第２の多重差動伝送システムに比較して設定条件のみが異なり、Ｖｄ３＜Ｖｄ１（例えば、Ｖｄ１＝Ｖｄ２＝１．０［Ｖ］；Ｖｄ３＝０．８［Ｖ］のとき）と設定されることを特徴としている。なお、装置構成は図２０の多重差動伝送システムを用いる。
図２８は、第３の多重差動伝送システムにおいて、信号受信機３Ａの各差動レシーバ３ａ，３ｂ，３ｃ及び比較器２５によって実行されるビット情報判定処理の第３の実施例を示すフローチャートである。図２８のビット情報判定処理は、図２４のビット情報判定処理に比較して、ステップＳ１３の処理と、ステップＳ１４の処理が入れ替わるのみである。以上のように構成された第３の多重差動伝送システムは、第２の多重差動伝送システムと同様の作用効果を有する。
【００５０】
≪変形例≫
図２９は、第３の多重差動伝送システムの変形例に係る多重差動伝送システム（図２５の構成を用いて設定条件のみ異なる。）において信号受信機３Ｂの復号処理器５０によって実行されるビット情報判定処理の本変形例を示すフローチャートである。ここで、装置構成は図２５の多重差動伝送システムを用いる。図２９のビット情報判定処理は、図２６のビット情報判定処理に比較して、ステップＳ１３の処理と、ステップＳ１４の処理が入れ替わるのみである。以上のように構成された第３の多重差動伝送システムの変形例の多重差動伝送システムは、第２の多重差動伝送システムの変形例の多重差動伝送システムと同様の作用効果を有する。
本発明の実施形態に係る差動伝送線路２は、３本の信号線に限らず、４本以上の信号線を備えていてもよい。この場合、差動ドライバＩＣの底面における差動信号の出力端子の配置は、差動ドライバＩＣが設けられた導体層から各信号線の中央の区間がそれぞれ設けられた導体層までの信号線毎の距離の違いを補償するように、最も深い導体層（すなわち、差動ドライバＩＣに対して最も遠隔した導体層）に設けられた信号線に接続された出力端子を基準として、他の導体層に設けられた信号線に接続された出力端子が、信号線が設けられかつ差動ドライバＩＣに対して最も遠隔した導体層から信号線が設けられた他の導体層までの距離に従って、実質的に信号線並走区間に平行な方向において差動レシーバＩＣから異なる長さで遠隔するように決められる。
【００５１】
また、信号線２ａ，２ｂ，２ｃの中央の区間の長手方向に直交する断面を見たときに信号線２ａ，２ｂ，２ｃが図１乃至図３の場合と同様に正三角形の頂点に位置するように配置されるとき、差動ドライバＩＣの出力端子１Ｅａ，１Ｅｂ，１Ｅｃは正三角形の頂点に位置するように設けられることに限定されず、導体層Ｔ２，Ｔ３間の距離Ｌ１１と、差動ドライバＩＣ１の出力端子１Ｅａ，１Ｅｃ間の中点から出力端子１Ｅｂまでの距離とが等しくなるように構成されてもよい。この構成によっても、各信号線２ａ，２ｂ，２ｃの信号線並走区間の差動ドライバＩＣ１側の各端点と、差動ドライバＩＣ１の各出力端子１Ｅａ，１Ｅｂ，１Ｅｃとを、等距離で接続することができる。
また、信号線２ａ，２ｂ，２ｃの中央の区間の長手方向に直交する断面を見たときに、信号線２ａ，２ｂ，２ｃは、図１乃至図３の場合と同様に正三角形の頂点に位置するように配置されることに限定されず、例えば２等辺３角形の頂点に位置するように配置されてもよい。このとき、図２においてＬ１＝Ｌ２≠Ｌ３になる。
【００５２】
また、説明した実施形態では、差動伝送線路２の奇モードインピーダンスを５０Ωとし、その差動インピーダンスを１００Ωとして説明したが、インピーダンスはその他の値をとってもよい。また、説明した実施形態では、差動ドライバＩＣ１の中に３つの差動ドライバ回路１ａ，１ｂ，１ｃが形成され、差動レシーバＩＣ３の中に３つの終端抵抗Ｒａ，Ｒｂ，Ｒｃと３つの差動レシーバ回路３ａ，３ｂ，３ｃが形成された場合を例として説明したが、１つのＩＣに１つの回路が形成されたＩＣを複数個プリント配線基板４に実装することによっても、同様の効果を有する。また、説明した実施形態では、差動レシーバＩＣ３の中に終端抵抗Ｒａ，Ｒｂ，Ｒｃが形成された場合を例として説明したが、終端抵抗Ｒａ，Ｒｂ，Ｒｃを外付け部品としてプリント配線基板４上に実装することによっても、同様の効果を有する。また、信号線２ａ，２ｂ，２ｃの断面形状は、図２に示したような長方形又は正方形には限定されず、三角形、円形、楕円形、又はその他の多角形であってもよい。また、説明した実施形態では、エッチングにより信号線２ａ，２ｂ，２ｃのパターン導体２ａｂ，２ｂｂ，２ｃｂを作成する場合を例として説明したが、印刷により信号線２ａ，２ｂ，２ｃのパターンを作成することによっても、同様の効果を有する。また、信号線２ａ，２ｂ，２ｃを形成する方法は、エッチングや印刷に限定されず、プリント配線基板４の製造過程において所定の断面形状を有する導線を誘電体層Ｄ３，Ｄ２上に接着布線し、その上に他の層を積層することによって、図２及び図３のように信号線２ａ，２ｂ，２ｃを層間に埋め込んでもよい。さらに、信号線２ａ，２ｂ，２ｃを無電解メッキ、蒸着等のほかの方法で形成しても、同様の効果を有する。また、説明した実施形態では、導体層Ｔ２及びＴ３には信号線２ａ，２ｂ，２ｃのパターン導体２ａｂ，２ｂｂ，２ｃｂのみが形成されている場合を例として説明したが、差動伝送線路２に対して影響しないように離隔させて、導体層Ｔ２及びＴ３に他の回路要素を設けてもよい。また、説明した実施形態では、ＬＶＤＳを例として説明したが、その他の差動伝送方式であっても、同様の効果を有する。
【００５３】
本実施形態の差動伝送線路２によれば、３本の信号線２ａ，２ｂ，２ｃを有する差動伝送線路において、差動ドライバＩＣ１の差動信号の出力端子１Ｅａ，１Ｅｂ，１Ｅｃの位置を調整することにより、各信号線２ａ，２ｂ，２ｃを差動ドライバＩＣ１側の信号線経路長調整区間において互いに等長に形成し、互いの電磁界を打ち消すことが可能となり、低輻射ノイズの多重差動伝送を実現できる。本実施形態によれば、このように差動伝送線路２に信号線経路長調整区間を設けることにより、不要輻射ノイズの少ない差動伝送線路を実現できる。
［第２の実施形態］
図５は、本発明の第２の実施形態に係る差動伝送回路の概略構成を一部透視により示した斜視図であり、図６は、図５の差動伝送回路の上面図である。本実施形態では、各信号線２ａ，２ｂ，２ｃを差動ドライバＩＣ１Ａ側の信号線経路長調整区間において互いに等長に形成するために、第１の実施形態のように差動ドライバＩＣ１の差動信号の出力端子１Ｅａ，１Ｅｂ，１Ｅｃの位置を調整することに代えて、信号線２ａ，２ｃの信号線経路長調整区間に信号線折り返し部２ａｄ，２ａｅ，２ｃｄ，２ｃｅを備えて構成したことを特徴とする。
【００５４】
本実施形態の差動伝送回路は、２つの導体層Ｔ５，Ｔ６とその間の誘電体層Ｄ４とを備えた両面プリント配線基板４Ａに設けられる。導体層Ｔ５，Ｔ６間の距離をＬ１３とする。差動ドライバＩＣ１Ａ及び差動レシーバＩＣ３Ａは、導体層Ｔ５内において互いに所定距離だけ離れて位置している。差動ドライバＩＣ１Ａ及び差動レシーバＩＣ３Ａは、そのパッケージがＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）として構成されたことを除いて、第１の実施形態の差動ドライバＩＣ１及び差動レシーバＩＣ３と同様に構成され、また動作する。差動ドライバＩＣ１Ａは、その四角形の底面のうちの一辺において、等間隔だけ離隔された３つの出力端子１Ｅａ，１Ｅｂ，１Ｅｃを備え、差動レシーバＩＣ３Ａは、その四角形の底面のうちの差動ドライバＩＣ１Ａに対向する一辺において、等間隔だけ離隔された３つの入力端子３Ｅａ，３Ｅｂ，３Ｅｃを備える。図６では、差動ドライバＩＣ１Ａの３つの出力端子１Ｅａ，１Ｅｂ，１Ｅｃと差動レシーバＩＣＡの３つの入力端子３Ｅａ，３Ｅｂ，３Ｅｃとのみを示し、差動ドライバＩＣ１Ａにおけるビット情報信号の入力端子ならびに電源端子、差動レシーバＩＣＡにおける出力端子ならびに電源端子などの他の端子については、図示の簡単化のために省略している。信号線２ａ，２ｃは、その全体が導体層Ｔ５上におけるパターン導体２ａｂ，２ｃｂとして構成され、差動ドライバＩＣ１Ａの出力端子１Ｅａ，１Ｅｃと差動レシーバＩＣＡの入力端子３Ｅａ，３Ｅｃとをそれぞれ接続する。信号線２ｂは、スルーホール導体とパターン導体とを組み合わせて構成される。詳しくは、信号線２ｂにおいて、差動ドライバＩＣ１の出力端子１Ｅｂに接続される部分は、導体層Ｔ５上におけるパターン導体２ｂｄとして構成され、差動レシーバＩＣ３Ａの入力端子３Ｅｂに接続される部分は、導体層Ｔ５上におけるパターン導体２ｂｅとして構成され、信号線２ｂの中央の区間は、導体層Ｔ６上におけるパターン導体２ｂｂとして構成される。信号線２ｂの大部分が導体層Ｔ６上に設けられるように、パターン導体２ｂｄ，２ｂｅは短く構成される。パターン導体２ｂｄとパターン導体２ｂｂとはスルーホール導体２ｂａによって接続され、パターン導体２ｂｅとパターン導体２ｂｂとはスルーホール導体２ｂｃによって接続される。パターン導体２ａｂ，２ｂｂ，２ｃｂ，２ｂｄ，２ｂｅは、第１の実施形態における各パターン導体２ａｂ，２ｂｂ，２ｃｂと同様に、導体層Ｔ５，Ｔ６に対してエッチングを行うことにより形成される。導体層Ｔ５，Ｔ６には、差動伝送線路２に対して影響しないように離隔させて、差動ドライバＩＣ１Ａ、差動伝送線路２及び差動レシーバＩＣ３Ａ以外の他の回路要素を設けてもよい。
【００５５】
本実施形態に係る信号線２ａ，２ｂ，２ｃは、第１の実施形態の各信号線２ａ，２ｂ，２ｃと同様に、信号線並走区間と、差動ドライバＩＣ１Ａ側の信号線経路長調整区間と、差動レシーバＩＣ３Ａ側の信号線経路長調整区間とを備えて構成される。信号線並走区間において、信号線２ａ，２ｂ，２ｃは、どの一対の信号線間の距離も所定の値に等しくなるように配置される。特に、各信号線２ａ，２ｃを導体層Ｔ５内に配置し、信号線２ｂを導体層Ｔ６内に配置し、さらに、信号線２ａ，２ｃが互いに所定距離だけ離隔され、この距離と同じ距離だけ、信号線２ｂが各信号線２ａ，２ｃからそれぞれ離隔されるように配置する。従って、信号線２ａ，２ｂ，２ｃの中央の区間の長手方向に直交する断面を見たときには、図２の構成と同様に信号線２ａ，２ｂ，２ｃは同一円周上に略等間隔に配置され、従って正三角形の頂点に位置するように配置される。差動ドライバＩＣ１Ａ側の信号線経路長調整区間は、信号線並走区間の差動ドライバＩＣ１Ａ側の各端点と、差動ドライバＩＣ１Ａの各出力端子１Ｅａ，１Ｅｂ，１Ｅｃとを、等距離で接続するように構成される。このことを実現するため、導体層Ｔ５，Ｔ６間の距離Ｌ１３（すなわち、スルーホール導体２ｂａの長さ）に等しい分だけ信号線２ａ，２ｃの長さを延伸するように、信号線２ａ，２ｃにそれぞれ信号線折り返し部２ａｄ，２ｃｄを設ける。この構成によれば、信号線並走区間における信号線２ａ，２ｂ，２ｃ間のバランスを保ち、差動伝送線路２の不要輻射ノイズを効果的に削減することができる。同様に、差動レシーバＩＣ３Ａ側の信号線経路長調整区間は、信号線並走区間の差動レシーバＩＣ３Ａ側の各端点と、差動レシーバＩＣ３Ａの各入力端子３Ｅａ，３Ｅｂ，３Ｅｃとを、等距離で接続するように構成される。このことを実現するため、導体層Ｔ５，Ｔ６間の距離Ｌ１３（すなわち、スルーホール導体２ｂｃの長さ）に等しい分だけ信号線２ａ，２ｃの長さを延伸するように、信号線２ａ，２ｃにそれぞれ信号線折り返し部２ａｅ，２ｃｅを設ける。
【００５６】
信号線２ａ，２ｂ，２ｃにおける差動ドライバＩＣ１Ａ側の信号線経路長調整区間を等長に形成するために、信号線折り返し部２ａｄ，２ａｅ，２ｃｄ，２ｃｅの折り返される距離は、例えば、導体層Ｔ５，Ｔ６間の距離Ｌ１３の略１／２とされてもよい。
本実施形態に係る差動伝送線路２は、３本の信号線２ａ，２ｂ，２ｃに限らず４本以上の信号線を備えていてもよく、また、２つの導体層Ｔ５，Ｔ６に限らず３つ以上の導体層を備えていてもよい。この場合、差動ドライバＩＣが設けられた導体層から各信号線の中央の区間がそれぞれ設けられた導体層までの信号線毎の距離の違いを補償するように、信号線が設けられかつ差動ドライバＩＣに対して最も遠隔した導体層以外の導体層に設けられた信号線において、差動レシーバＩＣ側の信号線経路長調整区間は、信号線が設けられかつ差動レシーバＩＣに対して最も遠隔した導体層から当該信号線が設けられた他の導体層までの距離だけ信号線の経路長を延長する信号線折り返し部をそれぞれ備えて構成される。
【００５７】
本実施形態の差動伝送線路２によれば、差動伝送線路２の信号線２ａ，２ｃの信号線経路長調整区間に信号線折り返し部２ａｄ，２ｃｄを備えたことにより、各信号線２ａ，２ｂ，２ｃを差動ドライバＩＣ１側の信号線経路長調整区間において互いに等長に形成し、互いの電磁界を打ち消すことが可能となり、低輻射ノイズの多重差動伝送を実現できる。本実施形態によれば、このように差動伝送線路２に信号線経路長調整区間を設けることにより、不要輻射ノイズの少ない差動伝送線路を実現できる。また、本実施形態は第１の実施形態に比較して、差動ドライバＩＣ１Ａ及び差動レシーバＩＣ３Ａと信号線２ａ，２ｃ及び信号線２ｂの一部が同一の導体層Ｔ５に配置され、これにより、差動伝送回路の構成を簡単化することができる。
なお、図５及び図６に示す例では、差動ドライバＩＣ１Ａ及び差動レシーバＩＣ３Ａのパッケージとして、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）タイプの場合を例として説明したが、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）タイプや、ＩＣパッケージのサイズがＩＣチップサイズとほぼ同じ程度の大きさである、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）タイプといったその他のパッケージの場合であっても、同様の効果を有する。
【００５８】
本発明の各実施形態において、プリント配線基板４，４Ａは、リジッドな基板として構成されてもよく、又はフレキシブル基板として構成されてもよい。また、基板の厚さ方向への構成は図示したものに限定せず、プリント配線基板４，４Ａは、より多くの導体層及び誘電体層を備えた多層基板として構成されてもよい。
さらに、本発明の第１の実施形態と第２の実施形態とを組み合わせた構成を実施してもよい。すなわち、第１の実施形態のように、差動ドライバＩＣの出力端子及び差動レシーバＩＣの出力端子の位置を調整するとともに、第２の実施形態のように、信号線に信号線折り返し部を設けた構成を実施することも可能である。
［第３の実施形態］
図７は、本発明の第３の実施形態に係る差動伝送回路の概略構成を一部透視により示した斜視図であり、図８は、図７のＡ−Ａ’線における切断面を示す断面図である。本実施形態の差動伝送回路では、３本の信号線２ａ，２ｂ，２ｃから構成された差動伝送線路２を介して３つのビット情報信号を伝送する。このとき、３本の信号線２ａ，２ｂ，２ｃは互いに平行に配置され、当該差動伝送線路２の長手方向に垂直な断面において、３本の信号線２ａ，２ｂ，２ｃは同一円周上に略等間隔に配置され、従って正三角形の頂点に位置するように配置されることを特徴とする。さらに、差動伝送線路２の長手方向に垂直な断面において、３本の信号線２ａ，２ｂ，２ｃのうちの隣り合う２本の信号線の対はそれぞれ、当該信号線の対の間の中心線に対して対称となる略正三角形の断面形状を有することを特徴とする。
【００５９】
差動ドライバＩＣ１と差動レシーバＩＣ３とは、３本の信号線２ａ，２ｂ，２ｃから構成された差動伝送線路２により接続され、差動ドライバＩＣ１に入力された３つのビット情報信号は、差動伝送線路２を介して差動レシーバＩＣ３に伝送されて出力される。差動ドライバＩＣ１及び差動レシーバＩＣ３の内部の詳細構成と、信号伝送についての詳細とについては、図４を参照して後述する。差動ドライバＩＣ１及び差動レシーバＩＣ３は、多層基板であるプリント配線基板４の最上面の導体層Ｔ１内において、互いに所定距離だけ離れて位置している。プリント配線基板４は、図７及び図８に示すように上から下に向かって順に設けられ、回路パターン及びさまざまな回路構成要素を実装するための４つの導体層Ｔ１，Ｔ２，Ｔ３，Ｔ４と、導体層Ｔ１，Ｔ２間における誘電体層Ｄ１と、導体層Ｔ２，Ｔ３間における誘電体層Ｄ２と、導体層Ｔ３，Ｔ４間における誘電体層Ｄ３とを備えて構成される。信号線２ａ，２ｂ，２ｃは互いに平行に延在するように配置される。各信号線２ａ，２ｂ，２ｃの両端部を除く中央の区間はさらに、どの一対の信号線間の距離も所定の値に等しくなるように配置される。このような配置を実現するために、各信号線２ａ，２ｃの中央の区間と、信号線２ｂの中央の区間とを、プリント配線基板４中の異なる層にそれぞれ設け、図７及び図８に示す構成では詳しくは、各信号線２ａ，２ｃの中央の区間を導体層Ｔ３内に配置し、信号線２ｂの中央の区間を導体層Ｔ２内に配置する。さらに、信号線２ａ，２ｂ，２ｃの中央の区間の長手方向に直交する断面を見たときには、図８に示すように信号線２ａ，２ｂ，２ｃは同一円周上に略等間隔に配置され、従って正三角形の頂点に位置するように配置される。
【００６０】
本実施形態において、信号線２ａ，２ｂ，２ｃのそれぞれは、スルーホール導体とパターン導体とを組み合わせて構成される。詳しくは、信号線２ａ，２ｂ，２ｃにおいて、差動ドライバＩＣ１の３つの出力端子に接続される部分は、それぞれスルーホール導体２ａａ，２ｂａ，２ｃａとして構成され、スルーホール導体２ａａ，２ｃａは、プリント配線基板４の導体層Ｔ１から導体層Ｔ３まで貫通するように設けられ（導体層Ｔ１，Ｔ２とは絶縁される）、スルーホール導体２ｂａは、プリント配線基板４の導体層Ｔ１から導体層Ｔ２まで貫通するように設けられ（導体層Ｔ１とは絶縁される）、これにより、スルーホール導体２ａａ，２ｂａ，２ｃａは、差動ドライバＩＣ１の３つの出力端子と、信号線２ａ，２ｂ，２ｃのうちの導体層Ｔ２又はＴ３に配置された区間とを電気的に接続する。同様に、信号線２ａ，２ｂ，２ｃにおいて、差動レシーバＩＣ３の３つの入力端子に接続される部分は、それぞれスルーホール導体２ａｃ，２ｂｃ，２ｃｃとして構成され、スルーホール導体２ａｃ，２ｃｃは、プリント配線基板４の導体層Ｔ１から導体層Ｔ３まで貫通するように設けられ（導体層Ｔ１，Ｔ２とは絶縁される）、スルーホール導体２ｂｃは、プリント配線基板４の導体層Ｔ１から導体層Ｔ２まで貫通するように設けられ（導体層Ｔ１とは絶縁される）、これにより、スルーホール導体２ａｃ，２ｂｃ，２ｃｃは、信号線２ａ，２ｂ，２ｃのうちの導体層Ｔ２又はＴ３に配置された区間と、差動レシーバＩＣ３の３つの入力端子とを電気的に接続する。信号線２ａ，２ｃの中央の区間は、導体層Ｔ３上におけるパターン導体２ａｂ，２ｃｂとして構成され、信号線２ｂの中央の区間は、導体層Ｔ２におけるパターン導体２ｂｂとして構成される。パターン導体２ａｂ，２ｃｂは、誘電体層Ｄ３上に導体層Ｔ３として積層された導体材料（例えば、所定厚さ（３５μｍ等）の銅箔）に対してエッチングを行うことにより形成され、同様に、パターン導体２ｂｂは、誘電体層Ｄ２上に導体層Ｔ２として積層された導体材料をエッチングすることにより形成される。図８の構成では、パターン導体２ａｂ，２ｂｂ，２ｃｂのそれぞれの断面は、上に向かって次第に細くなるように、特に正三角形になるように形成される。本実施形態では、導体層Ｔ３におけるパターン導体２ａｂ，２ｃｂ以外の部分からは導体材料がすべて除去されて誘電体材料によって充填され、導体層Ｔ２におけるパターン導体２ｂｂ以外の部分からは導体材料がすべて除去されて誘電体材料によって充填され、また、導体層Ｔ１，Ｔ４は接地導体として構成され、パターン導体２ａｂ，２ｂｂ，２ｃｂを形成した導体層Ｔ２，Ｔ３を上下から挟むように配置される。
【００６１】
このように、本実施形態の差動伝送線路２は、信号線２ａ，２ｂ，２ｃの断面形状を略正三角形に形成し、差動伝送線路２の長手方向に垂直な断面において、３本の信号線２ａ，２ｂ，２ｃの中心に対して対称に配置し、さらに、それぞれ隣り合う２本の信号線の間の中心線に対して対称となる形状に形成されることを特徴とする。これにより、信号線２ａ，２ｂ間の距離Ｌ１と、信号線２ｂ，２ｃ間の距離Ｌ２と、信号線２ｃ，２ａ間の距離Ｌ３とを互いに等しくすること（すなわち、３本の信号線２ａ，２ｂ，２ｃを互いに等間隔に配置すること）ができ、各信号線間のインピーダンスを等しくできるので、不要輻射ノイズの少ない差動伝送線路２を実現できる。
以下、図４を参照して、差動伝送線路２を用いて３つのビット情報信号を伝送する方法について詳述する。図４は、図７の差動伝送回路の回路図である。差動ドライバＩＣ１は差動ドライバ回路１ａ，１ｂ，１ｃを備えて構成され、差動レシーバＩＣ３は差動レシーバ回路３ａ，３ｂ，３ｃと終端抵抗Ｒａ，Ｒｂ，Ｒｃとを備えて構成される。
【００６２】
差動ドライバＩＣ１において、差動ドライバ回路１ａの＋側の出力端子ａ１は信号線２ａに接続され、その−側の出力端子ａ２は信号線２ｂに接続され、差動ドライバ回路１ｂの＋側の出力端子ｂ１は信号線２ｂに接続され、その−側の出力端子ｂ２は信号線２ｃに接続され、差動ドライバ回路１ｃの＋側の出力端子ｃ１は信号線２ｃに接続され、その−側の出力端子ｃ２は信号線２ａに接続される。差動ドライバ回路１ａ，１ｂ，１ｃはそれぞれ約３．５ｍＡの電流を駆動し、差動ドライバＩＣ１に到来するビット情報信号に応答して差動信号を発生させる。詳しくは、差動ドライバ回路１ａは、差動ドライバＩＣ１に到来する第１ビット情報信号に応答して、信号線２ａ，２ｂ間に電位差を生じるような差動信号を発生させる。例えば、ビット情報信号が「０」であるときには、差動ドライバ回路１ａは、＋側の出力端子ａ１から負の電位の信号を出力し、−側の出力端子ａ２から正の電位の信号を出力する一方、ビット情報信号が「１」であるときには、差動ドライバ回路１ａは、＋側の出力端子ａ１から正の電位の信号を出力し、−側の出力端子ａ２から負の電位の信号を出力する。同様に、差動ドライバ回路１ｂは、差動ドライバＩＣ１に到来する第２ビット情報信号に応答して、信号線２ｂ，２ｃ間に電位差を生じるような差動信号を発生させ、差動ドライバ回路１ｃは、差動ドライバＩＣ１に到来する第３ビット情報信号に応答して、信号線２ｃ，２ａ間に電位差を生じるような差動信号を発生させる。差動伝送線路２は、各信号線２ａ，２ｂ，２ｃ間において、例えば５０Ωの奇モードインピーダンスを有する。信号線２ａ，２ｂ，２ｃの電気的特性は互いに等しく平衡な伝送線路を形成し、この３本の信号線２ａ，２ｂ，２ｃにより３つのビット情報信号の伝送を行う。また、差動レシーバＩＣ３において、信号線２ａ，２ｂの対を終端するように終端抵抗Ｒａが設けられ、信号線２ｂ，２ｃの対を終端するように終端抵抗Ｒｂが設けられ、信号線２ｃ，２ａの対を終端するように終端抵抗Ｒｃが設けられる。終端抵抗Ｒａ，Ｒｂ，Ｒｃは、例えば差動インピーダンスと等しい１００Ωの抵抗値をそれぞれ有し、各終端抵抗Ｒａ，Ｒｂ，Ｒｃの両端には、差動ドライバ回路１ａ，１ｂ，１ｃが駆動した約３．５ｍＡの電流によって約３５０ｍＶの電圧（すなわち、約＋３５０ｍＶ又は約−３５０ｍＶの電圧）が生じる。差動レシーバ回路３ａは終端抵抗Ｒａ上を流れる電流の向きを判定し、この判定結果に基づいて、伝送された第１ビット情報信号を復元してＣＭＯＳレベルで出力する。同様に、差動レシーバ回路３ｂは終端抵抗Ｒｂ上を流れる電流の向きを判定して、伝送された第２ビット情報信号を復元してＣＭＯＳレベルで出力し、差動レシーバ回路３ｃは終端抵抗Ｒｃ上を流れる電流の向きを判定して、伝送された第３ビット情報信号を復元してＣＭＯＳレベルで出力する。
【００６３】
差動伝送線路２を介してビット情報信号が伝送されたとき、差動レシーバＩＣ３は以下のように、伝送される前のビット情報信号を復元する。
表３は、伝送されるビット情報信号と、信号線２ａ，２ｂ，２ｃのそれぞれにおける差動レシーバ回路３ａ，３ｂ，３ｃ側の端部における電位（終端電位）との関係を示したビット割り当て表である。終端電位の値は、説明の簡単化のために正規化してある。
【００６４】
【表３】
0005180634.tif 000008
【００６５】
ここで、各信号線２ａ，２ｂ，２ｃの終端電位について説明する。１本の信号線には、ドライバ側において、２つの差動ドライバ回路によって発生された２つの電圧信号Ｖ１，Ｖ２が重畳されて印加され、レシーバ側において、レシーバ全体のインピーダンスＺが装荷される。信号線の内部抵抗をｒとすると、信号線の終端電位Ｖは次式で表される。
【００６６】
【数５】
0005180634.tif 000009
【００６７】
ここで、ｒ≪Ｚとおくことができるので、近似的に次式で表される。
【００６８】
【数６】
0005180634.tif 000010
【００６９】
表４は、各終端抵抗Ｒａ，Ｒｂ，Ｒｃにおける電流方向を示した表である。
【００７０】
【表４】
0005180634.tif 000011
【００７１】
このように、差動伝送線路２の各信号線２ａ，２ｂ，２ｃに加わる電圧は、いずれのビット情報信号を伝送する場合においてもトータルで０となり、各信号線２ａ，２ｂ，２ｃから輻射されるノイズが互いに打ち消しあうため、ノイズの少ない伝送が可能である。
なお、本発明の実施形態に係る差動伝送線路を含む多重差動伝送システムについては、第１の実施形態と同様であるので説明を省略する。
以上説明した実施形態では、差動伝送線路２の奇モードインピーダンスを５０Ωとし、その差動インピーダンスを１００Ωとして説明したが、インピーダンスはその他の値をとってもよい。また、説明した実施形態では、差動ドライバＩＣ１の中に３つの差動ドライバ回路１ａ，１ｂ，１ｃが形成され、差動レシーバＩＣ３の中に３つの終端抵抗Ｒａ，Ｒｂ，Ｒｃと３つの差動レシーバ回路３ａ，３ｂ，３ｃが形成された場合を例として説明したが、１つのＩＣに１つの回路が形成されたＩＣを複数個プリント配線基板４に実装することによっても、同様の効果を有する。また、説明した実施形態では、差動レシーバＩＣ３の中に終端抵抗Ｒａ，Ｒｂ，Ｒｃが形成された場合を例として説明したが、終端抵抗Ｒａ，Ｒｂ，Ｒｃを外付け部品としてプリント配線基板４上に実装することによっても、同様の効果を有する。また、説明した実施形態では、エッチングにより信号線２ａ，２ｂ，２ｃのパターン導体２ａｂ，２ｂｂ，２ｃｂを作成する場合を例として説明したが、印刷により信号線２ａ，２ｂ，２ｃのパターンを作成することによっても、同様の効果を有する。また、説明した実施形態では、導体層Ｔ２及びＴ３には信号線２ａ，２ｂ，２ｃのパターン導体２ａｂ，２ｂｂ，２ｃｂのみが形成されている場合を例として説明したが、差動伝送線路２に対して影響しないように離隔させて、導体層Ｔ２及びＴ３に他の回路要素を設けてもよい。また、説明した実施形態では、ＬＶＤＳを例として説明したが、その他の差動伝送方式であっても、同様の効果を有する。
【００７２】
本実施形態の差動伝送線路２によれば、３本の信号線２ａ，２ｂ，２ｃを有する差動伝送線路において、３本の信号線２ａ，２ｂ，２ｃの各信号線間の距離及び差動インピーダンスを一定に保つことができるので、互いの電磁界を打ち消すことが可能となり、低輻射ノイズの多重差動伝送を実現できる。特に３本の信号線２ａ，２ｂ，２ｃの断面形状を略正三角形とすることで、従来の積層工法を使って容易に差動伝送線路２を製造することができる。
≪変形例≫
図９は、本発明の第３の実施形態の第１の変形例に係る差動伝送回路の断面図である。図８に説明した実施形態では、信号線２ａ，２ｂ，２ｃの断面形状を略正三角形に形成したが、図９の変形例ではそれに代わって、信号線２ａ，２ｂ，２ｃの断面形状を円形に形成することを特徴とする。この場合もまた、図８の場合と同様に、差動伝送線路２の長手方向に垂直な断面において、３本の信号線２ａ，２ｂ，２ｃのうちの隣り合う２本の信号線の対はそれぞれ、当該信号線の対の間の中心線に対して対称となる断面形状を有する。以下、図８の実施形態との相違点について詳述する。
【００７３】
図９の差動伝送線路２では、円形の断面形状を有する信号線２ａ，２ｂ，２ｃが正三角形の頂点にそれぞれ位置するように、３本の信号線の中心に対して対称に配置される。図９の信号線２ａ，２ｂ，２ｃは、円形の断面形状を有する導線からなり、プリント配線基板４の製造過程においてそのような導線を誘電体層Ｄ３及びＤ２上に接着布線し、その上に他の層を積層することによって、図９のように信号線２ａ，２ｂ，２ｃを層間に埋め込むことができる。円形の断面形状を有する３本の信号線２ａ，２ｂ，２ｃをこのように配置することで、それぞれ隣り合う２本の信号線の間の中心線に対して対称となる形状に形成できる。これにより、３本の信号線２ａ，２ｂ，２ｃを等間隔に配置することができ、各信号線間のインピーダンスを等しくできるので、不要輻射ノイズの少ない差動伝送線路を実現できる。
【００７４】
なお、以上の説明では、円形の断面形状を有する導線を誘電体層上に接着布線して信号線２ａ，２ｂ，２ｃを形成する場合を例として述べたが、無電解メッキ、蒸着等のほかの方法で形成しても、同様の効果を有する。
図１０は、本発明の第３の実施形態の第２の変形例に係る差動伝送回路の断面図である。差動伝送線路２の信号線２ａ，２ｂ，２ｃの断面形状は、正三角形や円形に限定されることなく、他の多角形などであってもよい。図１０の変形例では、正方形の断面形状を有する信号線２ａ，２ｂ，２ｃが同一円周上に略等間隔に配置され、従って正三角形の頂点にそれぞれ位置するように、３本の信号線の中心に対して対称に配置される場合を示す。図１０の信号線２ａ，２ｂ，２ｃの断面形状は、図８の場合と同様に導体材料をエッチングすることにより形成することができる。
【００７５】
なお、図９及び図１０に示す例では、円形及び正方形の断面形状を有する信号線２ａ，２ｂ，２ｃの場合を例として説明したが、断面形状が楕円、台形、他の正多角形等で、それぞれ隣り合う２本の信号線の間の中心線に対して対称となる形状であっても、同様の効果を有する。
図１１は、本発明の第３の実施形態の第３の変形例に係る差動伝送回路の断面図である。図１１の差動伝送線路２は、コプレナー線路として形成されたことを特徴とする。
図１１において、差動伝送線路２を設ける基板は、誘電体層Ｄ４と、その上面と下面に形成された導体層Ｔ５，Ｔ６とを備えた両面プリント配線基板として構成される。導体層Ｔ５は、ストリップ状の信号線２ｂと、信号線２ｂの左右に所定距離だけ離隔して設けられた導体層の接地部分Ｔ５ａ，Ｔ５ｂとを備え、従って信号線２ｂはコプレナー線路のストリップ導体として構成される。また、導体層Ｔ６は、互いに所定距離だけ離隔されたストリップ状の信号線２ａ，２ｃと、信号線２ａの左側に所定距離だけ離隔して設けられた導体層の接地部分Ｔ６ａと、信号線２ｃの右側に所定距離だけ離隔して設けられた導体層の接地部分Ｔ６ｂとを備え、従って信号線２ａ，２ｃはそれぞれ変形型のコプレナー線路（本明細書では単に「コプレナー線路」という。）のストリップ導体として構成される。信号線２ａ，２ｂ，２ｃは互いに平行に配置され、その断面を見たときには、図８等と同様に実質的に正三角形の頂点に位置するように配置される。差動ドライバＩＣ１及び差動レシーバＩＣ３は、導体層Ｔ５，Ｔ６のいずれかに設けられ、このとき、差動ドライバＩＣ１の出力端子及び差動レシーバＩＣ３の入力端子は、導体層Ｔ５，Ｔ６上のパターンと、誘電体層Ｄ４を貫通するスルーホール導体とを介して、信号線２ａ，２ｂ，２ｃに接続される。
【００７６】
また、図１１の誘電体層Ｄ４は、例えば比誘電率εｒ＝４．７を有する厚さ１．６ｍｍのＦＲ−４にて構成され、導体層Ｔ５，Ｔ６は、厚さ３５μｍの銅箔にて構成される。差動伝送線路２は、例えば、図１１に示す寸法を有して構成されることが可能である。
図１１の構成によれば、図８、図９及び図１０の構成に比較して、差動伝送線路２の製造工程を簡単化することができる。
［第４の実施形態］
図１２は、本発明の第４の実施形態に係る差動伝送回路の断面図である。差動伝送線路２の信号線の本数は３本に限定されず、４本以上の信号線を備えていてもよい。本実施形態において、４本の信号線２ｄ，２ｅ，２ｆ，２ｇは互いに平行に配置され、当該差動伝送線路２の長手方向に垂直な断面において、４本の信号線２ｄ，２ｅ，２ｆ，２ｇは同一円周上に略等間隔に配置され、従って正方形の頂点に位置するように配置されることを特徴とする。さらに、差動伝送線路２の長手方向に垂直な断面において、４本の信号線２ｄ，２ｅ，２ｆ，２ｇのうちの隣り合う２本の信号線の対はそれぞれ、当該信号線の対の間の中心線に対して対称となる断面形状を有することを特徴とする。
【００７７】
このように、本実施形態の差動伝送線路２は、信号線２ｄ，２ｅ間の距離Ｌ４と、信号線２ｅ，２ｆ間の距離Ｌ５と、信号線２ｆ，２ｇ間の距離Ｌ６と、信号線２ｇ，２ｄ間の距離Ｌ７とを互いに等しくすること（すなわち、信号線２ｄ，２ｅ，２ｆ，２ｇを互いに等間隔に配置すること）ができ、各信号線間のインピーダンスを等しくできるので、不要輻射ノイズの少ない差動伝送線路２を実現できる。
本発明の実施形態において、プリント配線基板４は、リジッドな基板として構成されてもよく、又はフレキシブル基板として構成されてもよい。また、基板の厚さ方向への構成は図示したものに限定せず、プリント配線基板４は、より多くの導体層及び誘電体層を備えた多層基板として構成されてもよい。
なお、本発明の具体的な構成は、前述の実施形態に限られるものではなく、発明の要旨を逸脱しない範囲で種々の変更および修正が可能である。
【産業上の利用可能性】
【００７８】
本発明の差動伝送線路は、３本以上の信号線を有する差動伝送線路において、差動ドライバＩＣの各出力端子から信号線並走区間までの距離を等長に形成することできるので、不要輻射ノイズの少ない差動伝送線路として有用である。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１の実施形態に係る差動伝送回路の概略構成を一部透視により示した斜視図である。
【図２】図１のＡ−Ａ’線における切断面を示す断面図である。
【図３】図１のＢ−Ｂ’線における切断面を示す断面図である。
【図４】図１の差動伝送回路の回路図である。
【図５】本発明の第２の実施形態に係る差動伝送回路の概略構成を一部透視により示した斜視図である。
【図６】図５の差動伝送回路の上面図である。
【図７】本発明の第３の実施形態に係る差動伝送回路の概略構成を一部透視により示した斜視図である。
【図８】図７のＡ−Ａ’線における切断面を示す断面図である。
【図９】本発明の第３の実施形態の第１の変形例に係る差動伝送回路の断面図である。
【図１０】本発明の第３の実施形態の第２の変形例に係る差動伝送回路の断面図である。
【図１１】本発明の第３の実施形態の第３の変形例に係る差動伝送回路の断面図である。
【図１２】本発明の第４の実施形態に係る差動伝送回路の断面図である。
【図１３】本発明の第１の実施形態に係る差動伝送線路を含む第１の多重差動伝送システムの構成を示すブロック図である。
【図１４】図１３の各差動ドライバ１ａ，１ｂ，１ｃの出力信号Ｓ１１ａ，Ｓ１１ｂ，Ｓ１２ａ，Ｓ１２ｂ，Ｓ１３ａ，Ｓ１３ｂの信号波形と、電流方向又は信号電圧の極性の定義と、割り当てられるビット情報の関係を示す波形図である。
【図１５】図１３の信号伝送路（差動伝送線路）２の信号線２ａ，２ｂ，２ｃを介して伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３の信号波形と割り当てられるビット情報の関係を示す波形図である。
【図１６】図１３の多重差動伝送システムにおいて伝送されるビット情報と、信号伝送路（差動伝送線路）２の各信号線２ａ，２ｂ，２ｃの各信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３との関係を示す図である。
【図１７】図１３の信号線２ａ，２ｂ，２ｃの各信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３を説明するための信号送信機１と各信号線２ａ，２ｂ，２ｃとの等価回路を示す回路図である。
【図１８】図１３の多重差動伝送システムにおいて伝送されるビット情報と、信号受信機３の各終端抵抗４１，４２，４３の終端電圧Ｖ１，Ｖ２，Ｖ３の極性との関係を示す図である。
【図１９】図１３の信号受信機３の各差動レシーバ３ａ，３ｂ，３ｃによって実行されるビット情報判定処理を示すフローチャートである。
【図２０】本発明の第１の実施形態に係る差動伝送線路を含む第２の多重差動伝送システムの構成を示すブロック図である。
【図２１】図２０の各差動ドライバ１ａ，１ｂ，１３Ａの出力信号Ｓ１１ａ，Ｓ１１ｂ，Ｓ１２ａ，Ｓ１２ｂ，Ｓ１３ａ，Ｓ１３ｂの信号波形を示す信号波形図である。
【図２２】図２０の信号伝送路（差動伝送線路）２の信号線２ａ，２ｂ，２ｃを介して伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３の信号波形と割り当てられるビット情報の関係を示す波形図である。
【図２３】図２０の多重差動伝送システムにおいて伝送されるビット情報と、各信号線２ａ，２ｂ，２ｃを伝送する伝送信号の信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３と、信号受信機３Ａの各終端抵抗４１，４２，４３の終端電圧Ｖ１，Ｖ２，Ｖ３とその極性との関係を示す図である。
【図２４】図２０の多重差動伝送システムにおいて信号受信機３Ａの各差動レシーバ３ａ，３ｂ，３ｃ及び比較器２５によって実行されるビット情報判定処理の第１の実施例を示すフローチャートである。
【図２５】第２の多重差動伝送システムの変形例に係る多重差動伝送システムの構成を示すブロック図である。
【図２６】図２５の多重差動伝送システムにおいて信号受信機３Ｂの復号処理器５０によって実行されるビット情報判定処理の第２の実施例を示すフローチャートである。
【図２７】本発明の第１の実施形態に係る差動伝送線路を含む第３の多重差動伝送システム（図２０の構成を用いて設定条件のみ異なる。）において伝送されるビット情報と、各信号線２ａ，２ｂ，２ｃを伝送する伝送信号の各信号電圧Ｖｓ１，Ｖｓ２，Ｖｓ３と、信号受信機３Ｂの各終端抵抗４１，４２，４３の終端電圧Ｖ１，Ｖ２，Ｖ３とその極性との関係を示す図である。
【図２８】第３の多重差動伝送システムにおいて信号受信機３Ｂの各差動レシーバ３ａ，３ｂ，３ｃ及び比較器２５によって実行されるビット情報判定処理の第３の実施例を示すフローチャートである。
【図２９】第３の多重差動伝送システムの変形例に係る多重差動伝送システム（図２５の構成を用いて設定条件のみ異なる。）において信号受信機３Ｂの復号処理器５０によって実行されるビット情報判定処理の第４の実施例を示すフローチャートである。
【図３０】第１の従来技術に係る差動伝送回路の回路図である。
【図３１】図３０の差動伝送回路の概略構成を示す斜視図である。
【図３２】第２の従来技術に係る差動伝送回路の概略構成を示す斜視図である。
【図３３】図３２のＣ−Ｃ’線における切断面を示す断面図である。
【符号の説明】
【００８０】
１，１Ａ…差動ドライバＩＣ、
１ａ，１ｂ，１ｃ…差動ドライバ回路、
１Ｅａ，１Ｅｂ，１Ｅｃ…出力端子、
２…差動伝送線路、
２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ…信号線、
２ａａ，２ｂａ，２ｃａ，２ａｃ，２ｂｃ，２ｃｃ…スルーホール導体、
２ａｂ，２ｂｂ，２ｃｂ…パターン導体、
２ａｂ，２ｂｂ，２ｂｄ，２ｂｅ，２ｃｂ…パターン導体、
２ａｄ，２ａｅ，２ｃｄ，２ｃｅ…信号線折り返し部、
３，３Ａ…差動レシーバＩＣ、
３ａ，３ｂ，３ｃ…差動レシーバ回路、
３Ｅａ，３Ｅｂ，３Ｅｃ…入力端子、
４，４Ａ…プリント配線基板、
Ｄ１，Ｄ２，Ｄ３，Ｄ４…誘電体層、
Ｒａ，Ｒｂ，Ｒｃ…終端抵抗、
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ５ａ，Ｔ５ｂ，Ｔ６，Ｔ６ａ，Ｔ６ｂ…導体層。
【図１】
0005180634.tif 000012
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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