(57)【特許請求の範囲】
【請求項１】
高不純物濃度の第１導電型の半導体基板と、前記半導体基板の表面に設けられた、第１導電型半導体領域と第２導電型半導体領域とを交互に配置した並列ｐｎ層と、前記並列ｐｎ層の前記第２導電型半導体領域または前記第１導電型半導体領域のどちらかに設けられたトレンチと、前記トレンチの内面に設けられた絶縁膜と、前記絶縁膜を介して設けられたゲート電極と、を備える半導体装置において、
前記トレンチの少なくとも底面の角部を覆うように、角のない形状の第１導電型の表面バッファ領域が設けられており、
前記半導体基板と、前記並列ｐｎ層の前記第２導電型半導体領域との間に、該第２導電型半導体領域より高不純物濃度の第２導電型層が設けられていることを特徴とする半導体装置。
【請求項２】
前記表面バッファ領域は、熱拡散させた形状であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板と、前記並列ｐｎ層との間に、第１導電型の裏面バッファ領域が設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記表面バッファ領域は、前記トレンチの底面の角部の近傍にのみ設けられていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
高不純物濃度の第１導電型の半導体基板の表面に、第１導電型半導体または第２導電型半導体を生成する半導体生成工程と、
絶縁膜マスクをマスクとして、前記半導体生成工程で生成した一方の導電型の半導体に第１トレンチを形成する第１トレンチ形成工程と、
前記第１トレンチに、他方の導電型の半導体を生成することで、一方の導電型の半導体領域と他方の導電型の半導体領域とを交互に配置した並列ｐｎ層を形成する並列ｐｎ層形成工程と、
前記絶縁膜マスクをマスクとして、前記他方の導電型の半導体領域に第２トレンチを形成する第２トレンチ形成工程と、
前記第２トレンチの内部に、ゲート酸化膜を介してゲート電極を形成するゲート電極形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
高不純物濃度の第１導電型の半導体基板の表面に、第１導電型半導体または第２導電型半導体を生成する半導体生成工程と、
絶縁膜マスクをマスクとして、前記半導体生成工程で生成した一方の導電型の半導体に第１トレンチを形成する第１トレンチ形成工程と、
前記第１トレンチに、他方の導電型の半導体を生成することで、一方の導電型の半導体領域と他方の導電型の半導体領域とを交互に配置した並列ｐｎ層を形成する並列ｐｎ層形成工程と、
前記他方の導電型の半導体を研磨して、前記絶縁膜マスクと前記他方の導電型の半導体領域との高さを揃える高さ揃え工程と、
前記絶縁膜マスクを除去することで、第２トレンチを形成する第２トレンチ形成工程と、
前記第２トレンチの内部に、ゲート酸化膜を介してゲート電極を形成するゲート電極形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記半導体生成工程の前に、前記半導体基板の表面に、第１導電型の裏面バッファ領域を形成する裏面バッファ領域形成工程を含むことを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記半導体生成工程の前に、前記半導体基板の表面に、第２導電型のエピタキシャル層を形成するエピタキシャル層形成工程を含むことを特徴とする請求項５〜７のいずれか一つに記載の半導体装置の製造方法。
【請求項９】
前記第２トレンチ形成工程と、前記ゲート電極形成工程との間に、
前記第２トレンチの少なくとも底面の角部に第１導電型の不純物をイオン注入するイオン注入工程を含み、
前記ゲート電極形成工程の後に、
前記イオン注入工程においてイオン注入された第１導電型の不純物に熱拡散を行い、前記第２トレンチの底面の角部に表面バッファ領域を形成する表面バッファ領域形成工程を含むことを特徴とする請求項５〜８のいずれか一つに記載の半導体装置の製造方法。
【請求項１０】
前記イオン注入工程においては、前記第２トレンチの底面の中央部に、第１導電型の不純物をイオン注入しないことを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、大電力用の縦型半導体装置に関するものであり、特に、半導体基板の一部に超接合層を有する半導体装置に関する。
【背景技術】
【０００２】
従来、パワーエレクトロニクス分野における電源機器の小型化や高性能化のため、電力用半導体装置では、高耐圧化や大電流化とともに、低損失化、高破壊耐量化、高速化が求められている。このために、半導体装置の基板構造としては、超接合型基板が提案されており、表面構造としては、縦型ＭＯＳパワーデバイス構造が提案されている。
【０００３】
半導体装置の基板構造としては、単一の導電型を有する半導体基板と、超接合型基板と、が広く知られている。超接合型基板は、第１導電型の半導体基板と、第２導電型の半導体層と、の間に、半導体基板と垂直な方向に第１導電型と第２導電型の半導体領域が交互に形成された超接合層（並列ｐｎ層）を有している（例えば、下記特許文献１、下記特許文献２、下記特許文献３参照。）。この超接合型基板は、第１導電型と第２導電型の半導体領域の濃度がそれぞれ高い場合でも、オフ時に超接合層全体に空間電荷領域を広げることができる。したがって、特に高耐圧の半導体装置においてオン抵抗を小さくすることができる。
【０００４】
なお、本明細書において、ｎまたはｐを冠した半導体は、それぞれ電子、正孔が多数キャリアであることを意味する。また、ｎ+やｎ-などのように、ｎやｐに付す「+」または「-」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高濃度または比較的低濃度であることを表す。
【０００５】
このような縦型ＭＯＳデバイスの一例について説明する。図６０は、第１従来例の縦型ＭＯＳデバイスの構成を示す平面図である。また、図６１は、図６０の切断線Ｄ−Ｄ'における断面構造を示す断面図である。図６１に示すように、ｎ++ドレイン領域である抵抗率の低いｎ++基板４１の第１主面側の表面に、ｎ型ドリフト領域（第１導電型半導体領域）４２およびｐ型仕切領域（第２導電型半導体領域）４３からなる並列ｐｎ層（超接合層）が設けられている。並列ｐｎ層は、オン状態ではｎ型ドリフト領域４２に電流を流すとともに、オフ状態ではｎ型ドリフト領域４２およびｐ型仕切領域４３を空乏化する。このように、ｎ型ドリフト領域４２と、ｐ型仕切領域４３とが交互に配置された並列ｐｎ層と、ｎ++基板４１と、からなる並列ｐｎ構造の半導体基板が形成されている。
【０００６】
並列ｐｎ構造の半導体基板の第１の主面側には、プレーナ型のＭＯＳ構造が形成されている。ｐ型仕切領域４３の上部には、ｐベース領域４８が設けられている。ｐベース領域４８には、第１ｎ+ソース領域４９ａと第２ｎ+ソース領域４９ｂが互いに離れて設けられている。第１ｎ+ソース領域４９ａと第２ｎ+ソース領域４９ｂは、図示してないが、そのストライプの端部において連結された環状である場合が多い。また、ｐベース領域４８には、第１ｎ+ソース領域４９ａと第２ｎ+ソース領域４９ｂとに接するように、ｐ+ピックアップ領域５０が設けられている。ｐ+ピックアップ領域５０は、第１ｎ+ソース領域４９ａと第２ｎ+ソース領域４９ｂの下側の一部を占めている。
【０００７】
また、ｎ型ドリフト領域４２と、ｐベース領域４８の、ｎ型ドリフト領域４２と第１ｎ+ソース領域４９ａまたは第２ｎ+ソース領域４９ｂとに挟まれた領域上に、ゲート酸化膜４６を介してゲート電極４７が設けられている。ソース電極５１は、ｐ+ピックアップ領域５０、第１ｎ+ソース領域４９ａおよび第２ｎ+ソース領域４９ｂに接している。ドレイン電極５２は、並列ｐｎ構造の半導体基板の第２の主面側、すなわちｎ++基板４１の第２主面側の表面に接している。
【０００８】
ｐベース領域４８は、ゲート酸化膜４６との界面の近傍でｎ型ドリフト領域４２に張り出す。ここで、ｎ型ドリフト領域４２の表面の、ｐベース領域４８以外の部分（ｎ型ドリフト領域４２の残し部分）の幅（ネック長）をＬｎ３とする。
【０００９】
並列ｐｎ層のｎ型ドリフト領域４２とｐ型仕切領域４３とはストライプ状に設けられている。そして、並列ｐｎ構造の半導体基板の表面で、ゲート電極４７はストライプ状に設けられ、図示しない端部において隣接するゲート電極と繋がっている。ソース電極５１は図示してないＢＰＳＧ等の層間絶縁膜を介してゲート電極４７上をシート状に覆っている。また、ゲート電極４７の下の領域に、ゲート電極４７の長手方向と平行な方向に、ｎ型ドリフト領域４２の残し部分がストライプ状に設けられている。
【００１０】
図６０または図６１に示すような、並列ｐｎ層を有する縦型ＭＯＳデバイスは、ｎ型ドリフト領域４２の濃度Ｎ0と、ｐ型仕切領域４３の濃度Ｐ0と、のチャージバランスによって耐圧が決まり、ｎ型ドリフト領域４２の濃度Ｎ0によってオン抵抗が決まる。したがって、ｎ型ドリフト領域のみによって耐圧が決まる、従来の単一の導電型を有する半導体基板を用いた縦型ＭＯＳデバイスに比べると、オン抵抗−耐圧のトレードオフ関係が改善する。特に、図６０に示すように、ゲート電極４７の長手方向をｎ型ドリフト領域４２の奥行き方向と平行にすることで、電流の無駄な回り込みが抑制されて、オン抵抗が大幅に低くなる。
【００１１】
ここで、図６０または図６１に示す半導体装置において、デバイスの微細化を行うためには、並列ｐｎ構造の半導体基板の第１主面側に形成する表面構造を微細化する必要がある。したがって、ゲート電極４７の幅を狭くしなければならない。一方、ｐベース領域４８は、ゲート電極４７をマスクとして、例えばホウ素などのｐ型不純物をイオン注入し、熱拡散を行うことで形成される。このとき、横拡散によってｐベース領域４８が張り出すため、ｎ型ドリフト領域４２の幅Ｗｎが狭まると、ｎ型ドリフト領域４２のネック長Ｌｎ３も狭まり、オン抵抗が上昇する。さらに、ｎ型ドリフト領域４２のネック長Ｌｎ３がゼロになる可能性もあり、この場合、トランジスタがオンしなくなってしまう。
【００１２】
ここで、微細化に対応する方法としては、トレンチゲート型の半導体装置が提案されている（例えば、下記特許文献４、下記特許文献５、下記特許文献６参照。）。図６２は、第２従来例のトレンチゲート型の半導体装置の構造を示す断面図である。図６２においては、第２従来例として、特許文献４に記載された半導体装置について説明する。図６２に示すように、並列ｐｎ層のｎ型ドリフト領域２の上部に、第１ｎ+ソース領域９ａおよび第２ｎ+ソース領域９ｂと、に接しかつ、ｐベース領域８を貫通するトレンチゲート用のトレンチ（第２トレンチ）４が設けられている。また、この第２トレンチ４の内部には、ゲート酸化膜６を介してゲート電極７が設けられている。さらに、第２トレンチ４の下の領域には、ｎ型表面バッファ領域６５が設けられている。後述するように、ｎ型表面バッファ領域６５は、エピタキシャル成長法によって形成されているため角のある形状となっている。
【００１３】
図６３〜図６８は、第２従来例のトレンチゲート型の半導体装置の製造方法を順に示す断面図である。従来のトレンチゲート型の半導体装置は、まず、図６３に示すように、ｎ++基板１の第１主面側に、ｐ型仕切領域となるｐ型半導体３３をエピタキシャル成長させる。そして、ｐ型半導体３３の表面に酸化膜を成長させる。ついで、酸化膜のパターニングを行い、ｎ型ドリフト領域を形成する領域に開口部の設けられた第１酸化膜マスク７１を形成する。
【００１４】
ついで、図６４に示すように、第１酸化膜マスク７１をマスクとして、ｎ型ドリフト領域２を形成するための並列ｐｎ層形成用トレンチ（第１トレンチ）２２を、ｎ++基板１に達するように形成する。ついで、第１トレンチ２２にｎ型半導体を埋め込み、平坦化する。さらに、第１酸化膜マスク７１を除去する。
【００１５】
ついで、図６５に示すように、並列ｐｎ層の表面にｎ型半導体３５をエピタキシャル成長させる。さらに、第２酸化膜マスク７２をマスクとして、ｐ型の不純物をイオン注入し、ｎ型半導体を区画化し、第２酸化膜マスク７２を除去する。このようにして、図６６に示すように、ｎ型表面バッファ領域６５が形成される。ｎ型表面バッファ領域６５は、ｐ型の不純物をイオン注入して区画化されるため、ｐ型の不純物をイオン注入した部分は、外側に凸の拡散形状となる。よって、ｎ型表面バッファ領域６５は内側に凸の形状となるため、その下端のコーナーが鋭角な角部を有する。また、ｎ型半導体３５をエピタキシャル成長させ、選択的にトレンチを形成し、そのトレンチにｐ型半導体をエピタキシャル成長させた場合は、ｎ型表面バッファ領域６５の下端のコーナーが直角な角部を有することとなる。
【００１６】
ついで、図６７に示すように、チャネル領域（ｐベース領域８）となるｐ型半導体６８をエピタキシャル成長させる。さらに、図６８に示すように、図示しない第３酸化膜マスクをマスクとして、ｐ型半導体６８を貫通する第２トレンチ４を形成する。ついで、第２トレンチ４の内壁にゲート酸化膜６を形成し、ゲート酸化膜６の表面にゲート電極７を形成する。
【００１７】
ついで、図６２に示すように、第１ｎ+ソース領域９ａ、第２ｎ+ソース領域９ｂ、ｐ+ピックアップ領域１０を形成する。さらに、層間絶縁膜２４、ソース電極１１、ドレイン電極１２を形成する。このようにして、従来のトレンチゲート型の半導体装置が完成する。
【００１８】
また、特許文献５には、図６２に示した半導体装置において、第２トレンチ４の下のｎ型表面バッファ領域６５を省いた半導体装置が開示されている。
【００１９】
また、図６９は、第３従来例のトレンチゲート型の半導体装置の構造を示す断面図である。図６９においては、第３従来例として、特許文献６に記載された半導体装置について説明する。図６９に示すように、第２トレンチ８４の底面にゲート酸化膜６よりも厚い酸化膜８６が設けられている。さらに、並列ｐｎ層のｐ型仕切領域８３がｎ++基板１に達しておらず、フローティング領域となっている。
【００２０】
図７０〜図７５は、第３従来例のトレンチゲート型の半導体装置の製造方法を順に示す断面図である。従来の別のトレンチゲート型の半導体装置は、まず、図７０に示すように、ｎ++基板１の第１主面側に、ｎ型半導体３２をエピタキシャル成長させる。そして、ｎ型半導体３２の表面に酸化膜を成長させる。ついで、酸化膜のパターニングを行い、ｐ型仕切領域を形成する領域に開口部の設けられた第１酸化膜マスク７１を形成する。
【００２１】
ついで、図７１に示すように、第１酸化膜マスク７１をマスクとして、トレンチ８４を形成する。ついで、図７２に示すように、トレンチ８４の内壁に、犠牲酸化膜２３を形成する。
【００２２】
ついで、図７３に示すように、ｐ型不純物を高い加速度でイオン注入する。さらに、図７４に示すように、ｐ型不純物を低い加速度でイオン注入する。ついで、熱処理を行い、ｐ型不純物を熱拡散させる。これにより、図７５に示すように、ｐベース領域８とｐ型仕切領域８３が形成される。また、ｎ型半導体３２の、ｐベース領域８とｐ型仕切領域８３以外の部分が、ｎ型ドリフト領域８２となる。さらに、トレンチ８４の内壁にゲート酸化膜６を形成し、底面に厚い酸化膜８６を形成する。そしてトレンチ８４の内部に、ゲート酸化膜６および厚い酸化膜８６を介してゲート電極７を形成する。ついで、図６９に示すように、ｐベース領域８の表面に第１ｎ+ソース領域９ａ、第２ｎ+ソース領域９ｂおよびｐ+ピックアップ領域１０を形成し、層間絶縁膜２４およびソース電極１１を形成する。また、ｎ++基板１の第２主面側にドレイン電極１２を形成する。このようにして、第３従来例のトレンチゲート型の半導体装置が完成する。
【００２３】
これらの方法により形成することで、ｐベース領域同士がトレンチによって隔てられるため、微細化しても、ｎ型ドリフト領域のネック長を所定の距離にすることができる。したがって、低いオン抵抗を保持することができる。また、ｐ型仕切領域とｎ型ドリフト領域とを所望のチャージバランスにすることができるため、オン抵抗−耐圧のトレードオフ関係を改善することができる。
【００２４】
【特許文献１】特開平９−２６６３１１号公報
【特許文献２】米国特許第５２１６２７５号明細書
【特許文献３】特開２００４−１１９６１１号公報
【特許文献４】特開２００３−１２４４６４号公報
【特許文献５】特開２００７−５５１６号公報
【特許文献６】特開２００７−１５８２７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、上述した特許文献４または特許文献５の技術では、並列ｐｎ層を形成するための第１トレンチと、ゲート電極を埋め込むための第２トレンチと、を異なるマスクによって形成する。したがって、並列ｐｎ構造を微細化すると、マスクずれの影響を受けやすくなる。図７６は、第２従来例のトレンチゲート型半導体装置の問題点を示す図である。図７６に示すように、第１トレンチと、第２トレンチ４と、がマスクずれを起こすことで、第２トレンチ４の側壁が、並列ｐｎ層のｎ型ドリフト領域２とｐ型仕切領域３との界面からずれた位置に形成される。このため、第２トレンチ４の下の、ｎ型表面バッファ領域６５とｎ型ドリフト領域２との界面の近傍（破線Ｅで囲んだ領域）に電界が集中する。これによって、デバイスの耐圧が下がるという問題がある。したがって、微細化することが困難である。
【００２６】
さらに、第２トレンチの下の領域に設けられたｎ型表面バッファ領域を、エピタキシャル成長とイオン注入によって形成するため、製造が複雑になり、コストがかかるという問題がある。
【００２７】
一方、特許文献６の技術では、並列ｐｎ層を形成するための並列ｐｎ層形成用トレンチを形成する必要がない。すなわち、半導体装置の製造過程において、トレンチを形成する工程が、トレンチゲート用トレンチを形成する工程の１回のみである。このため、製造が簡単であり、安価である。しかしながら、並列ｐｎ層のｐ型仕切領域をイオン注入と熱処理によって形成するため、並列ｐｎ層を微細化すると、隣り合うｐ型仕切領域同士が近接する。そして、図７７に示すように、トレンチ８４からのｐ型仕切領域８３の張り出しの幅Ｘｓｐと、トレンチ８４同士の間隔Ｓｔと、が、次の（１）式の関係を満たすと、隣り合うｐ型仕切領域８３同士がつながってしまう。
【００２８】
Ｓｔ＜２・Ｘｓｐ・・・（１）
【００２９】
このため、隣り合うｐ型仕切領域８３が重なった領域（破線Ｆで囲んだ領域）に電流が流れなくなるという問題がある。したがって、微細化することが困難である。
【００３０】
この発明は、上述した従来技術による問題点を解消するため、並列ｐｎ構造の半導体基板を有する半導体装置において、微細化をしても、オン抵抗が低く、かつ高耐圧な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３１】
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、高不純物濃度の第１導電型の半導体基板と、前記半導体基板の表面に設けられた、第１導電型半導体領域と第２導電型半導体領域とを交互に配置した並列ｐｎ層と、前記並列ｐｎ層の前記第２導電型半導体領域または前記第１導電型半導体領域のどちらかに設けられたトレンチと、前記トレンチの内面に設けられた絶縁膜と、前記絶縁膜を介して設けられたゲート電極と、を備える半導体装置において、前記トレンチの少なくとも底面の角部を覆うように、角のない形状の第１導電型の表面バッファ領域が設けられており、前記半導体基板と、前記並列ｐｎ層の前記第２導電型半導体領域との間に、該第２導電型半導体領域より高不純物濃度の第２導電型層が設けられていることを特徴とする。
【００３２】
また、この発明にかかる半導体装置は、上述した発明において、前記表面バッファ領域は、熱拡散させた形状であることを特徴とする。
【００３３】
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板と、前記並列ｐｎ層との間に、第１導電型の裏面バッファ領域が設けられていることを特徴とする。
【００３５】
また、この発明にかかる半導体装置は、上述した発明において、前記表面バッファ領域は、前記トレンチの底面の角部の近傍にのみ設けられていることを特徴とする。
【００３６】
また、この発明にかかる半導体装置の製造方法は、高不純物濃度の第１導電型の半導体基板の表面に、第１導電型半導体または第２導電型半導体を生成する半導体生成工程と、絶縁膜マスクをマスクとして、前記半導体生成工程で生成した一方の導電型の半導体に第１トレンチを形成する第１トレンチ形成工程と、前記第１トレンチに、他方の導電型の半導体を生成することで、一方の導電型の半導体領域と他方の導電型の半導体領域とを交互に配置した並列ｐｎ層を形成する並列ｐｎ層形成工程と、前記絶縁膜マスクをマスクとして、前記他方の導電型の半導体領域に第２トレンチを形成する第２トレンチ形成工程と、前記第２トレンチの内部に、ゲート酸化膜を介してゲート電極を形成するゲート電極形成工程と、を含むことを特徴とする。
【００３７】
また、この発明にかかる半導体装置の製造方法は、高不純物濃度の第１導電型の半導体基板の表面に、第１導電型半導体または第２導電型半導体を生成する半導体生成工程と、絶縁膜マスクをマスクとして、前記半導体生成工程で生成した一方の導電型の半導体に第１トレンチを形成する第１トレンチ形成工程と、前記第１トレンチに、他方の導電型の半導体を生成することで、一方の導電型の半導体領域と他方の導電型の半導体領域とを交互に配置した並列ｐｎ層を形成する並列ｐｎ層形成工程と、前記他方の導電型の半導体を研磨して、前記絶縁膜マスクと前記他方の導電型の半導体領域との高さを揃える高さ揃え工程と、前記絶縁膜マスクを除去することで、第２トレンチを形成する第２トレンチ形成工程と、前記第２トレンチの内部に、ゲート酸化膜を介してゲート電極を形成するゲート電極形成工程と、を含むことを特徴とする。
【００３８】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体生成工程の前に、前記半導体基板の表面に、第１導電型の裏面バッファ領域を形成する裏面バッファ領域形成工程を含むことを特徴とする。
【００３９】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体生成工程の前に、前記半導体基板の表面に、第２導電型のエピタキシャル層を形成するエピタキシャル層形成工程を含むことを特徴とする。
【００４０】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２トレンチ形成工程と、前記ゲート電極形成工程との間に、前記第２トレンチの少なくとも底面の角部に第１導電型の不純物をイオン注入するイオン注入工程を含み、前記ゲート電極形成工程の後に、前記イオン注入工程においてイオン注入された第１導電型の不純物に熱拡散を行い、前記第２トレンチの底面の角部に表面バッファ領域を形成する表面バッファ領域形成工程を含むことを特徴とする。
【００４１】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記イオン注入工程においては、前記第２トレンチの底面の中央部に、第１導電型の不純物をイオン注入しないことを特徴とする。
【００４２】
上述した発明によれば、ゲート電極を埋め込むためのトレンチの底面に接する第１導電型の表面バッファ領域を、例えばイオン拡散と熱拡散により、簡単に形成することができる。
【００４３】
また、上述した発明によれば、並列ｐｎ層を形成するための第１トレンチと、ゲート電極を埋め込むための第２トレンチと、を同一の酸化膜マスクを用いて形成することができる。したがって、第１トレンチと第２トレンチとのマスクずれを防ぐことができる。
【発明の効果】
【００４４】
本発明にかかる半導体装置およびその製造方法によれば、並列ｐｎ構造の半導体基板を有する半導体装置において、微細化をしても、オン抵抗を低く、かつ耐圧を高くすることができるという効果を奏する。
【発明を実施するための最良の形態】
【００４５】
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００４６】
（実施の形態１）
図１は、本発明の実施の形態１にかかる半導体装置の構造を示す平面図である。また、図２は、図１の切断線Ａ−Ａ'の断面構造を示す断面図である。図２に示すように、実施の形態１にかかる半導体装置は、並列ｐｎ構造の半導体基板を用いて作製されている。並列ｐｎ構造の半導体基板は、ｎ+ドレイン領域である抵抗率の低いｎ++基板１の第１主面側の表面に、ｎ型ドリフト領域（第１導電型半導体領域）２およびｐ型仕切領域（第２導電型半導体領域）３からなる並列ｐｎ層が設けられている。
【００４７】
ｎ型ドリフト領域２の上部には、ｐベース領域８が設けられている。ｐベース領域８の表面には、第１ｎ+ソース領域９ａと第２ｎ+ソース領域９ｂが互いに離れて設けられている。さらに、第１ｎ+ソース領域９ａと第２ｎ+ソース領域９ｂとの間に、ｐ+ピックアップ領域１０が設けられている。
【００４８】
ｐ型仕切領域３には、ゲート電極を埋め込むためのトレンチ（第２トレンチ）４が設けられており、第２トレンチ４の内部には、ゲート酸化膜６を介して、ゲート電極７が設けられている。ゲート電極７は、例えば、ポリシリコンである。上述したｎ++基板１から第１ｎ+ソース領域９ａ、第２ｎ+ソース領域９ｂおよびｐ+ピックアップ領域１０までが並列ｐｎ構造の半導体基板である。
【００４９】
並列ｐｎ構造の半導体基板の表面の第１主面側には、層間絶縁膜２４が設けられている。層間絶縁膜２４には開口部が設けられており、この開口部において、ソース電極１１が、ｐ+ピックアップ領域１０、第１ｎ+ソース領域９ａおよび第２ｎ+ソース領域９ｂに接している。ドレイン電極１２は、並列ｐｎ構造の半導体基板の第２の主面側、すなわちｎ++基板１の第２主面側の表面に接している。また、図１に示すように、ゲート電極７の奥行き方向と、ｎ型ドリフト領域２およびｐ型仕切領域３の奥行き方向と、が平行である。
【００５０】
つぎに、実施の形態１にかかる半導体装置の製造方法について説明する。図３〜図７は、実施の形態１にかかる半導体装置の製造方法について順に示す断面図である。実施の形態１にかかる半導体装置は、まず、ｎ++基板の第１主面側に、ｎ型ドリフト領域となるｎ型半導体をエピタキシャル成長させる。そして、ｎ型半導体の表面層に、絶縁膜、例えば酸化膜を堆積する。ついで、酸化膜のパターニングを行い、ｐ型仕切領域を形成する領域に開口部の設けられた酸化膜マスクを形成する。そして、図３に示すように、酸化膜マスク２１をマスクとして、ｐ型仕切領域を形成するための並列ｐｎ構造形成用トレンチ（第１トレンチ）２２を、ｎ++基板１に達するように形成する。
【００５１】
ついで、図４に示すように、ｐ型仕切領域となるｐ型半導体３３を堆積して、第１トレンチ２２にｐ型半導体３３を埋め込む。ついで、図５に示すように、表面のｐ型半導体３３をＣＭＰ研磨し酸化膜マスク２１を残したまま、つぎにｐ型半導体３３をオーバーエッチングして、ｐ型仕切領域３を形成する。このとき、ｐ型仕切領域３の高さを、ｎ型ドリフト領域２の高さより低くする。これによって形成された、ｐ型仕切領域３とｎ型ドリフト領域２との段差が第２トレンチ４となる。ついで、図６に示すように、熱酸化を行い、第２トレンチ４の内壁に犠牲酸化膜２３を形成する。そして、酸化膜マスク２１と、犠牲酸化膜２３と、を除去する。
【００５２】
ついで、図７に示すように、第２トレンチ４の内壁に沿って、ゲート酸化膜６を成長させ、ゲート電極７を埋め込む。そして、隣り合う第２トレンチ４に挟まれた部分におけるｎ型ドリフト領域２にｐベース領域８およびｎ型層１９を形成する。
【００５３】
ついで、図２に示すように、ｎ型層にｐベース領域８まで達するｐ+ピックアップ領域１０を形成する。このｐ+ピックアップ領域１０によって区切られたｎ型層が、それぞれ、第１ｎ+ソース領域９ａおよび第２ｎ+ソース領域９ｂとなる。そして、層間絶縁膜２４を堆積させて、ｐ+ピックアップ領域１０、第１ｎ+ソース領域９ａおよび第２ｎ+ソース領域９ｂに達する開口部を形成する。さらに、ｐ+ピックアップ領域１０、第１ｎ+ソース領域９ａおよび第２ｎ+ソース領域９ｂに接するようにソース電極１１を形成する。また、ｎ++基板１の第２主面側に、ドレイン電極１２を形成する。このようにして、実施の形態１にかかる半導体装置が完成する。
【００５４】
つぎに、実施の形態１にかかる半導体装置と、第３従来例（図６９参照）と、を比較する。ここで、図３に示すように、酸化膜マスク２１の厚さを初期膜厚ｔ２１とし、第１トレンチ２２の深さをＤｔ２２とする。また、図２に示すように、第２トレンチ４の深さをＤｔ４とする。さらに、図３において、酸化膜マスク２１をマスクとして、ｎ型半導体に第１トレンチ２２を形成する際のエッチングの選択比（シリコン−酸化シリコン選択比）をＳとする。ここで、酸化膜マスク２１の厚さは、図５に示すように、第２トレンチ４を形成した後に、０．４μｍ程度残っていればよい。その理由は、図５にてｐ型半導体３３をオーバーエッチングする前に酸化膜２１上にまで成長したｐ型半導体３３をＣＭＰ研磨して平滑化するが、そのＣＭＰ研磨の停止を酸化膜２１の露出を検出するのに０．４μｍ程度の厚さが必要であるためである。この場合、初期膜厚ｔ２１は、次の（２）式で与えられる。
【００５５】
ｔ２１≧｛（Ｄｔ２２＋Ｄｔ４）／Ｓ｝＋０．４・・・（２）
【００５６】
ここで、例えば、第１トレンチ２２の深さＤｔ２２が４５μｍであり、第２トレンチ４の深さＤｔ４が３μｍまたは１０μｍである場合の、最低限必要な初期膜厚ｔ２１の値をｔ２１ｍｉｎとする。図８は、最低限必要な初期膜厚ｔ２１ｍｉｎと、選択比Ｓとの関係を示す特性図である。図８に示すように、選択比Ｓの値が高くなる程、最低限必要な初期膜厚ｔ２１ｍｉｎが減少する。例えば、Ｄｔ４が１０μｍの場合、選択比Ｓが９０以上で、最低限必要な初期膜厚ｔ２１ｍｉｎが、１μｍ程度となる。また、Ｄｔ４が３μｍの場合、選択比Ｓが９０以上で、最低限必要な初期膜厚ｔ２１ｍｉｎが、１μｍより小さくなる。したがって、選択比Ｓが９０以上のときに、最低限必要な初期膜厚ｔ２１ｍｉｎが、１μｍ以下となることがわかる。このように、マスクとなる酸化膜の厚さの最低限必要な初期膜厚が少ないため、スループットが向上する。
【００５７】
図９は、並列ｐｎ層のｎ型ドリフト領域とｐ型仕切領域の繰り返しピッチと、オン抵抗との関係を示す特性図である。図９において、オン抵抗は、次の（３）式で与えられる値で規格化した。ただし、図２に示すように、ｎ型ドリフト領域２の幅をＷｎとし、図６９に示すように、トレンチ８４からのｐ型仕切領域８３の張り出しの幅をＸｓｐ、トレンチ８４同士の間隔をＳｔとする。
【００５８】
Ｗｎ／（２Ｘｓｐ）＝Ｓｔ／（２Ｘｓｐ）＝４・・・（３）
【００５９】
例えば、第１トレンチの深さＤｔ２２が４５μｍであり、第２トレンチの深さＤｔ４が５μｍであり、ｎ型ドリフト領域の幅Ｗｎと、ｐ型仕切領域の幅Ｗｐと、第２トレンチ同士の間隔Ｓｔと、が同程度であるとする。この場合、図９に示すように、第３従来例では、ｎ型ドリフト領域とｐ型仕切領域の繰り返しピッチが約１．５（Ｂ点の値）より狭くなった場合、オン抵抗が増加する。一方、実施の形態１においては、ｎ型ドリフト領域とｐ型仕切領域の繰り返しのピッチがＢ点の値より狭くなってもオン抵抗が増加せず、さらに減少している。このとき、耐圧はｎ型ドリフト領域とｐ型仕切領域とのチャージバランスで決まっているため、第３従来例と実施の形態１とでは、ほとんど変わらない。したがって、実施の形態１によれば、微細化を行っても、オン抵抗−耐圧のトレードオフ関係が改善される。
【００６０】
つぎに、実施の形態１にかかる半導体装置のオン抵抗および耐圧について説明する。ここで、図２に示すように、ソース電極１１と半導体との界面から、ｐベース領域８とｎ型ドリフト領域２との界面までの距離、すなわちｐベース領域８の拡散深さを、Ｘｊ１とする。また、ｐベース領域８とｎ型ドリフト領域２との界面から、第２トレンチ４とｐ型仕切領域３との界面までの距離、すなわち第２トレンチ４のネック長を、Ｌｎ３とする。さらに、ソース電極１１と半導体との界面から第２トレンチ４の底面までの距離、すなわち第２トレンチ４の深さを、Ｄｔ４とする。
【００６１】
図１０は、実施の形態１にかかる半導体装置における、規格化したオン抵抗または規格化した耐圧と、第２トレンチのネック長と、の関係を示す特性図である。図１０に示すように、第２トレンチのネック長Ｌｎ３は、次の（４）式によって与えられる。
【００６２】
Ｄｔ４＝Ｘｊ１＋Ｌｎ３・・・（４）
【００６３】
実施の形態１にかかる半導体装置においては、０．３μｍ以上であることが好ましい。その理由は、ネック長Ｌｎ３が０．３μｍ未満の場合、オン抵抗が高く、デバイスがオンしなくなる可能性があり、良好な特性が得られないからである。したがって、第２トレンチの深さＤｔ４は、次の（５）式によって与えられる。
【００６４】
Ｄｔ４≧Ｘｊ１＋０．３・・・（５）
【００６５】
具体的には、ｐベース領域の拡散深さＸｊ１が、例えば、２．５μｍ程度の場合、第２トレンチの深さＤｔ４は、２．８μｍ以上であればよい。一方、図１０に示すように、ネック長Ｌｎ３がｎ型ドリフト領域の幅Ｗｎより大きくなると、耐圧が低下する。その理由は、図１１に示すように、第２トレンチ４の側壁と、ｎ型ドリフト領域２とが接する領域（符号Ｃで示す領域）に、電界（図中の破線）が集中するためである。このため、第２トレンチの深さＤｔ４は、次の（６）式によって与えられる。
【００６６】
Ｄｔ４≦Ｘｊ１＋Ｗｎ・・・（６）
【００６７】
したがって、前述の（４）式および（５）式と、上述の（６）式をまとめると、ネック長Ｌｎ３と、ｎ型ドリフト領域の幅Ｗｎとの関係は、次の（７）式によって与えられる。
【００６８】
０．３≦Ｌｎ３≦Ｗｎ・・・（７）
【００６９】
実施の形態１によれば、第１トレンチと、第２トレンチとを、同一のマスクによって形成することができる。したがって、第１トレンチと、第２トレンチとのマスクずれを防ぐことができる。このため、マスクずれによる電界集中を防ぎ、耐圧の低下を防ぐことができる。
【００７０】
（実施の形態２）
図１２は、実施の形態２にかかる半導体装置の構造を示す断面図である。図１２に示すように、実施の形態２にかかる半導体装置は、第２トレンチ４の底面に接するように、ｎ型表面バッファ領域５が設けられている。ここで、ｎ型表面バッファ領域５は、例えばイオン注入と熱拡散によって形成されているため、角のない形状となっている。すなわち、ｎ型表面バッファ領域５は、第２トレンチ４の底面から等方的に拡散させた形状となっている。
【００７１】
図１３または図１４は、実施の形態２にかかる半導体装置の製造方法について示す断面図である。実施の形態２にかかる半導体装置は、上述した図３〜図６の処理の後に、第２トレンチ４の底面にｎ型不純物をイオン注入する。ついで、図１３に示すように酸化膜マスク２１をマスクとして、第２トレンチ４の底面にｎ型不純物をイオン注入する。そして、酸化膜マスク２１と、犠牲酸化膜２３と、を除去する。
【００７２】
ついで、図１４に示すように、ゲート酸化膜６を第２トレンチ４の内壁に沿って成長させ、第２トレンチ４にゲート電極７を埋め込む。そして、熱処理を行い、熱拡散によってｎ型表面バッファ領域５を形成する。ついで、チャネル領域となるｐベース領域８と、第１ｎ+ソース領域および第２ｎ+ソース領域となるｎ型層１９を形成する。さらに、図１２に示すように、実施の形態１と同様に、ｐベース領域８、ｐ+ピックアップ領域１０、第１ｎ+ソース領域９ａ、第２ｎ+ソース領域９ｂ、ソース電極１１、ドレイン電極１２を形成し、実施の形態２にかかる半導体装置が完成する。
【００７３】
つぎに、実施の形態２にかかる半導体装置のオン抵抗および耐圧について説明する。ここで、図１２に示すように、実施の形態２にかかる半導体装置においては、第２トレンチ４の底面の、ｎ型表面バッファ領域５と接する領域の幅を２・Ｌｎ４とする。
【００７４】
図１５および図１６は、実施の形態２にかかる半導体装置における、規格化したオン抵抗または規格化した耐圧と、第２トレンチのネック長と、の関係を示す特性図である。図１５においては、Ｌｎ４が０．３μｍ以上の場合のオン抵抗と耐圧を示し、図１６においては、Ｌｎ４が０．３μｍ以下の場合のオン抵抗と耐圧を示す。
【００７５】
図１５または図１６に示すように、実施の形態２にかかる半導体装置は、ｎ型表面バッファ領域５が形成されているため、オン抵抗が急激に高くなるときのネック長Ｌｎ３の値が、実施の形態１にかかる半導体装置のネック長Ｌｎ３の値（例えば、０．３μｍ）よりＬｎ４の値だけ低い値となる。したがって、実施の形態１にかかる半導体装置と比べると、前述の（４）式により、第２トレンチの深さＤｔ４を浅く形成することができることがわかる。例えば、第２トレンチの深さＤｔ４が、ｐベース領域の拡散深さＸｊ１よりも浅い場合でも、ｎ型表面バッファ領域が設けられているため、実施の形態１にかかる半導体装置よりネック長Ｌｎ３の値を長くすることができる。また、第２トレンチの底面と平行な方向にもネック長Ｌｎ４を確保することができるため、オン抵抗が低い状態を保つＬｎ３の範囲が実施の形態１にかかる半導体装置よりＬｎ４の値だけ長くなり、オン抵抗を低くすることができる。なお、図１１に示したような電界集中を抑制するためには、実施の形態１と同様に、式（７）を満たすようなＬｎ３とすればよい。
【００７６】
実施の形態２によれば、実施の形態１よりもオン抵抗を低くすることができる。また、ｎ型表面バッファ領域を、例えばイオン注入と熱拡散により、簡単に形成することができるため、コストが低くなる。
【００７７】
（実施の形態３）
つぎに、図１７は、実施の形態３にかかる半導体装置の構造について示す断面図である。図１７に示すように、実施の形態３にかかる半導体装置は、第２トレンチ４の中央部にｎ型表面バッファ領域５が形成されていない。
【００７８】
図１８〜図２０は、実施の形態３にかかる半導体装置の製造方法について順に示す断面図である。実施の形態３にかかる半導体装置は、上述した図３〜図６の処理の後に、まず、図１８および図１９に示すように、酸化膜マスク２１をマスクとして、第２トレンチ４にｎ型不純物を斜めにイオン注入する。このとき、注入角度を調節することによるシャドウ効果を利用して、第２トレンチ４の中央部にｎ型不純物を注入しないようにする。そして、酸化膜マスク２１と、犠牲酸化膜２３と、を除去する。
【００７９】
ついで、図２０に示すように、第２トレンチ４の内壁に沿って、ゲート酸化膜６を成長させ、ゲート電極７を埋め込む。そして、熱処理を行い、熱拡散によってｎ型表面バッファ領域５を形成する。さらに、図１７に示すように、実施の形態１または実施の形態２の半導体装置と同様に、ｐベース領域８、ｐ+ピックアップ領域１０、第１ｎ+ソース領域９ａ、第２ｎ+ソース領域９ｂ、層間絶縁膜２４、ソース電極１１、ドレイン電極１２を形成する。このようにして、実施の形態３にかかる半導体装置が完成する。実施の形態３においては、第２トレンチ４の底面において、一方の角部がｎ型表面バッファ領域５と接する領域の幅をＬｎ４とする。
【００８０】
実施の形態３によれば、実施の形態２と同様の効果を得ることができる。
【００８１】
（実施の形態４）
つぎに、実施の形態４にかかる半導体装置について説明する。実施の形態４にかかる半導体装置は、実施の形態１〜実施の形態３にかかる半導体装置の有する並列ｐｎ構造の半導体基板において、ｐ型仕切領域の深さが異なる。図２１および図２２は、実施の形態４にかかる半導体装置の構造について示す断面図である。ここで、一例として、実施の形態１にかかる半導体装置に実施の形態４を適用した例を示す。以下の説明においては、実施の形態１と同様の構成については説明を省略する。図２１においては、第１トレンチ２２がｎ++基板１に達していない。すなわち、ｐ型仕切領域３の深さが、ｎ型ドリフト領域２とｎ++基板１との界面よりも浅い。
【００８２】
また、図２２においては、第１トレンチ２２の深さが、ｎ型ドリフト領域２とｎ++基板１との界面より深い。すなわち、ｐ型仕切領域３の深さが、ｎ型ドリフト領域２とｎ++基板１との界面よりも深い。ここで、ｎ型ドリフト領域２の底面から、ｐ型仕切領域３の底面までの距離Ｘｂは、１０μｍ以下が好ましい。その理由は、距離Ｘｂが１０μｍより大きくなると、ｐ型仕切領域３とドレイン電極１２が近づいて、耐圧が低下するからである。
【００８３】
なお、実施の形態４にかかる半導体装置は、第１トレンチを形成する際（図３参照）に、第１トレンチの深さを調整することによって作製することができる。また、実施の形態４は、実施の形態２または実施の形態３にかかる半導体装置にも適用可能である。
【００８４】
実施の形態４によれば、ｐ型仕切領域の底面の位置と、ｎ型ドリフト領域とｎ++基板との界面の位置と、の間の領域を、並列ｐｎ層のｐ型仕切領域の底面より上の領域とは異なるチャージバランスにすることができる。このため、アバランシェ耐量を向上させることができる。
【００８５】
（実施の形態５）
つぎに、実施の形態５にかかる半導体装置について説明する。図２３〜２７は、実施の形態５にかかる半導体装置の構造について示す断面図である。ここで、一例として、実施の形態１にかかる半導体装置に、実施の形態５を適用した例について示す。実施の形態５にかかる半導体装置は、図２３〜２７に示すように、並列ｐｎ層とｎ++基板１との間に、ｎ型ドリフト領域２とは不純物濃度が異なるｎ型裏面バッファ領域３５が設けられている。
【００８６】
図２３においては、ｎ型ドリフト領域２とｎ型裏面バッファ領域３５との界面と、ｐ型仕切領域３とｎ型裏面バッファ領域３５との界面と、が同じ深さである。図２４においては、ｐ型仕切領域３が、ｎ型裏面バッファ領域３５に達していない。図２５においては、ｐ型仕切領域３の底面の位置が、ｎ型裏面バッファ領域３５内である。図２６においては、ｐ型仕切領域３の底面の位置が、ｎ型ドリフト領域２とｎ++基板１との界面である。図２７においては、ｐ型仕切領域３の底面の位置が、ｎ++基板１内である。このように、ｐ型仕切領域３の底面の位置と、ｎ型ドリフト領域２とｎ型裏面バッファ領域３５との界面の位置と、が異なっていてもよい。なお、図２７においては、ｎ型裏面バッファ領域３５とｎ++基板１との界面から、ｐ型仕切領域３の底面までの距離Ｘｂは、１０μｍ以下が好ましい。その理由は、距離Ｘｂが１０μｍより大きくなると、ｐ型仕切領域３とドレイン電極１２が近づいて、耐圧が低下するからである。
【００８７】
なお、実施の形態５にかかる半導体装置は、ｎ++基板の第１主面側にｎ型半導体をエピタキシャル成長する前に、ｎ型裏面バッファ領域を形成することで作製することができる。そして、このｎ型裏面バッファ領域の表面に、ｎ型ドリフト領域となるｎ型半導体をエピタキシャル成長させる。また、実施の形態５は、実施の形態２または実施の形態３にかかる半導体装置にも適用可能である。
【００８８】
実施の形態５によれば、ｐ型仕切領域の底面の位置と、ｎ型裏面バッファ領域とｎ++基板との界面の位置と、の間の領域を、並列ｐｎ層のｐ型仕切領域の底面より上の領域とは異なるチャージバランスにすることができる。このため、アバランシェ耐量を向上させることができる。
【００８９】
（実施の形態６）
図２８は、実施の形態６にかかる半導体装置の構造について示す断面図である。図２８に示すように、実施の形態６にかかる半導体装置は、並列ｐｎ構造のｎ型ドリフト領域２の上部に、第２トレンチ４が設けられている。すなわち、実施の形態１にかかる半導体装置の有する並列ｐｎ構造の半導体基板において、ｎ型ドリフト領域２とｐ型仕切領域３とが置き換わった構造となっている。
【００９０】
つぎに、実施の形態６にかかる半導体装置の製造方法について説明する。図２９〜３３は、実施の形態６にかかる半導体装置の製造方法について順に示す断面図である。図２９に示すように、実施の形態６にかかる半導体装置は、まず、ｎ++基板１の第１主面側に、ｐ型仕切領域３となるｐ型半導体をエピタキシャル成長させる。そして、ｐ型半導体の表面層に、酸化膜を堆積する。ついで、酸化膜のパターニングを行い、ｎ型ドリフト領域を形成する領域に開口部の設けられた酸化膜マスク２１を形成する。そして、酸化膜マスク２１をマスクとして、ｎ型ドリフト領域を形成するための第１トレンチ２２を、ｎ++基板１に達するように形成する。このように、実施の形態６にかかる半導体装置の製造方法は、図３〜図７を用いて説明した実施の形態１にかかる半導体装置の製造方法において、並列ｐｎ構造の半導体基板におけるｎ型ドリフト領域２とｐ型仕切領域３とを置き換えたものである。したがって、その他の構成および製造方法は、実施の形態１と同様のため説明は省略する。
【００９１】
図３４は、実施の形態６にかかる半導体装置における、規格化したオン抵抗または規格化した耐圧と、第２トレンチのネック長と、の関係を示す特性図である。ここで、図２８において、ｐベース領域８とｐ型仕切領域３との界面から、第２トレンチ４とｎ型ドリフト領域２との界面までの距離、すなわち第２トレンチ４のネック長を、Ｌｐ３とする。図３４に示すように、オン抵抗−耐圧のトレードオフ関係が良好であるＬｐ３の範囲が、実施の形態１にかかる半導体装置のＬｎ３の範囲（図１５参照）よりも広い。その理由は、ｎ型表面バッファ領域が形成されていなくても、第２トレンチの底面がｎ型の半導体層（例えば、ｎ型ドリフト領域）と接しているため、この部分に第２トレンチの底面と水平方向のネック長Ｌｎ４を確保することができるからである。また、図２８において、ネック長Ｌｐ３は、次の（８）式または（９）式によって与えられる。
【００９２】
Ｘｊ１≦Ｄｔ４＝Ｘｊ１＋Ｌｐ３≦Ｘｊ１＋Ｗｐ・・・（８）
【００９３】
０≦Ｌｐ３≦Ｗｐ・・・（９）
【００９４】
その理由は、図２８において第２トレンチ４の深さＤｔ４が、ｐベース領域８の拡散深さＸｊ１よりも浅いと、第２トレンチ４の下側で、第２トレンチ４の左右のｐベース領域８がつながってしまい、オンしなくなるからである。また、第２トレンチ４の深さＤｔ４が、ｐベース領域８の拡散深さＸｊ１にｐ型仕切領域３の幅Ｗｐを加算した値よりも深い場合、耐圧が低下したり、チャネル長Ｌｃｈが長くなるためにオン抵抗が増大したりするからである。
【００９５】
実施の形態６によれば、実施の形態１と同様の効果を得ることができる。さらに、実施の形態６によれば、実施の形態１よりもオン抵抗−耐圧のトレードオフ関係を改善することができる。
【００９６】
（実施の形態７）
つぎに、図３５は、実施の形態７にかかる半導体装置の構造について示す断面図であり、図３６および図３７は、実施の形態７にかかる半導体装置の製造方法について示す断面図である。実施の形態７にかかる半導体装置は、実施の形態６にかかる半導体装置に実施の形態２を適用した半導体装置である。すなわち、実施の形態７にかかる半導体装置は、実施の形態２にかかる半導体装置と、並列ｐｎ構造のｎ型ドリフト領域２とｐ型仕切領域３とを置き換えたものである。したがって、その他の構成および製造方法は同様なため、説明を省略する。
【００９７】
（実施の形態８）
図３８は、実施の形態８にかかる半導体装置の構造について示す断面図であり、図３９〜４１は、実施の形態８にかかる半導体装置の製造方法について順に示す断面図である。実施の形態８にかかる半導体装置は、実施の形態６にかかる半導体装置に、実施の形態３を適用した半導体装置である。すなわち実施の形態８にかかる半導体装置は、実施の形態３にかかる半導体装置の、並列ｐｎ構造のｎ型ドリフト領域２とｐ型仕切領域３とを置き換えたものである。したがって、その他の構成および製造方法は同様なため、説明を省略する。
【００９８】
（実施の形態９）
つぎに、実施の形態９にかかる半導体装置について説明する。実施の形態９にかかる半導体装置は、実施の形態６にかかる半導体装置の並列ｐｎ構造半導体基板において、ｎ型ドリフト領域の底面の位置が、ｐ型仕切領域とｎ++基板１との界面よりも浅い位置にある。ここで、一例として、実施の形態６にかかる半導体装置に実施の形態９を適用した例を示す。
【００９９】
図４２は、実施の形態９にかかる半導体装置の構造について示す断面図である。図４２に示すように、第１トレンチ２２の深さが、ｐ型仕切領域３とｎ++基板１との界面の位置より深い。すなわち、ｎ型ドリフト領域２の底面の位置が、ｐ型仕切領域３とｎ++基板１との界面の位置よりも深い位置にある。ここで、ｐ型仕切領域３とｎ++基板１との界面から、ｎ型ドリフト領域２の底面までの距離Ｘｂは、１０μｍ以下が好ましい。その理由は、距離Ｘｂが１０μｍより大きくなると、ｎ型ドリフト領域２とドレイン電極１２の距離が近づいて、耐圧が低下するからである。
【０１００】
なお、ｎ型ドリフト領域２を形成するための第１トレンチ２２の深さがｐ型仕切領域とｎ++基板１との界面の位置より浅い場合、ｎ型ドリフト領域２とｎ++基板１とが電気的につながらない。このため、デバイスがオンしなくなるため好ましくない。また、実施の形態９は、実施の形態７または実施の形態８にかかる半導体装置にも適用可能である。
【０１０１】
実施の形態９によれば、実施の形態４と同様の効果を得ることができる。
【０１０２】
（実施の形態１０）
つぎに、実施の形態１０にかかる半導体装置について説明する。ここでは、一例として、実施の形態６にかかる半導体装置に、実施の形態１０を適用した例について示す。図４３および図４４は、実施の形態１０にかかる半導体装置の構造について示す断面図である。図４３および図４４に示すように、実施の形態１０にかかる半導体装置は、ｐ型仕切領域３とｎ++基板１との間に、ｐ型仕切領域３とは不純物濃度が異なるｐエピタキシャル層３８が設けられている。図４３においては、ｎ型ドリフト領域２の底面が、ｐエピタキシャル層３８とｎ++基板１との界面に接している。図４４においては、ｎ型ドリフト領域２の底面の位置が、ｎ++基板１内である。このように、実施の形態１０によれば、ｎ型ドリフト領域２は、ｎ++基板１と接している必要がある。
【０１０３】
なお、図４４においては、ｎ++基板１とｐエピタキシャル層３８との界面から、ｎ型ドリフト領域２の底面までの距離Ｘｂは、１０μｍ以下が好ましい。その理由は、距離Ｘｂが１０μｍより大きくなると、ｎ型ドリフト領域２とドレイン電極１２との距離が近づいて、耐圧が低下するからである。また、実施の形態１０は、実施の形態７または実施の形態８にかかる半導体装置にも適用可能である。
【０１０４】
実施の形態１０によれば、ｎ型ドリフト領域の底面の位置と、ｐエピタキシャル層とｎ++基板との界面の位置と、の間の領域を、並列ｐｎ層のｐ型仕切領域の底面より上の領域とは異なるチャージバランスにすることができる。このため、アバランシェ耐量を向上することができる。
【０１０５】
（実施の形態１１）
つぎに、実施の形態１１にかかる半導体装置について説明する。ここでは、一例として、実施の形態６にかかる半導体装置に、実施の形態１１を適用した例について示す。図４５〜図４８は、実施の形態１１にかかる半導体装置の構造について示す断面図である。図４５〜図４８に示すように、実施の形態１１にかかる半導体装置は、ｐ型仕切領域３とｎ++基板１との間に、ｎ型裏面バッファ領域３５が設けられている。ｎ型裏面バッファ領域３５の不純物濃度は、ｎ型ドリフト領域２の不純物濃度と等しくてもよいし、異なっていてもよい。
【０１０６】
図４５においては、ｎ型ドリフト領域２の底面が、ｎ型裏面バッファ領域３５とｎ++基板１との界面に接している。図４６においては、ｎ型ドリフト領域２の底面の位置が、ｎ型裏面バッファ領域３５内である。図４７においては、ｎ型ドリフト領域２の底面が、ｐ仕切領域とｎ型裏面バッファ領域３５との界面に接している。図４８においては、ｎ型ドリフト領域２の底面の位置が、ｎ++基板１内である。
【０１０７】
なお、図４８においては、ｎ++基板１とｎ型裏面バッファ領域３５との界面から、ｎ型ドリフト領域２の底面までの距離Ｘｂは、１０μｍ以下が好ましい。その理由は、距離Ｘｂが１０μｍより大きくなると、ｎ型ドリフト領域２とドレイン電極１２との距離が近づいて、耐圧が低下するからである。また、実施の形態１１は、実施の形態７または実施の形態８にかかる半導体装置に適用可能である。
【０１０８】
実施の形態１１によれば、実施の形態１０と同様の効果を得ることができる。
【０１０９】
（実施の形態１２）
つぎに、実施の形態１２について説明する。実施の形態１２は、実施の形態１〜実施の形態１１と、並列ｐｎ構造の半導体基板を製造する方法が異なる。図４９〜５３は、実施の形態１２にかかる半導体装置の製造方法について示す断面図である。実施の形態１２においては、一例として、実施の形態１にかかる半導体装置に実施の形態１２を適用した例を示す。
【０１１０】
実施の形態１２においては、まず、図４９に示すように、ｎ++基板１の第１主面側の表面に、ｐ型仕切領域となるｐ型半導体をエピタキシャル成長させる。このとき、ｐ型半導体の高さを、図５に示す第１トレンチ２２の深さＤｔ２２から、第２トレンチの深さＤｔ４を減算した値とする。そして、ｐ型半導体の表面層に、酸化膜を堆積する。ついで、酸化膜のパターニングを行い、ｎ型ドリフト領域を形成する領域に開口部の設けられた酸化膜マスク２１を形成する。ここで、酸化膜マスク２１の厚さｔ２１'を、図２に示す初期膜厚ｔ２１に、第２トレンチの深さを加算した値とする。そして、酸化膜マスク２１をマスクとして、ｎ型ドリフト領域を形成するための第１トレンチ２２を、ｎ++基板１に達するように形成する。このときエッチングを行う深さが（Ｄｔ２２−Ｄｔ４）となり、実施の形態１におけるエッチングの深さ（Ｄｔ２２）よりも少なくすることができる。
【０１１１】
ついで、図５０に示すように、ｎ型ドリフト領域となるｎ型半導体３２を堆積して、第１トレンチ２２にｎ型半導体３２を埋め込む。ついで、図５１に示すように、酸化膜マスク２１をストッパーとして、ＣＭＰ（化学機械研磨）などにより研磨を行い、ｎ型半導体と、酸化膜マスク２１との高さを揃える。これによって、ｎ型ドリフト領域２を形成する。また、このとき、酸化膜マスク２１の深さが、後に形成される第２トレンチの深さＤｔ４になるようにする。
【０１１２】
ついで、図５２に示すように、研磨面に熱酸化を行い、犠牲酸化膜２３を形成する。さらに、酸化膜マスク２１をマスクとして、ｐベース領域を形成するためのｐ型不純物をイオン注入する。そして、酸化膜マスク２１と、犠牲酸化膜２３とを除去する。
【０１１３】
ついで、図５３に示すように、酸化膜マスクを除去することで形成された第２トレンチ４の内壁に沿ってゲート酸化膜６を成長させ、さらに、ゲート電極７を埋め込む。また、ｐベース領域８の表面層に、第１ｎ+ソース領域および第２ｎ+ソース領域となるｎ型層１９を形成する。ついで、図２に示すように、ｐ+ピックアップ領域１０、第１ｎ+ソース領域９ａ、第２ｎ+ソース領域９ｂ、ソース電極１１およびドレイン電極１２を形成して、図２に示した実施の形態１にかかる半導体装置と同様の構造の半導体装置が完成する。
【０１１４】
なお、実施の形態１２においては、ｎ型表面ドリフト層を形成してもよい。この場合、酸化膜マスクを除去することで形成された第２トレンチの内壁に、ゲート酸化膜を成長させる前に、所定の位置にｎ型不純物をイオン注入し、熱処理を行う。
【０１１５】
つぎに、実施の形態６にかかる半導体装置に実施の形態１２を適用した例を示す。図５４〜５８は、実施の形態１２にかかる半導体装置の別の製造方法について示す断面図である。図５４〜５８においては、上述した図４９〜図５３を用いて説明した製造方法において、並列ｐｎ構造のｎ型ドリフト領域２とｐ型仕切領域３とを置き換えたものである。したがって、その他の製造方法は同様のため説明は省略する。
【０１１６】
また、図５９は、最低限必要な初期膜厚ｔ２１'ｍｉｎと、選択比Ｓとの関係を示す特性図である。選択比Ｓは有限であるため、例えば、シリコンをエッチングする際にも、シリコン酸化膜である酸化膜マスクの一部がエッチングされる。したがって、ｔ２１'ｍｉｎは、第２トレンチの仕上がり深さよりも大きくしなければならない。なお、実施の形態１２は、実施の形態２〜実施の形態５または実施の形態７〜実施の形態１１にかかる半導体装置にも適用可能である。
【０１１７】
実施の形態１２によれば、酸化膜マスクの高さを第２トレンチの深さにすることで、第１トレンチを形成する際に、エッチングを行う深さを少なくすることができる。また、酸化膜マスクの高さが第２トレンチの深さとなるため、第１トレンチに半導体を埋め込んだ後のエッチングを行う深さを少なくすることができる。
【０１１８】
なお、上述の半導体装置の説明においては第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【０１１９】
以上のように、本発明にかかる半導体装置およびその製造方法は、大電力用半導体素子の製造に有用であり、特に、並列ｐｎ構造の半導体基板を有し、高耐圧化とオン抵抗の特性の改善を両立させることのできる半導体装置に適している。
【図面の簡単な説明】
【０１２０】
【図１】本発明の実施の形態１にかかる半導体装置の構造を示す平面図である。
【図２】図１の切断線Ａ−Ａ'の断面構造を示す断面図である。
【図３】実施の形態１にかかる半導体装置の製造方法について示す断面図である。
【図４】実施の形態１にかかる半導体装置の製造方法について示す断面図である。
【図５】実施の形態１にかかる半導体装置の製造方法について示す断面図である。
【図６】実施の形態１にかかる半導体装置の製造方法について示す断面図である。
【図７】実施の形態１にかかる半導体装置の製造方法について示す断面図である。
【図８】最低限必要な初期膜厚ｔ２１ｍｉｎと、選択比Ｓとの関係を示す特性図である。
【図９】並列ｐｎ層のｎ型ドリフト領域とｐ型仕切領域の繰り返しピッチと、オン抵抗との関係を示す特性図である。
【図１０】実施の形態１にかかる半導体装置おける、規格化したオン抵抗または規格化した耐圧と、第２トレンチのネック長と、の関係を示す特性図である。
【図１１】電界の集中する領域を示す説明図である。
【図１２】実施の形態２にかかる半導体装置の構造を示す断面図である。
【図１３】実施の形態２にかかる半導体装置の製造方法について示す断面図である。
【図１４】実施の形態２にかかる半導体装置の製造方法について示す断面図である。
【図１５】実施の形態２にかかる半導体装置における、規格化したオン抵抗または規格化した耐圧と、第２トレンチのネック長と、の関係を示す特性図である。
【図１６】実施の形態２にかかる半導体装置における、規格化したオン抵抗または規格化した耐圧と、第２トレンチのネック長と、の関係を示す特性図である。
【図１７】実施の形態３にかかる半導体装置の構造について示す断面図である。
【図１８】実施の形態３にかかる半導体装置の製造方法について示す断面図である。
【図１９】実施の形態３にかかる半導体装置の製造方法について示す断面図である。
【図２０】実施の形態３にかかる半導体装置の製造方法について示す断面図である。
【図２１】実施の形態４にかかる半導体装置の構造について示す断面図である。
【図２２】実施の形態４にかかる半導体装置の構造について示す断面図である。
【図２３】実施の形態５にかかる半導体装置の構造について示す断面図である。
【図２４】実施の形態５にかかる半導体装置の構造について示す断面図である。
【図２５】実施の形態５にかかる半導体装置の構造について示す断面図である。
【図２６】実施の形態５にかかる半導体装置の構造について示す断面図である。
【図２７】実施の形態５にかかる半導体装置の構造について示す断面図である。
【図２８】実施の形態６にかかる半導体装置の構造について示す断面図である。
【図２９】実施の形態６にかかる半導体装置の製造方法について示す断面図である。
【図３０】実施の形態６にかかる半導体装置の製造方法について示す断面図である。
【図３１】実施の形態６にかかる半導体装置の製造方法について示す断面図である。
【図３２】実施の形態６にかかる半導体装置の製造方法について示す断面図である。
【図３３】実施の形態６にかかる半導体装置の製造方法について示す断面図である。
【図３４】実施の形態６にかかる半導体装置における、規格化したオン抵抗または規格化した耐圧と、第２トレンチのネック長と、の関係を示す特性図である。
【図３５】実施の形態７にかかる半導体装置の構造について示す断面図である。
【図３６】実施の形態７にかかる半導体装置の製造方法について示す断面図である。
【図３７】実施の形態７にかかる半導体装置の製造方法について示す断面図である。
【図３８】実施の形態８にかかる半導体装置の構造について示す断面図である。
【図３９】実施の形態８にかかる半導体装置の製造方法について示す断面図である。
【図４０】実施の形態８にかかる半導体装置の製造方法について示す断面図である。
【図４１】実施の形態８にかかる半導体装置の製造方法について示す断面図である。
【図４２】実施の形態９にかかる半導体装置の構造について示す断面図である。
【図４３】実施の形態１０にかかる半導体装置の構造について示す断面図である。
【図４４】実施の形態１０にかかる半導体装置の構造について示す断面図である。
【図４５】実施の形態１１にかかる半導体装置の構造について示す断面図である。
【図４６】実施の形態１１にかかる半導体装置の構造について示す断面図である。
【図４７】実施の形態１１にかかる半導体装置の構造について示す断面図である。
【図４８】実施の形態１１にかかる半導体装置の構造について示す断面図である。
【図４９】実施の形態１２にかかる半導体装置の製造方法について示す断面図である。
【図５０】実施の形態１２にかかる半導体装置の製造方法について示す断面図である。
【図５１】実施の形態１２にかかる半導体装置の製造方法について示す断面図である。
【図５２】実施の形態１２にかかる半導体装置の製造方法について示す断面図である。
【図５３】実施の形態１２にかかる半導体装置の製造方法について示す断面図である。
【図５４】実施の形態１２にかかる半導体装置の別の製造方法について示す断面図である。
【図５５】実施の形態１２にかかる半導体装置の別の製造方法について示す断面図である。
【図５６】実施の形態１２にかかる半導体装置の別の製造方法について示す断面図である。
【図５７】実施の形態１２にかかる半導体装置の別の製造方法について示す断面図である。
【図５８】実施の形態１２にかかる半導体装置の別の製造方法について示す断面図である。
【図５９】最低限必要な初期膜厚ｔ２１'ｍｉｎと、選択比Ｓとの関係を示す特性図である。
【図６０】第１従来例の縦型ＭＯＳデバイスの構成を示す平面図である。
【図６１】図６０の切断線Ｄ−Ｄ'における断面構造を示す断面図である。
【図６２】第２従来例のトレンチゲート型の半導体装置の構造を示す断面図である。
【図６３】第２従来例のトレンチゲート型の半導体装置の製造方法を示す断面図である。
【図６４】第２従来例のトレンチゲート型の半導体装置の製造方法を示す断面図である。
【図６５】第２従来例のトレンチゲート型の半導体装置の製造方法を示す断面図である。
【図６６】第２従来例のトレンチゲート型の半導体装置の製造方法を示す断面図である。
【図６７】第２従来例のトレンチゲート型の半導体装置の製造方法を示す断面図である。
【図６８】第２従来例のトレンチゲート型の半導体装置の製造方法を示す断面図である。
【図６９】第３従来例のトレンチゲート型の半導体装置の構造を示す断面図である。
【図７０】第３従来例のトレンチゲート型の半導体装置の製造方法を示す断面図である。
【図７１】第３従来例のトレンチゲート型の半導体装置の製造方法を示す断面図である。
【図７２】第３従来例のトレンチゲート型の半導体装置の製造方法を示す断面図である。
【図７３】第３従来例のトレンチゲート型の半導体装置の製造方法を示す断面図である。
【図７４】第３従来例のトレンチゲート型の半導体装置の製造方法を示す断面図である。
【図７５】第３従来例のトレンチゲート型の半導体装置の製造方法を示す断面図である。
【図７６】第２従来例のトレンチゲート型半導体装置の問題点を示す図である。
【図７７】第３従来例のトレンチゲート型半導体装置の問題点を示す図である。
【符号の説明】
【０１２１】
１  ｎ++基板
２  ｎ型ドリフト領域（第１導電型半導体領域）
３  ｐ型仕切領域（第２導電型半導体領域）
４  第２トレンチ
５  ｎ型表面バッファ領域
６  ゲート酸化膜
７  ゲート電極
８  ｐベース領域
９ａ  第１ｎ+ソース領域
９ｂ  第２ｎ+ソース領域
１０  ｐ+ピックアップ領域
１１  ソース電極
１２  ドレイン電極
２４  層間絶縁膜
【図１】
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【図２】
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【図３】
0005298565.tif 000004
【図４】
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【図５】
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【図６】
0005298565.tif 000007
【図７】
0005298565.tif 000008
【図８】
0005298565.tif 000009
【図９】
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【図１０】
0005298565.tif 000011
【図１１】
0005298565.tif 000012
【図１２】
0005298565.tif 000013
【図１３】
0005298565.tif 000014
【図１４】
0005298565.tif 000015
【図１５】
0005298565.tif 000016
【図１６】
0005298565.tif 000017
【図１７】
0005298565.tif 000018
【図１８】
0005298565.tif 000019
【図１９】
0005298565.tif 000020
【図２０】
0005298565.tif 000021
【図２１】
0005298565.tif 000022
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
0005298565.tif 000031
【図３１】
0005298565.tif 000032
【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
0005298565.tif 000040
【図４０】
0005298565.tif 000041
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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