(57)【特許請求の範囲】
【請求項１】
第１の三次元結合回路を備えた第１の半導体集積回路と、
前記第１の三次元結合回路と誘電結合される第２の三次元結合回路と、第１の貫通電極とを備えた第２の半導体集積回路と、
前記第１の三次元結合回路と誘電結合される第３の三次元結合回路と、前記第１の貫通電極と接続される第２の貫通電極とを備えた第３の半導体集積回路とを有し、
前記第１、第２および第３の半導体集積回路は積層され、
前記第２の半導体集積回路は、前記第３の半導体集積回路を介してワイヤボンディングにより外部の電源およびグランド端子に接続されることを特徴とする半導体装置。
【請求項２】
第１の三次元結合回路を備えた第１の半導体集積回路と、
前記第１の三次元結合回路と誘電結合される第２の三次元結合回路と、第１の貫通電極とを備えた第２の半導体集積回路と、
前記第１の三次元結合回路と誘電結合される第３の三次元結合回路と、前記第１の貫通電極と接続される第２の貫通電極とを備えた第３の半導体集積回路とを有し、
前記第１、第２および第３の半導体集積回路は積層され、
前記第２の半導体集積回路は、前記第１の半導体集積回路と前記第３の半導体集積回路の間に積層され、第１および第２の三次元受信回路と、第１および第２の三次元送信回路とを備え、
前記第１の半導体集積回路から前記第１の三次元受信回路を介して受信したデータを、前記第２の三次元送信回路を介して前記第３の半導体集積回路に送信し、
前記第３の半導体集積回路から前記第２の三次元受信回路を介して受信したデータを、前記第１の三次元送信回路を介して前記第１の半導体集積回路に送信することを特徴とする半導体装置。
【請求項３】
第１の三次元結合回路を備えた第１の半導体集積回路と、
前記第１の三次元結合回路と誘電結合される第２の三次元結合回路と、第１の貫通電極とを備えた第２の半導体集積回路と、
前記第１の三次元結合回路と誘電結合される第３の三次元結合回路と、前記第１の貫通電極と接続される第２の貫通電極とを備えた第３の半導体集積回路とを有し、
前記第１、第２および第３の半導体集積回路は積層され、
前記第２の半導体集積回路は、前記第１の半導体集積回路と前記第３の半導体集積回路の間に積層され、第１および第２の三次元受信回路と、第１および第２の三次元送信回路とを備え、
前記第１の半導体集積回路から前記第１の三次元受信回路を介して受信したデータを、前記第２の三次元送信回路を介して前記第３の半導体集積回路に送信し、
前記第３の半導体集積回路から前記第２の三次元受信回路を介して受信したデータを、前記第１の三次元送信回路を介して前記第１の半導体集積回路に送信し、
前記第１および第２の三次元受信回路と、前記第１および第２の三次元送信回路は、前記第２の半導体集積回路において、前記第１の三次元受信回路、前記第１の三次元送信回路、前記第２の三次元送信回路、前記第２の三次元受信回路の順に配置されることを特徴とする半導体装置。
【請求項４】
第１の三次元結合回路を備えた第１の半導体集積回路と、
前記第１の三次元結合回路と誘電結合される第２の三次元結合回路と、第１の貫通電極とを備えた第２の半導体集積回路と、
前記第１の三次元結合回路と誘電結合される第３の三次元結合回路と、前記第１の貫通電極と接続される第２の貫通電極とを備えた第３の半導体集積回路とを有し、
前記第１、第２および第３の半導体集積回路は積層され、
前記第２の半導体集積回路は、前記第１の半導体集積回路と前記第３の半導体集積回路の間に積層され、第１および第２の三次元受信回路と、第１および第２の三次元送信回路とを備え、
前記第１の半導体集積回路から前記第１の三次元受信回路を介して受信したデータを、前記第２の三次元送信回路を介して前記第３の半導体集積回路に送信し、
前記第３の半導体集積回路から前記第２の三次元受信回路を介して受信したデータを、前記第１の三次元送信回路を介して前記第１の半導体集積回路に送信し、
前記第１および第２の三次元受信回路と、前記第１および第２の三次元送信回路は、前記第２の半導体集積回路において、前記第１の三次元送信回路、前記第１の三次元受信回路、前記第２の三次元受信回路、前記第２の三次元送信回路の順に配置されることを特徴とする半導体装置。
【請求項５】
第１の三次元結合回路を備えた第１の半導体集積回路と、
前記第１の三次元結合回路と誘電結合される第２の三次元結合回路と、第１の貫通電極とを備えた第２の半導体集積回路と、
前記第１の三次元結合回路と誘電結合される第３の三次元結合回路と、前記第１の貫通電極と接続される第２の貫通電極とを備えた第３の半導体集積回路とを有し、
前記第１、第２および第３の半導体集積回路は積層され、
前記第２の半導体集積回路は、前記第１の半導体集積回路と前記第３の半導体集積回路の間に積層され、第１および第２の三次元受信回路と、第１および第２の三次元送信回路とを備え、
前記第１の半導体集積回路から前記第１の三次元受信回路を介して受信したデータを、前記第２の三次元送信回路を介して前記第３の半導体集積回路に送信し、
前記第３の半導体集積回路から前記第２の三次元受信回路を介して受信したデータを、前記第１の三次元送信回路を介して前記第１の半導体集積回路に送信し、
前記第１および第２の三次元受信回路と、前記第１および第２の三次元送信回路は、前記第２の半導体集積回路において、前記第１の三次元送信回路、前記第１の三次元受信回路、前記第２の三次元受信回路、前記第２の三次元送信回路の順に配置され、
前記第２の半導体集積回路と前記第３の半導体集積回路は同一の機能および形状であり、
前記第３の半導体集積回路は、前記第２の半導体集積回路に対して、前記第１の三次元送信回路と前記第２の三次元受信回路の距離に等しい距離だけオフセットされて積層されることを特徴とする半導体装置。
【請求項６】
第１の三次元結合回路と、第１の貫通電極とを備えた第１の半導体集積回路と、
前記第１の三次元結合回路と誘電結合される第２の三次元結合回路と、前記第１の貫通電極と接続される第２の貫通電極とを備えた第２の半導体集積回路と、
前記第１の三次元結合回路と誘電結合される第３の三次元結合回路と、前記第２の貫通電極と接続される第３の貫通電極とを備えた第３の半導体集積回路とを有し、
前記第１、第２および第３の半導体集積回路は積層され、
前記第１の貫通電極は、前記第１の半導体集積回路の電源およびグランド端子であり、
前記第２の貫通電極は、前記第２の半導体集積回路の電源およびグランド端子であり、
前記第２の半導体集積回路は、前記第１の半導体集積回路を介してワイヤボンディングにより外部の電源およびグランド端子に接続され、
前記第３の半導体集積回路は、前記第２の半導体集積回路および第１の半導体集積回路を介してワイヤボンディングにより前記外部の電源およびグランド端子に接続されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、マイクロプロセッサ等に使用される半導体集積回路や半導体集積回路を積層して構成されたＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）などに適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、半導体装置においては、例えば以下の技術が考えられる。
【０００３】
半導体製造技術の微細化に伴い、半導体チップのＩ／Ｏ性能不足が深刻化しつつある。これは、微細化に伴って半導体チップに搭載される回路が増加し、さらに各回路の動作が速くなるため、半導体チップが機能を実現するために必要なＩ／Ｏ処理量が増加する一方、半導体チップの端子数はワイヤボンディングなどに制約されるために基本的にはチップサイズによって決まり、微細化によっては増加しないため、Ｉ／Ｏ処理能力は向上しないためである。
【０００４】
そこで、半導体チップのＩ／Ｏ性能不足を解決するために、端子を半導体チップの上面や下面に二次元状に配置し、半導体チップを複数個積層することによって積層されたチップ間で情報の伝送を行う、三次元結合技術の開発が盛んである。
【０００５】
三次元結合技術は、半導体チップ同士を貫通ビアなどによって物理的に接触させる接触方式と、コイルやキャパシタを用いて非接触で通信を行う非接触方式に大別できる。
【０００６】
非接触方式では、コイルを形成した半導体チップを積層し、情報を送信する半導体チップに搭載されたコイルに電流を流して磁界を発生させ、情報を受信する側の半導体チップに搭載されたコイルに生じる誘導電流を観測することによって情報を伝達する誘導結合方式と、情報を送信する半導体チップと情報を受信する半導体チップの間にキャパシタを形成し、情報を送信する側の半導体チップからキャパシタに充放電を行い、情報を受信する側の半導体チップでキャパシタの電荷を検出することによって情報を伝達する容量結合方式がある。
【０００７】
なお、誘導結合方式の三次元結合技術によってチップ間のデータ通信を行う技術の一例として、特許文献１記載の技術が挙げられる。また、容量結合方式の三次元結合技術によってチップ間のデータ通信を行う技術の一例として、特許文献２記載の技術が挙げられる。
【特許文献１】特開２００６−０６６４５４号公報
【特許文献２】特開２００４−２５３８１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、前記のような半導体装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００９】
例えば、誘導結合方式と容量結合方式のいずれの方式によっても、半導体チップが消費する電力をチップ間で供給することは困難である。また、半導体チップとそれを収容するパッケージの外部に存在するデバイスとの通信には、物理的な接続が必要である。
【００１０】
このため、非接触方式の三次元結合技術を搭載した半導体チップを積層してＳｉＰを形成する場合には、三次元結合のためのコイルやキャパシタと、電源およびグランドおよびパッケージ外との通信のための物理的接続を、パッケージ内で並存させなければならない。
【００１１】
さらに、同じ機能を有する半導体チップを複数個積層してＳｉＰを構成するときには、積層される位置に合わせて複数種のチップを開発・製造するのは望ましくなく、同じ設計情報によって製造された半導体チップを積層できることが、開発コストの観点から望ましい。
【００１２】
従来は、誘導・容量結合による三次元結合回路を搭載した集積回路においては、当該集積回路に対する、電力の供給はワイヤボンディングやマイクロバンプや貫通ビアによって行われていた。
【００１３】
下に配置される集積回路の面積が大きく、上に積層される集積回路の面積が小さい、いわゆる「ピラミッド型」のＳｉＰであれば、中間層に位置する集積回路にもボンディングワイヤを接続できるが、チップサイズが同一であったり、上のチップが下のチップよりも大きい「逆ピラミッド型」のＳｉＰでは、中間層に位置する集積回路にボンディングワイヤを接続する場合に、スペーサを両チップの間に挿入し、上下のチップの間に空間を設ける必要があった。
【００１４】
また、マイクロバンプを用いる場合、チップ間にインターポーザを挿入して集積回路に設けられたマイクロバンプと別の集積回路や外部端子との接続を行っていた。
【００１５】
貫通ビアを設けて同一設計のチップを積層する場合、チップに設けられた貫通ビア同士を接触させるため、チップをオフセットさせずに積層していた。
【００１６】
三次元結合では、伝送距離をできる限り小さくすべきであるため、スペーサやインターポーザの挿入は避けるべきである。また、誘導結合方式の三次元結合では、同軸上に複数の送信コイルを配置すると混信を生じるため、同一設計のチップをオフセットさせずに積層する場合、三次元結合による伝送を時分割で行うなどの混信対策が必要であった。
【００１７】
本発明はこれらの課題に鑑みて創案されたものであり、本発明の目的は、半導体装置において、同一設計による複数のチップを積層することと、スペーサやインターポーザを廃止して三次元結合の情報伝送能力を高めることができる技術を提供することにある。
【００１８】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
すなわち、本発明による半導体装置は、三次元結合回路（三次元結合送信端子群および三次元結合受信端子群）を備えた第１の半導体集積回路と、三次元結合回路および貫通電極（電源貫通ビアおよびグランド貫通ビア）を備えた第２および第３の半導体集積回路とが積層されたものである。
【００２１】
また、本発明による半導体装置は、三次元結合回路および貫通電極を備えた第１および第２および第３の半導体集積回路が積層されたものである。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００２３】
（１）三次元結合による半導体集積回路（半導体チップ）間の高速通信と、物理的結線による半導体集積回路とパッケージ外との通信と、半導体集積回路への電力供給を実現できる。
【００２４】
（２）半導体チップ開発に要するコストを最小化できる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
（実施の形態１）
本発明の実施の形態１は、ＳｉＰに含まれる半導体集積回路を、端子面を上にしてボンディングワイヤで結合して積層する形態である。
【００２７】
図１は、本発明の実施の形態１による半導体装置の構成を示すブロック図である。図１は本発明の一実施例に係る、システムインパッケージ（以下、ＳｉＰと記載する）の機能的な接続関係を示す論理ブロック図である。
【００２８】
ＳｉＰ１０は、ＳｏＣ１０１と、メモリＡ１０２と、メモリＢ１０３を内蔵し、ＳｉＰ１０外部との通信機能を有する。当該通信機能は、ＳｏＣ１０１がメモリＡ１０２およびメモリＢ１０３に格納されたプログラムを読み出して実行することによって実現される。また、ＳｏＣ１０１は、メモリＡ１０２およびメモリＢ１０３に対する書き込み機能を有する。
【００２９】
ＳｏＣ１０１およびメモリＡ１０２およびメモリＢ１０３は、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）やバイポーラトランジスタなどを形成する半導体集積回路技術によって単結晶シリコンのような半導体基板に形成された集積回路であり、動作時には電源とグランドに接続される。
【００３０】
このため、ＳｏＣ１０１、メモリＡ１０２、メモリＢ１０３はそれぞれ電源端子ＶＤＤとグランド端子ＶＳＳを備える。さらに当該電源端子と当該グランド端子にそれぞれ電源とグランドを接続するために、ＳｉＰ１０には外部ＶＤＤ端子と外部ＶＳＳ端子を備え、当該外部ＶＤＤ端子とＳｏＣ１０１、メモリＡ１０２、メモリＢ１０３の各ＶＤＤ端子、当該外部ＶＳＳ端子とＳｏＣ１０１、メモリＡ１０２、メモリＢ１０３の各ＶＳＳ端子をそれぞれ接続する。
【００３１】
また、ＳｏＣ１０１とＳｉＰ１０外部との通信機能を実現するために、ＳｏＣ１０１のＩＯ入力端子をＳｉＰ１０の外部ＩＯ入力端子に、ＳｏＣ１０１のＩＯ出力端子をＳｉＰ１０の外部ＩＯ出力端子にそれぞれ接続する。
【００３２】
さらに、ＳｏＣ１０１によるメモリアクセスを実現するために、ＳｏＣ１０１のアドレス端子、コマンド端子、クロック端子、ライトデータＡ端子、リードデータＡ端子をそれぞれメモリＡ１０２のアドレス端子、コマンド端子、クロック端子、ライトデータ端子、リードデータ端子に接続し、ＳｏＣ１０１のアドレス端子、コマンド端子、クロック端子、ライトデータＢ端子、リードデータＢ端子をそれぞれメモリＢ１０３のアドレス端子、コマンド端子、クロック端子、ライトデータ端子、リードデータ端子に接続する。
【００３３】
本発明の特徴を分かり易くするために、まず、前提技術によるＳｉＰの物理的構成と、その問題点を、図面を参照して説明する。
【００３４】
図２は、前提技術によってＳｏＣ１０１、メモリＡ１０２、メモリＢ１０３を積層した場合の、ＳｉＰ１０の内部を示す図である。
【００３５】
図２のＳｏＣ２０１、メモリＡ２０２、メモリＢ２０３は、それぞれ図１のＳｏＣ１０１、メモリＡ１０２、メモリＢ１０３に対応する。
【００３６】
スペーサ２０４は、メモリＡ２０２の端子面側に、ボンディングワイヤを接続するための空間を確保するための部材である。
【００３７】
パッケージ基板２０５は、ＳｏＣ２０１、メモリＡ２０２、メモリＢ２０３相互間とＳｏＣ２０１、メモリＡ２０２、メモリＢ２０３と、後述の外部端子２０７を接続する配線を内蔵した部材である。
【００３８】
外部端子２０７は、ＳｉＰ１０と外部デバイスを接続するための接続端子である。
【００３９】
ボンディングワイヤ２０６は、ＳｏＣ２０１、メモリＡ２０２、メモリＢ２０３とパッケージ基板２０５を接続するための配線である。
【００４０】
現在は、図２に示すように、ボンディングワイヤによってＳｉＰ内のチップやパッケージ基板を接続することが多い。
【００４１】
ボンディングワイヤによる接続技術は確立されているが、チップにボンディングワイヤを接続するためにチップに設けるボンディングパッドを小さくすることが困難であるため、多数のボンディングワイヤを用いてチップを接続することが難しく、チップ間の転送能力に限界がある。また、図２におけるメモリＡ２０２のように、チップの端子面（ボンディングワイヤが接続される面）側を別のチップにふさがれたチップにボンディングワイヤを接続するためには、スペーサを用いて上のチップとの間隔を空ける必要があった。このため、ＳｉＰ全体の厚さを小さくすることが困難であった。
【００４２】
本発明は、ＳｉＰ１０内で完結する、ＳｏＣ１０１とメモリＡ１０２およびメモリＢ１０３の間の通信を三次元結合に置き換えて転送能力向上と消費電力削減を実現し、三次元結合のために必要となるスペーサ排除のために電源およびグランドの接続をワイヤボンディングから貫通ビアに置き換えるものである。
【００４３】
以下、本発明によるＳｉＰ１０の物理的構造について、図面を参照して説明する。
【００４４】
図３は、本発明の実施の形態１に係るＳｉＰ１０に搭載される半導体集積回路を、水平方向から見た図である。
【００４５】
本発明によって構成されたＳｉＰ１０には、ＳｏＣ３０１と、メモリＡ３０２と、メモリＢ３０３がいずれも端子面を上にした状態で積層される。以下、本明細書では、集積回路の端子面を上にした状態を「フェースアップ」と表現し、集積回路の端子面を下にした状態を「フェースダウン」と表現する。
【００４６】
まず、ＳｉＰ１０の構成を説明する。
【００４７】
ＳｉＰ１０は、ＳｏＣ３０１と、メモリＡ３０２と、メモリＢ３０３と、パッケージ基板３０４と、外部端子３０５と、ボンディングワイヤ３０６〜３０８を備えて構成される。
【００４８】
ＳｏＣ３０１、メモリＡ３０２、メモリＢ３０３は、それぞれ図１のＳｏＣ１０１、メモリＡ１０２、メモリＢ１０３に対応する。
【００４９】
メモリＡ３０２は、電源貫通ビア３０９とグランド貫通ビア３１０を備える。当該電源貫通ビアおよび当該グランド貫通ビアは、メモリＡ３０２の両面に露出している。
【００５０】
メモリＢ３０３は、電源貫通ビア３１１とグランド貫通ビア３１２を備える。当該電源貫通ビアおよび当該グランド貫通ビアは、メモリＢ３０３の両面に露出している。
【００５１】
パッケージ基板３０４は、ＳｏＣ３０１、メモリＡ３０２、メモリＢ３０３と、後述の外部端子３０５を接続する配線を内蔵した部材である。
【００５２】
外部端子３０５は、ＳｉＰ１０と外部デバイスを接続するための接続端子である。
【００５３】
ボンディングワイヤ３０６は、ＳｏＣ３０１とパッケージ基板３０４を接続するためのボンディング配線である。ボンディングワイヤ３０６は、図１においては、ＳｏＣ１０１のＶＤＤ端子、ＶＳＳ端子、ＩＯ入力端子、ＩＯ出力端子をそれぞれ外部ＶＤＤ端子、外部ＶＳＳ端子、外部ＩＯ入力端子、外部ＩＯ出力端子に接続する配線に対応する。
【００５４】
ボンディングワイヤ３０７は、メモリＢ３０３の電源貫通ビア３１１とパッケージ基板３０４を接続するボンディング配線群である。ボンディングワイヤ３０７は、図１においては、メモリＢ１０３のＶＤＤ端子と外部ＶＤＤ端子の間の配線に対応する。
【００５５】
ボンディングワイヤ３０８は、メモリＢ３０３のグランド貫通ビア３１２とパッケージ基板３０４を接続するボンディング配線である。ボンディングワイヤ３０８は、図１においては、メモリＢ１０３のＶＳＳ端子と外部ＶＳＳ端子の間の配線に対応する。
【００５６】
三次元結合送信端子群３１３は、ＳｏＣ３０１がメモリＡ３０２およびメモリＢ３０３にアドレス、コマンド、クロック、ライトデータを送信するための三次元結合送信端子である。図１においては、ＳｏＣ１０１のアドレス端子、コマンド端子、クロック端子、ライトデータＡ端子、ライトデータＢ端子に相当する。三次元結合送信端子群は、誘導結合方式によってデータを伝送するためのコイルであり、半導体集積回路の配線層を用いて実現される。
【００５７】
三次元結合受信端子群３１４は、ＳｏＣ３０１がメモリＡ３０２からのリードデータを受信するための三次元結合受信端子である。図１においては、ＳｏＣ１０１のリードデータＡ端子に相当する。三次元結合受信端子群３１４は、誘導結合方式によってデータを受信するためのコイルであり、半導体集積回路の配線層を用いて実現される。
【００５８】
三次元結合受信端子群３１５は、ＳｏＣ３０１がメモリＢ３０３からのリードデータを受信するための三次元結合受信端子である。図１においては、ＳｏＣ１０１のリードデータＢ端子に相当する。
【００５９】
図４は、本発明の実施の形態１に係るＳｉＰ１０に搭載される半導体集積回路の上面図である。
【００６０】
ＳｉＰ１０は、パッケージ基板３０４の上にＳｏＣ３０１が積層され、ＳｏＣ３０１の上にメモリＡ３０２が積層され、メモリＡ３０２の上にメモリＢ３０３が積層された構成を採る。
【００６１】
メモリＡ３０２とメモリＢ３０３は同一の形状のメモリであり、メモリＢ３０３がメモリＡ３０２の直上に搭載されるため、メモリＡ３０２は図４には表れない。
【００６２】
図５は、ＳｏＣ３０１の上面図である。
【００６３】
ＳｏＣ３０１端子面には、三次元結合端子群３１３〜３１５とボンディングパッド群５０１０が配置される。ボンディングパッド群５０１０には、ボンディングワイヤ３０６が接続される。
【００６４】
図６は、メモリＡ３０２の上面図である。
【００６５】
メモリＡ３０２の端子面には、三次元結合端子群３１６，３１７と電源貫通ビア３０９とグランド貫通ビア３１０が配置される。
【００６６】
図７は、メモリＢ３０３の上面図である。
【００６７】
メモリＢ３０３の端子面には、三次元結合端子群３１８，３１９と電源貫通ビア３１１とグランド貫通ビア３１２が配置される。
【００６８】
続いて、ＳｏＣ３０１とメモリＡ３０２、メモリＢ３０３の相対的な位置関係を説明する。
【００６９】
まず、ＳｏＣ３０１とメモリＡ３０２の関係について説明する。
【００７０】
本実施の形態１においては、ＳｏＣ３０１のチップ面積がメモリＡ３０２およびメモリＢ３０３よりも大きいため、ＳｏＣ３０１の端子面にメモリＡ３０２およびメモリＢ３０３を直接積層しても、ＳｏＣ３０１にはボンディングパッド群５０１０を設けることができる。このため、ボンディングパッド群５０１０を避けてＳｏＣ３０１の端子面にメモリＡ３０２を積層する。
【００７１】
ここで、ＳｏＣ３０１とメモリＡ３０２の間の三次元結合について、図面を参照して説明する。
【００７２】
図８は、ＳｏＣ３０１の三次元結合端子群３１３〜３１５の端子配列を示す図である。
【００７３】
三次元結合送信端子群は、Ｃｌｏｃｋ、ＣＳ、ＲＷ、Ａ４〜Ａ０、ＷＤ７〜ＷＤ０によって構成される。
【００７４】
三次元結合受信端子群３１４は、ＲＤ３〜ＲＤ０によって構成される。
【００７５】
三次元結合受信端子群３１５は、ＲＤ７〜ＲＤ４によって構成される。
【００７６】
図９は、メモリＡ３０２の三次元結合受信端子群３１６および三次元結合送信端子群３１７の端子配列を示す図である。
【００７７】
三次元結合受信端子群３１６は、Ｃｌｏｃｋ、ＣＳ、ＲＷ、Ａ４〜Ａ０、ＷＤ３〜ＷＤ０によって構成される。これらの端子は、それぞれ三次元結合送信端子群３１３の、Ｃｌｏｃｋ、ＣＳ、ＲＷ、Ａ４〜Ａ０、ＷＤ３〜ＷＤ０端子と対となって通信を行う。
【００７８】
三次元結合送信端子群３１７は、ＲＤ３〜ＲＤ０によって構成される。これらの端子は、それぞれ三次元結合受信端子群３１４の、ＲＤ３〜ＲＤ０端子と対となって通信を行う。
【００７９】
このため、メモリＡ３０２は、ＳｏＣ３０１の端子面側に、三次元結合受信端子群３１６が三次元結合送信端子群３１３の直上に位置するように積層される。
【００８０】
次に、ＳｏＣ３０１とメモリＢ３０３の間の三次元結合について図面を参照して説明する。
【００８１】
図１０は、メモリＢ３０３の三次元結合端子群３１８〜３１９の端子配列を示す図である。
【００８２】
三次元結合受信端子群３１８は、Ｃｌｏｃｋ、ＣＳ、ＲＷ、Ａ４〜Ａ０、ＷＤ３〜ＷＤ０によって構成される。これらの端子は、それぞれ三次元結合送信端子群３１３の、Ｃｌｏｃｋ、ＣＳ、ＲＷ、Ａ４〜Ａ０、ＷＤ７〜ＷＤ４端子と対となって通信を行う。
【００８３】
三次元結合受信端子群３１８は、ＲＤ３〜ＲＤ０によって構成される。これらの端子は、それぞれ三次元結合受信端子群３１４の、ＲＤ７〜ＲＤ４端子と対となって通信を行う。
【００８４】
このため、メモリＢ３０３は、ＳｏＣ３０１の端子面側に、三次元結合受信端子群３１８が三次元結合送信端子群３１３の真上に位置するように積層される。
【００８５】
以上のように三次元結合端子を備えたＳｏＣ３０１と、三次元結合端子と貫通ビアを備えたメモリＡ３０２、メモリＢ３０３を、ボンディングワイヤ３０６〜３０８とパッケージ基板３０４を用いて電気的に結合することにより、スペーサを用いずにＳｉＰを構成することができる。特に、ＳｏＣ３０１とメモリＢ３０３に挟まれたメモリＡ３０２に対しても、メモリＡ３０２とメモリＢ３０３をオフセットさせることなく積層した状態で電源とグランドを接続できる。
【００８６】
また、ＳｏＣの一組のアドレス端子を用いて複数のメモリチップにアドレスを同時送信（ブロードキャスト）することにより、ＳｏＣに搭載する三次元結合送信端子の数を、ブロードキャストせずＳｏＣ、メモリ間のアドレス送信をメモリチップ毎に行う場合に比して半減させることできる。
【００８７】
したがって、本実施の形態１による半導体装置によれば、半導体チップの電源およびグランド端子を、貫通ビアとワイヤボンディングによってパッケージの電源およびグランド端子と接続し、半導体チップのパッケージ外部との通信に用いられる端子を、ワイヤボンディングによってパッケージの電源及びグランド端子と接続し、半導体チップの半導体チップ間の通信に用いられる端子を三次元接続技術によって接続することにより、三次元結合による半導体チップ間の高速通信と、物理的結線による半導体チップとパッケージ外との通信と、半導体チップへの電力供給を実現できる。
【００８８】
（実施の形態２）
本発明の実施の形態２は、ＳｉＰに含まれる半導体集積回路をフェースダウンで積層する形態である。以下、本実施の形態２におけるＳｉＰの物理的構造について説明する。本実施の形態２におけるＳｉＰの論理的構造は前記実施の形態１と同一である。
【００８９】
図１１は、本発明の実施の形態２係るＳｉＰに搭載される半導体集積回路を、水平方向から見た図である。
【００９０】
ＳｉＰ２０には、ＳｏＣ１１０１と、メモリＡ１１０２と、メモリＢ１１０３がいずれもフェースダウンで積層される。
【００９１】
まず、ＳｉＰ２０の構成を説明する。
【００９２】
ＳｉＰ２０は、ＳｏＣ１１０１と、メモリＡ１１０２と、メモリＢ１１０３と、パッケージ基板１１０４と、外部端子１１０５と、マイクロバンプ１１０６〜１１０８を備えて構成される。
【００９３】
ＳｏＣ１１０１、メモリＡ１１０２、メモリＢ１１０３は、それぞれ図１のＳｏＣ１０１、メモリＡ１０２、メモリＢ１０３に対応する。
【００９４】
本実施の形態２のメモリＡ１１０２は、実施の形態１のメモリＡ３０２と同一である。
【００９５】
本実施の形態２のメモリＢ１１０３は、実施の形態１のメモリＢ３０３と同一である。
【００９６】
パッケージ基板１１０４は、ＳｏＣ１１０１、メモリＡ１１０２、メモリＢ１１０３と、後述の外部端子１１０５を接続する配線を内蔵した部材である。
【００９７】
外部端子１１０５は、ＳｉＰ２０と外部デバイスを接続するための接続端子である。
【００９８】
マイクロバンプ１１０６は、ＳｏＣ１１０１とパッケージ基板１１０４を接続するためのバンプ群である。マイクロバンプ１１０６は、図１においては、ＳｏＣ１０１のＶＤＤ端子、ＶＳＳ端子、ＩＯ入力端子、ＩＯ出力端子をそれぞれ外部ＶＤＤ端子、外部ＶＳＳ端子、外部ＩＯ入力端子、外部ＩＯ出力端子に接続する配線に対応する。
【００９９】
マイクロバンプ１１０７は、ＳｏＣ１１０１の電源貫通ビア１１０９とパッケージ基板１１０４を接続するバンプ群である。マイクロバンプ１１０７は、図１においては、ＳｏＣ１０１のＶＤＤ端子と外部ＶＤＤ端子の間の配線に対応する。
【０１００】
マイクロバンプ１１０８は、ＳｏＣ１１０１のグランド貫通ビア１１１０とパッケージ基板１１０４を接続するバンプ群である。マイクロバンプ１１０８は、図１においては、ＳｏＣ１０１のＶＳＳ端子と外部ＶＳＳ端子の間の配線に対応する。
【０１０１】
三次元結合送信端子群１１１５および三次元結合受信端子群１１１６〜１１１７は、それぞれ実施の形態１の三次元結合送信端子群３１３および三次元結合受信端子群３１４〜３１５に相当する。
【０１０２】
図１２は、ＳｉＰ２０に搭載される半導体集積回路の上面図である。
【０１０３】
ＳｉＰ２０は、パッケージ基板１１０４の上にＳｏＣ１１０１が積層され、ＳｏＣ１１０１の上にメモリＡ１１０２が積層され、メモリＡ１１０２の上にメモリＢ１１０３が積層された構成を採る。
【０１０４】
メモリＡ１１０２とメモリＢ１１０３は同一の形状のメモリであり、メモリＢ１１０３がメモリＡ１１０２の直上に搭載されるため、メモリＡ１１０２は図１２には表れない。
【０１０５】
図１３は、ＳｏＣ１１０１の上面図である。
【０１０６】
ＳｏＣ１１０１の上面には、三次元結合送信端子群１１１５と三次元結合受信端子群１１１６〜１１１７と電源貫通ビア１１０９とグランド貫通ビア１１１０が配置される。
【０１０７】
本実施の形態２のＳｏＣ１１０１は、電源貫通ビア１１０９とグランド貫通ビア１１１０を備える。当該貫通ビアは、ＳｏＣ１１０１の両面に露出し、それぞれＳｏＣ１１０１内部の電源メッシュおよびグランドメッシュに接続される。
【０１０８】
以上のように三次元結合端子を備えたＳｏＣ１１０１と、三次元結合端子と貫通ビアを備えたメモリＡ１１０２、メモリＢ１１０３をマイクロバンプ１１０６とマイクロバンプ１１０７〜１１０８を用いて電気的に結合することにより、スペーサを用いずにＳｉＰを構成することができる。
【０１０９】
特に、ＳｏＣ１１０１とメモリＢ１１０３に挟まれたメモリＡ１１０２に対しても、メモリＡ１１０２とメモリＢ１１０３をオフセットさせることなく積み重ねることができる。
【０１１０】
したがって、本実施の形態２による半導体装置によれば、半導体チップの電源およびグランド端子を、貫通ビアとバンプによってパッケージの電源およびグランド端子と接続し、半導体チップのパッケージ外部との通信に用いられる端子を、バンプによってパッケージの電源及びグランド端子と接続し、半導体チップの半導体チップ間の通信に用いられる端子を三次元接続技術によって接続することにより、三次元結合による半導体チップ間の高速通信と、物理的結線による半導体チップとパッケージ外との通信と、半導体チップへの電力供給を実現できる。
【０１１１】
（実施の形態３）
実施の形態１および２では、ＳｏＣとメモリＡ、およびＳｏＣとメモリＢの間の三次元通信を直接行っていたが、誘導結合係数はコイル間距離の２乗に反比例するため、チップ間距離が長いＳｏＣとメモリＢ間を結合する三次元結合には、大きなコイルを設ける必要があり、チップに設けられるコイルの数が少なくなり、伝送レート向上に制約があった。
【０１１２】
そこで、本実施の形態３では、中間層に位置するチップに信号の中継機能を備えることにより、小さなコイルで通信する方法を説明する。
【０１１３】
本実施の形態３のＳｉＰの機能は、実施の形態１と同一である。
【０１１４】
図１４は、本発明の実施の形態３に係るＳｉＰ２１０に搭載される半導体集積回路を、水平方向から見た図である。
【０１１５】
ＳｉＰ２１０には、ＳｏＣ２１０１と、メモリＡ２１０２と、メモリＢ２１０３がいずれもフェースアップで積層される。
【０１１６】
まず、ＳｉＰ２１０の構成を説明する。
【０１１７】
ＳｉＰ２１０は、ＳｏＣ２１０１と、メモリＡ２１０２と、メモリＢ２１０３と、パッケージ基板２１０４と、外部端子２１０５と、ボンディングワイヤ２１０６〜２１０８を備えて構成される。
【０１１８】
実施の形態１におけるメモリＢ３０３はメモリＡ３０２の直上に積層されていたが、本実施の形態３のメモリＢ２１０３はメモリＡ２１０２に対して、メモリＡ２１０２はＳｏＣ２１０１に対して、それぞれ右方向にオフセットした状態（ずれた状態）で積層されている。メモリＢ２１０３のメモリＡ２１０２に対するオフセット量と、メモリＡ２１０２のＳｏＣ２１０１に対するオフセット量はそれぞれ等しい。以下、本実施の形態３においては、このオフセット量をＤと表現する。
【０１１９】
ＳｏＣ２１０１、メモリＡ２１０２、メモリＢ２１０３は、それぞれ図１のＳｏＣ１０１、メモリＡ１０２、メモリＢ１０３に対応する。
【０１２０】
メモリＡ２１０２は、電源貫通ビア２１０９およびグランド貫通ビア２１１０を備える。当該電源貫通ビア２１０９および当該グランド貫通ビア２１１０は、メモリＡ２１０２の両面に露出する。
【０１２１】
以下、本明細書では、電源貫通ビア２１０９の露出部分をメモリＡ２１０２の電源端子といい、グランド貫通ビア２１１０の露出部分をメモリＡ２１０２のグランド端子という。
【０１２２】
電源貫通ビア２１０９は、メモリＡ２１０２内部で屈曲し、メモリＡ２１０２の上面の電源端子と、当該電源端子に対して左方向にＤだけオフセットした下面の電源端子とを結合する。同様に、グランド貫通ビア２１１０は、メモリＡ２１０２の内部で屈曲し、メモリＡ２１０２の上面のグランド端子と、当該グランド端子に対して左方向にＤだけオフセットした下面のグランド端子とを結合する。
【０１２３】
メモリＢ２１０３は、電源貫通ビア２１１１およびグランド貫通ビア２１１２を備える。当該電源貫通ビア２１１１および当該グランド貫通ビア２１１２はメモリＢ２１０３の両面に露出する。
【０１２４】
以下、本明細書では、電源貫通ビア２１１１の露出部分をメモリＢ２１０３の電源端子といい、グランド貫通ビア２１１２の露出部分をメモリＢ２１０３のグランド端子という。
【０１２５】
電源貫通ビア２１１１は、メモリＢ２１０３内部で屈曲し、メモリＢ２１０３の上面の電源端子と、当該電源端子に対して左方向にＤだけオフセットした下面の電源端子とを結合する。同様に、グランド貫通ビア２１１２は、メモリＢ２１０３の内部で屈曲し、メモリＢ２１０３の上面のグランド端子と、当該グランド端子に対して左方向にＤだけオフセットした下面のグランド端子とを結合する。
【０１２６】
パッケージ基板２１０４は、ＳｏＣ２１０１、メモリＡ２１０２、メモリＢ２１０３と、後述の外部端子２１０５を接続する配線を内蔵した部材である。
【０１２７】
外部端子２１０５は、ＳｉＰ２１０と外部デバイスを接続するための接続端子である。
【０１２８】
ボンディングワイヤ２１０６は、ＳｏＣ２１０１とパッケージ基板２１０４を接続するためのボンディング配線群である。ボンディングワイヤ２１０６は、図１においては、ＳｏＣ１０１のＶＤＤ端子、ＶＳＳ端子、ＩＯ入力端子、ＩＯ出力端子をそれぞれ外部ＶＤＤ端子、外部ＶＳＳ端子、外部ＩＯ入力端子、外部ＩＯ出力端子に接続する配線に対応する。
【０１２９】
ボンディングワイヤ２１０７は、メモリＢ２１０３の電源貫通ビア２１１１とパッケージ基板２１０４を接続するボンディング配線群である。ボンディングワイヤ２１０７は、図１においては、メモリＢ１０３のＶＤＤ端子と外部ＶＤＤ端子の間の配線に対応する。
【０１３０】
ボンディングワイヤ２１０８は、メモリＢ２１０３のグランド貫通ビア２１１２とパッケージ基板２１０４を接続するボンディング配線群である。ボンディングワイヤ２１０８は、図１においては、メモリＢ１０３のＶＳＳ端子と外部ＶＳＳ端子の間の配線に対応する。
【０１３１】
三次元結合送信端子群２１１３は、ＳｏＣ２１０１がメモリＡ２１０２にアドレス、コマンド、ライトデータを送信するための三次元結合送信端子群である。図１においては、ＳｏＣ２１０１のアドレス端子、コマンド端子、ライトデータＡ端子、ライトデータＢ端子に相当する。
【０１３２】
三次元結合受信端子群２１１４は、メモリＡ２１０２が送信するリードデータをＳｏＣ２１０１が受信するための三次元結合受信端子群である。ただし、本実施の形態３では、メモリＢ２１０３が出力するリードデータをメモリＡ２１０２が中継するため、三次元結合受信端子群２１１４は、図１のＳｏＣ２１０１のリードデータＡ端子およびリードデータＢ端子に相当する。
【０１３３】
図１５は、ＳｉＰ２１０に搭載された半導体集積回路の上面図である。
【０１３４】
ＳｉＰ２１０は、パッケージ基板２１０４の上にＳｏＣ２１０１が積層され、ＳｏＣ２１０１の上にメモリＡ２１０２が積層され、メモリＡ２１０２の上にメモリＢ２１０３が積層された構成を採る。
【０１３５】
図１６は、ＳｏＣ２１０１の上面図である。
【０１３６】
ＳｏＣ２１０１の上面には、三次元結合端子群２１１３〜２１１４とボンディングパッド群２３０１が配置される。ボンディングパッド群２３０１には、ボンディングワイヤ２１０６が接続される。
【０１３７】
図１７は、メモリＡ２１０２の上面図である。
【０１３８】
メモリＡ２１０２の端子面には、三次元結合端子群２１１５〜２１１８と電源貫通ビア２１０９とグランド貫通ビア２１１０が配置される。
【０１３９】
三次元結合端子群２１１７は、三次元結合端子群２１１５に対して右方向にＤだけオフセットした位置に配置される。
【０１４０】
三次元結合端子群２１１８は、三次元結合端子群２１１６に対して右方向にＤだけオフセットした位置に配置される。
【０１４１】
三次元結合端子群２１１７からは、三次元結合端子群２１１５が受信した信号が再送信される。
【０１４２】
三次元結合端子群２１１６からは、三次元結合端子群２１１８が受信した信号が再送信される。
【０１４３】
図１８は、メモリＢ２１０３の上面図である。
【０１４４】
メモリＢ２１０３の端子面には、三次元結合端子群２１１９〜２１２２と電源貫通ビア２１１１とグランド貫通ビア２１１２が配置される。
【０１４５】
三次元結合端子群２１２１は、三次元結合端子群２１１９に対して右方向にＤだけオフセットした位置に配置される。
【０１４６】
三次元結合端子群２１２２は、三次元結合端子群２１２０に対して右方向にＤだけオフセットした位置に配置される。
【０１４７】
続いて、ＳｏＣ２１０１とメモリＡ２１０２、メモリＢ２１０３の相対的な位置関係について説明する。
【０１４８】
まず、ＳｏＣ２１０１とメモリＡ２１０２の位置関係について説明する。
【０１４９】
本実施の形態３においては、メモリＡ２１０２をＳｏＣ２１０１に対して、右方向にＤだけオフセットさせて積層し、ボンディングパッド群２３０１を設けることができるようにしている。
【０１５０】
ここで、ＳｏＣ２１０１とメモリＡ２１０２の間の三次元結合について図面を参照して説明する。
【０１５１】
図１９は、ＳｏＣ２１０１の三次元結合送信端子群２１１３および三次元結合受信端子群２１１４の端子配列を示す図である。
【０１５２】
三次元結合送信端子群２１１３は、Ｃｌｏｃｋ、ＣＳ、ＲＷ、Ａ４〜Ａ０、ＷＤ７〜ＷＤ０によって構成され、三次元結合受信端子群２１１４は、ＲＤ７〜ＲＤ０によって構成される。
【０１５３】
図２０は、メモリＡ２１０２の三次元結合受信端子群２１１５、２１１８および三次元結合送信端子群２１１６、２１１７の端子配列を示す図である。
【０１５４】
三次元結合受信端子群２１１５は、Ｃｌｏｃｋ、ＣＳ、ＲＷ、Ａ４〜Ａ０、ＷＤ７〜ＷＤ０によって構成される。これらの端子は、それぞれ三次元結合送信端子群２１１３の、Ｃｌｏｃｋ、ＣＳ、ＲＷ、Ａ４〜Ａ０、ＷＤ７〜ＷＤ０端子と対となって通信を行う。
【０１５５】
三次元結合送信端子群２１１６は、ＲＤ７〜ＲＤ０によって構成される。これらの端子は、それぞれ三次元結合受信端子群２１１４の、ＲＤ７〜ＲＤ０端子と対となって通信を行う。
【０１５６】
メモリＡ２１０２は、ＳｏＣ２１０１の端子面側に、三次元結合受信端子群２１１５が三次元結合送信端子群２１１３に重なる位置に積層される。
【０１５７】
三次元結合送信端子群２１１７は、Ｃｌｏｃｋ、ＣＳ、ＲＷ、Ａ４〜Ａ０、ＷＤ７〜ＷＤ０によって構成される。
【０１５８】
三次元結合受信端子群２１１８は、ＲＤ７〜ＲＤ０によって構成される。
【０１５９】
続いて、メモリＡ２１０２とメモリＢ２１０３の間の三次元結合について図面を参照して説明する。
【０１６０】
図２１は、メモリＢ２１０３の三次元結合受信端子群２１１９、２１２２および三次元結合送信端子群２１２０、２１２１の端子配列を示す図である。
【０１６１】
三次元結合受信端子群２１１９は、Ｃｌｏｃｋ、ＣＳ、ＲＷ、Ａ４〜Ａ０、ＷＤ７〜ＷＤ０によって構成される。これらの端子は、それぞれ三次元結合送信端子群２１１７の、Ｃｌｏｃｋ、ＣＳ、ＲＷ、Ａ４〜Ａ０、ＷＤ７〜ＷＤ０端子と対となって通信を行う。
【０１６２】
三次元結合送信端子群２１２０は、ＲＤ７〜ＲＤ０によって構成される。これらの端子は、それぞれ三次元結合受信端子群２１１８の、ＲＤ７〜ＲＤ０端子と対となって通信を行う。
【０１６３】
三次元結合受信端子群２１２２および三次元結合送信端子群２１２１は、本実施の形態３では使用されない。
【０１６４】
このため、メモリＢ２１０３は、メモリＡ２１０２の端子面側に、三次元結合受信端子群２１１９が三次元結合送信端子群２１１７の真上にくる位置に積層される。
【０１６５】
以上のようにＳｉＰ２１０内部のＳｏＣ２１０１、メモリＡ２１０２、メモリＢ２１０３をボンディングワイヤ２１０６〜２１０８を用いて電気的に結合することにより、スペーサを用いずにＳｉＰを構成することができる。
【０１６６】
さらに本実施の形態３においては、半導体集積回路をオフセットして積層し、集積回路に搭載された三次元結合端子をオフセット量と同じ間隔で配置することにより、三次元結合による通信を全て隣接するチップ間に限定した。
【０１６７】
このため、三次元結合の送信コイルおよび受信コイルを小さくすることができる。
【０１６８】
さらに、本実施の形態３においては、全てのチップをオフセットさせて積層するために、全てのチップにボンディングパッドおよびボンディングワイヤを配置するための空間をＳｉＰ内部に設けることができる。
【０１６９】
さらに、メモリＡ２１０２とメモリＢ２１０３には、同一設計のチップを使用することができるため、メモリチップ設計費用を抑えることができる。
【０１７０】
さらに、三次元接続に用いられる端子あるいは端子群を送信−受信−受信−送信あるいは受信−送信−送信−受信の順に配列し、ワイヤボンディングに必要な幅だけオフセットして積層させることにより、被積層半導体チップ種を最小化することができ、これによって半導体チップ開発に要するコストを最小化できる。
【０１７１】
（実施の形態４）
本実施の形態４では、実施の形態１において説明したＳｉＰ１０を、パッケージ基板から近い順にメモリＡ、メモリＢ、ＳｏＣの順で積層する例を説明する。
【０１７２】
以下、本実施の形態４におけるＳｉＰの物理的構造について説明する。本実施の形態４におけるＳｉＰの論理的構造は、実施の形態１と同一である。
【０１７３】
図２２は、ＳｉＰ３０に搭載される半導体集積回路を、水平方向から見た図である。
【０１７４】
ＳｉＰ３０には、ＳｏＣ３１０１と、メモリＡ３１０２と、メモリＢ３１０３がいずれもフェースアップで積層される。
【０１７５】
まず、ＳｉＰ３０の構成を説明する。
【０１７６】
ＳｉＰ３０は、ＳｏＣ３１０１と、メモリＡ３１０２と、メモリＢ３１０３と、パッケージ基板３１０４と、外部端子３１０５と、ボンディングワイヤ３１０６〜３１０８とを備えて構成される。
【０１７７】
ＳｏＣ３１０１、メモリＡ３１０２、メモリＢ３１０３は、それぞれ図１のＳｏＣ１０１、メモリＡ１０２、メモリＢ１０３に対応する。
【０１７８】
本実施の形態４のメモリＡ３１０２は、実施の形態１のメモリＡ３０２と同一である。
【０１７９】
本実施の形態４のメモリＢ３１０３は、実施の形態１のメモリＢ３０３と同一である。
【０１８０】
パッケージ基板３１０４は、ＳｏＣ３１０１、メモリＡ３１０２、メモリＢ３１０３と、後述の外部端子３１０５を接続する配線を内蔵した部材である。
【０１８１】
外部端子３１０５は、ＳｉＰ３０と外部デバイスを接続するための接続端子である。
【０１８２】
ボンディングワイヤ３１０６は、ＳｏＣ３１０１とパッケージ基板３１０４を接続するためのボンディングワイヤ群である。ボンディングワイヤ３１０６は、図１においては、ＳｏＣ１０１のＶＤＤ端子、ＶＳＳ端子、ＩＯ入力端子、ＩＯ出力端子をそれぞれ外部ＶＤＤ端子、外部ＶＳＳ端子、外部ＩＯ入力端子、外部ＩＯ出力端子に接続する配線に対応する。
【０１８３】
ボンディングワイヤ３１０７は、ＳｏＣ３１０１の電源貫通ビア３１０９とパッケージ基板３１０４を接続するボンディングワイヤ群である。ボンディングワイヤ３１０７は、図１においては、ＳｏＣ１０１のＶＤＤ端子と外部ＶＤＤ端子の間の配線に対応する。
【０１８４】
ボンディングワイヤ３１０８は、ＳｏＣ３１０１のグランド貫通ビア３１１２とパッケージ基板３１０４を接続するボンディングワイヤ群である。ボンディングワイヤ３１０８は、図１においては、ＳｏＣ１０１のＶＳＳ端子と外部ＶＳＳ端子の間の配線に対応する。
【０１８５】
三次元結合送信端子群３１１５および三次元結合受信端子群３１１６〜３１１７は、それぞれ実施の形態１の三次元結合送信端子群３１３および三次元結合受信端子群３１４〜３１５に相当する。
【０１８６】
図２３は、ＳｉＰ３０に積層される半導体集積回路の上面図である。
【０１８７】
本実施の形態４のＳｉＰ３０は、パッケージ基板３１０４の上にメモリＡ３１０２が積層され、メモリＡ３１０２の上にメモリＢ３１０３が積層され、メモリＢ３１０３の上にＳｏＣ３１０１が積層された構成を採る。
【０１８８】
メモリＡ３１０２とメモリＢ３１０３は同一の形状のメモリであり、メモリＢ３１０３がメモリＡ３１０２の直上に搭載されるため、メモリＡ３１０２は図２３には表れない。
【０１８９】
図２４は、ＳｏＣ３１０１の上面図である。
【０１９０】
ＳｏＣ３１０１の上面には、三次元結合送信端子群３１１５と三次元結合受信端子群３１１６〜３１１７と電源貫通ビア３１０９とグランド貫通ビア３１１２が配置される。
【０１９１】
続いて、ＳｏＣ３１０１とメモリＡ３１０２、メモリＢ３１０３の相対的な位置関係を説明する。
【０１９２】
ＳｏＣ３１０１とメモリＡ３１０２の間、およびＳｏＣ３１０１とメモリＢ３１０３の間の三次元結合については、実施の形態１と同一である。
【０１９３】
以上のように三次元結合端子を備えたＳｏＣ３１０１とメモリＡ３１０２とメモリＢ３１０３を、ボンディングワイヤ３１０６〜３１０８を用いて電気的に結合することにより、スペーサを用いずにＳｉＰを構成することができる。
【０１９４】
特に、本実施の形態４においては、ＳｏＣ３１０１が最上層に位置し、ＳｏＣ３１０１の端子面の全面にボンディングパッドを設けることができるため、多くの端子を有するＳｏＣを積層できる。
【０１９５】
（実施の形態５）
本実施の形態５では、実施の形態１において説明したＳｉＰ１０を、パッケージ基板から近い順にメモリＡ、メモリＢ、ＳｏＣの順で実装する例を説明する。
【０１９６】
以下、本実施の形態５におけるＳｉＰの物理的構造について説明する。本実施の形態５におけるＳｉＰの論理的構造は、実施の形態１と同一である。
【０１９７】
以下、本発明によるＳｉＰ４０を図面を参照して説明する。
【０１９８】
図２５は、ＳｉＰ４０に搭載される半導体集積回路を、水平方向から見た図である。
【０１９９】
ＳｉＰ４０には、ＳｏＣ４１０１がフェースアップ、メモリＡ４１０２とメモリＢ４１０３がいずれもフェースダウンで積層される。
【０２００】
まず、ＳｉＰ４０の構成を説明する。
【０２０１】
ＳｉＰ４０は、ＳｏＣ４１０１と、メモリＡ４１０２と、メモリＢ４１０３と、パッケージ基板４１０４と、外部端子４１０５と、ボンディングワイヤ４１０６と、マイクロバンプ４１０７〜４１０８とを備えて構成される。
【０２０２】
ＳｏＣ４１０１、メモリＡ４１０２、メモリＢ４１０３は、それぞれ図１のＳｏＣ１０１、メモリＡ１０２、メモリＢ１０３に対応する。
【０２０３】
ＳｏＣ４１０１は、電源貫通ビア４１１６と、グランド貫通ビア４１１７を含む。当該電源貫通ビア４１１６とグランド貫通ビア４１１７は、それぞれＳｏＣ４１０１の下面に開口する。
【０２０４】
本実施の形態５のメモリＡ４１０２は、実施の形態１のメモリＡ３０２と同一である。
【０２０５】
本実施の形態５のメモリＢ４１０３は、実施の形態１のメモリＢ３０３と同一である。
【０２０６】
パッケージ基板４１０４は、ＳｏＣ４１０１、メモリＡ４１０２、メモリＢ４１０３と、後述の外部端子４１０５を接続する配線を内蔵した部材である。
【０２０７】
外部端子４１０５は、ＳｉＰ４０と外部デバイスを接続するための接続端子である。
【０２０８】
ボンディングワイヤ４１０６は、ＳｏＣ４１０１とパッケージ基板４１０４を接続するためのボンディングワイヤ群である。ボンディングワイヤ４１０６は、図１においては、ＳｏＣ１０１のＩＯ入力端子、ＩＯ出力端子をそれぞれ外部ＩＯ入力端子、外部ＩＯ出力端子に接続する配線に対応する。
【０２０９】
マイクロバンプ４１０７は、ＳｏＣ４１０１の電源貫通ビア４１１６とパッケージ基板４１０４を接続するマイクロバンプ群である。マイクロバンプ４１０７は、図１においては、ＳｏＣ１０１のＶＤＤ端子と外部ＶＤＤ端子の間の配線に対応する。
【０２１０】
マイクロバンプ４１０８は、ＳｏＣ４１０１のグランド貫通ビア４１１７とパッケージ基板４１０４を接続するマイクロバンプ群である。マイクロバンプ４１０８は、図１においては、ＳｏＣ１０１のＶＳＳ端子と外部ＶＳＳ端子の間の配線に対応する。
【０２１１】
三次元結合送信端子群４１１３および三次元結合受信端子群４１１４〜４１１５は、それぞれ実施の形態１の三次元結合送信端子群３１３および三次元結合受信端子群３１４〜３１５に相当する。
【０２１２】
図２６は、ＳｉＰ４０の上面図である。
【０２１３】
本実施の形態５のＳｉＰ４０は、パッケージ基板４１０４の上にメモリＡ４１０２が積層され、メモリＡ４１０２の上にメモリＢ４１０３が積層され、メモリＢ４１０３の上にＳｏＣ４１０１が積層された構成を採る。
【０２１４】
メモリＡ４１０２とメモリＢ４１０３は同一の形状のメモリであり、メモリＢ４１０３がメモリＡ４１０２の直上に搭載されるため、メモリＡ４１０２はＳｉＰ４０の上面図には表れない。
【０２１５】
ＳｏＣ４１０１の上面には、三次元結合送信端子群４１１３と三次元結合受信端子群４１１４〜４１１５とボンディングパッド群４２０１が配置される。
【０２１６】
続いて、ＳｏＣ４１０１とメモリＡ４１０２、メモリＢ４１０３の相対的な位置関係について説明する。
【０２１７】
ＳｏＣ４１０１とメモリＡ４１０２の間、およびＳｏＣ４１０１とメモリＢ４１０３の間の三次元結合については、実施の形態１と同一である。
【０２１８】
ＳｏＣ４１０１は、ＳｏＣ４１０１の電源貫通ビア４１１６がメモリＢ４１０３の電源貫通ビア４１１０に、ＳｏＣ４１０１のグランド貫通ビア４１１７がメモリＢ４１０３のグランド貫通ビア４１１２にそれぞれ接する位置に積層される。
【０２１９】
以上のように三次元結合端子および貫通ビアを備えたＳｏＣ４１０１、メモリＡ４１０２、メモリＢ４１０３をボンディングワイヤ４１０６を用いて電気的に結合することにより、スペーサを用いずにＳｉＰを構成することができる。
【０２２０】
（実施の形態６）
図２７は本実施の形態６に係る、システムインパッケージ（以下、ＳｉＰと記載する）の機能的な接続関係を示すブロック図である。
【０２２１】
ＳｉＰ５０は、ＳｏＣＡ５０１と、ＳｏＣＢ５０２と、ＳｏＣＣ５０３と、ＳｏＣＤ５０４とを含み、ＳｉＰ５０外部との通信機能を有する。当該通信機能は、ＳｏＣＡ５０１、ＳｏＣＢ５０２、ＳｏＣＣ５０３およびＳｏＣＤ５０４が、それぞれの搭載する内蔵メモリに格納されたプログラムを読み出して実行することによって実現される。また、ＳｏＣＡ５０１と、ＳｏＣＢ５０２と、ＳｏＣＣ５０３と、ＳｏＣＤ５０４は相互に通信し、連携して動作する。
【０２２２】
ＳｏＣＡ５０１およびＳｏＣＢ５０２およびＳｏＣＣ５０３およびＳｏＣＤ５０４は、公知のＣＭＯＳやバイポーラトランジスタなどを形成する半導体集積回路技術によって単結晶シリコンのような半導体基板に形成された半導体集積回路であり、動作時には電源とグランドに接続される。
【０２２３】
このため、ＳｏＣＡ５０１、ＳｏＣＢ５０２、ＳｏＣＣ５０３およびＳｏＣＤ５０４は、それぞれ電源端子ＶＤＤとグランド端子ＶＳＳを備える。さらに当該電源端子と当該グランド端子にそれぞれ電源とグランドを接続するために、ＳｉＰ５０には外部電源端子と外部グランド端子を備える。当該外部電源端子と、ＳｏＣＡ５０１、ＳｏＣＢ５０２、ＳｏＣＣ５０３およびＳｏＣＤ５０４の各電源端子はそれぞれ接続される。また、当該外部グランド端子とＳｏＣＡ５０１、ＳｏＣＢ５０２、ＳｏＣＣ５０３およびＳｏＣＤ５０４の各グランド端子はそれぞれ接続される。
【０２２４】
また、ＳｏＣＡ５０１、ＳｏＣＢ５０２、ＳｏＣＣ５０３およびＳｏＣＤ５０４は、ＳｉＰ５０外部との通信機能を実現するために、それぞれＩＯ入力端子とＩＯ出力端子を有する。
【０２２５】
ＳｏＣＡ５０１、ＳｏＣＢ５０２、ＳｏＣＣ５０３およびＳｏＣＤ５０４によるＳｉＰ５０外部との通信機能を実現するために、ＳｏＣＡ５０１のＩＯ入力端子をＳｉＰ５０の外部ＩＯ入力端子Ａに、ＳｏＣＡ５０１のＩＯ出力端子をＳｉＰ５０の外部ＩＯ出力端子Ａに、ＳｏＣＢ５０２のＩＯ入力端子をＳｉＰ５０の外部ＩＯ入力端子Ｂに、ＳｏＣＢ５０２のＩＯ出力端子をＳｉＰ５０の外部ＩＯ出力端子Ｂに、ＳｏＣＣ５０３のＩＯ入力端子をＳｉＰ５０の外部ＩＯ入力端子Ｃに、ＳｏＣＣ５０３のＩＯ出力端子をＳｉＰ５０の外部ＩＯ出力端子Ｃに、ＳｏＣＤ５０４のＩＯ入力端子をＳｉＰ５０の外部ＩＯ入力端子Ｄに、ＳｏＣＤ５０４のＩＯ出力端子をＳｉＰ５０の外部ＩＯ出力端子Ｄに、それぞれ接続する。
【０２２６】
さらに、ＳｏＣＡ５０１、ＳｏＣＢ５０２、ＳｏＣＣ５０３およびＳｏＣＤ５０４は相互に通信するために、それぞれ通信入力１端子と通信出力１端子と通信入力２端子と通信出力２端子を有する。
【０２２７】
これらの通信入力端子および通信出力端子はそれぞれ８個の端子（ビット７〜ビット０）によって構成される。
【０２２８】
ＳｏＣＡ５０１と、ＳｏＣＢ５０２と、ＳｏＣＣ５０３と、ＳｏＣＤ５０４が相互に通信するために、ＳｏＣＡ５０１の通信出力端子２をＳｏＣＢ５０２の通信入力端子１に、ＳｏＣＡ５０１の通信入力端子２をＳｏＣＢ５０２の通信出力端子１に、ＳｏＣＢ５０２の通信出力端子２をＳｏＣＣ５０３の通信入力端子１に、ＳｏＣＢ５０２の通信入力端子２をＳｏＣＣ５０３の通信出力端子１に、ＳｏＣＣ５０３の通信出力端子２をＳｏＣＣ５０４の通信入力端子１に、ＳｏＣＣ５０３の通信入力端子２をＳｏＣＣ５０４の通信出力端子１に、それぞれ接続する。
【０２２９】
本実施の形態６は、ＳｉＰ５０内で完結するＳｏＣＡ５０１と、ＳｏＣＢ５０２と、ＳｏＣＣ５０３と、ＳｏＣＤ５０４の間の通信を三次元結合で実現することによって、転送能力向上と消費電力削減を実現するものである。
【０２３０】
図２８は、ＳｉＰ５０に搭載された半導体集積回路を水平方向から見た図である。
【０２３１】
本実施の形態６によって構成されたＳｉＰ５０には、ＳｏＣＡ５２０１と、ＳｏＣＢ５２０２と、ＳｏＣＣ５２０３と、ＳｏＣＤ５２０４がフェースアップで積層される。
【０２３２】
以下、ＳｉＰ５０の構成を説明する。
【０２３３】
ＳｉＰ５０は、ＳｏＣＡ５２０１と、ＳｏＣＢ５２０２と、ＳｏＣＣ５２０３と、ＳｏＣＤ５２０４と、パッケージ基板５２０５と、外部端子５２０６と、ボンディングワイヤ５２０７〜５２１０を備えて構成される。
【０２３４】
ＳｏＣＡ５２０１と、ＳｏＣＢ５２０２と、ＳｏＣＣ５２０３と、ＳｏＣＤ５２０４は、それぞれ図２７のＳｏＣＡ５０１と、ＳｏＣＢ５０２と、ＳｏＣＣ５０３と、ＳｏＣＤ５０４に対応する。
【０２３５】
パッケージ基板５２０５は、ＳｏＣＡ５２０１と、ＳｏＣＢ５２０２と、ＳｏＣＣ５２０３と、ＳｏＣＤ５２０４と、後述の外部端子５２０６を接続する配線を内蔵した部材である。
【０２３６】
外部端子５２０６は、ＳｉＰ５０と外部デバイスを接続するための接続端子である。
【０２３７】
ボンディングワイヤ５２０７は、ＳｏＣＡ５２０１とパッケージ基板５２０５を接続するためのボンディング配線群である。ボンディングワイヤ５２０７は、図２７においては、ＳｏＣＡ５０１のＶＤＤ端子、ＶＳＳ端子、ＩＯ入力端子、ＩＯ出力端子をそれぞれ外部ＶＤＤ端子、外部ＶＳＳ端子、外部ＩＯ入力Ａ端子、外部ＩＯ出力Ａ端子に接続する配線に対応する。
【０２３８】
ボンディングワイヤ５２０８は、ＳｏＣＢ５２０２とパッケージ基板５２０５を接続するためのボンディング配線群である。ボンディングワイヤ５２０８は、図２７においては、ＳｏＣＢ５０２のＶＤＤ端子、ＶＳＳ端子、ＩＯ入力端子、ＩＯ出力端子をそれぞれ外部ＶＤＤ端子、外部ＶＳＳ端子、外部ＩＯ入力Ｂ端子、外部ＩＯ出力Ｂ端子に接続する配線に対応する。
【０２３９】
ボンディングワイヤ５２０９は、ＳｏＣＣ５２０３とパッケージ基板５２０５を接続するためのボンディング配線群である。ボンディングワイヤ５２０９は、図２７においては、ＳｏＣＣ５０３のＶＤＤ端子、ＶＳＳ端子、ＩＯ入力端子、ＩＯ出力端子をそれぞれ外部ＶＤＤ端子、外部ＶＳＳ端子、外部ＩＯ入力Ｃ端子、外部ＩＯ出力Ｃ端子に接続する配線に対応する。
【０２４０】
ボンディングワイヤ５２１０は、ＳｏＣＤ５２０４とパッケージ基板５２０５を接続するためのボンディング配線群である。ボンディングワイヤ５２１０は、図２７においては、ＳｏＣＤ５０４のＶＤＤ端子、ＶＳＳ端子、ＩＯ入力端子、ＩＯ出力端子をそれぞれ外部ＶＤＤ端子、外部ＶＳＳ端子、外部ＩＯ入力Ｄ端子、外部ＩＯ出力Ｄ端子に接続する配線に対応する。
【０２４１】
三次元結合送信端子群Ａ５２１１および三次元結合受信端子群Ａ５２１２は、図２７においてはそれぞれＳｏＣＡ５０１の通信出力２端子および通信入力２端子に相当する三次元結合端子群であり、ＳｏＣＡ５２０１がＳｏＣＢ５２０２と通信するために使用される。
【０２４２】
三次元結合受信端子群Ａ５２１３および三次元結合送信端子群Ａ５２１４は、図２７においてはそれぞれＳｏＣＡ５０１の通信入力１端子および通信出力１端子に相当する三次元結合端子群である。
【０２４３】
三次元結合送信端子群Ｂ５２１５および三次元結合受信端子群Ｂ５２１６は、図２７においてはそれぞれＳｏＣＢ５０２の通信出力２端子および通信入力２端子に相当する三次元結合端子群であり、ＳｏＣＢ５２０２がＳｏＣＣ５２０３と通信するために使用される。
【０２４４】
三次元結合受信端子群Ｂ５２１７および三次元結合送信端子群Ｂ５２１８は、図２７においてはそれぞれＳｏＣＢ５０２の通信入力１端子および通信出力１端子に相当する三次元結合端子群であり、ＳｏＣＢ５２０２がＳｏＣＡ５２０１と通信するために使用される。
【０２４５】
三次元結合送信端子群Ｃ５２１９および三次元結合受信端子群Ｃ５２２０は、図２７においてはそれぞれＳｏＣＣ５０３の通信出力２端子および通信入力２端子に相当する三次元結合端子群であり、ＳｏＣＣ５２０３がＳｏＣＤ５２０４と通信するために使用される。
【０２４６】
三次元結合受信端子群Ｃ５２２１および三次元結合送信端子群Ｃ５２２２は、図２７においてはそれぞれＳｏＣＣ５０３の通信入力１端子および通信出力１端子に相当する三次元結合端子群であり、ＳｏＣＣ５２０３がＳｏＣＢ５２０２と通信するために使用される。
【０２４７】
三次元結合送信端子群Ｄ５２２３および三次元結合受信端子群Ｄ５２２４は、図２７においてはそれぞれＳｏＣＤ５０４の通信出力２端子および通信入力２端子に相当する三次元結合端子群である。
【０２４８】
三次元結合受信端子群Ｄ５２２５および三次元結合送信端子群Ｄ５２２６は、図２７においてはそれぞれＳｏＣＤ５０４の通信入力１端子および通信出力１端子に相当する三次元結合端子群である。
【０２４９】
図２９は、ＳｉＰ５０に積層される半導体集積回路の上面図である。
【０２５０】
本実施の形態６のＳｉＰ５０は、パッケージ基板５２０５の上にＳｏＣＤ５２０４が積層され、ＳｏＣＤ５２０４の上にＳｏＣＣ５２０３が積層され、ＳｏＣＣ５２０３の上にＳｏＣＢ５２０２が積層され、ＳｏＣＢ５２０２の上にＳｏＣＡ５２０１が積層された構成を採る。
【０２５１】
図３０は、本実施の形態６によるＳｏＣＡ５２０１の上面図である。
【０２５２】
ＳｏＣＡ５２０１の上面には、三次元結合端子群Ａ５２１１〜５２１４とボンディングパッド群Ａ５４０１が配置される。ボンディングパッド群Ａ５４０１には、ボンディングワイヤ５２０７が接続される。
【０２５３】
ＳｏＣＢ５２０２、ＳｏＣＣ５２０３、ＳｏＣＤ５２０４は、ＳｏＣＡ５２０１と同一構成のＳｏＣである。接続されるボンディングワイヤと三次元結合端子群に付された番号以外は、ＳｏＣＡ５２０１と同一である。
【０２５４】
本実施の形態６においては、図２８の左右方向をＸ方向、パッケージ基板５２０５に対して平行であって、かつ図２８の左右方向に垂直である方向をＹ方向という。
【０２５５】
また、Ｘ方向においては右向きを正の向きとし、Ｙ方向においては手前向きを正とする。
【０２５６】
ここで、ＳｏＣＡ５２０１とＳｏＣＢ５２０２の間の三次元結合について、図面を参照して説明する。
【０２５７】
以下、三次元結合送信端子と三次元結合受信端子を総称して三次元結合端子という。
【０２５８】
図３１は、ＳｏＣＡ５２０１の三次元結合端子群Ａ５２１１〜５２１４の端子配列を示す図であり、図３２は、ＳｏＣＢ５２０２の三次元結合端子群Ｂ５２１５〜５２１８の端子配列を示す図である。
【０２５９】
三次元結合送信端子群Ａ５２１１は、Ｔ２のビット７〜ビット０によって構成される。
【０２６０】
三次元結合受信端子群Ａ５２１２は、Ｒ２のビット７〜ビット０によって構成される。
【０２６１】
三次元結合受信端子群Ａ５２１３は、Ｒ１のビット７〜ビット０によって構成される。
【０２６２】
三次元結合送信端子群Ａ５２１４は、Ｔ１のビット７〜ビット０によって構成される。
【０２６３】
三次元結合受信端子群Ａ５２１３は、三次元結合送信端子群Ａ５２１１に対してＸ方向にＸ、Ｙ方向にＹだけオフセットされた位置に配置される。
【０２６４】
三次元結合送信端子群Ａ５２１４は、三次元結合受信端子群Ａ５２１２に対してＸ方向にＸ、Ｙ方向にＹだけオフセットされた位置に配置される。
【０２６５】
三次元結合送信端子群Ｂ５２１５は、Ｔ２のビット７〜ビット０によって構成される。
【０２６６】
三次元結合受信端子群Ｂ５２１６は、Ｒ２のビット７〜ビット０によって構成される。
【０２６７】
三次元結合受信端子群Ｂ５２１７は、Ｒ１のビット７〜ビット０によって構成される。
【０２６８】
三次元結合送信端子群Ｂ５２１８は、Ｔ１のビット７〜ビット０によって構成される。
【０２６９】
三次元結合受信端子群Ｂ５２１７は、三次元結合送信端子群Ｂ５２１５に対してＸ方向にＸ、Ｙ方向にＹだけオフセットされた位置に配置される。
【０２７０】
三次元結合送信端子群Ｂ５２１８は、三次元結合受信端子群Ｂ５２１６に対してＸ方向にＸ、Ｙ方向にＹだけオフセットされた位置に配置される。
【０２７１】
ＳｏＣＡ５２０１をＳｏＣＢ５２０２に対してＸ方向にＸ、Ｙ方向にＹだけオフセットしてＳｏＣＢ５２０２の上に積層すると、ＳｏＣＡ５２０１のＴ２のビット７からビット０が、ＳｏＣＢ５２０２のＲ１のビット７からビット０のそれぞれ直上に位置する。これにより、ＳｏＣＡ５２０１からＳｏＣＢ５２０２への送信が実現される。
【０２７２】
同様に、ＳｏＣＡ５２０１をＳｏＣＢ５２０２に対してＸ方向にＸ、Ｙ方向にＹだけオフセットして上に積層すると、ＳｏＣＡ５２０１のＲ２のビット７からビット０が、ＳｏＣＢ５２０２のＴ１のビット７〜ビット０の直上に位置する。これにより、ＳｏＣＢ５２０２からＳｏＣＡ５２０１への送信が実現される。
【０２７３】
続いて、ＳｏＣＢ５２０２とＳｏＣＣ５２０３の間の三次元結合について図面を参照して説明する。
【０２７４】
図３３は、ＳｏＣＣ５２０３の三次元結合端子群Ｃ５２１９〜５２２２の端子配列を示す図である。
【０２７５】
三次元結合送信端子群Ｃ５２１９は、Ｔ２のビット７〜ビット０によって構成される。
【０２７６】
三次元結合受信端子群Ｃ５２２０は、Ｒ２のビット７〜ビット０によって構成される。
【０２７７】
三次元結合受信端子群Ｃ５２２１は、Ｒ１のビット７〜ビット０によって構成される。
【０２７８】
三次元結合送信端子群Ｃ５２２２は、Ｔ１のビット７〜ビット０によって構成される。
【０２７９】
三次元結合受信端子群Ｃ５２２１は、三次元結合送信端子群Ｃ５２１９に対してＸ方向にＸ、Ｙ方向にＹだけオフセットされた位置に配置される。
【０２８０】
三次元結合送信端子群Ｃ５２２２は、三次元結合受信端子群Ｃ５２２０に対してＸ方向にＸ、Ｙ方向にＹだけオフセットされた位置に配置される。
【０２８１】
ＳｏＣＢ５２０２をＳｏＣＣ５２０３に対してＸ方向にＸ、Ｙ方向にＹだけオフセットしてＳｏＣＣ５２０３の上に積層すると、ＳｏＣＢ５２０２のＴ２のビット７からビット０が、ＳｏＣＣ５２０３のＲ１のビット７からビット０のそれぞれ直上に位置する。これにより、ＳｏＣＢ５２０２からＳｏＣＣ５２０３への送信が実現される。
【０２８２】
同様に、ＳｏＣＢ５２０２をＳｏＣＣ５２０３に対してＸ方向にＸ、Ｙ方向にＹだけオフセットして上に積層すると、ＳｏＣＢ５２０２のＲ２のビット７からビット０が、ＳｏＣＣ５２０３のＴ１のビット７〜ビット０の直上に位置する。
これにより、ＳｏＣＣ５２０３からＳｏＣＢ５２０２への送信が実現される。
【０２８３】
続いて、ＳｏＣＣ５２０３とＳｏＣＤ５２０４の間の三次元結合について図面を参照して説明する。
【０２８４】
図３４は、ＳｏＣＤ５２０４の三次元結合端子群Ｄ５２２３〜５２２６の端子配列を示す図である。
【０２８５】
三次元結合送信端子群Ｄ５２２３は、Ｔ２のビット７〜ビット０によって構成される。
【０２８６】
三次元結合受信端子群Ｄ５２２４は、Ｒ２のビット７〜ビット０によって構成される。
【０２８７】
三次元結合受信端子群Ｄ５２２５は、Ｒ１のビット７〜ビット０によって構成される。
【０２８８】
三次元結合送信端子群Ｄ５２２６は、Ｔ１のビット７〜ビット０によって構成される。
【０２８９】
三次元結合受信端子群Ｄ５２２５は、三次元結合送信端子Ｄ５２２３に対してＸ方向にＸ、Ｙ方向にＹだけオフセットされた位置に配置される。
【０２９０】
三次元結合送信端子群Ｄ５２２６は、三次元結合受信端子群Ｄ５２２４に対してＸ方向にＸ、Ｙ方向にＹだけオフセットされた位置に配置される。
【０２９１】
ＳｏＣＣ５２０３をＳｏＣＤ５２０４に対してＸ方向にＸ、Ｙ方向にＹだけオフセットしてＳｏＣＤ５２０４の上に積層すると、ＳｏＣＣ５２０３のＴ２のビット７からビット０が、ＳｏＣＤ５２０４のＲ１のビット７からビット０のそれぞれ直上に位置する。これにより、ＳｏＣＣ５２０３からＳｏＣＤ５２０４への送信が実現される。
【０２９２】
同様に、ＳｏＣＣ５２０３をＳｏＣＤ５２０４に対してＸ方向にＸ、Ｙ方向にＹだけオフセットして上に積層すると、ＳｏＣＣ５２０３のＲ２のビット７からビット０が、ＳｏＣＤ５２０４のＴ１のビット７〜ビット０の直上に位置する。これにより、ＳｏＣＤ５２０４からＳｏＣＣ５２０３への送信が実現される。
【０２９３】
以上説明した実施の形態６によれば、三次元結合受信端子と、当該端子と対となる三次元結合送信端子を積層するときのオフセットに合わせて離して配置することにより、同一設計のチップを多段積層することができる。これにより、チップの種類を少なくすることができ、チップ開発コストを抑制できる。
【０２９４】
特に、積層するときにオフセットをＸ、Ｙの２方向にオフセットすることにより、最上層以外に積層されたチップでも、チップの２辺にわたってボンディングパッドを配置することができる。
【０２９５】
また、本実施の形態６においては、同一の機能・構成を有する集積回路を積層する場合を例に説明したが、三次元結合受信端子と、当該端子と対となる三次元結合送信端子のオフセットを、積層するときの半導体集積回路間のオフセットに合わせれば、積層されるチップの形状は問わない。
【０２９６】
このため、三次元結合受信端子と、当該端子と対となる三次元結合送信端子のオフセットを規格化すれば、三次元結合を用いて多くの種類の半導体集積回路を積層することができる。
【０２９７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【０２９８】
【図１】本発明の実施の形態１〜５に係るＳｉＰの機能的な接続関係を示す論理ブロック図である。
【図２】前提技術によってＳｏＣ、メモリＡ、メモリＢを積層した場合の、ＳｉＰの内部を示す図である。
【図３】本発明の実施の形態１に係るＳｉＰに搭載される半導体集積回路を、水平方向から見た図である。
【図４】本発明の実施の形態１に係るＳｉＰに搭載される半導体集積回路の上面図である。
【図５】本発明の実施の形態１に係るＳｏＣの上面図である。
【図６】本発明の実施の形態１に係るメモリＡの上面図である。
【図７】本発明の実施の形態１に係るメモリＢの上面図である。
【図８】本発明の実施の形態１に係るＳｏＣの三次元結合端子の端子配列を示す図である。
【図９】本発明の実施の形態１に係るメモリＡの三次元結合端子の端子配列を示す図である。
【図１０】本発明の実施の形態１に係るメモリＢの三次元結合端子の端子配列を示す図である。
【図１１】本発明の実施の形態２に係るＳｉＰに搭載される半導体集積回路を、水平方向から見た図である。
【図１２】本発明の実施の形態２に係るＳｉＰに搭載される半導体集積回路の上面図である。
【図１３】本発明の実施の形態２に係るＳｏＣの上面図である。
【図１４】本発明の実施の形態３に係るＳｉＰに搭載される半導体集積回路を、水平方向から見た図である。
【図１５】本発明の実施の形態３に係るＳｉＰに搭載された半導体集積回路の上面図である。
【図１６】本発明の実施の形態３に係るＳｏＣの上面図である。
【図１７】本発明の実施の形態３に係るメモリＡの上面図である。
【図１８】本発明の実施の形態３に係るメモリＢの上面図である。
【図１９】本発明の実施の形態３に係るＳｏＣの三次元結合端子の端子配列を示す図である。
【図２０】本発明の実施の形態３に係るメモリＡの三次元結合端子の端子配列を示す図である。
【図２１】本発明の実施の形態３に係るメモリＢの三次元結合端子の端子配列を示す図である。
【図２２】本発明の実施の形態４に係るＳｉＰに搭載される半導体集積回路を、水平方向から見た図である。
【図２３】本発明の実施の形態４に係るＳｉＰに積層される半導体集積回路の上面図である。
【図２４】本発明の実施の形態４に係るＳｏＣの上面図である。
【図２５】本発明の実施の形態５に係るＳｉＰに搭載される半導体集積回路を、水平方向から見た図である。
【図２６】本発明の実施の形態５に係るＳｉＰの上面図である。
【図２７】本発明の実施の形態６に係るＳｉＰの機能的な接続関係を示すブロック図である。
【図２８】本発明の実施の形態６に係るＳｉＰに搭載された半導体集積回路を水平方向から見た図である。
【図２９】本発明の実施の形態６に係るＳｉＰに積層される半導体集積回路の上面図である。
【図３０】本発明の実施の形態６に係るＳｏＣＡの上面図である。
【図３１】本発明の実施の形態６に係るＳｏＣＡの三次元結合端子群Ａの端子配列を示す図である。
【図３２】本発明の実施の形態６に係るＳｏＣＢの三次元結合端子Ｂの端子配列を示す図である。
【図３３】本発明の実施の形態６に係るＳｏＣＣの三次元結合端子Ｃの端子配列を示す図である。
【図３４】本発明の実施の形態６に係るＳｏＣＤの三次元結合端子Ｄの端子配列を示す図である。
【符号の説明】
【０２９９】
１０，２０，３０，４０，５０，２１０  ＳｉＰ
１０１，２０１，３０１，１１０１，２１０１，３１０１，４１０１  ＳｏＣ
１０２，２０２，３０２，１１０２，２１０２，３１０２，４１０２  メモリＡ
１０３，２０３，３０３，１１０３，２１０３，３１０３，４１０３  メモリＢ
２０４  スペーサ
２０５，３０４，１１０４，１３０４，２１０４，３１０４，４１０４，５２０５  パッケージ基板
２０６，３０６〜３０８，２１０６〜２１０８，３１０６〜３１０８，４１０６，５２０７〜５２１０  ボンディングワイヤ
２０７，３０５，１１０５，２１０５，３１０５，４１０５，５２０６  外部端子
３０９，３１１，１１０９，２１０９，２１１１，３１０９，４１０９，４１１０，４１１６  電源貫通ビア
３１０，３１２，１１１０，２１１０，２１１２，３１１２，４１１１，４１１２，４１１７  グランド貫通ビア
３１３，３１７，３１９，１１１５，２１１３，２１１６，２１１７，２１２０，２１２１，３１１５，４０１７，４１１３，４１１９  三次元結合送信端子群
３１４，３１５，３１６，３１８，１１１６，１１１７，２１１４，２１１５，２１１８，２１１９，２１２２，３１１６，３１１７，４０１６，４１１４，４１１５，４１１８  三次元結合受信端子群
５０１，５２０１  ＳｏＣＡ
５０２，５２０２  ＳｏＣＢ
５０３，５２０３  ＳｏＣＣ
５０４，５２０４  ＳｏＣＤ
１１０６〜１１０８，４１０７，４１０８  マイクロバンプ
２３０１，４２０１，５０１０  ボンディングパッド群
５２１１，５２１４  三次元結合送信端子群Ａ
５２１２，５２１３  三次元結合受信端子群Ａ
５２１５，５２１８  三次元結合送信端子群Ｂ
５２１６，５２１７  三次元結合受信端子群Ｂ
５２１９，５２２２  三次元結合送信端子群Ｃ
５２２０，５２２１  三次元結合受信端子群Ｃ
５２２３，５２２６  三次元結合送信端子群Ｄ
５２２４，５２２５  三次元結合受信端子群Ｄ
５４０１  ボンディングパッド群Ａ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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