(57)【特許請求の範囲】
【請求項１】
表面側の一部の領域に第２導電型領域が形成された第１導電型の半導体基板と、
前記半導体基板上に形成され、前記第２導電型領域及び前記第２導電型領域が形成されていない半導体基板部分に接する第２導電型のエピタキシャル層と、
前記エピタキシャル層に、前記第２導電型領域に接する深さまで形成された第１導電型のセンサ部と、
前記エピタキシャル層に、前記第２導電型領域に隣接する半導体基板部分と接続する深さまで形成され、前記半導体基板に電圧を印加する第１導電型のコンタクト部と、
前記エピタキシャル層に形成され、前記センサ部により光電変換して得られる電荷を読み出す能動素子と、
を有する固体撮像装置。
【請求項２】
前記コンタクト部は、前記半導体基板に正電圧を印加する、
請求項１に記載の固体撮像装置。
【請求項３】
前記エピタキシャル層に形成され、前記センサ部間を電気的に分離する第２導電型の拡散分離層をさらに有する、
請求項１または２記載の固体撮像装置。
【請求項４】
前記エピタキシャル層の第２導電型不純物濃度は、深さ方向に異なる
請求項１または２記載の固体撮像装置。
【請求項５】
前記センサ部の面積は、浅い領域に比べて、深い領域の方が大きい
請求項１，２または４記載の固体撮像装置。
【請求項６】
第１導電型の半導体基板に、第２導電型のエピタキシャル層を形成する工程と、
前記半導体基板の前記エピタキシャル層に接する領域の一部に第２導電型領域を形成する工程と、
前記第２導電型領域上に位置する前記エピタキシャル層の領域に前記第２導電型領域に接する深さまで第１導電型のセンサ部を形成すると同時に、前記第２導電型領域が形成されていない半導体基板部分上の前記エピタキシャル層の領域に、前記半導体基板に電圧を印加する第１導電型のコンタクト部を前記半導体基板部分上に接続するように形成する工程と、
前記エピタキシャル層に能動素子を形成する工程と、
を有する固体撮像装置の製造方法。
【請求項７】
前記センサ部を形成する工程は、
画素アレイ部の全面に第１導電型不純物を導入する工程と、
前記エピタキシャル層上に、前記センサ部間となる領域を開口するパターンの第１マスクを形成する工程と、
前記第１マスクを用いて第２導電型不純物をイオン注入して、前記第１導電型不純物を含有する前記センサ部の表層部と、前記センサ部の表層部を分離する第２導電型の拡散分離層とを自己整合的に形成する工程と
を有する請求項６記載の固体撮像装置の製造方法。
【請求項８】
前記センサ部の表層部と前記拡散分離層とを形成する工程の後に、
前記第１マスクの開口内に第２マスクを埋め込む工程と、
前記第１マスクを除去して、前記センサ部を開口するパターンの第２マスクを形成する工程と、
前記第２マスクを用いて第１導電型不純物をイオン注入して、前記センサ部の深部を形成する工程と
を有する請求項７記載の固体撮像装置の製造方法。
【請求項９】
固体撮像装置と、
前記固体撮像装置の撮像部に入射光を導く光学系と、
前記固体撮像装置の出力信号を処理する信号処理回路と
を有し、
前記固体撮像装置は、
表面側の一部の領域に第２導電型領域が形成された第１導電型の半導体基板と、
前記半導体基板上に形成され、前記第２導電型領域及び前記第２導電型領域が形成されていない半導体基板部分に接する第２導電型のエピタキシャル層と、
前記エピタキシャル層に、前記第２導電型領域に接する深さまで形成された第１導電型のセンサ部と、
前記エピタキシャル層に、前記第２導電型領域に隣接する半導体基板部分と接続する深さまで形成され、前記半導体基板に電圧を印加する第１導電型のコンタクト部と、
前記エピタキシャル層に形成され、前記センサ部により光電変換して得られる電荷を読み出す能動素子と、
を有するカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にＭＯＳ型の固体撮像装置およびその製造方法、並びに当該固体撮像装置を備えたカメラに関する。
【背景技術】
【０００２】
ＣＣＤやＣＭＯＳなどの固体撮像装置では、一般的にｎ型半導体基板上にｎ型エピタキシャル層を積層した基板構造が用いられる（特許文献１参照）。ＣＣＤセンサにおいて、ｎ型半導体基板上にｎ型エピタキシャル層を積層した基板構造が多く採用されるのは、縦型オーバーフロードレインを実現しようとする場合には、半導体基板はｎ型であることが前提になるからである。ＣＭＯＳセンサにおいては、高輝度被写体撮影時のブルーミング抑制のためにｎ型半導体基板上にｎ型エピタキシャル層を積層した基板構造が採用される。
【０００３】
上記の基板構造を用いた場合には、ｎ型エピタキシャル層内にｎ型不純物を導入することによりセンサ部が形成される。単位画素内においてできるだけセンサ部の面積が大きくなるように、センサ部は形成される。各センサ部の間、すなわち各単位画素の間には、ｐ型のチャネルストッパ（画素分離ｐウェル）が形成される。センサ部と画素分離ｐウェルの位置合わせは、隣接するセンサ部間での信号電子の流出入を防止して、混色を防ぐために重要となる。
【特許文献１】特開平６−６９４８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、画素が微細化するに伴い、混色を防ぐことが困難になりつつある。これは、画素間の領域が非常に狭くなるため、画素間に形成される画素分離ｐウェルの幅も狭くなっていくからである。混色を防止する対策としては、画素分離ｐウェルを深く形成する必要がある。深い画素分離ｐウェルの形成のためにイオン注入の回数が非常に増加するため、製造工程が増加し、コストが高くなってしまうという問題がある。
【０００５】
また、深いイオン注入を実現するためには、それだけ厚いレジストマスクあるいはハードマスクが必要となる。画素分離ｐウェルの形成に使用するマスクは、センサ部を覆うパターンで形成されるため、それぞれが分離した縦長の柱状のマスクパターンとなる。縦長の柱状のマスクパターンは倒れる恐れがあり、歩留まりの低下に繋がる。
【０００６】
以上のように、ｎ型エピタキシャル層内に、イオン注入により、高濃度かつ深い画素分離ｐウェルを作製することは限界に近づいている。
【０００７】
本発明は上記の事情に鑑みてなされたものであり、その目的は、センサ部間の混色を有効に抑制することができる固体撮像装置およびカメラを提供することにある。
【０００８】
本発明の他の目的は、簡易にセンサ部を分離する拡散分離層を形成することができる固体撮像装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明の固体撮像装置は、表面側の一部の領域に第２導電型領域が形成された第１導電型の半導体基板と、前記半導体基板上に形成され、前記第２導電型領域及び前記第２導電型領域が形成されていない半導体基板部分に接する第２導電型のエピタキシャル層と、前記エピタキシャル層に、前記第２導電型領域に接する深さまで形成された第１導電型のセンサ部と、前記エピタキシャル層に、前記第２導電型領域に隣接する半導体基板部分と接続する深さまで形成され、前記半導体基板に電圧を印加する第１導電型のコンタクト部と、前記エピタキシャル層に形成され、前記センサ部により光電変換して得られる電荷を読み出す能動素子と、を有する。
【００１０】
上記の目的を達成するため、本発明の固体撮像装置の製造方法は、第１導電型の半導体基板に、第２導電型のエピタキシャル層を形成する工程と、前記半導体基板の前記エピタキシャル層に接する領域の一部に第２導電型領域を形成する工程と、前記第２導電型領域上に位置する前記エピタキシャル層の領域に前記第２導電型領域に接する深さまで第１導電型のセンサ部を形成すると同時に、前記第２導電型領域が形成されていない半導体基板部分上の前記エピタキシャル層の領域に、前記半導体基板に電圧を印加する第１導電型のコンタクト部を前記半導体基板部分上に接続するように形成する工程と、前記エピタキシャル層に能動素子を形成する工程と、を有する。
【００１１】
上記の目的を達成するため、本発明のカメラは、固体撮像装置と、前記固体撮像装置の撮像部に入射光を導く光学系と、前記固体撮像装置の出力信号を処理する信号処理回路とを有し、前記固体撮像装置は、表面側の一部の領域に第２導電型領域が形成された第１導電型の半導体基板と、前記半導体基板上に形成され、前記第２導電型領域及び前記第２導電型領域が形成されていない半導体基板部分に接する第２導電型のエピタキシャル層と、前記エピタキシャル層に、前記第２導電型領域に接する深さまで形成された第１導電型のセンサ部と、前記エピタキシャル層に、前記第２導電型領域に隣接する半導体基板部分と接続する深さまで形成され、前記半導体基板に電圧を印加する第１導電型のコンタクト部と、前記エピタキシャル層に形成され、前記センサ部により光電変換して得られる電荷を読み出す能動素子と、を有する。
【発明の効果】
【００１２】
本発明によれば、センサ部間の混色を抑制した固体撮像装置およびカメラを実現することができる。本発明の固体撮像装置の製造方法によれば、簡易にセンサ部を分離する拡散分離層を形成することができる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００１４】
図１は、本実施形態に係る増幅型固体撮像装置の構成の一例を示すブロック図である。本実施形態では、例えばＭＯＳ型イメージセンサを例に説明する。
【００１５】
固体撮像装置１０は、光電変換素子である例えばフォトダイオードを含む単位画素１１と、当該画素１１が行列状に２次元配列されてなる画素アレイ部（撮像部）１２と、垂直選択回路１３と、信号処理回路であるカラム回路１４と、水平選択回路１５と、水平信号線１６と、出力回路１７と、タイミングジェネレータ（ＴＧ）１８とを有する。
【００１６】
画素アレイ部１２には、行列状の画素配列に対して列ごとに垂直信号線１２１が配置されている。単位画素１１の具体的な回路構成については後述する。
【００１７】
垂直選択回路１３は、シフトレジスタなどによって構成される。垂直選択回路１３は、画素１１の転送トランジスタを駆動する転送信号や、リセットトランジスタを駆動するリセット信号などの制御信号を行単位で順次出力することによって画素アレイ部１２の各画素１１を行単位で選択駆動する。
【００１８】
カラム回路１４は、画素アレイ部１２の列方向の画素ごと、即ち垂直信号線１２１ごとに配される信号処理回路である。カラム回路１４は、例えばＳ／Ｈ（サンプルホールド）回路およびＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路などによって構成される。
【００１９】
水平選択回路１５は、シフトレジスタなどによって構成され、カラム回路１４を通して出力される各画素１１の信号を順次選択して水平信号線１６に出力させる。なお、図１では、図面の簡略化のため、水平選択スイッチについては図示を省略している。この水平選択スイッチは、水平選択回路１５によって列単位で順次オン／オフ駆動される。
【００２０】
水平選択回路１５による選択駆動により、カラム回路１４から列ごとに順次出力される単位画素１１の信号は、水平信号線１６を通して出力回路１７に供給され、当該出力回路１７で増幅などの信号処理が施された後、デバイス外部へ出力される。
【００２１】
タイミングジェネレータ１８は、各種のタイミング信号を生成し、これら各種のタイミング信号を基に垂直選択回路１３、カラム回路１４および水平選択回路１５などの駆動制御を行う。
【００２２】
（画素回路）
図２は、単位画素１１の回路構成の一例を示す回路図である。
【００２３】
単位画素１１Ａは、光電変換素子、例えばフォトダイオード１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３および増幅トランジスタ１１４の３つのトランジスタ（能動素子）を有する。ここでは、トランジスタ１１２〜１１４として、例えばｎチャネルのＭＯＳトランジスタを用いている。
【００２４】
転送トランジスタ１１２は、フォトダイオード１１１のカソードとＦＤ（フローティングディフュージョン）部１１６との間に接続されている。転送トランジスタ１１２のゲートに転送パルスφＴＲＧが与えられることによって、フォトダイオード１１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）がＦＤ部１１６に転送される。
【００２５】
リセットトランジスタ１１３は、選択電源ＳＥＬＶＤＤにドレインが、ＦＤ部１１６にソースがそれぞれ接続されている。フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先立って、ゲートにφリセットパルスＲＳＴが与えられることによってＦＤ部１１６の電位がリセットされる。選択電源ＳＥＬＶＤＤは、電源電圧としてＶＤＤレベルとＧＮＤレベルとを選択的にとる電源である。
【００２６】
増幅トランジスタ１１４は、ＦＤ部１１６にゲートが、選択電源ＳＥＬＶＤＤにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア回路を構成している。増幅トランジスタ１１４は、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして垂直信号線１２１に出力し、さらに転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして垂直信号線１２１に出力する。
【００２７】
図３は、単位画素１１の回路構成の他の例を示す回路図である。
【００２８】
単位画素１１Ｂは、光電変換素子、例えばフォトダイオード１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４および選択トランジスタ１１５の４つのトランジスタを有する画素回路となっている。ここでは、トランジスタ１１２〜１１５として、例えばｎチャネルのＭＯＳトランジスタを用いている。
【００２９】
転送トランジスタ１１２は、フォトダイオード１１１のカソードとＦＤ（フローティングディフュージョン）部１１６との間に接続されている。転送トランジスタ１１２のゲートに転送パルスφＴＲＧが与えられることによって、フォトダイオード１１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）がＦＤ部１１６に転送される。
【００３０】
リセットトランジスタ１１３は、電源ＶＤＤにドレインが、ＦＤ部１１６にソースがそれぞれ接続されている。フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先立って、リセットトランジスタ１１３のゲートにリセットパルスφＲＳＴが与えられることによってＦＤ部１１６の電位がリセットされる。
【００３１】
選択トランジスタ１１５は、例えば、電源ＶＤＤにドレインが、増幅トランジスタ１１４のドレインにソースがそれぞれ接続されている。選択トランジスタ１１５は、そのゲートに選択パルスφＳＥＬが与えられることによってオン状態となり、増幅トランジスタ１１４に対して電源ＶＤＤを供給することによって画素１１Ｂの選択をなす。なお、この選択トランジスタ１１５については、増幅トランジスタ１１４のソースと垂直信号線１２１との間に接続した構成を採ることも可能である。
【００３２】
増幅トランジスタ１１４は、ＦＤ部１１６にゲートが、選択トランジスタ１１５のソースにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア回路を構成している。増幅トランジスタ１１４は、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして垂直信号線１２１に出力し、さらに転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして垂直信号線１２１に出力する。
【００３３】
上述した３トランジスタ構成の単位画素１１Ａや、４トランジスタ構成の単位画素１１Ｂでは、フォトダイオード１１１で光電変換して得られる信号電荷を転送トランジスタ１１２によってＦＤ部１１６に転送し、当該ＦＤ部１１６の信号電荷に応じた電位を増幅トランジスタ１１４によって増幅して垂直信号線１２１に出力するアナログ的な動作が行われる。
【００３４】
図４は、上記の本実施形態に係る固体撮像装置の概略断面図である。本実施形態では、第１導電型をｎ型とし、第２導電型をｐ型とした例について説明する。
【００３５】
本実施形態では、ｎ型シリコン基板（半導体基板）２０上にｐ型エピタキシャル層２１が形成された基板構造を採用する。ｐ型エピタキシャル層２１の抵抗率は、５〜１５Ω・ｃｍである。ｐ型エピタキシャル層２１には、ｎ型センサ部２２が形成されている。図示はしないが、ｎ型センサ部２２の最表面には、暗電流を抑制するためのｐ型領域が形成されている。ｎ型センサ部２２とｐ型エピタキシャル層２１との間のｐｎ接合により、図２および図３のフォトダイオード１１１が構成される。
【００３６】
ｎ型シリコン基板２０に電圧を印加するためのコンタクト部Ｃが形成されている。コンタクト部Ｃは、後述するように、ｎ型センサ部２２を利用して形成される。例えば、ｎ型センサ部２２を介してｎ型シリコン基板２０に電圧（例えば＋２．７Ｖ）が供給される。
【００３７】
画素を構成するｎ型センサ部２２間には、ｐ型の拡散分離層２４が形成されている。後述するように、拡散分離層２４はｎ型センサ部２２に対して自己整合的に形成される。各ｎ型センサ部２２は、表層部において拡散分離層２４により電気的に分離され、深部においてｐ型エピタキシャル層２１により電気的に分離されている。ｎ型センサ部２２の深さは、例えば３μｍである。
【００３８】
図示はしないが、拡散分離層２４の表層部には、図２および図３で示したトランジスタ１１２，１１３，１１４，１１５が形成されている。すなわち、拡散分離層２４の表層部には、上記トランジスタのソース・ドレイン領域が形成されており、拡散分離層２４上には上記トランジスタのゲート電極が形成されている。
【００３９】
ｐ型エピタキシャル層２１の上層には、配線層３０が形成されている。配線層３０は、例えば酸化シリコンからなる層間絶縁膜３１と、層間絶縁膜３１に埋め込まれて形成された配線３２とを有する。本例では、３層配線の例を図解している。配線３２は、アルミニウム配線あるいは銅配線である。図示はしないが、配線層３０は、トランジスタのゲート電極やソース・ドレイン領域に接続されている。層間絶縁膜３１は、ｎ型センサ部２２の配置領域を避けて配置されている。
【００４０】
図示はしないが、配線層３０上には、樹脂からなる平坦化層と、カラーフィルタと、樹脂からなる平坦化層と、オンチップレンズが形成されている。なお、配線層３０内には、層内レンズが形成されていてもよい。
【００４１】
図５は、ｎ型センサ部２２の変形例を示す図である。
【００４２】
ｎ型センサ部２２は、基板深部と基板表層部とで、面積（寸法）が異なっている。この場合には、センサ深部の面積をセンサ表層部の面積よりも大きくする。これにより、ｎ型センサ部２２の基板深部で光電変換された信号電荷をより多く蓄積することができ、感度の向上を図ることができる。
【００４３】
次に、上記の本実施形態に係る固体撮像装置の製造方法について、図６〜図７を参照して説明する。
【００４４】
図６（ａ）に示すように、ｎ型シリコン基板２０上に、エピタキシャル成長法により、ｐ型エピタキシャル層２１を形成する。ｐ型エピタキシャル層２１の厚さは、例えば３〜４μｍである。続いて、ｐ型エピタキシャル層２１上に、酸化シリコンからなるスルー膜４０を形成する。続いて、ｎ型シリコン基板２０と、ｐ型エピタキシャル層２１の界面領域であってコンタクト部以外の領域に、イオン注入法によりｐ型ウェル（第２導電型領域）２１ａを形成する。これにより、ｐ型エピタキシャル層２１の表面からｎ型シリコン基板２０までの距離が、コンタクト部Ｃにおいて小さくなる。さらに、画素アレイ部におけるｐ型エピタキシャル層２１にｎ型不純物をイオン注入して、基板表層部にｎ型領域２２ｃを形成する。１回のイオン注入で形成されるｎ型領域を図中点線で示す。従って、本例では、２回のイオン注入を行うことにより、ｎ型領域２２ｃを形成する。
【００４５】
次に、図６（ｂ）に示すように、スルー膜４０上に、ｎ型センサ部間の領域、すなわち画素分離領域を開口するパターンの第１マスク４１を形成する。第１マスク４１は、スルー膜４０上に窒化シリコン膜を形成し、当該窒化シリコン膜をレジストマスクを用いてエッチングすることにより形成する。第１マスク４１上のレジストマスクは残しても除去してもよい。
【００４６】
次に、図６（ｂ）に示すように、ｐ型不純物をイオン注入して、拡散分離層２４を形成する。これにより、ｐ型不純物が注入された拡散分離層２４と、それ以外のセンサ表層部２２ａとが自己整合的に形成される。拡散分離層２４は、センサ表層部２２ａとほぼ同等の深さに形成する。
【００４７】
次に、図７（ａ）に示すように、第１マスク４１の開口部に対応するパターンの第２マスク４２を形成する。例えば、第１マスク４１の開口部を含む全面にＨＤＰ（High Density Plasma）−ＣＶＤ法により酸化シリコン膜を堆積し、ＣＭＰ法により第１マスク４１上に堆積した不要な酸化シリコン膜を除去した後に、第１マスク４１を除去する。この結果、酸化シリコン膜からなる第２マスク４２が形成される。
【００４８】
必要に応じて、第２マスク４２を用いた斜めイオン注入（例えば角度３０度）により、センサ表層部２２ａと拡散分離層２４の境界部に、センサ表層部２２ａよりも低ドーズ量でｎ型不純物をイオン注入して、電界緩和層２５を形成する。電界緩和層２５は、センサ表層部２２ａおよび拡散分離層２４に対して自己整合的に形成される。電界緩和層２５により、センサ表層部２２ａと拡散分離層２４との間に急峻なｐｎ接合が形成されることを防止することができ、電界が緩和される。電界緩和層２５は、薄いｐ型となる。
【００４９】
次に、図７（ｂ）に示すように、第２マスク４２上に必要に応じて第３マスク４３を形成する。第３マスク４３は、例えばレジストマスクである。続いて、第２マスク４２および第３マスク４３を用いて基板深部にまでｎ型不純物をイオン注入することにより、センサ深部２２ｂを形成する。
【００５０】
センサ深部２２ｂを形成するためのイオン注入では、厚いマスクが必要となる。このため、第２マスク４２の厚さが足りない場合には、第３マスク４３を形成することが好ましい。なお、必要に応じて、ｎ型不純物の斜めイオン注入を行ってもよい。センサ深部２２ｂを形成するためには、イオン注入を数回行う必要がある。
【００５１】
ｐ型ウェル２１ａが形成された領域においては、センサ表層部２２ａとセンサ深部２２ｂによりｎ型センサ部２２が形成される。ｐ型ウェル２１ａ以外の領域においては、センサ深部２２ｂとｎ型シリコン基板２０が繋がって、ｎ型コンタクト部Ｃが形成される。このように、ｎ型センサ部２２の形成工程を利用してｎ型コンタクト部Ｃが形成される。
【００５２】
その後、第２マスク４２および第３マスク４３を除去する。続いて、高温熱処理を施す。高温熱処理は、例えば１０００℃で１２０分間行う。これにより、ｎ型センサ部２２の欠陥が減少し、白点低減、取り扱い電荷量の向上、感度増加を図ることができる。
【００５３】
続いて、拡散分離層２４に各種のトランジスタを形成する。トランジスタを形成した後に、トランジスタのゲート電極およびレジストをマスクとしたイオン注入により、ｎ型センサ部２２の最表面にｐ型領域を形成する。
【００５４】
その後、ｐ型エピタキシャル層２１上に配線層３０を形成する。以降の工程としては、配線層３０上に、平坦化層と、カラーフィルタと、平坦化層と、オンチップレンズを形成することにより、固体撮像装置が完成する。
【００５５】
上記の本実施形態に係る固体撮像装置では、ｎ型シリコン基板２０上にｐ型エピタキシャル層２１を有する基板構造を用いている。この結果、ｐ型エピタキシャル層２１の表層部にのみｐ型不純物をイオン注入することで、各画素のｎ型センサ部２２同士を電気的に分離することができる。すなわち、ｎ型センサ部２２のセンサ表層部２２ａは拡散分離層２４により電気的に分離され、センサ深部２２ｂはｐ型エピタキシャル層２１により電気的に分離される。
【００５６】
この結果、ｎ型センサ部２２を分離するための深いｐ型不純物のイオン注入工程を必要としないことから、製造工程の簡略化および歩留まりの向上を図ることができ、信頼性のある固体撮像装置を製造することができる。
【００５７】
また、本実施形態では、センサ表層部２２ａと拡散分離層２４とが自己整合的に形成されることから、表層部におけるｎ型センサ部２２と拡散分離層２４との合わせずれが発生しない。このため、信号電荷の混色を防止することができる。
【００５８】
また、トランジスタの形成前にｎ型センサ部２２を形成することから、ｎ型センサ部２２の形成後、トランジスタの形成前に高温熱処理を行うことができ、ｎ型センサ部２２の欠陥を減少させて、白点の低減を図ることができる。これに対して、トランジスタのゲート電極をマスクとしてｎ型センサ部を形成する従来技術では、ｎ型センサ部の形成後に高温熱処理を行うことができない。
【００５９】
本実施形態では、各画素のセンサ深部２２ｂ同士はｐ型エピタキシャル層２１により電気的に分離される。一般的には、イオン注入の深さが深ければ、それだけイオン注入領域は広がる。従って、センサ表層部２２ａとセンサ深部２２ｂの面積は同じではなく、図５に示すように、センサ深部２２ｂの方がセンサ表層部２２ａに比べて面積が大きくなる。
【００６０】
ここで、センサ深部２２ｂ同士の電気的な分離が困難な位置が予めわかっている場合には、この位置におけるｐ型エピタキシャル層２１のｐ型不純物濃度を増加させてもよい。この場合には、図６（ａ）に示すｐ型エピタキシャル層２１のエピタキシャル成長工程において、深さ方向に不純物濃度の異なるｐ型エピタキシャル層２１を形成する。
【００６１】
上記の固体撮像装置は、例えば、ビデオカメラ、デジタルスチルカメラ、あるいは電子内視鏡用カメラなどのカメラに用いられる。
【００６２】
図８は、上記の固体撮像装置が用いられるカメラの概略構成図である。
【００６３】
カメラ５０は、上記した固体撮像装置１０と、光学系５１と、信号処理回路５３とを有する。
【００６４】
光学系５１は、被写体からの像光（入射光）を固体撮像装置１０の撮像面上に結像させる。これにより、固体撮像装置１０のｎ型センサ部２２において、入射光は入射光量に応じた信号電荷に変換され、ｎ型センサ部２２において、一定期間当該信号電荷が蓄積される。
【００６５】
信号処理回路５３は、固体撮像装置１０の出力信号に対して種々の信号処理を施して映像信号として出力する。
【００６６】
上記の本実施形態に係る固体撮像装置を備えたカメラによれば、混色の抑制、白点の低減を図ったカメラを実現することができる。
【００６７】
本発明は、上記の実施形態の説明に限定されない。
例えば、画素アレイ部にｐ型領域を形成した後に、マスクを用いてｎ型センサ部の領域にｎ型不純物をイオン注入することにより、ｐ型の拡散分離層２４とセンサ表層部２２ａを自己整合的に形成してもよい。また、トランジスタの形成前であれば、ｐ型ウェル２１ａの形成時に限定はない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００６８】
【図１】本実施形態に係る固体撮像装置の構成の一例を示すブロック図である。
【図２】単位画素の回路構成の一例を示す回路図である。
【図３】単位画素の回路構成の他の例を示す回路図である。
【図４】本実施形態に係る固体撮像装置の概略を示す断面図である。
【図５】本実施形態に係る固体撮像装置の他の例を示す断面図である。
【図６】本実施形態に係る固体撮像装置の製造における工程断面図である。
【図７】本実施形態に係る固体撮像装置の製造における工程断面図である。
【図８】本実施形態に係る固体撮像装置が適用されるカメラの構成を示すブロック図である。
【符号の説明】
【００６９】
１０…固体撮像装置、１１，１１Ａ，１１Ｂ…単位画素、１２…画素アレイ部、１３…垂直選択回路、１４…カラム回路、１５…水平選択回路、１６…水平信号線、１７…出力回路、１８…タイミングジェネレータ（ＴＧ）、２０…ｎ型シリコン基板、２１…ｐ型エピタキシャル層、２１ａ…ｐ型ウェル、２２…ｎ型センサ部、２２ａ…センサ表層部、２２ｂ…センサ深部、２２ｃ…ｎ型領域、２４…拡散分離層、２５…電界緩和層、３０…配線層、３１…層間絶縁膜、３２…配線、４０…スルー膜、４１…第１マスク、４２…第２マスク、４３…第３マスク、５０…カメラ、５１…光学系、Ｃ…コンタクト部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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