(57)【特許請求の範囲】
【請求項１】
不揮発性記憶素子のグループを同時に検知する方法であって、
ワード線の入力端からｘ１、ｘ２・・・ｘｉ・・・ｘｎの位置に配置される前記記憶素子のグループにアクセスするワード線を提供するステップと、
前記ワード線の入力端に印加される入力走査検知電圧ＶINWL（ｔ）を提供するステップと、
ｘｉと時間との関数として、前記ワード線の入力端に印加される前記入力走査検知電圧ＶINWL（ｔ）に対する前記ワード線の電気的応答である、電圧振幅を有するワード線応答関数ＶWL（ｘｉ、ｔ）を予め決定するステップと、
前記ワード線に前記検知電圧ＶINWL（ｔ）を印加して、前記記憶素子が電流を導通し始める時間を示す、前記グループの各記憶素子におけるタイムマーカｔｉを決定するステップと、
前記記憶素子の位置および前記記憶素子と関連するタイムマーカｔｉによって示される時間でのワード線応答関数を求めることによって、各記憶素子のしきい値電圧ＶＴｉを決定するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
所定の入力走査検知電圧が、時間とともに単調増加する方法。
【請求項３】
請求項１記載の方法において、
所定の入力走査検知電圧が、所定の一定ランプ速度を有する方法。
【請求項４】
請求項１記載の方法において、
前記不揮発性記憶素子は、フラッシュメモリセルの一部である方法。
【請求項５】
請求項１記載の方法において、
前記不揮発性記憶素子が、ＮＡＮＤ構成の記憶素子のアレイに編成される方法。
【請求項６】
請求項１記載の方法において、
前記タイムマーカｔｉを決定するステップが、ビット線を介して前記記憶素子に接続される検知増幅器によって導通電流を検出することを含み、前記タイムマーカによって示される時間は、所定のビット線遅延期間だけオフセットされた前記検知増幅器における検出時間である方法。
【請求項７】
請求項６記載の方法において、
前記各記憶素子のしきい値電圧ＶＴｉを決定するステップが、前記検知増幅器による検知時間であるが、所定のワード線遅延期間および所定のビット線遅延期間だけ時間がシフトされた検出時間の入力走査検知電圧関数を求めることになる方法。
【請求項８】
請求項７記載の方法において、
前記所定のワード線遅延期間は、前記入力端からの各記憶素子の位置の所定の関数である方法。
【請求項９】
不揮発性記憶素子のアレイの中の不揮発性記憶素子のグループを同時に検知する方法であって、
ワード線の入力端からｘ１、ｘ２・・・ｘｉ・・・ｘｎの位置に配置される前記記憶素子のグループにアクセスするワード線を提供するステップと、
前記ワード線の入力端に印加される入力走査検知電圧ＶINWL（ｔ）を提供するステップと、
前記記憶素子が入力走査検知電圧に応答して導通し始める検出導通時間を決定するために、ビット線を介して各記憶素子に接続される検知増幅器を提供するステップと、
各記憶素子について、入力走査検知電圧が前記記憶素子に届くまでのワード線遅延と、前記記憶素子での導通が前記検知増幅器によって検出されるまでのビット線遅延とを予め決定するステップと、
前記ワード線遅延および前記ビット線遅延に合わせて調整された検出導通時間の入力走査検知電圧ＶINWL（ｔ）を求めることによって、各記憶素子のしきい値電圧ＶＴｉを決定するステップと、
を含む方法。
【請求項１０】
請求項９記載の方法において、
所定の入力走査検知電圧が、時間とともに単調増加する方法。
【請求項１１】
請求項９記載の方法において、
所定の入力走査検知電圧が、所定の一定ランプ速度を有する方法。
【請求項１２】
請求項９記載の方法において、
前記不揮発性記憶素子は、フラッシュメモリセルの一部である方法。
【請求項１３】
不揮発性メモリであって、
メモリセルのアレイと、
メモリセルのグループを同時にアクセスするワード線と、
入力端から前記ワード線に供給される入力走査検知電圧ＶINWL（ｔ）と、
記憶素子が入力走査検知電圧に応答して導通し始める検知導通時間を決定するために、ビット線を介して各記憶素子に接続される検知増幅器と、
入力走査検知電圧が前記記憶素子に届くまでの所定のワード線遅延と、前記記憶素子での導通が前記検知増幅器によって検出されるまでの所定のビット線遅延とを有する各記憶素子と、
各記憶素子と関連する前記ワード線遅延および前記ビット線遅延に合わせて調整された検出導通時間の入力走査検知電圧ＶINWL（ｔ）を求めることによって、各記憶素子のしきい値電圧ＶＴｉを決定するコントローラと、
を備える不揮発性メモリ。
【請求項１４】
請求項１３記載の不揮発性メモリにおいて、
所定の入力走査検知電圧が、時間とともに単調増加する不揮発性メモリ。
【請求項１５】
請求項１３記載の不揮発性メモリにおいて、
所定の入力走査検知電圧が、所定の一定ランプ速度を有する不揮発性メモリ。
【請求項１６】
請求項１３記載の不揮発性メモリにおいて、
前記記憶素子は、フラッシュメモリセルの一部である不揮発性メモリ。
【請求項１７】
請求項１３記載の不揮発性メモリにおいて、
前記記憶素子が、ＮＡＮＤ構成の記憶素子のアレイに編成される不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュＥＥＰＲＯＭなどの不揮発性半導体メモリに関し、特に、時間領域において高速で実施される検知動作に関する。
【背景技術】
【０００２】
近年、様々な携帯型およびハンドヘルド型装置、とりわけ情報機器および家庭用電化製品において、特に、小形のフォームファクタカードとしてパッケージ化されたＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭの形態をとる電荷の不揮発性記憶が可能なソリッドステートメモリが好んで用いられる記憶装置となっている。同じくソリッドステートメモリであるＲＡＭ（ランダムアクセスメモリ）とは異なり、フラッシュメモリは不揮発性であり、電源を切った後でもその記憶データを保持している。コストが上昇するにもかかわらず、フラッシュメモリは、大容量記憶用途でますます使用されつつある。ハードドライブやフロッピーディスクなどの回転式磁気媒体に基づく従来の大容量記憶装置は、携帯型およびハンドヘルド型の環境には適していない。その理由は、ハードドライブは大型になりがちで機械的不良を起こしやすく、長い待ち時間および大電力要件を有するためである。このような望ましくない属性により、ディスクに基づく記憶装置は大部分の携帯型および移動式用途において実用的でなくなっている。一方、フラッシュメモリは内蔵型でも取り外し可能なカードの形態をとるものでも、小型、低消費電力、高速および高信頼性というその特徴によって携帯型およびハンドヘルド型の環境に理想的に適している。
【０００３】
ＥＥＰＲＯＭおよび電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）は、消去するとともにそのメモリセル内に新しいデータを書き込むかまたは「プログラムする」ことができる不揮発性メモリである。両方とも半導体基板内のソース領域とドレイン領域との間のチャネル領域上に位置する電界効果トランジスタ構造のフローティング（接続されていない）導電ゲートを使用している。次に、フローティングゲート上にはコントロールゲートが設けられる。トランジスタのしきい値電圧特性は、フローティングゲート上に保持される電荷量によって制御される。すなわち、フローティングゲート上の所与の電荷レベルに対して対応する電圧（しきい値）が存在し、トランジスタが「オン」に転換されてそのソース領域とドレイン領域との間で導通が可能になる前にこの対応する電圧をコントロールゲートに印加する必要がある。
【０００４】
フローティングゲートは、様々な範囲の電荷を保持することができるので、しきい値電圧ウィンドウ内の任意のしきい値電圧レベルにプログラムすることができる。しきい値電圧ウィンドウの大きさは、デバイスの最小および最大しきい値レベルであり、フローティングゲート上にプログラムすることができる電荷の範囲に対応するレベルによって画定されている。しきい値ウィンドウは、一般に、メモリデバイスの特性、動作条件および動作履歴に依存している。原則として、ウィンドウ内のそれぞれ特異的で分解可能なしきい値電圧レベルの範囲を用いて、セルの明確なメモリ状態を指定することもできる。しきい値電圧ウィンドウが２つの個別領域に区分されている場合には、各メモリセルは、１ビットのデータを記憶することができることになる。同様に、しきい値電圧ウィンドウが３つ以上の個別領域に区分されている場合には、各メモリセルは、２ビット以上のデータを記憶することができることになる。
【０００５】
通常の２状態ＥＥＰＲＯＭセルでは、導通ウィンドウを２つの領域に区分するように、少なくとも１つの電流ブレークポイントレベルが設定される。セルが所定の固定電圧を印加することによって読み出される場合、セルのソース／ドレイン電流は、ブレークポイントレベル（または基準電流ＩＲＥＦ）と比較することによってメモリ状態が決定される。読み出された電流がブレークポイントレベルの電流よりも高い場合には、セルは一方の論理状態（例えば、「０」状態）にあると判断される。一方、電流がブレークポイントレベルの電流よりも低い場合には、セルは他方の論理状態（例えば、「１」状態）にあると判断される。したがって、このような２状態セルは、１ビットのデジタル情報を記憶している。外部からプログラム可能であってもよい基準電流源をメモリシステムの一部として設けることでブレークポイントレベル電流を発生させることが多い。
【０００６】
メモリ容量を増やすために、フラッシュＥＥＰＲＯＭデバイスは、半導体技術の状況が進歩するに従いますます高密度で製造されるようになっている。記憶容量を増やす別の方法は、各メモリセルに３状態以上を記憶させることである。
多状態またはマルチレベルＥＥＰＲＯＭメモリセルの場合、導通ウィンドウは２つ以上のブレークポイントによって３つ以上の領域に区分され、各セルが２ビット以上のデータを記憶することができるようになっている。したがって、所与のＥＥＰＲＯＭアレイが記憶することができる情報は、各セルが記憶することができる状態の数とともに増加する。多状態またはマルチレベルメモリセルを有するＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭは、米国特許第５，１７２，３３８号（特許文献１）に記載されている。
メモリセルとして働くトランジスタは、一般に、２つのメカニズムのうちの１つによって「プログラムされた」状態にプログラムされる。「ホットエレクトロン注入」では、ドレインに印加される高い電圧によって、基板のチャネル領域にわたって電子が加速される。同時に、コントロールゲートに印加される高い電圧によって、ホットエレクトロンは薄いゲート誘電体を介してフローティングゲート上に引き込まれる。「トンネル注入」では、基板に対して高い電圧がコントロールゲートに印加される。このようにして、基板から挟持のフローティングゲートに電子が引き込まれる。
【０００７】
メモリデバイスは、多くのメカニズムによって消去され得る。ＥＰＲＯＭの場合、紫外線照射によりフローティングゲートから電荷を取り除くことによってメモリは一括消去可能である。ＥＥＰＲＯＭの場合、コントロールゲートに対して相対的に高い電圧を基板に印加することでフローティングゲート内の電子を誘導して薄い酸化物を介して基板のチャネル領域にトンネルさせるようにすること（すなわち、ファウラー−ノルドハイムトンネル現象）によって、メモリセルが電気的に消去可能である。一般に、ＥＥＰＲＯＭは、１バイト毎に消去可能である。フラッシュＥＥＰＲＯＭの場合、メモリは一度に全てのブロックあるいは一度に１つ以上のブロックを電気的に消去可能であり、ブロックは、５１２バイト以上のメモリから構成されてもよい。
メモリデバイスは、一般に、カード上に搭載されることもある１つ以上のメモリチップを含む。各メモリチップは、デコーダならびに消去、書き込みおよび読み出し回路などの周辺回路によってサポートされるメモリセルのアレイを含む。さらに高度なメモリデバイスは、インテリジェントでかつ高水準のメモリ動作およびインターフェイスを実行する外部メモリコントローラで動作する。
【０００８】
今日使用されている不揮発性ソリッドステートメモリデバイスで商業的に成功しているものが多い。このようなメモリデバイスは、フラッシュＥＥＰＲＯＭである場合もあれば他の種類の不揮発性メモリセルを使用している場合もある。フラッシュメモリならびにこれらを製造するシステムおよび方法の例は、米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）および第５，６６１，０５３号（特許文献６）、第５，３１３，４２１号（特許文献７）ならびに第６，２２２，７６２号（特許文献８）により提供されている。特に、ＮＡＮＤストリング構造を有するフラッシュメモリデバイスは、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）に記載されている。さらに、不揮発性メモリデバイスは、電荷を蓄積する誘電層を有するメモリセルからも製造される。前に説明した導電性フローティングゲート素子の代わりに、誘電層が使用される。このような誘電体記憶素子を使用するメモリデバイスは、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545 （非特許文献１）に記載されている。ＯＮＯ誘電層は、ソース拡散とドレイン拡散との間のチャネルにわたって延在する。一方のデータビットに対する電荷はドレインに隣接する誘電層に局在し、他方のデータビットに対する電荷はソースに隣接する誘電層に局在する。例えば、米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）には、２つの二酸化シリコン層の間に挟まれたトラッピング誘電体を有する不揮発性メモリセルが開示されている。誘電体内の空間的に分離される電荷記憶領域のバイナリ状態を別々に読み出すことによって、多状態データ記憶が実施される。
【０００９】
読み出しおよびプログラミング性能を改善するために、アレイ内の複数の電荷蓄積素子またはメモリトランジスタは、並列に読み出されたりプログラムされたりする。したがって、メモリ素子の「ページ」は、同時に読み出されたりプログラムされたりする。既存のメモリアーキテクチャでは、１つの行は、一般に、インターリーブされたいくつかのページを含むか、１つのページを構成する場合もある。１つのページのすべてのメモリ素子は、同時に読み出されたりプログラムされたりすることになる。一般に、物理ページは、対応する記憶素子のページから形成される。ページの各記憶素子が１ビットのデータを記憶している場合には、その物理ページは１つのデータページを含む。各記憶素子が複数の（例えば、３ビットの）データを記憶している場合には、その物理ページは３つのデータページ（例えば、下位、中位および上位ビットのページ）を含むことになる。
【００１０】
並列性が増すことによって読み出しまたは検知性能は向上するが、各記憶素子により多くのビットのデータを記憶させることによって記憶密度が増大するのにともない従来の検知技術ではますます時間がかかるようになっている。例えば、従来の１ビットメモリでは、各記憶素子は、記憶素子の２つのそれぞれのしきい値ゾーン内にある２つのメモリ状態のうちのどちらか一方にプログラムされる。一般に、検知動作は、２つの状態を識別するために、境界しきい値レベルに対応する１つの読み出しレベルに対して実施する必要がある。一方、３ビットメモリの場合、記憶素子のしきい値ウィンドウは少なくとも８つのしきい値ゾーンに区分され、各ゾーンは８つのメモリ状態のうちの１つに対応している。３ビット記憶素子を検知するには、記憶素子のしきい値がどのしきい値ゾーン内にあるかを分析するために少なくとも７つの読み出しレベルが必要になる。一般に、ｎビットメモリでは２n −１個の検知レベルを検知することが必要となり、各レベルにおける検知ではセットアップ時間が発生することになる。
【００１１】
検知時間は、隣接記憶素子にプログラムされる様々な電荷による摂動によって訂正が行われる場合、さらに延びる。例えば、ページが一般に共通ワード線によってアクセスされる。ワード線ＷＬｎが読み出される場合、摂動を判断するために、ワード線ＷＬｎ＋１をまず読み出さなければならない。これにより、合計検知レベルを（２n −１）2 に一層長くし得る。同様に、各検知レベルのセットアップ時間も一層長くなる。
【００１２】
したがって、大容量で高性能な不揮発性メモリが一般的に必要である。特に、前述した欠点が最小限に抑えられた改善された検知プログラミング性能を有する大容量不揮発性メモリを有する必要がある。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第５，１７２，３３８号
【特許文献２】米国特許第５，０７０，０３２号
【特許文献３】米国特許第５，０９５，３４４号
【特許文献４】米国特許第５，３１５，５４１号
【特許文献５】米国特許第５，３４３，０６３号
【特許文献６】米国特許第５，６６１，０５３号
【特許文献７】米国特許第５，３１３，４２１号
【特許文献８】米国特許第６，２２２，７６２号
【特許文献９】米国特許第５，５７０，３１５号
【特許文献１０】米国特許第５，９０３，４９５号
【特許文献１１】米国特許第６，０４６，９３５号
【特許文献１２】米国特許第５，７６８，１９２号
【特許文献１３】米国特許第６，０１１，７２５号
【特許文献１４】米国特許第５，５９５，９２４号
【特許文献１５】米国公開特許出願第２００６／０１４０００７号
【特許文献１６】米国特許第６，７８１，８７７号
【特許文献１７】米国特許第７，１９６，９２８号
【特許文献１８】米国公開特許出願第２００６／０２２１７１４号
【特許文献１９】米国特許出願第１１／３７７，９７２号
【非特許文献】
【００１４】
【非特許文献１】Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545
【発明の概要】
【００１５】
連続走査時間領域検知
本発明の一般的な態様によれば、ワード線上の不揮発性マルチレベルメモリセルのページは、ビット線を介する検知増幅器によって同時に検知される。ワード線に印加される時間の増加関数としての所定の入力検知電圧ＶINWL（ｔ）は、メモリセルのしきい値の全範囲を一挙に走査することを可能にする。次いで、個別セルが導通状態になる時間に留意することによって、個別セルのしきい値を検知することが時間領域検知で短縮される。ワード線およびビット線の遅延に合わせて調整した各導通時間を使用して、セルが導通状態になった場合のセル付近のワード線の一部で発生した検知電圧レベルを求めることができる。この局所的に発生した検知電圧レベルがセルのしきい値を形成する。
１つの実施形態では、入力ＶINWL（ｔ）に応答するセル位置ｘｉの関数としてワード線の電圧ＶWL（ｘｉ，ｔ）が予め決められる。ページは周期的に検知され、セルｉが導通を開始する時間ｔｉを使用して（ｘｉ，ｔｉ）におけるワード線応答関数を求めることによってしきい値ＶTHｉを決定する。すなわち、ＶTHｉ＝ＶWL（ｘｉ，ｔｉ）。
【００１６】
（ｘｉ，ｔｉ）におけるワード線応答関数を求める好ましい実施例では、シフト時間ｔｉ’’の入力検知電圧を求めることになる。シフト時間は、メモリアレイ内の（ｘｉ，ｙｉ）におけるセルに関連するワード線遅延およびビット線遅延を許容した後の時間である。したがって、このセルのしきい値は、ＶTHｉ＝ＶINWL（ｔｉ’−ΔＴWL（ｘｉ）−ΔＴBL（ｙｉ））＝ＶINWL（ｔｉ’’）となる。ここで、ｔｉ’は、検知増幅器における導通の検出時間であり、ΔＴWL（ｘｉ）およびΔＴBL（ｙｉ）は、それぞれセルｉに関連するワード線およびビット線の遅延である。
【００１７】
連続走査時間領域検知技術は、マルチレベルメモリのレベルの数に比較的無関係である。この方式では、各微小検知レベルについてワード線遅延およびビット線遅延ならびに検知および出力期間を次々と「パイプライン処理」していくことになる。これによって、検知性能が大幅に改善される。同時に、最低限必要な分解能より高い分解能で（追加のソフトビットを含めて）マルチレベルメモリを検知することが可能になる。この追加のソフトビットを使用してＥＣＣ動作に役立てることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明が実施され得る不揮発性メモリチップの機能ブロックを示す概略図である。
【図２】不揮発性メモリセルを示す概略図である。
【図３】フローティングゲートが一度に選択的に蓄積してもよい４つの異なる電荷Ｑ１〜Ｑ４についてのソース−ドレイン電流ＩD とコントロールゲート電圧ＶCGとの間の関係を示す図である。
【図４】メモリセルのＮＯＲアレイの例を示す図である。
【図５Ａ】ＮＡＮＤストリングに編成されるメモリセルのストリングを示す概略図である。
【図５Ｂ】図５Ａに示されるようなＮＡＮＤストリング５０から構成されるメモリセルのＮＡＮＤアレイ２００の例を示す図である。
【図６】メモリセルのアレイにわたってｐ個のセンスモジュールのバンクを含む、図１に示される読み出し／書き込み回路２７０Ａおよび２７０Ｂを示す図である。
【図７】図６に示されるセンスモジュールの好ましい編成を示す概略図である。
【図８Ａ】図７に示される読み出し／書き込みスタックをさらに詳細に示す図である。
【図８Ｂ】図７に示される読み出し／書き込みスタックをさらに詳細に示す図である。
【図９】（０）〜（２）は４状態メモリセルの集団をプログラムする例を示す図である。
【図１０】（０）〜（２）は８状態メモリセルの集団をプログラムする例を示す図である。
【図１１】同時に検知またはプログラムされる、例えば、ＮＡＮＤ構成に編成されるメモリセルのページを示す図である。
【図１２】アレイ内の所与のメモリセルにアクセスする場合の遅延を示す図である。
【図１３】（Ａ）はワード線ＷＬ４２に沿って入力端からｘ１、ｘ２・・・ｘｉ・・・ｘｐの位置に配置されるメモリセルのページを示し、（Ｂ）はアクセスノードに対するワード線の所与のセグメントの抵抗と容量の積を示す図である。
【図１４】所与の位置ｘｉのワード線電圧を時間の関数として示す図である。
【図１５】（Ａ）は本質的にレベルｒＶ１、ｒＶ２およびｒＶ３を通して走査するステップ関数である検知電圧ＶWLをワード線に印加することによって検知が達成されることを示し、（Ｂ）は各検知レベルのタイミングを示す図である。
【図１６】（Ａ）はマルチレベルメモリセルのすべてのレベルを検知するための好ましい入力連続走査電圧を示し、（Ｂ）は入力走査電圧が印加される位置からの位置ｘｉにおけるワード線の電圧応答を示す図である。
【図１７】時間領域技術の連続走査による検知を示す流れ図である。
【図１８】入力走査電圧が線形ランプ電圧であるのが好ましい、図１７に示される流れ図の追加部分を示す図である。
【図１９】検知の好ましい実施例が規定される、図１７に示される流れ図の追加部分を示す図である。
【図２０】連続走査技術における記憶素子のしきい値を求める好ましい実施例が規定される、図１７に示される流れ図の追加部分を示す図である。
【図２１】（Ａ）は経時的連続ランプ電圧としての入力走査検知電圧の例を示し、（Ｂ）は時間領域の連続走査検知の本方式による合計検知時間のタイミングを示す図である。
【図２２】隣接ワード線上のメモリセル間のユーピン効果を最小限に抑えるように最適シーケンスでプログラムされたページを有するメモリアレイを有するメモリの例を示す図である。
【図２３】読み出しまたはプログラミング動作中にＬＡ訂正が実施されることになるメモリアレイの一部を示す図である。
【図２４Ａ】検知されるワード線ＷＬｎならびに隣接ワード線ＷＬｎ−１およびＷＬｎ＋１のプログラムベリファイ中のＤＬＡ方式でのバイアス条件を示す図である。
【図２４Ｂ】検知されるワード線およびその隣接ワード線の補償読み出し中のＤＬＡ方式でのバイアス条件を示す図である。
【図２５】従来のＤＬＡ方式の第１の部分による隣接ワード線ＷＬｎ＋１の隣接ページを検知するための概略タイミング図である。
【図２６】従来のＤＬＡ方式の第２の部分による選択ワード線ＷＬｎのページを検知するための概略タイミング図である。
【図２７】隣接ワード線ＷＬｎ＋１上のマルチレベルメモリセルのすべてのレベルを検知するための好ましい連続走査電圧を示す図である。
【図２８】本発明の第２の部分による選択ワード線ＷＬｎのページを検知するための概略タイミング図である。
【図２９】時間領域で検知するための連続走査検知電圧を使用して検知することを示す流れ図である。
【図３０】第２の電圧がさらに規定される、図２９で示される流れ図の追加部分を示す図である。
【発明を実施するための形態】
【００１９】
メモリシステム
図１〜図１２は、本発明の様々な態様が実施されてもあるいは説明されてもよい例示的なメモリシステムを提供する。
図１３〜図２１は、時間領域検知の本発明の第１の態様による様々な実施形態の内容および詳細を示す。
図２２〜図３０は、時間領域検知技術を適用して現在のワード線上を検知するとともに隣接ワード線からの摂動を補償する本発明の第２の態様による様々な実施形態の内容および詳細を示す。
【００２０】
図１は、本発明が実施され得る不揮発性メモリチップの機能ブロックを概略的に示す。メモリチップ１００は、メモリセルの二次元アレイ２００と、制御回路２１０と、デコーダ、読み出し／書き込み回路およびマルチプレクサなどの周辺回路とを含む。
メモリアレイ２００は、行デコーダ２３０（２３０Ａと２３０Ｂとに分割）を介してワード線によって、および列デコーダ２６０（２６０Ａと２６０Ｂとに分割）を介してビット線によってアドレス指定可能である（図４および図５も参照）。読み出し／書き込み回路２７０（２７０Ａと２７０Ｂとに分割）は、メモリセルのページを並列に読み出すかまたはプログラムできるようにする。データＩ／Ｏバス２３１は、読み出し／書き込み回路２７０に接続されている。
好適な実施形態では、ページは、同一ワード線を共有するメモリセルの隣接する行から構成される。別の実施形態では、メモリセルの行が複数のページに区分されるが、読み出し／書き込み回路２７０を個々のページに多重化するためにブロックマルチプレクサ２５０（２５０Ａと２５０Ｂとに分割）が設けられる。例えば、メモリセルの奇数列および偶数列によってそれぞれ形成される２つのページが読み出し／書き込み回路に多重化される。
【００２１】
図１は、様々な周辺回路によるメモリアレイ２００へのアクセスがアレイの両側で対称的に実施され、それぞれの側のアクセス線および回路の密度を半分に減らすようにしている好適な配置を示す。したがって、行デコーダは行デコーダ２３０Ａと２３０Ｂとに分割され、列デコーダは列デコーダ２６０Ａと２６０Ｂとに分割されている。メモリセルの行が複数のページに区分されている実施形態では、ページマルチプレクサ２５０は、ページマルチプレクサ２５０Ａと２５０Ｂとに分割されている。同様に、読み出し／書き込み回路２７０は、アレイ２００の下部からビット線に接続する読み出し／書き込み回路２７０Ａと、アレイ２００の上部からビット線に接続する読み出し／書き込み回路２７０Ｂとに分割されている。このようにして、読み出し／書き込みモジュールの密度、したがってセンスモジュール３８０の密度は、本質的に２分の１に削減される。
【００２２】
制御回路１１０は、読み出し／書き込み回路２７０と協働してメモリアレイ２００でメモリ動作を実施するオンチップコントローラである。制御回路１１０は、一般に、状態マシン１１２と、オンチップアドレスデコーダおよび出力制御モジュール（明確に図示せず）などの他の回路とを含む。状態マシン１１２は、メモリ動作のチップレベル制御を提供する。制御回路は、外部メモリコントローラを介してホストと通信している。
メモリアレイ２００は、一般に、行および列に配置されるメモリセルの２次元アレイとして編成され、ワード線およびビット線によってアドレス指定可能である。ＮＯＲ型またはＮＡＮＤ型アーキテクチャに従ってアレイを形成することができる。
【００２３】
図２は、不揮発性メモリセルを概略的に示す。メモリセル１０は、フローティングゲートまたは誘電層などの電荷蓄積ユニット２０を有する電界効果トランジスタによって実施することができる。メモリセル１０は、ソース１４、ドレイン１６およびコントロールゲート３０も含む。
今日使用されている不揮発性ソリッドステートメモリデバイスで商業的に成功しているものが多い。このようなメモリデバイスは、異なる種類のメモリセルを使用してもよく、それぞれの種類は１つ以上の電荷蓄積素子を有している。
一般的な不揮発性メモリセルは、ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭを含む。ＥＥＰＲＯＭセルおよびそれを製造する方法の例は、米国特許第５，５９５，９２４号（特許文献１４）により提供されている。フラッシュＥＥＰＲＯＭセル、メモリシステムにおけるその使用およびそれを製造する方法の例は、米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、第５，６６１，０５３号（特許文献６）、第５，３１３，４２１号（特許文献７）および第６，２２２，７６２号（特許文献８）により提供されている。特に、ＮＡＮＤセル構造を有するメモリデバイスの例は、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）に記載されている。さらに、誘電体記憶素子を利用するメモリデバイスの例は、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545 、ならびに米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）に記載されている。
【００２４】
実際には、セルのメモリ状態は、通常、基準電圧がコントロールゲートに印加されている場合にセルのソース電極とドレイン電極との間の導通電流を検知することによって読み出される。したがって、セルのフローティングゲートの所与の各電荷について、固定基準コントロールゲート電圧に対して対応する導通電流を検出することもできる。同様に、フローティングゲート上にプログラム可能な電荷の範囲は、対応するしきい値電圧ウィンドウまたは対応する導通電流ウィンドウを定義する。
あるいは、区分された電流ウィンドウの中で導通電流を検出する代わりに、テスト中に所与のメモリ状態に対するしきい値電圧をコントロールゲートで設定し、導通電流がしきい値電流より小さいか大きいかを検出することも可能である。１つの実施例では、しきい値電流に対する導通電流の検出は、導通電流がビット線の容量を介して放電する速度を評価することによって達成される。
【００２５】
図３は、フローティングゲートが一度に選択的に蓄積してもよい４つの異なる電荷Ｑ１〜Ｑ４についてのソース−ドレイン電流ＩD とコントロールゲート電圧ＶCGとの間の関係を示す。４つの実線のＩD 対ＶCG曲線は、メモリセルのフローティングゲート上にプログラム可能な４つの可能な電荷レベルを表し、それぞれ４つの可能なメモリ状態に対応する。例として、セルの集団のしきい値電圧ウィンドウは、０．５Ｖ〜３．５Ｖの範囲であってもよい。７つの可能なメモリ状態「０」、「１」、「２」、「３」、「４」、「５」、「６」はそれぞれ１つの消去状態および６つのプログラム状態を表し、しきい値ウィンドウをそれぞれ０．５Ｖの間隔で５つの領域に区分することによって画定すればよい。例えば、２μＡの基準電流ＩＲＥＦを図に示すように使用する場合、Ｑ１でプログラムされたセルは、メモリ状態「１」と見なされてもよい。これはその曲線がＶＣＧ＝０．５Ｖおよび１．０Ｖによって画定されるしきい値ウィンドウの領域でＩREF と交わるためである。同様に、Ｑ４はメモリ状態「５」にある。
【００２６】
前の説明から分かるように、メモリセルが多くの状態を記憶するように作製されるほど、そのしきい値ウィンドウは細かく分割される。例えば、メモリデバイスは、−１．５Ｖ〜５Ｖの範囲のしきい値ウィンドウを有するメモリセルを有してもよい。これは６．５Ｖの最大幅を供給する。メモリセルが１６状態を記憶することになっている場合、各状態は、しきい値ウィンドウ内で２００ｍＶから３００ｍＶを占めてもよい。これには必要な分解能を達成可能にするために、プログラミングおよび読み出し動作でより高い精度が必要となる。
【００２７】
図４は、メモリセルのＮＯＲアレイの例を示す。メモリアレイ２００では、メモリセルの各行は、そのソース１４およびドレイン１６によってデイジーチェーン方式で接続されている。このような設計は、仮想接地設計と称されることがある。行におけるセル１０は、ワード線４２のようなワード線に接続されるコントロールゲート３０を有する。列におけるセルは、ビット線３４および３６のような選択されたビット線にそれぞれ接続されるソースおよびドレインを有する。
【００２８】
図５Ａは、ＮＡＮＤストリングに編成されるメモリセルのストリングを概略的に示す。ＮＡＮＤストリング５０は、そのソースおよびドレインによってデイジーチェーン接続される一連のメモリトランジスタＭ１、Ｍ２・・・Ｍｎ（例えば、ｎ＝４、８、１６あるいはそれ以上）から構成される。１対の選択トランジスタＳ１、Ｓ２は、それぞれＮＡＮＤストリングのソース端子５４およびドレイン端子５６を介してメモリトランジスタチェーンの外部への接続を制御する。メモリアレイでは、ソース選択トランジスタＳ１がオンに転換すると、ソース端子がソース線に接続される（図５Ｂ参照）。同様に、ドレイン選択トランジスタＳ２がオンに転換すると、ＮＡＮＤストリングのドレイン端子がメモリアレイのビット線に接続される。チェーン内の各メモリトランジスタ１０はメモリセルとして機能し、所定の電荷量を蓄積して意図されるメモリ状態を表すようにするための電荷蓄積素子２０を有する。各メモリトランジスタのコントロールゲート３０は、読み出しおよび書き込み動作の制御を可能にする。図５Ｂに示されるように、ＮＡＮＤストリングの行の対応するメモリトランジスタのコントロールゲート３０は、同一ワード線にすべて接続されている。同様に、選択トランジスタＳ１、Ｓ２のそれぞれのコントロールゲート３２は、それぞれそのソース端子５４およびドレイン端子５６を介するＮＡＮＤストリングへのアクセスを制御することができる。同様に、ＮＡＮＤストリングの行の対応する選択トランジスタのコントロールゲート３２は、同一選択線にすべて接続されている。
【００２９】
ＮＡＮＤストリング内のアドレス指定されたメモリトランジスタ１０が、プログラミング中に読み出されたりベリファイされたりする場合には、そのコントロールゲート３０に適切な電圧が供給される。同時に、ＮＡＮＤストリング５０のアドレス指定されていない残りのメモリトランジスタは、そのコントロールゲートに充分な電圧を印加することによって完全にオンに転換される。このようにして、ＮＡＮＤストリングの個々のメモリトランジスタのソースからそのソース端子５４まで、同じく個々のメモリトランジスタのドレインについてはセルのドレイン端子５６まで導通経路が効果的に形成される。このようなＮＡＮＤストリング構造を有するメモリデバイスは、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）に記載されている。
【００３０】
図５Ｂは、図５Ａに示されるようなＮＡＮＤストリング５０から構成されるメモリセルのＮＡＮＤアレイ２００の例を示す。ＮＡＮＤストリングの各列に沿って、ビット線３６などのビット線は、各ＮＡＮＤストリングのドレイン端子５６に接続される。ＮＡＮＤストリングの各バンクに沿って、ソース線３４などのソース線は、各ＮＡＮＤストリングのソース端子５４に接続される。さらに、ＮＡＮＤストリングのバンク内のメモリセルの行に沿ったコントロールゲートは、ワード線４２などのワード線に接続される。ＮＡＮＤストリングのバンク内の選択トランジスタの行に沿ったコントロールゲートは、選択線４４などの選択線に接続される。ＮＡＮＤストリングのバンク内のメモリセルの行全体は、ＮＡＮＤストリングのバンクのワード線および選択線にかかる適切な電圧によってアドレス指定することができる。ＮＡＮＤストリング内のメモリトランジスタが読み出される場合、ストリング内の残りのメモリトランジスタは、その関連するワード線を介して確実にオンに転換され、ストリングを通って流れる電流は、本質的に、読み出されるセルに蓄積される電荷のレベルに依存するようになっている。
【００３１】
検知回路および技術
図６は、メモリセルのアレイにわたってｐ個のセンスモジュールのバンクを含む、図１に示される読み出し／書き込み回路２７０Ａおよび２７０Ｂを示す。並列に動作するｐ個のセンスモジュール４８０のバンク全体によって、行に沿ったｐ個のセル１０のブロック（またはページ）を並列に読み出したりプログラムしたりすることが可能になる。本質的に、センスモジュール１はセル１の電流Ｉ1 を検知し、センスモジュール２はセル２の電流Ｉ2 を検知し・・・センスモジュールｐはセルｐの電流Ｉp を検知することになるなど、以下同様である。ソース線３４から集約ノードＣＬＳＲＣに、さらにそこから接地に流れるそのページのすべてのセル電流ｉTOT は、ｐ個のセルのすべての電流の総和となる。従来のメモリアーキテクチャでは、共通ワード線を有するメモリセルの行は２つ以上のページを形成し、ページ内のメモリセルは並列に読み出しおよびプログラムされる。２つのページを有する行の場合、一方のページは偶数ビット線によってアクセスされ、他方のページは奇数ビット線によってアクセスされる。検知回路のページは、偶数ビット線か奇数ビット線かに一度に接続される。その場合、読み出し／書き込み回路２７０Ａおよび２７０Ｂを個々のページにそれぞれ多重化するように、ページマルチプレクサ２５０Ａおよび２５０Ｂが設けられる。
【００３２】
現在製造されている５６ｎｍ技術に基づくチップではｐ＞６４，０００であり、４３ｎｍ  ３２Ｇｂｉｔ×４のチップではｐ＞１５０，０００である。好適な実施形態では、ブロックはセルの一連の行全体である。これはいわゆる「全ビット線」アーキテクチャであり、ページは隣接するビット線にそれぞれ接続される隣接するメモリセルの行から構成されている。別の実施形態では、ブロックは、行の中のセルのサブセットである。例えば、セルのサブセットは、行全体の２分の１または行全体の４分の１であってもよい。セルのサブセットは、一連の隣接するセルまたは１つおきのセルあるいは所定数おきのセルであってもよい。各センスモジュールは、ビット線を介してメモリセルに接続され、メモリセルの導通電流を検知する検知増幅器を含む。一般に、読み出し／書き込み回路がメモリアレイの両側に分配されている場合、ｐ個のセンスモジュールのバンクは、２セットの読み出し／書き込み回路２７０Ａと２７０Ｂとの間に分配されることになる。
【００３３】
図７は、図６に示されるセンスモジュールの好ましい編成を概略的に示す。ｐ個のセンスモジュールを含む読み出し／書き込み回路２７０Ａおよび２７０Ｂは、読み出し／書き込みスタック４００のバンクに分けられる。
【００３４】
図８Ａおよび図８Ｂは、図７に示される読み出し／書き込みスタックをさらに詳細に示す。各読み出し／書き込みスタック４００は、ｋ本のビット線のグループ上で並列に動作する。１つのページがｐ＝ｒ＊ｋ本のビット線を有する場合、ｒ個の読み出し／書き込みスタック４００−１・・・４００−ｒが存在することになる。本質的に、このアーキテクチャは、スペースを節約するためにｋ個のセンスモジュールの各スタックが共通プロセッサ５００によって操作されるようになっている。共通プロセッサ５００は、センスモジュール４８０およびデータラッチ４３０に配置されるラッチに記憶される更新データをラッチの電流値および状態マシン１１２からの制御に基づいて計算する。共通プロセッサの詳細な説明は、その全体が本願明細書において参照により援用されている、２００６年６月２９日付の米国公開特許出願第２００６／０１４０００７号（特許文献１５）に開示されている。
【００３５】
並列に動作する区分された読み出し／書き込みスタック４００のバンク全体は、行に沿ったｐ個のセルのブロック（またはページ）を並列に読み出したりプログラムしたりできるようにする。したがって、セルの行全体についてｐ個の読み出し／書き込みモジュールが存在することになる。各スタックはｋ個のメモリセルを操作しているので、バンク内の読み出し／書き込みスタックの総数は、ｒ＝ｐ／ｋで与えられる。例えば、ｒがバンク内のスタック数である場合、ｐ＝ｒ＊ｋである。１つの例示的なメモリアレイは、ｐ＝１５０，０００、ｋ＝８を有してもよく、したがってｒ＝１８，７５０である。
【００３６】
４００−１などの各読み出し／書き込みスタックは、本質的に、ｋ個のメモリセルのセグメントを並列に操作するセンスモジュール４８０−１〜４８０−ｋのスタックを含む。ページコントローラ４１０は、配線４１１を介して読み出し／書き込み回路３７０に制御およびタイミング信号を提供する。ページコントローラは、配線３１１を介してメモリコントローラ３１０にそれ自体依存している。各読み出し／書き込みスタック４００間の通信は、相互接続スタックバス４３１によって達成され、ページコントローラ４１０によって制御される。制御線４１１は、ページコントローラ４１０から読み出し／書き込みスタック４００−１の部品に制御およびクロック信号を提供する。
【００３７】
好適な配置では、スタックバスは、共通プロセッサ５００とセンスモジュールのスタック４８０との間の通信のためのＳＡバス４２２と、プロセッサとデータラッチのスタック４３０との間の通信のためのＤバス４２３とに区分されている。
データラッチのスタック４３０は、そのスタックに関連する各メモリセルについて１つのデータラッチ４３０−１〜４３０−ｋから構成されている。Ｉ／Ｏモジュール４４０は、データラッチがＩ／Ｏバス２３１を介して外部とデータを交換することができるようにする。
さらに、共通プロセッサは、エラー状態などのメモリ動作の状態を示す状態信号を出力する出力５０７も含む。状態信号を使用して、ワイヤードＯＲ構成でフラグバス５０９に接続されるｎ形トランジスタ５５０のゲートを駆動する。フラグバスは、コントローラ３１０によってプリチャージされるのが好ましく、状態信号が読み出し／書き込みスタックのいずれかでアサートされるとプルダウンされることになる。
【００３８】
多状態メモリ区分化の例
メモリセルがそれぞれ複数ビットのデータを記憶する不揮発性メモリを、図３に関連してこれまで説明した。特定の例は、電界効果トランジスタのアレイから形成されるメモリであって、各電界効果トランジスタはそのチャネル領域とそのコントロールゲートとの間に電荷蓄積層を有する。電荷蓄積層またはユニットは、各電界効果トランジスタのしきい値電圧の範囲のもとになる電荷の範囲を蓄積することができる。可能なしきい値電圧の範囲は、しきい値ウィンドウの範囲にわたる。しきい値ウィンドウが複数の小領域またはゾーンのしきい値電圧に区分される場合、それぞれの分解可能なゾーンを使用してメモリセルの異なるメモリ状態を表す。１つ以上のバイナリビットによって複数のメモリ状態を符号化することができる。例えば、４つのゾーンに区分されるメモリセルは、２ビットのデータとして符号化することができる４つの状態をサポートすることができる。同様に、８つのゾーンに区分されるメモリセルは、３ビットのデータとして符号化することができる８つのメモリ状態をサポートすることができるなど、以下同様である。
【００３９】
図９（０）〜（２）は、４状態メモリセルの集団をプログラムする例を示す。図９（０）は、それぞれメモリ状態「０」、「１」、「２」および「３」を表すしきい値電圧の４つの特異的な分布にプログラム可能なメモリセルの集団を示す。図９（１）は、消去されたメモリの「消去」しきい値電圧の最初の分布を示す。図９（２）は、メモリセルの多くがプログラムされた後のメモリの例を示す。本質的に、セルは、最初に「消去」しきい値電圧を有し、プログラミングによってさらに高い値となってｖＶ1 、ｖＶ2 およびｖＶ3 によって画定される３つのゾーンのうちの１つに変化することになる。このようにして、各メモリセルは、３つのプログラム状態「１」、「２」および「３」のうちの１つにプログラムするか、あるいは「消去」状態でプログラムされないままにすることができる。メモリがさらにプログラムされるにつれて、図９（１）に示される「消去」状態の最初の分布は狭くなっていき、消去状態は「０」状態によって表される。
【００４０】
下位ビットおよび上位ビットを有する２ビット符号を使用して、４つの各メモリ状態を表すことができる。例えば、「０」、「１」、「２」および「３」状態は、それぞれ「１１」、「０１」、「００」および「１０」によって表される。２ビットデータは、「フルシーケンス」モードで検知することによってメモリから読み出されてもよい。このモードでは、３つのサブパスでそれぞれ読み出し境界しきい値ｒＶ1 、ｒＶ2 およびｒＶ3 に対して検知することによって２ビットがまとめて検知される。
【００４１】
図１０（０）〜（２）は、８状態メモリセルの集団をプログラムする例を示す。図１０（１）は、それぞれメモリ状態「０」〜「７」を表すしきい値電圧の８つの特異的な分布にプログラム可能なメモリセルの集団を示す。図１０（１）は、消去されたメモリの「消去」しきい値電圧の最初の分布を示す。図１０（２）は、メモリセルの多くがプログラムされた後のメモリの例を示す。本質的に、セルは、最初に「消去」しきい値電圧を有し、プログラミングによってさらに高い値となってｖＶ1 〜ｖＶ7 によって画定される７つのゾーンのうちの１つに変化することになる。このようにして、各メモリセルは、７つのプログラム状態「１」〜「７」のうちの１つにプログラムするか、あるいは「消去」状態でプログラムされないままにすることができる。メモリがさらにプログラムされるにつれて、図１０（１）に示される「消去」状態の最初の分布は狭くなっていき、消去状態は「０」状態によって表される。
【００４２】
下位ビット、中位ビット、および上位ビットを有する３ビット符号を使用して、８つの各メモリ状態を表すことができる。例えば、「０」、「１」、「２」、「３」、「４」、「５」、「６」および「７」状態は、それぞれ「１１１」、「０１１」、「００１」、「１０１」、「１００」、「０００」、「０１０」、および「１１０」によって表される。３ビットデータは、「フルシーケンス」モードで検知することによってメモリから読み出されてもよい。このモードでは、７つのサブパスでそれぞれ読み出し境界しきい値ｒＶ1 〜ｒＶ7 に対して検知することによって３ビットがまとめて検知される。
同様に、４ビットコードは、１６の各状態を示す下位、第１の中位、第２の中位および上位ビットを有することになる。
【００４３】
連続走査時間領域検知
図１１は、例えば、同時に検知またはプログラムされるＮＡＮＤ構成に編成されるメモリセルのページを示す。図１１は、本質的に、図５Ｂのメモリアレイ２００のＮＡＮＤチェーン５０のバンクを示し、各ＮＡＮＤチェーンの詳細は図５Ａにあるように明確に示される。ページ６０のような「ページ」は、同時に検知またはプログラムすることが可能なメモリセルのグループである。ページは、ワード線４２に共通に接続されるページのセルのコントロールゲートによって有効になり、各セルはビット線３６を介してアクセス可能な検知回路（例えば、図８に示される検知モジュール４８０）によってアクセス可能である。例として、セル６０のページをそれぞれ検知またはプログラムする場合、それぞれ検知電圧またはプログラミング電圧が共通ワード線ＷＬ３に印加されるとともに、ビット線に適切な電圧が印加される。
【００４４】
図１２は、アレイ内の所与のメモリセルにアクセスする場合の遅延を示す。メモリアレイ２００は、行方向にはワード線が延在し、列方向にはビット線が延在する。メモリセル１０がページの一部としてアクセスされる場合、ｘ（行）方向はワード線ＷＬ４２によってアドレスされ、ｙ（列）方向はビット線ＢＬ３６によってアドレスされる。検知動作中に、選択ワード線ＷＬの入力端からｘデコーダ２３０を介してワード線電圧として検知電圧が供給される。ビット線は、ＷＬ４２によってアドレスされたメモリセルのページを読み出し／書き込み回路２７０内の検知モジュールに個別に接続する。図１２は、読み出し／書き込み回路２７０を概略的に示し、これらの回路はｙ列の下部端に位置している。図１に示されるように、好ましい構成では、読み出し／書き込み回路が読み出し／書き込み回路２７０Ａおよび２７０Ｂとしてメモリアレイの上部および下部に配置されている。
【００４５】
したがって、図１２は、ワード線ＷＬ４２およびビット線ＢＬ３６によってアクセス可能なアレイ座標（ｘ，ｙ）を有するページの１つのセル１０を示す。例えば、検知動作中に、ワード線ＷＬ４２を介してセル１０のコントロールゲートに検知電圧が供給される。検知動作のための適切な電圧にビット線ＢＬ３６がプリチャージされ、ビット線ＢＬ３６を介して接続される読み出し／書き込み回路２７０の検知増幅器によってセルのソース−ドレイン電流を検知することができる。
ワード線およびビット線は有限の抵抗および容量を有するため、これらの線ではＲＣ遅延が生じることになる。図１２は、それぞれｘデコーダおよび読み出し／書き込み回路２７０からの座標（ｘ，ｙ）を有するセル１０の場合、ｘデコーダで印加されるワード線電圧は、期間ΔＴWL（ｘ）だけ遅延することになることを示す。同様に、セル１０のソース−ドレイン電流は、期間ΔＴBL（ｙ）だけ遅延して読み出し／書き込み回路２７０のうちの１つによって検知されることになる。
【００４６】
図１３（Ａ）は、ワード線ＷＬ４２に沿って入力端からｘ１、ｘ２・・・ｘｉ・・・ｘｐの位置に配置されるメモリセルのページを示す。ワード線の入力端が接続され、ｘデコーダ２３０からワード線電圧供給を受け取る。
図１３（Ｂ）は、アクセスノードに対するワード線の所与のセグメントの抵抗と容量の積を示す。ワード線ＷＬ４２は、有限抵抗を有する導体から形成される。ワード線のセグメントの抵抗は、そのセグメントの長さに比例する。同様に、セグメントの容量もその長さに比例する。したがって、ワード線のセグメントのＲＣの積は、その長さの二次関数として増加する。
【００４７】
図１４は、所与の位置ｘｉのワード線電圧を時間の関数として示す。入力端の入力電圧に対する応答は、ＲＣ（ｘｉ）によって与えられる時定数を有するワード線の一部の充電となる。位置ｘｉおよび時間ｔにおける充電電圧は、ＶWL（ｘｉ，ｔ）＝ＶWL（ｘ＝０）［１−ＥＸＰ（−ｔ／ＲＣ）］である。後で入力電圧を取り除く場合には、位置ｘｉおよび時間ｔにおける放電電圧は、ＶWL（ｘｉ，ｔ）＝ＶWL（ｘ＝０）ＥＸＰ（−ｔ／ＲＣ）となる。一般に、積ＲＣ（ｘ）（図１３（Ｂ）参照）は、位置ｘでワード線が充電または放電される速度を決定する時定数である。図１４は、入力電圧に正規化される応答ワード線電圧とＲＣ時定数に正規化される時間とを示す。１単位の時定数後にワード線は６３．２％まで充電されることになる。２単位の時定数後にワード線は８６．５％まで充電されることになるなど、以下同様である。したがって、ＲＣが大きいほど充電および放電が遅くなることになる。ワード線に沿ったＲＣ変動の効果は、ｘデコーダからさらに離れているこれらセルの場合、ＲＣ遅延がさらに大きくなるので充電にさらに時間がかかるということである。
【００４８】
マルチレベル検知の遅延
２ビットメモリセルの例示的な分割が図９（０）に示される。２ビットセルは、４つのメモリ状態のいずれかにある可能性があり、各メモリ状態はしきい値範囲と関連している。セルのしきい値がどのしきい値範囲内にあるかを分析するために検知が３回実施され、各回の検知は読み出し境界レベルｒＶ１、ｒＶ２およびｒＶ３のうちの１つに関連している。
図１５（Ａ）および図１５（Ｂ）は、２ビットメモリセルを検知するための一般的なタイミングを示す。図１５（Ａ）は、本質的にレベルｒＶ１、ｒＶ２およびｒＶ３を通して走査するステップ関数である検知電圧ＶWLをワード線に印加することによって検知が達成されることを示す。（図１４に示される）ワード線のＲＣ遅延のために、ワード線の遠端も所望のレベルに充電されて初めて全ページに対する検知を実施することができる。
【００４９】
図１５（Ｂ）は、各検知レベルのタイミングを示す。ページを検知するために、ビット線プリチャージの期間０において検知動作に適した電圧でビット線をセットアップする。ワード線にｒＶ１電圧レベルを印加すると、ｒＶ１レベルの検知が開始される。ワード線遅延の期間１を許容した後に、ワード線は一様に所望のｒＶ１レベルとなる。ビット線電圧およびワード線電圧がセットアップされることで、セルはオンまたはオフされる。セルがオンされる場合、セルは少なくともｒＶ１のしきい値レベルを有することを意味する。しかし、ビット線を介して遠く離れてセルに接続される検知モジュール（図８参照）内の検知増幅器によって検知が実施されるため、セルの導通電流は、ビット線アクセスの期間２を経て検知増幅器に届くことになる。この時間を経て、検知の期間３の検知ストローブによって検知増幅器が導通電流を判定することができる。その後、検知結果は、検知増幅出力の期間４である次の期間で検知増幅器からデータラッチへ出力される。
【００５０】
様々な検知の実施例に応じて、各検知レベルについてビット線プリチャージの期間０を繰り返しても繰り返さなくてもよい。しかし、期間１〜４は、各検知レベルについて繰り返す必要がある。例は、各期間の相対的な継続時間を示す。検知の期間３および出力の期間４は、一般に、それぞれ約１マイクロ秒であり、ワード線遅延およびビット線アクセスは、一般に、さらに１０倍程度長くそれぞれ約１０マイクロ秒である。その結果各検知レベルについて合計で約２０マイクロ秒となる。初期ビット線プリチャージ時間は、さらに１０マイクロ秒かかることもある。２ビットセルの場合、２**２−１すなわち３レベルあり、合計検知時間は、２０×３＋１０＝７０マイクロ秒である。３ビットセルの場合、２**３−１すなわち７レベルあり、合計検知時間は、２０×７＋１０＝１５０マイクロ秒である。４ビットセルの場合は１５レベルあり、合計検知時間は、２０×１５＋１０＝３１０マイクロ秒である。各検知レベルの検知時間の大部分はワード線およびビット線遅延の待ち時間であり、実際の検知および出力期間よりもほぼ１桁大きいことがわかる。
【００５１】
連続走査検知電圧を使用する時間領域検知
本発明の一般的な態様によれば、ワード線上の不揮発性マルチレベルメモリセルのページは、ビット線を介する検知増幅器によって同時に検知される。ワード線に印加される時間の増加関数としての所定の入力検知電圧ＶINWL（ｔ）は、メモリセルのしきい値の全範囲を一挙に走査することを可能にする。次いで、個別セルが導通状態になる時間に留意することによって、個別セルのしきい値を検知することが時間領域検知で短縮される。ワード線およびビット線の遅延に合わせて調整した各導通時間を使用して、セルが導通状態になった場合のセル付近のワード線の一部で発生した検知電圧レベルを求めることができる。この局所的に発生した検知電圧レベルがセルのしきい値を形成する。
【００５２】
１つの実施形態では、入力ＶINWL（ｔ）に応答するセル位置ｘｉの関数としてワード線の電圧ＶWL（ｘｉ，ｔ）が予め決められる。ページは周期的に検知され、セルｉが導通を開始する時間ｔｉを使用して（ｘｉ，ｔｉ）におけるワード線応答関数を求めることによってしきい値ＶTHｉを決定する。すなわち、ＶTHｉ＝ＶWL（ｘｉ，ｔｉ）。
【００５３】
図１６（Ａ）は、マルチレベルメモリセルのすべてのレベルを検知するための好ましい入力連続走査電圧を示す。入力走査電圧ＶINWL（ｔ）は、ワード線に印加されるすべての検知レベルを含む範囲を有する線形ランプ電圧である。この電圧は一定のランプ速度を有し、本質的に、走査期間ΔＴRAMP＝範囲／（ランプ速度）内の範囲全体を走査する。
図１６（Ｂ）は、入力走査電圧が印加される位置からの位置ｘｉにおけるワード線の電圧応答を示す。入力走査電圧ＶINWL（ｔ）が選択ワード線の入力端（図１３（Ａ）および図１３（Ｂ）を参照）から入力されると、入力端から距離ｘｉのワード線の電圧応答は、ＶWL（ｘｉ，ｔ）によって与えられる。同様に、ＶWL（０，ｔ）＝ＶINWL（ｔ）である。好ましい実施形態では、入力走査電圧のランプ速度が実質的にＷＬのＲＣ定数よりも小さい場合、ｘｉにおける電圧は実質的にｘ＝０の電圧であるがΔＴWL（ｘｉ）だけ遅延する。したがって、ｘｉにおけるワード線電圧は、ＶWL（ｘｉ，ｔ）〜ＶINWL（ｔ−ΔＴWL（ｘｉ））によって与えられる。これはｘｉに位置するセルｉのコントロールゲートに与えられることになる電圧である。
【００５４】
１つの実施形態では、入力電圧ＶINWL（ｔ）に対する応答関数としてのワード線応答電圧ＶWL（ｘｉ，ｔ）は、図１３および図１４に関連して説明されるＲＣモデルに基づいて求めることができる。別の実施形態では、ワード線応答電圧はシミュレーションによって求められる。１つの実施形態では、応答関数は、所与の時間を使用して所与の位置のワード線電圧を調べる参照テーブルによって実施することができる。
入力走査電圧に対するワード線応答が分かれば、セルが導通を開始する時間を決定することによって位置ｘｉのセルｉのしきい値を求めることができる。したがって、タイムマーカｔｉは、セルが導通を開始する時間を示す。このとき、ｘｉにおけるワード線電圧はＶWL（ｘｉ，ｔｉ）であり、当然ながらｘｉに位置するセルｉのしきい値電圧ＶTHｉである。次に、（ｘｉ，ｔｉ）におけるワード線電圧関数を求めることによってしきい値電圧ＶTHｉが簡単に与えられる。したがって、ＶTHｉ＝ＶWL（ｘｉ，ｔｉ）である。
【００５５】
時間マーカｔｉは、セルの局所的時間を示す。実際には、セルの電流が離れた検知増幅器によって検出される場合、検知増幅器に届くまでのさらなる遅延を考慮する必要がある。例えば、図１２に示される配置では、電流は、メモリアレイ２００の周辺部の読み出し／書き込み回路２７０の中の検知モジュール４８０内の検知増幅器４９０（図８Ｂ参照）によって検出される。検知増幅器は、ビット線を介してセルのドレインに接続される。動作中、検知クロック信号によって同期が取られ周期的に検知するように検知増幅器を作製することができる。例えば、マイクロ秒毎に繰り返すように検知ストローブの同期が取られてもよい。図１２と関連して説明されるように、ビット線は、ｙをビット線の長さとすると、セルから検知増幅器までに遅延ΔＴBL（ｙ）を必要とすることになる。したがって、セルｉが検知増幅器によって検出されて時間ｔ’ｉｊで導通を開始する場合、その場所のタイムマーカｔｉは、ｔ’ｉｊを（ｘ，ｙ）におけるセルの検知増幅器の検出時間とすると、ｔｉ＝ｔ’ｉｊ−ΔＴBL（ｙ）によって求めることができる。１つの実施形態では、ビット線アクセスΔＴBL（ｙ）はワード線遅延と同じＲＣモデルによって求めることができる。別の実施形態では、ビット線アクセスはシミュレーションによって求めることができる。ビット線アクセスは同じワード線またはページに沿ったセルのグループについて一定なので、２つの検知間の共通遅延を差し引くことができるという差分検知技術によって測定することもできる。
【００５６】
図１７は、時間領域技術の連続走査による検知を示す流れ図である。
ステップ５００：記憶素子のアレイを有する不揮発性メモリにおいて、入力端からワード線に沿ってｘ１、ｘ２・・・ｘｉ・・・ｘｎの位置に配置される記憶素子のグループにアクセスするワード線を提供する。
ステップ５１０：ワード線の入力端に印加される入力走査検知電圧ＶINWL（ｔ）を提供する。
ステップ５２０：ｘｉとワード線の入力端に印加される入力走査検知電圧ＶINWL（ｔ）に対してワード線が電気的に応答する時間との関数として電圧振幅を有するワード線応答関数ＶWL（ｘｉ，ｔ）を予め決定する。
ステップ５３０：ワード線に検知電圧ＶINWL（ｔ）を印加して、各記憶素子が電流を導通し始めるときのグループの各記憶素子におけるタイムマーカｔｉを決定する。
ステップ５４０：タイムマーカｔｉによって示される時間の記憶素子の位置におけるワード線応答関数を求めることによって、各記憶素子のしきい電圧ＶＴｉを決定する（すなわち、ＶＴｉ＝ＶWL（ｘｉ，ｔｉ））。
一般に、入力走査検知電圧は、時間の関数として単調増加する電圧である必要がある。図１６（Ａ）に示されるように、好ましい入力走査検知電圧は、一定のランプ速度を有する線形関数である。
【００５７】
図１８は、入力走査電圧が線形ランプ電圧であるのが好ましい、図１７に示される流れ図の追加部分である。
ステップ５１２：入力検知電圧ＶINWL（ｔ）は、所定の一定ランプ速度を有する。
【００５８】
図１９は、検知の好ましい実施例が規定される、図１７に示される流れ図の追加部分である。好ましい検知は、ビット線を介して接続される検知増幅器によって記憶素子の導通を検出しその結果得られる遅延を考慮する連続検知技術によるものである。前述したようにおよび図１２と関連して説明されるように、タイムマーカは、記憶素子ｉがオンになる実時間に関連している。記憶素子の電流がビット線によって接続される検知増幅器によって検出される場合には、検知増幅器における検出時間は、記憶素子から検知増幅器までの信号伝播分だけ遅延する。
ステップ５３２：記憶素子のタイムマーカを決定することは、ビット線を介して記憶素子に接続される検知増幅器によって導通電流を検出することを含み、タイムマーカは、所定の遅延期間だけオフセットされた検知増幅器における検出時間である。
【００５９】
（ｘｉ，ｔｉ）におけるワード線応答関数を求める好ましい実施例では、ＶTHｉ＝ＶINWL（ｔｉｊ−ΔＴWL（ｘｉ）−ΔＴBL（ｙｉ））を使用して、メモリアレイ内の（ｘｉ，ｔｉ）における記憶素子に関連するワード線およびビット線遅延を許容した後に入力検知電圧を求めることになる。ここで、ｔｉｊは、検知増幅器における導通の検出時間であり、ΔＴWL（ｘｉ）およびΔＴBL（ｙｉ）は、それぞれ記憶素子ｉに関連するワード線およびビット線の遅延である。
【００６０】
図２０は、連続走査技術における記憶素子のしきい値を求める好ましい実施例が規定される、図１７に示される流れ図の追加部分である。図１６（Ａ）および図１６（Ｂ）から分かるように、入力電圧ＶINWL（ｔ）がワード線に印加され、ワード線に沿って位置ｘｉにおける記憶素子ｉにおいてΔＴWL（ｘｉ）だけ遅延する。応答関数ＶWL（ｘ，ｔ）から遅延を計算することができる。したがって、ｘｉにおけるワード線上に発生する電圧は、時間の遅延によってシフトされた入力電圧によって簡単に与えられる。すなわち、ＶWL（ｘｉ，ｔ）＝ＶINWL（ｔ−ΔＴWL（ｘｉ））。同様に、検知増幅器は、ｔ’＝ｔ＋ΔＴBL（ｙ）においてビット線によって遅延された記憶素子の導通現象を検出する。したがって、記憶素子ｉのしきい値は、ワード線およびビット線の両方の遅延によって時間がシフトされた入力電圧によって与えられる。すなわち、ＶTHｉ＝ＶINWL（ｔ’’）＝ＶINWL（ｔ−ΔＴWL（ｘｉ））＝ＶINWL（ｔ’−ΔＴWL（ｘｉ）−ΔＴBL（ｙ））。
ステップ５４０’：タイムマーカｔｉによって示される時間の記憶素子の位置におけるワード線応答関数を求めることによって各記憶素子のしきい値電圧ＶＴｉを決定することは、所定のワード線遅延および所定のビット線アクセスによって時間がシフトされた検知増幅器における検出時間の入力電圧関数を求めることになる（すなわち、ＶＴｉ＝ＶWL（ｘｉ，ｔｉ）＝ＶINWL（ｔ’−ΔＴWL（ｘｉ）−ΔＴBL（ｙ）））。
【００６１】
連続走査検知技術は、特にマルチレベル検知に関する検知性能を大幅に改善することができる。図１５と関連して前に説明したように、従来のマルチレベル検知方式は、各検知レベルを悪化させるワード線およびビット線遅延を有する。したがって、合計検知時間は、検知レベルの数に対応する。
【００６２】
図２１（Ａ）および図２１（Ｂ）は、連続走査検知技術のタイミングの利点を示す。図２１（Ａ）は、経時的連続ランプ電圧としての入力走査検知電圧の例を示す。
図２１（Ｂ）は、時間領域の連続走査検知の本方式による合計検知時間のタイミングを示す。ランピングの前に、約１０マイクロ秒かかることもある初期ビット線プリチャージ時間の期間０が存在することになる。この期間０は、図１５に示されるような従来の検知方式に存在する期間と同様である。連続走査検知電圧が印加されると、各微小レベルについて、ワード線遅延の期間１およびビット線アクセスの期間２ならびに検知の期間３および出力の期間４の合計によって得られる合計時間を次々と「パイプライン処理」していくことになる。一般に、合計検知時間は、ランプ期間ΔＴRAMP＋Ｓｕｍ（期間１〜４）によって与えられることになる。この時間は、マルチレベルメモリセルの分析されるレベルの数とは無関係なところがある。例えば、ランプ期間ΔＴRAMPが期間１〜４の合計とほぼ同じであるとすると、すべてのレベルの合計検知時間は、２×Ｓｕｍ（期間１〜４）となる。これと比較して、従来の方法では３ビットセルの検知時間は大体７×Ｓｕｍ（期間１〜４）となる。同様に比較すると、４ビットセルの検知時間は、従来の方法では大体１５×Ｓｕｍ（期間１〜４）となる。
【００６３】
連続走査検知技術の別の利点は、その検知時間が検知されるレベルの数に無関係なところがあるので、メモリセルのマルチレベルの数が通常必要とするよりかなり高い分解能で検知するのが実用的である。例えば、３ビットセルの場合、通常、検知は最低でも７レベルを分析する必要がある。しかし、連続走査検知技術によってより一層長い検知時間を発生させることなく４ビット、５ビットまたはそれ以上のビット数を分析する検知が可能になることもある。追加ビットは「ソフトビット」と呼ばれ、セルのしきい値をより正確に特定する際、あるいはＥＣＣ（エラー訂正コード）動作を支援するのに役立つ。代償として追加のソフトビットを格納するラッチが多くなるくらいである。
【００６４】
隣接セルの摂動に対するパイプライン訂正をともなう検知
本発明の別の態様によれば、時間領域検知を使用することで隣接セルに蓄えられた電荷からの摂動（「ユーピン効果」）を補償することができるマルチレベルメモリの検知に役立てることができる。特に、各ページがワード線によってアクセス可能なページ毎にメモリアレイが検知される場合、ワード線ＷＬｎの検知には、どの程度補償すべきかを知るためにまず隣接ワード線ＷＬｎ＋１の状態を検知することが必要となる。複数のレベルを各ワード線において検知することにより、検知の総数は検知される複数のレベルの２乗で増加し、各セルがさらに多くのビットを記憶するように構成される場合には膨大な数に上ることになる。
【００６５】
隣接する電荷蓄積素子からの摂動またはセル間のフローティングゲート結合（「ユーピン効果」）
１つのメモリセルの電荷蓄積素子にプログラムされる電荷によって電界が生成され、この電界が隣接メモリセルの電界を摂動させる。これが本質的に電荷蓄積素子を有する電界効果トランジスタである隣接メモリセルの特性に影響を及ぼすことになる。特に、メモリセルを検知する場合、摂動をそれほど受けない場合よりも高いしきい値レベルを有する（あるいはより高くプログラムされた）ように見えることになる。
一般に、メモリセルは、最初の電界環境でプログラムベリファイされ、続いて異なる電荷でプログラムされた隣接セルのために異なる電界環境で後から再び読み出される場合、いわゆる「ユーピン効果」にある隣接フローティングゲート間の結合によって読み出し精度が影響される場合もある。半導体メモリの高集積化の進展に合わせて、メモリセル間の蓄積電荷による電界の摂動（ユーピン効果）は、セル間隔の縮小にともないますます目立つようになっている。
ユーピン効果を最小限に抑え、かつ／または訂正する数多くの方法がある。
【００６６】
プログラミング中のフローティングゲート結合（「ユーピン効果」）の最小化
ユーピン効果は隣接セルにより大きく影響を及ぼし、メモリアレイの行に沿ったビット線全体（ＢＬ−ＢＬユーピン効果）および列に沿ったワード線全体（ＷＬ−ＷＬユーピン効果）にわたって存在する可能性がある。ユーピン効果は、隣接セルがプログラムされた後のプログラムベリファイの時間と読み出しの時間との間のセルの電界環境の非対称性を最小限に抑えることによって軽減することができる。
【００６７】
プログラミング中のユーピン効果を低減するいくつかの方法がある。１つの方法は、ワード線に沿うメモリセルのページに対するプログラミングを２パス以上で完了するマルチパスプログラミングを実施することである。一般に、少なくとも２つのプログラミングパスが実施される。最初のパスは、通常目標状態に適合すべきレベルよりも低くオフセットされた対応するベリファイレベルを使用してセルのそれぞれの目標状態付近にページ内のすべてのセルをプログラムする。続くパスは、このようなオフセットのない通常のベリファイレベルを使用してプログラミングを完了させる。セルのユーピン効果の原因は、セルのプログラミング後の隣接セルの変化（すなわち、プログラミング）だけである。後ろのパスがフローティングゲート間の電荷の変化を最小限にした状態で実施される場合、プログラムベリファイとその後の読み出し動作との間の電界環境の非対称性を最小限に抑えることになる。したがって、ユーピン効果は、２パスプログラミング技術で最小限に抑えられる。この技術は、ＢＬ−ＢＬユーピン効果を抑えることができる。後で説明するように、ワード線からワード線へのプログラミング時に特定シーケンスでこの２つのパスが実施される場合には、ＷＬ−ＷＬユーピン効果についても低減することができる。
米国特許第６，７８１，８７７号（特許文献１６）には、メモリアレイ内のページを最適な順序でプログラムすることによってＷＬ−ＷＬユーピン効果についても低減されるプログラミング方式が開示されている。
【００６８】
図２２は、隣接ワード線上のメモリセル間のユーピン効果を最小限に抑えるように最適シーケンスでプログラムされたページを有するメモリアレイを有するメモリの例を示す。ページは、例えば、下方から上方へＷＬ０、ＷＬ１、ＷＬ２・・・の順序で一定の方向に沿って連続的にプログラムされる。このように、特定のページがプログラムされる場合、その下側のページは既にプログラムされている。下側のページが現在のページに対してどんな摂動効果を及ぼそうと、現在のページがこのような摂動を考慮してプログラムベリファイされるように下側のページが考慮される。本質的に、ページをプログラムするシーケンスによって、プログラムされる現在のページがプログラムされた後に受ける環境の変化を最小限にすることができるようにするべきである。したがって、ＷＬｎ上などの各プログラムページは、それよりも上側のページ、例えば、ＷＬｎ＋１またはそれ以上のＷＬによって摂動されるだけであり、このようなプログラムシーケンスによってＷＬ−ＷＬユーピン効果は効果的に半減する。
【００６９】
したがって、隣接ワード線上のメモリセル間に摂動が存在するＷＬ−ＷＬユーピン効果の場合、前述した好ましいプログラミング方式を使用するプログラミングの中で軽減される。これによって摂動は効果的に半減されることになる。残りの半分は、さらにプログラミングまたは読み出し動作中に訂正する必要があることになる。
【００７０】
検知中のＢＬ−ＢＬおよびＷＬ−ＷＬユーピン効果の訂正
一般に、記憶素子のしきい値レベルを検知することは、読み出し動作またはプログラムベリファイ動作中に実施される。読み出しとプログラムベリファイとは、わずかに異なる検知レベルを使用してもよい。本願明細書の記載では、「検知」と「読み出し」という用語は、前述した差異が存在することもあることを理解の上で交換可能に使用されることがある。同様に、「記憶素子」と「メモリセル」と「セル」という用語は、各セルが１つの記憶素子を有する例に適用されることを理解の上で交換可能に使用される。１つのセルが複数の記憶素子を含む場合には、「セル」という用語は、「記憶素子」として解釈されるべきである。
【００７１】
検知中のＷＬ−ＷＬユーピン効果の訂正は、ルックアヘッド（「ＬＡ」）技術によって達成することができる。ＬＡ検知方式は、その全体が本願明細書において参照により援用されている、米国特許第７，１９６，９２８号（特許文献１７）および２００６年１０月に公開された「Read Operations for Non-Volatile Storage that Includes Compensation for Coupling」という米国公開特許出願第２００６／０２２１７１４号（特許文献１８）に開示されている。ＬＡ訂正をともなう読み出しは、基本的に、隣接ワード線上のセルにプログラムされるメモリ状態を分析し、現在のワード線上で読み出されるメモリセルに影響を及ぼすどんな摂動効果も訂正する。前述した好ましいプログラミング方式に従ってページをプログラムする場合、隣接ワード線とは現在のワード線（ＷＬｎ）のすぐ上のワード線（ＷＬｎ＋１）からとなる。ＬＡ訂正方式には、現在のページに先立って読み出される隣接ワード線上のデータが必要となる。
【００７２】
図２３は、読み出しまたはプログラミング動作中にＬＡ訂正が実施されることになるメモリアレイの一部を示す。例えば、ワード線ＷＬｎによって接続されるメモリセルのページは同時に検知される。メモリセル６００などのページ内のセルのどのセルのユーピン効果も、大部分はプログラムされるメモリセル６００と隣接する隣接セルのその後のプログラミングによるものである。特に、ワード線ＷＬｎに沿って、左側隣はセル６１０であり右側隣はセル６１２である。同様に、プログラミングセル６００は、ビット線ＢＬ２を介して検知増幅器（図示せず）に接続されている。ビット線ＢＬ２に沿って、ワード線ＷＬｎ−１上のプログラミングセル６００の下に隣接するのはセル６２０であり、その上のワード線ＷＬｎ＋１上で隣接するのはセル６３０である。
【００７３】
メモリセル６００に隣接するセルは、可能なメモリ状態のうちの任意の１つである可能性があり、各メモリ状態はその電荷蓄積素子に異なる量の電荷を有するので異なる量の摂動を与える。一般に、プログラム状態が高いほどセルの電荷蓄積素子の負電荷の量が多いことになる。４つある隣接セルにより、摂動の範囲は、これらの隣接セルの可能なメモリ状態の摂動によって与えられる。一般に、唯一の関連のある隣接セルは、メモリセル６００がプログラミングを完了した後にプログラムされることになるセルである。実際には、メモリセル６００で観察される摂動の量、したがって補償レベルの数を扱いやすい数に量子化するのが好ましい。例えば、補償レベルの数を１ビットで符号化してもよい。このとき、「０」が補償なしを示してもよく、「１」が所定レベルの補償を示してもよい。別の実施形態では、２ビットを使用して４つの可能な補償レベルまで表してもよい。さらに多くのビットも可能である。
【００７４】
したがって、検知されるセルのワード線上の検知レベルであって、検知中の隣接メモリセルの目標状態と所定のメモリ状態との関数としての検知レベルを調整することによって、隣接セル上に存在するあるいは予測される電荷によるユーピン効果を補償する。
【００７５】
隣接ワード線ＷＬｎ＋１に印加される所定のオフセットレベルを使用する補償（「ＤＬＡ読み出し」）
読み出し中にユーピン効果を訂正する代替のさらに好ましい方式は、ダイレクトＬＡ方式（「ＤＬＡ」）である。ＤＬＡは、その全体が本願明細書において参照により援用されている、２００６年３月１７日に出願された「System for Performing Read Operations on Non-Volatile Storage with Compensation for Coupling」という米国特許出願第１１／３７７，９７２号（特許文献１９）に開示されている。ＤＬＡ方式は、次のワード線上の隣接セルのプログラム状態を考慮することによって現在のワード線のセルの読み出しにも訂正を加える。読み出し中に現在のワード線を単にバイアスするのではなく、結果として発生するフローティングゲート結合がＷＬ−ＷＬユーピン効果誤差をオフセットするように隣接ワード線をバイアスすることによって訂正が達成される。
【００７６】
検知レベルの調整は、後で隣接メモリセルにプログラムされる電荷が摂動を受けたとしても正しい目標状態をセルから読み出すことになるように、隣接ワード線に適宜バイアスすることによって事実上達成される。この方法には、プログラムされるセルのベリファイレベルに実際のオフセットを使用することを避け、これによって最も低いメモリ状態をベリファイする場合に負電圧検知を必要とするほどベリファイレベルを低くシフトさせ過ぎてしまう可能性があるという問題を避けるという利点がある。
【００７７】
前述したように、ユーピン効果は、セルがプログラムベリファイされた時間と読み出される時間との間にセルが受ける電荷環境の非対称性が原因で発生する。さらに詳細には、ワード線ＷＬｎ上のセルのプログラミングの間、ＷＬｎ＋１上のセルはプログラムされなかったので、その電荷蓄積素子は負電荷をほとんど有していないか、あるいは全く有していない。したがって、ＷＬｎのセルは、このような環境でプログラムベリファイされる。その後、ＷＬｎ＋１上のセルもプログラムされ、ここでその電荷蓄積素子の一部はさらに負電荷でプログラムされる。このような負電荷は、ＷＬｎ上のセルが読み出される場合に、ここでさらに負電荷の環境を示す。この効果は、まるでＷＬｎ上のセルがさらに負電荷でプログラムされるようである。すなわち、セルがより高いしきい値でさらにプログラムされるように見える。
【００７８】
図２４Ａおよび図２４Ｂは、それぞれプログラムベリファイおよびその後の読み出し中のワード線上のバイアス電圧を示す。
図２４Ａは、検知されるワード線ＷＬｎならびに隣接ワード線ＷＬｎ−１およびＷＬｎ＋１のプログラムベリファイ中のＤＬＡ方式でのバイアス条件を示す。プログラムベリファイの間、ＷＬｎに印加される検知電圧レベルは、ｖＶ1 、ｖＶ2 ・・・のうちの１つである（図９および図１０参照）。ＮＡＮＤセルの場合、検知されるセルのすぐ下およびすぐ上の隣接セルは、同じＮＡＮＤストリングの一部である（図１１を参照）。したがって、隣接セルをオンにするのに充分な電圧ＶreadがＷＬｎ−１とＷＬｎ＋１との両方に印加される。さらに好ましくは、（図２２と関連して説明したように、）ＷＬｎ＋１上のセルは消去状態にあるため、ＷＬｎ＋１へのバイアスは、実質的に通常のＶreadより低くてもＷＬｎ＋１上のセルをオンすることができるＶreadＸである。このような好ましい抑えられたバイアスレベルによって、過剰なワード線電圧を印加する必要なしにその後の読み出し動作で差動バイアスブーストを印加することができるようになる。
【００７９】
図２４Ｂは、検知されるワード線およびその隣接ワード線の補償読み出し中のＤＬＡ方式でのバイアス条件を示す。特に、ＷＬｎは、ＮＡＮＤチェーンの中で選択されたワード線である（図２参照）。検知中、通常検知レベル（例えば、ｒＶ１、ｒＶ２・・・）のうちの選択された１つが、選択ワード線ＷＬｎに印加される。ＷＬｎ＋１を除く残りの非選択ワード線は、ＮＡＮＤチェーンの他のセルをオンする電圧Ｖreadを有することになる。ワード線ＷＬｎ＋１は、これに印加される電圧ＶreadＸを有することになる。補償が必要ない場合には、ＶreadＸはＶ１でプログラムベリファイする場合と同じ電圧ということになる。一般に、ＶreadＸは、隣接する状態に依存している。隣接状態が高くプログラムされるほど摂動が大きくなり補償がさらに必要になる。補償は、ＶreadＸをＶ１から上げることによって達成される。例は、１ビットで符号化された２つの可能な補償レベルを示す。
【００８０】
ＷＬｎ＋１の隣接セルを全体の摂動が所定のしきい値よりも低い状態で低くプログラムする場合、補償は使用されない（補償コード「１」）。したがって、ＷＬｎ＋１のバイアスはＶreadＸ＝Ｖ１でプログラムベリファイする場合と同じである。
一方、全体の摂動が所定のしきい値よりも高い状態で隣接セルがさらに高いプログラム状態にある場合、補償が必要となる（補償コード「０」）。この場合、ＶreadＸ＝Ｖ１＋ΔＶDLA の所定の量だけＷＬｎ＋１へのバイアスを上げることによって補償が達成される。
２つの補償レベルを有する１ビット訂正をともなうＤＬＡ読み出しについて説明したが、補償レベルを増やすと補償はさらに正確になるが、ＷＬｎ＋１での検知精度を上げることを犠牲にすることになるのは明らかである。
前述したように、ＤＬＡ検知方式では選択ワード線ＷＬｎと隣接ワード線ＷＬｎ＋１との両方を検知することが必要になる。補償量を知るために、まずＷＬｎ＋１を検知することによってＷＬｎ＋１上の状態またはしきい値を最初に決定する。マルチレベルメモリの場合、ＷＬｎ＋１は、複数レベルの１つを１回として複数回検知する必要がある。
【００８１】
図２５は、従来のＤＬＡ方式の第１の部分による隣接ワード線ＷＬｎ＋１の隣接ページを検知するための概略タイミング図である。ＤＬＡ方式の第１の部分では、従来の検知技術によってＷＬｎ＋１上の記憶素子の状態を決定する。タイミングは図１５に示されるものと同様であり、ワード線およびビット線の遅延のために各検知レベルで相当な遅延がある。３つの検知レベルが存在する２ビットメモリの例が与えられる。
【００８２】
図２６は、従来のＤＬＡ方式の第２の部分による選択ワード線ＷＬｎのページを検知するための概略タイミング図である。ＤＬＡ方式の第２の部分では、選択ワード線ＷＬｎにおけるページを検知するとともに、隣接ワード線ＷＬｎ＋１上の摂動状態を補償する。２ビットメモリの例では、ＷＬｎ＋１で４つの可能なメモリ状態が存在する。ＷＬｎ上の記憶素子のページは４つのグループに分割され、各グループはこれら４つの状態の１つによって摂動を受ける記憶素子を有する。ＤＬＡ方式の合計検知時間は、ＷＬｎでの検知レベルの数にＷＬｎ＋１上の補償レベルの数を乗じ、これに各補償レベルを設定する時間を乗じたものであることは明らかである。
【００８３】
ＤＬＡ読み出しに適用される時間領域の検知
本発明の別の態様によれば、ワード線ＷＬｎ上の不揮発性マルチレベル記憶素子のページを同時に検知するとともに、隣接ワード線ＷＬｎ＋１上の隣接ページからの摂動を補償する。「ダイレクトルックアヘッド」検知方式では、隣接状態に依存するバイアス電圧をＷＬｎ＋１に印加してこのような隣接状態を有するＷＬｎ上の検知されるセルを補償する。最初に、ＷＬｎ＋１上の記憶素子のプログラムしきい値を時間領域で検知してタイムマーカとして符号化する。これは時間とともに増加する走査検知電圧によって達成される。記憶素子のタイムマーカは、記憶素子が導通を開始する時間、あるいは同等に走査検知電圧が記憶素子のしきい値に達した時間を示す。次に、ＷＬｎ上のページを検知するとともに、オフセットレベルを有する同じ走査電圧をＷＬｎ＋１に補償として印加する。特に、ＷＬｎ上の記憶素子は、ＷＬｎ＋１上の隣接記憶素子のタイムマーカによって示される時間であって、オフセットされた走査電圧がＷＬｎ＋１上に適切な状態依存補償バイアス電圧を発生させる時間に検知されることになる。
【００８４】
図２７は、隣接ワード線ＷＬｎ＋１上のマルチレベルメモリセルのすべてのレベルを検知するための好ましい連続走査電圧を示す。走査電圧ＶWLn+1 （ｔ）は、ワード線に印加されるすべての検知レベルを含む範囲を有する線形ランプ電圧である。この電圧は一定のランプ速度を有し、本質的に、走査期間ΔＴRAMP＝範囲／（ランプ速度）内の範囲全体を走査する。
【００８５】
図２８は、本発明の第２の部分による選択ワード線ＷＬｎのページを検知するための概略タイミング図である。選択ワード線ＷＬｎのページを検知するとともに、隣接ワード線ＷＬｎ＋１上の摂動状態を補償する。時間領域方式では、ＷＬｎ＋１のメモリ状態がタイムマーカとして検出される。ＷＬｎ上の記憶素子のページはグループに分割され、各グループは、タイムマーカが指定した状態のうちの１つによって摂動される記憶素子を有する。本方式では、合計検知時間は、ＷＬｎでの検知レベルの数に走査期間ΔＴRAMPを乗じたものである。
図２１に示されるタイミングと同様に、時間領域方式の連続走査電圧を使用する利点によって、各電圧レベルについてワード線ＷＬｎ＋１による遅延およびビット線アクセスを「パイプライン処理」して圧縮することができるようになることが分かる。
【００８６】
図２９は、時間領域で検知するための連続走査検知電圧を使用して検知することを示す流れ図である。
ステップ６００：ワード線およびビット線によってアクセス可能な記憶素子のアレイを有する不揮発性メモリにおいて、選択ワード線によってアクセス可能な記憶素子の選択グループと、隣接ワード線によってアクセス可能な記憶素子の隣接グループであって、選択グループのプログラミングに続いてプログラムされる記憶素子の隣接グループとを提供する。
ステップ６１０：第１の所定の初期振幅および所定のランプ速度を有する第１の電圧を提供する。
ステップ６２０：第１の電圧を隣接ワード線に印加することによって、隣接グループの各記憶素子について、関連する記憶素子が電流を導通し始める時間を示すタイムマーカを決定し、これによって各記憶素子の状態を時間領域で符号化する。
ステップ６３０：第２の所定の初期振幅および第１の電圧のランプ速度と同様なランプ速度を有する第２の電圧を提供する。
ステップ６４０：第２の電圧を隣接ワード線に印加するのと同時に、隣接グループの隣接記憶素子のタイムマーカによって示される時間に、選択グループの各記憶素子を検知する。
一般に、入力走査検知電圧は、時間の関数として単調増加する電圧である必要がある。
【００８７】
図３０は、第２の電圧がさらに規定される、図２９で示される流れ図の追加部分である。
ステップ６３２：第２の所定の初期振幅は、選択グループの検知中に隣接ワード線上の第２の電圧が隣接グループからの摂動に補償を提供するように、第１の所定の初期振幅から所定のオフセットで存在する。
従来のＤＬＡ方式では、マルチレベルメモリの複数のレベルのそれぞれを現在のワード線ＷＬｎ上で検知する必要があり、これらの各レベルにおける検知に隣接ワード線ＷＬｎ＋１上の補償レベルの数をさらに乗じる。ワード線内の遅延およびビット線アクセスのために、ＷＬｎ＋１の全長を所望の補償レベルにプリチャージしてＷＬｎでの検知を完了するまでには充分な時間（例えば、約２０マイクロ秒）を許容する必要がある。したがって、合計ＤＬＡ検知時間は、ＷＬｎ＋１上の各補償レベルをセットアップする際の遅延およびその後のビット線アクセスによって一層長くなる。
【００８８】
本発明の方式では、オフセットされた走査電圧が隣接するワード線ＷＬｎ＋１に様々な補償レベルを一挙に印加し、各微小補償レベルのワード線遅延およびビット線アクセス期間を次々と「パイプライン処理」していくことになる。これによってすべての補償レベルの合計セットアップ時間が大幅に削減されることになり、したがって検知性能が向上することになる。ＤＬＡ検知の大幅な改善を実現することができる。
本発明の方式は、消費電力を低減する点においても有効である。高速ランプタイミングおよびパイプライン動作を使用することで、特にビット線動作での使用で、平均消費電流が大幅に低減される。
【００８９】
本願明細書で言及されるすべての特許、特許出願、論文、書籍、仕様書、他の刊行物、文書および事柄は、あらゆる目的のためにその全体が本願明細書において参照により援用されている。援用されている刊行物、文書または本願明細書の事柄および文章のいずれかの間で用語の定義または使用が矛盾または衝突する場合には、本願明細書中の用語の定義または使用が優先するものとする。
本発明の様々な態様を特定の実施形態を参照しながら説明してきたが、当然のことながら、本発明は、添付の特許請求の範囲の全範囲内においてその権利が保護される権利を有する。
【図１】
0005180382.tif 000002
【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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