(57)【特許請求の範囲】
【請求項１】
第１導電型のドリフト領域の表面層に設けられた第２導電型のボディ領域と、
前記ボディ領域の表面層に設けられたエミッタ領域と、
前記ボディ領域の表面層に、前記エミッタ領域と接するように設けられた、前記ボディ領域よりも抵抗率の低いコンタクト領域と、
前記ドリフト領域の表面層に前記ボディ領域と離れて設けられた第２導電型のコレクタ領域と、
前記エミッタ領域と前記ドリフト領域の間の前記ボディ領域の表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記ボディ領域内の、前記ボディ領域と、前記エミッタ領域および前記コンタクト領域との界面に設けられた第２導電型の低抵抗領域と、
を備え、
前記低抵抗領域を含む前記ボディ領域は、前記ゲート絶縁膜との界面で不純物濃度が極大となる位置が２箇所あることを特徴とする半導体装置。
【請求項２】
第１導電型のドリフト領域の表面層に設けられた第２導電型のボディ領域と、
前記ボディ領域の表面層に設けられたソース領域と、
前記ボディ領域の表面層に、前記ソース領域と接するように設けられた、前記ボディ領域よりも抵抗率の低いコンタクト領域と、
前記ドリフト領域の表面層に前記ボディ領域と離れて設けられた第１導電型のドレイン領域と、
前記ソース領域と前記ドリフト領域の間の前記ボディ領域の表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記ボディ領域内の、前記ボディ領域と、前記ソース領域および前記コンタクト領域との界面に設けられた第２導電型の低抵抗領域と、
を備え、
前記低抵抗領域を含む前記ボディ領域は、前記ゲート絶縁膜との界面で不純物濃度が極大となる位置が２箇所あることを特徴とする半導体装置。
【請求項３】
前記低抵抗領域の、前記ゲート電極の下に設けられている部分の幅が、当該ゲート電極のエミッタ側もしくはソース側の端部から０．５μｍより大きいことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記低抵抗領域の、前記ゲート電極の下に設けられている領域の幅が、好ましくは、当該ゲート電極のエミッタ側もしくはソース側の端部から１．０μｍ以上であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記低抵抗領域の不純物濃度がピークとなる位置は、前記ボディ領域と前記ゲート絶縁膜との界面には接していないことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記ドリフト領域が、支持基板の上に埋め込み絶縁膜を介して設けらていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記ドリフト領域が、第２導電型の半導体基板の表面層に設けられていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項８】
第１導電型のドリフト領域の表面層に第２導電型のボディ領域を形成するボディ領域形成工程と、
前記ボディ領域内に、当該ボディ領域よりも抵抗率の低い第２導電型の低抵抗領域を形成する低抵抗領域形成工程と、
前記ボディ領域の表面層に、第１導電型のエミッタ領域を前記低抵抗領域と接するように形成するエミッタ領域形成工程と、
前記ボディ領域の表面層に、前記エミッタ領域と接するように、前記ボディ領域よりも抵抗率の低いコンタクト領域を形成するコンタクト領域形成工程と、
前記ドリフト領域の表面層に、前記ボディ領域と離れるように、第２導電型のコレクタ領域を形成するコレクタ領域形成工程と、
前記ドリフト領域の上に絶縁膜を形成する絶縁膜形成工程と、
前記エミッタ領域と前記ドリフト領域の間の前記ボディ領域の表面上に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の上にゲート電極を形成するゲート電極形成工程と、
前記エミッタ領域および前記コンタクト領域の表面に接するように、エミッタ電極を形成するエミッタ電極形成工程と、
前記コレクタ領域の表面に接するように、コレクタ電極を形成するコレクタ電極形成工程と、
を含み、
前記ボディ領域形成工程は、前記ボディ領域を拡散による横拡がりによって形成し、前記低抵抗領域形成工程は、前記ボディ領域形成工程の後で前記ゲート電極形成工程の前に行い、前記低抵抗領域をイオン注入によって形成し、前記エミッタ領域形成工程は、前記ゲート電極形成工程の後に行うことを特徴とする半導体装置の製造方法。
【請求項９】
第１導電型のドリフト領域の表面層に第２導電型のボディ領域を形成するボディ領域形成工程と、
前記ボディ領域内に、当該ボディ領域よりも抵抗率の低い第２導電型の低抵抗領域を形成する低抵抗領域形成工程と、
前記ボディ領域の表面層に、第１導電型のソース領域を前記低抵抗領域と接するように形成するソース領域形成工程と、
前記ボディ領域の表面層に、前記ソース領域と接するように、前記ボディ領域よりも抵抗率の低いコンタクト領域を形成するコンタクト領域形成工程と、
前記ドリフト領域の表面層に、前記ボディ領域と離れるように、第１導電型のドレイン領域を形成するドレイン領域形成工程と、
前記ドリフト領域の上に絶縁膜を形成する絶縁膜形成工程と、
前記ソース領域と前記ドリフト領域の間の前記ボディ領域の表面上に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の上にゲート電極を形成するゲート電極形成工程と、
前記ソース領域および前記コンタクト領域の表面に接するように、ソース電極を形成するソース電極形成工程と、
前記ドレイン領域の表面に接するように、ドレイン電極を形成するドレイン電極形成工程と、
を含み、
前記ボディ領域形成工程は、前記ボディ領域を拡散による横拡がりによって形成し、前記低抵抗領域形成工程は、前記ボディ領域形成工程の後で前記ゲート電極形成工程の前に行い、前記低抵抗領域をイオン注入によって形成し、前記ソース領域形成工程は、前記ゲート電極形成工程の後に行うことを特徴とする半導体装置の製造方法。
【請求項１０】
第２導電型のコレクタ領域の一方の主面側の表面層に、第１導電型のドリフト領域を形成するドリフト領域形成工程と、
前記ドリフト領域の表面層に第２導電型のボディ領域を形成するボディ領域形成工程と、
前記ボディ領域内に、当該ボディ領域よりも抵抗率の低い第２導電型の低抵抗領域を形成する低抵抗領域形成工程と、
前記ボディ領域の表面層に、第１導電型のエミッタ領域を前記低抵抗領域と接するように形成するエミッタ領域形成工程と、
前記ボディ領域の表面層に、前記エミッタ領域と接するように、前記ボディ領域よりも抵抗率の低いコンタクト領域を形成するコンタクト領域形成工程と、
前記ドリフト領域の上に絶縁膜を形成する絶縁膜形成工程と、
前記エミッタ領域と前記ドリフト領域の間の前記ボディ領域の表面上に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の上にゲート電極を形成するゲート電極形成工程と、
前記エミッタ領域および前記コンタクト領域の表面に接するように、エミッタ電極を形成するエミッタ電極形成工程と、
前記コレクタ領域の他方の主面側の表面に接するように、コレクタ電極を形成するコレクタ電極形成工程と、
を含み、
前記ボディ領域形成工程は、前記ボディ領域を拡散による横拡がりによって形成し、前記低抵抗領域形成工程は、前記ボディ領域形成工程の後で前記ゲート電極形成工程の前に行い、前記低抵抗領域をイオン注入によって形成し、前記エミッタ領域形成工程は、前記ゲート電極形成工程の後に行うことを特徴とする半導体装置の製造方法。
【請求項１１】
第１導電型のドレイン領域の一方の主面側の表面層に、第１導電型のドリフト領域を形成するドリフト領域形成工程と、
前記ドリフト領域の表面層に第２導電型のボディ領域を形成するボディ領域形成工程と、
前記ボディ領域内に、当該ボディ領域よりも抵抗率の低い第２導電型の低抵抗領域を形成する低抵抗領域形成工程と、
前記ボディ領域の表面層に、第１導電型のソース領域を前記低抵抗領域と接するように形成するソース領域形成工程と、
前記ボディ領域の表面層に、前記ソース領域と接するように、前記ボディ領域よりも抵抗率の低いコンタクト領域を形成するコンタクト領域形成工程と、
前記ドリフト領域の上に絶縁膜を形成する絶縁膜形成工程と、
前記ソース領域と前記ドリフト領域の間の前記ボディ領域の表面上に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の上にゲート電極を形成するゲート電極形成工程と、
前記ソース領域および前記コンタクト領域の表面に接するように、ソース電極を形成するソース電極形成工程と、
前記ドレイン領域の他方の主面側の表面に接するように、ドレイン電極を形成するドレイン電極形成工程と、
を含み、
前記ボディ領域形成工程は、前記ボディ領域を拡散による横拡がりによって形成し、前記低抵抗領域形成工程は、前記ボディ領域形成工程の後で前記ゲート電極形成工程の前に行い、前記低抵抗領域をイオン注入によって形成し、前記ソース領域形成工程は、前記ゲート電極形成工程の後に行うことを特徴とする半導体装置の製造方法。
【請求項１２】
前記低抵抗領域形成工程においては、硼素イオンを、１００ｋｅＶ以上２００ｋｅＶ以下の加速電圧でイオン注入をおこなうことで、前記低抵抗領域を形成することを特徴とする請求項８〜１１のいずれか一つに記載の半導体装置の製造方法。
【請求項１３】
前記低抵抗領域形成工程においては、硼素イオンを、１×１０13ｃｍ-2以上５×１０13ｃｍ-2以下のドーズ量でイオン注入をおこなうことで、前記低抵抗領域を形成することを特徴とする請求項８〜１２のいずれか一つに記載の半導体装置の製造方法。
【請求項１４】
前記低抵抗領域形成工程と前記ゲート絶縁膜形成工程との間に、
窒素雰囲気内で、９００℃以上９６０℃以下の温度で、２０分間以上４０分間以下のアニール処理をおこない、前記低抵抗領域の拡散を抑制し、前記低抵抗領域形成工程における結晶格子の乱れを回復するアニール工程を含むことを特徴とする請求項８〜１３のいずれか一つに記載の半導体装置の製造方法。
【請求項１５】
前記低抵抗領域形成工程は、レジストをマスクとして前記イオン注入を行うことを特徴とする請求項８〜１４のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、絶縁ゲート型の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、ＳＯＩ（シリコン・オン・インシュレータ）基板を用いて製造されたパワーデバイスが知られている。ＳＯＩ基板は、トレンチを形成することで容易に各素子を分離することができ、かつ厚いシリコン層を有しているため製造のばらつきを抑えることができるため、車両のエンジンの制御やプラズマディスプレイの駆動回路に用いられている。ＳＯＩ基板を用いて製造されるパワーデバイスとしては、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）などがある。
【０００３】
以下に、従来構造のパワーデバイスの一例を示す。なお、本明細書および添付図面において、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔がキャリアであることを示す。また、ｎ+やｎ-などのように、ｎやｐに付す「+」または「-」は、それぞれそれらが付されていない半導体よりも比較的高不純物濃度または比較的低不純物濃度であることを示す。
【０００４】
図２２〜図２７は、従来構造のパワーデバイスの構成の一例を示す図である。図２２に示す半導体装置１００は、支持基板１０１の表面に、埋め込み絶縁（ＢＯＸ：Ｂｕｒｒｉｅｄ  Ｏｘｉｄｅ）領域１０２が設けられている。ＢＯＸ領域１０２の表面には、抵抗率の高いｎ-ドリフト領域１０３が設けられている。したがって、ｎ-ドリフト領域１０３と、支持基板１０１とが、ＢＯＸ領域１０２によって絶縁されている。ｎ-ドリフト領域１０３の表面層の一部に、ｐボディ領域１０４が設けられている。ｐボディ領域１０４の表面層の一部には、ｎ-ドリフト領域１０３より抵抗率の低いｎ+エミッタ領域１０５と、これに接するｐ+コンタクト領域１０６が設けられている。このｐ+コンタクト領域１０６の一部は、ｎ+エミッタ領域１０５の下側の一部を占めている。
【０００５】
ｎ-ドリフト領域１０３の表面層の一部に、ｎ-ドリフト領域１０３より抵抗率の低いｎバッファ領域１０７が、ｐボディ領域１０４から離れて設けられ、その表面にｐボディ領域１０４より抵抗率の低いｐ+コレクタ領域１０８が設けられている。
【０００６】
ｐ+コレクタ領域１０８の一部、ｎバッファ領域１０７およびｎ-ドリフト領域１０３の表面層には絶縁膜１０９が積層されている。ｎ+エミッタ領域１０５の一部、ｐボディ領域１０４およびｎ-ドリフト領域１０３の表面には、ゲート絶縁膜１１０が積層され、絶縁膜１０９に接している。また、ｎ+エミッタ領域１０５、ｐボディ領域１０４およびｎ-ドリフト領域１０３の上には、ゲート絶縁膜１１０と絶縁膜１０９の一部とを介してゲート電極１１１が設けられている。
【０００７】
エミッタ電極１１３は、ｎ+エミッタ領域１０５とｐ+コンタクト領域１０６との表面に接するように設けられ、ｎ+エミッタ領域１０５とｐ+コンタクト領域１０６とを短絡している。また、コレクタ電極１１４は、ｐ+コレクタ領域１０８の表面層に接するように設けられている。このように、図２２に示す半導体装置１００は、横型のＩＧＢＴ構造を有している。なお、ｐ+コレクタ領域１０８がｎバッファ領域１０７より低い抵抗率を持つｎ型の領域の場合、半導体装置１００はＭＯＳＦＥＴ構造を有することとなる。
【０００８】
半導体装置１００においては、ｐ+コレクタ領域１０８、ｎバッファ領域１０７およびｎ-ドリフト領域１０３からなるｎ型の領域、ｐボディ領域１０４、からなるＰＮＰバイポーラトランジスタと、ｎ+エミッタ領域１０５、ｐボディ領域１０４、ｎ-ドリフト領域１０３、からなるＮＰＮバイポーラトランジスタと、により寄生サイリスタが構成されている。そして、この寄生サイリスタにより発生するラッチアップ現象を避けるために、オン電流に上限が設けられる。
【０００９】
ここで、オン電流の上限を高くするためには、ＮＰＮバイポーラトランジスタが作動しないようにすればよい。このためには、チャネルの端部からｎ+エミッタ領域１０５の下側を通ってｐ+コンタクト領域１０６に至る電流経路１１５の抵抗値を低くすればよい。以下、この電流経路をエミッタ下電流経路と呼ぶ。
【００１０】
つぎに、エミッタ下電流経路の抵抗値を下げる方法について説明する。図２３に示す半導体装置２００は、下記特許文献１、特許文献２および非特許文献１に記載されたものである。図２３に示す半導体装置２００では、ｎ+エミッタ領域１０５およびｐ+コンタクト領域１０６の下側を占めるように、ｐボディ領域１０４より抵抗率の低いｐ+低抵抗領域１４１が形成されている。これにより、エミッタ下電流経路の抵抗値が低くなる。また、低抵抗領域１４１は、イオン注入により形成される。なお、図２２と同様の構成については、同一の符号を付し、説明を省略する。
【００１１】
また、ゲート電極をマスクとしてｎ+エミッタ領域１０５の下の低抵抗領域１４１を形成することで、エミッタ下電流経路１１５長さの不確定さを除去して、その長さを最小限にする。このように、ゲート電極１１１と自己整合をとることのできる低抵抗領域１４１を形成する方法が公知である（例えば、下記特許文献３、下記非特許文献２参照。）。
【００１２】
別の方法としては、ＮＰＮバイポーラトランジスタの電流増幅効率を低くするために、ｐボディ領域の底部に、ｐボディ領域よりも抵抗率の低いｐ型の低抵抗領域を形成する方法がある。
【００１３】
つぎに、ｐボディ領域の底部に低抵抗領域が設けられた半導体装置について説明する。図２４に示す半導体装置３００は、下記特許文献３に記載されたものである。図２４に示す半導体装置３００は、抵抗率の低いｐ+基板３０１の表面に、ｎ-ドリフト領域１０３が設けられている。ｎ-ドリフト領域１０３の表面層の一部には、ｐボディ領域１０４が設けられている。ｐボディ領域１０４の表面層の一部にはｎ+エミッタ領域１０５が設けられている。また、ｐボディ領域１０４の略中央部には、ｎ+エミッタ領域１０５と接するようにトレンチ３０２が設けられている。トレンチ３０２の内面にはエミッタ電極１１３が設けられ、ｐボディ領域１０４とｎ+エミッタ領域１０５とを電気的に接続している。ｎ+エミッタ領域１０５の一部、ｐボディ領域１０４およびｎ-ドリフト領域１０３の表面には、ゲート絶縁膜１１０を介してゲート電極１１１が設けられている。また、トレンチ３０２底面の周辺のｐボディ領域１０４内には、ｐボディ領域１０４より抵抗率の低いｐ+低抵抗領域１４２が設けられている。ｐ+低抵抗領域１４２は、トレンチ３０２の底面からの、高濃度のｐ型不純物の拡散により形成される。また、ｐ+基板３０１の、ｎ-ドリフト領域１０３と接する面の逆側の面には、コレクタ電極１１４が設けられている。
【００１４】
また、図２５に示す半導体装置４００は、下記特許文献４に記載されたものである。図２５に示す半導体装置４００は、ｐ+基板３０１の表面に、ｎ-ドリフト領域１０３が設けられている。ｎ-ドリフト領域１０３の表面層の一部には、ｐボディ領域１０４が設けられている。ｐボディ領域１０４の表面層には、ｎ+エミッタ領域１０５と、ｎ+第１領域４０１と、ｎ+第２領域４０２と、が離れて設けられている。ｐボディ領域１０４の、ｎ-ドリフト領域１０３とｎ+エミッタ領域１０５との間に挟まれた領域の表面には、第１ゲート絶縁膜１１０ａを介して第１ゲート電極１１１ａが設けられている。ｐボディ領域１０４の、ｎ+第１領域４０１とｎ+第２領域４０２との間に挟まれた領域の表面には、第２ゲート絶縁膜１１０ｂを介して第２ゲート電極１１１ｂが設けられている。第１エミッタ電極１１３ａは、ｎ+エミッタ領域１０５に接するように設けられ、第２エミッタ電極１１３ｂは、ｎ+第２領域４０２に接するように設けられている。第１エミッタ電極１１３ａと第２エミッタ電極１１３ｂとは、電気的に接続されている。短絡用電極４０３は、ｐボディ領域１０４とｎ+第１領域４０１とを短絡している。
【００１５】
ｎ+エミッタ領域１０５およびｎ+第１領域４０１の間の領域と、ｎ+エミッタ領域１０５およびｎ+第１領域４０１との下の領域の、ｐボディ領域１０４とｎ-ドリフト領域１０３との界面の近傍には、ｐボディ領域１０４より抵抗率の低いｐ+低抵抗領域１４２が設けられている。また、ｐボディ領域１０４の表面層の、ｎ+エミッタ領域１０５とｎ+第１領域４０１との間の領域には、ボロンによるイオン注入と熱拡散処理によって形成されたｐ+拡散層１４３がｐ+低抵抗領域１４２に接するように設けられている。ｐ+拡散層１４３は、ｎ+エミッタ領域１０５およびｎ+第１領域４０１の下側の一部を占めており、ｐ+低抵抗領域１４２と同程度の幅である。また、ｐ+基板３０１の、ｎ-ドリフト領域１０３と接する面の逆側の面には、コレクタ電極１１４が設けられている。
【００１６】
また、図２６に示す半導体装置５００は、下記特許文献５に記載されたものである。図２６に示す半導体装置５００は、ｐ+型もしくはｐ-型のエピタキシャル基板５０１の表面層にｎ-ドリフト領域５０３となるｎ-ウェル層が設けられている。ｎ-ドリフト領域５０３の表面層の一部には、ｐボディ領域５０４が設けられている。ｐボディ領域５０４の表面層の一部にはｎ++ソース領域５０５と、これに接するｐ++コンタクト領域５０６が設けられている。
【００１７】
ｎ-ドリフト領域５０３の表面層の一部に、ｎ-ドリフト領域５０３より抵抗率の低いｎバッファ領域５０７が、ｐボディ領域５０４から離れて設けられている。ｎバッファ領域５０７の表面にｎ++ドレイン領域５０８が設けられている。ソース電極５１３は、ｎ++ソース領域５０５とｐ++コンタクト領域５０６との表面に接するように設けられ、ｎ++ソース領域５０５とｐ++コンタクト領域５０６とを短絡している。ｎ++ドレイン領域５０８の一部、ｎバッファ領域５０７およびｎ-ドリフト領域５０３の表面層には絶縁膜５０９が積層されている。ｎ++ソース領域５０５の一部、ｐボディ領域５０４およびｎ-ドリフト領域５０３の表面には、ゲート絶縁膜５１０および絶縁膜５０９の一部とを介してゲート電極５１１が設けられている。また、ドレイン電極５１４は、ｎ++ドレイン領域５０８の表面層に接するように設けられている。さらに、ｎ++ソース領域５０５およびｐ++コンタクト領域５０６の下の領域の、ｎ-ドリフト領域５０３とｐボディ領域５０４との界面に、ｐボディ領域５０４より抵抗率の低いｐ+低抵抗領域１４５が設けられている。ｐ+低抵抗領域１４５は、加速電圧のエネルギーが高いイオン注入と、エピタキシャル成長により形成される。
【００１８】
また、図２７に示す半導体装置６００は、下記非特許文献１に記載されたものである。図２７に示す半導体装置６００は、ＳＯＩ基板を用いて作製されている。ＳＯＩ基板は、図示しない支持基板上にＢＯＸ領域１０２を介して、ｎ-ドリフト領域１０３を積層した構成となっている。ｎ-ドリフト領域１０３の表面層の一部に、ＢＯＸ領域１０２に接するようにｐボディ領域１０４が設けられている。ｐボディ領域１０４の表面層の一部には、ｐボディ領域１０４より抵抗率の低いｐ+低抵抗領域１４６が、ＢＯＸ領域１０２に接するように設けられている。また、ｐ+低抵抗領域１４６の表面層の一部には、ｎ+エミッタ領域１０５が設けられている。
【００１９】
ｐ+低抵抗領域１４６は、ゲート電極１１１を形成した後に、ゲート電極１１１をマスクとしたイオン注入と熱拡散によって形成される。したがって、ｐ+低抵抗領域１４６は、ゲート電極１１１に自己整合している。また、イオン注入の際のイオンの横方向の飛程と、熱拡散によるイオンの横方向の拡散によって、ｐ+低抵抗領域１４６がゲート絶縁膜１１０の下の領域まで拡がり、拡散の横拡がり領域１４７が形成される。
【００２０】
また、イオン注入する際の、基板に対する注入の角度は、基板に垂直でもよく、基板に対して斜めでもよい。例えば、下記特許文献６には、バルク基板を用いて作製された高周波向けの横二重拡散ＭＯＳＦＥＴ（ＲＦ  ＬＤＭＯＳＴ：ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ  Ｌａｔｅｒａｌｌｙ  ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）が記載されている。以下、横二重拡散ＭＯＳＦＥＴをＬＤＭＯＳＴと称する。また、下記特許文献７には、ＳＯＩ基板を用いて作製されたＬＤＭＯＳＴについて記載されている。
【００２１】
【特許文献１】特開２００５−１０９２２６号公報
【特許文献２】特開２００２−２７０８４４号公報
【特許文献３】特公平８−１７２３３号公報
【特許文献４】特開平６−２４４３０号公報
【特許文献５】米国特許第７２６８０４５号明細書
【特許文献６】特開２００１−９４０９４号公報
【特許文献７】特開２００６−１６５１４５号公報
【非特許文献１】Ｄ．Ｒ．ディズニー（Ｄ．Ｒ．Ｄｉｓｎｅｙ）、外１名著「ＳＯＩ  ＬＩＧＢＴデバイス  ウィズ  ア  デュアル  Ｐ−ウェル  インプラント  フォ  インプルーブド  ラッチング  キャラクタリスティック（ＳＯＩ  ＬＩＧＢＴ  ｄｅｖｉｃｅｓ  ｗｉｔｈ  ａ  ｄｕａｌ  Ｐ−ｗｅｌｌ  ｉｍｐｌａｎｔ  ｆｏｒ  ｉｍｐｒｏｖｅｄ  ｌａｔｃｈｉｎｇ  ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）」  Ｉｎｔ．  Ｓｙｍ．  Ｐｏｗｅｒ  Ｓｅｍｉ  Ｄｅｖ．  ＩＣｓ  １９９３，  ｐｐ．  ２５４−２５８．
【非特許文献２】フィリップＫ．Ｔ．モク（Ｐｈｉｌｉｐ  Ｋ．  Ｔ．  Ｍｏｋ）、外２名著「ア  セルフ−アラインド  トンチド  カソード  レイテラル  インシュレイティッド  ゲート  バイポーラ  トランジスタ  ウィズ  ハイ  インシュレイティッド  ゲート  ラッチ−ップ  レジスタンス（Ａ  Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｔｒｅｎｃｈｅｄ  Ｃａｔｈｏｄｅ  Ｌａｔｅｒａｌ  Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ  ｗｉｔｈ  Ｈｉｇｈ  Ｌａｔｃｈ−Ｕｐ  Ｒｅｓｉｓｔａｎｃｅ）」  アイトリプルイー  トランジスタ  オン  エレクトロン  デバイスズ（ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ）、ＶＯＬ．  ４２，  ＮＯ．１２  １９９５年１２月  ｐｐ．  ２２３６−２２３９．
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、上述した従来技術においては、エミッタ下電流経路となる低抵抗領域を、ゲート電極をマスクとして自己整合的にイオン注入をおこなうことで形成するため、イオン注入の加速電圧のエネルギーを大きくしなければならない。そのため、イオン注入の際にイオンがゲート電極を通過しない程度にゲート電極を厚くしなければならないという問題がある。例えば、ボロン原子を９０ｋｅＶの加速電圧で注入する場合、ゲート電極の厚さは０．６μｍ以上必要である。しかしながら、パワー集積ＩＣにおいては、近時、微細化が要求されており、ゲート電極の厚さを０．４μｍ以下にすることが一般的である。したがって、上述した従来技術では、論理回路への集積化・一体化には向いていないという問題がある。
【００２３】
さらに、図２３に示した半導体装置では、ｎ+エミッタ領域と、ｐ+低抵抗領域およびｐボディ領域と、ｎ-ドリフト領域と、によって構成される第１ＮＰＮバイポーラトランジスタは、ｐ+低抵抗領域によって電流増幅効率が抑制されるが、ｎ+エミッタ領域と、ｐボディ領域と、ｎ-ドリフト領域と、によって構成される第２ＮＰＮバイポーラトランジスタは、ｐ+低抵抗領域が含まれていないため、電流増幅効率が抑制されず、ラッチアップ現象を引き起こし易いという問題がある。
【００２４】
また、製造コストを低くするために、チャネル長を微細化して、電流密度を向上させることで、デバイスの面積を小さくする方法が公知である。しかし、この場合には、第２ＮＰＮバイポーラトランジスタのベースが薄くなり（ベースにおけるＧｕｍｍｅｌ数が小さくなり）、トランジスタの電流増幅効率が大きくなるため、素子全体においてラッチアップ現象が生じ易くなるという問題がある。ここでＧｕｍｍｅｌ数は、次の式で表される。ただし、ｐ（ｒ）は、場所ｒにおけるホールの濃度である。
【００２５】
【数１】
0005272410.tif 000002
【００２６】
また、低抵抗領域は、ｐボディ領域の、ｎ+エミッタ領域に近い領域に形成される方が、ｐボディ領域の底部に形成されるよりも、ラッチアップ現象を抑制することができる。この理由は、以下の通りである。バイポーラトランジスタがオン状態のとき、ゲート絶縁膜とｐボディ領域との界面に形成されたチャネル領域には、電子が流れている。また、ｐ+コレクタ領域からｎ-ドリフト領域に向かってホールが流れている。この電子とホールの間に強いクーロン力が相互作用して、ホールが、ｐボディ領域に入るときに、その大多数がチャネルの直下を、ｐ+コンタクト領域に向かって流れているからである。
【００２７】
図２４または図２５に示した縦型のデバイスにおいては、低抵抗領域がｐボディ領域の底部に形成されているため、ラッチアップ現象を抑制することができない。また、ｎ-ドリフト領域とｐボディ領域とによって形成されるＰＮ接合の耐圧が低下するおそれがあるため、ｐ+低抵抗領域の濃度が制限されるという問題がある。
【００２８】
さらに、特許文献７には、ｐ+低抵抗領域が、イオン注入時の飛程、すなわち、イオン注入によって不純物濃度が極大となる位置と、拡散の横拡がりにおける不純物濃度分布の極大となる位置が同程度であることが記載されている。このため、拡散の横拡がり以上の幅のｐ+低抵抗領域を形成することができないという問題がある。
【００２９】
ここで、ＩＧＢＴやＭＯＳＦＥＴ等の絶縁ゲート型のトランジスタの破壊は主に以下の２つの場合によって生じることが知られている。第１に、オン状態でコレクタ（ドレイン）・エミッタ間の電圧が過剰に高い値となる場合、いわゆる、ＦＵＬ（Ｆａｕｌｔ  Ｕｎｄｅｒ  Ｌｏａｄ）の場合である。第２に、コレクタ・エミッタ間の電圧が高い値に固定された状態で、ＩＧＢＴがターンオンされた場合、すなわち短絡耐量（ＨＳＦ：Ｈａｒｄ  Ｓｗｉｔｃｈｉｎｇ  Ｆａｕｌｔ）を超えた場合である。短絡耐量を上げるためには、上述した従来の構造よりもラッチアップ現象を抑制することのできるデバイス構造が必要である。
【００３０】
この発明は、上述した従来技術による問題点を解消するため、短絡耐量の大きい半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３１】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型のドリフト領域の表面層に第２導電型のボディ領域が設けられている。ボディ領域の表面層には、エミッタ領域と、このエミッタ領域と接する、ボディ領域よりも抵抗率の低いコンタクト領域と、が設けられている。ドリフト領域の表面層には、ボディ領域と離れて第２導電型のコレクタ領域が設けられている。エミッタ領域とドリフト領域の間のボディ領域の表面上には、ゲート絶縁膜が設けられている。また、ゲート絶縁膜の上には、ゲート電極が設けられている。ボディ領域内の、ボディ領域と、エミッタ領域およびコンタクト領域との界面には、第２導電型の低抵抗領域が設けられており、低抵抗領域を含むボディ領域は、ゲート絶縁膜との界面で不純物濃度が極大となる位置が２箇所あることを特徴とする。
【００３２】
また、請求項２の発明にかかる半導体装置は、第１導電型のドリフト領域の表面層に第２導電型のボディ領域が設けられている。ボディ領域の表面層には、ソース領域と、このソース領域と接するように、ボディ領域よりも抵抗率の低いコンタクト領域が設けられている。ドリフト領域の表面層には、ボディ領域と離れて第１導電型のドレイン領域が設けられている。ソース領域とドリフト領域の間のボディ領域の表面上には、ゲート絶縁膜が設けられている。また、ゲート絶縁膜の上には、ゲート電極が設けられている。ボディ領域内の、ボディ領域と、ソース領域およびコンタクト領域との界面には、第２導電型の低抵抗領域が設けられており、低抵抗領域を含むボディ領域は、ゲート絶縁膜との界面で不純物濃度が極大となる位置が２箇所あることを特徴とする。
【００３３】
また、請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、低抵抗領域の、ゲート電極の下に設けられている部分の幅が、ゲート電極のエミッタ側もしくはソース側の端部から０．５μｍより大きいことを特徴とする。
【００３４】
また、請求項４の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、低抵抗領域の、ゲート電極の下に設けられている領域の幅が、好ましくは、ゲート電極のエミッタ側もしくはソース側の端部から１．０μｍ以上であることを特徴とする。
【００３５】
また、請求項５の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、低抵抗領域の不純物濃度がピークとなる位置は、ボディ領域とゲート絶縁膜との界面には接していないことを特徴とする。
【００３６】
また、請求項６の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、ドリフト領域が、支持基板の上に埋め込み絶縁膜を介して設けらていることを特徴とする。
【００３７】
また、請求項７の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、ドリフト領域が、第２導電型の半導体基板の表面層に設けられていることを特徴とする。
【００３８】
また、請求項８の発明にかかる半導体装置の製造方法は、まず、第１導電型のドリフト領域の表面層に第２導電型のボディ領域を拡散による横拡がりによって形成する。ついで、ボディ領域内に、このボディ領域よりも抵抗率の低い第２導電型の低抵抗領域をイオン注入によって形成する。ついで、ドリフト領域の上に絶縁膜を形成し、後にエミッタ領域の形成される領域とドリフト領域の間のボディ領域の表面上に、ゲート絶縁膜を形成する。そして、ゲート絶縁膜の上にゲート電極を形成する。ついで、ボディ領域の表面層に、第１導電型のエミッタ領域を低抵抗領域と接するように形成する。さらに、ボディ領域の表面層に、エミッタ領域と接するように、ボディ領域よりも抵抗率の低いコンタクト領域を形成する。また、ドリフト領域の表面層に、ボディ領域と離れるように、第２導電型のコレクタ領域を形成する。ついで、エミッタ領域およびコンタクト領域の表面に接するように、エミッタ電極を形成し、コレクタ領域の表面に接するように、コレクタ電極を形成することを特徴とする。
【００３９】
また、請求項９の発明にかかる半導体装置の製造方法は、まず、第１導電型のドリフト領域の表面層に第２導電型のボディ領域を拡散による横拡がりによって形成する。ついで、ボディ領域内に、このボディ領域よりも抵抗率の低い第２導電型の低抵抗領域をイオン注入によって形成する。ついで、ドリフト領域の上に絶縁膜を形成し、後にソース領域が形成される領域とドリフト領域の間のボディ領域の表面上に、ゲート絶縁膜を形成する。そして、ゲート絶縁膜の上にゲート電極を形成する。ついで、ボディ領域の表面層に、第１導電型のソース領域を低抵抗領域と接するように形成する。さらに、ボディ領域の表面層に、ソース領域と接するように、ボディ領域よりも抵抗率の低いコンタクト領域を形成する。また、ドリフト領域の表面層に、ボディ領域と離れるように、第１導電型のドレイン領域を形成する。また、ソース領域およびコンタクト領域の表面に接するように、ソース電極を形成し、ドレイン領域の表面に接するように、ドレイン電極を形成することを特徴とする。
【００４０】
また、請求項１０の発明にかかる半導体装置の製造方法は、まず、第２導電型のコレクタ領域の一方の主面側の表面層に、第１導電型のドリフト領域を形成する。そして、ドリフト領域の表面層に第２導電型のボディ領域を拡散による横拡がりによって形成する。ついで、ボディ領域内に、このボディ領域よりも抵抗率の低い第２導電型の低抵抗領域をイオン注入によって形成する。ついで、ドリフト領域の上に絶縁膜を形成し、後にエミッタ領域の形成される領域とドリフト領域の間のボディ領域の表面上に、ゲート絶縁膜を形成する。そして、ゲート絶縁膜の上にゲート電極を形成する。ついで、ボディ領域の表面層に、第１導電型のエミッタ領域を低抵抗領域と接するように形成する。さらに、ボディ領域の表面層に、エミッタ領域と接するように、ボディ領域よりも抵抗率の低いコンタクト領域を形成する。ついで、エミッタ領域およびコンタクト領域の表面に接するように、エミッタ電極を形成する。また、コレクタ領域の他方の主面側の表面に接するように、コレクタ電極を形成することを特徴とする。
【００４１】
また、請求項１１の発明にかかる半導体装置の製造方法は、まず、第１導電型のドレイン領域の一方の主面側の表面層に、第１導電型のドリフト領域を形成する。そして、ドリフト領域の表面層に第２導電型のボディ領域を拡散による横拡がりによって形成する。ついで、ボディ領域内に、このボディ領域よりも抵抗率の低い第２導電型の低抵抗領域をイオン注入によって形成する。ついで、ドリフト領域の上に絶縁膜を形成し、後にソース領域が形成される領域とドリフト領域の間のボディ領域の表面上に、ゲート絶縁膜を形成する。そして、ゲート絶縁膜の上にゲート電極を形成する。ついで、ボディ領域の表面層に、第１導電型のソース領域を低抵抗領域と接するように形成する。さらに、ボディ領域の表面層に、ソース領域と接するように、ボディ領域よりも抵抗率の低いコンタクト領域を形成する。ついで、ソース領域およびコンタクト領域の表面に接するように、ソース電極を形成する。また、ドレイン領域の他方の主面側の表面に接するように、ドレイン電極を形成することを特徴とする。
【００４３】
また、請求項１２の発明にかかる半導体装置の製造方法は、請求項８〜１１のいずれか一つに記載の発明において、低抵抗領域を形成する際に、硼素イオンを、１００ｋｅＶ以上２００ｋｅＶ以下の加速電圧でイオン注入をおこなうことで、低抵抗領域を形成することを特徴とする。
【００４４】
また、請求項１３の発明にかかる半導体装置の製造方法は、請求項８〜１２のいずれか一つに記載の発明において、低抵抗領域を形成する際に、硼素イオンを、１×１０13ｃｍ-2以上５×１０13ｃｍ-2以下のドーズ量でイオン注入をおこなうことで、低抵抗領域を形成することを特徴とする。
【００４５】
また、請求項１４の発明にかかる半導体装置の製造方法は、請求項８〜１３のいずれか一つに記載の発明において、低抵抗領域を形成した後の、ゲート絶縁膜を形成する前に、窒素雰囲気内で、９００℃以上９６０℃以下の温度で、２０分間以上４０分間以下程度のアニール処理をおこなう。これによって、低抵抗領域の拡散を抑制し、低抵抗領域を形成した際の結晶格子の乱れを回復することを特徴とする。また、請求項１５の発明にかかる半導体装置の製造方法は、請求項８〜１４のいずれか一つに記載の発明において、低抵抗領域を形成する際に、レジストをマスクとして前記イオン注入を行うことを特徴とする。
【００４６】
上記各発明によれば、不純物濃度が極大となる位置が２箇所である低抵抗領域が設けられている。このため、ゲート電極の下の領域に設けられた低抵抗領域の幅を所望の距離にすることができる。これによって、チャネルにおけるパンチスルー現象を抑制することができる。
【００４７】
また、請求項８〜１５の発明によれば、ゲート電極を形成する前に低抵抗領域を形成することができるため、低抵抗領域を形成するためのイオン注入をおこなう際に用いるレジストマスクの端部にイオンが散乱する。この散乱されたイオンによって、不純物濃度が極大となる位置が新たに形成される。これによって、低抵抗領域内に不純物濃度が極大となる位置を２箇所とすることができる。
【発明の効果】
【００４８】
本発明にかかる半導体装置およびその製造方法によれば、短絡耐量を大きくすることができるという効果を奏する。
【発明を実施するための最良の形態】
【００４９】
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００５０】
（実施の形態１）
図１は、実施の形態１にかかる半導体装置の構成を示す図である。図１に示す半導体装置は、ＳＯＩ基板を用いて作製されている。ＳＯＩ基板は、支持基板１の上に埋め込み絶縁領域（ＢＯＸ領域）２、第１半導体領域であるｎ-ドリフト領域３を、この順に積層した構成となっている。ＢＯＸ領域２によって、ｎ-ドリフト領域３と、支持基板１とが、絶縁されている。第２半導体領域であるｐボディ領域４は、ｎ-ドリフト領域３の表面層の一部に設けられている。第３半導体領域であるｎ++エミッタ領域５は、ｐボディ領域４の表面層の一部に設けられている。ｎ+エミッタ領域５は、ｎ-ドリフト領域３より低い抵抗率を有する。ｐ++コンタクト領域６は、ｐボディ領域４の表面層の一部に、ｎ+エミッタ領域５に接して設けられている。ｐ+コンタクト領域６は、ｐボディ領域４より低い抵抗率を有する。また、例えば、ｐ+コンタクト領域６の一部は、ｎ+エミッタ領域５の下側の一部を占めていてもよい。
【００５１】
ｎバッファ領域７は、ｎ-ドリフト領域３の表面層の一部に、ｐボディ領域４から離れて設けられている。ｎバッファ領域７は、ｎ-ドリフト領域３より低い抵抗率を有する。ｐ++コレクタ領域８は、ｎバッファ領域７の表面層の一部に設けられている。ｐ+コレクタ領域８は、ｐボディ領域４より低い抵抗率を有する。
【００５２】
ｐ+コレクタ領域８の一部、ｎバッファ領域７およびｎ-ドリフト領域３の表面には絶縁膜９が積層されている。ｎ+エミッタ領域５の一部、ｐボディ領域４およびｎ-ドリフト領域３の表面には、絶縁膜９に接するゲート絶縁膜１０が設けられている。ゲート電極１１は、絶縁膜９の一部とゲート絶縁膜１０の上に跨るように設けられている。ゲート電極１１の側面には、窒化膜または酸化膜によって形成されるゲート側壁スペーサ１２が設けられている。特に断らない限り、ゲート電極１１の端部とは、ゲート電極１１とゲート側壁スペーサ１２との界面を示す。エミッタ電極１３は、ｎ+エミッタ領域５とｐ+コンタクト領域６との表面に接するように設けられ、ｎ+エミッタ領域５とｐ+コンタクト領域６とを短絡している。コレクタ電極１４は、ｐ+コレクタ領域８の表面層に接するように設けられている。
【００５３】
ｐ+低抵抗領域４１は、ｐボディ領域４の一部に設けられており、ゲート絶縁膜１０とｐボディ領域４との界面には達していない。ｐ+低抵抗領域４１は、ｐボディ領域４より低い抵抗率を有する。また、ゲート電極１１の下の領域に設けられたｐ+低抵抗領域４１の幅を、幅ＬＢＰとする。このように、実施の形態１の半導体装置は、横型のＩＧＢＴ構造を有している。
【００５４】
つぎに、実施の形態１にかかる半導体装置の製造方法の一例について説明する。図２〜１０は、実施の形態１にかかる半導体装置の製造方法を順に示す説明図である。まず、図２に示すように、ウェハ表面の全面に、例えば３５ｎｍの厚さの第１スクリーン酸化膜２１を堆積するか、または成長させる。そして、フォトリソグラフィによって、ｎバッファ領域７の形成領域が開口した第１レジストパターン２２を形成し、第１レジストパターン２２をマスクとして、リンイオンを例えば１００ｋｅＶ以上１５０ｋｅＶ以下の加速電圧で７．５×１０12〜１．５×１０13ｃｍ-2のドーズ量で注入する。ついで、第１レジストパターン２２を除去してからウェハを洗浄する。このように、ｎバッファ領域７の形成領域にリンイオンが注入される。
【００５５】
ついで、図３に示すように、フォトリソグラフィによって、ｐボディ領域４の形成領域が開口した第２レジストパターン２３を形成し、第２レジストパターン２３をマスクとして、硼素（ボロン）イオンを例えば５０ｋｅＶの加速電圧で５×１０13〜７×１０13ｃｍ-2のドーズ量で注入する。ついで、第２レジストパターン２３を除去してからウェハを洗浄する。このように、ｐボディ領域４の形成領域に硼素イオンが注入される。
【００５６】
ついで、図４に示すように、例えば、窒素雰囲気で、ｎバッファ領域７およびｐボディ領域４の形成領域に熱拡散を１０５０℃〜１１５０℃の温度で１．５時間から２．５時間おこない、ｎバッファ領域７およびｐボディ領域４が形成される。そして、ウェハ表面の第１スクリーン酸化膜を除去し、例えば厚さが３５ｎｍの厚さのバッファ酸化膜２４を形成した後に、例えば厚さが７０ｎｍ〜２００ｎｍの厚さのシリコン窒化膜２５をＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置により堆積する。フォトリソグラフィによってシリコン窒化膜２５に開口部を形成し、フォトレジストを除去してからウェハを洗浄する。
【００５７】
ついで、図５に示すように、熱酸化をおこない、開口部にシリコン酸化膜（ＬＯＣＯＳ酸化膜）等の絶縁膜９を形成する。そして、ウェハ表面のバッファ酸化膜と窒化膜を除去する。その後、例えば厚さが３５ｎｍの厚さの第２スクリーン酸化膜２６を堆積するか、または成長させる。そして、フォトリソグラフィによって例えば厚さが１．０μｍ〜２．０μｍの、ｐ+低抵抗領域４１の形成領域が開口した第３レジストパターン２７を形成する。第３レジストパターン２７の端部の角度αは、例えば８０°〜９０°である。また、第３レジストパターン２７のエミッタ側の端部から、後にゲート電極が形成された際に、ゲート電極の下の領域に設けられる低抵抗領域の端部までの幅をＬＢＰとして、この幅ＬＢＰが０．５μｍより大きい、好ましくは１μｍ以上となるようにする。幅ＬＢＰの好適な値については後述する。そして、硼素（ボロン）イオンを例えば１００ｋｅＶ〜２００ｋｅＶの加速電圧で１．０×１０13〜５.０×１０13ｃｍ-2のドーズ量で注入する。ついで、第３レジストパターン２７を除去してからウェハを洗浄する。
【００５８】
そして、ウェハを、窒素雰囲気で例えば９００℃〜９６０℃の温度で、２０〜４０分間アニール処理をおこない、図５において注入した硼素の拡散を最小限にして、イオン注入による結晶欠陥を回復する。これによって、図６に示すように、ｐ+低抵抗領域４１を形成する。さらに、ウェハ全面に素子の閾値を調整するためのイオンを注入する。そして、第２スクリーン酸化膜を除去して、例えば厚さが１４〜２１ｎｍの厚さの、熱酸化膜または酸化膜と窒化膜との複合膜をゲート絶縁膜１０として形成する。
【００５９】
ついで、図７に示すように、ウェハ全面に例えば厚さが０．２μｍ〜０．４μｍの厚さのポリシリコンを堆積する。そして、フォトリソグラフィと異方性エッチングによってゲート電極１１を形成する。さらに、フォトリソグラフィによって、ＬＤＤ（浅いエミッタ）領域３０の形成領域が開口した第４レジストパターン２８を形成する。この第４レジストパターン２８をマスクとして、リンイオンを注入し、図８に示すように、浅くドープされた浅いエミッタ領域３０を形成する。
【００６０】
ついで、第４レジストパターンを除去した後に、ウェハ全面に厚さが１３０ｎｍから１８０ｎｍの厚さの酸化膜または窒化膜を堆積して、異方性エッチングによってゲート側壁スペーサ１２を形成する。そして、フォトリソグラフィによって、ｐ++コンタクト領域６およびｐ++コレクタ領域８の形成領域が開口した第５レジストパターン２９を形成する。ついで、第５レジストパターン２９をマスクとして、硼素（Ｂ）イオンまたはＢＦ2イオンを注入する。
【００６１】
そして、熱処理によって、ｐ++コンタクト領域６およびｐ++コレクタ領域８と、ｐ型の浅いエミッタ領域３０とに同時に熱拡散をおこなう。これによって、ｐ++コンタクト領域６、ｐ++コレクタ領域８および浅いエミッタ領域３０が形成される。ついで、図９に示すように、フォトリソグラフィによって、ｎ++エミッタ領域５の形成領域が開口した第６レジストパターン３１を形成し、第６レジストパターン３１をマスクとして、砒素イオンを注入する。そして、第６レジストパターン３１を除去して、ウェハを洗浄する。
【００６２】
そして、図１０に示すように、熱処理によって、ｎ+エミッタ領域５と、ｎ型の浅いエミッタ領域３２と、が形成される。ついで、図示しないＰＭＤ（Ｐｒｅ−ｍｅｔａｌｌｉｚａｔｉｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）膜を堆積する。
【００６３】
ついで、図１に示すように、エミッタ電極１３およびコレクタ電極１４を形成する。その後、必要な層数のＩＬＤ（Ｉｎｔｅｒｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ）と配線層（ビアー）を形成し、チップが形成される。
【００６４】
つぎに、実施の形態１にかかる半導体装置のｐボディ領域とゲート絶縁膜との界面の不純物濃度について説明する。図１１は、本発明にかかる半導体装置および従来例の半導体装置の、表面距離に対する、ｐボディ領域とゲート絶縁膜との界面の不純物濃度について示す図である。図１１においては、本発明にかかる半導体装置を実線で示し、従来例の半導体装置を一点鎖線で示す。図１１に示すように、従来例においては、不純物濃度が極大となる位置が１箇所であるのに対して、本発明にかかる半導体装置においては、不純物濃度が極大となる位置が２箇所となる。
【００６５】
従来例の半導体装置においては、ゲート電極を形成した後に、ゲート電極をマスクとして自己整合的に低抵抗領域が形成される。このため、低抵抗領域を形成するためのイオン注入によって不純物濃度が極大となる位置が、ｐボディ領域を形成する際の拡散の横拡がりによって不純物濃度が極大となる位置に重なる。このため、不純物濃度が極大となる位置が１箇所となる。
【００６６】
これに対し、本発明にかかる半導体装置においては、ゲート電極を形成する前に、低抵抗領域が形成される。したがって、ゲート電極ではなくレジストマスクを用いて低抵抗領域を形成する。このため、低抵抗領域を形成するためのイオン注入をおこなう際に用いるレジストマスクの端部にイオンが散乱し、この散乱されたイオンによって、不純物濃度が極大となる位置が新たに形成される（マスクエッジ効果）。この不純物濃度が極大となる位置は、ｐボディ領域を形成する際の拡散の横拡がりによって不純物濃度が極大となる位置と異なるため、不純物濃度が極大となる位置が２箇所となる。
【００６７】
ここで、横型の、ＩＧＢＴやＭＯＳＦＥＴ構造のデバイスにおいては、ｐボディ領域が、エミッタ（ソース）領域からの拡散の横拡がりによって形成される。チャネルに沿った不純物濃度は、エミッタ（ソース）領域の近傍が最も高く、この領域の不純物濃度によって閾値電圧が決まる。
【００６８】
したがって、従来のように、ゲート電極を形成した後に、イオン注入によって自己整合的に低抵抗領域を形成する場合、図１１に示すように、不純物濃度が極大となる位置が１箇所であるため、閾値が制限されてしまう。これにより、イオン注入する際のイオンのドーズ量が制限され、エミッタ（ソース）領域の下のｐボディ領域に注入される不純物濃度が制限される。したがって、低抵抗領域の幅が有限の値となる。また、低抵抗領域を形成するためのイオン注入においては、ゲート電極の厚さに応じて、イオン注入の角度と加速電圧のエネルギーが制限されるため、幅ＬＢＰの値も制限される。したがって、幅ＬＢＰを所望の長さにすることができないため、パンチスルー現象を抑制する効果が限定的である。
【００６９】
一方、本発明のように、ゲート電極を形成する前に、ｐボディ領域に低抵抗領域を形成するためのイオン注入をおこなう場合、図１１に示すように、不純物濃度が極大となる位置を２箇所に分離することができるので、イオン注入する際のイオンのドーズ量を大きくできる。また、ゲート電極が形成されていないため、イオン注入の角度や加速電圧のエネルギーも制限されない。したがって、幅ＬＢＰを所望の長さにすることができるため、チャネルにおけるパンチスルー現象を十分抑制できる。
【００７０】
つぎに、幅ＬＢＰと不純物濃度の関係について説明する。図１２は、図１のゲート絶縁膜とボディ領域との界面（矢印Ｉ）における不純物濃度について示す図である。図１２においては、幅ＬＢＰを、０．５μｍまたは１．０μｍとした場合の矢印Ｉの不純物濃度をモンテカルロ（Ｍｏｎｔｅ−ｃａｒｌｏ）法によってシミュレーションした。また、ゲート電極を形成する前に、硼素イオンを１５０ＫｅＶの加速電圧で５×１０13ｃｍ-2のドーズ量で注入し、窒素雰囲気中において９５０℃で３０分間のアニール処理をおこない低抵抗領域を形成した。
【００７１】
また、図１２においては、幅ＬＢＰが０．５μｍの場合のボロン濃度の分布を一点鎖線で示す。幅ＬＢＰが１．０μｍの場合のボロン濃度の分布を太実線で示す。また、幅ＬＢＰが０．５μｍの場合の正味（ボディ領域形成にあたる横拡散プロファイル＋領域４１を形成するイオン注入によるボロンプロファイル＋ドリフト領域３のプロファイル）不純物濃度の分布を細破線で示す。幅ＬＢＰが１．０μｍの場合の正味不純物濃度の分布を太破線で示す。ここで、図１２においては、細破線および太破線が、細実線と重なっている。
【００７２】
図１２に示すように、幅ＬＢＰが０．５μｍの場合のイオン注入による不純物濃度の極大点と横拡がりによる不純物濃度の極大点とが両方Ａ点となっている。これに対して、幅ＬＢＰが１．０μｍの場合のイオン注入による不純物濃度が極大となる位置はＢ点である。したがって、幅ＬＢＰが１．０μｍの場合、イオン注入による不純物濃度と、拡散の横拡がりによる不純物濃度との、極大値の位置が異なることとなる。このため、イオン注入による不純物濃度によって、素子の閾値が支配されない。一方、幅ＬＢＰが０．５μｍの場合、イオン注入による不純物濃度と、拡散の横拡がりによる不純物濃度との、極大値の位置がＡ点で重なる。このため、Ａ点の不純物濃度で素子の閾値が決まるため、幅ＬＢＰが１．０μｍの場合と比べると、幅ＬＢＰが０．５μｍの場合は、素子の閾値が高くなる。
【００７３】
図１３は、図１の矢印ＩＩにおける不純物濃度について示す図である。矢印ＩＩは、図１に示すように、ゲート絶縁膜１０に垂直で、ゲート電極１１のエミッタ側の端部から０．５μｍの位置とする。図１３においては、横軸は、ｐボディ領域とゲート絶縁膜との界面の、ゲート電極のエミッタ側の端部から０．５μｍの位置を基準とした深さである。ここで、ｐボディ領域４とゲート絶縁膜１０との界面の深さを、Ｃ点で示す。また、縦軸は不純物濃度である。なお、実施の形態１にかかる半導体装置のチャネル長は１．４〜２．１μｍである。
【００７４】
図１３に示すように、ｐボディ領域とゲート絶縁膜との界面の不純物濃度は、２×１０17ｃｍ-3である。また、チャネル領域の下側の不純物濃度は、ｐボディ領域とゲート絶縁膜との界面の不純物濃度の３倍以上となる。これによって、低抵抗領域の不純物濃度が高く、低抵抗領域の抵抗率がｐボディ領域４とゲート絶縁膜１０との界面の抵抗率より高いことがわかる。
【００７５】
また、図１の符号３１で示す部分において、ｎ++エミッタ領域５と、ｐ低抵抗領域４１およびｐボディ領域４と、ｎ-ドリフト領域３と、からなるＮＰＮバイポーラトランジスタの増幅（ベース）効率のＧｕｍｍｅｌ数が大きくなり、ＮＰＮバイポーラトランジスタの増幅効率が小さくなるため、ラッチアップ現象の発生を抑制することができる。これによって、素子の短絡耐量が大きくなる。
【００７６】
つぎに、幅ＬＢＰと素子の閾値耐圧について説明する。図１４は、幅ＬＢＰに対する素子の閾値電圧を示す図である。横軸は幅ＬＢＰであり、縦軸は閾値電圧である。閾値電圧は、コレクタ−エミッタ間電圧ＶCEが５Ｖでコレクタ−エミッタ間電流ＩCEが１μＡの場合の、ゲート−エミッタ間電圧ＶGEである。また、図１４においては、硼素イオンのドーズ量が３．５×１０13、５．０×１０13ｃｍ-2の場合について測定した。図１４に示すように、いずれのドーズ量においても、幅ＬＢＰが０．５μｍまでは、幅ＬＢＰに対して閾値電圧が急激に減少し、幅ＬＢＰが０．５μｍより大きくなると幅ＬＢＰに対する閾値電圧の減少の割合が少なくなり、幅ＬＢＰが１．０μｍ以上になると、閾値電圧が一定となる。したがって、幅ＬＢＰは、０．５μｍより大きく、好ましくは１．０μｍ以上がよい。
【００７７】
つぎに、実施の形態１にかかる半導体装置および従来例の半導体装置における、ＨＳＦスイッチング短絡時間と短絡電流密度との関係について説明する。図１５は、実施の形態１にかかる半導体装置および従来例の半導体装置における、ＨＳＦスイッチング短絡時間と短絡電流密度との関係について示す図である。図１５において、縦軸はＨＳＦスイッチング短絡時間であり、横軸は短絡電流密度である。硼素イオンのドーズ量は、２．５×１０13〜５．０×１０13ｃｍ-2とした。また、図１５において、四角印（■）で示すのは、コレクタ−エミッタ間電圧ＶCEを２１０Ｖとした場合の、実施の形態１にかかる半導体装置のＨＳＦスイッチング短絡時間である。また、丸印（○）で示すのは、コレクタ−エミッタ間電圧ＶCEを１８０Ｖとした場合の、従来例の半導体装置のＨＳＦスイッチング短絡時間である。
【００７８】
図１５に示すように、ＨＳＦスイッチング短絡時間が同じ場合、実施の形態１にかかる半導体装置の短絡電流密度は、従来例の半導体装置の短絡電流密度の２倍以上である。また、短絡電流密度が同じ場合、実施の形態１にかかる半導体装置のＨＳＦスイッチング短絡時間は、従来例の半導体装置のＨＳＦスイッチング短絡時間の２倍程度である。
【００７９】
図１６は、動作電流と、短絡耐量と、の関係を示す図である。図１６においては、縦軸は短絡耐量であり、横軸は動作電流である。また、実施の形態１にかかる半導体装置の動作電流に対する短絡耐量を実線で示し、従来例の半導体装置の動作電流に対する短絡耐量を一点鎖線で示す。ただし、チャネル長およびゲート電圧の閾値は同様とする。動作電流は、エミッタ・コレクタ間電圧が一定の場合、ゲート・エミッタ間の電圧によって制御される。
【００８０】
いずれの半導体装置においても熱律速のため、図１６に示すように、動作電流が増大するにつれて、短絡耐量が減少し、最終的には飽和する。ここで、従来例の半導体装置と、実施の形態１にかかる半導体装置とを比べると、従来例の半導体装置は短絡耐量の減少が顕著である。その理由は、実施の形態１にかかる半導体装置が、パンチスルー現象をよりよく抑制しているからである。
【００８１】
なお、ＭＯＳＦＥＴ構造においては、デバイスの耐圧が高くなるにつれて、オン抵抗がｎ-ドリフト領域の抵抗によって決まる比率が高くなる。これに対して、オン抵抗がチャネルの抵抗によって受ける影響の比率が低くなるため、チャネル長が短縮されても、オン抵抗やオン電流に与える影響が少ない。このため、例えば耐圧が２００Ｖの、高耐圧のＭＯＳＦＥＴにおいては、チャネル長を短くすることは、それほど重要ではない。
【００８２】
一方、ＩＧＢＴ構造においては、オン状態のときに、ｐ+コレクタ領域からｎ-ドリフト領域に向かってホールが注入される。また、チャネルの、ｐボディ領域とゲート絶縁膜との界面から、電子が注入される。ホールおよび電子が注入されることで、伝導度変調が発生し、ｎ-ドリフト領域の抵抗値が、伝導度変調の発生していないときと比べて、数分の１から数百分の１程度になる。したがって、ＩＧＢＴにおいては、オン抵抗を低くするために、チャネル領域とｎ-ドリフト領域との割合が重要となる。チャネル長を短くすることで、オン抵抗を低減することができる。また、チャネル長を短くすると、チャネルへの電子の注入が多くなり、ｎ-ドリフト領域における伝導度変調が増加する。このように、チャネル長を短くすることは、ＩＧＢＴにおいては有効であることがわかる。実施の形態１においては、チャネル長は、１．４〜２．１μｍである。
【００８３】
実施の形態１によれば、ゲート絶縁膜とボディ領域の界面において不純物濃度が極大となる位置が２箇所となる。このため、低抵抗領域を形成する際のイオン注入のドーズ量が制限されない。したがって、低抵抗領域をゲート電極の下の領域に、所望の距離だけ伸ばすことができる。そして、ゲート電極１１の下の領域に設けられたｐ+低抵抗領域４１の幅ＬＢＰを、０．５μｍ以上、好ましくは１．０μｍ以上とすることで、短絡耐量の大きい半導体装置を製造することができる。
【００８４】
つぎに、実施の形態１にかかる半導体装置の変形例について説明する。図１７および図１８は、実施の形態１にかかる半導体装置の変形例の構成について示す説明図である。図１７に示す半導体装置は、図１に示す半導体装置と異なり、ｎバッファ領域７の表面層の一部に、ｐ+コレクタ領域ではなく、抵抗率の低いｎ型のｎ++ドレイン領域１８が設けられている。このため、図１７に示す半導体装置は、横型ＭＯＳＦＥＴ構造となる。ここで、ＩＧＢＴ構造におけるコレクタは、ＭＯＳＦＥＴ構造においては、ドレインと呼ばれる。また、ＩＧＢＴにおけるエミッタは、ＭＯＳＦＥＴ構造においては、ソースと呼ばれる。これらは、呼称は異なるが構造は同じであるため、本明細書においては同一の符号を付す。その他の構成および製造方法は、実施の形態１と同じである。したがって、実施の形態１と同様の構成については、同一の符号を付し、説明を省略する。このように、横型ＭＯＳＦＥＴ構造を有する半導体装置においても、実施の形態１と同様の効果を得ることができる。
【００８５】
また、図１８に示す半導体装置は、図１または図１７に示す半導体装置と異なり、ＳＯＩ基板ではなく、ｐ型のバルク基板５１を用いて作製されている。そして、ｐ型のバルク基板５１の表面に、ｎドリフト層が設けられている。その他の構成および製造方法は、実施の形態１と同じである。したがって、実施の形態１と同様の構成については、同一の符号を付し、説明を省略する。このように、バルク基板を用いて作製された半導体装置においても、実施の形態１と同様の効果を得ることができる。
【００８６】
（実施の形態２）
図１９は、実施の形態２にかかる半導体装置の構成を示す図である。図１９に示すように、実施の形態２にかかる半導体装置は、実施の形態１の半導体装置において、ｎバッファ領域７、ｐ+コレクタ領域８およびコレクタ電極１４が、ｎ-ドリフト領域３の、ｐボディ領域４が形成された面とは逆側の面に設けられている。したがって、実施の形態２にかかる半導体装置は、縦型ＩＧＢＴ構造を有している。このような縦型ＩＧＴ構造の半導体装置を製造する際には、ｐ+コレクタ領域８となるｐ+基板を用いればよい。このｐ+基板の一方の主面側の表面層にｎバッファ領域７を形成し、このｎバッファ領域７の表面層にｎ-ドリフト領域３を形成する。また、ｐ+基板の他方の主面側の表面にコレクタ電極１４を形成する。その他の構成および製造方法は、実施の形態１と同じである。したがって、実施の形態１と同様の構成については、同一の符号を付し、説明を省略する。
【００８７】
実施の形態２によれば、縦型のデバイスにおいても、実施の形態１と同様の効果を得ることができる。
【００８８】
（実施の形態３）
図２０は、実施の形態３にかかる半導体装置の構成を示す図である。図２０に示すように、実施の形態３にかかる半導体装置は、実施の形態１の半導体装置において、ｐボディ領域４に第１ｎ+エミッタ領域５ａと第２ｎ+エミッタ領域５ｂが互いに離れて設けられている。ｐ++コンタクト領域６は、第１ｎ+エミッタ領域５ａおよび第２ｎ+エミッタ領域５ｂの間に、第１ｎ+エミッタ領域５ａおよび第２ｎ++エミッタ領域５ｂと接するように設けられている。ｐ+低抵抗領域４１は、第１ｎ+エミッタ領域５ａ、ｐ+コンタクト領域６および第２ｎ+エミッタ領域５ｂと、ｐボディ領域４との界面の付近に設けられている。
【００８９】
エミッタ電極１３は、第１ｎ+エミッタ領域５ａ、ｐ+コンタクト領域６および第２ｎ+エミッタ領域５ｂに接するように設けられており、第１ｎ+エミッタ領域５ａと、ｐ+コンタクト領域６と、第２ｎ+エミッタ領域５ｂと、を短絡している。第１ｎ+エミッタ領域５ａの一部、ｐボディ領域４およびｎ-ドリフト領域３の表面には、絶縁膜９に接する第１ゲート絶縁膜１０ａが設けられている。第１ゲート電極１１ａは、絶縁膜９の一部と第１ゲート絶縁膜１０ａの上に跨るように設けられている。また、第２ｎ+エミッタ領域５ｂの一部、ｐボディ領域４およびｎ-ドリフト領域３の表面には、第２ゲート絶縁膜１０ｂが設けられている。第２ゲート電極１１ｂは、第２ゲート絶縁膜１０ｂの上に設けられている。
【００９０】
また、実施の形態３にかかる半導体装置は、図２０の線分Ａ−Ａ'および線分Ｂ−Ｂ'を軸にそれそれ左右対称となるように半導体装置が形成されている。このように、実施の形態３の半導体装置は、一つの基板を共用して、複数のチャネルが形成されるマルチチャネル構造を有している。その他の構成は、実施の形態１と同じである。したがって、実施の形態１と同様の構成については、同一の符号を付し、説明を省略する。
【００９１】
実施の形態３によれば、マルチチャネル構造の半導体装置においても、実施の形態１および実施の形態２と同様の効果を得ることができる。
【００９２】
（実施の形態４）
図２１は、実施の形態４にかかる半導体装置の構成を示す図である。図２１に示すように、実施の形態４にかかる半導体装置は、中心軸Ｃ−Ｃ’によって中心対称の構造となっている。ここでは、中心軸Ｃ−Ｃ’の左側の構造のみを説明する。図２１に示すように、実施の形態４にかかる半導体装置は、実施の形態３の半導体装置において、一つの基板にプレーナゲート構造のデバイスと、トレンチゲート構造のデバイスと、をともに有している。
【００９３】
ｐボディ領域４に第１ｎ+エミッタ領域５ａと第２ｎ+エミッタ領域５ｂと第３ｎ+エミッタ領域５ｃが互いに離れて設けられている。第１ｐ++コンタクト領域６ａは、ｐボディ領域４の表面層の、第１ｎ+エミッタ領域５ａおよび第２ｎ+エミッタ領域５ｂの間に、第１ｎ+エミッタ領域５ａおよび第２ｎ+エミッタ領域５ｂと接するように設けられている。ｐボディ領域４の、第２ｎ+エミッタ領域５ｂと第３ｎ+エミッタ領域５ｃとの間には、第２ｎ+エミッタ領域５ｂと第３ｎ+エミッタ領域５ｃとに接するように、ｎ-ドリフト領域３に達する第１トレンチが設けられている。第２ｐ+コンタクト領域６ｂは、ｐボディ領域４の表面層に設けられている。第２ｐ+コンタクト領域６ｂは、第３ｎ+エミッタ領域５ｃによって第１トレンチと隔てられている。ｐ+低抵抗領域４１は、第１ｎ+エミッタ領域５ａ、第１ｐ++コンタクト領域６ａおよび第２ｎ+エミッタ領域５ｂと、ｐボディ領域４との界面の付近に設けられている。
【００９４】
第１エミッタ電極１３ａは、第１ｎ+エミッタ領域５ａ、第１ｐ+コンタクト領域６ａおよび第２ｎ+エミッタ領域５ｂに接するように設けられており、第１ｎ+エミッタ領域５ａと、第１ｐ+コンタクト領域６ａと、第２ｎ+エミッタ領域５ｂと、を短絡している。第２エミッタ電極１３ｂは、第２ｐ+コンタクト領域６ｂおよび第３ｎ+エミッタ領域５ｃに接するように設けられており、第２ｐ+コンタクト領域６ｂと、第３ｎ+エミッタ領域５ｃと、を短絡している。第１ｎ+エミッタ領域５ａの一部、ｐボディ領域４およびｎ-ドリフト領域３の表面には、第１絶縁膜９ａに接する第１ゲート絶縁膜１０ａが設けられている。第１ゲート電極１１ａは、第１絶縁膜９ａの一部と第１ゲート絶縁膜１０ａの上に跨るように設けられている。また、第１トレンチ内には第２ゲート絶縁膜１０ｂを介して第２ゲート電極１１ｂが設けられている。
【００９５】
さらに、ｎ-ドリフト領域３のｐボディ領域４と離れた領域に、ＢＯＸ領域２まで達する第２トレンチが設けられており、第２トレンチには第２絶縁膜９ｂが設けられている。第４ｎ+エミッタ領域５ｄは、ｎ-ドリフト領域３の表面層の、第２トレンチによってｐボディ領域４と分離された領域に設けられている。第３エミッタ電極１３ｃは、第４ｎ+エミッタ領域５ｄに接するように設けられている。ｎ-ドリフト領域３の表面層の、第４ｎ+エミッタ領域５ｄの一部と、第２トレンチと、ｐボディ領域４の一部と、第２ｐ+コンタクト領域６ｂの一部と、の上には第３絶縁膜９ｃが設けられている。その他の構成は、実施の形態１と同じである。したがって、実施の形態１と同様の構成については、同一の符号を付し、説明を省略する。
【００９６】
実施の形態４によれば、一つの基板にプレーナゲート構造のデバイスと、トレンチゲート構造のデバイスと、を有するマルチチャネル構造の半導体装置においても、実施の形態１、実施の形態２および実施の形態３と同様の効果を得ることができる。
【００９７】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００９８】
以上のように、本発明にかかる半導体装置およびその製造方法は、車両のエンジンの制御やプラズマディスプレイの駆動回路に用いられるパワーデバイスに有用であり、特に、ボディ領域内にボディ領域より抵抗率の低い低抵抗領域が設けられた半導体装置に適している。
【図面の簡単な説明】
【００９９】
【図１】実施の形態１にかかる半導体装置の構成を示す図である。
【図２】実施の形態１にかかる半導体装置の製造方法を示す説明図である。
【図３】実施の形態１にかかる半導体装置の製造方法を示す説明図である。
【図４】実施の形態１にかかる半導体装置の製造方法を示す説明図である。
【図５】実施の形態１にかかる半導体装置の製造方法を示す説明図である。
【図６】実施の形態１にかかる半導体装置の製造方法を示す説明図である。
【図７】実施の形態１にかかる半導体装置の製造方法を示す説明図である。
【図８】実施の形態１にかかる半導体装置の製造方法を示す説明図である。
【図９】実施の形態１にかかる半導体装置の製造方法を示す説明図である。
【図１０】実施の形態１にかかる半導体装置の製造方法を示す説明図である。
【図１１】実施の形態１にかかる半導体装置および従来例の半導体装置の、表面距離に対する、ｐボディ領域とゲート絶縁膜との界面の不純物濃度について示す図である。
【図１２】図１の矢印Ｉにおける不純物濃度について示す図である。
【図１３】図１の矢印ＩＩにおける不純物濃度について示す図である。
【図１４】幅ＬＢＰに対する素子の閾値電圧を示す図である。
【図１５】実施の形態１にかかる半導体装置および従来例の半導体装置における、ＨＳＦスイッチング短絡時間と短絡電流密度との関係について示す図である。
【図１６】動作電流と、短絡耐量と、の関係を示す図である。
【図１７】実施の形態１にかかる半導体装置の変形例の構成について示す説明図である。
【図１８】実施の形態１にかかる半導体装置の変形例の構成について示す説明図である。
【図１９】実施の形態２にかかる半導体装置の構成を示す図である。
【図２０】実施の形態３にかかる半導体装置の構成を示す図である。
【図２１】実施の形態４にかかる半導体装置の構成を示す図である。
【図２２】従来構造のパワーデバイスの構成の一例を示す図である。
【図２３】従来構造のパワーデバイスの構成の一例を示す図である。
【図２４】従来構造のパワーデバイスの構成の一例を示す図である。
【図２５】従来構造のパワーデバイスの構成の一例を示す図である。
【図２６】従来構造のパワーデバイスの構成の一例を示す図である。
【図２７】従来構造のパワーデバイスの構成の一例を示す図である。
【符号の説明】
【０１００】
１  支持基板
２  ＢＯＸ領域
３  ｎ-ドリフト領域
４  ｐボディ領域
５  ｎ+エミッタ領域（ｎ+ソース領域）
６  ｐ+コンタクト領域
７  ｎバッファ領域
８  ｐ+コレクタ領域（ｎ+ドレイン領域）
９  絶縁膜
１０  ゲート絶縁膜
１１  ゲート電極
１２  ゲート側壁スペーサ
１３  エミッタ電極（ソース電極）
１４  コレクタ電極（ドレイン電極）
４１  ｐ+低抵抗領域
【図１】
0005272410.tif 000003
【図２】
0005272410.tif 000004
【図３】
0005272410.tif 000005
【図４】
0005272410.tif 000006
【図５】
0005272410.tif 000007
【図６】
0005272410.tif 000008
【図７】
0005272410.tif 000009
【図８】
0005272410.tif 000010
【図９】
0005272410.tif 000011
【図１０】
0005272410.tif 000012
【図１１】
0005272410.tif 000013
【図１２】
0005272410.tif 000014
【図１３】
0005272410.tif 000015
【図１４】
0005272410.tif 000016
【図１５】
0005272410.tif 000017
【図１６】
0005272410.tif 000018
【図１７】
0005272410.tif 000019
【図１８】
0005272410.tif 000020
【図１９】
0005272410.tif 000021
【図２０】
0005272410.tif 000022
【図２１】
0005272410.tif 000023
【図２２】
0005272410.tif 000024
【図２３】
0005272410.tif 000025
【図２４】
0005272410.tif 000026
【図２５】
0005272410.tif 000027
【図２６】
0005272410.tif 000028
【図２７】
0005272410.tif 000029