(57)【特許請求の範囲】
【請求項１】
ソース領域と、ドレイン領域と、前記ソース領域および前記ドレイン領域間に位置するボディ領域と、前記ボディ領域の上方に位置するゲート電極とを有するＳＯＩ構造の第１のトランジスタと、
前記第１のトランジスタのゲート電極に電気的に接続される第１端子と、第２端子とを有するＳＯＩ構造の第１のキャパシタと、
前記第１のトランジスタのドレイン領域に電気的に接続されるソース領域と、ドレイン領域と、前記ソース領域および前記ドレイン領域間に位置するボディ領域と、前記ボディ領域の上方に位置するゲート電極とを有するＳＯＩ構造の第２のトランジスタと、
ソース領域と、前記第１のトランジスタのソース領域に電気的に接続されるドレイン領域と、前記ソース領域および前記ドレイン領域間に位置するボディ領域と、前記ボディ領域の上方に位置するゲート電極とを有するＳＯＩ構造の第３のトランジスタとを備え、
前記第１のトランジスタのゲート電極と前記第１のキャパシタの第１端子とを電気的に接続する第１ノードに蓄積されるキャリアに応じてデータを不揮発的に記憶する半導体装置。
【請求項２】
前記半導体装置は、さらに、
ソース領域と、ドレイン領域と、前記ソース領域および前記ドレイン領域間に位置するボディ領域と、前記ボディ領域の上方に位置するゲート電極とを有するＳＯＩ構造の第４のトランジスタと、
前記第４のトランジスタのゲート電極に電気的に接続される第１端子と、前記第１のキャパシタの第２端子に電気的に接続される第２端子とを有するＳＯＩ構造の第２のキャパシタと、
前記第４のトランジスタのドレイン領域に電気的に接続されるソース領域と、ドレイン領域と、前記ソース領域および前記ドレイン領域間に位置するボディ領域と、前記ボディ領域の上方に位置するゲート電極とを有するＳＯＩ構造の第５のトランジスタと、
ソース領域と、前記第４のトランジスタのソース領域に電気的に接続されるドレイン領域と、前記ソース領域および前記ドレイン領域間に位置するボディ領域と、前記ボディ領域の上方に位置するゲート電極とを有するＳＯＩ構造の第６のトランジスタと、
前記第２のトランジスタのドレイン領域に電気的に接続される第１のビット線と、
前記第３のトランジスタのソース領域に電気的に接続される第１のソース線と、
前記第５のトランジスタのドレイン領域に電気的に接続される第２のビット線と、
前記第６のトランジスタのソース領域に電気的に接続される第２のソース線とを備え、
前記半導体装置は、さらに、前記第４のトランジスタのゲート電極と前記第２のキャパシタの第１端子とを電気的に接続する第２ノードに蓄積されるキャリアに応じてデータを不揮発的に記憶する請求項１記載の半導体装置。
【請求項３】
前記半導体装置は、さらに、
ソース領域と、ドレイン領域と、前記ソース領域および前記ドレイン領域間に位置するボディ領域と、前記ボディ領域の上方に位置するゲート電極とを有するＳＯＩ構造の第４のトランジスタと、
前記第４のトランジスタのゲート電極に電気的に接続される第１端子と、前記第１のキャパシタの第２端子に電気的に接続される第２端子とを有するＳＯＩ構造の第２のキャパシタと、
前記第４のトランジスタのドレイン領域に電気的に接続されるソース領域と、ドレイン領域と、前記ソース領域および前記ドレイン領域間に位置するボディ領域と、前記ボディ領域の上方に位置するゲート電極とを有するＳＯＩ構造の第５のトランジスタと、
ソース領域と、前記第４のトランジスタのソース領域に電気的に接続されるドレイン領域と、前記ソース領域および前記ドレイン領域間に位置するボディ領域と、前記ボディ領域の上方に位置するゲート電極とを有するＳＯＩ構造の第６のトランジスタと、
前記第２のトランジスタのドレイン領域に電気的に接続される第１のビット線と、
前記第５のトランジスタのドレイン領域に電気的に接続される第２のビット線と、
前記第３のトランジスタのソース領域および前記第６のトランジスタのソース領域に電気的に接続されるソース線とを備え、
前記半導体装置は、さらに、前記第４のトランジスタのゲート電極と前記第２のキャパシタの第１端子とを電気的に接続する第２ノードに蓄積されるキャリアに応じてデータを不揮発的に記憶し、
前記第３のトランジスタのボディ領域は、前記第３のトランジスタのソース領域に電気的に接続され、前記第６のトランジスタのボディ領域は、前記第６のトランジスタのソース領域に電気的に接続される請求項１記載の半導体装置。
【請求項４】
前記半導体装置は、さらに、絶縁膜と、前記絶縁膜上に形成される活性層とを備え、
前記活性層に前記第１のキャパシタおよび前記第２キャパシタの各々の第１半導体領域、第２半導体領域およびボディ領域が形成され、かつ前記活性層に前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタおよび前記第６のトランジスタの各々のドレイン領域、ソース領域およびボディ領域が形成され、
前記半導体装置は、さらに、
前記活性層の表面に前記絶縁膜と間隔をあけて形成される分離領域と、
前記第３のトランジスタのボディ領域および前記第６のトランジスタのボディ領域に隣接し、前記分離領域と前記絶縁膜との間を含む領域に形成され、前記第３のトランジスタのボディ領域および前記第６のトランジスタのボディ領域と同じ導電型を有する第４半導体領域とを備え、
前記第３のトランジスタのボディ領域は、前記第４半導体領域を介して前記第３のトランジスタのソース領域に電気的に接続され、
前記第６のトランジスタのボディ領域は、前記第４半導体領域を介して前記第６のトラ
ンジスタのソース領域に電気的に接続される請求項３記載の半導体装置。
【請求項５】
前記半導体装置は、さらに、
前記第２のトランジスタのドレイン領域に電気的に接続されるビット線と、
前記第３のトランジスタのソース領域に電気的に接続されるソース線と、
前記第１のキャパシタの第２端子に電気的に接続されるワード線とを備え、
前記ソース線は、前記ビット線と略平行に配置され、
前記ワード線は、前記ビット線と略垂直に配置され、
前記第１のトランジスタは、前記ビット線および前記ワード線の交点に対応して配置され、
前記第２のトランジスタおよび前記第３のトランジスタは、前記第１のトランジスタの両側に前記ビット線に沿って配置され、
前記第１のキャパシタは、前記ソース線および前記ワード線の交点に対応して配置される請求項１記載の半導体装置。
【請求項６】
前記半導体装置は、さらに、
前記第２のトランジスタのドレイン領域に電気的に接続されるビット線と、
前記第３のトランジスタのソース領域に電気的に接続されるソース線と、
前記第１のキャパシタの第２端子に電気的に接続されるワード線とを備え、
前記ワード線および前記ソース線は、前記ビット線と略垂直に配置され、
前記第１のトランジスタは、前記ビット線および前記ワード線の交点に対応して配置され、
前記第２のトランジスタおよび前記第３のトランジスタは、前記第１のトランジスタの両側に前記ビット線に沿って配置され、
前記第１のキャパシタは、前記ワード線に沿って配置される請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＳＯＩ（Silicon on Insulator）基板上に形成されるトランジスタ等を用いてデータを不揮発的に記憶する半導体装置に関する。
【背景技術】
【０００２】
フローティングゲートに電子を注入するかまたは電子を抜き取ることによって情報を記憶させることができる半導体装置、たとえばフラッシュメモリが開発されている。フラッシュメモリでは、たとえば通常のＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセス工程に、フローティングゲートを形成するためのプロセス工程を追加する必要がある。
【０００３】
プロセス工程の追加を不要とするために、たとえば、非特許文献１には、Ｎ型ウェル上に形成されるＰチャネルＭＯＳトランジスタ、およびＮ型ウェル上に形成されるキャパシタ２個の計３個の素子を含み、各素子がＳＴＩ（Shallow Trench Isolation）によって絶縁分離されている不揮発性メモリセルが開示されている。この不揮発性メモリセルでは、ＰチャネルＭＯＳトランジスタのゲート電極および２個のキャパシタの結合ノードがフローティングゲートに相当する。
【非特許文献１】Jaroslav Raszka et al., "Embedded Flash Memory for Security Applications in a 0.13μm CMOS Logic Process", ISSCC 2004, SESSION2, NON-VOLATILE MEMORY, IEEE, 2004
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、非特許文献１記載の不揮発性メモリセルのようにバルク基板を用いる構成では、３個の素子が形成されるＮ型ウェルをＳＴＩによって絶縁分離し、Ｎ型ウェルへの印加電圧を別々に制御する必要がある。このため、セルサイズが大きくなってしまい、大容量化を図ることができないという問題点があった。
【０００５】
それゆえに、本発明の目的は、データを不揮発的に記憶するとともに、プロセス工程数の増加を防ぎ、かつ小型化を図ることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、要約すれば、ＳＯＩ構造の第１のトランジスタは、ソース領域と、ドレイン領域と、ソース領域およびドレイン領域間に位置するボディ領域と、ボディ領域の上方に位置するゲート電極とを有する。ＳＯＩ構造の第１のキャパシタは、第１のトランジスタのゲート電極に電気的に接続される第１端子と、第２端子とを有する。半導体装置は、第１のトランジスタのゲート電極と第１のキャパシタの第１端子とを電気的に接続する第１ノードに蓄積されるキャリアに応じてデータを不揮発的に記憶する。
【発明の効果】
【０００７】
本発明によれば、第１のトランジスタおよび第１のキャパシタはＳＯＩ構造を有する。これにより、セルサイズを大きくすることなく各素子の基板電位を独立に制御することができる。さらに、第１のトランジスタのゲート電極と第１のキャパシタの第１端子とを電気的に接続する第１ノードに蓄積されるキャリアに応じてデータを不揮発的に記憶する。これにより、通常のＣＭＯＳプロセス工程に、フローティングゲートを形成するためのプロセス工程を追加する必要がない。
【０００８】
したがって、本発明によれば、データを不揮発的に記憶するとともに、プロセス工程数の増加を防ぎ、かつ小型化を図ることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１０】
＜第１の実施の形態＞
［構成および基本動作］
図１は、本発明の第１の実施の形態に係る半導体装置１０１の構成を示す回路図である。以下では、ビット線ＢＬの延在方向を行方向と称し、ワード線ＷＬの延在方向を列方向と称する。
【００１１】
図１を参照して、半導体装置１０１は、行列状に配置された複数個のメモリセルと、メモリセルの行に対応して配置される複数本のビット線ＢＬおよび複数本のソース線ＳＬと、メモリセルの列に対応して配置される複数本のワード線ＷＬおよび複数本の選択ゲート線ＳＧとを備える。図１では、代表的にメモリセルＭＣＡ，ＭＣＢ，ＭＣＣ，ＭＣＤ，ＭＣＥ，ＭＣＦと、ソース線ＳＬ０，ＳＬ１と、ビット線ＢＬ０，ＢＬ１と、ワード線ＷＬ０，ＷＬ１，ＷＬ２と、選択ゲート線ＳＧ０，ＳＧ１，ＳＧ２とを示す。以下では、複数個のメモリセルをメモリセルＭＣと総称し、複数本のビット線、ソース線、ワード線、選択ゲート線をそれぞれビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、選択ゲート線ＳＧと総称する場合がある。
【００１２】
メモリセルＭＣＡは、ＭＯＳキャパシタＣＡと、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＴＲ１Ａ，ＴＲ２Ａ，ＴＲ３Ａとを含む。メモリセルＭＣＢは、ＭＯＳキャパシタＣＢと、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＴＲ１Ｂ，ＴＲ２Ｂ，ＴＲ３Ｂとを含む。メモリセルＭＣＣは、ＭＯＳキャパシタＣＣと、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＴＲ１Ｃ，ＴＲ２Ｃ，ＴＲ３Ｃとを含む。メモリセルＭＣＤは、ＭＯＳキャパシタＣＤと、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＴＲ１Ｄ，ＴＲ２Ｄ，ＴＲ３Ｄとを含む。メモリセルＭＣＥは、ＭＯＳキャパシタＣＥと、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＴＲ１Ｅ，ＴＲ２Ｅ，ＴＲ３Ｅとを含む。メモリセルＭＣＦは、ＭＯＳキャパシタＣＦと、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＴＲ１Ｆ，ＴＲ２Ｆ，ＴＲ３Ｆとを含む。
【００１３】
以下、ＭＯＳキャパシタＣＡ，ＣＢ，ＣＣ，ＣＤ，ＣＥ，ＣＦをＭＯＳキャパシタＣと総称する場合がある。ＮチャネルＭＯＳトランジスタＴＲ１Ａ，ＴＲ１Ｂ，ＴＲ１Ｃ，ＴＲ１Ｄ，ＴＲ１Ｅ，ＴＲ１ＦをＮチャネルＭＯＳトランジスタＴＲ１と総称し、ＮチャネルＭＯＳトランジスタＴＲ２Ａ，ＴＲ２Ｂ，ＴＲ２Ｃ，ＴＲ２Ｄ，ＴＲ２Ｅ，ＴＲ２ＦをＮチャネルＭＯＳトランジスタＴＲ２と総称し、ＮチャネルＭＯＳトランジスタＴＲ３Ａ，ＴＲ３Ｂ，ＴＲ３Ｃ，ＴＲ３Ｄ，ＴＲ３Ｅ，ＴＲ３ＦをＮチャネルＭＯＳトランジスタＴＲ３と総称する場合がある。また、ＮチャネルＭＯＳトランジスタＴＲ１〜ＴＲ３をＮチャネルＭＯＳトランジスタＴＲと総称する場合がある。
【００１４】
メモリセルＭＣＡにおいて、ＭＯＳキャパシタＣＡのゲート電極がＮチャネルＭＯＳトランジスタＴＲ１Ａのゲート電極に接続され、ＭＯＳキャパシタＣＡのドレイン、ソースおよびボディがワード線ＷＬ１に接続される。ＮチャネルＭＯＳトランジスタＴＲ１ＡのドレインがＮチャネルＭＯＳトランジスタＴＲ２Ａのソースに接続され、ソースがＮチャネルＭＯＳトランジスタＴＲ３Ａのドレインに接続される。ＮチャネルＭＯＳトランジスタＴＲ２Ａのドレインがビット線ＢＬ０に接続され、ゲートが選択ゲート線ＳＧ１に接続される。ＮチャネルＭＯＳトランジスタＴＲ３Ａのソースがソース線ＳＬ０に接続され、ゲートが選択ゲート線ＳＧ１に接続される。ＭＯＳキャパシタＣＡのゲート電極とＮチャネルＭＯＳトランジスタＴＲ１Ａのゲート電極との接続点がフローティングゲートに相当する浮遊ノードＦＧａである。
【００１５】
メモリセルＭＣＢにおいて、ＭＯＳキャパシタＣＢのゲート電極がＮチャネルＭＯＳトランジスタＴＲ１Ｂのゲート電極に接続され、ＭＯＳキャパシタＣＢのドレイン、ソースおよびボディがワード線ＷＬ１に接続される。ＮチャネルＭＯＳトランジスタＴＲ１ＢのドレインがＮチャネルＭＯＳトランジスタＴＲ２Ｂのソースに接続され、ソースがＮチャネルＭＯＳトランジスタＴＲ３Ｂのドレインに接続される。ＮチャネルＭＯＳトランジスタＴＲ２Ｂのドレインがビット線ＢＬ１に接続され、ゲートが選択ゲート線ＳＧ１に接続される。ＮチャネルＭＯＳトランジスタＴＲ３Ｂのソースがソース線ＳＬ１に接続され、ゲートが選択ゲート線ＳＧ１に接続される。ＭＯＳキャパシタＣＢのゲート電極とＮチャネルＭＯＳトランジスタＴＲ１Ｂのゲート電極との接続点がフローティングゲートに相当する浮遊ノードＦＧｂである。
【００１６】
メモリセルＭＣＣの接続構成は、メモリセルＭＣＡのワード線ＷＬ１をワード線ＷＬ０に置き換え、選択ゲート線ＳＧ１を選択ゲート線ＳＧ０に置き換えた内容と同様である。メモリセルＭＣＥの接続構成は、メモリセルＭＣＡのワード線ＷＬ１をワード線ＷＬ２に置き換え、選択ゲート線ＳＧ１を選択ゲート線ＳＧ２に置き換えた内容と同様である。メモリセルＭＣＤの接続構成は、メモリセルＭＣＢのワード線ＷＬ１をワード線ＷＬ０に置き換え、選択ゲート線ＳＧ１を選択ゲート線ＳＧ０に置き換えた内容と同様である。メモリセルＭＣＦの接続構成は、メモリセルＭＣＢのワード線ＷＬ１をワード線ＷＬ２に置き換え、選択ゲート線ＳＧ１を選択ゲート線ＳＧ２に置き換えた内容と同様である。以下、浮遊ノードＦＧａ，ＦＧｂ，ＦＧｃ，ＦＧｄ，ＦＧｅ，ＦＧｆを浮遊ノードＦＧと総称する場合がある。
【００１７】
図２は、本発明の第１の実施の形態に係る半導体装置１０１におけるＭＯＳキャパシタＣの構造を概略的に示す平面図である。図３は、図２のＩＩＩ−ＩＩＩ断面を示す断面図である。
【００１８】
図４は、本発明の第１の実施の形態に係る半導体装置１０１におけるＮチャネルＭＯＳトランジスタＴＲの構造を概略的に示す平面図である。図５は、図４のＶ−Ｖ断面を示す断面図である。
【００１９】
図３および図５を参照して、ＭＯＳキャパシタＣおよびＮチャネルＭＯＳトランジスタＴＲはＳＯＩ構造を有する。すなわち、半導体装置１０１は、シリコン基板７と、シリコン基板７上に形成される絶縁膜である埋め込み酸化膜（Buried Oxide）６と、酸化膜６上に形成される活性層５とを備える。活性層５において、ＭＯＳキャパシタＣおよびＮチャネルＭＯＳトランジスタＴＲの半導体領域と、ＳＴＩ（Shallow Trench Isolation）分離領域ＳＰとが形成される。
【００２０】
また、本発明の第１の実施の形態に係る半導体装置１０１におけるＭＯＳキャパシタＣおよびＮチャネルＭＯＳトランジスタＴＲは、ＳＴＩ分離領域ＳＰによって各素子に対応する活性領域が完全に分離される完全分離型のＳＯＩ構造を有する。
【００２１】
図２および図３を参照して、ＭＯＳキャパシタＣは、Ｐ＋型半導体領域１と、Ｎ＋型半導体領域２と、Ｎ＋型半導体領域３と、Ｐ型ボディ領域４と、ゲート電極Ｇ１とを有する。Ｎ＋型半導体領域２は、Ｎ＋型半導体領域２Ａと、Ｎ＋型半導体領域２Ｂとを含む。
【００２２】
Ｐ型半導体領域であるＰ型ボディ領域４は、Ｎ＋型半導体領域２およびＮ＋型半導体領域３間に位置し、Ｎ＋型半導体領域２およびＮ＋型半導体領域３に電気的に接続される。より詳細には、Ｐ＋型半導体領域１は、Ｐ型ボディ領域４に隣接する。また、ＭＯＳキャパシタＣは、Ｐ＋型半導体領域１の表面と、Ｎ＋型半導体領域２の表面と、Ｎ＋型半導体領域３の表面とを電気的に接続する配線を有する。これにより、Ｐ型ボディ領域４は、Ｐ＋型半導体領域１を介してＮ＋型半導体領域２およびＮ＋型半導体領域３に電気的に接続される。また、ゲート電極Ｇ１は、Ｐ型ボディ領域４の上方に絶縁膜である図示しないゲート酸化膜を介して形成される。
【００２３】
浮遊ノードＦＧの電位がワード線ＷＬの電位より高い場合には、ＭＯＳキャパシタＣは反転型キャパシタとして機能する。すなわち、Ｐ型ボディ領域４においてＮ型チャネルが形成されるため、Ｐ型ボディ領域４およびゲート電極Ｇ１間に容量が生じる。一方、浮遊ノードＦＧの電位がワード線ＷＬの電位より低い場合には、ＭＯＳキャパシタＣは蓄積型キャパシタとして機能する。すなわち、Ｐ型ボディ領域４およびゲート電極Ｇ１間に電位差が生じるため、Ｐ型ボディ領域４およびゲート電極Ｇ１間に容量が生じる。
【００２４】
したがって、ＭＯＳキャパシタＣは、浮遊ノードＦＧの電位およびワード線ＷＬの電位の大小関係に関わらず常にキャパシタとして機能することができる。
【００２５】
また、半導体装置１０１は、ＦＮ（Fowler-Nordheim）トンネリングによってゲート酸化膜を通して電子をＰ型ボディ領域４から浮遊ノードＦＧに注入したり、Ｐ型ボディ領域４へ引き抜いたりすることによりデータ書き込みおよびデータ消去を行なう。
【００２６】
図４および図５を参照して、ＮチャネルＭＯＳトランジスタＴＲは、Ｎ＋型半導体領域１１と、Ｎ＋型半導体領域１２と、Ｎ＋型半導体領域１１および１２間に位置するＰ型ボディ領域１３と、Ｐ型ボディ領域１３の上方に位置するゲート電極Ｇ１１とを有する。
【００２７】
図６は、本発明の第１の実施の形態に係る半導体装置１０１のレイアウトを概略的に示す図である。図６では、代表的にメモリセルＭＣＡおよびＭＣＢに対応する領域をそれぞれ点線で囲んでいる。
【００２８】
図６を参照して、半導体装置１０１は、Ｎ＋型活性領域２１と、Ｐ＋型活性領域２２とを備える。Ｎ＋型活性領域２１と、Ｐ＋型活性領域２２とは、前述の活性層５に形成される。
【００２９】
ビット線ＢＬ０，ＢＬ１，ＢＬ２およびソース線ＳＬ０，ＳＬ１，ＳＬ２は、行方向にメタル配線層Ｍ２において設けられる。ワード線ＷＬ０，ＷＬ１，ＷＬ２および選択ゲート線ＳＧ０，ＳＧ１，ＳＧ２は列方向にメタル配線層Ｍ２より下層のメタル配線層Ｍ１において設けられる。ソース線ＳＬ０，ＳＬ１，ＳＬ２は、ビット線ＢＬ０，ＢＬ１，ＢＬ２と略平行に配置される。ワード線ＷＬ０，ＷＬ１，ＷＬ２および選択ゲート線ＳＧ０，ＳＧ１，ＳＧ２は、ビット線ＢＬ０，ＢＬ１，ＢＬ２と略垂直に配置される。
【００３０】
メモリセルＭＣＡにおいて、ＮチャネルＭＯＳトランジスタＴＲ１Ａは、ビット線ＢＬ０およびワード線ＷＬ１の交点に対応して配置される。ＮチャネルＭＯＳトランジスタＴＲ２ＡおよびＴＲ３Ａは、ＮチャネルＭＯＳトランジスタＴＲ１Ａの両側にビット線ＢＬ０に沿って配置される。キャパシタＣＡは、ソース線ＳＬ０およびワード線ＷＬ１の交点に対応して配置される。ＮチャネルＭＯＳトランジスタＴＲ１ＡおよびキャパシタＣＡは、ワード線ＷＬ１に沿って配置される。
【００３１】
メモリセルＭＣＢにおいて、ＮチャネルＭＯＳトランジスタＴＲ１Ｂは、ビット線ＢＬ１およびワード線ＷＬ１の交点に対応して配置される。ＮチャネルＭＯＳトランジスタＴＲ２ＢおよびＴＲ３Ｂは、ＮチャネルＭＯＳトランジスタＴＲ１Ｂの両側にビット線ＢＬ１に沿って配置される。キャパシタＣＢは、ソース線ＳＬ１およびワード線ＷＬ１の交点に対応して配置される。ＮチャネルＭＯＳトランジスタＴＲ１ＢおよびキャパシタＣＢは、ワード線ＷＬ１に沿って配置される。
【００３２】
メモリセルＭＣＣにおける各素子の配置は、メモリセルＭＣＡのワード線ＷＬ１をワード線ＷＬ０に置き換え、選択ゲート線ＳＧ１を選択ゲート線ＳＧ０に置き換えた内容と同様である。メモリセルＭＣＥにおける各素子の配置は、メモリセルＭＣＡのワード線ＷＬ１をワード線ＷＬ２に置き換え、選択ゲート線ＳＧ１を選択ゲート線ＳＧ２に置き換えた内容と同様である。メモリセルＭＣＤにおける各素子の配置は、メモリセルＭＣＢのワード線ＷＬ１をワード線ＷＬ０に置き換え、選択ゲート線ＳＧ１を選択ゲート線ＳＧ０に置き換えた内容と同様である。メモリセルＭＣＦにおける各素子の配置は、メモリセルＭＣＢのワード線ＷＬ１をワード線ＷＬ２に置き換え、選択ゲート線ＳＧ１を選択ゲート線ＳＧ２に置き換えた内容と同様である。
【００３３】
図７は、図６のＶＩＩ−ＶＩＩ断面を示す断面図である。図８は、図６のＶＩＩＩ−ＶＩＩＩ断面を示す断面図である。図９は、図６のＩＸ−ＩＸ断面を示す断面図である。
【００３４】
図７〜図９を参照して、メモリセルキャパシタＣＡは、Ｐ＋型半導体領域３１と、Ｎ＋型半導体領域３２Ａと、Ｎ＋型半導体領域３２Ｂと、Ｎ＋型半導体領域３３と、Ｐ型半導体領域であるＰ型ボディ領域３４と、サリサイドにより形成される配線層ＭＴとを有する。配線層ＭＴは、Ｐ＋型半導体領域３１、Ｎ＋型半導体領域３２ＡおよびＮ＋型半導体領域３２Ｂ上に形成される。
【００３５】
Ｐ＋型半導体領域３１と、Ｎ＋型半導体領域３２Ａと、Ｎ＋型半導体領域３２Ｂと、Ｎ＋型半導体領域３３と、Ｐ型ボディ領域３４とは、図２および図３に示すＰ＋型半導体領域１と、Ｎ＋型半導体領域２Ａと、Ｎ＋型半導体領域２Ｂと、Ｎ＋型半導体領域３と、Ｐ型ボディ領域４とにそれぞれ対応している。
【００３６】
Ｐ＋型半導体領域３１は、Ｐ型ボディ領域３４に隣接する。また、Ｐ＋型半導体領域３１の表面と、Ｎ＋型半導体領域３２Ａの表面と、Ｎ＋型半導体領域３２Ｂの表面とは、配線層ＭＴによって電気的に接続される。そして、Ｎ＋型半導体領域３２Ａと、Ｎ＋型半導体領域３２Ｂと、Ｎ＋型半導体領域３３とは、ＳＴＩ分離領域によって絶縁分離されておらず、互いに接している。これにより、Ｐ型ボディ領域３４は、Ｐ＋型半導体領域３１を介してＮ＋型半導体領域３２Ａと、Ｎ＋型半導体領域３２Ｂと、Ｎ＋型半導体領域３３とに電気的に接続される。Ｎ＋型半導体領域３２Ａと、Ｎ＋型半導体領域３２Ｂとは、コンタクトＣＴを介してワード線ＷＬ１に接続される。
【００３７】
メモリセルキャパシタＣＢは、Ｐ＋型半導体領域３１と、Ｎ＋型半導体領域３２Ａと、Ｎ＋型半導体領域３２Ｂと、配線層ＭＴとをメモリセルキャパシタＣＡと共有している。その他の構成はメモリセルキャパシタＣＡと同様であるため、ここでは詳細な説明を繰り返さない。
【００３８】
図１０は、図６のＸ−Ｘ断面を示す断面図である。
図１０を参照して、ＮチャネルＭＯＳトランジスタＴＲ１Ａは、ドレインに相当するＮ＋型半導体領域４３と、ボディに相当するＰ型半導体領域４４と、ソースに相当するＮ＋型半導体領域４５と、ゲート電極Ｇ４２とを有する。ＮチャネルＭＯＳトランジスタＴＲ２Ａは、ドレインに相当するＮ＋型半導体領域４１と、ボディに相当するＰ型半導体領域４２と、ソースに相当するＮ＋型半導体領域４３と、ゲート電極Ｇ４１とを有する。ＮチャネルＭＯＳトランジスタＴＲ３Ａは、ドレインに相当するＮ＋型半導体領域４５と、ボディに相当するＰ型半導体領域４６と、ソースに相当するＮ＋型半導体領域４７と、ゲート電極Ｇ４３とを有する。Ｎ＋型半導体領域４３は、ＮチャネルＭＯＳトランジスタＴＲ１ＡおよびＴＲ２Ａで共有されている。Ｎ＋型半導体領域４５は、ＮチャネルＭＯＳトランジスタＴＲ１ＡおよびＴＲ３Ａで共有されている。
【００３９】
Ｎ＋型半導体領域４１は、コンタクトＣＴ、メタル配線層Ｍ１における配線およびビアＶ１を介してメタル配線層Ｍ２におけるビット線ＢＬ０に接続される。Ｎ＋型半導体領域４７は、コンタクトおよびメタル配線層Ｍ１における配線を介してメタル配線層Ｍ１におけるソース線ＳＬ０に接続される。
【００４０】
［動作］
次に、本発明の第１の実施の形態に係る半導体装置１０１がデータ書き込みを行なう際の動作について説明する。以下では、メモリセルＭＣＡおよびＭＣＢについて代表的に説明を行なう。
【００４１】
図１１は、本発明の第１の実施の形態に係る半導体装置１０１がデータ書き込みを行なう際の動作を示す各電圧制御線の電圧波形図である。ここでは、メモリセルＭＣＢがデータ書き込み対象であり、メモリセルＭＣＡがデータ書き込み対象ではない場合について説明する。
【００４２】
図１１を参照して、初期状態において、ビット線ＢＬ０，ＢＬ１、ソース線ＳＬ０，ＳＬ１、ワード線ＷＬ１、選択ゲート線ＳＧ１、浮遊ノードＦＧａ，ＦＧｂ、チャネルノードＣＨａ，ＣＨｂの電位はたとえば０Ｖである。ここで、チャネルノードは、ＮチャネルＭＯＳトランジスタＴＲ１のチャネル領域におけるノードである。たとえば、メモリセルＭＣＡ内のＮチャネルＭＯＳトランジスタＴＲ１ＡおよびＮチャネルＭＯＳトランジスタＴＲ２Ａの接点がチャネルノードに相当する。
【００４３】
時刻ｔ０において、メモリセルＭＣＡに対応するビット線ＢＬ０およびソース線ＳＬ０に書き込み阻止電圧Ｖｉｎｈが印加される。また、時刻ｔ０において、選択ゲート線ＳＧ１に書き込み阻止電圧Ｖｉｎｈが印加される。そうすると、チャネルノードＣＨａの電位がＶｉｎｈ−Ｖｔｈになる。ここで、Ｖｔｈは、ＮチャネルＭＯＳトランジスタＴＲ２Ａの閾値電圧である。また、データ書き込み対象であるメモリセルＭＣＢに対応するビット線ＢＬ１およびソース線ＳＬ１の電位は０Ｖに固定されている。なお、書き込み阻止電圧Ｖｉｎｈを印加するタイミングは、ビット線ＢＬ０およびソース線ＳＬ０と選択ゲート線ＳＧ１とで異なっていてもよい。
【００４４】
時刻ｔ１において、ワード線ＷＬ１にプログラム電圧Ｖｐｒｇが印加される。そうすると、ＭＯＳキャパシタＣＡおよびＣＢのカップリングによって、浮遊ノードＦＧａ，ＦＧｂの電位がそれぞれ上昇する。ここで、カップリング比率をＣＲＨとすると、浮遊ノードＦＧａ，ＦＧｂの電位は、それぞれＶｐｒｇ×ＣＲＨにまで上昇する。カップリング比率ＣＲＨは、ＭＯＳキャパシタＣの容量値とＮチャネルＭＯＳトランジスタＴＲ１のゲート電極およびボディ領域間の容量値との比で決まる。
【００４５】
ここで、ビット線ＢＬ０およびソース線ＳＬ０には書き込み阻止電圧Ｖｉｎｈが印加されていることから、ＮチャネルＭＯＳトランジスタＴＲ２Ａ，ＴＲ３Ａはオフ状態である。そうすると、ＮチャネルＭＯＳトランジスタＴＲ１Ａのボディ領域はフローティング状態となる。このため、メモリセルＭＣＡにおいて浮遊ノードＦＧａの電位が上昇すると、ＮチャネルＭＯＳトランジスタＴＲ１ＡのゲートカップリングによってチャネルノードＣＨａの電位が上昇する。したがって、メモリセルＭＣＡではＮチャネルＭＯＳトランジスタＴＲ１Ａのゲート酸化膜を介したＦＮトンネリング現象は発生しない。
【００４６】
また、メモリセルＭＣＡにおいて、ワード線ＷＬ１にプログラム電圧Ｖｐｒｇが印加された場合には、メモリセルＭＣＡ内のＮチャネルＭＯＳトランジスタＴＲ２Ａのチャネル電位が上昇する。そして、ＮチャネルＭＯＳトランジスタＴＲ１Ａのボディ領域は前述のようにフローティング状態であるため、ＮチャネルＭＯＳトランジスタＴＲ１Ａのボディ領域の電位も上昇する。
【００４７】
ここで、メモリセルＭＣＡでは、ソース線ＳＬ０およびビット線ＢＬ０の両方に書き込み阻止電圧Ｖｉｎｈが印加される。このため、ＮチャネルＭＯＳトランジスタＴＲ１Ａのボディ領域の電位およびチャネル電位が書き込み阻止電圧Ｖｉｎｈより低下することはない。したがって、Ｖｐｒｇ×ＣＲＨ−Ｖｉｎｈの電圧をＮチャネルＭＯＳトランジスタＴＲ１Ａのゲート酸化膜に印加してもＦＮトンネリングによる誤書き込みが発生しないレベルに書き込み阻止電圧Ｖｉｎｈを設定する必要がある。
【００４８】
一方、メモリセルＭＣＢにおいては、ビット線ＢＬ１およびソース線ＳＬ１の電位が０Ｖであるため、チャネルノードＣＨｂは０Ｖに固定されている。このため、ＮチャネルＭＯＳトランジスタＴＲ１Ｂのゲート酸化膜には、Ｖｐｒｇ×ＣＲＨの電圧が印加される。ここで、プログラム電圧Ｖｐｒｇが十分大きく、かつカップリング比率ＣＲＨが大きい場合には、ＮチャネルＭＯＳトランジスタＴＲ１Ｂのゲート酸化膜においてＦＮトンネリング現象が発生し、チャネルノードＣＨｂから浮遊ノードＦＧｂへ電子が注入される。この電子の注入により、浮遊ノードＦＧｂの電位が低下する。その結果、ワード線ＷＬ１から見たメモリセルＭＣＢの閾値電圧が上昇する。
【００４９】
次に、時刻ｔ２において、ワード線ＷＬ１へのプログラム電圧Ｖｐｒｇの印加が停止され、ワード線ＷＬ１の電位が０Ｖになる。そうすると、浮遊ノードＦＧａの電位は０Ｖになり、浮遊ノードＦＧｂの電位は負電位になる。あるいは、浮遊ノードＦＧｂの電位が浮遊ノードＦＧａの電位より低くなる。その結果、チャネルノードＣＨａの電位がＶｉｎｈ−Ｖｔｈとなる。
【００５０】
次に、時刻ｔ３において、ビット線ＢＬ０、ソース線ＳＬ０および選択ゲート線ＳＧ１への書き込み阻止電圧Ｖｉｎｈの印加が停止され、ビット線ＢＬ０、ソース線ＳＬ０および選択ゲート線ＳＧ１の電位が０Ｖになる。そうすると、チャネルノードＣＨａの電位が０Ｖとなる。
【００５１】
図１２は、本発明の第１の実施の形態に係る半導体装置１０１がデータ書き込みを行なう際の各電圧制御線に印加されるプログラムパルス電圧の一例を示す図である。
【００５２】
図１２を参照して、ビット線ＢＬ０およびソース線ＳＬ０に５Ｖの書き込み阻止電圧Ｖｉｎｈが印加される。また、選択ゲート線ＳＧ１に５Ｖの書き込み阻止電圧Ｖｉｎｈが印加される。また、ワード線ＷＬ１に１０Ｖのプログラム電圧Ｖｐｒｇが印加される。ビット線ＢＬ１、ソース線ＳＬ１、ワード線ＷＬ０，ＷＬ２、選択ゲート線ＳＧ０，ＳＧ２の電位は０Ｖに固定される。
【００５３】
データ書き込み対象でないメモリセルＭＣＡにおいて、ＮチャネルＭＯＳトランジスタＴＲ１Ａのゲート酸化膜に印加される可能性のある最大電圧は、Ｖｐｒｇ×ＣＲＨ−Ｖｉｎｈである１０Ｖ×１−５Ｖ＝５Ｖとなる。ＮチャネルＭＯＳトランジスタＴＲ１Ａは、ゲート酸化膜に５Ｖが印加されても誤書き込みされない、すなわちＦＮトンネリング減少が生じない電位関係になるように設計される。
【００５４】
図１３は、本発明の第１の実施の形態に係る半導体装置１０１がデータ消去を行なう際の動作を示す各電圧制御線の電圧波形図である。ここでは、ワード線ＷＬ１に接続されるメモリセルＭＣＡおよびＭＣＢがデータ消去対象である場合について説明する。
【００５５】
図１３を参照して、メモリセルＭＣＡおよびＭＣＢは一括に消去される。初期状態において、ビット線ＢＬ０，ＢＬ１、ソース線ＳＬ０，ＳＬ１、ワード線ＷＬ１、選択ゲート線ＳＧ１、浮遊ノードＦＧａ，ＦＧｂ、チャネルノードＣＨａ，ＣＨｂの電位はたとえば０Ｖである。
【００５６】
時刻ｔ４において、メモリセルＭＣＡに対応するビット線ＢＬ０およびソース線ＳＬ０ならびにメモリセルＭＣＢに対応するビット線ＢＬ１およびソース線ＳＬ１の電位は０Ｖに固定されている。また、時刻ｔ４において、選択ゲート線ＳＧ１に電圧Ｖｔｒｎが印加される。そうすると、ＮチャネルＭＯＳトランジスタＴＲ２Ａ，ＴＲ３Ａ，ＴＲ２Ｂ，ＴＲ３Ｂがオン状態となり、ビット線ＢＬ０，ＢＬ１，ソース線ＳＬ０，ＳＬ１の０Ｖの電位がＮチャネルＭＯＳトランジスタＴＲ１Ａ，ＴＲ１Ｂのソースおよびドレインに伝達する。
【００５７】
次に、時刻ｔ５において、ワード線ＷＬ１に負の消去電圧Ｖｅｒｓが印加される。そうすると、浮遊ノードＦＧａ，ＦＧｂの電位がＶｅｒｓ×ＣＲＨまで下がる。このとき、ＮチャネルＭＯＳトランジスタＴＲ１Ａ，ＴＲ１Ｂのソースおよびドレインは０Ｖに固定されているので、ＮチャネルＭＯＳトランジスタＴＲ１Ａ，ＴＲ１Ｂのゲート−ドレイン間、およびゲート−ソース間でＦＮトンネリング現象が発生するため、浮遊ゲートＦＧａ，ＦＧｂ内の電子が引き抜かれる。この電子の引き抜きにより、浮遊ゲートＦＧａ，ＦＧｂの電位が上昇する。その結果、メモリセルＭＣＡ，ＭＣＢの閾値電圧が下がる。
【００５８】
次に、時刻ｔ６において、ワード線ＷＬ１への消去電圧Ｖｅｒｓの印加が停止され、ワード線ＷＬ１の電位が０Ｖになる。そうすると、ＦＮトンネリング現象により引き抜かれた電子の量に対応して浮遊ノードＦＧａ，ＦＧｂの電位が上昇する。
【００５９】
次に、時刻ｔ７において、選択ゲート線ＳＧ１への電圧Ｖｔｒｎの印加が停止され、選択ゲート線ＳＧ１の電位が０Ｖになる。
【００６０】
図１４は、本発明の第１の実施の形態に係る半導体装置１０１がデータ消去を行なう際の各電圧制御線に印加される消去パルス電圧の一例を示す図である。
【００６１】
図１４を参照して、選択ゲート線ＳＧ１に２Ｖの電圧Ｖｔｒｎが印加される。ワード線ＷＬ１に−１０Ｖの消去電圧Ｖｅｒｓが印加される。ビット線ＢＬ０，ＢＬ１、ソース線ＳＬ０，ＳＬ１、ワード線ＷＬ０，ＷＬ２、選択ゲート線ＳＧ０，ＳＧ２の電位は０Ｖに固定される。
【００６２】
図１５は、本発明の第１の実施の形態に係る半導体装置１０１におけるメモリセルの閾値電圧分布を示す図である。
【００６３】
図１５を参照して、本発明の第１の実施の形態に係る半導体装置１０１では、たとえば、ワード線ＷＬから見たメモリセルＭＣの閾値電圧が高くなった状態を書き込み状態（プログラム状態）とし、閾値電圧が低くなった状態を消去状態としている。
【００６４】
ここで、データ読み出し時のワード線ＷＬの電位が０Ｖに保持されるとすると、ワード線ＷＬの電位である０Ｖを境目に、メモリセルＭＣの閾値電圧が負であればメモリセルＭＣを通して電流が流れ、閾値電圧が正であればメモリセルＭＣを通して電流は流れない。これにより、メモリセルＭＣの記憶データが”０”であるか”１”であるかを判定することができる。
【００６５】
図１６は、本発明の第１の実施の形態に係る半導体装置１０１がデータ読み出しを行なう際の動作を示す各電圧制御線の電圧波形図である。ここでは、メモリセルＭＣＡおよびＭＣＢがデータ読み出し対象である場合について説明する。
【００６６】
図１６を参照して、初期状態において、ビット線ＢＬ０，ＢＬ１、ソース線ＳＬ０，ＳＬ１、ワード線ＷＬ１、選択ゲート線ＳＧ１の電位はたとえば０Ｖである。
【００６７】
時刻ｔ８において、ビット線ＢＬ０，ＢＬ１はプリチャージされて電位がプリチャージ電圧Ｖｐｃｇに上昇する。また、選択ゲート線ＳＧ１に電圧Ｖｒｄが印加される。そうすると、ＮチャネルＭＯＳトランジスタＴＲ２Ａ，ＴＲ３Ａ，ＴＲ２Ｂ，ＴＲ３Ｂがオン状態となる。
【００６８】
ここで、メモリセルＭＣＡはプログラム状態すなわち書き込み状態であり、メモリセルＭＣＢは消去状態であると仮定する。メモリセルＭＣＡでは、閾値電圧がワード線ＷＬ１の電圧より大きいことから、ＮチャネルＭＯＳトランジスタＴＲ１Ａはオフ状態である。このため、ビット線ＢＬ０およびソース線ＳＬ０間で電流が流れないことから、時刻ｔ８から時刻ｔ９にかけてビット線ＢＬ０の電位は下がらずプリチャージ電圧Ｖｐｃｇのままである。一方、メモリセルＭＣＢでは、閾値電圧がワード線ＷＬ１の電圧より小さいことから、ＮチャネルＭＯＳトランジスタＴＲ１Ｂはオン状態である。このため、ビット線ＢＬ１およびソース線ＳＬ１間に電流が流れることから、ビット線ＢＬ１の電位がプリチャージ電圧Ｖｐｃｇより小さくなる。したがって、時刻ｔ９におけるビット線ＢＬ０およびＢＬ１の電位を判定することで、メモリセルＭＣＡおよびＭＣＢの記憶データを読み出すことができる。
【００６９】
次に、時刻ｔ９から時刻ｔ１０にかけてビット線ＢＬ０，ＢＬ１がディスチャージされて電位が０Ｖになる。そして、選択ゲート線ＳＧ１への電圧Ｖｒｄの印加が停止され、選択ゲート線ＳＧ１の電位が０Ｖになる。
【００７０】
ところで、非特許文献１記載の不揮発性メモリセルのようにバルク基板を用いる構成では、３個の素子が形成されるＮ型ウェルをＳＴＩによって絶縁分離し、Ｎ型ウェルへの印加電圧を別々に制御する必要がある。このため、セルサイズが大きくなってしまい、大容量化を図ることができないという問題点があった。しかしながら、本発明の第１の実施の形態に係る半導体装置１０１では、メモリセルＭＣにおいて、複数個のＮチャネルＭＯＳトランジスタＴＲと、ＭＯＳキャパシタＣとがＳＯＩ構造を有する。すなわち、ＳＯＩ構造では各素子の基板が絶縁分離されているため、別途各素子の基板領域を絶縁分離する必要がないことから、セルサイズを大きくすることなく各素子の基板電位を独立に制御することが可能となる。
【００７１】
また、本発明の第１の実施の形態に係る半導体装置１０１では、メモリセルＭＣはフローティングゲートを備えない構成であることから、通常のＣＭＯＳプロセス工程に、フローティングゲートを形成するためのプロセス工程を追加する必要がない。
【００７２】
したがって、本発明の第１の実施の形態に係る半導体装置１０１では、データを不揮発的に記憶するとともに、プロセス工程数の増加を防ぎ、かつ小型化を図ることができる。
【００７３】
また、ＭＯＳキャパシタＣのＰ型ボディ領域は電位が固定されている、すなわちＰ型ボディ領域はＰ＋型半導体領域を介してワード線に接続されている。このような構成により、蓄積型および反転型の両方の特性を有するキャパシタを、ＭＯＳ構造を有する各素子の基板を分離する方法で実現する必要がないことから、ＭＯＳキャパシタＣを小面積で形成することができる。
【００７４】
また、本発明の第１の実施の形態に係る半導体装置１０１では、ＮチャネルＭＯＳトランジスタＴＲは、完全分離型のＳＯＩ構造を有する。このため、ＮチャネルＭＯＳトランジスタＴＲのＰ型ボディ領域はフローティング状態である。
【００７５】
ここで、データ書き込み対象でないメモリセルＭＣにおけるＮチャネルＭＯＳトランジスタＴＲ３のソース電位を０Ｖにしていると、ＮチャネルＭＯＳトランジスタＴＲ３がオフ状態であっても、ＮチャネルＭＯＳトランジスタＴＲ３のＰ型ボディ領域の電位変動によってビット線ＢＬからソース線ＳＬへ電流が流れ、ビット線ＢＬに印加されている書き込み阻止電圧が低下してしまう場合がある。
【００７６】
しかしながら、本発明の第１の実施の形態に係る半導体装置１０１は、メモリセルＭＣの行に対応して配置される複数本のソース線ＳＬを備える。すなわち、ソース線ＳＬをビット線ＢＬごとに配置し、データ書き込み対象でないメモリセルＭＣに対応するソース線ＳＬには書き込み阻止電圧を印加し、データ書き込み対象のメモリセルＭＣに対応するソース線ＳＬには０Ｖを印加する。このような構成により、データ書き込み対象でないメモリセルＭＣにおいて、ビット線ＢＬに印加されている書き込み阻止電圧が低下してしまうことを防ぐことができ、データの誤書き込みを防ぐことができる。
【００７７】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００７８】
＜第２の実施の形態＞
［構成および基本動作］
本実施の形態は、第１の実施の形態に係る半導体装置と比べてソース線がビット線ごとに配置されておらず共用される半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。
【００７９】
図１７（ａ）は、本発明の第２の実施の形態に係る半導体装置１０２の構成を示す回路図である。（ｂ）は、ＮチャネルＭＯＳトランジスタＴＲ２３の構成を示す図である。以下では、ビット線ＢＬの延在方向を行方向と称し、ワード線ＷＬの延在方向を列方向と称する。
【００８０】
図１７（ａ）を参照して、半導体装置１０２は、行列状に配置された複数個のメモリセルと、メモリセルの行に対応して配置される複数本のビット線ＢＬと、メモリセルの列に対応して配置される複数本のワード線ＷＬ、複数本のソース線ＳＬ、複数本の選択ゲート線ＳＧＤおよび複数本の選択ゲート線ＳＧＳとを備える。図１７（ａ）では、代表的にメモリセルＭＣＡ，ＭＣＢ，ＭＣＣ，ＭＣＤ，ＭＣＥ，ＭＣＦと、ビット線ＢＬ０，ＢＬ１と、ワード線ＷＬ０，ＷＬ１，ＷＬ２と、選択ゲート線ＳＧＤ０，ＳＧＤ１，ＳＧＤ２と、選択ゲート線ＳＧＳ０，ＳＧＳ１，ＳＧＳ２とを示す。以下では、複数個のメモリセルをメモリセルＭＣと総称し、複数本のビット線、ワード線、選択ゲート線をそれぞれビット線ＢＬ、ワード線ＷＬ、選択ゲート線ＳＧＤ、選択ゲート線ＳＧＳと総称する場合がある。
【００８１】
メモリセルＭＣＡは、ＭＯＳキャパシタＣＡと、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＴＲ１Ａ，ＴＲ２Ａ，ＴＲ２３Ａとを含む。メモリセルＭＣＢは、ＭＯＳキャパシタＣＢと、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＴＲ１Ｂ，ＴＲ２Ｂ，ＴＲ２３Ｂとを含む。メモリセルＭＣＣは、ＭＯＳキャパシタＣＣと、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＴＲ１Ｃ，ＴＲ２Ｃ，ＴＲ２３Ｃとを含む。メモリセルＭＣＤは、ＭＯＳキャパシタＣＤと、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＴＲ１Ｄ，ＴＲ２Ｄ，ＴＲ２３Ｄとを含む。メモリセルＭＣＥは、ＭＯＳキャパシタＣＥと、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＴＲ１Ｅ，ＴＲ２Ｅ，ＴＲ２３Ｅとを含む。メモリセルＭＣＦは、ＭＯＳキャパシタＣＦと、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＴＲ１Ｆ，ＴＲ２Ｆ，ＴＲ２３Ｆとを含む。
【００８２】
以下、ＭＯＳキャパシタＣＡ，ＣＢ，ＣＣ，ＣＤ，ＣＥ，ＣＦをＭＯＳキャパシタＣと総称する場合がある。ＮチャネルＭＯＳトランジスタＴＲ１Ａ，ＴＲ１Ｂ，ＴＲ１Ｃ，ＴＲ１Ｄ，ＴＲ１Ｅ，ＴＲ１ＦをＮチャネルＭＯＳトランジスタＴＲ１と総称し、ＮチャネルＭＯＳトランジスタＴＲ２Ａ，ＴＲ２Ｂ，ＴＲ２Ｃ，ＴＲ２Ｄ，ＴＲ２Ｅ，ＴＲ２ＦをＮチャネルＭＯＳトランジスタＴＲ２と総称し、ＮチャネルＭＯＳトランジスタＴＲ２３Ａ，ＴＲ２３Ｂ，ＴＲ２３Ｃ，ＴＲ２３Ｄ，ＴＲ２３Ｅ，ＴＲ２３ＦをＮチャネルＭＯＳトランジスタＴＲ２３と総称する場合がある。また、ＮチャネルＭＯＳトランジスタＴＲ１，ＴＲ２，ＴＲ２３をＮチャネルＭＯＳトランジスタＴＲと総称する場合がある。
【００８３】
メモリセルＭＣＡにおいて、ＭＯＳキャパシタＣＡのゲート電極がＮチャネルＭＯＳトランジスタＴＲ１Ａのゲート電極に接続され、ＭＯＳキャパシタＣＡのドレイン、ソースおよびボディがワード線ＷＬ１に接続される。ＮチャネルＭＯＳトランジスタＴＲ１ＡのドレインがＮチャネルＭＯＳトランジスタＴＲ２Ａのソースに接続され、ソースがＮチャネルＭＯＳトランジスタＴＲ２３Ａのドレインに接続される。ＮチャネルＭＯＳトランジスタＴＲ２Ａのドレインがビット線ＢＬ０に接続され、ゲートが選択ゲート線ＳＧＤ１に接続される。ＮチャネルＭＯＳトランジスタＴＲ２３Ａのソースがソース線ＳＬ０に接続され、ゲートが選択ゲート線ＳＧＳ１に接続される。ＭＯＳキャパシタＣＡのゲート電極とＮチャネルＭＯＳトランジスタＴＲ１Ａのゲート電極との接続点がフローティングゲートに相当する浮遊ノードＦＧａである。
【００８４】
メモリセルＭＣＢにおいて、ＭＯＳキャパシタＣＢのゲート電極がＮチャネルＭＯＳトランジスタＴＲ１Ｂのゲート電極に接続され、ＭＯＳキャパシタＣＢのドレイン、ソースおよびボディがワード線ＷＬ１に接続される。ＮチャネルＭＯＳトランジスタＴＲ１ＢのドレインがＮチャネルＭＯＳトランジスタＴＲ２Ｂのソースに接続され、ソースがＮチャネルＭＯＳトランジスタＴＲ２３Ｂのドレインに接続される。ＮチャネルＭＯＳトランジスタＴＲ２Ｂのドレインがビット線ＢＬ１に接続され、ゲートが選択ゲート線ＳＧＤ１に接続される。ＮチャネルＭＯＳトランジスタＴＲ２３Ｂのソースがソース線ＳＬ１に接続され、ゲートが選択ゲート線ＳＧＳ１に接続される。ＭＯＳキャパシタＣＢのゲート電極とＮチャネルＭＯＳトランジスタＴＲ１Ｂのゲート電極との接続点がフローティングゲートに相当する浮遊ノードＦＧｂである。
【００８５】
メモリセルＭＣＣの接続構成は、メモリセルＭＣＡのワード線ＷＬ１をワード線ＷＬ０に置き換え、選択ゲート線ＳＧＤ１およびＳＧＳ１を選択ゲート線ＳＧＤ０およびＳＧＳ０に置き換えた内容と同様である。メモリセルＭＣＥの接続構成は、メモリセルＭＣＡのワード線ＷＬ１をワード線ＷＬ２に置き換え、選択ゲート線ＳＧＤ１およびＳＧＳ１を選択ゲート線ＳＧＤ２およびＳＧＳ２に置き換えた内容と同様である。メモリセルＭＣＤの接続構成は、メモリセルＭＣＢのワード線ＷＬ１をワード線ＷＬ０に置き換え、選択ゲート線ＳＧＤ１およびＳＧＳ１を選択ゲート線ＳＧＤ０およびＳＧＳ０に置き換えた内容と同様である。メモリセルＭＣＦの接続構成は、メモリセルＭＣＢのワード線ＷＬ１をワード線ＷＬ２に置き換え、選択ゲート線ＳＧＤ１およびＳＧＳ１を選択ゲート線ＳＧＤ２およびＳＧＳ２に置き換えた内容と同様である。以下、浮遊ノードＦＧａ，ＦＧｂ，ＦＧｃ，ＦＧｄ，ＦＧｅ，ＦＧｆを浮遊ノードＦＧと総称する場合がある。
【００８６】
図１７（ｂ）を参照して、ＮチャネルＭＯＳトランジスタＴＲ２３のボディは、ＮチャネルＭＯＳトランジスタＴＲ２３のソースに電気的に接続される。すなわち、ＮチャネルＭＯＳトランジスタＴＲ２３Ａ，ＴＲ２３Ｂ，ＴＲ２３Ｃ，ＴＲ２３Ｄ，ＴＲ２３Ｅ，ＴＲ２３Ｆの各々のボディは、ソース線ＳＬに電気的に接続される。
【００８７】
図１８は、本発明の第２の実施の形態に係る半導体装置１０２のレイアウトを概略的に示す図である。図１８では、代表的にメモリセルＭＣＡおよびＭＣＢに対応する領域をそれぞれ点線で囲んでいる。
【００８８】
図１８を参照して、ビット線ＢＬ０，ＢＬ１，ＢＬ２は、行方向にメタル配線層Ｍ２において設けられる。ワード線ＷＬ０，ＷＬ１，ＷＬ２、ソース線ＳＬおよび選択ゲート線ＳＧＤ０，ＳＧＤ１，ＳＧＤ２，ＳＧＳ０，ＳＧＳ１，ＳＧＳ２は列方向にメタル配線層Ｍ２より下層のメタル配線層Ｍ１において設けられる。ワード線ＷＬ０，ＷＬ１，ＷＬ２、ソース線ＳＬおよび選択ゲート線ＳＧＤ０，ＳＧＤ１，ＳＧＤ２，ＳＧＳ０，ＳＧＳ１，ＳＧＳ２は、ビット線ＢＬ０，ＢＬ１，ＢＬ２と略垂直に配置される。
【００８９】
メモリセルＭＣＡにおいて、ＮチャネルＭＯＳトランジスタＴＲ１Ａは、ビット線ＢＬ０およびワード線ＷＬ１の交点に対応して配置される。ＮチャネルＭＯＳトランジスタＴＲ２ＡおよびＴＲ２３Ａは、ＮチャネルＭＯＳトランジスタＴＲ１Ａの両側にビット線ＢＬ０に沿って配置される。ＮチャネルＭＯＳトランジスタＴＲ１ＡおよびキャパシタＣＡは、ワード線ＷＬ１に沿って配置される。
【００９０】
メモリセルＭＣＢにおいて、ＮチャネルＭＯＳトランジスタＴＲ１Ｂは、ビット線ＢＬ１およびワード線ＷＬ１の交点に対応して配置される。ＮチャネルＭＯＳトランジスタＴＲ２ＢおよびＴＲ２３Ｂは、ＮチャネルＭＯＳトランジスタＴＲ１Ｂの両側にビット線ＢＬ１に沿って配置される。ＮチャネルＭＯＳトランジスタＴＲ１ＢおよびキャパシタＣＢは、ワード線ＷＬ１に沿って配置される。
【００９１】
ＮチャネルＭＯＳトランジスタＴＲ２３のボディ領域およびソース領域を電気的に接続するための部分分離領域ＰＳＰは、ソース線ＳＬおよびビット線ＢＬの交点に対応して配置される。また、部分分離領域ＰＳＰは、２行２列の４個のメモリセルＭＣで共有される。
【００９２】
図１９は、図１８のＸＩＸ−ＸＩＸ断面を示す断面図である。図２０は、図１８のＸＸ−ＸＸ断面を示す断面図である。図２１は、図１８のＸＸＩ−ＸＸＩ断面を示す断面図である。
【００９３】
図１９〜図２１を参照して、半導体装置１０２は、Ｐ＋型半導体領域５１と、Ｐ型半導体領域５２と、Ｐ型半導体領域６１と、Ｎ＋型半導体領域６２と、ＳＴＩ分離領域ＳＰＡと、ＳＴＩ分離領域ＳＰＢとを備える。Ｐ型半導体領域６１は、ＮチャネルＭＯＳトランジスタＴＲ２３のボディ領域に相当する。Ｎ＋型半導体領域６２は、ＮチャネルＭＯＳトランジスタＴＲ２３のドレイン領域またはソース領域に相当する。
【００９４】
ＳＴＩ分離領域ＳＰＡは、活性層５において形成され、各素子に対応する活性領域を分離する。ＳＴＩ分離領域ＳＰＢは、活性層５の表面に、酸化膜６と間隔をあけて形成される。
【００９５】
Ｐ型半導体領域５２は、ＮチャネルＭＯＳトランジスタＴＲ２３のＰ型ボディ領域６１に隣接し、ＳＴＩ分離領域ＳＰＢと酸化膜６との間の領域を含むように形成される。Ｐ型半導体領域５２は、ＮチャネルＭＯＳトランジスタＴＲ２３のＰ型ボディ領域６１と同じ導電型を有する。Ｐ＋型半導体領域５１は、活性層５の表面に形成され、かつＰ型半導体領域５２上に形成される。
【００９６】
また、半導体装置１０２は、部分分離領域ＰＳＰ内のＰ＋型半導体領域５１とソース線ＳＬとを接続するコンタクトＣＴ５１と、ＮチャネルＭＯＳトランジスタＴＲ２３のＮ＋型半導体領域６２とソース線ＳＬとを接続するコンタクトＣＴ６２とを備える。すなわち、ＮチャネルＭＯＳトランジスタＴＲ２３のＰ型ボディ領域６１は、Ｐ型半導体領域５２、Ｐ＋型半導体領域５１およびソース線ＳＬを介してＮチャネルＭＯＳトランジスタＴＲ２３のＮ＋型半導体領域６２に電気的に接続される。
【００９７】
［動作］
次に、本発明の第２の実施の形態に係る半導体装置１０２がデータ書き込みを行なう際の動作について説明する。以下では、メモリセルＭＣＡおよびＭＣＢについて代表的に説明を行なう。
【００９８】
図２２は、本発明の第２の実施の形態に係る半導体装置１０２がデータ書き込みを行なう際の動作を示す各電圧制御線の電圧波形図である。ここでは、メモリセルＭＣＢがデータ書き込み対象であり、メモリセルＭＣＡがデータ書き込み対象ではない場合について説明する。
【００９９】
図２２を参照して、初期状態において、ビット線ＢＬ０，ＢＬ１、ソース線ＳＬ、ワード線ＷＬ１、選択ゲート線ＳＧＤ１およびＳＧＳ１、浮遊ノードＦＧａ，ＦＧｂ、チャネルノードＣＨａ，ＣＨｂの電位はたとえば０Ｖである。ここで、チャネルノードは、ＮチャネルＭＯＳトランジスタＴＲ１のチャネル領域におけるノードである。たとえば、メモリセルＭＣＡ内のＮチャネルＭＯＳトランジスタＴＲ１ＡおよびＮチャネルＭＯＳトランジスタＴＲ２Ａの接点がチャネルノードに相当する。
【０１００】
時刻ｔ０において、メモリセルＭＣＡに対応するビット線ＢＬ０に書き込み阻止電圧Ｖｉｎｈが印加される。また、時刻ｔ０において、選択ゲート線ＳＧＤ１に書き込み阻止電圧Ｖｉｎｈが印加される。そうすると、チャネルノードＣＨａの電位がＶｉｎｈ−Ｖｔｈになる。ここで、Ｖｔｈは、ＮチャネルＭＯＳトランジスタＴＲ２Ａの閾値電圧である。また、データ書き込み対象であるメモリセルＭＣＢに対応するビット線ＢＬ１の電位は０Ｖに固定されている。なお、書き込み阻止電圧Ｖｉｎｈを印加するタイミングは、ビット線ＢＬ０と選択ゲート線ＳＧＤ１とで異なっていてもよい。
【０１０１】
時刻ｔ１において、ワード線ＷＬ１にプログラム電圧Ｖｐｒｇが印加される。そうすると、ＭＯＳキャパシタＣＡおよびＣＢのカップリングによって、浮遊ノードＦＧａ，ＦＧｂの電位がそれぞれ上昇する。ここで、カップリング比率をＣＲＨとすると、浮遊ノードＦＧａ，ＦＧｂの電位は、それぞれＶｐｒｇ×ＣＲＨにまで上昇する。カップリング比率ＣＲＨは、ＭＯＳキャパシタＣの容量値とＮチャネルＭＯＳトランジスタＴＲ１のゲート電極およびボディ領域間の容量値との比で決まる。
【０１０２】
ここで、ビット線ＢＬ０には書き込み阻止電圧Ｖｉｎｈが印加されていることから、ＮチャネルＭＯＳトランジスタＴＲ２Ａはオフ状態である。また、選択ゲート線ＳＧＳ１の電位は０Ｖであることから、ＮチャネルＭＯＳトランジスタＴＲ２３Ａはオフ状態である。そうすると、ＮチャネルＭＯＳトランジスタＴＲ１Ａのボディ領域はフローティング状態となる。このため、メモリセルＭＣＡにおいて浮遊ノードＦＧａの電位が上昇すると、ＮチャネルＭＯＳトランジスタＴＲ１ＡのゲートカップリングによってチャネルノードＣＨａの電位が上昇する。したがって、メモリセルＭＣＡではＮチャネルＭＯＳトランジスタＴＲ１Ａのゲート酸化膜を介したＦＮトンネリング現象は発生しない。
【０１０３】
また、メモリセルＭＣＡにおいて、ワード線ＷＬ１にプログラム電圧Ｖｐｒｇが印加された場合には、メモリセルＭＣＡ内のＮチャネルＭＯＳトランジスタＴＲ２Ａのチャネル電位が上昇する。そして、ＮチャネルＭＯＳトランジスタＴＲ１Ａのボディ領域は前述のようにフローティング状態であるため、ＮチャネルＭＯＳトランジスタＴＲ１Ａのボディ領域の電位も上昇する。
【０１０４】
ここで、メモリセルＭＣＡでは、ＮチャネルＭＯＳトランジスタＴＲ２３Ａのボディは前述の部分分離領域ＰＳＰによってソース線ＳＬの電位である０Ｖに固定されている。このため、ＮチャネルＭＯＳトランジスタＴＲ２３Ａはオフ状態であることから、ビット線ＢＬ０に印加されている書き込み阻止電圧ＶｉｎｈがＮチャネルＭＯＳトランジスタＴＲ２３Ａを通して流れる電流によって低下することはない。ビット線ＢＬ０に接続されるＮチャネルＭＯＳトランジスタＴＲ２Ａのボディはフローティング状態であるが、ビット線ＢＬ０に書き込み阻止電圧Ｖｉｎｈが印加されているため、ＮチャネルＭＯＳトランジスタＴＲ１Ａのボディ領域の電位およびチャネル電位が書き込み阻止電圧Ｖｉｎｈより低下することはない。したがって、Ｖｐｒｇ×ＣＲＨ−Ｖｉｎｈの電圧をＮチャネルＭＯＳトランジスタＴＲ１Ａのゲート酸化膜に印加してもＦＮトンネリングによる誤書き込みが発生しないレベルに書き込み阻止電圧Ｖｉｎｈを設定する必要がある。
【０１０５】
一方、メモリセルＭＣＢにおいては、ビット線ＢＬ１およびソース線ＳＬの電位が０Ｖであるため、チャネルノードＣＨｂは０Ｖに固定されている。このため、ＮチャネルＭＯＳトランジスタＴＲ１Ｂのゲート酸化膜には、Ｖｐｒｇ×ＣＲＨの電圧が印加される。ここで、プログラム電圧Ｖｐｒｇが十分大きく、かつカップリング比率ＣＲＨが大きい場合には、ＮチャネルＭＯＳトランジスタＴＲ１Ｂのゲート酸化膜においてＦＮトンネリング現象が発生し、チャネルノードＣＨｂから浮遊ノードＦＧｂへ電子が注入される。この電子の注入により、浮遊ノードＦＧｂの電位が低下する。その結果、ワード線ＷＬ１から見たメモリセルＭＣＢの閾値電圧が上昇する。
【０１０６】
次に、時刻ｔ２において、ワード線ＷＬ１へのプログラム電圧Ｖｐｒｇの印加が停止され、ワード線ＷＬ１の電位が０Ｖになる。そうすると、浮遊ノードＦＧａの電位は０Ｖになり、浮遊ノードＦＧｂの電位は負電位になる。あるいは、浮遊ノードＦＧｂの電位が浮遊ノードＦＧａの電位より低くなる。その結果、チャネルノードＣＨａの電位がＶｉｎｈ−Ｖｔｈとなる。
【０１０７】
次に、時刻ｔ３において、ビット線ＢＬ０および選択ゲート線ＳＧＤ１への書き込み阻止電圧Ｖｉｎｈの印加が停止され、ビット線ＢＬ０および選択ゲート線ＳＧＤ１の電位が０Ｖになる。そうすると、チャネルノードＣＨａの電位が０Ｖとなる。
【０１０８】
図２３は、本発明の第２の実施の形態に係る半導体装置１０２がデータ書き込みを行なう際の各電圧制御線に印加されるプログラムパルス電圧の一例を示す図である。
【０１０９】
図２３を参照して、ビット線ＢＬ０に５Ｖの書き込み阻止電圧Ｖｉｎｈが印加される。また、選択ゲート線ＳＧＤ１に５Ｖの書き込み阻止電圧Ｖｉｎｈが印加される。また、ワード線ＷＬ１に１０Ｖのプログラム電圧Ｖｐｒｇが印加される。ビット線ＢＬ１、ソース線ＳＬ、ワード線ＷＬ０，ＷＬ２、選択ゲート線ＳＧＤ０，ＳＧＤ２およびＳＧＳ０，ＳＧＳ１，ＳＧＳ２の電位は０Ｖに固定される。
【０１１０】
データ書き込み対象でないメモリセルＭＣＡにおいて、ＮチャネルＭＯＳトランジスタＴＲ１Ａのゲート酸化膜に印加される可能性のある最大電圧は、Ｖｐｒｇ×ＣＲＨ−Ｖｉｎｈである１０Ｖ×１−５Ｖ＝５Ｖとなる。ＮチャネルＭＯＳトランジスタＴＲ１Ａは、ゲート酸化膜に５Ｖが印加されても誤書き込みされない、すなわちＦＮトンネリング減少が生じない電位関係になるように設計される。
【０１１１】
図２４は、本発明の第２の実施の形態に係る半導体装置１０２がデータ消去を行なう際の動作を示す各電圧制御線の電圧波形図である。ここでは、ワード線ＷＬ１に接続されるメモリセルＭＣＡおよびＭＣＢがデータ消去対象である場合について説明する。
【０１１２】
図２４を参照して、メモリセルＭＣＡおよびＭＣＢは一括に消去される。初期状態において、ビット線ＢＬ０，ＢＬ１、ソース線ＳＬ、ワード線ＷＬ１、選択ゲート線ＳＧＤ１およびＳＧＳ１、浮遊ノードＦＧａ，ＦＧｂ、チャネルノードＣＨａ，ＣＨｂの電位はたとえば０Ｖである。
【０１１３】
時刻ｔ４において、メモリセルＭＣＡに対応するビット線ＢＬ０、メモリセルＭＣＢに対応するビット線ＢＬ１、およびソース線ＳＬの電位は０Ｖに固定されている。また、時刻ｔ４において、選択ゲート線ＳＧＤ１およびＳＧＳ１に電圧Ｖｔｒｎが印加される。そうすると、ＮチャネルＭＯＳトランジスタＴＲ２Ａ，ＴＲ２３Ａ，ＴＲ２Ｂ，ＴＲ２３Ｂがオン状態となり、ビット線ＢＬ０，ＢＬ１，ソース線ＳＬの０Ｖの電位がＮチャネルＭＯＳトランジスタＴＲ１Ａ，ＴＲ１Ｂのソースおよびドレインに伝達する。
【０１１４】
次に、時刻ｔ５において、ワード線ＷＬ１に負の消去電圧Ｖｅｒｓが印加される。そうすると、浮遊ノードＦＧａ，ＦＧｂの電位がＶｅｒｓ×ＣＲＨまで下がる。このとき、ＮチャネルＭＯＳトランジスタＴＲ１Ａ，ＴＲ１Ｂのソースおよびドレインは０Ｖに固定されているので、ＮチャネルＭＯＳトランジスタＴＲ１Ａ，ＴＲ１Ｂのゲート−ドレイン間、およびゲート−ソース間でＦＮトンネリング現象が発生するため、浮遊ゲートＦＧａ，ＦＧｂ内の電子が引き抜かれる。この電子の引き抜きにより、浮遊ゲートＦＧａ，ＦＧｂの電位が上昇する。その結果、メモリセルＭＣＡ，ＭＣＢの閾値電圧が下がる。
【０１１５】
次に、時刻ｔ６において、ワード線ＷＬ１への消去電圧Ｖｅｒｓの印加が停止され、ワード線ＷＬ１の電位が０Ｖになる。そうすると、ＦＮトンネリング現象により引き抜かれた電子の量に対応して浮遊ノードＦＧａ，ＦＧｂの電位が上昇する。
【０１１６】
次に、時刻ｔ７において、選択ゲート線ＳＧＤ１およびＳＧＳ１への電圧Ｖｔｒｎの印加が停止され、選択ゲート線ＳＧＤ１およびＳＧＳ１の電位が０Ｖになる。
【０１１７】
図２５は、本発明の第２の実施の形態に係る半導体装置１０２がデータ消去を行なう際の各電圧制御線に印加される消去パルス電圧の一例を示す図である。
【０１１８】
図２５を参照して、選択ゲート線ＳＧＤ１およびＳＧＳ１に２Ｖの電圧Ｖｔｒｎが印加される。ワード線ＷＬ１に−１０Ｖの消去電圧Ｖｅｒｓが印加される。ビット線ＢＬ０，ＢＬ１、ソース線ＳＬ、ワード線ＷＬ０，ＷＬ２、選択ゲート線ＳＧＤ０，ＳＧＤ２およびＳＧＳ０，ＳＧＳ２の電位は０Ｖに固定される。
【０１１９】
図２６は、本発明の第２の実施の形態に係る半導体装置１０２がデータ読み出しを行なう際の動作を示す各電圧制御線の電圧波形図である。ここでは、メモリセルＭＣＡおよびＭＣＢがデータ読み出し対象である場合について説明する。
【０１２０】
図２６を参照して、初期状態において、ビット線ＢＬ０，ＢＬ１、ソース線ＳＬ、ワード線ＷＬ１、選択ゲート線ＳＧＤ１およびＳＧＳ１の電位はたとえば０Ｖである。
【０１２１】
時刻ｔ８において、ビット線ＢＬ０，ＢＬ１はプリチャージされて電位がプリチャージ電圧Ｖｐｃｇに上昇する。また、選択ゲート線ＳＧＤ１およびＳＧＳ１に電圧Ｖｒｄが印加される。そうすると、ＮチャネルＭＯＳトランジスタＴＲ２Ａ，ＴＲ２３Ａ，ＴＲ２Ｂ，ＴＲ２３Ｂがオン状態となる。
【０１２２】
ここで、メモリセルＭＣＡはプログラム状態すなわち書き込み状態であり、メモリセルＭＣＢは消去状態であると仮定する。メモリセルＭＣＡでは、閾値電圧がワード線ＷＬ１の電圧より大きいことから、ＮチャネルＭＯＳトランジスタＴＲ１Ａはオフ状態である。このため、ビット線ＢＬ０およびソース線ＳＬ間で電流が流れないことから、時刻ｔ８から時刻ｔ９にかけてビット線ＢＬ０の電位は下がらずプリチャージ電圧Ｖｐｃｇのままである。一方、メモリセルＭＣＢでは、閾値電圧がワード線ＷＬ１の電圧より小さいことから、ＮチャネルＭＯＳトランジスタＴＲ１Ｂはオン状態である。このため、ビット線ＢＬ１およびソース線ＳＬ間に電流が流れることから、ビット線ＢＬ１の電位がプリチャージ電圧Ｖｐｃｇより小さくなる。したがって、時刻ｔ９におけるビット線ＢＬ０およびＢＬ１の電位を判定することで、メモリセルＭＣＡおよびＭＣＢの記憶データを読み出すことができる。
【０１２３】
次に、時刻ｔ９から時刻ｔ１０にかけてビット線ＢＬ０，ＢＬ１がディスチャージされて電位が０Ｖになる。そして、選択ゲート線ＳＧＤ１およびＳＧＳ１への電圧Ｖｒｄの印加が停止され、選択ゲート線ＳＧＤ１およびＳＧＳ１の電位が０Ｖになる。
【０１２４】
その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第２の実施の形態に係る半導体装置１０２では、データを不揮発的に記憶するとともに、プロセス工程数の増加を防ぎ、かつ小型化を図ることができる。
【０１２５】
また、本発明の第１の実施の形態に係る半導体装置１０１のように、ＮチャネルＭＯＳトランジスタＴＲが完全分離型のＳＯＩ構造を有する構成では、データ書き込み対象でないメモリセルＭＣにおけるＮチャネルＭＯＳトランジスタＴＲ３のソース電位を０Ｖにしていると、ＮチャネルＭＯＳトランジスタＴＲ３のＰ型ボディ領域の電位変動によって、ビット線ＢＬからソース線ＳＬへ電流が流れ、ビット線ＢＬに印加されている書き込み阻止電圧が低下してしまう場合がある。
【０１２６】
しかしながら、本発明の第２の実施の形態に係る半導体装置１０２では、ＮチャネルＭＯＳトランジスタＴＲ２３のボディは、ＮチャネルＭＯＳトランジスタＴＲ２３のソースに電気的に接続される。すなわち、ＮチャネルＭＯＳトランジスタＴＲ２３のボディがソース線ＳＬの電位に固定される。このような構成により、ビット線ＢＬに印加されている書き込み阻止電圧が低下してしまうことを防ぐことができるため、データの誤書き込みを防ぐことができる。また、本発明の第２の実施の形態に係る半導体装置１０２では、ソース線ＳＬを複数本備える必要がないことから、半導体装置の小型化および電圧制御の簡易化を図ることができる。
【０１２７】
本発明は、たとえばＳＯＩ基板を使用するシステムＬＳＩ（Large Scale Integration）およびマイクロプロセッサ等に適用することができる。たとえば、チップ固有のＩＤ（Identification）およびセキュリティー用のデータ等を半導体装置の外部素子に保持するのではなく、電源遮断後も半導体装置内部において保持したいという要求がある。また、システムＬＳＩおよびマイクロプロセッサ等では一般的にＲＡＭ（Random Access Memory）を搭載しており、ＲＡＭの欠陥領域を代替する領域の情報を半導体装置内部にプログラムして格納したいという要求もある。本発明の実施の形態に係る半導体装置では、これらの要求を満たすことができる。
【０１２８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１２９】
【図１】本発明の第１の実施の形態に係る半導体装置１０１の構成を示す回路図である。
【図２】本発明の第１の実施の形態に係る半導体装置１０１におけるＭＯＳキャパシタＣの構造を概略的に示す平面図である。
【図３】図２のＩＩＩ−ＩＩＩ断面を示す断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置１０１におけるＮチャネルＭＯＳトランジスタＴＲの構造を概略的に示す平面図である。
【図５】図４のＶ−Ｖ断面を示す断面図である。
【図６】本発明の第１の実施の形態に係る半導体装置１０１のレイアウトを概略的に示す図である。
【図７】図６のＶＩＩ−ＶＩＩ断面を示す断面図である。
【図８】図６のＶＩＩＩ−ＶＩＩＩ断面を示す断面図である。
【図９】図６のＩＸ−ＩＸ断面を示す断面図である。
【図１０】図６のＸ−Ｘ断面を示す断面図である。
【図１１】本発明の第１の実施の形態に係る半導体装置１０１がデータ書き込みを行なう際の動作を示す各電圧制御線の電圧波形図である。
【図１２】本発明の第１の実施の形態に係る半導体装置１０１がデータ書き込みを行なう際の各電圧制御線に印加されるプログラムパルス電圧の一例を示す図である。
【図１３】本発明の第１の実施の形態に係る半導体装置１０１がデータ消去を行なう際の動作を示す各電圧制御線の電圧波形図である。
【図１４】本発明の第１の実施の形態に係る半導体装置１０１がデータ消去を行なう際の各電圧制御線に印加される消去パルス電圧の一例を示す図である。
【図１５】本発明の第１の実施の形態に係る半導体装置１０１におけるメモリセルの閾値電圧分布を示す図である。
【図１６】本発明の第１の実施の形態に係る半導体装置１０１がデータ読み出しを行なう際の動作を示す各電圧制御線の電圧波形図である。
【図１７】（ａ）は、本発明の第２の実施の形態に係る半導体装置１０２の構成を示す回路図である。（ｂ）は、ＮチャネルＭＯＳトランジスタＴＲ２３の構成を示す図である。
【図１８】本発明の第２の実施の形態に係る半導体装置１０２のレイアウトを概略的に示す図である。
【図１９】図１８のＸＩＸ−ＸＩＸ断面を示す断面図である。
【図２０】図１８のＸＸ−ＸＸ断面を示す断面図である。
【図２１】図１８のＸＸＩ−ＸＸＩ断面を示す断面図である。
【図２２】本発明の第２の実施の形態に係る半導体装置１０２がデータ書き込みを行なう際の動作を示す各電圧制御線の電圧波形図である。
【図２３】本発明の第２の実施の形態に係る半導体装置１０２がデータ書き込みを行なう際の各電圧制御線に印加されるプログラムパルス電圧の一例を示す図である。
【図２４】本発明の第２の実施の形態に係る半導体装置１０２がデータ消去を行なう際の動作を示す各電圧制御線の電圧波形図である。
【図２５】本発明の第２の実施の形態に係る半導体装置１０２がデータ消去を行なう際の各電圧制御線に印加される消去パルス電圧の一例を示す図である。
【図２６】本発明の第２の実施の形態に係る半導体装置１０２がデータ読み出しを行なう際の動作を示す各電圧制御線の電圧波形図である。
【符号の説明】
【０１３０】
１，５１  Ｐ＋型半導体領域、５２，６１  Ｐ型半導体領域、２，２Ａ，２Ｂ，３，１１，１２，６２  Ｎ＋型半導体領域、４，１３，３４  Ｐ型ボディ領域、５  活性層、６  酸化膜、７  シリコン基板、２１  Ｎ＋型活性領域、２２  Ｐ＋型活性領域、１０１，１０２  半導体装置、ＭＣ，ＭＣＡ，ＭＣＢ，ＭＣＣ，ＭＣＤ，ＭＣＥ，ＭＣＦ  メモリセル、ＳＬ，ＳＬ０，ＳＬ１，ＳＬ２  ソース線、ＢＬ，ＢＬ０，ＢＬ１，ＢＬ２  ビット線、ＷＬ，ＷＬ０，ＷＬ１，ＷＬ２  ワード線、ＳＧ，ＳＧ０，ＳＧ１，ＳＧ２，ＳＧＤ０，ＳＧＤ１，ＳＧＤ２，ＳＧＳ０，ＳＧＳ１，ＳＧＳ２  選択ゲート線、Ｃ，ＣＡ，ＣＢ，ＣＣ，ＣＤ，ＣＥ，ＣＦ  ＭＯＳキャパシタ、ＦＧ，ＦＧａ，ＦＧｂ，ＦＧｃ，ＦＧｄ，ＦＧｅ，ＦＧｆ  浮遊ノード、ＴＲ，ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ２３，ＴＲ１Ａ，ＴＲ１Ｂ，ＴＲ１Ｃ，ＴＲ１Ｄ，ＴＲ１Ｅ，ＴＲ１Ｆ，ＴＲ２Ａ，ＴＲ２Ｂ，ＴＲ２Ｃ，ＴＲ２Ｄ，ＴＲ２Ｅ，ＴＲ２Ｆ，ＴＲ３Ａ，ＴＲ３Ｂ，ＴＲ３Ｃ，ＴＲ３Ｄ，ＴＲ３Ｅ，ＴＲ３Ｆ，ＴＲ２３Ａ，ＴＲ２３Ｂ，ＴＲ２３Ｃ，ＴＲ２３Ｄ，ＴＲ２３Ｅ，ＴＲ２３Ｆ  ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）、ＳＰ，ＳＰＡ，ＳＰＢ  ＳＴＩ分離領域、ＰＳＰ  部分分離領域、Ｇ，Ｇ１，Ｇ１１  ゲート電極、Ｍ１，Ｍ２  メタル配線層、ＣＴ，ＣＴ５１，ＣＴ６２  コンタクト。
【図１】
0005130571.tif 000002
【図２】
0005130571.tif 000003
【図３】
0005130571.tif 000004
【図４】
0005130571.tif 000005
【図５】
0005130571.tif 000006
【図６】
0005130571.tif 000007
【図７】
0005130571.tif 000008
【図８】
0005130571.tif 000009
【図９】
0005130571.tif 000010
【図１０】
0005130571.tif 000011
【図１１】
0005130571.tif 000012
【図１２】
0005130571.tif 000013
【図１３】
0005130571.tif 000014
【図１４】
0005130571.tif 000015
【図１５】
0005130571.tif 000016
【図１６】
0005130571.tif 000017
【図１７】
0005130571.tif 000018
【図１８】
0005130571.tif 000019
【図１９】
0005130571.tif 000020
【図２０】
0005130571.tif 000021
【図２１】
0005130571.tif 000022
【図２２】
0005130571.tif 000023
【図２３】
0005130571.tif 000024
【図２４】
0005130571.tif 000025
【図２５】
0005130571.tif 000026
【図２６】
0005130571.tif 000027